lib/Target/X86/X86InstrSSE.td

   1 //====- X86InstrSSE.td - Describe the X86 Instruction Set --*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the X86 SSE instruction set, defining the instructions,
  11 // and properties of the instructions which are needed for code generation,
  12 // machine code emission, and analysis.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16
  17 //===----------------------------------------------------------------------===//
  18 // SSE specific DAG Nodes.
  19 //===----------------------------------------------------------------------===//
  20
  21 def SDTX86FPShiftOp : SDTypeProfile<1, 2, [ SDTCisSameAs<0, 1>,
  22                                             SDTCisFP<0>, SDTCisInt<2> ]>;
  23 def SDTX86VFCMP : SDTypeProfile<1, 3, [SDTCisInt<0>, SDTCisSameAs<1, 2>,
  24                                        SDTCisFP<1>, SDTCisVT<3, i8>]>;
  25
  26 def X86fmin    : SDNode<"X86ISD::FMIN",      SDTFPBinOp>;
  27 def X86fmax    : SDNode<"X86ISD::FMAX",      SDTFPBinOp>;
  28 def X86fand    : SDNode<"X86ISD::FAND",      SDTFPBinOp,
  29                         [SDNPCommutative, SDNPAssociative]>;
  30 def X86for     : SDNode<"X86ISD::FOR",       SDTFPBinOp,
  31                         [SDNPCommutative, SDNPAssociative]>;
  32 def X86fxor    : SDNode<"X86ISD::FXOR",      SDTFPBinOp,
  33                         [SDNPCommutative, SDNPAssociative]>;
  34 def X86frsqrt  : SDNode<"X86ISD::FRSQRT",    SDTFPUnaryOp>;
  35 def X86frcp    : SDNode<"X86ISD::FRCP",      SDTFPUnaryOp>;
  36 def X86fsrl    : SDNode<"X86ISD::FSRL",      SDTX86FPShiftOp>;
  37 def X86comi    : SDNode<"X86ISD::COMI",      SDTX86CmpTest>;
  38 def X86ucomi   : SDNode<"X86ISD::UCOMI",     SDTX86CmpTest>;
  39 def X86pshufb  : SDNode<"X86ISD::PSHUFB",
  40                  SDTypeProfile<1, 2, [SDTCisVT<0, v16i8>, SDTCisSameAs<0,1>,
  41                                       SDTCisSameAs<0,2>]>>;
  42 def X86pextrb  : SDNode<"X86ISD::PEXTRB",
  43                  SDTypeProfile<1, 2, [SDTCisVT<0, i32>, SDTCisPtrTy<2>]>>;
  44 def X86pextrw  : SDNode<"X86ISD::PEXTRW",
  45                  SDTypeProfile<1, 2, [SDTCisVT<0, i32>, SDTCisPtrTy<2>]>>;
  46 def X86pinsrb  : SDNode<"X86ISD::PINSRB",
  47                  SDTypeProfile<1, 3, [SDTCisVT<0, v16i8>, SDTCisSameAs<0,1>,
  48                                       SDTCisVT<2, i32>, SDTCisPtrTy<3>]>>;
  49 def X86pinsrw  : SDNode<"X86ISD::PINSRW",
  50                  SDTypeProfile<1, 3, [SDTCisVT<0, v8i16>, SDTCisSameAs<0,1>,
  51                                       SDTCisVT<2, i32>, SDTCisPtrTy<3>]>>;
  52 def X86insrtps : SDNode<"X86ISD::INSERTPS",
  53                  SDTypeProfile<1, 3, [SDTCisVT<0, v4f32>, SDTCisSameAs<0,1>,
  54                                       SDTCisVT<2, v4f32>, SDTCisPtrTy<3>]>>;
  55 def X86vzmovl  : SDNode<"X86ISD::VZEXT_MOVL",
  56                  SDTypeProfile<1, 1, [SDTCisSameAs<0,1>]>>;
  57 def X86vzload  : SDNode<"X86ISD::VZEXT_LOAD", SDTLoad,
  58                         [SDNPHasChain, SDNPMayLoad]>;
  59 def X86vshl    : SDNode<"X86ISD::VSHL",      SDTIntShiftOp>;
  60 def X86vshr    : SDNode<"X86ISD::VSRL",      SDTIntShiftOp>;
  61 def X86cmpps   : SDNode<"X86ISD::CMPPS",     SDTX86VFCMP>;
  62 def X86cmppd   : SDNode<"X86ISD::CMPPD",     SDTX86VFCMP>;
  63 def X86pcmpeqb : SDNode<"X86ISD::PCMPEQB", SDTIntBinOp, [SDNPCommutative]>;
  64 def X86pcmpeqw : SDNode<"X86ISD::PCMPEQW", SDTIntBinOp, [SDNPCommutative]>;
  65 def X86pcmpeqd : SDNode<"X86ISD::PCMPEQD", SDTIntBinOp, [SDNPCommutative]>;
  66 def X86pcmpeqq : SDNode<"X86ISD::PCMPEQQ", SDTIntBinOp, [SDNPCommutative]>;
  67 def X86pcmpgtb : SDNode<"X86ISD::PCMPGTB", SDTIntBinOp>;
  68 def X86pcmpgtw : SDNode<"X86ISD::PCMPGTW", SDTIntBinOp>;
  69 def X86pcmpgtd : SDNode<"X86ISD::PCMPGTD", SDTIntBinOp>;
  70 def X86pcmpgtq : SDNode<"X86ISD::PCMPGTQ", SDTIntBinOp>;
  71
  72 def SDTX86CmpPTest : SDTypeProfile<0, 2, [SDTCisVT<0, v4f32>, SDTCisVT<1, v4f32>]>;
  73 def X86ptest   : SDNode<"X86ISD::PTEST", SDTX86CmpPTest>;
  74
  75 //===----------------------------------------------------------------------===//
  76 // SSE Complex Patterns
  77 //===----------------------------------------------------------------------===//
  78
  79 // These are 'extloads' from a scalar to the low element of a vector, zeroing
  80 // the top elements.  These are used for the SSE 'ss' and 'sd' instruction
  81 // forms.
  82 def sse_load_f32 : ComplexPattern<v4f32, 5, "SelectScalarSSELoad", [],
  83                                   [SDNPHasChain, SDNPMayLoad]>;
  84 def sse_load_f64 : ComplexPattern<v2f64, 5, "SelectScalarSSELoad", [],
  85                                   [SDNPHasChain, SDNPMayLoad]>;
  86
  87 def ssmem : Operand<v4f32> {
  88   let PrintMethod = "printf32mem";
  89   let MIOperandInfo = (ops ptr_rc, i8imm, ptr_rc_nosp, i32imm, i8imm);
  90 }
  91 def sdmem : Operand<v2f64> {
  92   let PrintMethod = "printf64mem";
  93   let MIOperandInfo = (ops ptr_rc, i8imm, ptr_rc_nosp, i32imm, i8imm);
  94 }
  95
  96 //===----------------------------------------------------------------------===//
  97 // SSE pattern fragments
  98 //===----------------------------------------------------------------------===//
  99
 100 def loadv4f32    : PatFrag<(ops node:$ptr), (v4f32 (load node:$ptr))>;
 101 def loadv2f64    : PatFrag<(ops node:$ptr), (v2f64 (load node:$ptr))>;
 102 def loadv4i32    : PatFrag<(ops node:$ptr), (v4i32 (load node:$ptr))>;
 103 def loadv2i64    : PatFrag<(ops node:$ptr), (v2i64 (load node:$ptr))>;
 104
 105 // Like 'store', but always requires vector alignment.
 106 def alignedstore : PatFrag<(ops node:$val, node:$ptr),
 107                            (store node:$val, node:$ptr), [{
 108   return cast<StoreSDNode>(N)->getAlignment() >= 16;
 109 }]>;
 110
 111 // Like 'load', but always requires vector alignment.
 112 def alignedload : PatFrag<(ops node:$ptr), (load node:$ptr), [{
 113   return cast<LoadSDNode>(N)->getAlignment() >= 16;
 114 }]>;
 115
 116 def alignedloadfsf32 : PatFrag<(ops node:$ptr), (f32   (alignedload node:$ptr))>;
 117 def alignedloadfsf64 : PatFrag<(ops node:$ptr), (f64   (alignedload node:$ptr))>;
 118 def alignedloadv4f32 : PatFrag<(ops node:$ptr), (v4f32 (alignedload node:$ptr))>;
 119 def alignedloadv2f64 : PatFrag<(ops node:$ptr), (v2f64 (alignedload node:$ptr))>;
 120 def alignedloadv4i32 : PatFrag<(ops node:$ptr), (v4i32 (alignedload node:$ptr))>;
 121 def alignedloadv2i64 : PatFrag<(ops node:$ptr), (v2i64 (alignedload node:$ptr))>;
 122
 123 // Like 'load', but uses special alignment checks suitable for use in
 124 // memory operands in most SSE instructions, which are required to
 125 // be naturally aligned on some targets but not on others.
 126 // FIXME: Actually implement support for targets that don't require the
 127 //        alignment. This probably wants a subtarget predicate.
 128 def memop : PatFrag<(ops node:$ptr), (load node:$ptr), [{
 129   return cast<LoadSDNode>(N)->getAlignment() >= 16;
 130 }]>;
 131
 132 def memopfsf32 : PatFrag<(ops node:$ptr), (f32   (memop node:$ptr))>;
 133 def memopfsf64 : PatFrag<(ops node:$ptr), (f64   (memop node:$ptr))>;
 134 def memopv4f32 : PatFrag<(ops node:$ptr), (v4f32 (memop node:$ptr))>;
 135 def memopv2f64 : PatFrag<(ops node:$ptr), (v2f64 (memop node:$ptr))>;
 136 def memopv4i32 : PatFrag<(ops node:$ptr), (v4i32 (memop node:$ptr))>;
 137 def memopv2i64 : PatFrag<(ops node:$ptr), (v2i64 (memop node:$ptr))>;
 138 def memopv16i8 : PatFrag<(ops node:$ptr), (v16i8 (memop node:$ptr))>;
 139
 140 // SSSE3 uses MMX registers for some instructions. They aren't aligned on a
 141 // 16-byte boundary.
 142 // FIXME: 8 byte alignment for mmx reads is not required
 143 def memop64 : PatFrag<(ops node:$ptr), (load node:$ptr), [{
 144   return cast<LoadSDNode>(N)->getAlignment() >= 8;
 145 }]>;
 146
 147 def memopv8i8  : PatFrag<(ops node:$ptr), (v8i8  (memop64 node:$ptr))>;
 148 def memopv4i16 : PatFrag<(ops node:$ptr), (v4i16 (memop64 node:$ptr))>;
 149 def memopv8i16 : PatFrag<(ops node:$ptr), (v8i16 (memop64 node:$ptr))>;
 150 def memopv2i32 : PatFrag<(ops node:$ptr), (v2i32 (memop64 node:$ptr))>;
 151
 152 def bc_v4f32 : PatFrag<(ops node:$in), (v4f32 (bitconvert node:$in))>;
 153 def bc_v2f64 : PatFrag<(ops node:$in), (v2f64 (bitconvert node:$in))>;
 154 def bc_v16i8 : PatFrag<(ops node:$in), (v16i8 (bitconvert node:$in))>;
 155 def bc_v8i16 : PatFrag<(ops node:$in), (v8i16 (bitconvert node:$in))>;
 156 def bc_v4i32 : PatFrag<(ops node:$in), (v4i32 (bitconvert node:$in))>;
 157 def bc_v2i64 : PatFrag<(ops node:$in), (v2i64 (bitconvert node:$in))>;
 158
 159 def vzmovl_v2i64 : PatFrag<(ops node:$src),
 160                            (bitconvert (v2i64 (X86vzmovl
 161                              (v2i64 (scalar_to_vector (loadi64 node:$src))))))>;
 162 def vzmovl_v4i32 : PatFrag<(ops node:$src),
 163                            (bitconvert (v4i32 (X86vzmovl
 164                              (v4i32 (scalar_to_vector (loadi32 node:$src))))))>;
 165
 166 def vzload_v2i64 : PatFrag<(ops node:$src),
 167                            (bitconvert (v2i64 (X86vzload node:$src)))>;
 168
 169
 170 def fp32imm0 : PatLeaf<(f32 fpimm), [{
 171   return N->isExactlyValue(+0.0);
 172 }]>;
 173
 174 def PSxLDQ_imm  : SDNodeXForm<imm, [{
 175   // Transformation function: imm >> 3
 176   return getI32Imm(N->getZExtValue() >> 3);
 177 }]>;
 178
 179 // SHUFFLE_get_shuf_imm xform function: convert vector_shuffle mask to PSHUF*,
 180 // SHUFP* etc. imm.
 181 def SHUFFLE_get_shuf_imm : SDNodeXForm<vector_shuffle, [{
 182   return getI8Imm(X86::getShuffleSHUFImmediate(N));
 183 }]>;
 184
 185 // SHUFFLE_get_pshufhw_imm xform function: convert vector_shuffle mask to
 186 // PSHUFHW imm.
 187 def SHUFFLE_get_pshufhw_imm : SDNodeXForm<vector_shuffle, [{
 188   return getI8Imm(X86::getShufflePSHUFHWImmediate(N));
 189 }]>;
 190
 191 // SHUFFLE_get_pshuflw_imm xform function: convert vector_shuffle mask to
 192 // PSHUFLW imm.
 193 def SHUFFLE_get_pshuflw_imm : SDNodeXForm<vector_shuffle, [{
 194   return getI8Imm(X86::getShufflePSHUFLWImmediate(N));
 195 }]>;
 196
 197 def splat_lo : PatFrag<(ops node:$lhs, node:$rhs),
 198                        (vector_shuffle node:$lhs, node:$rhs), [{
 199   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
 200   return SVOp->isSplat() && SVOp->getSplatIndex() == 0;
 201 }]>;
 202
 203 def movddup : PatFrag<(ops node:$lhs, node:$rhs),
 204                       (vector_shuffle node:$lhs, node:$rhs), [{
 205   return X86::isMOVDDUPMask(cast<ShuffleVectorSDNode>(N));
 206 }]>;
 207
 208 def movhlps : PatFrag<(ops node:$lhs, node:$rhs),
 209                       (vector_shuffle node:$lhs, node:$rhs), [{
 210   return X86::isMOVHLPSMask(cast<ShuffleVectorSDNode>(N));
 211 }]>;
 212
 213 def movhlps_undef : PatFrag<(ops node:$lhs, node:$rhs),
 214                             (vector_shuffle node:$lhs, node:$rhs), [{
 215   return X86::isMOVHLPS_v_undef_Mask(cast<ShuffleVectorSDNode>(N));
 216 }]>;
 217
 218 def movhp : PatFrag<(ops node:$lhs, node:$rhs),
 219                     (vector_shuffle node:$lhs, node:$rhs), [{
 220   return X86::isMOVHPMask(cast<ShuffleVectorSDNode>(N));
 221 }]>;
 222
 223 def movlp : PatFrag<(ops node:$lhs, node:$rhs),
 224                     (vector_shuffle node:$lhs, node:$rhs), [{
 225   return X86::isMOVLPMask(cast<ShuffleVectorSDNode>(N));
 226 }]>;
 227
 228 def movl : PatFrag<(ops node:$lhs, node:$rhs),
 229                    (vector_shuffle node:$lhs, node:$rhs), [{
 230   return X86::isMOVLMask(cast<ShuffleVectorSDNode>(N));
 231 }]>;
 232
 233 def movshdup : PatFrag<(ops node:$lhs, node:$rhs),
 234                        (vector_shuffle node:$lhs, node:$rhs), [{
 235   return X86::isMOVSHDUPMask(cast<ShuffleVectorSDNode>(N));
 236 }]>;
 237
 238 def movsldup : PatFrag<(ops node:$lhs, node:$rhs),
 239                        (vector_shuffle node:$lhs, node:$rhs), [{
 240   return X86::isMOVSLDUPMask(cast<ShuffleVectorSDNode>(N));
 241 }]>;
 242
 243 def unpckl : PatFrag<(ops node:$lhs, node:$rhs),
 244                      (vector_shuffle node:$lhs, node:$rhs), [{
 245   return X86::isUNPCKLMask(cast<ShuffleVectorSDNode>(N));
 246 }]>;
 247
 248 def unpckh : PatFrag<(ops node:$lhs, node:$rhs),
 249                      (vector_shuffle node:$lhs, node:$rhs), [{
 250   return X86::isUNPCKHMask(cast<ShuffleVectorSDNode>(N));
 251 }]>;
 252
 253 def unpckl_undef : PatFrag<(ops node:$lhs, node:$rhs),
 254                            (vector_shuffle node:$lhs, node:$rhs), [{
 255   return X86::isUNPCKL_v_undef_Mask(cast<ShuffleVectorSDNode>(N));
 256 }]>;
 257
 258 def unpckh_undef : PatFrag<(ops node:$lhs, node:$rhs),
 259                            (vector_shuffle node:$lhs, node:$rhs), [{
 260   return X86::isUNPCKH_v_undef_Mask(cast<ShuffleVectorSDNode>(N));
 261 }]>;
 262
 263 def pshufd : PatFrag<(ops node:$lhs, node:$rhs),
 264                      (vector_shuffle node:$lhs, node:$rhs), [{
 265   return X86::isPSHUFDMask(cast<ShuffleVectorSDNode>(N));
 266 }], SHUFFLE_get_shuf_imm>;
 267
 268 def shufp : PatFrag<(ops node:$lhs, node:$rhs),
 269                     (vector_shuffle node:$lhs, node:$rhs), [{
 270   return X86::isSHUFPMask(cast<ShuffleVectorSDNode>(N));
 271 }], SHUFFLE_get_shuf_imm>;
 272
 273 def pshufhw : PatFrag<(ops node:$lhs, node:$rhs),
 274                       (vector_shuffle node:$lhs, node:$rhs), [{
 275   return X86::isPSHUFHWMask(cast<ShuffleVectorSDNode>(N));
 276 }], SHUFFLE_get_pshufhw_imm>;
 277
 278 def pshuflw : PatFrag<(ops node:$lhs, node:$rhs),
 279                       (vector_shuffle node:$lhs, node:$rhs), [{
 280   return X86::isPSHUFLWMask(cast<ShuffleVectorSDNode>(N));
 281 }], SHUFFLE_get_pshuflw_imm>;
 282
 283 //===----------------------------------------------------------------------===//
 284 // SSE scalar FP Instructions
 285 //===----------------------------------------------------------------------===//
 286
 287 // CMOV* - Used to implement the SSE SELECT DAG operation.  Expanded by the
 288 // scheduler into a branch sequence.
 289 // These are expanded by the scheduler.
 290 let Uses = [EFLAGS], usesCustomDAGSchedInserter = 1 in {
 291   def CMOV_FR32 : I<0, Pseudo,
 292                     (outs FR32:$dst), (ins FR32:$t, FR32:$f, i8imm:$cond),
 293                     "#CMOV_FR32 PSEUDO!",
 294                     [(set FR32:$dst, (X86cmov FR32:$t, FR32:$f, imm:$cond,
 295                                                   EFLAGS))]>;
 296   def CMOV_FR64 : I<0, Pseudo,
 297                     (outs FR64:$dst), (ins FR64:$t, FR64:$f, i8imm:$cond),
 298                     "#CMOV_FR64 PSEUDO!",
 299                     [(set FR64:$dst, (X86cmov FR64:$t, FR64:$f, imm:$cond,
 300                                                   EFLAGS))]>;
 301   def CMOV_V4F32 : I<0, Pseudo,
 302                     (outs VR128:$dst), (ins VR128:$t, VR128:$f, i8imm:$cond),
 303                     "#CMOV_V4F32 PSEUDO!",
 304                     [(set VR128:$dst,
 305                       (v4f32 (X86cmov VR128:$t, VR128:$f, imm:$cond,
 306                                           EFLAGS)))]>;
 307   def CMOV_V2F64 : I<0, Pseudo,
 308                     (outs VR128:$dst), (ins VR128:$t, VR128:$f, i8imm:$cond),
 309                     "#CMOV_V2F64 PSEUDO!",
 310                     [(set VR128:$dst,
 311                       (v2f64 (X86cmov VR128:$t, VR128:$f, imm:$cond,
 312                                           EFLAGS)))]>;
 313   def CMOV_V2I64 : I<0, Pseudo,
 314                     (outs VR128:$dst), (ins VR128:$t, VR128:$f, i8imm:$cond),
 315                     "#CMOV_V2I64 PSEUDO!",
 316                     [(set VR128:$dst,
 317                       (v2i64 (X86cmov VR128:$t, VR128:$f, imm:$cond,
 318                                           EFLAGS)))]>;
 319 }
 320
 321 //===----------------------------------------------------------------------===//
 322 // SSE1 Instructions
 323 //===----------------------------------------------------------------------===//
 324
 325 // Move Instructions
 326 let neverHasSideEffects = 1 in
 327 def MOVSSrr : SSI<0x10, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
 328                   "movss\t{$src, $dst|$dst, $src}", []>;
 329 let canFoldAsLoad = 1, isReMaterializable = 1, mayHaveSideEffects = 1 in
 330 def MOVSSrm : SSI<0x10, MRMSrcMem, (outs FR32:$dst), (ins f32mem:$src),
 331                   "movss\t{$src, $dst|$dst, $src}",
 332                   [(set FR32:$dst, (loadf32 addr:$src))]>;
 333 def MOVSSmr : SSI<0x11, MRMDestMem, (outs), (ins f32mem:$dst, FR32:$src),
 334                   "movss\t{$src, $dst|$dst, $src}",
 335                   [(store FR32:$src, addr:$dst)]>;
 336
 337 // Conversion instructions
 338 def CVTTSS2SIrr : SSI<0x2C, MRMSrcReg, (outs GR32:$dst), (ins FR32:$src),
 339                       "cvttss2si\t{$src, $dst|$dst, $src}",
 340                       [(set GR32:$dst, (fp_to_sint FR32:$src))]>;
 341 def CVTTSS2SIrm : SSI<0x2C, MRMSrcMem, (outs GR32:$dst), (ins f32mem:$src),
 342                       "cvttss2si\t{$src, $dst|$dst, $src}",
 343                       [(set GR32:$dst, (fp_to_sint (loadf32 addr:$src)))]>;
 344 def CVTSI2SSrr  : SSI<0x2A, MRMSrcReg, (outs FR32:$dst), (ins GR32:$src),
 345                       "cvtsi2ss\t{$src, $dst|$dst, $src}",
 346                       [(set FR32:$dst, (sint_to_fp GR32:$src))]>;
 347 def CVTSI2SSrm  : SSI<0x2A, MRMSrcMem, (outs FR32:$dst), (ins i32mem:$src),
 348                       "cvtsi2ss\t{$src, $dst|$dst, $src}",
 349                       [(set FR32:$dst, (sint_to_fp (loadi32 addr:$src)))]>;
 350
 351 // Match intrinsics which expect XMM operand(s).
 352 def Int_CVTSS2SIrr : SSI<0x2D, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
 353                          "cvtss2si\t{$src, $dst|$dst, $src}",
 354                          [(set GR32:$dst, (int_x86_sse_cvtss2si VR128:$src))]>;
 355 def Int_CVTSS2SIrm : SSI<0x2D, MRMSrcMem, (outs GR32:$dst), (ins f32mem:$src),
 356                          "cvtss2si\t{$src, $dst|$dst, $src}",
 357                          [(set GR32:$dst, (int_x86_sse_cvtss2si
 358                                            (load addr:$src)))]>;
 359
 360 // Match intrinisics which expect MM and XMM operand(s).
 361 def Int_CVTPS2PIrr : PSI<0x2D, MRMSrcReg, (outs VR64:$dst), (ins VR128:$src),
 362                          "cvtps2pi\t{$src, $dst|$dst, $src}",
 363                          [(set VR64:$dst, (int_x86_sse_cvtps2pi VR128:$src))]>;
 364 def Int_CVTPS2PIrm : PSI<0x2D, MRMSrcMem, (outs VR64:$dst), (ins f64mem:$src),
 365                          "cvtps2pi\t{$src, $dst|$dst, $src}",
 366                          [(set VR64:$dst, (int_x86_sse_cvtps2pi
 367                                            (load addr:$src)))]>;
 368 def Int_CVTTPS2PIrr: PSI<0x2C, MRMSrcReg, (outs VR64:$dst), (ins VR128:$src),
 369                          "cvttps2pi\t{$src, $dst|$dst, $src}",
 370                          [(set VR64:$dst, (int_x86_sse_cvttps2pi VR128:$src))]>;
 371 def Int_CVTTPS2PIrm: PSI<0x2C, MRMSrcMem, (outs VR64:$dst), (ins f64mem:$src),
 372                          "cvttps2pi\t{$src, $dst|$dst, $src}",
 373                          [(set VR64:$dst, (int_x86_sse_cvttps2pi
 374                                            (load addr:$src)))]>;
 375 let Constraints = "$src1 = $dst" in {
 376   def Int_CVTPI2PSrr : PSI<0x2A, MRMSrcReg,
 377                            (outs VR128:$dst), (ins VR128:$src1, VR64:$src2),
 378                         "cvtpi2ps\t{$src2, $dst|$dst, $src2}",
 379                         [(set VR128:$dst, (int_x86_sse_cvtpi2ps VR128:$src1,
 380                                            VR64:$src2))]>;
 381   def Int_CVTPI2PSrm : PSI<0x2A, MRMSrcMem,
 382                            (outs VR128:$dst), (ins VR128:$src1, i64mem:$src2),
 383                         "cvtpi2ps\t{$src2, $dst|$dst, $src2}",
 384                         [(set VR128:$dst, (int_x86_sse_cvtpi2ps VR128:$src1,
 385                                             (load addr:$src2)))]>;
 386 }
 387
 388 // Aliases for intrinsics
 389 def Int_CVTTSS2SIrr : SSI<0x2C, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
 390                           "cvttss2si\t{$src, $dst|$dst, $src}",
 391                           [(set GR32:$dst,
 392                             (int_x86_sse_cvttss2si VR128:$src))]>;
 393 def Int_CVTTSS2SIrm : SSI<0x2C, MRMSrcMem, (outs GR32:$dst), (ins f32mem:$src),
 394                           "cvttss2si\t{$src, $dst|$dst, $src}",
 395                           [(set GR32:$dst,
 396                             (int_x86_sse_cvttss2si(load addr:$src)))]>;
 397
 398 let Constraints = "$src1 = $dst" in {
 399   def Int_CVTSI2SSrr : SSI<0x2A, MRMSrcReg,
 400                            (outs VR128:$dst), (ins VR128:$src1, GR32:$src2),
 401                            "cvtsi2ss\t{$src2, $dst|$dst, $src2}",
 402                            [(set VR128:$dst, (int_x86_sse_cvtsi2ss VR128:$src1,
 403                                               GR32:$src2))]>;
 404   def Int_CVTSI2SSrm : SSI<0x2A, MRMSrcMem,
 405                            (outs VR128:$dst), (ins VR128:$src1, i32mem:$src2),
 406                            "cvtsi2ss\t{$src2, $dst|$dst, $src2}",
 407                            [(set VR128:$dst, (int_x86_sse_cvtsi2ss VR128:$src1,
 408                                               (loadi32 addr:$src2)))]>;
 409 }
 410
 411 // Comparison instructions
 412 let Constraints = "$src1 = $dst", neverHasSideEffects = 1 in {
 413   def CMPSSrr : SSIi8<0xC2, MRMSrcReg,
 414                     (outs FR32:$dst), (ins FR32:$src1, FR32:$src, SSECC:$cc),
 415                     "cmp${cc}ss\t{$src, $dst|$dst, $src}", []>;
 416 let mayLoad = 1 in
 417   def CMPSSrm : SSIi8<0xC2, MRMSrcMem,
 418                     (outs FR32:$dst), (ins FR32:$src1, f32mem:$src, SSECC:$cc),
 419                     "cmp${cc}ss\t{$src, $dst|$dst, $src}", []>;
 420 }
 421
 422 let Defs = [EFLAGS] in {
 423 def UCOMISSrr: PSI<0x2E, MRMSrcReg, (outs), (ins FR32:$src1, FR32:$src2),
 424                    "ucomiss\t{$src2, $src1|$src1, $src2}",
 425                    [(X86cmp FR32:$src1, FR32:$src2), (implicit EFLAGS)]>;
 426 def UCOMISSrm: PSI<0x2E, MRMSrcMem, (outs), (ins FR32:$src1, f32mem:$src2),
 427                    "ucomiss\t{$src2, $src1|$src1, $src2}",
 428                    [(X86cmp FR32:$src1, (loadf32 addr:$src2)),
 429                     (implicit EFLAGS)]>;
 430 } // Defs = [EFLAGS]
 431
 432 // Aliases to match intrinsics which expect XMM operand(s).
 433 let Constraints = "$src1 = $dst" in {
 434   def Int_CMPSSrr : SSIi8<0xC2, MRMSrcReg,
 435                         (outs VR128:$dst), (ins VR128:$src1, VR128:$src, SSECC:$cc),
 436                         "cmp${cc}ss\t{$src, $dst|$dst, $src}",
 437                         [(set VR128:$dst, (int_x86_sse_cmp_ss VR128:$src1,
 438                                            VR128:$src, imm:$cc))]>;
 439   def Int_CMPSSrm : SSIi8<0xC2, MRMSrcMem,
 440                         (outs VR128:$dst), (ins VR128:$src1, f32mem:$src, SSECC:$cc),
 441                         "cmp${cc}ss\t{$src, $dst|$dst, $src}",
 442                         [(set VR128:$dst, (int_x86_sse_cmp_ss VR128:$src1,
 443                                            (load addr:$src), imm:$cc))]>;
 444 }
 445
 446 let Defs = [EFLAGS] in {
 447 def Int_UCOMISSrr: PSI<0x2E, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
 448                        "ucomiss\t{$src2, $src1|$src1, $src2}",
 449                        [(X86ucomi (v4f32 VR128:$src1), VR128:$src2),
 450                         (implicit EFLAGS)]>;
 451 def Int_UCOMISSrm: PSI<0x2E, MRMSrcMem, (outs),(ins VR128:$src1, f128mem:$src2),
 452                        "ucomiss\t{$src2, $src1|$src1, $src2}",
 453                        [(X86ucomi (v4f32 VR128:$src1), (load addr:$src2)),
 454                         (implicit EFLAGS)]>;
 455
 456 def Int_COMISSrr: PSI<0x2F, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
 457                       "comiss\t{$src2, $src1|$src1, $src2}",
 458                       [(X86comi (v4f32 VR128:$src1), VR128:$src2),
 459                        (implicit EFLAGS)]>;
 460 def Int_COMISSrm: PSI<0x2F, MRMSrcMem, (outs), (ins VR128:$src1, f128mem:$src2),
 461                       "comiss\t{$src2, $src1|$src1, $src2}",
 462                       [(X86comi (v4f32 VR128:$src1), (load addr:$src2)),
 463                        (implicit EFLAGS)]>;
 464 } // Defs = [EFLAGS]
 465
 466 // Aliases of packed SSE1 instructions for scalar use. These all have names that
 467 // start with 'Fs'.
 468
 469 // Alias instructions that map fld0 to pxor for sse.
 470 let isReMaterializable = 1, isAsCheapAsAMove = 1 in
 471 def FsFLD0SS : I<0xEF, MRMInitReg, (outs FR32:$dst), (ins),
 472                  "pxor\t$dst, $dst", [(set FR32:$dst, fp32imm0)]>,
 473                Requires<[HasSSE1]>, TB, OpSize;
 474
 475 // Alias instruction to do FR32 reg-to-reg copy using movaps. Upper bits are
 476 // disregarded.
 477 let neverHasSideEffects = 1 in
 478 def FsMOVAPSrr : PSI<0x28, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
 479                      "movaps\t{$src, $dst|$dst, $src}", []>;
 480
 481 // Alias instruction to load FR32 from f128mem using movaps. Upper bits are
 482 // disregarded.
 483 let canFoldAsLoad = 1 in
 484 def FsMOVAPSrm : PSI<0x28, MRMSrcMem, (outs FR32:$dst), (ins f128mem:$src),
 485                      "movaps\t{$src, $dst|$dst, $src}",
 486                      [(set FR32:$dst, (alignedloadfsf32 addr:$src))]>;
 487
 488 // Alias bitwise logical operations using SSE logical ops on packed FP values.
 489 let Constraints = "$src1 = $dst" in {
 490 let isCommutable = 1 in {
 491   def FsANDPSrr : PSI<0x54, MRMSrcReg, (outs FR32:$dst),
 492                                        (ins FR32:$src1, FR32:$src2),
 493                       "andps\t{$src2, $dst|$dst, $src2}",
 494                       [(set FR32:$dst, (X86fand FR32:$src1, FR32:$src2))]>;
 495   def FsORPSrr  : PSI<0x56, MRMSrcReg, (outs FR32:$dst),
 496                                        (ins FR32:$src1, FR32:$src2),
 497                       "orps\t{$src2, $dst|$dst, $src2}",
 498                       [(set FR32:$dst, (X86for FR32:$src1, FR32:$src2))]>;
 499   def FsXORPSrr : PSI<0x57, MRMSrcReg, (outs FR32:$dst),
 500                                        (ins FR32:$src1, FR32:$src2),
 501                       "xorps\t{$src2, $dst|$dst, $src2}",
 502                       [(set FR32:$dst, (X86fxor FR32:$src1, FR32:$src2))]>;
 503 }
 504
 505 def FsANDPSrm : PSI<0x54, MRMSrcMem, (outs FR32:$dst),
 506                                      (ins FR32:$src1, f128mem:$src2),
 507                     "andps\t{$src2, $dst|$dst, $src2}",
 508                     [(set FR32:$dst, (X86fand FR32:$src1,
 509                                       (memopfsf32 addr:$src2)))]>;
 510 def FsORPSrm  : PSI<0x56, MRMSrcMem, (outs FR32:$dst),
 511                                      (ins FR32:$src1, f128mem:$src2),
 512                     "orps\t{$src2, $dst|$dst, $src2}",
 513                     [(set FR32:$dst, (X86for FR32:$src1,
 514                                       (memopfsf32 addr:$src2)))]>;
 515 def FsXORPSrm : PSI<0x57, MRMSrcMem, (outs FR32:$dst),
 516                                      (ins FR32:$src1, f128mem:$src2),
 517                     "xorps\t{$src2, $dst|$dst, $src2}",
 518                     [(set FR32:$dst, (X86fxor FR32:$src1,
 519                                       (memopfsf32 addr:$src2)))]>;
 520
 521 let neverHasSideEffects = 1 in {
 522 def FsANDNPSrr : PSI<0x55, MRMSrcReg,
 523                      (outs FR32:$dst), (ins FR32:$src1, FR32:$src2),
 524                      "andnps\t{$src2, $dst|$dst, $src2}", []>;
 525 let mayLoad = 1 in
 526 def FsANDNPSrm : PSI<0x55, MRMSrcMem,
 527                      (outs FR32:$dst), (ins FR32:$src1, f128mem:$src2),
 528                      "andnps\t{$src2, $dst|$dst, $src2}", []>;
 529 }
 530 }
 531
 532 /// basic_sse1_fp_binop_rm - SSE1 binops come in both scalar and vector forms.
 533 ///
 534 /// In addition, we also have a special variant of the scalar form here to
 535 /// represent the associated intrinsic operation.  This form is unlike the
 536 /// plain scalar form, in that it takes an entire vector (instead of a scalar)
 537 /// and leaves the top elements unmodified (therefore these cannot be commuted).
 538 ///
 539 /// These three forms can each be reg+reg or reg+mem, so there are a total of
 540 /// six "instructions".
 541 ///
 542 let Constraints = "$src1 = $dst" in {
 543 multiclass basic_sse1_fp_binop_rm<bits<8> opc, string OpcodeStr,
 544                                   SDNode OpNode, Intrinsic F32Int,
 545                                   bit Commutable = 0> {
 546   // Scalar operation, reg+reg.
 547   def SSrr : SSI<opc, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src1, FR32:$src2),
 548                  !strconcat(OpcodeStr, "ss\t{$src2, $dst|$dst, $src2}"),
 549                  [(set FR32:$dst, (OpNode FR32:$src1, FR32:$src2))]> {
 550     let isCommutable = Commutable;
 551   }
 552
 553   // Scalar operation, reg+mem.
 554   def SSrm : SSI<opc, MRMSrcMem, (outs FR32:$dst),
 555                                  (ins FR32:$src1, f32mem:$src2),
 556                  !strconcat(OpcodeStr, "ss\t{$src2, $dst|$dst, $src2}"),
 557                  [(set FR32:$dst, (OpNode FR32:$src1, (load addr:$src2)))]>;
 558
 559   // Vector operation, reg+reg.
 560   def PSrr : PSI<opc, MRMSrcReg, (outs VR128:$dst),
 561                                  (ins VR128:$src1, VR128:$src2),
 562                !strconcat(OpcodeStr, "ps\t{$src2, $dst|$dst, $src2}"),
 563                [(set VR128:$dst, (v4f32 (OpNode VR128:$src1, VR128:$src2)))]> {
 564     let isCommutable = Commutable;
 565   }
 566
 567   // Vector operation, reg+mem.
 568   def PSrm : PSI<opc, MRMSrcMem, (outs VR128:$dst),
 569                                  (ins VR128:$src1, f128mem:$src2),
 570                  !strconcat(OpcodeStr, "ps\t{$src2, $dst|$dst, $src2}"),
 571              [(set VR128:$dst, (OpNode VR128:$src1, (memopv4f32 addr:$src2)))]>;
 572
 573   // Intrinsic operation, reg+reg.
 574   def SSrr_Int : SSI<opc, MRMSrcReg, (outs VR128:$dst),
 575                                      (ins VR128:$src1, VR128:$src2),
 576                      !strconcat(OpcodeStr, "ss\t{$src2, $dst|$dst, $src2}"),
 577                      [(set VR128:$dst, (F32Int VR128:$src1, VR128:$src2))]>;
 578
 579   // Intrinsic operation, reg+mem.
 580   def SSrm_Int : SSI<opc, MRMSrcMem, (outs VR128:$dst),
 581                                      (ins VR128:$src1, ssmem:$src2),
 582                      !strconcat(OpcodeStr, "ss\t{$src2, $dst|$dst, $src2}"),
 583                      [(set VR128:$dst, (F32Int VR128:$src1,
 584                                                sse_load_f32:$src2))]>;
 585 }
 586 }
 587
 588 // Arithmetic instructions
 589 defm ADD : basic_sse1_fp_binop_rm<0x58, "add", fadd, int_x86_sse_add_ss, 1>;
 590 defm MUL : basic_sse1_fp_binop_rm<0x59, "mul", fmul, int_x86_sse_mul_ss, 1>;
 591 defm SUB : basic_sse1_fp_binop_rm<0x5C, "sub", fsub, int_x86_sse_sub_ss>;
 592 defm DIV : basic_sse1_fp_binop_rm<0x5E, "div", fdiv, int_x86_sse_div_ss>;
 593
 594 /// sse1_fp_binop_rm - Other SSE1 binops
 595 ///
 596 /// This multiclass is like basic_sse1_fp_binop_rm, with the addition of
 597 /// instructions for a full-vector intrinsic form.  Operations that map
 598 /// onto C operators don't use this form since they just use the plain
 599 /// vector form instead of having a separate vector intrinsic form.
 600 ///
 601 /// This provides a total of eight "instructions".
 602 ///
 603 let Constraints = "$src1 = $dst" in {
 604 multiclass sse1_fp_binop_rm<bits<8> opc, string OpcodeStr,
 605                             SDNode OpNode,
 606                             Intrinsic F32Int,
 607                             Intrinsic V4F32Int,
 608                             bit Commutable = 0> {
 609
 610   // Scalar operation, reg+reg.
 611   def SSrr : SSI<opc, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src1, FR32:$src2),
 612                  !strconcat(OpcodeStr, "ss\t{$src2, $dst|$dst, $src2}"),
 613                  [(set FR32:$dst, (OpNode FR32:$src1, FR32:$src2))]> {
 614     let isCommutable = Commutable;
 615   }
 616
 617   // Scalar operation, reg+mem.
 618   def SSrm : SSI<opc, MRMSrcMem, (outs FR32:$dst),
 619                                  (ins FR32:$src1, f32mem:$src2),
 620                  !strconcat(OpcodeStr, "ss\t{$src2, $dst|$dst, $src2}"),
 621                  [(set FR32:$dst, (OpNode FR32:$src1, (load addr:$src2)))]>;
 622
 623   // Vector operation, reg+reg.
 624   def PSrr : PSI<opc, MRMSrcReg, (outs VR128:$dst),
 625                                  (ins VR128:$src1, VR128:$src2),
 626                !strconcat(OpcodeStr, "ps\t{$src2, $dst|$dst, $src2}"),
 627                [(set VR128:$dst, (v4f32 (OpNode VR128:$src1, VR128:$src2)))]> {
 628     let isCommutable = Commutable;
 629   }
 630
 631   // Vector operation, reg+mem.
 632   def PSrm : PSI<opc, MRMSrcMem, (outs VR128:$dst),
 633                                  (ins VR128:$src1, f128mem:$src2),
 634                  !strconcat(OpcodeStr, "ps\t{$src2, $dst|$dst, $src2}"),
 635              [(set VR128:$dst, (OpNode VR128:$src1, (memopv4f32 addr:$src2)))]>;
 636
 637   // Intrinsic operation, reg+reg.
 638   def SSrr_Int : SSI<opc, MRMSrcReg, (outs VR128:$dst),
 639                                      (ins VR128:$src1, VR128:$src2),
 640                      !strconcat(OpcodeStr, "ss\t{$src2, $dst|$dst, $src2}"),
 641                      [(set VR128:$dst, (F32Int VR128:$src1, VR128:$src2))]> {
 642     let isCommutable = Commutable;
 643   }
 644
 645   // Intrinsic operation, reg+mem.
 646   def SSrm_Int : SSI<opc, MRMSrcMem, (outs VR128:$dst),
 647                                      (ins VR128:$src1, ssmem:$src2),
 648                      !strconcat(OpcodeStr, "ss\t{$src2, $dst|$dst, $src2}"),
 649                      [(set VR128:$dst, (F32Int VR128:$src1,
 650                                                sse_load_f32:$src2))]>;
 651
 652   // Vector intrinsic operation, reg+reg.
 653   def PSrr_Int : PSI<opc, MRMSrcReg, (outs VR128:$dst),
 654                                      (ins VR128:$src1, VR128:$src2),
 655                      !strconcat(OpcodeStr, "ps\t{$src2, $dst|$dst, $src2}"),
 656                      [(set VR128:$dst, (V4F32Int VR128:$src1, VR128:$src2))]> {
 657     let isCommutable = Commutable;
 658   }
 659
 660   // Vector intrinsic operation, reg+mem.
 661   def PSrm_Int : PSI<opc, MRMSrcMem, (outs VR128:$dst),
 662                                      (ins VR128:$src1, f128mem:$src2),
 663                      !strconcat(OpcodeStr, "ps\t{$src2, $dst|$dst, $src2}"),
 664            [(set VR128:$dst, (V4F32Int VR128:$src1, (memopv4f32 addr:$src2)))]>;
 665 }
 666 }
 667
 668 defm MAX : sse1_fp_binop_rm<0x5F, "max", X86fmax,
 669                             int_x86_sse_max_ss, int_x86_sse_max_ps>;
 670 defm MIN : sse1_fp_binop_rm<0x5D, "min", X86fmin,
 671                             int_x86_sse_min_ss, int_x86_sse_min_ps>;
 672
 673 //===----------------------------------------------------------------------===//
 674 // SSE packed FP Instructions
 675
 676 // Move Instructions
 677 let neverHasSideEffects = 1 in
 678 def MOVAPSrr : PSI<0x28, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 679                    "movaps\t{$src, $dst|$dst, $src}", []>;
 680 let canFoldAsLoad = 1, isReMaterializable = 1, mayHaveSideEffects = 1 in
 681 def MOVAPSrm : PSI<0x28, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
 682                    "movaps\t{$src, $dst|$dst, $src}",
 683                    [(set VR128:$dst, (alignedloadv4f32 addr:$src))]>;
 684
 685 def MOVAPSmr : PSI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 686                    "movaps\t{$src, $dst|$dst, $src}",
 687                    [(alignedstore (v4f32 VR128:$src), addr:$dst)]>;
 688
 689 let neverHasSideEffects = 1 in
 690 def MOVUPSrr : PSI<0x10, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 691                    "movups\t{$src, $dst|$dst, $src}", []>;
 692 let canFoldAsLoad = 1 in
 693 def MOVUPSrm : PSI<0x10, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
 694                    "movups\t{$src, $dst|$dst, $src}",
 695                    [(set VR128:$dst, (loadv4f32 addr:$src))]>;
 696 def MOVUPSmr : PSI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 697                    "movups\t{$src, $dst|$dst, $src}",
 698                    [(store (v4f32 VR128:$src), addr:$dst)]>;
 699
 700 // Intrinsic forms of MOVUPS load and store
 701 let canFoldAsLoad = 1 in
 702 def MOVUPSrm_Int : PSI<0x10, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
 703                        "movups\t{$src, $dst|$dst, $src}",
 704                        [(set VR128:$dst, (int_x86_sse_loadu_ps addr:$src))]>;
 705 def MOVUPSmr_Int : PSI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 706                        "movups\t{$src, $dst|$dst, $src}",
 707                        [(int_x86_sse_storeu_ps addr:$dst, VR128:$src)]>;
 708
 709 let Constraints = "$src1 = $dst" in {
 710   let AddedComplexity = 20 in {
 711     def MOVLPSrm : PSI<0x12, MRMSrcMem,
 712                        (outs VR128:$dst), (ins VR128:$src1, f64mem:$src2),
 713                        "movlps\t{$src2, $dst|$dst, $src2}",
 714        [(set VR128:$dst,
 715          (movlp VR128:$src1,
 716                 (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2))))))]>;
 717     def MOVHPSrm : PSI<0x16, MRMSrcMem,
 718                        (outs VR128:$dst), (ins VR128:$src1, f64mem:$src2),
 719                        "movhps\t{$src2, $dst|$dst, $src2}",
 720        [(set VR128:$dst,
 721          (movhp VR128:$src1,
 722                 (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2))))))]>;
 723   } // AddedComplexity
 724 } // Constraints = "$src1 = $dst"
 725
 726
 727 def MOVLPSmr : PSI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
 728                    "movlps\t{$src, $dst|$dst, $src}",
 729                    [(store (f64 (vector_extract (bc_v2f64 (v4f32 VR128:$src)),
 730                                  (iPTR 0))), addr:$dst)]>;
 731
 732 // v2f64 extract element 1 is always custom lowered to unpack high to low
 733 // and extract element 0 so the non-store version isn't too horrible.
 734 def MOVHPSmr : PSI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
 735                    "movhps\t{$src, $dst|$dst, $src}",
 736                    [(store (f64 (vector_extract
 737                                  (unpckh (bc_v2f64 (v4f32 VR128:$src)),
 738                                          (undef)), (iPTR 0))), addr:$dst)]>;
 739
 740 let Constraints = "$src1 = $dst" in {
 741 let AddedComplexity = 20 in {
 742 def MOVLHPSrr : PSI<0x16, MRMSrcReg, (outs VR128:$dst),
 743                                      (ins VR128:$src1, VR128:$src2),
 744                     "movlhps\t{$src2, $dst|$dst, $src2}",
 745                     [(set VR128:$dst,
 746                       (v4f32 (movhp VR128:$src1, VR128:$src2)))]>;
 747
 748 def MOVHLPSrr : PSI<0x12, MRMSrcReg, (outs VR128:$dst),
 749                                      (ins VR128:$src1, VR128:$src2),
 750                     "movhlps\t{$src2, $dst|$dst, $src2}",
 751                     [(set VR128:$dst,
 752                       (v4f32 (movhlps VR128:$src1, VR128:$src2)))]>;
 753 } // AddedComplexity
 754 } // Constraints = "$src1 = $dst"
 755
 756 let AddedComplexity = 20 in {
 757 def : Pat<(v4f32 (movddup VR128:$src, (undef))),
 758           (MOVLHPSrr VR128:$src, VR128:$src)>, Requires<[HasSSE1]>;
 759 def : Pat<(v2i64 (movddup VR128:$src, (undef))),
 760           (MOVLHPSrr VR128:$src, VR128:$src)>, Requires<[HasSSE1]>;
 761 }
 762
 763
 764
 765 // Arithmetic
 766
 767 /// sse1_fp_unop_rm - SSE1 unops come in both scalar and vector forms.
 768 ///
 769 /// In addition, we also have a special variant of the scalar form here to
 770 /// represent the associated intrinsic operation.  This form is unlike the
 771 /// plain scalar form, in that it takes an entire vector (instead of a
 772 /// scalar) and leaves the top elements undefined.
 773 ///
 774 /// And, we have a special variant form for a full-vector intrinsic form.
 775 ///
 776 /// These four forms can each have a reg or a mem operand, so there are a
 777 /// total of eight "instructions".
 778 ///
 779 multiclass sse1_fp_unop_rm<bits<8> opc, string OpcodeStr,
 780                            SDNode OpNode,
 781                            Intrinsic F32Int,
 782                            Intrinsic V4F32Int,
 783                            bit Commutable = 0> {
 784   // Scalar operation, reg.
 785   def SSr : SSI<opc, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
 786                 !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
 787                 [(set FR32:$dst, (OpNode FR32:$src))]> {
 788     let isCommutable = Commutable;
 789   }
 790
 791   // Scalar operation, mem.
 792   def SSm : SSI<opc, MRMSrcMem, (outs FR32:$dst), (ins f32mem:$src),
 793                 !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
 794                 [(set FR32:$dst, (OpNode (load addr:$src)))]>;
 795
 796   // Vector operation, reg.
 797   def PSr : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 798               !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
 799               [(set VR128:$dst, (v4f32 (OpNode VR128:$src)))]> {
 800     let isCommutable = Commutable;
 801   }
 802
 803   // Vector operation, mem.
 804   def PSm : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
 805                 !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
 806                 [(set VR128:$dst, (OpNode (memopv4f32 addr:$src)))]>;
 807
 808   // Intrinsic operation, reg.
 809   def SSr_Int : SSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 810                     !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
 811                     [(set VR128:$dst, (F32Int VR128:$src))]> {
 812     let isCommutable = Commutable;
 813   }
 814
 815   // Intrinsic operation, mem.
 816   def SSm_Int : SSI<opc, MRMSrcMem, (outs VR128:$dst), (ins ssmem:$src),
 817                     !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
 818                     [(set VR128:$dst, (F32Int sse_load_f32:$src))]>;
 819
 820   // Vector intrinsic operation, reg
 821   def PSr_Int : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 822                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
 823                     [(set VR128:$dst, (V4F32Int VR128:$src))]> {
 824     let isCommutable = Commutable;
 825   }
 826
 827   // Vector intrinsic operation, mem
 828   def PSm_Int : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
 829                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
 830                     [(set VR128:$dst, (V4F32Int (memopv4f32 addr:$src)))]>;
 831 }
 832
 833 // Square root.
 834 defm SQRT  : sse1_fp_unop_rm<0x51, "sqrt",  fsqrt,
 835                              int_x86_sse_sqrt_ss, int_x86_sse_sqrt_ps>;
 836
 837 // Reciprocal approximations. Note that these typically require refinement
 838 // in order to obtain suitable precision.
 839 defm RSQRT : sse1_fp_unop_rm<0x52, "rsqrt", X86frsqrt,
 840                              int_x86_sse_rsqrt_ss, int_x86_sse_rsqrt_ps>;
 841 defm RCP   : sse1_fp_unop_rm<0x53, "rcp",   X86frcp,
 842                              int_x86_sse_rcp_ss, int_x86_sse_rcp_ps>;
 843
 844 // Logical
 845 let Constraints = "$src1 = $dst" in {
 846   let isCommutable = 1 in {
 847     def ANDPSrr : PSI<0x54, MRMSrcReg,
 848                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
 849                       "andps\t{$src2, $dst|$dst, $src2}",
 850                       [(set VR128:$dst, (v2i64
 851                                          (and VR128:$src1, VR128:$src2)))]>;
 852     def ORPSrr  : PSI<0x56, MRMSrcReg,
 853                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
 854                       "orps\t{$src2, $dst|$dst, $src2}",
 855                       [(set VR128:$dst, (v2i64
 856                                          (or VR128:$src1, VR128:$src2)))]>;
 857     def XORPSrr : PSI<0x57, MRMSrcReg,
 858                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
 859                       "xorps\t{$src2, $dst|$dst, $src2}",
 860                       [(set VR128:$dst, (v2i64
 861                                          (xor VR128:$src1, VR128:$src2)))]>;
 862   }
 863
 864   def ANDPSrm : PSI<0x54, MRMSrcMem,
 865                     (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
 866                     "andps\t{$src2, $dst|$dst, $src2}",
 867                     [(set VR128:$dst, (and (bc_v2i64 (v4f32 VR128:$src1)),
 868                                        (memopv2i64 addr:$src2)))]>;
 869   def ORPSrm  : PSI<0x56, MRMSrcMem,
 870                     (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
 871                     "orps\t{$src2, $dst|$dst, $src2}",
 872                     [(set VR128:$dst, (or (bc_v2i64 (v4f32 VR128:$src1)),
 873                                        (memopv2i64 addr:$src2)))]>;
 874   def XORPSrm : PSI<0x57, MRMSrcMem,
 875                     (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
 876                     "xorps\t{$src2, $dst|$dst, $src2}",
 877                     [(set VR128:$dst, (xor (bc_v2i64 (v4f32 VR128:$src1)),
 878                                        (memopv2i64 addr:$src2)))]>;
 879   def ANDNPSrr : PSI<0x55, MRMSrcReg,
 880                      (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
 881                      "andnps\t{$src2, $dst|$dst, $src2}",
 882                      [(set VR128:$dst,
 883                        (v2i64 (and (xor VR128:$src1,
 884                                     (bc_v2i64 (v4i32 immAllOnesV))),
 885                                VR128:$src2)))]>;
 886   def ANDNPSrm : PSI<0x55, MRMSrcMem,
 887                      (outs VR128:$dst), (ins VR128:$src1,f128mem:$src2),
 888                      "andnps\t{$src2, $dst|$dst, $src2}",
 889                      [(set VR128:$dst,
 890                        (v2i64 (and (xor (bc_v2i64 (v4f32 VR128:$src1)),
 891                                     (bc_v2i64 (v4i32 immAllOnesV))),
 892                                (memopv2i64 addr:$src2))))]>;
 893 }
 894
 895 let Constraints = "$src1 = $dst" in {
 896   def CMPPSrri : PSIi8<0xC2, MRMSrcReg,
 897                     (outs VR128:$dst), (ins VR128:$src1, VR128:$src, SSECC:$cc),
 898                     "cmp${cc}ps\t{$src, $dst|$dst, $src}",
 899                     [(set VR128:$dst, (int_x86_sse_cmp_ps VR128:$src1,
 900                                                         VR128:$src, imm:$cc))]>;
 901   def CMPPSrmi : PSIi8<0xC2, MRMSrcMem,
 902                   (outs VR128:$dst), (ins VR128:$src1, f128mem:$src, SSECC:$cc),
 903                   "cmp${cc}ps\t{$src, $dst|$dst, $src}",
 904                   [(set VR128:$dst, (int_x86_sse_cmp_ps VR128:$src1,
 905                                             (memop addr:$src), imm:$cc))]>;
 906 }
 907 def : Pat<(v4i32 (X86cmpps (v4f32 VR128:$src1), VR128:$src2, imm:$cc)),
 908           (CMPPSrri VR128:$src1, VR128:$src2, imm:$cc)>;
 909 def : Pat<(v4i32 (X86cmpps (v4f32 VR128:$src1), (memop addr:$src2), imm:$cc)),
 910           (CMPPSrmi VR128:$src1, addr:$src2, imm:$cc)>;
 911
 912 // Shuffle and unpack instructions
 913 let Constraints = "$src1 = $dst" in {
 914   let isConvertibleToThreeAddress = 1 in // Convert to pshufd
 915     def SHUFPSrri : PSIi8<0xC6, MRMSrcReg,
 916                           (outs VR128:$dst), (ins VR128:$src1,
 917                            VR128:$src2, i8imm:$src3),
 918                           "shufps\t{$src3, $src2, $dst|$dst, $src2, $src3}",
 919                           [(set VR128:$dst,
 920                             (v4f32 (shufp:$src3 VR128:$src1, VR128:$src2)))]>;
 921   def SHUFPSrmi : PSIi8<0xC6, MRMSrcMem,
 922                         (outs VR128:$dst), (ins VR128:$src1,
 923                          f128mem:$src2, i8imm:$src3),
 924                         "shufps\t{$src3, $src2, $dst|$dst, $src2, $src3}",
 925                         [(set VR128:$dst,
 926                           (v4f32 (shufp:$src3
 927                                   VR128:$src1, (memopv4f32 addr:$src2))))]>;
 928
 929   let AddedComplexity = 10 in {
 930     def UNPCKHPSrr : PSI<0x15, MRMSrcReg,
 931                          (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
 932                          "unpckhps\t{$src2, $dst|$dst, $src2}",
 933                          [(set VR128:$dst,
 934                            (v4f32 (unpckh VR128:$src1, VR128:$src2)))]>;
 935     def UNPCKHPSrm : PSI<0x15, MRMSrcMem,
 936                          (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
 937                          "unpckhps\t{$src2, $dst|$dst, $src2}",
 938                          [(set VR128:$dst,
 939                            (v4f32 (unpckh VR128:$src1,
 940                                           (memopv4f32 addr:$src2))))]>;
 941
 942     def UNPCKLPSrr : PSI<0x14, MRMSrcReg,
 943                          (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
 944                          "unpcklps\t{$src2, $dst|$dst, $src2}",
 945                          [(set VR128:$dst,
 946                            (v4f32 (unpckl VR128:$src1, VR128:$src2)))]>;
 947     def UNPCKLPSrm : PSI<0x14, MRMSrcMem,
 948                          (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
 949                          "unpcklps\t{$src2, $dst|$dst, $src2}",
 950                          [(set VR128:$dst,
 951                            (unpckl VR128:$src1, (memopv4f32 addr:$src2)))]>;
 952   } // AddedComplexity
 953 } // Constraints = "$src1 = $dst"
 954
 955 // Mask creation
 956 def MOVMSKPSrr : PSI<0x50, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
 957                      "movmskps\t{$src, $dst|$dst, $src}",
 958                      [(set GR32:$dst, (int_x86_sse_movmsk_ps VR128:$src))]>;
 959 def MOVMSKPDrr : PDI<0x50, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
 960                      "movmskpd\t{$src, $dst|$dst, $src}",
 961                      [(set GR32:$dst, (int_x86_sse2_movmsk_pd VR128:$src))]>;
 962
 963 // Prefetch intrinsic.
 964 def PREFETCHT0   : PSI<0x18, MRM1m, (outs), (ins i8mem:$src),
 965     "prefetcht0\t$src", [(prefetch addr:$src, imm, (i32 3))]>;
 966 def PREFETCHT1   : PSI<0x18, MRM2m, (outs), (ins i8mem:$src),
 967     "prefetcht1\t$src", [(prefetch addr:$src, imm, (i32 2))]>;
 968 def PREFETCHT2   : PSI<0x18, MRM3m, (outs), (ins i8mem:$src),
 969     "prefetcht2\t$src", [(prefetch addr:$src, imm, (i32 1))]>;
 970 def PREFETCHNTA  : PSI<0x18, MRM0m, (outs), (ins i8mem:$src),
 971     "prefetchnta\t$src", [(prefetch addr:$src, imm, (i32 0))]>;
 972
 973 // Non-temporal stores
 974 def MOVNTPSmr : PSI<0x2B, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
 975                     "movntps\t{$src, $dst|$dst, $src}",
 976                     [(int_x86_sse_movnt_ps addr:$dst, VR128:$src)]>;
 977
 978 // Load, store, and memory fence
 979 def SFENCE : PSI<0xAE, MRM7r, (outs), (ins), "sfence", [(int_x86_sse_sfence)]>;
 980
 981 // MXCSR register
 982 def LDMXCSR : PSI<0xAE, MRM2m, (outs), (ins i32mem:$src),
 983                   "ldmxcsr\t$src", [(int_x86_sse_ldmxcsr addr:$src)]>;
 984 def STMXCSR : PSI<0xAE, MRM3m, (outs), (ins i32mem:$dst),
 985                   "stmxcsr\t$dst", [(int_x86_sse_stmxcsr addr:$dst)]>;
 986
 987 // Alias instructions that map zero vector to pxor / xorp* for sse.
 988 // We set canFoldAsLoad because this can be converted to a constant-pool
 989 // load of an all-zeros value if folding it would be beneficial.
 990 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1 in
 991 def V_SET0 : PSI<0x57, MRMInitReg, (outs VR128:$dst), (ins),
 992                  "xorps\t$dst, $dst",
 993                  [(set VR128:$dst, (v4i32 immAllZerosV))]>;
 994
 995 let Predicates = [HasSSE1] in {
 996   def : Pat<(v2i64 immAllZerosV), (V_SET0)>;
 997   def : Pat<(v8i16 immAllZerosV), (V_SET0)>;
 998   def : Pat<(v16i8 immAllZerosV), (V_SET0)>;
 999   def : Pat<(v2f64 immAllZerosV), (V_SET0)>;
1000   def : Pat<(v4f32 immAllZerosV), (V_SET0)>;
1001 }
1002
1003 // FR32 to 128-bit vector conversion.
1004 let isAsCheapAsAMove = 1 in
1005 def MOVSS2PSrr : SSI<0x10, MRMSrcReg, (outs VR128:$dst), (ins FR32:$src),
1006                       "movss\t{$src, $dst|$dst, $src}",
1007                       [(set VR128:$dst,
1008                         (v4f32 (scalar_to_vector FR32:$src)))]>;
1009 def MOVSS2PSrm : SSI<0x10, MRMSrcMem, (outs VR128:$dst), (ins f32mem:$src),
1010                      "movss\t{$src, $dst|$dst, $src}",
1011                      [(set VR128:$dst,
1012                        (v4f32 (scalar_to_vector (loadf32 addr:$src))))]>;
1013
1014 // FIXME: may not be able to eliminate this movss with coalescing the src and
1015 // dest register classes are different. We really want to write this pattern
1016 // like this:
1017 // def : Pat<(f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
1018 //           (f32 FR32:$src)>;
1019 let isAsCheapAsAMove = 1 in
1020 def MOVPS2SSrr : SSI<0x10, MRMSrcReg, (outs FR32:$dst), (ins VR128:$src),
1021                      "movss\t{$src, $dst|$dst, $src}",
1022                      [(set FR32:$dst, (vector_extract (v4f32 VR128:$src),
1023                                        (iPTR 0)))]>;
1024 def MOVPS2SSmr : SSI<0x11, MRMDestMem, (outs), (ins f32mem:$dst, VR128:$src),
1025                      "movss\t{$src, $dst|$dst, $src}",
1026                      [(store (f32 (vector_extract (v4f32 VR128:$src),
1027                                    (iPTR 0))), addr:$dst)]>;
1028
1029
1030 // Move to lower bits of a VR128, leaving upper bits alone.
1031 // Three operand (but two address) aliases.
1032 let Constraints = "$src1 = $dst" in {
1033 let neverHasSideEffects = 1 in
1034   def MOVLSS2PSrr : SSI<0x10, MRMSrcReg,
1035                         (outs VR128:$dst), (ins VR128:$src1, FR32:$src2),
1036                         "movss\t{$src2, $dst|$dst, $src2}", []>;
1037
1038   let AddedComplexity = 15 in
1039     def MOVLPSrr : SSI<0x10, MRMSrcReg,
1040                        (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1041                        "movss\t{$src2, $dst|$dst, $src2}",
1042                        [(set VR128:$dst,
1043                          (v4f32 (movl VR128:$src1, VR128:$src2)))]>;
1044 }
1045
1046 // Move to lower bits of a VR128 and zeroing upper bits.
1047 // Loading from memory automatically zeroing upper bits.
1048 let AddedComplexity = 20 in
1049 def MOVZSS2PSrm : SSI<0x10, MRMSrcMem, (outs VR128:$dst), (ins f32mem:$src),
1050                       "movss\t{$src, $dst|$dst, $src}",
1051                    [(set VR128:$dst, (v4f32 (X86vzmovl (v4f32 (scalar_to_vector
1052                                                       (loadf32 addr:$src))))))]>;
1053
1054 def : Pat<(v4f32 (X86vzmovl (loadv4f32 addr:$src))),
1055           (MOVZSS2PSrm addr:$src)>;
1056
1057 //===----------------------------------------------------------------------===//
1058 // SSE2 Instructions
1059 //===----------------------------------------------------------------------===//
1060
1061 // Move Instructions
1062 let neverHasSideEffects = 1 in
1063 def MOVSDrr : SDI<0x10, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src),
1064                   "movsd\t{$src, $dst|$dst, $src}", []>;
1065 let canFoldAsLoad = 1, isReMaterializable = 1, mayHaveSideEffects = 1 in
1066 def MOVSDrm : SDI<0x10, MRMSrcMem, (outs FR64:$dst), (ins f64mem:$src),
1067                   "movsd\t{$src, $dst|$dst, $src}",
1068                   [(set FR64:$dst, (loadf64 addr:$src))]>;
1069 def MOVSDmr : SDI<0x11, MRMDestMem, (outs), (ins f64mem:$dst, FR64:$src),
1070                   "movsd\t{$src, $dst|$dst, $src}",
1071                   [(store FR64:$src, addr:$dst)]>;
1072
1073 // Conversion instructions
1074 def CVTTSD2SIrr : SDI<0x2C, MRMSrcReg, (outs GR32:$dst), (ins FR64:$src),
1075                       "cvttsd2si\t{$src, $dst|$dst, $src}",
1076                       [(set GR32:$dst, (fp_to_sint FR64:$src))]>;
1077 def CVTTSD2SIrm : SDI<0x2C, MRMSrcMem, (outs GR32:$dst), (ins f64mem:$src),
1078                       "cvttsd2si\t{$src, $dst|$dst, $src}",
1079                       [(set GR32:$dst, (fp_to_sint (loadf64 addr:$src)))]>;
1080 def CVTSD2SSrr  : SDI<0x5A, MRMSrcReg, (outs FR32:$dst), (ins FR64:$src),
1081                       "cvtsd2ss\t{$src, $dst|$dst, $src}",
1082                       [(set FR32:$dst, (fround FR64:$src))]>;
1083 def CVTSD2SSrm  : SDI<0x5A, MRMSrcMem, (outs FR32:$dst), (ins f64mem:$src),
1084                       "cvtsd2ss\t{$src, $dst|$dst, $src}",
1085                       [(set FR32:$dst, (fround (loadf64 addr:$src)))]>;
1086 def CVTSI2SDrr  : SDI<0x2A, MRMSrcReg, (outs FR64:$dst), (ins GR32:$src),
1087                       "cvtsi2sd\t{$src, $dst|$dst, $src}",
1088                       [(set FR64:$dst, (sint_to_fp GR32:$src))]>;
1089 def CVTSI2SDrm  : SDI<0x2A, MRMSrcMem, (outs FR64:$dst), (ins i32mem:$src),
1090                       "cvtsi2sd\t{$src, $dst|$dst, $src}",
1091                       [(set FR64:$dst, (sint_to_fp (loadi32 addr:$src)))]>;
1092
1093 // SSE2 instructions with XS prefix
1094 def CVTSS2SDrr : I<0x5A, MRMSrcReg, (outs FR64:$dst), (ins FR32:$src),
1095                    "cvtss2sd\t{$src, $dst|$dst, $src}",
1096                    [(set FR64:$dst, (fextend FR32:$src))]>, XS,
1097                  Requires<[HasSSE2]>;
1098 def CVTSS2SDrm : I<0x5A, MRMSrcMem, (outs FR64:$dst), (ins f32mem:$src),
1099                    "cvtss2sd\t{$src, $dst|$dst, $src}",
1100                    [(set FR64:$dst, (extloadf32 addr:$src))]>, XS,
1101                  Requires<[HasSSE2]>;
1102
1103 // Match intrinsics which expect XMM operand(s).
1104 def Int_CVTSD2SIrr : SDI<0x2D, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
1105                          "cvtsd2si\t{$src, $dst|$dst, $src}",
1106                          [(set GR32:$dst, (int_x86_sse2_cvtsd2si VR128:$src))]>;
1107 def Int_CVTSD2SIrm : SDI<0x2D, MRMSrcMem, (outs GR32:$dst), (ins f128mem:$src),
1108                          "cvtsd2si\t{$src, $dst|$dst, $src}",
1109                          [(set GR32:$dst, (int_x86_sse2_cvtsd2si
1110                                            (load addr:$src)))]>;
1111
1112 // Match intrinisics which expect MM and XMM operand(s).
1113 def Int_CVTPD2PIrr : PDI<0x2D, MRMSrcReg, (outs VR64:$dst), (ins VR128:$src),
1114                          "cvtpd2pi\t{$src, $dst|$dst, $src}",
1115                          [(set VR64:$dst, (int_x86_sse_cvtpd2pi VR128:$src))]>;
1116 def Int_CVTPD2PIrm : PDI<0x2D, MRMSrcMem, (outs VR64:$dst), (ins f128mem:$src),
1117                          "cvtpd2pi\t{$src, $dst|$dst, $src}",
1118                          [(set VR64:$dst, (int_x86_sse_cvtpd2pi
1119                                            (memop addr:$src)))]>;
1120 def Int_CVTTPD2PIrr: PDI<0x2C, MRMSrcReg, (outs VR64:$dst), (ins VR128:$src),
1121                          "cvttpd2pi\t{$src, $dst|$dst, $src}",
1122                          [(set VR64:$dst, (int_x86_sse_cvttpd2pi VR128:$src))]>;
1123 def Int_CVTTPD2PIrm: PDI<0x2C, MRMSrcMem, (outs VR64:$dst), (ins f128mem:$src),
1124                          "cvttpd2pi\t{$src, $dst|$dst, $src}",
1125                          [(set VR64:$dst, (int_x86_sse_cvttpd2pi
1126                                            (memop addr:$src)))]>;
1127 def Int_CVTPI2PDrr : PDI<0x2A, MRMSrcReg, (outs VR128:$dst), (ins VR64:$src),
1128                          "cvtpi2pd\t{$src, $dst|$dst, $src}",
1129                          [(set VR128:$dst, (int_x86_sse_cvtpi2pd VR64:$src))]>;
1130 def Int_CVTPI2PDrm : PDI<0x2A, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
1131                          "cvtpi2pd\t{$src, $dst|$dst, $src}",
1132                          [(set VR128:$dst, (int_x86_sse_cvtpi2pd
1133                                             (load addr:$src)))]>;
1134
1135 // Aliases for intrinsics
1136 def Int_CVTTSD2SIrr : SDI<0x2C, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
1137                           "cvttsd2si\t{$src, $dst|$dst, $src}",
1138                           [(set GR32:$dst,
1139                             (int_x86_sse2_cvttsd2si VR128:$src))]>;
1140 def Int_CVTTSD2SIrm : SDI<0x2C, MRMSrcMem, (outs GR32:$dst), (ins f128mem:$src),
1141                           "cvttsd2si\t{$src, $dst|$dst, $src}",
1142                           [(set GR32:$dst, (int_x86_sse2_cvttsd2si
1143                                             (load addr:$src)))]>;
1144
1145 // Comparison instructions
1146 let Constraints = "$src1 = $dst", neverHasSideEffects = 1 in {
1147   def CMPSDrr : SDIi8<0xC2, MRMSrcReg,
1148                     (outs FR64:$dst), (ins FR64:$src1, FR64:$src, SSECC:$cc),
1149                     "cmp${cc}sd\t{$src, $dst|$dst, $src}", []>;
1150 let mayLoad = 1 in
1151   def CMPSDrm : SDIi8<0xC2, MRMSrcMem,
1152                     (outs FR64:$dst), (ins FR64:$src1, f64mem:$src, SSECC:$cc),
1153                     "cmp${cc}sd\t{$src, $dst|$dst, $src}", []>;
1154 }
1155
1156 let Defs = [EFLAGS] in {
1157 def UCOMISDrr: PDI<0x2E, MRMSrcReg, (outs), (ins FR64:$src1, FR64:$src2),
1158                    "ucomisd\t{$src2, $src1|$src1, $src2}",
1159                    [(X86cmp FR64:$src1, FR64:$src2), (implicit EFLAGS)]>;
1160 def UCOMISDrm: PDI<0x2E, MRMSrcMem, (outs), (ins FR64:$src1, f64mem:$src2),
1161                    "ucomisd\t{$src2, $src1|$src1, $src2}",
1162                    [(X86cmp FR64:$src1, (loadf64 addr:$src2)),
1163                     (implicit EFLAGS)]>;
1164 } // Defs = [EFLAGS]
1165
1166 // Aliases to match intrinsics which expect XMM operand(s).
1167 let Constraints = "$src1 = $dst" in {
1168   def Int_CMPSDrr : SDIi8<0xC2, MRMSrcReg,
1169                         (outs VR128:$dst), (ins VR128:$src1, VR128:$src, SSECC:$cc),
1170                         "cmp${cc}sd\t{$src, $dst|$dst, $src}",
1171                         [(set VR128:$dst, (int_x86_sse2_cmp_sd VR128:$src1,
1172                                            VR128:$src, imm:$cc))]>;
1173   def Int_CMPSDrm : SDIi8<0xC2, MRMSrcMem,
1174                         (outs VR128:$dst), (ins VR128:$src1, f64mem:$src, SSECC:$cc),
1175                         "cmp${cc}sd\t{$src, $dst|$dst, $src}",
1176                         [(set VR128:$dst, (int_x86_sse2_cmp_sd VR128:$src1,
1177                                            (load addr:$src), imm:$cc))]>;
1178 }
1179
1180 let Defs = [EFLAGS] in {
1181 def Int_UCOMISDrr: PDI<0x2E, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
1182                        "ucomisd\t{$src2, $src1|$src1, $src2}",
1183                        [(X86ucomi (v2f64 VR128:$src1), (v2f64 VR128:$src2)),
1184                         (implicit EFLAGS)]>;
1185 def Int_UCOMISDrm: PDI<0x2E, MRMSrcMem, (outs),(ins VR128:$src1, f128mem:$src2),
1186                        "ucomisd\t{$src2, $src1|$src1, $src2}",
1187                        [(X86ucomi (v2f64 VR128:$src1), (load addr:$src2)),
1188                         (implicit EFLAGS)]>;
1189
1190 def Int_COMISDrr: PDI<0x2F, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
1191                       "comisd\t{$src2, $src1|$src1, $src2}",
1192                       [(X86comi (v2f64 VR128:$src1), (v2f64 VR128:$src2)),
1193                        (implicit EFLAGS)]>;
1194 def Int_COMISDrm: PDI<0x2F, MRMSrcMem, (outs), (ins VR128:$src1, f128mem:$src2),
1195                       "comisd\t{$src2, $src1|$src1, $src2}",
1196                       [(X86comi (v2f64 VR128:$src1), (load addr:$src2)),
1197                        (implicit EFLAGS)]>;
1198 } // Defs = [EFLAGS]
1199
1200 // Aliases of packed SSE2 instructions for scalar use. These all have names that
1201 // start with 'Fs'.
1202
1203 // Alias instructions that map fld0 to pxor for sse.
1204 let isReMaterializable = 1, isAsCheapAsAMove = 1 in
1205 def FsFLD0SD : I<0xEF, MRMInitReg, (outs FR64:$dst), (ins),
1206                  "pxor\t$dst, $dst", [(set FR64:$dst, fpimm0)]>,
1207                Requires<[HasSSE2]>, TB, OpSize;
1208
1209 // Alias instruction to do FR64 reg-to-reg copy using movapd. Upper bits are
1210 // disregarded.
1211 let neverHasSideEffects = 1 in
1212 def FsMOVAPDrr : PDI<0x28, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src),
1213                      "movapd\t{$src, $dst|$dst, $src}", []>;
1214
1215 // Alias instruction to load FR64 from f128mem using movapd. Upper bits are
1216 // disregarded.
1217 let canFoldAsLoad = 1 in
1218 def FsMOVAPDrm : PDI<0x28, MRMSrcMem, (outs FR64:$dst), (ins f128mem:$src),
1219                      "movapd\t{$src, $dst|$dst, $src}",
1220                      [(set FR64:$dst, (alignedloadfsf64 addr:$src))]>;
1221
1222 // Alias bitwise logical operations using SSE logical ops on packed FP values.
1223 let Constraints = "$src1 = $dst" in {
1224 let isCommutable = 1 in {
1225   def FsANDPDrr : PDI<0x54, MRMSrcReg, (outs FR64:$dst),
1226                                        (ins FR64:$src1, FR64:$src2),
1227                       "andpd\t{$src2, $dst|$dst, $src2}",
1228                       [(set FR64:$dst, (X86fand FR64:$src1, FR64:$src2))]>;
1229   def FsORPDrr  : PDI<0x56, MRMSrcReg, (outs FR64:$dst),
1230                                        (ins FR64:$src1, FR64:$src2),
1231                       "orpd\t{$src2, $dst|$dst, $src2}",
1232                       [(set FR64:$dst, (X86for FR64:$src1, FR64:$src2))]>;
1233   def FsXORPDrr : PDI<0x57, MRMSrcReg, (outs FR64:$dst),
1234                                        (ins FR64:$src1, FR64:$src2),
1235                       "xorpd\t{$src2, $dst|$dst, $src2}",
1236                       [(set FR64:$dst, (X86fxor FR64:$src1, FR64:$src2))]>;
1237 }
1238
1239 def FsANDPDrm : PDI<0x54, MRMSrcMem, (outs FR64:$dst),
1240                                      (ins FR64:$src1, f128mem:$src2),
1241                     "andpd\t{$src2, $dst|$dst, $src2}",
1242                     [(set FR64:$dst, (X86fand FR64:$src1,
1243                                       (memopfsf64 addr:$src2)))]>;
1244 def FsORPDrm  : PDI<0x56, MRMSrcMem, (outs FR64:$dst),
1245                                      (ins FR64:$src1, f128mem:$src2),
1246                     "orpd\t{$src2, $dst|$dst, $src2}",
1247                     [(set FR64:$dst, (X86for FR64:$src1,
1248                                       (memopfsf64 addr:$src2)))]>;
1249 def FsXORPDrm : PDI<0x57, MRMSrcMem, (outs FR64:$dst),
1250                                      (ins FR64:$src1, f128mem:$src2),
1251                     "xorpd\t{$src2, $dst|$dst, $src2}",
1252                     [(set FR64:$dst, (X86fxor FR64:$src1,
1253                                       (memopfsf64 addr:$src2)))]>;
1254
1255 let neverHasSideEffects = 1 in {
1256 def FsANDNPDrr : PDI<0x55, MRMSrcReg,
1257                      (outs FR64:$dst), (ins FR64:$src1, FR64:$src2),
1258                      "andnpd\t{$src2, $dst|$dst, $src2}", []>;
1259 let mayLoad = 1 in
1260 def FsANDNPDrm : PDI<0x55, MRMSrcMem,
1261                      (outs FR64:$dst), (ins FR64:$src1, f128mem:$src2),
1262                      "andnpd\t{$src2, $dst|$dst, $src2}", []>;
1263 }
1264 }
1265
1266 /// basic_sse2_fp_binop_rm - SSE2 binops come in both scalar and vector forms.
1267 ///
1268 /// In addition, we also have a special variant of the scalar form here to
1269 /// represent the associated intrinsic operation.  This form is unlike the
1270 /// plain scalar form, in that it takes an entire vector (instead of a scalar)
1271 /// and leaves the top elements unmodified (therefore these cannot be commuted).
1272 ///
1273 /// These three forms can each be reg+reg or reg+mem, so there are a total of
1274 /// six "instructions".
1275 ///
1276 let Constraints = "$src1 = $dst" in {
1277 multiclass basic_sse2_fp_binop_rm<bits<8> opc, string OpcodeStr,
1278                                   SDNode OpNode, Intrinsic F64Int,
1279                                   bit Commutable = 0> {
1280   // Scalar operation, reg+reg.
1281   def SDrr : SDI<opc, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src1, FR64:$src2),
1282                  !strconcat(OpcodeStr, "sd\t{$src2, $dst|$dst, $src2}"),
1283                  [(set FR64:$dst, (OpNode FR64:$src1, FR64:$src2))]> {
1284     let isCommutable = Commutable;
1285   }
1286
1287   // Scalar operation, reg+mem.
1288   def SDrm : SDI<opc, MRMSrcMem, (outs FR64:$dst),
1289                                  (ins FR64:$src1, f64mem:$src2),
1290                  !strconcat(OpcodeStr, "sd\t{$src2, $dst|$dst, $src2}"),
1291                  [(set FR64:$dst, (OpNode FR64:$src1, (load addr:$src2)))]>;
1292
1293   // Vector operation, reg+reg.
1294   def PDrr : PDI<opc, MRMSrcReg, (outs VR128:$dst),
1295                                  (ins VR128:$src1, VR128:$src2),
1296                !strconcat(OpcodeStr, "pd\t{$src2, $dst|$dst, $src2}"),
1297                [(set VR128:$dst, (v2f64 (OpNode VR128:$src1, VR128:$src2)))]> {
1298     let isCommutable = Commutable;
1299   }
1300
1301   // Vector operation, reg+mem.
1302   def PDrm : PDI<opc, MRMSrcMem, (outs VR128:$dst),
1303                                  (ins VR128:$src1, f128mem:$src2),
1304                  !strconcat(OpcodeStr, "pd\t{$src2, $dst|$dst, $src2}"),
1305              [(set VR128:$dst, (OpNode VR128:$src1, (memopv2f64 addr:$src2)))]>;
1306
1307   // Intrinsic operation, reg+reg.
1308   def SDrr_Int : SDI<opc, MRMSrcReg, (outs VR128:$dst),
1309                                      (ins VR128:$src1, VR128:$src2),
1310                      !strconcat(OpcodeStr, "sd\t{$src2, $dst|$dst, $src2}"),
1311                      [(set VR128:$dst, (F64Int VR128:$src1, VR128:$src2))]>;
1312
1313   // Intrinsic operation, reg+mem.
1314   def SDrm_Int : SDI<opc, MRMSrcMem, (outs VR128:$dst),
1315                                      (ins VR128:$src1, sdmem:$src2),
1316                      !strconcat(OpcodeStr, "sd\t{$src2, $dst|$dst, $src2}"),
1317                      [(set VR128:$dst, (F64Int VR128:$src1,
1318                                                sse_load_f64:$src2))]>;
1319 }
1320 }
1321
1322 // Arithmetic instructions
1323 defm ADD : basic_sse2_fp_binop_rm<0x58, "add", fadd, int_x86_sse2_add_sd, 1>;
1324 defm MUL : basic_sse2_fp_binop_rm<0x59, "mul", fmul, int_x86_sse2_mul_sd, 1>;
1325 defm SUB : basic_sse2_fp_binop_rm<0x5C, "sub", fsub, int_x86_sse2_sub_sd>;
1326 defm DIV : basic_sse2_fp_binop_rm<0x5E, "div", fdiv, int_x86_sse2_div_sd>;
1327
1328 /// sse2_fp_binop_rm - Other SSE2 binops
1329 ///
1330 /// This multiclass is like basic_sse2_fp_binop_rm, with the addition of
1331 /// instructions for a full-vector intrinsic form.  Operations that map
1332 /// onto C operators don't use this form since they just use the plain
1333 /// vector form instead of having a separate vector intrinsic form.
1334 ///
1335 /// This provides a total of eight "instructions".
1336 ///
1337 let Constraints = "$src1 = $dst" in {
1338 multiclass sse2_fp_binop_rm<bits<8> opc, string OpcodeStr,
1339                             SDNode OpNode,
1340                             Intrinsic F64Int,
1341                             Intrinsic V2F64Int,
1342                             bit Commutable = 0> {
1343
1344   // Scalar operation, reg+reg.
1345   def SDrr : SDI<opc, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src1, FR64:$src2),
1346                  !strconcat(OpcodeStr, "sd\t{$src2, $dst|$dst, $src2}"),
1347                  [(set FR64:$dst, (OpNode FR64:$src1, FR64:$src2))]> {
1348     let isCommutable = Commutable;
1349   }
1350
1351   // Scalar operation, reg+mem.
1352   def SDrm : SDI<opc, MRMSrcMem, (outs FR64:$dst),
1353                                  (ins FR64:$src1, f64mem:$src2),
1354                  !strconcat(OpcodeStr, "sd\t{$src2, $dst|$dst, $src2}"),
1355                  [(set FR64:$dst, (OpNode FR64:$src1, (load addr:$src2)))]>;
1356
1357   // Vector operation, reg+reg.
1358   def PDrr : PDI<opc, MRMSrcReg, (outs VR128:$dst),
1359                                  (ins VR128:$src1, VR128:$src2),
1360                !strconcat(OpcodeStr, "pd\t{$src2, $dst|$dst, $src2}"),
1361                [(set VR128:$dst, (v2f64 (OpNode VR128:$src1, VR128:$src2)))]> {
1362     let isCommutable = Commutable;
1363   }
1364
1365   // Vector operation, reg+mem.
1366   def PDrm : PDI<opc, MRMSrcMem, (outs VR128:$dst),
1367                                  (ins VR128:$src1, f128mem:$src2),
1368                  !strconcat(OpcodeStr, "pd\t{$src2, $dst|$dst, $src2}"),
1369              [(set VR128:$dst, (OpNode VR128:$src1, (memopv2f64 addr:$src2)))]>;
1370
1371   // Intrinsic operation, reg+reg.
1372   def SDrr_Int : SDI<opc, MRMSrcReg, (outs VR128:$dst),
1373                                      (ins VR128:$src1, VR128:$src2),
1374                      !strconcat(OpcodeStr, "sd\t{$src2, $dst|$dst, $src2}"),
1375                      [(set VR128:$dst, (F64Int VR128:$src1, VR128:$src2))]> {
1376     let isCommutable = Commutable;
1377   }
1378
1379   // Intrinsic operation, reg+mem.
1380   def SDrm_Int : SDI<opc, MRMSrcMem, (outs VR128:$dst),
1381                                      (ins VR128:$src1, sdmem:$src2),
1382                      !strconcat(OpcodeStr, "sd\t{$src2, $dst|$dst, $src2}"),
1383                      [(set VR128:$dst, (F64Int VR128:$src1,
1384                                                sse_load_f64:$src2))]>;
1385
1386   // Vector intrinsic operation, reg+reg.
1387   def PDrr_Int : PDI<opc, MRMSrcReg, (outs VR128:$dst),
1388                                      (ins VR128:$src1, VR128:$src2),
1389                      !strconcat(OpcodeStr, "pd\t{$src2, $dst|$dst, $src2}"),
1390                      [(set VR128:$dst, (V2F64Int VR128:$src1, VR128:$src2))]> {
1391     let isCommutable = Commutable;
1392   }
1393
1394   // Vector intrinsic operation, reg+mem.
1395   def PDrm_Int : PDI<opc, MRMSrcMem, (outs VR128:$dst),
1396                                      (ins VR128:$src1, f128mem:$src2),
1397                      !strconcat(OpcodeStr, "pd\t{$src2, $dst|$dst, $src2}"),
1398                      [(set VR128:$dst, (V2F64Int VR128:$src1,
1399                                                  (memopv2f64 addr:$src2)))]>;
1400 }
1401 }
1402
1403 defm MAX : sse2_fp_binop_rm<0x5F, "max", X86fmax,
1404                             int_x86_sse2_max_sd, int_x86_sse2_max_pd>;
1405 defm MIN : sse2_fp_binop_rm<0x5D, "min", X86fmin,
1406                             int_x86_sse2_min_sd, int_x86_sse2_min_pd>;
1407
1408 //===----------------------------------------------------------------------===//
1409 // SSE packed FP Instructions
1410
1411 // Move Instructions
1412 let neverHasSideEffects = 1 in
1413 def MOVAPDrr : PDI<0x28, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1414                    "movapd\t{$src, $dst|$dst, $src}", []>;
1415 let canFoldAsLoad = 1, isReMaterializable = 1, mayHaveSideEffects = 1 in
1416 def MOVAPDrm : PDI<0x28, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1417                    "movapd\t{$src, $dst|$dst, $src}",
1418                    [(set VR128:$dst, (alignedloadv2f64 addr:$src))]>;
1419
1420 def MOVAPDmr : PDI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
1421                    "movapd\t{$src, $dst|$dst, $src}",
1422                    [(alignedstore (v2f64 VR128:$src), addr:$dst)]>;
1423
1424 let neverHasSideEffects = 1 in
1425 def MOVUPDrr : PDI<0x10, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1426                    "movupd\t{$src, $dst|$dst, $src}", []>;
1427 let canFoldAsLoad = 1 in
1428 def MOVUPDrm : PDI<0x10, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1429                    "movupd\t{$src, $dst|$dst, $src}",
1430                    [(set VR128:$dst, (loadv2f64 addr:$src))]>;
1431 def MOVUPDmr : PDI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
1432                    "movupd\t{$src, $dst|$dst, $src}",
1433                    [(store (v2f64 VR128:$src), addr:$dst)]>;
1434
1435 // Intrinsic forms of MOVUPD load and store
1436 def MOVUPDrm_Int : PDI<0x10, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1437                        "movupd\t{$src, $dst|$dst, $src}",
1438                        [(set VR128:$dst, (int_x86_sse2_loadu_pd addr:$src))]>;
1439 def MOVUPDmr_Int : PDI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
1440                        "movupd\t{$src, $dst|$dst, $src}",
1441                        [(int_x86_sse2_storeu_pd addr:$dst, VR128:$src)]>;
1442
1443 let Constraints = "$src1 = $dst" in {
1444   let AddedComplexity = 20 in {
1445     def MOVLPDrm : PDI<0x12, MRMSrcMem,
1446                        (outs VR128:$dst), (ins VR128:$src1, f64mem:$src2),
1447                        "movlpd\t{$src2, $dst|$dst, $src2}",
1448                        [(set VR128:$dst,
1449                          (v2f64 (movlp VR128:$src1,
1450                                  (scalar_to_vector (loadf64 addr:$src2)))))]>;
1451     def MOVHPDrm : PDI<0x16, MRMSrcMem,
1452                        (outs VR128:$dst), (ins VR128:$src1, f64mem:$src2),
1453                        "movhpd\t{$src2, $dst|$dst, $src2}",
1454                        [(set VR128:$dst,
1455                          (v2f64 (movhp VR128:$src1,
1456                                  (scalar_to_vector (loadf64 addr:$src2)))))]>;
1457   } // AddedComplexity
1458 } // Constraints = "$src1 = $dst"
1459
1460 def MOVLPDmr : PDI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1461                    "movlpd\t{$src, $dst|$dst, $src}",
1462                    [(store (f64 (vector_extract (v2f64 VR128:$src),
1463                                  (iPTR 0))), addr:$dst)]>;
1464
1465 // v2f64 extract element 1 is always custom lowered to unpack high to low
1466 // and extract element 0 so the non-store version isn't too horrible.
1467 def MOVHPDmr : PDI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1468                    "movhpd\t{$src, $dst|$dst, $src}",
1469                    [(store (f64 (vector_extract
1470                                  (v2f64 (unpckh VR128:$src, (undef))),
1471                                  (iPTR 0))), addr:$dst)]>;
1472
1473 // SSE2 instructions without OpSize prefix
1474 def Int_CVTDQ2PSrr : I<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1475                        "cvtdq2ps\t{$src, $dst|$dst, $src}",
1476                        [(set VR128:$dst, (int_x86_sse2_cvtdq2ps VR128:$src))]>,
1477                      TB, Requires<[HasSSE2]>;
1478 def Int_CVTDQ2PSrm : I<0x5B, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
1479                       "cvtdq2ps\t{$src, $dst|$dst, $src}",
1480                       [(set VR128:$dst, (int_x86_sse2_cvtdq2ps
1481                                         (bitconvert (memopv2i64 addr:$src))))]>,
1482                      TB, Requires<[HasSSE2]>;
1483
1484 // SSE2 instructions with XS prefix
1485 def Int_CVTDQ2PDrr : I<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1486                        "cvtdq2pd\t{$src, $dst|$dst, $src}",
1487                        [(set VR128:$dst, (int_x86_sse2_cvtdq2pd VR128:$src))]>,
1488                      XS, Requires<[HasSSE2]>;
1489 def Int_CVTDQ2PDrm : I<0xE6, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
1490                      "cvtdq2pd\t{$src, $dst|$dst, $src}",
1491                      [(set VR128:$dst, (int_x86_sse2_cvtdq2pd
1492                                         (bitconvert (memopv2i64 addr:$src))))]>,
1493                      XS, Requires<[HasSSE2]>;
1494
1495 def Int_CVTPS2DQrr : PDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1496                         "cvtps2dq\t{$src, $dst|$dst, $src}",
1497                         [(set VR128:$dst, (int_x86_sse2_cvtps2dq VR128:$src))]>;
1498 def Int_CVTPS2DQrm : PDI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1499                          "cvtps2dq\t{$src, $dst|$dst, $src}",
1500                          [(set VR128:$dst, (int_x86_sse2_cvtps2dq
1501                                             (memop addr:$src)))]>;
1502 // SSE2 packed instructions with XS prefix
1503 def Int_CVTTPS2DQrr : I<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1504                         "cvttps2dq\t{$src, $dst|$dst, $src}",
1505                         [(set VR128:$dst, (int_x86_sse2_cvttps2dq VR128:$src))]>,
1506                       XS, Requires<[HasSSE2]>;
1507 def Int_CVTTPS2DQrm : I<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1508                         "cvttps2dq\t{$src, $dst|$dst, $src}",
1509                         [(set VR128:$dst, (int_x86_sse2_cvttps2dq
1510                                            (memop addr:$src)))]>,
1511                       XS, Requires<[HasSSE2]>;
1512
1513 // SSE2 packed instructions with XD prefix
1514 def Int_CVTPD2DQrr : I<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1515                        "cvtpd2dq\t{$src, $dst|$dst, $src}",
1516                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq VR128:$src))]>,
1517                      XD, Requires<[HasSSE2]>;
1518 def Int_CVTPD2DQrm : I<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1519                        "cvtpd2dq\t{$src, $dst|$dst, $src}",
1520                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq
1521                                           (memop addr:$src)))]>,
1522                      XD, Requires<[HasSSE2]>;
1523
1524 def Int_CVTTPD2DQrr : PDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1525                           "cvttpd2dq\t{$src, $dst|$dst, $src}",
1526                        [(set VR128:$dst, (int_x86_sse2_cvttpd2dq VR128:$src))]>;
1527 def Int_CVTTPD2DQrm : PDI<0xE6, MRMSrcMem, (outs VR128:$dst),(ins f128mem:$src),
1528                           "cvttpd2dq\t{$src, $dst|$dst, $src}",
1529                           [(set VR128:$dst, (int_x86_sse2_cvttpd2dq
1530                                              (memop addr:$src)))]>;
1531
1532 // SSE2 instructions without OpSize prefix
1533 def Int_CVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1534                        "cvtps2pd\t{$src, $dst|$dst, $src}",
1535                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd VR128:$src))]>,
1536                      TB, Requires<[HasSSE2]>;
1537 def Int_CVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
1538                        "cvtps2pd\t{$src, $dst|$dst, $src}",
1539                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd
1540                                           (load addr:$src)))]>,
1541                      TB, Requires<[HasSSE2]>;
1542
1543 def Int_CVTPD2PSrr : PDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1544                          "cvtpd2ps\t{$src, $dst|$dst, $src}",
1545                         [(set VR128:$dst, (int_x86_sse2_cvtpd2ps VR128:$src))]>;
1546 def Int_CVTPD2PSrm : PDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1547                          "cvtpd2ps\t{$src, $dst|$dst, $src}",
1548                          [(set VR128:$dst, (int_x86_sse2_cvtpd2ps
1549                                             (memop addr:$src)))]>;
1550
1551 // Match intrinsics which expect XMM operand(s).
1552 // Aliases for intrinsics
1553 let Constraints = "$src1 = $dst" in {
1554 def Int_CVTSI2SDrr: SDI<0x2A, MRMSrcReg,
1555                         (outs VR128:$dst), (ins VR128:$src1, GR32:$src2),
1556                         "cvtsi2sd\t{$src2, $dst|$dst, $src2}",
1557                         [(set VR128:$dst, (int_x86_sse2_cvtsi2sd VR128:$src1,
1558                                            GR32:$src2))]>;
1559 def Int_CVTSI2SDrm: SDI<0x2A, MRMSrcMem,
1560                         (outs VR128:$dst), (ins VR128:$src1, i32mem:$src2),
1561                         "cvtsi2sd\t{$src2, $dst|$dst, $src2}",
1562                         [(set VR128:$dst, (int_x86_sse2_cvtsi2sd VR128:$src1,
1563                                            (loadi32 addr:$src2)))]>;
1564 def Int_CVTSD2SSrr: SDI<0x5A, MRMSrcReg,
1565                         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1566                    "cvtsd2ss\t{$src2, $dst|$dst, $src2}",
1567                    [(set VR128:$dst, (int_x86_sse2_cvtsd2ss VR128:$src1,
1568                                       VR128:$src2))]>;
1569 def Int_CVTSD2SSrm: SDI<0x5A, MRMSrcMem,
1570                         (outs VR128:$dst), (ins VR128:$src1, f64mem:$src2),
1571                    "cvtsd2ss\t{$src2, $dst|$dst, $src2}",
1572                    [(set VR128:$dst, (int_x86_sse2_cvtsd2ss VR128:$src1,
1573                                       (load addr:$src2)))]>;
1574 def Int_CVTSS2SDrr: I<0x5A, MRMSrcReg,
1575                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1576                     "cvtss2sd\t{$src2, $dst|$dst, $src2}",
1577                     [(set VR128:$dst, (int_x86_sse2_cvtss2sd VR128:$src1,
1578                                        VR128:$src2))]>, XS,
1579                     Requires<[HasSSE2]>;
1580 def Int_CVTSS2SDrm: I<0x5A, MRMSrcMem,
1581                       (outs VR128:$dst), (ins VR128:$src1, f32mem:$src2),
1582                     "cvtss2sd\t{$src2, $dst|$dst, $src2}",
1583                     [(set VR128:$dst, (int_x86_sse2_cvtss2sd VR128:$src1,
1584                                        (load addr:$src2)))]>, XS,
1585                     Requires<[HasSSE2]>;
1586 }
1587
1588 // Arithmetic
1589
1590 /// sse2_fp_unop_rm - SSE2 unops come in both scalar and vector forms.
1591 ///
1592 /// In addition, we also have a special variant of the scalar form here to
1593 /// represent the associated intrinsic operation.  This form is unlike the
1594 /// plain scalar form, in that it takes an entire vector (instead of a
1595 /// scalar) and leaves the top elements undefined.
1596 ///
1597 /// And, we have a special variant form for a full-vector intrinsic form.
1598 ///
1599 /// These four forms can each have a reg or a mem operand, so there are a
1600 /// total of eight "instructions".
1601 ///
1602 multiclass sse2_fp_unop_rm<bits<8> opc, string OpcodeStr,
1603                            SDNode OpNode,
1604                            Intrinsic F64Int,
1605                            Intrinsic V2F64Int,
1606                            bit Commutable = 0> {
1607   // Scalar operation, reg.
1608   def SDr : SDI<opc, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src),
1609                 !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
1610                 [(set FR64:$dst, (OpNode FR64:$src))]> {
1611     let isCommutable = Commutable;
1612   }
1613
1614   // Scalar operation, mem.
1615   def SDm : SDI<opc, MRMSrcMem, (outs FR64:$dst), (ins f64mem:$src),
1616                 !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
1617                 [(set FR64:$dst, (OpNode (load addr:$src)))]>;
1618
1619   // Vector operation, reg.
1620   def PDr : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1621               !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
1622               [(set VR128:$dst, (v2f64 (OpNode VR128:$src)))]> {
1623     let isCommutable = Commutable;
1624   }
1625
1626   // Vector operation, mem.
1627   def PDm : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1628                 !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
1629                 [(set VR128:$dst, (OpNode (memopv2f64 addr:$src)))]>;
1630
1631   // Intrinsic operation, reg.
1632   def SDr_Int : SDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1633                     !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
1634                     [(set VR128:$dst, (F64Int VR128:$src))]> {
1635     let isCommutable = Commutable;
1636   }
1637
1638   // Intrinsic operation, mem.
1639   def SDm_Int : SDI<opc, MRMSrcMem, (outs VR128:$dst), (ins sdmem:$src),
1640                     !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
1641                     [(set VR128:$dst, (F64Int sse_load_f64:$src))]>;
1642
1643   // Vector intrinsic operation, reg
1644   def PDr_Int : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1645                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
1646                     [(set VR128:$dst, (V2F64Int VR128:$src))]> {
1647     let isCommutable = Commutable;
1648   }
1649
1650   // Vector intrinsic operation, mem
1651   def PDm_Int : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1652                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
1653                     [(set VR128:$dst, (V2F64Int (memopv2f64 addr:$src)))]>;
1654 }
1655
1656 // Square root.
1657 defm SQRT  : sse2_fp_unop_rm<0x51, "sqrt",  fsqrt,
1658                              int_x86_sse2_sqrt_sd, int_x86_sse2_sqrt_pd>;
1659
1660 // There is no f64 version of the reciprocal approximation instructions.
1661
1662 // Logical
1663 let Constraints = "$src1 = $dst" in {
1664   let isCommutable = 1 in {
1665     def ANDPDrr : PDI<0x54, MRMSrcReg,
1666                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1667                       "andpd\t{$src2, $dst|$dst, $src2}",
1668                       [(set VR128:$dst,
1669                         (and (bc_v2i64 (v2f64 VR128:$src1)),
1670                          (bc_v2i64 (v2f64 VR128:$src2))))]>;
1671     def ORPDrr  : PDI<0x56, MRMSrcReg,
1672                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1673                       "orpd\t{$src2, $dst|$dst, $src2}",
1674                       [(set VR128:$dst,
1675                         (or (bc_v2i64 (v2f64 VR128:$src1)),
1676                          (bc_v2i64 (v2f64 VR128:$src2))))]>;
1677     def XORPDrr : PDI<0x57, MRMSrcReg,
1678                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1679                       "xorpd\t{$src2, $dst|$dst, $src2}",
1680                       [(set VR128:$dst,
1681                         (xor (bc_v2i64 (v2f64 VR128:$src1)),
1682                          (bc_v2i64 (v2f64 VR128:$src2))))]>;
1683   }
1684
1685   def ANDPDrm : PDI<0x54, MRMSrcMem,
1686                     (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
1687                     "andpd\t{$src2, $dst|$dst, $src2}",
1688                     [(set VR128:$dst,
1689                       (and (bc_v2i64 (v2f64 VR128:$src1)),
1690                        (memopv2i64 addr:$src2)))]>;
1691   def ORPDrm  : PDI<0x56, MRMSrcMem,
1692                     (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
1693                     "orpd\t{$src2, $dst|$dst, $src2}",
1694                     [(set VR128:$dst,
1695                       (or (bc_v2i64 (v2f64 VR128:$src1)),
1696                        (memopv2i64 addr:$src2)))]>;
1697   def XORPDrm : PDI<0x57, MRMSrcMem,
1698                     (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
1699                     "xorpd\t{$src2, $dst|$dst, $src2}",
1700                     [(set VR128:$dst,
1701                       (xor (bc_v2i64 (v2f64 VR128:$src1)),
1702                        (memopv2i64 addr:$src2)))]>;
1703   def ANDNPDrr : PDI<0x55, MRMSrcReg,
1704                      (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1705                      "andnpd\t{$src2, $dst|$dst, $src2}",
1706                      [(set VR128:$dst,
1707                        (and (vnot (bc_v2i64 (v2f64 VR128:$src1))),
1708                         (bc_v2i64 (v2f64 VR128:$src2))))]>;
1709   def ANDNPDrm : PDI<0x55, MRMSrcMem,
1710                      (outs VR128:$dst), (ins VR128:$src1,f128mem:$src2),
1711                      "andnpd\t{$src2, $dst|$dst, $src2}",
1712                      [(set VR128:$dst,
1713                        (and (vnot (bc_v2i64 (v2f64 VR128:$src1))),
1714                         (memopv2i64 addr:$src2)))]>;
1715 }
1716
1717 let Constraints = "$src1 = $dst" in {
1718   def CMPPDrri : PDIi8<0xC2, MRMSrcReg,
1719                     (outs VR128:$dst), (ins VR128:$src1, VR128:$src, SSECC:$cc),
1720                     "cmp${cc}pd\t{$src, $dst|$dst, $src}",
1721                     [(set VR128:$dst, (int_x86_sse2_cmp_pd VR128:$src1,
1722                                                         VR128:$src, imm:$cc))]>;
1723   def CMPPDrmi : PDIi8<0xC2, MRMSrcMem,
1724                   (outs VR128:$dst), (ins VR128:$src1, f128mem:$src, SSECC:$cc),
1725                   "cmp${cc}pd\t{$src, $dst|$dst, $src}",
1726                   [(set VR128:$dst, (int_x86_sse2_cmp_pd VR128:$src1,
1727                                                  (memop addr:$src), imm:$cc))]>;
1728 }
1729 def : Pat<(v2i64 (X86cmppd (v2f64 VR128:$src1), VR128:$src2, imm:$cc)),
1730           (CMPPDrri VR128:$src1, VR128:$src2, imm:$cc)>;
1731 def : Pat<(v2i64 (X86cmppd (v2f64 VR128:$src1), (memop addr:$src2), imm:$cc)),
1732           (CMPPDrmi VR128:$src1, addr:$src2, imm:$cc)>;
1733
1734 // Shuffle and unpack instructions
1735 let Constraints = "$src1 = $dst" in {
1736   def SHUFPDrri : PDIi8<0xC6, MRMSrcReg,
1737                  (outs VR128:$dst), (ins VR128:$src1, VR128:$src2, i8imm:$src3),
1738                  "shufpd\t{$src3, $src2, $dst|$dst, $src2, $src3}",
1739                  [(set VR128:$dst,
1740                    (v2f64 (shufp:$src3 VR128:$src1, VR128:$src2)))]>;
1741   def SHUFPDrmi : PDIi8<0xC6, MRMSrcMem,
1742                         (outs VR128:$dst), (ins VR128:$src1,
1743                          f128mem:$src2, i8imm:$src3),
1744                         "shufpd\t{$src3, $src2, $dst|$dst, $src2, $src3}",
1745                         [(set VR128:$dst,
1746                           (v2f64 (shufp:$src3
1747                                   VR128:$src1, (memopv2f64 addr:$src2))))]>;
1748
1749   let AddedComplexity = 10 in {
1750     def UNPCKHPDrr : PDI<0x15, MRMSrcReg,
1751                          (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1752                          "unpckhpd\t{$src2, $dst|$dst, $src2}",
1753                          [(set VR128:$dst,
1754                            (v2f64 (unpckh VR128:$src1, VR128:$src2)))]>;
1755     def UNPCKHPDrm : PDI<0x15, MRMSrcMem,
1756                          (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
1757                          "unpckhpd\t{$src2, $dst|$dst, $src2}",
1758                          [(set VR128:$dst,
1759                            (v2f64 (unpckh VR128:$src1,
1760                                           (memopv2f64 addr:$src2))))]>;
1761
1762     def UNPCKLPDrr : PDI<0x14, MRMSrcReg,
1763                          (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1764                          "unpcklpd\t{$src2, $dst|$dst, $src2}",
1765                          [(set VR128:$dst,
1766                            (v2f64 (unpckl VR128:$src1, VR128:$src2)))]>;
1767     def UNPCKLPDrm : PDI<0x14, MRMSrcMem,
1768                          (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
1769                          "unpcklpd\t{$src2, $dst|$dst, $src2}",
1770                          [(set VR128:$dst,
1771                            (unpckl VR128:$src1, (memopv2f64 addr:$src2)))]>;
1772   } // AddedComplexity
1773 } // Constraints = "$src1 = $dst"
1774
1775
1776 //===----------------------------------------------------------------------===//
1777 // SSE integer instructions
1778
1779 // Move Instructions
1780 let neverHasSideEffects = 1 in
1781 def MOVDQArr : PDI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1782                    "movdqa\t{$src, $dst|$dst, $src}", []>;
1783 let canFoldAsLoad = 1, mayLoad = 1 in
1784 def MOVDQArm : PDI<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
1785                    "movdqa\t{$src, $dst|$dst, $src}",
1786                    [/*(set VR128:$dst, (alignedloadv2i64 addr:$src))*/]>;
1787 let mayStore = 1 in
1788 def MOVDQAmr : PDI<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
1789                    "movdqa\t{$src, $dst|$dst, $src}",
1790                    [/*(alignedstore (v2i64 VR128:$src), addr:$dst)*/]>;
1791 let canFoldAsLoad = 1, mayLoad = 1 in
1792 def MOVDQUrm :   I<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
1793                    "movdqu\t{$src, $dst|$dst, $src}",
1794                    [/*(set VR128:$dst, (loadv2i64 addr:$src))*/]>,
1795                  XS, Requires<[HasSSE2]>;
1796 let mayStore = 1 in
1797 def MOVDQUmr :   I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
1798                    "movdqu\t{$src, $dst|$dst, $src}",
1799                    [/*(store (v2i64 VR128:$src), addr:$dst)*/]>,
1800                  XS, Requires<[HasSSE2]>;
1801
1802 // Intrinsic forms of MOVDQU load and store
1803 let canFoldAsLoad = 1 in
1804 def MOVDQUrm_Int :   I<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
1805                        "movdqu\t{$src, $dst|$dst, $src}",
1806                        [(set VR128:$dst, (int_x86_sse2_loadu_dq addr:$src))]>,
1807                  XS, Requires<[HasSSE2]>;
1808 def MOVDQUmr_Int :   I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
1809                        "movdqu\t{$src, $dst|$dst, $src}",
1810                        [(int_x86_sse2_storeu_dq addr:$dst, VR128:$src)]>,
1811                      XS, Requires<[HasSSE2]>;
1812
1813 let Constraints = "$src1 = $dst" in {
1814
1815 multiclass PDI_binop_rm_int<bits<8> opc, string OpcodeStr, Intrinsic IntId,
1816                             bit Commutable = 0> {
1817   def rr : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1818                !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
1819                [(set VR128:$dst, (IntId VR128:$src1, VR128:$src2))]> {
1820     let isCommutable = Commutable;
1821   }
1822   def rm : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
1823                !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
1824                [(set VR128:$dst, (IntId VR128:$src1,
1825                                         (bitconvert (memopv2i64 addr:$src2))))]>;
1826 }
1827
1828 multiclass PDI_binop_rmi_int<bits<8> opc, bits<8> opc2, Format ImmForm,
1829                              string OpcodeStr,
1830                              Intrinsic IntId, Intrinsic IntId2> {
1831   def rr : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1832                !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
1833                [(set VR128:$dst, (IntId VR128:$src1, VR128:$src2))]>;
1834   def rm : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
1835                !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
1836                [(set VR128:$dst, (IntId VR128:$src1,
1837                                         (bitconvert (memopv2i64 addr:$src2))))]>;
1838   def ri : PDIi8<opc2, ImmForm, (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
1839                !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
1840                [(set VR128:$dst, (IntId2 VR128:$src1, (i32 imm:$src2)))]>;
1841 }
1842
1843 /// PDI_binop_rm - Simple SSE2 binary operator.
1844 multiclass PDI_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
1845                         ValueType OpVT, bit Commutable = 0> {
1846   def rr : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1847                !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
1848                [(set VR128:$dst, (OpVT (OpNode VR128:$src1, VR128:$src2)))]> {
1849     let isCommutable = Commutable;
1850   }
1851   def rm : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
1852                !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
1853                [(set VR128:$dst, (OpVT (OpNode VR128:$src1,
1854                                        (bitconvert (memopv2i64 addr:$src2)))))]>;
1855 }
1856
1857 /// PDI_binop_rm_v2i64 - Simple SSE2 binary operator whose type is v2i64.
1858 ///
1859 /// FIXME: we could eliminate this and use PDI_binop_rm instead if tblgen knew
1860 /// to collapse (bitconvert VT to VT) into its operand.
1861 ///
1862 multiclass PDI_binop_rm_v2i64<bits<8> opc, string OpcodeStr, SDNode OpNode,
1863                               bit Commutable = 0> {
1864   def rr : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1865                !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
1866                [(set VR128:$dst, (v2i64 (OpNode VR128:$src1, VR128:$src2)))]> {
1867     let isCommutable = Commutable;
1868   }
1869   def rm : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
1870                !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
1871                [(set VR128:$dst, (OpNode VR128:$src1,(memopv2i64 addr:$src2)))]>;
1872 }
1873
1874 } // Constraints = "$src1 = $dst"
1875
1876 // 128-bit Integer Arithmetic
1877
1878 defm PADDB : PDI_binop_rm<0xFC, "paddb", add, v16i8, 1>;
1879 defm PADDW : PDI_binop_rm<0xFD, "paddw", add, v8i16, 1>;
1880 defm PADDD : PDI_binop_rm<0xFE, "paddd", add, v4i32, 1>;
1881 defm PADDQ : PDI_binop_rm_v2i64<0xD4, "paddq", add, 1>;
1882
1883 defm PADDSB  : PDI_binop_rm_int<0xEC, "paddsb" , int_x86_sse2_padds_b, 1>;
1884 defm PADDSW  : PDI_binop_rm_int<0xED, "paddsw" , int_x86_sse2_padds_w, 1>;
1885 defm PADDUSB : PDI_binop_rm_int<0xDC, "paddusb", int_x86_sse2_paddus_b, 1>;
1886 defm PADDUSW : PDI_binop_rm_int<0xDD, "paddusw", int_x86_sse2_paddus_w, 1>;
1887
1888 defm PSUBB : PDI_binop_rm<0xF8, "psubb", sub, v16i8>;
1889 defm PSUBW : PDI_binop_rm<0xF9, "psubw", sub, v8i16>;
1890 defm PSUBD : PDI_binop_rm<0xFA, "psubd", sub, v4i32>;
1891 defm PSUBQ : PDI_binop_rm_v2i64<0xFB, "psubq", sub>;
1892
1893 defm PSUBSB  : PDI_binop_rm_int<0xE8, "psubsb" , int_x86_sse2_psubs_b>;
1894 defm PSUBSW  : PDI_binop_rm_int<0xE9, "psubsw" , int_x86_sse2_psubs_w>;
1895 defm PSUBUSB : PDI_binop_rm_int<0xD8, "psubusb", int_x86_sse2_psubus_b>;
1896 defm PSUBUSW : PDI_binop_rm_int<0xD9, "psubusw", int_x86_sse2_psubus_w>;
1897
1898 defm PMULLW : PDI_binop_rm<0xD5, "pmullw", mul, v8i16, 1>;
1899
1900 defm PMULHUW : PDI_binop_rm_int<0xE4, "pmulhuw", int_x86_sse2_pmulhu_w, 1>;
1901 defm PMULHW  : PDI_binop_rm_int<0xE5, "pmulhw" , int_x86_sse2_pmulh_w , 1>;
1902 defm PMULUDQ : PDI_binop_rm_int<0xF4, "pmuludq", int_x86_sse2_pmulu_dq, 1>;
1903
1904 defm PMADDWD : PDI_binop_rm_int<0xF5, "pmaddwd", int_x86_sse2_pmadd_wd, 1>;
1905
1906 defm PAVGB  : PDI_binop_rm_int<0xE0, "pavgb", int_x86_sse2_pavg_b, 1>;
1907 defm PAVGW  : PDI_binop_rm_int<0xE3, "pavgw", int_x86_sse2_pavg_w, 1>;
1908
1909
1910 defm PMINUB : PDI_binop_rm_int<0xDA, "pminub", int_x86_sse2_pminu_b, 1>;
1911 defm PMINSW : PDI_binop_rm_int<0xEA, "pminsw", int_x86_sse2_pmins_w, 1>;
1912 defm PMAXUB : PDI_binop_rm_int<0xDE, "pmaxub", int_x86_sse2_pmaxu_b, 1>;
1913 defm PMAXSW : PDI_binop_rm_int<0xEE, "pmaxsw", int_x86_sse2_pmaxs_w, 1>;
1914 defm PSADBW : PDI_binop_rm_int<0xF6, "psadbw", int_x86_sse2_psad_bw, 1>;
1915
1916
1917 defm PSLLW : PDI_binop_rmi_int<0xF1, 0x71, MRM6r, "psllw",
1918                                int_x86_sse2_psll_w, int_x86_sse2_pslli_w>;
1919 defm PSLLD : PDI_binop_rmi_int<0xF2, 0x72, MRM6r, "pslld",
1920                                int_x86_sse2_psll_d, int_x86_sse2_pslli_d>;
1921 defm PSLLQ : PDI_binop_rmi_int<0xF3, 0x73, MRM6r, "psllq",
1922                                int_x86_sse2_psll_q, int_x86_sse2_pslli_q>;
1923
1924 defm PSRLW : PDI_binop_rmi_int<0xD1, 0x71, MRM2r, "psrlw",
1925                                int_x86_sse2_psrl_w, int_x86_sse2_psrli_w>;
1926 defm PSRLD : PDI_binop_rmi_int<0xD2, 0x72, MRM2r, "psrld",
1927                                int_x86_sse2_psrl_d, int_x86_sse2_psrli_d>;
1928 defm PSRLQ : PDI_binop_rmi_int<0xD3, 0x73, MRM2r, "psrlq",
1929                                int_x86_sse2_psrl_q, int_x86_sse2_psrli_q>;
1930
1931 defm PSRAW : PDI_binop_rmi_int<0xE1, 0x71, MRM4r, "psraw",
1932                                int_x86_sse2_psra_w, int_x86_sse2_psrai_w>;
1933 defm PSRAD : PDI_binop_rmi_int<0xE2, 0x72, MRM4r, "psrad",
1934                                int_x86_sse2_psra_d, int_x86_sse2_psrai_d>;
1935
1936 // 128-bit logical shifts.
1937 let Constraints = "$src1 = $dst", neverHasSideEffects = 1 in {
1938   def PSLLDQri : PDIi8<0x73, MRM7r,
1939                        (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
1940                        "pslldq\t{$src2, $dst|$dst, $src2}", []>;
1941   def PSRLDQri : PDIi8<0x73, MRM3r,
1942                        (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
1943                        "psrldq\t{$src2, $dst|$dst, $src2}", []>;
1944   // PSRADQri doesn't exist in SSE[1-3].
1945 }
1946
1947 let Predicates = [HasSSE2] in {
1948   def : Pat<(int_x86_sse2_psll_dq VR128:$src1, imm:$src2),
1949             (v2i64 (PSLLDQri VR128:$src1, (PSxLDQ_imm imm:$src2)))>;
1950   def : Pat<(int_x86_sse2_psrl_dq VR128:$src1, imm:$src2),
1951             (v2i64 (PSRLDQri VR128:$src1, (PSxLDQ_imm imm:$src2)))>;
1952   def : Pat<(int_x86_sse2_psll_dq_bs VR128:$src1, imm:$src2),
1953             (v2i64 (PSLLDQri VR128:$src1, imm:$src2))>;
1954   def : Pat<(int_x86_sse2_psrl_dq_bs VR128:$src1, imm:$src2),
1955             (v2i64 (PSRLDQri VR128:$src1, imm:$src2))>;
1956   def : Pat<(v2f64 (X86fsrl VR128:$src1, i32immSExt8:$src2)),
1957             (v2f64 (PSRLDQri VR128:$src1, (PSxLDQ_imm imm:$src2)))>;
1958
1959   // Shift up / down and insert zero's.
1960   def : Pat<(v2i64 (X86vshl  VR128:$src, (i8 imm:$amt))),
1961             (v2i64 (PSLLDQri VR128:$src, (PSxLDQ_imm imm:$amt)))>;
1962   def : Pat<(v2i64 (X86vshr  VR128:$src, (i8 imm:$amt))),
1963             (v2i64 (PSRLDQri VR128:$src, (PSxLDQ_imm imm:$amt)))>;
1964 }
1965
1966 // Logical
1967 defm PAND : PDI_binop_rm_v2i64<0xDB, "pand", and, 1>;
1968 defm POR  : PDI_binop_rm_v2i64<0xEB, "por" , or , 1>;
1969 defm PXOR : PDI_binop_rm_v2i64<0xEF, "pxor", xor, 1>;
1970
1971 let Constraints = "$src1 = $dst" in {
1972   def PANDNrr : PDI<0xDF, MRMSrcReg,
1973                     (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1974                     "pandn\t{$src2, $dst|$dst, $src2}",
1975                     [(set VR128:$dst, (v2i64 (and (vnot VR128:$src1),
1976                                               VR128:$src2)))]>;
1977
1978   def PANDNrm : PDI<0xDF, MRMSrcMem,
1979                     (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
1980                     "pandn\t{$src2, $dst|$dst, $src2}",
1981                     [(set VR128:$dst, (v2i64 (and (vnot VR128:$src1),
1982                                               (memopv2i64 addr:$src2))))]>;
1983 }
1984
1985 // SSE2 Integer comparison
1986 defm PCMPEQB  : PDI_binop_rm_int<0x74, "pcmpeqb", int_x86_sse2_pcmpeq_b>;
1987 defm PCMPEQW  : PDI_binop_rm_int<0x75, "pcmpeqw", int_x86_sse2_pcmpeq_w>;
1988 defm PCMPEQD  : PDI_binop_rm_int<0x76, "pcmpeqd", int_x86_sse2_pcmpeq_d>;
1989 defm PCMPGTB  : PDI_binop_rm_int<0x64, "pcmpgtb", int_x86_sse2_pcmpgt_b>;
1990 defm PCMPGTW  : PDI_binop_rm_int<0x65, "pcmpgtw", int_x86_sse2_pcmpgt_w>;
1991 defm PCMPGTD  : PDI_binop_rm_int<0x66, "pcmpgtd", int_x86_sse2_pcmpgt_d>;
1992
1993 def : Pat<(v16i8 (X86pcmpeqb VR128:$src1, VR128:$src2)),
1994           (PCMPEQBrr VR128:$src1, VR128:$src2)>;
1995 def : Pat<(v16i8 (X86pcmpeqb VR128:$src1, (memop addr:$src2))),
1996           (PCMPEQBrm VR128:$src1, addr:$src2)>;
1997 def : Pat<(v8i16 (X86pcmpeqw VR128:$src1, VR128:$src2)),
1998           (PCMPEQWrr VR128:$src1, VR128:$src2)>;
1999 def : Pat<(v8i16 (X86pcmpeqw VR128:$src1, (memop addr:$src2))),
2000           (PCMPEQWrm VR128:$src1, addr:$src2)>;
2001 def : Pat<(v4i32 (X86pcmpeqd VR128:$src1, VR128:$src2)),
2002           (PCMPEQDrr VR128:$src1, VR128:$src2)>;
2003 def : Pat<(v4i32 (X86pcmpeqd VR128:$src1, (memop addr:$src2))),
2004           (PCMPEQDrm VR128:$src1, addr:$src2)>;
2005
2006 def : Pat<(v16i8 (X86pcmpgtb VR128:$src1, VR128:$src2)),
2007           (PCMPGTBrr VR128:$src1, VR128:$src2)>;
2008 def : Pat<(v16i8 (X86pcmpgtb VR128:$src1, (memop addr:$src2))),
2009           (PCMPGTBrm VR128:$src1, addr:$src2)>;
2010 def : Pat<(v8i16 (X86pcmpgtw VR128:$src1, VR128:$src2)),
2011           (PCMPGTWrr VR128:$src1, VR128:$src2)>;
2012 def : Pat<(v8i16 (X86pcmpgtw VR128:$src1, (memop addr:$src2))),
2013           (PCMPGTWrm VR128:$src1, addr:$src2)>;
2014 def : Pat<(v4i32 (X86pcmpgtd VR128:$src1, VR128:$src2)),
2015           (PCMPGTDrr VR128:$src1, VR128:$src2)>;
2016 def : Pat<(v4i32 (X86pcmpgtd VR128:$src1, (memop addr:$src2))),
2017           (PCMPGTDrm VR128:$src1, addr:$src2)>;
2018
2019
2020 // Pack instructions
2021 defm PACKSSWB : PDI_binop_rm_int<0x63, "packsswb", int_x86_sse2_packsswb_128>;
2022 defm PACKSSDW : PDI_binop_rm_int<0x6B, "packssdw", int_x86_sse2_packssdw_128>;
2023 defm PACKUSWB : PDI_binop_rm_int<0x67, "packuswb", int_x86_sse2_packuswb_128>;
2024
2025 // Shuffle and unpack instructions
2026 def PSHUFDri : PDIi8<0x70, MRMSrcReg,
2027                      (outs VR128:$dst), (ins VR128:$src1, i8imm:$src2),
2028                      "pshufd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2029                      [(set VR128:$dst, (v4i32 (pshufd:$src2
2030                                                VR128:$src1, (undef))))]>;
2031 def PSHUFDmi : PDIi8<0x70, MRMSrcMem,
2032                      (outs VR128:$dst), (ins i128mem:$src1, i8imm:$src2),
2033                      "pshufd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2034                      [(set VR128:$dst, (v4i32 (pshufd:$src2
2035                                                (bc_v4i32(memopv2i64 addr:$src1)),
2036                                                (undef))))]>;
2037
2038 // SSE2 with ImmT == Imm8 and XS prefix.
2039 def PSHUFHWri : Ii8<0x70, MRMSrcReg,
2040                     (outs VR128:$dst), (ins VR128:$src1, i8imm:$src2),
2041                     "pshufhw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2042                     [(set VR128:$dst, (v8i16 (pshufhw:$src2 VR128:$src1,
2043                                                             (undef))))]>,
2044                 XS, Requires<[HasSSE2]>;
2045 def PSHUFHWmi : Ii8<0x70, MRMSrcMem,
2046                     (outs VR128:$dst), (ins i128mem:$src1, i8imm:$src2),
2047                     "pshufhw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2048                     [(set VR128:$dst, (v8i16 (pshufhw:$src2
2049                                              (bc_v8i16 (memopv2i64 addr:$src1)),
2050                                              (undef))))]>,
2051                 XS, Requires<[HasSSE2]>;
2052
2053 // SSE2 with ImmT == Imm8 and XD prefix.
2054 def PSHUFLWri : Ii8<0x70, MRMSrcReg,
2055                     (outs VR128:$dst), (ins VR128:$src1, i8imm:$src2),
2056                     "pshuflw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2057                     [(set VR128:$dst, (v8i16 (pshuflw:$src2 VR128:$src1,
2058                                                             (undef))))]>,
2059                 XD, Requires<[HasSSE2]>;
2060 def PSHUFLWmi : Ii8<0x70, MRMSrcMem,
2061                     (outs VR128:$dst), (ins i128mem:$src1, i8imm:$src2),
2062                     "pshuflw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2063                     [(set VR128:$dst, (v8i16 (pshuflw:$src2
2064                                              (bc_v8i16 (memopv2i64 addr:$src1)),
2065                                              (undef))))]>,
2066                 XD, Requires<[HasSSE2]>;
2067
2068
2069 let Constraints = "$src1 = $dst" in {
2070   def PUNPCKLBWrr : PDI<0x60, MRMSrcReg,
2071                         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2072                         "punpcklbw\t{$src2, $dst|$dst, $src2}",
2073                         [(set VR128:$dst,
2074                           (v16i8 (unpckl VR128:$src1, VR128:$src2)))]>;
2075   def PUNPCKLBWrm : PDI<0x60, MRMSrcMem,
2076                         (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2077                         "punpcklbw\t{$src2, $dst|$dst, $src2}",
2078                         [(set VR128:$dst,
2079                           (unpckl VR128:$src1,
2080                                   (bc_v16i8 (memopv2i64 addr:$src2))))]>;
2081   def PUNPCKLWDrr : PDI<0x61, MRMSrcReg,
2082                         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2083                         "punpcklwd\t{$src2, $dst|$dst, $src2}",
2084                         [(set VR128:$dst,
2085                           (v8i16 (unpckl VR128:$src1, VR128:$src2)))]>;
2086   def PUNPCKLWDrm : PDI<0x61, MRMSrcMem,
2087                         (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2088                         "punpcklwd\t{$src2, $dst|$dst, $src2}",
2089                         [(set VR128:$dst,
2090                           (unpckl VR128:$src1,
2091                                   (bc_v8i16 (memopv2i64 addr:$src2))))]>;
2092   def PUNPCKLDQrr : PDI<0x62, MRMSrcReg,
2093                         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2094                         "punpckldq\t{$src2, $dst|$dst, $src2}",
2095                         [(set VR128:$dst,
2096                           (v4i32 (unpckl VR128:$src1, VR128:$src2)))]>;
2097   def PUNPCKLDQrm : PDI<0x62, MRMSrcMem,
2098                         (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2099                         "punpckldq\t{$src2, $dst|$dst, $src2}",
2100                         [(set VR128:$dst,
2101                           (unpckl VR128:$src1,
2102                                   (bc_v4i32 (memopv2i64 addr:$src2))))]>;
2103   def PUNPCKLQDQrr : PDI<0x6C, MRMSrcReg,
2104                          (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2105                          "punpcklqdq\t{$src2, $dst|$dst, $src2}",
2106                         [(set VR128:$dst,
2107                           (v2i64 (unpckl VR128:$src1, VR128:$src2)))]>;
2108   def PUNPCKLQDQrm : PDI<0x6C, MRMSrcMem,
2109                          (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2110                          "punpcklqdq\t{$src2, $dst|$dst, $src2}",
2111                         [(set VR128:$dst,
2112                           (v2i64 (unpckl VR128:$src1,
2113                                          (memopv2i64 addr:$src2))))]>;
2114
2115   def PUNPCKHBWrr : PDI<0x68, MRMSrcReg,
2116                         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2117                         "punpckhbw\t{$src2, $dst|$dst, $src2}",
2118                         [(set VR128:$dst,
2119                           (v16i8 (unpckh VR128:$src1, VR128:$src2)))]>;
2120   def PUNPCKHBWrm : PDI<0x68, MRMSrcMem,
2121                         (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2122                         "punpckhbw\t{$src2, $dst|$dst, $src2}",
2123                         [(set VR128:$dst,
2124                           (unpckh VR128:$src1,
2125                                   (bc_v16i8 (memopv2i64 addr:$src2))))]>;
2126   def PUNPCKHWDrr : PDI<0x69, MRMSrcReg,
2127                         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2128                         "punpckhwd\t{$src2, $dst|$dst, $src2}",
2129                         [(set VR128:$dst,
2130                           (v8i16 (unpckh VR128:$src1, VR128:$src2)))]>;
2131   def PUNPCKHWDrm : PDI<0x69, MRMSrcMem,
2132                         (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2133                         "punpckhwd\t{$src2, $dst|$dst, $src2}",
2134                         [(set VR128:$dst,
2135                           (unpckh VR128:$src1,
2136                                   (bc_v8i16 (memopv2i64 addr:$src2))))]>;
2137   def PUNPCKHDQrr : PDI<0x6A, MRMSrcReg,
2138                         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2139                         "punpckhdq\t{$src2, $dst|$dst, $src2}",
2140                         [(set VR128:$dst,
2141                           (v4i32 (unpckh VR128:$src1, VR128:$src2)))]>;
2142   def PUNPCKHDQrm : PDI<0x6A, MRMSrcMem,
2143                         (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2144                         "punpckhdq\t{$src2, $dst|$dst, $src2}",
2145                         [(set VR128:$dst,
2146                           (unpckh VR128:$src1,
2147                                   (bc_v4i32 (memopv2i64 addr:$src2))))]>;
2148   def PUNPCKHQDQrr : PDI<0x6D, MRMSrcReg,
2149                          (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2150                          "punpckhqdq\t{$src2, $dst|$dst, $src2}",
2151                         [(set VR128:$dst,
2152                           (v2i64 (unpckh VR128:$src1, VR128:$src2)))]>;
2153   def PUNPCKHQDQrm : PDI<0x6D, MRMSrcMem,
2154                         (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2155                         "punpckhqdq\t{$src2, $dst|$dst, $src2}",
2156                         [(set VR128:$dst,
2157                           (v2i64 (unpckh VR128:$src1,
2158                                          (memopv2i64 addr:$src2))))]>;
2159 }
2160
2161 // Extract / Insert
2162 def PEXTRWri : PDIi8<0xC5, MRMSrcReg,
2163                     (outs GR32:$dst), (ins VR128:$src1, i32i8imm:$src2),
2164                     "pextrw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2165                     [(set GR32:$dst, (X86pextrw (v8i16 VR128:$src1),
2166                                                 imm:$src2))]>;
2167 let Constraints = "$src1 = $dst" in {
2168   def PINSRWrri : PDIi8<0xC4, MRMSrcReg,
2169                        (outs VR128:$dst), (ins VR128:$src1,
2170                         GR32:$src2, i32i8imm:$src3),
2171                        "pinsrw\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2172                        [(set VR128:$dst,
2173                          (X86pinsrw VR128:$src1, GR32:$src2, imm:$src3))]>;
2174   def PINSRWrmi : PDIi8<0xC4, MRMSrcMem,
2175                        (outs VR128:$dst), (ins VR128:$src1,
2176                         i16mem:$src2, i32i8imm:$src3),
2177                        "pinsrw\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2178                        [(set VR128:$dst,
2179                          (X86pinsrw VR128:$src1, (extloadi16 addr:$src2),
2180                                     imm:$src3))]>;
2181 }
2182
2183 // Mask creation
2184 def PMOVMSKBrr : PDI<0xD7, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
2185                      "pmovmskb\t{$src, $dst|$dst, $src}",
2186                      [(set GR32:$dst, (int_x86_sse2_pmovmskb_128 VR128:$src))]>;
2187
2188 // Conditional store
2189 let Uses = [EDI] in
2190 def MASKMOVDQU : PDI<0xF7, MRMSrcReg, (outs), (ins VR128:$src, VR128:$mask),
2191                      "maskmovdqu\t{$mask, $src|$src, $mask}",
2192                      [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, EDI)]>;
2193
2194 let Uses = [RDI] in
2195 def MASKMOVDQU64 : PDI<0xF7, MRMSrcReg, (outs), (ins VR128:$src, VR128:$mask),
2196                      "maskmovdqu\t{$mask, $src|$src, $mask}",
2197                      [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, RDI)]>;
2198
2199 // Non-temporal stores
2200 def MOVNTPDmr : PDI<0x2B, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
2201                     "movntpd\t{$src, $dst|$dst, $src}",
2202                     [(int_x86_sse2_movnt_pd addr:$dst, VR128:$src)]>;
2203 def MOVNTDQmr : PDI<0xE7, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
2204                     "movntdq\t{$src, $dst|$dst, $src}",
2205                     [(int_x86_sse2_movnt_dq addr:$dst, VR128:$src)]>;
2206 def MOVNTImr  :   I<0xC3, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
2207                     "movnti\t{$src, $dst|$dst, $src}",
2208                     [(int_x86_sse2_movnt_i addr:$dst, GR32:$src)]>,
2209                   TB, Requires<[HasSSE2]>;
2210
2211 // Flush cache
2212 def CLFLUSH : I<0xAE, MRM7m, (outs), (ins i8mem:$src),
2213                "clflush\t$src", [(int_x86_sse2_clflush addr:$src)]>,
2214               TB, Requires<[HasSSE2]>;
2215
2216 // Load, store, and memory fence
2217 def LFENCE : I<0xAE, MRM5r, (outs), (ins),
2218                "lfence", [(int_x86_sse2_lfence)]>, TB, Requires<[HasSSE2]>;
2219 def MFENCE : I<0xAE, MRM6r, (outs), (ins),
2220                "mfence", [(int_x86_sse2_mfence)]>, TB, Requires<[HasSSE2]>;
2221
2222 //TODO: custom lower this so as to never even generate the noop
2223 def : Pat<(membarrier (i8 imm:$ll), (i8 imm:$ls), (i8 imm:$sl), (i8 imm:$ss),
2224            (i8 0)), (NOOP)>;
2225 def : Pat<(membarrier (i8 0), (i8 0), (i8 0), (i8 1), (i8 1)), (SFENCE)>;
2226 def : Pat<(membarrier (i8 1), (i8 0), (i8 0), (i8 0), (i8 1)), (LFENCE)>;
2227 def : Pat<(membarrier (i8 imm:$ll), (i8 imm:$ls), (i8 imm:$sl), (i8 imm:$ss),
2228            (i8 1)), (MFENCE)>;
2229
2230 // Alias instructions that map zero vector to pxor / xorp* for sse.
2231 // We set canFoldAsLoad because this can be converted to a constant-pool
2232 // load of an all-ones value if folding it would be beneficial.
2233 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1 in
2234   def V_SETALLONES : PDI<0x76, MRMInitReg, (outs VR128:$dst), (ins),
2235                          "pcmpeqd\t$dst, $dst",
2236                          [(set VR128:$dst, (v4i32 immAllOnesV))]>;
2237
2238 // FR64 to 128-bit vector conversion.
2239 let isAsCheapAsAMove = 1 in
2240 def MOVSD2PDrr : SDI<0x10, MRMSrcReg, (outs VR128:$dst), (ins FR64:$src),
2241                       "movsd\t{$src, $dst|$dst, $src}",
2242                       [(set VR128:$dst,
2243                         (v2f64 (scalar_to_vector FR64:$src)))]>;
2244 def MOVSD2PDrm : SDI<0x10, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
2245                      "movsd\t{$src, $dst|$dst, $src}",
2246                      [(set VR128:$dst,
2247                        (v2f64 (scalar_to_vector (loadf64 addr:$src))))]>;
2248
2249 def MOVDI2PDIrr : PDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
2250                       "movd\t{$src, $dst|$dst, $src}",
2251                       [(set VR128:$dst,
2252                         (v4i32 (scalar_to_vector GR32:$src)))]>;
2253 def MOVDI2PDIrm : PDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
2254                       "movd\t{$src, $dst|$dst, $src}",
2255                       [(set VR128:$dst,
2256                         (v4i32 (scalar_to_vector (loadi32 addr:$src))))]>;
2257
2258 def MOVDI2SSrr  : PDI<0x6E, MRMSrcReg, (outs FR32:$dst), (ins GR32:$src),
2259                       "movd\t{$src, $dst|$dst, $src}",
2260                       [(set FR32:$dst, (bitconvert GR32:$src))]>;
2261
2262 def MOVDI2SSrm  : PDI<0x6E, MRMSrcMem, (outs FR32:$dst), (ins i32mem:$src),
2263                       "movd\t{$src, $dst|$dst, $src}",
2264                       [(set FR32:$dst, (bitconvert (loadi32 addr:$src)))]>;
2265
2266 // SSE2 instructions with XS prefix
2267 def MOVQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
2268                     "movq\t{$src, $dst|$dst, $src}",
2269                     [(set VR128:$dst,
2270                       (v2i64 (scalar_to_vector (loadi64 addr:$src))))]>, XS,
2271                   Requires<[HasSSE2]>;
2272 def MOVPQI2QImr : PDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
2273                       "movq\t{$src, $dst|$dst, $src}",
2274                       [(store (i64 (vector_extract (v2i64 VR128:$src),
2275                                     (iPTR 0))), addr:$dst)]>;
2276
2277 // FIXME: may not be able to eliminate this movss with coalescing the src and
2278 // dest register classes are different. We really want to write this pattern
2279 // like this:
2280 // def : Pat<(f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
2281 //           (f32 FR32:$src)>;
2282 let isAsCheapAsAMove = 1 in
2283 def MOVPD2SDrr : SDI<0x10, MRMSrcReg, (outs FR64:$dst), (ins VR128:$src),
2284                      "movsd\t{$src, $dst|$dst, $src}",
2285                      [(set FR64:$dst, (vector_extract (v2f64 VR128:$src),
2286                                        (iPTR 0)))]>;
2287 def MOVPD2SDmr : SDI<0x11, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
2288                      "movsd\t{$src, $dst|$dst, $src}",
2289                      [(store (f64 (vector_extract (v2f64 VR128:$src),
2290                                    (iPTR 0))), addr:$dst)]>;
2291 def MOVPDI2DIrr  : PDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins VR128:$src),
2292                        "movd\t{$src, $dst|$dst, $src}",
2293                        [(set GR32:$dst, (vector_extract (v4i32 VR128:$src),
2294                                         (iPTR 0)))]>;
2295 def MOVPDI2DImr  : PDI<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, VR128:$src),
2296                        "movd\t{$src, $dst|$dst, $src}",
2297                        [(store (i32 (vector_extract (v4i32 VR128:$src),
2298                                      (iPTR 0))), addr:$dst)]>;
2299
2300 def MOVSS2DIrr  : PDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins FR32:$src),
2301                       "movd\t{$src, $dst|$dst, $src}",
2302                       [(set GR32:$dst, (bitconvert FR32:$src))]>;
2303 def MOVSS2DImr  : PDI<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, FR32:$src),
2304                       "movd\t{$src, $dst|$dst, $src}",
2305                       [(store (i32 (bitconvert FR32:$src)), addr:$dst)]>;
2306
2307
2308 // Move to lower bits of a VR128, leaving upper bits alone.
2309 // Three operand (but two address) aliases.
2310 let Constraints = "$src1 = $dst" in {
2311   let neverHasSideEffects = 1 in
2312   def MOVLSD2PDrr : SDI<0x10, MRMSrcReg,
2313                         (outs VR128:$dst), (ins VR128:$src1, FR64:$src2),
2314                         "movsd\t{$src2, $dst|$dst, $src2}", []>;
2315
2316   let AddedComplexity = 15 in
2317     def MOVLPDrr : SDI<0x10, MRMSrcReg,
2318                        (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2319                        "movsd\t{$src2, $dst|$dst, $src2}",
2320                        [(set VR128:$dst,
2321                          (v2f64 (movl VR128:$src1, VR128:$src2)))]>;
2322 }
2323
2324 // Store / copy lower 64-bits of a XMM register.
2325 def MOVLQ128mr : PDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
2326                      "movq\t{$src, $dst|$dst, $src}",
2327                      [(int_x86_sse2_storel_dq addr:$dst, VR128:$src)]>;
2328
2329 // Move to lower bits of a VR128 and zeroing upper bits.
2330 // Loading from memory automatically zeroing upper bits.
2331 let AddedComplexity = 20 in {
2332 def MOVZSD2PDrm : SDI<0x10, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
2333                       "movsd\t{$src, $dst|$dst, $src}",
2334                       [(set VR128:$dst,
2335                         (v2f64 (X86vzmovl (v2f64 (scalar_to_vector
2336                                                  (loadf64 addr:$src))))))]>;
2337
2338 def : Pat<(v2f64 (X86vzmovl (loadv2f64 addr:$src))),
2339             (MOVZSD2PDrm addr:$src)>;
2340 def : Pat<(v2f64 (X86vzmovl (bc_v2f64 (loadv4f32 addr:$src)))),
2341             (MOVZSD2PDrm addr:$src)>;
2342 def : Pat<(v2f64 (X86vzload addr:$src)), (MOVZSD2PDrm addr:$src)>;
2343 }
2344
2345 // movd / movq to XMM register zero-extends
2346 let AddedComplexity = 15 in {
2347 def MOVZDI2PDIrr : PDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
2348                        "movd\t{$src, $dst|$dst, $src}",
2349                        [(set VR128:$dst, (v4i32 (X86vzmovl
2350                                       (v4i32 (scalar_to_vector GR32:$src)))))]>;
2351 // This is X86-64 only.
2352 def MOVZQI2PQIrr : RPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
2353                        "mov{d|q}\t{$src, $dst|$dst, $src}",
2354                        [(set VR128:$dst, (v2i64 (X86vzmovl
2355                                       (v2i64 (scalar_to_vector GR64:$src)))))]>;
2356 }
2357
2358 let AddedComplexity = 20 in {
2359 def MOVZDI2PDIrm : PDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
2360                        "movd\t{$src, $dst|$dst, $src}",
2361                        [(set VR128:$dst,
2362                          (v4i32 (X86vzmovl (v4i32 (scalar_to_vector
2363                                                    (loadi32 addr:$src))))))]>;
2364
2365 def : Pat<(v4i32 (X86vzmovl (loadv4i32 addr:$src))),
2366             (MOVZDI2PDIrm addr:$src)>;
2367 def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv4f32 addr:$src)))),
2368             (MOVZDI2PDIrm addr:$src)>;
2369 def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv2i64 addr:$src)))),
2370             (MOVZDI2PDIrm addr:$src)>;
2371
2372 def MOVZQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
2373                      "movq\t{$src, $dst|$dst, $src}",
2374                      [(set VR128:$dst,
2375                        (v2i64 (X86vzmovl (v2i64 (scalar_to_vector
2376                                                  (loadi64 addr:$src))))))]>, XS,
2377                    Requires<[HasSSE2]>;
2378
2379 def : Pat<(v2i64 (X86vzmovl (loadv2i64 addr:$src))),
2380             (MOVZQI2PQIrm addr:$src)>;
2381 def : Pat<(v2i64 (X86vzmovl (bc_v2i64 (loadv4f32 addr:$src)))),
2382             (MOVZQI2PQIrm addr:$src)>;
2383 def : Pat<(v2i64 (X86vzload addr:$src)), (MOVZQI2PQIrm addr:$src)>;
2384 }
2385
2386 // Moving from XMM to XMM and clear upper 64 bits. Note, there is a bug in
2387 // IA32 document. movq xmm1, xmm2 does clear the high bits.
2388 let AddedComplexity = 15 in
2389 def MOVZPQILo2PQIrr : I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2390                         "movq\t{$src, $dst|$dst, $src}",
2391                     [(set VR128:$dst, (v2i64 (X86vzmovl (v2i64 VR128:$src))))]>,
2392                       XS, Requires<[HasSSE2]>;
2393
2394 let AddedComplexity = 20 in {
2395 def MOVZPQILo2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
2396                         "movq\t{$src, $dst|$dst, $src}",
2397                     [(set VR128:$dst, (v2i64 (X86vzmovl
2398                                              (loadv2i64 addr:$src))))]>,
2399                       XS, Requires<[HasSSE2]>;
2400
2401 def : Pat<(v2i64 (X86vzmovl (bc_v2i64 (loadv4i32 addr:$src)))),
2402             (MOVZPQILo2PQIrm addr:$src)>;
2403 }
2404
2405 //===----------------------------------------------------------------------===//
2406 // SSE3 Instructions
2407 //===----------------------------------------------------------------------===//
2408
2409 // Move Instructions
2410 def MOVSHDUPrr : S3SI<0x16, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2411                       "movshdup\t{$src, $dst|$dst, $src}",
2412                       [(set VR128:$dst, (v4f32 (movshdup
2413                                                 VR128:$src, (undef))))]>;
2414 def MOVSHDUPrm : S3SI<0x16, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2415                       "movshdup\t{$src, $dst|$dst, $src}",
2416                       [(set VR128:$dst, (movshdup
2417                                          (memopv4f32 addr:$src), (undef)))]>;
2418
2419 def MOVSLDUPrr : S3SI<0x12, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2420                       "movsldup\t{$src, $dst|$dst, $src}",
2421                       [(set VR128:$dst, (v4f32 (movsldup
2422                                                 VR128:$src, (undef))))]>;
2423 def MOVSLDUPrm : S3SI<0x12, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2424                       "movsldup\t{$src, $dst|$dst, $src}",
2425                       [(set VR128:$dst, (movsldup
2426                                          (memopv4f32 addr:$src), (undef)))]>;
2427
2428 def MOVDDUPrr  : S3DI<0x12, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2429                       "movddup\t{$src, $dst|$dst, $src}",
2430                       [(set VR128:$dst,(v2f64 (movddup VR128:$src, (undef))))]>;
2431 def MOVDDUPrm  : S3DI<0x12, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
2432                       "movddup\t{$src, $dst|$dst, $src}",
2433                     [(set VR128:$dst,
2434                       (v2f64 (movddup (scalar_to_vector (loadf64 addr:$src)),
2435                                       (undef))))]>;
2436
2437 def : Pat<(movddup (bc_v2f64 (v2i64 (scalar_to_vector (loadi64 addr:$src)))),
2438                    (undef)),
2439           (MOVDDUPrm addr:$src)>, Requires<[HasSSE3]>;
2440
2441 let AddedComplexity = 5 in {
2442 def : Pat<(movddup (memopv2f64 addr:$src), (undef)),
2443           (MOVDDUPrm addr:$src)>, Requires<[HasSSE3]>;
2444 def : Pat<(movddup (bc_v4f32 (memopv2f64 addr:$src)), (undef)),
2445           (MOVDDUPrm addr:$src)>, Requires<[HasSSE3]>;
2446 def : Pat<(movddup (memopv2i64 addr:$src), (undef)),
2447           (MOVDDUPrm addr:$src)>, Requires<[HasSSE3]>;
2448 def : Pat<(movddup (bc_v4i32 (memopv2i64 addr:$src)), (undef)),
2449           (MOVDDUPrm addr:$src)>, Requires<[HasSSE3]>;
2450 }
2451
2452 // Arithmetic
2453 let Constraints = "$src1 = $dst" in {
2454   def ADDSUBPSrr : S3DI<0xD0, MRMSrcReg,
2455                         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2456                         "addsubps\t{$src2, $dst|$dst, $src2}",
2457                         [(set VR128:$dst, (int_x86_sse3_addsub_ps VR128:$src1,
2458                                            VR128:$src2))]>;
2459   def ADDSUBPSrm : S3DI<0xD0, MRMSrcMem,
2460                         (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
2461                         "addsubps\t{$src2, $dst|$dst, $src2}",
2462                         [(set VR128:$dst, (int_x86_sse3_addsub_ps VR128:$src1,
2463                                            (memop addr:$src2)))]>;
2464   def ADDSUBPDrr : S3I<0xD0, MRMSrcReg,
2465                        (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2466                        "addsubpd\t{$src2, $dst|$dst, $src2}",
2467                        [(set VR128:$dst, (int_x86_sse3_addsub_pd VR128:$src1,
2468                                           VR128:$src2))]>;
2469   def ADDSUBPDrm : S3I<0xD0, MRMSrcMem,
2470                        (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
2471                        "addsubpd\t{$src2, $dst|$dst, $src2}",
2472                        [(set VR128:$dst, (int_x86_sse3_addsub_pd VR128:$src1,
2473                                           (memop addr:$src2)))]>;
2474 }
2475
2476 def LDDQUrm : S3DI<0xF0, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
2477                    "lddqu\t{$src, $dst|$dst, $src}",
2478                    [(set VR128:$dst, (int_x86_sse3_ldu_dq addr:$src))]>;
2479
2480 // Horizontal ops
2481 class S3D_Intrr<bits<8> o, string OpcodeStr, Intrinsic IntId>
2482   : S3DI<o, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2483          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2484          [(set VR128:$dst, (v4f32 (IntId VR128:$src1, VR128:$src2)))]>;
2485 class S3D_Intrm<bits<8> o, string OpcodeStr, Intrinsic IntId>
2486   : S3DI<o, MRMSrcMem, (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
2487          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2488          [(set VR128:$dst, (v4f32 (IntId VR128:$src1, (memop addr:$src2))))]>;
2489 class S3_Intrr<bits<8> o, string OpcodeStr, Intrinsic IntId>
2490   : S3I<o, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2491         !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2492         [(set VR128:$dst, (v2f64 (IntId VR128:$src1, VR128:$src2)))]>;
2493 class S3_Intrm<bits<8> o, string OpcodeStr, Intrinsic IntId>
2494   : S3I<o, MRMSrcMem, (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
2495         !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2496       [(set VR128:$dst, (v2f64 (IntId VR128:$src1, (memopv2f64 addr:$src2))))]>;
2497
2498 let Constraints = "$src1 = $dst" in {
2499   def HADDPSrr : S3D_Intrr<0x7C, "haddps", int_x86_sse3_hadd_ps>;
2500   def HADDPSrm : S3D_Intrm<0x7C, "haddps", int_x86_sse3_hadd_ps>;
2501   def HADDPDrr : S3_Intrr <0x7C, "haddpd", int_x86_sse3_hadd_pd>;
2502   def HADDPDrm : S3_Intrm <0x7C, "haddpd", int_x86_sse3_hadd_pd>;
2503   def HSUBPSrr : S3D_Intrr<0x7D, "hsubps", int_x86_sse3_hsub_ps>;
2504   def HSUBPSrm : S3D_Intrm<0x7D, "hsubps", int_x86_sse3_hsub_ps>;
2505   def HSUBPDrr : S3_Intrr <0x7D, "hsubpd", int_x86_sse3_hsub_pd>;
2506   def HSUBPDrm : S3_Intrm <0x7D, "hsubpd", int_x86_sse3_hsub_pd>;
2507 }
2508
2509 // Thread synchronization
2510 def MONITOR : I<0x01, MRM1r, (outs), (ins), "monitor",
2511                 [(int_x86_sse3_monitor EAX, ECX, EDX)]>,TB, Requires<[HasSSE3]>;
2512 def MWAIT   : I<0x01, MRM1r, (outs), (ins), "mwait",
2513                 [(int_x86_sse3_mwait ECX, EAX)]>, TB, Requires<[HasSSE3]>;
2514
2515 // vector_shuffle v1, <undef> <1, 1, 3, 3>
2516 let AddedComplexity = 15 in
2517 def : Pat<(v4i32 (movshdup VR128:$src, (undef))),
2518           (MOVSHDUPrr VR128:$src)>, Requires<[HasSSE3]>;
2519 let AddedComplexity = 20 in
2520 def : Pat<(v4i32 (movshdup (bc_v4i32 (memopv2i64 addr:$src)), (undef))),
2521           (MOVSHDUPrm addr:$src)>, Requires<[HasSSE3]>;
2522
2523 // vector_shuffle v1, <undef> <0, 0, 2, 2>
2524 let AddedComplexity = 15 in
2525   def : Pat<(v4i32 (movsldup VR128:$src, (undef))),
2526             (MOVSLDUPrr VR128:$src)>, Requires<[HasSSE3]>;
2527 let AddedComplexity = 20 in
2528   def : Pat<(v4i32 (movsldup (bc_v4i32 (memopv2i64 addr:$src)), (undef))),
2529             (MOVSLDUPrm addr:$src)>, Requires<[HasSSE3]>;
2530
2531 //===----------------------------------------------------------------------===//
2532 // SSSE3 Instructions
2533 //===----------------------------------------------------------------------===//
2534
2535 /// SS3I_unop_rm_int_8 - Simple SSSE3 unary operator whose type is v*i8.
2536 multiclass SS3I_unop_rm_int_8<bits<8> opc, string OpcodeStr,
2537                               Intrinsic IntId64, Intrinsic IntId128> {
2538   def rr64 : SS38I<opc, MRMSrcReg, (outs VR64:$dst), (ins VR64:$src),
2539                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2540                    [(set VR64:$dst, (IntId64 VR64:$src))]>;
2541
2542   def rm64 : SS38I<opc, MRMSrcMem, (outs VR64:$dst), (ins i64mem:$src),
2543                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2544                    [(set VR64:$dst,
2545                      (IntId64 (bitconvert (memopv8i8 addr:$src))))]>;
2546
2547   def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
2548                     (ins VR128:$src),
2549                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2550                     [(set VR128:$dst, (IntId128 VR128:$src))]>,
2551                     OpSize;
2552
2553   def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
2554                     (ins i128mem:$src),
2555                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2556                     [(set VR128:$dst,
2557                       (IntId128
2558                        (bitconvert (memopv16i8 addr:$src))))]>, OpSize;
2559 }
2560
2561 /// SS3I_unop_rm_int_16 - Simple SSSE3 unary operator whose type is v*i16.
2562 multiclass SS3I_unop_rm_int_16<bits<8> opc, string OpcodeStr,
2563                                Intrinsic IntId64, Intrinsic IntId128> {
2564   def rr64 : SS38I<opc, MRMSrcReg, (outs VR64:$dst),
2565                    (ins VR64:$src),
2566                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2567                    [(set VR64:$dst, (IntId64 VR64:$src))]>;
2568
2569   def rm64 : SS38I<opc, MRMSrcMem, (outs VR64:$dst),
2570                    (ins i64mem:$src),
2571                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2572                    [(set VR64:$dst,
2573                      (IntId64
2574                       (bitconvert (memopv4i16 addr:$src))))]>;
2575
2576   def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
2577                     (ins VR128:$src),
2578                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2579                     [(set VR128:$dst, (IntId128 VR128:$src))]>,
2580                     OpSize;
2581
2582   def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
2583                     (ins i128mem:$src),
2584                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2585                     [(set VR128:$dst,
2586                       (IntId128
2587                        (bitconvert (memopv8i16 addr:$src))))]>, OpSize;
2588 }
2589
2590 /// SS3I_unop_rm_int_32 - Simple SSSE3 unary operator whose type is v*i32.
2591 multiclass SS3I_unop_rm_int_32<bits<8> opc, string OpcodeStr,
2592                                Intrinsic IntId64, Intrinsic IntId128> {
2593   def rr64 : SS38I<opc, MRMSrcReg, (outs VR64:$dst),
2594                    (ins VR64:$src),
2595                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2596                    [(set VR64:$dst, (IntId64 VR64:$src))]>;
2597
2598   def rm64 : SS38I<opc, MRMSrcMem, (outs VR64:$dst),
2599                    (ins i64mem:$src),
2600                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2601                    [(set VR64:$dst,
2602                      (IntId64
2603                       (bitconvert (memopv2i32 addr:$src))))]>;
2604
2605   def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
2606                     (ins VR128:$src),
2607                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2608                     [(set VR128:$dst, (IntId128 VR128:$src))]>,
2609                     OpSize;
2610
2611   def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
2612                     (ins i128mem:$src),
2613                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2614                     [(set VR128:$dst,
2615                       (IntId128
2616                        (bitconvert (memopv4i32 addr:$src))))]>, OpSize;
2617 }
2618
2619 defm PABSB       : SS3I_unop_rm_int_8 <0x1C, "pabsb",
2620                                        int_x86_ssse3_pabs_b,
2621                                        int_x86_ssse3_pabs_b_128>;
2622 defm PABSW       : SS3I_unop_rm_int_16<0x1D, "pabsw",
2623                                        int_x86_ssse3_pabs_w,
2624                                        int_x86_ssse3_pabs_w_128>;
2625 defm PABSD       : SS3I_unop_rm_int_32<0x1E, "pabsd",
2626                                        int_x86_ssse3_pabs_d,
2627                                        int_x86_ssse3_pabs_d_128>;
2628
2629 /// SS3I_binop_rm_int_8 - Simple SSSE3 binary operator whose type is v*i8.
2630 let Constraints = "$src1 = $dst" in {
2631   multiclass SS3I_binop_rm_int_8<bits<8> opc, string OpcodeStr,
2632                                  Intrinsic IntId64, Intrinsic IntId128,
2633                                  bit Commutable = 0> {
2634     def rr64 : SS38I<opc, MRMSrcReg, (outs VR64:$dst),
2635                      (ins VR64:$src1, VR64:$src2),
2636                      !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2637                      [(set VR64:$dst, (IntId64 VR64:$src1, VR64:$src2))]> {
2638       let isCommutable = Commutable;
2639     }
2640     def rm64 : SS38I<opc, MRMSrcMem, (outs VR64:$dst),
2641                      (ins VR64:$src1, i64mem:$src2),
2642                      !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2643                      [(set VR64:$dst,
2644                        (IntId64 VR64:$src1,
2645                         (bitconvert (memopv8i8 addr:$src2))))]>;
2646
2647     def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
2648                       (ins VR128:$src1, VR128:$src2),
2649                       !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2650                       [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
2651                       OpSize {
2652       let isCommutable = Commutable;
2653     }
2654     def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
2655                       (ins VR128:$src1, i128mem:$src2),
2656                       !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2657                       [(set VR128:$dst,
2658                         (IntId128 VR128:$src1,
2659                          (bitconvert (memopv16i8 addr:$src2))))]>, OpSize;
2660   }
2661 }
2662
2663 /// SS3I_binop_rm_int_16 - Simple SSSE3 binary operator whose type is v*i16.
2664 let Constraints = "$src1 = $dst" in {
2665   multiclass SS3I_binop_rm_int_16<bits<8> opc, string OpcodeStr,
2666                                   Intrinsic IntId64, Intrinsic IntId128,
2667                                   bit Commutable = 0> {
2668     def rr64 : SS38I<opc, MRMSrcReg, (outs VR64:$dst),
2669                      (ins VR64:$src1, VR64:$src2),
2670                      !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2671                      [(set VR64:$dst, (IntId64 VR64:$src1, VR64:$src2))]> {
2672       let isCommutable = Commutable;
2673     }
2674     def rm64 : SS38I<opc, MRMSrcMem, (outs VR64:$dst),
2675                      (ins VR64:$src1, i64mem:$src2),
2676                      !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2677                      [(set VR64:$dst,
2678                        (IntId64 VR64:$src1,
2679                         (bitconvert (memopv4i16 addr:$src2))))]>;
2680
2681     def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
2682                       (ins VR128:$src1, VR128:$src2),
2683                       !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2684                       [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
2685                       OpSize {
2686       let isCommutable = Commutable;
2687     }
2688     def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
2689                       (ins VR128:$src1, i128mem:$src2),
2690                       !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2691                       [(set VR128:$dst,
2692                         (IntId128 VR128:$src1,
2693                          (bitconvert (memopv8i16 addr:$src2))))]>, OpSize;
2694   }
2695 }
2696
2697 /// SS3I_binop_rm_int_32 - Simple SSSE3 binary operator whose type is v*i32.
2698 let Constraints = "$src1 = $dst" in {
2699   multiclass SS3I_binop_rm_int_32<bits<8> opc, string OpcodeStr,
2700                                   Intrinsic IntId64, Intrinsic IntId128,
2701                                   bit Commutable = 0> {
2702     def rr64 : SS38I<opc, MRMSrcReg, (outs VR64:$dst),
2703                      (ins VR64:$src1, VR64:$src2),
2704                      !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2705                      [(set VR64:$dst, (IntId64 VR64:$src1, VR64:$src2))]> {
2706       let isCommutable = Commutable;
2707     }
2708     def rm64 : SS38I<opc, MRMSrcMem, (outs VR64:$dst),
2709                      (ins VR64:$src1, i64mem:$src2),
2710                      !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2711                      [(set VR64:$dst,
2712                        (IntId64 VR64:$src1,
2713                         (bitconvert (memopv2i32 addr:$src2))))]>;
2714
2715     def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
2716                       (ins VR128:$src1, VR128:$src2),
2717                       !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2718                       [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
2719                       OpSize {
2720       let isCommutable = Commutable;
2721     }
2722     def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
2723                       (ins VR128:$src1, i128mem:$src2),
2724                       !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2725                       [(set VR128:$dst,
2726                         (IntId128 VR128:$src1,
2727                          (bitconvert (memopv4i32 addr:$src2))))]>, OpSize;
2728   }
2729 }
2730
2731 defm PHADDW      : SS3I_binop_rm_int_16<0x01, "phaddw",
2732                                         int_x86_ssse3_phadd_w,
2733                                         int_x86_ssse3_phadd_w_128>;
2734 defm PHADDD      : SS3I_binop_rm_int_32<0x02, "phaddd",
2735                                         int_x86_ssse3_phadd_d,
2736                                         int_x86_ssse3_phadd_d_128>;
2737 defm PHADDSW     : SS3I_binop_rm_int_16<0x03, "phaddsw",
2738                                         int_x86_ssse3_phadd_sw,
2739                                         int_x86_ssse3_phadd_sw_128>;
2740 defm PHSUBW      : SS3I_binop_rm_int_16<0x05, "phsubw",
2741                                         int_x86_ssse3_phsub_w,
2742                                         int_x86_ssse3_phsub_w_128>;
2743 defm PHSUBD      : SS3I_binop_rm_int_32<0x06, "phsubd",
2744                                         int_x86_ssse3_phsub_d,
2745                                         int_x86_ssse3_phsub_d_128>;
2746 defm PHSUBSW     : SS3I_binop_rm_int_16<0x07, "phsubsw",
2747                                         int_x86_ssse3_phsub_sw,
2748                                         int_x86_ssse3_phsub_sw_128>;
2749 defm PMADDUBSW   : SS3I_binop_rm_int_8 <0x04, "pmaddubsw",
2750                                         int_x86_ssse3_pmadd_ub_sw,
2751                                         int_x86_ssse3_pmadd_ub_sw_128>;
2752 defm PMULHRSW    : SS3I_binop_rm_int_16<0x0B, "pmulhrsw",
2753                                         int_x86_ssse3_pmul_hr_sw,
2754                                         int_x86_ssse3_pmul_hr_sw_128, 1>;
2755 defm PSHUFB      : SS3I_binop_rm_int_8 <0x00, "pshufb",
2756                                         int_x86_ssse3_pshuf_b,
2757                                         int_x86_ssse3_pshuf_b_128>;
2758 defm PSIGNB      : SS3I_binop_rm_int_8 <0x08, "psignb",
2759                                         int_x86_ssse3_psign_b,
2760                                         int_x86_ssse3_psign_b_128>;
2761 defm PSIGNW      : SS3I_binop_rm_int_16<0x09, "psignw",
2762                                         int_x86_ssse3_psign_w,
2763                                         int_x86_ssse3_psign_w_128>;
2764 defm PSIGND      : SS3I_binop_rm_int_32<0x0A, "psignd",
2765                                         int_x86_ssse3_psign_d,
2766                                         int_x86_ssse3_psign_d_128>;
2767
2768 let Constraints = "$src1 = $dst" in {
2769   def PALIGNR64rr  : SS3AI<0x0F, MRMSrcReg, (outs VR64:$dst),
2770                            (ins VR64:$src1, VR64:$src2, i16imm:$src3),
2771                            "palignr\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2772                            [(set VR64:$dst,
2773                              (int_x86_ssse3_palign_r
2774                               VR64:$src1, VR64:$src2,
2775                               imm:$src3))]>;
2776   def PALIGNR64rm  : SS3AI<0x0F, MRMSrcMem, (outs VR64:$dst),
2777                            (ins VR64:$src1, i64mem:$src2, i16imm:$src3),
2778                            "palignr\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2779                            [(set VR64:$dst,
2780                              (int_x86_ssse3_palign_r
2781                               VR64:$src1,
2782                               (bitconvert (memopv2i32 addr:$src2)),
2783                               imm:$src3))]>;
2784
2785   def PALIGNR128rr : SS3AI<0x0F, MRMSrcReg, (outs VR128:$dst),
2786                            (ins VR128:$src1, VR128:$src2, i32imm:$src3),
2787                            "palignr\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2788                            [(set VR128:$dst,
2789                              (int_x86_ssse3_palign_r_128
2790                               VR128:$src1, VR128:$src2,
2791                               imm:$src3))]>, OpSize;
2792   def PALIGNR128rm : SS3AI<0x0F, MRMSrcMem, (outs VR128:$dst),
2793                            (ins VR128:$src1, i128mem:$src2, i32imm:$src3),
2794                            "palignr\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2795                            [(set VR128:$dst,
2796                              (int_x86_ssse3_palign_r_128
2797                               VR128:$src1,
2798                               (bitconvert (memopv4i32 addr:$src2)),
2799                               imm:$src3))]>, OpSize;
2800 }
2801
2802 def : Pat<(X86pshufb VR128:$src, VR128:$mask),
2803           (PSHUFBrr128 VR128:$src, VR128:$mask)>, Requires<[HasSSSE3]>;
2804 def : Pat<(X86pshufb VR128:$src, (bc_v16i8 (memopv2i64 addr:$mask))),
2805           (PSHUFBrm128 VR128:$src, addr:$mask)>, Requires<[HasSSSE3]>;
2806
2807 //===----------------------------------------------------------------------===//
2808 // Non-Instruction Patterns
2809 //===----------------------------------------------------------------------===//
2810
2811 // extload f32 -> f64.  This matches load+fextend because we have a hack in
2812 // the isel (PreprocessForFPConvert) that can introduce loads after dag combine.
2813 // Since these loads aren't folded into the fextend, we have to match it
2814 // explicitly here.
2815 let Predicates = [HasSSE2] in
2816  def : Pat<(fextend (loadf32 addr:$src)),
2817            (CVTSS2SDrm addr:$src)>;
2818
2819 // bit_convert
2820 let Predicates = [HasSSE2] in {
2821   def : Pat<(v2i64 (bitconvert (v4i32 VR128:$src))), (v2i64 VR128:$src)>;
2822   def : Pat<(v2i64 (bitconvert (v8i16 VR128:$src))), (v2i64 VR128:$src)>;
2823   def : Pat<(v2i64 (bitconvert (v16i8 VR128:$src))), (v2i64 VR128:$src)>;
2824   def : Pat<(v2i64 (bitconvert (v2f64 VR128:$src))), (v2i64 VR128:$src)>;
2825   def : Pat<(v2i64 (bitconvert (v4f32 VR128:$src))), (v2i64 VR128:$src)>;
2826   def : Pat<(v4i32 (bitconvert (v2i64 VR128:$src))), (v4i32 VR128:$src)>;
2827   def : Pat<(v4i32 (bitconvert (v8i16 VR128:$src))), (v4i32 VR128:$src)>;
2828   def : Pat<(v4i32 (bitconvert (v16i8 VR128:$src))), (v4i32 VR128:$src)>;
2829   def : Pat<(v4i32 (bitconvert (v2f64 VR128:$src))), (v4i32 VR128:$src)>;
2830   def : Pat<(v4i32 (bitconvert (v4f32 VR128:$src))), (v4i32 VR128:$src)>;
2831   def : Pat<(v8i16 (bitconvert (v2i64 VR128:$src))), (v8i16 VR128:$src)>;
2832   def : Pat<(v8i16 (bitconvert (v4i32 VR128:$src))), (v8i16 VR128:$src)>;
2833   def : Pat<(v8i16 (bitconvert (v16i8 VR128:$src))), (v8i16 VR128:$src)>;
2834   def : Pat<(v8i16 (bitconvert (v2f64 VR128:$src))), (v8i16 VR128:$src)>;
2835   def : Pat<(v8i16 (bitconvert (v4f32 VR128:$src))), (v8i16 VR128:$src)>;
2836   def : Pat<(v16i8 (bitconvert (v2i64 VR128:$src))), (v16i8 VR128:$src)>;
2837   def : Pat<(v16i8 (bitconvert (v4i32 VR128:$src))), (v16i8 VR128:$src)>;
2838   def : Pat<(v16i8 (bitconvert (v8i16 VR128:$src))), (v16i8 VR128:$src)>;
2839   def : Pat<(v16i8 (bitconvert (v2f64 VR128:$src))), (v16i8 VR128:$src)>;
2840   def : Pat<(v16i8 (bitconvert (v4f32 VR128:$src))), (v16i8 VR128:$src)>;
2841   def : Pat<(v4f32 (bitconvert (v2i64 VR128:$src))), (v4f32 VR128:$src)>;
2842   def : Pat<(v4f32 (bitconvert (v4i32 VR128:$src))), (v4f32 VR128:$src)>;
2843   def : Pat<(v4f32 (bitconvert (v8i16 VR128:$src))), (v4f32 VR128:$src)>;
2844   def : Pat<(v4f32 (bitconvert (v16i8 VR128:$src))), (v4f32 VR128:$src)>;
2845   def : Pat<(v4f32 (bitconvert (v2f64 VR128:$src))), (v4f32 VR128:$src)>;
2846   def : Pat<(v2f64 (bitconvert (v2i64 VR128:$src))), (v2f64 VR128:$src)>;
2847   def : Pat<(v2f64 (bitconvert (v4i32 VR128:$src))), (v2f64 VR128:$src)>;
2848   def : Pat<(v2f64 (bitconvert (v8i16 VR128:$src))), (v2f64 VR128:$src)>;
2849   def : Pat<(v2f64 (bitconvert (v16i8 VR128:$src))), (v2f64 VR128:$src)>;
2850   def : Pat<(v2f64 (bitconvert (v4f32 VR128:$src))), (v2f64 VR128:$src)>;
2851 }
2852
2853 // Move scalar to XMM zero-extended
2854 // movd to XMM register zero-extends
2855 let AddedComplexity = 15 in {
2856 // Zeroing a VR128 then do a MOVS{S|D} to the lower bits.
2857 def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector FR64:$src)))),
2858           (MOVLSD2PDrr (V_SET0), FR64:$src)>, Requires<[HasSSE2]>;
2859 def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector FR32:$src)))),
2860           (MOVLSS2PSrr (V_SET0), FR32:$src)>, Requires<[HasSSE1]>;
2861 def : Pat<(v4f32 (X86vzmovl (v4f32 VR128:$src))),
2862           (MOVLPSrr (V_SET0), VR128:$src)>, Requires<[HasSSE1]>;
2863 def : Pat<(v4i32 (X86vzmovl (v4i32 VR128:$src))),
2864           (MOVLPSrr (V_SET0), VR128:$src)>, Requires<[HasSSE1]>;
2865 }
2866
2867 // Splat v2f64 / v2i64
2868 let AddedComplexity = 10 in {
2869 def : Pat<(splat_lo (v2f64 VR128:$src), (undef)),
2870           (UNPCKLPDrr VR128:$src, VR128:$src)>,   Requires<[HasSSE2]>;
2871 def : Pat<(unpckh (v2f64 VR128:$src), (undef)),
2872           (UNPCKHPDrr VR128:$src, VR128:$src)>,   Requires<[HasSSE2]>;
2873 def : Pat<(splat_lo (v2i64 VR128:$src), (undef)),
2874           (PUNPCKLQDQrr VR128:$src, VR128:$src)>, Requires<[HasSSE2]>;
2875 def : Pat<(unpckh (v2i64 VR128:$src), (undef)),
2876           (PUNPCKHQDQrr VR128:$src, VR128:$src)>, Requires<[HasSSE2]>;
2877 }
2878
2879 // Special unary SHUFPSrri case.
2880 def : Pat<(v4f32 (pshufd:$src3 VR128:$src1, (undef))),
2881           (SHUFPSrri VR128:$src1, VR128:$src1,
2882                      (SHUFFLE_get_shuf_imm VR128:$src3))>,
2883       Requires<[HasSSE1]>;
2884 let AddedComplexity = 5 in
2885 def : Pat<(v4f32 (pshufd:$src2 VR128:$src1, (undef))),
2886           (PSHUFDri VR128:$src1, (SHUFFLE_get_shuf_imm VR128:$src2))>,
2887       Requires<[HasSSE2]>;
2888 // Special unary SHUFPDrri case.
2889 def : Pat<(v2i64 (pshufd:$src3 VR128:$src1, (undef))),
2890           (SHUFPDrri VR128:$src1, VR128:$src1,
2891                      (SHUFFLE_get_shuf_imm VR128:$src3))>,
2892       Requires<[HasSSE2]>;
2893 // Special unary SHUFPDrri case.
2894 def : Pat<(v2f64 (pshufd:$src3 VR128:$src1, (undef))),
2895           (SHUFPDrri VR128:$src1, VR128:$src1,
2896                      (SHUFFLE_get_shuf_imm VR128:$src3))>,
2897       Requires<[HasSSE2]>;
2898 // Unary v4f32 shuffle with PSHUF* in order to fold a load.
2899 def : Pat<(pshufd:$src2 (bc_v4i32 (memopv4f32 addr:$src1)), (undef)),
2900           (PSHUFDmi addr:$src1, (SHUFFLE_get_shuf_imm VR128:$src2))>,
2901       Requires<[HasSSE2]>;
2902
2903 // Special binary v4i32 shuffle cases with SHUFPS.
2904 def : Pat<(v4i32 (shufp:$src3 VR128:$src1, (v4i32 VR128:$src2))),
2905           (SHUFPSrri VR128:$src1, VR128:$src2,
2906                      (SHUFFLE_get_shuf_imm VR128:$src3))>,
2907            Requires<[HasSSE2]>;
2908 def : Pat<(v4i32 (shufp:$src3 VR128:$src1, (bc_v4i32 (memopv2i64 addr:$src2)))),
2909           (SHUFPSrmi VR128:$src1, addr:$src2,
2910                     (SHUFFLE_get_shuf_imm VR128:$src3))>,
2911            Requires<[HasSSE2]>;
2912 // Special binary v2i64 shuffle cases using SHUFPDrri.
2913 def : Pat<(v2i64 (shufp:$src3 VR128:$src1, VR128:$src2)),
2914           (SHUFPDrri VR128:$src1, VR128:$src2,
2915                      (SHUFFLE_get_shuf_imm VR128:$src3))>,
2916           Requires<[HasSSE2]>;
2917
2918 // vector_shuffle v1, <undef>, <0, 0, 1, 1, ...>
2919 let AddedComplexity = 15 in {
2920 def : Pat<(v4i32 (unpckl_undef:$src2 VR128:$src, (undef))),
2921           (PSHUFDri VR128:$src, (SHUFFLE_get_shuf_imm VR128:$src2))>,
2922           Requires<[OptForSpeed, HasSSE2]>;
2923 def : Pat<(v4f32 (unpckl_undef:$src2 VR128:$src, (undef))),
2924           (PSHUFDri VR128:$src, (SHUFFLE_get_shuf_imm VR128:$src2))>,
2925           Requires<[OptForSpeed, HasSSE2]>;
2926 }
2927 let AddedComplexity = 10 in {
2928 def : Pat<(v4f32 (unpckl_undef VR128:$src, (undef))),
2929           (UNPCKLPSrr VR128:$src, VR128:$src)>, Requires<[HasSSE1]>;
2930 def : Pat<(v16i8 (unpckl_undef VR128:$src, (undef))),
2931           (PUNPCKLBWrr VR128:$src, VR128:$src)>, Requires<[HasSSE2]>;
2932 def : Pat<(v8i16 (unpckl_undef VR128:$src, (undef))),
2933           (PUNPCKLWDrr VR128:$src, VR128:$src)>, Requires<[HasSSE2]>;
2934 def : Pat<(v4i32 (unpckl_undef VR128:$src, (undef))),
2935           (PUNPCKLDQrr VR128:$src, VR128:$src)>, Requires<[HasSSE2]>;
2936 }
2937
2938 // vector_shuffle v1, <undef>, <2, 2, 3, 3, ...>
2939 let AddedComplexity = 15 in {
2940 def : Pat<(v4i32 (unpckh_undef:$src2 VR128:$src, (undef))),
2941           (PSHUFDri VR128:$src, (SHUFFLE_get_shuf_imm VR128:$src2))>,
2942           Requires<[OptForSpeed, HasSSE2]>;
2943 def : Pat<(v4f32 (unpckh_undef:$src2 VR128:$src, (undef))),
2944           (PSHUFDri VR128:$src, (SHUFFLE_get_shuf_imm VR128:$src2))>,
2945           Requires<[OptForSpeed, HasSSE2]>;
2946 }
2947 let AddedComplexity = 10 in {
2948 def : Pat<(v4f32 (unpckh_undef VR128:$src, (undef))),
2949           (UNPCKHPSrr VR128:$src, VR128:$src)>, Requires<[HasSSE1]>;
2950 def : Pat<(v16i8 (unpckh_undef VR128:$src, (undef))),
2951           (PUNPCKHBWrr VR128:$src, VR128:$src)>, Requires<[HasSSE2]>;
2952 def : Pat<(v8i16 (unpckh_undef VR128:$src, (undef))),
2953           (PUNPCKHWDrr VR128:$src, VR128:$src)>, Requires<[HasSSE2]>;
2954 def : Pat<(v4i32 (unpckh_undef VR128:$src, (undef))),
2955           (PUNPCKHDQrr VR128:$src, VR128:$src)>, Requires<[HasSSE2]>;
2956 }
2957
2958 let AddedComplexity = 20 in {
2959 // vector_shuffle v1, v2 <0, 1, 4, 5> using MOVLHPS
2960 def : Pat<(v4i32 (movhp VR128:$src1, VR128:$src2)),
2961           (MOVLHPSrr VR128:$src1, VR128:$src2)>;
2962
2963 // vector_shuffle v1, v2 <6, 7, 2, 3> using MOVHLPS
2964 def : Pat<(v4i32 (movhlps VR128:$src1, VR128:$src2)),
2965           (MOVHLPSrr VR128:$src1, VR128:$src2)>;
2966
2967 // vector_shuffle v1, undef <2, ?, ?, ?> using MOVHLPS
2968 def : Pat<(v4f32 (movhlps_undef VR128:$src1, (undef))),
2969           (MOVHLPSrr VR128:$src1, VR128:$src1)>;
2970 def : Pat<(v4i32 (movhlps_undef VR128:$src1, (undef))),
2971           (MOVHLPSrr VR128:$src1, VR128:$src1)>;
2972 }
2973
2974 let AddedComplexity = 20 in {
2975 // vector_shuffle v1, (load v2) <4, 5, 2, 3> using MOVLPS
2976 // vector_shuffle v1, (load v2) <0, 1, 4, 5> using MOVHPS
2977 def : Pat<(v4f32 (movlp VR128:$src1, (load addr:$src2))),
2978           (MOVLPSrm VR128:$src1, addr:$src2)>, Requires<[HasSSE1]>;
2979 def : Pat<(v2f64 (movlp VR128:$src1, (load addr:$src2))),
2980           (MOVLPDrm VR128:$src1, addr:$src2)>, Requires<[HasSSE2]>;
2981 def : Pat<(v4f32 (movhp VR128:$src1, (load addr:$src2))),
2982           (MOVHPSrm VR128:$src1, addr:$src2)>, Requires<[HasSSE1]>;
2983 def : Pat<(v2f64 (movhp VR128:$src1, (load addr:$src2))),
2984           (MOVHPDrm VR128:$src1, addr:$src2)>, Requires<[HasSSE2]>;
2985
2986 def : Pat<(v4i32 (movlp VR128:$src1, (load addr:$src2))),
2987           (MOVLPSrm VR128:$src1, addr:$src2)>, Requires<[HasSSE2]>;
2988 def : Pat<(v2i64 (movlp VR128:$src1, (load addr:$src2))),
2989           (MOVLPDrm VR128:$src1, addr:$src2)>, Requires<[HasSSE2]>;
2990 def : Pat<(v4i32 (movhp VR128:$src1, (load addr:$src2))),
2991           (MOVHPSrm VR128:$src1, addr:$src2)>, Requires<[HasSSE1]>;
2992 def : Pat<(v2i64 (movhp VR128:$src1, (load addr:$src2))),
2993           (MOVHPDrm VR128:$src1, addr:$src2)>, Requires<[HasSSE2]>;
2994 }
2995
2996 // (store (vector_shuffle (load addr), v2, <4, 5, 2, 3>), addr) using MOVLPS
2997 // (store (vector_shuffle (load addr), v2, <0, 1, 4, 5>), addr) using MOVHPS
2998 def : Pat<(store (v4f32 (movlp (load addr:$src1), VR128:$src2)), addr:$src1),
2999           (MOVLPSmr addr:$src1, VR128:$src2)>, Requires<[HasSSE1]>;
3000 def : Pat<(store (v2f64 (movlp (load addr:$src1), VR128:$src2)), addr:$src1),
3001           (MOVLPDmr addr:$src1, VR128:$src2)>, Requires<[HasSSE2]>;
3002 def : Pat<(store (v4f32 (movhp (load addr:$src1), VR128:$src2)), addr:$src1),
3003           (MOVHPSmr addr:$src1, VR128:$src2)>, Requires<[HasSSE1]>;
3004 def : Pat<(store (v2f64 (movhp (load addr:$src1), VR128:$src2)), addr:$src1),
3005           (MOVHPDmr addr:$src1, VR128:$src2)>, Requires<[HasSSE2]>;
3006
3007 def : Pat<(store (v4i32 (movlp (bc_v4i32 (loadv2i64 addr:$src1)), VR128:$src2)),
3008                  addr:$src1),
3009           (MOVLPSmr addr:$src1, VR128:$src2)>, Requires<[HasSSE1]>;
3010 def : Pat<(store (v2i64 (movlp (load addr:$src1), VR128:$src2)), addr:$src1),
3011           (MOVLPDmr addr:$src1, VR128:$src2)>, Requires<[HasSSE2]>;
3012 def : Pat<(store (v4i32 (movhp (bc_v4i32 (loadv2i64 addr:$src1)), VR128:$src2)),
3013                  addr:$src1),
3014           (MOVHPSmr addr:$src1, VR128:$src2)>, Requires<[HasSSE1]>;
3015 def : Pat<(store (v2i64 (movhp (load addr:$src1), VR128:$src2)), addr:$src1),
3016           (MOVHPDmr addr:$src1, VR128:$src2)>, Requires<[HasSSE2]>;
3017
3018
3019 let AddedComplexity = 15 in {
3020 // Setting the lowest element in the vector.
3021 def : Pat<(v4i32 (movl VR128:$src1, VR128:$src2)),
3022           (MOVLPSrr VR128:$src1, VR128:$src2)>, Requires<[HasSSE2]>;
3023 def : Pat<(v2i64 (movl VR128:$src1, VR128:$src2)),
3024           (MOVLPDrr VR128:$src1, VR128:$src2)>, Requires<[HasSSE2]>;
3025
3026 // vector_shuffle v1, v2 <4, 5, 2, 3> using MOVLPDrr (movsd)
3027 def : Pat<(v4f32 (movlp VR128:$src1, VR128:$src2)),
3028           (MOVLPDrr VR128:$src1, VR128:$src2)>, Requires<[HasSSE2]>;
3029 def : Pat<(v4i32 (movlp VR128:$src1, VR128:$src2)),
3030           (MOVLPDrr VR128:$src1, VR128:$src2)>, Requires<[HasSSE2]>;
3031 }
3032
3033 // vector_shuffle v1, v2 <4, 5, 2, 3> using SHUFPSrri (we prefer movsd, but
3034 // fall back to this for SSE1)
3035 def : Pat<(v4f32 (movlp:$src3 VR128:$src1, (v4f32 VR128:$src2))),
3036           (SHUFPSrri VR128:$src2, VR128:$src1,
3037                      (SHUFFLE_get_shuf_imm VR128:$src3))>, Requires<[HasSSE1]>;
3038
3039 // Set lowest element and zero upper elements.
3040 let AddedComplexity = 15 in
3041 def : Pat<(v2f64 (movl immAllZerosV_bc, VR128:$src)),
3042           (MOVZPQILo2PQIrr VR128:$src)>, Requires<[HasSSE2]>;
3043 def : Pat<(v2f64 (X86vzmovl (v2f64 VR128:$src))),
3044           (MOVZPQILo2PQIrr VR128:$src)>, Requires<[HasSSE2]>;
3045
3046 // Some special case pandn patterns.
3047 def : Pat<(v2i64 (and (xor VR128:$src1, (bc_v2i64 (v4i32 immAllOnesV))),
3048                   VR128:$src2)),
3049           (PANDNrr VR128:$src1, VR128:$src2)>, Requires<[HasSSE2]>;
3050 def : Pat<(v2i64 (and (xor VR128:$src1, (bc_v2i64 (v8i16 immAllOnesV))),
3051                   VR128:$src2)),
3052           (PANDNrr VR128:$src1, VR128:$src2)>, Requires<[HasSSE2]>;
3053 def : Pat<(v2i64 (and (xor VR128:$src1, (bc_v2i64 (v16i8 immAllOnesV))),
3054                   VR128:$src2)),
3055           (PANDNrr VR128:$src1, VR128:$src2)>, Requires<[HasSSE2]>;
3056
3057 def : Pat<(v2i64 (and (xor VR128:$src1, (bc_v2i64 (v4i32 immAllOnesV))),
3058                   (memop addr:$src2))),
3059           (PANDNrm VR128:$src1, addr:$src2)>, Requires<[HasSSE2]>;
3060 def : Pat<(v2i64 (and (xor VR128:$src1, (bc_v2i64 (v8i16 immAllOnesV))),
3061                   (memop addr:$src2))),
3062           (PANDNrm VR128:$src1, addr:$src2)>, Requires<[HasSSE2]>;
3063 def : Pat<(v2i64 (and (xor VR128:$src1, (bc_v2i64 (v16i8 immAllOnesV))),
3064                   (memop addr:$src2))),
3065           (PANDNrm VR128:$src1, addr:$src2)>, Requires<[HasSSE2]>;
3066
3067 // vector -> vector casts
3068 def : Pat<(v4f32 (sint_to_fp (v4i32 VR128:$src))),
3069           (Int_CVTDQ2PSrr VR128:$src)>, Requires<[HasSSE2]>;
3070 def : Pat<(v4i32 (fp_to_sint (v4f32 VR128:$src))),
3071           (Int_CVTTPS2DQrr VR128:$src)>, Requires<[HasSSE2]>;
3072 def : Pat<(v2f64 (sint_to_fp (v2i32 VR64:$src))),
3073           (Int_CVTPI2PDrr VR64:$src)>, Requires<[HasSSE2]>;
3074 def : Pat<(v2i32 (fp_to_sint (v2f64 VR128:$src))),
3075           (Int_CVTTPD2PIrr VR128:$src)>, Requires<[HasSSE2]>;
3076
3077 // Use movaps / movups for SSE integer load / store (one byte shorter).
3078 def : Pat<(alignedloadv4i32 addr:$src),
3079           (MOVAPSrm addr:$src)>, Requires<[HasSSE1]>;
3080 def : Pat<(loadv4i32 addr:$src),
3081           (MOVUPSrm addr:$src)>, Requires<[HasSSE1]>;
3082 def : Pat<(alignedloadv2i64 addr:$src),
3083           (MOVAPSrm addr:$src)>, Requires<[HasSSE2]>;
3084 def : Pat<(loadv2i64 addr:$src),
3085           (MOVUPSrm addr:$src)>, Requires<[HasSSE2]>;
3086
3087 def : Pat<(alignedstore (v2i64 VR128:$src), addr:$dst),
3088           (MOVAPSmr addr:$dst, VR128:$src)>, Requires<[HasSSE2]>;
3089 def : Pat<(alignedstore (v4i32 VR128:$src), addr:$dst),
3090           (MOVAPSmr addr:$dst, VR128:$src)>, Requires<[HasSSE2]>;
3091 def : Pat<(alignedstore (v8i16 VR128:$src), addr:$dst),
3092           (MOVAPSmr addr:$dst, VR128:$src)>, Requires<[HasSSE2]>;
3093 def : Pat<(alignedstore (v16i8 VR128:$src), addr:$dst),
3094           (MOVAPSmr addr:$dst, VR128:$src)>, Requires<[HasSSE2]>;
3095 def : Pat<(store (v2i64 VR128:$src), addr:$dst),
3096           (MOVUPSmr addr:$dst, VR128:$src)>, Requires<[HasSSE2]>;
3097 def : Pat<(store (v4i32 VR128:$src), addr:$dst),
3098           (MOVUPSmr addr:$dst, VR128:$src)>, Requires<[HasSSE2]>;
3099 def : Pat<(store (v8i16 VR128:$src), addr:$dst),
3100           (MOVUPSmr addr:$dst, VR128:$src)>, Requires<[HasSSE2]>;
3101 def : Pat<(store (v16i8 VR128:$src), addr:$dst),
3102           (MOVUPSmr addr:$dst, VR128:$src)>, Requires<[HasSSE2]>;
3103
3104 //===----------------------------------------------------------------------===//
3105 // SSE4.1 Instructions
3106 //===----------------------------------------------------------------------===//
3107
3108 multiclass sse41_fp_unop_rm<bits<8> opcps, bits<8> opcpd,
3109                             string OpcodeStr,
3110                             Intrinsic V4F32Int,
3111                             Intrinsic V2F64Int> {
3112   // Intrinsic operation, reg.
3113   // Vector intrinsic operation, reg
3114   def PSr_Int : SS4AIi8<opcps, MRMSrcReg,
3115                     (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
3116                     !strconcat(OpcodeStr,
3117                     "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3118                     [(set VR128:$dst, (V4F32Int VR128:$src1, imm:$src2))]>,
3119                     OpSize;
3120
3121   // Vector intrinsic operation, mem
3122   def PSm_Int : SS4AIi8<opcps, MRMSrcMem,
3123                     (outs VR128:$dst), (ins f128mem:$src1, i32i8imm:$src2),
3124                     !strconcat(OpcodeStr,
3125                     "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3126                     [(set VR128:$dst,
3127                           (V4F32Int (memopv4f32 addr:$src1),imm:$src2))]>,
3128                     OpSize;
3129
3130   // Vector intrinsic operation, reg
3131   def PDr_Int : SS4AIi8<opcpd, MRMSrcReg,
3132                     (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
3133                     !strconcat(OpcodeStr,
3134                     "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3135                     [(set VR128:$dst, (V2F64Int VR128:$src1, imm:$src2))]>,
3136                     OpSize;
3137
3138   // Vector intrinsic operation, mem
3139   def PDm_Int : SS4AIi8<opcpd, MRMSrcMem,
3140                     (outs VR128:$dst), (ins f128mem:$src1, i32i8imm:$src2),
3141                     !strconcat(OpcodeStr,
3142                     "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3143                     [(set VR128:$dst,
3144                           (V2F64Int (memopv2f64 addr:$src1),imm:$src2))]>,
3145                     OpSize;
3146 }
3147
3148 let Constraints = "$src1 = $dst" in {
3149 multiclass sse41_fp_binop_rm<bits<8> opcss, bits<8> opcsd,
3150                             string OpcodeStr,
3151                             Intrinsic F32Int,
3152                             Intrinsic F64Int> {
3153   // Intrinsic operation, reg.
3154   def SSr_Int : SS4AIi8<opcss, MRMSrcReg,
3155                     (outs VR128:$dst),
3156                                  (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
3157                     !strconcat(OpcodeStr,
3158                     "ss\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3159                     [(set VR128:$dst,
3160                             (F32Int VR128:$src1, VR128:$src2, imm:$src3))]>,
3161                     OpSize;
3162
3163   // Intrinsic operation, mem.
3164   def SSm_Int : SS4AIi8<opcss, MRMSrcMem,
3165                     (outs VR128:$dst),
3166                                 (ins VR128:$src1, ssmem:$src2, i32i8imm:$src3),
3167                     !strconcat(OpcodeStr,
3168                     "ss\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3169                     [(set VR128:$dst,
3170                          (F32Int VR128:$src1, sse_load_f32:$src2, imm:$src3))]>,
3171                     OpSize;
3172
3173   // Intrinsic operation, reg.
3174   def SDr_Int : SS4AIi8<opcsd, MRMSrcReg,
3175                     (outs VR128:$dst),
3176                             (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
3177                     !strconcat(OpcodeStr,
3178                     "sd\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3179                     [(set VR128:$dst,
3180                             (F64Int VR128:$src1, VR128:$src2, imm:$src3))]>,
3181                     OpSize;
3182
3183   // Intrinsic operation, mem.
3184   def SDm_Int : SS4AIi8<opcsd, MRMSrcMem,
3185                     (outs VR128:$dst),
3186                             (ins VR128:$src1, sdmem:$src2, i32i8imm:$src3),
3187                     !strconcat(OpcodeStr,
3188                     "sd\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3189                     [(set VR128:$dst,
3190                         (F64Int VR128:$src1, sse_load_f64:$src2, imm:$src3))]>,
3191                     OpSize;
3192 }
3193 }
3194
3195 // FP round - roundss, roundps, roundsd, roundpd
3196 defm ROUND  : sse41_fp_unop_rm<0x08, 0x09, "round",
3197                                int_x86_sse41_round_ps, int_x86_sse41_round_pd>;
3198 defm ROUND  : sse41_fp_binop_rm<0x0A, 0x0B, "round",
3199                                int_x86_sse41_round_ss, int_x86_sse41_round_sd>;
3200
3201 // SS41I_unop_rm_int_v16 - SSE 4.1 unary operator whose type is v8i16.
3202 multiclass SS41I_unop_rm_int_v16<bits<8> opc, string OpcodeStr,
3203                                  Intrinsic IntId128> {
3204   def rr128 : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
3205                     (ins VR128:$src),
3206                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3207                     [(set VR128:$dst, (IntId128 VR128:$src))]>, OpSize;
3208   def rm128 : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
3209                      (ins i128mem:$src),
3210                      !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3211                      [(set VR128:$dst,
3212                        (IntId128
3213                        (bitconvert (memopv8i16 addr:$src))))]>, OpSize;
3214 }
3215
3216 defm PHMINPOSUW : SS41I_unop_rm_int_v16 <0x41, "phminposuw",
3217                                          int_x86_sse41_phminposuw>;
3218
3219 /// SS41I_binop_rm_int - Simple SSE 4.1 binary operator
3220 let Constraints = "$src1 = $dst" in {
3221   multiclass SS41I_binop_rm_int<bits<8> opc, string OpcodeStr,
3222                                 Intrinsic IntId128, bit Commutable = 0> {
3223     def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
3224                    (ins VR128:$src1, VR128:$src2),
3225                    !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3226                    [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
3227                    OpSize {
3228       let isCommutable = Commutable;
3229     }
3230     def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
3231                    (ins VR128:$src1, i128mem:$src2),
3232                    !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3233                    [(set VR128:$dst,
3234                      (IntId128 VR128:$src1,
3235                       (bitconvert (memopv16i8 addr:$src2))))]>, OpSize;
3236   }
3237 }
3238
3239 defm PCMPEQQ      : SS41I_binop_rm_int<0x29, "pcmpeqq",
3240                                        int_x86_sse41_pcmpeqq, 1>;
3241 defm PACKUSDW     : SS41I_binop_rm_int<0x2B, "packusdw",
3242                                        int_x86_sse41_packusdw, 0>;
3243 defm PMINSB       : SS41I_binop_rm_int<0x38, "pminsb",
3244                                        int_x86_sse41_pminsb, 1>;
3245 defm PMINSD       : SS41I_binop_rm_int<0x39, "pminsd",
3246                                        int_x86_sse41_pminsd, 1>;
3247 defm PMINUD       : SS41I_binop_rm_int<0x3B, "pminud",
3248                                        int_x86_sse41_pminud, 1>;
3249 defm PMINUW       : SS41I_binop_rm_int<0x3A, "pminuw",
3250                                        int_x86_sse41_pminuw, 1>;
3251 defm PMAXSB       : SS41I_binop_rm_int<0x3C, "pmaxsb",
3252                                        int_x86_sse41_pmaxsb, 1>;
3253 defm PMAXSD       : SS41I_binop_rm_int<0x3D, "pmaxsd",
3254                                        int_x86_sse41_pmaxsd, 1>;
3255 defm PMAXUD       : SS41I_binop_rm_int<0x3F, "pmaxud",
3256                                        int_x86_sse41_pmaxud, 1>;
3257 defm PMAXUW       : SS41I_binop_rm_int<0x3E, "pmaxuw",
3258                                        int_x86_sse41_pmaxuw, 1>;
3259
3260 defm PMULDQ       : SS41I_binop_rm_int<0x28, "pmuldq", int_x86_sse41_pmuldq, 1>;
3261
3262 def : Pat<(v2i64 (X86pcmpeqq VR128:$src1, VR128:$src2)),
3263           (PCMPEQQrr VR128:$src1, VR128:$src2)>;
3264 def : Pat<(v2i64 (X86pcmpeqq VR128:$src1, (memop addr:$src2))),
3265           (PCMPEQQrm VR128:$src1, addr:$src2)>;
3266
3267 /// SS41I_binop_rm_int - Simple SSE 4.1 binary operator
3268 let Constraints = "$src1 = $dst" in {
3269   multiclass SS41I_binop_patint<bits<8> opc, string OpcodeStr, ValueType OpVT,
3270                                 SDNode OpNode, Intrinsic IntId128,
3271                                 bit Commutable = 0> {
3272     def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
3273                    (ins VR128:$src1, VR128:$src2),
3274                    !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3275                    [(set VR128:$dst, (OpNode (OpVT VR128:$src1),
3276                                                    VR128:$src2))]>, OpSize {
3277       let isCommutable = Commutable;
3278     }
3279     def rr_int : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
3280                       (ins VR128:$src1, VR128:$src2),
3281                       !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3282                       [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
3283                       OpSize {
3284       let isCommutable = Commutable;
3285     }
3286     def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
3287                    (ins VR128:$src1, i128mem:$src2),
3288                    !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3289                    [(set VR128:$dst,
3290                      (OpNode VR128:$src1, (memop addr:$src2)))]>, OpSize;
3291     def rm_int : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
3292                        (ins VR128:$src1, i128mem:$src2),
3293                        !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3294                        [(set VR128:$dst,
3295                         (IntId128 VR128:$src1, (memop addr:$src2)))]>,
3296                        OpSize;
3297   }
3298 }
3299 defm PMULLD       : SS41I_binop_patint<0x40, "pmulld", v4i32, mul,
3300                                        int_x86_sse41_pmulld, 1>;
3301
3302 /// SS41I_binop_rmi_int - SSE 4.1 binary operator with 8-bit immediate
3303 let Constraints = "$src1 = $dst" in {
3304   multiclass SS41I_binop_rmi_int<bits<8> opc, string OpcodeStr,
3305                                  Intrinsic IntId128, bit Commutable = 0> {
3306     def rri : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
3307                     (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
3308                     !strconcat(OpcodeStr,
3309                      "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3310                     [(set VR128:$dst,
3311                       (IntId128 VR128:$src1, VR128:$src2, imm:$src3))]>,
3312                     OpSize {
3313       let isCommutable = Commutable;
3314     }
3315     def rmi : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
3316                     (ins VR128:$src1, i128mem:$src2, i32i8imm:$src3),
3317                     !strconcat(OpcodeStr,
3318                      "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3319                     [(set VR128:$dst,
3320                       (IntId128 VR128:$src1,
3321                        (bitconvert (memopv16i8 addr:$src2)), imm:$src3))]>,
3322                     OpSize;
3323   }
3324 }
3325
3326 defm BLENDPS      : SS41I_binop_rmi_int<0x0C, "blendps",
3327                                         int_x86_sse41_blendps, 0>;
3328 defm BLENDPD      : SS41I_binop_rmi_int<0x0D, "blendpd",
3329                                         int_x86_sse41_blendpd, 0>;
3330 defm PBLENDW      : SS41I_binop_rmi_int<0x0E, "pblendw",
3331                                         int_x86_sse41_pblendw, 0>;
3332 defm DPPS         : SS41I_binop_rmi_int<0x40, "dpps",
3333                                         int_x86_sse41_dpps, 1>;
3334 defm DPPD         : SS41I_binop_rmi_int<0x41, "dppd",
3335                                         int_x86_sse41_dppd, 1>;
3336 defm MPSADBW      : SS41I_binop_rmi_int<0x42, "mpsadbw",
3337                                         int_x86_sse41_mpsadbw, 1>;
3338
3339
3340 /// SS41I_ternary_int - SSE 4.1 ternary operator
3341 let Uses = [XMM0], Constraints = "$src1 = $dst" in {
3342   multiclass SS41I_ternary_int<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
3343     def rr0 : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
3344                     (ins VR128:$src1, VR128:$src2),
3345                     !strconcat(OpcodeStr,
3346                      "\t{%xmm0, $src2, $dst|$dst, $src2, %xmm0}"),
3347                     [(set VR128:$dst, (IntId VR128:$src1, VR128:$src2, XMM0))]>,
3348                     OpSize;
3349
3350     def rm0 : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
3351                     (ins VR128:$src1, i128mem:$src2),
3352                     !strconcat(OpcodeStr,
3353                      "\t{%xmm0, $src2, $dst|$dst, $src2, %xmm0}"),
3354                     [(set VR128:$dst,
3355                       (IntId VR128:$src1,
3356                        (bitconvert (memopv16i8 addr:$src2)), XMM0))]>, OpSize;
3357   }
3358 }
3359
3360 defm BLENDVPD     : SS41I_ternary_int<0x15, "blendvpd", int_x86_sse41_blendvpd>;
3361 defm BLENDVPS     : SS41I_ternary_int<0x14, "blendvps", int_x86_sse41_blendvps>;
3362 defm PBLENDVB     : SS41I_ternary_int<0x10, "pblendvb", int_x86_sse41_pblendvb>;
3363
3364
3365 multiclass SS41I_binop_rm_int8<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
3366   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3367                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3368                  [(set VR128:$dst, (IntId VR128:$src))]>, OpSize;
3369
3370   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
3371                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3372        [(set VR128:$dst,
3373          (IntId (bitconvert (v2i64 (scalar_to_vector (loadi64 addr:$src))))))]>,
3374        OpSize;
3375 }
3376
3377 defm PMOVSXBW   : SS41I_binop_rm_int8<0x20, "pmovsxbw", int_x86_sse41_pmovsxbw>;
3378 defm PMOVSXWD   : SS41I_binop_rm_int8<0x23, "pmovsxwd", int_x86_sse41_pmovsxwd>;
3379 defm PMOVSXDQ   : SS41I_binop_rm_int8<0x25, "pmovsxdq", int_x86_sse41_pmovsxdq>;
3380 defm PMOVZXBW   : SS41I_binop_rm_int8<0x30, "pmovzxbw", int_x86_sse41_pmovzxbw>;
3381 defm PMOVZXWD   : SS41I_binop_rm_int8<0x33, "pmovzxwd", int_x86_sse41_pmovzxwd>;
3382 defm PMOVZXDQ   : SS41I_binop_rm_int8<0x35, "pmovzxdq", int_x86_sse41_pmovzxdq>;
3383
3384 // Common patterns involving scalar load.
3385 def : Pat<(int_x86_sse41_pmovsxbw (vzmovl_v2i64 addr:$src)),
3386           (PMOVSXBWrm addr:$src)>, Requires<[HasSSE41]>;
3387 def : Pat<(int_x86_sse41_pmovsxbw (vzload_v2i64 addr:$src)),
3388           (PMOVSXBWrm addr:$src)>, Requires<[HasSSE41]>;
3389
3390 def : Pat<(int_x86_sse41_pmovsxwd (vzmovl_v2i64 addr:$src)),
3391           (PMOVSXWDrm addr:$src)>, Requires<[HasSSE41]>;
3392 def : Pat<(int_x86_sse41_pmovsxwd (vzload_v2i64 addr:$src)),
3393           (PMOVSXWDrm addr:$src)>, Requires<[HasSSE41]>;
3394
3395 def : Pat<(int_x86_sse41_pmovsxdq (vzmovl_v2i64 addr:$src)),
3396           (PMOVSXDQrm addr:$src)>, Requires<[HasSSE41]>;
3397 def : Pat<(int_x86_sse41_pmovsxdq (vzload_v2i64 addr:$src)),
3398           (PMOVSXDQrm addr:$src)>, Requires<[HasSSE41]>;
3399
3400 def : Pat<(int_x86_sse41_pmovzxbw (vzmovl_v2i64 addr:$src)),
3401           (PMOVZXBWrm addr:$src)>, Requires<[HasSSE41]>;
3402 def : Pat<(int_x86_sse41_pmovzxbw (vzload_v2i64 addr:$src)),
3403           (PMOVZXBWrm addr:$src)>, Requires<[HasSSE41]>;
3404
3405 def : Pat<(int_x86_sse41_pmovzxwd (vzmovl_v2i64 addr:$src)),
3406           (PMOVZXWDrm addr:$src)>, Requires<[HasSSE41]>;
3407 def : Pat<(int_x86_sse41_pmovzxwd (vzload_v2i64 addr:$src)),
3408           (PMOVZXWDrm addr:$src)>, Requires<[HasSSE41]>;
3409
3410 def : Pat<(int_x86_sse41_pmovzxdq (vzmovl_v2i64 addr:$src)),
3411           (PMOVZXDQrm addr:$src)>, Requires<[HasSSE41]>;
3412 def : Pat<(int_x86_sse41_pmovzxdq (vzload_v2i64 addr:$src)),
3413           (PMOVZXDQrm addr:$src)>, Requires<[HasSSE41]>;
3414
3415
3416 multiclass SS41I_binop_rm_int4<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
3417   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3418                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3419                  [(set VR128:$dst, (IntId VR128:$src))]>, OpSize;
3420
3421   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
3422                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3423        [(set VR128:$dst,
3424          (IntId (bitconvert (v4i32 (scalar_to_vector (loadi32 addr:$src))))))]>,
3425           OpSize;
3426 }
3427
3428 defm PMOVSXBD   : SS41I_binop_rm_int4<0x21, "pmovsxbd", int_x86_sse41_pmovsxbd>;
3429 defm PMOVSXWQ   : SS41I_binop_rm_int4<0x24, "pmovsxwq", int_x86_sse41_pmovsxwq>;
3430 defm PMOVZXBD   : SS41I_binop_rm_int4<0x31, "pmovzxbd", int_x86_sse41_pmovzxbd>;
3431 defm PMOVZXWQ   : SS41I_binop_rm_int4<0x34, "pmovzxwq", int_x86_sse41_pmovzxwq>;
3432
3433 // Common patterns involving scalar load
3434 def : Pat<(int_x86_sse41_pmovsxbd (vzmovl_v4i32 addr:$src)),
3435           (PMOVSXBDrm addr:$src)>, Requires<[HasSSE41]>;
3436 def : Pat<(int_x86_sse41_pmovsxwq (vzmovl_v4i32 addr:$src)),
3437           (PMOVSXWQrm addr:$src)>, Requires<[HasSSE41]>;
3438
3439 def : Pat<(int_x86_sse41_pmovzxbd (vzmovl_v4i32 addr:$src)),
3440           (PMOVZXBDrm addr:$src)>, Requires<[HasSSE41]>;
3441 def : Pat<(int_x86_sse41_pmovzxwq (vzmovl_v4i32 addr:$src)),
3442           (PMOVZXWQrm addr:$src)>, Requires<[HasSSE41]>;
3443
3444
3445 multiclass SS41I_binop_rm_int2<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
3446   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3447                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3448                  [(set VR128:$dst, (IntId VR128:$src))]>, OpSize;
3449
3450   // Expecting a i16 load any extended to i32 value.
3451   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i16mem:$src),
3452                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3453                  [(set VR128:$dst, (IntId (bitconvert
3454                      (v4i32 (scalar_to_vector (loadi16_anyext addr:$src))))))]>,
3455                  OpSize;
3456 }
3457
3458 defm PMOVSXBQ   : SS41I_binop_rm_int2<0x22, "pmovsxbq", int_x86_sse41_pmovsxbq>;
3459 defm PMOVZXBQ   : SS41I_binop_rm_int2<0x32, "pmovzxbq", int_x86_sse41_pmovzxbq>;
3460
3461 // Common patterns involving scalar load
3462 def : Pat<(int_x86_sse41_pmovsxbq
3463             (bitconvert (v4i32 (X86vzmovl
3464                              (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
3465           (PMOVSXBQrm addr:$src)>, Requires<[HasSSE41]>;
3466
3467 def : Pat<(int_x86_sse41_pmovzxbq
3468             (bitconvert (v4i32 (X86vzmovl
3469                              (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
3470           (PMOVZXBQrm addr:$src)>, Requires<[HasSSE41]>;
3471
3472
3473 /// SS41I_binop_ext8 - SSE 4.1 extract 8 bits to 32 bit reg or 8 bit mem
3474 multiclass SS41I_extract8<bits<8> opc, string OpcodeStr> {
3475   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
3476                  (ins VR128:$src1, i32i8imm:$src2),
3477                  !strconcat(OpcodeStr,
3478                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3479                  [(set GR32:$dst, (X86pextrb (v16i8 VR128:$src1), imm:$src2))]>,
3480                  OpSize;
3481   def mr : SS4AIi8<opc, MRMDestMem, (outs),
3482                  (ins i8mem:$dst, VR128:$src1, i32i8imm:$src2),
3483                  !strconcat(OpcodeStr,
3484                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3485                  []>, OpSize;
3486 // FIXME:
3487 // There's an AssertZext in the way of writing the store pattern
3488 // (store (i8 (trunc (X86pextrb (v16i8 VR128:$src1), imm:$src2))), addr:$dst)
3489 }
3490
3491 defm PEXTRB      : SS41I_extract8<0x14, "pextrb">;
3492
3493
3494 /// SS41I_extract16 - SSE 4.1 extract 16 bits to memory destination
3495 multiclass SS41I_extract16<bits<8> opc, string OpcodeStr> {
3496   def mr : SS4AIi8<opc, MRMDestMem, (outs),
3497                  (ins i16mem:$dst, VR128:$src1, i32i8imm:$src2),
3498                  !strconcat(OpcodeStr,
3499                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3500                  []>, OpSize;
3501 // FIXME:
3502 // There's an AssertZext in the way of writing the store pattern
3503 // (store (i16 (trunc (X86pextrw (v16i8 VR128:$src1), imm:$src2))), addr:$dst)
3504 }
3505
3506 defm PEXTRW      : SS41I_extract16<0x15, "pextrw">;
3507
3508
3509 /// SS41I_extract32 - SSE 4.1 extract 32 bits to int reg or memory destination
3510 multiclass SS41I_extract32<bits<8> opc, string OpcodeStr> {
3511   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
3512                  (ins VR128:$src1, i32i8imm:$src2),
3513                  !strconcat(OpcodeStr,
3514                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3515                  [(set GR32:$dst,
3516                   (extractelt (v4i32 VR128:$src1), imm:$src2))]>, OpSize;
3517   def mr : SS4AIi8<opc, MRMDestMem, (outs),
3518                  (ins i32mem:$dst, VR128:$src1, i32i8imm:$src2),
3519                  !strconcat(OpcodeStr,
3520                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3521                  [(store (extractelt (v4i32 VR128:$src1), imm:$src2),
3522                           addr:$dst)]>, OpSize;
3523 }
3524
3525 defm PEXTRD      : SS41I_extract32<0x16, "pextrd">;
3526
3527
3528 /// SS41I_extractf32 - SSE 4.1 extract 32 bits fp value to int reg or memory
3529 /// destination
3530 multiclass SS41I_extractf32<bits<8> opc, string OpcodeStr> {
3531   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
3532                  (ins VR128:$src1, i32i8imm:$src2),
3533                  !strconcat(OpcodeStr,
3534                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3535                  [(set GR32:$dst,
3536                     (extractelt (bc_v4i32 (v4f32 VR128:$src1)), imm:$src2))]>,
3537            OpSize;
3538   def mr : SS4AIi8<opc, MRMDestMem, (outs),
3539                  (ins f32mem:$dst, VR128:$src1, i32i8imm:$src2),
3540                  !strconcat(OpcodeStr,
3541                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3542                  [(store (extractelt (bc_v4i32 (v4f32 VR128:$src1)), imm:$src2),
3543                           addr:$dst)]>, OpSize;
3544 }
3545
3546 defm EXTRACTPS   : SS41I_extractf32<0x17, "extractps">;
3547
3548 // Also match an EXTRACTPS store when the store is done as f32 instead of i32.
3549 def : Pat<(store (f32 (bitconvert (extractelt (bc_v4i32 (v4f32 VR128:$src1)),
3550                                               imm:$src2))),
3551                  addr:$dst),
3552           (EXTRACTPSmr addr:$dst, VR128:$src1, imm:$src2)>,
3553          Requires<[HasSSE41]>;
3554
3555 let Constraints = "$src1 = $dst" in {
3556   multiclass SS41I_insert8<bits<8> opc, string OpcodeStr> {
3557     def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
3558                    (ins VR128:$src1, GR32:$src2, i32i8imm:$src3),
3559                    !strconcat(OpcodeStr,
3560                     "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3561                    [(set VR128:$dst,
3562                      (X86pinsrb VR128:$src1, GR32:$src2, imm:$src3))]>, OpSize;
3563     def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
3564                    (ins VR128:$src1, i8mem:$src2, i32i8imm:$src3),
3565                    !strconcat(OpcodeStr,
3566                     "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3567                    [(set VR128:$dst,
3568                      (X86pinsrb VR128:$src1, (extloadi8 addr:$src2),
3569                                 imm:$src3))]>, OpSize;
3570   }
3571 }
3572
3573 defm PINSRB      : SS41I_insert8<0x20, "pinsrb">;
3574
3575 let Constraints = "$src1 = $dst" in {
3576   multiclass SS41I_insert32<bits<8> opc, string OpcodeStr> {
3577     def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
3578                    (ins VR128:$src1, GR32:$src2, i32i8imm:$src3),
3579                    !strconcat(OpcodeStr,
3580                     "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3581                    [(set VR128:$dst,
3582                      (v4i32 (insertelt VR128:$src1, GR32:$src2, imm:$src3)))]>,
3583                    OpSize;
3584     def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
3585                    (ins VR128:$src1, i32mem:$src2, i32i8imm:$src3),
3586                    !strconcat(OpcodeStr,
3587                     "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3588                    [(set VR128:$dst,
3589                      (v4i32 (insertelt VR128:$src1, (loadi32 addr:$src2),
3590                                        imm:$src3)))]>, OpSize;
3591   }
3592 }
3593
3594 defm PINSRD      : SS41I_insert32<0x22, "pinsrd">;
3595
3596 // insertps has a few different modes, there's the first two here below which
3597 // are optimized inserts that won't zero arbitrary elements in the destination
3598 // vector. The next one matches the intrinsic and could zero arbitrary elements
3599 // in the target vector.
3600 let Constraints = "$src1 = $dst" in {
3601   multiclass SS41I_insertf32<bits<8> opc, string OpcodeStr> {
3602     def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
3603                    (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
3604                    !strconcat(OpcodeStr,
3605                     "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3606                    [(set VR128:$dst,
3607                      (X86insrtps VR128:$src1, VR128:$src2, imm:$src3))]>, OpSize;
3608     def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
3609                    (ins VR128:$src1, f32mem:$src2, i32i8imm:$src3),
3610                    !strconcat(OpcodeStr,
3611                     "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3612                    [(set VR128:$dst,
3613                      (X86insrtps VR128:$src1,
3614                                 (v4f32 (scalar_to_vector (loadf32 addr:$src2))),
3615                                  imm:$src3))]>, OpSize;
3616   }
3617 }
3618
3619 defm INSERTPS    : SS41I_insertf32<0x21, "insertps">;
3620
3621 def : Pat<(int_x86_sse41_insertps VR128:$src1, VR128:$src2, imm:$src3),
3622           (INSERTPSrr VR128:$src1, VR128:$src2, imm:$src3)>;
3623
3624 // ptest instruction we'll lower to this in X86ISelLowering primarily from
3625 // the intel intrinsic that corresponds to this.
3626 let Defs = [EFLAGS] in {
3627 def PTESTrr : SS48I<0x17, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
3628                     "ptest \t{$src2, $src1|$src1, $src2}",
3629                     [(X86ptest VR128:$src1, VR128:$src2),
3630                       (implicit EFLAGS)]>, OpSize;
3631 def PTESTrm : SS48I<0x17, MRMSrcMem, (outs), (ins VR128:$src1, i128mem:$src2),
3632                     "ptest \t{$src2, $src1|$src1, $src2}",
3633                     [(X86ptest VR128:$src1, (load addr:$src2)),
3634                         (implicit EFLAGS)]>, OpSize;
3635 }
3636
3637 def MOVNTDQArm : SS48I<0x2A, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3638                        "movntdqa\t{$src, $dst|$dst, $src}",
3639                        [(set VR128:$dst, (int_x86_sse41_movntdqa addr:$src))]>;
3640
3641 /// SS42I_binop_rm_int - Simple SSE 4.2 binary operator
3642 let Constraints = "$src1 = $dst" in {
3643   multiclass SS42I_binop_rm_int<bits<8> opc, string OpcodeStr,
3644                                 Intrinsic IntId128, bit Commutable = 0> {
3645     def rr : SS428I<opc, MRMSrcReg, (outs VR128:$dst),
3646                    (ins VR128:$src1, VR128:$src2),
3647                    !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3648                    [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
3649                    OpSize {
3650       let isCommutable = Commutable;
3651     }
3652     def rm : SS428I<opc, MRMSrcMem, (outs VR128:$dst),
3653                    (ins VR128:$src1, i128mem:$src2),
3654                    !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3655                    [(set VR128:$dst,
3656                      (IntId128 VR128:$src1,
3657                       (bitconvert (memopv16i8 addr:$src2))))]>, OpSize;
3658   }
3659 }
3660
3661 defm PCMPGTQ      : SS42I_binop_rm_int<0x37, "pcmpgtq", int_x86_sse42_pcmpgtq>;
3662
3663 def : Pat<(v2i64 (X86pcmpgtq VR128:$src1, VR128:$src2)),
3664           (PCMPGTQrr VR128:$src1, VR128:$src2)>;
3665 def : Pat<(v2i64 (X86pcmpgtq VR128:$src1, (memop addr:$src2))),
3666           (PCMPGTQrm VR128:$src1, addr:$src2)>;