lib/Target/X86/X86InstrSSE.td

   1 //====- X86InstrSSE.td - Describe the X86 Instruction Set --*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the X86 SSE instruction set, defining the instructions,
  11 // and properties of the instructions which are needed for code generation,
  12 // machine code emission, and analysis.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16
  17 //===----------------------------------------------------------------------===//
  18 // SSE 1 & 2 Instructions Classes
  19 //===----------------------------------------------------------------------===//
  20
  21 /// sse12_fp_scalar - SSE 1 & 2 scalar instructions class
  22 multiclass sse12_fp_scalar<bits<8> opc, string OpcodeStr, SDNode OpNode,
  23                            RegisterClass RC, X86MemOperand x86memop,
  24                            bit Is2Addr = 1> {
  25   let isCommutable = 1 in {
  26     def rr : SI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
  27        !if(Is2Addr,
  28            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
  29            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  30        [(set RC:$dst, (OpNode RC:$src1, RC:$src2))]>;
  31   }
  32   def rm : SI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
  33        !if(Is2Addr,
  34            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
  35            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  36        [(set RC:$dst, (OpNode RC:$src1, (load addr:$src2)))]>;
  37 }
  38
  39 /// sse12_fp_scalar_int - SSE 1 & 2 scalar instructions intrinsics class
  40 multiclass sse12_fp_scalar_int<bits<8> opc, string OpcodeStr, RegisterClass RC,
  41                              string asm, string SSEVer, string FPSizeStr,
  42                              Operand memopr, ComplexPattern mem_cpat,
  43                              bit Is2Addr = 1> {
  44   def rr_Int : SI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
  45        !if(Is2Addr,
  46            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
  47            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  48        [(set RC:$dst, (!cast<Intrinsic>(
  49                  !strconcat("int_x86_sse", SSEVer, "_", OpcodeStr, FPSizeStr))
  50              RC:$src1, RC:$src2))]>;
  51   def rm_Int : SI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, memopr:$src2),
  52        !if(Is2Addr,
  53            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
  54            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  55        [(set RC:$dst, (!cast<Intrinsic>(!strconcat("int_x86_sse",
  56                                           SSEVer, "_", OpcodeStr, FPSizeStr))
  57              RC:$src1, mem_cpat:$src2))]>;
  58 }
  59
  60 /// sse12_fp_packed - SSE 1 & 2 packed instructions class
  61 multiclass sse12_fp_packed<bits<8> opc, string OpcodeStr, SDNode OpNode,
  62                            RegisterClass RC, ValueType vt,
  63                            X86MemOperand x86memop, PatFrag mem_frag,
  64                            Domain d, bit Is2Addr = 1> {
  65   let isCommutable = 1 in
  66     def rr : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
  67        !if(Is2Addr,
  68            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
  69            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  70        [(set RC:$dst, (vt (OpNode RC:$src1, RC:$src2)))], d>;
  71   let mayLoad = 1 in
  72     def rm : PI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
  73        !if(Is2Addr,
  74            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
  75            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  76        [(set RC:$dst, (OpNode RC:$src1, (mem_frag addr:$src2)))], d>;
  77 }
  78
  79 /// sse12_fp_packed_logical_rm - SSE 1 & 2 packed instructions class
  80 multiclass sse12_fp_packed_logical_rm<bits<8> opc, RegisterClass RC, Domain d,
  81                                       string OpcodeStr, X86MemOperand x86memop,
  82                                       list<dag> pat_rr, list<dag> pat_rm,
  83                                       bit Is2Addr = 1,
  84                                       bit rr_hasSideEffects = 0> {
  85   let isCommutable = 1, neverHasSideEffects = rr_hasSideEffects in
  86     def rr : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
  87        !if(Is2Addr,
  88            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
  89            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  90        pat_rr, d>;
  91   def rm : PI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
  92        !if(Is2Addr,
  93            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
  94            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  95        pat_rm, d>;
  96 }
  97
  98 /// sse12_fp_packed_int - SSE 1 & 2 packed instructions intrinsics class
  99 multiclass sse12_fp_packed_int<bits<8> opc, string OpcodeStr, RegisterClass RC,
 100                            string asm, string SSEVer, string FPSizeStr,
 101                            X86MemOperand x86memop, PatFrag mem_frag,
 102                            Domain d, bit Is2Addr = 1> {
 103   def rr_Int : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
 104        !if(Is2Addr,
 105            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
 106            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 107            [(set RC:$dst, (!cast<Intrinsic>(
 108                      !strconcat("int_x86_", SSEVer, "_", OpcodeStr, FPSizeStr))
 109                  RC:$src1, RC:$src2))], d>;
 110   def rm_Int : PI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1,x86memop:$src2),
 111        !if(Is2Addr,
 112            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
 113            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 114        [(set RC:$dst, (!cast<Intrinsic>(
 115                      !strconcat("int_x86_", SSEVer, "_", OpcodeStr, FPSizeStr))
 116              RC:$src1, (mem_frag addr:$src2)))], d>;
 117 }
 118
 119 //===----------------------------------------------------------------------===//
 120 //  Non-instruction patterns
 121 //===----------------------------------------------------------------------===//
 122
 123 // A vector extract of the first f32/f64 position is a subregister copy
 124 def : Pat<(f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
 125           (f32 (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
 126 def : Pat<(f64 (vector_extract (v2f64 VR128:$src), (iPTR 0))),
 127           (f64 (EXTRACT_SUBREG (v2f64 VR128:$src), sub_sd))>;
 128
 129 // A 128-bit subvector extract from the first 256-bit vector position
 130 // is a subregister copy that needs no instruction.
 131 def : Pat<(v4i32 (extract_subvector (v8i32 VR256:$src), (i32 0))),
 132           (v4i32 (EXTRACT_SUBREG (v8i32 VR256:$src), sub_xmm))>;
 133 def : Pat<(v4f32 (extract_subvector (v8f32 VR256:$src), (i32 0))),
 134           (v4f32 (EXTRACT_SUBREG (v8f32 VR256:$src), sub_xmm))>;
 135
 136 def : Pat<(v2i64 (extract_subvector (v4i64 VR256:$src), (i32 0))),
 137           (v2i64 (EXTRACT_SUBREG (v4i64 VR256:$src), sub_xmm))>;
 138 def : Pat<(v2f64 (extract_subvector (v4f64 VR256:$src), (i32 0))),
 139           (v2f64 (EXTRACT_SUBREG (v4f64 VR256:$src), sub_xmm))>;
 140
 141 def : Pat<(v8i16 (extract_subvector (v16i16 VR256:$src), (i32 0))),
 142           (v8i16 (EXTRACT_SUBREG (v16i16 VR256:$src), sub_xmm))>;
 143 def : Pat<(v16i8 (extract_subvector (v32i8 VR256:$src), (i32 0))),
 144           (v16i8 (EXTRACT_SUBREG (v32i8 VR256:$src), sub_xmm))>;
 145
 146 // A 128-bit subvector insert to the first 256-bit vector position
 147 // is a subregister copy that needs no instruction.
 148 def : Pat<(insert_subvector undef, (v2i64 VR128:$src), (i32 0)),
 149           (INSERT_SUBREG (v4i64 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 150 def : Pat<(insert_subvector undef, (v2f64 VR128:$src), (i32 0)),
 151           (INSERT_SUBREG (v4f64 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 152 def : Pat<(insert_subvector undef, (v4i32 VR128:$src), (i32 0)),
 153           (INSERT_SUBREG (v8i32 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 154 def : Pat<(insert_subvector undef, (v4f32 VR128:$src), (i32 0)),
 155           (INSERT_SUBREG (v8f32 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 156 def : Pat<(insert_subvector undef, (v8i16 VR128:$src), (i32 0)),
 157           (INSERT_SUBREG (v16i16 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 158 def : Pat<(insert_subvector undef, (v16i8 VR128:$src), (i32 0)),
 159           (INSERT_SUBREG (v32i8 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 160
 161 // Implicitly promote a 32-bit scalar to a vector.
 162 def : Pat<(v4f32 (scalar_to_vector FR32:$src)),
 163           (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FR32:$src, sub_ss)>;
 164 def : Pat<(v8f32 (scalar_to_vector FR32:$src)),
 165           (INSERT_SUBREG (v8f32 (IMPLICIT_DEF)), FR32:$src, sub_ss)>;
 166 // Implicitly promote a 64-bit scalar to a vector.
 167 def : Pat<(v2f64 (scalar_to_vector FR64:$src)),
 168           (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FR64:$src, sub_sd)>;
 169 def : Pat<(v4f64 (scalar_to_vector FR64:$src)),
 170           (INSERT_SUBREG (v4f64 (IMPLICIT_DEF)), FR64:$src, sub_sd)>;
 171
 172 // Bitcasts between 128-bit vector types. Return the original type since
 173 // no instruction is needed for the conversion
 174 let Predicates = [HasXMMInt] in {
 175   def : Pat<(v2i64 (bitconvert (v4i32 VR128:$src))), (v2i64 VR128:$src)>;
 176   def : Pat<(v2i64 (bitconvert (v8i16 VR128:$src))), (v2i64 VR128:$src)>;
 177   def : Pat<(v2i64 (bitconvert (v16i8 VR128:$src))), (v2i64 VR128:$src)>;
 178   def : Pat<(v2i64 (bitconvert (v2f64 VR128:$src))), (v2i64 VR128:$src)>;
 179   def : Pat<(v2i64 (bitconvert (v4f32 VR128:$src))), (v2i64 VR128:$src)>;
 180   def : Pat<(v4i32 (bitconvert (v2i64 VR128:$src))), (v4i32 VR128:$src)>;
 181   def : Pat<(v4i32 (bitconvert (v8i16 VR128:$src))), (v4i32 VR128:$src)>;
 182   def : Pat<(v4i32 (bitconvert (v16i8 VR128:$src))), (v4i32 VR128:$src)>;
 183   def : Pat<(v4i32 (bitconvert (v2f64 VR128:$src))), (v4i32 VR128:$src)>;
 184   def : Pat<(v4i32 (bitconvert (v4f32 VR128:$src))), (v4i32 VR128:$src)>;
 185   def : Pat<(v8i16 (bitconvert (v2i64 VR128:$src))), (v8i16 VR128:$src)>;
 186   def : Pat<(v8i16 (bitconvert (v4i32 VR128:$src))), (v8i16 VR128:$src)>;
 187   def : Pat<(v8i16 (bitconvert (v16i8 VR128:$src))), (v8i16 VR128:$src)>;
 188   def : Pat<(v8i16 (bitconvert (v2f64 VR128:$src))), (v8i16 VR128:$src)>;
 189   def : Pat<(v8i16 (bitconvert (v4f32 VR128:$src))), (v8i16 VR128:$src)>;
 190   def : Pat<(v16i8 (bitconvert (v2i64 VR128:$src))), (v16i8 VR128:$src)>;
 191   def : Pat<(v16i8 (bitconvert (v4i32 VR128:$src))), (v16i8 VR128:$src)>;
 192   def : Pat<(v16i8 (bitconvert (v8i16 VR128:$src))), (v16i8 VR128:$src)>;
 193   def : Pat<(v16i8 (bitconvert (v2f64 VR128:$src))), (v16i8 VR128:$src)>;
 194   def : Pat<(v16i8 (bitconvert (v4f32 VR128:$src))), (v16i8 VR128:$src)>;
 195   def : Pat<(v4f32 (bitconvert (v2i64 VR128:$src))), (v4f32 VR128:$src)>;
 196   def : Pat<(v4f32 (bitconvert (v4i32 VR128:$src))), (v4f32 VR128:$src)>;
 197   def : Pat<(v4f32 (bitconvert (v8i16 VR128:$src))), (v4f32 VR128:$src)>;
 198   def : Pat<(v4f32 (bitconvert (v16i8 VR128:$src))), (v4f32 VR128:$src)>;
 199   def : Pat<(v4f32 (bitconvert (v2f64 VR128:$src))), (v4f32 VR128:$src)>;
 200   def : Pat<(v2f64 (bitconvert (v2i64 VR128:$src))), (v2f64 VR128:$src)>;
 201   def : Pat<(v2f64 (bitconvert (v4i32 VR128:$src))), (v2f64 VR128:$src)>;
 202   def : Pat<(v2f64 (bitconvert (v8i16 VR128:$src))), (v2f64 VR128:$src)>;
 203   def : Pat<(v2f64 (bitconvert (v16i8 VR128:$src))), (v2f64 VR128:$src)>;
 204   def : Pat<(v2f64 (bitconvert (v4f32 VR128:$src))), (v2f64 VR128:$src)>;
 205 }
 206
 207 // Bitcasts between 256-bit vector types. Return the original type since
 208 // no instruction is needed for the conversion
 209 let Predicates = [HasAVX] in {
 210   def : Pat<(v4f64  (bitconvert (v8f32 VR256:$src))),  (v4f64 VR256:$src)>;
 211   def : Pat<(v4f64  (bitconvert (v8i32 VR256:$src))),  (v4f64 VR256:$src)>;
 212   def : Pat<(v4f64  (bitconvert (v4i64 VR256:$src))),  (v4f64 VR256:$src)>;
 213   def : Pat<(v4f64  (bitconvert (v16i16 VR256:$src))), (v4f64 VR256:$src)>;
 214   def : Pat<(v4f64  (bitconvert (v32i8 VR256:$src))),  (v4f64 VR256:$src)>;
 215   def : Pat<(v8f32  (bitconvert (v8i32 VR256:$src))),  (v8f32 VR256:$src)>;
 216   def : Pat<(v8f32  (bitconvert (v4i64 VR256:$src))),  (v8f32 VR256:$src)>;
 217   def : Pat<(v8f32  (bitconvert (v4f64 VR256:$src))),  (v8f32 VR256:$src)>;
 218   def : Pat<(v8f32  (bitconvert (v32i8 VR256:$src))),  (v8f32 VR256:$src)>;
 219   def : Pat<(v8f32  (bitconvert (v16i16 VR256:$src))), (v8f32 VR256:$src)>;
 220   def : Pat<(v4i64  (bitconvert (v8f32 VR256:$src))),  (v4i64 VR256:$src)>;
 221   def : Pat<(v4i64  (bitconvert (v8i32 VR256:$src))),  (v4i64 VR256:$src)>;
 222   def : Pat<(v4i64  (bitconvert (v4f64 VR256:$src))),  (v4i64 VR256:$src)>;
 223   def : Pat<(v4i64  (bitconvert (v32i8 VR256:$src))),  (v4i64 VR256:$src)>;
 224   def : Pat<(v4i64  (bitconvert (v16i16 VR256:$src))), (v4i64 VR256:$src)>;
 225   def : Pat<(v32i8  (bitconvert (v4f64 VR256:$src))),  (v32i8 VR256:$src)>;
 226   def : Pat<(v32i8  (bitconvert (v4i64 VR256:$src))),  (v32i8 VR256:$src)>;
 227   def : Pat<(v32i8  (bitconvert (v8f32 VR256:$src))),  (v32i8 VR256:$src)>;
 228   def : Pat<(v32i8  (bitconvert (v8i32 VR256:$src))),  (v32i8 VR256:$src)>;
 229   def : Pat<(v32i8  (bitconvert (v16i16 VR256:$src))), (v32i8 VR256:$src)>;
 230   def : Pat<(v8i32  (bitconvert (v32i8 VR256:$src))),  (v8i32 VR256:$src)>;
 231   def : Pat<(v8i32  (bitconvert (v16i16 VR256:$src))), (v8i32 VR256:$src)>;
 232   def : Pat<(v8i32  (bitconvert (v8f32 VR256:$src))),  (v8i32 VR256:$src)>;
 233   def : Pat<(v8i32  (bitconvert (v4i64 VR256:$src))),  (v8i32 VR256:$src)>;
 234   def : Pat<(v8i32  (bitconvert (v4f64 VR256:$src))),  (v8i32 VR256:$src)>;
 235   def : Pat<(v16i16 (bitconvert (v8f32 VR256:$src))),  (v16i16 VR256:$src)>;
 236   def : Pat<(v16i16 (bitconvert (v8i32 VR256:$src))),  (v16i16 VR256:$src)>;
 237   def : Pat<(v16i16 (bitconvert (v4i64 VR256:$src))),  (v16i16 VR256:$src)>;
 238   def : Pat<(v16i16 (bitconvert (v4f64 VR256:$src))),  (v16i16 VR256:$src)>;
 239   def : Pat<(v16i16 (bitconvert (v32i8 VR256:$src))),  (v16i16 VR256:$src)>;
 240 }
 241
 242 // Alias instructions that map fld0 to pxor for sse.
 243 // FIXME: Set encoding to pseudo!
 244 let isReMaterializable = 1, isAsCheapAsAMove = 1, isCodeGenOnly = 1,
 245     canFoldAsLoad = 1 in {
 246   def FsFLD0SS : I<0xEF, MRMInitReg, (outs FR32:$dst), (ins), "",
 247                    [(set FR32:$dst, fp32imm0)]>,
 248                    Requires<[HasSSE1]>, TB, OpSize;
 249   def FsFLD0SD : I<0xEF, MRMInitReg, (outs FR64:$dst), (ins), "",
 250                    [(set FR64:$dst, fpimm0)]>,
 251                  Requires<[HasSSE2]>, TB, OpSize;
 252   def VFsFLD0SS : I<0xEF, MRMInitReg, (outs FR32:$dst), (ins), "",
 253                     [(set FR32:$dst, fp32imm0)]>,
 254                     Requires<[HasAVX]>, TB, OpSize, VEX_4V;
 255   def VFsFLD0SD : I<0xEF, MRMInitReg, (outs FR64:$dst), (ins), "",
 256                     [(set FR64:$dst, fpimm0)]>,
 257                     Requires<[HasAVX]>, TB, OpSize, VEX_4V;
 258 }
 259
 260 //===----------------------------------------------------------------------===//
 261 // AVX & SSE - Zero/One Vectors
 262 //===----------------------------------------------------------------------===//
 263
 264 // Alias instruction that maps zero vector to pxor / xorp* for sse.
 265 // This is expanded by ExpandPostRAPseudos to an xorps / vxorps, and then
 266 // swizzled by ExecutionDepsFix to pxor.
 267 // We set canFoldAsLoad because this can be converted to a constant-pool
 268 // load of an all-zeros value if folding it would be beneficial.
 269 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 270     isPseudo = 1, neverHasSideEffects = 1 in {
 271 def V_SET0 : I<0, Pseudo, (outs VR128:$dst), (ins), "", []>;
 272 }
 273
 274 def : Pat<(v4f32 immAllZerosV), (V_SET0)>;
 275 def : Pat<(v2f64 immAllZerosV), (V_SET0)>;
 276 def : Pat<(v4i32 immAllZerosV), (V_SET0)>;
 277 def : Pat<(v2i64 immAllZerosV), (V_SET0)>;
 278 def : Pat<(v8i16 immAllZerosV), (V_SET0)>;
 279 def : Pat<(v16i8 immAllZerosV), (V_SET0)>;
 280
 281
 282 // The same as done above but for AVX.  The 256-bit ISA does not support PI,
 283 // and doesn't need it because on sandy bridge the register is set to zero
 284 // at the rename stage without using any execution unit, so SET0PSY
 285 // and SET0PDY can be used for vector int instructions without penalty
 286 // FIXME: Change encoding to pseudo! This is blocked right now by the x86
 287 // JIT implementatioan, it does not expand the instructions below like
 288 // X86MCInstLower does.
 289 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 290     isCodeGenOnly = 1, Predicates = [HasAVX] in {
 291 def AVX_SET0PSY : PSI<0x57, MRMInitReg, (outs VR256:$dst), (ins), "",
 292                    [(set VR256:$dst, (v8f32 immAllZerosV))]>, VEX_4V;
 293 def AVX_SET0PDY : PDI<0x57, MRMInitReg, (outs VR256:$dst), (ins), "",
 294                    [(set VR256:$dst, (v4f64 immAllZerosV))]>, VEX_4V;
 295 }
 296
 297
 298 // AVX has no support for 256-bit integer instructions, but since the 128-bit
 299 // VPXOR instruction writes zero to its upper part, it's safe build zeros.
 300 def : Pat<(v8i32 immAllZerosV), (SUBREG_TO_REG (i32 0), (V_SET0), sub_xmm)>;
 301 def : Pat<(bc_v8i32 (v8f32 immAllZerosV)),
 302           (SUBREG_TO_REG (i32 0), (V_SET0), sub_xmm)>;
 303
 304 def : Pat<(v4i64 immAllZerosV), (SUBREG_TO_REG (i64 0), (V_SET0), sub_xmm)>;
 305 def : Pat<(bc_v4i64 (v8f32 immAllZerosV)),
 306           (SUBREG_TO_REG (i64 0), (V_SET0), sub_xmm)>;
 307
 308 // We set canFoldAsLoad because this can be converted to a constant-pool
 309 // load of an all-ones value if folding it would be beneficial.
 310 // FIXME: Change encoding to pseudo! This is blocked right now by the x86
 311 // JIT implementation, it does not expand the instructions below like
 312 // X86MCInstLower does.
 313 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 314     isCodeGenOnly = 1, ExeDomain = SSEPackedInt in
 315   def V_SETALLONES : PDI<0x76, MRMInitReg, (outs VR128:$dst), (ins), "",
 316                          [(set VR128:$dst, (v4i32 immAllOnesV))]>;
 317 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 318     isCodeGenOnly = 1, ExeDomain = SSEPackedInt, Predicates = [HasAVX] in
 319   def AVX_SETALLONES : PDI<0x76, MRMInitReg, (outs VR128:$dst), (ins), "",
 320                          [(set VR128:$dst, (v4i32 immAllOnesV))]>, VEX_4V;
 321
 322
 323 //===----------------------------------------------------------------------===//
 324 // SSE 1 & 2 - Move FP Scalar Instructions
 325 //
 326 // Move Instructions. Register-to-register movss/movsd is not used for FR32/64
 327 // register copies because it's a partial register update; FsMOVAPSrr/FsMOVAPDrr
 328 // is used instead. Register-to-register movss/movsd is not modeled as an
 329 // INSERT_SUBREG because INSERT_SUBREG requires that the insert be implementable
 330 // in terms of a copy, and just mentioned, we don't use movss/movsd for copies.
 331 //===----------------------------------------------------------------------===//
 332
 333 class sse12_move_rr<RegisterClass RC, ValueType vt, string asm> :
 334       SI<0x10, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src1, RC:$src2), asm,
 335       [(set (vt VR128:$dst), (movl VR128:$src1, (scalar_to_vector RC:$src2)))]>;
 336
 337 // Loading from memory automatically zeroing upper bits.
 338 class sse12_move_rm<RegisterClass RC, X86MemOperand x86memop,
 339                     PatFrag mem_pat, string OpcodeStr> :
 340       SI<0x10, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
 341          !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
 342                         [(set RC:$dst, (mem_pat addr:$src))]>;
 343
 344 // AVX
 345 def VMOVSSrr : sse12_move_rr<FR32, v4f32,
 346                 "movss\t{$src2, $src1, $dst|$dst, $src1, $src2}">, XS, VEX_4V,
 347                 VEX_LIG;
 348 def VMOVSDrr : sse12_move_rr<FR64, v2f64,
 349                 "movsd\t{$src2, $src1, $dst|$dst, $src1, $src2}">, XD, VEX_4V,
 350                 VEX_LIG;
 351
 352 // For the disassembler
 353 let isCodeGenOnly = 1 in {
 354   def VMOVSSrr_REV : SI<0x11, MRMDestReg, (outs VR128:$dst),
 355                         (ins VR128:$src1, FR32:$src2),
 356                         "movss\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
 357                         XS, VEX_4V, VEX_LIG;
 358   def VMOVSDrr_REV : SI<0x11, MRMDestReg, (outs VR128:$dst),
 359                         (ins VR128:$src1, FR64:$src2),
 360                         "movsd\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
 361                         XD, VEX_4V, VEX_LIG;
 362 }
 363
 364 let canFoldAsLoad = 1, isReMaterializable = 1 in {
 365   def VMOVSSrm : sse12_move_rm<FR32, f32mem, loadf32, "movss">, XS, VEX,
 366                  VEX_LIG;
 367   let AddedComplexity = 20 in
 368     def VMOVSDrm : sse12_move_rm<FR64, f64mem, loadf64, "movsd">, XD, VEX,
 369                    VEX_LIG;
 370 }
 371
 372 def VMOVSSmr : SI<0x11, MRMDestMem, (outs), (ins f32mem:$dst, FR32:$src),
 373                   "movss\t{$src, $dst|$dst, $src}",
 374                   [(store FR32:$src, addr:$dst)]>, XS, VEX, VEX_LIG;
 375 def VMOVSDmr : SI<0x11, MRMDestMem, (outs), (ins f64mem:$dst, FR64:$src),
 376                   "movsd\t{$src, $dst|$dst, $src}",
 377                   [(store FR64:$src, addr:$dst)]>, XD, VEX, VEX_LIG;
 378
 379 // SSE1 & 2
 380 let Constraints = "$src1 = $dst" in {
 381   def MOVSSrr : sse12_move_rr<FR32, v4f32,
 382                           "movss\t{$src2, $dst|$dst, $src2}">, XS;
 383   def MOVSDrr : sse12_move_rr<FR64, v2f64,
 384                           "movsd\t{$src2, $dst|$dst, $src2}">, XD;
 385
 386   // For the disassembler
 387   let isCodeGenOnly = 1 in {
 388     def MOVSSrr_REV : SI<0x11, MRMDestReg, (outs VR128:$dst),
 389                          (ins VR128:$src1, FR32:$src2),
 390                          "movss\t{$src2, $dst|$dst, $src2}", []>, XS;
 391     def MOVSDrr_REV : SI<0x11, MRMDestReg, (outs VR128:$dst),
 392                          (ins VR128:$src1, FR64:$src2),
 393                          "movsd\t{$src2, $dst|$dst, $src2}", []>, XD;
 394   }
 395 }
 396
 397 let canFoldAsLoad = 1, isReMaterializable = 1 in {
 398   def MOVSSrm : sse12_move_rm<FR32, f32mem, loadf32, "movss">, XS;
 399
 400   let AddedComplexity = 20 in
 401     def MOVSDrm : sse12_move_rm<FR64, f64mem, loadf64, "movsd">, XD;
 402 }
 403
 404 def MOVSSmr : SSI<0x11, MRMDestMem, (outs), (ins f32mem:$dst, FR32:$src),
 405                   "movss\t{$src, $dst|$dst, $src}",
 406                   [(store FR32:$src, addr:$dst)]>;
 407 def MOVSDmr : SDI<0x11, MRMDestMem, (outs), (ins f64mem:$dst, FR64:$src),
 408                   "movsd\t{$src, $dst|$dst, $src}",
 409                   [(store FR64:$src, addr:$dst)]>;
 410
 411 // Patterns
 412 let Predicates = [HasSSE1] in {
 413   let AddedComplexity = 15 in {
 414   // Extract the low 32-bit value from one vector and insert it into another.
 415   def : Pat<(v4f32 (movl VR128:$src1, VR128:$src2)),
 416             (MOVSSrr (v4f32 VR128:$src1),
 417                      (EXTRACT_SUBREG (v4f32 VR128:$src2), sub_ss))>;
 418   def : Pat<(v4i32 (movl VR128:$src1, VR128:$src2)),
 419             (MOVSSrr (v4i32 VR128:$src1),
 420                      (EXTRACT_SUBREG (v4i32 VR128:$src2), sub_ss))>;
 421
 422   // Move scalar to XMM zero-extended, zeroing a VR128 then do a
 423   // MOVSS to the lower bits.
 424   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector FR32:$src)))),
 425             (MOVSSrr (v4f32 (V_SET0)), FR32:$src)>;
 426   def : Pat<(v4f32 (X86vzmovl (v4f32 VR128:$src))),
 427             (MOVSSrr (v4f32 (V_SET0)),
 428                      (f32 (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss)))>;
 429   def : Pat<(v4i32 (X86vzmovl (v4i32 VR128:$src))),
 430             (MOVSSrr (v4i32 (V_SET0)),
 431                      (EXTRACT_SUBREG (v4i32 VR128:$src), sub_ss))>;
 432   }
 433
 434   let AddedComplexity = 20 in {
 435   // MOVSSrm zeros the high parts of the register; represent this
 436   // with SUBREG_TO_REG.
 437   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector (loadf32 addr:$src))))),
 438             (SUBREG_TO_REG (i32 0), (MOVSSrm addr:$src), sub_ss)>;
 439   def : Pat<(v4f32 (scalar_to_vector (loadf32 addr:$src))),
 440             (SUBREG_TO_REG (i32 0), (MOVSSrm addr:$src), sub_ss)>;
 441   def : Pat<(v4f32 (X86vzmovl (loadv4f32 addr:$src))),
 442             (SUBREG_TO_REG (i32 0), (MOVSSrm addr:$src), sub_ss)>;
 443   }
 444
 445   // Extract and store.
 446   def : Pat<(store (f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
 447                    addr:$dst),
 448             (MOVSSmr addr:$dst,
 449                      (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
 450
 451   // Shuffle with MOVSS
 452   def : Pat<(v4f32 (X86Movss VR128:$src1, (scalar_to_vector FR32:$src2))),
 453             (MOVSSrr VR128:$src1, FR32:$src2)>;
 454   def : Pat<(v4i32 (X86Movss VR128:$src1, VR128:$src2)),
 455             (MOVSSrr (v4i32 VR128:$src1),
 456                      (EXTRACT_SUBREG (v4i32 VR128:$src2), sub_ss))>;
 457   def : Pat<(v4f32 (X86Movss VR128:$src1, VR128:$src2)),
 458             (MOVSSrr (v4f32 VR128:$src1),
 459                      (EXTRACT_SUBREG (v4f32 VR128:$src2), sub_ss))>;
 460 }
 461
 462 let Predicates = [HasSSE2] in {
 463   let AddedComplexity = 15 in {
 464   // Extract the low 64-bit value from one vector and insert it into another.
 465   def : Pat<(v2f64 (movl VR128:$src1, VR128:$src2)),
 466             (MOVSDrr (v2f64 VR128:$src1),
 467                      (EXTRACT_SUBREG (v2f64 VR128:$src2), sub_sd))>;
 468   def : Pat<(v2i64 (movl VR128:$src1, VR128:$src2)),
 469             (MOVSDrr (v2i64 VR128:$src1),
 470                      (EXTRACT_SUBREG (v2i64 VR128:$src2), sub_sd))>;
 471
 472   // vector_shuffle v1, v2 <4, 5, 2, 3> using movsd
 473   def : Pat<(v4f32 (movlp VR128:$src1, VR128:$src2)),
 474             (MOVSDrr VR128:$src1, (EXTRACT_SUBREG VR128:$src2, sub_sd))>;
 475   def : Pat<(v4i32 (movlp VR128:$src1, VR128:$src2)),
 476             (MOVSDrr VR128:$src1, (EXTRACT_SUBREG VR128:$src2, sub_sd))>;
 477
 478   // Move scalar to XMM zero-extended, zeroing a VR128 then do a
 479   // MOVSD to the lower bits.
 480   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector FR64:$src)))),
 481             (MOVSDrr (v2f64 (V_SET0)), FR64:$src)>;
 482   }
 483
 484   let AddedComplexity = 20 in {
 485   // MOVSDrm zeros the high parts of the register; represent this
 486   // with SUBREG_TO_REG.
 487   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector (loadf64 addr:$src))))),
 488             (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
 489   def : Pat<(v2f64 (scalar_to_vector (loadf64 addr:$src))),
 490             (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
 491   def : Pat<(v2f64 (X86vzmovl (loadv2f64 addr:$src))),
 492             (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
 493   def : Pat<(v2f64 (X86vzmovl (bc_v2f64 (loadv4f32 addr:$src)))),
 494             (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
 495   def : Pat<(v2f64 (X86vzload addr:$src)),
 496             (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
 497   }
 498
 499   // Extract and store.
 500   def : Pat<(store (f64 (vector_extract (v2f64 VR128:$src), (iPTR 0))),
 501                    addr:$dst),
 502             (MOVSDmr addr:$dst,
 503                      (EXTRACT_SUBREG (v2f64 VR128:$src), sub_sd))>;
 504
 505   // Shuffle with MOVSD
 506   def : Pat<(v2f64 (X86Movsd VR128:$src1, (scalar_to_vector FR64:$src2))),
 507             (MOVSDrr VR128:$src1, FR64:$src2)>;
 508   def : Pat<(v2i64 (X86Movsd VR128:$src1, VR128:$src2)),
 509             (MOVSDrr (v2i64 VR128:$src1),
 510                      (EXTRACT_SUBREG (v2i64 VR128:$src2), sub_sd))>;
 511   def : Pat<(v2f64 (X86Movsd VR128:$src1, VR128:$src2)),
 512             (MOVSDrr (v2f64 VR128:$src1),
 513                      (EXTRACT_SUBREG (v2f64 VR128:$src2), sub_sd))>;
 514   def : Pat<(v4f32 (X86Movsd VR128:$src1, VR128:$src2)),
 515             (MOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4f32 VR128:$src2),sub_sd))>;
 516   def : Pat<(v4i32 (X86Movsd VR128:$src1, VR128:$src2)),
 517             (MOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4i32 VR128:$src2),sub_sd))>;
 518
 519   // FIXME: Instead of a X86Movlps there should be a X86Movsd here, the problem
 520   // is during lowering, where it's not possible to recognize the fold cause
 521   // it has two uses through a bitcast. One use disappears at isel time and the
 522   // fold opportunity reappears.
 523   def : Pat<(v2f64 (X86Movlpd VR128:$src1, VR128:$src2)),
 524             (MOVSDrr VR128:$src1, (EXTRACT_SUBREG (v2f64 VR128:$src2),sub_sd))>;
 525   def : Pat<(v2i64 (X86Movlpd VR128:$src1, VR128:$src2)),
 526             (MOVSDrr VR128:$src1, (EXTRACT_SUBREG (v2i64 VR128:$src2),sub_sd))>;
 527   def : Pat<(v4f32 (X86Movlps VR128:$src1, VR128:$src2)),
 528             (MOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4f32 VR128:$src2),sub_sd))>;
 529   def : Pat<(v4i32 (X86Movlps VR128:$src1, VR128:$src2)),
 530             (MOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4i32 VR128:$src2),sub_sd))>;
 531 }
 532
 533 let Predicates = [HasAVX] in {
 534   let AddedComplexity = 15 in {
 535   // Extract the low 32-bit value from one vector and insert it into another.
 536   def : Pat<(v4f32 (movl VR128:$src1, VR128:$src2)),
 537             (VMOVSSrr (v4f32 VR128:$src1),
 538                       (EXTRACT_SUBREG (v4f32 VR128:$src2), sub_ss))>;
 539   def : Pat<(v4i32 (movl VR128:$src1, VR128:$src2)),
 540             (VMOVSSrr (v4i32 VR128:$src1),
 541                       (EXTRACT_SUBREG (v4i32 VR128:$src2), sub_ss))>;
 542
 543   // Extract the low 64-bit value from one vector and insert it into another.
 544   def : Pat<(v2f64 (movl VR128:$src1, VR128:$src2)),
 545             (VMOVSDrr (v2f64 VR128:$src1),
 546                       (EXTRACT_SUBREG (v2f64 VR128:$src2), sub_sd))>;
 547   def : Pat<(v2i64 (movl VR128:$src1, VR128:$src2)),
 548             (VMOVSDrr (v2i64 VR128:$src1),
 549                       (EXTRACT_SUBREG (v2i64 VR128:$src2), sub_sd))>;
 550
 551   // vector_shuffle v1, v2 <4, 5, 2, 3> using movsd
 552   def : Pat<(v4f32 (movlp VR128:$src1, VR128:$src2)),
 553             (VMOVSDrr VR128:$src1, (EXTRACT_SUBREG VR128:$src2, sub_sd))>;
 554   def : Pat<(v4i32 (movlp VR128:$src1, VR128:$src2)),
 555             (VMOVSDrr VR128:$src1, (EXTRACT_SUBREG VR128:$src2, sub_sd))>;
 556
 557   // Move scalar to XMM zero-extended, zeroing a VR128 then do a
 558   // MOVS{S,D} to the lower bits.
 559   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector FR32:$src)))),
 560             (VMOVSSrr (v4f32 (V_SET0)), FR32:$src)>;
 561   def : Pat<(v4f32 (X86vzmovl (v4f32 VR128:$src))),
 562             (VMOVSSrr (v4f32 (V_SET0)),
 563                       (f32 (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss)))>;
 564   def : Pat<(v4i32 (X86vzmovl (v4i32 VR128:$src))),
 565             (VMOVSSrr (v4i32 (V_SET0)),
 566                       (EXTRACT_SUBREG (v4i32 VR128:$src), sub_ss))>;
 567   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector FR64:$src)))),
 568             (VMOVSDrr (v2f64 (V_SET0)), FR64:$src)>;
 569   }
 570
 571   let AddedComplexity = 20 in {
 572   // MOVSSrm zeros the high parts of the register; represent this
 573   // with SUBREG_TO_REG. The AVX versions also write: DST[255:128] <- 0
 574   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector (loadf32 addr:$src))))),
 575             (SUBREG_TO_REG (i32 0), (VMOVSSrm addr:$src), sub_ss)>;
 576   def : Pat<(v4f32 (scalar_to_vector (loadf32 addr:$src))),
 577             (SUBREG_TO_REG (i32 0), (VMOVSSrm addr:$src), sub_ss)>;
 578   def : Pat<(v4f32 (X86vzmovl (loadv4f32 addr:$src))),
 579             (SUBREG_TO_REG (i32 0), (VMOVSSrm addr:$src), sub_ss)>;
 580
 581   // MOVSDrm zeros the high parts of the register; represent this
 582   // with SUBREG_TO_REG. The AVX versions also write: DST[255:128] <- 0
 583   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector (loadf64 addr:$src))))),
 584             (SUBREG_TO_REG (i64 0), (VMOVSDrm addr:$src), sub_sd)>;
 585   def : Pat<(v2f64 (scalar_to_vector (loadf64 addr:$src))),
 586             (SUBREG_TO_REG (i64 0), (VMOVSDrm addr:$src), sub_sd)>;
 587   def : Pat<(v2f64 (X86vzmovl (loadv2f64 addr:$src))),
 588             (SUBREG_TO_REG (i64 0), (VMOVSDrm addr:$src), sub_sd)>;
 589   def : Pat<(v2f64 (X86vzmovl (bc_v2f64 (loadv4f32 addr:$src)))),
 590             (SUBREG_TO_REG (i64 0), (VMOVSDrm addr:$src), sub_sd)>;
 591   def : Pat<(v2f64 (X86vzload addr:$src)),
 592             (SUBREG_TO_REG (i64 0), (VMOVSDrm addr:$src), sub_sd)>;
 593
 594   // Represent the same patterns above but in the form they appear for
 595   // 256-bit types
 596   def : Pat<(v8f32 (X86vzmovl (insert_subvector undef,
 597                    (v4f32 (scalar_to_vector (loadf32 addr:$src))), (i32 0)))),
 598             (SUBREG_TO_REG (i32 0), (VMOVSSrm addr:$src), sub_ss)>;
 599   def : Pat<(v4f64 (X86vzmovl (insert_subvector undef,
 600                    (v2f64 (scalar_to_vector (loadf64 addr:$src))), (i32 0)))),
 601             (SUBREG_TO_REG (i32 0), (VMOVSDrm addr:$src), sub_sd)>;
 602   }
 603   def : Pat<(v8f32 (X86vzmovl (insert_subvector undef,
 604                    (v4f32 (scalar_to_vector FR32:$src)), (i32 0)))),
 605             (SUBREG_TO_REG (i32 0),
 606                            (v4f32 (VMOVSSrr (v4f32 (V_SET0)), FR32:$src)),
 607                            sub_xmm)>;
 608   def : Pat<(v4f64 (X86vzmovl (insert_subvector undef,
 609                    (v2f64 (scalar_to_vector FR64:$src)), (i32 0)))),
 610             (SUBREG_TO_REG (i64 0),
 611                            (v2f64 (VMOVSDrr (v2f64 (V_SET0)), FR64:$src)),
 612                            sub_xmm)>;
 613
 614   // Extract and store.
 615   def : Pat<(store (f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
 616                    addr:$dst),
 617             (VMOVSSmr addr:$dst,
 618                      (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
 619   def : Pat<(store (f64 (vector_extract (v2f64 VR128:$src), (iPTR 0))),
 620                    addr:$dst),
 621             (VMOVSDmr addr:$dst,
 622                      (EXTRACT_SUBREG (v2f64 VR128:$src), sub_sd))>;
 623
 624   // Shuffle with VMOVSS
 625   def : Pat<(v4f32 (X86Movss VR128:$src1, (scalar_to_vector FR32:$src2))),
 626             (VMOVSSrr VR128:$src1, FR32:$src2)>;
 627   def : Pat<(v4i32 (X86Movss VR128:$src1, VR128:$src2)),
 628             (VMOVSSrr (v4i32 VR128:$src1),
 629                       (EXTRACT_SUBREG (v4i32 VR128:$src2), sub_ss))>;
 630   def : Pat<(v4f32 (X86Movss VR128:$src1, VR128:$src2)),
 631             (VMOVSSrr (v4f32 VR128:$src1),
 632                       (EXTRACT_SUBREG (v4f32 VR128:$src2), sub_ss))>;
 633
 634   // Shuffle with VMOVSD
 635   def : Pat<(v2f64 (X86Movsd VR128:$src1, (scalar_to_vector FR64:$src2))),
 636             (VMOVSDrr VR128:$src1, FR64:$src2)>;
 637   def : Pat<(v2i64 (X86Movsd VR128:$src1, VR128:$src2)),
 638             (VMOVSDrr (v2i64 VR128:$src1),
 639                      (EXTRACT_SUBREG (v2i64 VR128:$src2), sub_sd))>;
 640   def : Pat<(v2f64 (X86Movsd VR128:$src1, VR128:$src2)),
 641             (VMOVSDrr (v2f64 VR128:$src1),
 642                      (EXTRACT_SUBREG (v2f64 VR128:$src2), sub_sd))>;
 643   def : Pat<(v4f32 (X86Movsd VR128:$src1, VR128:$src2)),
 644             (VMOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4f32 VR128:$src2),
 645                                                    sub_sd))>;
 646   def : Pat<(v4i32 (X86Movsd VR128:$src1, VR128:$src2)),
 647             (VMOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4i32 VR128:$src2),
 648                                                    sub_sd))>;
 649
 650   // FIXME: Instead of a X86Movlps there should be a X86Movsd here, the problem
 651   // is during lowering, where it's not possible to recognize the fold cause
 652   // it has two uses through a bitcast. One use disappears at isel time and the
 653   // fold opportunity reappears.
 654   def : Pat<(v2f64 (X86Movlpd VR128:$src1, VR128:$src2)),
 655             (VMOVSDrr VR128:$src1, (EXTRACT_SUBREG (v2f64 VR128:$src2),
 656                                                    sub_sd))>;
 657   def : Pat<(v4f32 (X86Movlps VR128:$src1, VR128:$src2)),
 658             (VMOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4f32 VR128:$src2),
 659                                                    sub_sd))>;
 660   def : Pat<(v4i32 (X86Movlps VR128:$src1, VR128:$src2)),
 661             (VMOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4i32 VR128:$src2),
 662                                                    sub_sd))>;
 663 }
 664
 665 //===----------------------------------------------------------------------===//
 666 // SSE 1 & 2 - Move Aligned/Unaligned FP Instructions
 667 //===----------------------------------------------------------------------===//
 668
 669 multiclass sse12_mov_packed<bits<8> opc, RegisterClass RC,
 670                             X86MemOperand x86memop, PatFrag ld_frag,
 671                             string asm, Domain d,
 672                             bit IsReMaterializable = 1> {
 673 let neverHasSideEffects = 1 in
 674   def rr : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src),
 675               !strconcat(asm, "\t{$src, $dst|$dst, $src}"), [], d>;
 676 let canFoldAsLoad = 1, isReMaterializable = IsReMaterializable in
 677   def rm : PI<opc, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
 678               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
 679                    [(set RC:$dst, (ld_frag addr:$src))], d>;
 680 }
 681
 682 defm VMOVAPS : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv4f32,
 683                               "movaps", SSEPackedSingle>, TB, VEX;
 684 defm VMOVAPD : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv2f64,
 685                               "movapd", SSEPackedDouble>, TB, OpSize, VEX;
 686 defm VMOVUPS : sse12_mov_packed<0x10, VR128, f128mem, loadv4f32,
 687                               "movups", SSEPackedSingle>, TB, VEX;
 688 defm VMOVUPD : sse12_mov_packed<0x10, VR128, f128mem, loadv2f64,
 689                               "movupd", SSEPackedDouble, 0>, TB, OpSize, VEX;
 690
 691 defm VMOVAPSY : sse12_mov_packed<0x28, VR256, f256mem, alignedloadv8f32,
 692                               "movaps", SSEPackedSingle>, TB, VEX;
 693 defm VMOVAPDY : sse12_mov_packed<0x28, VR256, f256mem, alignedloadv4f64,
 694                               "movapd", SSEPackedDouble>, TB, OpSize, VEX;
 695 defm VMOVUPSY : sse12_mov_packed<0x10, VR256, f256mem, loadv8f32,
 696                               "movups", SSEPackedSingle>, TB, VEX;
 697 defm VMOVUPDY : sse12_mov_packed<0x10, VR256, f256mem, loadv4f64,
 698                               "movupd", SSEPackedDouble, 0>, TB, OpSize, VEX;
 699 defm MOVAPS : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv4f32,
 700                               "movaps", SSEPackedSingle>, TB;
 701 defm MOVAPD : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv2f64,
 702                               "movapd", SSEPackedDouble>, TB, OpSize;
 703 defm MOVUPS : sse12_mov_packed<0x10, VR128, f128mem, loadv4f32,
 704                               "movups", SSEPackedSingle>, TB;
 705 defm MOVUPD : sse12_mov_packed<0x10, VR128, f128mem, loadv2f64,
 706                               "movupd", SSEPackedDouble, 0>, TB, OpSize;
 707
 708 def VMOVAPSmr : VPSI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 709                    "movaps\t{$src, $dst|$dst, $src}",
 710                    [(alignedstore (v4f32 VR128:$src), addr:$dst)]>, VEX;
 711 def VMOVAPDmr : VPDI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 712                    "movapd\t{$src, $dst|$dst, $src}",
 713                    [(alignedstore (v2f64 VR128:$src), addr:$dst)]>, VEX;
 714 def VMOVUPSmr : VPSI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 715                    "movups\t{$src, $dst|$dst, $src}",
 716                    [(store (v4f32 VR128:$src), addr:$dst)]>, VEX;
 717 def VMOVUPDmr : VPDI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 718                    "movupd\t{$src, $dst|$dst, $src}",
 719                    [(store (v2f64 VR128:$src), addr:$dst)]>, VEX;
 720 def VMOVAPSYmr : VPSI<0x29, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 721                    "movaps\t{$src, $dst|$dst, $src}",
 722                    [(alignedstore256 (v8f32 VR256:$src), addr:$dst)]>, VEX;
 723 def VMOVAPDYmr : VPDI<0x29, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 724                    "movapd\t{$src, $dst|$dst, $src}",
 725                    [(alignedstore256 (v4f64 VR256:$src), addr:$dst)]>, VEX;
 726 def VMOVUPSYmr : VPSI<0x11, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 727                    "movups\t{$src, $dst|$dst, $src}",
 728                    [(store (v8f32 VR256:$src), addr:$dst)]>, VEX;
 729 def VMOVUPDYmr : VPDI<0x11, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 730                    "movupd\t{$src, $dst|$dst, $src}",
 731                    [(store (v4f64 VR256:$src), addr:$dst)]>, VEX;
 732
 733 // For disassembler
 734 let isCodeGenOnly = 1 in {
 735   def VMOVAPSrr_REV : VPSI<0x29, MRMDestReg, (outs VR128:$dst),
 736                           (ins VR128:$src),
 737                           "movaps\t{$src, $dst|$dst, $src}", []>, VEX;
 738   def VMOVAPDrr_REV : VPDI<0x29, MRMDestReg, (outs VR128:$dst),
 739                            (ins VR128:$src),
 740                            "movapd\t{$src, $dst|$dst, $src}", []>, VEX;
 741   def VMOVUPSrr_REV : VPSI<0x11, MRMDestReg, (outs VR128:$dst),
 742                            (ins VR128:$src),
 743                            "movups\t{$src, $dst|$dst, $src}", []>, VEX;
 744   def VMOVUPDrr_REV : VPDI<0x11, MRMDestReg, (outs VR128:$dst),
 745                            (ins VR128:$src),
 746                            "movupd\t{$src, $dst|$dst, $src}", []>, VEX;
 747   def VMOVAPSYrr_REV : VPSI<0x29, MRMDestReg, (outs VR256:$dst),
 748                             (ins VR256:$src),
 749                             "movaps\t{$src, $dst|$dst, $src}", []>, VEX;
 750   def VMOVAPDYrr_REV : VPDI<0x29, MRMDestReg, (outs VR256:$dst),
 751                             (ins VR256:$src),
 752                             "movapd\t{$src, $dst|$dst, $src}", []>, VEX;
 753   def VMOVUPSYrr_REV : VPSI<0x11, MRMDestReg, (outs VR256:$dst),
 754                             (ins VR256:$src),
 755                             "movups\t{$src, $dst|$dst, $src}", []>, VEX;
 756   def VMOVUPDYrr_REV : VPDI<0x11, MRMDestReg, (outs VR256:$dst),
 757                             (ins VR256:$src),
 758                             "movupd\t{$src, $dst|$dst, $src}", []>, VEX;
 759 }
 760
 761 def : Pat<(int_x86_avx_loadu_ps_256 addr:$src), (VMOVUPSYrm addr:$src)>;
 762 def : Pat<(int_x86_avx_storeu_ps_256 addr:$dst, VR256:$src),
 763           (VMOVUPSYmr addr:$dst, VR256:$src)>;
 764
 765 def : Pat<(int_x86_avx_loadu_pd_256 addr:$src), (VMOVUPDYrm addr:$src)>;
 766 def : Pat<(int_x86_avx_storeu_pd_256 addr:$dst, VR256:$src),
 767           (VMOVUPDYmr addr:$dst, VR256:$src)>;
 768
 769 def MOVAPSmr : PSI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 770                    "movaps\t{$src, $dst|$dst, $src}",
 771                    [(alignedstore (v4f32 VR128:$src), addr:$dst)]>;
 772 def MOVAPDmr : PDI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 773                    "movapd\t{$src, $dst|$dst, $src}",
 774                    [(alignedstore (v2f64 VR128:$src), addr:$dst)]>;
 775 def MOVUPSmr : PSI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 776                    "movups\t{$src, $dst|$dst, $src}",
 777                    [(store (v4f32 VR128:$src), addr:$dst)]>;
 778 def MOVUPDmr : PDI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 779                    "movupd\t{$src, $dst|$dst, $src}",
 780                    [(store (v2f64 VR128:$src), addr:$dst)]>;
 781
 782 // For disassembler
 783 let isCodeGenOnly = 1 in {
 784   def MOVAPSrr_REV : PSI<0x29, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
 785                          "movaps\t{$src, $dst|$dst, $src}", []>;
 786   def MOVAPDrr_REV : PDI<0x29, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
 787                          "movapd\t{$src, $dst|$dst, $src}", []>;
 788   def MOVUPSrr_REV : PSI<0x11, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
 789                          "movups\t{$src, $dst|$dst, $src}", []>;
 790   def MOVUPDrr_REV : PDI<0x11, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
 791                          "movupd\t{$src, $dst|$dst, $src}", []>;
 792 }
 793
 794 let Predicates = [HasAVX] in {
 795   def : Pat<(int_x86_sse_storeu_ps addr:$dst, VR128:$src),
 796             (VMOVUPSmr addr:$dst, VR128:$src)>;
 797   def : Pat<(int_x86_sse2_storeu_pd addr:$dst, VR128:$src),
 798             (VMOVUPDmr addr:$dst, VR128:$src)>;
 799 }
 800
 801 let Predicates = [HasSSE1] in
 802   def : Pat<(int_x86_sse_storeu_ps addr:$dst, VR128:$src),
 803             (MOVUPSmr addr:$dst, VR128:$src)>;
 804 let Predicates = [HasSSE2] in
 805   def : Pat<(int_x86_sse2_storeu_pd addr:$dst, VR128:$src),
 806             (MOVUPDmr addr:$dst, VR128:$src)>;
 807
 808 // Use movaps / movups for SSE integer load / store (one byte shorter).
 809 // The instructions selected below are then converted to MOVDQA/MOVDQU
 810 // during the SSE domain pass.
 811 let Predicates = [HasSSE1] in {
 812   def : Pat<(alignedloadv4i32 addr:$src),
 813             (MOVAPSrm addr:$src)>;
 814   def : Pat<(loadv4i32 addr:$src),
 815             (MOVUPSrm addr:$src)>;
 816   def : Pat<(alignedloadv2i64 addr:$src),
 817             (MOVAPSrm addr:$src)>;
 818   def : Pat<(loadv2i64 addr:$src),
 819             (MOVUPSrm addr:$src)>;
 820
 821   def : Pat<(alignedstore (v2i64 VR128:$src), addr:$dst),
 822             (MOVAPSmr addr:$dst, VR128:$src)>;
 823   def : Pat<(alignedstore (v4i32 VR128:$src), addr:$dst),
 824             (MOVAPSmr addr:$dst, VR128:$src)>;
 825   def : Pat<(alignedstore (v8i16 VR128:$src), addr:$dst),
 826             (MOVAPSmr addr:$dst, VR128:$src)>;
 827   def : Pat<(alignedstore (v16i8 VR128:$src), addr:$dst),
 828             (MOVAPSmr addr:$dst, VR128:$src)>;
 829   def : Pat<(store (v2i64 VR128:$src), addr:$dst),
 830             (MOVUPSmr addr:$dst, VR128:$src)>;
 831   def : Pat<(store (v4i32 VR128:$src), addr:$dst),
 832             (MOVUPSmr addr:$dst, VR128:$src)>;
 833   def : Pat<(store (v8i16 VR128:$src), addr:$dst),
 834             (MOVUPSmr addr:$dst, VR128:$src)>;
 835   def : Pat<(store (v16i8 VR128:$src), addr:$dst),
 836             (MOVUPSmr addr:$dst, VR128:$src)>;
 837 }
 838
 839 // Use vmovaps/vmovups for AVX integer load/store.
 840 let Predicates = [HasAVX] in {
 841   // 128-bit load/store
 842   def : Pat<(alignedloadv4i32 addr:$src),
 843             (VMOVAPSrm addr:$src)>;
 844   def : Pat<(loadv4i32 addr:$src),
 845             (VMOVUPSrm addr:$src)>;
 846   def : Pat<(alignedloadv2i64 addr:$src),
 847             (VMOVAPSrm addr:$src)>;
 848   def : Pat<(loadv2i64 addr:$src),
 849             (VMOVUPSrm addr:$src)>;
 850
 851   def : Pat<(alignedstore (v2i64 VR128:$src), addr:$dst),
 852             (VMOVAPSmr addr:$dst, VR128:$src)>;
 853   def : Pat<(alignedstore (v4i32 VR128:$src), addr:$dst),
 854             (VMOVAPSmr addr:$dst, VR128:$src)>;
 855   def : Pat<(alignedstore (v8i16 VR128:$src), addr:$dst),
 856             (VMOVAPSmr addr:$dst, VR128:$src)>;
 857   def : Pat<(alignedstore (v16i8 VR128:$src), addr:$dst),
 858             (VMOVAPSmr addr:$dst, VR128:$src)>;
 859   def : Pat<(store (v2i64 VR128:$src), addr:$dst),
 860             (VMOVUPSmr addr:$dst, VR128:$src)>;
 861   def : Pat<(store (v4i32 VR128:$src), addr:$dst),
 862             (VMOVUPSmr addr:$dst, VR128:$src)>;
 863   def : Pat<(store (v8i16 VR128:$src), addr:$dst),
 864             (VMOVUPSmr addr:$dst, VR128:$src)>;
 865   def : Pat<(store (v16i8 VR128:$src), addr:$dst),
 866             (VMOVUPSmr addr:$dst, VR128:$src)>;
 867
 868   // 256-bit load/store
 869   def : Pat<(alignedloadv4i64 addr:$src),
 870             (VMOVAPSYrm addr:$src)>;
 871   def : Pat<(loadv4i64 addr:$src),
 872             (VMOVUPSYrm addr:$src)>;
 873   def : Pat<(alignedloadv8i32 addr:$src),
 874             (VMOVAPSYrm addr:$src)>;
 875   def : Pat<(loadv8i32 addr:$src),
 876             (VMOVUPSYrm addr:$src)>;
 877   def : Pat<(alignedstore256 (v4i64 VR256:$src), addr:$dst),
 878             (VMOVAPSYmr addr:$dst, VR256:$src)>;
 879   def : Pat<(alignedstore256 (v8i32 VR256:$src), addr:$dst),
 880             (VMOVAPSYmr addr:$dst, VR256:$src)>;
 881   def : Pat<(alignedstore256 (v16i16 VR256:$src), addr:$dst),
 882             (VMOVAPSYmr addr:$dst, VR256:$src)>;
 883   def : Pat<(alignedstore256 (v32i8 VR256:$src), addr:$dst),
 884             (VMOVAPSYmr addr:$dst, VR256:$src)>;
 885   def : Pat<(store (v4i64 VR256:$src), addr:$dst),
 886             (VMOVUPSYmr addr:$dst, VR256:$src)>;
 887   def : Pat<(store (v8i32 VR256:$src), addr:$dst),
 888             (VMOVUPSYmr addr:$dst, VR256:$src)>;
 889   def : Pat<(store (v16i16 VR256:$src), addr:$dst),
 890             (VMOVUPSYmr addr:$dst, VR256:$src)>;
 891   def : Pat<(store (v32i8 VR256:$src), addr:$dst),
 892             (VMOVUPSYmr addr:$dst, VR256:$src)>;
 893 }
 894
 895 // Alias instruction to do FR32 or FR64 reg-to-reg copy using movaps. Upper
 896 // bits are disregarded. FIXME: Set encoding to pseudo!
 897 let neverHasSideEffects = 1 in {
 898 def FsMOVAPSrr : PSI<0x28, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
 899                      "movaps\t{$src, $dst|$dst, $src}", []>;
 900 def FsMOVAPDrr : PDI<0x28, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src),
 901                      "movapd\t{$src, $dst|$dst, $src}", []>;
 902 def FsVMOVAPSrr : VPSI<0x28, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
 903                        "movaps\t{$src, $dst|$dst, $src}", []>, VEX;
 904 def FsVMOVAPDrr : VPDI<0x28, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src),
 905                        "movapd\t{$src, $dst|$dst, $src}", []>, VEX;
 906 }
 907
 908 // Alias instruction to load FR32 or FR64 from f128mem using movaps. Upper
 909 // bits are disregarded. FIXME: Set encoding to pseudo!
 910 let canFoldAsLoad = 1, isReMaterializable = 1 in {
 911 def FsMOVAPSrm : PSI<0x28, MRMSrcMem, (outs FR32:$dst), (ins f128mem:$src),
 912                      "movaps\t{$src, $dst|$dst, $src}",
 913                      [(set FR32:$dst, (alignedloadfsf32 addr:$src))]>;
 914 def FsMOVAPDrm : PDI<0x28, MRMSrcMem, (outs FR64:$dst), (ins f128mem:$src),
 915                      "movapd\t{$src, $dst|$dst, $src}",
 916                      [(set FR64:$dst, (alignedloadfsf64 addr:$src))]>;
 917 let isCodeGenOnly = 1 in {
 918   def FsVMOVAPSrm : VPSI<0x28, MRMSrcMem, (outs FR32:$dst), (ins f128mem:$src),
 919                          "movaps\t{$src, $dst|$dst, $src}",
 920                          [(set FR32:$dst, (alignedloadfsf32 addr:$src))]>, VEX;
 921   def FsVMOVAPDrm : VPDI<0x28, MRMSrcMem, (outs FR64:$dst), (ins f128mem:$src),
 922                          "movapd\t{$src, $dst|$dst, $src}",
 923                          [(set FR64:$dst, (alignedloadfsf64 addr:$src))]>, VEX;
 924 }
 925 }
 926
 927 //===----------------------------------------------------------------------===//
 928 // SSE 1 & 2 - Move Low packed FP Instructions
 929 //===----------------------------------------------------------------------===//
 930
 931 multiclass sse12_mov_hilo_packed<bits<8>opc, RegisterClass RC,
 932                                  PatFrag mov_frag, string base_opc,
 933                                  string asm_opr> {
 934   def PSrm : PI<opc, MRMSrcMem,
 935          (outs VR128:$dst), (ins VR128:$src1, f64mem:$src2),
 936          !strconcat(base_opc, "s", asm_opr),
 937      [(set RC:$dst,
 938        (mov_frag RC:$src1,
 939               (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2))))))],
 940               SSEPackedSingle>, TB;
 941
 942   def PDrm : PI<opc, MRMSrcMem,
 943          (outs RC:$dst), (ins RC:$src1, f64mem:$src2),
 944          !strconcat(base_opc, "d", asm_opr),
 945      [(set RC:$dst, (v2f64 (mov_frag RC:$src1,
 946                               (scalar_to_vector (loadf64 addr:$src2)))))],
 947               SSEPackedDouble>, TB, OpSize;
 948 }
 949
 950 let AddedComplexity = 20 in {
 951   defm VMOVL : sse12_mov_hilo_packed<0x12, VR128, movlp, "movlp",
 952                      "\t{$src2, $src1, $dst|$dst, $src1, $src2}">, VEX_4V;
 953 }
 954 let Constraints = "$src1 = $dst", AddedComplexity = 20 in {
 955   defm MOVL : sse12_mov_hilo_packed<0x12, VR128, movlp, "movlp",
 956                                    "\t{$src2, $dst|$dst, $src2}">;
 957 }
 958
 959 def VMOVLPSmr : VPSI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
 960                    "movlps\t{$src, $dst|$dst, $src}",
 961                    [(store (f64 (vector_extract (bc_v2f64 (v4f32 VR128:$src)),
 962                                  (iPTR 0))), addr:$dst)]>, VEX;
 963 def VMOVLPDmr : VPDI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
 964                    "movlpd\t{$src, $dst|$dst, $src}",
 965                    [(store (f64 (vector_extract (v2f64 VR128:$src),
 966                                  (iPTR 0))), addr:$dst)]>, VEX;
 967 def MOVLPSmr : PSI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
 968                    "movlps\t{$src, $dst|$dst, $src}",
 969                    [(store (f64 (vector_extract (bc_v2f64 (v4f32 VR128:$src)),
 970                                  (iPTR 0))), addr:$dst)]>;
 971 def MOVLPDmr : PDI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
 972                    "movlpd\t{$src, $dst|$dst, $src}",
 973                    [(store (f64 (vector_extract (v2f64 VR128:$src),
 974                                  (iPTR 0))), addr:$dst)]>;
 975
 976 let Predicates = [HasAVX] in {
 977   let AddedComplexity = 20 in {
 978     // vector_shuffle v1, (load v2) <4, 5, 2, 3> using MOVLPS
 979     def : Pat<(v4f32 (movlp VR128:$src1, (load addr:$src2))),
 980               (VMOVLPSrm VR128:$src1, addr:$src2)>;
 981     def : Pat<(v4i32 (movlp VR128:$src1, (load addr:$src2))),
 982               (VMOVLPSrm VR128:$src1, addr:$src2)>;
 983     // vector_shuffle v1, (load v2) <2, 1> using MOVLPS
 984     def : Pat<(v2f64 (movlp VR128:$src1, (load addr:$src2))),
 985               (VMOVLPDrm VR128:$src1, addr:$src2)>;
 986     def : Pat<(v2i64 (movlp VR128:$src1, (load addr:$src2))),
 987               (VMOVLPDrm VR128:$src1, addr:$src2)>;
 988   }
 989
 990   // (store (vector_shuffle (load addr), v2, <4, 5, 2, 3>), addr) using MOVLPS
 991   def : Pat<(store (v4f32 (movlp (load addr:$src1), VR128:$src2)), addr:$src1),
 992             (VMOVLPSmr addr:$src1, VR128:$src2)>;
 993   def : Pat<(store (v4i32 (movlp (bc_v4i32 (loadv2i64 addr:$src1)),
 994                                  VR128:$src2)), addr:$src1),
 995             (VMOVLPSmr addr:$src1, VR128:$src2)>;
 996
 997   // (store (vector_shuffle (load addr), v2, <2, 1>), addr) using MOVLPS
 998   def : Pat<(store (v2f64 (movlp (load addr:$src1), VR128:$src2)), addr:$src1),
 999             (VMOVLPDmr addr:$src1, VR128:$src2)>;
1000   def : Pat<(store (v2i64 (movlp (load addr:$src1), VR128:$src2)), addr:$src1),
1001             (VMOVLPDmr addr:$src1, VR128:$src2)>;
1002
1003   // Shuffle with VMOVLPS
1004   def : Pat<(v4f32 (X86Movlps VR128:$src1, (load addr:$src2))),
1005             (VMOVLPSrm VR128:$src1, addr:$src2)>;
1006   def : Pat<(v4i32 (X86Movlps VR128:$src1, (load addr:$src2))),
1007             (VMOVLPSrm VR128:$src1, addr:$src2)>;
1008   def : Pat<(X86Movlps VR128:$src1,
1009                       (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2))))),
1010             (VMOVLPSrm VR128:$src1, addr:$src2)>;
1011
1012   // Shuffle with VMOVLPD
1013   def : Pat<(v2f64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1014             (VMOVLPDrm VR128:$src1, addr:$src2)>;
1015   def : Pat<(v2i64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1016             (VMOVLPDrm VR128:$src1, addr:$src2)>;
1017   def : Pat<(v2f64 (X86Movlpd VR128:$src1,
1018                               (scalar_to_vector (loadf64 addr:$src2)))),
1019             (VMOVLPDrm VR128:$src1, addr:$src2)>;
1020
1021   // Store patterns
1022   def : Pat<(store (v4f32 (X86Movlps (load addr:$src1), VR128:$src2)),
1023                    addr:$src1),
1024             (VMOVLPSmr addr:$src1, VR128:$src2)>;
1025   def : Pat<(store (v4i32 (X86Movlps
1026                    (bc_v4i32 (loadv2i64 addr:$src1)), VR128:$src2)), addr:$src1),
1027             (VMOVLPSmr addr:$src1, VR128:$src2)>;
1028   def : Pat<(store (v2f64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1029                    addr:$src1),
1030             (VMOVLPDmr addr:$src1, VR128:$src2)>;
1031   def : Pat<(store (v2i64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1032                    addr:$src1),
1033             (VMOVLPDmr addr:$src1, VR128:$src2)>;
1034 }
1035
1036 let Predicates = [HasSSE1] in {
1037   let AddedComplexity = 20 in {
1038     // vector_shuffle v1, (load v2) <4, 5, 2, 3> using MOVLPS
1039     def : Pat<(v4f32 (movlp VR128:$src1, (load addr:$src2))),
1040               (MOVLPSrm VR128:$src1, addr:$src2)>;
1041     def : Pat<(v4i32 (movlp VR128:$src1, (load addr:$src2))),
1042               (MOVLPSrm VR128:$src1, addr:$src2)>;
1043   }
1044
1045   // (store (vector_shuffle (load addr), v2, <4, 5, 2, 3>), addr) using MOVLPS
1046   def : Pat<(store (i64 (vector_extract (bc_v2i64 (v4f32 VR128:$src2)),
1047                                  (iPTR 0))), addr:$src1),
1048             (MOVLPSmr addr:$src1, VR128:$src2)>;
1049   def : Pat<(store (v4f32 (movlp (load addr:$src1), VR128:$src2)), addr:$src1),
1050             (MOVLPSmr addr:$src1, VR128:$src2)>;
1051   def : Pat<(store (v4i32 (movlp (bc_v4i32 (loadv2i64 addr:$src1)),
1052                                  VR128:$src2)), addr:$src1),
1053             (MOVLPSmr addr:$src1, VR128:$src2)>;
1054
1055   // Shuffle with MOVLPS
1056   def : Pat<(v4f32 (X86Movlps VR128:$src1, (load addr:$src2))),
1057             (MOVLPSrm VR128:$src1, addr:$src2)>;
1058   def : Pat<(v4i32 (X86Movlps VR128:$src1, (load addr:$src2))),
1059             (MOVLPSrm VR128:$src1, addr:$src2)>;
1060   def : Pat<(X86Movlps VR128:$src1,
1061                       (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2))))),
1062             (MOVLPSrm VR128:$src1, addr:$src2)>;
1063   def : Pat<(X86Movlps VR128:$src1,
1064                       (bc_v4f32 (v2i64 (scalar_to_vector (loadi64 addr:$src2))))),
1065             (MOVLPSrm VR128:$src1, addr:$src2)>;
1066
1067   // Store patterns
1068   def : Pat<(store (v4f32 (X86Movlps (load addr:$src1), VR128:$src2)),
1069                                       addr:$src1),
1070             (MOVLPSmr addr:$src1, VR128:$src2)>;
1071   def : Pat<(store (v4i32 (X86Movlps
1072                    (bc_v4i32 (loadv2i64 addr:$src1)), VR128:$src2)),
1073                               addr:$src1),
1074             (MOVLPSmr addr:$src1, VR128:$src2)>;
1075 }
1076
1077 let Predicates = [HasSSE2] in {
1078   let AddedComplexity = 20 in {
1079     // vector_shuffle v1, (load v2) <2, 1> using MOVLPS
1080     def : Pat<(v2f64 (movlp VR128:$src1, (load addr:$src2))),
1081               (MOVLPDrm VR128:$src1, addr:$src2)>;
1082     def : Pat<(v2i64 (movlp VR128:$src1, (load addr:$src2))),
1083               (MOVLPDrm VR128:$src1, addr:$src2)>;
1084   }
1085
1086   // (store (vector_shuffle (load addr), v2, <2, 1>), addr) using MOVLPS
1087   def : Pat<(store (v2f64 (movlp (load addr:$src1), VR128:$src2)), addr:$src1),
1088             (MOVLPDmr addr:$src1, VR128:$src2)>;
1089   def : Pat<(store (v2i64 (movlp (load addr:$src1), VR128:$src2)), addr:$src1),
1090             (MOVLPDmr addr:$src1, VR128:$src2)>;
1091
1092   // Shuffle with MOVLPD
1093   def : Pat<(v2f64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1094             (MOVLPDrm VR128:$src1, addr:$src2)>;
1095   def : Pat<(v2i64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1096             (MOVLPDrm VR128:$src1, addr:$src2)>;
1097   def : Pat<(v2f64 (X86Movlpd VR128:$src1,
1098                               (scalar_to_vector (loadf64 addr:$src2)))),
1099             (MOVLPDrm VR128:$src1, addr:$src2)>;
1100
1101   // Store patterns
1102   def : Pat<(store (v2f64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1103                            addr:$src1),
1104             (MOVLPDmr addr:$src1, VR128:$src2)>;
1105   def : Pat<(store (v2i64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1106                            addr:$src1),
1107             (MOVLPDmr addr:$src1, VR128:$src2)>;
1108 }
1109
1110 //===----------------------------------------------------------------------===//
1111 // SSE 1 & 2 - Move Hi packed FP Instructions
1112 //===----------------------------------------------------------------------===//
1113
1114 let AddedComplexity = 20 in {
1115   defm VMOVH : sse12_mov_hilo_packed<0x16, VR128, movlhps, "movhp",
1116                      "\t{$src2, $src1, $dst|$dst, $src1, $src2}">, VEX_4V;
1117 }
1118 let Constraints = "$src1 = $dst", AddedComplexity = 20 in {
1119   defm MOVH : sse12_mov_hilo_packed<0x16, VR128, movlhps, "movhp",
1120                                    "\t{$src2, $dst|$dst, $src2}">;
1121 }
1122
1123 // v2f64 extract element 1 is always custom lowered to unpack high to low
1124 // and extract element 0 so the non-store version isn't too horrible.
1125 def VMOVHPSmr : VPSI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1126                    "movhps\t{$src, $dst|$dst, $src}",
1127                    [(store (f64 (vector_extract
1128                                  (unpckh (bc_v2f64 (v4f32 VR128:$src)),
1129                                          (undef)), (iPTR 0))), addr:$dst)]>,
1130                    VEX;
1131 def VMOVHPDmr : VPDI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1132                    "movhpd\t{$src, $dst|$dst, $src}",
1133                    [(store (f64 (vector_extract
1134                                  (v2f64 (unpckh VR128:$src, (undef))),
1135                                  (iPTR 0))), addr:$dst)]>,
1136                    VEX;
1137 def MOVHPSmr : PSI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1138                    "movhps\t{$src, $dst|$dst, $src}",
1139                    [(store (f64 (vector_extract
1140                                  (unpckh (bc_v2f64 (v4f32 VR128:$src)),
1141                                          (undef)), (iPTR 0))), addr:$dst)]>;
1142 def MOVHPDmr : PDI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1143                    "movhpd\t{$src, $dst|$dst, $src}",
1144                    [(store (f64 (vector_extract
1145                                  (v2f64 (unpckh VR128:$src, (undef))),
1146                                  (iPTR 0))), addr:$dst)]>;
1147
1148 let Predicates = [HasAVX] in {
1149   // VMOVHPS patterns
1150   def : Pat<(movlhps VR128:$src1, (bc_v4i32 (v2i64 (X86vzload addr:$src2)))),
1151             (VMOVHPSrm (v4i32 VR128:$src1), addr:$src2)>;
1152   def : Pat<(X86Movlhps VR128:$src1,
1153                  (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2))))),
1154             (VMOVHPSrm VR128:$src1, addr:$src2)>;
1155   def : Pat<(X86Movlhps VR128:$src1,
1156                  (bc_v4i32 (v2i64 (X86vzload addr:$src2)))),
1157             (VMOVHPSrm VR128:$src1, addr:$src2)>;
1158
1159   // FIXME: Instead of X86Unpcklpd, there should be a X86Movlhpd here, the problem
1160   // is during lowering, where it's not possible to recognize the load fold cause
1161   // it has two uses through a bitcast. One use disappears at isel time and the
1162   // fold opportunity reappears.
1163   def : Pat<(v2f64 (X86Unpcklpd VR128:$src1,
1164                       (scalar_to_vector (loadf64 addr:$src2)))),
1165             (VMOVHPDrm VR128:$src1, addr:$src2)>;
1166
1167   // FIXME: This should be matched by a X86Movhpd instead. Same as above
1168   def : Pat<(v2f64 (X86Movlhpd VR128:$src1,
1169                       (scalar_to_vector (loadf64 addr:$src2)))),
1170             (VMOVHPDrm VR128:$src1, addr:$src2)>;
1171
1172   // Store patterns
1173   def : Pat<(store (f64 (vector_extract
1174             (v2f64 (X86Unpckhps VR128:$src, (undef))), (iPTR 0))), addr:$dst),
1175             (VMOVHPSmr addr:$dst, VR128:$src)>;
1176   def : Pat<(store (f64 (vector_extract
1177             (v2f64 (X86Unpckhpd VR128:$src, (undef))), (iPTR 0))), addr:$dst),
1178             (VMOVHPDmr addr:$dst, VR128:$src)>;
1179 }
1180
1181 let Predicates = [HasSSE1] in {
1182   // MOVHPS patterns
1183   def : Pat<(movlhps VR128:$src1, (bc_v4i32 (v2i64 (X86vzload addr:$src2)))),
1184             (MOVHPSrm (v4i32 VR128:$src1), addr:$src2)>;
1185   def : Pat<(X86Movlhps VR128:$src1,
1186                  (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2))))),
1187             (MOVHPSrm VR128:$src1, addr:$src2)>;
1188   def : Pat<(X86Movlhps VR128:$src1,
1189                  (bc_v4f32 (v2i64 (X86vzload addr:$src2)))),
1190             (MOVHPSrm VR128:$src1, addr:$src2)>;
1191
1192   // Store patterns
1193   def : Pat<(store (f64 (vector_extract
1194             (v2f64 (X86Unpckhps VR128:$src, (undef))), (iPTR 0))), addr:$dst),
1195             (MOVHPSmr addr:$dst, VR128:$src)>;
1196 }
1197
1198 let Predicates = [HasSSE2] in {
1199   // FIXME: Instead of X86Unpcklpd, there should be a X86Movlhpd here, the problem
1200   // is during lowering, where it's not possible to recognize the load fold cause
1201   // it has two uses through a bitcast. One use disappears at isel time and the
1202   // fold opportunity reappears.
1203   def : Pat<(v2f64 (X86Unpcklpd VR128:$src1,
1204                       (scalar_to_vector (loadf64 addr:$src2)))),
1205             (MOVHPDrm VR128:$src1, addr:$src2)>;
1206
1207   // FIXME: This should be matched by a X86Movhpd instead. Same as above
1208   def : Pat<(v2f64 (X86Movlhpd VR128:$src1,
1209                       (scalar_to_vector (loadf64 addr:$src2)))),
1210             (MOVHPDrm VR128:$src1, addr:$src2)>;
1211
1212   // Store patterns
1213   def : Pat<(store (f64 (vector_extract
1214             (v2f64 (X86Unpckhpd VR128:$src, (undef))), (iPTR 0))),addr:$dst),
1215             (MOVHPDmr addr:$dst, VR128:$src)>;
1216 }
1217
1218 //===----------------------------------------------------------------------===//
1219 // SSE 1 & 2 - Move Low to High and High to Low packed FP Instructions
1220 //===----------------------------------------------------------------------===//
1221
1222 let AddedComplexity = 20 in {
1223   def VMOVLHPSrr : VPSI<0x16, MRMSrcReg, (outs VR128:$dst),
1224                                        (ins VR128:$src1, VR128:$src2),
1225                       "movlhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1226                       [(set VR128:$dst,
1227                         (v4f32 (movlhps VR128:$src1, VR128:$src2)))]>,
1228                       VEX_4V;
1229   def VMOVHLPSrr : VPSI<0x12, MRMSrcReg, (outs VR128:$dst),
1230                                        (ins VR128:$src1, VR128:$src2),
1231                       "movhlps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1232                       [(set VR128:$dst,
1233                         (v4f32 (movhlps VR128:$src1, VR128:$src2)))]>,
1234                       VEX_4V;
1235 }
1236 let Constraints = "$src1 = $dst", AddedComplexity = 20 in {
1237   def MOVLHPSrr : PSI<0x16, MRMSrcReg, (outs VR128:$dst),
1238                                        (ins VR128:$src1, VR128:$src2),
1239                       "movlhps\t{$src2, $dst|$dst, $src2}",
1240                       [(set VR128:$dst,
1241                         (v4f32 (movlhps VR128:$src1, VR128:$src2)))]>;
1242   def MOVHLPSrr : PSI<0x12, MRMSrcReg, (outs VR128:$dst),
1243                                        (ins VR128:$src1, VR128:$src2),
1244                       "movhlps\t{$src2, $dst|$dst, $src2}",
1245                       [(set VR128:$dst,
1246                         (v4f32 (movhlps VR128:$src1, VR128:$src2)))]>;
1247 }
1248
1249 let Predicates = [HasAVX] in {
1250   // MOVLHPS patterns
1251   let AddedComplexity = 20 in {
1252     def : Pat<(v4f32 (movddup VR128:$src, (undef))),
1253               (VMOVLHPSrr (v4f32 VR128:$src), (v4f32 VR128:$src))>;
1254     def : Pat<(v2i64 (movddup VR128:$src, (undef))),
1255               (VMOVLHPSrr (v2i64 VR128:$src), (v2i64 VR128:$src))>;
1256
1257     // vector_shuffle v1, v2 <0, 1, 4, 5> using MOVLHPS
1258     def : Pat<(v4i32 (movlhps VR128:$src1, VR128:$src2)),
1259               (VMOVLHPSrr VR128:$src1, VR128:$src2)>;
1260   }
1261   def : Pat<(v4f32 (X86Movlhps VR128:$src1, VR128:$src2)),
1262             (VMOVLHPSrr VR128:$src1, VR128:$src2)>;
1263   def : Pat<(v4i32 (X86Movlhps VR128:$src1, VR128:$src2)),
1264             (VMOVLHPSrr VR128:$src1, VR128:$src2)>;
1265   def : Pat<(v2i64 (X86Movlhps VR128:$src1, VR128:$src2)),
1266             (VMOVLHPSrr (v2i64 VR128:$src1), VR128:$src2)>;
1267
1268   // MOVHLPS patterns
1269   let AddedComplexity = 20 in {
1270     // vector_shuffle v1, v2 <6, 7, 2, 3> using MOVHLPS
1271     def : Pat<(v4i32 (movhlps VR128:$src1, VR128:$src2)),
1272               (VMOVHLPSrr VR128:$src1, VR128:$src2)>;
1273
1274     // vector_shuffle v1, undef <2, ?, ?, ?> using MOVHLPS
1275     def : Pat<(v4f32 (movhlps_undef VR128:$src1, (undef))),
1276               (VMOVHLPSrr VR128:$src1, VR128:$src1)>;
1277     def : Pat<(v4i32 (movhlps_undef VR128:$src1, (undef))),
1278               (VMOVHLPSrr VR128:$src1, VR128:$src1)>;
1279   }
1280
1281   def : Pat<(v4f32 (X86Movhlps VR128:$src1, VR128:$src2)),
1282             (VMOVHLPSrr VR128:$src1, VR128:$src2)>;
1283   def : Pat<(v4i32 (X86Movhlps VR128:$src1, VR128:$src2)),
1284             (VMOVHLPSrr VR128:$src1, VR128:$src2)>;
1285 }
1286
1287 let Predicates = [HasSSE1] in {
1288   // MOVLHPS patterns
1289   let AddedComplexity = 20 in {
1290     def : Pat<(v4f32 (movddup VR128:$src, (undef))),
1291               (MOVLHPSrr (v4f32 VR128:$src), (v4f32 VR128:$src))>;
1292     def : Pat<(v2i64 (movddup VR128:$src, (undef))),
1293               (MOVLHPSrr (v2i64 VR128:$src), (v2i64 VR128:$src))>;
1294
1295     // vector_shuffle v1, v2 <0, 1, 4, 5> using MOVLHPS
1296     def : Pat<(v4i32 (movlhps VR128:$src1, VR128:$src2)),
1297               (MOVLHPSrr VR128:$src1, VR128:$src2)>;
1298   }
1299   def : Pat<(v4f32 (X86Movlhps VR128:$src1, VR128:$src2)),
1300             (MOVLHPSrr VR128:$src1, VR128:$src2)>;
1301   def : Pat<(v4i32 (X86Movlhps VR128:$src1, VR128:$src2)),
1302             (MOVLHPSrr VR128:$src1, VR128:$src2)>;
1303   def : Pat<(v2i64 (X86Movlhps VR128:$src1, VR128:$src2)),
1304             (MOVLHPSrr (v2i64 VR128:$src1), VR128:$src2)>;
1305
1306   // MOVHLPS patterns
1307   let AddedComplexity = 20 in {
1308     // vector_shuffle v1, v2 <6, 7, 2, 3> using MOVHLPS
1309     def : Pat<(v4i32 (movhlps VR128:$src1, VR128:$src2)),
1310               (MOVHLPSrr VR128:$src1, VR128:$src2)>;
1311
1312     // vector_shuffle v1, undef <2, ?, ?, ?> using MOVHLPS
1313     def : Pat<(v4f32 (movhlps_undef VR128:$src1, (undef))),
1314               (MOVHLPSrr VR128:$src1, VR128:$src1)>;
1315     def : Pat<(v4i32 (movhlps_undef VR128:$src1, (undef))),
1316               (MOVHLPSrr VR128:$src1, VR128:$src1)>;
1317   }
1318
1319   def : Pat<(v4f32 (X86Movhlps VR128:$src1, VR128:$src2)),
1320             (MOVHLPSrr VR128:$src1, VR128:$src2)>;
1321   def : Pat<(v4i32 (X86Movhlps VR128:$src1, VR128:$src2)),
1322             (MOVHLPSrr VR128:$src1, VR128:$src2)>;
1323 }
1324
1325 //===----------------------------------------------------------------------===//
1326 // SSE 1 & 2 - Conversion Instructions
1327 //===----------------------------------------------------------------------===//
1328
1329 multiclass sse12_cvt_s<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1330                      SDNode OpNode, X86MemOperand x86memop, PatFrag ld_frag,
1331                      string asm> {
1332   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src), asm,
1333                         [(set DstRC:$dst, (OpNode SrcRC:$src))]>;
1334   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src), asm,
1335                         [(set DstRC:$dst, (OpNode (ld_frag addr:$src)))]>;
1336 }
1337
1338 multiclass sse12_cvt_s_np<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1339                           X86MemOperand x86memop, string asm> {
1340   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src), asm, []>;
1341   let mayLoad = 1 in
1342   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src), asm, []>;
1343 }
1344
1345 multiclass sse12_cvt_p<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1346                          SDNode OpNode, X86MemOperand x86memop, PatFrag ld_frag,
1347                          string asm, Domain d> {
1348   def rr : PI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src), asm,
1349                         [(set DstRC:$dst, (OpNode SrcRC:$src))], d>;
1350   def rm : PI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src), asm,
1351                         [(set DstRC:$dst, (OpNode (ld_frag addr:$src)))], d>;
1352 }
1353
1354 multiclass sse12_vcvt_avx<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1355                           X86MemOperand x86memop, string asm> {
1356   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins DstRC:$src1, SrcRC:$src),
1357               !strconcat(asm,"\t{$src, $src1, $dst|$dst, $src1, $src}"), []>;
1358   let mayLoad = 1 in
1359   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst),
1360               (ins DstRC:$src1, x86memop:$src),
1361               !strconcat(asm,"\t{$src, $src1, $dst|$dst, $src1, $src}"), []>;
1362 }
1363
1364 defm VCVTTSS2SI   : sse12_cvt_s<0x2C, FR32, GR32, fp_to_sint, f32mem, loadf32,
1365                                 "cvttss2si\t{$src, $dst|$dst, $src}">, XS, VEX,
1366                                 VEX_LIG;
1367 defm VCVTTSS2SI64 : sse12_cvt_s<0x2C, FR32, GR64, fp_to_sint, f32mem, loadf32,
1368                                 "cvttss2si\t{$src, $dst|$dst, $src}">, XS, VEX,
1369                                 VEX_W, VEX_LIG;
1370 defm VCVTTSD2SI   : sse12_cvt_s<0x2C, FR64, GR32, fp_to_sint, f64mem, loadf64,
1371                                 "cvttsd2si\t{$src, $dst|$dst, $src}">, XD, VEX,
1372                                 VEX_LIG;
1373 defm VCVTTSD2SI64 : sse12_cvt_s<0x2C, FR64, GR64, fp_to_sint, f64mem, loadf64,
1374                                 "cvttsd2si\t{$src, $dst|$dst, $src}">, XD,
1375                                 VEX, VEX_W, VEX_LIG;
1376
1377 // The assembler can recognize rr 64-bit instructions by seeing a rxx
1378 // register, but the same isn't true when only using memory operands,
1379 // provide other assembly "l" and "q" forms to address this explicitly
1380 // where appropriate to do so.
1381 defm VCVTSI2SS   : sse12_vcvt_avx<0x2A, GR32, FR32, i32mem, "cvtsi2ss">, XS,
1382                                   VEX_4V, VEX_LIG;
1383 defm VCVTSI2SS64 : sse12_vcvt_avx<0x2A, GR64, FR32, i64mem, "cvtsi2ss{q}">, XS,
1384                                   VEX_4V, VEX_W, VEX_LIG;
1385 defm VCVTSI2SD   : sse12_vcvt_avx<0x2A, GR32, FR64, i32mem, "cvtsi2sd">, XD,
1386                                   VEX_4V, VEX_LIG;
1387 defm VCVTSI2SDL  : sse12_vcvt_avx<0x2A, GR32, FR64, i32mem, "cvtsi2sd{l}">, XD,
1388                                   VEX_4V, VEX_LIG;
1389 defm VCVTSI2SD64 : sse12_vcvt_avx<0x2A, GR64, FR64, i64mem, "cvtsi2sd{q}">, XD,
1390                                   VEX_4V, VEX_W, VEX_LIG;
1391
1392 let Predicates = [HasAVX] in {
1393   def : Pat<(f32 (sint_to_fp (loadi32 addr:$src))),
1394             (VCVTSI2SSrm (f32 (IMPLICIT_DEF)), addr:$src)>;
1395   def : Pat<(f32 (sint_to_fp (loadi64 addr:$src))),
1396             (VCVTSI2SS64rm (f32 (IMPLICIT_DEF)), addr:$src)>;
1397   def : Pat<(f64 (sint_to_fp (loadi32 addr:$src))),
1398             (VCVTSI2SDrm (f64 (IMPLICIT_DEF)), addr:$src)>;
1399   def : Pat<(f64 (sint_to_fp (loadi64 addr:$src))),
1400             (VCVTSI2SD64rm (f64 (IMPLICIT_DEF)), addr:$src)>;
1401
1402   def : Pat<(f32 (sint_to_fp GR32:$src)),
1403             (VCVTSI2SSrr (f32 (IMPLICIT_DEF)), GR32:$src)>;
1404   def : Pat<(f32 (sint_to_fp GR64:$src)),
1405             (VCVTSI2SS64rr (f32 (IMPLICIT_DEF)), GR64:$src)>;
1406   def : Pat<(f64 (sint_to_fp GR32:$src)),
1407             (VCVTSI2SDrr (f64 (IMPLICIT_DEF)), GR32:$src)>;
1408   def : Pat<(f64 (sint_to_fp GR64:$src)),
1409             (VCVTSI2SD64rr (f64 (IMPLICIT_DEF)), GR64:$src)>;
1410 }
1411
1412 defm CVTTSS2SI : sse12_cvt_s<0x2C, FR32, GR32, fp_to_sint, f32mem, loadf32,
1413                       "cvttss2si\t{$src, $dst|$dst, $src}">, XS;
1414 defm CVTTSS2SI64 : sse12_cvt_s<0x2C, FR32, GR64, fp_to_sint, f32mem, loadf32,
1415                       "cvttss2si{q}\t{$src, $dst|$dst, $src}">, XS, REX_W;
1416 defm CVTTSD2SI : sse12_cvt_s<0x2C, FR64, GR32, fp_to_sint, f64mem, loadf64,
1417                       "cvttsd2si\t{$src, $dst|$dst, $src}">, XD;
1418 defm CVTTSD2SI64 : sse12_cvt_s<0x2C, FR64, GR64, fp_to_sint, f64mem, loadf64,
1419                       "cvttsd2si{q}\t{$src, $dst|$dst, $src}">, XD, REX_W;
1420 defm CVTSI2SS  : sse12_cvt_s<0x2A, GR32, FR32, sint_to_fp, i32mem, loadi32,
1421                       "cvtsi2ss\t{$src, $dst|$dst, $src}">, XS;
1422 defm CVTSI2SS64 : sse12_cvt_s<0x2A, GR64, FR32, sint_to_fp, i64mem, loadi64,
1423                       "cvtsi2ss{q}\t{$src, $dst|$dst, $src}">, XS, REX_W;
1424 defm CVTSI2SD  : sse12_cvt_s<0x2A, GR32, FR64, sint_to_fp, i32mem, loadi32,
1425                       "cvtsi2sd\t{$src, $dst|$dst, $src}">, XD;
1426 defm CVTSI2SD64 : sse12_cvt_s<0x2A, GR64, FR64, sint_to_fp, i64mem, loadi64,
1427                       "cvtsi2sd{q}\t{$src, $dst|$dst, $src}">, XD, REX_W;
1428
1429 // Conversion Instructions Intrinsics - Match intrinsics which expect MM
1430 // and/or XMM operand(s).
1431
1432 multiclass sse12_cvt_sint<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1433                          Intrinsic Int, X86MemOperand x86memop, PatFrag ld_frag,
1434                          string asm> {
1435   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src),
1436               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
1437               [(set DstRC:$dst, (Int SrcRC:$src))]>;
1438   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src),
1439               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
1440               [(set DstRC:$dst, (Int (ld_frag addr:$src)))]>;
1441 }
1442
1443 multiclass sse12_cvt_sint_3addr<bits<8> opc, RegisterClass SrcRC,
1444                     RegisterClass DstRC, Intrinsic Int, X86MemOperand x86memop,
1445                     PatFrag ld_frag, string asm, bit Is2Addr = 1> {
1446   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins DstRC:$src1, SrcRC:$src2),
1447               !if(Is2Addr,
1448                   !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
1449                   !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
1450               [(set DstRC:$dst, (Int DstRC:$src1, SrcRC:$src2))]>;
1451   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst),
1452               (ins DstRC:$src1, x86memop:$src2),
1453               !if(Is2Addr,
1454                   !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
1455                   !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
1456               [(set DstRC:$dst, (Int DstRC:$src1, (ld_frag addr:$src2)))]>;
1457 }
1458
1459 defm Int_VCVTSD2SI : sse12_cvt_sint<0x2D, VR128, GR32, int_x86_sse2_cvtsd2si,
1460                       f128mem, load, "cvtsd2si">, XD, VEX;
1461 defm Int_VCVTSD2SI64 : sse12_cvt_sint<0x2D, VR128, GR64,
1462                       int_x86_sse2_cvtsd2si64, f128mem, load, "cvtsd2si">,
1463                       XD, VEX, VEX_W;
1464
1465 // FIXME: The asm matcher has a hack to ignore instructions with _Int and Int_
1466 // Get rid of this hack or rename the intrinsics, there are several
1467 // intructions that only match with the intrinsic form, why create duplicates
1468 // to let them be recognized by the assembler?
1469 defm VCVTSD2SI     : sse12_cvt_s_np<0x2D, FR64, GR32, f64mem,
1470                       "cvtsd2si\t{$src, $dst|$dst, $src}">, XD, VEX, VEX_LIG;
1471 defm VCVTSD2SI64   : sse12_cvt_s_np<0x2D, FR64, GR64, f64mem,
1472                       "cvtsd2si\t{$src, $dst|$dst, $src}">, XD, VEX, VEX_W,
1473                       VEX_LIG;
1474
1475 defm CVTSD2SI : sse12_cvt_sint<0x2D, VR128, GR32, int_x86_sse2_cvtsd2si,
1476                 f128mem, load, "cvtsd2si{l}">, XD;
1477 defm CVTSD2SI64 : sse12_cvt_sint<0x2D, VR128, GR64, int_x86_sse2_cvtsd2si64,
1478                   f128mem, load, "cvtsd2si{q}">, XD, REX_W;
1479
1480
1481 defm Int_VCVTSI2SS : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1482           int_x86_sse_cvtsi2ss, i32mem, loadi32, "cvtsi2ss", 0>, XS, VEX_4V;
1483 defm Int_VCVTSI2SS64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1484           int_x86_sse_cvtsi642ss, i64mem, loadi64, "cvtsi2ss", 0>, XS, VEX_4V,
1485           VEX_W;
1486 defm Int_VCVTSI2SD : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1487           int_x86_sse2_cvtsi2sd, i32mem, loadi32, "cvtsi2sd", 0>, XD, VEX_4V;
1488 defm Int_VCVTSI2SD64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1489           int_x86_sse2_cvtsi642sd, i64mem, loadi64, "cvtsi2sd", 0>, XD,
1490           VEX_4V, VEX_W;
1491
1492 let Constraints = "$src1 = $dst" in {
1493   defm Int_CVTSI2SS : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1494                         int_x86_sse_cvtsi2ss, i32mem, loadi32,
1495                         "cvtsi2ss">, XS;
1496   defm Int_CVTSI2SS64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1497                         int_x86_sse_cvtsi642ss, i64mem, loadi64,
1498                         "cvtsi2ss{q}">, XS, REX_W;
1499   defm Int_CVTSI2SD : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1500                         int_x86_sse2_cvtsi2sd, i32mem, loadi32,
1501                         "cvtsi2sd">, XD;
1502   defm Int_CVTSI2SD64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1503                         int_x86_sse2_cvtsi642sd, i64mem, loadi64,
1504                         "cvtsi2sd">, XD, REX_W;
1505 }
1506
1507 /// SSE 1 Only
1508
1509 // Aliases for intrinsics
1510 defm Int_VCVTTSS2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse_cvttss2si,
1511                                     f32mem, load, "cvttss2si">, XS, VEX;
1512 defm Int_VCVTTSS2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1513                                     int_x86_sse_cvttss2si64, f32mem, load,
1514                                     "cvttss2si">, XS, VEX, VEX_W;
1515 defm Int_VCVTTSD2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse2_cvttsd2si,
1516                                     f128mem, load, "cvttsd2si">, XD, VEX;
1517 defm Int_VCVTTSD2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1518                                     int_x86_sse2_cvttsd2si64, f128mem, load,
1519                                     "cvttsd2si">, XD, VEX, VEX_W;
1520 defm Int_CVTTSS2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse_cvttss2si,
1521                                     f32mem, load, "cvttss2si">, XS;
1522 defm Int_CVTTSS2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1523                                     int_x86_sse_cvttss2si64, f32mem, load,
1524                                     "cvttss2si{q}">, XS, REX_W;
1525 defm Int_CVTTSD2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse2_cvttsd2si,
1526                                     f128mem, load, "cvttsd2si">, XD;
1527 defm Int_CVTTSD2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1528                                     int_x86_sse2_cvttsd2si64, f128mem, load,
1529                                     "cvttsd2si{q}">, XD, REX_W;
1530
1531 let Pattern = []<dag> in {
1532 defm VCVTSS2SI   : sse12_cvt_s<0x2D, FR32, GR32, undef, f32mem, load,
1533                                "cvtss2si{l}\t{$src, $dst|$dst, $src}">, XS,
1534                                VEX, VEX_LIG;
1535 defm VCVTSS2SI64 : sse12_cvt_s<0x2D, FR32, GR64, undef, f32mem, load,
1536                                "cvtss2si\t{$src, $dst|$dst, $src}">, XS, VEX,
1537                                VEX_W, VEX_LIG;
1538 defm VCVTDQ2PS   : sse12_cvt_p<0x5B, VR128, VR128, undef, i128mem, load,
1539                                "cvtdq2ps\t{$src, $dst|$dst, $src}",
1540                                SSEPackedSingle>, TB, VEX;
1541 defm VCVTDQ2PSY  : sse12_cvt_p<0x5B, VR256, VR256, undef, i256mem, load,
1542                                "cvtdq2ps\t{$src, $dst|$dst, $src}",
1543                                SSEPackedSingle>, TB, VEX;
1544 }
1545
1546 let Pattern = []<dag> in {
1547 defm CVTSS2SI : sse12_cvt_s<0x2D, FR32, GR32, undef, f32mem, load /*dummy*/,
1548                           "cvtss2si{l}\t{$src, $dst|$dst, $src}">, XS;
1549 defm CVTSS2SI64 : sse12_cvt_s<0x2D, FR32, GR64, undef, f32mem, load /*dummy*/,
1550                           "cvtss2si{q}\t{$src, $dst|$dst, $src}">, XS, REX_W;
1551 defm CVTDQ2PS : sse12_cvt_p<0x5B, VR128, VR128, undef, i128mem, load /*dummy*/,
1552                             "cvtdq2ps\t{$src, $dst|$dst, $src}",
1553                             SSEPackedSingle>, TB; /* PD SSE3 form is avaiable */
1554 }
1555
1556 let Predicates = [HasSSE1] in {
1557   def : Pat<(int_x86_sse_cvtss2si VR128:$src),
1558             (CVTSS2SIrr (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
1559   def : Pat<(int_x86_sse_cvtss2si (load addr:$src)),
1560             (CVTSS2SIrm addr:$src)>;
1561   def : Pat<(int_x86_sse_cvtss2si64 VR128:$src),
1562             (CVTSS2SI64rr (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
1563   def : Pat<(int_x86_sse_cvtss2si64 (load addr:$src)),
1564             (CVTSS2SI64rm addr:$src)>;
1565 }
1566
1567 let Predicates = [HasAVX] in {
1568   def : Pat<(int_x86_sse_cvtss2si VR128:$src),
1569             (VCVTSS2SIrr (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
1570   def : Pat<(int_x86_sse_cvtss2si (load addr:$src)),
1571             (VCVTSS2SIrm addr:$src)>;
1572   def : Pat<(int_x86_sse_cvtss2si64 VR128:$src),
1573             (VCVTSS2SI64rr (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
1574   def : Pat<(int_x86_sse_cvtss2si64 (load addr:$src)),
1575             (VCVTSS2SI64rm addr:$src)>;
1576 }
1577
1578 /// SSE 2 Only
1579
1580 // Convert scalar double to scalar single
1581 def VCVTSD2SSrr  : VSDI<0x5A, MRMSrcReg, (outs FR32:$dst),
1582                        (ins FR64:$src1, FR64:$src2),
1583                       "cvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
1584                       VEX_4V, VEX_LIG;
1585 let mayLoad = 1 in
1586 def VCVTSD2SSrm  : I<0x5A, MRMSrcMem, (outs FR32:$dst),
1587                        (ins FR64:$src1, f64mem:$src2),
1588                       "vcvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1589                       []>, XD, Requires<[HasAVX, OptForSize]>, VEX_4V, VEX_LIG;
1590
1591 def : Pat<(f32 (fround FR64:$src)), (VCVTSD2SSrr FR64:$src, FR64:$src)>,
1592           Requires<[HasAVX]>;
1593
1594 def CVTSD2SSrr  : SDI<0x5A, MRMSrcReg, (outs FR32:$dst), (ins FR64:$src),
1595                       "cvtsd2ss\t{$src, $dst|$dst, $src}",
1596                       [(set FR32:$dst, (fround FR64:$src))]>;
1597 def CVTSD2SSrm  : I<0x5A, MRMSrcMem, (outs FR32:$dst), (ins f64mem:$src),
1598                       "cvtsd2ss\t{$src, $dst|$dst, $src}",
1599                       [(set FR32:$dst, (fround (loadf64 addr:$src)))]>, XD,
1600                   Requires<[HasSSE2, OptForSize]>;
1601
1602 defm Int_VCVTSD2SS: sse12_cvt_sint_3addr<0x5A, VR128, VR128,
1603                       int_x86_sse2_cvtsd2ss, f64mem, load, "cvtsd2ss", 0>,
1604                       XS, VEX_4V;
1605 let Constraints = "$src1 = $dst" in
1606 defm Int_CVTSD2SS: sse12_cvt_sint_3addr<0x5A, VR128, VR128,
1607                       int_x86_sse2_cvtsd2ss, f64mem, load, "cvtsd2ss">, XS;
1608
1609 // Convert scalar single to scalar double
1610 // SSE2 instructions with XS prefix
1611 def VCVTSS2SDrr : I<0x5A, MRMSrcReg, (outs FR64:$dst),
1612                     (ins FR32:$src1, FR32:$src2),
1613                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1614                     []>, XS, Requires<[HasAVX]>, VEX_4V, VEX_LIG;
1615 let mayLoad = 1 in
1616 def VCVTSS2SDrm : I<0x5A, MRMSrcMem, (outs FR64:$dst),
1617                     (ins FR32:$src1, f32mem:$src2),
1618                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1619                     []>, XS, VEX_4V, VEX_LIG, Requires<[HasAVX, OptForSize]>;
1620
1621 let Predicates = [HasAVX] in {
1622   def : Pat<(f64 (fextend FR32:$src)),
1623             (VCVTSS2SDrr FR32:$src, FR32:$src)>;
1624   def : Pat<(fextend (loadf32 addr:$src)),
1625             (VCVTSS2SDrm (f32 (IMPLICIT_DEF)), addr:$src)>;
1626   def : Pat<(extloadf32 addr:$src),
1627             (VCVTSS2SDrm (f32 (IMPLICIT_DEF)), addr:$src)>;
1628 }
1629
1630 def : Pat<(extloadf32 addr:$src),
1631           (VCVTSS2SDrr (f32 (IMPLICIT_DEF)), (MOVSSrm addr:$src))>,
1632           Requires<[HasAVX, OptForSpeed]>;
1633
1634 def CVTSS2SDrr : I<0x5A, MRMSrcReg, (outs FR64:$dst), (ins FR32:$src),
1635                    "cvtss2sd\t{$src, $dst|$dst, $src}",
1636                    [(set FR64:$dst, (fextend FR32:$src))]>, XS,
1637                  Requires<[HasSSE2]>;
1638 def CVTSS2SDrm : I<0x5A, MRMSrcMem, (outs FR64:$dst), (ins f32mem:$src),
1639                    "cvtss2sd\t{$src, $dst|$dst, $src}",
1640                    [(set FR64:$dst, (extloadf32 addr:$src))]>, XS,
1641                  Requires<[HasSSE2, OptForSize]>;
1642
1643 // extload f32 -> f64.  This matches load+fextend because we have a hack in
1644 // the isel (PreprocessForFPConvert) that can introduce loads after dag
1645 // combine.
1646 // Since these loads aren't folded into the fextend, we have to match it
1647 // explicitly here.
1648 def : Pat<(fextend (loadf32 addr:$src)),
1649           (CVTSS2SDrm addr:$src)>, Requires<[HasSSE2]>;
1650 def : Pat<(extloadf32 addr:$src),
1651           (CVTSS2SDrr (MOVSSrm addr:$src))>, Requires<[HasSSE2, OptForSpeed]>;
1652
1653 def Int_VCVTSS2SDrr: I<0x5A, MRMSrcReg,
1654                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1655                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1656                     [(set VR128:$dst, (int_x86_sse2_cvtss2sd VR128:$src1,
1657                                        VR128:$src2))]>, XS, VEX_4V,
1658                     Requires<[HasAVX]>;
1659 def Int_VCVTSS2SDrm: I<0x5A, MRMSrcMem,
1660                       (outs VR128:$dst), (ins VR128:$src1, f32mem:$src2),
1661                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1662                     [(set VR128:$dst, (int_x86_sse2_cvtss2sd VR128:$src1,
1663                                        (load addr:$src2)))]>, XS, VEX_4V,
1664                     Requires<[HasAVX]>;
1665 let Constraints = "$src1 = $dst" in { // SSE2 instructions with XS prefix
1666 def Int_CVTSS2SDrr: I<0x5A, MRMSrcReg,
1667                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1668                     "cvtss2sd\t{$src2, $dst|$dst, $src2}",
1669                     [(set VR128:$dst, (int_x86_sse2_cvtss2sd VR128:$src1,
1670                                        VR128:$src2))]>, XS,
1671                     Requires<[HasSSE2]>;
1672 def Int_CVTSS2SDrm: I<0x5A, MRMSrcMem,
1673                       (outs VR128:$dst), (ins VR128:$src1, f32mem:$src2),
1674                     "cvtss2sd\t{$src2, $dst|$dst, $src2}",
1675                     [(set VR128:$dst, (int_x86_sse2_cvtss2sd VR128:$src1,
1676                                        (load addr:$src2)))]>, XS,
1677                     Requires<[HasSSE2]>;
1678 }
1679
1680 // Convert doubleword to packed single/double fp
1681 // SSE2 instructions without OpSize prefix
1682 def Int_VCVTDQ2PSrr : I<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1683                        "vcvtdq2ps\t{$src, $dst|$dst, $src}",
1684                        [(set VR128:$dst, (int_x86_sse2_cvtdq2ps VR128:$src))]>,
1685                      TB, VEX, Requires<[HasAVX]>;
1686 def Int_VCVTDQ2PSrm : I<0x5B, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
1687                       "vcvtdq2ps\t{$src, $dst|$dst, $src}",
1688                       [(set VR128:$dst, (int_x86_sse2_cvtdq2ps
1689                                         (bitconvert (memopv2i64 addr:$src))))]>,
1690                      TB, VEX, Requires<[HasAVX]>;
1691 def Int_CVTDQ2PSrr : I<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1692                        "cvtdq2ps\t{$src, $dst|$dst, $src}",
1693                        [(set VR128:$dst, (int_x86_sse2_cvtdq2ps VR128:$src))]>,
1694                      TB, Requires<[HasSSE2]>;
1695 def Int_CVTDQ2PSrm : I<0x5B, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
1696                       "cvtdq2ps\t{$src, $dst|$dst, $src}",
1697                       [(set VR128:$dst, (int_x86_sse2_cvtdq2ps
1698                                         (bitconvert (memopv2i64 addr:$src))))]>,
1699                      TB, Requires<[HasSSE2]>;
1700
1701 // FIXME: why the non-intrinsic version is described as SSE3?
1702 // SSE2 instructions with XS prefix
1703 def Int_VCVTDQ2PDrr : I<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1704                        "vcvtdq2pd\t{$src, $dst|$dst, $src}",
1705                        [(set VR128:$dst, (int_x86_sse2_cvtdq2pd VR128:$src))]>,
1706                      XS, VEX, Requires<[HasAVX]>;
1707 def Int_VCVTDQ2PDrm : I<0xE6, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
1708                        "vcvtdq2pd\t{$src, $dst|$dst, $src}",
1709                        [(set VR128:$dst, (int_x86_sse2_cvtdq2pd
1710                                         (bitconvert (memopv2i64 addr:$src))))]>,
1711                      XS, VEX, Requires<[HasAVX]>;
1712 def Int_CVTDQ2PDrr : I<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1713                        "cvtdq2pd\t{$src, $dst|$dst, $src}",
1714                        [(set VR128:$dst, (int_x86_sse2_cvtdq2pd VR128:$src))]>,
1715                      XS, Requires<[HasSSE2]>;
1716 def Int_CVTDQ2PDrm : I<0xE6, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
1717                      "cvtdq2pd\t{$src, $dst|$dst, $src}",
1718                      [(set VR128:$dst, (int_x86_sse2_cvtdq2pd
1719                                         (bitconvert (memopv2i64 addr:$src))))]>,
1720                      XS, Requires<[HasSSE2]>;
1721
1722
1723 // Convert packed single/double fp to doubleword
1724 def VCVTPS2DQrr : VPDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1725                        "cvtps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
1726 def VCVTPS2DQrm : VPDI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1727                        "cvtps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
1728 def VCVTPS2DQYrr : VPDI<0x5B, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
1729                         "cvtps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
1730 def VCVTPS2DQYrm : VPDI<0x5B, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
1731                         "cvtps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
1732 def CVTPS2DQrr : PDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1733                      "cvtps2dq\t{$src, $dst|$dst, $src}", []>;
1734 def CVTPS2DQrm : PDI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1735                      "cvtps2dq\t{$src, $dst|$dst, $src}", []>;
1736
1737 def Int_VCVTPS2DQrr : VPDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1738                         "cvtps2dq\t{$src, $dst|$dst, $src}",
1739                         [(set VR128:$dst, (int_x86_sse2_cvtps2dq VR128:$src))]>,
1740                         VEX;
1741 def Int_VCVTPS2DQrm : VPDI<0x5B, MRMSrcMem, (outs VR128:$dst),
1742                          (ins f128mem:$src),
1743                          "cvtps2dq\t{$src, $dst|$dst, $src}",
1744                          [(set VR128:$dst, (int_x86_sse2_cvtps2dq
1745                                             (memop addr:$src)))]>, VEX;
1746 def Int_CVTPS2DQrr : PDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1747                         "cvtps2dq\t{$src, $dst|$dst, $src}",
1748                         [(set VR128:$dst, (int_x86_sse2_cvtps2dq VR128:$src))]>;
1749 def Int_CVTPS2DQrm : PDI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1750                          "cvtps2dq\t{$src, $dst|$dst, $src}",
1751                          [(set VR128:$dst, (int_x86_sse2_cvtps2dq
1752                                             (memop addr:$src)))]>;
1753
1754 // SSE2 packed instructions with XD prefix
1755 def Int_VCVTPD2DQrr : I<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1756                        "vcvtpd2dq\t{$src, $dst|$dst, $src}",
1757                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq VR128:$src))]>,
1758                      XD, VEX, Requires<[HasAVX]>;
1759 def Int_VCVTPD2DQrm : I<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1760                        "vcvtpd2dq\t{$src, $dst|$dst, $src}",
1761                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq
1762                                           (memop addr:$src)))]>,
1763                      XD, VEX, Requires<[HasAVX]>;
1764 def Int_CVTPD2DQrr : I<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1765                        "cvtpd2dq\t{$src, $dst|$dst, $src}",
1766                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq VR128:$src))]>,
1767                      XD, Requires<[HasSSE2]>;
1768 def Int_CVTPD2DQrm : I<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1769                        "cvtpd2dq\t{$src, $dst|$dst, $src}",
1770                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq
1771                                           (memop addr:$src)))]>,
1772                      XD, Requires<[HasSSE2]>;
1773
1774
1775 // Convert with truncation packed single/double fp to doubleword
1776 // SSE2 packed instructions with XS prefix
1777 def VCVTTPS2DQrr : VSSI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1778                       "cvttps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
1779 let mayLoad = 1 in
1780 def VCVTTPS2DQrm : VSSI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1781                       "cvttps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
1782 def VCVTTPS2DQYrr : VSSI<0x5B, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
1783                       "cvttps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
1784 let mayLoad = 1 in
1785 def VCVTTPS2DQYrm : VSSI<0x5B, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
1786                       "cvttps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
1787 def CVTTPS2DQrr : SSI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1788                       "cvttps2dq\t{$src, $dst|$dst, $src}",
1789                       [(set VR128:$dst,
1790                             (int_x86_sse2_cvttps2dq VR128:$src))]>;
1791 def CVTTPS2DQrm : SSI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1792                       "cvttps2dq\t{$src, $dst|$dst, $src}",
1793                       [(set VR128:$dst,
1794                             (int_x86_sse2_cvttps2dq (memop addr:$src)))]>;
1795
1796 def Int_VCVTTPS2DQrr : I<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1797                         "vcvttps2dq\t{$src, $dst|$dst, $src}",
1798                         [(set VR128:$dst,
1799                               (int_x86_sse2_cvttps2dq VR128:$src))]>,
1800                       XS, VEX, Requires<[HasAVX]>;
1801 def Int_VCVTTPS2DQrm : I<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1802                         "vcvttps2dq\t{$src, $dst|$dst, $src}",
1803                         [(set VR128:$dst, (int_x86_sse2_cvttps2dq
1804                                            (memop addr:$src)))]>,
1805                       XS, VEX, Requires<[HasAVX]>;
1806
1807 let Predicates = [HasSSE2] in {
1808   def : Pat<(v4f32 (sint_to_fp (v4i32 VR128:$src))),
1809             (Int_CVTDQ2PSrr VR128:$src)>;
1810   def : Pat<(v4i32 (fp_to_sint (v4f32 VR128:$src))),
1811             (CVTTPS2DQrr VR128:$src)>;
1812 }
1813
1814 let Predicates = [HasAVX] in {
1815   def : Pat<(v4f32 (sint_to_fp (v4i32 VR128:$src))),
1816             (Int_VCVTDQ2PSrr VR128:$src)>;
1817   def : Pat<(v4i32 (fp_to_sint (v4f32 VR128:$src))),
1818             (VCVTTPS2DQrr VR128:$src)>;
1819   def : Pat<(v8f32 (sint_to_fp (v8i32 VR256:$src))),
1820             (VCVTDQ2PSYrr VR256:$src)>;
1821   def : Pat<(v8i32 (fp_to_sint (v8f32 VR256:$src))),
1822             (VCVTTPS2DQYrr VR256:$src)>;
1823 }
1824
1825 def VCVTTPD2DQrr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1826                         "cvttpd2dq\t{$src, $dst|$dst, $src}",
1827                         [(set VR128:$dst,
1828                               (int_x86_sse2_cvttpd2dq VR128:$src))]>, VEX;
1829 let isCodeGenOnly = 1 in
1830 def VCVTTPD2DQrm : VPDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1831                         "cvttpd2dq\t{$src, $dst|$dst, $src}",
1832                         [(set VR128:$dst, (int_x86_sse2_cvttpd2dq
1833                                                (memop addr:$src)))]>, VEX;
1834 def CVTTPD2DQrr : PDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1835                       "cvttpd2dq\t{$src, $dst|$dst, $src}",
1836                       [(set VR128:$dst, (int_x86_sse2_cvttpd2dq VR128:$src))]>;
1837 def CVTTPD2DQrm : PDI<0xE6, MRMSrcMem, (outs VR128:$dst),(ins f128mem:$src),
1838                       "cvttpd2dq\t{$src, $dst|$dst, $src}",
1839                       [(set VR128:$dst, (int_x86_sse2_cvttpd2dq
1840                                         (memop addr:$src)))]>;
1841
1842 // The assembler can recognize rr 256-bit instructions by seeing a ymm
1843 // register, but the same isn't true when using memory operands instead.
1844 // Provide other assembly rr and rm forms to address this explicitly.
1845 def VCVTTPD2DQXrYr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
1846                           "cvttpd2dq\t{$src, $dst|$dst, $src}", []>, VEX;
1847
1848 // XMM only
1849 def VCVTTPD2DQXrr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1850                          "cvttpd2dqx\t{$src, $dst|$dst, $src}", []>, VEX;
1851 def VCVTTPD2DQXrm : VPDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1852                          "cvttpd2dqx\t{$src, $dst|$dst, $src}", []>, VEX;
1853
1854 // YMM only
1855 def VCVTTPD2DQYrr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
1856                          "cvttpd2dqy\t{$src, $dst|$dst, $src}", []>, VEX;
1857 def VCVTTPD2DQYrm : VPDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f256mem:$src),
1858                          "cvttpd2dqy\t{$src, $dst|$dst, $src}", []>, VEX, VEX_L;
1859
1860 // Convert packed single to packed double
1861 let Predicates = [HasAVX] in {
1862                   // SSE2 instructions without OpSize prefix
1863 def VCVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1864                      "vcvtps2pd\t{$src, $dst|$dst, $src}", []>, TB, VEX;
1865 def VCVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
1866                      "vcvtps2pd\t{$src, $dst|$dst, $src}", []>, TB, VEX;
1867 def VCVTPS2PDYrr : I<0x5A, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
1868                      "vcvtps2pd\t{$src, $dst|$dst, $src}", []>, TB, VEX;
1869 def VCVTPS2PDYrm : I<0x5A, MRMSrcMem, (outs VR256:$dst), (ins f128mem:$src),
1870                      "vcvtps2pd\t{$src, $dst|$dst, $src}", []>, TB, VEX;
1871 }
1872 def CVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1873                        "cvtps2pd\t{$src, $dst|$dst, $src}", []>, TB;
1874 def CVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
1875                        "cvtps2pd\t{$src, $dst|$dst, $src}", []>, TB;
1876
1877 def Int_VCVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1878                        "vcvtps2pd\t{$src, $dst|$dst, $src}",
1879                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd VR128:$src))]>,
1880                      TB, VEX, Requires<[HasAVX]>;
1881 def Int_VCVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
1882                        "vcvtps2pd\t{$src, $dst|$dst, $src}",
1883                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd
1884                                           (load addr:$src)))]>,
1885                      TB, VEX, Requires<[HasAVX]>;
1886 def Int_CVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1887                        "cvtps2pd\t{$src, $dst|$dst, $src}",
1888                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd VR128:$src))]>,
1889                      TB, Requires<[HasSSE2]>;
1890 def Int_CVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
1891                        "cvtps2pd\t{$src, $dst|$dst, $src}",
1892                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd
1893                                           (load addr:$src)))]>,
1894                      TB, Requires<[HasSSE2]>;
1895
1896 // Convert packed double to packed single
1897 // The assembler can recognize rr 256-bit instructions by seeing a ymm
1898 // register, but the same isn't true when using memory operands instead.
1899 // Provide other assembly rr and rm forms to address this explicitly.
1900 def VCVTPD2PSrr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1901                        "cvtpd2ps\t{$src, $dst|$dst, $src}", []>, VEX;
1902 def VCVTPD2PSXrYr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
1903                          "cvtpd2ps\t{$src, $dst|$dst, $src}", []>, VEX;
1904
1905 // XMM only
1906 def VCVTPD2PSXrr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1907                         "cvtpd2psx\t{$src, $dst|$dst, $src}", []>, VEX;
1908 def VCVTPD2PSXrm : VPDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1909                         "cvtpd2psx\t{$src, $dst|$dst, $src}", []>, VEX;
1910
1911 // YMM only
1912 def VCVTPD2PSYrr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
1913                         "cvtpd2psy\t{$src, $dst|$dst, $src}", []>, VEX;
1914 def VCVTPD2PSYrm : VPDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f256mem:$src),
1915                         "cvtpd2psy\t{$src, $dst|$dst, $src}", []>, VEX, VEX_L;
1916 def CVTPD2PSrr : PDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1917                      "cvtpd2ps\t{$src, $dst|$dst, $src}", []>;
1918 def CVTPD2PSrm : PDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1919                      "cvtpd2ps\t{$src, $dst|$dst, $src}", []>;
1920
1921
1922 def Int_VCVTPD2PSrr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1923                          "cvtpd2ps\t{$src, $dst|$dst, $src}",
1924                         [(set VR128:$dst, (int_x86_sse2_cvtpd2ps VR128:$src))]>;
1925 def Int_VCVTPD2PSrm : VPDI<0x5A, MRMSrcMem, (outs VR128:$dst),
1926                          (ins f128mem:$src),
1927                          "cvtpd2ps\t{$src, $dst|$dst, $src}",
1928                          [(set VR128:$dst, (int_x86_sse2_cvtpd2ps
1929                                             (memop addr:$src)))]>;
1930 def Int_CVTPD2PSrr : PDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1931                          "cvtpd2ps\t{$src, $dst|$dst, $src}",
1932                         [(set VR128:$dst, (int_x86_sse2_cvtpd2ps VR128:$src))]>;
1933 def Int_CVTPD2PSrm : PDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1934                          "cvtpd2ps\t{$src, $dst|$dst, $src}",
1935                          [(set VR128:$dst, (int_x86_sse2_cvtpd2ps
1936                                             (memop addr:$src)))]>;
1937
1938 // AVX 256-bit register conversion intrinsics
1939 // FIXME: Migrate SSE conversion intrinsics matching to use patterns as below
1940 // whenever possible to avoid declaring two versions of each one.
1941 def : Pat<(int_x86_avx_cvtdq2_ps_256 VR256:$src),
1942           (VCVTDQ2PSYrr VR256:$src)>;
1943 def : Pat<(int_x86_avx_cvtdq2_ps_256 (memopv8i32 addr:$src)),
1944           (VCVTDQ2PSYrm addr:$src)>;
1945
1946 def : Pat<(int_x86_avx_cvt_pd2_ps_256 VR256:$src),
1947           (VCVTPD2PSYrr VR256:$src)>;
1948 def : Pat<(int_x86_avx_cvt_pd2_ps_256 (memopv4f64 addr:$src)),
1949           (VCVTPD2PSYrm addr:$src)>;
1950
1951 def : Pat<(int_x86_avx_cvt_ps2dq_256 VR256:$src),
1952           (VCVTPS2DQYrr VR256:$src)>;
1953 def : Pat<(int_x86_avx_cvt_ps2dq_256 (memopv8f32 addr:$src)),
1954           (VCVTPS2DQYrm addr:$src)>;
1955
1956 def : Pat<(int_x86_avx_cvt_ps2_pd_256 VR128:$src),
1957           (VCVTPS2PDYrr VR128:$src)>;
1958 def : Pat<(int_x86_avx_cvt_ps2_pd_256 (memopv4f32 addr:$src)),
1959           (VCVTPS2PDYrm addr:$src)>;
1960
1961 def : Pat<(int_x86_avx_cvtt_pd2dq_256 VR256:$src),
1962           (VCVTTPD2DQYrr VR256:$src)>;
1963 def : Pat<(int_x86_avx_cvtt_pd2dq_256 (memopv4f64 addr:$src)),
1964           (VCVTTPD2DQYrm addr:$src)>;
1965
1966 def : Pat<(int_x86_avx_cvtt_ps2dq_256 VR256:$src),
1967           (VCVTTPS2DQYrr VR256:$src)>;
1968 def : Pat<(int_x86_avx_cvtt_ps2dq_256 (memopv8f32 addr:$src)),
1969           (VCVTTPS2DQYrm addr:$src)>;
1970
1971 // Match fround and fextend for 128/256-bit conversions
1972 def : Pat<(v4f32 (fround (v4f64 VR256:$src))),
1973           (VCVTPD2PSYrr VR256:$src)>;
1974 def : Pat<(v4f32 (fround (loadv4f64 addr:$src))),
1975           (VCVTPD2PSYrm addr:$src)>;
1976
1977 def : Pat<(v4f64 (fextend (v4f32 VR128:$src))),
1978           (VCVTPS2PDYrr VR128:$src)>;
1979 def : Pat<(v4f64 (fextend (loadv4f32 addr:$src))),
1980           (VCVTPS2PDYrm addr:$src)>;
1981
1982 //===----------------------------------------------------------------------===//
1983 // SSE 1 & 2 - Compare Instructions
1984 //===----------------------------------------------------------------------===//
1985
1986 // sse12_cmp_scalar - sse 1 & 2 compare scalar instructions
1987 multiclass sse12_cmp_scalar<RegisterClass RC, X86MemOperand x86memop,
1988                             SDNode OpNode, ValueType VT, PatFrag ld_frag,
1989                             string asm, string asm_alt> {
1990   def rr : SIi8<0xC2, MRMSrcReg,
1991                 (outs RC:$dst), (ins RC:$src1, RC:$src2, SSECC:$cc), asm,
1992                 [(set RC:$dst, (OpNode (VT RC:$src1), RC:$src2, imm:$cc))]>;
1993   def rm : SIi8<0xC2, MRMSrcMem,
1994                 (outs RC:$dst), (ins RC:$src1, x86memop:$src2, SSECC:$cc), asm,
1995                 [(set RC:$dst, (OpNode (VT RC:$src1),
1996                                          (ld_frag addr:$src2), imm:$cc))]>;
1997
1998   // Accept explicit immediate argument form instead of comparison code.
1999   let neverHasSideEffects = 1 in {
2000     def rr_alt : SIi8<0xC2, MRMSrcReg, (outs RC:$dst),
2001                       (ins RC:$src1, RC:$src2, i8imm:$cc), asm_alt, []>;
2002     let mayLoad = 1 in
2003     def rm_alt : SIi8<0xC2, MRMSrcMem, (outs RC:$dst),
2004                       (ins RC:$src1, x86memop:$src2, i8imm:$cc), asm_alt, []>;
2005   }
2006 }
2007
2008 defm VCMPSS : sse12_cmp_scalar<FR32, f32mem, X86cmpss, f32, loadf32,
2009                  "cmp${cc}ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2010                  "cmpss\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}">,
2011                  XS, VEX_4V, VEX_LIG;
2012 defm VCMPSD : sse12_cmp_scalar<FR64, f64mem, X86cmpsd, f64, loadf64,
2013                  "cmp${cc}sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2014                  "cmpsd\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}">,
2015                  XD, VEX_4V, VEX_LIG;
2016
2017 let Constraints = "$src1 = $dst" in {
2018   defm CMPSS : sse12_cmp_scalar<FR32, f32mem, X86cmpss, f32, loadf32,
2019                   "cmp${cc}ss\t{$src2, $dst|$dst, $src2}",
2020                   "cmpss\t{$cc, $src2, $dst|$dst, $src2, $cc}">,
2021                   XS;
2022   defm CMPSD : sse12_cmp_scalar<FR64, f64mem, X86cmpsd, f64, loadf64,
2023                   "cmp${cc}sd\t{$src2, $dst|$dst, $src2}",
2024                   "cmpsd\t{$cc, $src2, $dst|$dst, $src2, $cc}">,
2025                   XD;
2026 }
2027
2028 multiclass sse12_cmp_scalar_int<RegisterClass RC, X86MemOperand x86memop,
2029                          Intrinsic Int, string asm> {
2030   def rr : SIi8<0xC2, MRMSrcReg, (outs VR128:$dst),
2031                       (ins VR128:$src1, VR128:$src, SSECC:$cc), asm,
2032                         [(set VR128:$dst, (Int VR128:$src1,
2033                                                VR128:$src, imm:$cc))]>;
2034   def rm : SIi8<0xC2, MRMSrcMem, (outs VR128:$dst),
2035                       (ins VR128:$src1, f32mem:$src, SSECC:$cc), asm,
2036                         [(set VR128:$dst, (Int VR128:$src1,
2037                                                (load addr:$src), imm:$cc))]>;
2038 }
2039
2040 // Aliases to match intrinsics which expect XMM operand(s).
2041 defm Int_VCMPSS  : sse12_cmp_scalar_int<VR128, f32mem, int_x86_sse_cmp_ss,
2042                      "cmp${cc}ss\t{$src, $src1, $dst|$dst, $src1, $src}">,
2043                      XS, VEX_4V;
2044 defm Int_VCMPSD  : sse12_cmp_scalar_int<VR128, f64mem, int_x86_sse2_cmp_sd,
2045                      "cmp${cc}sd\t{$src, $src1, $dst|$dst, $src1, $src}">,
2046                      XD, VEX_4V;
2047 let Constraints = "$src1 = $dst" in {
2048   defm Int_CMPSS  : sse12_cmp_scalar_int<VR128, f32mem, int_x86_sse_cmp_ss,
2049                        "cmp${cc}ss\t{$src, $dst|$dst, $src}">, XS;
2050   defm Int_CMPSD  : sse12_cmp_scalar_int<VR128, f64mem, int_x86_sse2_cmp_sd,
2051                        "cmp${cc}sd\t{$src, $dst|$dst, $src}">, XD;
2052 }
2053
2054
2055 // sse12_ord_cmp - Unordered/Ordered scalar fp compare and set EFLAGS
2056 multiclass sse12_ord_cmp<bits<8> opc, RegisterClass RC, SDNode OpNode,
2057                             ValueType vt, X86MemOperand x86memop,
2058                             PatFrag ld_frag, string OpcodeStr, Domain d> {
2059   def rr: PI<opc, MRMSrcReg, (outs), (ins RC:$src1, RC:$src2),
2060                      !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
2061                      [(set EFLAGS, (OpNode (vt RC:$src1), RC:$src2))], d>;
2062   def rm: PI<opc, MRMSrcMem, (outs), (ins RC:$src1, x86memop:$src2),
2063                      !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
2064                      [(set EFLAGS, (OpNode (vt RC:$src1),
2065                                            (ld_frag addr:$src2)))], d>;
2066 }
2067
2068 let Defs = [EFLAGS] in {
2069   defm VUCOMISS : sse12_ord_cmp<0x2E, FR32, X86cmp, f32, f32mem, loadf32,
2070                                   "ucomiss", SSEPackedSingle>, TB, VEX, VEX_LIG;
2071   defm VUCOMISD : sse12_ord_cmp<0x2E, FR64, X86cmp, f64, f64mem, loadf64,
2072                                   "ucomisd", SSEPackedDouble>, TB, OpSize, VEX,
2073                                   VEX_LIG;
2074   let Pattern = []<dag> in {
2075     defm VCOMISS  : sse12_ord_cmp<0x2F, VR128, undef, v4f32, f128mem, load,
2076                                     "comiss", SSEPackedSingle>, TB, VEX,
2077                                     VEX_LIG;
2078     defm VCOMISD  : sse12_ord_cmp<0x2F, VR128, undef, v2f64, f128mem, load,
2079                                     "comisd", SSEPackedDouble>, TB, OpSize, VEX,
2080                                     VEX_LIG;
2081   }
2082
2083   defm Int_VUCOMISS  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v4f32, f128mem,
2084                             load, "ucomiss", SSEPackedSingle>, TB, VEX;
2085   defm Int_VUCOMISD  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v2f64, f128mem,
2086                             load, "ucomisd", SSEPackedDouble>, TB, OpSize, VEX;
2087
2088   defm Int_VCOMISS  : sse12_ord_cmp<0x2F, VR128, X86comi, v4f32, f128mem,
2089                             load, "comiss", SSEPackedSingle>, TB, VEX;
2090   defm Int_VCOMISD  : sse12_ord_cmp<0x2F, VR128, X86comi, v2f64, f128mem,
2091                             load, "comisd", SSEPackedDouble>, TB, OpSize, VEX;
2092   defm UCOMISS  : sse12_ord_cmp<0x2E, FR32, X86cmp, f32, f32mem, loadf32,
2093                                   "ucomiss", SSEPackedSingle>, TB;
2094   defm UCOMISD  : sse12_ord_cmp<0x2E, FR64, X86cmp, f64, f64mem, loadf64,
2095                                   "ucomisd", SSEPackedDouble>, TB, OpSize;
2096
2097   let Pattern = []<dag> in {
2098     defm COMISS  : sse12_ord_cmp<0x2F, VR128, undef, v4f32, f128mem, load,
2099                                     "comiss", SSEPackedSingle>, TB;
2100     defm COMISD  : sse12_ord_cmp<0x2F, VR128, undef, v2f64, f128mem, load,
2101                                     "comisd", SSEPackedDouble>, TB, OpSize;
2102   }
2103
2104   defm Int_UCOMISS  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v4f32, f128mem,
2105                               load, "ucomiss", SSEPackedSingle>, TB;
2106   defm Int_UCOMISD  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v2f64, f128mem,
2107                               load, "ucomisd", SSEPackedDouble>, TB, OpSize;
2108
2109   defm Int_COMISS  : sse12_ord_cmp<0x2F, VR128, X86comi, v4f32, f128mem, load,
2110                                   "comiss", SSEPackedSingle>, TB;
2111   defm Int_COMISD  : sse12_ord_cmp<0x2F, VR128, X86comi, v2f64, f128mem, load,
2112                                   "comisd", SSEPackedDouble>, TB, OpSize;
2113 } // Defs = [EFLAGS]
2114
2115 // sse12_cmp_packed - sse 1 & 2 compared packed instructions
2116 multiclass sse12_cmp_packed<RegisterClass RC, X86MemOperand x86memop,
2117                             Intrinsic Int, string asm, string asm_alt,
2118                             Domain d> {
2119   let isAsmParserOnly = 1 in {
2120     def rri : PIi8<0xC2, MRMSrcReg,
2121                (outs RC:$dst), (ins RC:$src1, RC:$src2, SSECC:$cc), asm,
2122                [(set RC:$dst, (Int RC:$src1, RC:$src2, imm:$cc))], d>;
2123     def rmi : PIi8<0xC2, MRMSrcMem,
2124                (outs RC:$dst), (ins RC:$src1, f128mem:$src2, SSECC:$cc), asm,
2125                [(set RC:$dst, (Int RC:$src1, (memop addr:$src2), imm:$cc))], d>;
2126   }
2127
2128   // Accept explicit immediate argument form instead of comparison code.
2129   def rri_alt : PIi8<0xC2, MRMSrcReg,
2130              (outs RC:$dst), (ins RC:$src1, RC:$src2, i8imm:$cc),
2131              asm_alt, [], d>;
2132   def rmi_alt : PIi8<0xC2, MRMSrcMem,
2133              (outs RC:$dst), (ins RC:$src1, f128mem:$src2, i8imm:$cc),
2134              asm_alt, [], d>;
2135 }
2136
2137 defm VCMPPS : sse12_cmp_packed<VR128, f128mem, int_x86_sse_cmp_ps,
2138                "cmp${cc}ps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2139                "cmpps\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2140                SSEPackedSingle>, TB, VEX_4V;
2141 defm VCMPPD : sse12_cmp_packed<VR128, f128mem, int_x86_sse2_cmp_pd,
2142                "cmp${cc}pd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2143                "cmppd\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2144                SSEPackedDouble>, TB, OpSize, VEX_4V;
2145 defm VCMPPSY : sse12_cmp_packed<VR256, f256mem, int_x86_avx_cmp_ps_256,
2146                "cmp${cc}ps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2147                "cmpps\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2148                SSEPackedSingle>, TB, VEX_4V;
2149 defm VCMPPDY : sse12_cmp_packed<VR256, f256mem, int_x86_avx_cmp_pd_256,
2150                "cmp${cc}pd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2151                "cmppd\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2152                SSEPackedDouble>, TB, OpSize, VEX_4V;
2153 let Constraints = "$src1 = $dst" in {
2154   defm CMPPS : sse12_cmp_packed<VR128, f128mem, int_x86_sse_cmp_ps,
2155                  "cmp${cc}ps\t{$src2, $dst|$dst, $src2}",
2156                  "cmpps\t{$cc, $src2, $dst|$dst, $src2, $cc}",
2157                  SSEPackedSingle>, TB;
2158   defm CMPPD : sse12_cmp_packed<VR128, f128mem, int_x86_sse2_cmp_pd,
2159                  "cmp${cc}pd\t{$src2, $dst|$dst, $src2}",
2160                  "cmppd\t{$cc, $src2, $dst|$dst, $src2, $cc}",
2161                  SSEPackedDouble>, TB, OpSize;
2162 }
2163
2164 let Predicates = [HasSSE1] in {
2165 def : Pat<(v4i32 (X86cmpps (v4f32 VR128:$src1), VR128:$src2, imm:$cc)),
2166           (CMPPSrri (v4f32 VR128:$src1), (v4f32 VR128:$src2), imm:$cc)>;
2167 def : Pat<(v4i32 (X86cmpps (v4f32 VR128:$src1), (memop addr:$src2), imm:$cc)),
2168           (CMPPSrmi (v4f32 VR128:$src1), addr:$src2, imm:$cc)>;
2169 }
2170
2171 let Predicates = [HasSSE2] in {
2172 def : Pat<(v2i64 (X86cmppd (v2f64 VR128:$src1), VR128:$src2, imm:$cc)),
2173           (CMPPDrri VR128:$src1, VR128:$src2, imm:$cc)>;
2174 def : Pat<(v2i64 (X86cmppd (v2f64 VR128:$src1), (memop addr:$src2), imm:$cc)),
2175           (CMPPDrmi VR128:$src1, addr:$src2, imm:$cc)>;
2176 }
2177
2178 let Predicates = [HasAVX] in {
2179 def : Pat<(v4i32 (X86cmpps (v4f32 VR128:$src1), VR128:$src2, imm:$cc)),
2180           (VCMPPSrri (v4f32 VR128:$src1), (v4f32 VR128:$src2), imm:$cc)>;
2181 def : Pat<(v4i32 (X86cmpps (v4f32 VR128:$src1), (memop addr:$src2), imm:$cc)),
2182           (VCMPPSrmi (v4f32 VR128:$src1), addr:$src2, imm:$cc)>;
2183 def : Pat<(v2i64 (X86cmppd (v2f64 VR128:$src1), VR128:$src2, imm:$cc)),
2184           (VCMPPDrri VR128:$src1, VR128:$src2, imm:$cc)>;
2185 def : Pat<(v2i64 (X86cmppd (v2f64 VR128:$src1), (memop addr:$src2), imm:$cc)),
2186           (VCMPPDrmi VR128:$src1, addr:$src2, imm:$cc)>;
2187
2188 def : Pat<(v8i32 (X86cmpps (v8f32 VR256:$src1), VR256:$src2, imm:$cc)),
2189           (VCMPPSYrri (v8f32 VR256:$src1), (v8f32 VR256:$src2), imm:$cc)>;
2190 def : Pat<(v8i32 (X86cmpps (v8f32 VR256:$src1), (memop addr:$src2), imm:$cc)),
2191           (VCMPPSYrmi (v8f32 VR256:$src1), addr:$src2, imm:$cc)>;
2192 def : Pat<(v4i64 (X86cmppd (v4f64 VR256:$src1), VR256:$src2, imm:$cc)),
2193           (VCMPPDYrri VR256:$src1, VR256:$src2, imm:$cc)>;
2194 def : Pat<(v4i64 (X86cmppd (v4f64 VR256:$src1), (memop addr:$src2), imm:$cc)),
2195           (VCMPPDYrmi VR256:$src1, addr:$src2, imm:$cc)>;
2196 }
2197
2198 //===----------------------------------------------------------------------===//
2199 // SSE 1 & 2 - Shuffle Instructions
2200 //===----------------------------------------------------------------------===//
2201
2202 /// sse12_shuffle - sse 1 & 2 shuffle instructions
2203 multiclass sse12_shuffle<RegisterClass RC, X86MemOperand x86memop,
2204                          ValueType vt, string asm, PatFrag mem_frag,
2205                          Domain d, bit IsConvertibleToThreeAddress = 0> {
2206   def rmi : PIi8<0xC6, MRMSrcMem, (outs RC:$dst),
2207                    (ins RC:$src1, f128mem:$src2, i8imm:$src3), asm,
2208                    [(set RC:$dst, (vt (shufp:$src3
2209                             RC:$src1, (mem_frag addr:$src2))))], d>;
2210   let isConvertibleToThreeAddress = IsConvertibleToThreeAddress in
2211     def rri : PIi8<0xC6, MRMSrcReg, (outs RC:$dst),
2212                    (ins RC:$src1, RC:$src2, i8imm:$src3), asm,
2213                    [(set RC:$dst,
2214                             (vt (shufp:$src3 RC:$src1, RC:$src2)))], d>;
2215 }
2216
2217 defm VSHUFPS  : sse12_shuffle<VR128, f128mem, v4f32,
2218            "shufps\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
2219            memopv4f32, SSEPackedSingle>, TB, VEX_4V;
2220 defm VSHUFPSY : sse12_shuffle<VR256, f256mem, v8f32,
2221            "shufps\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
2222            memopv8f32, SSEPackedSingle>, TB, VEX_4V;
2223 defm VSHUFPD  : sse12_shuffle<VR128, f128mem, v2f64,
2224            "shufpd\t{$src3, $src2, $src1, $dst|$dst, $src2, $src2, $src3}",
2225            memopv2f64, SSEPackedDouble>, TB, OpSize, VEX_4V;
2226 defm VSHUFPDY : sse12_shuffle<VR256, f256mem, v4f64,
2227            "shufpd\t{$src3, $src2, $src1, $dst|$dst, $src2, $src2, $src3}",
2228            memopv4f64, SSEPackedDouble>, TB, OpSize, VEX_4V;
2229
2230 let Constraints = "$src1 = $dst" in {
2231   defm SHUFPS : sse12_shuffle<VR128, f128mem, v4f32,
2232                     "shufps\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2233                     memopv4f32, SSEPackedSingle, 1 /* cvt to pshufd */>,
2234                     TB;
2235   defm SHUFPD : sse12_shuffle<VR128, f128mem, v2f64,
2236                     "shufpd\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2237                     memopv2f64, SSEPackedDouble>, TB, OpSize;
2238 }
2239
2240 let Predicates = [HasSSE1] in {
2241   def : Pat<(v4f32 (X86Shufps VR128:$src1,
2242                        (memopv4f32 addr:$src2), (i8 imm:$imm))),
2243             (SHUFPSrmi VR128:$src1, addr:$src2, imm:$imm)>;
2244   def : Pat<(v4f32 (X86Shufps VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2245             (SHUFPSrri VR128:$src1, VR128:$src2, imm:$imm)>;
2246   def : Pat<(v4i32 (X86Shufps VR128:$src1,
2247                        (bc_v4i32 (memopv2i64 addr:$src2)), (i8 imm:$imm))),
2248             (SHUFPSrmi VR128:$src1, addr:$src2, imm:$imm)>;
2249   def : Pat<(v4i32 (X86Shufps VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2250             (SHUFPSrri VR128:$src1, VR128:$src2, imm:$imm)>;
2251   // vector_shuffle v1, v2 <4, 5, 2, 3> using SHUFPSrri (we prefer movsd, but
2252   // fall back to this for SSE1)
2253   def : Pat<(v4f32 (movlp:$src3 VR128:$src1, (v4f32 VR128:$src2))),
2254             (SHUFPSrri VR128:$src2, VR128:$src1,
2255                        (SHUFFLE_get_shuf_imm VR128:$src3))>;
2256   // Special unary SHUFPSrri case.
2257   def : Pat<(v4f32 (pshufd:$src3 VR128:$src1, (undef))),
2258             (SHUFPSrri VR128:$src1, VR128:$src1,
2259                        (SHUFFLE_get_shuf_imm VR128:$src3))>;
2260 }
2261
2262 let Predicates = [HasSSE2] in {
2263   // Special binary v4i32 shuffle cases with SHUFPS.
2264   def : Pat<(v4i32 (shufp:$src3 VR128:$src1, (v4i32 VR128:$src2))),
2265             (SHUFPSrri VR128:$src1, VR128:$src2,
2266                        (SHUFFLE_get_shuf_imm VR128:$src3))>;
2267   def : Pat<(v4i32 (shufp:$src3 VR128:$src1,
2268                                 (bc_v4i32 (memopv2i64 addr:$src2)))),
2269             (SHUFPSrmi VR128:$src1, addr:$src2,
2270                       (SHUFFLE_get_shuf_imm VR128:$src3))>;
2271   // Special unary SHUFPDrri cases.
2272   def : Pat<(v2i64 (pshufd:$src3 VR128:$src1, (undef))),
2273             (SHUFPDrri VR128:$src1, VR128:$src1,
2274                        (SHUFFLE_get_shuf_imm VR128:$src3))>;
2275   def : Pat<(v2f64 (pshufd:$src3 VR128:$src1, (undef))),
2276             (SHUFPDrri VR128:$src1, VR128:$src1,
2277                        (SHUFFLE_get_shuf_imm VR128:$src3))>;
2278   // Special binary v2i64 shuffle cases using SHUFPDrri.
2279   def : Pat<(v2i64 (shufp:$src3 VR128:$src1, VR128:$src2)),
2280             (SHUFPDrri VR128:$src1, VR128:$src2,
2281                        (SHUFFLE_get_shuf_imm VR128:$src3))>;
2282   // Generic SHUFPD patterns
2283   def : Pat<(v2f64 (X86Shufps VR128:$src1,
2284                        (memopv2f64 addr:$src2), (i8 imm:$imm))),
2285             (SHUFPDrmi VR128:$src1, addr:$src2, imm:$imm)>;
2286   def : Pat<(v2i64 (X86Shufpd VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2287             (SHUFPDrri VR128:$src1, VR128:$src2, imm:$imm)>;
2288   def : Pat<(v2f64 (X86Shufpd VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2289             (SHUFPDrri VR128:$src1, VR128:$src2, imm:$imm)>;
2290 }
2291
2292 let Predicates = [HasAVX] in {
2293   def : Pat<(v4f32 (X86Shufps VR128:$src1,
2294                        (memopv4f32 addr:$src2), (i8 imm:$imm))),
2295             (VSHUFPSrmi VR128:$src1, addr:$src2, imm:$imm)>;
2296   def : Pat<(v4f32 (X86Shufps VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2297             (VSHUFPSrri VR128:$src1, VR128:$src2, imm:$imm)>;
2298   def : Pat<(v4i32 (X86Shufps VR128:$src1,
2299                        (bc_v4i32 (memopv2i64 addr:$src2)), (i8 imm:$imm))),
2300             (VSHUFPSrmi VR128:$src1, addr:$src2, imm:$imm)>;
2301   def : Pat<(v4i32 (X86Shufps VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2302             (VSHUFPSrri VR128:$src1, VR128:$src2, imm:$imm)>;
2303   // vector_shuffle v1, v2 <4, 5, 2, 3> using SHUFPSrri (we prefer movsd, but
2304   // fall back to this for SSE1)
2305   def : Pat<(v4f32 (movlp:$src3 VR128:$src1, (v4f32 VR128:$src2))),
2306             (VSHUFPSrri VR128:$src2, VR128:$src1,
2307                         (SHUFFLE_get_shuf_imm VR128:$src3))>;
2308   // Special unary SHUFPSrri case.
2309   def : Pat<(v4f32 (pshufd:$src3 VR128:$src1, (undef))),
2310             (VSHUFPSrri VR128:$src1, VR128:$src1,
2311                         (SHUFFLE_get_shuf_imm VR128:$src3))>;
2312   // Special binary v4i32 shuffle cases with SHUFPS.
2313   def : Pat<(v4i32 (shufp:$src3 VR128:$src1, (v4i32 VR128:$src2))),
2314             (VSHUFPSrri VR128:$src1, VR128:$src2,
2315                         (SHUFFLE_get_shuf_imm VR128:$src3))>;
2316   def : Pat<(v4i32 (shufp:$src3 VR128:$src1,
2317                                 (bc_v4i32 (memopv2i64 addr:$src2)))),
2318             (VSHUFPSrmi VR128:$src1, addr:$src2,
2319                         (SHUFFLE_get_shuf_imm VR128:$src3))>;
2320   // Special unary SHUFPDrri cases.
2321   def : Pat<(v2i64 (pshufd:$src3 VR128:$src1, (undef))),
2322             (VSHUFPDrri VR128:$src1, VR128:$src1,
2323                         (SHUFFLE_get_shuf_imm VR128:$src3))>;
2324   def : Pat<(v2f64 (pshufd:$src3 VR128:$src1, (undef))),
2325             (VSHUFPDrri VR128:$src1, VR128:$src1,
2326                         (SHUFFLE_get_shuf_imm VR128:$src3))>;
2327   // Special binary v2i64 shuffle cases using SHUFPDrri.
2328   def : Pat<(v2i64 (shufp:$src3 VR128:$src1, VR128:$src2)),
2329             (VSHUFPDrri VR128:$src1, VR128:$src2,
2330                         (SHUFFLE_get_shuf_imm VR128:$src3))>;
2331
2332   def : Pat<(v2f64 (X86Shufps VR128:$src1,
2333                        (memopv2f64 addr:$src2), (i8 imm:$imm))),
2334             (VSHUFPDrmi VR128:$src1, addr:$src2, imm:$imm)>;
2335   def : Pat<(v2i64 (X86Shufpd VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2336             (VSHUFPDrri VR128:$src1, VR128:$src2, imm:$imm)>;
2337   def : Pat<(v2f64 (X86Shufpd VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2338             (VSHUFPDrri VR128:$src1, VR128:$src2, imm:$imm)>;
2339
2340   // 256-bit patterns
2341   def : Pat<(v8i32 (X86Shufps VR256:$src1, VR256:$src2, (i8 imm:$imm))),
2342             (VSHUFPSYrri VR256:$src1, VR256:$src2, imm:$imm)>;
2343   def : Pat<(v8i32 (X86Shufps VR256:$src1,
2344                       (bc_v8i32 (memopv4i64 addr:$src2)), (i8 imm:$imm))),
2345             (VSHUFPSYrmi VR256:$src1, addr:$src2, imm:$imm)>;
2346
2347   def : Pat<(v8f32 (X86Shufps VR256:$src1, VR256:$src2, (i8 imm:$imm))),
2348             (VSHUFPSYrri VR256:$src1, VR256:$src2, imm:$imm)>;
2349   def : Pat<(v8f32 (X86Shufps VR256:$src1,
2350                               (memopv8f32 addr:$src2), (i8 imm:$imm))),
2351             (VSHUFPSYrmi VR256:$src1, addr:$src2, imm:$imm)>;
2352
2353   def : Pat<(v4i64 (X86Shufpd VR256:$src1, VR256:$src2, (i8 imm:$imm))),
2354             (VSHUFPDYrri VR256:$src1, VR256:$src2, imm:$imm)>;
2355   def : Pat<(v4i64 (X86Shufpd VR256:$src1,
2356                               (memopv4i64 addr:$src2), (i8 imm:$imm))),
2357             (VSHUFPDYrmi VR256:$src1, addr:$src2, imm:$imm)>;
2358
2359   def : Pat<(v4f64 (X86Shufpd VR256:$src1, VR256:$src2, (i8 imm:$imm))),
2360             (VSHUFPDYrri VR256:$src1, VR256:$src2, imm:$imm)>;
2361   def : Pat<(v4f64 (X86Shufpd VR256:$src1,
2362                               (memopv4f64 addr:$src2), (i8 imm:$imm))),
2363             (VSHUFPDYrmi VR256:$src1, addr:$src2, imm:$imm)>;
2364 }
2365
2366 //===----------------------------------------------------------------------===//
2367 // SSE 1 & 2 - Unpack Instructions
2368 //===----------------------------------------------------------------------===//
2369
2370 /// sse12_unpack_interleave - sse 1 & 2 unpack and interleave
2371 multiclass sse12_unpack_interleave<bits<8> opc, PatFrag OpNode, ValueType vt,
2372                                    PatFrag mem_frag, RegisterClass RC,
2373                                    X86MemOperand x86memop, string asm,
2374                                    Domain d> {
2375     def rr : PI<opc, MRMSrcReg,
2376                 (outs RC:$dst), (ins RC:$src1, RC:$src2),
2377                 asm, [(set RC:$dst,
2378                            (vt (OpNode RC:$src1, RC:$src2)))], d>;
2379     def rm : PI<opc, MRMSrcMem,
2380                 (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
2381                 asm, [(set RC:$dst,
2382                            (vt (OpNode RC:$src1,
2383                                        (mem_frag addr:$src2))))], d>;
2384 }
2385
2386 let AddedComplexity = 10 in {
2387   defm VUNPCKHPS: sse12_unpack_interleave<0x15, unpckh, v4f32, memopv4f32,
2388         VR128, f128mem, "unpckhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2389                        SSEPackedSingle>, TB, VEX_4V;
2390   defm VUNPCKHPD: sse12_unpack_interleave<0x15, unpckh, v2f64, memopv2f64,
2391         VR128, f128mem, "unpckhpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2392                        SSEPackedDouble>, TB, OpSize, VEX_4V;
2393   defm VUNPCKLPS: sse12_unpack_interleave<0x14, unpckl, v4f32, memopv4f32,
2394         VR128, f128mem, "unpcklps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2395                        SSEPackedSingle>, TB, VEX_4V;
2396   defm VUNPCKLPD: sse12_unpack_interleave<0x14, unpckl, v2f64, memopv2f64,
2397         VR128, f128mem, "unpcklpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2398                        SSEPackedDouble>, TB, OpSize, VEX_4V;
2399
2400   defm VUNPCKHPSY: sse12_unpack_interleave<0x15, unpckh, v8f32, memopv8f32,
2401         VR256, f256mem, "unpckhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2402                        SSEPackedSingle>, TB, VEX_4V;
2403   defm VUNPCKHPDY: sse12_unpack_interleave<0x15, unpckh, v4f64, memopv4f64,
2404         VR256, f256mem, "unpckhpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2405                        SSEPackedDouble>, TB, OpSize, VEX_4V;
2406   defm VUNPCKLPSY: sse12_unpack_interleave<0x14, unpckl, v8f32, memopv8f32,
2407         VR256, f256mem, "unpcklps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2408                        SSEPackedSingle>, TB, VEX_4V;
2409   defm VUNPCKLPDY: sse12_unpack_interleave<0x14, unpckl, v4f64, memopv4f64,
2410         VR256, f256mem, "unpcklpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2411                        SSEPackedDouble>, TB, OpSize, VEX_4V;
2412
2413   let Constraints = "$src1 = $dst" in {
2414     defm UNPCKHPS: sse12_unpack_interleave<0x15, unpckh, v4f32, memopv4f32,
2415           VR128, f128mem, "unpckhps\t{$src2, $dst|$dst, $src2}",
2416                          SSEPackedSingle>, TB;
2417     defm UNPCKHPD: sse12_unpack_interleave<0x15, unpckh, v2f64, memopv2f64,
2418           VR128, f128mem, "unpckhpd\t{$src2, $dst|$dst, $src2}",
2419                          SSEPackedDouble>, TB, OpSize;
2420     defm UNPCKLPS: sse12_unpack_interleave<0x14, unpckl, v4f32, memopv4f32,
2421           VR128, f128mem, "unpcklps\t{$src2, $dst|$dst, $src2}",
2422                          SSEPackedSingle>, TB;
2423     defm UNPCKLPD: sse12_unpack_interleave<0x14, unpckl, v2f64, memopv2f64,
2424           VR128, f128mem, "unpcklpd\t{$src2, $dst|$dst, $src2}",
2425                          SSEPackedDouble>, TB, OpSize;
2426   } // Constraints = "$src1 = $dst"
2427 } // AddedComplexity
2428
2429 let Predicates = [HasSSE1] in {
2430   def : Pat<(v4f32 (X86Unpcklps VR128:$src1, (memopv4f32 addr:$src2))),
2431             (UNPCKLPSrm VR128:$src1, addr:$src2)>;
2432   def : Pat<(v4f32 (X86Unpcklps VR128:$src1, VR128:$src2)),
2433             (UNPCKLPSrr VR128:$src1, VR128:$src2)>;
2434   def : Pat<(v4f32 (X86Unpckhps VR128:$src1, (memopv4f32 addr:$src2))),
2435             (UNPCKHPSrm VR128:$src1, addr:$src2)>;
2436   def : Pat<(v4f32 (X86Unpckhps VR128:$src1, VR128:$src2)),
2437             (UNPCKHPSrr VR128:$src1, VR128:$src2)>;
2438 }
2439
2440 let Predicates = [HasSSE2] in {
2441   def : Pat<(v2f64 (X86Unpcklpd VR128:$src1, (memopv2f64 addr:$src2))),
2442             (UNPCKLPDrm VR128:$src1, addr:$src2)>;
2443   def : Pat<(v2f64 (X86Unpcklpd VR128:$src1, VR128:$src2)),
2444             (UNPCKLPDrr VR128:$src1, VR128:$src2)>;
2445   def : Pat<(v2f64 (X86Unpckhpd VR128:$src1, (memopv2f64 addr:$src2))),
2446             (UNPCKHPDrm VR128:$src1, addr:$src2)>;
2447   def : Pat<(v2f64 (X86Unpckhpd VR128:$src1, VR128:$src2)),
2448             (UNPCKHPDrr VR128:$src1, VR128:$src2)>;
2449
2450   // FIXME: Instead of X86Movddup, there should be a X86Unpcklpd here, the
2451   // problem is during lowering, where it's not possible to recognize the load
2452   // fold cause it has two uses through a bitcast. One use disappears at isel
2453   // time and the fold opportunity reappears.
2454   def : Pat<(v2f64 (X86Movddup VR128:$src)),
2455             (UNPCKLPDrr VR128:$src, VR128:$src)>;
2456
2457   let AddedComplexity = 10 in
2458   def : Pat<(splat_lo (v2f64 VR128:$src), (undef)),
2459             (UNPCKLPDrr VR128:$src, VR128:$src)>;
2460 }
2461
2462 let Predicates = [HasAVX] in {
2463   def : Pat<(v4f32 (X86Unpcklps VR128:$src1, (memopv4f32 addr:$src2))),
2464             (VUNPCKLPSrm VR128:$src1, addr:$src2)>;
2465   def : Pat<(v4f32 (X86Unpcklps VR128:$src1, VR128:$src2)),
2466             (VUNPCKLPSrr VR128:$src1, VR128:$src2)>;
2467   def : Pat<(v4f32 (X86Unpckhps VR128:$src1, (memopv4f32 addr:$src2))),
2468             (VUNPCKHPSrm VR128:$src1, addr:$src2)>;
2469   def : Pat<(v4f32 (X86Unpckhps VR128:$src1, VR128:$src2)),
2470             (VUNPCKHPSrr VR128:$src1, VR128:$src2)>;
2471
2472   def : Pat<(v8f32 (X86Unpcklpsy VR256:$src1, (memopv8f32 addr:$src2))),
2473             (VUNPCKLPSYrm VR256:$src1, addr:$src2)>;
2474   def : Pat<(v8f32 (X86Unpcklpsy VR256:$src1, VR256:$src2)),
2475             (VUNPCKLPSYrr VR256:$src1, VR256:$src2)>;
2476   def : Pat<(v8i32 (X86Unpcklpsy VR256:$src1, VR256:$src2)),
2477             (VUNPCKLPSYrr VR256:$src1, VR256:$src2)>;
2478   def : Pat<(v8i32 (X86Unpcklpsy VR256:$src1, (memopv8i32 addr:$src2))),
2479             (VUNPCKLPSYrm VR256:$src1, addr:$src2)>;
2480   def : Pat<(v8f32 (X86Unpckhpsy VR256:$src1, (memopv8f32 addr:$src2))),
2481             (VUNPCKHPSYrm VR256:$src1, addr:$src2)>;
2482   def : Pat<(v8f32 (X86Unpckhpsy VR256:$src1, VR256:$src2)),
2483             (VUNPCKHPSYrr VR256:$src1, VR256:$src2)>;
2484   def : Pat<(v8i32 (X86Unpckhpsy VR256:$src1, (memopv8i32 addr:$src2))),
2485             (VUNPCKHPSYrm VR256:$src1, addr:$src2)>;
2486   def : Pat<(v8i32 (X86Unpckhpsy VR256:$src1, VR256:$src2)),
2487             (VUNPCKHPSYrr VR256:$src1, VR256:$src2)>;
2488
2489   def : Pat<(v2f64 (X86Unpcklpd VR128:$src1, (memopv2f64 addr:$src2))),
2490             (VUNPCKLPDrm VR128:$src1, addr:$src2)>;
2491   def : Pat<(v2f64 (X86Unpcklpd VR128:$src1, VR128:$src2)),
2492             (VUNPCKLPDrr VR128:$src1, VR128:$src2)>;
2493   def : Pat<(v2f64 (X86Unpckhpd VR128:$src1, (memopv2f64 addr:$src2))),
2494             (VUNPCKHPDrm VR128:$src1, addr:$src2)>;
2495   def : Pat<(v2f64 (X86Unpckhpd VR128:$src1, VR128:$src2)),
2496             (VUNPCKHPDrr VR128:$src1, VR128:$src2)>;
2497
2498   def : Pat<(v4f64 (X86Unpcklpdy VR256:$src1, (memopv4f64 addr:$src2))),
2499             (VUNPCKLPDYrm VR256:$src1, addr:$src2)>;
2500   def : Pat<(v4f64 (X86Unpcklpdy VR256:$src1, VR256:$src2)),
2501             (VUNPCKLPDYrr VR256:$src1, VR256:$src2)>;
2502   def : Pat<(v4i64 (X86Unpcklpdy VR256:$src1, (memopv4i64 addr:$src2))),
2503             (VUNPCKLPDYrm VR256:$src1, addr:$src2)>;
2504   def : Pat<(v4i64 (X86Unpcklpdy VR256:$src1, VR256:$src2)),
2505             (VUNPCKLPDYrr VR256:$src1, VR256:$src2)>;
2506   def : Pat<(v4f64 (X86Unpckhpdy VR256:$src1, (memopv4f64 addr:$src2))),
2507             (VUNPCKHPDYrm VR256:$src1, addr:$src2)>;
2508   def : Pat<(v4f64 (X86Unpckhpdy VR256:$src1, VR256:$src2)),
2509             (VUNPCKHPDYrr VR256:$src1, VR256:$src2)>;
2510   def : Pat<(v4i64 (X86Unpckhpdy VR256:$src1, (memopv4i64 addr:$src2))),
2511             (VUNPCKHPDYrm VR256:$src1, addr:$src2)>;
2512   def : Pat<(v4i64 (X86Unpckhpdy VR256:$src1, VR256:$src2)),
2513             (VUNPCKHPDYrr VR256:$src1, VR256:$src2)>;
2514
2515   // FIXME: Instead of X86Movddup, there should be a X86Unpcklpd here, the
2516   // problem is during lowering, where it's not possible to recognize the load
2517   // fold cause it has two uses through a bitcast. One use disappears at isel
2518   // time and the fold opportunity reappears.
2519   def : Pat<(v2f64 (X86Movddup VR128:$src)),
2520             (VUNPCKLPDrr VR128:$src, VR128:$src)>;
2521   let AddedComplexity = 10 in
2522   def : Pat<(splat_lo (v2f64 VR128:$src), (undef)),
2523             (VUNPCKLPDrr VR128:$src, VR128:$src)>;
2524 }
2525
2526 //===----------------------------------------------------------------------===//
2527 // SSE 1 & 2 - Extract Floating-Point Sign mask
2528 //===----------------------------------------------------------------------===//
2529
2530 /// sse12_extr_sign_mask - sse 1 & 2 unpack and interleave
2531 multiclass sse12_extr_sign_mask<RegisterClass RC, Intrinsic Int, string asm,
2532                                 Domain d> {
2533   def rr32 : PI<0x50, MRMSrcReg, (outs GR32:$dst), (ins RC:$src),
2534                 !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
2535                      [(set GR32:$dst, (Int RC:$src))], d>;
2536   def rr64 : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins RC:$src),
2537                 !strconcat(asm, "\t{$src, $dst|$dst, $src}"), [], d>, REX_W;
2538 }
2539
2540 defm MOVMSKPS : sse12_extr_sign_mask<VR128, int_x86_sse_movmsk_ps, "movmskps",
2541                                      SSEPackedSingle>, TB;
2542 defm MOVMSKPD : sse12_extr_sign_mask<VR128, int_x86_sse2_movmsk_pd, "movmskpd",
2543                                      SSEPackedDouble>, TB, OpSize;
2544
2545 def : Pat<(i32 (X86fgetsign FR32:$src)),
2546           (MOVMSKPSrr32 (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FR32:$src,
2547                                        sub_ss))>, Requires<[HasSSE1]>;
2548 def : Pat<(i64 (X86fgetsign FR32:$src)),
2549           (MOVMSKPSrr64 (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FR32:$src,
2550                                        sub_ss))>, Requires<[HasSSE1]>;
2551 def : Pat<(i32 (X86fgetsign FR64:$src)),
2552           (MOVMSKPDrr32 (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FR64:$src,
2553                                        sub_sd))>, Requires<[HasSSE2]>;
2554 def : Pat<(i64 (X86fgetsign FR64:$src)),
2555           (MOVMSKPDrr64 (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FR64:$src,
2556                                        sub_sd))>, Requires<[HasSSE2]>;
2557
2558 let Predicates = [HasAVX] in {
2559   defm VMOVMSKPS : sse12_extr_sign_mask<VR128, int_x86_sse_movmsk_ps,
2560                                         "movmskps", SSEPackedSingle>, TB, VEX;
2561   defm VMOVMSKPD : sse12_extr_sign_mask<VR128, int_x86_sse2_movmsk_pd,
2562                                         "movmskpd", SSEPackedDouble>, TB,
2563                                         OpSize, VEX;
2564   defm VMOVMSKPSY : sse12_extr_sign_mask<VR256, int_x86_avx_movmsk_ps_256,
2565                                         "movmskps", SSEPackedSingle>, TB, VEX;
2566   defm VMOVMSKPDY : sse12_extr_sign_mask<VR256, int_x86_avx_movmsk_pd_256,
2567                                         "movmskpd", SSEPackedDouble>, TB,
2568                                         OpSize, VEX;
2569
2570   def : Pat<(i32 (X86fgetsign FR32:$src)),
2571             (VMOVMSKPSrr32 (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FR32:$src,
2572                                           sub_ss))>;
2573   def : Pat<(i64 (X86fgetsign FR32:$src)),
2574             (VMOVMSKPSrr64 (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FR32:$src,
2575                                           sub_ss))>;
2576   def : Pat<(i32 (X86fgetsign FR64:$src)),
2577             (VMOVMSKPDrr32 (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FR64:$src,
2578                                           sub_sd))>;
2579   def : Pat<(i64 (X86fgetsign FR64:$src)),
2580             (VMOVMSKPDrr64 (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FR64:$src,
2581                                           sub_sd))>;
2582
2583   // Assembler Only
2584   def VMOVMSKPSr64r : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins VR128:$src),
2585              "movmskps\t{$src, $dst|$dst, $src}", [], SSEPackedSingle>, TB, VEX;
2586   def VMOVMSKPDr64r : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins VR128:$src),
2587              "movmskpd\t{$src, $dst|$dst, $src}", [], SSEPackedDouble>, TB,
2588              OpSize, VEX;
2589   def VMOVMSKPSYr64r : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins VR256:$src),
2590              "movmskps\t{$src, $dst|$dst, $src}", [], SSEPackedSingle>, TB, VEX;
2591   def VMOVMSKPDYr64r : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins VR256:$src),
2592              "movmskpd\t{$src, $dst|$dst, $src}", [], SSEPackedDouble>, TB,
2593              OpSize, VEX;
2594 }
2595
2596 //===----------------------------------------------------------------------===//
2597 // SSE 1 & 2 - Logical Instructions
2598 //===----------------------------------------------------------------------===//
2599
2600 /// sse12_fp_alias_pack_logical - SSE 1 & 2 aliased packed FP logical ops
2601 ///
2602 multiclass sse12_fp_alias_pack_logical<bits<8> opc, string OpcodeStr,
2603                                        SDNode OpNode> {
2604   defm V#NAME#PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode,
2605               FR32, f32, f128mem, memopfsf32, SSEPackedSingle, 0>, TB, VEX_4V;
2606
2607   defm V#NAME#PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode,
2608         FR64, f64, f128mem, memopfsf64, SSEPackedDouble, 0>, TB, OpSize, VEX_4V;
2609
2610   let Constraints = "$src1 = $dst" in {
2611     defm PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode, FR32,
2612                 f32, f128mem, memopfsf32, SSEPackedSingle>, TB;
2613
2614     defm PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode, FR64,
2615                 f64, f128mem, memopfsf64, SSEPackedDouble>, TB, OpSize;
2616   }
2617 }
2618
2619 // Alias bitwise logical operations using SSE logical ops on packed FP values.
2620 let mayLoad = 0 in {
2621   defm FsAND  : sse12_fp_alias_pack_logical<0x54, "and", X86fand>;
2622   defm FsOR   : sse12_fp_alias_pack_logical<0x56, "or", X86for>;
2623   defm FsXOR  : sse12_fp_alias_pack_logical<0x57, "xor", X86fxor>;
2624 }
2625
2626 let neverHasSideEffects = 1, Pattern = []<dag>, isCommutable = 0 in
2627   defm FsANDN : sse12_fp_alias_pack_logical<0x55, "andn", undef>;
2628
2629 /// sse12_fp_packed_logical - SSE 1 & 2 packed FP logical ops
2630 ///
2631 multiclass sse12_fp_packed_logical<bits<8> opc, string OpcodeStr,
2632                                    SDNode OpNode> {
2633   // In AVX no need to add a pattern for 128-bit logical rr ps, because they
2634   // are all promoted to v2i64, and the patterns are covered by the int
2635   // version. This is needed in SSE only, because v2i64 isn't supported on
2636   // SSE1, but only on SSE2.
2637   defm V#NAME#PS : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedSingle,
2638        !strconcat(OpcodeStr, "ps"), f128mem, [],
2639        [(set VR128:$dst, (OpNode (bc_v2i64 (v4f32 VR128:$src1)),
2640                                  (memopv2i64 addr:$src2)))], 0, 1>, TB, VEX_4V;
2641
2642   defm V#NAME#PD : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedDouble,
2643        !strconcat(OpcodeStr, "pd"), f128mem,
2644        [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2645                                  (bc_v2i64 (v2f64 VR128:$src2))))],
2646        [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2647                                  (memopv2i64 addr:$src2)))], 0>,
2648                                                  TB, OpSize, VEX_4V;
2649   let Constraints = "$src1 = $dst" in {
2650     defm PS : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedSingle,
2651          !strconcat(OpcodeStr, "ps"), f128mem,
2652          [(set VR128:$dst, (v2i64 (OpNode VR128:$src1, VR128:$src2)))],
2653          [(set VR128:$dst, (OpNode (bc_v2i64 (v4f32 VR128:$src1)),
2654                                    (memopv2i64 addr:$src2)))]>, TB;
2655
2656     defm PD : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedDouble,
2657          !strconcat(OpcodeStr, "pd"), f128mem,
2658          [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2659                                    (bc_v2i64 (v2f64 VR128:$src2))))],
2660          [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2661                                    (memopv2i64 addr:$src2)))]>, TB, OpSize;
2662   }
2663 }
2664
2665 /// sse12_fp_packed_logical_y - AVX 256-bit SSE 1 & 2 logical ops forms
2666 ///
2667 multiclass sse12_fp_packed_logical_y<bits<8> opc, string OpcodeStr,
2668                                      SDNode OpNode> {
2669     defm PSY : sse12_fp_packed_logical_rm<opc, VR256, SSEPackedSingle,
2670           !strconcat(OpcodeStr, "ps"), f256mem,
2671           [(set VR256:$dst, (v4i64 (OpNode VR256:$src1, VR256:$src2)))],
2672           [(set VR256:$dst, (OpNode (bc_v4i64 (v8f32 VR256:$src1)),
2673                                     (memopv4i64 addr:$src2)))], 0>, TB, VEX_4V;
2674
2675     defm PDY : sse12_fp_packed_logical_rm<opc, VR256, SSEPackedDouble,
2676           !strconcat(OpcodeStr, "pd"), f256mem,
2677           [(set VR256:$dst, (OpNode (bc_v4i64 (v4f64 VR256:$src1)),
2678                                     (bc_v4i64 (v4f64 VR256:$src2))))],
2679           [(set VR256:$dst, (OpNode (bc_v4i64 (v4f64 VR256:$src1)),
2680                                     (memopv4i64 addr:$src2)))], 0>,
2681                                     TB, OpSize, VEX_4V;
2682 }
2683
2684 // AVX 256-bit packed logical ops forms
2685 defm VAND  : sse12_fp_packed_logical_y<0x54, "and", and>;
2686 defm VOR   : sse12_fp_packed_logical_y<0x56, "or", or>;
2687 defm VXOR  : sse12_fp_packed_logical_y<0x57, "xor", xor>;
2688 defm VANDN : sse12_fp_packed_logical_y<0x55, "andn", X86andnp>;
2689
2690 defm AND  : sse12_fp_packed_logical<0x54, "and", and>;
2691 defm OR   : sse12_fp_packed_logical<0x56, "or", or>;
2692 defm XOR  : sse12_fp_packed_logical<0x57, "xor", xor>;
2693 let isCommutable = 0 in
2694   defm ANDN : sse12_fp_packed_logical<0x55, "andn", X86andnp>;
2695
2696 //===----------------------------------------------------------------------===//
2697 // SSE 1 & 2 - Arithmetic Instructions
2698 //===----------------------------------------------------------------------===//
2699
2700 /// basic_sse12_fp_binop_xxx - SSE 1 & 2 binops come in both scalar and
2701 /// vector forms.
2702 ///
2703 /// In addition, we also have a special variant of the scalar form here to
2704 /// represent the associated intrinsic operation.  This form is unlike the
2705 /// plain scalar form, in that it takes an entire vector (instead of a scalar)
2706 /// and leaves the top elements unmodified (therefore these cannot be commuted).
2707 ///
2708 /// These three forms can each be reg+reg or reg+mem.
2709 ///
2710
2711 /// FIXME: once all 256-bit intrinsics are matched, cleanup and refactor those
2712 /// classes below
2713 multiclass basic_sse12_fp_binop_s<bits<8> opc, string OpcodeStr, SDNode OpNode,
2714                                   bit Is2Addr = 1> {
2715   defm SS : sse12_fp_scalar<opc, !strconcat(OpcodeStr, "ss"),
2716                             OpNode, FR32, f32mem, Is2Addr>, XS;
2717   defm SD : sse12_fp_scalar<opc, !strconcat(OpcodeStr, "sd"),
2718                             OpNode, FR64, f64mem, Is2Addr>, XD;
2719 }
2720
2721 multiclass basic_sse12_fp_binop_p<bits<8> opc, string OpcodeStr, SDNode OpNode,
2722                                    bit Is2Addr = 1> {
2723   let mayLoad = 0 in {
2724   defm PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode, VR128,
2725               v4f32, f128mem, memopv4f32, SSEPackedSingle, Is2Addr>, TB;
2726   defm PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode, VR128,
2727               v2f64, f128mem, memopv2f64, SSEPackedDouble, Is2Addr>, TB, OpSize;
2728   }
2729 }
2730
2731 multiclass basic_sse12_fp_binop_p_y<bits<8> opc, string OpcodeStr,
2732                                     SDNode OpNode> {
2733   let mayLoad = 0 in {
2734     defm PSY : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode, VR256,
2735                 v8f32, f256mem, memopv8f32, SSEPackedSingle, 0>, TB;
2736     defm PDY : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode, VR256,
2737                 v4f64, f256mem, memopv4f64, SSEPackedDouble, 0>, TB, OpSize;
2738   }
2739 }
2740
2741 multiclass basic_sse12_fp_binop_s_int<bits<8> opc, string OpcodeStr,
2742                                       bit Is2Addr = 1> {
2743   defm SS : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
2744      !strconcat(OpcodeStr, "ss"), "", "_ss", ssmem, sse_load_f32, Is2Addr>, XS;
2745   defm SD : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
2746      !strconcat(OpcodeStr, "sd"), "2", "_sd", sdmem, sse_load_f64, Is2Addr>, XD;
2747 }
2748
2749 multiclass basic_sse12_fp_binop_p_int<bits<8> opc, string OpcodeStr,
2750                                       bit Is2Addr = 1> {
2751   defm PS : sse12_fp_packed_int<opc, OpcodeStr, VR128,
2752      !strconcat(OpcodeStr, "ps"), "sse", "_ps", f128mem, memopv4f32,
2753                                               SSEPackedSingle, Is2Addr>, TB;
2754
2755   defm PD : sse12_fp_packed_int<opc, OpcodeStr, VR128,
2756      !strconcat(OpcodeStr, "pd"), "sse2", "_pd", f128mem, memopv2f64,
2757                                       SSEPackedDouble, Is2Addr>, TB, OpSize;
2758 }
2759
2760 multiclass basic_sse12_fp_binop_p_y_int<bits<8> opc, string OpcodeStr> {
2761   defm PSY : sse12_fp_packed_int<opc, OpcodeStr, VR256,
2762      !strconcat(OpcodeStr, "ps"), "avx", "_ps_256", f256mem, memopv8f32,
2763       SSEPackedSingle, 0>, TB;
2764
2765   defm PDY : sse12_fp_packed_int<opc, OpcodeStr, VR256,
2766      !strconcat(OpcodeStr, "pd"), "avx", "_pd_256", f256mem, memopv4f64,
2767       SSEPackedDouble, 0>, TB, OpSize;
2768 }
2769
2770 // Binary Arithmetic instructions
2771 defm VADD : basic_sse12_fp_binop_s<0x58, "add", fadd, 0>,
2772             basic_sse12_fp_binop_s_int<0x58, "add", 0>, VEX_4V, VEX_LIG;
2773 defm VADD : basic_sse12_fp_binop_p<0x58, "add", fadd, 0>,
2774             basic_sse12_fp_binop_p_y<0x58, "add", fadd>, VEX_4V;
2775 defm VMUL : basic_sse12_fp_binop_s<0x59, "mul", fmul, 0>,
2776             basic_sse12_fp_binop_s_int<0x59, "mul", 0>, VEX_4V, VEX_LIG;
2777 defm VMUL : basic_sse12_fp_binop_p<0x59, "mul", fmul, 0>,
2778             basic_sse12_fp_binop_p_y<0x59, "mul", fmul>, VEX_4V;
2779
2780 let isCommutable = 0 in {
2781   defm VSUB : basic_sse12_fp_binop_s<0x5C, "sub", fsub, 0>,
2782               basic_sse12_fp_binop_s_int<0x5C, "sub", 0>, VEX_4V, VEX_LIG;
2783   defm VSUB : basic_sse12_fp_binop_p<0x5C, "sub", fsub, 0>,
2784               basic_sse12_fp_binop_p_y<0x5C, "sub", fsub>, VEX_4V;
2785   defm VDIV : basic_sse12_fp_binop_s<0x5E, "div", fdiv, 0>,
2786               basic_sse12_fp_binop_s_int<0x5E, "div", 0>, VEX_4V, VEX_LIG;
2787   defm VDIV : basic_sse12_fp_binop_p<0x5E, "div", fdiv, 0>,
2788               basic_sse12_fp_binop_p_y<0x5E, "div", fdiv>, VEX_4V;
2789   defm VMAX : basic_sse12_fp_binop_s<0x5F, "max", X86fmax, 0>,
2790               basic_sse12_fp_binop_s_int<0x5F, "max", 0>, VEX_4V, VEX_LIG;
2791   defm VMAX : basic_sse12_fp_binop_p<0x5F, "max", X86fmax, 0>,
2792               basic_sse12_fp_binop_p_int<0x5F, "max", 0>,
2793               basic_sse12_fp_binop_p_y<0x5F, "max", X86fmax>,
2794               basic_sse12_fp_binop_p_y_int<0x5F, "max">, VEX_4V;
2795   defm VMIN : basic_sse12_fp_binop_s<0x5D, "min", X86fmin, 0>,
2796               basic_sse12_fp_binop_s_int<0x5D, "min", 0>, VEX_4V, VEX_LIG;
2797   defm VMIN : basic_sse12_fp_binop_p<0x5D, "min", X86fmin, 0>,
2798               basic_sse12_fp_binop_p_int<0x5D, "min", 0>,
2799               basic_sse12_fp_binop_p_y_int<0x5D, "min">,
2800               basic_sse12_fp_binop_p_y<0x5D, "min", X86fmin>, VEX_4V;
2801 }
2802
2803 let Constraints = "$src1 = $dst" in {
2804   defm ADD : basic_sse12_fp_binop_s<0x58, "add", fadd>,
2805              basic_sse12_fp_binop_p<0x58, "add", fadd>,
2806              basic_sse12_fp_binop_s_int<0x58, "add">;
2807   defm MUL : basic_sse12_fp_binop_s<0x59, "mul", fmul>,
2808              basic_sse12_fp_binop_p<0x59, "mul", fmul>,
2809              basic_sse12_fp_binop_s_int<0x59, "mul">;
2810
2811   let isCommutable = 0 in {
2812     defm SUB : basic_sse12_fp_binop_s<0x5C, "sub", fsub>,
2813                basic_sse12_fp_binop_p<0x5C, "sub", fsub>,
2814                basic_sse12_fp_binop_s_int<0x5C, "sub">;
2815     defm DIV : basic_sse12_fp_binop_s<0x5E, "div", fdiv>,
2816                basic_sse12_fp_binop_p<0x5E, "div", fdiv>,
2817                basic_sse12_fp_binop_s_int<0x5E, "div">;
2818     defm MAX : basic_sse12_fp_binop_s<0x5F, "max", X86fmax>,
2819                basic_sse12_fp_binop_p<0x5F, "max", X86fmax>,
2820                basic_sse12_fp_binop_s_int<0x5F, "max">,
2821                basic_sse12_fp_binop_p_int<0x5F, "max">;
2822     defm MIN : basic_sse12_fp_binop_s<0x5D, "min", X86fmin>,
2823                basic_sse12_fp_binop_p<0x5D, "min", X86fmin>,
2824                basic_sse12_fp_binop_s_int<0x5D, "min">,
2825                basic_sse12_fp_binop_p_int<0x5D, "min">;
2826   }
2827 }
2828
2829 /// Unop Arithmetic
2830 /// In addition, we also have a special variant of the scalar form here to
2831 /// represent the associated intrinsic operation.  This form is unlike the
2832 /// plain scalar form, in that it takes an entire vector (instead of a
2833 /// scalar) and leaves the top elements undefined.
2834 ///
2835 /// And, we have a special variant form for a full-vector intrinsic form.
2836
2837 /// sse1_fp_unop_s - SSE1 unops in scalar form.
2838 multiclass sse1_fp_unop_s<bits<8> opc, string OpcodeStr,
2839                           SDNode OpNode, Intrinsic F32Int> {
2840   def SSr : SSI<opc, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
2841                 !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
2842                 [(set FR32:$dst, (OpNode FR32:$src))]>;
2843   // For scalar unary operations, fold a load into the operation
2844   // only in OptForSize mode. It eliminates an instruction, but it also
2845   // eliminates a whole-register clobber (the load), so it introduces a
2846   // partial register update condition.
2847   def SSm : I<opc, MRMSrcMem, (outs FR32:$dst), (ins f32mem:$src),
2848                 !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
2849                 [(set FR32:$dst, (OpNode (load addr:$src)))]>, XS,
2850             Requires<[HasSSE1, OptForSize]>;
2851   def SSr_Int : SSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2852                     !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
2853                     [(set VR128:$dst, (F32Int VR128:$src))]>;
2854   def SSm_Int : SSI<opc, MRMSrcMem, (outs VR128:$dst), (ins ssmem:$src),
2855                     !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
2856                     [(set VR128:$dst, (F32Int sse_load_f32:$src))]>;
2857 }
2858
2859 /// sse1_fp_unop_s_avx - AVX SSE1 unops in scalar form.
2860 multiclass sse1_fp_unop_s_avx<bits<8> opc, string OpcodeStr> {
2861   def SSr : SSI<opc, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src1, FR32:$src2),
2862                 !strconcat(OpcodeStr,
2863                            "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
2864   let mayLoad = 1 in
2865   def SSm : SSI<opc, MRMSrcMem, (outs FR32:$dst), (ins FR32:$src1,f32mem:$src2),
2866                 !strconcat(OpcodeStr,
2867                            "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
2868   def SSm_Int : SSI<opc, MRMSrcMem, (outs VR128:$dst),
2869                 (ins ssmem:$src1, VR128:$src2),
2870                 !strconcat(OpcodeStr,
2871                            "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
2872 }
2873
2874 /// sse1_fp_unop_p - SSE1 unops in packed form.
2875 multiclass sse1_fp_unop_p<bits<8> opc, string OpcodeStr, SDNode OpNode> {
2876   def PSr : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2877               !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
2878               [(set VR128:$dst, (v4f32 (OpNode VR128:$src)))]>;
2879   def PSm : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2880                 !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
2881                 [(set VR128:$dst, (OpNode (memopv4f32 addr:$src)))]>;
2882 }
2883
2884 /// sse1_fp_unop_p_y - AVX 256-bit SSE1 unops in packed form.
2885 multiclass sse1_fp_unop_p_y<bits<8> opc, string OpcodeStr, SDNode OpNode> {
2886   def PSYr : PSI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
2887               !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
2888               [(set VR256:$dst, (v8f32 (OpNode VR256:$src)))]>;
2889   def PSYm : PSI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
2890                 !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
2891                 [(set VR256:$dst, (OpNode (memopv8f32 addr:$src)))]>;
2892 }
2893
2894 /// sse1_fp_unop_p_int - SSE1 intrinsics unops in packed forms.
2895 multiclass sse1_fp_unop_p_int<bits<8> opc, string OpcodeStr,
2896                               Intrinsic V4F32Int> {
2897   def PSr_Int : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2898                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
2899                     [(set VR128:$dst, (V4F32Int VR128:$src))]>;
2900   def PSm_Int : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2901                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
2902                     [(set VR128:$dst, (V4F32Int (memopv4f32 addr:$src)))]>;
2903 }
2904
2905 /// sse1_fp_unop_p_y_int - AVX 256-bit intrinsics unops in packed forms.
2906 multiclass sse1_fp_unop_p_y_int<bits<8> opc, string OpcodeStr,
2907                                 Intrinsic V4F32Int> {
2908   def PSYr_Int : PSI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
2909                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
2910                     [(set VR256:$dst, (V4F32Int VR256:$src))]>;
2911   def PSYm_Int : PSI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
2912                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
2913                     [(set VR256:$dst, (V4F32Int (memopv8f32 addr:$src)))]>;
2914 }
2915
2916 /// sse2_fp_unop_s - SSE2 unops in scalar form.
2917 multiclass sse2_fp_unop_s<bits<8> opc, string OpcodeStr,
2918                           SDNode OpNode, Intrinsic F64Int> {
2919   def SDr : SDI<opc, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src),
2920                 !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
2921                 [(set FR64:$dst, (OpNode FR64:$src))]>;
2922   // See the comments in sse1_fp_unop_s for why this is OptForSize.
2923   def SDm : I<opc, MRMSrcMem, (outs FR64:$dst), (ins f64mem:$src),
2924                 !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
2925                 [(set FR64:$dst, (OpNode (load addr:$src)))]>, XD,
2926             Requires<[HasSSE2, OptForSize]>;
2927   def SDr_Int : SDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2928                     !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
2929                     [(set VR128:$dst, (F64Int VR128:$src))]>;
2930   def SDm_Int : SDI<opc, MRMSrcMem, (outs VR128:$dst), (ins sdmem:$src),
2931                     !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
2932                     [(set VR128:$dst, (F64Int sse_load_f64:$src))]>;
2933 }
2934
2935 /// sse2_fp_unop_s_avx - AVX SSE2 unops in scalar form.
2936 multiclass sse2_fp_unop_s_avx<bits<8> opc, string OpcodeStr> {
2937   let neverHasSideEffects = 1 in {
2938   def SDr : SDI<opc, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src1, FR64:$src2),
2939                !strconcat(OpcodeStr,
2940                           "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
2941   let mayLoad = 1 in
2942   def SDm : SDI<opc, MRMSrcMem, (outs FR64:$dst), (ins FR64:$src1,f64mem:$src2),
2943                !strconcat(OpcodeStr,
2944                           "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
2945   }
2946   def SDm_Int : SDI<opc, MRMSrcMem, (outs VR128:$dst),
2947                (ins VR128:$src1, sdmem:$src2),
2948                !strconcat(OpcodeStr,
2949                           "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
2950 }
2951
2952 /// sse2_fp_unop_p - SSE2 unops in vector forms.
2953 multiclass sse2_fp_unop_p<bits<8> opc, string OpcodeStr,
2954                           SDNode OpNode> {
2955   def PDr : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2956               !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
2957               [(set VR128:$dst, (v2f64 (OpNode VR128:$src)))]>;
2958   def PDm : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2959                 !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
2960                 [(set VR128:$dst, (OpNode (memopv2f64 addr:$src)))]>;
2961 }
2962
2963 /// sse2_fp_unop_p_y - AVX SSE2 256-bit unops in vector forms.
2964 multiclass sse2_fp_unop_p_y<bits<8> opc, string OpcodeStr, SDNode OpNode> {
2965   def PDYr : PDI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
2966               !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
2967               [(set VR256:$dst, (v4f64 (OpNode VR256:$src)))]>;
2968   def PDYm : PDI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
2969                 !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
2970                 [(set VR256:$dst, (OpNode (memopv4f64 addr:$src)))]>;
2971 }
2972
2973 /// sse2_fp_unop_p_int - SSE2 intrinsic unops in vector forms.
2974 multiclass sse2_fp_unop_p_int<bits<8> opc, string OpcodeStr,
2975                               Intrinsic V2F64Int> {
2976   def PDr_Int : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2977                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
2978                     [(set VR128:$dst, (V2F64Int VR128:$src))]>;
2979   def PDm_Int : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2980                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
2981                     [(set VR128:$dst, (V2F64Int (memopv2f64 addr:$src)))]>;
2982 }
2983
2984 /// sse2_fp_unop_p_y_int - AVX 256-bit intrinsic unops in vector forms.
2985 multiclass sse2_fp_unop_p_y_int<bits<8> opc, string OpcodeStr,
2986                                 Intrinsic V2F64Int> {
2987   def PDYr_Int : PDI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
2988                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
2989                     [(set VR256:$dst, (V2F64Int VR256:$src))]>;
2990   def PDYm_Int : PDI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
2991                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
2992                     [(set VR256:$dst, (V2F64Int (memopv4f64 addr:$src)))]>;
2993 }
2994
2995 let Predicates = [HasAVX] in {
2996   // Square root.
2997   defm VSQRT  : sse1_fp_unop_s_avx<0x51, "vsqrt">,
2998                 sse2_fp_unop_s_avx<0x51, "vsqrt">, VEX_4V, VEX_LIG;
2999
3000   defm VSQRT  : sse1_fp_unop_p<0x51, "vsqrt", fsqrt>,
3001                 sse2_fp_unop_p<0x51, "vsqrt", fsqrt>,
3002                 sse1_fp_unop_p_y<0x51, "vsqrt", fsqrt>,
3003                 sse2_fp_unop_p_y<0x51, "vsqrt", fsqrt>,
3004                 sse1_fp_unop_p_int<0x51, "vsqrt", int_x86_sse_sqrt_ps>,
3005                 sse2_fp_unop_p_int<0x51, "vsqrt", int_x86_sse2_sqrt_pd>,
3006                 sse1_fp_unop_p_y_int<0x51, "vsqrt", int_x86_avx_sqrt_ps_256>,
3007                 sse2_fp_unop_p_y_int<0x51, "vsqrt", int_x86_avx_sqrt_pd_256>,
3008                 VEX;
3009
3010   // Reciprocal approximations. Note that these typically require refinement
3011   // in order to obtain suitable precision.
3012   defm VRSQRT : sse1_fp_unop_s_avx<0x52, "vrsqrt">, VEX_4V, VEX_LIG;
3013   defm VRSQRT : sse1_fp_unop_p<0x52, "vrsqrt", X86frsqrt>,
3014                 sse1_fp_unop_p_y<0x52, "vrsqrt", X86frsqrt>,
3015                 sse1_fp_unop_p_y_int<0x52, "vrsqrt", int_x86_avx_rsqrt_ps_256>,
3016                 sse1_fp_unop_p_int<0x52, "vrsqrt", int_x86_sse_rsqrt_ps>, VEX;
3017
3018   defm VRCP   : sse1_fp_unop_s_avx<0x53, "vrcp">, VEX_4V, VEX_LIG;
3019   defm VRCP   : sse1_fp_unop_p<0x53, "vrcp", X86frcp>,
3020                 sse1_fp_unop_p_y<0x53, "vrcp", X86frcp>,
3021                 sse1_fp_unop_p_y_int<0x53, "vrcp", int_x86_avx_rcp_ps_256>,
3022                 sse1_fp_unop_p_int<0x53, "vrcp", int_x86_sse_rcp_ps>, VEX;
3023 }
3024
3025 def : Pat<(f32 (fsqrt FR32:$src)),
3026           (VSQRTSSr (f32 (IMPLICIT_DEF)), FR32:$src)>, Requires<[HasAVX]>;
3027 def : Pat<(f32 (fsqrt (load addr:$src))),
3028           (VSQRTSSm (f32 (IMPLICIT_DEF)), addr:$src)>,
3029           Requires<[HasAVX, OptForSize]>;
3030 def : Pat<(f64 (fsqrt FR64:$src)),
3031           (VSQRTSDr (f64 (IMPLICIT_DEF)), FR64:$src)>, Requires<[HasAVX]>;
3032 def : Pat<(f64 (fsqrt (load addr:$src))),
3033           (VSQRTSDm (f64 (IMPLICIT_DEF)), addr:$src)>,
3034           Requires<[HasAVX, OptForSize]>;
3035
3036 def : Pat<(f32 (X86frsqrt FR32:$src)),
3037           (VRSQRTSSr (f32 (IMPLICIT_DEF)), FR32:$src)>, Requires<[HasAVX]>;
3038 def : Pat<(f32 (X86frsqrt (load addr:$src))),
3039           (VRSQRTSSm (f32 (IMPLICIT_DEF)), addr:$src)>,
3040           Requires<[HasAVX, OptForSize]>;
3041
3042 def : Pat<(f32 (X86frcp FR32:$src)),
3043           (VRCPSSr (f32 (IMPLICIT_DEF)), FR32:$src)>, Requires<[HasAVX]>;
3044 def : Pat<(f32 (X86frcp (load addr:$src))),
3045           (VRCPSSm (f32 (IMPLICIT_DEF)), addr:$src)>,
3046           Requires<[HasAVX, OptForSize]>;
3047
3048 let Predicates = [HasAVX] in {
3049   def : Pat<(int_x86_sse_sqrt_ss VR128:$src),
3050             (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)),
3051                 (VSQRTSSr (f32 (IMPLICIT_DEF)),
3052                           (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss)),
3053                 sub_ss)>;
3054   def : Pat<(int_x86_sse_sqrt_ss sse_load_f32:$src),
3055             (VSQRTSSm_Int (v4f32 (IMPLICIT_DEF)), sse_load_f32:$src)>;
3056
3057   def : Pat<(int_x86_sse2_sqrt_sd VR128:$src),
3058             (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)),
3059                 (VSQRTSDr (f64 (IMPLICIT_DEF)),
3060                           (EXTRACT_SUBREG (v2f64 VR128:$src), sub_sd)),
3061                 sub_sd)>;
3062   def : Pat<(int_x86_sse2_sqrt_sd sse_load_f64:$src),
3063             (VSQRTSDm_Int (v2f64 (IMPLICIT_DEF)), sse_load_f64:$src)>;
3064
3065   def : Pat<(int_x86_sse_rsqrt_ss VR128:$src),
3066             (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)),
3067                 (VRSQRTSSr (f32 (IMPLICIT_DEF)),
3068                           (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss)),
3069                 sub_ss)>;
3070   def : Pat<(int_x86_sse_rsqrt_ss sse_load_f32:$src),
3071             (VRSQRTSSm_Int (v4f32 (IMPLICIT_DEF)), sse_load_f32:$src)>;
3072
3073   def : Pat<(int_x86_sse_rcp_ss VR128:$src),
3074             (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)),
3075                 (VRCPSSr (f32 (IMPLICIT_DEF)),
3076                          (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss)),
3077                 sub_ss)>;
3078   def : Pat<(int_x86_sse_rcp_ss sse_load_f32:$src),
3079             (VRCPSSm_Int (v4f32 (IMPLICIT_DEF)), sse_load_f32:$src)>;
3080 }
3081
3082 // Square root.
3083 defm SQRT  : sse1_fp_unop_s<0x51, "sqrt",  fsqrt, int_x86_sse_sqrt_ss>,
3084              sse1_fp_unop_p<0x51, "sqrt",  fsqrt>,
3085              sse1_fp_unop_p_int<0x51, "sqrt",  int_x86_sse_sqrt_ps>,
3086              sse2_fp_unop_s<0x51, "sqrt",  fsqrt, int_x86_sse2_sqrt_sd>,
3087              sse2_fp_unop_p<0x51, "sqrt",  fsqrt>,
3088              sse2_fp_unop_p_int<0x51, "sqrt", int_x86_sse2_sqrt_pd>;
3089
3090 // Reciprocal approximations. Note that these typically require refinement
3091 // in order to obtain suitable precision.
3092 defm RSQRT : sse1_fp_unop_s<0x52, "rsqrt", X86frsqrt, int_x86_sse_rsqrt_ss>,
3093              sse1_fp_unop_p<0x52, "rsqrt", X86frsqrt>,
3094              sse1_fp_unop_p_int<0x52, "rsqrt", int_x86_sse_rsqrt_ps>;
3095 defm RCP   : sse1_fp_unop_s<0x53, "rcp", X86frcp, int_x86_sse_rcp_ss>,
3096              sse1_fp_unop_p<0x53, "rcp", X86frcp>,
3097              sse1_fp_unop_p_int<0x53, "rcp", int_x86_sse_rcp_ps>;
3098
3099 // There is no f64 version of the reciprocal approximation instructions.
3100
3101 //===----------------------------------------------------------------------===//
3102 // SSE 1 & 2 - Non-temporal stores
3103 //===----------------------------------------------------------------------===//
3104
3105 let AddedComplexity = 400 in { // Prefer non-temporal versions
3106   def VMOVNTPSmr : VPSI<0x2B, MRMDestMem, (outs),
3107                        (ins f128mem:$dst, VR128:$src),
3108                        "movntps\t{$src, $dst|$dst, $src}",
3109                        [(alignednontemporalstore (v4f32 VR128:$src),
3110                                                  addr:$dst)]>, VEX;
3111   def VMOVNTPDmr : VPDI<0x2B, MRMDestMem, (outs),
3112                        (ins f128mem:$dst, VR128:$src),
3113                        "movntpd\t{$src, $dst|$dst, $src}",
3114                        [(alignednontemporalstore (v2f64 VR128:$src),
3115                                                  addr:$dst)]>, VEX;
3116   def VMOVNTDQ_64mr : VPDI<0xE7, MRMDestMem, (outs),
3117                         (ins f128mem:$dst, VR128:$src),
3118                         "movntdq\t{$src, $dst|$dst, $src}",
3119                         [(alignednontemporalstore (v2f64 VR128:$src),
3120                                                   addr:$dst)]>, VEX;
3121
3122   let ExeDomain = SSEPackedInt in
3123   def VMOVNTDQmr    : VPDI<0xE7, MRMDestMem, (outs),
3124                            (ins f128mem:$dst, VR128:$src),
3125                            "movntdq\t{$src, $dst|$dst, $src}",
3126                            [(alignednontemporalstore (v4f32 VR128:$src),
3127                                                      addr:$dst)]>, VEX;
3128
3129   def : Pat<(alignednontemporalstore (v2i64 VR128:$src), addr:$dst),
3130             (VMOVNTDQmr addr:$dst, VR128:$src)>, Requires<[HasAVX]>;
3131
3132   def VMOVNTPSYmr : VPSI<0x2B, MRMDestMem, (outs),
3133                        (ins f256mem:$dst, VR256:$src),
3134                        "movntps\t{$src, $dst|$dst, $src}",
3135                        [(alignednontemporalstore (v8f32 VR256:$src),
3136                                                  addr:$dst)]>, VEX;
3137   def VMOVNTPDYmr : VPDI<0x2B, MRMDestMem, (outs),
3138                        (ins f256mem:$dst, VR256:$src),
3139                        "movntpd\t{$src, $dst|$dst, $src}",
3140                        [(alignednontemporalstore (v4f64 VR256:$src),
3141                                                  addr:$dst)]>, VEX;
3142   def VMOVNTDQY_64mr : VPDI<0xE7, MRMDestMem, (outs),
3143                         (ins f256mem:$dst, VR256:$src),
3144                         "movntdq\t{$src, $dst|$dst, $src}",
3145                         [(alignednontemporalstore (v4f64 VR256:$src),
3146                                                   addr:$dst)]>, VEX;
3147   let ExeDomain = SSEPackedInt in
3148   def VMOVNTDQYmr : VPDI<0xE7, MRMDestMem, (outs),
3149                       (ins f256mem:$dst, VR256:$src),
3150                       "movntdq\t{$src, $dst|$dst, $src}",
3151                       [(alignednontemporalstore (v8f32 VR256:$src),
3152                                                 addr:$dst)]>, VEX;
3153 }
3154
3155 def : Pat<(int_x86_avx_movnt_dq_256 addr:$dst, VR256:$src),
3156           (VMOVNTDQYmr addr:$dst, VR256:$src)>;
3157 def : Pat<(int_x86_avx_movnt_pd_256 addr:$dst, VR256:$src),
3158           (VMOVNTPDYmr addr:$dst, VR256:$src)>;
3159 def : Pat<(int_x86_avx_movnt_ps_256 addr:$dst, VR256:$src),
3160           (VMOVNTPSYmr addr:$dst, VR256:$src)>;
3161
3162 let AddedComplexity = 400 in { // Prefer non-temporal versions
3163 def MOVNTPSmr : PSI<0x2B, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
3164                     "movntps\t{$src, $dst|$dst, $src}",
3165                     [(alignednontemporalstore (v4f32 VR128:$src), addr:$dst)]>;
3166 def MOVNTPDmr : PDI<0x2B, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
3167                     "movntpd\t{$src, $dst|$dst, $src}",
3168                     [(alignednontemporalstore(v2f64 VR128:$src), addr:$dst)]>;
3169
3170 def MOVNTDQ_64mr : PDI<0xE7, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
3171                     "movntdq\t{$src, $dst|$dst, $src}",
3172                     [(alignednontemporalstore (v2f64 VR128:$src), addr:$dst)]>;
3173
3174 let ExeDomain = SSEPackedInt in
3175 def MOVNTDQmr : PDI<0xE7, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
3176                     "movntdq\t{$src, $dst|$dst, $src}",
3177                     [(alignednontemporalstore (v4f32 VR128:$src), addr:$dst)]>;
3178
3179 def : Pat<(alignednontemporalstore (v2i64 VR128:$src), addr:$dst),
3180           (MOVNTDQmr addr:$dst, VR128:$src)>, Requires<[HasSSE2]>;
3181
3182 // There is no AVX form for instructions below this point
3183 def MOVNTImr : I<0xC3, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
3184                  "movnti{l}\t{$src, $dst|$dst, $src}",
3185                  [(nontemporalstore (i32 GR32:$src), addr:$dst)]>,
3186                TB, Requires<[HasSSE2]>;
3187 def MOVNTI_64mr : RI<0xC3, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src),
3188                      "movnti{q}\t{$src, $dst|$dst, $src}",
3189                      [(nontemporalstore (i64 GR64:$src), addr:$dst)]>,
3190                   TB, Requires<[HasSSE2]>;
3191 }
3192
3193 //===----------------------------------------------------------------------===//
3194 // SSE 1 & 2 - Prefetch and memory fence
3195 //===----------------------------------------------------------------------===//
3196
3197 // Prefetch intrinsic.
3198 def PREFETCHT0   : PSI<0x18, MRM1m, (outs), (ins i8mem:$src),
3199     "prefetcht0\t$src", [(prefetch addr:$src, imm, (i32 3), (i32 1))]>;
3200 def PREFETCHT1   : PSI<0x18, MRM2m, (outs), (ins i8mem:$src),
3201     "prefetcht1\t$src", [(prefetch addr:$src, imm, (i32 2), (i32 1))]>;
3202 def PREFETCHT2   : PSI<0x18, MRM3m, (outs), (ins i8mem:$src),
3203     "prefetcht2\t$src", [(prefetch addr:$src, imm, (i32 1), (i32 1))]>;
3204 def PREFETCHNTA  : PSI<0x18, MRM0m, (outs), (ins i8mem:$src),
3205     "prefetchnta\t$src", [(prefetch addr:$src, imm, (i32 0), (i32 1))]>;
3206
3207 // Flush cache
3208 def CLFLUSH : I<0xAE, MRM7m, (outs), (ins i8mem:$src),
3209                "clflush\t$src", [(int_x86_sse2_clflush addr:$src)]>,
3210               TB, Requires<[HasSSE2]>;
3211
3212 // Pause. This "instruction" is encoded as "rep; nop", so even though it
3213 // was introduced with SSE2, it's backward compatible.
3214 def PAUSE : I<0x90, RawFrm, (outs), (ins), "pause", []>, REP;
3215
3216 // Load, store, and memory fence
3217 def SFENCE : I<0xAE, MRM_F8, (outs), (ins),
3218                "sfence", [(int_x86_sse_sfence)]>, TB, Requires<[HasSSE1]>;
3219 def LFENCE : I<0xAE, MRM_E8, (outs), (ins),
3220                "lfence", [(int_x86_sse2_lfence)]>, TB, Requires<[HasSSE2]>;
3221 def MFENCE : I<0xAE, MRM_F0, (outs), (ins),
3222                "mfence", [(int_x86_sse2_mfence)]>, TB, Requires<[HasSSE2]>;
3223
3224 def : Pat<(X86SFence), (SFENCE)>;
3225 def : Pat<(X86LFence), (LFENCE)>;
3226 def : Pat<(X86MFence), (MFENCE)>;
3227
3228 //===----------------------------------------------------------------------===//
3229 // SSE 1 & 2 - Load/Store XCSR register
3230 //===----------------------------------------------------------------------===//
3231
3232 def VLDMXCSR : VPSI<0xAE, MRM2m, (outs), (ins i32mem:$src),
3233                   "ldmxcsr\t$src", [(int_x86_sse_ldmxcsr addr:$src)]>, VEX;
3234 def VSTMXCSR : VPSI<0xAE, MRM3m, (outs), (ins i32mem:$dst),
3235                   "stmxcsr\t$dst", [(int_x86_sse_stmxcsr addr:$dst)]>, VEX;
3236
3237 def LDMXCSR : PSI<0xAE, MRM2m, (outs), (ins i32mem:$src),
3238                   "ldmxcsr\t$src", [(int_x86_sse_ldmxcsr addr:$src)]>;
3239 def STMXCSR : PSI<0xAE, MRM3m, (outs), (ins i32mem:$dst),
3240                   "stmxcsr\t$dst", [(int_x86_sse_stmxcsr addr:$dst)]>;
3241
3242 //===---------------------------------------------------------------------===//
3243 // SSE2 - Move Aligned/Unaligned Packed Integer Instructions
3244 //===---------------------------------------------------------------------===//
3245
3246 let ExeDomain = SSEPackedInt in { // SSE integer instructions
3247
3248 let neverHasSideEffects = 1 in {
3249 def VMOVDQArr  : VPDI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3250                     "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
3251 def VMOVDQAYrr : VPDI<0x6F, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3252                     "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
3253 }
3254 def VMOVDQUrr  : VSSI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3255                     "movdqu\t{$src, $dst|$dst, $src}", []>, VEX;
3256 def VMOVDQUYrr : VSSI<0x6F, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3257                     "movdqu\t{$src, $dst|$dst, $src}", []>, VEX;
3258
3259 // For Disassembler
3260 let isCodeGenOnly = 1 in {
3261 def VMOVDQArr_REV  : VPDI<0x7F, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
3262                         "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
3263 def VMOVDQAYrr_REV : VPDI<0x7F, MRMDestReg, (outs VR256:$dst), (ins VR256:$src),
3264                         "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
3265 def VMOVDQUrr_REV  : VSSI<0x7F, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
3266                         "movdqu\t{$src, $dst|$dst, $src}", []>, VEX;
3267 def VMOVDQUYrr_REV : VSSI<0x7F, MRMDestReg, (outs VR256:$dst), (ins VR256:$src),
3268                         "movdqu\t{$src, $dst|$dst, $src}", []>, VEX;
3269 }
3270
3271 let canFoldAsLoad = 1, mayLoad = 1 in {
3272 def VMOVDQArm  : VPDI<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3273                    "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
3274 def VMOVDQAYrm : VPDI<0x6F, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
3275                    "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
3276 let Predicates = [HasAVX] in {
3277   def VMOVDQUrm  : I<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3278                     "vmovdqu\t{$src, $dst|$dst, $src}",[]>, XS, VEX;
3279   def VMOVDQUYrm : I<0x6F, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
3280                     "vmovdqu\t{$src, $dst|$dst, $src}",[]>, XS, VEX;
3281 }
3282 }
3283
3284 let mayStore = 1 in {
3285 def VMOVDQAmr  : VPDI<0x7F, MRMDestMem, (outs),
3286                      (ins i128mem:$dst, VR128:$src),
3287                      "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
3288 def VMOVDQAYmr : VPDI<0x7F, MRMDestMem, (outs),
3289                      (ins i256mem:$dst, VR256:$src),
3290                      "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
3291 let Predicates = [HasAVX] in {
3292 def VMOVDQUmr  : I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
3293                   "vmovdqu\t{$src, $dst|$dst, $src}",[]>, XS, VEX;
3294 def VMOVDQUYmr : I<0x7F, MRMDestMem, (outs), (ins i256mem:$dst, VR256:$src),
3295                   "vmovdqu\t{$src, $dst|$dst, $src}",[]>, XS, VEX;
3296 }
3297 }
3298
3299 let neverHasSideEffects = 1 in
3300 def MOVDQArr : PDI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3301                    "movdqa\t{$src, $dst|$dst, $src}", []>;
3302
3303 def MOVDQUrr :   I<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3304                    "movdqu\t{$src, $dst|$dst, $src}",
3305                    []>, XS, Requires<[HasSSE2]>;
3306
3307 // For Disassembler
3308 let isCodeGenOnly = 1 in {
3309 def MOVDQArr_REV : PDI<0x7F, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
3310                        "movdqa\t{$src, $dst|$dst, $src}", []>;
3311
3312 def MOVDQUrr_REV :   I<0x7F, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
3313                        "movdqu\t{$src, $dst|$dst, $src}",
3314                        []>, XS, Requires<[HasSSE2]>;
3315 }
3316
3317 let canFoldAsLoad = 1, mayLoad = 1 in {
3318 def MOVDQArm : PDI<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3319                    "movdqa\t{$src, $dst|$dst, $src}",
3320                    [/*(set VR128:$dst, (alignedloadv2i64 addr:$src))*/]>;
3321 def MOVDQUrm :   I<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3322                    "movdqu\t{$src, $dst|$dst, $src}",
3323                    [/*(set VR128:$dst, (loadv2i64 addr:$src))*/]>,
3324                  XS, Requires<[HasSSE2]>;
3325 }
3326
3327 let mayStore = 1 in {
3328 def MOVDQAmr : PDI<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
3329                    "movdqa\t{$src, $dst|$dst, $src}",
3330                    [/*(alignedstore (v2i64 VR128:$src), addr:$dst)*/]>;
3331 def MOVDQUmr :   I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
3332                    "movdqu\t{$src, $dst|$dst, $src}",
3333                    [/*(store (v2i64 VR128:$src), addr:$dst)*/]>,
3334                  XS, Requires<[HasSSE2]>;
3335 }
3336
3337 // Intrinsic forms of MOVDQU load and store
3338 def VMOVDQUmr_Int : I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
3339                        "vmovdqu\t{$src, $dst|$dst, $src}",
3340                        [(int_x86_sse2_storeu_dq addr:$dst, VR128:$src)]>,
3341                      XS, VEX, Requires<[HasAVX]>;
3342
3343 def MOVDQUmr_Int :   I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
3344                        "movdqu\t{$src, $dst|$dst, $src}",
3345                        [(int_x86_sse2_storeu_dq addr:$dst, VR128:$src)]>,
3346                      XS, Requires<[HasSSE2]>;
3347
3348 } // ExeDomain = SSEPackedInt
3349
3350 let Predicates = [HasAVX] in {
3351   def : Pat<(int_x86_avx_loadu_dq_256 addr:$src), (VMOVDQUYrm addr:$src)>;
3352   def : Pat<(int_x86_avx_storeu_dq_256 addr:$dst, VR256:$src),
3353             (VMOVDQUYmr addr:$dst, VR256:$src)>;
3354 }
3355
3356 //===---------------------------------------------------------------------===//
3357 // SSE2 - Packed Integer Arithmetic Instructions
3358 //===---------------------------------------------------------------------===//
3359
3360 let ExeDomain = SSEPackedInt in { // SSE integer instructions
3361
3362 multiclass PDI_binop_rm_int<bits<8> opc, string OpcodeStr, Intrinsic IntId,
3363                             RegisterClass RC, PatFrag memop_frag,
3364                             X86MemOperand x86memop, bit IsCommutable = 0,
3365                             bit Is2Addr = 1> {
3366   let isCommutable = IsCommutable in
3367   def rr : PDI<opc, MRMSrcReg, (outs RC:$dst),
3368        (ins RC:$src1, RC:$src2),
3369        !if(Is2Addr,
3370            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3371            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3372        [(set RC:$dst, (IntId RC:$src1, RC:$src2))]>;
3373   def rm : PDI<opc, MRMSrcMem, (outs RC:$dst),
3374        (ins RC:$src1, x86memop:$src2),
3375        !if(Is2Addr,
3376            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3377            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3378        [(set RC:$dst, (IntId RC:$src1, (bitconvert (memop_frag addr:$src2))))]>;
3379 }
3380
3381 multiclass PDI_binop_rmi_int<bits<8> opc, bits<8> opc2, Format ImmForm,
3382                              string OpcodeStr, Intrinsic IntId,
3383                              Intrinsic IntId2, RegisterClass RC,
3384                              bit Is2Addr = 1> {
3385   // src2 is always 128-bit
3386   def rr : PDI<opc, MRMSrcReg, (outs RC:$dst),
3387        (ins RC:$src1, VR128:$src2),
3388        !if(Is2Addr,
3389            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3390            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3391        [(set RC:$dst, (IntId RC:$src1, VR128:$src2))]>;
3392   def rm : PDI<opc, MRMSrcMem, (outs RC:$dst),
3393        (ins RC:$src1, i128mem:$src2),
3394        !if(Is2Addr,
3395            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3396            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3397        [(set RC:$dst, (IntId RC:$src1, (bitconvert (memopv2i64 addr:$src2))))]>;
3398   def ri : PDIi8<opc2, ImmForm, (outs RC:$dst),
3399        (ins RC:$src1, i32i8imm:$src2),
3400        !if(Is2Addr,
3401            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3402            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3403        [(set RC:$dst, (IntId2 RC:$src1, (i32 imm:$src2)))]>;
3404 }
3405
3406 /// PDI_binop_rm - Simple SSE2 binary operator.
3407 multiclass PDI_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
3408                         ValueType OpVT, RegisterClass RC, PatFrag memop_frag,
3409                         X86MemOperand x86memop, bit IsCommutable = 0,
3410                         bit Is2Addr = 1> {
3411   let isCommutable = IsCommutable in
3412   def rr : PDI<opc, MRMSrcReg, (outs RC:$dst),
3413        (ins RC:$src1, RC:$src2),
3414        !if(Is2Addr,
3415            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3416            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3417        [(set RC:$dst, (OpVT (OpNode RC:$src1, RC:$src2)))]>;
3418   def rm : PDI<opc, MRMSrcMem, (outs RC:$dst),
3419        (ins RC:$src1, x86memop:$src2),
3420        !if(Is2Addr,
3421            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3422            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3423        [(set RC:$dst, (OpVT (OpNode RC:$src1,
3424                                      (bitconvert (memop_frag addr:$src2)))))]>;
3425 }
3426 } // ExeDomain = SSEPackedInt
3427
3428 // 128-bit Integer Arithmetic
3429
3430 let Predicates = [HasAVX] in {
3431 defm VPADDB  : PDI_binop_rm<0xFC, "vpaddb", add, v16i8, VR128, memopv2i64,
3432                             i128mem, 1, 0 /*3addr*/>, VEX_4V;
3433 defm VPADDW  : PDI_binop_rm<0xFD, "vpaddw", add, v8i16, VR128, memopv2i64,
3434                             i128mem, 1, 0>, VEX_4V;
3435 defm VPADDD  : PDI_binop_rm<0xFE, "vpaddd", add, v4i32, VR128, memopv2i64,
3436                             i128mem, 1, 0>, VEX_4V;
3437 defm VPADDQ  : PDI_binop_rm<0xD4, "vpaddq", add, v2i64, VR128, memopv2i64,
3438                             i128mem, 1, 0>, VEX_4V;
3439 defm VPMULLW : PDI_binop_rm<0xD5, "vpmullw", mul, v8i16, VR128, memopv2i64,
3440                             i128mem, 1, 0>, VEX_4V;
3441 defm VPSUBB : PDI_binop_rm<0xF8, "vpsubb", sub, v16i8, VR128, memopv2i64,
3442                             i128mem, 0, 0>, VEX_4V;
3443 defm VPSUBW : PDI_binop_rm<0xF9, "vpsubw", sub, v8i16, VR128, memopv2i64,
3444                             i128mem, 0, 0>, VEX_4V;
3445 defm VPSUBD : PDI_binop_rm<0xFA, "vpsubd", sub, v4i32, VR128, memopv2i64,
3446                             i128mem, 0, 0>, VEX_4V;
3447 defm VPSUBQ : PDI_binop_rm<0xFB, "vpsubq", sub, v2i64, VR128, memopv2i64,
3448                             i128mem, 0, 0>, VEX_4V;
3449
3450 // Intrinsic forms
3451 defm VPSUBSB  : PDI_binop_rm_int<0xE8, "vpsubsb" , int_x86_sse2_psubs_b,
3452                                  VR128, memopv2i64, i128mem, 0, 0>, VEX_4V;
3453 defm VPSUBSW  : PDI_binop_rm_int<0xE9, "vpsubsw" , int_x86_sse2_psubs_w,
3454                                  VR128, memopv2i64, i128mem, 0, 0>, VEX_4V;
3455 defm VPSUBUSB : PDI_binop_rm_int<0xD8, "vpsubusb", int_x86_sse2_psubus_b,
3456                                  VR128, memopv2i64, i128mem, 0, 0>, VEX_4V;
3457 defm VPSUBUSW : PDI_binop_rm_int<0xD9, "vpsubusw", int_x86_sse2_psubus_w,
3458                                  VR128, memopv2i64, i128mem, 0, 0>, VEX_4V;
3459 defm VPADDSB  : PDI_binop_rm_int<0xEC, "vpaddsb" , int_x86_sse2_padds_b,
3460                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3461 defm VPADDSW  : PDI_binop_rm_int<0xED, "vpaddsw" , int_x86_sse2_padds_w,
3462                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3463 defm VPADDUSB : PDI_binop_rm_int<0xDC, "vpaddusb", int_x86_sse2_paddus_b,
3464                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3465 defm VPADDUSW : PDI_binop_rm_int<0xDD, "vpaddusw", int_x86_sse2_paddus_w,
3466                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3467 defm VPMULHUW : PDI_binop_rm_int<0xE4, "vpmulhuw", int_x86_sse2_pmulhu_w,
3468                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3469 defm VPMULHW  : PDI_binop_rm_int<0xE5, "vpmulhw" , int_x86_sse2_pmulh_w,
3470                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3471 defm VPMULUDQ : PDI_binop_rm_int<0xF4, "vpmuludq", int_x86_sse2_pmulu_dq,
3472                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3473 defm VPMADDWD : PDI_binop_rm_int<0xF5, "vpmaddwd", int_x86_sse2_pmadd_wd,
3474                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3475 defm VPAVGB   : PDI_binop_rm_int<0xE0, "vpavgb", int_x86_sse2_pavg_b,
3476                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3477 defm VPAVGW   : PDI_binop_rm_int<0xE3, "vpavgw", int_x86_sse2_pavg_w,
3478                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3479 defm VPMINUB  : PDI_binop_rm_int<0xDA, "vpminub", int_x86_sse2_pminu_b,
3480                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3481 defm VPMINSW  : PDI_binop_rm_int<0xEA, "vpminsw", int_x86_sse2_pmins_w,
3482                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3483 defm VPMAXUB  : PDI_binop_rm_int<0xDE, "vpmaxub", int_x86_sse2_pmaxu_b,
3484                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3485 defm VPMAXSW  : PDI_binop_rm_int<0xEE, "vpmaxsw", int_x86_sse2_pmaxs_w,
3486                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3487 defm VPSADBW  : PDI_binop_rm_int<0xF6, "vpsadbw", int_x86_sse2_psad_bw,
3488                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3489 }
3490
3491 let Predicates = [HasAVX2] in {
3492 defm VPADDBY  : PDI_binop_rm<0xFC, "vpaddb", add, v32i8, VR256, memopv4i64,
3493                              i256mem, 1, 0>, VEX_4V;
3494 defm VPADDWY  : PDI_binop_rm<0xFD, "vpaddw", add, v16i16, VR256, memopv4i64,
3495                              i256mem, 1, 0>, VEX_4V;
3496 defm VPADDDY  : PDI_binop_rm<0xFE, "vpaddd", add, v8i32, VR256, memopv4i64,
3497                              i256mem, 1, 0>, VEX_4V;
3498 defm VPADDQY  : PDI_binop_rm<0xD4, "vpaddq", add, v4i64, VR256, memopv4i64,
3499                              i256mem, 1, 0>, VEX_4V;
3500 defm VPMULLWY : PDI_binop_rm<0xD5, "vpmullw", mul, v16i16, VR256, memopv4i64,
3501                              i256mem, 1, 0>, VEX_4V;
3502 defm VPSUBBY  : PDI_binop_rm<0xF8, "vpsubb", sub, v32i8, VR256, memopv4i64,
3503                              i256mem, 0, 0>, VEX_4V;
3504 defm VPSUBWY  : PDI_binop_rm<0xF9, "vpsubw", sub, v16i16,VR256, memopv4i64,
3505                              i256mem, 0, 0>, VEX_4V;
3506 defm VPSUBDY  : PDI_binop_rm<0xFA, "vpsubd", sub, v8i32, VR256, memopv4i64,
3507                              i256mem, 0, 0>, VEX_4V;
3508 defm VPSUBQY  : PDI_binop_rm<0xFB, "vpsubq", sub, v4i64, VR256, memopv4i64,
3509                              i256mem, 0, 0>, VEX_4V;
3510
3511 // Intrinsic forms
3512 defm VPSUBSBY  : PDI_binop_rm_int<0xE8, "vpsubsb" , int_x86_avx2_psubs_b,
3513                                   VR256, memopv4i64, i256mem, 0, 0>, VEX_4V;
3514 defm VPSUBSWY  : PDI_binop_rm_int<0xE9, "vpsubsw" , int_x86_avx2_psubs_w,
3515                                   VR256, memopv4i64, i256mem, 0, 0>, VEX_4V;
3516 defm VPSUBUSBY : PDI_binop_rm_int<0xD8, "vpsubusb", int_x86_avx2_psubus_b,
3517                                   VR256, memopv4i64, i256mem, 0, 0>, VEX_4V;
3518 defm VPSUBUSWY : PDI_binop_rm_int<0xD9, "vpsubusw", int_x86_avx2_psubus_w,
3519                                   VR256, memopv4i64, i256mem, 0, 0>, VEX_4V;
3520 defm VPADDSBY  : PDI_binop_rm_int<0xEC, "vpaddsb" , int_x86_avx2_padds_b,
3521                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3522 defm VPADDSWY  : PDI_binop_rm_int<0xED, "vpaddsw" , int_x86_avx2_padds_w,
3523                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3524 defm VPADDUSBY : PDI_binop_rm_int<0xDC, "vpaddusb", int_x86_avx2_paddus_b,
3525                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3526 defm VPADDUSWY : PDI_binop_rm_int<0xDD, "vpaddusw", int_x86_avx2_paddus_w,
3527                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3528 defm VPMULHUWY : PDI_binop_rm_int<0xE4, "vpmulhuw", int_x86_avx2_pmulhu_w,
3529                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3530 defm VPMULHWY  : PDI_binop_rm_int<0xE5, "vpmulhw" , int_x86_avx2_pmulh_w,
3531                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3532 defm VPMULUDQY : PDI_binop_rm_int<0xF4, "vpmuludq", int_x86_avx2_pmulu_dq,
3533                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3534 defm VPMADDWDY : PDI_binop_rm_int<0xF5, "vpmaddwd", int_x86_avx2_pmadd_wd,
3535                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3536 defm VPAVGBY   : PDI_binop_rm_int<0xE0, "vpavgb", int_x86_avx2_pavg_b,
3537                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3538 defm VPAVGWY   : PDI_binop_rm_int<0xE3, "vpavgw", int_x86_avx2_pavg_w,
3539                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3540 defm VPMINUBY  : PDI_binop_rm_int<0xDA, "vpminub", int_x86_avx2_pminu_b,
3541                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3542 defm VPMINSWY  : PDI_binop_rm_int<0xEA, "vpminsw", int_x86_avx2_pmins_w,
3543                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3544 defm VPMAXUBY  : PDI_binop_rm_int<0xDE, "vpmaxub", int_x86_avx2_pmaxu_b,
3545                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3546 defm VPMAXSWY  : PDI_binop_rm_int<0xEE, "vpmaxsw", int_x86_avx2_pmaxs_w,
3547                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3548 defm VPSADBWY  : PDI_binop_rm_int<0xF6, "vpsadbw", int_x86_avx2_psad_bw,
3549                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3550 }
3551
3552 let Constraints = "$src1 = $dst" in {
3553 defm PADDB  : PDI_binop_rm<0xFC, "paddb", add, v16i8, VR128, memopv2i64,
3554                            i128mem, 1>;
3555 defm PADDW  : PDI_binop_rm<0xFD, "paddw", add, v8i16, VR128, memopv2i64,
3556                            i128mem, 1>;
3557 defm PADDD  : PDI_binop_rm<0xFE, "paddd", add, v4i32, VR128, memopv2i64,
3558                            i128mem, 1>;
3559 defm PADDQ  : PDI_binop_rm<0xD4, "paddq", add, v2i64, VR128, memopv2i64,
3560                            i128mem, 1>;
3561 defm PMULLW : PDI_binop_rm<0xD5, "pmullw", mul, v8i16, VR128, memopv2i64,
3562                            i128mem, 1>;
3563 defm PSUBB : PDI_binop_rm<0xF8, "psubb", sub, v16i8, VR128, memopv2i64,
3564                           i128mem>;
3565 defm PSUBW : PDI_binop_rm<0xF9, "psubw", sub, v8i16, VR128, memopv2i64,
3566                           i128mem>;
3567 defm PSUBD : PDI_binop_rm<0xFA, "psubd", sub, v4i32, VR128, memopv2i64,
3568                           i128mem>;
3569 defm PSUBQ : PDI_binop_rm<0xFB, "psubq", sub, v2i64, VR128, memopv2i64,
3570                           i128mem>;
3571
3572 // Intrinsic forms
3573 defm PSUBSB  : PDI_binop_rm_int<0xE8, "psubsb" , int_x86_sse2_psubs_b,
3574                                 VR128, memopv2i64, i128mem>;
3575 defm PSUBSW  : PDI_binop_rm_int<0xE9, "psubsw" , int_x86_sse2_psubs_w,
3576                                 VR128, memopv2i64, i128mem>;
3577 defm PSUBUSB : PDI_binop_rm_int<0xD8, "psubusb", int_x86_sse2_psubus_b,
3578                                 VR128, memopv2i64, i128mem>;
3579 defm PSUBUSW : PDI_binop_rm_int<0xD9, "psubusw", int_x86_sse2_psubus_w,
3580                                 VR128, memopv2i64, i128mem>;
3581 defm PADDSB  : PDI_binop_rm_int<0xEC, "paddsb" , int_x86_sse2_padds_b,
3582                                 VR128, memopv2i64, i128mem, 1>;
3583 defm PADDSW  : PDI_binop_rm_int<0xED, "paddsw" , int_x86_sse2_padds_w,
3584                                 VR128, memopv2i64, i128mem, 1>;
3585 defm PADDUSB : PDI_binop_rm_int<0xDC, "paddusb", int_x86_sse2_paddus_b,
3586                                 VR128, memopv2i64, i128mem, 1>;
3587 defm PADDUSW : PDI_binop_rm_int<0xDD, "paddusw", int_x86_sse2_paddus_w,
3588                                 VR128, memopv2i64, i128mem, 1>;
3589 defm PMULHUW : PDI_binop_rm_int<0xE4, "pmulhuw", int_x86_sse2_pmulhu_w,
3590                                 VR128, memopv2i64, i128mem, 1>;
3591 defm PMULHW  : PDI_binop_rm_int<0xE5, "pmulhw" , int_x86_sse2_pmulh_w,
3592                                 VR128, memopv2i64, i128mem, 1>;
3593 defm PMULUDQ : PDI_binop_rm_int<0xF4, "pmuludq", int_x86_sse2_pmulu_dq,
3594                                 VR128, memopv2i64, i128mem, 1>;
3595 defm PMADDWD : PDI_binop_rm_int<0xF5, "pmaddwd", int_x86_sse2_pmadd_wd,
3596                                 VR128, memopv2i64, i128mem, 1>;
3597 defm PAVGB   : PDI_binop_rm_int<0xE0, "pavgb", int_x86_sse2_pavg_b,
3598                                 VR128, memopv2i64, i128mem, 1>;
3599 defm PAVGW   : PDI_binop_rm_int<0xE3, "pavgw", int_x86_sse2_pavg_w,
3600                                 VR128, memopv2i64, i128mem, 1>;
3601 defm PMINUB  : PDI_binop_rm_int<0xDA, "pminub", int_x86_sse2_pminu_b,
3602                                 VR128, memopv2i64, i128mem, 1>;
3603 defm PMINSW  : PDI_binop_rm_int<0xEA, "pminsw", int_x86_sse2_pmins_w,
3604                                 VR128, memopv2i64, i128mem, 1>;
3605 defm PMAXUB  : PDI_binop_rm_int<0xDE, "pmaxub", int_x86_sse2_pmaxu_b,
3606                                 VR128, memopv2i64, i128mem, 1>;
3607 defm PMAXSW  : PDI_binop_rm_int<0xEE, "pmaxsw", int_x86_sse2_pmaxs_w,
3608                                 VR128, memopv2i64, i128mem, 1>;
3609 defm PSADBW  : PDI_binop_rm_int<0xF6, "psadbw", int_x86_sse2_psad_bw,
3610                                 VR128, memopv2i64, i128mem, 1>;
3611
3612 } // Constraints = "$src1 = $dst"
3613
3614 //===---------------------------------------------------------------------===//
3615 // SSE2 - Packed Integer Logical Instructions
3616 //===---------------------------------------------------------------------===//
3617
3618 let Predicates = [HasAVX] in {
3619 defm VPSLLW : PDI_binop_rmi_int<0xF1, 0x71, MRM6r, "vpsllw",
3620                                 int_x86_sse2_psll_w, int_x86_sse2_pslli_w,
3621                                 VR128, 0>, VEX_4V;
3622 defm VPSLLD : PDI_binop_rmi_int<0xF2, 0x72, MRM6r, "vpslld",
3623                                 int_x86_sse2_psll_d, int_x86_sse2_pslli_d,
3624                                 VR128, 0>, VEX_4V;
3625 defm VPSLLQ : PDI_binop_rmi_int<0xF3, 0x73, MRM6r, "vpsllq",
3626                                 int_x86_sse2_psll_q, int_x86_sse2_pslli_q,
3627                                 VR128, 0>, VEX_4V;
3628
3629 defm VPSRLW : PDI_binop_rmi_int<0xD1, 0x71, MRM2r, "vpsrlw",
3630                                 int_x86_sse2_psrl_w, int_x86_sse2_psrli_w,
3631                                 VR128, 0>, VEX_4V;
3632 defm VPSRLD : PDI_binop_rmi_int<0xD2, 0x72, MRM2r, "vpsrld",
3633                                 int_x86_sse2_psrl_d, int_x86_sse2_psrli_d,
3634                                 VR128, 0>, VEX_4V;
3635 defm VPSRLQ : PDI_binop_rmi_int<0xD3, 0x73, MRM2r, "vpsrlq",
3636                                 int_x86_sse2_psrl_q, int_x86_sse2_psrli_q,
3637                                 VR128, 0>, VEX_4V;
3638
3639 defm VPSRAW : PDI_binop_rmi_int<0xE1, 0x71, MRM4r, "vpsraw",
3640                                 int_x86_sse2_psra_w, int_x86_sse2_psrai_w,
3641                                 VR128, 0>, VEX_4V;
3642 defm VPSRAD : PDI_binop_rmi_int<0xE2, 0x72, MRM4r, "vpsrad",
3643                                 int_x86_sse2_psra_d, int_x86_sse2_psrai_d,
3644                                 VR128, 0>, VEX_4V;
3645
3646 defm VPAND : PDI_binop_rm<0xDB, "vpand", and, v2i64, VR128, memopv2i64,
3647                           i128mem, 1, 0>, VEX_4V;
3648 defm VPOR  : PDI_binop_rm<0xEB, "vpor" , or, v2i64, VR128, memopv2i64,
3649                           i128mem, 1, 0>, VEX_4V;
3650 defm VPXOR : PDI_binop_rm<0xEF, "vpxor", xor, v2i64, VR128, memopv2i64,
3651                           i128mem, 1, 0>, VEX_4V;
3652
3653 let ExeDomain = SSEPackedInt in {
3654   let neverHasSideEffects = 1 in {
3655     // 128-bit logical shifts.
3656     def VPSLLDQri : PDIi8<0x73, MRM7r,
3657                       (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
3658                       "vpslldq\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
3659                       VEX_4V;
3660     def VPSRLDQri : PDIi8<0x73, MRM3r,
3661                       (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
3662                       "vpsrldq\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
3663                       VEX_4V;
3664     // PSRADQri doesn't exist in SSE[1-3].
3665   }
3666   def VPANDNrr : PDI<0xDF, MRMSrcReg,
3667                     (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
3668                     "vpandn\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3669                     [(set VR128:$dst,
3670                           (v2i64 (X86andnp VR128:$src1, VR128:$src2)))]>,VEX_4V;
3671
3672   def VPANDNrm : PDI<0xDF, MRMSrcMem,
3673                     (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
3674                     "vpandn\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3675                     [(set VR128:$dst, (X86andnp VR128:$src1,
3676                                             (memopv2i64 addr:$src2)))]>, VEX_4V;
3677 }
3678 }
3679
3680 let Predicates = [HasAVX2] in {
3681 defm VPSLLWY : PDI_binop_rmi_int<0xF1, 0x71, MRM6r, "vpsllw",
3682                                  int_x86_avx2_psll_w, int_x86_avx2_pslli_w,
3683                                  VR256, 0>, VEX_4V;
3684 defm VPSLLDY : PDI_binop_rmi_int<0xF2, 0x72, MRM6r, "vpslld",
3685                                  int_x86_avx2_psll_d, int_x86_avx2_pslli_d,
3686                                  VR256, 0>, VEX_4V;
3687 defm VPSLLQY : PDI_binop_rmi_int<0xF3, 0x73, MRM6r, "vpsllq",
3688                                  int_x86_avx2_psll_q, int_x86_avx2_pslli_q,
3689                                  VR256, 0>, VEX_4V;
3690
3691 defm VPSRLWY : PDI_binop_rmi_int<0xD1, 0x71, MRM2r, "vpsrlw",
3692                                  int_x86_avx2_psrl_w, int_x86_avx2_psrli_w,
3693                                  VR256, 0>, VEX_4V;
3694 defm VPSRLDY : PDI_binop_rmi_int<0xD2, 0x72, MRM2r, "vpsrld",
3695                                  int_x86_avx2_psrl_d, int_x86_avx2_psrli_d,
3696                                  VR256, 0>, VEX_4V;
3697 defm VPSRLQY : PDI_binop_rmi_int<0xD3, 0x73, MRM2r, "vpsrlq",
3698                                  int_x86_avx2_psrl_q, int_x86_avx2_psrli_q,
3699                                  VR256, 0>, VEX_4V;
3700
3701 defm VPSRAWY : PDI_binop_rmi_int<0xE1, 0x71, MRM4r, "vpsraw",
3702                                  int_x86_avx2_psra_w, int_x86_avx2_psrai_w,
3703                                  VR256, 0>, VEX_4V;
3704 defm VPSRADY : PDI_binop_rmi_int<0xE2, 0x72, MRM4r, "vpsrad",
3705                                  int_x86_avx2_psra_d, int_x86_avx2_psrai_d,
3706                                  VR256, 0>, VEX_4V;
3707
3708 defm VPANDY : PDI_binop_rm<0xDB, "vpand", and, v4i64, VR256, memopv4i64,
3709                            i256mem, 1, 0>, VEX_4V;
3710 defm VPORY  : PDI_binop_rm<0xEB, "vpor", or, v4i64, VR256, memopv4i64,
3711                            i256mem, 1, 0>, VEX_4V;
3712 defm VPXORY : PDI_binop_rm<0xEF, "vpxor", xor, v4i64, VR256, memopv4i64,
3713                            i256mem, 1, 0>, VEX_4V;
3714
3715 let ExeDomain = SSEPackedInt in {
3716   let neverHasSideEffects = 1 in {
3717     // 128-bit logical shifts.
3718     def VPSLLDQYri : PDIi8<0x73, MRM7r,
3719                       (outs VR256:$dst), (ins VR256:$src1, i32i8imm:$src2),
3720                       "vpslldq\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
3721                       VEX_4V;
3722     def VPSRLDQYri : PDIi8<0x73, MRM3r,
3723                       (outs VR256:$dst), (ins VR256:$src1, i32i8imm:$src2),
3724                       "vpsrldq\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
3725                       VEX_4V;
3726     // PSRADQYri doesn't exist in SSE[1-3].
3727   }
3728   def VPANDNYrr : PDI<0xDF, MRMSrcReg,
3729                      (outs VR256:$dst), (ins VR256:$src1, VR256:$src2),
3730                      "vpandn\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3731                      [(set VR256:$dst,
3732                           (v4i64 (X86andnp VR256:$src1, VR256:$src2)))]>,VEX_4V;
3733
3734   def VPANDNYrm : PDI<0xDF, MRMSrcMem,
3735                      (outs VR256:$dst), (ins VR256:$src1, i256mem:$src2),
3736                      "vpandn\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3737                      [(set VR256:$dst, (X86andnp VR256:$src1,
3738                                             (memopv4i64 addr:$src2)))]>, VEX_4V;
3739 }
3740 }
3741
3742 let Constraints = "$src1 = $dst" in {
3743 defm PSLLW : PDI_binop_rmi_int<0xF1, 0x71, MRM6r, "psllw",
3744                                int_x86_sse2_psll_w, int_x86_sse2_pslli_w,
3745                                VR128>;
3746 defm PSLLD : PDI_binop_rmi_int<0xF2, 0x72, MRM6r, "pslld",
3747                                int_x86_sse2_psll_d, int_x86_sse2_pslli_d,
3748                                VR128>;
3749 defm PSLLQ : PDI_binop_rmi_int<0xF3, 0x73, MRM6r, "psllq",
3750                                int_x86_sse2_psll_q, int_x86_sse2_pslli_q,
3751                                VR128>;
3752
3753 defm PSRLW : PDI_binop_rmi_int<0xD1, 0x71, MRM2r, "psrlw",
3754                                int_x86_sse2_psrl_w, int_x86_sse2_psrli_w,
3755                                VR128>;
3756 defm PSRLD : PDI_binop_rmi_int<0xD2, 0x72, MRM2r, "psrld",
3757                                int_x86_sse2_psrl_d, int_x86_sse2_psrli_d,
3758                                VR128>;
3759 defm PSRLQ : PDI_binop_rmi_int<0xD3, 0x73, MRM2r, "psrlq",
3760                                int_x86_sse2_psrl_q, int_x86_sse2_psrli_q,
3761                                VR128>;
3762
3763 defm PSRAW : PDI_binop_rmi_int<0xE1, 0x71, MRM4r, "psraw",
3764                                int_x86_sse2_psra_w, int_x86_sse2_psrai_w,
3765                                VR128>;
3766 defm PSRAD : PDI_binop_rmi_int<0xE2, 0x72, MRM4r, "psrad",
3767                                int_x86_sse2_psra_d, int_x86_sse2_psrai_d,
3768                                VR128>;
3769
3770 defm PAND : PDI_binop_rm<0xDB, "pand", and, v2i64, VR128, memopv2i64,
3771                          i128mem, 1>;
3772 defm POR  : PDI_binop_rm<0xEB, "por" , or, v2i64, VR128, memopv2i64,
3773                          i128mem, 1>;
3774 defm PXOR : PDI_binop_rm<0xEF, "pxor", xor, v2i64, VR128, memopv2i64,
3775                          i128mem, 1>;
3776
3777 let ExeDomain = SSEPackedInt in {
3778   let neverHasSideEffects = 1 in {
3779     // 128-bit logical shifts.
3780     def PSLLDQri : PDIi8<0x73, MRM7r,
3781                          (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
3782                          "pslldq\t{$src2, $dst|$dst, $src2}", []>;
3783     def PSRLDQri : PDIi8<0x73, MRM3r,
3784                          (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
3785                          "psrldq\t{$src2, $dst|$dst, $src2}", []>;
3786     // PSRADQri doesn't exist in SSE[1-3].
3787     def PANDNrr : PDI<0xDF, MRMSrcReg,
3788                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
3789                       "pandn\t{$src2, $dst|$dst, $src2}", []>;
3790
3791     let mayLoad = 1 in
3792     def PANDNrm : PDI<0xDF, MRMSrcMem,
3793                       (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
3794                       "pandn\t{$src2, $dst|$dst, $src2}", []>;
3795   }
3796 }
3797 } // Constraints = "$src1 = $dst"
3798
3799 let Predicates = [HasAVX] in {
3800   def : Pat<(int_x86_sse2_psll_dq VR128:$src1, imm:$src2),
3801             (VPSLLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
3802   def : Pat<(int_x86_sse2_psrl_dq VR128:$src1, imm:$src2),
3803             (VPSRLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
3804   def : Pat<(int_x86_sse2_psll_dq_bs VR128:$src1, imm:$src2),
3805             (VPSLLDQri VR128:$src1, imm:$src2)>;
3806   def : Pat<(int_x86_sse2_psrl_dq_bs VR128:$src1, imm:$src2),
3807             (VPSRLDQri VR128:$src1, imm:$src2)>;
3808   def : Pat<(v2f64 (X86fsrl VR128:$src1, i32immSExt8:$src2)),
3809             (VPSRLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
3810
3811   // Shift up / down and insert zero's.
3812   def : Pat<(v2i64 (X86vshl  VR128:$src, (i8 imm:$amt))),
3813             (VPSLLDQri VR128:$src, (BYTE_imm imm:$amt))>;
3814   def : Pat<(v2i64 (X86vshr  VR128:$src, (i8 imm:$amt))),
3815             (VPSRLDQri VR128:$src, (BYTE_imm imm:$amt))>;
3816 }
3817
3818 let Predicates = [HasAVX2] in {
3819   def : Pat<(int_x86_avx2_psll_dq VR256:$src1, imm:$src2),
3820             (VPSLLDQYri VR256:$src1, (BYTE_imm imm:$src2))>;
3821   def : Pat<(int_x86_avx2_psrl_dq VR256:$src1, imm:$src2),
3822             (VPSRLDQYri VR256:$src1, (BYTE_imm imm:$src2))>;
3823   def : Pat<(int_x86_avx2_psll_dq_bs VR256:$src1, imm:$src2),
3824             (VPSLLDQYri VR256:$src1, imm:$src2)>;
3825   def : Pat<(int_x86_avx2_psrl_dq_bs VR256:$src1, imm:$src2),
3826             (VPSRLDQYri VR256:$src1, imm:$src2)>;
3827 }
3828
3829 let Predicates = [HasSSE2] in {
3830   def : Pat<(int_x86_sse2_psll_dq VR128:$src1, imm:$src2),
3831             (PSLLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
3832   def : Pat<(int_x86_sse2_psrl_dq VR128:$src1, imm:$src2),
3833             (PSRLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
3834   def : Pat<(int_x86_sse2_psll_dq_bs VR128:$src1, imm:$src2),
3835             (PSLLDQri VR128:$src1, imm:$src2)>;
3836   def : Pat<(int_x86_sse2_psrl_dq_bs VR128:$src1, imm:$src2),
3837             (PSRLDQri VR128:$src1, imm:$src2)>;
3838   def : Pat<(v2f64 (X86fsrl VR128:$src1, i32immSExt8:$src2)),
3839             (PSRLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
3840
3841   // Shift up / down and insert zero's.
3842   def : Pat<(v2i64 (X86vshl  VR128:$src, (i8 imm:$amt))),
3843             (PSLLDQri VR128:$src, (BYTE_imm imm:$amt))>;
3844   def : Pat<(v2i64 (X86vshr  VR128:$src, (i8 imm:$amt))),
3845             (PSRLDQri VR128:$src, (BYTE_imm imm:$amt))>;
3846 }
3847
3848 //===---------------------------------------------------------------------===//
3849 // SSE2 - Packed Integer Comparison Instructions
3850 //===---------------------------------------------------------------------===//
3851
3852 let Predicates = [HasAVX] in {
3853   defm VPCMPEQB  : PDI_binop_rm_int<0x74, "vpcmpeqb", int_x86_sse2_pcmpeq_b,
3854                                     VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3855   defm VPCMPEQW  : PDI_binop_rm_int<0x75, "vpcmpeqw", int_x86_sse2_pcmpeq_w,
3856                                     VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3857   defm VPCMPEQD  : PDI_binop_rm_int<0x76, "vpcmpeqd", int_x86_sse2_pcmpeq_d,
3858                                     VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3859   defm VPCMPGTB  : PDI_binop_rm_int<0x64, "vpcmpgtb", int_x86_sse2_pcmpgt_b,
3860                                     VR128, memopv2i64, i128mem, 0, 0>, VEX_4V;
3861   defm VPCMPGTW  : PDI_binop_rm_int<0x65, "vpcmpgtw", int_x86_sse2_pcmpgt_w,
3862                                     VR128, memopv2i64, i128mem, 0, 0>, VEX_4V;
3863   defm VPCMPGTD  : PDI_binop_rm_int<0x66, "vpcmpgtd", int_x86_sse2_pcmpgt_d,
3864                                     VR128, memopv2i64, i128mem, 0, 0>, VEX_4V;
3865
3866   def : Pat<(v16i8 (X86pcmpeqb VR128:$src1, VR128:$src2)),
3867             (VPCMPEQBrr VR128:$src1, VR128:$src2)>;
3868   def : Pat<(v16i8 (X86pcmpeqb VR128:$src1,
3869                     (bc_v16i8 (memopv2i64 addr:$src2)))),
3870             (VPCMPEQBrm VR128:$src1, addr:$src2)>;
3871   def : Pat<(v8i16 (X86pcmpeqw VR128:$src1, VR128:$src2)),
3872             (VPCMPEQWrr VR128:$src1, VR128:$src2)>;
3873   def : Pat<(v8i16 (X86pcmpeqw VR128:$src1,
3874                     (bc_v8i16 (memopv2i64 addr:$src2)))),
3875             (VPCMPEQWrm VR128:$src1, addr:$src2)>;
3876   def : Pat<(v4i32 (X86pcmpeqd VR128:$src1, VR128:$src2)),
3877             (VPCMPEQDrr VR128:$src1, VR128:$src2)>;
3878   def : Pat<(v4i32 (X86pcmpeqd VR128:$src1,
3879                     (bc_v4i32 (memopv2i64 addr:$src2)))),
3880             (VPCMPEQDrm VR128:$src1, addr:$src2)>;
3881
3882   def : Pat<(v16i8 (X86pcmpgtb VR128:$src1, VR128:$src2)),
3883             (VPCMPGTBrr VR128:$src1, VR128:$src2)>;
3884   def : Pat<(v16i8 (X86pcmpgtb VR128:$src1,
3885                     (bc_v16i8 (memopv2i64 addr:$src2)))),
3886             (VPCMPGTBrm VR128:$src1, addr:$src2)>;
3887   def : Pat<(v8i16 (X86pcmpgtw VR128:$src1, VR128:$src2)),
3888             (VPCMPGTWrr VR128:$src1, VR128:$src2)>;
3889   def : Pat<(v8i16 (X86pcmpgtw VR128:$src1,
3890                     (bc_v8i16 (memopv2i64 addr:$src2)))),
3891             (VPCMPGTWrm VR128:$src1, addr:$src2)>;
3892   def : Pat<(v4i32 (X86pcmpgtd VR128:$src1, VR128:$src2)),
3893             (VPCMPGTDrr VR128:$src1, VR128:$src2)>;
3894   def : Pat<(v4i32 (X86pcmpgtd VR128:$src1,
3895                     (bc_v4i32 (memopv2i64 addr:$src2)))),
3896             (VPCMPGTDrm VR128:$src1, addr:$src2)>;
3897 }
3898
3899 let Predicates = [HasAVX2] in {
3900   defm VPCMPEQBY : PDI_binop_rm_int<0x74, "vpcmpeqb", int_x86_avx2_pcmpeq_b,
3901                                     VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3902   defm VPCMPEQWY : PDI_binop_rm_int<0x75, "vpcmpeqw", int_x86_avx2_pcmpeq_w,
3903                                     VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3904   defm VPCMPEQDY : PDI_binop_rm_int<0x76, "vpcmpeqd", int_x86_avx2_pcmpeq_d,
3905                                     VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3906   defm VPCMPGTBY : PDI_binop_rm_int<0x64, "vpcmpgtb", int_x86_avx2_pcmpgt_b,
3907                                     VR256, memopv4i64, i256mem, 0, 0>, VEX_4V;
3908   defm VPCMPGTWY : PDI_binop_rm_int<0x65, "vpcmpgtw", int_x86_avx2_pcmpgt_w,
3909                                     VR256, memopv4i64, i256mem, 0, 0>, VEX_4V;
3910   defm VPCMPGTDY : PDI_binop_rm_int<0x66, "vpcmpgtd", int_x86_avx2_pcmpgt_d,
3911                                     VR256, memopv4i64, i256mem, 0, 0>, VEX_4V;
3912
3913   def : Pat<(v32i8 (X86pcmpeqb VR256:$src1, VR256:$src2)),
3914             (VPCMPEQBYrr VR256:$src1, VR256:$src2)>;
3915   def : Pat<(v32i8 (X86pcmpeqb VR256:$src1,
3916                     (bc_v32i8 (memopv4i64 addr:$src2)))),
3917             (VPCMPEQBYrm VR256:$src1, addr:$src2)>;
3918   def : Pat<(v16i16 (X86pcmpeqw VR256:$src1, VR256:$src2)),
3919             (VPCMPEQWYrr VR256:$src1, VR256:$src2)>;
3920   def : Pat<(v16i16 (X86pcmpeqw VR256:$src1,
3921                      (bc_v16i16 (memopv4i64 addr:$src2)))),
3922             (VPCMPEQWYrm VR256:$src1, addr:$src2)>;
3923   def : Pat<(v8i32 (X86pcmpeqd VR256:$src1, VR256:$src2)),
3924             (VPCMPEQDYrr VR256:$src1, VR256:$src2)>;
3925   def : Pat<(v8i32 (X86pcmpeqd VR256:$src1,
3926                     (bc_v8i32 (memopv4i64 addr:$src2)))),
3927             (VPCMPEQDYrm VR256:$src1, addr:$src2)>;
3928
3929   def : Pat<(v32i8 (X86pcmpgtb VR256:$src1, VR256:$src2)),
3930             (VPCMPGTBYrr VR256:$src1, VR256:$src2)>;
3931   def : Pat<(v32i8 (X86pcmpgtb VR256:$src1,
3932                     (bc_v32i8 (memopv4i64 addr:$src2)))),
3933             (VPCMPGTBYrm VR256:$src1, addr:$src2)>;
3934   def : Pat<(v16i16 (X86pcmpgtw VR256:$src1, VR256:$src2)),
3935             (VPCMPGTWYrr VR256:$src1, VR256:$src2)>;
3936   def : Pat<(v16i16 (X86pcmpgtw VR256:$src1,
3937                      (bc_v16i16 (memopv4i64 addr:$src2)))),
3938             (VPCMPGTWYrm VR256:$src1, addr:$src2)>;
3939   def : Pat<(v8i32 (X86pcmpgtd VR256:$src1, VR256:$src2)),
3940             (VPCMPGTDYrr VR256:$src1, VR256:$src2)>;
3941   def : Pat<(v8i32 (X86pcmpgtd VR256:$src1,
3942                     (bc_v8i32 (memopv4i64 addr:$src2)))),
3943             (VPCMPGTDYrm VR256:$src1, addr:$src2)>;
3944 }
3945
3946 let Constraints = "$src1 = $dst" in {
3947   defm PCMPEQB  : PDI_binop_rm_int<0x74, "pcmpeqb", int_x86_sse2_pcmpeq_b,
3948                                    VR128, memopv2i64, i128mem, 1>;
3949   defm PCMPEQW  : PDI_binop_rm_int<0x75, "pcmpeqw", int_x86_sse2_pcmpeq_w,
3950                                    VR128, memopv2i64, i128mem, 1>;
3951   defm PCMPEQD  : PDI_binop_rm_int<0x76, "pcmpeqd", int_x86_sse2_pcmpeq_d,
3952                                    VR128, memopv2i64, i128mem, 1>;
3953   defm PCMPGTB  : PDI_binop_rm_int<0x64, "pcmpgtb", int_x86_sse2_pcmpgt_b,
3954                                    VR128, memopv2i64, i128mem>;
3955   defm PCMPGTW  : PDI_binop_rm_int<0x65, "pcmpgtw", int_x86_sse2_pcmpgt_w,
3956                                    VR128, memopv2i64, i128mem>;
3957   defm PCMPGTD  : PDI_binop_rm_int<0x66, "pcmpgtd", int_x86_sse2_pcmpgt_d,
3958                                    VR128, memopv2i64, i128mem>;
3959 } // Constraints = "$src1 = $dst"
3960
3961 let Predicates = [HasSSE2] in {
3962   def : Pat<(v16i8 (X86pcmpeqb VR128:$src1, VR128:$src2)),
3963             (PCMPEQBrr VR128:$src1, VR128:$src2)>;
3964   def : Pat<(v16i8 (X86pcmpeqb VR128:$src1,
3965                     (bc_v16i8 (memopv2i64 addr:$src2)))),
3966             (PCMPEQBrm VR128:$src1, addr:$src2)>;
3967   def : Pat<(v8i16 (X86pcmpeqw VR128:$src1, VR128:$src2)),
3968             (PCMPEQWrr VR128:$src1, VR128:$src2)>;
3969   def : Pat<(v8i16 (X86pcmpeqw VR128:$src1,
3970                     (bc_v8i16 (memopv2i64 addr:$src2)))),
3971             (PCMPEQWrm VR128:$src1, addr:$src2)>;
3972   def : Pat<(v4i32 (X86pcmpeqd VR128:$src1, VR128:$src2)),
3973             (PCMPEQDrr VR128:$src1, VR128:$src2)>;
3974   def : Pat<(v4i32 (X86pcmpeqd VR128:$src1,
3975                     (bc_v4i32 (memopv2i64 addr:$src2)))),
3976             (PCMPEQDrm VR128:$src1, addr:$src2)>;
3977
3978   def : Pat<(v16i8 (X86pcmpgtb VR128:$src1, VR128:$src2)),
3979             (PCMPGTBrr VR128:$src1, VR128:$src2)>;
3980   def : Pat<(v16i8 (X86pcmpgtb VR128:$src1,
3981              (bc_v16i8 (memopv2i64 addr:$src2)))),
3982             (PCMPGTBrm VR128:$src1, addr:$src2)>;
3983   def : Pat<(v8i16 (X86pcmpgtw VR128:$src1, VR128:$src2)),
3984             (PCMPGTWrr VR128:$src1, VR128:$src2)>;
3985   def : Pat<(v8i16 (X86pcmpgtw VR128:$src1,
3986                     (bc_v8i16 (memopv2i64 addr:$src2)))),
3987             (PCMPGTWrm VR128:$src1, addr:$src2)>;
3988   def : Pat<(v4i32 (X86pcmpgtd VR128:$src1, VR128:$src2)),
3989             (PCMPGTDrr VR128:$src1, VR128:$src2)>;
3990   def : Pat<(v4i32 (X86pcmpgtd VR128:$src1,
3991                     (bc_v4i32 (memopv2i64 addr:$src2)))),
3992             (PCMPGTDrm VR128:$src1, addr:$src2)>;
3993 }
3994
3995 //===---------------------------------------------------------------------===//
3996 // SSE2 - Packed Integer Pack Instructions
3997 //===---------------------------------------------------------------------===//
3998
3999 let Predicates = [HasAVX] in {
4000 defm VPACKSSWB : PDI_binop_rm_int<0x63, "vpacksswb", int_x86_sse2_packsswb_128,
4001                                   VR128, memopv2i64, i128mem, 0, 0>, VEX_4V;
4002 defm VPACKSSDW : PDI_binop_rm_int<0x6B, "vpackssdw", int_x86_sse2_packssdw_128,
4003                                   VR128, memopv2i64, i128mem, 0, 0>, VEX_4V;
4004 defm VPACKUSWB : PDI_binop_rm_int<0x67, "vpackuswb", int_x86_sse2_packuswb_128,
4005                                   VR128, memopv2i64, i128mem, 0, 0>, VEX_4V;
4006 }
4007
4008 let Predicates = [HasAVX2] in {
4009 defm VPACKSSWBY : PDI_binop_rm_int<0x63, "vpacksswb", int_x86_avx2_packsswb,
4010                                    VR256, memopv4i64, i256mem, 0, 0>, VEX_4V;
4011 defm VPACKSSDWY : PDI_binop_rm_int<0x6B, "vpackssdw", int_x86_avx2_packssdw,
4012                                    VR256, memopv4i64, i256mem, 0, 0>, VEX_4V;
4013 defm VPACKUSWBY : PDI_binop_rm_int<0x67, "vpackuswb", int_x86_avx2_packuswb,
4014                                    VR256, memopv4i64, i256mem, 0, 0>, VEX_4V;
4015 }
4016
4017 let Constraints = "$src1 = $dst" in {
4018 defm PACKSSWB : PDI_binop_rm_int<0x63, "packsswb", int_x86_sse2_packsswb_128,
4019                                  VR128, memopv2i64, i128mem>;
4020 defm PACKSSDW : PDI_binop_rm_int<0x6B, "packssdw", int_x86_sse2_packssdw_128,
4021                                  VR128, memopv2i64, i128mem>;
4022 defm PACKUSWB : PDI_binop_rm_int<0x67, "packuswb", int_x86_sse2_packuswb_128,
4023                                  VR128, memopv2i64, i128mem>;
4024 } // Constraints = "$src1 = $dst"
4025
4026 //===---------------------------------------------------------------------===//
4027 // SSE2 - Packed Integer Shuffle Instructions
4028 //===---------------------------------------------------------------------===//
4029
4030 let ExeDomain = SSEPackedInt in {
4031 multiclass sse2_pshuffle<string OpcodeStr, ValueType vt, PatFrag pshuf_frag,
4032                          PatFrag bc_frag> {
4033 def ri : Ii8<0x70, MRMSrcReg,
4034               (outs VR128:$dst), (ins VR128:$src1, i8imm:$src2),
4035               !strconcat(OpcodeStr,
4036                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4037               [(set VR128:$dst, (vt (pshuf_frag:$src2 VR128:$src1,
4038                                                       (undef))))]>;
4039 def mi : Ii8<0x70, MRMSrcMem,
4040               (outs VR128:$dst), (ins i128mem:$src1, i8imm:$src2),
4041               !strconcat(OpcodeStr,
4042                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4043               [(set VR128:$dst, (vt (pshuf_frag:$src2
4044                                       (bc_frag (memopv2i64 addr:$src1)),
4045                                       (undef))))]>;
4046 }
4047
4048 multiclass sse2_pshuffle_y<string OpcodeStr, ValueType vt, PatFrag pshuf_frag,
4049                            PatFrag bc_frag> {
4050 def Yri : Ii8<0x70, MRMSrcReg,
4051               (outs VR256:$dst), (ins VR256:$src1, i8imm:$src2),
4052               !strconcat(OpcodeStr,
4053                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4054               [(set VR256:$dst, (vt (pshuf_frag:$src2 VR256:$src1,
4055                                                       (undef))))]>;
4056 def Ymi : Ii8<0x70, MRMSrcMem,
4057               (outs VR256:$dst), (ins i256mem:$src1, i8imm:$src2),
4058               !strconcat(OpcodeStr,
4059                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4060               [(set VR256:$dst, (vt (pshuf_frag:$src2
4061                                       (bc_frag (memopv4i64 addr:$src1)),
4062                                       (undef))))]>;
4063 }
4064 } // ExeDomain = SSEPackedInt
4065
4066 let Predicates = [HasAVX] in {
4067   let AddedComplexity = 5 in
4068   defm VPSHUFD : sse2_pshuffle<"vpshufd", v4i32, pshufd, bc_v4i32>, TB, OpSize,
4069                                VEX;
4070
4071   // SSE2 with ImmT == Imm8 and XS prefix.
4072   defm VPSHUFHW : sse2_pshuffle<"vpshufhw", v8i16, pshufhw, bc_v8i16>, XS,
4073                                VEX;
4074
4075   // SSE2 with ImmT == Imm8 and XD prefix.
4076   defm VPSHUFLW : sse2_pshuffle<"vpshuflw", v8i16, pshuflw, bc_v8i16>, XD,
4077                                VEX;
4078
4079   let AddedComplexity = 5 in
4080   def : Pat<(v4f32 (pshufd:$src2 VR128:$src1, (undef))),
4081             (VPSHUFDri VR128:$src1, (SHUFFLE_get_shuf_imm VR128:$src2))>;
4082   // Unary v4f32 shuffle with VPSHUF* in order to fold a load.
4083   def : Pat<(pshufd:$src2 (bc_v4i32 (memopv4f32 addr:$src1)), (undef)),
4084             (VPSHUFDmi addr:$src1, (SHUFFLE_get_shuf_imm VR128:$src2))>;
4085
4086   def : Pat<(v4i32 (X86PShufd (bc_v4i32 (memopv2i64 addr:$src1)),
4087                                    (i8 imm:$imm))),
4088             (VPSHUFDmi addr:$src1, imm:$imm)>;
4089   def : Pat<(v4i32 (X86PShufd (bc_v4i32 (memopv4f32 addr:$src1)),
4090                                    (i8 imm:$imm))),
4091             (VPSHUFDmi addr:$src1, imm:$imm)>;
4092   def : Pat<(v4f32 (X86PShufd VR128:$src1, (i8 imm:$imm))),
4093             (VPSHUFDri VR128:$src1, imm:$imm)>;
4094   def : Pat<(v4i32 (X86PShufd VR128:$src1, (i8 imm:$imm))),
4095             (VPSHUFDri VR128:$src1, imm:$imm)>;
4096   def : Pat<(v8i16 (X86PShufhw VR128:$src, (i8 imm:$imm))),
4097             (VPSHUFHWri VR128:$src, imm:$imm)>;
4098   def : Pat<(v8i16 (X86PShufhw (bc_v8i16 (memopv2i64 addr:$src)),
4099                                (i8 imm:$imm))),
4100             (VPSHUFHWmi addr:$src, imm:$imm)>;
4101   def : Pat<(v8i16 (X86PShuflw VR128:$src, (i8 imm:$imm))),
4102             (VPSHUFLWri VR128:$src, imm:$imm)>;
4103   def : Pat<(v8i16 (X86PShuflw (bc_v8i16 (memopv2i64 addr:$src)),
4104                                (i8 imm:$imm))),
4105             (VPSHUFLWmi addr:$src, imm:$imm)>;
4106 }
4107
4108 let Predicates = [HasAVX2] in {
4109   let AddedComplexity = 5 in
4110   defm VPSHUFD : sse2_pshuffle_y<"vpshufd", v8i32, pshufd, bc_v8i32>, TB,
4111                                  OpSize, VEX;
4112
4113   // SSE2 with ImmT == Imm8 and XS prefix.
4114   defm VPSHUFHW : sse2_pshuffle_y<"vpshufhw", v16i16, pshufhw, bc_v16i16>, XS,
4115                                   VEX;
4116
4117   // SSE2 with ImmT == Imm8 and XD prefix.
4118   defm VPSHUFLW : sse2_pshuffle_y<"vpshuflw", v16i16, pshuflw, bc_v16i16>, XD,
4119                                   VEX;
4120 }
4121
4122 let Predicates = [HasSSE2] in {
4123   let AddedComplexity = 5 in
4124   defm PSHUFD : sse2_pshuffle<"pshufd", v4i32, pshufd, bc_v4i32>, TB, OpSize;
4125
4126   // SSE2 with ImmT == Imm8 and XS prefix.
4127   defm PSHUFHW : sse2_pshuffle<"pshufhw", v8i16, pshufhw, bc_v8i16>, XS;
4128
4129   // SSE2 with ImmT == Imm8 and XD prefix.
4130   defm PSHUFLW : sse2_pshuffle<"pshuflw", v8i16, pshuflw, bc_v8i16>, XD;
4131
4132   let AddedComplexity = 5 in
4133   def : Pat<(v4f32 (pshufd:$src2 VR128:$src1, (undef))),
4134             (PSHUFDri VR128:$src1, (SHUFFLE_get_shuf_imm VR128:$src2))>;
4135   // Unary v4f32 shuffle with PSHUF* in order to fold a load.
4136   def : Pat<(pshufd:$src2 (bc_v4i32 (memopv4f32 addr:$src1)), (undef)),
4137             (PSHUFDmi addr:$src1, (SHUFFLE_get_shuf_imm VR128:$src2))>;
4138
4139   def : Pat<(v4i32 (X86PShufd (bc_v4i32 (memopv2i64 addr:$src1)),
4140                                    (i8 imm:$imm))),
4141             (PSHUFDmi addr:$src1, imm:$imm)>;
4142   def : Pat<(v4i32 (X86PShufd (bc_v4i32 (memopv4f32 addr:$src1)),
4143                                    (i8 imm:$imm))),
4144             (PSHUFDmi addr:$src1, imm:$imm)>;
4145   def : Pat<(v4f32 (X86PShufd VR128:$src1, (i8 imm:$imm))),
4146             (PSHUFDri VR128:$src1, imm:$imm)>;
4147   def : Pat<(v4i32 (X86PShufd VR128:$src1, (i8 imm:$imm))),
4148             (PSHUFDri VR128:$src1, imm:$imm)>;
4149   def : Pat<(v8i16 (X86PShufhw VR128:$src, (i8 imm:$imm))),
4150             (PSHUFHWri VR128:$src, imm:$imm)>;
4151   def : Pat<(v8i16 (X86PShufhw (bc_v8i16 (memopv2i64 addr:$src)),
4152                                (i8 imm:$imm))),
4153             (PSHUFHWmi addr:$src, imm:$imm)>;
4154   def : Pat<(v8i16 (X86PShuflw VR128:$src, (i8 imm:$imm))),
4155             (PSHUFLWri VR128:$src, imm:$imm)>;
4156   def : Pat<(v8i16 (X86PShuflw (bc_v8i16 (memopv2i64 addr:$src)),
4157                                (i8 imm:$imm))),
4158             (PSHUFLWmi addr:$src, imm:$imm)>;
4159 }
4160
4161 //===---------------------------------------------------------------------===//
4162 // SSE2 - Packed Integer Unpack Instructions
4163 //===---------------------------------------------------------------------===//
4164
4165 let ExeDomain = SSEPackedInt in {
4166 multiclass sse2_unpack<bits<8> opc, string OpcodeStr, ValueType vt,
4167                        SDNode OpNode, PatFrag bc_frag, bit Is2Addr = 1> {
4168   def rr : PDI<opc, MRMSrcReg,
4169       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
4170       !if(Is2Addr,
4171           !strconcat(OpcodeStr,"\t{$src2, $dst|$dst, $src2}"),
4172           !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4173       [(set VR128:$dst, (vt (OpNode VR128:$src1, VR128:$src2)))]>;
4174   def rm : PDI<opc, MRMSrcMem,
4175       (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
4176       !if(Is2Addr,
4177           !strconcat(OpcodeStr,"\t{$src2, $dst|$dst, $src2}"),
4178           !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4179       [(set VR128:$dst, (OpNode VR128:$src1,
4180                                   (bc_frag (memopv2i64
4181                                                addr:$src2))))]>;
4182 }
4183
4184 multiclass sse2_unpack_y<bits<8> opc, string OpcodeStr, ValueType vt,
4185                          SDNode OpNode, PatFrag bc_frag> {
4186   def Yrr : PDI<opc, MRMSrcReg,
4187       (outs VR256:$dst), (ins VR256:$src1, VR256:$src2),
4188       !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4189       [(set VR256:$dst, (vt (OpNode VR256:$src1, VR256:$src2)))]>;
4190   def Yrm : PDI<opc, MRMSrcMem,
4191       (outs VR256:$dst), (ins VR256:$src1, i256mem:$src2),
4192       !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4193       [(set VR256:$dst, (OpNode VR256:$src1,
4194                                   (bc_frag (memopv4i64 addr:$src2))))]>;
4195 }
4196
4197 let Predicates = [HasAVX] in {
4198   defm VPUNPCKLBW  : sse2_unpack<0x60, "vpunpcklbw", v16i8, X86Punpcklbw,
4199                                  bc_v16i8, 0>, VEX_4V;
4200   defm VPUNPCKLWD  : sse2_unpack<0x61, "vpunpcklwd", v8i16, X86Punpcklwd,
4201                                  bc_v8i16, 0>, VEX_4V;
4202   defm VPUNPCKLDQ  : sse2_unpack<0x62, "vpunpckldq", v4i32, X86Punpckldq,
4203                                  bc_v4i32, 0>, VEX_4V;
4204
4205   /// FIXME: we could eliminate this and use sse2_unpack instead if tblgen
4206   /// knew to collapse (bitconvert VT to VT) into its operand.
4207   def VPUNPCKLQDQrr : PDI<0x6C, MRMSrcReg,
4208             (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
4209             "vpunpcklqdq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4210             [(set VR128:$dst, (v2i64 (X86Punpcklqdq VR128:$src1,
4211                                                     VR128:$src2)))]>, VEX_4V;
4212   def VPUNPCKLQDQrm : PDI<0x6C, MRMSrcMem,
4213             (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
4214             "vpunpcklqdq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4215             [(set VR128:$dst, (v2i64 (X86Punpcklqdq VR128:$src1,
4216                                         (memopv2i64 addr:$src2))))]>, VEX_4V;
4217
4218   defm VPUNPCKHBW  : sse2_unpack<0x68, "vpunpckhbw", v16i8, X86Punpckhbw,
4219                                  bc_v16i8, 0>, VEX_4V;
4220   defm VPUNPCKHWD  : sse2_unpack<0x69, "vpunpckhwd", v8i16, X86Punpckhwd,
4221                                  bc_v8i16, 0>, VEX_4V;
4222   defm VPUNPCKHDQ  : sse2_unpack<0x6A, "vpunpckhdq", v4i32, X86Punpckhdq,
4223                                  bc_v4i32, 0>, VEX_4V;
4224
4225   /// FIXME: we could eliminate this and use sse2_unpack instead if tblgen
4226   /// knew to collapse (bitconvert VT to VT) into its operand.
4227   def VPUNPCKHQDQrr : PDI<0x6D, MRMSrcReg,
4228              (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
4229              "vpunpckhqdq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4230              [(set VR128:$dst, (v2i64 (X86Punpckhqdq VR128:$src1,
4231                                                      VR128:$src2)))]>, VEX_4V;
4232   def VPUNPCKHQDQrm : PDI<0x6D, MRMSrcMem,
4233              (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
4234              "vpunpckhqdq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4235              [(set VR128:$dst, (v2i64 (X86Punpckhqdq VR128:$src1,
4236                                         (memopv2i64 addr:$src2))))]>, VEX_4V;
4237 }
4238
4239 let Predicates = [HasAVX2] in {
4240   defm VPUNPCKLBW  : sse2_unpack_y<0x60, "vpunpcklbw", v32i8, X86Punpcklbw,
4241                                    bc_v32i8>, VEX_4V;
4242   defm VPUNPCKLWD  : sse2_unpack_y<0x61, "vpunpcklwd", v16i16, X86Punpcklwd,
4243                                    bc_v16i16>, VEX_4V;
4244   defm VPUNPCKLDQ  : sse2_unpack_y<0x62, "vpunpckldq", v8i32, X86Punpckldq,
4245                                    bc_v8i32>, VEX_4V;
4246
4247   /// FIXME: we could eliminate this and use sse2_unpack_y instead if tblgen
4248   /// knew to collapse (bitconvert VT to VT) into its operand.
4249   def VPUNPCKLQDQYrr : PDI<0x6C, MRMSrcReg,
4250             (outs VR256:$dst), (ins VR256:$src1, VR256:$src2),
4251             "vpunpcklqdq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4252             [(set VR256:$dst, (v4i64 (X86Punpcklqdq VR256:$src1,
4253                                                     VR256:$src2)))]>, VEX_4V;
4254   def VPUNPCKLQDQYrm : PDI<0x6C, MRMSrcMem,
4255             (outs VR256:$dst), (ins VR256:$src1, i256mem:$src2),
4256             "vpunpcklqdq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4257             [(set VR256:$dst, (v4i64 (X86Punpcklqdq VR256:$src1,
4258                                         (memopv4i64 addr:$src2))))]>, VEX_4V;
4259
4260   defm VPUNPCKHBW  : sse2_unpack_y<0x68, "vpunpckhbw", v32i8, X86Punpckhbw,
4261                                    bc_v32i8>, VEX_4V;
4262   defm VPUNPCKHWD  : sse2_unpack_y<0x69, "vpunpckhwd", v16i16, X86Punpckhwd,
4263                                    bc_v16i16>, VEX_4V;
4264   defm VPUNPCKHDQ  : sse2_unpack_y<0x6A, "vpunpckhdq", v8i32, X86Punpckhdq,
4265                                    bc_v8i32>, VEX_4V;
4266
4267   /// FIXME: we could eliminate this and use sse2_unpack_y instead if tblgen
4268   /// knew to collapse (bitconvert VT to VT) into its operand.
4269   def VPUNPCKHQDQYrr : PDI<0x6D, MRMSrcReg,
4270              (outs VR256:$dst), (ins VR256:$src1, VR256:$src2),
4271              "vpunpckhqdq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4272              [(set VR256:$dst, (v4i64 (X86Punpckhqdq VR256:$src1,
4273                                                      VR256:$src2)))]>, VEX_4V;
4274   def VPUNPCKHQDQYrm : PDI<0x6D, MRMSrcMem,
4275              (outs VR256:$dst), (ins VR256:$src1, i256mem:$src2),
4276              "vpunpckhqdq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4277              [(set VR256:$dst, (v4i64 (X86Punpckhqdq VR256:$src1,
4278                                         (memopv4i64 addr:$src2))))]>, VEX_4V;
4279 }
4280
4281 let Constraints = "$src1 = $dst" in {
4282   defm PUNPCKLBW  : sse2_unpack<0x60, "punpcklbw", v16i8, X86Punpcklbw, bc_v16i8>;
4283   defm PUNPCKLWD  : sse2_unpack<0x61, "punpcklwd", v8i16, X86Punpcklwd, bc_v8i16>;
4284   defm PUNPCKLDQ  : sse2_unpack<0x62, "punpckldq", v4i32, X86Punpckldq, bc_v4i32>;
4285
4286   /// FIXME: we could eliminate this and use sse2_unpack instead if tblgen
4287   /// knew to collapse (bitconvert VT to VT) into its operand.
4288   def PUNPCKLQDQrr : PDI<0x6C, MRMSrcReg,
4289                          (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
4290                          "punpcklqdq\t{$src2, $dst|$dst, $src2}",
4291                         [(set VR128:$dst,
4292                           (v2i64 (X86Punpcklqdq VR128:$src1, VR128:$src2)))]>;
4293   def PUNPCKLQDQrm : PDI<0x6C, MRMSrcMem,
4294                          (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
4295                          "punpcklqdq\t{$src2, $dst|$dst, $src2}",
4296                         [(set VR128:$dst,
4297                           (v2i64 (X86Punpcklqdq VR128:$src1,
4298                                          (memopv2i64 addr:$src2))))]>;
4299
4300   defm PUNPCKHBW  : sse2_unpack<0x68, "punpckhbw", v16i8, X86Punpckhbw, bc_v16i8>;
4301   defm PUNPCKHWD  : sse2_unpack<0x69, "punpckhwd", v8i16, X86Punpckhwd, bc_v8i16>;
4302   defm PUNPCKHDQ  : sse2_unpack<0x6A, "punpckhdq", v4i32, X86Punpckhdq, bc_v4i32>;
4303
4304   /// FIXME: we could eliminate this and use sse2_unpack instead if tblgen
4305   /// knew to collapse (bitconvert VT to VT) into its operand.
4306   def PUNPCKHQDQrr : PDI<0x6D, MRMSrcReg,
4307                          (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
4308                          "punpckhqdq\t{$src2, $dst|$dst, $src2}",
4309                         [(set VR128:$dst,
4310                           (v2i64 (X86Punpckhqdq VR128:$src1, VR128:$src2)))]>;
4311   def PUNPCKHQDQrm : PDI<0x6D, MRMSrcMem,
4312                         (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
4313                         "punpckhqdq\t{$src2, $dst|$dst, $src2}",
4314                         [(set VR128:$dst,
4315                           (v2i64 (X86Punpckhqdq VR128:$src1,
4316                                          (memopv2i64 addr:$src2))))]>;
4317 }
4318 } // ExeDomain = SSEPackedInt
4319
4320 // Splat v2f64 / v2i64
4321 let AddedComplexity = 10 in {
4322   def : Pat<(splat_lo (v2i64 VR128:$src), (undef)),
4323             (PUNPCKLQDQrr VR128:$src, VR128:$src)>, Requires<[HasSSE2]>;
4324   def : Pat<(splat_lo (v2i64 VR128:$src), (undef)),
4325             (VPUNPCKLQDQrr VR128:$src, VR128:$src)>, Requires<[HasAVX]>;
4326 }
4327
4328 //===---------------------------------------------------------------------===//
4329 // SSE2 - Packed Integer Extract and Insert
4330 //===---------------------------------------------------------------------===//
4331
4332 let ExeDomain = SSEPackedInt in {
4333 multiclass sse2_pinsrw<bit Is2Addr = 1> {
4334   def rri : Ii8<0xC4, MRMSrcReg,
4335        (outs VR128:$dst), (ins VR128:$src1,
4336         GR32:$src2, i32i8imm:$src3),
4337        !if(Is2Addr,
4338            "pinsrw\t{$src3, $src2, $dst|$dst, $src2, $src3}",
4339            "vpinsrw\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
4340        [(set VR128:$dst,
4341          (X86pinsrw VR128:$src1, GR32:$src2, imm:$src3))]>;
4342   def rmi : Ii8<0xC4, MRMSrcMem,
4343                        (outs VR128:$dst), (ins VR128:$src1,
4344                         i16mem:$src2, i32i8imm:$src3),
4345        !if(Is2Addr,
4346            "pinsrw\t{$src3, $src2, $dst|$dst, $src2, $src3}",
4347            "vpinsrw\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
4348        [(set VR128:$dst,
4349          (X86pinsrw VR128:$src1, (extloadi16 addr:$src2),
4350                     imm:$src3))]>;
4351 }
4352
4353 // Extract
4354 let Predicates = [HasAVX] in
4355 def VPEXTRWri : Ii8<0xC5, MRMSrcReg,
4356                     (outs GR32:$dst), (ins VR128:$src1, i32i8imm:$src2),
4357                     "vpextrw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4358                     [(set GR32:$dst, (X86pextrw (v8i16 VR128:$src1),
4359                                                 imm:$src2))]>, TB, OpSize, VEX;
4360 def PEXTRWri : PDIi8<0xC5, MRMSrcReg,
4361                     (outs GR32:$dst), (ins VR128:$src1, i32i8imm:$src2),
4362                     "pextrw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4363                     [(set GR32:$dst, (X86pextrw (v8i16 VR128:$src1),
4364                                                 imm:$src2))]>;
4365
4366 // Insert
4367 let Predicates = [HasAVX] in {
4368   defm VPINSRW : sse2_pinsrw<0>, TB, OpSize, VEX_4V;
4369   def  VPINSRWrr64i : Ii8<0xC4, MRMSrcReg, (outs VR128:$dst),
4370        (ins VR128:$src1, GR64:$src2, i32i8imm:$src3),
4371        "vpinsrw\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
4372        []>, TB, OpSize, VEX_4V;
4373 }
4374
4375 let Constraints = "$src1 = $dst" in
4376   defm PINSRW : sse2_pinsrw, TB, OpSize, Requires<[HasSSE2]>;
4377
4378 } // ExeDomain = SSEPackedInt
4379
4380 //===---------------------------------------------------------------------===//
4381 // SSE2 - Packed Mask Creation
4382 //===---------------------------------------------------------------------===//
4383
4384 let ExeDomain = SSEPackedInt in {
4385
4386 def VPMOVMSKBrr  : VPDI<0xD7, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
4387            "pmovmskb\t{$src, $dst|$dst, $src}",
4388            [(set GR32:$dst, (int_x86_sse2_pmovmskb_128 VR128:$src))]>, VEX;
4389 def VPMOVMSKBr64r : VPDI<0xD7, MRMSrcReg, (outs GR64:$dst), (ins VR128:$src),
4390            "pmovmskb\t{$src, $dst|$dst, $src}", []>, VEX;
4391
4392 let Predicates = [HasAVX2] in {
4393 def VPMOVMSKBYrr  : VPDI<0xD7, MRMSrcReg, (outs GR32:$dst), (ins VR256:$src),
4394            "pmovmskb\t{$src, $dst|$dst, $src}",
4395            [(set GR32:$dst, (int_x86_avx2_pmovmskb VR256:$src))]>, VEX;
4396 def VPMOVMSKBYr64r : VPDI<0xD7, MRMSrcReg, (outs GR64:$dst), (ins VR256:$src),
4397            "pmovmskb\t{$src, $dst|$dst, $src}", []>, VEX;
4398 }
4399
4400 def PMOVMSKBrr : PDI<0xD7, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
4401            "pmovmskb\t{$src, $dst|$dst, $src}",
4402            [(set GR32:$dst, (int_x86_sse2_pmovmskb_128 VR128:$src))]>;
4403
4404 } // ExeDomain = SSEPackedInt
4405
4406 //===---------------------------------------------------------------------===//
4407 // SSE2 - Conditional Store
4408 //===---------------------------------------------------------------------===//
4409
4410 let ExeDomain = SSEPackedInt in {
4411
4412 let Uses = [EDI] in
4413 def VMASKMOVDQU : VPDI<0xF7, MRMSrcReg, (outs),
4414            (ins VR128:$src, VR128:$mask),
4415            "maskmovdqu\t{$mask, $src|$src, $mask}",
4416            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, EDI)]>, VEX;
4417 let Uses = [RDI] in
4418 def VMASKMOVDQU64 : VPDI<0xF7, MRMSrcReg, (outs),
4419            (ins VR128:$src, VR128:$mask),
4420            "maskmovdqu\t{$mask, $src|$src, $mask}",
4421            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, RDI)]>, VEX;
4422
4423 let Uses = [EDI] in
4424 def MASKMOVDQU : PDI<0xF7, MRMSrcReg, (outs), (ins VR128:$src, VR128:$mask),
4425            "maskmovdqu\t{$mask, $src|$src, $mask}",
4426            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, EDI)]>;
4427 let Uses = [RDI] in
4428 def MASKMOVDQU64 : PDI<0xF7, MRMSrcReg, (outs), (ins VR128:$src, VR128:$mask),
4429            "maskmovdqu\t{$mask, $src|$src, $mask}",
4430            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, RDI)]>;
4431
4432 } // ExeDomain = SSEPackedInt
4433
4434 //===---------------------------------------------------------------------===//
4435 // SSE2 - Move Doubleword
4436 //===---------------------------------------------------------------------===//
4437
4438 //===---------------------------------------------------------------------===//
4439 // Move Int Doubleword to Packed Double Int
4440 //
4441 def VMOVDI2PDIrr : VPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
4442                       "movd\t{$src, $dst|$dst, $src}",
4443                       [(set VR128:$dst,
4444                         (v4i32 (scalar_to_vector GR32:$src)))]>, VEX;
4445 def VMOVDI2PDIrm : VPDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
4446                       "movd\t{$src, $dst|$dst, $src}",
4447                       [(set VR128:$dst,
4448                         (v4i32 (scalar_to_vector (loadi32 addr:$src))))]>,
4449                       VEX;
4450 def VMOV64toPQIrr : VRPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4451                         "mov{d|q}\t{$src, $dst|$dst, $src}",
4452                         [(set VR128:$dst,
4453                           (v2i64 (scalar_to_vector GR64:$src)))]>, VEX;
4454 def VMOV64toSDrr : VRPDI<0x6E, MRMSrcReg, (outs FR64:$dst), (ins GR64:$src),
4455                        "mov{d|q}\t{$src, $dst|$dst, $src}",
4456                        [(set FR64:$dst, (bitconvert GR64:$src))]>, VEX;
4457
4458 def MOVDI2PDIrr : PDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
4459                       "movd\t{$src, $dst|$dst, $src}",
4460                       [(set VR128:$dst,
4461                         (v4i32 (scalar_to_vector GR32:$src)))]>;
4462 def MOVDI2PDIrm : PDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
4463                       "movd\t{$src, $dst|$dst, $src}",
4464                       [(set VR128:$dst,
4465                         (v4i32 (scalar_to_vector (loadi32 addr:$src))))]>;
4466 def MOV64toPQIrr : RPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4467                         "mov{d|q}\t{$src, $dst|$dst, $src}",
4468                         [(set VR128:$dst,
4469                           (v2i64 (scalar_to_vector GR64:$src)))]>;
4470 def MOV64toSDrr : RPDI<0x6E, MRMSrcReg, (outs FR64:$dst), (ins GR64:$src),
4471                        "mov{d|q}\t{$src, $dst|$dst, $src}",
4472                        [(set FR64:$dst, (bitconvert GR64:$src))]>;
4473
4474 //===---------------------------------------------------------------------===//
4475 // Move Int Doubleword to Single Scalar
4476 //
4477 def VMOVDI2SSrr  : VPDI<0x6E, MRMSrcReg, (outs FR32:$dst), (ins GR32:$src),
4478                       "movd\t{$src, $dst|$dst, $src}",
4479                       [(set FR32:$dst, (bitconvert GR32:$src))]>, VEX;
4480
4481 def VMOVDI2SSrm  : VPDI<0x6E, MRMSrcMem, (outs FR32:$dst), (ins i32mem:$src),
4482                       "movd\t{$src, $dst|$dst, $src}",
4483                       [(set FR32:$dst, (bitconvert (loadi32 addr:$src)))]>,
4484                       VEX;
4485 def MOVDI2SSrr  : PDI<0x6E, MRMSrcReg, (outs FR32:$dst), (ins GR32:$src),
4486                       "movd\t{$src, $dst|$dst, $src}",
4487                       [(set FR32:$dst, (bitconvert GR32:$src))]>;
4488
4489 def MOVDI2SSrm  : PDI<0x6E, MRMSrcMem, (outs FR32:$dst), (ins i32mem:$src),
4490                       "movd\t{$src, $dst|$dst, $src}",
4491                       [(set FR32:$dst, (bitconvert (loadi32 addr:$src)))]>;
4492
4493 //===---------------------------------------------------------------------===//
4494 // Move Packed Doubleword Int to Packed Double Int
4495 //
4496 def VMOVPDI2DIrr  : VPDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins VR128:$src),
4497                        "movd\t{$src, $dst|$dst, $src}",
4498                        [(set GR32:$dst, (vector_extract (v4i32 VR128:$src),
4499                                         (iPTR 0)))]>, VEX;
4500 def VMOVPDI2DImr  : VPDI<0x7E, MRMDestMem, (outs),
4501                        (ins i32mem:$dst, VR128:$src),
4502                        "movd\t{$src, $dst|$dst, $src}",
4503                        [(store (i32 (vector_extract (v4i32 VR128:$src),
4504                                      (iPTR 0))), addr:$dst)]>, VEX;
4505 def MOVPDI2DIrr  : PDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins VR128:$src),
4506                        "movd\t{$src, $dst|$dst, $src}",
4507                        [(set GR32:$dst, (vector_extract (v4i32 VR128:$src),
4508                                         (iPTR 0)))]>;
4509 def MOVPDI2DImr  : PDI<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, VR128:$src),
4510                        "movd\t{$src, $dst|$dst, $src}",
4511                        [(store (i32 (vector_extract (v4i32 VR128:$src),
4512                                      (iPTR 0))), addr:$dst)]>;
4513
4514 //===---------------------------------------------------------------------===//
4515 // Move Packed Doubleword Int first element to Doubleword Int
4516 //
4517 def VMOVPQIto64rr : I<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128:$src),
4518                           "mov{d|q}\t{$src, $dst|$dst, $src}",
4519                           [(set GR64:$dst, (vector_extract (v2i64 VR128:$src),
4520                                                            (iPTR 0)))]>,
4521                       TB, OpSize, VEX, VEX_W, Requires<[HasAVX, In64BitMode]>;
4522
4523 def MOVPQIto64rr : RPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128:$src),
4524                         "mov{d|q}\t{$src, $dst|$dst, $src}",
4525                         [(set GR64:$dst, (vector_extract (v2i64 VR128:$src),
4526                                                          (iPTR 0)))]>;
4527
4528 //===---------------------------------------------------------------------===//
4529 // Bitcast FR64 <-> GR64
4530 //
4531 let Predicates = [HasAVX] in
4532 def VMOV64toSDrm : S3SI<0x7E, MRMSrcMem, (outs FR64:$dst), (ins i64mem:$src),
4533                         "vmovq\t{$src, $dst|$dst, $src}",
4534                         [(set FR64:$dst, (bitconvert (loadi64 addr:$src)))]>,
4535                         VEX;
4536 def VMOVSDto64rr : VRPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins FR64:$src),
4537                          "mov{d|q}\t{$src, $dst|$dst, $src}",
4538                          [(set GR64:$dst, (bitconvert FR64:$src))]>;
4539 def VMOVSDto64mr : VRPDI<0x7E, MRMDestMem, (outs), (ins i64mem:$dst, FR64:$src),
4540                          "movq\t{$src, $dst|$dst, $src}",
4541                          [(store (i64 (bitconvert FR64:$src)), addr:$dst)]>;
4542
4543 def MOV64toSDrm : S3SI<0x7E, MRMSrcMem, (outs FR64:$dst), (ins i64mem:$src),
4544                        "movq\t{$src, $dst|$dst, $src}",
4545                        [(set FR64:$dst, (bitconvert (loadi64 addr:$src)))]>;
4546 def MOVSDto64rr : RPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins FR64:$src),
4547                        "mov{d|q}\t{$src, $dst|$dst, $src}",
4548                        [(set GR64:$dst, (bitconvert FR64:$src))]>;
4549 def MOVSDto64mr : RPDI<0x7E, MRMDestMem, (outs), (ins i64mem:$dst, FR64:$src),
4550                        "movq\t{$src, $dst|$dst, $src}",
4551                        [(store (i64 (bitconvert FR64:$src)), addr:$dst)]>;
4552
4553 //===---------------------------------------------------------------------===//
4554 // Move Scalar Single to Double Int
4555 //
4556 def VMOVSS2DIrr  : VPDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins FR32:$src),
4557                       "movd\t{$src, $dst|$dst, $src}",
4558                       [(set GR32:$dst, (bitconvert FR32:$src))]>, VEX;
4559 def VMOVSS2DImr  : VPDI<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, FR32:$src),
4560                       "movd\t{$src, $dst|$dst, $src}",
4561                       [(store (i32 (bitconvert FR32:$src)), addr:$dst)]>, VEX;
4562 def MOVSS2DIrr  : PDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins FR32:$src),
4563                       "movd\t{$src, $dst|$dst, $src}",
4564                       [(set GR32:$dst, (bitconvert FR32:$src))]>;
4565 def MOVSS2DImr  : PDI<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, FR32:$src),
4566                       "movd\t{$src, $dst|$dst, $src}",
4567                       [(store (i32 (bitconvert FR32:$src)), addr:$dst)]>;
4568
4569 //===---------------------------------------------------------------------===//
4570 // Patterns and instructions to describe movd/movq to XMM register zero-extends
4571 //
4572 let AddedComplexity = 15 in {
4573 def VMOVZDI2PDIrr : VPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
4574                        "movd\t{$src, $dst|$dst, $src}",
4575                        [(set VR128:$dst, (v4i32 (X86vzmovl
4576                                       (v4i32 (scalar_to_vector GR32:$src)))))]>,
4577                                       VEX;
4578 def VMOVZQI2PQIrr : VPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4579                        "mov{d|q}\t{$src, $dst|$dst, $src}", // X86-64 only
4580                        [(set VR128:$dst, (v2i64 (X86vzmovl
4581                                       (v2i64 (scalar_to_vector GR64:$src)))))]>,
4582                                       VEX, VEX_W;
4583 }
4584 let AddedComplexity = 15 in {
4585 def MOVZDI2PDIrr : PDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
4586                        "movd\t{$src, $dst|$dst, $src}",
4587                        [(set VR128:$dst, (v4i32 (X86vzmovl
4588                                       (v4i32 (scalar_to_vector GR32:$src)))))]>;
4589 def MOVZQI2PQIrr : RPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4590                        "mov{d|q}\t{$src, $dst|$dst, $src}", // X86-64 only
4591                        [(set VR128:$dst, (v2i64 (X86vzmovl
4592                                       (v2i64 (scalar_to_vector GR64:$src)))))]>;
4593 }
4594
4595 let AddedComplexity = 20 in {
4596 def VMOVZDI2PDIrm : VPDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
4597                        "movd\t{$src, $dst|$dst, $src}",
4598                        [(set VR128:$dst,
4599                          (v4i32 (X86vzmovl (v4i32 (scalar_to_vector
4600                                                    (loadi32 addr:$src))))))]>,
4601                                                    VEX;
4602 def MOVZDI2PDIrm : PDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
4603                        "movd\t{$src, $dst|$dst, $src}",
4604                        [(set VR128:$dst,
4605                          (v4i32 (X86vzmovl (v4i32 (scalar_to_vector
4606                                                    (loadi32 addr:$src))))))]>;
4607 }
4608
4609 let Predicates = [HasSSE2], AddedComplexity = 20 in {
4610   def : Pat<(v4i32 (X86vzmovl (loadv4i32 addr:$src))),
4611             (MOVZDI2PDIrm addr:$src)>;
4612   def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv4f32 addr:$src)))),
4613             (MOVZDI2PDIrm addr:$src)>;
4614   def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv2i64 addr:$src)))),
4615             (MOVZDI2PDIrm addr:$src)>;
4616 }
4617
4618 let Predicates = [HasAVX] in {
4619   // AVX 128-bit movd/movq instruction write zeros in the high 128-bit part.
4620   let AddedComplexity = 20 in {
4621     def : Pat<(v4i32 (X86vzmovl (loadv4i32 addr:$src))),
4622               (VMOVZDI2PDIrm addr:$src)>;
4623     def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv4f32 addr:$src)))),
4624               (VMOVZDI2PDIrm addr:$src)>;
4625     def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv2i64 addr:$src)))),
4626               (VMOVZDI2PDIrm addr:$src)>;
4627   }
4628   // Use regular 128-bit instructions to match 256-bit scalar_to_vec+zext.
4629   def : Pat<(v8i32 (X86vzmovl (insert_subvector undef,
4630                                 (v4i32 (scalar_to_vector GR32:$src)),(i32 0)))),
4631             (SUBREG_TO_REG (i32 0), (VMOVZDI2PDIrr GR32:$src), sub_xmm)>;
4632   def : Pat<(v4i64 (X86vzmovl (insert_subvector undef,
4633                                 (v2i64 (scalar_to_vector GR64:$src)),(i32 0)))),
4634             (SUBREG_TO_REG (i64 0), (VMOVZQI2PQIrr GR64:$src), sub_xmm)>;
4635 }
4636
4637 // These are the correct encodings of the instructions so that we know how to
4638 // read correct assembly, even though we continue to emit the wrong ones for
4639 // compatibility with Darwin's buggy assembler.
4640 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4641                 (MOV64toPQIrr VR128:$dst, GR64:$src), 0>;
4642 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4643                 (MOV64toSDrr FR64:$dst, GR64:$src), 0>;
4644 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4645                 (MOVPQIto64rr GR64:$dst, VR128:$src), 0>;
4646 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4647                 (MOVSDto64rr GR64:$dst, FR64:$src), 0>;
4648 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4649                 (VMOVZQI2PQIrr VR128:$dst, GR64:$src), 0>;
4650 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4651                 (MOVZQI2PQIrr VR128:$dst, GR64:$src), 0>;
4652
4653 //===---------------------------------------------------------------------===//
4654 // SSE2 - Move Quadword
4655 //===---------------------------------------------------------------------===//
4656
4657 //===---------------------------------------------------------------------===//
4658 // Move Quadword Int to Packed Quadword Int
4659 //
4660 def VMOVQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
4661                     "vmovq\t{$src, $dst|$dst, $src}",
4662                     [(set VR128:$dst,
4663                       (v2i64 (scalar_to_vector (loadi64 addr:$src))))]>, XS,
4664                     VEX, Requires<[HasAVX]>;
4665 def MOVQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
4666                     "movq\t{$src, $dst|$dst, $src}",
4667                     [(set VR128:$dst,
4668                       (v2i64 (scalar_to_vector (loadi64 addr:$src))))]>, XS,
4669                     Requires<[HasSSE2]>; // SSE2 instruction with XS Prefix
4670
4671 //===---------------------------------------------------------------------===//
4672 // Move Packed Quadword Int to Quadword Int
4673 //
4674 def VMOVPQI2QImr : VPDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
4675                       "movq\t{$src, $dst|$dst, $src}",
4676                       [(store (i64 (vector_extract (v2i64 VR128:$src),
4677                                     (iPTR 0))), addr:$dst)]>, VEX;
4678 def MOVPQI2QImr : PDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
4679                       "movq\t{$src, $dst|$dst, $src}",
4680                       [(store (i64 (vector_extract (v2i64 VR128:$src),
4681                                     (iPTR 0))), addr:$dst)]>;
4682
4683 //===---------------------------------------------------------------------===//
4684 // Store / copy lower 64-bits of a XMM register.
4685 //
4686 def VMOVLQ128mr : VPDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
4687                      "movq\t{$src, $dst|$dst, $src}",
4688                      [(int_x86_sse2_storel_dq addr:$dst, VR128:$src)]>, VEX;
4689 def MOVLQ128mr : PDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
4690                      "movq\t{$src, $dst|$dst, $src}",
4691                      [(int_x86_sse2_storel_dq addr:$dst, VR128:$src)]>;
4692
4693 let AddedComplexity = 20 in
4694 def VMOVZQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
4695                      "vmovq\t{$src, $dst|$dst, $src}",
4696                      [(set VR128:$dst,
4697                        (v2i64 (X86vzmovl (v2i64 (scalar_to_vector
4698                                                  (loadi64 addr:$src))))))]>,
4699                      XS, VEX, Requires<[HasAVX]>;
4700
4701 let AddedComplexity = 20 in
4702 def MOVZQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
4703                      "movq\t{$src, $dst|$dst, $src}",
4704                      [(set VR128:$dst,
4705                        (v2i64 (X86vzmovl (v2i64 (scalar_to_vector
4706                                                  (loadi64 addr:$src))))))]>,
4707                      XS, Requires<[HasSSE2]>;
4708
4709 let Predicates = [HasSSE2], AddedComplexity = 20 in {
4710   def : Pat<(v2i64 (X86vzmovl (loadv2i64 addr:$src))),
4711             (MOVZQI2PQIrm addr:$src)>;
4712   def : Pat<(v2i64 (X86vzmovl (bc_v2i64 (loadv4f32 addr:$src)))),
4713             (MOVZQI2PQIrm addr:$src)>;
4714   def : Pat<(v2i64 (X86vzload addr:$src)), (MOVZQI2PQIrm addr:$src)>;
4715 }
4716
4717 let Predicates = [HasAVX], AddedComplexity = 20 in {
4718   def : Pat<(v2i64 (X86vzmovl (loadv2i64 addr:$src))),
4719             (VMOVZQI2PQIrm addr:$src)>;
4720   def : Pat<(v2i64 (X86vzmovl (bc_v2i64 (loadv4f32 addr:$src)))),
4721             (VMOVZQI2PQIrm addr:$src)>;
4722   def : Pat<(v2i64 (X86vzload addr:$src)),
4723             (VMOVZQI2PQIrm addr:$src)>;
4724 }
4725
4726 //===---------------------------------------------------------------------===//
4727 // Moving from XMM to XMM and clear upper 64 bits. Note, there is a bug in
4728 // IA32 document. movq xmm1, xmm2 does clear the high bits.
4729 //
4730 let AddedComplexity = 15 in
4731 def VMOVZPQILo2PQIrr : I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4732                         "vmovq\t{$src, $dst|$dst, $src}",
4733                     [(set VR128:$dst, (v2i64 (X86vzmovl (v2i64 VR128:$src))))]>,
4734                       XS, VEX, Requires<[HasAVX]>;
4735 let AddedComplexity = 15 in
4736 def MOVZPQILo2PQIrr : I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4737                         "movq\t{$src, $dst|$dst, $src}",
4738                     [(set VR128:$dst, (v2i64 (X86vzmovl (v2i64 VR128:$src))))]>,
4739                       XS, Requires<[HasSSE2]>;
4740
4741 let AddedComplexity = 20 in
4742 def VMOVZPQILo2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
4743                         "vmovq\t{$src, $dst|$dst, $src}",
4744                     [(set VR128:$dst, (v2i64 (X86vzmovl
4745                                              (loadv2i64 addr:$src))))]>,
4746                       XS, VEX, Requires<[HasAVX]>;
4747 let AddedComplexity = 20 in {
4748 def MOVZPQILo2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
4749                         "movq\t{$src, $dst|$dst, $src}",
4750                     [(set VR128:$dst, (v2i64 (X86vzmovl
4751                                              (loadv2i64 addr:$src))))]>,
4752                       XS, Requires<[HasSSE2]>;
4753 }
4754
4755 let AddedComplexity = 20 in {
4756   let Predicates = [HasSSE2] in {
4757     def : Pat<(v2i64 (X86vzmovl (bc_v2i64 (loadv4i32 addr:$src)))),
4758               (MOVZPQILo2PQIrm addr:$src)>;
4759     def : Pat<(v2f64 (X86vzmovl (v2f64 VR128:$src))),
4760               (MOVZPQILo2PQIrr VR128:$src)>;
4761   }
4762   let Predicates = [HasAVX] in {
4763     def : Pat<(v2i64 (X86vzmovl (bc_v2i64 (loadv4i32 addr:$src)))),
4764               (VMOVZPQILo2PQIrm addr:$src)>;
4765     def : Pat<(v2f64 (X86vzmovl (v2f64 VR128:$src))),
4766               (VMOVZPQILo2PQIrr VR128:$src)>;
4767   }
4768 }
4769
4770 // Instructions to match in the assembler
4771 def VMOVQs64rr : VPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4772                       "movq\t{$src, $dst|$dst, $src}", []>, VEX, VEX_W;
4773 def VMOVQd64rr : VPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128:$src),
4774                       "movq\t{$src, $dst|$dst, $src}", []>, VEX, VEX_W;
4775 // Recognize "movd" with GR64 destination, but encode as a "movq"
4776 def VMOVQd64rr_alt : VPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128:$src),
4777                           "movd\t{$src, $dst|$dst, $src}", []>, VEX, VEX_W;
4778
4779 // Instructions for the disassembler
4780 // xr = XMM register
4781 // xm = mem64
4782
4783 let Predicates = [HasAVX] in
4784 def VMOVQxrxr: I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4785                  "vmovq\t{$src, $dst|$dst, $src}", []>, VEX, XS;
4786 def MOVQxrxr : I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4787                  "movq\t{$src, $dst|$dst, $src}", []>, XS;
4788
4789 //===---------------------------------------------------------------------===//
4790 // SSE3 - Conversion Instructions
4791 //===---------------------------------------------------------------------===//
4792
4793 // Convert Packed Double FP to Packed DW Integers
4794 let Predicates = [HasAVX] in {
4795 // The assembler can recognize rr 256-bit instructions by seeing a ymm
4796 // register, but the same isn't true when using memory operands instead.
4797 // Provide other assembly rr and rm forms to address this explicitly.
4798 def VCVTPD2DQrr  : S3DI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4799                        "vcvtpd2dq\t{$src, $dst|$dst, $src}", []>, VEX;
4800 def VCVTPD2DQXrYr  : S3DI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
4801                        "vcvtpd2dq\t{$src, $dst|$dst, $src}", []>, VEX;
4802
4803 // XMM only
4804 def VCVTPD2DQXrr : S3DI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4805                       "vcvtpd2dqx\t{$src, $dst|$dst, $src}", []>, VEX;
4806 def VCVTPD2DQXrm : S3DI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
4807                       "vcvtpd2dqx\t{$src, $dst|$dst, $src}", []>, VEX;
4808
4809 // YMM only
4810 def VCVTPD2DQYrr : S3DI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
4811                       "vcvtpd2dqy\t{$src, $dst|$dst, $src}", []>, VEX;
4812 def VCVTPD2DQYrm : S3DI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f256mem:$src),
4813                       "vcvtpd2dqy\t{$src, $dst|$dst, $src}", []>, VEX, VEX_L;
4814 }
4815
4816 def CVTPD2DQrm  : S3DI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
4817                        "cvtpd2dq\t{$src, $dst|$dst, $src}", []>;
4818 def CVTPD2DQrr  : S3DI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4819                        "cvtpd2dq\t{$src, $dst|$dst, $src}", []>;
4820
4821 def : Pat<(v4i32 (fp_to_sint (v4f64 VR256:$src))),
4822           (VCVTPD2DQYrr VR256:$src)>;
4823 def : Pat<(v4i32 (fp_to_sint (memopv4f64 addr:$src))),
4824           (VCVTPD2DQYrm addr:$src)>;
4825
4826 // Convert Packed DW Integers to Packed Double FP
4827 let Predicates = [HasAVX] in {
4828 def VCVTDQ2PDrm  : S3SI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
4829                      "vcvtdq2pd\t{$src, $dst|$dst, $src}", []>, VEX;
4830 def VCVTDQ2PDrr  : S3SI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4831                      "vcvtdq2pd\t{$src, $dst|$dst, $src}", []>, VEX;
4832 def VCVTDQ2PDYrm  : S3SI<0xE6, MRMSrcMem, (outs VR256:$dst), (ins f128mem:$src),
4833                      "vcvtdq2pd\t{$src, $dst|$dst, $src}", []>, VEX;
4834 def VCVTDQ2PDYrr  : S3SI<0xE6, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
4835                      "vcvtdq2pd\t{$src, $dst|$dst, $src}", []>, VEX;
4836 }
4837
4838 def CVTDQ2PDrm  : S3SI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
4839                        "cvtdq2pd\t{$src, $dst|$dst, $src}", []>;
4840 def CVTDQ2PDrr  : S3SI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4841                        "cvtdq2pd\t{$src, $dst|$dst, $src}", []>;
4842
4843 // AVX 256-bit register conversion intrinsics
4844 def : Pat<(int_x86_avx_cvtdq2_pd_256 VR128:$src),
4845            (VCVTDQ2PDYrr VR128:$src)>;
4846 def : Pat<(int_x86_avx_cvtdq2_pd_256 (memopv4i32 addr:$src)),
4847            (VCVTDQ2PDYrm addr:$src)>;
4848
4849 def : Pat<(int_x86_avx_cvt_pd2dq_256 VR256:$src),
4850           (VCVTPD2DQYrr VR256:$src)>;
4851 def : Pat<(int_x86_avx_cvt_pd2dq_256 (memopv4f64 addr:$src)),
4852           (VCVTPD2DQYrm addr:$src)>;
4853
4854 def : Pat<(v4f64 (sint_to_fp (v4i32 VR128:$src))),
4855           (VCVTDQ2PDYrr VR128:$src)>;
4856 def : Pat<(v4f64 (sint_to_fp (memopv4i32 addr:$src))),
4857           (VCVTDQ2PDYrm addr:$src)>;
4858
4859 //===---------------------------------------------------------------------===//
4860 // SSE3 - Replicate Single FP - MOVSHDUP and MOVSLDUP
4861 //===---------------------------------------------------------------------===//
4862 multiclass sse3_replicate_sfp<bits<8> op, SDNode OpNode, string OpcodeStr,
4863                               ValueType vt, RegisterClass RC, PatFrag mem_frag,
4864                               X86MemOperand x86memop> {
4865 def rr : S3SI<op, MRMSrcReg, (outs RC:$dst), (ins RC:$src),
4866                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4867                       [(set RC:$dst, (vt (OpNode RC:$src)))]>;
4868 def rm : S3SI<op, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
4869                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4870                       [(set RC:$dst, (OpNode (mem_frag addr:$src)))]>;
4871 }
4872
4873 let Predicates = [HasAVX] in {
4874   defm VMOVSHDUP  : sse3_replicate_sfp<0x16, X86Movshdup, "vmovshdup",
4875                                        v4f32, VR128, memopv4f32, f128mem>, VEX;
4876   defm VMOVSLDUP  : sse3_replicate_sfp<0x12, X86Movsldup, "vmovsldup",
4877                                        v4f32, VR128, memopv4f32, f128mem>, VEX;
4878   defm VMOVSHDUPY : sse3_replicate_sfp<0x16, X86Movshdup, "vmovshdup",
4879                                        v8f32, VR256, memopv8f32, f256mem>, VEX;
4880   defm VMOVSLDUPY : sse3_replicate_sfp<0x12, X86Movsldup, "vmovsldup",
4881                                        v8f32, VR256, memopv8f32, f256mem>, VEX;
4882 }
4883 defm MOVSHDUP : sse3_replicate_sfp<0x16, X86Movshdup, "movshdup", v4f32, VR128,
4884                                    memopv4f32, f128mem>;
4885 defm MOVSLDUP : sse3_replicate_sfp<0x12, X86Movsldup, "movsldup", v4f32, VR128,
4886                                    memopv4f32, f128mem>;
4887
4888 let Predicates = [HasSSE3] in {
4889   def : Pat<(v4i32 (X86Movshdup VR128:$src)),
4890             (MOVSHDUPrr VR128:$src)>;
4891   def : Pat<(v4i32 (X86Movshdup (bc_v4i32 (memopv2i64 addr:$src)))),
4892             (MOVSHDUPrm addr:$src)>;
4893   def : Pat<(v4i32 (X86Movsldup VR128:$src)),
4894             (MOVSLDUPrr VR128:$src)>;
4895   def : Pat<(v4i32 (X86Movsldup (bc_v4i32 (memopv2i64 addr:$src)))),
4896             (MOVSLDUPrm addr:$src)>;
4897 }
4898
4899 let Predicates = [HasAVX] in {
4900   def : Pat<(v4i32 (X86Movshdup VR128:$src)),
4901             (VMOVSHDUPrr VR128:$src)>;
4902   def : Pat<(v4i32 (X86Movshdup (bc_v4i32 (memopv2i64 addr:$src)))),
4903             (VMOVSHDUPrm addr:$src)>;
4904   def : Pat<(v4i32 (X86Movsldup VR128:$src)),
4905             (VMOVSLDUPrr VR128:$src)>;
4906   def : Pat<(v4i32 (X86Movsldup (bc_v4i32 (memopv2i64 addr:$src)))),
4907             (VMOVSLDUPrm addr:$src)>;
4908   def : Pat<(v8i32 (X86Movshdup VR256:$src)),
4909             (VMOVSHDUPYrr VR256:$src)>;
4910   def : Pat<(v8i32 (X86Movshdup (bc_v8i32 (memopv4i64 addr:$src)))),
4911             (VMOVSHDUPYrm addr:$src)>;
4912   def : Pat<(v8i32 (X86Movsldup VR256:$src)),
4913             (VMOVSLDUPYrr VR256:$src)>;
4914   def : Pat<(v8i32 (X86Movsldup (bc_v8i32 (memopv4i64 addr:$src)))),
4915             (VMOVSLDUPYrm addr:$src)>;
4916 }
4917
4918 //===---------------------------------------------------------------------===//
4919 // SSE3 - Replicate Double FP - MOVDDUP
4920 //===---------------------------------------------------------------------===//
4921
4922 multiclass sse3_replicate_dfp<string OpcodeStr> {
4923 def rr  : S3DI<0x12, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4924                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4925                     [(set VR128:$dst,(v2f64 (movddup VR128:$src, (undef))))]>;
4926 def rm  : S3DI<0x12, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
4927                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4928                     [(set VR128:$dst,
4929                       (v2f64 (movddup (scalar_to_vector (loadf64 addr:$src)),
4930                                       (undef))))]>;
4931 }
4932
4933 // FIXME: Merge with above classe when there're patterns for the ymm version
4934 multiclass sse3_replicate_dfp_y<string OpcodeStr> {
4935 let Predicates = [HasAVX] in {
4936   def rr  : S3DI<0x12, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
4937                       !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4938                       []>;
4939   def rm  : S3DI<0x12, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
4940                       !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4941                       []>;
4942   }
4943 }
4944
4945 defm MOVDDUP : sse3_replicate_dfp<"movddup">;
4946 defm VMOVDDUP  : sse3_replicate_dfp<"vmovddup">, VEX;
4947 defm VMOVDDUPY : sse3_replicate_dfp_y<"vmovddup">, VEX;
4948
4949 let Predicates = [HasSSE3] in {
4950   def : Pat<(movddup (bc_v2f64 (v2i64 (scalar_to_vector (loadi64 addr:$src)))),
4951                    (undef)),
4952             (MOVDDUPrm addr:$src)>;
4953   let AddedComplexity = 5 in {
4954   def : Pat<(movddup (memopv2f64 addr:$src), (undef)), (MOVDDUPrm addr:$src)>;
4955   def : Pat<(movddup (bc_v4f32 (memopv2f64 addr:$src)), (undef)),
4956             (MOVDDUPrm addr:$src)>;
4957   def : Pat<(movddup (memopv2i64 addr:$src), (undef)), (MOVDDUPrm addr:$src)>;
4958   def : Pat<(movddup (bc_v4i32 (memopv2i64 addr:$src)), (undef)),
4959             (MOVDDUPrm addr:$src)>;
4960   }
4961   def : Pat<(X86Movddup (memopv2f64 addr:$src)),
4962             (MOVDDUPrm addr:$src)>;
4963   def : Pat<(X86Movddup (bc_v2f64 (memopv4f32 addr:$src))),
4964             (MOVDDUPrm addr:$src)>;
4965   def : Pat<(X86Movddup (bc_v2f64 (memopv2i64 addr:$src))),
4966             (MOVDDUPrm addr:$src)>;
4967   def : Pat<(X86Movddup (v2f64 (scalar_to_vector (loadf64 addr:$src)))),
4968             (MOVDDUPrm addr:$src)>;
4969   def : Pat<(X86Movddup (bc_v2f64
4970                              (v2i64 (scalar_to_vector (loadi64 addr:$src))))),
4971             (MOVDDUPrm addr:$src)>;
4972 }
4973
4974 let Predicates = [HasAVX] in {
4975   def : Pat<(movddup (bc_v2f64 (v2i64 (scalar_to_vector (loadi64 addr:$src)))),
4976                    (undef)),
4977             (VMOVDDUPrm addr:$src)>;
4978   let AddedComplexity = 5 in {
4979   def : Pat<(movddup (memopv2f64 addr:$src), (undef)), (VMOVDDUPrm addr:$src)>;
4980   def : Pat<(movddup (bc_v4f32 (memopv2f64 addr:$src)), (undef)),
4981             (VMOVDDUPrm addr:$src)>;
4982   def : Pat<(movddup (memopv2i64 addr:$src), (undef)), (VMOVDDUPrm addr:$src)>;
4983   def : Pat<(movddup (bc_v4i32 (memopv2i64 addr:$src)), (undef)),
4984             (VMOVDDUPrm addr:$src)>;
4985   }
4986   def : Pat<(X86Movddup (memopv2f64 addr:$src)),
4987             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
4988   def : Pat<(X86Movddup (bc_v2f64 (memopv4f32 addr:$src))),
4989             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
4990   def : Pat<(X86Movddup (bc_v2f64 (memopv2i64 addr:$src))),
4991             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
4992   def : Pat<(X86Movddup (v2f64 (scalar_to_vector (loadf64 addr:$src)))),
4993             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
4994   def : Pat<(X86Movddup (bc_v2f64
4995                              (v2i64 (scalar_to_vector (loadi64 addr:$src))))),
4996             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
4997
4998   // 256-bit version
4999   def : Pat<(X86Movddup (memopv4f64 addr:$src)),
5000             (VMOVDDUPYrm addr:$src)>;
5001   def : Pat<(X86Movddup (memopv4i64 addr:$src)),
5002             (VMOVDDUPYrm addr:$src)>;
5003   def : Pat<(X86Movddup (v4f64 (scalar_to_vector (loadf64 addr:$src)))),
5004             (VMOVDDUPYrm addr:$src)>;
5005   def : Pat<(X86Movddup (v4i64 (scalar_to_vector (loadi64 addr:$src)))),
5006             (VMOVDDUPYrm addr:$src)>;
5007   def : Pat<(X86Movddup (v4f64 VR256:$src)),
5008             (VMOVDDUPYrr VR256:$src)>;
5009   def : Pat<(X86Movddup (v4i64 VR256:$src)),
5010             (VMOVDDUPYrr VR256:$src)>;
5011 }
5012
5013 //===---------------------------------------------------------------------===//
5014 // SSE3 - Move Unaligned Integer
5015 //===---------------------------------------------------------------------===//
5016
5017 let Predicates = [HasAVX] in {
5018   def VLDDQUrm : S3DI<0xF0, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
5019                    "vlddqu\t{$src, $dst|$dst, $src}",
5020                    [(set VR128:$dst, (int_x86_sse3_ldu_dq addr:$src))]>, VEX;
5021   def VLDDQUYrm : S3DI<0xF0, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
5022                    "vlddqu\t{$src, $dst|$dst, $src}",
5023                    [(set VR256:$dst, (int_x86_avx_ldu_dq_256 addr:$src))]>, VEX;
5024 }
5025 def LDDQUrm : S3DI<0xF0, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
5026                    "lddqu\t{$src, $dst|$dst, $src}",
5027                    [(set VR128:$dst, (int_x86_sse3_ldu_dq addr:$src))]>;
5028
5029 //===---------------------------------------------------------------------===//
5030 // SSE3 - Arithmetic
5031 //===---------------------------------------------------------------------===//
5032
5033 multiclass sse3_addsub<Intrinsic Int, string OpcodeStr, RegisterClass RC,
5034                        X86MemOperand x86memop, bit Is2Addr = 1> {
5035   def rr : I<0xD0, MRMSrcReg,
5036        (outs RC:$dst), (ins RC:$src1, RC:$src2),
5037        !if(Is2Addr,
5038            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5039            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5040        [(set RC:$dst, (Int RC:$src1, RC:$src2))]>;
5041   def rm : I<0xD0, MRMSrcMem,
5042        (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
5043        !if(Is2Addr,
5044            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5045            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5046        [(set RC:$dst, (Int RC:$src1, (memop addr:$src2)))]>;
5047 }
5048
5049 let Predicates = [HasAVX] in {
5050   let ExeDomain = SSEPackedSingle in {
5051     defm VADDSUBPS : sse3_addsub<int_x86_sse3_addsub_ps, "vaddsubps", VR128,
5052                                  f128mem, 0>, TB, XD, VEX_4V;
5053     defm VADDSUBPSY : sse3_addsub<int_x86_avx_addsub_ps_256, "vaddsubps", VR256,
5054                                  f256mem, 0>, TB, XD, VEX_4V;
5055   }
5056   let ExeDomain = SSEPackedDouble in {
5057     defm VADDSUBPD : sse3_addsub<int_x86_sse3_addsub_pd, "vaddsubpd", VR128,
5058                                  f128mem, 0>, TB, OpSize, VEX_4V;
5059     defm VADDSUBPDY : sse3_addsub<int_x86_avx_addsub_pd_256, "vaddsubpd", VR256,
5060                                  f256mem, 0>, TB, OpSize, VEX_4V;
5061   }
5062 }
5063 let Constraints = "$src1 = $dst", Predicates = [HasSSE3] in {
5064   let ExeDomain = SSEPackedSingle in
5065   defm ADDSUBPS : sse3_addsub<int_x86_sse3_addsub_ps, "addsubps", VR128,
5066                               f128mem>, TB, XD;
5067   let ExeDomain = SSEPackedDouble in
5068   defm ADDSUBPD : sse3_addsub<int_x86_sse3_addsub_pd, "addsubpd", VR128,
5069                               f128mem>, TB, OpSize;
5070 }
5071
5072 //===---------------------------------------------------------------------===//
5073 // SSE3 Instructions
5074 //===---------------------------------------------------------------------===//
5075
5076 // Horizontal ops
5077 multiclass S3D_Int<bits<8> o, string OpcodeStr, ValueType vt, RegisterClass RC,
5078                    X86MemOperand x86memop, SDNode OpNode, bit Is2Addr = 1> {
5079   def rr : S3DI<o, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
5080        !if(Is2Addr,
5081          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5082          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5083       [(set RC:$dst, (vt (OpNode RC:$src1, RC:$src2)))]>;
5084
5085   def rm : S3DI<o, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
5086        !if(Is2Addr,
5087          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5088          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5089       [(set RC:$dst, (vt (OpNode RC:$src1, (memop addr:$src2))))]>;
5090 }
5091 multiclass S3_Int<bits<8> o, string OpcodeStr, ValueType vt, RegisterClass RC,
5092                   X86MemOperand x86memop, SDNode OpNode, bit Is2Addr = 1> {
5093   def rr : S3I<o, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
5094        !if(Is2Addr,
5095          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5096          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5097       [(set RC:$dst, (vt (OpNode RC:$src1, RC:$src2)))]>;
5098
5099   def rm : S3I<o, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
5100        !if(Is2Addr,
5101          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5102          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5103       [(set RC:$dst, (vt (OpNode RC:$src1, (memop addr:$src2))))]>;
5104 }
5105
5106 let Predicates = [HasAVX] in {
5107   let ExeDomain = SSEPackedSingle in {
5108     defm VHADDPS  : S3D_Int<0x7C, "vhaddps", v4f32, VR128, f128mem,
5109                             X86fhadd, 0>, VEX_4V;
5110     defm VHSUBPS  : S3D_Int<0x7D, "vhsubps", v4f32, VR128, f128mem,
5111                             X86fhsub, 0>, VEX_4V;
5112     defm VHADDPSY : S3D_Int<0x7C, "vhaddps", v8f32, VR256, f256mem,
5113                             X86fhadd, 0>, VEX_4V;
5114     defm VHSUBPSY : S3D_Int<0x7D, "vhsubps", v8f32, VR256, f256mem,
5115                             X86fhsub, 0>, VEX_4V;
5116   }
5117   let ExeDomain = SSEPackedDouble in {
5118     defm VHADDPD  : S3_Int <0x7C, "vhaddpd", v2f64, VR128, f128mem,
5119                             X86fhadd, 0>, VEX_4V;
5120     defm VHSUBPD  : S3_Int <0x7D, "vhsubpd", v2f64, VR128, f128mem,
5121                             X86fhsub, 0>, VEX_4V;
5122     defm VHADDPDY : S3_Int <0x7C, "vhaddpd", v4f64, VR256, f256mem,
5123                             X86fhadd, 0>, VEX_4V;
5124     defm VHSUBPDY : S3_Int <0x7D, "vhsubpd", v4f64, VR256, f256mem,
5125                             X86fhsub, 0>, VEX_4V;
5126   }
5127 }
5128
5129 let Constraints = "$src1 = $dst" in {
5130   let ExeDomain = SSEPackedSingle in {
5131     defm HADDPS : S3D_Int<0x7C, "haddps", v4f32, VR128, f128mem, X86fhadd>;
5132     defm HSUBPS : S3D_Int<0x7D, "hsubps", v4f32, VR128, f128mem, X86fhsub>;
5133   }
5134   let ExeDomain = SSEPackedDouble in {
5135     defm HADDPD : S3_Int<0x7C, "haddpd", v2f64, VR128, f128mem, X86fhadd>;
5136     defm HSUBPD : S3_Int<0x7D, "hsubpd", v2f64, VR128, f128mem, X86fhsub>;
5137   }
5138 }
5139
5140 //===---------------------------------------------------------------------===//
5141 // SSSE3 - Packed Absolute Instructions
5142 //===---------------------------------------------------------------------===//
5143
5144
5145 /// SS3I_unop_rm_int - Simple SSSE3 unary op whose type can be v*{i8,i16,i32}.
5146 multiclass SS3I_unop_rm_int<bits<8> opc, string OpcodeStr,
5147                             PatFrag mem_frag128, Intrinsic IntId128> {
5148   def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
5149                     (ins VR128:$src),
5150                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5151                     [(set VR128:$dst, (IntId128 VR128:$src))]>,
5152                     OpSize;
5153
5154   def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
5155                     (ins i128mem:$src),
5156                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5157                     [(set VR128:$dst,
5158                       (IntId128
5159                        (bitconvert (mem_frag128 addr:$src))))]>, OpSize;
5160 }
5161
5162 /// SS3I_unop_rm_int_y - Simple SSSE3 unary op whose type can be v*{i8,i16,i32}.
5163 multiclass SS3I_unop_rm_int_y<bits<8> opc, string OpcodeStr,
5164                               PatFrag mem_frag256, Intrinsic IntId256> {
5165   def rr256 : SS38I<opc, MRMSrcReg, (outs VR256:$dst),
5166                     (ins VR256:$src),
5167                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5168                     [(set VR256:$dst, (IntId256 VR256:$src))]>,
5169                     OpSize;
5170
5171   def rm256 : SS38I<opc, MRMSrcMem, (outs VR256:$dst),
5172                     (ins i256mem:$src),
5173                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5174                     [(set VR256:$dst,
5175                       (IntId256
5176                        (bitconvert (mem_frag256 addr:$src))))]>, OpSize;
5177 }
5178
5179 let Predicates = [HasAVX] in {
5180   defm VPABSB  : SS3I_unop_rm_int<0x1C, "vpabsb", memopv16i8,
5181                                   int_x86_ssse3_pabs_b_128>, VEX;
5182   defm VPABSW  : SS3I_unop_rm_int<0x1D, "vpabsw", memopv8i16,
5183                                   int_x86_ssse3_pabs_w_128>, VEX;
5184   defm VPABSD  : SS3I_unop_rm_int<0x1E, "vpabsd", memopv4i32,
5185                                   int_x86_ssse3_pabs_d_128>, VEX;
5186 }
5187
5188 let Predicates = [HasAVX2] in {
5189   defm VPABSB  : SS3I_unop_rm_int_y<0x1C, "vpabsb", memopv32i8,
5190                                     int_x86_avx2_pabs_b>, VEX;
5191   defm VPABSW  : SS3I_unop_rm_int_y<0x1D, "vpabsw", memopv16i16,
5192                                     int_x86_avx2_pabs_w>, VEX;
5193   defm VPABSD  : SS3I_unop_rm_int_y<0x1E, "vpabsd", memopv8i32,
5194                                     int_x86_avx2_pabs_d>, VEX;
5195 }
5196
5197 defm PABSB : SS3I_unop_rm_int<0x1C, "pabsb", memopv16i8,
5198                               int_x86_ssse3_pabs_b_128>;
5199 defm PABSW : SS3I_unop_rm_int<0x1D, "pabsw", memopv8i16,
5200                               int_x86_ssse3_pabs_w_128>;
5201 defm PABSD : SS3I_unop_rm_int<0x1E, "pabsd", memopv4i32,
5202                               int_x86_ssse3_pabs_d_128>;
5203
5204 //===---------------------------------------------------------------------===//
5205 // SSSE3 - Packed Binary Operator Instructions
5206 //===---------------------------------------------------------------------===//
5207
5208 /// SS3I_binop_rm_int - Simple SSSE3 bin op whose type can be v*{i8,i16,i32}.
5209 multiclass SS3I_binop_rm_int<bits<8> opc, string OpcodeStr,
5210                              PatFrag mem_frag128, Intrinsic IntId128,
5211                              bit Is2Addr = 1> {
5212   let isCommutable = 1 in
5213   def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
5214        (ins VR128:$src1, VR128:$src2),
5215        !if(Is2Addr,
5216          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5217          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5218        [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
5219        OpSize;
5220   def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
5221        (ins VR128:$src1, i128mem:$src2),
5222        !if(Is2Addr,
5223          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5224          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5225        [(set VR128:$dst,
5226          (IntId128 VR128:$src1,
5227           (bitconvert (mem_frag128 addr:$src2))))]>, OpSize;
5228 }
5229
5230 multiclass SS3I_binop_rm_int_y<bits<8> opc, string OpcodeStr,
5231                                PatFrag mem_frag256, Intrinsic IntId256> {
5232   let isCommutable = 1 in
5233   def rr256 : SS38I<opc, MRMSrcReg, (outs VR256:$dst),
5234        (ins VR256:$src1, VR256:$src2),
5235        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5236        [(set VR256:$dst, (IntId256 VR256:$src1, VR256:$src2))]>,
5237        OpSize;
5238   def rm256 : SS38I<opc, MRMSrcMem, (outs VR256:$dst),
5239        (ins VR256:$src1, i256mem:$src2),
5240        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5241        [(set VR256:$dst,
5242          (IntId256 VR256:$src1,
5243           (bitconvert (mem_frag256 addr:$src2))))]>, OpSize;
5244 }
5245
5246 let ImmT = NoImm, Predicates = [HasAVX] in {
5247 let isCommutable = 0 in {
5248   defm VPHADDW    : SS3I_binop_rm_int<0x01, "vphaddw", memopv8i16,
5249                                       int_x86_ssse3_phadd_w_128, 0>, VEX_4V;
5250   defm VPHADDD    : SS3I_binop_rm_int<0x02, "vphaddd", memopv4i32,
5251                                       int_x86_ssse3_phadd_d_128, 0>, VEX_4V;
5252   defm VPHADDSW   : SS3I_binop_rm_int<0x03, "vphaddsw", memopv8i16,
5253                                       int_x86_ssse3_phadd_sw_128, 0>, VEX_4V;
5254   defm VPHSUBW    : SS3I_binop_rm_int<0x05, "vphsubw", memopv8i16,
5255                                       int_x86_ssse3_phsub_w_128, 0>, VEX_4V;
5256   defm VPHSUBD    : SS3I_binop_rm_int<0x06, "vphsubd", memopv4i32,
5257                                       int_x86_ssse3_phsub_d_128, 0>, VEX_4V;
5258   defm VPHSUBSW   : SS3I_binop_rm_int<0x07, "vphsubsw", memopv8i16,
5259                                       int_x86_ssse3_phsub_sw_128, 0>, VEX_4V;
5260   defm VPMADDUBSW : SS3I_binop_rm_int<0x04, "vpmaddubsw", memopv16i8,
5261                                       int_x86_ssse3_pmadd_ub_sw_128, 0>, VEX_4V;
5262   defm VPSHUFB    : SS3I_binop_rm_int<0x00, "vpshufb", memopv16i8,
5263                                       int_x86_ssse3_pshuf_b_128, 0>, VEX_4V;
5264   defm VPSIGNB    : SS3I_binop_rm_int<0x08, "vpsignb", memopv16i8,
5265                                       int_x86_ssse3_psign_b_128, 0>, VEX_4V;
5266   defm VPSIGNW    : SS3I_binop_rm_int<0x09, "vpsignw", memopv8i16,
5267                                       int_x86_ssse3_psign_w_128, 0>, VEX_4V;
5268   defm VPSIGND    : SS3I_binop_rm_int<0x0A, "vpsignd", memopv4i32,
5269                                       int_x86_ssse3_psign_d_128, 0>, VEX_4V;
5270 }
5271 defm VPMULHRSW    : SS3I_binop_rm_int<0x0B, "vpmulhrsw", memopv8i16,
5272                                       int_x86_ssse3_pmul_hr_sw_128, 0>, VEX_4V;
5273 }
5274
5275 let ImmT = NoImm, Predicates = [HasAVX2] in {
5276 let isCommutable = 0 in {
5277   defm VPHADDW    : SS3I_binop_rm_int_y<0x01, "vphaddw", memopv16i16,
5278                                         int_x86_avx2_phadd_w>, VEX_4V;
5279   defm VPHADDD    : SS3I_binop_rm_int_y<0x02, "vphaddd", memopv8i32,
5280                                         int_x86_avx2_phadd_d>, VEX_4V;
5281   defm VPHADDSW   : SS3I_binop_rm_int_y<0x03, "vphaddsw", memopv16i16,
5282                                         int_x86_avx2_phadd_sw>, VEX_4V;
5283   defm VPHSUBW    : SS3I_binop_rm_int_y<0x05, "vphsubw", memopv16i16,
5284                                         int_x86_avx2_phsub_w>, VEX_4V;
5285   defm VPHSUBD    : SS3I_binop_rm_int_y<0x06, "vphsubd", memopv8i32,
5286                                         int_x86_avx2_phsub_d>, VEX_4V;
5287   defm VPHSUBSW   : SS3I_binop_rm_int_y<0x07, "vphsubsw", memopv16i16,
5288                                         int_x86_avx2_phsub_sw>, VEX_4V;
5289   defm VPMADDUBSW : SS3I_binop_rm_int_y<0x04, "vpmaddubsw", memopv32i8,
5290                                         int_x86_avx2_pmadd_ub_sw>, VEX_4V;
5291   defm VPSHUFB    : SS3I_binop_rm_int_y<0x00, "vpshufb", memopv32i8,
5292                                         int_x86_avx2_pshuf_b>, VEX_4V;
5293   defm VPSIGNB    : SS3I_binop_rm_int_y<0x08, "vpsignb", memopv32i8,
5294                                         int_x86_avx2_psign_b>, VEX_4V;
5295   defm VPSIGNW    : SS3I_binop_rm_int_y<0x09, "vpsignw", memopv16i16,
5296                                         int_x86_avx2_psign_w>, VEX_4V;
5297   defm VPSIGND    : SS3I_binop_rm_int_y<0x0A, "vpsignd", memopv8i32,
5298                                         int_x86_avx2_psign_d>, VEX_4V;
5299 }
5300 defm VPMULHRSW    : SS3I_binop_rm_int_y<0x0B, "vpmulhrsw", memopv16i16,
5301                                         int_x86_avx2_pmul_hr_sw>, VEX_4V;
5302 }
5303
5304 // None of these have i8 immediate fields.
5305 let ImmT = NoImm, Constraints = "$src1 = $dst" in {
5306 let isCommutable = 0 in {
5307   defm PHADDW    : SS3I_binop_rm_int<0x01, "phaddw", memopv8i16,
5308                                      int_x86_ssse3_phadd_w_128>;
5309   defm PHADDD    : SS3I_binop_rm_int<0x02, "phaddd", memopv4i32,
5310                                      int_x86_ssse3_phadd_d_128>;
5311   defm PHADDSW   : SS3I_binop_rm_int<0x03, "phaddsw", memopv8i16,
5312                                      int_x86_ssse3_phadd_sw_128>;
5313   defm PHSUBW    : SS3I_binop_rm_int<0x05, "phsubw", memopv8i16,
5314                                      int_x86_ssse3_phsub_w_128>;
5315   defm PHSUBD    : SS3I_binop_rm_int<0x06, "phsubd", memopv4i32,
5316                                      int_x86_ssse3_phsub_d_128>;
5317   defm PHSUBSW   : SS3I_binop_rm_int<0x07, "phsubsw", memopv8i16,
5318                                      int_x86_ssse3_phsub_sw_128>;
5319   defm PMADDUBSW : SS3I_binop_rm_int<0x04, "pmaddubsw", memopv16i8,
5320                                      int_x86_ssse3_pmadd_ub_sw_128>;
5321   defm PSHUFB    : SS3I_binop_rm_int<0x00, "pshufb", memopv16i8,
5322                                      int_x86_ssse3_pshuf_b_128>;
5323   defm PSIGNB    : SS3I_binop_rm_int<0x08, "psignb", memopv16i8,
5324                                      int_x86_ssse3_psign_b_128>;
5325   defm PSIGNW    : SS3I_binop_rm_int<0x09, "psignw", memopv8i16,
5326                                      int_x86_ssse3_psign_w_128>;
5327   defm PSIGND    : SS3I_binop_rm_int<0x0A, "psignd", memopv4i32,
5328                                        int_x86_ssse3_psign_d_128>;
5329 }
5330 defm PMULHRSW    : SS3I_binop_rm_int<0x0B, "pmulhrsw", memopv8i16,
5331                                      int_x86_ssse3_pmul_hr_sw_128>;
5332 }
5333
5334 let Predicates = [HasSSSE3] in {
5335   def : Pat<(X86pshufb VR128:$src, VR128:$mask),
5336             (PSHUFBrr128 VR128:$src, VR128:$mask)>;
5337   def : Pat<(X86pshufb VR128:$src, (bc_v16i8 (memopv2i64 addr:$mask))),
5338             (PSHUFBrm128 VR128:$src, addr:$mask)>;
5339
5340   def : Pat<(v16i8 (X86psign VR128:$src1, VR128:$src2)),
5341             (PSIGNBrr128 VR128:$src1, VR128:$src2)>;
5342   def : Pat<(v8i16 (X86psign VR128:$src1, VR128:$src2)),
5343             (PSIGNWrr128 VR128:$src1, VR128:$src2)>;
5344   def : Pat<(v4i32 (X86psign VR128:$src1, VR128:$src2)),
5345             (PSIGNDrr128 VR128:$src1, VR128:$src2)>;
5346
5347   def : Pat<(v8i16 (X86hadd VR128:$src1, VR128:$src2)),
5348             (PHADDWrr128 VR128:$src1, VR128:$src2)>;
5349   def : Pat<(v4i32 (X86hadd VR128:$src1, VR128:$src2)),
5350             (PHADDDrr128 VR128:$src1, VR128:$src2)>;
5351   def : Pat<(v8i16 (X86hsub VR128:$src1, VR128:$src2)),
5352             (PHSUBWrr128 VR128:$src1, VR128:$src2)>;
5353   def : Pat<(v4i32 (X86hsub VR128:$src1, VR128:$src2)),
5354             (PHSUBDrr128 VR128:$src1, VR128:$src2)>;
5355 }
5356
5357 let Predicates = [HasAVX] in {
5358   def : Pat<(X86pshufb VR128:$src, VR128:$mask),
5359             (VPSHUFBrr128 VR128:$src, VR128:$mask)>;
5360   def : Pat<(X86pshufb VR128:$src, (bc_v16i8 (memopv2i64 addr:$mask))),
5361             (VPSHUFBrm128 VR128:$src, addr:$mask)>;
5362
5363   def : Pat<(v16i8 (X86psign VR128:$src1, VR128:$src2)),
5364             (VPSIGNBrr128 VR128:$src1, VR128:$src2)>;
5365   def : Pat<(v8i16 (X86psign VR128:$src1, VR128:$src2)),
5366             (VPSIGNWrr128 VR128:$src1, VR128:$src2)>;
5367   def : Pat<(v4i32 (X86psign VR128:$src1, VR128:$src2)),
5368             (VPSIGNDrr128 VR128:$src1, VR128:$src2)>;
5369
5370   def : Pat<(v8i16 (X86hadd VR128:$src1, VR128:$src2)),
5371             (VPHADDWrr128 VR128:$src1, VR128:$src2)>;
5372   def : Pat<(v4i32 (X86hadd VR128:$src1, VR128:$src2)),
5373             (VPHADDDrr128 VR128:$src1, VR128:$src2)>;
5374   def : Pat<(v8i16 (X86hsub VR128:$src1, VR128:$src2)),
5375             (VPHSUBWrr128 VR128:$src1, VR128:$src2)>;
5376   def : Pat<(v4i32 (X86hsub VR128:$src1, VR128:$src2)),
5377             (VPHSUBDrr128 VR128:$src1, VR128:$src2)>;
5378 }
5379
5380 let Predicates = [HasAVX2] in {
5381   def : Pat<(v32i8 (X86psign VR256:$src1, VR256:$src2)),
5382             (VPSIGNBrr256 VR256:$src1, VR256:$src2)>;
5383   def : Pat<(v16i16 (X86psign VR256:$src1, VR256:$src2)),
5384             (VPSIGNWrr256 VR256:$src1, VR256:$src2)>;
5385   def : Pat<(v8i32 (X86psign VR256:$src1, VR256:$src2)),
5386             (VPSIGNDrr256 VR256:$src1, VR256:$src2)>;
5387
5388   def : Pat<(v16i16 (X86hadd VR256:$src1, VR256:$src2)),
5389             (VPHADDWrr256 VR256:$src1, VR256:$src2)>;
5390   def : Pat<(v8i32 (X86hadd VR256:$src1, VR256:$src2)),
5391             (VPHADDDrr256 VR256:$src1, VR256:$src2)>;
5392   def : Pat<(v16i16 (X86hsub VR256:$src1, VR256:$src2)),
5393             (VPHSUBWrr256 VR256:$src1, VR256:$src2)>;
5394   def : Pat<(v8i32 (X86hsub VR256:$src1, VR256:$src2)),
5395             (VPHSUBDrr256 VR256:$src1, VR256:$src2)>;
5396 }
5397
5398 //===---------------------------------------------------------------------===//
5399 // SSSE3 - Packed Align Instruction Patterns
5400 //===---------------------------------------------------------------------===//
5401
5402 multiclass ssse3_palign<string asm, bit Is2Addr = 1> {
5403   let neverHasSideEffects = 1 in {
5404   def R128rr : SS3AI<0x0F, MRMSrcReg, (outs VR128:$dst),
5405       (ins VR128:$src1, VR128:$src2, i8imm:$src3),
5406       !if(Is2Addr,
5407         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5408         !strconcat(asm,
5409                   "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5410       []>, OpSize;
5411   let mayLoad = 1 in
5412   def R128rm : SS3AI<0x0F, MRMSrcMem, (outs VR128:$dst),
5413       (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
5414       !if(Is2Addr,
5415         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5416         !strconcat(asm,
5417                   "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5418       []>, OpSize;
5419   }
5420 }
5421
5422 multiclass ssse3_palign_y<string asm, bit Is2Addr = 1> {
5423   let neverHasSideEffects = 1 in {
5424   def R256rr : SS3AI<0x0F, MRMSrcReg, (outs VR256:$dst),
5425       (ins VR256:$src1, VR256:$src2, i8imm:$src3),
5426       !strconcat(asm,
5427                  "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
5428       []>, OpSize;
5429   let mayLoad = 1 in
5430   def R256rm : SS3AI<0x0F, MRMSrcMem, (outs VR256:$dst),
5431       (ins VR256:$src1, i256mem:$src2, i8imm:$src3),
5432       !strconcat(asm,
5433                  "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
5434       []>, OpSize;
5435   }
5436 }
5437
5438 let Predicates = [HasAVX] in
5439   defm VPALIGN : ssse3_palign<"vpalignr", 0>, VEX_4V;
5440 let Predicates = [HasAVX2] in
5441   defm VPALIGN : ssse3_palign_y<"vpalignr", 0>, VEX_4V;
5442 let Constraints = "$src1 = $dst", Predicates = [HasSSSE3] in
5443   defm PALIGN : ssse3_palign<"palignr">;
5444
5445 let Predicates = [HasSSSE3] in {
5446 def : Pat<(v4i32 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5447           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5448 def : Pat<(v4f32 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5449           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5450 def : Pat<(v8i16 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5451           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5452 def : Pat<(v16i8 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5453           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5454 }
5455
5456 let Predicates = [HasAVX] in {
5457 def : Pat<(v4i32 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5458           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5459 def : Pat<(v4f32 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5460           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5461 def : Pat<(v8i16 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5462           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5463 def : Pat<(v16i8 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5464           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5465 }
5466
5467 //===---------------------------------------------------------------------===//
5468 // SSSE3 - Thread synchronization
5469 //===---------------------------------------------------------------------===//
5470
5471 let usesCustomInserter = 1 in {
5472 def MONITOR : PseudoI<(outs), (ins i32mem:$src1, GR32:$src2, GR32:$src3),
5473                 [(int_x86_sse3_monitor addr:$src1, GR32:$src2, GR32:$src3)]>;
5474 def MWAIT : PseudoI<(outs), (ins GR32:$src1, GR32:$src2),
5475                 [(int_x86_sse3_mwait GR32:$src1, GR32:$src2)]>;
5476 }
5477
5478 let Uses = [EAX, ECX, EDX] in
5479 def MONITORrrr : I<0x01, MRM_C8, (outs), (ins), "monitor", []>, TB,
5480                  Requires<[HasSSE3]>;
5481 let Uses = [ECX, EAX] in
5482 def MWAITrr   : I<0x01, MRM_C9, (outs), (ins), "mwait", []>, TB,
5483                 Requires<[HasSSE3]>;
5484
5485 def : InstAlias<"mwait %eax, %ecx", (MWAITrr)>, Requires<[In32BitMode]>;
5486 def : InstAlias<"mwait %rax, %rcx", (MWAITrr)>, Requires<[In64BitMode]>;
5487
5488 def : InstAlias<"monitor %eax, %ecx, %edx", (MONITORrrr)>,
5489       Requires<[In32BitMode]>;
5490 def : InstAlias<"monitor %rax, %rcx, %rdx", (MONITORrrr)>,
5491       Requires<[In64BitMode]>;
5492
5493 //===----------------------------------------------------------------------===//
5494 // SSE4.1 - Packed Move with Sign/Zero Extend
5495 //===----------------------------------------------------------------------===//
5496
5497 multiclass SS41I_binop_rm_int8<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
5498   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
5499                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5500                  [(set VR128:$dst, (IntId VR128:$src))]>, OpSize;
5501
5502   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
5503                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5504        [(set VR128:$dst,
5505          (IntId (bitconvert (v2i64 (scalar_to_vector (loadi64 addr:$src))))))]>,
5506        OpSize;
5507 }
5508
5509 multiclass SS41I_binop_rm_int16_y<bits<8> opc, string OpcodeStr,
5510                                  Intrinsic IntId> {
5511   def Yrr : SS48I<opc, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
5512                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5513                   [(set VR256:$dst, (IntId VR128:$src))]>, OpSize;
5514
5515   def Yrm : SS48I<opc, MRMSrcMem, (outs VR256:$dst), (ins i128mem:$src),
5516                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5517                   [(set VR256:$dst, (IntId (load addr:$src)))]>, OpSize;
5518 }
5519
5520 let Predicates = [HasAVX] in {
5521 defm VPMOVSXBW : SS41I_binop_rm_int8<0x20, "vpmovsxbw", int_x86_sse41_pmovsxbw>,
5522                                      VEX;
5523 defm VPMOVSXWD : SS41I_binop_rm_int8<0x23, "vpmovsxwd", int_x86_sse41_pmovsxwd>,
5524                                      VEX;
5525 defm VPMOVSXDQ : SS41I_binop_rm_int8<0x25, "vpmovsxdq", int_x86_sse41_pmovsxdq>,
5526                                      VEX;
5527 defm VPMOVZXBW : SS41I_binop_rm_int8<0x30, "vpmovzxbw", int_x86_sse41_pmovzxbw>,
5528                                      VEX;
5529 defm VPMOVZXWD : SS41I_binop_rm_int8<0x33, "vpmovzxwd", int_x86_sse41_pmovzxwd>,
5530                                      VEX;
5531 defm VPMOVZXDQ : SS41I_binop_rm_int8<0x35, "vpmovzxdq", int_x86_sse41_pmovzxdq>,
5532                                      VEX;
5533 }
5534
5535 let Predicates = [HasAVX2] in {
5536 defm VPMOVSXBW : SS41I_binop_rm_int16_y<0x20, "vpmovsxbw",
5537                                         int_x86_avx2_pmovsxbw>, VEX;
5538 defm VPMOVSXWD : SS41I_binop_rm_int16_y<0x23, "vpmovsxwd",
5539                                         int_x86_avx2_pmovsxwd>, VEX;
5540 defm VPMOVSXDQ : SS41I_binop_rm_int16_y<0x25, "vpmovsxdq",
5541                                         int_x86_avx2_pmovsxdq>, VEX;
5542 defm VPMOVZXBW : SS41I_binop_rm_int16_y<0x30, "vpmovzxbw",
5543                                         int_x86_avx2_pmovzxbw>, VEX;
5544 defm VPMOVZXWD : SS41I_binop_rm_int16_y<0x33, "vpmovzxwd",
5545                                         int_x86_avx2_pmovzxwd>, VEX;
5546 defm VPMOVZXDQ : SS41I_binop_rm_int16_y<0x35, "vpmovzxdq",
5547                                         int_x86_avx2_pmovzxdq>, VEX;
5548 }
5549
5550 defm PMOVSXBW   : SS41I_binop_rm_int8<0x20, "pmovsxbw", int_x86_sse41_pmovsxbw>;
5551 defm PMOVSXWD   : SS41I_binop_rm_int8<0x23, "pmovsxwd", int_x86_sse41_pmovsxwd>;
5552 defm PMOVSXDQ   : SS41I_binop_rm_int8<0x25, "pmovsxdq", int_x86_sse41_pmovsxdq>;
5553 defm PMOVZXBW   : SS41I_binop_rm_int8<0x30, "pmovzxbw", int_x86_sse41_pmovzxbw>;
5554 defm PMOVZXWD   : SS41I_binop_rm_int8<0x33, "pmovzxwd", int_x86_sse41_pmovzxwd>;
5555 defm PMOVZXDQ   : SS41I_binop_rm_int8<0x35, "pmovzxdq", int_x86_sse41_pmovzxdq>;
5556
5557 let Predicates = [HasSSE41] in {
5558   // Common patterns involving scalar load.
5559   def : Pat<(int_x86_sse41_pmovsxbw (vzmovl_v2i64 addr:$src)),
5560             (PMOVSXBWrm addr:$src)>;
5561   def : Pat<(int_x86_sse41_pmovsxbw (vzload_v2i64 addr:$src)),
5562             (PMOVSXBWrm addr:$src)>;
5563
5564   def : Pat<(int_x86_sse41_pmovsxwd (vzmovl_v2i64 addr:$src)),
5565             (PMOVSXWDrm addr:$src)>;
5566   def : Pat<(int_x86_sse41_pmovsxwd (vzload_v2i64 addr:$src)),
5567             (PMOVSXWDrm addr:$src)>;
5568
5569   def : Pat<(int_x86_sse41_pmovsxdq (vzmovl_v2i64 addr:$src)),
5570             (PMOVSXDQrm addr:$src)>;
5571   def : Pat<(int_x86_sse41_pmovsxdq (vzload_v2i64 addr:$src)),
5572             (PMOVSXDQrm addr:$src)>;
5573
5574   def : Pat<(int_x86_sse41_pmovzxbw (vzmovl_v2i64 addr:$src)),
5575             (PMOVZXBWrm addr:$src)>;
5576   def : Pat<(int_x86_sse41_pmovzxbw (vzload_v2i64 addr:$src)),
5577             (PMOVZXBWrm addr:$src)>;
5578
5579   def : Pat<(int_x86_sse41_pmovzxwd (vzmovl_v2i64 addr:$src)),
5580             (PMOVZXWDrm addr:$src)>;
5581   def : Pat<(int_x86_sse41_pmovzxwd (vzload_v2i64 addr:$src)),
5582             (PMOVZXWDrm addr:$src)>;
5583
5584   def : Pat<(int_x86_sse41_pmovzxdq (vzmovl_v2i64 addr:$src)),
5585             (PMOVZXDQrm addr:$src)>;
5586   def : Pat<(int_x86_sse41_pmovzxdq (vzload_v2i64 addr:$src)),
5587             (PMOVZXDQrm addr:$src)>;
5588 }
5589
5590 let Predicates = [HasAVX] in {
5591   // Common patterns involving scalar load.
5592   def : Pat<(int_x86_sse41_pmovsxbw (vzmovl_v2i64 addr:$src)),
5593             (VPMOVSXBWrm addr:$src)>;
5594   def : Pat<(int_x86_sse41_pmovsxbw (vzload_v2i64 addr:$src)),
5595             (VPMOVSXBWrm addr:$src)>;
5596
5597   def : Pat<(int_x86_sse41_pmovsxwd (vzmovl_v2i64 addr:$src)),
5598             (VPMOVSXWDrm addr:$src)>;
5599   def : Pat<(int_x86_sse41_pmovsxwd (vzload_v2i64 addr:$src)),
5600             (VPMOVSXWDrm addr:$src)>;
5601
5602   def : Pat<(int_x86_sse41_pmovsxdq (vzmovl_v2i64 addr:$src)),
5603             (VPMOVSXDQrm addr:$src)>;
5604   def : Pat<(int_x86_sse41_pmovsxdq (vzload_v2i64 addr:$src)),
5605             (VPMOVSXDQrm addr:$src)>;
5606
5607   def : Pat<(int_x86_sse41_pmovzxbw (vzmovl_v2i64 addr:$src)),
5608             (VPMOVZXBWrm addr:$src)>;
5609   def : Pat<(int_x86_sse41_pmovzxbw (vzload_v2i64 addr:$src)),
5610             (VPMOVZXBWrm addr:$src)>;
5611
5612   def : Pat<(int_x86_sse41_pmovzxwd (vzmovl_v2i64 addr:$src)),
5613             (VPMOVZXWDrm addr:$src)>;
5614   def : Pat<(int_x86_sse41_pmovzxwd (vzload_v2i64 addr:$src)),
5615             (VPMOVZXWDrm addr:$src)>;
5616
5617   def : Pat<(int_x86_sse41_pmovzxdq (vzmovl_v2i64 addr:$src)),
5618             (VPMOVZXDQrm addr:$src)>;
5619   def : Pat<(int_x86_sse41_pmovzxdq (vzload_v2i64 addr:$src)),
5620             (VPMOVZXDQrm addr:$src)>;
5621 }
5622
5623
5624 multiclass SS41I_binop_rm_int4<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
5625   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
5626                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5627                  [(set VR128:$dst, (IntId VR128:$src))]>, OpSize;
5628
5629   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
5630                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5631        [(set VR128:$dst,
5632          (IntId (bitconvert (v4i32 (scalar_to_vector (loadi32 addr:$src))))))]>,
5633           OpSize;
5634 }
5635
5636 multiclass SS41I_binop_rm_int8_y<bits<8> opc, string OpcodeStr,
5637                                  Intrinsic IntId> {
5638   def Yrr : SS48I<opc, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
5639                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5640                   [(set VR256:$dst, (IntId VR128:$src))]>, OpSize;
5641
5642   def Yrm : SS48I<opc, MRMSrcMem, (outs VR256:$dst), (ins i32mem:$src),
5643                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5644        [(set VR256:$dst,
5645          (IntId (bitconvert (v2i64 (scalar_to_vector (loadi64 addr:$src))))))]>,
5646           OpSize;
5647 }
5648
5649 let Predicates = [HasAVX] in {
5650 defm VPMOVSXBD : SS41I_binop_rm_int4<0x21, "vpmovsxbd", int_x86_sse41_pmovsxbd>,
5651                                      VEX;
5652 defm VPMOVSXWQ : SS41I_binop_rm_int4<0x24, "vpmovsxwq", int_x86_sse41_pmovsxwq>,
5653                                      VEX;
5654 defm VPMOVZXBD : SS41I_binop_rm_int4<0x31, "vpmovzxbd", int_x86_sse41_pmovzxbd>,
5655                                      VEX;
5656 defm VPMOVZXWQ : SS41I_binop_rm_int4<0x34, "vpmovzxwq", int_x86_sse41_pmovzxwq>,
5657                                      VEX;
5658 }
5659
5660 let Predicates = [HasAVX2] in {
5661 defm VPMOVSXBD : SS41I_binop_rm_int8_y<0x21, "vpmovsxbd",
5662                                        int_x86_avx2_pmovsxbd>, VEX;
5663 defm VPMOVSXWQ : SS41I_binop_rm_int8_y<0x24, "vpmovsxwq",
5664                                        int_x86_avx2_pmovsxwq>, VEX;
5665 defm VPMOVZXBD : SS41I_binop_rm_int8_y<0x31, "vpmovzxbd",
5666                                        int_x86_avx2_pmovzxbd>, VEX;
5667 defm VPMOVZXWQ : SS41I_binop_rm_int8_y<0x34, "vpmovzxwq",
5668                                        int_x86_avx2_pmovzxwq>, VEX;
5669 }
5670
5671 defm PMOVSXBD   : SS41I_binop_rm_int4<0x21, "pmovsxbd", int_x86_sse41_pmovsxbd>;
5672 defm PMOVSXWQ   : SS41I_binop_rm_int4<0x24, "pmovsxwq", int_x86_sse41_pmovsxwq>;
5673 defm PMOVZXBD   : SS41I_binop_rm_int4<0x31, "pmovzxbd", int_x86_sse41_pmovzxbd>;
5674 defm PMOVZXWQ   : SS41I_binop_rm_int4<0x34, "pmovzxwq", int_x86_sse41_pmovzxwq>;
5675
5676 let Predicates = [HasSSE41] in {
5677   // Common patterns involving scalar load
5678   def : Pat<(int_x86_sse41_pmovsxbd (vzmovl_v4i32 addr:$src)),
5679             (PMOVSXBDrm addr:$src)>;
5680   def : Pat<(int_x86_sse41_pmovsxwq (vzmovl_v4i32 addr:$src)),
5681             (PMOVSXWQrm addr:$src)>;
5682
5683   def : Pat<(int_x86_sse41_pmovzxbd (vzmovl_v4i32 addr:$src)),
5684             (PMOVZXBDrm addr:$src)>;
5685   def : Pat<(int_x86_sse41_pmovzxwq (vzmovl_v4i32 addr:$src)),
5686             (PMOVZXWQrm addr:$src)>;
5687 }
5688
5689 let Predicates = [HasAVX] in {
5690   // Common patterns involving scalar load
5691   def : Pat<(int_x86_sse41_pmovsxbd (vzmovl_v4i32 addr:$src)),
5692             (VPMOVSXBDrm addr:$src)>;
5693   def : Pat<(int_x86_sse41_pmovsxwq (vzmovl_v4i32 addr:$src)),
5694             (VPMOVSXWQrm addr:$src)>;
5695
5696   def : Pat<(int_x86_sse41_pmovzxbd (vzmovl_v4i32 addr:$src)),
5697             (VPMOVZXBDrm addr:$src)>;
5698   def : Pat<(int_x86_sse41_pmovzxwq (vzmovl_v4i32 addr:$src)),
5699             (VPMOVZXWQrm addr:$src)>;
5700 }
5701
5702 multiclass SS41I_binop_rm_int2<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
5703   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
5704                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5705                  [(set VR128:$dst, (IntId VR128:$src))]>, OpSize;
5706
5707   // Expecting a i16 load any extended to i32 value.
5708   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i16mem:$src),
5709                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5710                  [(set VR128:$dst, (IntId (bitconvert
5711                      (v4i32 (scalar_to_vector (loadi16_anyext addr:$src))))))]>,
5712                  OpSize;
5713 }
5714
5715 multiclass SS41I_binop_rm_int4_y<bits<8> opc, string OpcodeStr,
5716                                  Intrinsic IntId> {
5717   def Yrr : SS48I<opc, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
5718                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5719                  [(set VR256:$dst, (IntId VR128:$src))]>, OpSize;
5720
5721   // Expecting a i16 load any extended to i32 value.
5722   def Yrm : SS48I<opc, MRMSrcMem, (outs VR256:$dst), (ins i16mem:$src),
5723                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5724                   [(set VR256:$dst, (IntId (bitconvert
5725                       (v4i32 (scalar_to_vector (loadi32 addr:$src))))))]>,
5726                   OpSize;
5727 }
5728
5729 let Predicates = [HasAVX] in {
5730 defm VPMOVSXBQ : SS41I_binop_rm_int2<0x22, "vpmovsxbq", int_x86_sse41_pmovsxbq>,
5731                                      VEX;
5732 defm VPMOVZXBQ : SS41I_binop_rm_int2<0x32, "vpmovzxbq", int_x86_sse41_pmovzxbq>,
5733                                      VEX;
5734 }
5735 let Predicates = [HasAVX2] in {
5736 defm VPMOVSXBQ : SS41I_binop_rm_int4_y<0x22, "vpmovsxbq",
5737                                        int_x86_avx2_pmovsxbq>, VEX;
5738 defm VPMOVZXBQ : SS41I_binop_rm_int4_y<0x32, "vpmovzxbq",
5739                                        int_x86_avx2_pmovzxbq>, VEX;
5740 }
5741 defm PMOVSXBQ   : SS41I_binop_rm_int2<0x22, "pmovsxbq", int_x86_sse41_pmovsxbq>;
5742 defm PMOVZXBQ   : SS41I_binop_rm_int2<0x32, "pmovzxbq", int_x86_sse41_pmovzxbq>;
5743
5744 let Predicates = [HasSSE41] in {
5745   // Common patterns involving scalar load
5746   def : Pat<(int_x86_sse41_pmovsxbq
5747               (bitconvert (v4i32 (X86vzmovl
5748                             (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
5749             (PMOVSXBQrm addr:$src)>;
5750
5751   def : Pat<(int_x86_sse41_pmovzxbq
5752               (bitconvert (v4i32 (X86vzmovl
5753                             (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
5754             (PMOVZXBQrm addr:$src)>;
5755 }
5756
5757 let Predicates = [HasAVX] in {
5758   // Common patterns involving scalar load
5759   def : Pat<(int_x86_sse41_pmovsxbq
5760               (bitconvert (v4i32 (X86vzmovl
5761                             (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
5762             (VPMOVSXBQrm addr:$src)>;
5763
5764   def : Pat<(int_x86_sse41_pmovzxbq
5765               (bitconvert (v4i32 (X86vzmovl
5766                             (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
5767             (VPMOVZXBQrm addr:$src)>;
5768 }
5769
5770 //===----------------------------------------------------------------------===//
5771 // SSE4.1 - Extract Instructions
5772 //===----------------------------------------------------------------------===//
5773
5774 /// SS41I_binop_ext8 - SSE 4.1 extract 8 bits to 32 bit reg or 8 bit mem
5775 multiclass SS41I_extract8<bits<8> opc, string OpcodeStr> {
5776   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
5777                  (ins VR128:$src1, i32i8imm:$src2),
5778                  !strconcat(OpcodeStr,
5779                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5780                  [(set GR32:$dst, (X86pextrb (v16i8 VR128:$src1), imm:$src2))]>,
5781                  OpSize;
5782   let neverHasSideEffects = 1, mayStore = 1 in
5783   def mr : SS4AIi8<opc, MRMDestMem, (outs),
5784                  (ins i8mem:$dst, VR128:$src1, i32i8imm:$src2),
5785                  !strconcat(OpcodeStr,
5786                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5787                  []>, OpSize;
5788 // FIXME:
5789 // There's an AssertZext in the way of writing the store pattern
5790 // (store (i8 (trunc (X86pextrb (v16i8 VR128:$src1), imm:$src2))), addr:$dst)
5791 }
5792
5793 let Predicates = [HasAVX] in {
5794   defm VPEXTRB : SS41I_extract8<0x14, "vpextrb">, VEX;
5795   def  VPEXTRBrr64 : SS4AIi8<0x14, MRMDestReg, (outs GR64:$dst),
5796          (ins VR128:$src1, i32i8imm:$src2),
5797          "vpextrb\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>, OpSize, VEX;
5798 }
5799
5800 defm PEXTRB      : SS41I_extract8<0x14, "pextrb">;
5801
5802
5803 /// SS41I_extract16 - SSE 4.1 extract 16 bits to memory destination
5804 multiclass SS41I_extract16<bits<8> opc, string OpcodeStr> {
5805   let neverHasSideEffects = 1, mayStore = 1 in
5806   def mr : SS4AIi8<opc, MRMDestMem, (outs),
5807                  (ins i16mem:$dst, VR128:$src1, i32i8imm:$src2),
5808                  !strconcat(OpcodeStr,
5809                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5810                  []>, OpSize;
5811 // FIXME:
5812 // There's an AssertZext in the way of writing the store pattern
5813 // (store (i16 (trunc (X86pextrw (v16i8 VR128:$src1), imm:$src2))), addr:$dst)
5814 }
5815
5816 let Predicates = [HasAVX] in
5817   defm VPEXTRW : SS41I_extract16<0x15, "vpextrw">, VEX;
5818
5819 defm PEXTRW      : SS41I_extract16<0x15, "pextrw">;
5820
5821
5822 /// SS41I_extract32 - SSE 4.1 extract 32 bits to int reg or memory destination
5823 multiclass SS41I_extract32<bits<8> opc, string OpcodeStr> {
5824   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
5825                  (ins VR128:$src1, i32i8imm:$src2),
5826                  !strconcat(OpcodeStr,
5827                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5828                  [(set GR32:$dst,
5829                   (extractelt (v4i32 VR128:$src1), imm:$src2))]>, OpSize;
5830   def mr : SS4AIi8<opc, MRMDestMem, (outs),
5831                  (ins i32mem:$dst, VR128:$src1, i32i8imm:$src2),
5832                  !strconcat(OpcodeStr,
5833                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5834                  [(store (extractelt (v4i32 VR128:$src1), imm:$src2),
5835                           addr:$dst)]>, OpSize;
5836 }
5837
5838 let Predicates = [HasAVX] in
5839   defm VPEXTRD : SS41I_extract32<0x16, "vpextrd">, VEX;
5840
5841 defm PEXTRD      : SS41I_extract32<0x16, "pextrd">;
5842
5843 /// SS41I_extract32 - SSE 4.1 extract 32 bits to int reg or memory destination
5844 multiclass SS41I_extract64<bits<8> opc, string OpcodeStr> {
5845   def rr : SS4AIi8<opc, MRMDestReg, (outs GR64:$dst),
5846                  (ins VR128:$src1, i32i8imm:$src2),
5847                  !strconcat(OpcodeStr,
5848                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5849                  [(set GR64:$dst,
5850                   (extractelt (v2i64 VR128:$src1), imm:$src2))]>, OpSize, REX_W;
5851   def mr : SS4AIi8<opc, MRMDestMem, (outs),
5852                  (ins i64mem:$dst, VR128:$src1, i32i8imm:$src2),
5853                  !strconcat(OpcodeStr,
5854                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5855                  [(store (extractelt (v2i64 VR128:$src1), imm:$src2),
5856                           addr:$dst)]>, OpSize, REX_W;
5857 }
5858
5859 let Predicates = [HasAVX] in
5860   defm VPEXTRQ : SS41I_extract64<0x16, "vpextrq">, VEX, VEX_W;
5861
5862 defm PEXTRQ      : SS41I_extract64<0x16, "pextrq">;
5863
5864 /// SS41I_extractf32 - SSE 4.1 extract 32 bits fp value to int reg or memory
5865 /// destination
5866 multiclass SS41I_extractf32<bits<8> opc, string OpcodeStr> {
5867   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
5868                  (ins VR128:$src1, i32i8imm:$src2),
5869                  !strconcat(OpcodeStr,
5870                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5871                  [(set GR32:$dst,
5872                     (extractelt (bc_v4i32 (v4f32 VR128:$src1)), imm:$src2))]>,
5873            OpSize;
5874   def mr : SS4AIi8<opc, MRMDestMem, (outs),
5875                  (ins f32mem:$dst, VR128:$src1, i32i8imm:$src2),
5876                  !strconcat(OpcodeStr,
5877                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5878                  [(store (extractelt (bc_v4i32 (v4f32 VR128:$src1)), imm:$src2),
5879                           addr:$dst)]>, OpSize;
5880 }
5881
5882 let ExeDomain = SSEPackedSingle in {
5883   let Predicates = [HasAVX] in {
5884     defm VEXTRACTPS : SS41I_extractf32<0x17, "vextractps">, VEX;
5885     def VEXTRACTPSrr64 : SS4AIi8<0x17, MRMDestReg, (outs GR64:$dst),
5886                     (ins VR128:$src1, i32i8imm:$src2),
5887                     "vextractps \t{$src2, $src1, $dst|$dst, $src1, $src2}",
5888                     []>, OpSize, VEX;
5889   }
5890   defm EXTRACTPS   : SS41I_extractf32<0x17, "extractps">;
5891 }
5892
5893 // Also match an EXTRACTPS store when the store is done as f32 instead of i32.
5894 def : Pat<(store (f32 (bitconvert (extractelt (bc_v4i32 (v4f32 VR128:$src1)),
5895                                               imm:$src2))),
5896                  addr:$dst),
5897           (EXTRACTPSmr addr:$dst, VR128:$src1, imm:$src2)>,
5898           Requires<[HasSSE41]>;
5899 def : Pat<(store (f32 (bitconvert (extractelt (bc_v4i32 (v4f32 VR128:$src1)),
5900                                               imm:$src2))),
5901                  addr:$dst),
5902           (VEXTRACTPSmr addr:$dst, VR128:$src1, imm:$src2)>,
5903           Requires<[HasAVX]>;
5904
5905 //===----------------------------------------------------------------------===//
5906 // SSE4.1 - Insert Instructions
5907 //===----------------------------------------------------------------------===//
5908
5909 multiclass SS41I_insert8<bits<8> opc, string asm, bit Is2Addr = 1> {
5910   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
5911       (ins VR128:$src1, GR32:$src2, i32i8imm:$src3),
5912       !if(Is2Addr,
5913         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5914         !strconcat(asm,
5915                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5916       [(set VR128:$dst,
5917         (X86pinsrb VR128:$src1, GR32:$src2, imm:$src3))]>, OpSize;
5918   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
5919       (ins VR128:$src1, i8mem:$src2, i32i8imm:$src3),
5920       !if(Is2Addr,
5921         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5922         !strconcat(asm,
5923                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5924       [(set VR128:$dst,
5925         (X86pinsrb VR128:$src1, (extloadi8 addr:$src2),
5926                    imm:$src3))]>, OpSize;
5927 }
5928
5929 let Predicates = [HasAVX] in
5930   defm VPINSRB : SS41I_insert8<0x20, "vpinsrb", 0>, VEX_4V;
5931 let Constraints = "$src1 = $dst" in
5932   defm PINSRB  : SS41I_insert8<0x20, "pinsrb">;
5933
5934 multiclass SS41I_insert32<bits<8> opc, string asm, bit Is2Addr = 1> {
5935   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
5936       (ins VR128:$src1, GR32:$src2, i32i8imm:$src3),
5937       !if(Is2Addr,
5938         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5939         !strconcat(asm,
5940                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5941       [(set VR128:$dst,
5942         (v4i32 (insertelt VR128:$src1, GR32:$src2, imm:$src3)))]>,
5943       OpSize;
5944   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
5945       (ins VR128:$src1, i32mem:$src2, i32i8imm:$src3),
5946       !if(Is2Addr,
5947         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5948         !strconcat(asm,
5949                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5950       [(set VR128:$dst,
5951         (v4i32 (insertelt VR128:$src1, (loadi32 addr:$src2),
5952                           imm:$src3)))]>, OpSize;
5953 }
5954
5955 let Predicates = [HasAVX] in
5956   defm VPINSRD : SS41I_insert32<0x22, "vpinsrd", 0>, VEX_4V;
5957 let Constraints = "$src1 = $dst" in
5958   defm PINSRD : SS41I_insert32<0x22, "pinsrd">;
5959
5960 multiclass SS41I_insert64<bits<8> opc, string asm, bit Is2Addr = 1> {
5961   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
5962       (ins VR128:$src1, GR64:$src2, i32i8imm:$src3),
5963       !if(Is2Addr,
5964         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5965         !strconcat(asm,
5966                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5967       [(set VR128:$dst,
5968         (v2i64 (insertelt VR128:$src1, GR64:$src2, imm:$src3)))]>,
5969       OpSize;
5970   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
5971       (ins VR128:$src1, i64mem:$src2, i32i8imm:$src3),
5972       !if(Is2Addr,
5973         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5974         !strconcat(asm,
5975                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5976       [(set VR128:$dst,
5977         (v2i64 (insertelt VR128:$src1, (loadi64 addr:$src2),
5978                           imm:$src3)))]>, OpSize;
5979 }
5980
5981 let Predicates = [HasAVX] in
5982   defm VPINSRQ : SS41I_insert64<0x22, "vpinsrq", 0>, VEX_4V, VEX_W;
5983 let Constraints = "$src1 = $dst" in
5984   defm PINSRQ : SS41I_insert64<0x22, "pinsrq">, REX_W;
5985
5986 // insertps has a few different modes, there's the first two here below which
5987 // are optimized inserts that won't zero arbitrary elements in the destination
5988 // vector. The next one matches the intrinsic and could zero arbitrary elements
5989 // in the target vector.
5990 multiclass SS41I_insertf32<bits<8> opc, string asm, bit Is2Addr = 1> {
5991   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
5992       (ins VR128:$src1, VR128:$src2, u32u8imm:$src3),
5993       !if(Is2Addr,
5994         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5995         !strconcat(asm,
5996                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5997       [(set VR128:$dst,
5998         (X86insrtps VR128:$src1, VR128:$src2, imm:$src3))]>,
5999       OpSize;
6000   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
6001       (ins VR128:$src1, f32mem:$src2, u32u8imm:$src3),
6002       !if(Is2Addr,
6003         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6004         !strconcat(asm,
6005                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6006       [(set VR128:$dst,
6007         (X86insrtps VR128:$src1,
6008                    (v4f32 (scalar_to_vector (loadf32 addr:$src2))),
6009                     imm:$src3))]>, OpSize;
6010 }
6011
6012 let ExeDomain = SSEPackedSingle in {
6013   let Constraints = "$src1 = $dst" in
6014     defm INSERTPS : SS41I_insertf32<0x21, "insertps">;
6015   let Predicates = [HasAVX] in
6016     defm VINSERTPS : SS41I_insertf32<0x21, "vinsertps", 0>, VEX_4V;
6017 }
6018
6019 def : Pat<(int_x86_sse41_insertps VR128:$src1, VR128:$src2, imm:$src3),
6020           (VINSERTPSrr VR128:$src1, VR128:$src2, imm:$src3)>,
6021           Requires<[HasAVX]>;
6022 def : Pat<(int_x86_sse41_insertps VR128:$src1, VR128:$src2, imm:$src3),
6023           (INSERTPSrr VR128:$src1, VR128:$src2, imm:$src3)>,
6024           Requires<[HasSSE41]>;
6025
6026 //===----------------------------------------------------------------------===//
6027 // SSE4.1 - Round Instructions
6028 //===----------------------------------------------------------------------===//
6029
6030 multiclass sse41_fp_unop_rm<bits<8> opcps, bits<8> opcpd, string OpcodeStr,
6031                             X86MemOperand x86memop, RegisterClass RC,
6032                             PatFrag mem_frag32, PatFrag mem_frag64,
6033                             Intrinsic V4F32Int, Intrinsic V2F64Int> {
6034 let ExeDomain = SSEPackedSingle in {
6035   // Intrinsic operation, reg.
6036   // Vector intrinsic operation, reg
6037   def PSr : SS4AIi8<opcps, MRMSrcReg,
6038                     (outs RC:$dst), (ins RC:$src1, i32i8imm:$src2),
6039                     !strconcat(OpcodeStr,
6040                     "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6041                     [(set RC:$dst, (V4F32Int RC:$src1, imm:$src2))]>,
6042                     OpSize;
6043
6044   // Vector intrinsic operation, mem
6045   def PSm : SS4AIi8<opcps, MRMSrcMem,
6046                     (outs RC:$dst), (ins x86memop:$src1, i32i8imm:$src2),
6047                     !strconcat(OpcodeStr,
6048                     "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6049                     [(set RC:$dst,
6050                           (V4F32Int (mem_frag32 addr:$src1),imm:$src2))]>,
6051                     OpSize;
6052 } // ExeDomain = SSEPackedSingle
6053
6054 let ExeDomain = SSEPackedDouble in {
6055   // Vector intrinsic operation, reg
6056   def PDr : SS4AIi8<opcpd, MRMSrcReg,
6057                     (outs RC:$dst), (ins RC:$src1, i32i8imm:$src2),
6058                     !strconcat(OpcodeStr,
6059                     "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6060                     [(set RC:$dst, (V2F64Int RC:$src1, imm:$src2))]>,
6061                     OpSize;
6062
6063   // Vector intrinsic operation, mem
6064   def PDm : SS4AIi8<opcpd, MRMSrcMem,
6065                     (outs RC:$dst), (ins x86memop:$src1, i32i8imm:$src2),
6066                     !strconcat(OpcodeStr,
6067                     "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6068                     [(set RC:$dst,
6069                           (V2F64Int (mem_frag64 addr:$src1),imm:$src2))]>,
6070                     OpSize;
6071 } // ExeDomain = SSEPackedDouble
6072 }
6073
6074 multiclass sse41_fp_binop_rm<bits<8> opcss, bits<8> opcsd,
6075                             string OpcodeStr,
6076                             Intrinsic F32Int,
6077                             Intrinsic F64Int, bit Is2Addr = 1> {
6078 let ExeDomain = GenericDomain in {
6079   // Intrinsic operation, reg.
6080   def SSr : SS4AIi8<opcss, MRMSrcReg,
6081         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
6082         !if(Is2Addr,
6083             !strconcat(OpcodeStr,
6084                 "ss\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6085             !strconcat(OpcodeStr,
6086                 "ss\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6087         [(set VR128:$dst, (F32Int VR128:$src1, VR128:$src2, imm:$src3))]>,
6088         OpSize;
6089
6090   // Intrinsic operation, mem.
6091   def SSm : SS4AIi8<opcss, MRMSrcMem,
6092         (outs VR128:$dst), (ins VR128:$src1, ssmem:$src2, i32i8imm:$src3),
6093         !if(Is2Addr,
6094             !strconcat(OpcodeStr,
6095                 "ss\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6096             !strconcat(OpcodeStr,
6097                 "ss\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6098         [(set VR128:$dst,
6099              (F32Int VR128:$src1, sse_load_f32:$src2, imm:$src3))]>,
6100         OpSize;
6101
6102   // Intrinsic operation, reg.
6103   def SDr : SS4AIi8<opcsd, MRMSrcReg,
6104         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
6105         !if(Is2Addr,
6106             !strconcat(OpcodeStr,
6107                 "sd\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6108             !strconcat(OpcodeStr,
6109                 "sd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6110         [(set VR128:$dst, (F64Int VR128:$src1, VR128:$src2, imm:$src3))]>,
6111         OpSize;
6112
6113   // Intrinsic operation, mem.
6114   def SDm : SS4AIi8<opcsd, MRMSrcMem,
6115         (outs VR128:$dst), (ins VR128:$src1, sdmem:$src2, i32i8imm:$src3),
6116         !if(Is2Addr,
6117             !strconcat(OpcodeStr,
6118                 "sd\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6119             !strconcat(OpcodeStr,
6120                 "sd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6121         [(set VR128:$dst,
6122               (F64Int VR128:$src1, sse_load_f64:$src2, imm:$src3))]>,
6123         OpSize;
6124 } // ExeDomain = GenericDomain
6125 }
6126
6127 // FP round - roundss, roundps, roundsd, roundpd
6128 let Predicates = [HasAVX] in {
6129   // Intrinsic form
6130   defm VROUND  : sse41_fp_unop_rm<0x08, 0x09, "vround", f128mem, VR128,
6131                                   memopv4f32, memopv2f64,
6132                                   int_x86_sse41_round_ps,
6133                                   int_x86_sse41_round_pd>, VEX;
6134   defm VROUNDY : sse41_fp_unop_rm<0x08, 0x09, "vround", f256mem, VR256,
6135                                   memopv8f32, memopv4f64,
6136                                   int_x86_avx_round_ps_256,
6137                                   int_x86_avx_round_pd_256>, VEX;
6138   defm VROUND  : sse41_fp_binop_rm<0x0A, 0x0B, "vround",
6139                                   int_x86_sse41_round_ss,
6140                                   int_x86_sse41_round_sd, 0>, VEX_4V, VEX_LIG;
6141 }
6142
6143 defm ROUND  : sse41_fp_unop_rm<0x08, 0x09, "round", f128mem, VR128,
6144                                memopv4f32, memopv2f64,
6145                                int_x86_sse41_round_ps, int_x86_sse41_round_pd>;
6146 let Constraints = "$src1 = $dst" in
6147 defm ROUND  : sse41_fp_binop_rm<0x0A, 0x0B, "round",
6148                                int_x86_sse41_round_ss, int_x86_sse41_round_sd>;
6149
6150 //===----------------------------------------------------------------------===//
6151 // SSE4.1 - Packed Bit Test
6152 //===----------------------------------------------------------------------===//
6153
6154 // ptest instruction we'll lower to this in X86ISelLowering primarily from
6155 // the intel intrinsic that corresponds to this.
6156 let Defs = [EFLAGS], Predicates = [HasAVX] in {
6157 def VPTESTrr  : SS48I<0x17, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
6158                 "vptest\t{$src2, $src1|$src1, $src2}",
6159                 [(set EFLAGS, (X86ptest VR128:$src1, (v4f32 VR128:$src2)))]>,
6160                 OpSize, VEX;
6161 def VPTESTrm  : SS48I<0x17, MRMSrcMem, (outs), (ins VR128:$src1, f128mem:$src2),
6162                 "vptest\t{$src2, $src1|$src1, $src2}",
6163                 [(set EFLAGS,(X86ptest VR128:$src1, (memopv4f32 addr:$src2)))]>,
6164                 OpSize, VEX;
6165
6166 def VPTESTYrr : SS48I<0x17, MRMSrcReg, (outs), (ins VR256:$src1, VR256:$src2),
6167                 "vptest\t{$src2, $src1|$src1, $src2}",
6168                 [(set EFLAGS, (X86ptest VR256:$src1, (v4i64 VR256:$src2)))]>,
6169                 OpSize, VEX;
6170 def VPTESTYrm : SS48I<0x17, MRMSrcMem, (outs), (ins VR256:$src1, i256mem:$src2),
6171                 "vptest\t{$src2, $src1|$src1, $src2}",
6172                 [(set EFLAGS,(X86ptest VR256:$src1, (memopv4i64 addr:$src2)))]>,
6173                 OpSize, VEX;
6174 }
6175
6176 let Defs = [EFLAGS] in {
6177 def PTESTrr : SS48I<0x17, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
6178               "ptest\t{$src2, $src1|$src1, $src2}",
6179               [(set EFLAGS, (X86ptest VR128:$src1, (v4f32 VR128:$src2)))]>,
6180               OpSize;
6181 def PTESTrm : SS48I<0x17, MRMSrcMem, (outs), (ins VR128:$src1, f128mem:$src2),
6182               "ptest\t{$src2, $src1|$src1, $src2}",
6183               [(set EFLAGS, (X86ptest VR128:$src1, (memopv4f32 addr:$src2)))]>,
6184               OpSize;
6185 }
6186
6187 // The bit test instructions below are AVX only
6188 multiclass avx_bittest<bits<8> opc, string OpcodeStr, RegisterClass RC,
6189                        X86MemOperand x86memop, PatFrag mem_frag, ValueType vt> {
6190   def rr : SS48I<opc, MRMSrcReg, (outs), (ins RC:$src1, RC:$src2),
6191             !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
6192             [(set EFLAGS, (X86testp RC:$src1, (vt RC:$src2)))]>, OpSize, VEX;
6193   def rm : SS48I<opc, MRMSrcMem, (outs), (ins RC:$src1, x86memop:$src2),
6194             !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
6195             [(set EFLAGS, (X86testp RC:$src1, (mem_frag addr:$src2)))]>,
6196             OpSize, VEX;
6197 }
6198
6199 let Defs = [EFLAGS], Predicates = [HasAVX] in {
6200 let ExeDomain = SSEPackedSingle in {
6201 defm VTESTPS  : avx_bittest<0x0E, "vtestps", VR128, f128mem, memopv4f32, v4f32>;
6202 defm VTESTPSY : avx_bittest<0x0E, "vtestps", VR256, f256mem, memopv8f32, v8f32>;
6203 }
6204 let ExeDomain = SSEPackedDouble in {
6205 defm VTESTPD  : avx_bittest<0x0F, "vtestpd", VR128, f128mem, memopv2f64, v2f64>;
6206 defm VTESTPDY : avx_bittest<0x0F, "vtestpd", VR256, f256mem, memopv4f64, v4f64>;
6207 }
6208 }
6209
6210 //===----------------------------------------------------------------------===//
6211 // SSE4.1 - Misc Instructions
6212 //===----------------------------------------------------------------------===//
6213
6214 let Defs = [EFLAGS], Predicates = [HasPOPCNT] in {
6215   def POPCNT16rr : I<0xB8, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src),
6216                      "popcnt{w}\t{$src, $dst|$dst, $src}",
6217                      [(set GR16:$dst, (ctpop GR16:$src)), (implicit EFLAGS)]>,
6218                      OpSize, XS;
6219   def POPCNT16rm : I<0xB8, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
6220                      "popcnt{w}\t{$src, $dst|$dst, $src}",
6221                      [(set GR16:$dst, (ctpop (loadi16 addr:$src))),
6222                       (implicit EFLAGS)]>, OpSize, XS;
6223
6224   def POPCNT32rr : I<0xB8, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src),
6225                      "popcnt{l}\t{$src, $dst|$dst, $src}",
6226                      [(set GR32:$dst, (ctpop GR32:$src)), (implicit EFLAGS)]>,
6227                      XS;
6228   def POPCNT32rm : I<0xB8, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
6229                      "popcnt{l}\t{$src, $dst|$dst, $src}",
6230                      [(set GR32:$dst, (ctpop (loadi32 addr:$src))),
6231                       (implicit EFLAGS)]>, XS;
6232
6233   def POPCNT64rr : RI<0xB8, MRMSrcReg, (outs GR64:$dst), (ins GR64:$src),
6234                       "popcnt{q}\t{$src, $dst|$dst, $src}",
6235                       [(set GR64:$dst, (ctpop GR64:$src)), (implicit EFLAGS)]>,
6236                       XS;
6237   def POPCNT64rm : RI<0xB8, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
6238                       "popcnt{q}\t{$src, $dst|$dst, $src}",
6239                       [(set GR64:$dst, (ctpop (loadi64 addr:$src))),
6240                        (implicit EFLAGS)]>, XS;
6241 }
6242
6243
6244
6245 // SS41I_unop_rm_int_v16 - SSE 4.1 unary operator whose type is v8i16.
6246 multiclass SS41I_unop_rm_int_v16<bits<8> opc, string OpcodeStr,
6247                                  Intrinsic IntId128> {
6248   def rr128 : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
6249                     (ins VR128:$src),
6250                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
6251                     [(set VR128:$dst, (IntId128 VR128:$src))]>, OpSize;
6252   def rm128 : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
6253                      (ins i128mem:$src),
6254                      !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
6255                      [(set VR128:$dst,
6256                        (IntId128
6257                        (bitconvert (memopv8i16 addr:$src))))]>, OpSize;
6258 }
6259
6260 let Predicates = [HasAVX] in
6261 defm VPHMINPOSUW : SS41I_unop_rm_int_v16 <0x41, "vphminposuw",
6262                                          int_x86_sse41_phminposuw>, VEX;
6263 defm PHMINPOSUW : SS41I_unop_rm_int_v16 <0x41, "phminposuw",
6264                                          int_x86_sse41_phminposuw>;
6265
6266 /// SS41I_binop_rm_int - Simple SSE 4.1 binary operator
6267 multiclass SS41I_binop_rm_int<bits<8> opc, string OpcodeStr,
6268                               Intrinsic IntId128, bit Is2Addr = 1> {
6269   let isCommutable = 1 in
6270   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
6271        (ins VR128:$src1, VR128:$src2),
6272        !if(Is2Addr,
6273            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6274            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6275        [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>, OpSize;
6276   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
6277        (ins VR128:$src1, i128mem:$src2),
6278        !if(Is2Addr,
6279            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6280            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6281        [(set VR128:$dst,
6282          (IntId128 VR128:$src1,
6283           (bitconvert (memopv16i8 addr:$src2))))]>, OpSize;
6284 }
6285
6286 /// SS41I_binop_rm_int - Simple SSE 4.1 binary operator
6287 multiclass SS41I_binop_rm_int_y<bits<8> opc, string OpcodeStr,
6288                                 Intrinsic IntId256> {
6289   let isCommutable = 1 in
6290   def Yrr : SS48I<opc, MRMSrcReg, (outs VR256:$dst),
6291        (ins VR256:$src1, VR256:$src2),
6292        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6293        [(set VR256:$dst, (IntId256 VR256:$src1, VR256:$src2))]>, OpSize;
6294   def Yrm : SS48I<opc, MRMSrcMem, (outs VR256:$dst),
6295        (ins VR256:$src1, i256mem:$src2),
6296        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6297        [(set VR256:$dst,
6298          (IntId256 VR256:$src1,
6299           (bitconvert (memopv32i8 addr:$src2))))]>, OpSize;
6300 }
6301
6302 let Predicates = [HasAVX] in {
6303   let isCommutable = 0 in
6304   defm VPACKUSDW : SS41I_binop_rm_int<0x2B, "vpackusdw", int_x86_sse41_packusdw,
6305                                                          0>, VEX_4V;
6306   defm VPCMPEQQ  : SS41I_binop_rm_int<0x29, "vpcmpeqq",  int_x86_sse41_pcmpeqq,
6307                                                          0>, VEX_4V;
6308   defm VPMINSB   : SS41I_binop_rm_int<0x38, "vpminsb",   int_x86_sse41_pminsb,
6309                                                          0>, VEX_4V;
6310   defm VPMINSD   : SS41I_binop_rm_int<0x39, "vpminsd",   int_x86_sse41_pminsd,
6311                                                          0>, VEX_4V;
6312   defm VPMINUD   : SS41I_binop_rm_int<0x3B, "vpminud",   int_x86_sse41_pminud,
6313                                                          0>, VEX_4V;
6314   defm VPMINUW   : SS41I_binop_rm_int<0x3A, "vpminuw",   int_x86_sse41_pminuw,
6315                                                          0>, VEX_4V;
6316   defm VPMAXSB   : SS41I_binop_rm_int<0x3C, "vpmaxsb",   int_x86_sse41_pmaxsb,
6317                                                          0>, VEX_4V;
6318   defm VPMAXSD   : SS41I_binop_rm_int<0x3D, "vpmaxsd",   int_x86_sse41_pmaxsd,
6319                                                          0>, VEX_4V;
6320   defm VPMAXUD   : SS41I_binop_rm_int<0x3F, "vpmaxud",   int_x86_sse41_pmaxud,
6321                                                          0>, VEX_4V;
6322   defm VPMAXUW   : SS41I_binop_rm_int<0x3E, "vpmaxuw",   int_x86_sse41_pmaxuw,
6323                                                          0>, VEX_4V;
6324   defm VPMULDQ   : SS41I_binop_rm_int<0x28, "vpmuldq",   int_x86_sse41_pmuldq,
6325                                                          0>, VEX_4V;
6326
6327   def : Pat<(v2i64 (X86pcmpeqq VR128:$src1, VR128:$src2)),
6328             (VPCMPEQQrr VR128:$src1, VR128:$src2)>;
6329   def : Pat<(v2i64 (X86pcmpeqq VR128:$src1, (memop addr:$src2))),
6330             (VPCMPEQQrm VR128:$src1, addr:$src2)>;
6331 }
6332
6333 let Predicates = [HasAVX2] in {
6334   let isCommutable = 0 in
6335   defm VPACKUSDW : SS41I_binop_rm_int_y<0x2B, "vpackusdw",
6336                                         int_x86_avx2_packusdw>, VEX_4V;
6337   defm VPCMPEQQ  : SS41I_binop_rm_int_y<0x29, "vpcmpeqq",
6338                                         int_x86_avx2_pcmpeq_q>, VEX_4V;
6339   defm VPMINSB   : SS41I_binop_rm_int_y<0x38, "vpminsb",
6340                                         int_x86_avx2_pmins_b>, VEX_4V;
6341   defm VPMINSD   : SS41I_binop_rm_int_y<0x39, "vpminsd",
6342                                         int_x86_avx2_pmins_d>, VEX_4V;
6343   defm VPMINUD   : SS41I_binop_rm_int_y<0x3B, "vpminud",
6344                                         int_x86_avx2_pminu_d>, VEX_4V;
6345   defm VPMINUW   : SS41I_binop_rm_int_y<0x3A, "vpminuw",
6346                                         int_x86_avx2_pminu_w>, VEX_4V;
6347   defm VPMAXSB   : SS41I_binop_rm_int_y<0x3C, "vpmaxsb",
6348                                         int_x86_avx2_pmaxs_b>, VEX_4V;
6349   defm VPMAXSD   : SS41I_binop_rm_int_y<0x3D, "vpmaxsd",
6350                                         int_x86_avx2_pmaxs_d>, VEX_4V;
6351   defm VPMAXUD   : SS41I_binop_rm_int_y<0x3F, "vpmaxud",
6352                                         int_x86_avx2_pmaxu_d>, VEX_4V;
6353   defm VPMAXUW   : SS41I_binop_rm_int_y<0x3E, "vpmaxuw",
6354                                         int_x86_avx2_pmaxu_w>, VEX_4V;
6355   defm VPMULDQ   : SS41I_binop_rm_int_y<0x28, "vpmuldq",
6356                                         int_x86_avx2_pmul_dq>, VEX_4V;
6357
6358   def : Pat<(v4i64 (X86pcmpeqq VR256:$src1, VR256:$src2)),
6359             (VPCMPEQQYrr VR256:$src1, VR256:$src2)>;
6360   def : Pat<(v4i64 (X86pcmpeqq VR256:$src1, (memop addr:$src2))),
6361             (VPCMPEQQYrm VR256:$src1, addr:$src2)>;
6362 }
6363
6364 let Constraints = "$src1 = $dst" in {
6365   let isCommutable = 0 in
6366   defm PACKUSDW : SS41I_binop_rm_int<0x2B, "packusdw", int_x86_sse41_packusdw>;
6367   defm PCMPEQQ  : SS41I_binop_rm_int<0x29, "pcmpeqq",  int_x86_sse41_pcmpeqq>;
6368   defm PMINSB   : SS41I_binop_rm_int<0x38, "pminsb",   int_x86_sse41_pminsb>;
6369   defm PMINSD   : SS41I_binop_rm_int<0x39, "pminsd",   int_x86_sse41_pminsd>;
6370   defm PMINUD   : SS41I_binop_rm_int<0x3B, "pminud",   int_x86_sse41_pminud>;
6371   defm PMINUW   : SS41I_binop_rm_int<0x3A, "pminuw",   int_x86_sse41_pminuw>;
6372   defm PMAXSB   : SS41I_binop_rm_int<0x3C, "pmaxsb",   int_x86_sse41_pmaxsb>;
6373   defm PMAXSD   : SS41I_binop_rm_int<0x3D, "pmaxsd",   int_x86_sse41_pmaxsd>;
6374   defm PMAXUD   : SS41I_binop_rm_int<0x3F, "pmaxud",   int_x86_sse41_pmaxud>;
6375   defm PMAXUW   : SS41I_binop_rm_int<0x3E, "pmaxuw",   int_x86_sse41_pmaxuw>;
6376   defm PMULDQ   : SS41I_binop_rm_int<0x28, "pmuldq",   int_x86_sse41_pmuldq>;
6377 }
6378
6379 let Predicates = [HasSSE41] in {
6380   def : Pat<(v2i64 (X86pcmpeqq VR128:$src1, VR128:$src2)),
6381             (PCMPEQQrr VR128:$src1, VR128:$src2)>;
6382   def : Pat<(v2i64 (X86pcmpeqq VR128:$src1, (memop addr:$src2))),
6383             (PCMPEQQrm VR128:$src1, addr:$src2)>;
6384 }
6385
6386 /// SS48I_binop_rm - Simple SSE41 binary operator.
6387 multiclass SS48I_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
6388                           ValueType OpVT, bit Is2Addr = 1> {
6389   let isCommutable = 1 in
6390   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
6391        (ins VR128:$src1, VR128:$src2),
6392        !if(Is2Addr,
6393            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6394            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6395        [(set VR128:$dst, (OpVT (OpNode VR128:$src1, VR128:$src2)))]>,
6396        OpSize;
6397   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
6398        (ins VR128:$src1, i128mem:$src2),
6399        !if(Is2Addr,
6400            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6401            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6402        [(set VR128:$dst, (OpNode VR128:$src1,
6403                                   (bc_v4i32 (memopv2i64 addr:$src2))))]>,
6404        OpSize;
6405 }
6406
6407 /// SS48I_binop_rm - Simple SSE41 binary operator.
6408 multiclass SS48I_binop_rm_y<bits<8> opc, string OpcodeStr, SDNode OpNode,
6409                             ValueType OpVT> {
6410   let isCommutable = 1 in
6411   def Yrr : SS48I<opc, MRMSrcReg, (outs VR256:$dst),
6412        (ins VR256:$src1, VR256:$src2),
6413        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6414        [(set VR256:$dst, (OpVT (OpNode VR256:$src1, VR256:$src2)))]>,
6415        OpSize;
6416   def Yrm : SS48I<opc, MRMSrcMem, (outs VR256:$dst),
6417        (ins VR256:$src1, i256mem:$src2),
6418        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6419        [(set VR256:$dst, (OpNode VR256:$src1,
6420                                   (bc_v8i32 (memopv4i64 addr:$src2))))]>,
6421        OpSize;
6422 }
6423
6424 let Predicates = [HasAVX] in
6425   defm VPMULLD : SS48I_binop_rm<0x40, "vpmulld", mul, v4i32, 0>, VEX_4V;
6426 let Predicates = [HasAVX2] in
6427   defm VPMULLD : SS48I_binop_rm_y<0x40, "vpmulld", mul, v8i32>, VEX_4V;
6428 let Constraints = "$src1 = $dst" in
6429   defm PMULLD : SS48I_binop_rm<0x40, "pmulld", mul, v4i32>;
6430
6431 /// SS41I_binop_rmi_int - SSE 4.1 binary operator with 8-bit immediate
6432 multiclass SS41I_binop_rmi_int<bits<8> opc, string OpcodeStr,
6433                  Intrinsic IntId, RegisterClass RC, PatFrag memop_frag,
6434                  X86MemOperand x86memop, bit Is2Addr = 1> {
6435   let isCommutable = 1 in
6436   def rri : SS4AIi8<opc, MRMSrcReg, (outs RC:$dst),
6437         (ins RC:$src1, RC:$src2, u32u8imm:$src3),
6438         !if(Is2Addr,
6439             !strconcat(OpcodeStr,
6440                 "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6441             !strconcat(OpcodeStr,
6442                 "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6443         [(set RC:$dst, (IntId RC:$src1, RC:$src2, imm:$src3))]>,
6444         OpSize;
6445   def rmi : SS4AIi8<opc, MRMSrcMem, (outs RC:$dst),
6446         (ins RC:$src1, x86memop:$src2, u32u8imm:$src3),
6447         !if(Is2Addr,
6448             !strconcat(OpcodeStr,
6449                 "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6450             !strconcat(OpcodeStr,
6451                 "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6452         [(set RC:$dst,
6453           (IntId RC:$src1,
6454            (bitconvert (memop_frag addr:$src2)), imm:$src3))]>,
6455         OpSize;
6456 }
6457
6458 let Predicates = [HasAVX] in {
6459   let isCommutable = 0 in {
6460     let ExeDomain = SSEPackedSingle in {
6461     defm VBLENDPS : SS41I_binop_rmi_int<0x0C, "vblendps", int_x86_sse41_blendps,
6462                                         VR128, memopv16i8, i128mem, 0>, VEX_4V;
6463     defm VBLENDPSY : SS41I_binop_rmi_int<0x0C, "vblendps",
6464               int_x86_avx_blend_ps_256, VR256, memopv32i8, i256mem, 0>, VEX_4V;
6465     }
6466     let ExeDomain = SSEPackedDouble in {
6467     defm VBLENDPD : SS41I_binop_rmi_int<0x0D, "vblendpd", int_x86_sse41_blendpd,
6468                                         VR128, memopv16i8, i128mem, 0>, VEX_4V;
6469     defm VBLENDPDY : SS41I_binop_rmi_int<0x0D, "vblendpd",
6470               int_x86_avx_blend_pd_256, VR256, memopv32i8, i256mem, 0>, VEX_4V;
6471     }
6472   defm VPBLENDW : SS41I_binop_rmi_int<0x0E, "vpblendw", int_x86_sse41_pblendw,
6473                                       VR128, memopv16i8, i128mem, 0>, VEX_4V;
6474   defm VMPSADBW : SS41I_binop_rmi_int<0x42, "vmpsadbw", int_x86_sse41_mpsadbw,
6475                                       VR128, memopv16i8, i128mem, 0>, VEX_4V;
6476   }
6477   let ExeDomain = SSEPackedSingle in
6478   defm VDPPS : SS41I_binop_rmi_int<0x40, "vdpps", int_x86_sse41_dpps,
6479                                    VR128, memopv16i8, i128mem, 0>, VEX_4V;
6480   let ExeDomain = SSEPackedDouble in
6481   defm VDPPD : SS41I_binop_rmi_int<0x41, "vdppd", int_x86_sse41_dppd,
6482                                    VR128, memopv16i8, i128mem, 0>, VEX_4V;
6483   let ExeDomain = SSEPackedSingle in
6484   defm VDPPSY : SS41I_binop_rmi_int<0x40, "vdpps", int_x86_avx_dp_ps_256,
6485                                    VR256, memopv32i8, i256mem, 0>, VEX_4V;
6486 }
6487
6488 let Predicates = [HasAVX2] in {
6489   let isCommutable = 0 in {
6490   defm VPBLENDWY : SS41I_binop_rmi_int<0x0E, "vpblendw", int_x86_avx2_pblendw,
6491                                        VR256, memopv32i8, i256mem, 0>, VEX_4V;
6492   defm VMPSADBWY : SS41I_binop_rmi_int<0x42, "vmpsadbw", int_x86_avx2_mpsadbw,
6493                                        VR256, memopv32i8, i256mem, 0>, VEX_4V;
6494   }
6495 }
6496
6497 let Constraints = "$src1 = $dst" in {
6498   let isCommutable = 0 in {
6499   let ExeDomain = SSEPackedSingle in
6500   defm BLENDPS : SS41I_binop_rmi_int<0x0C, "blendps", int_x86_sse41_blendps,
6501                                      VR128, memopv16i8, i128mem>;
6502   let ExeDomain = SSEPackedDouble in
6503   defm BLENDPD : SS41I_binop_rmi_int<0x0D, "blendpd", int_x86_sse41_blendpd,
6504                                      VR128, memopv16i8, i128mem>;
6505   defm PBLENDW : SS41I_binop_rmi_int<0x0E, "pblendw", int_x86_sse41_pblendw,
6506                                      VR128, memopv16i8, i128mem>;
6507   defm MPSADBW : SS41I_binop_rmi_int<0x42, "mpsadbw", int_x86_sse41_mpsadbw,
6508                                      VR128, memopv16i8, i128mem>;
6509   }
6510   let ExeDomain = SSEPackedSingle in
6511   defm DPPS : SS41I_binop_rmi_int<0x40, "dpps", int_x86_sse41_dpps,
6512                                   VR128, memopv16i8, i128mem>;
6513   let ExeDomain = SSEPackedDouble in
6514   defm DPPD : SS41I_binop_rmi_int<0x41, "dppd", int_x86_sse41_dppd,
6515                                   VR128, memopv16i8, i128mem>;
6516 }
6517
6518 /// SS41I_quaternary_int_avx - AVX SSE 4.1 with 4 operators
6519 multiclass SS41I_quaternary_int_avx<bits<8> opc, string OpcodeStr,
6520                                     RegisterClass RC, X86MemOperand x86memop,
6521                                     PatFrag mem_frag, Intrinsic IntId> {
6522   def rr : I<opc, MRMSrcReg, (outs RC:$dst),
6523                   (ins RC:$src1, RC:$src2, RC:$src3),
6524                   !strconcat(OpcodeStr,
6525                     "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
6526                   [(set RC:$dst, (IntId RC:$src1, RC:$src2, RC:$src3))],
6527                   SSEPackedInt>, OpSize, TA, VEX_4V, VEX_I8IMM;
6528
6529   def rm : I<opc, MRMSrcMem, (outs RC:$dst),
6530                   (ins RC:$src1, x86memop:$src2, RC:$src3),
6531                   !strconcat(OpcodeStr,
6532                     "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
6533                   [(set RC:$dst,
6534                         (IntId RC:$src1, (bitconvert (mem_frag addr:$src2)),
6535                                RC:$src3))],
6536                   SSEPackedInt>, OpSize, TA, VEX_4V, VEX_I8IMM;
6537 }
6538
6539 let Predicates = [HasAVX] in {
6540 let ExeDomain = SSEPackedDouble in {
6541 defm VBLENDVPD  : SS41I_quaternary_int_avx<0x4B, "vblendvpd", VR128, i128mem,
6542                                            memopv16i8, int_x86_sse41_blendvpd>;
6543 defm VBLENDVPDY : SS41I_quaternary_int_avx<0x4B, "vblendvpd", VR256, i256mem,
6544                                          memopv32i8, int_x86_avx_blendv_pd_256>;
6545 } // ExeDomain = SSEPackedDouble
6546 let ExeDomain = SSEPackedSingle in {
6547 defm VBLENDVPS  : SS41I_quaternary_int_avx<0x4A, "vblendvps", VR128, i128mem,
6548                                            memopv16i8, int_x86_sse41_blendvps>;
6549 defm VBLENDVPSY : SS41I_quaternary_int_avx<0x4A, "vblendvps", VR256, i256mem,
6550                                          memopv32i8, int_x86_avx_blendv_ps_256>;
6551 } // ExeDomain = SSEPackedSingle
6552 defm VPBLENDVB  : SS41I_quaternary_int_avx<0x4C, "vpblendvb", VR128, i128mem,
6553                                            memopv16i8, int_x86_sse41_pblendvb>;
6554 }
6555
6556 let Predicates = [HasAVX2] in {
6557 defm VPBLENDVBY : SS41I_quaternary_int_avx<0x4C, "vpblendvb", VR256, i256mem,
6558                                            memopv32i8, int_x86_avx2_pblendvb>;
6559 }
6560
6561 let Predicates = [HasAVX] in {
6562   def : Pat<(v16i8 (vselect (v16i8 VR128:$mask), (v16i8 VR128:$src1),
6563                             (v16i8 VR128:$src2))),
6564             (VPBLENDVBrr VR128:$src2, VR128:$src1, VR128:$mask)>;
6565   def : Pat<(v4i32 (vselect (v4i32 VR128:$mask), (v4i32 VR128:$src1),
6566                             (v4i32 VR128:$src2))),
6567             (VBLENDVPSrr VR128:$src2, VR128:$src1, VR128:$mask)>;
6568   def : Pat<(v4f32 (vselect (v4i32 VR128:$mask), (v4f32 VR128:$src1),
6569                             (v4f32 VR128:$src2))),
6570             (VBLENDVPSrr VR128:$src2, VR128:$src1, VR128:$mask)>;
6571   def : Pat<(v2i64 (vselect (v2i64 VR128:$mask), (v2i64 VR128:$src1),
6572                             (v2i64 VR128:$src2))),
6573             (VBLENDVPDrr VR128:$src2, VR128:$src1, VR128:$mask)>;
6574   def : Pat<(v2f64 (vselect (v2i64 VR128:$mask), (v2f64 VR128:$src1),
6575                             (v2f64 VR128:$src2))),
6576             (VBLENDVPDrr VR128:$src2, VR128:$src1, VR128:$mask)>;
6577   def : Pat<(v8i32 (vselect (v8i32 VR256:$mask), (v8i32 VR256:$src1),
6578                             (v8i32 VR256:$src2))),
6579             (VBLENDVPSYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
6580   def : Pat<(v8f32 (vselect (v8i32 VR256:$mask), (v8f32 VR256:$src1),
6581                             (v8f32 VR256:$src2))),
6582             (VBLENDVPSYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
6583   def : Pat<(v4i64 (vselect (v4i64 VR256:$mask), (v4i64 VR256:$src1),
6584                             (v4i64 VR256:$src2))),
6585             (VBLENDVPDYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
6586   def : Pat<(v4f64 (vselect (v4i64 VR256:$mask), (v4f64 VR256:$src1),
6587                             (v4f64 VR256:$src2))),
6588             (VBLENDVPDYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
6589 }
6590
6591 let Predicates = [HasAVX2] in {
6592   def : Pat<(v32i8 (vselect (v32i8 VR256:$mask), (v32i8 VR256:$src1),
6593                             (v32i8 VR256:$src2))),
6594             (VPBLENDVBYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
6595 }
6596
6597 /// SS41I_ternary_int - SSE 4.1 ternary operator
6598 let Uses = [XMM0], Constraints = "$src1 = $dst" in {
6599   multiclass SS41I_ternary_int<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
6600     def rr0 : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
6601                     (ins VR128:$src1, VR128:$src2),
6602                     !strconcat(OpcodeStr,
6603                      "\t{$src2, $dst|$dst, $src2}"),
6604                     [(set VR128:$dst, (IntId VR128:$src1, VR128:$src2, XMM0))]>,
6605                     OpSize;
6606
6607     def rm0 : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
6608                     (ins VR128:$src1, i128mem:$src2),
6609                     !strconcat(OpcodeStr,
6610                      "\t{$src2, $dst|$dst, $src2}"),
6611                     [(set VR128:$dst,
6612                       (IntId VR128:$src1,
6613                        (bitconvert (memopv16i8 addr:$src2)), XMM0))]>, OpSize;
6614   }
6615 }
6616
6617 let ExeDomain = SSEPackedDouble in
6618 defm BLENDVPD : SS41I_ternary_int<0x15, "blendvpd", int_x86_sse41_blendvpd>;
6619 let ExeDomain = SSEPackedSingle in
6620 defm BLENDVPS : SS41I_ternary_int<0x14, "blendvps", int_x86_sse41_blendvps>;
6621 defm PBLENDVB : SS41I_ternary_int<0x10, "pblendvb", int_x86_sse41_pblendvb>;
6622
6623 let Predicates = [HasSSE41] in {
6624   def : Pat<(v16i8 (vselect (v16i8 XMM0), (v16i8 VR128:$src1),
6625                             (v16i8 VR128:$src2))),
6626             (PBLENDVBrr0 VR128:$src2, VR128:$src1)>;
6627   def : Pat<(v4i32 (vselect (v4i32 XMM0), (v4i32 VR128:$src1),
6628                             (v4i32 VR128:$src2))),
6629             (BLENDVPSrr0 VR128:$src2, VR128:$src1)>;
6630   def : Pat<(v4f32 (vselect (v4i32 XMM0), (v4f32 VR128:$src1),
6631                             (v4f32 VR128:$src2))),
6632             (BLENDVPSrr0 VR128:$src2, VR128:$src1)>;
6633   def : Pat<(v2i64 (vselect (v2i64 XMM0), (v2i64 VR128:$src1),
6634                             (v2i64 VR128:$src2))),
6635             (BLENDVPDrr0 VR128:$src2, VR128:$src1)>;
6636   def : Pat<(v2f64 (vselect (v2i64 XMM0), (v2f64 VR128:$src1),
6637                             (v2f64 VR128:$src2))),
6638             (BLENDVPDrr0 VR128:$src2, VR128:$src1)>;
6639 }
6640
6641 let Predicates = [HasAVX] in
6642 def VMOVNTDQArm : SS48I<0x2A, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
6643                        "vmovntdqa\t{$src, $dst|$dst, $src}",
6644                        [(set VR128:$dst, (int_x86_sse41_movntdqa addr:$src))]>,
6645                        OpSize, VEX;
6646 let Predicates = [HasAVX2] in
6647 def VMOVNTDQAYrm : SS48I<0x2A, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
6648                          "vmovntdqa\t{$src, $dst|$dst, $src}",
6649                          [(set VR256:$dst, (int_x86_avx2_movntdqa addr:$src))]>,
6650                          OpSize, VEX;
6651 def MOVNTDQArm : SS48I<0x2A, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
6652                        "movntdqa\t{$src, $dst|$dst, $src}",
6653                        [(set VR128:$dst, (int_x86_sse41_movntdqa addr:$src))]>,
6654                        OpSize;
6655
6656 //===----------------------------------------------------------------------===//
6657 // SSE4.2 - Compare Instructions
6658 //===----------------------------------------------------------------------===//
6659
6660 /// SS42I_binop_rm_int - Simple SSE 4.2 binary operator
6661 multiclass SS42I_binop_rm_int<bits<8> opc, string OpcodeStr,
6662                               Intrinsic IntId128, bit Is2Addr = 1> {
6663   def rr : SS428I<opc, MRMSrcReg, (outs VR128:$dst),
6664        (ins VR128:$src1, VR128:$src2),
6665        !if(Is2Addr,
6666            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6667            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6668        [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
6669        OpSize;
6670   def rm : SS428I<opc, MRMSrcMem, (outs VR128:$dst),
6671        (ins VR128:$src1, i128mem:$src2),
6672        !if(Is2Addr,
6673            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6674            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6675        [(set VR128:$dst,
6676          (IntId128 VR128:$src1,
6677           (bitconvert (memopv16i8 addr:$src2))))]>, OpSize;
6678 }
6679
6680 /// SS42I_binop_rm_int - Simple SSE 4.2 binary operator
6681 multiclass SS42I_binop_rm_int_y<bits<8> opc, string OpcodeStr,
6682                                 Intrinsic IntId256> {
6683   def Yrr : SS428I<opc, MRMSrcReg, (outs VR256:$dst),
6684        (ins VR256:$src1, VR256:$src2),
6685        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6686        [(set VR256:$dst, (IntId256 VR256:$src1, VR256:$src2))]>,
6687        OpSize;
6688   def Yrm : SS428I<opc, MRMSrcMem, (outs VR256:$dst),
6689        (ins VR256:$src1, i256mem:$src2),
6690        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6691        [(set VR256:$dst,
6692          (IntId256 VR256:$src1,
6693           (bitconvert (memopv32i8 addr:$src2))))]>, OpSize;
6694 }
6695
6696 let Predicates = [HasAVX] in {
6697   defm VPCMPGTQ : SS42I_binop_rm_int<0x37, "vpcmpgtq", int_x86_sse42_pcmpgtq,
6698                                      0>, VEX_4V;
6699
6700   def : Pat<(v2i64 (X86pcmpgtq VR128:$src1, VR128:$src2)),
6701             (VPCMPGTQrr VR128:$src1, VR128:$src2)>;
6702   def : Pat<(v2i64 (X86pcmpgtq VR128:$src1, (memop addr:$src2))),
6703             (VPCMPGTQrm VR128:$src1, addr:$src2)>;
6704 }
6705
6706 let Predicates = [HasAVX2] in {
6707   defm VPCMPGTQ : SS42I_binop_rm_int_y<0x37, "vpcmpgtq", int_x86_avx2_pcmpgt_q>,
6708                                        VEX_4V;
6709
6710   def : Pat<(v4i64 (X86pcmpgtq VR256:$src1, VR256:$src2)),
6711             (VPCMPGTQYrr VR256:$src1, VR256:$src2)>;
6712   def : Pat<(v4i64 (X86pcmpgtq VR256:$src1, (memop addr:$src2))),
6713             (VPCMPGTQYrm VR256:$src1, addr:$src2)>;
6714 }
6715
6716 let Constraints = "$src1 = $dst" in
6717   defm PCMPGTQ : SS42I_binop_rm_int<0x37, "pcmpgtq", int_x86_sse42_pcmpgtq>;
6718
6719 let Predicates = [HasSSE42] in {
6720   def : Pat<(v2i64 (X86pcmpgtq VR128:$src1, VR128:$src2)),
6721             (PCMPGTQrr VR128:$src1, VR128:$src2)>;
6722   def : Pat<(v2i64 (X86pcmpgtq VR128:$src1, (memop addr:$src2))),
6723             (PCMPGTQrm VR128:$src1, addr:$src2)>;
6724 }
6725
6726 //===----------------------------------------------------------------------===//
6727 // SSE4.2 - String/text Processing Instructions
6728 //===----------------------------------------------------------------------===//
6729
6730 // Packed Compare Implicit Length Strings, Return Mask
6731 multiclass pseudo_pcmpistrm<string asm> {
6732   def REG : PseudoI<(outs VR128:$dst),
6733                     (ins VR128:$src1, VR128:$src2, i8imm:$src3),
6734     [(set VR128:$dst, (int_x86_sse42_pcmpistrm128 VR128:$src1, VR128:$src2,
6735                                                   imm:$src3))]>;
6736   def MEM : PseudoI<(outs VR128:$dst),
6737                     (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
6738     [(set VR128:$dst, (int_x86_sse42_pcmpistrm128
6739                        VR128:$src1, (load addr:$src2), imm:$src3))]>;
6740 }
6741
6742 let Defs = [EFLAGS], usesCustomInserter = 1 in {
6743   defm PCMPISTRM128 : pseudo_pcmpistrm<"#PCMPISTRM128">, Requires<[HasSSE42]>;
6744   defm VPCMPISTRM128 : pseudo_pcmpistrm<"#VPCMPISTRM128">, Requires<[HasAVX]>;
6745 }
6746
6747 let Defs = [XMM0, EFLAGS], neverHasSideEffects = 1, Predicates = [HasAVX] in {
6748   def VPCMPISTRM128rr : SS42AI<0x62, MRMSrcReg, (outs),
6749       (ins VR128:$src1, VR128:$src2, i8imm:$src3),
6750       "vpcmpistrm\t{$src3, $src2, $src1|$src1, $src2, $src3}", []>, OpSize, VEX;
6751   let mayLoad = 1 in
6752   def VPCMPISTRM128rm : SS42AI<0x62, MRMSrcMem, (outs),
6753       (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
6754       "vpcmpistrm\t{$src3, $src2, $src1|$src1, $src2, $src3}", []>, OpSize, VEX;
6755 }
6756
6757 let Defs = [XMM0, EFLAGS], neverHasSideEffects = 1 in {
6758   def PCMPISTRM128rr : SS42AI<0x62, MRMSrcReg, (outs),
6759       (ins VR128:$src1, VR128:$src2, i8imm:$src3),
6760       "pcmpistrm\t{$src3, $src2, $src1|$src1, $src2, $src3}", []>, OpSize;
6761   let mayLoad = 1 in
6762   def PCMPISTRM128rm : SS42AI<0x62, MRMSrcMem, (outs),
6763       (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
6764       "pcmpistrm\t{$src3, $src2, $src1|$src1, $src2, $src3}", []>, OpSize;
6765 }
6766
6767 // Packed Compare Explicit Length Strings, Return Mask
6768 multiclass pseudo_pcmpestrm<string asm> {
6769   def REG : PseudoI<(outs VR128:$dst),
6770                     (ins VR128:$src1, VR128:$src3, i8imm:$src5),
6771     [(set VR128:$dst, (int_x86_sse42_pcmpestrm128
6772                        VR128:$src1, EAX, VR128:$src3, EDX, imm:$src5))]>;
6773   def MEM : PseudoI<(outs VR128:$dst),
6774                     (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
6775     [(set VR128:$dst, (int_x86_sse42_pcmpestrm128
6776                        VR128:$src1, EAX, (load addr:$src3), EDX, imm:$src5))]>;
6777 }
6778
6779 let Defs = [EFLAGS], Uses = [EAX, EDX], usesCustomInserter = 1 in {
6780   defm PCMPESTRM128 : pseudo_pcmpestrm<"#PCMPESTRM128">, Requires<[HasSSE42]>;
6781   defm VPCMPESTRM128 : pseudo_pcmpestrm<"#VPCMPESTRM128">, Requires<[HasAVX]>;
6782 }
6783
6784 let Predicates = [HasAVX],
6785     Defs = [XMM0, EFLAGS], Uses = [EAX, EDX], neverHasSideEffects = 1 in {
6786   def VPCMPESTRM128rr : SS42AI<0x60, MRMSrcReg, (outs),
6787       (ins VR128:$src1, VR128:$src3, i8imm:$src5),
6788       "vpcmpestrm\t{$src5, $src3, $src1|$src1, $src3, $src5}", []>, OpSize, VEX;
6789   let mayLoad = 1 in
6790   def VPCMPESTRM128rm : SS42AI<0x60, MRMSrcMem, (outs),
6791       (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
6792       "vpcmpestrm\t{$src5, $src3, $src1|$src1, $src3, $src5}", []>, OpSize, VEX;
6793 }
6794
6795 let Defs = [XMM0, EFLAGS], Uses = [EAX, EDX], neverHasSideEffects = 1 in {
6796   def PCMPESTRM128rr : SS42AI<0x60, MRMSrcReg, (outs),
6797       (ins VR128:$src1, VR128:$src3, i8imm:$src5),
6798       "pcmpestrm\t{$src5, $src3, $src1|$src1, $src3, $src5}", []>, OpSize;
6799   let mayLoad = 1 in
6800   def PCMPESTRM128rm : SS42AI<0x60, MRMSrcMem, (outs),
6801       (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
6802       "pcmpestrm\t{$src5, $src3, $src1|$src1, $src3, $src5}", []>, OpSize;
6803 }
6804
6805 // Packed Compare Implicit Length Strings, Return Index
6806 let Defs = [ECX, EFLAGS] in {
6807   multiclass SS42AI_pcmpistri<Intrinsic IntId128, string asm = "pcmpistri"> {
6808     def rr : SS42AI<0x63, MRMSrcReg, (outs),
6809       (ins VR128:$src1, VR128:$src2, i8imm:$src3),
6810       !strconcat(asm, "\t{$src3, $src2, $src1|$src1, $src2, $src3}"),
6811       [(set ECX, (IntId128 VR128:$src1, VR128:$src2, imm:$src3)),
6812        (implicit EFLAGS)]>, OpSize;
6813     def rm : SS42AI<0x63, MRMSrcMem, (outs),
6814       (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
6815       !strconcat(asm, "\t{$src3, $src2, $src1|$src1, $src2, $src3}"),
6816       [(set ECX, (IntId128 VR128:$src1, (load addr:$src2), imm:$src3)),
6817        (implicit EFLAGS)]>, OpSize;
6818   }
6819 }
6820
6821 let Predicates = [HasAVX] in {
6822 defm VPCMPISTRI  : SS42AI_pcmpistri<int_x86_sse42_pcmpistri128, "vpcmpistri">,
6823                                     VEX;
6824 defm VPCMPISTRIA : SS42AI_pcmpistri<int_x86_sse42_pcmpistria128, "vpcmpistri">,
6825                                     VEX;
6826 defm VPCMPISTRIC : SS42AI_pcmpistri<int_x86_sse42_pcmpistric128, "vpcmpistri">,
6827                                     VEX;
6828 defm VPCMPISTRIO : SS42AI_pcmpistri<int_x86_sse42_pcmpistrio128, "vpcmpistri">,
6829                                     VEX;
6830 defm VPCMPISTRIS : SS42AI_pcmpistri<int_x86_sse42_pcmpistris128, "vpcmpistri">,
6831                                     VEX;
6832 defm VPCMPISTRIZ : SS42AI_pcmpistri<int_x86_sse42_pcmpistriz128, "vpcmpistri">,
6833                                     VEX;
6834 }
6835
6836 defm PCMPISTRI  : SS42AI_pcmpistri<int_x86_sse42_pcmpistri128>;
6837 defm PCMPISTRIA : SS42AI_pcmpistri<int_x86_sse42_pcmpistria128>;
6838 defm PCMPISTRIC : SS42AI_pcmpistri<int_x86_sse42_pcmpistric128>;
6839 defm PCMPISTRIO : SS42AI_pcmpistri<int_x86_sse42_pcmpistrio128>;
6840 defm PCMPISTRIS : SS42AI_pcmpistri<int_x86_sse42_pcmpistris128>;
6841 defm PCMPISTRIZ : SS42AI_pcmpistri<int_x86_sse42_pcmpistriz128>;
6842
6843 // Packed Compare Explicit Length Strings, Return Index
6844 let Defs = [ECX, EFLAGS], Uses = [EAX, EDX] in {
6845   multiclass SS42AI_pcmpestri<Intrinsic IntId128, string asm = "pcmpestri"> {
6846     def rr : SS42AI<0x61, MRMSrcReg, (outs),
6847       (ins VR128:$src1, VR128:$src3, i8imm:$src5),
6848       !strconcat(asm, "\t{$src5, $src3, $src1|$src1, $src3, $src5}"),
6849       [(set ECX, (IntId128 VR128:$src1, EAX, VR128:$src3, EDX, imm:$src5)),
6850        (implicit EFLAGS)]>, OpSize;
6851     def rm : SS42AI<0x61, MRMSrcMem, (outs),
6852       (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
6853       !strconcat(asm, "\t{$src5, $src3, $src1|$src1, $src3, $src5}"),
6854        [(set ECX,
6855              (IntId128 VR128:$src1, EAX, (load addr:$src3), EDX, imm:$src5)),
6856         (implicit EFLAGS)]>, OpSize;
6857   }
6858 }
6859
6860 let Predicates = [HasAVX] in {
6861 defm VPCMPESTRI  : SS42AI_pcmpestri<int_x86_sse42_pcmpestri128, "vpcmpestri">,
6862                                     VEX;
6863 defm VPCMPESTRIA : SS42AI_pcmpestri<int_x86_sse42_pcmpestria128, "vpcmpestri">,
6864                                     VEX;
6865 defm VPCMPESTRIC : SS42AI_pcmpestri<int_x86_sse42_pcmpestric128, "vpcmpestri">,
6866                                     VEX;
6867 defm VPCMPESTRIO : SS42AI_pcmpestri<int_x86_sse42_pcmpestrio128, "vpcmpestri">,
6868                                     VEX;
6869 defm VPCMPESTRIS : SS42AI_pcmpestri<int_x86_sse42_pcmpestris128, "vpcmpestri">,
6870                                     VEX;
6871 defm VPCMPESTRIZ : SS42AI_pcmpestri<int_x86_sse42_pcmpestriz128, "vpcmpestri">,
6872                                     VEX;
6873 }
6874
6875 defm PCMPESTRI  : SS42AI_pcmpestri<int_x86_sse42_pcmpestri128>;
6876 defm PCMPESTRIA : SS42AI_pcmpestri<int_x86_sse42_pcmpestria128>;
6877 defm PCMPESTRIC : SS42AI_pcmpestri<int_x86_sse42_pcmpestric128>;
6878 defm PCMPESTRIO : SS42AI_pcmpestri<int_x86_sse42_pcmpestrio128>;
6879 defm PCMPESTRIS : SS42AI_pcmpestri<int_x86_sse42_pcmpestris128>;
6880 defm PCMPESTRIZ : SS42AI_pcmpestri<int_x86_sse42_pcmpestriz128>;
6881
6882 //===----------------------------------------------------------------------===//
6883 // SSE4.2 - CRC Instructions
6884 //===----------------------------------------------------------------------===//
6885
6886 // No CRC instructions have AVX equivalents
6887
6888 // crc intrinsic instruction
6889 // This set of instructions are only rm, the only difference is the size
6890 // of r and m.
6891 let Constraints = "$src1 = $dst" in {
6892   def CRC32r32m8  : SS42FI<0xF0, MRMSrcMem, (outs GR32:$dst),
6893                       (ins GR32:$src1, i8mem:$src2),
6894                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
6895                        [(set GR32:$dst,
6896                          (int_x86_sse42_crc32_32_8 GR32:$src1,
6897                          (load addr:$src2)))]>;
6898   def CRC32r32r8  : SS42FI<0xF0, MRMSrcReg, (outs GR32:$dst),
6899                       (ins GR32:$src1, GR8:$src2),
6900                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
6901                        [(set GR32:$dst,
6902                          (int_x86_sse42_crc32_32_8 GR32:$src1, GR8:$src2))]>;
6903   def CRC32r32m16  : SS42FI<0xF1, MRMSrcMem, (outs GR32:$dst),
6904                       (ins GR32:$src1, i16mem:$src2),
6905                       "crc32{w} \t{$src2, $src1|$src1, $src2}",
6906                        [(set GR32:$dst,
6907                          (int_x86_sse42_crc32_32_16 GR32:$src1,
6908                          (load addr:$src2)))]>,
6909                          OpSize;
6910   def CRC32r32r16  : SS42FI<0xF1, MRMSrcReg, (outs GR32:$dst),
6911                       (ins GR32:$src1, GR16:$src2),
6912                       "crc32{w} \t{$src2, $src1|$src1, $src2}",
6913                        [(set GR32:$dst,
6914                          (int_x86_sse42_crc32_32_16 GR32:$src1, GR16:$src2))]>,
6915                          OpSize;
6916   def CRC32r32m32  : SS42FI<0xF1, MRMSrcMem, (outs GR32:$dst),
6917                       (ins GR32:$src1, i32mem:$src2),
6918                       "crc32{l} \t{$src2, $src1|$src1, $src2}",
6919                        [(set GR32:$dst,
6920                          (int_x86_sse42_crc32_32_32 GR32:$src1,
6921                          (load addr:$src2)))]>;
6922   def CRC32r32r32  : SS42FI<0xF1, MRMSrcReg, (outs GR32:$dst),
6923                       (ins GR32:$src1, GR32:$src2),
6924                       "crc32{l} \t{$src2, $src1|$src1, $src2}",
6925                        [(set GR32:$dst,
6926                          (int_x86_sse42_crc32_32_32 GR32:$src1, GR32:$src2))]>;
6927   def CRC32r64m8  : SS42FI<0xF0, MRMSrcMem, (outs GR64:$dst),
6928                       (ins GR64:$src1, i8mem:$src2),
6929                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
6930                        [(set GR64:$dst,
6931                          (int_x86_sse42_crc32_64_8 GR64:$src1,
6932                          (load addr:$src2)))]>,
6933                          REX_W;
6934   def CRC32r64r8  : SS42FI<0xF0, MRMSrcReg, (outs GR64:$dst),
6935                       (ins GR64:$src1, GR8:$src2),
6936                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
6937                        [(set GR64:$dst,
6938                          (int_x86_sse42_crc32_64_8 GR64:$src1, GR8:$src2))]>,
6939                          REX_W;
6940   def CRC32r64m64  : SS42FI<0xF1, MRMSrcMem, (outs GR64:$dst),
6941                       (ins GR64:$src1, i64mem:$src2),
6942                       "crc32{q} \t{$src2, $src1|$src1, $src2}",
6943                        [(set GR64:$dst,
6944                          (int_x86_sse42_crc32_64_64 GR64:$src1,
6945                          (load addr:$src2)))]>,
6946                          REX_W;
6947   def CRC32r64r64  : SS42FI<0xF1, MRMSrcReg, (outs GR64:$dst),
6948                       (ins GR64:$src1, GR64:$src2),
6949                       "crc32{q} \t{$src2, $src1|$src1, $src2}",
6950                        [(set GR64:$dst,
6951                          (int_x86_sse42_crc32_64_64 GR64:$src1, GR64:$src2))]>,
6952                          REX_W;
6953 }
6954
6955 //===----------------------------------------------------------------------===//
6956 // AES-NI Instructions
6957 //===----------------------------------------------------------------------===//
6958
6959 multiclass AESI_binop_rm_int<bits<8> opc, string OpcodeStr,
6960                               Intrinsic IntId128, bit Is2Addr = 1> {
6961   def rr : AES8I<opc, MRMSrcReg, (outs VR128:$dst),
6962        (ins VR128:$src1, VR128:$src2),
6963        !if(Is2Addr,
6964            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6965            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6966        [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
6967        OpSize;
6968   def rm : AES8I<opc, MRMSrcMem, (outs VR128:$dst),
6969        (ins VR128:$src1, i128mem:$src2),
6970        !if(Is2Addr,
6971            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6972            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6973        [(set VR128:$dst,
6974          (IntId128 VR128:$src1,
6975           (bitconvert (memopv16i8 addr:$src2))))]>, OpSize;
6976 }
6977
6978 // Perform One Round of an AES Encryption/Decryption Flow
6979 let Predicates = [HasAVX, HasAES] in {
6980   defm VAESENC          : AESI_binop_rm_int<0xDC, "vaesenc",
6981                          int_x86_aesni_aesenc, 0>, VEX_4V;
6982   defm VAESENCLAST      : AESI_binop_rm_int<0xDD, "vaesenclast",
6983                          int_x86_aesni_aesenclast, 0>, VEX_4V;
6984   defm VAESDEC          : AESI_binop_rm_int<0xDE, "vaesdec",
6985                          int_x86_aesni_aesdec, 0>, VEX_4V;
6986   defm VAESDECLAST      : AESI_binop_rm_int<0xDF, "vaesdeclast",
6987                          int_x86_aesni_aesdeclast, 0>, VEX_4V;
6988 }
6989
6990 let Constraints = "$src1 = $dst" in {
6991   defm AESENC          : AESI_binop_rm_int<0xDC, "aesenc",
6992                          int_x86_aesni_aesenc>;
6993   defm AESENCLAST      : AESI_binop_rm_int<0xDD, "aesenclast",
6994                          int_x86_aesni_aesenclast>;
6995   defm AESDEC          : AESI_binop_rm_int<0xDE, "aesdec",
6996                          int_x86_aesni_aesdec>;
6997   defm AESDECLAST      : AESI_binop_rm_int<0xDF, "aesdeclast",
6998                          int_x86_aesni_aesdeclast>;
6999 }
7000
7001 let Predicates = [HasAES] in {
7002   def : Pat<(v2i64 (int_x86_aesni_aesenc VR128:$src1, VR128:$src2)),
7003             (AESENCrr VR128:$src1, VR128:$src2)>;
7004   def : Pat<(v2i64 (int_x86_aesni_aesenc VR128:$src1, (memop addr:$src2))),
7005             (AESENCrm VR128:$src1, addr:$src2)>;
7006   def : Pat<(v2i64 (int_x86_aesni_aesenclast VR128:$src1, VR128:$src2)),
7007             (AESENCLASTrr VR128:$src1, VR128:$src2)>;
7008   def : Pat<(v2i64 (int_x86_aesni_aesenclast VR128:$src1, (memop addr:$src2))),
7009             (AESENCLASTrm VR128:$src1, addr:$src2)>;
7010   def : Pat<(v2i64 (int_x86_aesni_aesdec VR128:$src1, VR128:$src2)),
7011             (AESDECrr VR128:$src1, VR128:$src2)>;
7012   def : Pat<(v2i64 (int_x86_aesni_aesdec VR128:$src1, (memop addr:$src2))),
7013             (AESDECrm VR128:$src1, addr:$src2)>;
7014   def : Pat<(v2i64 (int_x86_aesni_aesdeclast VR128:$src1, VR128:$src2)),
7015             (AESDECLASTrr VR128:$src1, VR128:$src2)>;
7016   def : Pat<(v2i64 (int_x86_aesni_aesdeclast VR128:$src1, (memop addr:$src2))),
7017             (AESDECLASTrm VR128:$src1, addr:$src2)>;
7018 }
7019
7020 let Predicates = [HasAVX, HasAES], AddedComplexity = 20 in {
7021   def : Pat<(v2i64 (int_x86_aesni_aesenc VR128:$src1, VR128:$src2)),
7022             (VAESENCrr VR128:$src1, VR128:$src2)>;
7023   def : Pat<(v2i64 (int_x86_aesni_aesenc VR128:$src1, (memop addr:$src2))),
7024             (VAESENCrm VR128:$src1, addr:$src2)>;
7025   def : Pat<(v2i64 (int_x86_aesni_aesenclast VR128:$src1, VR128:$src2)),
7026             (VAESENCLASTrr VR128:$src1, VR128:$src2)>;
7027   def : Pat<(v2i64 (int_x86_aesni_aesenclast VR128:$src1, (memop addr:$src2))),
7028             (VAESENCLASTrm VR128:$src1, addr:$src2)>;
7029   def : Pat<(v2i64 (int_x86_aesni_aesdec VR128:$src1, VR128:$src2)),
7030             (VAESDECrr VR128:$src1, VR128:$src2)>;
7031   def : Pat<(v2i64 (int_x86_aesni_aesdec VR128:$src1, (memop addr:$src2))),
7032             (VAESDECrm VR128:$src1, addr:$src2)>;
7033   def : Pat<(v2i64 (int_x86_aesni_aesdeclast VR128:$src1, VR128:$src2)),
7034             (VAESDECLASTrr VR128:$src1, VR128:$src2)>;
7035   def : Pat<(v2i64 (int_x86_aesni_aesdeclast VR128:$src1, (memop addr:$src2))),
7036             (VAESDECLASTrm VR128:$src1, addr:$src2)>;
7037 }
7038
7039 // Perform the AES InvMixColumn Transformation
7040 let Predicates = [HasAVX, HasAES] in {
7041   def VAESIMCrr : AES8I<0xDB, MRMSrcReg, (outs VR128:$dst),
7042       (ins VR128:$src1),
7043       "vaesimc\t{$src1, $dst|$dst, $src1}",
7044       [(set VR128:$dst,
7045         (int_x86_aesni_aesimc VR128:$src1))]>,
7046       OpSize, VEX;
7047   def VAESIMCrm : AES8I<0xDB, MRMSrcMem, (outs VR128:$dst),
7048       (ins i128mem:$src1),
7049       "vaesimc\t{$src1, $dst|$dst, $src1}",
7050       [(set VR128:$dst,
7051         (int_x86_aesni_aesimc (bitconvert (memopv2i64 addr:$src1))))]>,
7052       OpSize, VEX;
7053 }
7054 def AESIMCrr : AES8I<0xDB, MRMSrcReg, (outs VR128:$dst),
7055   (ins VR128:$src1),
7056   "aesimc\t{$src1, $dst|$dst, $src1}",
7057   [(set VR128:$dst,
7058     (int_x86_aesni_aesimc VR128:$src1))]>,
7059   OpSize;
7060 def AESIMCrm : AES8I<0xDB, MRMSrcMem, (outs VR128:$dst),
7061   (ins i128mem:$src1),
7062   "aesimc\t{$src1, $dst|$dst, $src1}",
7063   [(set VR128:$dst,
7064     (int_x86_aesni_aesimc (bitconvert (memopv2i64 addr:$src1))))]>,
7065   OpSize;
7066
7067 // AES Round Key Generation Assist
7068 let Predicates = [HasAVX, HasAES] in {
7069   def VAESKEYGENASSIST128rr : AESAI<0xDF, MRMSrcReg, (outs VR128:$dst),
7070       (ins VR128:$src1, i8imm:$src2),
7071       "vaeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7072       [(set VR128:$dst,
7073         (int_x86_aesni_aeskeygenassist VR128:$src1, imm:$src2))]>,
7074       OpSize, VEX;
7075   def VAESKEYGENASSIST128rm : AESAI<0xDF, MRMSrcMem, (outs VR128:$dst),
7076       (ins i128mem:$src1, i8imm:$src2),
7077       "vaeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7078       [(set VR128:$dst,
7079         (int_x86_aesni_aeskeygenassist (bitconvert (memopv2i64 addr:$src1)),
7080                                         imm:$src2))]>,
7081       OpSize, VEX;
7082 }
7083 def AESKEYGENASSIST128rr : AESAI<0xDF, MRMSrcReg, (outs VR128:$dst),
7084   (ins VR128:$src1, i8imm:$src2),
7085   "aeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7086   [(set VR128:$dst,
7087     (int_x86_aesni_aeskeygenassist VR128:$src1, imm:$src2))]>,
7088   OpSize;
7089 def AESKEYGENASSIST128rm : AESAI<0xDF, MRMSrcMem, (outs VR128:$dst),
7090   (ins i128mem:$src1, i8imm:$src2),
7091   "aeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7092   [(set VR128:$dst,
7093     (int_x86_aesni_aeskeygenassist (bitconvert (memopv2i64 addr:$src1)),
7094                                     imm:$src2))]>,
7095   OpSize;
7096
7097 //===----------------------------------------------------------------------===//
7098 // CLMUL Instructions
7099 //===----------------------------------------------------------------------===//
7100
7101 // Carry-less Multiplication instructions
7102 let neverHasSideEffects = 1 in {
7103 let Constraints = "$src1 = $dst" in {
7104 def PCLMULQDQrr : CLMULIi8<0x44, MRMSrcReg, (outs VR128:$dst),
7105            (ins VR128:$src1, VR128:$src2, i8imm:$src3),
7106            "pclmulqdq\t{$src3, $src2, $dst|$dst, $src2, $src3}",
7107            []>;
7108
7109 let mayLoad = 1 in
7110 def PCLMULQDQrm : CLMULIi8<0x44, MRMSrcMem, (outs VR128:$dst),
7111            (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
7112            "pclmulqdq\t{$src3, $src2, $dst|$dst, $src2, $src3}",
7113            []>;
7114 }
7115
7116 // AVX carry-less Multiplication instructions
7117 def VPCLMULQDQrr : AVXCLMULIi8<0x44, MRMSrcReg, (outs VR128:$dst),
7118            (ins VR128:$src1, VR128:$src2, i8imm:$src3),
7119            "vpclmulqdq\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7120            []>;
7121
7122 let mayLoad = 1 in
7123 def VPCLMULQDQrm : AVXCLMULIi8<0x44, MRMSrcMem, (outs VR128:$dst),
7124            (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
7125            "vpclmulqdq\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7126            []>;
7127 }
7128
7129
7130 multiclass pclmul_alias<string asm, int immop> {
7131   def : InstAlias<!strconcat("pclmul", asm,
7132                            "dq {$src, $dst|$dst, $src}"),
7133                   (PCLMULQDQrr VR128:$dst, VR128:$src, immop)>;
7134
7135   def : InstAlias<!strconcat("pclmul", asm,
7136                              "dq {$src, $dst|$dst, $src}"),
7137                   (PCLMULQDQrm VR128:$dst, i128mem:$src, immop)>;
7138
7139   def : InstAlias<!strconcat("vpclmul", asm,
7140                              "dq {$src2, $src1, $dst|$dst, $src1, $src2}"),
7141                   (VPCLMULQDQrr VR128:$dst, VR128:$src1, VR128:$src2, immop)>;
7142
7143   def : InstAlias<!strconcat("vpclmul", asm,
7144                              "dq {$src2, $src1, $dst|$dst, $src1, $src2}"),
7145                   (VPCLMULQDQrm VR128:$dst, VR128:$src1, i128mem:$src2, immop)>;
7146 }
7147 defm : pclmul_alias<"hqhq", 0x11>;
7148 defm : pclmul_alias<"hqlq", 0x01>;
7149 defm : pclmul_alias<"lqhq", 0x10>;
7150 defm : pclmul_alias<"lqlq", 0x00>;
7151
7152 //===----------------------------------------------------------------------===//
7153 // AVX Instructions
7154 //===----------------------------------------------------------------------===//
7155
7156 //===----------------------------------------------------------------------===//
7157 // VBROADCAST - Load from memory and broadcast to all elements of the
7158 //              destination operand
7159 //
7160 class avx_broadcast<bits<8> opc, string OpcodeStr, RegisterClass RC,
7161                     X86MemOperand x86memop, Intrinsic Int> :
7162   AVX8I<opc, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
7163         !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7164         [(set RC:$dst, (Int addr:$src))]>, VEX;
7165
7166 // AVX2 adds register forms
7167 class avx2_broadcast_reg<bits<8> opc, string OpcodeStr, RegisterClass RC,
7168                          Intrinsic Int> :
7169   AVX28I<opc, MRMSrcReg, (outs RC:$dst), (ins VR128:$src),
7170          !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7171          [(set RC:$dst, (Int VR128:$src))]>, VEX;
7172
7173 let ExeDomain = SSEPackedSingle in {
7174   def VBROADCASTSSrm  : avx_broadcast<0x18, "vbroadcastss", VR128, f32mem,
7175                                       int_x86_avx_vbroadcast_ss>;
7176   def VBROADCASTSSYrm : avx_broadcast<0x18, "vbroadcastss", VR256, f32mem,
7177                                       int_x86_avx_vbroadcast_ss_256>;
7178 }
7179 let ExeDomain = SSEPackedDouble in
7180 def VBROADCASTSDrm  : avx_broadcast<0x19, "vbroadcastsd", VR256, f64mem,
7181                                     int_x86_avx_vbroadcast_sd_256>;
7182 def VBROADCASTF128 : avx_broadcast<0x1A, "vbroadcastf128", VR256, f128mem,
7183                                    int_x86_avx_vbroadcastf128_pd_256>;
7184
7185 let ExeDomain = SSEPackedSingle in {
7186   def VBROADCASTSSrr  : avx2_broadcast_reg<0x18, "vbroadcastss", VR128,
7187                                            int_x86_avx2_vbroadcast_ss_ps>;
7188   def VBROADCASTSSYrr : avx2_broadcast_reg<0x18, "vbroadcastss", VR256,
7189                                            int_x86_avx2_vbroadcast_ss_ps_256>;
7190 }
7191 let ExeDomain = SSEPackedDouble in
7192 def VBROADCASTSDrr  : avx2_broadcast_reg<0x19, "vbroadcastsd", VR256,
7193                                          int_x86_avx2_vbroadcast_sd_pd_256>;
7194
7195 let Predicates = [HasAVX2] in
7196 def VBROADCASTI128 : avx_broadcast<0x5A, "vbroadcasti128", VR256, i128mem,
7197                                    int_x86_avx2_vbroadcasti128>;
7198
7199 def : Pat<(int_x86_avx_vbroadcastf128_ps_256 addr:$src),
7200           (VBROADCASTF128 addr:$src)>;
7201
7202
7203 //===----------------------------------------------------------------------===//
7204 // VINSERTF128 - Insert packed floating-point values
7205 //
7206 let neverHasSideEffects = 1 in {
7207 def VINSERTF128rr : AVXAIi8<0x18, MRMSrcReg, (outs VR256:$dst),
7208           (ins VR256:$src1, VR128:$src2, i8imm:$src3),
7209           "vinsertf128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7210           []>, VEX_4V;
7211 let mayLoad = 1 in
7212 def VINSERTF128rm : AVXAIi8<0x18, MRMSrcMem, (outs VR256:$dst),
7213           (ins VR256:$src1, f128mem:$src2, i8imm:$src3),
7214           "vinsertf128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7215           []>, VEX_4V;
7216 }
7217
7218 def : Pat<(int_x86_avx_vinsertf128_pd_256 VR256:$src1, VR128:$src2, imm:$src3),
7219           (VINSERTF128rr VR256:$src1, VR128:$src2, imm:$src3)>;
7220 def : Pat<(int_x86_avx_vinsertf128_ps_256 VR256:$src1, VR128:$src2, imm:$src3),
7221           (VINSERTF128rr VR256:$src1, VR128:$src2, imm:$src3)>;
7222 def : Pat<(int_x86_avx_vinsertf128_si_256 VR256:$src1, VR128:$src2, imm:$src3),
7223           (VINSERTF128rr VR256:$src1, VR128:$src2, imm:$src3)>;
7224
7225 def : Pat<(vinsertf128_insert:$ins (v8f32 VR256:$src1), (v4f32 VR128:$src2),
7226                                    (i32 imm)),
7227           (VINSERTF128rr VR256:$src1, VR128:$src2,
7228                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7229 def : Pat<(vinsertf128_insert:$ins (v4f64 VR256:$src1), (v2f64 VR128:$src2),
7230                                    (i32 imm)),
7231           (VINSERTF128rr VR256:$src1, VR128:$src2,
7232                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7233 def : Pat<(vinsertf128_insert:$ins (v8i32 VR256:$src1), (v4i32 VR128:$src2),
7234                                    (i32 imm)),
7235           (VINSERTF128rr VR256:$src1, VR128:$src2,
7236                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7237 def : Pat<(vinsertf128_insert:$ins (v4i64 VR256:$src1), (v2i64 VR128:$src2),
7238                                    (i32 imm)),
7239           (VINSERTF128rr VR256:$src1, VR128:$src2,
7240                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7241 def : Pat<(vinsertf128_insert:$ins (v32i8 VR256:$src1), (v16i8 VR128:$src2),
7242                                    (i32 imm)),
7243           (VINSERTF128rr VR256:$src1, VR128:$src2,
7244                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7245 def : Pat<(vinsertf128_insert:$ins (v16i16 VR256:$src1), (v8i16 VR128:$src2),
7246                                    (i32 imm)),
7247           (VINSERTF128rr VR256:$src1, VR128:$src2,
7248                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7249
7250 //===----------------------------------------------------------------------===//
7251 // VEXTRACTF128 - Extract packed floating-point values
7252 //
7253 let neverHasSideEffects = 1 in {
7254 def VEXTRACTF128rr : AVXAIi8<0x19, MRMDestReg, (outs VR128:$dst),
7255           (ins VR256:$src1, i8imm:$src2),
7256           "vextractf128\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7257           []>, VEX;
7258 let mayStore = 1 in
7259 def VEXTRACTF128mr : AVXAIi8<0x19, MRMDestMem, (outs),
7260           (ins f128mem:$dst, VR256:$src1, i8imm:$src2),
7261           "vextractf128\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7262           []>, VEX;
7263 }
7264
7265 def : Pat<(int_x86_avx_vextractf128_pd_256 VR256:$src1, imm:$src2),
7266           (VEXTRACTF128rr VR256:$src1, imm:$src2)>;
7267 def : Pat<(int_x86_avx_vextractf128_ps_256 VR256:$src1, imm:$src2),
7268           (VEXTRACTF128rr VR256:$src1, imm:$src2)>;
7269 def : Pat<(int_x86_avx_vextractf128_si_256 VR256:$src1, imm:$src2),
7270           (VEXTRACTF128rr VR256:$src1, imm:$src2)>;
7271
7272 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7273           (v4f32 (VEXTRACTF128rr
7274                     (v8f32 VR256:$src1),
7275                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7276 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7277           (v2f64 (VEXTRACTF128rr
7278                     (v4f64 VR256:$src1),
7279                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7280 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7281           (v4i32 (VEXTRACTF128rr
7282                     (v8i32 VR256:$src1),
7283                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7284 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7285           (v2i64 (VEXTRACTF128rr
7286                     (v4i64 VR256:$src1),
7287                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7288 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7289           (v8i16 (VEXTRACTF128rr
7290                     (v16i16 VR256:$src1),
7291                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7292 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7293           (v16i8 (VEXTRACTF128rr
7294                     (v32i8 VR256:$src1),
7295                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7296
7297 //===----------------------------------------------------------------------===//
7298 // VMASKMOV - Conditional SIMD Packed Loads and Stores
7299 //
7300 multiclass avx_movmask_rm<bits<8> opc_rm, bits<8> opc_mr, string OpcodeStr,
7301                           Intrinsic IntLd, Intrinsic IntLd256,
7302                           Intrinsic IntSt, Intrinsic IntSt256> {
7303   def rm  : AVX8I<opc_rm, MRMSrcMem, (outs VR128:$dst),
7304              (ins VR128:$src1, f128mem:$src2),
7305              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7306              [(set VR128:$dst, (IntLd addr:$src2, VR128:$src1))]>,
7307              VEX_4V;
7308   def Yrm : AVX8I<opc_rm, MRMSrcMem, (outs VR256:$dst),
7309              (ins VR256:$src1, f256mem:$src2),
7310              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7311              [(set VR256:$dst, (IntLd256 addr:$src2, VR256:$src1))]>,
7312              VEX_4V;
7313   def mr  : AVX8I<opc_mr, MRMDestMem, (outs),
7314              (ins f128mem:$dst, VR128:$src1, VR128:$src2),
7315              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7316              [(IntSt addr:$dst, VR128:$src1, VR128:$src2)]>, VEX_4V;
7317   def Ymr : AVX8I<opc_mr, MRMDestMem, (outs),
7318              (ins f256mem:$dst, VR256:$src1, VR256:$src2),
7319              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7320              [(IntSt256 addr:$dst, VR256:$src1, VR256:$src2)]>, VEX_4V;
7321 }
7322
7323 let ExeDomain = SSEPackedSingle in
7324 defm VMASKMOVPS : avx_movmask_rm<0x2C, 0x2E, "vmaskmovps",
7325                                  int_x86_avx_maskload_ps,
7326                                  int_x86_avx_maskload_ps_256,
7327                                  int_x86_avx_maskstore_ps,
7328                                  int_x86_avx_maskstore_ps_256>;
7329 let ExeDomain = SSEPackedDouble in
7330 defm VMASKMOVPD : avx_movmask_rm<0x2D, 0x2F, "vmaskmovpd",
7331                                  int_x86_avx_maskload_pd,
7332                                  int_x86_avx_maskload_pd_256,
7333                                  int_x86_avx_maskstore_pd,
7334                                  int_x86_avx_maskstore_pd_256>;
7335
7336 //===----------------------------------------------------------------------===//
7337 // VPERMIL - Permute Single and Double Floating-Point Values
7338 //
7339 multiclass avx_permil<bits<8> opc_rm, bits<8> opc_rmi, string OpcodeStr,
7340                       RegisterClass RC, X86MemOperand x86memop_f,
7341                       X86MemOperand x86memop_i, PatFrag f_frag, PatFrag i_frag,
7342                       Intrinsic IntVar, Intrinsic IntImm> {
7343   def rr  : AVX8I<opc_rm, MRMSrcReg, (outs RC:$dst),
7344              (ins RC:$src1, RC:$src2),
7345              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7346              [(set RC:$dst, (IntVar RC:$src1, RC:$src2))]>, VEX_4V;
7347   def rm  : AVX8I<opc_rm, MRMSrcMem, (outs RC:$dst),
7348              (ins RC:$src1, x86memop_i:$src2),
7349              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7350              [(set RC:$dst, (IntVar RC:$src1, (i_frag addr:$src2)))]>, VEX_4V;
7351
7352   def ri  : AVXAIi8<opc_rmi, MRMSrcReg, (outs RC:$dst),
7353              (ins RC:$src1, i8imm:$src2),
7354              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7355              [(set RC:$dst, (IntImm RC:$src1, imm:$src2))]>, VEX;
7356   def mi  : AVXAIi8<opc_rmi, MRMSrcMem, (outs RC:$dst),
7357              (ins x86memop_f:$src1, i8imm:$src2),
7358              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7359              [(set RC:$dst, (IntImm (f_frag addr:$src1), imm:$src2))]>, VEX;
7360 }
7361
7362 let ExeDomain = SSEPackedSingle in {
7363   defm VPERMILPS  : avx_permil<0x0C, 0x04, "vpermilps", VR128, f128mem, i128mem,
7364                                memopv4f32, memopv4i32,
7365                                int_x86_avx_vpermilvar_ps,
7366                                int_x86_avx_vpermil_ps>;
7367   defm VPERMILPSY : avx_permil<0x0C, 0x04, "vpermilps", VR256, f256mem, i256mem,
7368                                memopv8f32, memopv8i32,
7369                                int_x86_avx_vpermilvar_ps_256,
7370                                int_x86_avx_vpermil_ps_256>;
7371 }
7372 let ExeDomain = SSEPackedDouble in {
7373   defm VPERMILPD  : avx_permil<0x0D, 0x05, "vpermilpd", VR128, f128mem, i128mem,
7374                                memopv2f64, memopv2i64,
7375                                int_x86_avx_vpermilvar_pd,
7376                                int_x86_avx_vpermil_pd>;
7377   defm VPERMILPDY : avx_permil<0x0D, 0x05, "vpermilpd", VR256, f256mem, i256mem,
7378                                memopv4f64, memopv4i64,
7379                                int_x86_avx_vpermilvar_pd_256,
7380                                int_x86_avx_vpermil_pd_256>;
7381 }
7382
7383 def : Pat<(v8f32 (X86VPermilpsy VR256:$src1, (i8 imm:$imm))),
7384           (VPERMILPSYri VR256:$src1, imm:$imm)>;
7385 def : Pat<(v4f64 (X86VPermilpdy VR256:$src1, (i8 imm:$imm))),
7386           (VPERMILPDYri VR256:$src1, imm:$imm)>;
7387 def : Pat<(v8i32 (X86VPermilpsy VR256:$src1, (i8 imm:$imm))),
7388           (VPERMILPSYri VR256:$src1, imm:$imm)>;
7389 def : Pat<(v4i64 (X86VPermilpdy VR256:$src1, (i8 imm:$imm))),
7390           (VPERMILPDYri VR256:$src1, imm:$imm)>;
7391
7392 //===----------------------------------------------------------------------===//
7393 // VPERM2F128 - Permute Floating-Point Values in 128-bit chunks
7394 //
7395 let neverHasSideEffects = 1 in {
7396 def VPERM2F128rr : AVXAIi8<0x06, MRMSrcReg, (outs VR256:$dst),
7397           (ins VR256:$src1, VR256:$src2, i8imm:$src3),
7398           "vperm2f128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7399           []>, VEX_4V;
7400 let mayLoad = 1 in
7401 def VPERM2F128rm : AVXAIi8<0x06, MRMSrcMem, (outs VR256:$dst),
7402           (ins VR256:$src1, f256mem:$src2, i8imm:$src3),
7403           "vperm2f128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7404           []>, VEX_4V;
7405 }
7406
7407 def : Pat<(int_x86_avx_vperm2f128_ps_256 VR256:$src1, VR256:$src2, imm:$src3),
7408           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$src3)>;
7409 def : Pat<(int_x86_avx_vperm2f128_pd_256 VR256:$src1, VR256:$src2, imm:$src3),
7410           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$src3)>;
7411 def : Pat<(int_x86_avx_vperm2f128_si_256 VR256:$src1, VR256:$src2, imm:$src3),
7412           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$src3)>;
7413
7414 def : Pat<(int_x86_avx_vperm2f128_ps_256
7415                   VR256:$src1, (memopv8f32 addr:$src2), imm:$src3),
7416           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$src3)>;
7417 def : Pat<(int_x86_avx_vperm2f128_pd_256
7418                   VR256:$src1, (memopv4f64 addr:$src2), imm:$src3),
7419           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$src3)>;
7420 def : Pat<(int_x86_avx_vperm2f128_si_256
7421                   VR256:$src1, (memopv8i32 addr:$src2), imm:$src3),
7422           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$src3)>;
7423
7424 def : Pat<(v8f32 (X86VPerm2f128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7425           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7426 def : Pat<(v8i32 (X86VPerm2f128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7427           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7428 def : Pat<(v4i64 (X86VPerm2f128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7429           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7430 def : Pat<(v4f64 (X86VPerm2f128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7431           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7432 def : Pat<(v32i8 (X86VPerm2f128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7433           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7434 def : Pat<(v16i16 (X86VPerm2f128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7435           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7436
7437 //===----------------------------------------------------------------------===//
7438 // VZERO - Zero YMM registers
7439 //
7440 let Defs = [YMM0, YMM1, YMM2, YMM3, YMM4, YMM5, YMM6, YMM7,
7441             YMM8, YMM9, YMM10, YMM11, YMM12, YMM13, YMM14, YMM15] in {
7442   // Zero All YMM registers
7443   def VZEROALL : I<0x77, RawFrm, (outs), (ins), "vzeroall",
7444                   [(int_x86_avx_vzeroall)]>, TB, VEX, VEX_L, Requires<[HasAVX]>;
7445
7446   // Zero Upper bits of YMM registers
7447   def VZEROUPPER : I<0x77, RawFrm, (outs), (ins), "vzeroupper",
7448                      [(int_x86_avx_vzeroupper)]>, TB, VEX, Requires<[HasAVX]>;
7449 }
7450
7451 //===----------------------------------------------------------------------===//
7452 // Half precision conversion instructions
7453 //===----------------------------------------------------------------------===//
7454 multiclass f16c_ph2ps<RegisterClass RC, X86MemOperand x86memop, Intrinsic Int> {
7455 let Predicates = [HasAVX, HasF16C] in {
7456   def rr : I<0x13, MRMSrcReg, (outs RC:$dst), (ins VR128:$src),
7457              "vcvtph2ps\t{$src, $dst|$dst, $src}",
7458              [(set RC:$dst, (Int VR128:$src))]>,
7459              T8, OpSize, VEX;
7460   let neverHasSideEffects = 1, mayLoad = 1 in
7461   def rm : I<0x13, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
7462              "vcvtph2ps\t{$src, $dst|$dst, $src}", []>, T8, OpSize, VEX;
7463 }
7464 }
7465
7466 multiclass f16c_ps2ph<RegisterClass RC, X86MemOperand x86memop, Intrinsic Int> {
7467 let Predicates = [HasAVX, HasF16C] in {
7468   def rr : Ii8<0x1D, MRMDestReg, (outs VR128:$dst),
7469                (ins RC:$src1, i32i8imm:$src2),
7470                "vcvtps2ph\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7471                [(set VR128:$dst, (Int RC:$src1, imm:$src2))]>,
7472                TA, OpSize, VEX;
7473   let neverHasSideEffects = 1, mayLoad = 1 in
7474   def mr : Ii8<0x1D, MRMDestMem, (outs x86memop:$dst),
7475                (ins RC:$src1, i32i8imm:$src2),
7476                "vcvtps2ph\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
7477                TA, OpSize, VEX;
7478 }
7479 }
7480
7481 defm VCVTPH2PS  : f16c_ph2ps<VR128, f64mem, int_x86_vcvtph2ps_128>;
7482 defm VCVTPH2PSY : f16c_ph2ps<VR256, f128mem, int_x86_vcvtph2ps_256>;
7483 defm VCVTPS2PH  : f16c_ps2ph<VR128, f64mem, int_x86_vcvtps2ph_128>;
7484 defm VCVTPS2PHY : f16c_ps2ph<VR256, f128mem, int_x86_vcvtps2ph_256>;
7485
7486 //===----------------------------------------------------------------------===//
7487 // AVX2 Instructions
7488 //===----------------------------------------------------------------------===//
7489
7490 /// AVX2_binop_rmi_int - AVX2 binary operator with 8-bit immediate
7491 multiclass AVX2_binop_rmi_int<bits<8> opc, string OpcodeStr,
7492                  Intrinsic IntId, RegisterClass RC, PatFrag memop_frag,
7493                  X86MemOperand x86memop> {
7494   let isCommutable = 1 in
7495   def rri : AVX2AIi8<opc, MRMSrcReg, (outs RC:$dst),
7496         (ins RC:$src1, RC:$src2, u32u8imm:$src3),
7497         !strconcat(OpcodeStr,
7498             "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
7499         [(set RC:$dst, (IntId RC:$src1, RC:$src2, imm:$src3))]>,
7500         VEX_4V;
7501   def rmi : AVX2AIi8<opc, MRMSrcMem, (outs RC:$dst),
7502         (ins RC:$src1, x86memop:$src2, u32u8imm:$src3),
7503         !strconcat(OpcodeStr,
7504             "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
7505         [(set RC:$dst,
7506           (IntId RC:$src1,
7507            (bitconvert (memop_frag addr:$src2)), imm:$src3))]>,
7508         VEX_4V;
7509 }
7510
7511 let isCommutable = 0 in {
7512 defm VPBLENDD : AVX2_binop_rmi_int<0x02, "vpblendd", int_x86_avx2_pblendd_128,
7513                                    VR128, memopv16i8, i128mem>;
7514 defm VPBLENDDY : AVX2_binop_rmi_int<0x02, "vpblendd", int_x86_avx2_pblendd_256,
7515                                     VR256, memopv32i8, i256mem>;
7516 }
7517
7518 //===----------------------------------------------------------------------===//
7519 // VPBROADCAST - Load from memory and broadcast to all elements of the
7520 //               destination operand
7521 //
7522 multiclass avx2_broadcast<bits<8> opc, string OpcodeStr,
7523                           X86MemOperand x86memop, PatFrag ld_frag,
7524                           Intrinsic Int128, Intrinsic Int256> {
7525   def rr : AVX28I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
7526                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7527                   [(set VR128:$dst, (Int128 VR128:$src))]>, VEX;
7528   def rm : AVX28I<opc, MRMSrcMem, (outs VR128:$dst), (ins x86memop:$src),
7529                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7530                   [(set VR128:$dst,
7531                     (Int128 (scalar_to_vector (ld_frag addr:$src))))]>, VEX;
7532   def Yrr : AVX28I<opc, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
7533                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7534                    [(set VR256:$dst, (Int256 VR128:$src))]>, VEX;
7535   def Yrm : AVX28I<opc, MRMSrcMem, (outs VR256:$dst), (ins x86memop:$src),
7536                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7537                    [(set VR256:$dst,
7538                     (Int256 (scalar_to_vector (ld_frag addr:$src))))]>, VEX;
7539 }
7540
7541 defm VPBROADCASTB  : avx2_broadcast<0x78, "vpbroadcastb", i8mem, loadi8,
7542                                     int_x86_avx2_pbroadcastb_128,
7543                                     int_x86_avx2_pbroadcastb_256>;
7544 defm VPBROADCASTW  : avx2_broadcast<0x79, "vpbroadcastw", i16mem, loadi16,
7545                                     int_x86_avx2_pbroadcastw_128,
7546                                     int_x86_avx2_pbroadcastw_256>;
7547 defm VPBROADCASTD  : avx2_broadcast<0x58, "vpbroadcastd", i32mem, loadi32,
7548                                     int_x86_avx2_pbroadcastd_128,
7549                                     int_x86_avx2_pbroadcastd_256>;
7550 defm VPBROADCASTQ  : avx2_broadcast<0x59, "vpbroadcastq", i64mem, loadi64,
7551                                     int_x86_avx2_pbroadcastq_128,
7552                                     int_x86_avx2_pbroadcastq_256>;
7553
7554 let Predicates = [HasAVX2] in {
7555   def : Pat<(v16i8 (X86VBroadcast (loadi8 addr:$src))),
7556           (VPBROADCASTBrm addr:$src)>;
7557   def : Pat<(v32i8 (X86VBroadcast (loadi8 addr:$src))),
7558           (VPBROADCASTBYrm addr:$src)>;
7559   def : Pat<(v8i16 (X86VBroadcast (loadi16 addr:$src))),
7560           (VPBROADCASTWrm addr:$src)>;
7561   def : Pat<(v16i16 (X86VBroadcast (loadi16 addr:$src))),
7562           (VPBROADCASTWYrm addr:$src)>;
7563   def : Pat<(v4i32 (X86VBroadcast (loadi32 addr:$src))),
7564           (VPBROADCASTDrm addr:$src)>;
7565   def : Pat<(v8i32 (X86VBroadcast (loadi32 addr:$src))),
7566           (VPBROADCASTDYrm addr:$src)>;
7567   def : Pat<(v2i64 (X86VBroadcast (loadi64 addr:$src))),
7568           (VPBROADCASTQrm addr:$src)>;
7569   def : Pat<(v4i64 (X86VBroadcast (loadi64 addr:$src))),
7570           (VPBROADCASTQYrm addr:$src)>;
7571 }
7572
7573 // AVX1 broadcast patterns
7574 def : Pat<(v8i32 (X86VBroadcast (loadi32 addr:$src))),
7575           (VBROADCASTSSYrm addr:$src)>;
7576 def : Pat<(v4i64 (X86VBroadcast (loadi64 addr:$src))),
7577           (VBROADCASTSDrm addr:$src)>;
7578 def : Pat<(v8f32 (X86VBroadcast (loadf32 addr:$src))),
7579           (VBROADCASTSSYrm addr:$src)>;
7580 def : Pat<(v4f64 (X86VBroadcast (loadf64 addr:$src))),
7581           (VBROADCASTSDrm addr:$src)>;
7582
7583 def : Pat<(v4f32 (X86VBroadcast (loadf32 addr:$src))),
7584           (VBROADCASTSSrm addr:$src)>;
7585 def : Pat<(v4i32 (X86VBroadcast (loadi32 addr:$src))),
7586           (VBROADCASTSSrm addr:$src)>;
7587
7588 //===----------------------------------------------------------------------===//
7589 // VPERM - Permute instructions
7590 //
7591
7592 multiclass avx2_perm<bits<8> opc, string OpcodeStr, PatFrag mem_frag,
7593                      Intrinsic Int> {
7594   def Yrr : AVX28I<opc, MRMSrcReg, (outs VR256:$dst),
7595                    (ins VR256:$src1, VR256:$src2),
7596                    !strconcat(OpcodeStr,
7597                        "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7598                    [(set VR256:$dst, (Int VR256:$src1, VR256:$src2))]>, VEX_4V;
7599   def Yrm : AVX28I<opc, MRMSrcMem, (outs VR256:$dst),
7600                    (ins VR256:$src1, i256mem:$src2),
7601                    !strconcat(OpcodeStr,
7602                        "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7603                    [(set VR256:$dst, (Int VR256:$src1, (mem_frag addr:$src2)))]>,
7604                    VEX_4V;
7605 }
7606
7607 defm VPERMD : avx2_perm<0x36, "vpermd", memopv8i32, int_x86_avx2_permd>;
7608 let ExeDomain = SSEPackedSingle in
7609 defm VPERMPS : avx2_perm<0x16, "vpermps", memopv8f32, int_x86_avx2_permps>;
7610
7611 multiclass avx2_perm_imm<bits<8> opc, string OpcodeStr, PatFrag mem_frag,
7612                          Intrinsic Int> {
7613   def Yrr : AVX2AIi8<opc, MRMSrcReg, (outs VR256:$dst),
7614                      (ins VR256:$src1, i8imm:$src2),
7615                      !strconcat(OpcodeStr,
7616                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7617                      [(set VR256:$dst, (Int VR256:$src1, imm:$src2))]>, VEX;
7618   def Yrm : AVX2AIi8<opc, MRMSrcMem, (outs VR256:$dst),
7619                      (ins i256mem:$src1, i8imm:$src2),
7620                      !strconcat(OpcodeStr,
7621                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7622                      [(set VR256:$dst, (Int (mem_frag addr:$src1), imm:$src2))]>,
7623                      VEX;
7624 }
7625
7626 defm VPERMQ : avx2_perm_imm<0x00, "vpermq", memopv4i64, int_x86_avx2_permq>,
7627                             VEX_W;
7628 let ExeDomain = SSEPackedDouble in
7629 defm VPERMPD : avx2_perm_imm<0x01, "vpermpd", memopv4f64, int_x86_avx2_permpd>,
7630                              VEX_W;
7631
7632 //===----------------------------------------------------------------------===//
7633 // VPERM2F128 - Permute Floating-Point Values in 128-bit chunks
7634 //
7635 def VPERM2I128rr : AVX2AIi8<0x46, MRMSrcReg, (outs VR256:$dst),
7636           (ins VR256:$src1, VR256:$src2, i8imm:$src3),
7637           "vperm2i128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7638           [(set VR256:$dst,
7639            (int_x86_avx2_vperm2i128 VR256:$src1, VR256:$src2, imm:$src3))]>,
7640           VEX_4V;
7641 def VPERM2I128rm : AVX2AIi8<0x46, MRMSrcMem, (outs VR256:$dst),
7642           (ins VR256:$src1, f256mem:$src2, i8imm:$src3),
7643           "vperm2i128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7644           [(set VR256:$dst,
7645            (int_x86_avx2_vperm2i128 VR256:$src1, (memopv4i64 addr:$src2),
7646             imm:$src3))]>,
7647           VEX_4V;
7648
7649 //===----------------------------------------------------------------------===//
7650 // VINSERTI128 - Insert packed integer values
7651 //
7652 def VINSERTI128rr : AVX2AIi8<0x38, MRMSrcReg, (outs VR256:$dst),
7653           (ins VR256:$src1, VR128:$src2, i8imm:$src3),
7654           "vinserti128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7655           [(set VR256:$dst,
7656             (int_x86_avx2_vinserti128 VR256:$src1, VR128:$src2, imm:$src3))]>,
7657           VEX_4V;
7658 def VINSERTI128rm : AVX2AIi8<0x38, MRMSrcMem, (outs VR256:$dst),
7659           (ins VR256:$src1, i128mem:$src2, i8imm:$src3),
7660           "vinserti128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7661           [(set VR256:$dst,
7662             (int_x86_avx2_vinserti128 VR256:$src1, (memopv2i64 addr:$src2),
7663              imm:$src3))]>, VEX_4V;
7664
7665 //===----------------------------------------------------------------------===//
7666 // VEXTRACTI128 - Extract packed integer values
7667 //
7668 def VEXTRACTI128rr : AVX2AIi8<0x39, MRMDestReg, (outs VR128:$dst),
7669           (ins VR256:$src1, i8imm:$src2),
7670           "vextracti128\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7671           [(set VR128:$dst,
7672             (int_x86_avx2_vextracti128 VR256:$src1, imm:$src2))]>,
7673           VEX;
7674 let neverHasSideEffects = 1, mayStore = 1 in
7675 def VEXTRACTI128mr : AVX2AIi8<0x39, MRMDestMem, (outs),
7676           (ins i128mem:$dst, VR256:$src1, i8imm:$src2),
7677           "vextracti128\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>, VEX;
7678
7679 //===----------------------------------------------------------------------===//
7680 // VPMASKMOV - Conditional SIMD Integer Packed Loads and Stores
7681 //
7682 multiclass avx2_pmovmask<string OpcodeStr,
7683                          Intrinsic IntLd128, Intrinsic IntLd256,
7684                          Intrinsic IntSt128, Intrinsic IntSt256> {
7685   def rm  : AVX28I<0x8c, MRMSrcMem, (outs VR128:$dst),
7686              (ins VR128:$src1, i128mem:$src2),
7687              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7688              [(set VR128:$dst, (IntLd128 addr:$src2, VR128:$src1))]>, VEX_4V;
7689   def Yrm : AVX28I<0x8c, MRMSrcMem, (outs VR256:$dst),
7690              (ins VR256:$src1, i256mem:$src2),
7691              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7692              [(set VR256:$dst, (IntLd256 addr:$src2, VR256:$src1))]>, VEX_4V;
7693   def mr  : AVX28I<0x8e, MRMDestMem, (outs),
7694              (ins i128mem:$dst, VR128:$src1, VR128:$src2),
7695              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7696              [(IntSt128 addr:$dst, VR128:$src1, VR128:$src2)]>, VEX_4V;
7697   def Ymr : AVX28I<0x8e, MRMDestMem, (outs),
7698              (ins i256mem:$dst, VR256:$src1, VR256:$src2),
7699              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7700              [(IntSt256 addr:$dst, VR256:$src1, VR256:$src2)]>, VEX_4V;
7701 }
7702
7703 defm VPMASKMOVD : avx2_pmovmask<"vpmaskmovd",
7704                                 int_x86_avx2_maskload_d,
7705                                 int_x86_avx2_maskload_d_256,
7706                                 int_x86_avx2_maskstore_d,
7707                                 int_x86_avx2_maskstore_d_256>;
7708 defm VPMASKMOVQ : avx2_pmovmask<"vpmaskmovq",
7709                                 int_x86_avx2_maskload_q,
7710                                 int_x86_avx2_maskload_q_256,
7711                                 int_x86_avx2_maskstore_q,
7712                                 int_x86_avx2_maskstore_q_256>, VEX_W;
7713
7714
7715 //===----------------------------------------------------------------------===//
7716 // Variable Bit Shifts
7717 //
7718 multiclass avx2_var_shift<bits<8> opc, string OpcodeStr, SDNode OpNode,
7719                           ValueType vt128, ValueType vt256> {
7720   def rr  : AVX28I<opc, MRMSrcReg, (outs VR128:$dst),
7721              (ins VR128:$src1, VR128:$src2),
7722              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7723              [(set VR128:$dst,
7724                (vt128 (OpNode VR128:$src1, (vt128 VR128:$src2))))]>,
7725              VEX_4V;
7726   def rm  : AVX28I<opc, MRMSrcMem, (outs VR128:$dst),
7727              (ins VR128:$src1, i128mem:$src2),
7728              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7729              [(set VR128:$dst,
7730                (vt128 (OpNode VR128:$src1,
7731                        (vt128 (bitconvert (memopv2i64 addr:$src2))))))]>,
7732              VEX_4V;
7733   def Yrr : AVX28I<opc, MRMSrcReg, (outs VR256:$dst),
7734              (ins VR256:$src1, VR256:$src2),
7735              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7736              [(set VR256:$dst,
7737                (vt256 (OpNode VR256:$src1, (vt256 VR256:$src2))))]>,
7738              VEX_4V;
7739   def Yrm : AVX28I<opc, MRMSrcMem, (outs VR256:$dst),
7740              (ins VR256:$src1, i256mem:$src2),
7741              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7742              [(set VR256:$dst,
7743                (vt256 (OpNode VR256:$src1,
7744                        (vt256 (bitconvert (memopv4i64 addr:$src2))))))]>,
7745              VEX_4V;
7746 }
7747
7748 defm VPSLLVD : avx2_var_shift<0x47, "vpsllvd", shl, v4i32, v8i32>;
7749 defm VPSLLVQ : avx2_var_shift<0x47, "vpsllvq", shl, v2i64, v4i64>, VEX_W;
7750 defm VPSRLVD : avx2_var_shift<0x45, "vpsrlvd", srl, v4i32, v8i32>;
7751 defm VPSRLVQ : avx2_var_shift<0x45, "vpsrlvq", srl, v2i64, v4i64>, VEX_W;
7752 defm VPSRAVD : avx2_var_shift<0x46, "vpsravd", sra, v4i32, v8i32>;