lib/Target/X86/X86InstrSSE.td

   1 //===-- X86InstrSSE.td - SSE Instruction Set ---------------*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the X86 SSE instruction set, defining the instructions,
  11 // and properties of the instructions which are needed for code generation,
  12 // machine code emission, and analysis.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 class OpndItins<InstrItinClass arg_rr, InstrItinClass arg_rm> {
  17   InstrItinClass rr = arg_rr;
  18   InstrItinClass rm = arg_rm;
  19 }
  20
  21 class SizeItins<OpndItins arg_s, OpndItins arg_d> {
  22   OpndItins s = arg_s;
  23   OpndItins d = arg_d;
  24 }
  25
  26
  27 class ShiftOpndItins<InstrItinClass arg_rr, InstrItinClass arg_rm,
  28   InstrItinClass arg_ri> {
  29   InstrItinClass rr = arg_rr;
  30   InstrItinClass rm = arg_rm;
  31   InstrItinClass ri = arg_ri;
  32 }
  33
  34
  35 // scalar
  36 def SSE_ALU_F32S : OpndItins<
  37   IIC_SSE_ALU_F32S_RR, IIC_SSE_ALU_F32S_RM
  38 >;
  39
  40 def SSE_ALU_F64S : OpndItins<
  41   IIC_SSE_ALU_F64S_RR, IIC_SSE_ALU_F64S_RM
  42 >;
  43
  44 def SSE_ALU_ITINS_S : SizeItins<
  45   SSE_ALU_F32S, SSE_ALU_F64S
  46 >;
  47
  48 def SSE_MUL_F32S : OpndItins<
  49   IIC_SSE_MUL_F32S_RR, IIC_SSE_MUL_F64S_RM
  50 >;
  51
  52 def SSE_MUL_F64S : OpndItins<
  53   IIC_SSE_MUL_F64S_RR, IIC_SSE_MUL_F64S_RM
  54 >;
  55
  56 def SSE_MUL_ITINS_S : SizeItins<
  57   SSE_MUL_F32S, SSE_MUL_F64S
  58 >;
  59
  60 def SSE_DIV_F32S : OpndItins<
  61   IIC_SSE_DIV_F32S_RR, IIC_SSE_DIV_F64S_RM
  62 >;
  63
  64 def SSE_DIV_F64S : OpndItins<
  65   IIC_SSE_DIV_F64S_RR, IIC_SSE_DIV_F64S_RM
  66 >;
  67
  68 def SSE_DIV_ITINS_S : SizeItins<
  69   SSE_DIV_F32S, SSE_DIV_F64S
  70 >;
  71
  72 // parallel
  73 def SSE_ALU_F32P : OpndItins<
  74   IIC_SSE_ALU_F32P_RR, IIC_SSE_ALU_F32P_RM
  75 >;
  76
  77 def SSE_ALU_F64P : OpndItins<
  78   IIC_SSE_ALU_F64P_RR, IIC_SSE_ALU_F64P_RM
  79 >;
  80
  81 def SSE_ALU_ITINS_P : SizeItins<
  82   SSE_ALU_F32P, SSE_ALU_F64P
  83 >;
  84
  85 def SSE_MUL_F32P : OpndItins<
  86   IIC_SSE_MUL_F32P_RR, IIC_SSE_MUL_F64P_RM
  87 >;
  88
  89 def SSE_MUL_F64P : OpndItins<
  90   IIC_SSE_MUL_F64P_RR, IIC_SSE_MUL_F64P_RM
  91 >;
  92
  93 def SSE_MUL_ITINS_P : SizeItins<
  94   SSE_MUL_F32P, SSE_MUL_F64P
  95 >;
  96
  97 def SSE_DIV_F32P : OpndItins<
  98   IIC_SSE_DIV_F32P_RR, IIC_SSE_DIV_F64P_RM
  99 >;
 100
 101 def SSE_DIV_F64P : OpndItins<
 102   IIC_SSE_DIV_F64P_RR, IIC_SSE_DIV_F64P_RM
 103 >;
 104
 105 def SSE_DIV_ITINS_P : SizeItins<
 106   SSE_DIV_F32P, SSE_DIV_F64P
 107 >;
 108
 109 def SSE_BIT_ITINS_P : OpndItins<
 110   IIC_SSE_BIT_P_RR, IIC_SSE_BIT_P_RM
 111 >;
 112
 113 def SSE_INTALU_ITINS_P : OpndItins<
 114   IIC_SSE_INTALU_P_RR, IIC_SSE_INTALU_P_RM
 115 >;
 116
 117 def SSE_INTALUQ_ITINS_P : OpndItins<
 118   IIC_SSE_INTALUQ_P_RR, IIC_SSE_INTALUQ_P_RM
 119 >;
 120
 121 def SSE_INTMUL_ITINS_P : OpndItins<
 122   IIC_SSE_INTMUL_P_RR, IIC_SSE_INTMUL_P_RM
 123 >;
 124
 125 def SSE_INTSHIFT_ITINS_P : ShiftOpndItins<
 126   IIC_SSE_INTSH_P_RR, IIC_SSE_INTSH_P_RM, IIC_SSE_INTSH_P_RI
 127 >;
 128
 129 def SSE_MOVA_ITINS : OpndItins<
 130   IIC_SSE_MOVA_P_RR, IIC_SSE_MOVA_P_RM
 131 >;
 132
 133 def SSE_MOVU_ITINS : OpndItins<
 134   IIC_SSE_MOVU_P_RR, IIC_SSE_MOVU_P_RM
 135 >;
 136
 137 //===----------------------------------------------------------------------===//
 138 // SSE 1 & 2 Instructions Classes
 139 //===----------------------------------------------------------------------===//
 140
 141 /// sse12_fp_scalar - SSE 1 & 2 scalar instructions class
 142 multiclass sse12_fp_scalar<bits<8> opc, string OpcodeStr, SDNode OpNode,
 143                            RegisterClass RC, X86MemOperand x86memop,
 144                            OpndItins itins,
 145                            bit Is2Addr = 1> {
 146   let isCommutable = 1 in {
 147     def rr : SI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
 148        !if(Is2Addr,
 149            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 150            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 151        [(set RC:$dst, (OpNode RC:$src1, RC:$src2))], itins.rr>;
 152   }
 153   def rm : SI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
 154        !if(Is2Addr,
 155            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 156            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 157        [(set RC:$dst, (OpNode RC:$src1, (load addr:$src2)))], itins.rm>;
 158 }
 159
 160 /// sse12_fp_scalar_int - SSE 1 & 2 scalar instructions intrinsics class
 161 multiclass sse12_fp_scalar_int<bits<8> opc, string OpcodeStr, RegisterClass RC,
 162                              string asm, string SSEVer, string FPSizeStr,
 163                              Operand memopr, ComplexPattern mem_cpat,
 164                              OpndItins itins,
 165                              bit Is2Addr = 1> {
 166   def rr_Int : SI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
 167        !if(Is2Addr,
 168            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
 169            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 170        [(set RC:$dst, (!cast<Intrinsic>(
 171                  !strconcat("int_x86_sse", SSEVer, "_", OpcodeStr, FPSizeStr))
 172              RC:$src1, RC:$src2))], itins.rr>;
 173   def rm_Int : SI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, memopr:$src2),
 174        !if(Is2Addr,
 175            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
 176            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 177        [(set RC:$dst, (!cast<Intrinsic>(!strconcat("int_x86_sse",
 178                                           SSEVer, "_", OpcodeStr, FPSizeStr))
 179              RC:$src1, mem_cpat:$src2))], itins.rm>;
 180 }
 181
 182 /// sse12_fp_packed - SSE 1 & 2 packed instructions class
 183 multiclass sse12_fp_packed<bits<8> opc, string OpcodeStr, SDNode OpNode,
 184                            RegisterClass RC, ValueType vt,
 185                            X86MemOperand x86memop, PatFrag mem_frag,
 186                            Domain d, OpndItins itins, bit Is2Addr = 1> {
 187   let isCommutable = 1 in
 188     def rr : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
 189        !if(Is2Addr,
 190            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 191            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 192        [(set RC:$dst, (vt (OpNode RC:$src1, RC:$src2)))], itins.rr, d>;
 193   let mayLoad = 1 in
 194     def rm : PI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
 195        !if(Is2Addr,
 196            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 197            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 198        [(set RC:$dst, (OpNode RC:$src1, (mem_frag addr:$src2)))],
 199           itins.rm, d>;
 200 }
 201
 202 /// sse12_fp_packed_logical_rm - SSE 1 & 2 packed instructions class
 203 multiclass sse12_fp_packed_logical_rm<bits<8> opc, RegisterClass RC, Domain d,
 204                                       string OpcodeStr, X86MemOperand x86memop,
 205                                       list<dag> pat_rr, list<dag> pat_rm,
 206                                       bit Is2Addr = 1> {
 207   let isCommutable = 1, hasSideEffects = 0 in
 208     def rr : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
 209        !if(Is2Addr,
 210            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 211            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 212        pat_rr, IIC_DEFAULT, d>;
 213   def rm : PI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
 214        !if(Is2Addr,
 215            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 216            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 217        pat_rm, IIC_DEFAULT, d>;
 218 }
 219
 220 //===----------------------------------------------------------------------===//
 221 //  Non-instruction patterns
 222 //===----------------------------------------------------------------------===//
 223
 224 // A vector extract of the first f32/f64 position is a subregister copy
 225 def : Pat<(f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
 226           (COPY_TO_REGCLASS (v4f32 VR128:$src), FR32)>;
 227 def : Pat<(f64 (vector_extract (v2f64 VR128:$src), (iPTR 0))),
 228           (COPY_TO_REGCLASS (v2f64 VR128:$src), FR64)>;
 229
 230 // A 128-bit subvector extract from the first 256-bit vector position
 231 // is a subregister copy that needs no instruction.
 232 def : Pat<(v4i32 (extract_subvector (v8i32 VR256:$src), (iPTR 0))),
 233           (v4i32 (EXTRACT_SUBREG (v8i32 VR256:$src), sub_xmm))>;
 234 def : Pat<(v4f32 (extract_subvector (v8f32 VR256:$src), (iPTR 0))),
 235           (v4f32 (EXTRACT_SUBREG (v8f32 VR256:$src), sub_xmm))>;
 236
 237 def : Pat<(v2i64 (extract_subvector (v4i64 VR256:$src), (iPTR 0))),
 238           (v2i64 (EXTRACT_SUBREG (v4i64 VR256:$src), sub_xmm))>;
 239 def : Pat<(v2f64 (extract_subvector (v4f64 VR256:$src), (iPTR 0))),
 240           (v2f64 (EXTRACT_SUBREG (v4f64 VR256:$src), sub_xmm))>;
 241
 242 def : Pat<(v8i16 (extract_subvector (v16i16 VR256:$src), (iPTR 0))),
 243           (v8i16 (EXTRACT_SUBREG (v16i16 VR256:$src), sub_xmm))>;
 244 def : Pat<(v16i8 (extract_subvector (v32i8 VR256:$src), (iPTR 0))),
 245           (v16i8 (EXTRACT_SUBREG (v32i8 VR256:$src), sub_xmm))>;
 246
 247 // A 128-bit subvector insert to the first 256-bit vector position
 248 // is a subregister copy that needs no instruction.
 249 let AddedComplexity = 25 in { // to give priority over vinsertf128rm
 250 def : Pat<(insert_subvector undef, (v2i64 VR128:$src), (iPTR 0)),
 251           (INSERT_SUBREG (v4i64 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 252 def : Pat<(insert_subvector undef, (v2f64 VR128:$src), (iPTR 0)),
 253           (INSERT_SUBREG (v4f64 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 254 def : Pat<(insert_subvector undef, (v4i32 VR128:$src), (iPTR 0)),
 255           (INSERT_SUBREG (v8i32 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 256 def : Pat<(insert_subvector undef, (v4f32 VR128:$src), (iPTR 0)),
 257           (INSERT_SUBREG (v8f32 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 258 def : Pat<(insert_subvector undef, (v8i16 VR128:$src), (iPTR 0)),
 259           (INSERT_SUBREG (v16i16 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 260 def : Pat<(insert_subvector undef, (v16i8 VR128:$src), (iPTR 0)),
 261           (INSERT_SUBREG (v32i8 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 262 }
 263
 264 // Implicitly promote a 32-bit scalar to a vector.
 265 def : Pat<(v4f32 (scalar_to_vector FR32:$src)),
 266           (COPY_TO_REGCLASS FR32:$src, VR128)>;
 267 def : Pat<(v8f32 (scalar_to_vector FR32:$src)),
 268           (COPY_TO_REGCLASS FR32:$src, VR128)>;
 269 // Implicitly promote a 64-bit scalar to a vector.
 270 def : Pat<(v2f64 (scalar_to_vector FR64:$src)),
 271           (COPY_TO_REGCLASS FR64:$src, VR128)>;
 272 def : Pat<(v4f64 (scalar_to_vector FR64:$src)),
 273           (COPY_TO_REGCLASS FR64:$src, VR128)>;
 274
 275 // Bitcasts between 128-bit vector types. Return the original type since
 276 // no instruction is needed for the conversion
 277 let Predicates = [HasSSE2] in {
 278   def : Pat<(v2i64 (bitconvert (v4i32 VR128:$src))), (v2i64 VR128:$src)>;
 279   def : Pat<(v2i64 (bitconvert (v8i16 VR128:$src))), (v2i64 VR128:$src)>;
 280   def : Pat<(v2i64 (bitconvert (v16i8 VR128:$src))), (v2i64 VR128:$src)>;
 281   def : Pat<(v2i64 (bitconvert (v2f64 VR128:$src))), (v2i64 VR128:$src)>;
 282   def : Pat<(v2i64 (bitconvert (v4f32 VR128:$src))), (v2i64 VR128:$src)>;
 283   def : Pat<(v4i32 (bitconvert (v2i64 VR128:$src))), (v4i32 VR128:$src)>;
 284   def : Pat<(v4i32 (bitconvert (v8i16 VR128:$src))), (v4i32 VR128:$src)>;
 285   def : Pat<(v4i32 (bitconvert (v16i8 VR128:$src))), (v4i32 VR128:$src)>;
 286   def : Pat<(v4i32 (bitconvert (v2f64 VR128:$src))), (v4i32 VR128:$src)>;
 287   def : Pat<(v4i32 (bitconvert (v4f32 VR128:$src))), (v4i32 VR128:$src)>;
 288   def : Pat<(v8i16 (bitconvert (v2i64 VR128:$src))), (v8i16 VR128:$src)>;
 289   def : Pat<(v8i16 (bitconvert (v4i32 VR128:$src))), (v8i16 VR128:$src)>;
 290   def : Pat<(v8i16 (bitconvert (v16i8 VR128:$src))), (v8i16 VR128:$src)>;
 291   def : Pat<(v8i16 (bitconvert (v2f64 VR128:$src))), (v8i16 VR128:$src)>;
 292   def : Pat<(v8i16 (bitconvert (v4f32 VR128:$src))), (v8i16 VR128:$src)>;
 293   def : Pat<(v16i8 (bitconvert (v2i64 VR128:$src))), (v16i8 VR128:$src)>;
 294   def : Pat<(v16i8 (bitconvert (v4i32 VR128:$src))), (v16i8 VR128:$src)>;
 295   def : Pat<(v16i8 (bitconvert (v8i16 VR128:$src))), (v16i8 VR128:$src)>;
 296   def : Pat<(v16i8 (bitconvert (v2f64 VR128:$src))), (v16i8 VR128:$src)>;
 297   def : Pat<(v16i8 (bitconvert (v4f32 VR128:$src))), (v16i8 VR128:$src)>;
 298   def : Pat<(v4f32 (bitconvert (v2i64 VR128:$src))), (v4f32 VR128:$src)>;
 299   def : Pat<(v4f32 (bitconvert (v4i32 VR128:$src))), (v4f32 VR128:$src)>;
 300   def : Pat<(v4f32 (bitconvert (v8i16 VR128:$src))), (v4f32 VR128:$src)>;
 301   def : Pat<(v4f32 (bitconvert (v16i8 VR128:$src))), (v4f32 VR128:$src)>;
 302   def : Pat<(v4f32 (bitconvert (v2f64 VR128:$src))), (v4f32 VR128:$src)>;
 303   def : Pat<(v2f64 (bitconvert (v2i64 VR128:$src))), (v2f64 VR128:$src)>;
 304   def : Pat<(v2f64 (bitconvert (v4i32 VR128:$src))), (v2f64 VR128:$src)>;
 305   def : Pat<(v2f64 (bitconvert (v8i16 VR128:$src))), (v2f64 VR128:$src)>;
 306   def : Pat<(v2f64 (bitconvert (v16i8 VR128:$src))), (v2f64 VR128:$src)>;
 307   def : Pat<(v2f64 (bitconvert (v4f32 VR128:$src))), (v2f64 VR128:$src)>;
 308 }
 309
 310 // Bitcasts between 256-bit vector types. Return the original type since
 311 // no instruction is needed for the conversion
 312 let Predicates = [HasAVX] in {
 313   def : Pat<(v4f64  (bitconvert (v8f32 VR256:$src))),  (v4f64 VR256:$src)>;
 314   def : Pat<(v4f64  (bitconvert (v8i32 VR256:$src))),  (v4f64 VR256:$src)>;
 315   def : Pat<(v4f64  (bitconvert (v4i64 VR256:$src))),  (v4f64 VR256:$src)>;
 316   def : Pat<(v4f64  (bitconvert (v16i16 VR256:$src))), (v4f64 VR256:$src)>;
 317   def : Pat<(v4f64  (bitconvert (v32i8 VR256:$src))),  (v4f64 VR256:$src)>;
 318   def : Pat<(v8f32  (bitconvert (v8i32 VR256:$src))),  (v8f32 VR256:$src)>;
 319   def : Pat<(v8f32  (bitconvert (v4i64 VR256:$src))),  (v8f32 VR256:$src)>;
 320   def : Pat<(v8f32  (bitconvert (v4f64 VR256:$src))),  (v8f32 VR256:$src)>;
 321   def : Pat<(v8f32  (bitconvert (v32i8 VR256:$src))),  (v8f32 VR256:$src)>;
 322   def : Pat<(v8f32  (bitconvert (v16i16 VR256:$src))), (v8f32 VR256:$src)>;
 323   def : Pat<(v4i64  (bitconvert (v8f32 VR256:$src))),  (v4i64 VR256:$src)>;
 324   def : Pat<(v4i64  (bitconvert (v8i32 VR256:$src))),  (v4i64 VR256:$src)>;
 325   def : Pat<(v4i64  (bitconvert (v4f64 VR256:$src))),  (v4i64 VR256:$src)>;
 326   def : Pat<(v4i64  (bitconvert (v32i8 VR256:$src))),  (v4i64 VR256:$src)>;
 327   def : Pat<(v4i64  (bitconvert (v16i16 VR256:$src))), (v4i64 VR256:$src)>;
 328   def : Pat<(v32i8  (bitconvert (v4f64 VR256:$src))),  (v32i8 VR256:$src)>;
 329   def : Pat<(v32i8  (bitconvert (v4i64 VR256:$src))),  (v32i8 VR256:$src)>;
 330   def : Pat<(v32i8  (bitconvert (v8f32 VR256:$src))),  (v32i8 VR256:$src)>;
 331   def : Pat<(v32i8  (bitconvert (v8i32 VR256:$src))),  (v32i8 VR256:$src)>;
 332   def : Pat<(v32i8  (bitconvert (v16i16 VR256:$src))), (v32i8 VR256:$src)>;
 333   def : Pat<(v8i32  (bitconvert (v32i8 VR256:$src))),  (v8i32 VR256:$src)>;
 334   def : Pat<(v8i32  (bitconvert (v16i16 VR256:$src))), (v8i32 VR256:$src)>;
 335   def : Pat<(v8i32  (bitconvert (v8f32 VR256:$src))),  (v8i32 VR256:$src)>;
 336   def : Pat<(v8i32  (bitconvert (v4i64 VR256:$src))),  (v8i32 VR256:$src)>;
 337   def : Pat<(v8i32  (bitconvert (v4f64 VR256:$src))),  (v8i32 VR256:$src)>;
 338   def : Pat<(v16i16 (bitconvert (v8f32 VR256:$src))),  (v16i16 VR256:$src)>;
 339   def : Pat<(v16i16 (bitconvert (v8i32 VR256:$src))),  (v16i16 VR256:$src)>;
 340   def : Pat<(v16i16 (bitconvert (v4i64 VR256:$src))),  (v16i16 VR256:$src)>;
 341   def : Pat<(v16i16 (bitconvert (v4f64 VR256:$src))),  (v16i16 VR256:$src)>;
 342   def : Pat<(v16i16 (bitconvert (v32i8 VR256:$src))),  (v16i16 VR256:$src)>;
 343 }
 344
 345 // Alias instructions that map fld0 to xorps for sse or vxorps for avx.
 346 // This is expanded by ExpandPostRAPseudos.
 347 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 348     isPseudo = 1 in {
 349   def FsFLD0SS : I<0, Pseudo, (outs FR32:$dst), (ins), "",
 350                    [(set FR32:$dst, fp32imm0)]>, Requires<[HasSSE1]>;
 351   def FsFLD0SD : I<0, Pseudo, (outs FR64:$dst), (ins), "",
 352                    [(set FR64:$dst, fpimm0)]>, Requires<[HasSSE2]>;
 353 }
 354
 355 //===----------------------------------------------------------------------===//
 356 // AVX & SSE - Zero/One Vectors
 357 //===----------------------------------------------------------------------===//
 358
 359 // Alias instruction that maps zero vector to pxor / xorp* for sse.
 360 // This is expanded by ExpandPostRAPseudos to an xorps / vxorps, and then
 361 // swizzled by ExecutionDepsFix to pxor.
 362 // We set canFoldAsLoad because this can be converted to a constant-pool
 363 // load of an all-zeros value if folding it would be beneficial.
 364 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 365     isPseudo = 1 in {
 366 def V_SET0 : I<0, Pseudo, (outs VR128:$dst), (ins), "",
 367                [(set VR128:$dst, (v4f32 immAllZerosV))]>;
 368 }
 369
 370 def : Pat<(v2f64 immAllZerosV), (V_SET0)>;
 371 def : Pat<(v4i32 immAllZerosV), (V_SET0)>;
 372 def : Pat<(v2i64 immAllZerosV), (V_SET0)>;
 373 def : Pat<(v8i16 immAllZerosV), (V_SET0)>;
 374 def : Pat<(v16i8 immAllZerosV), (V_SET0)>;
 375
 376
 377 // The same as done above but for AVX.  The 256-bit AVX1 ISA doesn't support PI,
 378 // and doesn't need it because on sandy bridge the register is set to zero
 379 // at the rename stage without using any execution unit, so SET0PSY
 380 // and SET0PDY can be used for vector int instructions without penalty
 381 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 382     isPseudo = 1, Predicates = [HasAVX] in {
 383 def AVX_SET0 : I<0, Pseudo, (outs VR256:$dst), (ins), "",
 384                  [(set VR256:$dst, (v8f32 immAllZerosV))]>;
 385 }
 386
 387 let Predicates = [HasAVX] in
 388   def : Pat<(v4f64 immAllZerosV), (AVX_SET0)>;
 389
 390 let Predicates = [HasAVX2] in {
 391   def : Pat<(v4i64 immAllZerosV), (AVX_SET0)>;
 392   def : Pat<(v8i32 immAllZerosV), (AVX_SET0)>;
 393   def : Pat<(v16i16 immAllZerosV), (AVX_SET0)>;
 394   def : Pat<(v32i8 immAllZerosV), (AVX_SET0)>;
 395 }
 396
 397 // AVX1 has no support for 256-bit integer instructions, but since the 128-bit
 398 // VPXOR instruction writes zero to its upper part, it's safe build zeros.
 399 let Predicates = [HasAVX1Only] in {
 400 def : Pat<(v32i8 immAllZerosV), (SUBREG_TO_REG (i8 0), (V_SET0), sub_xmm)>;
 401 def : Pat<(bc_v32i8 (v8f32 immAllZerosV)),
 402           (SUBREG_TO_REG (i8 0), (V_SET0), sub_xmm)>;
 403
 404 def : Pat<(v16i16 immAllZerosV), (SUBREG_TO_REG (i16 0), (V_SET0), sub_xmm)>;
 405 def : Pat<(bc_v16i16 (v8f32 immAllZerosV)),
 406           (SUBREG_TO_REG (i16 0), (V_SET0), sub_xmm)>;
 407
 408 def : Pat<(v8i32 immAllZerosV), (SUBREG_TO_REG (i32 0), (V_SET0), sub_xmm)>;
 409 def : Pat<(bc_v8i32 (v8f32 immAllZerosV)),
 410           (SUBREG_TO_REG (i32 0), (V_SET0), sub_xmm)>;
 411
 412 def : Pat<(v4i64 immAllZerosV), (SUBREG_TO_REG (i64 0), (V_SET0), sub_xmm)>;
 413 def : Pat<(bc_v4i64 (v8f32 immAllZerosV)),
 414           (SUBREG_TO_REG (i64 0), (V_SET0), sub_xmm)>;
 415 }
 416
 417 // We set canFoldAsLoad because this can be converted to a constant-pool
 418 // load of an all-ones value if folding it would be beneficial.
 419 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 420     isPseudo = 1 in {
 421   def V_SETALLONES : I<0, Pseudo, (outs VR128:$dst), (ins), "",
 422                        [(set VR128:$dst, (v4i32 immAllOnesV))]>;
 423   let Predicates = [HasAVX2] in
 424   def AVX2_SETALLONES : I<0, Pseudo, (outs VR256:$dst), (ins), "",
 425                           [(set VR256:$dst, (v8i32 immAllOnesV))]>;
 426 }
 427
 428
 429 //===----------------------------------------------------------------------===//
 430 // SSE 1 & 2 - Move FP Scalar Instructions
 431 //
 432 // Move Instructions. Register-to-register movss/movsd is not used for FR32/64
 433 // register copies because it's a partial register update; FsMOVAPSrr/FsMOVAPDrr
 434 // is used instead. Register-to-register movss/movsd is not modeled as an
 435 // INSERT_SUBREG because INSERT_SUBREG requires that the insert be implementable
 436 // in terms of a copy, and just mentioned, we don't use movss/movsd for copies.
 437 //===----------------------------------------------------------------------===//
 438
 439 class sse12_move_rr<RegisterClass RC, SDNode OpNode, ValueType vt, string asm> :
 440       SI<0x10, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src1, RC:$src2), asm,
 441       [(set VR128:$dst, (vt (OpNode VR128:$src1,
 442                              (scalar_to_vector RC:$src2))))],
 443       IIC_SSE_MOV_S_RR>;
 444
 445 // Loading from memory automatically zeroing upper bits.
 446 class sse12_move_rm<RegisterClass RC, X86MemOperand x86memop,
 447                     PatFrag mem_pat, string OpcodeStr> :
 448       SI<0x10, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
 449          !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
 450                         [(set RC:$dst, (mem_pat addr:$src))],
 451                         IIC_SSE_MOV_S_RM>;
 452
 453 // AVX
 454 def VMOVSSrr : sse12_move_rr<FR32, X86Movss, v4f32,
 455                 "movss\t{$src2, $src1, $dst|$dst, $src1, $src2}">, XS, VEX_4V,
 456                 VEX_LIG;
 457 def VMOVSDrr : sse12_move_rr<FR64, X86Movsd, v2f64,
 458                 "movsd\t{$src2, $src1, $dst|$dst, $src1, $src2}">, XD, VEX_4V,
 459                 VEX_LIG;
 460
 461 // For the disassembler
 462 let isCodeGenOnly = 1, hasSideEffects = 0 in {
 463   def VMOVSSrr_REV : SI<0x11, MRMDestReg, (outs VR128:$dst),
 464                         (ins VR128:$src1, FR32:$src2),
 465                         "movss\t{$src2, $src1, $dst|$dst, $src1, $src2}", [],
 466                         IIC_SSE_MOV_S_RR>,
 467                         XS, VEX_4V, VEX_LIG;
 468   def VMOVSDrr_REV : SI<0x11, MRMDestReg, (outs VR128:$dst),
 469                         (ins VR128:$src1, FR64:$src2),
 470                         "movsd\t{$src2, $src1, $dst|$dst, $src1, $src2}", [],
 471                         IIC_SSE_MOV_S_RR>,
 472                         XD, VEX_4V, VEX_LIG;
 473 }
 474
 475 let canFoldAsLoad = 1, isReMaterializable = 1 in {
 476   def VMOVSSrm : sse12_move_rm<FR32, f32mem, loadf32, "movss">, XS, VEX,
 477                  VEX_LIG;
 478   let AddedComplexity = 20 in
 479     def VMOVSDrm : sse12_move_rm<FR64, f64mem, loadf64, "movsd">, XD, VEX,
 480                    VEX_LIG;
 481 }
 482
 483 def VMOVSSmr : SI<0x11, MRMDestMem, (outs), (ins f32mem:$dst, FR32:$src),
 484                   "movss\t{$src, $dst|$dst, $src}",
 485                   [(store FR32:$src, addr:$dst)], IIC_SSE_MOV_S_MR>,
 486                   XS, VEX, VEX_LIG;
 487 def VMOVSDmr : SI<0x11, MRMDestMem, (outs), (ins f64mem:$dst, FR64:$src),
 488                   "movsd\t{$src, $dst|$dst, $src}",
 489                   [(store FR64:$src, addr:$dst)], IIC_SSE_MOV_S_MR>,
 490                   XD, VEX, VEX_LIG;
 491
 492 // SSE1 & 2
 493 let Constraints = "$src1 = $dst" in {
 494   def MOVSSrr : sse12_move_rr<FR32, X86Movss, v4f32,
 495                           "movss\t{$src2, $dst|$dst, $src2}">, XS;
 496   def MOVSDrr : sse12_move_rr<FR64, X86Movsd, v2f64,
 497                           "movsd\t{$src2, $dst|$dst, $src2}">, XD;
 498
 499   // For the disassembler
 500   let isCodeGenOnly = 1, hasSideEffects = 0 in {
 501     def MOVSSrr_REV : SI<0x11, MRMDestReg, (outs VR128:$dst),
 502                          (ins VR128:$src1, FR32:$src2),
 503                          "movss\t{$src2, $dst|$dst, $src2}", [],
 504                          IIC_SSE_MOV_S_RR>, XS;
 505     def MOVSDrr_REV : SI<0x11, MRMDestReg, (outs VR128:$dst),
 506                          (ins VR128:$src1, FR64:$src2),
 507                          "movsd\t{$src2, $dst|$dst, $src2}", [],
 508                          IIC_SSE_MOV_S_RR>, XD;
 509   }
 510 }
 511
 512 let canFoldAsLoad = 1, isReMaterializable = 1 in {
 513   def MOVSSrm : sse12_move_rm<FR32, f32mem, loadf32, "movss">, XS;
 514
 515   let AddedComplexity = 20 in
 516     def MOVSDrm : sse12_move_rm<FR64, f64mem, loadf64, "movsd">, XD;
 517 }
 518
 519 def MOVSSmr : SSI<0x11, MRMDestMem, (outs), (ins f32mem:$dst, FR32:$src),
 520                   "movss\t{$src, $dst|$dst, $src}",
 521                   [(store FR32:$src, addr:$dst)], IIC_SSE_MOV_S_MR>;
 522 def MOVSDmr : SDI<0x11, MRMDestMem, (outs), (ins f64mem:$dst, FR64:$src),
 523                   "movsd\t{$src, $dst|$dst, $src}",
 524                   [(store FR64:$src, addr:$dst)], IIC_SSE_MOV_S_MR>;
 525
 526 // Patterns
 527 let Predicates = [HasAVX] in {
 528   let AddedComplexity = 15 in {
 529   // Move scalar to XMM zero-extended, zeroing a VR128 then do a
 530   // MOVS{S,D} to the lower bits.
 531   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector FR32:$src)))),
 532             (VMOVSSrr (v4f32 (V_SET0)), FR32:$src)>;
 533   def : Pat<(v4f32 (X86vzmovl (v4f32 VR128:$src))),
 534             (VMOVSSrr (v4f32 (V_SET0)), (COPY_TO_REGCLASS VR128:$src, FR32))>;
 535   def : Pat<(v4i32 (X86vzmovl (v4i32 VR128:$src))),
 536             (VMOVSSrr (v4i32 (V_SET0)), (COPY_TO_REGCLASS VR128:$src, FR32))>;
 537   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector FR64:$src)))),
 538             (VMOVSDrr (v2f64 (V_SET0)), FR64:$src)>;
 539
 540   // Move low f32 and clear high bits.
 541   def : Pat<(v8f32 (X86vzmovl (v8f32 VR256:$src))),
 542             (SUBREG_TO_REG (i32 0),
 543              (VMOVSSrr (v4f32 (V_SET0)),
 544                        (EXTRACT_SUBREG (v8f32 VR256:$src), sub_xmm)), sub_xmm)>;
 545   def : Pat<(v8i32 (X86vzmovl (v8i32 VR256:$src))),
 546             (SUBREG_TO_REG (i32 0),
 547              (VMOVSSrr (v4i32 (V_SET0)),
 548                        (EXTRACT_SUBREG (v8i32 VR256:$src), sub_xmm)), sub_xmm)>;
 549   }
 550
 551   let AddedComplexity = 20 in {
 552   // MOVSSrm zeros the high parts of the register; represent this
 553   // with SUBREG_TO_REG. The AVX versions also write: DST[255:128] <- 0
 554   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector (loadf32 addr:$src))))),
 555             (COPY_TO_REGCLASS (VMOVSSrm addr:$src), VR128)>;
 556   def : Pat<(v4f32 (scalar_to_vector (loadf32 addr:$src))),
 557             (COPY_TO_REGCLASS (VMOVSSrm addr:$src), VR128)>;
 558   def : Pat<(v4f32 (X86vzmovl (loadv4f32 addr:$src))),
 559             (COPY_TO_REGCLASS (VMOVSSrm addr:$src), VR128)>;
 560
 561   // MOVSDrm zeros the high parts of the register; represent this
 562   // with SUBREG_TO_REG. The AVX versions also write: DST[255:128] <- 0
 563   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector (loadf64 addr:$src))))),
 564             (COPY_TO_REGCLASS (VMOVSDrm addr:$src), VR128)>;
 565   def : Pat<(v2f64 (scalar_to_vector (loadf64 addr:$src))),
 566             (COPY_TO_REGCLASS (VMOVSDrm addr:$src), VR128)>;
 567   def : Pat<(v2f64 (X86vzmovl (loadv2f64 addr:$src))),
 568             (COPY_TO_REGCLASS (VMOVSDrm addr:$src), VR128)>;
 569   def : Pat<(v2f64 (X86vzmovl (bc_v2f64 (loadv4f32 addr:$src)))),
 570             (COPY_TO_REGCLASS (VMOVSDrm addr:$src), VR128)>;
 571   def : Pat<(v2f64 (X86vzload addr:$src)),
 572             (COPY_TO_REGCLASS (VMOVSDrm addr:$src), VR128)>;
 573
 574   // Represent the same patterns above but in the form they appear for
 575   // 256-bit types
 576   def : Pat<(v8i32 (X86vzmovl (insert_subvector undef,
 577                    (v4i32 (scalar_to_vector (loadi32 addr:$src))), (iPTR 0)))),
 578             (SUBREG_TO_REG (i32 0), (VMOVSSrm addr:$src), sub_xmm)>;
 579   def : Pat<(v8f32 (X86vzmovl (insert_subvector undef,
 580                    (v4f32 (scalar_to_vector (loadf32 addr:$src))), (iPTR 0)))),
 581             (SUBREG_TO_REG (i32 0), (VMOVSSrm addr:$src), sub_xmm)>;
 582   def : Pat<(v4f64 (X86vzmovl (insert_subvector undef,
 583                    (v2f64 (scalar_to_vector (loadf64 addr:$src))), (iPTR 0)))),
 584             (SUBREG_TO_REG (i32 0), (VMOVSDrm addr:$src), sub_xmm)>;
 585   }
 586   def : Pat<(v8f32 (X86vzmovl (insert_subvector undef,
 587                    (v4f32 (scalar_to_vector FR32:$src)), (iPTR 0)))),
 588             (SUBREG_TO_REG (i32 0),
 589                            (v4f32 (VMOVSSrr (v4f32 (V_SET0)), FR32:$src)),
 590                            sub_xmm)>;
 591   def : Pat<(v4f64 (X86vzmovl (insert_subvector undef,
 592                    (v2f64 (scalar_to_vector FR64:$src)), (iPTR 0)))),
 593             (SUBREG_TO_REG (i64 0),
 594                            (v2f64 (VMOVSDrr (v2f64 (V_SET0)), FR64:$src)),
 595                            sub_xmm)>;
 596   def : Pat<(v4i64 (X86vzmovl (insert_subvector undef,
 597                    (v2i64 (scalar_to_vector (loadi64 addr:$src))), (iPTR 0)))),
 598             (SUBREG_TO_REG (i64 0), (VMOVSDrm addr:$src), sub_xmm)>;
 599
 600   // Move low f64 and clear high bits.
 601   def : Pat<(v4f64 (X86vzmovl (v4f64 VR256:$src))),
 602             (SUBREG_TO_REG (i32 0),
 603              (VMOVSDrr (v2f64 (V_SET0)),
 604                        (EXTRACT_SUBREG (v4f64 VR256:$src), sub_xmm)), sub_xmm)>;
 605
 606   def : Pat<(v4i64 (X86vzmovl (v4i64 VR256:$src))),
 607             (SUBREG_TO_REG (i32 0),
 608              (VMOVSDrr (v2i64 (V_SET0)),
 609                        (EXTRACT_SUBREG (v4i64 VR256:$src), sub_xmm)), sub_xmm)>;
 610
 611   // Extract and store.
 612   def : Pat<(store (f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
 613                    addr:$dst),
 614             (VMOVSSmr addr:$dst, (COPY_TO_REGCLASS (v4f32 VR128:$src), FR32))>;
 615   def : Pat<(store (f64 (vector_extract (v2f64 VR128:$src), (iPTR 0))),
 616                    addr:$dst),
 617             (VMOVSDmr addr:$dst, (COPY_TO_REGCLASS (v2f64 VR128:$src), FR64))>;
 618
 619   // Shuffle with VMOVSS
 620   def : Pat<(v4i32 (X86Movss VR128:$src1, VR128:$src2)),
 621             (VMOVSSrr (v4i32 VR128:$src1),
 622                       (COPY_TO_REGCLASS (v4i32 VR128:$src2), FR32))>;
 623   def : Pat<(v4f32 (X86Movss VR128:$src1, VR128:$src2)),
 624             (VMOVSSrr (v4f32 VR128:$src1),
 625                       (COPY_TO_REGCLASS (v4f32 VR128:$src2), FR32))>;
 626
 627   // 256-bit variants
 628   def : Pat<(v8i32 (X86Movss VR256:$src1, VR256:$src2)),
 629             (SUBREG_TO_REG (i32 0),
 630               (VMOVSSrr (EXTRACT_SUBREG (v8i32 VR256:$src1), sub_xmm),
 631                         (EXTRACT_SUBREG (v8i32 VR256:$src2), sub_xmm)),
 632               sub_xmm)>;
 633   def : Pat<(v8f32 (X86Movss VR256:$src1, VR256:$src2)),
 634             (SUBREG_TO_REG (i32 0),
 635               (VMOVSSrr (EXTRACT_SUBREG (v8f32 VR256:$src1), sub_xmm),
 636                         (EXTRACT_SUBREG (v8f32 VR256:$src2), sub_xmm)),
 637               sub_xmm)>;
 638
 639   // Shuffle with VMOVSD
 640   def : Pat<(v2i64 (X86Movsd VR128:$src1, VR128:$src2)),
 641             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 642   def : Pat<(v2f64 (X86Movsd VR128:$src1, VR128:$src2)),
 643             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 644   def : Pat<(v4f32 (X86Movsd VR128:$src1, VR128:$src2)),
 645             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 646   def : Pat<(v4i32 (X86Movsd VR128:$src1, VR128:$src2)),
 647             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 648
 649   // 256-bit variants
 650   def : Pat<(v4i64 (X86Movsd VR256:$src1, VR256:$src2)),
 651             (SUBREG_TO_REG (i32 0),
 652               (VMOVSDrr (EXTRACT_SUBREG (v4i64 VR256:$src1), sub_xmm),
 653                         (EXTRACT_SUBREG (v4i64 VR256:$src2), sub_xmm)),
 654               sub_xmm)>;
 655   def : Pat<(v4f64 (X86Movsd VR256:$src1, VR256:$src2)),
 656             (SUBREG_TO_REG (i32 0),
 657               (VMOVSDrr (EXTRACT_SUBREG (v4f64 VR256:$src1), sub_xmm),
 658                         (EXTRACT_SUBREG (v4f64 VR256:$src2), sub_xmm)),
 659               sub_xmm)>;
 660
 661
 662   // FIXME: Instead of a X86Movlps there should be a X86Movsd here, the problem
 663   // is during lowering, where it's not possible to recognize the fold cause
 664   // it has two uses through a bitcast. One use disappears at isel time and the
 665   // fold opportunity reappears.
 666   def : Pat<(v2f64 (X86Movlpd VR128:$src1, VR128:$src2)),
 667             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 668   def : Pat<(v2i64 (X86Movlpd VR128:$src1, VR128:$src2)),
 669             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 670   def : Pat<(v4f32 (X86Movlps VR128:$src1, VR128:$src2)),
 671             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 672   def : Pat<(v4i32 (X86Movlps VR128:$src1, VR128:$src2)),
 673             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 674 }
 675
 676 let Predicates = [UseSSE1] in {
 677   let AddedComplexity = 15 in {
 678   // Move scalar to XMM zero-extended, zeroing a VR128 then do a
 679   // MOVSS to the lower bits.
 680   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector FR32:$src)))),
 681             (MOVSSrr (v4f32 (V_SET0)), FR32:$src)>;
 682   def : Pat<(v4f32 (X86vzmovl (v4f32 VR128:$src))),
 683             (MOVSSrr (v4f32 (V_SET0)), (COPY_TO_REGCLASS VR128:$src, FR32))>;
 684   def : Pat<(v4i32 (X86vzmovl (v4i32 VR128:$src))),
 685             (MOVSSrr (v4i32 (V_SET0)), (COPY_TO_REGCLASS VR128:$src, FR32))>;
 686   }
 687
 688   let AddedComplexity = 20 in {
 689   // MOVSSrm already zeros the high parts of the register.
 690   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector (loadf32 addr:$src))))),
 691             (COPY_TO_REGCLASS (MOVSSrm addr:$src), VR128)>;
 692   def : Pat<(v4f32 (scalar_to_vector (loadf32 addr:$src))),
 693             (COPY_TO_REGCLASS (MOVSSrm addr:$src), VR128)>;
 694   def : Pat<(v4f32 (X86vzmovl (loadv4f32 addr:$src))),
 695             (COPY_TO_REGCLASS (MOVSSrm addr:$src), VR128)>;
 696   }
 697
 698   // Extract and store.
 699   def : Pat<(store (f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
 700                    addr:$dst),
 701             (MOVSSmr addr:$dst, (COPY_TO_REGCLASS VR128:$src, FR32))>;
 702
 703   // Shuffle with MOVSS
 704   def : Pat<(v4i32 (X86Movss VR128:$src1, VR128:$src2)),
 705             (MOVSSrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR32))>;
 706   def : Pat<(v4f32 (X86Movss VR128:$src1, VR128:$src2)),
 707             (MOVSSrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR32))>;
 708 }
 709
 710 let Predicates = [UseSSE2] in {
 711   let AddedComplexity = 15 in {
 712   // Move scalar to XMM zero-extended, zeroing a VR128 then do a
 713   // MOVSD to the lower bits.
 714   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector FR64:$src)))),
 715             (MOVSDrr (v2f64 (V_SET0)), FR64:$src)>;
 716   }
 717
 718   let AddedComplexity = 20 in {
 719   // MOVSDrm already zeros the high parts of the register.
 720   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector (loadf64 addr:$src))))),
 721             (COPY_TO_REGCLASS (MOVSDrm addr:$src), VR128)>;
 722   def : Pat<(v2f64 (scalar_to_vector (loadf64 addr:$src))),
 723             (COPY_TO_REGCLASS (MOVSDrm addr:$src), VR128)>;
 724   def : Pat<(v2f64 (X86vzmovl (loadv2f64 addr:$src))),
 725             (COPY_TO_REGCLASS (MOVSDrm addr:$src), VR128)>;
 726   def : Pat<(v2f64 (X86vzmovl (bc_v2f64 (loadv4f32 addr:$src)))),
 727             (COPY_TO_REGCLASS (MOVSDrm addr:$src), VR128)>;
 728   def : Pat<(v2f64 (X86vzload addr:$src)),
 729             (COPY_TO_REGCLASS (MOVSDrm addr:$src), VR128)>;
 730   }
 731
 732   // Extract and store.
 733   def : Pat<(store (f64 (vector_extract (v2f64 VR128:$src), (iPTR 0))),
 734                    addr:$dst),
 735             (MOVSDmr addr:$dst, (COPY_TO_REGCLASS VR128:$src, FR64))>;
 736
 737   // Shuffle with MOVSD
 738   def : Pat<(v2i64 (X86Movsd VR128:$src1, VR128:$src2)),
 739             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 740   def : Pat<(v2f64 (X86Movsd VR128:$src1, VR128:$src2)),
 741             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 742   def : Pat<(v4f32 (X86Movsd VR128:$src1, VR128:$src2)),
 743             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 744   def : Pat<(v4i32 (X86Movsd VR128:$src1, VR128:$src2)),
 745             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 746
 747   // FIXME: Instead of a X86Movlps there should be a X86Movsd here, the problem
 748   // is during lowering, where it's not possible to recognize the fold cause
 749   // it has two uses through a bitcast. One use disappears at isel time and the
 750   // fold opportunity reappears.
 751   def : Pat<(v2f64 (X86Movlpd VR128:$src1, VR128:$src2)),
 752             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 753   def : Pat<(v2i64 (X86Movlpd VR128:$src1, VR128:$src2)),
 754             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 755   def : Pat<(v4f32 (X86Movlps VR128:$src1, VR128:$src2)),
 756             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 757   def : Pat<(v4i32 (X86Movlps VR128:$src1, VR128:$src2)),
 758             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 759 }
 760
 761 //===----------------------------------------------------------------------===//
 762 // SSE 1 & 2 - Move Aligned/Unaligned FP Instructions
 763 //===----------------------------------------------------------------------===//
 764
 765 multiclass sse12_mov_packed<bits<8> opc, RegisterClass RC,
 766                             X86MemOperand x86memop, PatFrag ld_frag,
 767                             string asm, Domain d,
 768                             OpndItins itins,
 769                             bit IsReMaterializable = 1> {
 770 let neverHasSideEffects = 1 in
 771   def rr : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src),
 772               !strconcat(asm, "\t{$src, $dst|$dst, $src}"), [], itins.rr, d>;
 773 let canFoldAsLoad = 1, isReMaterializable = IsReMaterializable in
 774   def rm : PI<opc, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
 775               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
 776                    [(set RC:$dst, (ld_frag addr:$src))], itins.rm, d>;
 777 }
 778
 779 defm VMOVAPS : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv4f32,
 780                               "movaps", SSEPackedSingle, SSE_MOVA_ITINS>,
 781                               TB, VEX;
 782 defm VMOVAPD : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv2f64,
 783                               "movapd", SSEPackedDouble, SSE_MOVA_ITINS>,
 784                               TB, OpSize, VEX;
 785 defm VMOVUPS : sse12_mov_packed<0x10, VR128, f128mem, loadv4f32,
 786                               "movups", SSEPackedSingle, SSE_MOVU_ITINS>,
 787                               TB, VEX;
 788 defm VMOVUPD : sse12_mov_packed<0x10, VR128, f128mem, loadv2f64,
 789                               "movupd", SSEPackedDouble, SSE_MOVU_ITINS, 0>,
 790                               TB, OpSize, VEX;
 791
 792 defm VMOVAPSY : sse12_mov_packed<0x28, VR256, f256mem, alignedloadv8f32,
 793                               "movaps", SSEPackedSingle, SSE_MOVA_ITINS>,
 794                               TB, VEX, VEX_L;
 795 defm VMOVAPDY : sse12_mov_packed<0x28, VR256, f256mem, alignedloadv4f64,
 796                               "movapd", SSEPackedDouble, SSE_MOVA_ITINS>,
 797                               TB, OpSize, VEX, VEX_L;
 798 defm VMOVUPSY : sse12_mov_packed<0x10, VR256, f256mem, loadv8f32,
 799                               "movups", SSEPackedSingle, SSE_MOVU_ITINS>,
 800                               TB, VEX, VEX_L;
 801 defm VMOVUPDY : sse12_mov_packed<0x10, VR256, f256mem, loadv4f64,
 802                               "movupd", SSEPackedDouble, SSE_MOVU_ITINS, 0>,
 803                               TB, OpSize, VEX, VEX_L;
 804 defm MOVAPS : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv4f32,
 805                               "movaps", SSEPackedSingle, SSE_MOVA_ITINS>,
 806                               TB;
 807 defm MOVAPD : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv2f64,
 808                               "movapd", SSEPackedDouble, SSE_MOVA_ITINS>,
 809                               TB, OpSize;
 810 defm MOVUPS : sse12_mov_packed<0x10, VR128, f128mem, loadv4f32,
 811                               "movups", SSEPackedSingle, SSE_MOVU_ITINS>,
 812                               TB;
 813 defm MOVUPD : sse12_mov_packed<0x10, VR128, f128mem, loadv2f64,
 814                               "movupd", SSEPackedDouble, SSE_MOVU_ITINS, 0>,
 815                               TB, OpSize;
 816
 817 def VMOVAPSmr : VPSI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 818                    "movaps\t{$src, $dst|$dst, $src}",
 819                    [(alignedstore (v4f32 VR128:$src), addr:$dst)],
 820                    IIC_SSE_MOVA_P_MR>, VEX;
 821 def VMOVAPDmr : VPDI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 822                    "movapd\t{$src, $dst|$dst, $src}",
 823                    [(alignedstore (v2f64 VR128:$src), addr:$dst)],
 824                    IIC_SSE_MOVA_P_MR>, VEX;
 825 def VMOVUPSmr : VPSI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 826                    "movups\t{$src, $dst|$dst, $src}",
 827                    [(store (v4f32 VR128:$src), addr:$dst)],
 828                    IIC_SSE_MOVU_P_MR>, VEX;
 829 def VMOVUPDmr : VPDI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 830                    "movupd\t{$src, $dst|$dst, $src}",
 831                    [(store (v2f64 VR128:$src), addr:$dst)],
 832                    IIC_SSE_MOVU_P_MR>, VEX;
 833 def VMOVAPSYmr : VPSI<0x29, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 834                    "movaps\t{$src, $dst|$dst, $src}",
 835                    [(alignedstore256 (v8f32 VR256:$src), addr:$dst)],
 836                    IIC_SSE_MOVA_P_MR>, VEX, VEX_L;
 837 def VMOVAPDYmr : VPDI<0x29, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 838                    "movapd\t{$src, $dst|$dst, $src}",
 839                    [(alignedstore256 (v4f64 VR256:$src), addr:$dst)],
 840                    IIC_SSE_MOVA_P_MR>, VEX, VEX_L;
 841 def VMOVUPSYmr : VPSI<0x11, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 842                    "movups\t{$src, $dst|$dst, $src}",
 843                    [(store (v8f32 VR256:$src), addr:$dst)],
 844                    IIC_SSE_MOVU_P_MR>, VEX, VEX_L;
 845 def VMOVUPDYmr : VPDI<0x11, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 846                    "movupd\t{$src, $dst|$dst, $src}",
 847                    [(store (v4f64 VR256:$src), addr:$dst)],
 848                    IIC_SSE_MOVU_P_MR>, VEX, VEX_L;
 849
 850 // For disassembler
 851 let isCodeGenOnly = 1, hasSideEffects = 0 in {
 852   def VMOVAPSrr_REV : VPSI<0x29, MRMDestReg, (outs VR128:$dst),
 853                           (ins VR128:$src),
 854                           "movaps\t{$src, $dst|$dst, $src}", [],
 855                           IIC_SSE_MOVA_P_RR>, VEX;
 856   def VMOVAPDrr_REV : VPDI<0x29, MRMDestReg, (outs VR128:$dst),
 857                            (ins VR128:$src),
 858                            "movapd\t{$src, $dst|$dst, $src}", [],
 859                            IIC_SSE_MOVA_P_RR>, VEX;
 860   def VMOVUPSrr_REV : VPSI<0x11, MRMDestReg, (outs VR128:$dst),
 861                            (ins VR128:$src),
 862                            "movups\t{$src, $dst|$dst, $src}", [],
 863                            IIC_SSE_MOVU_P_RR>, VEX;
 864   def VMOVUPDrr_REV : VPDI<0x11, MRMDestReg, (outs VR128:$dst),
 865                            (ins VR128:$src),
 866                            "movupd\t{$src, $dst|$dst, $src}", [],
 867                            IIC_SSE_MOVU_P_RR>, VEX;
 868   def VMOVAPSYrr_REV : VPSI<0x29, MRMDestReg, (outs VR256:$dst),
 869                             (ins VR256:$src),
 870                             "movaps\t{$src, $dst|$dst, $src}", [],
 871                             IIC_SSE_MOVA_P_RR>, VEX, VEX_L;
 872   def VMOVAPDYrr_REV : VPDI<0x29, MRMDestReg, (outs VR256:$dst),
 873                             (ins VR256:$src),
 874                             "movapd\t{$src, $dst|$dst, $src}", [],
 875                             IIC_SSE_MOVA_P_RR>, VEX, VEX_L;
 876   def VMOVUPSYrr_REV : VPSI<0x11, MRMDestReg, (outs VR256:$dst),
 877                             (ins VR256:$src),
 878                             "movups\t{$src, $dst|$dst, $src}", [],
 879                             IIC_SSE_MOVU_P_RR>, VEX, VEX_L;
 880   def VMOVUPDYrr_REV : VPDI<0x11, MRMDestReg, (outs VR256:$dst),
 881                             (ins VR256:$src),
 882                             "movupd\t{$src, $dst|$dst, $src}", [],
 883                             IIC_SSE_MOVU_P_RR>, VEX, VEX_L;
 884 }
 885
 886 let Predicates = [HasAVX] in {
 887 def : Pat<(v8i32 (X86vzmovl
 888                   (insert_subvector undef, (v4i32 VR128:$src), (iPTR 0)))),
 889           (SUBREG_TO_REG (i32 0), (VMOVAPSrr VR128:$src), sub_xmm)>;
 890 def : Pat<(v4i64 (X86vzmovl
 891                   (insert_subvector undef, (v2i64 VR128:$src), (iPTR 0)))),
 892           (SUBREG_TO_REG (i32 0), (VMOVAPSrr VR128:$src), sub_xmm)>;
 893 def : Pat<(v8f32 (X86vzmovl
 894                   (insert_subvector undef, (v4f32 VR128:$src), (iPTR 0)))),
 895           (SUBREG_TO_REG (i32 0), (VMOVAPSrr VR128:$src), sub_xmm)>;
 896 def : Pat<(v4f64 (X86vzmovl
 897                   (insert_subvector undef, (v2f64 VR128:$src), (iPTR 0)))),
 898           (SUBREG_TO_REG (i32 0), (VMOVAPSrr VR128:$src), sub_xmm)>;
 899 }
 900
 901
 902 def : Pat<(int_x86_avx_storeu_ps_256 addr:$dst, VR256:$src),
 903           (VMOVUPSYmr addr:$dst, VR256:$src)>;
 904 def : Pat<(int_x86_avx_storeu_pd_256 addr:$dst, VR256:$src),
 905           (VMOVUPDYmr addr:$dst, VR256:$src)>;
 906
 907 def MOVAPSmr : PSI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 908                    "movaps\t{$src, $dst|$dst, $src}",
 909                    [(alignedstore (v4f32 VR128:$src), addr:$dst)],
 910                    IIC_SSE_MOVA_P_MR>;
 911 def MOVAPDmr : PDI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 912                    "movapd\t{$src, $dst|$dst, $src}",
 913                    [(alignedstore (v2f64 VR128:$src), addr:$dst)],
 914                    IIC_SSE_MOVA_P_MR>;
 915 def MOVUPSmr : PSI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 916                    "movups\t{$src, $dst|$dst, $src}",
 917                    [(store (v4f32 VR128:$src), addr:$dst)],
 918                    IIC_SSE_MOVU_P_MR>;
 919 def MOVUPDmr : PDI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 920                    "movupd\t{$src, $dst|$dst, $src}",
 921                    [(store (v2f64 VR128:$src), addr:$dst)],
 922                    IIC_SSE_MOVU_P_MR>;
 923
 924 // For disassembler
 925 let isCodeGenOnly = 1, hasSideEffects = 0 in {
 926   def MOVAPSrr_REV : PSI<0x29, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
 927                          "movaps\t{$src, $dst|$dst, $src}", [],
 928                          IIC_SSE_MOVA_P_RR>;
 929   def MOVAPDrr_REV : PDI<0x29, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
 930                          "movapd\t{$src, $dst|$dst, $src}", [],
 931                          IIC_SSE_MOVA_P_RR>;
 932   def MOVUPSrr_REV : PSI<0x11, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
 933                          "movups\t{$src, $dst|$dst, $src}", [],
 934                          IIC_SSE_MOVU_P_RR>;
 935   def MOVUPDrr_REV : PDI<0x11, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
 936                          "movupd\t{$src, $dst|$dst, $src}", [],
 937                          IIC_SSE_MOVU_P_RR>;
 938 }
 939
 940 let Predicates = [HasAVX] in {
 941   def : Pat<(int_x86_sse_storeu_ps addr:$dst, VR128:$src),
 942             (VMOVUPSmr addr:$dst, VR128:$src)>;
 943   def : Pat<(int_x86_sse2_storeu_pd addr:$dst, VR128:$src),
 944             (VMOVUPDmr addr:$dst, VR128:$src)>;
 945 }
 946
 947 let Predicates = [UseSSE1] in
 948   def : Pat<(int_x86_sse_storeu_ps addr:$dst, VR128:$src),
 949             (MOVUPSmr addr:$dst, VR128:$src)>;
 950 let Predicates = [UseSSE2] in
 951   def : Pat<(int_x86_sse2_storeu_pd addr:$dst, VR128:$src),
 952             (MOVUPDmr addr:$dst, VR128:$src)>;
 953
 954 // Use vmovaps/vmovups for AVX integer load/store.
 955 let Predicates = [HasAVX] in {
 956   // 128-bit load/store
 957   def : Pat<(alignedloadv2i64 addr:$src),
 958             (VMOVAPSrm addr:$src)>;
 959   def : Pat<(loadv2i64 addr:$src),
 960             (VMOVUPSrm addr:$src)>;
 961
 962   def : Pat<(alignedstore (v2i64 VR128:$src), addr:$dst),
 963             (VMOVAPSmr addr:$dst, VR128:$src)>;
 964   def : Pat<(alignedstore (v4i32 VR128:$src), addr:$dst),
 965             (VMOVAPSmr addr:$dst, VR128:$src)>;
 966   def : Pat<(alignedstore (v8i16 VR128:$src), addr:$dst),
 967             (VMOVAPSmr addr:$dst, VR128:$src)>;
 968   def : Pat<(alignedstore (v16i8 VR128:$src), addr:$dst),
 969             (VMOVAPSmr addr:$dst, VR128:$src)>;
 970   def : Pat<(store (v2i64 VR128:$src), addr:$dst),
 971             (VMOVUPSmr addr:$dst, VR128:$src)>;
 972   def : Pat<(store (v4i32 VR128:$src), addr:$dst),
 973             (VMOVUPSmr addr:$dst, VR128:$src)>;
 974   def : Pat<(store (v8i16 VR128:$src), addr:$dst),
 975             (VMOVUPSmr addr:$dst, VR128:$src)>;
 976   def : Pat<(store (v16i8 VR128:$src), addr:$dst),
 977             (VMOVUPSmr addr:$dst, VR128:$src)>;
 978
 979   // 256-bit load/store
 980   def : Pat<(alignedloadv4i64 addr:$src),
 981             (VMOVAPSYrm addr:$src)>;
 982   def : Pat<(loadv4i64 addr:$src),
 983             (VMOVUPSYrm addr:$src)>;
 984   def : Pat<(alignedstore256 (v4i64 VR256:$src), addr:$dst),
 985             (VMOVAPSYmr addr:$dst, VR256:$src)>;
 986   def : Pat<(alignedstore256 (v8i32 VR256:$src), addr:$dst),
 987             (VMOVAPSYmr addr:$dst, VR256:$src)>;
 988   def : Pat<(alignedstore256 (v16i16 VR256:$src), addr:$dst),
 989             (VMOVAPSYmr addr:$dst, VR256:$src)>;
 990   def : Pat<(alignedstore256 (v32i8 VR256:$src), addr:$dst),
 991             (VMOVAPSYmr addr:$dst, VR256:$src)>;
 992   def : Pat<(store (v4i64 VR256:$src), addr:$dst),
 993             (VMOVUPSYmr addr:$dst, VR256:$src)>;
 994   def : Pat<(store (v8i32 VR256:$src), addr:$dst),
 995             (VMOVUPSYmr addr:$dst, VR256:$src)>;
 996   def : Pat<(store (v16i16 VR256:$src), addr:$dst),
 997             (VMOVUPSYmr addr:$dst, VR256:$src)>;
 998   def : Pat<(store (v32i8 VR256:$src), addr:$dst),
 999             (VMOVUPSYmr addr:$dst, VR256:$src)>;
1000
1001   // Special patterns for storing subvector extracts of lower 128-bits
1002   // Its cheaper to just use VMOVAPS/VMOVUPS instead of VEXTRACTF128mr
1003   def : Pat<(alignedstore (v2f64 (extract_subvector
1004                                   (v4f64 VR256:$src), (iPTR 0))), addr:$dst),
1005             (VMOVAPDmr addr:$dst, (v2f64 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1006   def : Pat<(alignedstore (v4f32 (extract_subvector
1007                                   (v8f32 VR256:$src), (iPTR 0))), addr:$dst),
1008             (VMOVAPSmr addr:$dst, (v4f32 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1009   def : Pat<(alignedstore (v2i64 (extract_subvector
1010                                   (v4i64 VR256:$src), (iPTR 0))), addr:$dst),
1011             (VMOVAPDmr addr:$dst, (v2i64 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1012   def : Pat<(alignedstore (v4i32 (extract_subvector
1013                                   (v8i32 VR256:$src), (iPTR 0))), addr:$dst),
1014             (VMOVAPSmr addr:$dst, (v4i32 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1015   def : Pat<(alignedstore (v8i16 (extract_subvector
1016                                   (v16i16 VR256:$src), (iPTR 0))), addr:$dst),
1017             (VMOVAPSmr addr:$dst, (v8i16 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1018   def : Pat<(alignedstore (v16i8 (extract_subvector
1019                                   (v32i8 VR256:$src), (iPTR 0))), addr:$dst),
1020             (VMOVAPSmr addr:$dst, (v16i8 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1021
1022   def : Pat<(store (v2f64 (extract_subvector
1023                            (v4f64 VR256:$src), (iPTR 0))), addr:$dst),
1024             (VMOVUPDmr addr:$dst, (v2f64 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1025   def : Pat<(store (v4f32 (extract_subvector
1026                            (v8f32 VR256:$src), (iPTR 0))), addr:$dst),
1027             (VMOVUPSmr addr:$dst, (v4f32 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1028   def : Pat<(store (v2i64 (extract_subvector
1029                            (v4i64 VR256:$src), (iPTR 0))), addr:$dst),
1030             (VMOVUPDmr addr:$dst, (v2i64 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1031   def : Pat<(store (v4i32 (extract_subvector
1032                            (v8i32 VR256:$src), (iPTR 0))), addr:$dst),
1033             (VMOVUPSmr addr:$dst, (v4i32 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1034   def : Pat<(store (v8i16 (extract_subvector
1035                            (v16i16 VR256:$src), (iPTR 0))), addr:$dst),
1036             (VMOVAPSmr addr:$dst, (v8i16 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1037   def : Pat<(store (v16i8 (extract_subvector
1038                            (v32i8 VR256:$src), (iPTR 0))), addr:$dst),
1039             (VMOVUPSmr addr:$dst, (v16i8 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1040 }
1041
1042 // Use movaps / movups for SSE integer load / store (one byte shorter).
1043 // The instructions selected below are then converted to MOVDQA/MOVDQU
1044 // during the SSE domain pass.
1045 let Predicates = [UseSSE1] in {
1046   def : Pat<(alignedloadv2i64 addr:$src),
1047             (MOVAPSrm addr:$src)>;
1048   def : Pat<(loadv2i64 addr:$src),
1049             (MOVUPSrm addr:$src)>;
1050
1051   def : Pat<(alignedstore (v2i64 VR128:$src), addr:$dst),
1052             (MOVAPSmr addr:$dst, VR128:$src)>;
1053   def : Pat<(alignedstore (v4i32 VR128:$src), addr:$dst),
1054             (MOVAPSmr addr:$dst, VR128:$src)>;
1055   def : Pat<(alignedstore (v8i16 VR128:$src), addr:$dst),
1056             (MOVAPSmr addr:$dst, VR128:$src)>;
1057   def : Pat<(alignedstore (v16i8 VR128:$src), addr:$dst),
1058             (MOVAPSmr addr:$dst, VR128:$src)>;
1059   def : Pat<(store (v2i64 VR128:$src), addr:$dst),
1060             (MOVUPSmr addr:$dst, VR128:$src)>;
1061   def : Pat<(store (v4i32 VR128:$src), addr:$dst),
1062             (MOVUPSmr addr:$dst, VR128:$src)>;
1063   def : Pat<(store (v8i16 VR128:$src), addr:$dst),
1064             (MOVUPSmr addr:$dst, VR128:$src)>;
1065   def : Pat<(store (v16i8 VR128:$src), addr:$dst),
1066             (MOVUPSmr addr:$dst, VR128:$src)>;
1067 }
1068
1069 // Alias instruction to do FR32 or FR64 reg-to-reg copy using movaps. Upper
1070 // bits are disregarded. FIXME: Set encoding to pseudo!
1071 let neverHasSideEffects = 1 in {
1072 def FsVMOVAPSrr : VPSI<0x28, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
1073                        "movaps\t{$src, $dst|$dst, $src}", [],
1074                        IIC_SSE_MOVA_P_RR>, VEX;
1075 def FsVMOVAPDrr : VPDI<0x28, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src),
1076                        "movapd\t{$src, $dst|$dst, $src}", [],
1077                        IIC_SSE_MOVA_P_RR>, VEX;
1078 def FsMOVAPSrr : PSI<0x28, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
1079                      "movaps\t{$src, $dst|$dst, $src}", [],
1080                      IIC_SSE_MOVA_P_RR>;
1081 def FsMOVAPDrr : PDI<0x28, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src),
1082                      "movapd\t{$src, $dst|$dst, $src}", [],
1083                      IIC_SSE_MOVA_P_RR>;
1084 }
1085
1086 // Alias instruction to load FR32 or FR64 from f128mem using movaps. Upper
1087 // bits are disregarded. FIXME: Set encoding to pseudo!
1088 let canFoldAsLoad = 1, isReMaterializable = 1 in {
1089 let isCodeGenOnly = 1 in {
1090   def FsVMOVAPSrm : VPSI<0x28, MRMSrcMem, (outs FR32:$dst), (ins f128mem:$src),
1091                          "movaps\t{$src, $dst|$dst, $src}",
1092                          [(set FR32:$dst, (alignedloadfsf32 addr:$src))],
1093                          IIC_SSE_MOVA_P_RM>, VEX;
1094   def FsVMOVAPDrm : VPDI<0x28, MRMSrcMem, (outs FR64:$dst), (ins f128mem:$src),
1095                          "movapd\t{$src, $dst|$dst, $src}",
1096                          [(set FR64:$dst, (alignedloadfsf64 addr:$src))],
1097                          IIC_SSE_MOVA_P_RM>, VEX;
1098 }
1099 def FsMOVAPSrm : PSI<0x28, MRMSrcMem, (outs FR32:$dst), (ins f128mem:$src),
1100                      "movaps\t{$src, $dst|$dst, $src}",
1101                      [(set FR32:$dst, (alignedloadfsf32 addr:$src))],
1102                      IIC_SSE_MOVA_P_RM>;
1103 def FsMOVAPDrm : PDI<0x28, MRMSrcMem, (outs FR64:$dst), (ins f128mem:$src),
1104                      "movapd\t{$src, $dst|$dst, $src}",
1105                      [(set FR64:$dst, (alignedloadfsf64 addr:$src))],
1106                      IIC_SSE_MOVA_P_RM>;
1107 }
1108
1109 //===----------------------------------------------------------------------===//
1110 // SSE 1 & 2 - Move Low packed FP Instructions
1111 //===----------------------------------------------------------------------===//
1112
1113 multiclass sse12_mov_hilo_packed<bits<8>opc, RegisterClass RC,
1114                                  SDNode psnode, SDNode pdnode, string base_opc,
1115                                  string asm_opr, InstrItinClass itin> {
1116   def PSrm : PI<opc, MRMSrcMem,
1117          (outs VR128:$dst), (ins VR128:$src1, f64mem:$src2),
1118          !strconcat(base_opc, "s", asm_opr),
1119      [(set RC:$dst,
1120        (psnode RC:$src1,
1121               (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2))))))],
1122               itin, SSEPackedSingle>, TB;
1123
1124   def PDrm : PI<opc, MRMSrcMem,
1125          (outs RC:$dst), (ins RC:$src1, f64mem:$src2),
1126          !strconcat(base_opc, "d", asm_opr),
1127      [(set RC:$dst, (v2f64 (pdnode RC:$src1,
1128                               (scalar_to_vector (loadf64 addr:$src2)))))],
1129               itin, SSEPackedDouble>, TB, OpSize;
1130 }
1131
1132 let AddedComplexity = 20 in {
1133   defm VMOVL : sse12_mov_hilo_packed<0x12, VR128, X86Movlps, X86Movlpd, "movlp",
1134                      "\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1135                      IIC_SSE_MOV_LH>, VEX_4V;
1136 }
1137 let Constraints = "$src1 = $dst", AddedComplexity = 20 in {
1138   defm MOVL : sse12_mov_hilo_packed<0x12, VR128, X86Movlps, X86Movlpd, "movlp",
1139                                    "\t{$src2, $dst|$dst, $src2}",
1140                                    IIC_SSE_MOV_LH>;
1141 }
1142
1143 def VMOVLPSmr : VPSI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1144                    "movlps\t{$src, $dst|$dst, $src}",
1145                    [(store (f64 (vector_extract (bc_v2f64 (v4f32 VR128:$src)),
1146                                  (iPTR 0))), addr:$dst)],
1147                                  IIC_SSE_MOV_LH>, VEX;
1148 def VMOVLPDmr : VPDI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1149                    "movlpd\t{$src, $dst|$dst, $src}",
1150                    [(store (f64 (vector_extract (v2f64 VR128:$src),
1151                                  (iPTR 0))), addr:$dst)],
1152                                  IIC_SSE_MOV_LH>, VEX;
1153 def MOVLPSmr : PSI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1154                    "movlps\t{$src, $dst|$dst, $src}",
1155                    [(store (f64 (vector_extract (bc_v2f64 (v4f32 VR128:$src)),
1156                                  (iPTR 0))), addr:$dst)],
1157                                  IIC_SSE_MOV_LH>;
1158 def MOVLPDmr : PDI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1159                    "movlpd\t{$src, $dst|$dst, $src}",
1160                    [(store (f64 (vector_extract (v2f64 VR128:$src),
1161                                  (iPTR 0))), addr:$dst)],
1162                                  IIC_SSE_MOV_LH>;
1163
1164 let Predicates = [HasAVX] in {
1165   // Shuffle with VMOVLPS
1166   def : Pat<(v4f32 (X86Movlps VR128:$src1, (load addr:$src2))),
1167             (VMOVLPSrm VR128:$src1, addr:$src2)>;
1168   def : Pat<(v4i32 (X86Movlps VR128:$src1, (load addr:$src2))),
1169             (VMOVLPSrm VR128:$src1, addr:$src2)>;
1170
1171   // Shuffle with VMOVLPD
1172   def : Pat<(v2f64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1173             (VMOVLPDrm VR128:$src1, addr:$src2)>;
1174   def : Pat<(v2i64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1175             (VMOVLPDrm VR128:$src1, addr:$src2)>;
1176
1177   // Store patterns
1178   def : Pat<(store (v4f32 (X86Movlps (load addr:$src1), VR128:$src2)),
1179                    addr:$src1),
1180             (VMOVLPSmr addr:$src1, VR128:$src2)>;
1181   def : Pat<(store (v4i32 (X86Movlps
1182                    (bc_v4i32 (loadv2i64 addr:$src1)), VR128:$src2)), addr:$src1),
1183             (VMOVLPSmr addr:$src1, VR128:$src2)>;
1184   def : Pat<(store (v2f64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1185                    addr:$src1),
1186             (VMOVLPDmr addr:$src1, VR128:$src2)>;
1187   def : Pat<(store (v2i64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1188                    addr:$src1),
1189             (VMOVLPDmr addr:$src1, VR128:$src2)>;
1190 }
1191
1192 let Predicates = [UseSSE1] in {
1193   // (store (vector_shuffle (load addr), v2, <4, 5, 2, 3>), addr) using MOVLPS
1194   def : Pat<(store (i64 (vector_extract (bc_v2i64 (v4f32 VR128:$src2)),
1195                                  (iPTR 0))), addr:$src1),
1196             (MOVLPSmr addr:$src1, VR128:$src2)>;
1197
1198   // Shuffle with MOVLPS
1199   def : Pat<(v4f32 (X86Movlps VR128:$src1, (load addr:$src2))),
1200             (MOVLPSrm VR128:$src1, addr:$src2)>;
1201   def : Pat<(v4i32 (X86Movlps VR128:$src1, (load addr:$src2))),
1202             (MOVLPSrm VR128:$src1, addr:$src2)>;
1203   def : Pat<(X86Movlps VR128:$src1,
1204                       (bc_v4f32 (v2i64 (scalar_to_vector (loadi64 addr:$src2))))),
1205             (MOVLPSrm VR128:$src1, addr:$src2)>;
1206
1207   // Store patterns
1208   def : Pat<(store (v4f32 (X86Movlps (load addr:$src1), VR128:$src2)),
1209                                       addr:$src1),
1210             (MOVLPSmr addr:$src1, VR128:$src2)>;
1211   def : Pat<(store (v4i32 (X86Movlps
1212                    (bc_v4i32 (loadv2i64 addr:$src1)), VR128:$src2)),
1213                               addr:$src1),
1214             (MOVLPSmr addr:$src1, VR128:$src2)>;
1215 }
1216
1217 let Predicates = [UseSSE2] in {
1218   // Shuffle with MOVLPD
1219   def : Pat<(v2f64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1220             (MOVLPDrm VR128:$src1, addr:$src2)>;
1221   def : Pat<(v2i64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1222             (MOVLPDrm VR128:$src1, addr:$src2)>;
1223
1224   // Store patterns
1225   def : Pat<(store (v2f64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1226                            addr:$src1),
1227             (MOVLPDmr addr:$src1, VR128:$src2)>;
1228   def : Pat<(store (v2i64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1229                            addr:$src1),
1230             (MOVLPDmr addr:$src1, VR128:$src2)>;
1231 }
1232
1233 //===----------------------------------------------------------------------===//
1234 // SSE 1 & 2 - Move Hi packed FP Instructions
1235 //===----------------------------------------------------------------------===//
1236
1237 let AddedComplexity = 20 in {
1238   defm VMOVH : sse12_mov_hilo_packed<0x16, VR128, X86Movlhps, X86Movlhpd, "movhp",
1239                      "\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1240                      IIC_SSE_MOV_LH>, VEX_4V;
1241 }
1242 let Constraints = "$src1 = $dst", AddedComplexity = 20 in {
1243   defm MOVH : sse12_mov_hilo_packed<0x16, VR128, X86Movlhps, X86Movlhpd, "movhp",
1244                                    "\t{$src2, $dst|$dst, $src2}",
1245                                    IIC_SSE_MOV_LH>;
1246 }
1247
1248 // v2f64 extract element 1 is always custom lowered to unpack high to low
1249 // and extract element 0 so the non-store version isn't too horrible.
1250 def VMOVHPSmr : VPSI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1251                    "movhps\t{$src, $dst|$dst, $src}",
1252                    [(store (f64 (vector_extract
1253                                  (X86Unpckh (bc_v2f64 (v4f32 VR128:$src)),
1254                                             (bc_v2f64 (v4f32 VR128:$src))),
1255                                  (iPTR 0))), addr:$dst)], IIC_SSE_MOV_LH>, VEX;
1256 def VMOVHPDmr : VPDI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1257                    "movhpd\t{$src, $dst|$dst, $src}",
1258                    [(store (f64 (vector_extract
1259                                  (v2f64 (X86Unpckh VR128:$src, VR128:$src)),
1260                                  (iPTR 0))), addr:$dst)], IIC_SSE_MOV_LH>, VEX;
1261 def MOVHPSmr : PSI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1262                    "movhps\t{$src, $dst|$dst, $src}",
1263                    [(store (f64 (vector_extract
1264                                  (X86Unpckh (bc_v2f64 (v4f32 VR128:$src)),
1265                                             (bc_v2f64 (v4f32 VR128:$src))),
1266                                  (iPTR 0))), addr:$dst)], IIC_SSE_MOV_LH>;
1267 def MOVHPDmr : PDI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1268                    "movhpd\t{$src, $dst|$dst, $src}",
1269                    [(store (f64 (vector_extract
1270                                  (v2f64 (X86Unpckh VR128:$src, VR128:$src)),
1271                                  (iPTR 0))), addr:$dst)], IIC_SSE_MOV_LH>;
1272
1273 let Predicates = [HasAVX] in {
1274   // VMOVHPS patterns
1275   def : Pat<(X86Movlhps VR128:$src1,
1276                  (bc_v4f32 (v2i64 (scalar_to_vector (loadi64 addr:$src2))))),
1277             (VMOVHPSrm VR128:$src1, addr:$src2)>;
1278   def : Pat<(X86Movlhps VR128:$src1,
1279                  (bc_v4i32 (v2i64 (X86vzload addr:$src2)))),
1280             (VMOVHPSrm VR128:$src1, addr:$src2)>;
1281
1282   // FIXME: Instead of X86Unpckl, there should be a X86Movlhpd here, the problem
1283   // is during lowering, where it's not possible to recognize the load fold
1284   // cause it has two uses through a bitcast. One use disappears at isel time
1285   // and the fold opportunity reappears.
1286   def : Pat<(v2f64 (X86Unpckl VR128:$src1,
1287                       (scalar_to_vector (loadf64 addr:$src2)))),
1288             (VMOVHPDrm VR128:$src1, addr:$src2)>;
1289 }
1290
1291 let Predicates = [UseSSE1] in {
1292   // MOVHPS patterns
1293   def : Pat<(X86Movlhps VR128:$src1,
1294                  (bc_v4f32 (v2i64 (scalar_to_vector (loadi64 addr:$src2))))),
1295             (MOVHPSrm VR128:$src1, addr:$src2)>;
1296   def : Pat<(X86Movlhps VR128:$src1,
1297                  (bc_v4f32 (v2i64 (X86vzload addr:$src2)))),
1298             (MOVHPSrm VR128:$src1, addr:$src2)>;
1299 }
1300
1301 let Predicates = [UseSSE2] in {
1302   // FIXME: Instead of X86Unpckl, there should be a X86Movlhpd here, the problem
1303   // is during lowering, where it's not possible to recognize the load fold
1304   // cause it has two uses through a bitcast. One use disappears at isel time
1305   // and the fold opportunity reappears.
1306   def : Pat<(v2f64 (X86Unpckl VR128:$src1,
1307                       (scalar_to_vector (loadf64 addr:$src2)))),
1308             (MOVHPDrm VR128:$src1, addr:$src2)>;
1309 }
1310
1311 //===----------------------------------------------------------------------===//
1312 // SSE 1 & 2 - Move Low to High and High to Low packed FP Instructions
1313 //===----------------------------------------------------------------------===//
1314
1315 let AddedComplexity = 20 in {
1316   def VMOVLHPSrr : VPSI<0x16, MRMSrcReg, (outs VR128:$dst),
1317                                        (ins VR128:$src1, VR128:$src2),
1318                       "movlhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1319                       [(set VR128:$dst,
1320                         (v4f32 (X86Movlhps VR128:$src1, VR128:$src2)))],
1321                         IIC_SSE_MOV_LH>,
1322                       VEX_4V;
1323   def VMOVHLPSrr : VPSI<0x12, MRMSrcReg, (outs VR128:$dst),
1324                                        (ins VR128:$src1, VR128:$src2),
1325                       "movhlps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1326                       [(set VR128:$dst,
1327                         (v4f32 (X86Movhlps VR128:$src1, VR128:$src2)))],
1328                         IIC_SSE_MOV_LH>,
1329                       VEX_4V;
1330 }
1331 let Constraints = "$src1 = $dst", AddedComplexity = 20 in {
1332   def MOVLHPSrr : PSI<0x16, MRMSrcReg, (outs VR128:$dst),
1333                                        (ins VR128:$src1, VR128:$src2),
1334                       "movlhps\t{$src2, $dst|$dst, $src2}",
1335                       [(set VR128:$dst,
1336                         (v4f32 (X86Movlhps VR128:$src1, VR128:$src2)))],
1337                         IIC_SSE_MOV_LH>;
1338   def MOVHLPSrr : PSI<0x12, MRMSrcReg, (outs VR128:$dst),
1339                                        (ins VR128:$src1, VR128:$src2),
1340                       "movhlps\t{$src2, $dst|$dst, $src2}",
1341                       [(set VR128:$dst,
1342                         (v4f32 (X86Movhlps VR128:$src1, VR128:$src2)))],
1343                         IIC_SSE_MOV_LH>;
1344 }
1345
1346 let Predicates = [HasAVX] in {
1347   // MOVLHPS patterns
1348   def : Pat<(v4i32 (X86Movlhps VR128:$src1, VR128:$src2)),
1349             (VMOVLHPSrr VR128:$src1, VR128:$src2)>;
1350   def : Pat<(v2i64 (X86Movlhps VR128:$src1, VR128:$src2)),
1351             (VMOVLHPSrr (v2i64 VR128:$src1), VR128:$src2)>;
1352
1353   // MOVHLPS patterns
1354   def : Pat<(v4i32 (X86Movhlps VR128:$src1, VR128:$src2)),
1355             (VMOVHLPSrr VR128:$src1, VR128:$src2)>;
1356 }
1357
1358 let Predicates = [UseSSE1] in {
1359   // MOVLHPS patterns
1360   def : Pat<(v4i32 (X86Movlhps VR128:$src1, VR128:$src2)),
1361             (MOVLHPSrr VR128:$src1, VR128:$src2)>;
1362   def : Pat<(v2i64 (X86Movlhps VR128:$src1, VR128:$src2)),
1363             (MOVLHPSrr (v2i64 VR128:$src1), VR128:$src2)>;
1364
1365   // MOVHLPS patterns
1366   def : Pat<(v4i32 (X86Movhlps VR128:$src1, VR128:$src2)),
1367             (MOVHLPSrr VR128:$src1, VR128:$src2)>;
1368 }
1369
1370 //===----------------------------------------------------------------------===//
1371 // SSE 1 & 2 - Conversion Instructions
1372 //===----------------------------------------------------------------------===//
1373
1374 def SSE_CVT_PD : OpndItins<
1375   IIC_SSE_CVT_PD_RR, IIC_SSE_CVT_PD_RM
1376 >;
1377
1378 def SSE_CVT_PS : OpndItins<
1379   IIC_SSE_CVT_PS_RR, IIC_SSE_CVT_PS_RM
1380 >;
1381
1382 def SSE_CVT_Scalar : OpndItins<
1383   IIC_SSE_CVT_Scalar_RR, IIC_SSE_CVT_Scalar_RM
1384 >;
1385
1386 def SSE_CVT_SS2SI_32 : OpndItins<
1387   IIC_SSE_CVT_SS2SI32_RR, IIC_SSE_CVT_SS2SI32_RM
1388 >;
1389
1390 def SSE_CVT_SS2SI_64 : OpndItins<
1391   IIC_SSE_CVT_SS2SI64_RR, IIC_SSE_CVT_SS2SI64_RM
1392 >;
1393
1394 def SSE_CVT_SD2SI : OpndItins<
1395   IIC_SSE_CVT_SD2SI_RR, IIC_SSE_CVT_SD2SI_RM
1396 >;
1397
1398 multiclass sse12_cvt_s<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1399                      SDNode OpNode, X86MemOperand x86memop, PatFrag ld_frag,
1400                      string asm, OpndItins itins> {
1401   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src), asm,
1402                         [(set DstRC:$dst, (OpNode SrcRC:$src))],
1403                         itins.rr>;
1404   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src), asm,
1405                         [(set DstRC:$dst, (OpNode (ld_frag addr:$src)))],
1406                         itins.rm>;
1407 }
1408
1409 multiclass sse12_cvt_p<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1410                        X86MemOperand x86memop, string asm, Domain d,
1411                        OpndItins itins> {
1412 let neverHasSideEffects = 1 in {
1413   def rr : I<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src), asm,
1414              [], itins.rr, d>;
1415   let mayLoad = 1 in
1416   def rm : I<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src), asm,
1417              [], itins.rm, d>;
1418 }
1419 }
1420
1421 multiclass sse12_vcvt_avx<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1422                           X86MemOperand x86memop, string asm> {
1423 let neverHasSideEffects = 1 in {
1424   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins DstRC:$src1, SrcRC:$src),
1425               !strconcat(asm,"\t{$src, $src1, $dst|$dst, $src1, $src}"), []>;
1426   let mayLoad = 1 in
1427   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst),
1428               (ins DstRC:$src1, x86memop:$src),
1429               !strconcat(asm,"\t{$src, $src1, $dst|$dst, $src1, $src}"), []>;
1430 } // neverHasSideEffects = 1
1431 }
1432
1433 defm VCVTTSS2SI   : sse12_cvt_s<0x2C, FR32, GR32, fp_to_sint, f32mem, loadf32,
1434                                 "cvttss2si\t{$src, $dst|$dst, $src}",
1435                                 SSE_CVT_SS2SI_32>,
1436                                 XS, VEX, VEX_LIG;
1437 defm VCVTTSS2SI64 : sse12_cvt_s<0x2C, FR32, GR64, fp_to_sint, f32mem, loadf32,
1438                                 "cvttss2si{q}\t{$src, $dst|$dst, $src}",
1439                                 SSE_CVT_SS2SI_64>,
1440                                 XS, VEX, VEX_W, VEX_LIG;
1441 defm VCVTTSD2SI   : sse12_cvt_s<0x2C, FR64, GR32, fp_to_sint, f64mem, loadf64,
1442                                 "cvttsd2si\t{$src, $dst|$dst, $src}",
1443                                 SSE_CVT_SD2SI>,
1444                                 XD, VEX, VEX_LIG;
1445 defm VCVTTSD2SI64 : sse12_cvt_s<0x2C, FR64, GR64, fp_to_sint, f64mem, loadf64,
1446                                 "cvttsd2si{q}\t{$src, $dst|$dst, $src}",
1447                                 SSE_CVT_SD2SI>,
1448                                 XD, VEX, VEX_W, VEX_LIG;
1449
1450 // The assembler can recognize rr 64-bit instructions by seeing a rxx
1451 // register, but the same isn't true when only using memory operands,
1452 // provide other assembly "l" and "q" forms to address this explicitly
1453 // where appropriate to do so.
1454 defm VCVTSI2SS   : sse12_vcvt_avx<0x2A, GR32, FR32, i32mem, "cvtsi2ss">,
1455                                   XS, VEX_4V, VEX_LIG;
1456 defm VCVTSI2SS64 : sse12_vcvt_avx<0x2A, GR64, FR32, i64mem, "cvtsi2ss{q}">,
1457                                   XS, VEX_4V, VEX_W, VEX_LIG;
1458 defm VCVTSI2SD   : sse12_vcvt_avx<0x2A, GR32, FR64, i32mem, "cvtsi2sd">,
1459                                   XD, VEX_4V, VEX_LIG;
1460 defm VCVTSI2SD64 : sse12_vcvt_avx<0x2A, GR64, FR64, i64mem, "cvtsi2sd{q}">,
1461                                   XD, VEX_4V, VEX_W, VEX_LIG;
1462
1463 def : InstAlias<"vcvtsi2sd{l}\t{$src, $src1, $dst|$dst, $src1, $src}",
1464                 (VCVTSI2SDrr FR64:$dst, FR64:$src1, GR32:$src)>;
1465 def : InstAlias<"vcvtsi2sd{l}\t{$src, $src1, $dst|$dst, $src1, $src}",
1466                 (VCVTSI2SDrm FR64:$dst, FR64:$src1, i32mem:$src)>;
1467
1468 let Predicates = [HasAVX] in {
1469   def : Pat<(f32 (sint_to_fp (loadi32 addr:$src))),
1470             (VCVTSI2SSrm (f32 (IMPLICIT_DEF)), addr:$src)>;
1471   def : Pat<(f32 (sint_to_fp (loadi64 addr:$src))),
1472             (VCVTSI2SS64rm (f32 (IMPLICIT_DEF)), addr:$src)>;
1473   def : Pat<(f64 (sint_to_fp (loadi32 addr:$src))),
1474             (VCVTSI2SDrm (f64 (IMPLICIT_DEF)), addr:$src)>;
1475   def : Pat<(f64 (sint_to_fp (loadi64 addr:$src))),
1476             (VCVTSI2SD64rm (f64 (IMPLICIT_DEF)), addr:$src)>;
1477
1478   def : Pat<(f32 (sint_to_fp GR32:$src)),
1479             (VCVTSI2SSrr (f32 (IMPLICIT_DEF)), GR32:$src)>;
1480   def : Pat<(f32 (sint_to_fp GR64:$src)),
1481             (VCVTSI2SS64rr (f32 (IMPLICIT_DEF)), GR64:$src)>;
1482   def : Pat<(f64 (sint_to_fp GR32:$src)),
1483             (VCVTSI2SDrr (f64 (IMPLICIT_DEF)), GR32:$src)>;
1484   def : Pat<(f64 (sint_to_fp GR64:$src)),
1485             (VCVTSI2SD64rr (f64 (IMPLICIT_DEF)), GR64:$src)>;
1486 }
1487
1488 defm CVTTSS2SI : sse12_cvt_s<0x2C, FR32, GR32, fp_to_sint, f32mem, loadf32,
1489                       "cvttss2si\t{$src, $dst|$dst, $src}",
1490                       SSE_CVT_SS2SI_32>, XS;
1491 defm CVTTSS2SI64 : sse12_cvt_s<0x2C, FR32, GR64, fp_to_sint, f32mem, loadf32,
1492                       "cvttss2si{q}\t{$src, $dst|$dst, $src}",
1493                       SSE_CVT_SS2SI_64>, XS, REX_W;
1494 defm CVTTSD2SI : sse12_cvt_s<0x2C, FR64, GR32, fp_to_sint, f64mem, loadf64,
1495                       "cvttsd2si\t{$src, $dst|$dst, $src}",
1496                       SSE_CVT_SD2SI>, XD;
1497 defm CVTTSD2SI64 : sse12_cvt_s<0x2C, FR64, GR64, fp_to_sint, f64mem, loadf64,
1498                       "cvttsd2si{q}\t{$src, $dst|$dst, $src}",
1499                       SSE_CVT_SD2SI>, XD, REX_W;
1500 defm CVTSI2SS  : sse12_cvt_s<0x2A, GR32, FR32, sint_to_fp, i32mem, loadi32,
1501                       "cvtsi2ss\t{$src, $dst|$dst, $src}",
1502                       SSE_CVT_Scalar>, XS;
1503 defm CVTSI2SS64 : sse12_cvt_s<0x2A, GR64, FR32, sint_to_fp, i64mem, loadi64,
1504                       "cvtsi2ss{q}\t{$src, $dst|$dst, $src}",
1505                       SSE_CVT_Scalar>, XS, REX_W;
1506 defm CVTSI2SD  : sse12_cvt_s<0x2A, GR32, FR64, sint_to_fp, i32mem, loadi32,
1507                       "cvtsi2sd\t{$src, $dst|$dst, $src}",
1508                       SSE_CVT_Scalar>, XD;
1509 defm CVTSI2SD64 : sse12_cvt_s<0x2A, GR64, FR64, sint_to_fp, i64mem, loadi64,
1510                       "cvtsi2sd{q}\t{$src, $dst|$dst, $src}",
1511                       SSE_CVT_Scalar>, XD, REX_W;
1512
1513 // Conversion Instructions Intrinsics - Match intrinsics which expect MM
1514 // and/or XMM operand(s).
1515
1516 multiclass sse12_cvt_sint<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1517                          Intrinsic Int, Operand memop, ComplexPattern mem_cpat,
1518                          string asm, OpndItins itins> {
1519   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src),
1520               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
1521               [(set DstRC:$dst, (Int SrcRC:$src))], itins.rr>;
1522   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst), (ins memop:$src),
1523               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
1524               [(set DstRC:$dst, (Int mem_cpat:$src))], itins.rm>;
1525 }
1526
1527 multiclass sse12_cvt_sint_3addr<bits<8> opc, RegisterClass SrcRC,
1528                     RegisterClass DstRC, Intrinsic Int, X86MemOperand x86memop,
1529                     PatFrag ld_frag, string asm, OpndItins itins,
1530                     bit Is2Addr = 1> {
1531   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins DstRC:$src1, SrcRC:$src2),
1532               !if(Is2Addr,
1533                   !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
1534                   !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
1535               [(set DstRC:$dst, (Int DstRC:$src1, SrcRC:$src2))],
1536               itins.rr>;
1537   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst),
1538               (ins DstRC:$src1, x86memop:$src2),
1539               !if(Is2Addr,
1540                   !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
1541                   !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
1542               [(set DstRC:$dst, (Int DstRC:$src1, (ld_frag addr:$src2)))],
1543               itins.rm>;
1544 }
1545
1546 defm VCVTSD2SI : sse12_cvt_sint<0x2D, VR128, GR32,
1547                   int_x86_sse2_cvtsd2si, sdmem, sse_load_f64, "cvtsd2si{l}",
1548                   SSE_CVT_SD2SI>, XD, VEX, VEX_LIG;
1549 defm VCVTSD2SI64 : sse12_cvt_sint<0x2D, VR128, GR64,
1550                     int_x86_sse2_cvtsd2si64, sdmem, sse_load_f64, "cvtsd2si{q}",
1551                     SSE_CVT_SD2SI>, XD, VEX, VEX_W, VEX_LIG;
1552
1553 defm CVTSD2SI : sse12_cvt_sint<0x2D, VR128, GR32, int_x86_sse2_cvtsd2si,
1554                  sdmem, sse_load_f64, "cvtsd2si{l}", SSE_CVT_SD2SI>, XD;
1555 defm CVTSD2SI64 : sse12_cvt_sint<0x2D, VR128, GR64, int_x86_sse2_cvtsd2si64,
1556                    sdmem, sse_load_f64, "cvtsd2si{q}", SSE_CVT_SD2SI>, XD, REX_W;
1557
1558
1559 defm Int_VCVTSI2SS : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1560           int_x86_sse_cvtsi2ss, i32mem, loadi32, "cvtsi2ss",
1561           SSE_CVT_Scalar, 0>, XS, VEX_4V;
1562 defm Int_VCVTSI2SS64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1563           int_x86_sse_cvtsi642ss, i64mem, loadi64, "cvtsi2ss{q}",
1564           SSE_CVT_Scalar, 0>, XS, VEX_4V,
1565           VEX_W;
1566 defm Int_VCVTSI2SD : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1567           int_x86_sse2_cvtsi2sd, i32mem, loadi32, "cvtsi2sd",
1568           SSE_CVT_Scalar, 0>, XD, VEX_4V;
1569 defm Int_VCVTSI2SD64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1570           int_x86_sse2_cvtsi642sd, i64mem, loadi64, "cvtsi2sd{q}",
1571           SSE_CVT_Scalar, 0>, XD,
1572           VEX_4V, VEX_W;
1573
1574 let Constraints = "$src1 = $dst" in {
1575   defm Int_CVTSI2SS : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1576                         int_x86_sse_cvtsi2ss, i32mem, loadi32,
1577                         "cvtsi2ss", SSE_CVT_Scalar>, XS;
1578   defm Int_CVTSI2SS64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1579                         int_x86_sse_cvtsi642ss, i64mem, loadi64,
1580                         "cvtsi2ss{q}", SSE_CVT_Scalar>, XS, REX_W;
1581   defm Int_CVTSI2SD : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1582                         int_x86_sse2_cvtsi2sd, i32mem, loadi32,
1583                         "cvtsi2sd", SSE_CVT_Scalar>, XD;
1584   defm Int_CVTSI2SD64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1585                         int_x86_sse2_cvtsi642sd, i64mem, loadi64,
1586                         "cvtsi2sd{q}", SSE_CVT_Scalar>, XD, REX_W;
1587 }
1588
1589 /// SSE 1 Only
1590
1591 // Aliases for intrinsics
1592 defm Int_VCVTTSS2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse_cvttss2si,
1593                                     ssmem, sse_load_f32, "cvttss2si",
1594                                     SSE_CVT_SS2SI_32>, XS, VEX;
1595 defm Int_VCVTTSS2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1596                                    int_x86_sse_cvttss2si64, ssmem, sse_load_f32,
1597                                    "cvttss2si{q}", SSE_CVT_SS2SI_64>,
1598                                    XS, VEX, VEX_W;
1599 defm Int_VCVTTSD2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse2_cvttsd2si,
1600                                     sdmem, sse_load_f64, "cvttsd2si",
1601                                     SSE_CVT_SD2SI>, XD, VEX;
1602 defm Int_VCVTTSD2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1603                                   int_x86_sse2_cvttsd2si64, sdmem, sse_load_f64,
1604                                   "cvttsd2si{q}", SSE_CVT_SD2SI>,
1605                                   XD, VEX, VEX_W;
1606 defm Int_CVTTSS2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse_cvttss2si,
1607                                     ssmem, sse_load_f32, "cvttss2si",
1608                                     SSE_CVT_SS2SI_32>, XS;
1609 defm Int_CVTTSS2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1610                                    int_x86_sse_cvttss2si64, ssmem, sse_load_f32,
1611                                    "cvttss2si{q}", SSE_CVT_SS2SI_64>, XS, REX_W;
1612 defm Int_CVTTSD2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse2_cvttsd2si,
1613                                     sdmem, sse_load_f64, "cvttsd2si",
1614                                     SSE_CVT_SD2SI>, XD;
1615 defm Int_CVTTSD2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1616                                   int_x86_sse2_cvttsd2si64, sdmem, sse_load_f64,
1617                                   "cvttsd2si{q}", SSE_CVT_SD2SI>, XD, REX_W;
1618
1619 defm VCVTSS2SI   : sse12_cvt_sint<0x2D, VR128, GR32, int_x86_sse_cvtss2si,
1620                                   ssmem, sse_load_f32, "cvtss2si{l}",
1621                                   SSE_CVT_SS2SI_32>, XS, VEX, VEX_LIG;
1622 defm VCVTSS2SI64 : sse12_cvt_sint<0x2D, VR128, GR64, int_x86_sse_cvtss2si64,
1623                                   ssmem, sse_load_f32, "cvtss2si{q}",
1624                                   SSE_CVT_SS2SI_64>, XS, VEX, VEX_W, VEX_LIG;
1625
1626 defm CVTSS2SI : sse12_cvt_sint<0x2D, VR128, GR32, int_x86_sse_cvtss2si,
1627                                ssmem, sse_load_f32, "cvtss2si{l}",
1628                                SSE_CVT_SS2SI_32>, XS;
1629 defm CVTSS2SI64 : sse12_cvt_sint<0x2D, VR128, GR64, int_x86_sse_cvtss2si64,
1630                                  ssmem, sse_load_f32, "cvtss2si{q}",
1631                                  SSE_CVT_SS2SI_64>, XS, REX_W;
1632
1633 defm VCVTDQ2PS   : sse12_cvt_p<0x5B, VR128, VR128, i128mem,
1634                                "vcvtdq2ps\t{$src, $dst|$dst, $src}",
1635                                SSEPackedSingle, SSE_CVT_PS>,
1636                                TB, VEX, Requires<[HasAVX]>;
1637 defm VCVTDQ2PSY  : sse12_cvt_p<0x5B, VR256, VR256, i256mem,
1638                                "vcvtdq2ps\t{$src, $dst|$dst, $src}",
1639                                SSEPackedSingle, SSE_CVT_PS>,
1640                                TB, VEX, VEX_L, Requires<[HasAVX]>;
1641
1642 defm CVTDQ2PS : sse12_cvt_p<0x5B, VR128, VR128, i128mem,
1643                             "cvtdq2ps\t{$src, $dst|$dst, $src}",
1644                             SSEPackedSingle, SSE_CVT_PS>,
1645                             TB, Requires<[UseSSE2]>;
1646
1647 /// SSE 2 Only
1648
1649 // Convert scalar double to scalar single
1650 let neverHasSideEffects = 1 in {
1651 def VCVTSD2SSrr  : VSDI<0x5A, MRMSrcReg, (outs FR32:$dst),
1652                        (ins FR64:$src1, FR64:$src2),
1653                       "cvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}", [],
1654                       IIC_SSE_CVT_Scalar_RR>, VEX_4V, VEX_LIG;
1655 let mayLoad = 1 in
1656 def VCVTSD2SSrm  : I<0x5A, MRMSrcMem, (outs FR32:$dst),
1657                        (ins FR64:$src1, f64mem:$src2),
1658                       "vcvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1659                       [], IIC_SSE_CVT_Scalar_RM>,
1660                       XD, Requires<[HasAVX, OptForSize]>, VEX_4V, VEX_LIG;
1661 }
1662
1663 def : Pat<(f32 (fround FR64:$src)), (VCVTSD2SSrr FR64:$src, FR64:$src)>,
1664           Requires<[HasAVX]>;
1665
1666 def CVTSD2SSrr  : SDI<0x5A, MRMSrcReg, (outs FR32:$dst), (ins FR64:$src),
1667                       "cvtsd2ss\t{$src, $dst|$dst, $src}",
1668                       [(set FR32:$dst, (fround FR64:$src))],
1669                       IIC_SSE_CVT_Scalar_RR>;
1670 def CVTSD2SSrm  : I<0x5A, MRMSrcMem, (outs FR32:$dst), (ins f64mem:$src),
1671                       "cvtsd2ss\t{$src, $dst|$dst, $src}",
1672                       [(set FR32:$dst, (fround (loadf64 addr:$src)))],
1673                       IIC_SSE_CVT_Scalar_RM>,
1674                       XD,
1675                   Requires<[UseSSE2, OptForSize]>;
1676
1677 def Int_VCVTSD2SSrr: I<0x5A, MRMSrcReg,
1678                        (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1679                        "vcvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1680                        [(set VR128:$dst,
1681                          (int_x86_sse2_cvtsd2ss VR128:$src1, VR128:$src2))],
1682                        IIC_SSE_CVT_Scalar_RR>, XD, VEX_4V, Requires<[HasAVX]>;
1683 def Int_VCVTSD2SSrm: I<0x5A, MRMSrcReg,
1684                        (outs VR128:$dst), (ins VR128:$src1, sdmem:$src2),
1685                        "vcvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1686                        [(set VR128:$dst, (int_x86_sse2_cvtsd2ss
1687                                           VR128:$src1, sse_load_f64:$src2))],
1688                        IIC_SSE_CVT_Scalar_RM>, XD, VEX_4V, Requires<[HasAVX]>;
1689
1690 let Constraints = "$src1 = $dst" in {
1691 def Int_CVTSD2SSrr: I<0x5A, MRMSrcReg,
1692                        (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1693                        "cvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1694                        [(set VR128:$dst,
1695                          (int_x86_sse2_cvtsd2ss VR128:$src1, VR128:$src2))],
1696                        IIC_SSE_CVT_Scalar_RR>, XD, Requires<[UseSSE2]>;
1697 def Int_CVTSD2SSrm: I<0x5A, MRMSrcReg,
1698                        (outs VR128:$dst), (ins VR128:$src1, sdmem:$src2),
1699                        "cvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1700                        [(set VR128:$dst, (int_x86_sse2_cvtsd2ss
1701                                           VR128:$src1, sse_load_f64:$src2))],
1702                        IIC_SSE_CVT_Scalar_RM>, XD, Requires<[UseSSE2]>;
1703 }
1704
1705 // Convert scalar single to scalar double
1706 // SSE2 instructions with XS prefix
1707 let neverHasSideEffects = 1 in {
1708 def VCVTSS2SDrr : I<0x5A, MRMSrcReg, (outs FR64:$dst),
1709                     (ins FR32:$src1, FR32:$src2),
1710                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1711                     [], IIC_SSE_CVT_Scalar_RR>,
1712                     XS, Requires<[HasAVX]>, VEX_4V, VEX_LIG;
1713 let mayLoad = 1 in
1714 def VCVTSS2SDrm : I<0x5A, MRMSrcMem, (outs FR64:$dst),
1715                     (ins FR32:$src1, f32mem:$src2),
1716                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1717                     [], IIC_SSE_CVT_Scalar_RM>,
1718                     XS, VEX_4V, VEX_LIG, Requires<[HasAVX, OptForSize]>;
1719 }
1720
1721 def : Pat<(f64 (fextend FR32:$src)),
1722     (VCVTSS2SDrr FR32:$src, FR32:$src)>, Requires<[HasAVX]>;
1723 def : Pat<(fextend (loadf32 addr:$src)),
1724     (VCVTSS2SDrm (f32 (IMPLICIT_DEF)), addr:$src)>, Requires<[HasAVX]>;
1725
1726 def : Pat<(extloadf32 addr:$src),
1727     (VCVTSS2SDrm (f32 (IMPLICIT_DEF)), addr:$src)>,
1728     Requires<[HasAVX, OptForSize]>;
1729 def : Pat<(extloadf32 addr:$src),
1730     (VCVTSS2SDrr (f32 (IMPLICIT_DEF)), (VMOVSSrm addr:$src))>,
1731     Requires<[HasAVX, OptForSpeed]>;
1732
1733 def CVTSS2SDrr : I<0x5A, MRMSrcReg, (outs FR64:$dst), (ins FR32:$src),
1734                    "cvtss2sd\t{$src, $dst|$dst, $src}",
1735                    [(set FR64:$dst, (fextend FR32:$src))],
1736                    IIC_SSE_CVT_Scalar_RR>, XS,
1737                  Requires<[UseSSE2]>;
1738 def CVTSS2SDrm : I<0x5A, MRMSrcMem, (outs FR64:$dst), (ins f32mem:$src),
1739                    "cvtss2sd\t{$src, $dst|$dst, $src}",
1740                    [(set FR64:$dst, (extloadf32 addr:$src))],
1741                    IIC_SSE_CVT_Scalar_RM>, XS,
1742                  Requires<[UseSSE2, OptForSize]>;
1743
1744 // extload f32 -> f64.  This matches load+fextend because we have a hack in
1745 // the isel (PreprocessForFPConvert) that can introduce loads after dag
1746 // combine.
1747 // Since these loads aren't folded into the fextend, we have to match it
1748 // explicitly here.
1749 def : Pat<(fextend (loadf32 addr:$src)),
1750           (CVTSS2SDrm addr:$src)>, Requires<[UseSSE2]>;
1751 def : Pat<(extloadf32 addr:$src),
1752           (CVTSS2SDrr (MOVSSrm addr:$src))>, Requires<[UseSSE2, OptForSpeed]>;
1753
1754 def Int_VCVTSS2SDrr: I<0x5A, MRMSrcReg,
1755                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1756                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1757                     [(set VR128:$dst,
1758                       (int_x86_sse2_cvtss2sd VR128:$src1, VR128:$src2))],
1759                     IIC_SSE_CVT_Scalar_RR>, XS, VEX_4V, Requires<[HasAVX]>;
1760 def Int_VCVTSS2SDrm: I<0x5A, MRMSrcMem,
1761                       (outs VR128:$dst), (ins VR128:$src1, ssmem:$src2),
1762                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1763                     [(set VR128:$dst,
1764                       (int_x86_sse2_cvtss2sd VR128:$src1, sse_load_f32:$src2))],
1765                     IIC_SSE_CVT_Scalar_RM>, XS, VEX_4V, Requires<[HasAVX]>;
1766 let Constraints = "$src1 = $dst" in { // SSE2 instructions with XS prefix
1767 def Int_CVTSS2SDrr: I<0x5A, MRMSrcReg,
1768                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1769                     "cvtss2sd\t{$src2, $dst|$dst, $src2}",
1770                     [(set VR128:$dst,
1771                       (int_x86_sse2_cvtss2sd VR128:$src1, VR128:$src2))],
1772                     IIC_SSE_CVT_Scalar_RR>, XS, Requires<[UseSSE2]>;
1773 def Int_CVTSS2SDrm: I<0x5A, MRMSrcMem,
1774                       (outs VR128:$dst), (ins VR128:$src1, ssmem:$src2),
1775                     "cvtss2sd\t{$src2, $dst|$dst, $src2}",
1776                     [(set VR128:$dst,
1777                       (int_x86_sse2_cvtss2sd VR128:$src1, sse_load_f32:$src2))],
1778                     IIC_SSE_CVT_Scalar_RM>, XS, Requires<[UseSSE2]>;
1779 }
1780
1781 // Convert packed single/double fp to doubleword
1782 def VCVTPS2DQrr : VPDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1783                        "cvtps2dq\t{$src, $dst|$dst, $src}",
1784                        [(set VR128:$dst, (int_x86_sse2_cvtps2dq VR128:$src))],
1785                        IIC_SSE_CVT_PS_RR>, VEX;
1786 def VCVTPS2DQrm : VPDI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1787                        "cvtps2dq\t{$src, $dst|$dst, $src}",
1788                        [(set VR128:$dst,
1789                          (int_x86_sse2_cvtps2dq (memopv4f32 addr:$src)))],
1790                        IIC_SSE_CVT_PS_RM>, VEX;
1791 def VCVTPS2DQYrr : VPDI<0x5B, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
1792                         "cvtps2dq\t{$src, $dst|$dst, $src}",
1793                         [(set VR256:$dst,
1794                           (int_x86_avx_cvt_ps2dq_256 VR256:$src))],
1795                         IIC_SSE_CVT_PS_RR>, VEX, VEX_L;
1796 def VCVTPS2DQYrm : VPDI<0x5B, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
1797                         "cvtps2dq\t{$src, $dst|$dst, $src}",
1798                         [(set VR256:$dst,
1799                           (int_x86_avx_cvt_ps2dq_256 (memopv8f32 addr:$src)))],
1800                         IIC_SSE_CVT_PS_RM>, VEX, VEX_L;
1801 def CVTPS2DQrr : PDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1802                      "cvtps2dq\t{$src, $dst|$dst, $src}",
1803                      [(set VR128:$dst, (int_x86_sse2_cvtps2dq VR128:$src))],
1804                      IIC_SSE_CVT_PS_RR>;
1805 def CVTPS2DQrm : PDI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1806                      "cvtps2dq\t{$src, $dst|$dst, $src}",
1807                      [(set VR128:$dst,
1808                        (int_x86_sse2_cvtps2dq (memopv4f32 addr:$src)))],
1809                      IIC_SSE_CVT_PS_RM>;
1810
1811
1812 // Convert Packed Double FP to Packed DW Integers
1813 let Predicates = [HasAVX] in {
1814 // The assembler can recognize rr 256-bit instructions by seeing a ymm
1815 // register, but the same isn't true when using memory operands instead.
1816 // Provide other assembly rr and rm forms to address this explicitly.
1817 def VCVTPD2DQrr  : SDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1818                        "vcvtpd2dq\t{$src, $dst|$dst, $src}",
1819                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq VR128:$src))]>,
1820                        VEX;
1821
1822 // XMM only
1823 def : InstAlias<"vcvtpd2dqx\t{$src, $dst|$dst, $src}",
1824                 (VCVTPD2DQrr VR128:$dst, VR128:$src)>;
1825 def VCVTPD2DQXrm : SDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1826                        "vcvtpd2dqx\t{$src, $dst|$dst, $src}",
1827                        [(set VR128:$dst,
1828                          (int_x86_sse2_cvtpd2dq (memopv2f64 addr:$src)))]>, VEX;
1829
1830 // YMM only
1831 def VCVTPD2DQYrr : SDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
1832                        "vcvtpd2dq{y}\t{$src, $dst|$dst, $src}",
1833                        [(set VR128:$dst,
1834                          (int_x86_avx_cvt_pd2dq_256 VR256:$src))]>, VEX, VEX_L;
1835 def VCVTPD2DQYrm : SDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f256mem:$src),
1836                        "vcvtpd2dq{y}\t{$src, $dst|$dst, $src}",
1837                        [(set VR128:$dst,
1838                          (int_x86_avx_cvt_pd2dq_256 (memopv4f64 addr:$src)))]>,
1839                        VEX, VEX_L;
1840 def : InstAlias<"vcvtpd2dq\t{$src, $dst|$dst, $src}",
1841                 (VCVTPD2DQYrr VR128:$dst, VR256:$src)>;
1842 }
1843
1844 def CVTPD2DQrm  : SDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1845                       "cvtpd2dq\t{$src, $dst|$dst, $src}",
1846                       [(set VR128:$dst,
1847                         (int_x86_sse2_cvtpd2dq (memopv2f64 addr:$src)))],
1848                       IIC_SSE_CVT_PD_RM>;
1849 def CVTPD2DQrr  : SDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1850                       "cvtpd2dq\t{$src, $dst|$dst, $src}",
1851                       [(set VR128:$dst, (int_x86_sse2_cvtpd2dq VR128:$src))],
1852                       IIC_SSE_CVT_PD_RR>;
1853
1854 // Convert with truncation packed single/double fp to doubleword
1855 // SSE2 packed instructions with XS prefix
1856 def VCVTTPS2DQrr : VS2SI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1857                          "cvttps2dq\t{$src, $dst|$dst, $src}",
1858                          [(set VR128:$dst,
1859                            (int_x86_sse2_cvttps2dq VR128:$src))],
1860                          IIC_SSE_CVT_PS_RR>, VEX;
1861 def VCVTTPS2DQrm : VS2SI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1862                          "cvttps2dq\t{$src, $dst|$dst, $src}",
1863                          [(set VR128:$dst, (int_x86_sse2_cvttps2dq
1864                                             (memopv4f32 addr:$src)))],
1865                          IIC_SSE_CVT_PS_RM>, VEX;
1866 def VCVTTPS2DQYrr : VS2SI<0x5B, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
1867                           "cvttps2dq\t{$src, $dst|$dst, $src}",
1868                           [(set VR256:$dst,
1869                             (int_x86_avx_cvtt_ps2dq_256 VR256:$src))],
1870                           IIC_SSE_CVT_PS_RR>, VEX, VEX_L;
1871 def VCVTTPS2DQYrm : VS2SI<0x5B, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
1872                           "cvttps2dq\t{$src, $dst|$dst, $src}",
1873                           [(set VR256:$dst, (int_x86_avx_cvtt_ps2dq_256
1874                                              (memopv8f32 addr:$src)))],
1875                           IIC_SSE_CVT_PS_RM>, VEX, VEX_L;
1876
1877 def CVTTPS2DQrr : S2SI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1878                        "cvttps2dq\t{$src, $dst|$dst, $src}",
1879                        [(set VR128:$dst, (int_x86_sse2_cvttps2dq VR128:$src))],
1880                        IIC_SSE_CVT_PS_RR>;
1881 def CVTTPS2DQrm : S2SI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1882                        "cvttps2dq\t{$src, $dst|$dst, $src}",
1883                        [(set VR128:$dst,
1884                          (int_x86_sse2_cvttps2dq (memopv4f32 addr:$src)))],
1885                        IIC_SSE_CVT_PS_RM>;
1886
1887 let Predicates = [HasAVX] in {
1888   def : Pat<(v4f32 (sint_to_fp (v4i32 VR128:$src))),
1889             (VCVTDQ2PSrr VR128:$src)>;
1890   def : Pat<(v4f32 (sint_to_fp (bc_v4i32 (memopv2i64 addr:$src)))),
1891             (VCVTDQ2PSrm addr:$src)>;
1892
1893   def : Pat<(int_x86_sse2_cvtdq2ps VR128:$src),
1894             (VCVTDQ2PSrr VR128:$src)>;
1895   def : Pat<(int_x86_sse2_cvtdq2ps (bc_v4i32 (memopv2i64 addr:$src))),
1896             (VCVTDQ2PSrm addr:$src)>;
1897
1898   def : Pat<(v4i32 (fp_to_sint (v4f32 VR128:$src))),
1899             (VCVTTPS2DQrr VR128:$src)>;
1900   def : Pat<(v4i32 (fp_to_sint (memopv4f32 addr:$src))),
1901             (VCVTTPS2DQrm addr:$src)>;
1902
1903   def : Pat<(v8f32 (sint_to_fp (v8i32 VR256:$src))),
1904             (VCVTDQ2PSYrr VR256:$src)>;
1905   def : Pat<(v8f32 (sint_to_fp (bc_v8i32 (memopv4i64 addr:$src)))),
1906             (VCVTDQ2PSYrm addr:$src)>;
1907
1908   def : Pat<(v8i32 (fp_to_sint (v8f32 VR256:$src))),
1909             (VCVTTPS2DQYrr VR256:$src)>;
1910   def : Pat<(v8i32 (fp_to_sint (memopv8f32 addr:$src))),
1911             (VCVTTPS2DQYrm addr:$src)>;
1912 }
1913
1914 let Predicates = [UseSSE2] in {
1915   def : Pat<(v4f32 (sint_to_fp (v4i32 VR128:$src))),
1916             (CVTDQ2PSrr VR128:$src)>;
1917   def : Pat<(v4f32 (sint_to_fp (bc_v4i32 (memopv2i64 addr:$src)))),
1918             (CVTDQ2PSrm addr:$src)>;
1919
1920   def : Pat<(int_x86_sse2_cvtdq2ps VR128:$src),
1921             (CVTDQ2PSrr VR128:$src)>;
1922   def : Pat<(int_x86_sse2_cvtdq2ps (bc_v4i32 (memopv2i64 addr:$src))),
1923             (CVTDQ2PSrm addr:$src)>;
1924
1925   def : Pat<(v4i32 (fp_to_sint (v4f32 VR128:$src))),
1926             (CVTTPS2DQrr VR128:$src)>;
1927   def : Pat<(v4i32 (fp_to_sint (memopv4f32 addr:$src))),
1928             (CVTTPS2DQrm addr:$src)>;
1929 }
1930
1931 def VCVTTPD2DQrr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1932                         "cvttpd2dq\t{$src, $dst|$dst, $src}",
1933                         [(set VR128:$dst,
1934                               (int_x86_sse2_cvttpd2dq VR128:$src))],
1935                               IIC_SSE_CVT_PD_RR>, VEX;
1936
1937 // The assembler can recognize rr 256-bit instructions by seeing a ymm
1938 // register, but the same isn't true when using memory operands instead.
1939 // Provide other assembly rr and rm forms to address this explicitly.
1940
1941 // XMM only
1942 def : InstAlias<"vcvttpd2dqx\t{$src, $dst|$dst, $src}",
1943                 (VCVTTPD2DQrr VR128:$dst, VR128:$src)>;
1944 def VCVTTPD2DQXrm : VPDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1945                          "cvttpd2dqx\t{$src, $dst|$dst, $src}",
1946                          [(set VR128:$dst, (int_x86_sse2_cvttpd2dq
1947                                             (memopv2f64 addr:$src)))],
1948                          IIC_SSE_CVT_PD_RM>, VEX;
1949
1950 // YMM only
1951 def VCVTTPD2DQYrr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
1952                          "cvttpd2dq{y}\t{$src, $dst|$dst, $src}",
1953                          [(set VR128:$dst,
1954                            (int_x86_avx_cvtt_pd2dq_256 VR256:$src))],
1955                          IIC_SSE_CVT_PD_RR>, VEX, VEX_L;
1956 def VCVTTPD2DQYrm : VPDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f256mem:$src),
1957                          "cvttpd2dq{y}\t{$src, $dst|$dst, $src}",
1958                          [(set VR128:$dst,
1959                           (int_x86_avx_cvtt_pd2dq_256 (memopv4f64 addr:$src)))],
1960                          IIC_SSE_CVT_PD_RM>, VEX, VEX_L;
1961 def : InstAlias<"vcvttpd2dq\t{$src, $dst|$dst, $src}",
1962                 (VCVTTPD2DQYrr VR128:$dst, VR256:$src)>;
1963
1964 let Predicates = [HasAVX] in {
1965   def : Pat<(v4i32 (fp_to_sint (v4f64 VR256:$src))),
1966             (VCVTTPD2DQYrr VR256:$src)>;
1967   def : Pat<(v4i32 (fp_to_sint (memopv4f64 addr:$src))),
1968             (VCVTTPD2DQYrm addr:$src)>;
1969 } // Predicates = [HasAVX]
1970
1971 def CVTTPD2DQrr : PDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1972                       "cvttpd2dq\t{$src, $dst|$dst, $src}",
1973                       [(set VR128:$dst, (int_x86_sse2_cvttpd2dq VR128:$src))],
1974                       IIC_SSE_CVT_PD_RR>;
1975 def CVTTPD2DQrm : PDI<0xE6, MRMSrcMem, (outs VR128:$dst),(ins f128mem:$src),
1976                       "cvttpd2dq\t{$src, $dst|$dst, $src}",
1977                       [(set VR128:$dst, (int_x86_sse2_cvttpd2dq
1978                                         (memopv2f64 addr:$src)))],
1979                                         IIC_SSE_CVT_PD_RM>;
1980
1981 // Convert packed single to packed double
1982 let Predicates = [HasAVX] in {
1983                   // SSE2 instructions without OpSize prefix
1984 def VCVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1985                      "vcvtps2pd\t{$src, $dst|$dst, $src}",
1986                      [(set VR128:$dst, (int_x86_sse2_cvtps2pd VR128:$src))],
1987                      IIC_SSE_CVT_PD_RR>, TB, VEX;
1988 def VCVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
1989                     "vcvtps2pd\t{$src, $dst|$dst, $src}",
1990                     [(set VR128:$dst, (v2f64 (extloadv2f32 addr:$src)))],
1991                     IIC_SSE_CVT_PD_RM>, TB, VEX;
1992 def VCVTPS2PDYrr : I<0x5A, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
1993                      "vcvtps2pd\t{$src, $dst|$dst, $src}",
1994                      [(set VR256:$dst,
1995                        (int_x86_avx_cvt_ps2_pd_256 VR128:$src))],
1996                      IIC_SSE_CVT_PD_RR>, TB, VEX, VEX_L;
1997 def VCVTPS2PDYrm : I<0x5A, MRMSrcMem, (outs VR256:$dst), (ins f128mem:$src),
1998                      "vcvtps2pd\t{$src, $dst|$dst, $src}",
1999                      [(set VR256:$dst,
2000                        (int_x86_avx_cvt_ps2_pd_256 (memopv4f32 addr:$src)))],
2001                      IIC_SSE_CVT_PD_RM>, TB, VEX, VEX_L;
2002 }
2003
2004 let Predicates = [UseSSE2] in {
2005 def CVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2006                        "cvtps2pd\t{$src, $dst|$dst, $src}",
2007                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd VR128:$src))],
2008                        IIC_SSE_CVT_PD_RR>, TB;
2009 def CVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
2010                    "cvtps2pd\t{$src, $dst|$dst, $src}",
2011                    [(set VR128:$dst, (v2f64 (extloadv2f32 addr:$src)))],
2012                    IIC_SSE_CVT_PD_RM>, TB;
2013 }
2014
2015 // Convert Packed DW Integers to Packed Double FP
2016 let Predicates = [HasAVX] in {
2017 let neverHasSideEffects = 1, mayLoad = 1 in
2018 def VCVTDQ2PDrm  : S2SI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
2019                      "vcvtdq2pd\t{$src, $dst|$dst, $src}",
2020                      []>, VEX;
2021 def VCVTDQ2PDrr  : S2SI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2022                      "vcvtdq2pd\t{$src, $dst|$dst, $src}",
2023                      [(set VR128:$dst,
2024                        (int_x86_sse2_cvtdq2pd VR128:$src))]>, VEX;
2025 def VCVTDQ2PDYrm  : S2SI<0xE6, MRMSrcMem, (outs VR256:$dst), (ins i128mem:$src),
2026                      "vcvtdq2pd\t{$src, $dst|$dst, $src}",
2027                      [(set VR256:$dst,
2028                        (int_x86_avx_cvtdq2_pd_256
2029                         (bitconvert (memopv2i64 addr:$src))))]>, VEX, VEX_L;
2030 def VCVTDQ2PDYrr  : S2SI<0xE6, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
2031                      "vcvtdq2pd\t{$src, $dst|$dst, $src}",
2032                      [(set VR256:$dst,
2033                        (int_x86_avx_cvtdq2_pd_256 VR128:$src))]>, VEX, VEX_L;
2034 }
2035
2036 let neverHasSideEffects = 1, mayLoad = 1 in
2037 def CVTDQ2PDrm  : S2SI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
2038                        "cvtdq2pd\t{$src, $dst|$dst, $src}", [],
2039                        IIC_SSE_CVT_PD_RR>;
2040 def CVTDQ2PDrr  : S2SI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2041                        "cvtdq2pd\t{$src, $dst|$dst, $src}",
2042                        [(set VR128:$dst, (int_x86_sse2_cvtdq2pd VR128:$src))],
2043                        IIC_SSE_CVT_PD_RM>;
2044
2045 // AVX 256-bit register conversion intrinsics
2046 let Predicates = [HasAVX] in {
2047   def : Pat<(v4f64 (sint_to_fp (v4i32 VR128:$src))),
2048             (VCVTDQ2PDYrr VR128:$src)>;
2049   def : Pat<(v4f64 (sint_to_fp (bc_v4i32 (memopv2i64 addr:$src)))),
2050             (VCVTDQ2PDYrm addr:$src)>;
2051 } // Predicates = [HasAVX]
2052
2053 // Convert packed double to packed single
2054 // The assembler can recognize rr 256-bit instructions by seeing a ymm
2055 // register, but the same isn't true when using memory operands instead.
2056 // Provide other assembly rr and rm forms to address this explicitly.
2057 def VCVTPD2PSrr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2058                        "cvtpd2ps\t{$src, $dst|$dst, $src}",
2059                        [(set VR128:$dst, (int_x86_sse2_cvtpd2ps VR128:$src))],
2060                        IIC_SSE_CVT_PD_RR>, VEX;
2061
2062 // XMM only
2063 def : InstAlias<"vcvtpd2psx\t{$src, $dst|$dst, $src}",
2064                 (VCVTPD2PSrr VR128:$dst, VR128:$src)>;
2065 def VCVTPD2PSXrm : VPDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2066                         "cvtpd2psx\t{$src, $dst|$dst, $src}",
2067                         [(set VR128:$dst,
2068                           (int_x86_sse2_cvtpd2ps (memopv2f64 addr:$src)))],
2069                         IIC_SSE_CVT_PD_RM>, VEX;
2070
2071 // YMM only
2072 def VCVTPD2PSYrr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
2073                         "cvtpd2ps{y}\t{$src, $dst|$dst, $src}",
2074                         [(set VR128:$dst,
2075                           (int_x86_avx_cvt_pd2_ps_256 VR256:$src))],
2076                         IIC_SSE_CVT_PD_RR>, VEX, VEX_L;
2077 def VCVTPD2PSYrm : VPDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f256mem:$src),
2078                         "cvtpd2ps{y}\t{$src, $dst|$dst, $src}",
2079                         [(set VR128:$dst,
2080                           (int_x86_avx_cvt_pd2_ps_256 (memopv4f64 addr:$src)))],
2081                         IIC_SSE_CVT_PD_RM>, VEX, VEX_L;
2082 def : InstAlias<"vcvtpd2ps\t{$src, $dst|$dst, $src}",
2083                 (VCVTPD2PSYrr VR128:$dst, VR256:$src)>;
2084
2085 def CVTPD2PSrr : PDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2086                      "cvtpd2ps\t{$src, $dst|$dst, $src}",
2087                      [(set VR128:$dst, (int_x86_sse2_cvtpd2ps VR128:$src))],
2088                      IIC_SSE_CVT_PD_RR>;
2089 def CVTPD2PSrm : PDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2090                      "cvtpd2ps\t{$src, $dst|$dst, $src}",
2091                      [(set VR128:$dst,
2092                        (int_x86_sse2_cvtpd2ps (memopv2f64 addr:$src)))],
2093                      IIC_SSE_CVT_PD_RM>;
2094
2095
2096 // AVX 256-bit register conversion intrinsics
2097 // FIXME: Migrate SSE conversion intrinsics matching to use patterns as below
2098 // whenever possible to avoid declaring two versions of each one.
2099 let Predicates = [HasAVX] in {
2100   def : Pat<(int_x86_avx_cvtdq2_ps_256 VR256:$src),
2101             (VCVTDQ2PSYrr VR256:$src)>;
2102   def : Pat<(int_x86_avx_cvtdq2_ps_256 (bitconvert (memopv4i64 addr:$src))),
2103             (VCVTDQ2PSYrm addr:$src)>;
2104
2105   // Match fround and fextend for 128/256-bit conversions
2106   def : Pat<(v4f32 (X86vfpround (v2f64 VR128:$src))),
2107             (VCVTPD2PSrr VR128:$src)>;
2108   def : Pat<(v4f32 (X86vfpround (memopv2f64 addr:$src))),
2109             (VCVTPD2PSXrm addr:$src)>;
2110   def : Pat<(v4f32 (fround (v4f64 VR256:$src))),
2111             (VCVTPD2PSYrr VR256:$src)>;
2112   def : Pat<(v4f32 (fround (loadv4f64 addr:$src))),
2113             (VCVTPD2PSYrm addr:$src)>;
2114
2115   def : Pat<(v2f64 (X86vfpext (v4f32 VR128:$src))),
2116             (VCVTPS2PDrr VR128:$src)>;
2117   def : Pat<(v4f64 (fextend (v4f32 VR128:$src))),
2118             (VCVTPS2PDYrr VR128:$src)>;
2119   def : Pat<(v4f64 (extloadv4f32 addr:$src)),
2120             (VCVTPS2PDYrm addr:$src)>;
2121 }
2122
2123 let Predicates = [UseSSE2] in {
2124   // Match fround and fextend for 128 conversions
2125   def : Pat<(v4f32 (X86vfpround (v2f64 VR128:$src))),
2126             (CVTPD2PSrr VR128:$src)>;
2127   def : Pat<(v4f32 (X86vfpround (memopv2f64 addr:$src))),
2128             (CVTPD2PSrm addr:$src)>;
2129
2130   def : Pat<(v2f64 (X86vfpext (v4f32 VR128:$src))),
2131             (CVTPS2PDrr VR128:$src)>;
2132 }
2133
2134 //===----------------------------------------------------------------------===//
2135 // SSE 1 & 2 - Compare Instructions
2136 //===----------------------------------------------------------------------===//
2137
2138 // sse12_cmp_scalar - sse 1 & 2 compare scalar instructions
2139 multiclass sse12_cmp_scalar<RegisterClass RC, X86MemOperand x86memop,
2140                             Operand CC, SDNode OpNode, ValueType VT,
2141                             PatFrag ld_frag, string asm, string asm_alt,
2142                             OpndItins itins> {
2143   def rr : SIi8<0xC2, MRMSrcReg,
2144                 (outs RC:$dst), (ins RC:$src1, RC:$src2, CC:$cc), asm,
2145                 [(set RC:$dst, (OpNode (VT RC:$src1), RC:$src2, imm:$cc))],
2146                 itins.rr>;
2147   def rm : SIi8<0xC2, MRMSrcMem,
2148                 (outs RC:$dst), (ins RC:$src1, x86memop:$src2, CC:$cc), asm,
2149                 [(set RC:$dst, (OpNode (VT RC:$src1),
2150                                          (ld_frag addr:$src2), imm:$cc))],
2151                                          itins.rm>;
2152
2153   // Accept explicit immediate argument form instead of comparison code.
2154   let neverHasSideEffects = 1 in {
2155     def rr_alt : SIi8<0xC2, MRMSrcReg, (outs RC:$dst),
2156                       (ins RC:$src1, RC:$src2, i8imm:$cc), asm_alt, [],
2157                       IIC_SSE_ALU_F32S_RR>;
2158     let mayLoad = 1 in
2159     def rm_alt : SIi8<0xC2, MRMSrcMem, (outs RC:$dst),
2160                       (ins RC:$src1, x86memop:$src2, i8imm:$cc), asm_alt, [],
2161                       IIC_SSE_ALU_F32S_RM>;
2162   }
2163 }
2164
2165 defm VCMPSS : sse12_cmp_scalar<FR32, f32mem, AVXCC, X86cmpss, f32, loadf32,
2166                  "cmp${cc}ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2167                  "cmpss\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2168                  SSE_ALU_F32S>,
2169                  XS, VEX_4V, VEX_LIG;
2170 defm VCMPSD : sse12_cmp_scalar<FR64, f64mem, AVXCC, X86cmpsd, f64, loadf64,
2171                  "cmp${cc}sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2172                  "cmpsd\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2173                  SSE_ALU_F32S>, // same latency as 32 bit compare
2174                  XD, VEX_4V, VEX_LIG;
2175
2176 let Constraints = "$src1 = $dst" in {
2177   defm CMPSS : sse12_cmp_scalar<FR32, f32mem, SSECC, X86cmpss, f32, loadf32,
2178                   "cmp${cc}ss\t{$src2, $dst|$dst, $src2}",
2179                   "cmpss\t{$cc, $src2, $dst|$dst, $src2, $cc}", SSE_ALU_F32S>,
2180                   XS;
2181   defm CMPSD : sse12_cmp_scalar<FR64, f64mem, SSECC, X86cmpsd, f64, loadf64,
2182                   "cmp${cc}sd\t{$src2, $dst|$dst, $src2}",
2183                   "cmpsd\t{$cc, $src2, $dst|$dst, $src2, $cc}",
2184                   SSE_ALU_F32S>, // same latency as 32 bit compare
2185                   XD;
2186 }
2187
2188 multiclass sse12_cmp_scalar_int<X86MemOperand x86memop, Operand CC,
2189                          Intrinsic Int, string asm, OpndItins itins> {
2190   def rr : SIi8<0xC2, MRMSrcReg, (outs VR128:$dst),
2191                       (ins VR128:$src1, VR128:$src, CC:$cc), asm,
2192                         [(set VR128:$dst, (Int VR128:$src1,
2193                                                VR128:$src, imm:$cc))],
2194                                                itins.rr>;
2195   def rm : SIi8<0xC2, MRMSrcMem, (outs VR128:$dst),
2196                       (ins VR128:$src1, x86memop:$src, CC:$cc), asm,
2197                         [(set VR128:$dst, (Int VR128:$src1,
2198                                                (load addr:$src), imm:$cc))],
2199                                                itins.rm>;
2200 }
2201
2202 // Aliases to match intrinsics which expect XMM operand(s).
2203 defm Int_VCMPSS  : sse12_cmp_scalar_int<f32mem, AVXCC, int_x86_sse_cmp_ss,
2204                      "cmp${cc}ss\t{$src, $src1, $dst|$dst, $src1, $src}",
2205                      SSE_ALU_F32S>,
2206                      XS, VEX_4V;
2207 defm Int_VCMPSD  : sse12_cmp_scalar_int<f64mem, AVXCC, int_x86_sse2_cmp_sd,
2208                      "cmp${cc}sd\t{$src, $src1, $dst|$dst, $src1, $src}",
2209                      SSE_ALU_F32S>, // same latency as f32
2210                      XD, VEX_4V;
2211 let Constraints = "$src1 = $dst" in {
2212   defm Int_CMPSS  : sse12_cmp_scalar_int<f32mem, SSECC, int_x86_sse_cmp_ss,
2213                        "cmp${cc}ss\t{$src, $dst|$dst, $src}",
2214                        SSE_ALU_F32S>, XS;
2215   defm Int_CMPSD  : sse12_cmp_scalar_int<f64mem, SSECC, int_x86_sse2_cmp_sd,
2216                        "cmp${cc}sd\t{$src, $dst|$dst, $src}",
2217                        SSE_ALU_F32S>, // same latency as f32
2218                        XD;
2219 }
2220
2221
2222 // sse12_ord_cmp - Unordered/Ordered scalar fp compare and set EFLAGS
2223 multiclass sse12_ord_cmp<bits<8> opc, RegisterClass RC, SDNode OpNode,
2224                             ValueType vt, X86MemOperand x86memop,
2225                             PatFrag ld_frag, string OpcodeStr, Domain d> {
2226   def rr: PI<opc, MRMSrcReg, (outs), (ins RC:$src1, RC:$src2),
2227                      !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
2228                      [(set EFLAGS, (OpNode (vt RC:$src1), RC:$src2))],
2229                      IIC_SSE_COMIS_RR, d>;
2230   def rm: PI<opc, MRMSrcMem, (outs), (ins RC:$src1, x86memop:$src2),
2231                      !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
2232                      [(set EFLAGS, (OpNode (vt RC:$src1),
2233                                            (ld_frag addr:$src2)))],
2234                                            IIC_SSE_COMIS_RM, d>;
2235 }
2236
2237 let Defs = [EFLAGS] in {
2238   defm VUCOMISS : sse12_ord_cmp<0x2E, FR32, X86cmp, f32, f32mem, loadf32,
2239                                   "ucomiss", SSEPackedSingle>, TB, VEX, VEX_LIG;
2240   defm VUCOMISD : sse12_ord_cmp<0x2E, FR64, X86cmp, f64, f64mem, loadf64,
2241                                   "ucomisd", SSEPackedDouble>, TB, OpSize, VEX,
2242                                   VEX_LIG;
2243   let Pattern = []<dag> in {
2244     defm VCOMISS  : sse12_ord_cmp<0x2F, VR128, undef, v4f32, f128mem, load,
2245                                     "comiss", SSEPackedSingle>, TB, VEX,
2246                                     VEX_LIG;
2247     defm VCOMISD  : sse12_ord_cmp<0x2F, VR128, undef, v2f64, f128mem, load,
2248                                     "comisd", SSEPackedDouble>, TB, OpSize, VEX,
2249                                     VEX_LIG;
2250   }
2251
2252   defm Int_VUCOMISS  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v4f32, f128mem,
2253                             load, "ucomiss", SSEPackedSingle>, TB, VEX;
2254   defm Int_VUCOMISD  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v2f64, f128mem,
2255                             load, "ucomisd", SSEPackedDouble>, TB, OpSize, VEX;
2256
2257   defm Int_VCOMISS  : sse12_ord_cmp<0x2F, VR128, X86comi, v4f32, f128mem,
2258                             load, "comiss", SSEPackedSingle>, TB, VEX;
2259   defm Int_VCOMISD  : sse12_ord_cmp<0x2F, VR128, X86comi, v2f64, f128mem,
2260                             load, "comisd", SSEPackedDouble>, TB, OpSize, VEX;
2261   defm UCOMISS  : sse12_ord_cmp<0x2E, FR32, X86cmp, f32, f32mem, loadf32,
2262                                   "ucomiss", SSEPackedSingle>, TB;
2263   defm UCOMISD  : sse12_ord_cmp<0x2E, FR64, X86cmp, f64, f64mem, loadf64,
2264                                   "ucomisd", SSEPackedDouble>, TB, OpSize;
2265
2266   let Pattern = []<dag> in {
2267     defm COMISS  : sse12_ord_cmp<0x2F, VR128, undef, v4f32, f128mem, load,
2268                                     "comiss", SSEPackedSingle>, TB;
2269     defm COMISD  : sse12_ord_cmp<0x2F, VR128, undef, v2f64, f128mem, load,
2270                                     "comisd", SSEPackedDouble>, TB, OpSize;
2271   }
2272
2273   defm Int_UCOMISS  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v4f32, f128mem,
2274                               load, "ucomiss", SSEPackedSingle>, TB;
2275   defm Int_UCOMISD  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v2f64, f128mem,
2276                               load, "ucomisd", SSEPackedDouble>, TB, OpSize;
2277
2278   defm Int_COMISS  : sse12_ord_cmp<0x2F, VR128, X86comi, v4f32, f128mem, load,
2279                                   "comiss", SSEPackedSingle>, TB;
2280   defm Int_COMISD  : sse12_ord_cmp<0x2F, VR128, X86comi, v2f64, f128mem, load,
2281                                   "comisd", SSEPackedDouble>, TB, OpSize;
2282 } // Defs = [EFLAGS]
2283
2284 // sse12_cmp_packed - sse 1 & 2 compare packed instructions
2285 multiclass sse12_cmp_packed<RegisterClass RC, X86MemOperand x86memop,
2286                             Operand CC, Intrinsic Int, string asm,
2287                             string asm_alt, Domain d> {
2288   def rri : PIi8<0xC2, MRMSrcReg,
2289              (outs RC:$dst), (ins RC:$src1, RC:$src2, CC:$cc), asm,
2290              [(set RC:$dst, (Int RC:$src1, RC:$src2, imm:$cc))],
2291              IIC_SSE_CMPP_RR, d>;
2292   def rmi : PIi8<0xC2, MRMSrcMem,
2293              (outs RC:$dst), (ins RC:$src1, x86memop:$src2, CC:$cc), asm,
2294              [(set RC:$dst, (Int RC:$src1, (memop addr:$src2), imm:$cc))],
2295              IIC_SSE_CMPP_RM, d>;
2296
2297   // Accept explicit immediate argument form instead of comparison code.
2298   let neverHasSideEffects = 1 in {
2299     def rri_alt : PIi8<0xC2, MRMSrcReg,
2300                (outs RC:$dst), (ins RC:$src1, RC:$src2, i8imm:$cc),
2301                asm_alt, [], IIC_SSE_CMPP_RR, d>;
2302     def rmi_alt : PIi8<0xC2, MRMSrcMem,
2303                (outs RC:$dst), (ins RC:$src1, x86memop:$src2, i8imm:$cc),
2304                asm_alt, [], IIC_SSE_CMPP_RM, d>;
2305   }
2306 }
2307
2308 defm VCMPPS : sse12_cmp_packed<VR128, f128mem, AVXCC, int_x86_sse_cmp_ps,
2309                "cmp${cc}ps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2310                "cmpps\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2311                SSEPackedSingle>, TB, VEX_4V;
2312 defm VCMPPD : sse12_cmp_packed<VR128, f128mem, AVXCC, int_x86_sse2_cmp_pd,
2313                "cmp${cc}pd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2314                "cmppd\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2315                SSEPackedDouble>, TB, OpSize, VEX_4V;
2316 defm VCMPPSY : sse12_cmp_packed<VR256, f256mem, AVXCC, int_x86_avx_cmp_ps_256,
2317                "cmp${cc}ps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2318                "cmpps\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2319                SSEPackedSingle>, TB, VEX_4V, VEX_L;
2320 defm VCMPPDY : sse12_cmp_packed<VR256, f256mem, AVXCC, int_x86_avx_cmp_pd_256,
2321                "cmp${cc}pd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2322                "cmppd\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2323                SSEPackedDouble>, TB, OpSize, VEX_4V, VEX_L;
2324 let Constraints = "$src1 = $dst" in {
2325   defm CMPPS : sse12_cmp_packed<VR128, f128mem, SSECC, int_x86_sse_cmp_ps,
2326                  "cmp${cc}ps\t{$src2, $dst|$dst, $src2}",
2327                  "cmpps\t{$cc, $src2, $dst|$dst, $src2, $cc}",
2328                  SSEPackedSingle>, TB;
2329   defm CMPPD : sse12_cmp_packed<VR128, f128mem, SSECC, int_x86_sse2_cmp_pd,
2330                  "cmp${cc}pd\t{$src2, $dst|$dst, $src2}",
2331                  "cmppd\t{$cc, $src2, $dst|$dst, $src2, $cc}",
2332                  SSEPackedDouble>, TB, OpSize;
2333 }
2334
2335 let Predicates = [HasAVX] in {
2336 def : Pat<(v4i32 (X86cmpp (v4f32 VR128:$src1), VR128:$src2, imm:$cc)),
2337           (VCMPPSrri (v4f32 VR128:$src1), (v4f32 VR128:$src2), imm:$cc)>;
2338 def : Pat<(v4i32 (X86cmpp (v4f32 VR128:$src1), (memop addr:$src2), imm:$cc)),
2339           (VCMPPSrmi (v4f32 VR128:$src1), addr:$src2, imm:$cc)>;
2340 def : Pat<(v2i64 (X86cmpp (v2f64 VR128:$src1), VR128:$src2, imm:$cc)),
2341           (VCMPPDrri VR128:$src1, VR128:$src2, imm:$cc)>;
2342 def : Pat<(v2i64 (X86cmpp (v2f64 VR128:$src1), (memop addr:$src2), imm:$cc)),
2343           (VCMPPDrmi VR128:$src1, addr:$src2, imm:$cc)>;
2344
2345 def : Pat<(v8i32 (X86cmpp (v8f32 VR256:$src1), VR256:$src2, imm:$cc)),
2346           (VCMPPSYrri (v8f32 VR256:$src1), (v8f32 VR256:$src2), imm:$cc)>;
2347 def : Pat<(v8i32 (X86cmpp (v8f32 VR256:$src1), (memop addr:$src2), imm:$cc)),
2348           (VCMPPSYrmi (v8f32 VR256:$src1), addr:$src2, imm:$cc)>;
2349 def : Pat<(v4i64 (X86cmpp (v4f64 VR256:$src1), VR256:$src2, imm:$cc)),
2350           (VCMPPDYrri VR256:$src1, VR256:$src2, imm:$cc)>;
2351 def : Pat<(v4i64 (X86cmpp (v4f64 VR256:$src1), (memop addr:$src2), imm:$cc)),
2352           (VCMPPDYrmi VR256:$src1, addr:$src2, imm:$cc)>;
2353 }
2354
2355 let Predicates = [UseSSE1] in {
2356 def : Pat<(v4i32 (X86cmpp (v4f32 VR128:$src1), VR128:$src2, imm:$cc)),
2357           (CMPPSrri (v4f32 VR128:$src1), (v4f32 VR128:$src2), imm:$cc)>;
2358 def : Pat<(v4i32 (X86cmpp (v4f32 VR128:$src1), (memop addr:$src2), imm:$cc)),
2359           (CMPPSrmi (v4f32 VR128:$src1), addr:$src2, imm:$cc)>;
2360 }
2361
2362 let Predicates = [UseSSE2] in {
2363 def : Pat<(v2i64 (X86cmpp (v2f64 VR128:$src1), VR128:$src2, imm:$cc)),
2364           (CMPPDrri VR128:$src1, VR128:$src2, imm:$cc)>;
2365 def : Pat<(v2i64 (X86cmpp (v2f64 VR128:$src1), (memop addr:$src2), imm:$cc)),
2366           (CMPPDrmi VR128:$src1, addr:$src2, imm:$cc)>;
2367 }
2368
2369 //===----------------------------------------------------------------------===//
2370 // SSE 1 & 2 - Shuffle Instructions
2371 //===----------------------------------------------------------------------===//
2372
2373 /// sse12_shuffle - sse 1 & 2 shuffle instructions
2374 multiclass sse12_shuffle<RegisterClass RC, X86MemOperand x86memop,
2375                          ValueType vt, string asm, PatFrag mem_frag,
2376                          Domain d, bit IsConvertibleToThreeAddress = 0> {
2377   def rmi : PIi8<0xC6, MRMSrcMem, (outs RC:$dst),
2378                    (ins RC:$src1, x86memop:$src2, i8imm:$src3), asm,
2379                    [(set RC:$dst, (vt (X86Shufp RC:$src1, (mem_frag addr:$src2),
2380                                        (i8 imm:$src3))))], IIC_SSE_SHUFP, d>;
2381   let isConvertibleToThreeAddress = IsConvertibleToThreeAddress in
2382     def rri : PIi8<0xC6, MRMSrcReg, (outs RC:$dst),
2383                    (ins RC:$src1, RC:$src2, i8imm:$src3), asm,
2384                    [(set RC:$dst, (vt (X86Shufp RC:$src1, RC:$src2,
2385                                        (i8 imm:$src3))))], IIC_SSE_SHUFP, d>;
2386 }
2387
2388 defm VSHUFPS  : sse12_shuffle<VR128, f128mem, v4f32,
2389            "shufps\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
2390            memopv4f32, SSEPackedSingle>, TB, VEX_4V;
2391 defm VSHUFPSY : sse12_shuffle<VR256, f256mem, v8f32,
2392            "shufps\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
2393            memopv8f32, SSEPackedSingle>, TB, VEX_4V, VEX_L;
2394 defm VSHUFPD  : sse12_shuffle<VR128, f128mem, v2f64,
2395            "shufpd\t{$src3, $src2, $src1, $dst|$dst, $src2, $src2, $src3}",
2396            memopv2f64, SSEPackedDouble>, TB, OpSize, VEX_4V;
2397 defm VSHUFPDY : sse12_shuffle<VR256, f256mem, v4f64,
2398            "shufpd\t{$src3, $src2, $src1, $dst|$dst, $src2, $src2, $src3}",
2399            memopv4f64, SSEPackedDouble>, TB, OpSize, VEX_4V, VEX_L;
2400
2401 let Constraints = "$src1 = $dst" in {
2402   defm SHUFPS : sse12_shuffle<VR128, f128mem, v4f32,
2403                     "shufps\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2404                     memopv4f32, SSEPackedSingle, 1 /* cvt to pshufd */>,
2405                     TB;
2406   defm SHUFPD : sse12_shuffle<VR128, f128mem, v2f64,
2407                     "shufpd\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2408                     memopv2f64, SSEPackedDouble, 1 /* cvt to pshufd */>,
2409                     TB, OpSize;
2410 }
2411
2412 let Predicates = [HasAVX] in {
2413   def : Pat<(v4i32 (X86Shufp VR128:$src1,
2414                        (bc_v4i32 (memopv2i64 addr:$src2)), (i8 imm:$imm))),
2415             (VSHUFPSrmi VR128:$src1, addr:$src2, imm:$imm)>;
2416   def : Pat<(v4i32 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2417             (VSHUFPSrri VR128:$src1, VR128:$src2, imm:$imm)>;
2418
2419   def : Pat<(v2i64 (X86Shufp VR128:$src1,
2420                        (memopv2i64 addr:$src2), (i8 imm:$imm))),
2421             (VSHUFPDrmi VR128:$src1, addr:$src2, imm:$imm)>;
2422   def : Pat<(v2i64 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2423             (VSHUFPDrri VR128:$src1, VR128:$src2, imm:$imm)>;
2424
2425   // 256-bit patterns
2426   def : Pat<(v8i32 (X86Shufp VR256:$src1, VR256:$src2, (i8 imm:$imm))),
2427             (VSHUFPSYrri VR256:$src1, VR256:$src2, imm:$imm)>;
2428   def : Pat<(v8i32 (X86Shufp VR256:$src1,
2429                       (bc_v8i32 (memopv4i64 addr:$src2)), (i8 imm:$imm))),
2430             (VSHUFPSYrmi VR256:$src1, addr:$src2, imm:$imm)>;
2431
2432   def : Pat<(v4i64 (X86Shufp VR256:$src1, VR256:$src2, (i8 imm:$imm))),
2433             (VSHUFPDYrri VR256:$src1, VR256:$src2, imm:$imm)>;
2434   def : Pat<(v4i64 (X86Shufp VR256:$src1,
2435                               (memopv4i64 addr:$src2), (i8 imm:$imm))),
2436             (VSHUFPDYrmi VR256:$src1, addr:$src2, imm:$imm)>;
2437 }
2438
2439 let Predicates = [UseSSE1] in {
2440   def : Pat<(v4i32 (X86Shufp VR128:$src1,
2441                        (bc_v4i32 (memopv2i64 addr:$src2)), (i8 imm:$imm))),
2442             (SHUFPSrmi VR128:$src1, addr:$src2, imm:$imm)>;
2443   def : Pat<(v4i32 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2444             (SHUFPSrri VR128:$src1, VR128:$src2, imm:$imm)>;
2445 }
2446
2447 let Predicates = [UseSSE2] in {
2448   // Generic SHUFPD patterns
2449   def : Pat<(v2i64 (X86Shufp VR128:$src1,
2450                        (memopv2i64 addr:$src2), (i8 imm:$imm))),
2451             (SHUFPDrmi VR128:$src1, addr:$src2, imm:$imm)>;
2452   def : Pat<(v2i64 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2453             (SHUFPDrri VR128:$src1, VR128:$src2, imm:$imm)>;
2454 }
2455
2456 //===----------------------------------------------------------------------===//
2457 // SSE 1 & 2 - Unpack Instructions
2458 //===----------------------------------------------------------------------===//
2459
2460 /// sse12_unpack_interleave - sse 1 & 2 unpack and interleave
2461 multiclass sse12_unpack_interleave<bits<8> opc, SDNode OpNode, ValueType vt,
2462                                    PatFrag mem_frag, RegisterClass RC,
2463                                    X86MemOperand x86memop, string asm,
2464                                    Domain d> {
2465     def rr : PI<opc, MRMSrcReg,
2466                 (outs RC:$dst), (ins RC:$src1, RC:$src2),
2467                 asm, [(set RC:$dst,
2468                            (vt (OpNode RC:$src1, RC:$src2)))],
2469                            IIC_SSE_UNPCK, d>;
2470     def rm : PI<opc, MRMSrcMem,
2471                 (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
2472                 asm, [(set RC:$dst,
2473                            (vt (OpNode RC:$src1,
2474                                        (mem_frag addr:$src2))))],
2475                                        IIC_SSE_UNPCK, d>;
2476 }
2477
2478 defm VUNPCKHPS: sse12_unpack_interleave<0x15, X86Unpckh, v4f32, memopv4f32,
2479       VR128, f128mem, "unpckhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2480                      SSEPackedSingle>, TB, VEX_4V;
2481 defm VUNPCKHPD: sse12_unpack_interleave<0x15, X86Unpckh, v2f64, memopv2f64,
2482       VR128, f128mem, "unpckhpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2483                      SSEPackedDouble>, TB, OpSize, VEX_4V;
2484 defm VUNPCKLPS: sse12_unpack_interleave<0x14, X86Unpckl, v4f32, memopv4f32,
2485       VR128, f128mem, "unpcklps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2486                      SSEPackedSingle>, TB, VEX_4V;
2487 defm VUNPCKLPD: sse12_unpack_interleave<0x14, X86Unpckl, v2f64, memopv2f64,
2488       VR128, f128mem, "unpcklpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2489                      SSEPackedDouble>, TB, OpSize, VEX_4V;
2490
2491 defm VUNPCKHPSY: sse12_unpack_interleave<0x15, X86Unpckh, v8f32, memopv8f32,
2492       VR256, f256mem, "unpckhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2493                      SSEPackedSingle>, TB, VEX_4V, VEX_L;
2494 defm VUNPCKHPDY: sse12_unpack_interleave<0x15, X86Unpckh, v4f64, memopv4f64,
2495       VR256, f256mem, "unpckhpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2496                      SSEPackedDouble>, TB, OpSize, VEX_4V, VEX_L;
2497 defm VUNPCKLPSY: sse12_unpack_interleave<0x14, X86Unpckl, v8f32, memopv8f32,
2498       VR256, f256mem, "unpcklps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2499                      SSEPackedSingle>, TB, VEX_4V, VEX_L;
2500 defm VUNPCKLPDY: sse12_unpack_interleave<0x14, X86Unpckl, v4f64, memopv4f64,
2501       VR256, f256mem, "unpcklpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2502                      SSEPackedDouble>, TB, OpSize, VEX_4V, VEX_L;
2503
2504 let Constraints = "$src1 = $dst" in {
2505   defm UNPCKHPS: sse12_unpack_interleave<0x15, X86Unpckh, v4f32, memopv4f32,
2506         VR128, f128mem, "unpckhps\t{$src2, $dst|$dst, $src2}",
2507                        SSEPackedSingle>, TB;
2508   defm UNPCKHPD: sse12_unpack_interleave<0x15, X86Unpckh, v2f64, memopv2f64,
2509         VR128, f128mem, "unpckhpd\t{$src2, $dst|$dst, $src2}",
2510                        SSEPackedDouble>, TB, OpSize;
2511   defm UNPCKLPS: sse12_unpack_interleave<0x14, X86Unpckl, v4f32, memopv4f32,
2512         VR128, f128mem, "unpcklps\t{$src2, $dst|$dst, $src2}",
2513                        SSEPackedSingle>, TB;
2514   defm UNPCKLPD: sse12_unpack_interleave<0x14, X86Unpckl, v2f64, memopv2f64,
2515         VR128, f128mem, "unpcklpd\t{$src2, $dst|$dst, $src2}",
2516                        SSEPackedDouble>, TB, OpSize;
2517 } // Constraints = "$src1 = $dst"
2518
2519 let Predicates = [HasAVX1Only] in {
2520   def : Pat<(v8i32 (X86Unpckl VR256:$src1, (bc_v8i32 (memopv4i64 addr:$src2)))),
2521             (VUNPCKLPSYrm VR256:$src1, addr:$src2)>;
2522   def : Pat<(v8i32 (X86Unpckl VR256:$src1, VR256:$src2)),
2523             (VUNPCKLPSYrr VR256:$src1, VR256:$src2)>;
2524   def : Pat<(v8i32 (X86Unpckh VR256:$src1, (bc_v8i32 (memopv4i64 addr:$src2)))),
2525             (VUNPCKHPSYrm VR256:$src1, addr:$src2)>;
2526   def : Pat<(v8i32 (X86Unpckh VR256:$src1, VR256:$src2)),
2527             (VUNPCKHPSYrr VR256:$src1, VR256:$src2)>;
2528
2529   def : Pat<(v4i64 (X86Unpckl VR256:$src1, (memopv4i64 addr:$src2))),
2530             (VUNPCKLPDYrm VR256:$src1, addr:$src2)>;
2531   def : Pat<(v4i64 (X86Unpckl VR256:$src1, VR256:$src2)),
2532             (VUNPCKLPDYrr VR256:$src1, VR256:$src2)>;
2533   def : Pat<(v4i64 (X86Unpckh VR256:$src1, (memopv4i64 addr:$src2))),
2534             (VUNPCKHPDYrm VR256:$src1, addr:$src2)>;
2535   def : Pat<(v4i64 (X86Unpckh VR256:$src1, VR256:$src2)),
2536             (VUNPCKHPDYrr VR256:$src1, VR256:$src2)>;
2537 }
2538
2539 let Predicates = [HasAVX] in {
2540   // FIXME: Instead of X86Movddup, there should be a X86Unpckl here, the
2541   // problem is during lowering, where it's not possible to recognize the load
2542   // fold cause it has two uses through a bitcast. One use disappears at isel
2543   // time and the fold opportunity reappears.
2544   def : Pat<(v2f64 (X86Movddup VR128:$src)),
2545             (VUNPCKLPDrr VR128:$src, VR128:$src)>;
2546 }
2547
2548 let Predicates = [UseSSE2] in {
2549   // FIXME: Instead of X86Movddup, there should be a X86Unpckl here, the
2550   // problem is during lowering, where it's not possible to recognize the load
2551   // fold cause it has two uses through a bitcast. One use disappears at isel
2552   // time and the fold opportunity reappears.
2553   def : Pat<(v2f64 (X86Movddup VR128:$src)),
2554             (UNPCKLPDrr VR128:$src, VR128:$src)>;
2555 }
2556
2557 //===----------------------------------------------------------------------===//
2558 // SSE 1 & 2 - Extract Floating-Point Sign mask
2559 //===----------------------------------------------------------------------===//
2560
2561 /// sse12_extr_sign_mask - sse 1 & 2 unpack and interleave
2562 multiclass sse12_extr_sign_mask<RegisterClass RC, Intrinsic Int, string asm,
2563                                 Domain d> {
2564   def rr32 : PI<0x50, MRMSrcReg, (outs GR32:$dst), (ins RC:$src),
2565                 !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
2566                      [(set GR32:$dst, (Int RC:$src))], IIC_SSE_MOVMSK, d>;
2567   def rr64 : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins RC:$src),
2568                 !strconcat(asm, "\t{$src, $dst|$dst, $src}"), [],
2569                 IIC_SSE_MOVMSK, d>, REX_W;
2570 }
2571
2572 let Predicates = [HasAVX] in {
2573   defm VMOVMSKPS : sse12_extr_sign_mask<VR128, int_x86_sse_movmsk_ps,
2574                                         "movmskps", SSEPackedSingle>, TB, VEX;
2575   defm VMOVMSKPD : sse12_extr_sign_mask<VR128, int_x86_sse2_movmsk_pd,
2576                                         "movmskpd", SSEPackedDouble>, TB,
2577                                         OpSize, VEX;
2578   defm VMOVMSKPSY : sse12_extr_sign_mask<VR256, int_x86_avx_movmsk_ps_256,
2579                                         "movmskps", SSEPackedSingle>, TB,
2580                                         VEX, VEX_L;
2581   defm VMOVMSKPDY : sse12_extr_sign_mask<VR256, int_x86_avx_movmsk_pd_256,
2582                                         "movmskpd", SSEPackedDouble>, TB,
2583                                         OpSize, VEX, VEX_L;
2584
2585   def : Pat<(i32 (X86fgetsign FR32:$src)),
2586             (VMOVMSKPSrr32 (COPY_TO_REGCLASS FR32:$src, VR128))>;
2587   def : Pat<(i64 (X86fgetsign FR32:$src)),
2588             (VMOVMSKPSrr64 (COPY_TO_REGCLASS FR32:$src, VR128))>;
2589   def : Pat<(i32 (X86fgetsign FR64:$src)),
2590             (VMOVMSKPDrr32 (COPY_TO_REGCLASS FR64:$src, VR128))>;
2591   def : Pat<(i64 (X86fgetsign FR64:$src)),
2592             (VMOVMSKPDrr64 (COPY_TO_REGCLASS FR64:$src, VR128))>;
2593
2594   // Assembler Only
2595   def VMOVMSKPSr64r : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins VR128:$src),
2596              "movmskps\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVMSK,
2597              SSEPackedSingle>, TB, VEX;
2598   def VMOVMSKPDr64r : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins VR128:$src),
2599              "movmskpd\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVMSK,
2600              SSEPackedDouble>, TB,
2601              OpSize, VEX;
2602   def VMOVMSKPSYr64r : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins VR256:$src),
2603              "movmskps\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVMSK,
2604              SSEPackedSingle>, TB, VEX, VEX_L;
2605   def VMOVMSKPDYr64r : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins VR256:$src),
2606              "movmskpd\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVMSK,
2607              SSEPackedDouble>, TB,
2608              OpSize, VEX, VEX_L;
2609 }
2610
2611 defm MOVMSKPS : sse12_extr_sign_mask<VR128, int_x86_sse_movmsk_ps, "movmskps",
2612                                      SSEPackedSingle>, TB;
2613 defm MOVMSKPD : sse12_extr_sign_mask<VR128, int_x86_sse2_movmsk_pd, "movmskpd",
2614                                      SSEPackedDouble>, TB, OpSize;
2615
2616 def : Pat<(i32 (X86fgetsign FR32:$src)),
2617           (MOVMSKPSrr32 (COPY_TO_REGCLASS FR32:$src, VR128))>,
2618       Requires<[UseSSE1]>;
2619 def : Pat<(i64 (X86fgetsign FR32:$src)),
2620           (MOVMSKPSrr64 (COPY_TO_REGCLASS FR32:$src, VR128))>,
2621       Requires<[UseSSE1]>;
2622 def : Pat<(i32 (X86fgetsign FR64:$src)),
2623           (MOVMSKPDrr32 (COPY_TO_REGCLASS FR64:$src, VR128))>,
2624       Requires<[UseSSE2]>;
2625 def : Pat<(i64 (X86fgetsign FR64:$src)),
2626           (MOVMSKPDrr64 (COPY_TO_REGCLASS FR64:$src, VR128))>,
2627       Requires<[UseSSE2]>;
2628
2629 //===---------------------------------------------------------------------===//
2630 // SSE2 - Packed Integer Logical Instructions
2631 //===---------------------------------------------------------------------===//
2632
2633 let ExeDomain = SSEPackedInt in { // SSE integer instructions
2634
2635 /// PDI_binop_rm - Simple SSE2 binary operator.
2636 multiclass PDI_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
2637                         ValueType OpVT, RegisterClass RC, PatFrag memop_frag,
2638                         X86MemOperand x86memop, OpndItins itins,
2639                         bit IsCommutable, bit Is2Addr> {
2640   let isCommutable = IsCommutable in
2641   def rr : PDI<opc, MRMSrcReg, (outs RC:$dst),
2642        (ins RC:$src1, RC:$src2),
2643        !if(Is2Addr,
2644            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2645            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2646        [(set RC:$dst, (OpVT (OpNode RC:$src1, RC:$src2)))], itins.rr>;
2647   def rm : PDI<opc, MRMSrcMem, (outs RC:$dst),
2648        (ins RC:$src1, x86memop:$src2),
2649        !if(Is2Addr,
2650            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2651            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2652        [(set RC:$dst, (OpVT (OpNode RC:$src1,
2653                                      (bitconvert (memop_frag addr:$src2)))))],
2654                                      itins.rm>;
2655 }
2656 } // ExeDomain = SSEPackedInt
2657
2658 multiclass PDI_binop_all<bits<8> opc, string OpcodeStr, SDNode Opcode,
2659                          ValueType OpVT128, ValueType OpVT256,
2660                          OpndItins itins, bit IsCommutable = 0> {
2661 let Predicates = [HasAVX] in
2662   defm V#NAME# : PDI_binop_rm<opc, !strconcat("v", OpcodeStr), Opcode, OpVT128,
2663                     VR128, memopv2i64, i128mem, itins, IsCommutable, 0>, VEX_4V;
2664
2665 let Constraints = "$src1 = $dst" in
2666   defm #NAME# : PDI_binop_rm<opc, OpcodeStr, Opcode, OpVT128, VR128,
2667                              memopv2i64, i128mem, itins, IsCommutable, 1>;
2668
2669 let Predicates = [HasAVX2] in
2670   defm V#NAME#Y : PDI_binop_rm<opc, !strconcat("v", OpcodeStr), Opcode,
2671                                 OpVT256, VR256, memopv4i64, i256mem, itins,
2672                                 IsCommutable, 0>, VEX_4V, VEX_L;
2673 }
2674
2675 // These are ordered here for pattern ordering requirements with the fp versions
2676
2677 defm PAND  : PDI_binop_all<0xDB, "pand", and, v2i64, v4i64, SSE_BIT_ITINS_P, 1>;
2678 defm POR   : PDI_binop_all<0xEB, "por", or, v2i64, v4i64, SSE_BIT_ITINS_P, 1>;
2679 defm PXOR  : PDI_binop_all<0xEF, "pxor", xor, v2i64, v4i64, SSE_BIT_ITINS_P, 1>;
2680 defm PANDN : PDI_binop_all<0xDF, "pandn", X86andnp, v2i64, v4i64,
2681                            SSE_BIT_ITINS_P, 0>;
2682
2683 //===----------------------------------------------------------------------===//
2684 // SSE 1 & 2 - Logical Instructions
2685 //===----------------------------------------------------------------------===//
2686
2687 /// sse12_fp_alias_pack_logical - SSE 1 & 2 aliased packed FP logical ops
2688 ///
2689 multiclass sse12_fp_alias_pack_logical<bits<8> opc, string OpcodeStr,
2690                                        SDNode OpNode, OpndItins itins> {
2691   defm V#NAME#PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode,
2692               FR32, f32, f128mem, memopfsf32, SSEPackedSingle, itins, 0>,
2693               TB, VEX_4V;
2694
2695   defm V#NAME#PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode,
2696         FR64, f64, f128mem, memopfsf64, SSEPackedDouble, itins, 0>,
2697         TB, OpSize, VEX_4V;
2698
2699   let Constraints = "$src1 = $dst" in {
2700     defm PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode, FR32,
2701                 f32, f128mem, memopfsf32, SSEPackedSingle, itins>,
2702                 TB;
2703
2704     defm PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode, FR64,
2705                 f64, f128mem, memopfsf64, SSEPackedDouble, itins>,
2706                 TB, OpSize;
2707   }
2708 }
2709
2710 // Alias bitwise logical operations using SSE logical ops on packed FP values.
2711 defm FsAND  : sse12_fp_alias_pack_logical<0x54, "and", X86fand,
2712               SSE_BIT_ITINS_P>;
2713 defm FsOR   : sse12_fp_alias_pack_logical<0x56, "or", X86for,
2714               SSE_BIT_ITINS_P>;
2715 defm FsXOR  : sse12_fp_alias_pack_logical<0x57, "xor", X86fxor,
2716               SSE_BIT_ITINS_P>;
2717
2718 let neverHasSideEffects = 1, Pattern = []<dag>, isCommutable = 0 in
2719   defm FsANDN : sse12_fp_alias_pack_logical<0x55, "andn", undef,
2720                 SSE_BIT_ITINS_P>;
2721
2722 /// sse12_fp_packed_logical - SSE 1 & 2 packed FP logical ops
2723 ///
2724 multiclass sse12_fp_packed_logical<bits<8> opc, string OpcodeStr,
2725                                    SDNode OpNode> {
2726   defm V#NAME#PSY : sse12_fp_packed_logical_rm<opc, VR256, SSEPackedSingle,
2727         !strconcat(OpcodeStr, "ps"), f256mem,
2728         [(set VR256:$dst, (v4i64 (OpNode VR256:$src1, VR256:$src2)))],
2729         [(set VR256:$dst, (OpNode (bc_v4i64 (v8f32 VR256:$src1)),
2730                            (memopv4i64 addr:$src2)))], 0>, TB, VEX_4V, VEX_L;
2731
2732   defm V#NAME#PDY : sse12_fp_packed_logical_rm<opc, VR256, SSEPackedDouble,
2733         !strconcat(OpcodeStr, "pd"), f256mem,
2734         [(set VR256:$dst, (OpNode (bc_v4i64 (v4f64 VR256:$src1)),
2735                                   (bc_v4i64 (v4f64 VR256:$src2))))],
2736         [(set VR256:$dst, (OpNode (bc_v4i64 (v4f64 VR256:$src1)),
2737                                   (memopv4i64 addr:$src2)))], 0>,
2738                                   TB, OpSize, VEX_4V, VEX_L;
2739
2740   // In AVX no need to add a pattern for 128-bit logical rr ps, because they
2741   // are all promoted to v2i64, and the patterns are covered by the int
2742   // version. This is needed in SSE only, because v2i64 isn't supported on
2743   // SSE1, but only on SSE2.
2744   defm V#NAME#PS : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedSingle,
2745        !strconcat(OpcodeStr, "ps"), f128mem, [],
2746        [(set VR128:$dst, (OpNode (bc_v2i64 (v4f32 VR128:$src1)),
2747                                  (memopv2i64 addr:$src2)))], 0>, TB, VEX_4V;
2748
2749   defm V#NAME#PD : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedDouble,
2750        !strconcat(OpcodeStr, "pd"), f128mem,
2751        [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2752                                  (bc_v2i64 (v2f64 VR128:$src2))))],
2753        [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2754                                  (memopv2i64 addr:$src2)))], 0>,
2755                                                  TB, OpSize, VEX_4V;
2756
2757   let Constraints = "$src1 = $dst" in {
2758     defm PS : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedSingle,
2759          !strconcat(OpcodeStr, "ps"), f128mem,
2760          [(set VR128:$dst, (v2i64 (OpNode VR128:$src1, VR128:$src2)))],
2761          [(set VR128:$dst, (OpNode (bc_v2i64 (v4f32 VR128:$src1)),
2762                                    (memopv2i64 addr:$src2)))]>, TB;
2763
2764     defm PD : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedDouble,
2765          !strconcat(OpcodeStr, "pd"), f128mem,
2766          [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2767                                    (bc_v2i64 (v2f64 VR128:$src2))))],
2768          [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2769                                    (memopv2i64 addr:$src2)))]>, TB, OpSize;
2770   }
2771 }
2772
2773 defm AND  : sse12_fp_packed_logical<0x54, "and", and>;
2774 defm OR   : sse12_fp_packed_logical<0x56, "or", or>;
2775 defm XOR  : sse12_fp_packed_logical<0x57, "xor", xor>;
2776 let isCommutable = 0 in
2777   defm ANDN : sse12_fp_packed_logical<0x55, "andn", X86andnp>;
2778
2779 //===----------------------------------------------------------------------===//
2780 // SSE 1 & 2 - Arithmetic Instructions
2781 //===----------------------------------------------------------------------===//
2782
2783 /// basic_sse12_fp_binop_xxx - SSE 1 & 2 binops come in both scalar and
2784 /// vector forms.
2785 ///
2786 /// In addition, we also have a special variant of the scalar form here to
2787 /// represent the associated intrinsic operation.  This form is unlike the
2788 /// plain scalar form, in that it takes an entire vector (instead of a scalar)
2789 /// and leaves the top elements unmodified (therefore these cannot be commuted).
2790 ///
2791 /// These three forms can each be reg+reg or reg+mem.
2792 ///
2793
2794 /// FIXME: once all 256-bit intrinsics are matched, cleanup and refactor those
2795 /// classes below
2796 multiclass basic_sse12_fp_binop_s<bits<8> opc, string OpcodeStr, SDNode OpNode,
2797                                   SizeItins itins,
2798                                   bit Is2Addr = 1> {
2799   defm SS : sse12_fp_scalar<opc, !strconcat(OpcodeStr, "ss"),
2800                             OpNode, FR32, f32mem,
2801                             itins.s, Is2Addr>, XS;
2802   defm SD : sse12_fp_scalar<opc, !strconcat(OpcodeStr, "sd"),
2803                             OpNode, FR64, f64mem,
2804                             itins.d, Is2Addr>, XD;
2805 }
2806
2807 multiclass basic_sse12_fp_binop_p<bits<8> opc, string OpcodeStr,
2808                                   SDNode OpNode, SizeItins itins> {
2809 let Predicates = [HasAVX] in {
2810   defm V#NAME#PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode,
2811                                VR128, v4f32, f128mem, memopv4f32,
2812                                SSEPackedSingle, itins.s, 0>, TB, VEX_4V;
2813   defm V#NAME#PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode,
2814                                VR128, v2f64, f128mem, memopv2f64,
2815                                SSEPackedDouble, itins.d, 0>, TB, OpSize, VEX_4V;
2816
2817   defm V#NAME#PSY : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"),
2818                         OpNode, VR256, v8f32, f256mem, memopv8f32,
2819                         SSEPackedSingle, itins.s, 0>, TB, VEX_4V, VEX_L;
2820   defm V#NAME#PDY : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"),
2821                         OpNode, VR256, v4f64, f256mem, memopv4f64,
2822                         SSEPackedDouble, itins.d, 0>, TB, OpSize, VEX_4V, VEX_L;
2823 }
2824
2825 let Constraints = "$src1 = $dst" in {
2826   defm PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode, VR128,
2827                             v4f32, f128mem, memopv4f32, SSEPackedSingle,
2828                             itins.s, 1>, TB;
2829   defm PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode, VR128,
2830                             v2f64, f128mem, memopv2f64, SSEPackedDouble,
2831                             itins.d, 1>, TB, OpSize;
2832 }
2833 }
2834
2835 multiclass basic_sse12_fp_binop_s_int<bits<8> opc, string OpcodeStr,
2836                                       SizeItins itins,
2837                                       bit Is2Addr = 1> {
2838   defm SS : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
2839      !strconcat(OpcodeStr, "ss"), "", "_ss", ssmem, sse_load_f32,
2840      itins.s, Is2Addr>, XS;
2841   defm SD : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
2842      !strconcat(OpcodeStr, "sd"), "2", "_sd", sdmem, sse_load_f64,
2843      itins.d, Is2Addr>, XD;
2844 }
2845
2846 // Binary Arithmetic instructions
2847 defm ADD : basic_sse12_fp_binop_p<0x58, "add", fadd, SSE_ALU_ITINS_P>;
2848 defm MUL : basic_sse12_fp_binop_p<0x59, "mul", fmul, SSE_MUL_ITINS_P>;
2849 let isCommutable = 0 in {
2850   defm SUB : basic_sse12_fp_binop_p<0x5C, "sub", fsub, SSE_ALU_ITINS_P>;
2851   defm DIV : basic_sse12_fp_binop_p<0x5E, "div", fdiv, SSE_DIV_ITINS_P>;
2852   defm MAX : basic_sse12_fp_binop_p<0x5F, "max", X86fmax, SSE_ALU_ITINS_P>;
2853   defm MIN : basic_sse12_fp_binop_p<0x5D, "min", X86fmin, SSE_ALU_ITINS_P>;
2854 }
2855
2856 let isCodeGenOnly = 1 in {
2857   defm MAXC: basic_sse12_fp_binop_p<0x5F, "max", X86fmaxc, SSE_ALU_ITINS_P>;
2858   defm MINC: basic_sse12_fp_binop_p<0x5D, "min", X86fminc, SSE_ALU_ITINS_P>;
2859 }
2860
2861 defm VADD : basic_sse12_fp_binop_s<0x58, "add", fadd, SSE_ALU_ITINS_S, 0>,
2862             basic_sse12_fp_binop_s_int<0x58, "add", SSE_ALU_ITINS_S, 0>,
2863               VEX_4V, VEX_LIG;
2864 defm VMUL : basic_sse12_fp_binop_s<0x59, "mul", fmul, SSE_MUL_ITINS_S, 0>,
2865             basic_sse12_fp_binop_s_int<0x59, "mul", SSE_MUL_ITINS_S, 0>,
2866               VEX_4V, VEX_LIG;
2867
2868 let isCommutable = 0 in {
2869   defm VSUB : basic_sse12_fp_binop_s<0x5C, "sub", fsub, SSE_ALU_ITINS_S, 0>,
2870               basic_sse12_fp_binop_s_int<0x5C, "sub", SSE_ALU_ITINS_S, 0>,
2871                 VEX_4V, VEX_LIG;
2872   defm VDIV : basic_sse12_fp_binop_s<0x5E, "div", fdiv, SSE_DIV_ITINS_S, 0>,
2873               basic_sse12_fp_binop_s_int<0x5E, "div", SSE_DIV_ITINS_S, 0>,
2874                 VEX_4V, VEX_LIG;
2875   defm VMAX : basic_sse12_fp_binop_s<0x5F, "max", X86fmax, SSE_ALU_ITINS_S, 0>,
2876               basic_sse12_fp_binop_s_int<0x5F, "max", SSE_ALU_ITINS_S, 0>,
2877                 VEX_4V, VEX_LIG;
2878   defm VMIN : basic_sse12_fp_binop_s<0x5D, "min", X86fmin, SSE_ALU_ITINS_S, 0>,
2879               basic_sse12_fp_binop_s_int<0x5D, "min", SSE_ALU_ITINS_S, 0>,
2880                 VEX_4V, VEX_LIG;
2881 }
2882
2883 let Constraints = "$src1 = $dst" in {
2884   defm ADD : basic_sse12_fp_binop_s<0x58, "add", fadd, SSE_ALU_ITINS_S>,
2885              basic_sse12_fp_binop_s_int<0x58, "add", SSE_ALU_ITINS_S>;
2886   defm MUL : basic_sse12_fp_binop_s<0x59, "mul", fmul, SSE_MUL_ITINS_S>,
2887              basic_sse12_fp_binop_s_int<0x59, "mul", SSE_MUL_ITINS_S>;
2888
2889   let isCommutable = 0 in {
2890     defm SUB : basic_sse12_fp_binop_s<0x5C, "sub", fsub, SSE_ALU_ITINS_S>,
2891                basic_sse12_fp_binop_s_int<0x5C, "sub", SSE_ALU_ITINS_S>;
2892     defm DIV : basic_sse12_fp_binop_s<0x5E, "div", fdiv, SSE_DIV_ITINS_S>,
2893                basic_sse12_fp_binop_s_int<0x5E, "div", SSE_DIV_ITINS_S>;
2894     defm MAX : basic_sse12_fp_binop_s<0x5F, "max", X86fmax, SSE_ALU_ITINS_S>,
2895                basic_sse12_fp_binop_s_int<0x5F, "max", SSE_ALU_ITINS_S>;
2896     defm MIN : basic_sse12_fp_binop_s<0x5D, "min", X86fmin, SSE_ALU_ITINS_S>,
2897                basic_sse12_fp_binop_s_int<0x5D, "min", SSE_ALU_ITINS_S>;
2898   }
2899 }
2900
2901 let isCodeGenOnly = 1 in {
2902   defm VMAXC: basic_sse12_fp_binop_s<0x5F, "max", X86fmaxc, SSE_ALU_ITINS_S, 0>,
2903        VEX_4V, VEX_LIG;
2904   defm VMINC: basic_sse12_fp_binop_s<0x5D, "min", X86fminc, SSE_ALU_ITINS_S, 0>,
2905        VEX_4V, VEX_LIG;
2906   let Constraints = "$src1 = $dst" in {
2907     defm MAXC: basic_sse12_fp_binop_s<0x5F, "max", X86fmaxc, SSE_ALU_ITINS_S>;
2908     defm MINC: basic_sse12_fp_binop_s<0x5D, "min", X86fminc, SSE_ALU_ITINS_S>;
2909   }
2910 }
2911
2912 /// Unop Arithmetic
2913 /// In addition, we also have a special variant of the scalar form here to
2914 /// represent the associated intrinsic operation.  This form is unlike the
2915 /// plain scalar form, in that it takes an entire vector (instead of a
2916 /// scalar) and leaves the top elements undefined.
2917 ///
2918 /// And, we have a special variant form for a full-vector intrinsic form.
2919
2920 def SSE_SQRTP : OpndItins<
2921   IIC_SSE_SQRTP_RR, IIC_SSE_SQRTP_RM
2922 >;
2923
2924 def SSE_SQRTS : OpndItins<
2925   IIC_SSE_SQRTS_RR, IIC_SSE_SQRTS_RM
2926 >;
2927
2928 def SSE_RCPP : OpndItins<
2929   IIC_SSE_RCPP_RR, IIC_SSE_RCPP_RM
2930 >;
2931
2932 def SSE_RCPS : OpndItins<
2933   IIC_SSE_RCPS_RR, IIC_SSE_RCPS_RM
2934 >;
2935
2936 /// sse1_fp_unop_s - SSE1 unops in scalar form.
2937 multiclass sse1_fp_unop_s<bits<8> opc, string OpcodeStr,
2938                           SDNode OpNode, Intrinsic F32Int, OpndItins itins> {
2939   def SSr : SSI<opc, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
2940                 !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
2941                 [(set FR32:$dst, (OpNode FR32:$src))]>;
2942   // For scalar unary operations, fold a load into the operation
2943   // only in OptForSize mode. It eliminates an instruction, but it also
2944   // eliminates a whole-register clobber (the load), so it introduces a
2945   // partial register update condition.
2946   def SSm : I<opc, MRMSrcMem, (outs FR32:$dst), (ins f32mem:$src),
2947                 !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
2948                 [(set FR32:$dst, (OpNode (load addr:$src)))], itins.rm>, XS,
2949             Requires<[UseSSE1, OptForSize]>;
2950   def SSr_Int : SSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2951                     !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
2952                     [(set VR128:$dst, (F32Int VR128:$src))], itins.rr>;
2953   def SSm_Int : SSI<opc, MRMSrcMem, (outs VR128:$dst), (ins ssmem:$src),
2954                     !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
2955                     [(set VR128:$dst, (F32Int sse_load_f32:$src))], itins.rm>;
2956 }
2957
2958 /// sse1_fp_unop_s_avx - AVX SSE1 unops in scalar form.
2959 multiclass sse1_fp_unop_s_avx<bits<8> opc, string OpcodeStr> {
2960   def SSr : SSI<opc, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src1, FR32:$src2),
2961                 !strconcat(OpcodeStr,
2962                            "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
2963   let mayLoad = 1 in {
2964   def SSm : SSI<opc, MRMSrcMem, (outs FR32:$dst), (ins FR32:$src1,f32mem:$src2),
2965                 !strconcat(OpcodeStr,
2966                            "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
2967   def SSm_Int : SSI<opc, MRMSrcMem, (outs VR128:$dst),
2968                 (ins VR128:$src1, ssmem:$src2),
2969                 !strconcat(OpcodeStr,
2970                            "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
2971   }
2972 }
2973
2974 /// sse1_fp_unop_p - SSE1 unops in packed form.
2975 multiclass sse1_fp_unop_p<bits<8> opc, string OpcodeStr, SDNode OpNode,
2976                           OpndItins itins> {
2977   def PSr : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2978               !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
2979               [(set VR128:$dst, (v4f32 (OpNode VR128:$src)))], itins.rr>;
2980   def PSm : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2981                 !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
2982                 [(set VR128:$dst, (OpNode (memopv4f32 addr:$src)))], itins.rm>;
2983 }
2984
2985 /// sse1_fp_unop_p_y - AVX 256-bit SSE1 unops in packed form.
2986 multiclass sse1_fp_unop_p_y<bits<8> opc, string OpcodeStr, SDNode OpNode,
2987                             OpndItins itins> {
2988   def PSYr : PSI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
2989               !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
2990               [(set VR256:$dst, (v8f32 (OpNode VR256:$src)))],
2991               itins.rr>, VEX_L;
2992   def PSYm : PSI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
2993                 !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
2994                 [(set VR256:$dst, (OpNode (memopv8f32 addr:$src)))],
2995                 itins.rm>, VEX_L;
2996 }
2997
2998 /// sse1_fp_unop_p_int - SSE1 intrinsics unops in packed forms.
2999 multiclass sse1_fp_unop_p_int<bits<8> opc, string OpcodeStr,
3000                               Intrinsic V4F32Int, OpndItins itins> {
3001   def PSr_Int : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3002                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
3003                     [(set VR128:$dst, (V4F32Int VR128:$src))],
3004                     itins.rr>;
3005   def PSm_Int : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3006                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
3007                     [(set VR128:$dst, (V4F32Int (memopv4f32 addr:$src)))],
3008                     itins.rm>;
3009 }
3010
3011 /// sse1_fp_unop_p_y_int - AVX 256-bit intrinsics unops in packed forms.
3012 multiclass sse1_fp_unop_p_y_int<bits<8> opc, string OpcodeStr,
3013                                 Intrinsic V4F32Int, OpndItins itins> {
3014   def PSYr_Int : PSI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3015                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
3016                     [(set VR256:$dst, (V4F32Int VR256:$src))],
3017                     itins.rr>, VEX_L;
3018   def PSYm_Int : PSI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
3019                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
3020                     [(set VR256:$dst, (V4F32Int (memopv8f32 addr:$src)))],
3021                     itins.rm>, VEX_L;
3022 }
3023
3024 /// sse2_fp_unop_s - SSE2 unops in scalar form.
3025 multiclass sse2_fp_unop_s<bits<8> opc, string OpcodeStr,
3026                           SDNode OpNode, Intrinsic F64Int, OpndItins itins> {
3027   def SDr : SDI<opc, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src),
3028                 !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
3029                 [(set FR64:$dst, (OpNode FR64:$src))], itins.rr>;
3030   // See the comments in sse1_fp_unop_s for why this is OptForSize.
3031   def SDm : I<opc, MRMSrcMem, (outs FR64:$dst), (ins f64mem:$src),
3032                 !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
3033                 [(set FR64:$dst, (OpNode (load addr:$src)))], itins.rm>, XD,
3034             Requires<[UseSSE2, OptForSize]>;
3035   def SDr_Int : SDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3036                     !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
3037                     [(set VR128:$dst, (F64Int VR128:$src))], itins.rr>;
3038   def SDm_Int : SDI<opc, MRMSrcMem, (outs VR128:$dst), (ins sdmem:$src),
3039                     !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
3040                     [(set VR128:$dst, (F64Int sse_load_f64:$src))], itins.rm>;
3041 }
3042
3043 /// sse2_fp_unop_s_avx - AVX SSE2 unops in scalar form.
3044 let hasSideEffects = 0 in
3045 multiclass sse2_fp_unop_s_avx<bits<8> opc, string OpcodeStr> {
3046   def SDr : SDI<opc, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src1, FR64:$src2),
3047                !strconcat(OpcodeStr,
3048                           "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
3049   let mayLoad = 1 in {
3050   def SDm : SDI<opc, MRMSrcMem, (outs FR64:$dst), (ins FR64:$src1,f64mem:$src2),
3051                !strconcat(OpcodeStr,
3052                           "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
3053   def SDm_Int : SDI<opc, MRMSrcMem, (outs VR128:$dst),
3054                (ins VR128:$src1, sdmem:$src2),
3055                !strconcat(OpcodeStr,
3056                           "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
3057   }
3058 }
3059
3060 /// sse2_fp_unop_p - SSE2 unops in vector forms.
3061 multiclass sse2_fp_unop_p<bits<8> opc, string OpcodeStr,
3062                           SDNode OpNode, OpndItins itins> {
3063   def PDr : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3064               !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3065               [(set VR128:$dst, (v2f64 (OpNode VR128:$src)))], itins.rr>;
3066   def PDm : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3067                 !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3068                 [(set VR128:$dst, (OpNode (memopv2f64 addr:$src)))], itins.rm>;
3069 }
3070
3071 /// sse2_fp_unop_p_y - AVX SSE2 256-bit unops in vector forms.
3072 multiclass sse2_fp_unop_p_y<bits<8> opc, string OpcodeStr, SDNode OpNode,
3073                           OpndItins itins> {
3074   def PDYr : PDI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3075               !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3076               [(set VR256:$dst, (v4f64 (OpNode VR256:$src)))],
3077               itins.rr>, VEX_L;
3078   def PDYm : PDI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
3079                 !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3080                 [(set VR256:$dst, (OpNode (memopv4f64 addr:$src)))],
3081                 itins.rm>, VEX_L;
3082 }
3083
3084 /// sse2_fp_unop_p_int - SSE2 intrinsic unops in vector forms.
3085 multiclass sse2_fp_unop_p_int<bits<8> opc, string OpcodeStr,
3086                               Intrinsic V2F64Int, OpndItins itins> {
3087   def PDr_Int : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3088                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3089                     [(set VR128:$dst, (V2F64Int VR128:$src))],
3090                     itins.rr>;
3091   def PDm_Int : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3092                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3093                     [(set VR128:$dst, (V2F64Int (memopv2f64 addr:$src)))],
3094                     itins.rm>;
3095 }
3096
3097 /// sse2_fp_unop_p_y_int - AVX 256-bit intrinsic unops in vector forms.
3098 multiclass sse2_fp_unop_p_y_int<bits<8> opc, string OpcodeStr,
3099                                 Intrinsic V2F64Int, OpndItins itins> {
3100   def PDYr_Int : PDI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3101                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3102                     [(set VR256:$dst, (V2F64Int VR256:$src))],
3103                     itins.rr>, VEX_L;
3104   def PDYm_Int : PDI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
3105                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3106                     [(set VR256:$dst, (V2F64Int (memopv4f64 addr:$src)))],
3107                     itins.rm>, VEX_L;
3108 }
3109
3110 let Predicates = [HasAVX] in {
3111   // Square root.
3112   defm VSQRT  : sse1_fp_unop_s_avx<0x51, "vsqrt">,
3113                 sse2_fp_unop_s_avx<0x51, "vsqrt">, VEX_4V, VEX_LIG;
3114
3115   defm VSQRT  : sse1_fp_unop_p<0x51, "vsqrt", fsqrt, SSE_SQRTP>,
3116                 sse2_fp_unop_p<0x51, "vsqrt", fsqrt, SSE_SQRTP>,
3117                 sse1_fp_unop_p_y<0x51, "vsqrt", fsqrt, SSE_SQRTP>,
3118                 sse2_fp_unop_p_y<0x51, "vsqrt", fsqrt, SSE_SQRTP>,
3119                 sse1_fp_unop_p_int<0x51, "vsqrt", int_x86_sse_sqrt_ps,
3120                                    SSE_SQRTP>,
3121                 sse2_fp_unop_p_int<0x51, "vsqrt", int_x86_sse2_sqrt_pd,
3122                                     SSE_SQRTP>,
3123                 sse1_fp_unop_p_y_int<0x51, "vsqrt", int_x86_avx_sqrt_ps_256,
3124                                     SSE_SQRTP>,
3125                 sse2_fp_unop_p_y_int<0x51, "vsqrt", int_x86_avx_sqrt_pd_256,
3126                                     SSE_SQRTP>,
3127                 VEX;
3128
3129   // Reciprocal approximations. Note that these typically require refinement
3130   // in order to obtain suitable precision.
3131   defm VRSQRT : sse1_fp_unop_s_avx<0x52, "vrsqrt">, VEX_4V, VEX_LIG;
3132   defm VRSQRT : sse1_fp_unop_p<0x52, "vrsqrt", X86frsqrt, SSE_SQRTP>,
3133                 sse1_fp_unop_p_y<0x52, "vrsqrt", X86frsqrt, SSE_SQRTP>,
3134                 sse1_fp_unop_p_y_int<0x52, "vrsqrt", int_x86_avx_rsqrt_ps_256,
3135                                     SSE_SQRTP>,
3136                 sse1_fp_unop_p_int<0x52, "vrsqrt", int_x86_sse_rsqrt_ps,
3137                                     SSE_SQRTP>, VEX;
3138
3139   defm VRCP   : sse1_fp_unop_s_avx<0x53, "vrcp">, VEX_4V, VEX_LIG;
3140   defm VRCP   : sse1_fp_unop_p<0x53, "vrcp", X86frcp, SSE_RCPP>,
3141                 sse1_fp_unop_p_y<0x53, "vrcp", X86frcp, SSE_RCPP>,
3142                 sse1_fp_unop_p_y_int<0x53, "vrcp", int_x86_avx_rcp_ps_256,
3143                                     SSE_RCPP>,
3144                 sse1_fp_unop_p_int<0x53, "vrcp", int_x86_sse_rcp_ps,
3145                                     SSE_RCPP>, VEX;
3146 }
3147
3148 def : Pat<(f32 (fsqrt FR32:$src)),
3149           (VSQRTSSr (f32 (IMPLICIT_DEF)), FR32:$src)>, Requires<[HasAVX]>;
3150 def : Pat<(f32 (fsqrt (load addr:$src))),
3151           (VSQRTSSm (f32 (IMPLICIT_DEF)), addr:$src)>,
3152           Requires<[HasAVX, OptForSize]>;
3153 def : Pat<(f64 (fsqrt FR64:$src)),
3154           (VSQRTSDr (f64 (IMPLICIT_DEF)), FR64:$src)>, Requires<[HasAVX]>;
3155 def : Pat<(f64 (fsqrt (load addr:$src))),
3156           (VSQRTSDm (f64 (IMPLICIT_DEF)), addr:$src)>,
3157           Requires<[HasAVX, OptForSize]>;
3158
3159 def : Pat<(f32 (X86frsqrt FR32:$src)),
3160           (VRSQRTSSr (f32 (IMPLICIT_DEF)), FR32:$src)>, Requires<[HasAVX]>;
3161 def : Pat<(f32 (X86frsqrt (load addr:$src))),
3162           (VRSQRTSSm (f32 (IMPLICIT_DEF)), addr:$src)>,
3163           Requires<[HasAVX, OptForSize]>;
3164
3165 def : Pat<(f32 (X86frcp FR32:$src)),
3166           (VRCPSSr (f32 (IMPLICIT_DEF)), FR32:$src)>, Requires<[HasAVX]>;
3167 def : Pat<(f32 (X86frcp (load addr:$src))),
3168           (VRCPSSm (f32 (IMPLICIT_DEF)), addr:$src)>,
3169           Requires<[HasAVX, OptForSize]>;
3170
3171 let Predicates = [HasAVX] in {
3172   def : Pat<(int_x86_sse_sqrt_ss VR128:$src),
3173             (COPY_TO_REGCLASS (VSQRTSSr (f32 (IMPLICIT_DEF)),
3174                                         (COPY_TO_REGCLASS VR128:$src, FR32)),
3175                               VR128)>;
3176   def : Pat<(int_x86_sse_sqrt_ss sse_load_f32:$src),
3177             (VSQRTSSm_Int (v4f32 (IMPLICIT_DEF)), sse_load_f32:$src)>;
3178
3179   def : Pat<(int_x86_sse2_sqrt_sd VR128:$src),
3180             (COPY_TO_REGCLASS (VSQRTSDr (f64 (IMPLICIT_DEF)),
3181                                         (COPY_TO_REGCLASS VR128:$src, FR64)),
3182                               VR128)>;
3183   def : Pat<(int_x86_sse2_sqrt_sd sse_load_f64:$src),
3184             (VSQRTSDm_Int (v2f64 (IMPLICIT_DEF)), sse_load_f64:$src)>;
3185
3186   def : Pat<(int_x86_sse_rsqrt_ss VR128:$src),
3187             (COPY_TO_REGCLASS (VRSQRTSSr (f32 (IMPLICIT_DEF)),
3188                                          (COPY_TO_REGCLASS VR128:$src, FR32)),
3189                               VR128)>;
3190   def : Pat<(int_x86_sse_rsqrt_ss sse_load_f32:$src),
3191             (VRSQRTSSm_Int (v4f32 (IMPLICIT_DEF)), sse_load_f32:$src)>;
3192
3193   def : Pat<(int_x86_sse_rcp_ss VR128:$src),
3194             (COPY_TO_REGCLASS (VRCPSSr (f32 (IMPLICIT_DEF)),
3195                                        (COPY_TO_REGCLASS VR128:$src, FR32)),
3196                               VR128)>;
3197   def : Pat<(int_x86_sse_rcp_ss sse_load_f32:$src),
3198             (VRCPSSm_Int (v4f32 (IMPLICIT_DEF)), sse_load_f32:$src)>;
3199 }
3200
3201 // Square root.
3202 defm SQRT  : sse1_fp_unop_s<0x51, "sqrt",  fsqrt, int_x86_sse_sqrt_ss,
3203                             SSE_SQRTS>,
3204              sse1_fp_unop_p<0x51, "sqrt",  fsqrt, SSE_SQRTS>,
3205              sse1_fp_unop_p_int<0x51, "sqrt",  int_x86_sse_sqrt_ps, SSE_SQRTS>,
3206              sse2_fp_unop_s<0x51, "sqrt",  fsqrt, int_x86_sse2_sqrt_sd,
3207                             SSE_SQRTS>,
3208              sse2_fp_unop_p<0x51, "sqrt",  fsqrt, SSE_SQRTS>,
3209              sse2_fp_unop_p_int<0x51, "sqrt", int_x86_sse2_sqrt_pd, SSE_SQRTS>;
3210
3211 /// sse1_fp_unop_s_rw - SSE1 unops where vector form has a read-write operand.
3212 multiclass sse1_fp_unop_rw<bits<8> opc, string OpcodeStr, SDNode OpNode,
3213                                Intrinsic F32Int, OpndItins itins> {
3214   def SSr : SSI<opc, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
3215                 !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
3216                 [(set FR32:$dst, (OpNode FR32:$src))]>;
3217   // For scalar unary operations, fold a load into the operation
3218   // only in OptForSize mode. It eliminates an instruction, but it also
3219   // eliminates a whole-register clobber (the load), so it introduces a
3220   // partial register update condition.
3221   def SSm : I<opc, MRMSrcMem, (outs FR32:$dst), (ins f32mem:$src),
3222                 !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
3223                 [(set FR32:$dst, (OpNode (load addr:$src)))], itins.rm>, XS,
3224             Requires<[UseSSE1, OptForSize]>;
3225   let Constraints = "$src1 = $dst" in {
3226     def SSr_Int : SSI<opc, MRMSrcReg, (outs VR128:$dst),
3227                       (ins VR128:$src1, VR128:$src2),
3228                       !strconcat(OpcodeStr, "ss\t{$src2, $dst|$dst, $src2}"),
3229                       [], itins.rr>;
3230     let mayLoad = 1, hasSideEffects = 0 in
3231     def SSm_Int : SSI<opc, MRMSrcMem, (outs VR128:$dst),
3232                       (ins VR128:$src1, ssmem:$src2),
3233                       !strconcat(OpcodeStr, "ss\t{$src2, $dst|$dst, $src2}"),
3234                       [], itins.rm>;
3235   }
3236 }
3237
3238 // Reciprocal approximations. Note that these typically require refinement
3239 // in order to obtain suitable precision.
3240 defm RSQRT : sse1_fp_unop_rw<0x52, "rsqrt", X86frsqrt, int_x86_sse_rsqrt_ss,
3241                              SSE_SQRTS>,
3242              sse1_fp_unop_p<0x52, "rsqrt", X86frsqrt, SSE_SQRTS>,
3243              sse1_fp_unop_p_int<0x52, "rsqrt", int_x86_sse_rsqrt_ps,
3244                             SSE_SQRTS>;
3245 let Predicates = [UseSSE1] in {
3246   def : Pat<(int_x86_sse_rsqrt_ss VR128:$src),
3247             (RSQRTSSr_Int VR128:$src, VR128:$src)>;
3248 }
3249
3250 defm RCP   : sse1_fp_unop_rw<0x53, "rcp", X86frcp, int_x86_sse_rcp_ss,
3251                              SSE_RCPS>,
3252              sse1_fp_unop_p<0x53, "rcp", X86frcp, SSE_RCPS>,
3253              sse1_fp_unop_p_int<0x53, "rcp", int_x86_sse_rcp_ps, SSE_RCPS>;
3254 let Predicates = [UseSSE1] in {
3255   def : Pat<(int_x86_sse_rcp_ss VR128:$src),
3256             (RCPSSr_Int VR128:$src, VR128:$src)>;
3257 }
3258
3259 // There is no f64 version of the reciprocal approximation instructions.
3260
3261 //===----------------------------------------------------------------------===//
3262 // SSE 1 & 2 - Non-temporal stores
3263 //===----------------------------------------------------------------------===//
3264
3265 let AddedComplexity = 400 in { // Prefer non-temporal versions
3266   def VMOVNTPSmr : VPSI<0x2B, MRMDestMem, (outs),
3267                        (ins f128mem:$dst, VR128:$src),
3268                        "movntps\t{$src, $dst|$dst, $src}",
3269                        [(alignednontemporalstore (v4f32 VR128:$src),
3270                                                  addr:$dst)],
3271                                                  IIC_SSE_MOVNT>, VEX;
3272   def VMOVNTPDmr : VPDI<0x2B, MRMDestMem, (outs),
3273                        (ins f128mem:$dst, VR128:$src),
3274                        "movntpd\t{$src, $dst|$dst, $src}",
3275                        [(alignednontemporalstore (v2f64 VR128:$src),
3276                                                  addr:$dst)],
3277                                                  IIC_SSE_MOVNT>, VEX;
3278
3279   let ExeDomain = SSEPackedInt in
3280   def VMOVNTDQmr    : VPDI<0xE7, MRMDestMem, (outs),
3281                            (ins f128mem:$dst, VR128:$src),
3282                            "movntdq\t{$src, $dst|$dst, $src}",
3283                            [(alignednontemporalstore (v2i64 VR128:$src),
3284                                                      addr:$dst)],
3285                                                      IIC_SSE_MOVNT>, VEX;
3286
3287   def : Pat<(alignednontemporalstore (v2i64 VR128:$src), addr:$dst),
3288             (VMOVNTDQmr addr:$dst, VR128:$src)>, Requires<[HasAVX]>;
3289
3290   def VMOVNTPSYmr : VPSI<0x2B, MRMDestMem, (outs),
3291                        (ins f256mem:$dst, VR256:$src),
3292                        "movntps\t{$src, $dst|$dst, $src}",
3293                        [(alignednontemporalstore (v8f32 VR256:$src),
3294                                                  addr:$dst)],
3295                                                  IIC_SSE_MOVNT>, VEX, VEX_L;
3296   def VMOVNTPDYmr : VPDI<0x2B, MRMDestMem, (outs),
3297                        (ins f256mem:$dst, VR256:$src),
3298                        "movntpd\t{$src, $dst|$dst, $src}",
3299                        [(alignednontemporalstore (v4f64 VR256:$src),
3300                                                  addr:$dst)],
3301                                                  IIC_SSE_MOVNT>, VEX, VEX_L;
3302   let ExeDomain = SSEPackedInt in
3303   def VMOVNTDQYmr : VPDI<0xE7, MRMDestMem, (outs),
3304                       (ins f256mem:$dst, VR256:$src),
3305                       "movntdq\t{$src, $dst|$dst, $src}",
3306                       [(alignednontemporalstore (v4i64 VR256:$src),
3307                                                 addr:$dst)],
3308                                                 IIC_SSE_MOVNT>, VEX, VEX_L;
3309 }
3310
3311 let AddedComplexity = 400 in { // Prefer non-temporal versions
3312 def MOVNTPSmr : PSI<0x2B, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
3313                     "movntps\t{$src, $dst|$dst, $src}",
3314                     [(alignednontemporalstore (v4f32 VR128:$src), addr:$dst)],
3315                     IIC_SSE_MOVNT>;
3316 def MOVNTPDmr : PDI<0x2B, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
3317                     "movntpd\t{$src, $dst|$dst, $src}",
3318                     [(alignednontemporalstore(v2f64 VR128:$src), addr:$dst)],
3319                     IIC_SSE_MOVNT>;
3320
3321 let ExeDomain = SSEPackedInt in
3322 def MOVNTDQmr : PDI<0xE7, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
3323                     "movntdq\t{$src, $dst|$dst, $src}",
3324                     [(alignednontemporalstore (v2i64 VR128:$src), addr:$dst)],
3325                     IIC_SSE_MOVNT>;
3326
3327 def : Pat<(alignednontemporalstore (v2i64 VR128:$src), addr:$dst),
3328           (MOVNTDQmr addr:$dst, VR128:$src)>, Requires<[UseSSE2]>;
3329
3330 // There is no AVX form for instructions below this point
3331 def MOVNTImr : I<0xC3, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
3332                  "movnti{l}\t{$src, $dst|$dst, $src}",
3333                  [(nontemporalstore (i32 GR32:$src), addr:$dst)],
3334                  IIC_SSE_MOVNT>,
3335                TB, Requires<[HasSSE2]>;
3336 def MOVNTI_64mr : RI<0xC3, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src),
3337                      "movnti{q}\t{$src, $dst|$dst, $src}",
3338                      [(nontemporalstore (i64 GR64:$src), addr:$dst)],
3339                      IIC_SSE_MOVNT>,
3340                   TB, Requires<[HasSSE2]>;
3341 }
3342
3343 //===----------------------------------------------------------------------===//
3344 // SSE 1 & 2 - Prefetch and memory fence
3345 //===----------------------------------------------------------------------===//
3346
3347 // Prefetch intrinsic.
3348 let Predicates = [HasSSE1] in {
3349 def PREFETCHT0   : I<0x18, MRM1m, (outs), (ins i8mem:$src),
3350     "prefetcht0\t$src", [(prefetch addr:$src, imm, (i32 3), (i32 1))],
3351     IIC_SSE_PREFETCH>, TB;
3352 def PREFETCHT1   : I<0x18, MRM2m, (outs), (ins i8mem:$src),
3353     "prefetcht1\t$src", [(prefetch addr:$src, imm, (i32 2), (i32 1))],
3354     IIC_SSE_PREFETCH>, TB;
3355 def PREFETCHT2   : I<0x18, MRM3m, (outs), (ins i8mem:$src),
3356     "prefetcht2\t$src", [(prefetch addr:$src, imm, (i32 1), (i32 1))],
3357     IIC_SSE_PREFETCH>, TB;
3358 def PREFETCHNTA  : I<0x18, MRM0m, (outs), (ins i8mem:$src),
3359     "prefetchnta\t$src", [(prefetch addr:$src, imm, (i32 0), (i32 1))],
3360     IIC_SSE_PREFETCH>, TB;
3361 }
3362
3363 // Flush cache
3364 def CLFLUSH : I<0xAE, MRM7m, (outs), (ins i8mem:$src),
3365                "clflush\t$src", [(int_x86_sse2_clflush addr:$src)],
3366                IIC_SSE_PREFETCH>, TB, Requires<[HasSSE2]>;
3367
3368 // Pause. This "instruction" is encoded as "rep; nop", so even though it
3369 // was introduced with SSE2, it's backward compatible.
3370 def PAUSE : I<0x90, RawFrm, (outs), (ins), "pause", [], IIC_SSE_PAUSE>, REP;
3371
3372 // Load, store, and memory fence
3373 def SFENCE : I<0xAE, MRM_F8, (outs), (ins),
3374                "sfence", [(int_x86_sse_sfence)], IIC_SSE_SFENCE>,
3375                TB, Requires<[HasSSE1]>;
3376 def LFENCE : I<0xAE, MRM_E8, (outs), (ins),
3377                "lfence", [(int_x86_sse2_lfence)], IIC_SSE_LFENCE>,
3378                TB, Requires<[HasSSE2]>;
3379 def MFENCE : I<0xAE, MRM_F0, (outs), (ins),
3380                "mfence", [(int_x86_sse2_mfence)], IIC_SSE_MFENCE>,
3381                TB, Requires<[HasSSE2]>;
3382
3383 def : Pat<(X86SFence), (SFENCE)>;
3384 def : Pat<(X86LFence), (LFENCE)>;
3385 def : Pat<(X86MFence), (MFENCE)>;
3386
3387 //===----------------------------------------------------------------------===//
3388 // SSE 1 & 2 - Load/Store XCSR register
3389 //===----------------------------------------------------------------------===//
3390
3391 def VLDMXCSR : VPSI<0xAE, MRM2m, (outs), (ins i32mem:$src),
3392                   "ldmxcsr\t$src", [(int_x86_sse_ldmxcsr addr:$src)],
3393                   IIC_SSE_LDMXCSR>, VEX;
3394 def VSTMXCSR : VPSI<0xAE, MRM3m, (outs), (ins i32mem:$dst),
3395                   "stmxcsr\t$dst", [(int_x86_sse_stmxcsr addr:$dst)],
3396                   IIC_SSE_STMXCSR>, VEX;
3397
3398 def LDMXCSR : PSI<0xAE, MRM2m, (outs), (ins i32mem:$src),
3399                   "ldmxcsr\t$src", [(int_x86_sse_ldmxcsr addr:$src)],
3400                   IIC_SSE_LDMXCSR>;
3401 def STMXCSR : PSI<0xAE, MRM3m, (outs), (ins i32mem:$dst),
3402                   "stmxcsr\t$dst", [(int_x86_sse_stmxcsr addr:$dst)],
3403                   IIC_SSE_STMXCSR>;
3404
3405 //===---------------------------------------------------------------------===//
3406 // SSE2 - Move Aligned/Unaligned Packed Integer Instructions
3407 //===---------------------------------------------------------------------===//
3408
3409 let ExeDomain = SSEPackedInt in { // SSE integer instructions
3410
3411 let neverHasSideEffects = 1 in {
3412 def VMOVDQArr  : VPDI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3413                     "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_RR>,
3414                     VEX;
3415 def VMOVDQAYrr : VPDI<0x6F, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3416                     "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_RR>,
3417                     VEX, VEX_L;
3418 def VMOVDQUrr  : VSSI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3419                     "movdqu\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVU_P_RR>,
3420                     VEX;
3421 def VMOVDQUYrr : VSSI<0x6F, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3422                     "movdqu\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVU_P_RR>,
3423                     VEX, VEX_L;
3424 }
3425
3426 // For Disassembler
3427 let isCodeGenOnly = 1, hasSideEffects = 0 in {
3428 def VMOVDQArr_REV  : VPDI<0x7F, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
3429                         "movdqa\t{$src, $dst|$dst, $src}", [],
3430                         IIC_SSE_MOVA_P_RR>,
3431                         VEX;
3432 def VMOVDQAYrr_REV : VPDI<0x7F, MRMDestReg, (outs VR256:$dst), (ins VR256:$src),
3433                         "movdqa\t{$src, $dst|$dst, $src}", [],
3434                         IIC_SSE_MOVA_P_RR>, VEX, VEX_L;
3435 def VMOVDQUrr_REV  : VSSI<0x7F, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
3436                         "movdqu\t{$src, $dst|$dst, $src}", [],
3437                         IIC_SSE_MOVU_P_RR>,
3438                         VEX;
3439 def VMOVDQUYrr_REV : VSSI<0x7F, MRMDestReg, (outs VR256:$dst), (ins VR256:$src),
3440                         "movdqu\t{$src, $dst|$dst, $src}", [],
3441                         IIC_SSE_MOVU_P_RR>, VEX, VEX_L;
3442 }
3443
3444 let canFoldAsLoad = 1, mayLoad = 1, isReMaterializable = 1,
3445     neverHasSideEffects = 1 in {
3446 def VMOVDQArm  : VPDI<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3447                    "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_RM>,
3448                    VEX;
3449 def VMOVDQAYrm : VPDI<0x6F, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
3450                    "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_RM>,
3451                    VEX, VEX_L;
3452 let Predicates = [HasAVX] in {
3453   def VMOVDQUrm  : I<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3454                     "vmovdqu\t{$src, $dst|$dst, $src}",[], IIC_SSE_MOVU_P_RM>,
3455                     XS, VEX;
3456   def VMOVDQUYrm : I<0x6F, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
3457                     "vmovdqu\t{$src, $dst|$dst, $src}",[], IIC_SSE_MOVU_P_RM>,
3458                     XS, VEX, VEX_L;
3459 }
3460 }
3461
3462 let mayStore = 1, neverHasSideEffects = 1 in {
3463 def VMOVDQAmr  : VPDI<0x7F, MRMDestMem, (outs),
3464                      (ins i128mem:$dst, VR128:$src),
3465                      "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_MR>,
3466                      VEX;
3467 def VMOVDQAYmr : VPDI<0x7F, MRMDestMem, (outs),
3468                      (ins i256mem:$dst, VR256:$src),
3469                      "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_MR>,
3470                      VEX, VEX_L;
3471 let Predicates = [HasAVX] in {
3472 def VMOVDQUmr  : I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
3473                   "vmovdqu\t{$src, $dst|$dst, $src}",[], IIC_SSE_MOVU_P_MR>,
3474                   XS, VEX;
3475 def VMOVDQUYmr : I<0x7F, MRMDestMem, (outs), (ins i256mem:$dst, VR256:$src),
3476                   "vmovdqu\t{$src, $dst|$dst, $src}",[], IIC_SSE_MOVU_P_MR>,
3477                   XS, VEX, VEX_L;
3478 }
3479 }
3480
3481 let neverHasSideEffects = 1 in
3482 def MOVDQArr : PDI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3483                    "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_RR>;
3484
3485 def MOVDQUrr :   I<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3486                    "movdqu\t{$src, $dst|$dst, $src}",
3487                    [], IIC_SSE_MOVU_P_RR>, XS, Requires<[UseSSE2]>;
3488
3489 // For Disassembler
3490 let isCodeGenOnly = 1, hasSideEffects = 0 in {
3491 def MOVDQArr_REV : PDI<0x7F, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
3492                        "movdqa\t{$src, $dst|$dst, $src}", [],
3493                        IIC_SSE_MOVA_P_RR>;
3494
3495 def MOVDQUrr_REV :   I<0x7F, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
3496                        "movdqu\t{$src, $dst|$dst, $src}",
3497                        [], IIC_SSE_MOVU_P_RR>, XS, Requires<[UseSSE2]>;
3498 }
3499
3500 let canFoldAsLoad = 1, mayLoad = 1, isReMaterializable = 1,
3501     neverHasSideEffects = 1 in {
3502 def MOVDQArm : PDI<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3503                    "movdqa\t{$src, $dst|$dst, $src}",
3504                    [/*(set VR128:$dst, (alignedloadv2i64 addr:$src))*/],
3505                    IIC_SSE_MOVA_P_RM>;
3506 def MOVDQUrm :   I<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3507                    "movdqu\t{$src, $dst|$dst, $src}",
3508                    [/*(set VR128:$dst, (loadv2i64 addr:$src))*/],
3509                    IIC_SSE_MOVU_P_RM>,
3510                  XS, Requires<[UseSSE2]>;
3511 }
3512
3513 let mayStore = 1 in {
3514 def MOVDQAmr : PDI<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
3515                    "movdqa\t{$src, $dst|$dst, $src}",
3516                    [/*(alignedstore (v2i64 VR128:$src), addr:$dst)*/],
3517                    IIC_SSE_MOVA_P_MR>;
3518 def MOVDQUmr :   I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
3519                    "movdqu\t{$src, $dst|$dst, $src}",
3520                    [/*(store (v2i64 VR128:$src), addr:$dst)*/],
3521                    IIC_SSE_MOVU_P_MR>,
3522                  XS, Requires<[UseSSE2]>;
3523 }
3524
3525 } // ExeDomain = SSEPackedInt
3526
3527 let Predicates = [HasAVX] in {
3528   def : Pat<(int_x86_sse2_storeu_dq addr:$dst, VR128:$src),
3529             (VMOVDQUmr addr:$dst, VR128:$src)>;
3530   def : Pat<(int_x86_avx_storeu_dq_256 addr:$dst, VR256:$src),
3531             (VMOVDQUYmr addr:$dst, VR256:$src)>;
3532 }
3533 let Predicates = [UseSSE2] in
3534 def : Pat<(int_x86_sse2_storeu_dq addr:$dst, VR128:$src),
3535           (MOVDQUmr addr:$dst, VR128:$src)>;
3536
3537 //===---------------------------------------------------------------------===//
3538 // SSE2 - Packed Integer Arithmetic Instructions
3539 //===---------------------------------------------------------------------===//
3540
3541 def SSE_PMADD : OpndItins<
3542   IIC_SSE_PMADD, IIC_SSE_PMADD
3543 >;
3544
3545 let ExeDomain = SSEPackedInt in { // SSE integer instructions
3546
3547 multiclass PDI_binop_rm_int<bits<8> opc, string OpcodeStr, Intrinsic IntId,
3548                             RegisterClass RC, PatFrag memop_frag,
3549                             X86MemOperand x86memop,
3550                             OpndItins itins,
3551                             bit IsCommutable = 0,
3552                             bit Is2Addr = 1> {
3553   let isCommutable = IsCommutable in
3554   def rr : PDI<opc, MRMSrcReg, (outs RC:$dst),
3555        (ins RC:$src1, RC:$src2),
3556        !if(Is2Addr,
3557            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3558            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3559        [(set RC:$dst, (IntId RC:$src1, RC:$src2))], itins.rr>;
3560   def rm : PDI<opc, MRMSrcMem, (outs RC:$dst),
3561        (ins RC:$src1, x86memop:$src2),
3562        !if(Is2Addr,
3563            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3564            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3565        [(set RC:$dst, (IntId RC:$src1, (bitconvert (memop_frag addr:$src2))))],
3566        itins.rm>;
3567 }
3568
3569 multiclass PDI_binop_all_int<bits<8> opc, string OpcodeStr, Intrinsic IntId128,
3570                              Intrinsic IntId256, OpndItins itins,
3571                              bit IsCommutable = 0> {
3572 let Predicates = [HasAVX] in
3573   defm V#NAME# : PDI_binop_rm_int<opc, !strconcat("v", OpcodeStr), IntId128,
3574                                   VR128, memopv2i64, i128mem, itins,
3575                                   IsCommutable, 0>, VEX_4V;
3576
3577 let Constraints = "$src1 = $dst" in
3578   defm #NAME# : PDI_binop_rm_int<opc, OpcodeStr, IntId128, VR128, memopv2i64,
3579                                  i128mem, itins, IsCommutable, 1>;
3580
3581 let Predicates = [HasAVX2] in
3582   defm V#NAME#Y : PDI_binop_rm_int<opc, !strconcat("v", OpcodeStr), IntId256,
3583                                    VR256, memopv4i64, i256mem, itins,
3584                                    IsCommutable, 0>, VEX_4V, VEX_L;
3585 }
3586
3587 multiclass PDI_binop_rmi<bits<8> opc, bits<8> opc2, Format ImmForm,
3588                          string OpcodeStr, SDNode OpNode,
3589                          SDNode OpNode2, RegisterClass RC,
3590                          ValueType DstVT, ValueType SrcVT, PatFrag bc_frag,
3591                          ShiftOpndItins itins,
3592                          bit Is2Addr = 1> {
3593   // src2 is always 128-bit
3594   def rr : PDI<opc, MRMSrcReg, (outs RC:$dst),
3595        (ins RC:$src1, VR128:$src2),
3596        !if(Is2Addr,
3597            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3598            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3599        [(set RC:$dst, (DstVT (OpNode RC:$src1, (SrcVT VR128:$src2))))],
3600         itins.rr>;
3601   def rm : PDI<opc, MRMSrcMem, (outs RC:$dst),
3602        (ins RC:$src1, i128mem:$src2),
3603        !if(Is2Addr,
3604            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3605            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3606        [(set RC:$dst, (DstVT (OpNode RC:$src1,
3607                        (bc_frag (memopv2i64 addr:$src2)))))], itins.rm>;
3608   def ri : PDIi8<opc2, ImmForm, (outs RC:$dst),
3609        (ins RC:$src1, i32i8imm:$src2),
3610        !if(Is2Addr,
3611            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3612            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3613        [(set RC:$dst, (DstVT (OpNode2 RC:$src1, (i32 imm:$src2))))], itins.ri>;
3614 }
3615
3616 /// PDI_binop_rm2 - Simple SSE2 binary operator with different src and dst types
3617 multiclass PDI_binop_rm2<bits<8> opc, string OpcodeStr, SDNode OpNode,
3618                          ValueType DstVT, ValueType SrcVT, RegisterClass RC,
3619                          PatFrag memop_frag, X86MemOperand x86memop,
3620                          OpndItins itins,
3621                          bit IsCommutable = 0, bit Is2Addr = 1> {
3622   let isCommutable = IsCommutable in
3623   def rr : PDI<opc, MRMSrcReg, (outs RC:$dst),
3624        (ins RC:$src1, RC:$src2),
3625        !if(Is2Addr,
3626            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3627            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3628        [(set RC:$dst, (DstVT (OpNode (SrcVT RC:$src1), RC:$src2)))]>;
3629   def rm : PDI<opc, MRMSrcMem, (outs RC:$dst),
3630        (ins RC:$src1, x86memop:$src2),
3631        !if(Is2Addr,
3632            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3633            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3634        [(set RC:$dst, (DstVT (OpNode (SrcVT RC:$src1),
3635                                      (bitconvert (memop_frag addr:$src2)))))]>;
3636 }
3637 } // ExeDomain = SSEPackedInt
3638
3639 defm PADDB   : PDI_binop_all<0xFC, "paddb", add, v16i8, v32i8,
3640                              SSE_INTALU_ITINS_P, 1>;
3641 defm PADDW   : PDI_binop_all<0xFD, "paddw", add, v8i16, v16i16,
3642                              SSE_INTALU_ITINS_P, 1>;
3643 defm PADDD   : PDI_binop_all<0xFE, "paddd", add, v4i32, v8i32,
3644                              SSE_INTALU_ITINS_P, 1>;
3645 defm PADDQ   : PDI_binop_all<0xD4, "paddq", add, v2i64, v4i64,
3646                              SSE_INTALUQ_ITINS_P, 1>;
3647 defm PMULLW  : PDI_binop_all<0xD5, "pmullw", mul, v8i16, v16i16,
3648                              SSE_INTMUL_ITINS_P, 1>;
3649 defm PSUBB   : PDI_binop_all<0xF8, "psubb", sub, v16i8, v32i8,
3650                              SSE_INTALU_ITINS_P, 0>;
3651 defm PSUBW   : PDI_binop_all<0xF9, "psubw", sub, v8i16, v16i16,
3652                              SSE_INTALU_ITINS_P, 0>;
3653 defm PSUBD   : PDI_binop_all<0xFA, "psubd", sub, v4i32, v8i32,
3654                              SSE_INTALU_ITINS_P, 0>;
3655 defm PSUBQ   : PDI_binop_all<0xFB, "psubq", sub, v2i64, v4i64,
3656                              SSE_INTALUQ_ITINS_P, 0>;
3657 defm PSUBUSB : PDI_binop_all<0xD8, "psubusb", X86subus, v16i8, v32i8,
3658                              SSE_INTALU_ITINS_P, 0>;
3659 defm PSUBUSW : PDI_binop_all<0xD9, "psubusw", X86subus, v8i16, v16i16,
3660                              SSE_INTALU_ITINS_P, 0>;
3661 defm PMINUB  : PDI_binop_all<0xDA, "pminub", X86umin, v16i8, v32i8,
3662                              SSE_INTALU_ITINS_P, 1>;
3663 defm PMINSW  : PDI_binop_all<0xEA, "pminsw", X86smin, v8i16, v16i16,
3664                              SSE_INTALU_ITINS_P, 1>;
3665 defm PMAXUB  : PDI_binop_all<0xDE, "pmaxub", X86umax, v16i8, v32i8,
3666                              SSE_INTALU_ITINS_P, 1>;
3667 defm PMAXSW  : PDI_binop_all<0xEE, "pmaxsw", X86smax, v8i16, v16i16,
3668                              SSE_INTALU_ITINS_P, 1>;
3669
3670 // Intrinsic forms
3671 defm PSUBSB  : PDI_binop_all_int<0xE8, "psubsb", int_x86_sse2_psubs_b,
3672                                  int_x86_avx2_psubs_b, SSE_INTALU_ITINS_P, 0>;
3673 defm PSUBSW  : PDI_binop_all_int<0xE9, "psubsw" , int_x86_sse2_psubs_w,
3674                                  int_x86_avx2_psubs_w, SSE_INTALU_ITINS_P, 0>;
3675 defm PADDSB  : PDI_binop_all_int<0xEC, "paddsb" , int_x86_sse2_padds_b,
3676                                  int_x86_avx2_padds_b, SSE_INTALU_ITINS_P, 1>;
3677 defm PADDSW  : PDI_binop_all_int<0xED, "paddsw" , int_x86_sse2_padds_w,
3678                                  int_x86_avx2_padds_w, SSE_INTALU_ITINS_P, 1>;
3679 defm PADDUSB : PDI_binop_all_int<0xDC, "paddusb", int_x86_sse2_paddus_b,
3680                                  int_x86_avx2_paddus_b, SSE_INTALU_ITINS_P, 1>;
3681 defm PADDUSW : PDI_binop_all_int<0xDD, "paddusw", int_x86_sse2_paddus_w,
3682                                  int_x86_avx2_paddus_w, SSE_INTALU_ITINS_P, 1>;
3683 defm PMULHUW : PDI_binop_all_int<0xE4, "pmulhuw", int_x86_sse2_pmulhu_w,
3684                                  int_x86_avx2_pmulhu_w, SSE_INTMUL_ITINS_P, 1>;
3685 defm PMULHW  : PDI_binop_all_int<0xE5, "pmulhw" , int_x86_sse2_pmulh_w,
3686                                  int_x86_avx2_pmulh_w, SSE_INTMUL_ITINS_P, 1>;
3687 defm PMADDWD : PDI_binop_all_int<0xF5, "pmaddwd", int_x86_sse2_pmadd_wd,
3688                                  int_x86_avx2_pmadd_wd, SSE_PMADD, 1>;
3689 defm PAVGB   : PDI_binop_all_int<0xE0, "pavgb", int_x86_sse2_pavg_b,
3690                                  int_x86_avx2_pavg_b, SSE_INTALU_ITINS_P, 1>;
3691 defm PAVGW   : PDI_binop_all_int<0xE3, "pavgw", int_x86_sse2_pavg_w,
3692                                  int_x86_avx2_pavg_w, SSE_INTALU_ITINS_P, 1>;
3693 defm PSADBW  : PDI_binop_all_int<0xF6, "psadbw", int_x86_sse2_psad_bw,
3694                                  int_x86_avx2_psad_bw, SSE_INTALU_ITINS_P, 1>;
3695
3696 let Predicates = [HasAVX] in
3697 defm VPMULUDQ : PDI_binop_rm2<0xF4, "vpmuludq", X86pmuludq, v2i64, v4i32, VR128,
3698                               memopv2i64, i128mem, SSE_INTMUL_ITINS_P, 1, 0>,
3699                               VEX_4V;
3700 let Predicates = [HasAVX2] in
3701 defm VPMULUDQY : PDI_binop_rm2<0xF4, "vpmuludq", X86pmuludq, v4i64, v8i32,
3702                                VR256, memopv4i64, i256mem,
3703                                SSE_INTMUL_ITINS_P, 1, 0>, VEX_4V, VEX_L;
3704 let Constraints = "$src1 = $dst" in
3705 defm PMULUDQ : PDI_binop_rm2<0xF4, "pmuludq", X86pmuludq, v2i64, v4i32, VR128,
3706                              memopv2i64, i128mem, SSE_INTMUL_ITINS_P, 1>;
3707
3708 //===---------------------------------------------------------------------===//
3709 // SSE2 - Packed Integer Logical Instructions
3710 //===---------------------------------------------------------------------===//
3711
3712 let Predicates = [HasAVX] in {
3713 defm VPSLLW : PDI_binop_rmi<0xF1, 0x71, MRM6r, "vpsllw", X86vshl, X86vshli,
3714                             VR128, v8i16, v8i16, bc_v8i16,
3715                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
3716 defm VPSLLD : PDI_binop_rmi<0xF2, 0x72, MRM6r, "vpslld", X86vshl, X86vshli,
3717                             VR128, v4i32, v4i32, bc_v4i32,
3718                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
3719 defm VPSLLQ : PDI_binop_rmi<0xF3, 0x73, MRM6r, "vpsllq", X86vshl, X86vshli,
3720                             VR128, v2i64, v2i64, bc_v2i64,
3721                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
3722
3723 defm VPSRLW : PDI_binop_rmi<0xD1, 0x71, MRM2r, "vpsrlw", X86vsrl, X86vsrli,
3724                             VR128, v8i16, v8i16, bc_v8i16,
3725                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
3726 defm VPSRLD : PDI_binop_rmi<0xD2, 0x72, MRM2r, "vpsrld", X86vsrl, X86vsrli,
3727                             VR128, v4i32, v4i32, bc_v4i32,
3728                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
3729 defm VPSRLQ : PDI_binop_rmi<0xD3, 0x73, MRM2r, "vpsrlq", X86vsrl, X86vsrli,
3730                             VR128, v2i64, v2i64, bc_v2i64,
3731                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
3732
3733 defm VPSRAW : PDI_binop_rmi<0xE1, 0x71, MRM4r, "vpsraw", X86vsra, X86vsrai,
3734                             VR128, v8i16, v8i16, bc_v8i16,
3735                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
3736 defm VPSRAD : PDI_binop_rmi<0xE2, 0x72, MRM4r, "vpsrad", X86vsra, X86vsrai,
3737                             VR128, v4i32, v4i32, bc_v4i32,
3738                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
3739
3740 let ExeDomain = SSEPackedInt in {
3741   // 128-bit logical shifts.
3742   def VPSLLDQri : PDIi8<0x73, MRM7r,
3743                     (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
3744                     "vpslldq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3745                     [(set VR128:$dst,
3746                       (int_x86_sse2_psll_dq_bs VR128:$src1, imm:$src2))]>,
3747                     VEX_4V;
3748   def VPSRLDQri : PDIi8<0x73, MRM3r,
3749                     (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
3750                     "vpsrldq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3751                     [(set VR128:$dst,
3752                       (int_x86_sse2_psrl_dq_bs VR128:$src1, imm:$src2))]>,
3753                     VEX_4V;
3754   // PSRADQri doesn't exist in SSE[1-3].
3755 }
3756 } // Predicates = [HasAVX]
3757
3758 let Predicates = [HasAVX2] in {
3759 defm VPSLLWY : PDI_binop_rmi<0xF1, 0x71, MRM6r, "vpsllw", X86vshl, X86vshli,
3760                              VR256, v16i16, v8i16, bc_v8i16,
3761                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V, VEX_L;
3762 defm VPSLLDY : PDI_binop_rmi<0xF2, 0x72, MRM6r, "vpslld", X86vshl, X86vshli,
3763                              VR256, v8i32, v4i32, bc_v4i32,
3764                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V, VEX_L;
3765 defm VPSLLQY : PDI_binop_rmi<0xF3, 0x73, MRM6r, "vpsllq", X86vshl, X86vshli,
3766                              VR256, v4i64, v2i64, bc_v2i64,
3767                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V, VEX_L;
3768
3769 defm VPSRLWY : PDI_binop_rmi<0xD1, 0x71, MRM2r, "vpsrlw", X86vsrl, X86vsrli,
3770                              VR256, v16i16, v8i16, bc_v8i16,
3771                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V, VEX_L;
3772 defm VPSRLDY : PDI_binop_rmi<0xD2, 0x72, MRM2r, "vpsrld", X86vsrl, X86vsrli,
3773                              VR256, v8i32, v4i32, bc_v4i32,
3774                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V, VEX_L;
3775 defm VPSRLQY : PDI_binop_rmi<0xD3, 0x73, MRM2r, "vpsrlq", X86vsrl, X86vsrli,
3776                              VR256, v4i64, v2i64, bc_v2i64,
3777                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V, VEX_L;
3778
3779 defm VPSRAWY : PDI_binop_rmi<0xE1, 0x71, MRM4r, "vpsraw", X86vsra, X86vsrai,
3780                              VR256, v16i16, v8i16, bc_v8i16,
3781                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V, VEX_L;
3782 defm VPSRADY : PDI_binop_rmi<0xE2, 0x72, MRM4r, "vpsrad", X86vsra, X86vsrai,
3783                              VR256, v8i32, v4i32, bc_v4i32,
3784                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V, VEX_L;
3785
3786 let ExeDomain = SSEPackedInt in {
3787   // 256-bit logical shifts.
3788   def VPSLLDQYri : PDIi8<0x73, MRM7r,
3789                     (outs VR256:$dst), (ins VR256:$src1, i32i8imm:$src2),
3790                     "vpslldq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3791                     [(set VR256:$dst,
3792                       (int_x86_avx2_psll_dq_bs VR256:$src1, imm:$src2))]>,
3793                     VEX_4V, VEX_L;
3794   def VPSRLDQYri : PDIi8<0x73, MRM3r,
3795                     (outs VR256:$dst), (ins VR256:$src1, i32i8imm:$src2),
3796                     "vpsrldq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3797                     [(set VR256:$dst,
3798                       (int_x86_avx2_psrl_dq_bs VR256:$src1, imm:$src2))]>,
3799                     VEX_4V, VEX_L;
3800   // PSRADQYri doesn't exist in SSE[1-3].
3801 }
3802 } // Predicates = [HasAVX2]
3803
3804 let Constraints = "$src1 = $dst" in {
3805 defm PSLLW : PDI_binop_rmi<0xF1, 0x71, MRM6r, "psllw", X86vshl, X86vshli,
3806                            VR128, v8i16, v8i16, bc_v8i16,
3807                            SSE_INTSHIFT_ITINS_P>;
3808 defm PSLLD : PDI_binop_rmi<0xF2, 0x72, MRM6r, "pslld", X86vshl, X86vshli,
3809                            VR128, v4i32, v4i32, bc_v4i32,
3810                            SSE_INTSHIFT_ITINS_P>;
3811 defm PSLLQ : PDI_binop_rmi<0xF3, 0x73, MRM6r, "psllq", X86vshl, X86vshli,
3812                            VR128, v2i64, v2i64, bc_v2i64,
3813                            SSE_INTSHIFT_ITINS_P>;
3814
3815 defm PSRLW : PDI_binop_rmi<0xD1, 0x71, MRM2r, "psrlw", X86vsrl, X86vsrli,
3816                            VR128, v8i16, v8i16, bc_v8i16,
3817                            SSE_INTSHIFT_ITINS_P>;
3818 defm PSRLD : PDI_binop_rmi<0xD2, 0x72, MRM2r, "psrld", X86vsrl, X86vsrli,
3819                            VR128, v4i32, v4i32, bc_v4i32,
3820                            SSE_INTSHIFT_ITINS_P>;
3821 defm PSRLQ : PDI_binop_rmi<0xD3, 0x73, MRM2r, "psrlq", X86vsrl, X86vsrli,
3822                            VR128, v2i64, v2i64, bc_v2i64,
3823                            SSE_INTSHIFT_ITINS_P>;
3824
3825 defm PSRAW : PDI_binop_rmi<0xE1, 0x71, MRM4r, "psraw", X86vsra, X86vsrai,
3826                            VR128, v8i16, v8i16, bc_v8i16,
3827                            SSE_INTSHIFT_ITINS_P>;
3828 defm PSRAD : PDI_binop_rmi<0xE2, 0x72, MRM4r, "psrad", X86vsra, X86vsrai,
3829                            VR128, v4i32, v4i32, bc_v4i32,
3830                            SSE_INTSHIFT_ITINS_P>;
3831
3832 let ExeDomain = SSEPackedInt in {
3833   // 128-bit logical shifts.
3834   def PSLLDQri : PDIi8<0x73, MRM7r,
3835                        (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
3836                        "pslldq\t{$src2, $dst|$dst, $src2}",
3837                        [(set VR128:$dst,
3838                          (int_x86_sse2_psll_dq_bs VR128:$src1, imm:$src2))]>;
3839   def PSRLDQri : PDIi8<0x73, MRM3r,
3840                        (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
3841                        "psrldq\t{$src2, $dst|$dst, $src2}",
3842                        [(set VR128:$dst,
3843                          (int_x86_sse2_psrl_dq_bs VR128:$src1, imm:$src2))]>;
3844   // PSRADQri doesn't exist in SSE[1-3].
3845 }
3846 } // Constraints = "$src1 = $dst"
3847
3848 let Predicates = [HasAVX] in {
3849   def : Pat<(int_x86_sse2_psll_dq VR128:$src1, imm:$src2),
3850             (VPSLLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
3851   def : Pat<(int_x86_sse2_psrl_dq VR128:$src1, imm:$src2),
3852             (VPSRLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
3853   def : Pat<(v2f64 (X86fsrl VR128:$src1, i32immSExt8:$src2)),
3854             (VPSRLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
3855
3856   // Shift up / down and insert zero's.
3857   def : Pat<(v2i64 (X86vshldq VR128:$src, (i8 imm:$amt))),
3858             (VPSLLDQri VR128:$src, (BYTE_imm imm:$amt))>;
3859   def : Pat<(v2i64 (X86vshrdq VR128:$src, (i8 imm:$amt))),
3860             (VPSRLDQri VR128:$src, (BYTE_imm imm:$amt))>;
3861 }
3862
3863 let Predicates = [HasAVX2] in {
3864   def : Pat<(int_x86_avx2_psll_dq VR256:$src1, imm:$src2),
3865             (VPSLLDQYri VR256:$src1, (BYTE_imm imm:$src2))>;
3866   def : Pat<(int_x86_avx2_psrl_dq VR256:$src1, imm:$src2),
3867             (VPSRLDQYri VR256:$src1, (BYTE_imm imm:$src2))>;
3868 }
3869
3870 let Predicates = [UseSSE2] in {
3871   def : Pat<(int_x86_sse2_psll_dq VR128:$src1, imm:$src2),
3872             (PSLLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
3873   def : Pat<(int_x86_sse2_psrl_dq VR128:$src1, imm:$src2),
3874             (PSRLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
3875   def : Pat<(v2f64 (X86fsrl VR128:$src1, i32immSExt8:$src2)),
3876             (PSRLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
3877
3878   // Shift up / down and insert zero's.
3879   def : Pat<(v2i64 (X86vshldq VR128:$src, (i8 imm:$amt))),
3880             (PSLLDQri VR128:$src, (BYTE_imm imm:$amt))>;
3881   def : Pat<(v2i64 (X86vshrdq VR128:$src, (i8 imm:$amt))),
3882             (PSRLDQri VR128:$src, (BYTE_imm imm:$amt))>;
3883 }
3884
3885 //===---------------------------------------------------------------------===//
3886 // SSE2 - Packed Integer Comparison Instructions
3887 //===---------------------------------------------------------------------===//
3888
3889 defm PCMPEQB : PDI_binop_all<0x74, "pcmpeqb", X86pcmpeq, v16i8, v32i8,
3890                              SSE_INTALU_ITINS_P, 1>;
3891 defm PCMPEQW : PDI_binop_all<0x75, "pcmpeqw", X86pcmpeq, v8i16, v16i16,
3892                              SSE_INTALU_ITINS_P, 1>;
3893 defm PCMPEQD : PDI_binop_all<0x76, "pcmpeqd", X86pcmpeq, v4i32, v8i32,
3894                              SSE_INTALU_ITINS_P, 1>;
3895 defm PCMPGTB : PDI_binop_all<0x64, "pcmpgtb", X86pcmpgt, v16i8, v32i8,
3896                              SSE_INTALU_ITINS_P, 0>;
3897 defm PCMPGTW : PDI_binop_all<0x65, "pcmpgtw", X86pcmpgt, v8i16, v16i16,
3898                              SSE_INTALU_ITINS_P, 0>;
3899 defm PCMPGTD : PDI_binop_all<0x66, "pcmpgtd", X86pcmpgt, v4i32, v8i32,
3900                              SSE_INTALU_ITINS_P, 0>;
3901
3902 //===---------------------------------------------------------------------===//
3903 // SSE2 - Packed Integer Pack Instructions
3904 //===---------------------------------------------------------------------===//
3905
3906 defm PACKSSWB : PDI_binop_all_int<0x63, "packsswb", int_x86_sse2_packsswb_128,
3907                                   int_x86_avx2_packsswb, SSE_INTALU_ITINS_P, 0>;
3908 defm PACKSSDW : PDI_binop_all_int<0x6B, "packssdw", int_x86_sse2_packssdw_128,
3909                                   int_x86_avx2_packssdw, SSE_INTALU_ITINS_P, 0>;
3910 defm PACKUSWB : PDI_binop_all_int<0x67, "packuswb", int_x86_sse2_packuswb_128,
3911                                   int_x86_avx2_packuswb, SSE_INTALU_ITINS_P, 0>;
3912
3913 //===---------------------------------------------------------------------===//
3914 // SSE2 - Packed Integer Shuffle Instructions
3915 //===---------------------------------------------------------------------===//
3916
3917 let ExeDomain = SSEPackedInt in {
3918 multiclass sse2_pshuffle<string OpcodeStr, ValueType vt, SDNode OpNode> {
3919 def ri : Ii8<0x70, MRMSrcReg,
3920              (outs VR128:$dst), (ins VR128:$src1, i8imm:$src2),
3921              !strconcat(OpcodeStr,
3922                         "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3923               [(set VR128:$dst, (vt (OpNode VR128:$src1, (i8 imm:$src2))))],
3924               IIC_SSE_PSHUF>;
3925 def mi : Ii8<0x70, MRMSrcMem,
3926              (outs VR128:$dst), (ins i128mem:$src1, i8imm:$src2),
3927              !strconcat(OpcodeStr,
3928                         "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3929               [(set VR128:$dst,
3930                 (vt (OpNode (bitconvert (memopv2i64 addr:$src1)),
3931                              (i8 imm:$src2))))],
3932                              IIC_SSE_PSHUF>;
3933 }
3934
3935 multiclass sse2_pshuffle_y<string OpcodeStr, ValueType vt, SDNode OpNode> {
3936 def Yri : Ii8<0x70, MRMSrcReg,
3937               (outs VR256:$dst), (ins VR256:$src1, i8imm:$src2),
3938               !strconcat(OpcodeStr,
3939                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3940               [(set VR256:$dst, (vt (OpNode VR256:$src1, (i8 imm:$src2))))]>;
3941 def Ymi : Ii8<0x70, MRMSrcMem,
3942               (outs VR256:$dst), (ins i256mem:$src1, i8imm:$src2),
3943               !strconcat(OpcodeStr,
3944                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3945               [(set VR256:$dst,
3946                 (vt (OpNode (bitconvert (memopv4i64 addr:$src1)),
3947                              (i8 imm:$src2))))]>;
3948 }
3949 } // ExeDomain = SSEPackedInt
3950
3951 let Predicates = [HasAVX] in {
3952  let AddedComplexity = 5 in
3953   defm VPSHUFD : sse2_pshuffle<"vpshufd", v4i32, X86PShufd>, TB, OpSize, VEX;
3954
3955  // SSE2 with ImmT == Imm8 and XS prefix.
3956   defm VPSHUFHW : sse2_pshuffle<"vpshufhw", v8i16, X86PShufhw>, XS, VEX;
3957
3958  // SSE2 with ImmT == Imm8 and XD prefix.
3959   defm VPSHUFLW : sse2_pshuffle<"vpshuflw", v8i16, X86PShuflw>, XD, VEX;
3960
3961  def : Pat<(v4f32 (X86PShufd (memopv4f32 addr:$src1), (i8 imm:$imm))),
3962            (VPSHUFDmi addr:$src1, imm:$imm)>;
3963  def : Pat<(v4f32 (X86PShufd VR128:$src1, (i8 imm:$imm))),
3964            (VPSHUFDri VR128:$src1, imm:$imm)>;
3965 }
3966
3967 let Predicates = [HasAVX2] in {
3968   defm VPSHUFD : sse2_pshuffle_y<"vpshufd", v8i32, X86PShufd>,
3969                                 TB, OpSize, VEX,VEX_L;
3970   defm VPSHUFHW : sse2_pshuffle_y<"vpshufhw", v16i16, X86PShufhw>,
3971                                   XS, VEX, VEX_L;
3972   defm VPSHUFLW : sse2_pshuffle_y<"vpshuflw", v16i16, X86PShuflw>,
3973                                   XD, VEX, VEX_L;
3974 }
3975
3976 let Predicates = [UseSSE2] in {
3977  let AddedComplexity = 5 in
3978   defm PSHUFD : sse2_pshuffle<"pshufd", v4i32, X86PShufd>, TB, OpSize;
3979
3980  // SSE2 with ImmT == Imm8 and XS prefix.
3981   defm PSHUFHW : sse2_pshuffle<"pshufhw", v8i16, X86PShufhw>, XS;
3982
3983  // SSE2 with ImmT == Imm8 and XD prefix.
3984   defm PSHUFLW : sse2_pshuffle<"pshuflw", v8i16, X86PShuflw>, XD;
3985
3986  def : Pat<(v4f32 (X86PShufd (memopv4f32 addr:$src1), (i8 imm:$imm))),
3987            (PSHUFDmi addr:$src1, imm:$imm)>;
3988  def : Pat<(v4f32 (X86PShufd VR128:$src1, (i8 imm:$imm))),
3989            (PSHUFDri VR128:$src1, imm:$imm)>;
3990 }
3991
3992 //===---------------------------------------------------------------------===//
3993 // SSE2 - Packed Integer Unpack Instructions
3994 //===---------------------------------------------------------------------===//
3995
3996 let ExeDomain = SSEPackedInt in {
3997 multiclass sse2_unpack<bits<8> opc, string OpcodeStr, ValueType vt,
3998                        SDNode OpNode, PatFrag bc_frag, bit Is2Addr = 1> {
3999   def rr : PDI<opc, MRMSrcReg,
4000       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
4001       !if(Is2Addr,
4002           !strconcat(OpcodeStr,"\t{$src2, $dst|$dst, $src2}"),
4003           !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4004       [(set VR128:$dst, (vt (OpNode VR128:$src1, VR128:$src2)))],
4005       IIC_SSE_UNPCK>;
4006   def rm : PDI<opc, MRMSrcMem,
4007       (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
4008       !if(Is2Addr,
4009           !strconcat(OpcodeStr,"\t{$src2, $dst|$dst, $src2}"),
4010           !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4011       [(set VR128:$dst, (OpNode VR128:$src1,
4012                                   (bc_frag (memopv2i64
4013                                                addr:$src2))))],
4014                                                IIC_SSE_UNPCK>;
4015 }
4016
4017 multiclass sse2_unpack_y<bits<8> opc, string OpcodeStr, ValueType vt,
4018                          SDNode OpNode, PatFrag bc_frag> {
4019   def Yrr : PDI<opc, MRMSrcReg,
4020       (outs VR256:$dst), (ins VR256:$src1, VR256:$src2),
4021       !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4022       [(set VR256:$dst, (vt (OpNode VR256:$src1, VR256:$src2)))]>;
4023   def Yrm : PDI<opc, MRMSrcMem,
4024       (outs VR256:$dst), (ins VR256:$src1, i256mem:$src2),
4025       !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4026       [(set VR256:$dst, (OpNode VR256:$src1,
4027                                   (bc_frag (memopv4i64 addr:$src2))))]>;
4028 }
4029
4030 let Predicates = [HasAVX] in {
4031   defm VPUNPCKLBW  : sse2_unpack<0x60, "vpunpcklbw", v16i8, X86Unpckl,
4032                                  bc_v16i8, 0>, VEX_4V;
4033   defm VPUNPCKLWD  : sse2_unpack<0x61, "vpunpcklwd", v8i16, X86Unpckl,
4034                                  bc_v8i16, 0>, VEX_4V;
4035   defm VPUNPCKLDQ  : sse2_unpack<0x62, "vpunpckldq", v4i32, X86Unpckl,
4036                                  bc_v4i32, 0>, VEX_4V;
4037   defm VPUNPCKLQDQ : sse2_unpack<0x6C, "vpunpcklqdq", v2i64, X86Unpckl,
4038                                  bc_v2i64, 0>, VEX_4V;
4039
4040   defm VPUNPCKHBW  : sse2_unpack<0x68, "vpunpckhbw", v16i8, X86Unpckh,
4041                                  bc_v16i8, 0>, VEX_4V;
4042   defm VPUNPCKHWD  : sse2_unpack<0x69, "vpunpckhwd", v8i16, X86Unpckh,
4043                                  bc_v8i16, 0>, VEX_4V;
4044   defm VPUNPCKHDQ  : sse2_unpack<0x6A, "vpunpckhdq", v4i32, X86Unpckh,
4045                                  bc_v4i32, 0>, VEX_4V;
4046   defm VPUNPCKHQDQ : sse2_unpack<0x6D, "vpunpckhqdq", v2i64, X86Unpckh,
4047                                  bc_v2i64, 0>, VEX_4V;
4048 }
4049
4050 let Predicates = [HasAVX2] in {
4051   defm VPUNPCKLBW  : sse2_unpack_y<0x60, "vpunpcklbw", v32i8, X86Unpckl,
4052                                    bc_v32i8>, VEX_4V, VEX_L;
4053   defm VPUNPCKLWD  : sse2_unpack_y<0x61, "vpunpcklwd", v16i16, X86Unpckl,
4054                                    bc_v16i16>, VEX_4V, VEX_L;
4055   defm VPUNPCKLDQ  : sse2_unpack_y<0x62, "vpunpckldq", v8i32, X86Unpckl,
4056                                    bc_v8i32>, VEX_4V, VEX_L;
4057   defm VPUNPCKLQDQ : sse2_unpack_y<0x6C, "vpunpcklqdq", v4i64, X86Unpckl,
4058                                    bc_v4i64>, VEX_4V, VEX_L;
4059
4060   defm VPUNPCKHBW  : sse2_unpack_y<0x68, "vpunpckhbw", v32i8, X86Unpckh,
4061                                    bc_v32i8>, VEX_4V, VEX_L;
4062   defm VPUNPCKHWD  : sse2_unpack_y<0x69, "vpunpckhwd", v16i16, X86Unpckh,
4063                                    bc_v16i16>, VEX_4V, VEX_L;
4064   defm VPUNPCKHDQ  : sse2_unpack_y<0x6A, "vpunpckhdq", v8i32, X86Unpckh,
4065                                    bc_v8i32>, VEX_4V, VEX_L;
4066   defm VPUNPCKHQDQ : sse2_unpack_y<0x6D, "vpunpckhqdq", v4i64, X86Unpckh,
4067                                    bc_v4i64>, VEX_4V, VEX_L;
4068 }
4069
4070 let Constraints = "$src1 = $dst" in {
4071   defm PUNPCKLBW  : sse2_unpack<0x60, "punpcklbw", v16i8, X86Unpckl,
4072                                 bc_v16i8>;
4073   defm PUNPCKLWD  : sse2_unpack<0x61, "punpcklwd", v8i16, X86Unpckl,
4074                                 bc_v8i16>;
4075   defm PUNPCKLDQ  : sse2_unpack<0x62, "punpckldq", v4i32, X86Unpckl,
4076                                 bc_v4i32>;
4077   defm PUNPCKLQDQ : sse2_unpack<0x6C, "punpcklqdq", v2i64, X86Unpckl,
4078                                 bc_v2i64>;
4079
4080   defm PUNPCKHBW  : sse2_unpack<0x68, "punpckhbw", v16i8, X86Unpckh,
4081                                 bc_v16i8>;
4082   defm PUNPCKHWD  : sse2_unpack<0x69, "punpckhwd", v8i16, X86Unpckh,
4083                                 bc_v8i16>;
4084   defm PUNPCKHDQ  : sse2_unpack<0x6A, "punpckhdq", v4i32, X86Unpckh,
4085                                 bc_v4i32>;
4086   defm PUNPCKHQDQ : sse2_unpack<0x6D, "punpckhqdq", v2i64, X86Unpckh,
4087                                 bc_v2i64>;
4088 }
4089 } // ExeDomain = SSEPackedInt
4090
4091 //===---------------------------------------------------------------------===//
4092 // SSE2 - Packed Integer Extract and Insert
4093 //===---------------------------------------------------------------------===//
4094
4095 let ExeDomain = SSEPackedInt in {
4096 multiclass sse2_pinsrw<bit Is2Addr = 1> {
4097   def rri : Ii8<0xC4, MRMSrcReg,
4098        (outs VR128:$dst), (ins VR128:$src1,
4099         GR32:$src2, i32i8imm:$src3),
4100        !if(Is2Addr,
4101            "pinsrw\t{$src3, $src2, $dst|$dst, $src2, $src3}",
4102            "vpinsrw\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
4103        [(set VR128:$dst,
4104          (X86pinsrw VR128:$src1, GR32:$src2, imm:$src3))], IIC_SSE_PINSRW>;
4105   def rmi : Ii8<0xC4, MRMSrcMem,
4106                        (outs VR128:$dst), (ins VR128:$src1,
4107                         i16mem:$src2, i32i8imm:$src3),
4108        !if(Is2Addr,
4109            "pinsrw\t{$src3, $src2, $dst|$dst, $src2, $src3}",
4110            "vpinsrw\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
4111        [(set VR128:$dst,
4112          (X86pinsrw VR128:$src1, (extloadi16 addr:$src2),
4113                     imm:$src3))], IIC_SSE_PINSRW>;
4114 }
4115
4116 // Extract
4117 let Predicates = [HasAVX] in
4118 def VPEXTRWri : Ii8<0xC5, MRMSrcReg,
4119                     (outs GR32:$dst), (ins VR128:$src1, i32i8imm:$src2),
4120                     "vpextrw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4121                     [(set GR32:$dst, (X86pextrw (v8i16 VR128:$src1),
4122                                                 imm:$src2))]>, TB, OpSize, VEX;
4123 def PEXTRWri : PDIi8<0xC5, MRMSrcReg,
4124                     (outs GR32:$dst), (ins VR128:$src1, i32i8imm:$src2),
4125                     "pextrw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4126                     [(set GR32:$dst, (X86pextrw (v8i16 VR128:$src1),
4127                                                 imm:$src2))], IIC_SSE_PEXTRW>;
4128
4129 // Insert
4130 let Predicates = [HasAVX] in {
4131   defm VPINSRW : sse2_pinsrw<0>, TB, OpSize, VEX_4V;
4132   def  VPINSRWrr64i : Ii8<0xC4, MRMSrcReg, (outs VR128:$dst),
4133        (ins VR128:$src1, GR64:$src2, i32i8imm:$src3),
4134        "vpinsrw\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
4135        []>, TB, OpSize, VEX_4V;
4136 }
4137
4138 let Constraints = "$src1 = $dst" in
4139   defm PINSRW : sse2_pinsrw, TB, OpSize, Requires<[UseSSE2]>;
4140
4141 } // ExeDomain = SSEPackedInt
4142
4143 //===---------------------------------------------------------------------===//
4144 // SSE2 - Packed Mask Creation
4145 //===---------------------------------------------------------------------===//
4146
4147 let ExeDomain = SSEPackedInt in {
4148
4149 def VPMOVMSKBrr  : VPDI<0xD7, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
4150            "pmovmskb\t{$src, $dst|$dst, $src}",
4151            [(set GR32:$dst, (int_x86_sse2_pmovmskb_128 VR128:$src))],
4152            IIC_SSE_MOVMSK>, VEX;
4153 def VPMOVMSKBr64r : VPDI<0xD7, MRMSrcReg, (outs GR64:$dst), (ins VR128:$src),
4154            "pmovmskb\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVMSK>, VEX;
4155
4156 let Predicates = [HasAVX2] in {
4157 def VPMOVMSKBYrr  : VPDI<0xD7, MRMSrcReg, (outs GR32:$dst), (ins VR256:$src),
4158            "pmovmskb\t{$src, $dst|$dst, $src}",
4159            [(set GR32:$dst, (int_x86_avx2_pmovmskb VR256:$src))]>, VEX, VEX_L;
4160 def VPMOVMSKBYr64r : VPDI<0xD7, MRMSrcReg, (outs GR64:$dst), (ins VR256:$src),
4161            "pmovmskb\t{$src, $dst|$dst, $src}", []>, VEX, VEX_L;
4162 }
4163
4164 def PMOVMSKBrr : PDI<0xD7, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
4165            "pmovmskb\t{$src, $dst|$dst, $src}",
4166            [(set GR32:$dst, (int_x86_sse2_pmovmskb_128 VR128:$src))],
4167            IIC_SSE_MOVMSK>;
4168
4169 } // ExeDomain = SSEPackedInt
4170
4171 //===---------------------------------------------------------------------===//
4172 // SSE2 - Conditional Store
4173 //===---------------------------------------------------------------------===//
4174
4175 let ExeDomain = SSEPackedInt in {
4176
4177 let Uses = [EDI] in
4178 def VMASKMOVDQU : VPDI<0xF7, MRMSrcReg, (outs),
4179            (ins VR128:$src, VR128:$mask),
4180            "maskmovdqu\t{$mask, $src|$src, $mask}",
4181            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, EDI)],
4182            IIC_SSE_MASKMOV>, VEX;
4183 let Uses = [RDI] in
4184 def VMASKMOVDQU64 : VPDI<0xF7, MRMSrcReg, (outs),
4185            (ins VR128:$src, VR128:$mask),
4186            "maskmovdqu\t{$mask, $src|$src, $mask}",
4187            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, RDI)],
4188            IIC_SSE_MASKMOV>, VEX;
4189
4190 let Uses = [EDI] in
4191 def MASKMOVDQU : PDI<0xF7, MRMSrcReg, (outs), (ins VR128:$src, VR128:$mask),
4192            "maskmovdqu\t{$mask, $src|$src, $mask}",
4193            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, EDI)],
4194            IIC_SSE_MASKMOV>;
4195 let Uses = [RDI] in
4196 def MASKMOVDQU64 : PDI<0xF7, MRMSrcReg, (outs), (ins VR128:$src, VR128:$mask),
4197            "maskmovdqu\t{$mask, $src|$src, $mask}",
4198            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, RDI)],
4199            IIC_SSE_MASKMOV>;
4200
4201 } // ExeDomain = SSEPackedInt
4202
4203 //===---------------------------------------------------------------------===//
4204 // SSE2 - Move Doubleword
4205 //===---------------------------------------------------------------------===//
4206
4207 //===---------------------------------------------------------------------===//
4208 // Move Int Doubleword to Packed Double Int
4209 //
4210 def VMOVDI2PDIrr : VPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
4211                       "movd\t{$src, $dst|$dst, $src}",
4212                       [(set VR128:$dst,
4213                         (v4i32 (scalar_to_vector GR32:$src)))], IIC_SSE_MOVDQ>,
4214                         VEX;
4215 def VMOVDI2PDIrm : VPDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
4216                       "movd\t{$src, $dst|$dst, $src}",
4217                       [(set VR128:$dst,
4218                         (v4i32 (scalar_to_vector (loadi32 addr:$src))))],
4219                         IIC_SSE_MOVDQ>,
4220                       VEX;
4221 def VMOV64toPQIrr : VRPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4222                         "mov{d|q}\t{$src, $dst|$dst, $src}",
4223                         [(set VR128:$dst,
4224                           (v2i64 (scalar_to_vector GR64:$src)))],
4225                           IIC_SSE_MOVDQ>, VEX;
4226 def VMOV64toSDrr : VRPDI<0x6E, MRMSrcReg, (outs FR64:$dst), (ins GR64:$src),
4227                        "mov{d|q}\t{$src, $dst|$dst, $src}",
4228                        [(set FR64:$dst, (bitconvert GR64:$src))],
4229                        IIC_SSE_MOVDQ>, VEX;
4230
4231 def MOVDI2PDIrr : PDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
4232                       "movd\t{$src, $dst|$dst, $src}",
4233                       [(set VR128:$dst,
4234                         (v4i32 (scalar_to_vector GR32:$src)))], IIC_SSE_MOVDQ>;
4235 def MOVDI2PDIrm : PDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
4236                       "movd\t{$src, $dst|$dst, $src}",
4237                       [(set VR128:$dst,
4238                         (v4i32 (scalar_to_vector (loadi32 addr:$src))))],
4239                         IIC_SSE_MOVDQ>;
4240 def MOV64toPQIrr : RPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4241                         "mov{d|q}\t{$src, $dst|$dst, $src}",
4242                         [(set VR128:$dst,
4243                           (v2i64 (scalar_to_vector GR64:$src)))],
4244                           IIC_SSE_MOVDQ>;
4245 def MOV64toSDrr : RPDI<0x6E, MRMSrcReg, (outs FR64:$dst), (ins GR64:$src),
4246                        "mov{d|q}\t{$src, $dst|$dst, $src}",
4247                        [(set FR64:$dst, (bitconvert GR64:$src))],
4248                        IIC_SSE_MOVDQ>;
4249
4250 //===---------------------------------------------------------------------===//
4251 // Move Int Doubleword to Single Scalar
4252 //
4253 def VMOVDI2SSrr  : VPDI<0x6E, MRMSrcReg, (outs FR32:$dst), (ins GR32:$src),
4254                       "movd\t{$src, $dst|$dst, $src}",
4255                       [(set FR32:$dst, (bitconvert GR32:$src))],
4256                       IIC_SSE_MOVDQ>, VEX;
4257
4258 def VMOVDI2SSrm  : VPDI<0x6E, MRMSrcMem, (outs FR32:$dst), (ins i32mem:$src),
4259                       "movd\t{$src, $dst|$dst, $src}",
4260                       [(set FR32:$dst, (bitconvert (loadi32 addr:$src)))],
4261                       IIC_SSE_MOVDQ>,
4262                       VEX;
4263 def MOVDI2SSrr  : PDI<0x6E, MRMSrcReg, (outs FR32:$dst), (ins GR32:$src),
4264                       "movd\t{$src, $dst|$dst, $src}",
4265                       [(set FR32:$dst, (bitconvert GR32:$src))],
4266                       IIC_SSE_MOVDQ>;
4267
4268 def MOVDI2SSrm  : PDI<0x6E, MRMSrcMem, (outs FR32:$dst), (ins i32mem:$src),
4269                       "movd\t{$src, $dst|$dst, $src}",
4270                       [(set FR32:$dst, (bitconvert (loadi32 addr:$src)))],
4271                       IIC_SSE_MOVDQ>;
4272
4273 //===---------------------------------------------------------------------===//
4274 // Move Packed Doubleword Int to Packed Double Int
4275 //
4276 def VMOVPDI2DIrr  : VPDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins VR128:$src),
4277                        "movd\t{$src, $dst|$dst, $src}",
4278                        [(set GR32:$dst, (vector_extract (v4i32 VR128:$src),
4279                                         (iPTR 0)))], IIC_SSE_MOVD_ToGP>, VEX;
4280 def VMOVPDI2DImr  : VPDI<0x7E, MRMDestMem, (outs),
4281                        (ins i32mem:$dst, VR128:$src),
4282                        "movd\t{$src, $dst|$dst, $src}",
4283                        [(store (i32 (vector_extract (v4i32 VR128:$src),
4284                                      (iPTR 0))), addr:$dst)], IIC_SSE_MOVDQ>,
4285                                      VEX;
4286 def MOVPDI2DIrr  : PDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins VR128:$src),
4287                        "movd\t{$src, $dst|$dst, $src}",
4288                        [(set GR32:$dst, (vector_extract (v4i32 VR128:$src),
4289                                         (iPTR 0)))], IIC_SSE_MOVD_ToGP>;
4290 def MOVPDI2DImr  : PDI<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, VR128:$src),
4291                        "movd\t{$src, $dst|$dst, $src}",
4292                        [(store (i32 (vector_extract (v4i32 VR128:$src),
4293                                      (iPTR 0))), addr:$dst)],
4294                                      IIC_SSE_MOVDQ>;
4295
4296 //===---------------------------------------------------------------------===//
4297 // Move Packed Doubleword Int first element to Doubleword Int
4298 //
4299 def VMOVPQIto64rr : I<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128:$src),
4300                           "vmov{d|q}\t{$src, $dst|$dst, $src}",
4301                           [(set GR64:$dst, (vector_extract (v2i64 VR128:$src),
4302                                                            (iPTR 0)))],
4303                                                            IIC_SSE_MOVD_ToGP>,
4304                       TB, OpSize, VEX, VEX_W, Requires<[HasAVX, In64BitMode]>;
4305
4306 def MOVPQIto64rr : RPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128:$src),
4307                         "mov{d|q}\t{$src, $dst|$dst, $src}",
4308                         [(set GR64:$dst, (vector_extract (v2i64 VR128:$src),
4309                                                          (iPTR 0)))],
4310                                                          IIC_SSE_MOVD_ToGP>;
4311
4312 //===---------------------------------------------------------------------===//
4313 // Bitcast FR64 <-> GR64
4314 //
4315 let Predicates = [HasAVX] in
4316 def VMOV64toSDrm : S2SI<0x7E, MRMSrcMem, (outs FR64:$dst), (ins i64mem:$src),
4317                         "vmovq\t{$src, $dst|$dst, $src}",
4318                         [(set FR64:$dst, (bitconvert (loadi64 addr:$src)))]>,
4319                         VEX;
4320 def VMOVSDto64rr : VRPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins FR64:$src),
4321                          "mov{d|q}\t{$src, $dst|$dst, $src}",
4322                          [(set GR64:$dst, (bitconvert FR64:$src))],
4323                          IIC_SSE_MOVDQ>, VEX;
4324 def VMOVSDto64mr : VRPDI<0x7E, MRMDestMem, (outs), (ins i64mem:$dst, FR64:$src),
4325                          "movq\t{$src, $dst|$dst, $src}",
4326                          [(store (i64 (bitconvert FR64:$src)), addr:$dst)],
4327                          IIC_SSE_MOVDQ>, VEX;
4328
4329 def MOV64toSDrm : S2SI<0x7E, MRMSrcMem, (outs FR64:$dst), (ins i64mem:$src),
4330                        "movq\t{$src, $dst|$dst, $src}",
4331                        [(set FR64:$dst, (bitconvert (loadi64 addr:$src)))],
4332                        IIC_SSE_MOVDQ>;
4333 def MOVSDto64rr : RPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins FR64:$src),
4334                        "mov{d|q}\t{$src, $dst|$dst, $src}",
4335                        [(set GR64:$dst, (bitconvert FR64:$src))],
4336                        IIC_SSE_MOVD_ToGP>;
4337 def MOVSDto64mr : RPDI<0x7E, MRMDestMem, (outs), (ins i64mem:$dst, FR64:$src),
4338                        "movq\t{$src, $dst|$dst, $src}",
4339                        [(store (i64 (bitconvert FR64:$src)), addr:$dst)],
4340                        IIC_SSE_MOVDQ>;
4341
4342 //===---------------------------------------------------------------------===//
4343 // Move Scalar Single to Double Int
4344 //
4345 def VMOVSS2DIrr  : VPDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins FR32:$src),
4346                       "movd\t{$src, $dst|$dst, $src}",
4347                       [(set GR32:$dst, (bitconvert FR32:$src))],
4348                       IIC_SSE_MOVD_ToGP>, VEX;
4349 def VMOVSS2DImr  : VPDI<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, FR32:$src),
4350                       "movd\t{$src, $dst|$dst, $src}",
4351                       [(store (i32 (bitconvert FR32:$src)), addr:$dst)],
4352                       IIC_SSE_MOVDQ>, VEX;
4353 def MOVSS2DIrr  : PDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins FR32:$src),
4354                       "movd\t{$src, $dst|$dst, $src}",
4355                       [(set GR32:$dst, (bitconvert FR32:$src))],
4356                       IIC_SSE_MOVD_ToGP>;
4357 def MOVSS2DImr  : PDI<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, FR32:$src),
4358                       "movd\t{$src, $dst|$dst, $src}",
4359                       [(store (i32 (bitconvert FR32:$src)), addr:$dst)],
4360                       IIC_SSE_MOVDQ>;
4361
4362 //===---------------------------------------------------------------------===//
4363 // Patterns and instructions to describe movd/movq to XMM register zero-extends
4364 //
4365 let AddedComplexity = 15 in {
4366 def VMOVZDI2PDIrr : VPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
4367                        "movd\t{$src, $dst|$dst, $src}",
4368                        [(set VR128:$dst, (v4i32 (X86vzmovl
4369                                       (v4i32 (scalar_to_vector GR32:$src)))))],
4370                                       IIC_SSE_MOVDQ>, VEX;
4371 def VMOVZQI2PQIrr : VPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4372                        "mov{d|q}\t{$src, $dst|$dst, $src}", // X86-64 only
4373                        [(set VR128:$dst, (v2i64 (X86vzmovl
4374                                       (v2i64 (scalar_to_vector GR64:$src)))))],
4375                                       IIC_SSE_MOVDQ>,
4376                                       VEX, VEX_W;
4377 }
4378 let AddedComplexity = 15 in {
4379 def MOVZDI2PDIrr : PDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
4380                        "movd\t{$src, $dst|$dst, $src}",
4381                        [(set VR128:$dst, (v4i32 (X86vzmovl
4382                                       (v4i32 (scalar_to_vector GR32:$src)))))],
4383                                       IIC_SSE_MOVDQ>;
4384 def MOVZQI2PQIrr : RPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4385                        "mov{d|q}\t{$src, $dst|$dst, $src}", // X86-64 only
4386                        [(set VR128:$dst, (v2i64 (X86vzmovl
4387                                       (v2i64 (scalar_to_vector GR64:$src)))))],
4388                                       IIC_SSE_MOVDQ>;
4389 }
4390
4391 let AddedComplexity = 20 in {
4392 def VMOVZDI2PDIrm : VPDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
4393                        "movd\t{$src, $dst|$dst, $src}",
4394                        [(set VR128:$dst,
4395                          (v4i32 (X86vzmovl (v4i32 (scalar_to_vector
4396                                                    (loadi32 addr:$src))))))],
4397                                                    IIC_SSE_MOVDQ>, VEX;
4398 def MOVZDI2PDIrm : PDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
4399                        "movd\t{$src, $dst|$dst, $src}",
4400                        [(set VR128:$dst,
4401                          (v4i32 (X86vzmovl (v4i32 (scalar_to_vector
4402                                                    (loadi32 addr:$src))))))],
4403                                                    IIC_SSE_MOVDQ>;
4404 }
4405
4406 let Predicates = [HasAVX] in {
4407   // AVX 128-bit movd/movq instruction write zeros in the high 128-bit part.
4408   let AddedComplexity = 20 in {
4409     def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv4f32 addr:$src)))),
4410               (VMOVZDI2PDIrm addr:$src)>;
4411     def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv2i64 addr:$src)))),
4412               (VMOVZDI2PDIrm addr:$src)>;
4413   }
4414   // Use regular 128-bit instructions to match 256-bit scalar_to_vec+zext.
4415   def : Pat<(v8i32 (X86vzmovl (insert_subvector undef,
4416                                (v4i32 (scalar_to_vector GR32:$src)),(iPTR 0)))),
4417             (SUBREG_TO_REG (i32 0), (VMOVZDI2PDIrr GR32:$src), sub_xmm)>;
4418   def : Pat<(v4i64 (X86vzmovl (insert_subvector undef,
4419                                (v2i64 (scalar_to_vector GR64:$src)),(iPTR 0)))),
4420             (SUBREG_TO_REG (i64 0), (VMOVZQI2PQIrr GR64:$src), sub_xmm)>;
4421 }
4422
4423 let Predicates = [UseSSE2], AddedComplexity = 20 in {
4424   def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv4f32 addr:$src)))),
4425             (MOVZDI2PDIrm addr:$src)>;
4426   def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv2i64 addr:$src)))),
4427             (MOVZDI2PDIrm addr:$src)>;
4428 }
4429
4430 // These are the correct encodings of the instructions so that we know how to
4431 // read correct assembly, even though we continue to emit the wrong ones for
4432 // compatibility with Darwin's buggy assembler.
4433 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4434                 (MOV64toPQIrr VR128:$dst, GR64:$src), 0>;
4435 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4436                 (MOV64toSDrr FR64:$dst, GR64:$src), 0>;
4437 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4438                 (MOVPQIto64rr GR64:$dst, VR128:$src), 0>;
4439 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4440                 (MOVSDto64rr GR64:$dst, FR64:$src), 0>;
4441 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4442                 (VMOVZQI2PQIrr VR128:$dst, GR64:$src), 0>;
4443 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4444                 (MOVZQI2PQIrr VR128:$dst, GR64:$src), 0>;
4445
4446 //===---------------------------------------------------------------------===//
4447 // SSE2 - Move Quadword
4448 //===---------------------------------------------------------------------===//
4449
4450 //===---------------------------------------------------------------------===//
4451 // Move Quadword Int to Packed Quadword Int
4452 //
4453 def VMOVQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
4454                     "vmovq\t{$src, $dst|$dst, $src}",
4455                     [(set VR128:$dst,
4456                       (v2i64 (scalar_to_vector (loadi64 addr:$src))))]>, XS,
4457                     VEX, Requires<[HasAVX]>;
4458 def MOVQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
4459                     "movq\t{$src, $dst|$dst, $src}",
4460                     [(set VR128:$dst,
4461                       (v2i64 (scalar_to_vector (loadi64 addr:$src))))],
4462                       IIC_SSE_MOVDQ>, XS,
4463                     Requires<[UseSSE2]>; // SSE2 instruction with XS Prefix
4464
4465 //===---------------------------------------------------------------------===//
4466 // Move Packed Quadword Int to Quadword Int
4467 //
4468 def VMOVPQI2QImr : VPDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
4469                       "movq\t{$src, $dst|$dst, $src}",
4470                       [(store (i64 (vector_extract (v2i64 VR128:$src),
4471                                     (iPTR 0))), addr:$dst)],
4472                                     IIC_SSE_MOVDQ>, VEX;
4473 def MOVPQI2QImr : PDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
4474                       "movq\t{$src, $dst|$dst, $src}",
4475                       [(store (i64 (vector_extract (v2i64 VR128:$src),
4476                                     (iPTR 0))), addr:$dst)],
4477                                     IIC_SSE_MOVDQ>;
4478
4479 //===---------------------------------------------------------------------===//
4480 // Store / copy lower 64-bits of a XMM register.
4481 //
4482 def VMOVLQ128mr : VPDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
4483                      "movq\t{$src, $dst|$dst, $src}",
4484                      [(int_x86_sse2_storel_dq addr:$dst, VR128:$src)]>, VEX;
4485 def MOVLQ128mr : PDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
4486                      "movq\t{$src, $dst|$dst, $src}",
4487                      [(int_x86_sse2_storel_dq addr:$dst, VR128:$src)],
4488                      IIC_SSE_MOVDQ>;
4489
4490 let AddedComplexity = 20 in
4491 def VMOVZQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
4492                      "vmovq\t{$src, $dst|$dst, $src}",
4493                      [(set VR128:$dst,
4494                        (v2i64 (X86vzmovl (v2i64 (scalar_to_vector
4495                                                  (loadi64 addr:$src))))))],
4496                                                  IIC_SSE_MOVDQ>,
4497                      XS, VEX, Requires<[HasAVX]>;
4498
4499 let AddedComplexity = 20 in
4500 def MOVZQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
4501                      "movq\t{$src, $dst|$dst, $src}",
4502                      [(set VR128:$dst,
4503                        (v2i64 (X86vzmovl (v2i64 (scalar_to_vector
4504                                                  (loadi64 addr:$src))))))],
4505                                                  IIC_SSE_MOVDQ>,
4506                      XS, Requires<[UseSSE2]>;
4507
4508 let Predicates = [HasAVX], AddedComplexity = 20 in {
4509   def : Pat<(v2i64 (X86vzmovl (loadv2i64 addr:$src))),
4510             (VMOVZQI2PQIrm addr:$src)>;
4511   def : Pat<(v2i64 (X86vzmovl (bc_v2i64 (loadv4f32 addr:$src)))),
4512             (VMOVZQI2PQIrm addr:$src)>;
4513   def : Pat<(v2i64 (X86vzload addr:$src)),
4514             (VMOVZQI2PQIrm addr:$src)>;
4515 }
4516
4517 let Predicates = [UseSSE2], AddedComplexity = 20 in {
4518   def : Pat<(v2i64 (X86vzmovl (loadv2i64 addr:$src))),
4519             (MOVZQI2PQIrm addr:$src)>;
4520   def : Pat<(v2i64 (X86vzmovl (bc_v2i64 (loadv4f32 addr:$src)))),
4521             (MOVZQI2PQIrm addr:$src)>;
4522   def : Pat<(v2i64 (X86vzload addr:$src)), (MOVZQI2PQIrm addr:$src)>;
4523 }
4524
4525 let Predicates = [HasAVX] in {
4526 def : Pat<(v4i64 (alignedX86vzload addr:$src)),
4527           (SUBREG_TO_REG (i32 0), (VMOVAPSrm addr:$src), sub_xmm)>;
4528 def : Pat<(v4i64 (X86vzload addr:$src)),
4529           (SUBREG_TO_REG (i32 0), (VMOVUPSrm addr:$src), sub_xmm)>;
4530 }
4531
4532 //===---------------------------------------------------------------------===//
4533 // Moving from XMM to XMM and clear upper 64 bits. Note, there is a bug in
4534 // IA32 document. movq xmm1, xmm2 does clear the high bits.
4535 //
4536 let AddedComplexity = 15 in
4537 def VMOVZPQILo2PQIrr : I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4538                         "vmovq\t{$src, $dst|$dst, $src}",
4539                     [(set VR128:$dst, (v2i64 (X86vzmovl (v2i64 VR128:$src))))],
4540                     IIC_SSE_MOVQ_RR>,
4541                       XS, VEX, Requires<[HasAVX]>;
4542 let AddedComplexity = 15 in
4543 def MOVZPQILo2PQIrr : I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4544                         "movq\t{$src, $dst|$dst, $src}",
4545                     [(set VR128:$dst, (v2i64 (X86vzmovl (v2i64 VR128:$src))))],
4546                     IIC_SSE_MOVQ_RR>,
4547                       XS, Requires<[UseSSE2]>;
4548
4549 let AddedComplexity = 20 in
4550 def VMOVZPQILo2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
4551                         "vmovq\t{$src, $dst|$dst, $src}",
4552                     [(set VR128:$dst, (v2i64 (X86vzmovl
4553                                              (loadv2i64 addr:$src))))],
4554                                              IIC_SSE_MOVDQ>,
4555                       XS, VEX, Requires<[HasAVX]>;
4556 let AddedComplexity = 20 in {
4557 def MOVZPQILo2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
4558                         "movq\t{$src, $dst|$dst, $src}",
4559                     [(set VR128:$dst, (v2i64 (X86vzmovl
4560                                              (loadv2i64 addr:$src))))],
4561                                              IIC_SSE_MOVDQ>,
4562                       XS, Requires<[UseSSE2]>;
4563 }
4564
4565 let AddedComplexity = 20 in {
4566   let Predicates = [HasAVX] in {
4567     def : Pat<(v2i64 (X86vzmovl (loadv2i64 addr:$src))),
4568               (VMOVZPQILo2PQIrm addr:$src)>;
4569     def : Pat<(v2f64 (X86vzmovl (v2f64 VR128:$src))),
4570               (VMOVZPQILo2PQIrr VR128:$src)>;
4571   }
4572   let Predicates = [UseSSE2] in {
4573     def : Pat<(v2i64 (X86vzmovl (loadv2i64 addr:$src))),
4574               (MOVZPQILo2PQIrm addr:$src)>;
4575     def : Pat<(v2f64 (X86vzmovl (v2f64 VR128:$src))),
4576               (MOVZPQILo2PQIrr VR128:$src)>;
4577   }
4578 }
4579
4580 // Instructions to match in the assembler
4581 def VMOVQs64rr : VPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4582                       "movq\t{$src, $dst|$dst, $src}", [],
4583                       IIC_SSE_MOVDQ>, VEX, VEX_W;
4584 def VMOVQd64rr : VPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128:$src),
4585                       "movq\t{$src, $dst|$dst, $src}", [],
4586                       IIC_SSE_MOVDQ>, VEX, VEX_W;
4587 // Recognize "movd" with GR64 destination, but encode as a "movq"
4588 def VMOVQd64rr_alt : VPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128:$src),
4589                           "movd\t{$src, $dst|$dst, $src}", [],
4590                           IIC_SSE_MOVDQ>, VEX, VEX_W;
4591
4592 // Instructions for the disassembler
4593 // xr = XMM register
4594 // xm = mem64
4595
4596 let Predicates = [HasAVX] in
4597 def VMOVQxrxr: I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4598                  "vmovq\t{$src, $dst|$dst, $src}", []>, VEX, XS;
4599 def MOVQxrxr : I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4600                  "movq\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVQ_RR>, XS;
4601
4602 //===---------------------------------------------------------------------===//
4603 // SSE3 - Replicate Single FP - MOVSHDUP and MOVSLDUP
4604 //===---------------------------------------------------------------------===//
4605 multiclass sse3_replicate_sfp<bits<8> op, SDNode OpNode, string OpcodeStr,
4606                               ValueType vt, RegisterClass RC, PatFrag mem_frag,
4607                               X86MemOperand x86memop> {
4608 def rr : S3SI<op, MRMSrcReg, (outs RC:$dst), (ins RC:$src),
4609                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4610                       [(set RC:$dst, (vt (OpNode RC:$src)))],
4611                       IIC_SSE_MOV_LH>;
4612 def rm : S3SI<op, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
4613                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4614                       [(set RC:$dst, (OpNode (mem_frag addr:$src)))],
4615                       IIC_SSE_MOV_LH>;
4616 }
4617
4618 let Predicates = [HasAVX] in {
4619   defm VMOVSHDUP  : sse3_replicate_sfp<0x16, X86Movshdup, "vmovshdup",
4620                                        v4f32, VR128, memopv4f32, f128mem>, VEX;
4621   defm VMOVSLDUP  : sse3_replicate_sfp<0x12, X86Movsldup, "vmovsldup",
4622                                        v4f32, VR128, memopv4f32, f128mem>, VEX;
4623   defm VMOVSHDUPY : sse3_replicate_sfp<0x16, X86Movshdup, "vmovshdup",
4624                                  v8f32, VR256, memopv8f32, f256mem>, VEX, VEX_L;
4625   defm VMOVSLDUPY : sse3_replicate_sfp<0x12, X86Movsldup, "vmovsldup",
4626                                  v8f32, VR256, memopv8f32, f256mem>, VEX, VEX_L;
4627 }
4628 defm MOVSHDUP : sse3_replicate_sfp<0x16, X86Movshdup, "movshdup", v4f32, VR128,
4629                                    memopv4f32, f128mem>;
4630 defm MOVSLDUP : sse3_replicate_sfp<0x12, X86Movsldup, "movsldup", v4f32, VR128,
4631                                    memopv4f32, f128mem>;
4632
4633 let Predicates = [HasAVX] in {
4634   def : Pat<(v4i32 (X86Movshdup VR128:$src)),
4635             (VMOVSHDUPrr VR128:$src)>;
4636   def : Pat<(v4i32 (X86Movshdup (bc_v4i32 (memopv2i64 addr:$src)))),
4637             (VMOVSHDUPrm addr:$src)>;
4638   def : Pat<(v4i32 (X86Movsldup VR128:$src)),
4639             (VMOVSLDUPrr VR128:$src)>;
4640   def : Pat<(v4i32 (X86Movsldup (bc_v4i32 (memopv2i64 addr:$src)))),
4641             (VMOVSLDUPrm addr:$src)>;
4642   def : Pat<(v8i32 (X86Movshdup VR256:$src)),
4643             (VMOVSHDUPYrr VR256:$src)>;
4644   def : Pat<(v8i32 (X86Movshdup (bc_v8i32 (memopv4i64 addr:$src)))),
4645             (VMOVSHDUPYrm addr:$src)>;
4646   def : Pat<(v8i32 (X86Movsldup VR256:$src)),
4647             (VMOVSLDUPYrr VR256:$src)>;
4648   def : Pat<(v8i32 (X86Movsldup (bc_v8i32 (memopv4i64 addr:$src)))),
4649             (VMOVSLDUPYrm addr:$src)>;
4650 }
4651
4652 let Predicates = [UseSSE3] in {
4653   def : Pat<(v4i32 (X86Movshdup VR128:$src)),
4654             (MOVSHDUPrr VR128:$src)>;
4655   def : Pat<(v4i32 (X86Movshdup (bc_v4i32 (memopv2i64 addr:$src)))),
4656             (MOVSHDUPrm addr:$src)>;
4657   def : Pat<(v4i32 (X86Movsldup VR128:$src)),
4658             (MOVSLDUPrr VR128:$src)>;
4659   def : Pat<(v4i32 (X86Movsldup (bc_v4i32 (memopv2i64 addr:$src)))),
4660             (MOVSLDUPrm addr:$src)>;
4661 }
4662
4663 //===---------------------------------------------------------------------===//
4664 // SSE3 - Replicate Double FP - MOVDDUP
4665 //===---------------------------------------------------------------------===//
4666
4667 multiclass sse3_replicate_dfp<string OpcodeStr> {
4668 let neverHasSideEffects = 1 in
4669 def rr  : S3DI<0x12, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4670                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4671                     [], IIC_SSE_MOV_LH>;
4672 def rm  : S3DI<0x12, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
4673                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4674                     [(set VR128:$dst,
4675                       (v2f64 (X86Movddup
4676                               (scalar_to_vector (loadf64 addr:$src)))))],
4677                               IIC_SSE_MOV_LH>;
4678 }
4679
4680 // FIXME: Merge with above classe when there're patterns for the ymm version
4681 multiclass sse3_replicate_dfp_y<string OpcodeStr> {
4682 def rr  : S3DI<0x12, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
4683                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4684                     [(set VR256:$dst, (v4f64 (X86Movddup VR256:$src)))]>;
4685 def rm  : S3DI<0x12, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
4686                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4687                     [(set VR256:$dst,
4688                       (v4f64 (X86Movddup
4689                               (scalar_to_vector (loadf64 addr:$src)))))]>;
4690 }
4691
4692 let Predicates = [HasAVX] in {
4693   defm VMOVDDUP  : sse3_replicate_dfp<"vmovddup">, VEX;
4694   defm VMOVDDUPY : sse3_replicate_dfp_y<"vmovddup">, VEX, VEX_L;
4695 }
4696
4697 defm MOVDDUP : sse3_replicate_dfp<"movddup">;
4698
4699 let Predicates = [HasAVX] in {
4700   def : Pat<(X86Movddup (memopv2f64 addr:$src)),
4701             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
4702   def : Pat<(X86Movddup (bc_v2f64 (memopv4f32 addr:$src))),
4703             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
4704   def : Pat<(X86Movddup (bc_v2f64 (memopv2i64 addr:$src))),
4705             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
4706   def : Pat<(X86Movddup (bc_v2f64
4707                              (v2i64 (scalar_to_vector (loadi64 addr:$src))))),
4708             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
4709
4710   // 256-bit version
4711   def : Pat<(X86Movddup (memopv4f64 addr:$src)),
4712             (VMOVDDUPYrm addr:$src)>;
4713   def : Pat<(X86Movddup (memopv4i64 addr:$src)),
4714             (VMOVDDUPYrm addr:$src)>;
4715   def : Pat<(X86Movddup (v4i64 (scalar_to_vector (loadi64 addr:$src)))),
4716             (VMOVDDUPYrm addr:$src)>;
4717   def : Pat<(X86Movddup (v4i64 VR256:$src)),
4718             (VMOVDDUPYrr VR256:$src)>;
4719 }
4720
4721 let Predicates = [UseSSE3] in {
4722   def : Pat<(X86Movddup (memopv2f64 addr:$src)),
4723             (MOVDDUPrm addr:$src)>;
4724   def : Pat<(X86Movddup (bc_v2f64 (memopv4f32 addr:$src))),
4725             (MOVDDUPrm addr:$src)>;
4726   def : Pat<(X86Movddup (bc_v2f64 (memopv2i64 addr:$src))),
4727             (MOVDDUPrm addr:$src)>;
4728   def : Pat<(X86Movddup (bc_v2f64
4729                              (v2i64 (scalar_to_vector (loadi64 addr:$src))))),
4730             (MOVDDUPrm addr:$src)>;
4731 }
4732
4733 //===---------------------------------------------------------------------===//
4734 // SSE3 - Move Unaligned Integer
4735 //===---------------------------------------------------------------------===//
4736
4737 let Predicates = [HasAVX] in {
4738   def VLDDQUrm : S3DI<0xF0, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
4739                    "vlddqu\t{$src, $dst|$dst, $src}",
4740                    [(set VR128:$dst, (int_x86_sse3_ldu_dq addr:$src))]>, VEX;
4741   def VLDDQUYrm : S3DI<0xF0, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
4742                    "vlddqu\t{$src, $dst|$dst, $src}",
4743                    [(set VR256:$dst, (int_x86_avx_ldu_dq_256 addr:$src))]>,
4744                    VEX, VEX_L;
4745 }
4746 def LDDQUrm : S3DI<0xF0, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
4747                    "lddqu\t{$src, $dst|$dst, $src}",
4748                    [(set VR128:$dst, (int_x86_sse3_ldu_dq addr:$src))],
4749                    IIC_SSE_LDDQU>;
4750
4751 //===---------------------------------------------------------------------===//
4752 // SSE3 - Arithmetic
4753 //===---------------------------------------------------------------------===//
4754
4755 multiclass sse3_addsub<Intrinsic Int, string OpcodeStr, RegisterClass RC,
4756                        X86MemOperand x86memop, OpndItins itins,
4757                        bit Is2Addr = 1> {
4758   def rr : I<0xD0, MRMSrcReg,
4759        (outs RC:$dst), (ins RC:$src1, RC:$src2),
4760        !if(Is2Addr,
4761            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4762            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4763        [(set RC:$dst, (Int RC:$src1, RC:$src2))], itins.rr>;
4764   def rm : I<0xD0, MRMSrcMem,
4765        (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
4766        !if(Is2Addr,
4767            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4768            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4769        [(set RC:$dst, (Int RC:$src1, (memop addr:$src2)))], itins.rr>;
4770 }
4771
4772 let Predicates = [HasAVX] in {
4773   let ExeDomain = SSEPackedSingle in {
4774     defm VADDSUBPS : sse3_addsub<int_x86_sse3_addsub_ps, "vaddsubps", VR128,
4775                                  f128mem, SSE_ALU_F32P, 0>, TB, XD, VEX_4V;
4776     defm VADDSUBPSY : sse3_addsub<int_x86_avx_addsub_ps_256, "vaddsubps", VR256,
4777                                f256mem, SSE_ALU_F32P, 0>, TB, XD, VEX_4V, VEX_L;
4778   }
4779   let ExeDomain = SSEPackedDouble in {
4780     defm VADDSUBPD : sse3_addsub<int_x86_sse3_addsub_pd, "vaddsubpd", VR128,
4781                                  f128mem, SSE_ALU_F64P, 0>, TB, OpSize, VEX_4V;
4782     defm VADDSUBPDY : sse3_addsub<int_x86_avx_addsub_pd_256, "vaddsubpd", VR256,
4783                            f256mem, SSE_ALU_F64P, 0>, TB, OpSize, VEX_4V, VEX_L;
4784   }
4785 }
4786 let Constraints = "$src1 = $dst", Predicates = [UseSSE3] in {
4787   let ExeDomain = SSEPackedSingle in
4788   defm ADDSUBPS : sse3_addsub<int_x86_sse3_addsub_ps, "addsubps", VR128,
4789                               f128mem, SSE_ALU_F32P>, TB, XD;
4790   let ExeDomain = SSEPackedDouble in
4791   defm ADDSUBPD : sse3_addsub<int_x86_sse3_addsub_pd, "addsubpd", VR128,
4792                               f128mem, SSE_ALU_F64P>, TB, OpSize;
4793 }
4794
4795 //===---------------------------------------------------------------------===//
4796 // SSE3 Instructions
4797 //===---------------------------------------------------------------------===//
4798
4799 // Horizontal ops
4800 multiclass S3D_Int<bits<8> o, string OpcodeStr, ValueType vt, RegisterClass RC,
4801                    X86MemOperand x86memop, SDNode OpNode, bit Is2Addr = 1> {
4802   def rr : S3DI<o, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
4803        !if(Is2Addr,
4804          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4805          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4806       [(set RC:$dst, (vt (OpNode RC:$src1, RC:$src2)))], IIC_SSE_HADDSUB_RR>;
4807
4808   def rm : S3DI<o, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
4809        !if(Is2Addr,
4810          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4811          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4812       [(set RC:$dst, (vt (OpNode RC:$src1, (memop addr:$src2))))],
4813         IIC_SSE_HADDSUB_RM>;
4814 }
4815 multiclass S3_Int<bits<8> o, string OpcodeStr, ValueType vt, RegisterClass RC,
4816                   X86MemOperand x86memop, SDNode OpNode, bit Is2Addr = 1> {
4817   def rr : S3I<o, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
4818        !if(Is2Addr,
4819          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4820          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4821       [(set RC:$dst, (vt (OpNode RC:$src1, RC:$src2)))], IIC_SSE_HADDSUB_RR>;
4822
4823   def rm : S3I<o, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
4824        !if(Is2Addr,
4825          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4826          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4827       [(set RC:$dst, (vt (OpNode RC:$src1, (memop addr:$src2))))],
4828         IIC_SSE_HADDSUB_RM>;
4829 }
4830
4831 let Predicates = [HasAVX] in {
4832   let ExeDomain = SSEPackedSingle in {
4833     defm VHADDPS  : S3D_Int<0x7C, "vhaddps", v4f32, VR128, f128mem,
4834                             X86fhadd, 0>, VEX_4V;
4835     defm VHSUBPS  : S3D_Int<0x7D, "vhsubps", v4f32, VR128, f128mem,
4836                             X86fhsub, 0>, VEX_4V;
4837     defm VHADDPSY : S3D_Int<0x7C, "vhaddps", v8f32, VR256, f256mem,
4838                             X86fhadd, 0>, VEX_4V, VEX_L;
4839     defm VHSUBPSY : S3D_Int<0x7D, "vhsubps", v8f32, VR256, f256mem,
4840                             X86fhsub, 0>, VEX_4V, VEX_L;
4841   }
4842   let ExeDomain = SSEPackedDouble in {
4843     defm VHADDPD  : S3_Int <0x7C, "vhaddpd", v2f64, VR128, f128mem,
4844                             X86fhadd, 0>, VEX_4V;
4845     defm VHSUBPD  : S3_Int <0x7D, "vhsubpd", v2f64, VR128, f128mem,
4846                             X86fhsub, 0>, VEX_4V;
4847     defm VHADDPDY : S3_Int <0x7C, "vhaddpd", v4f64, VR256, f256mem,
4848                             X86fhadd, 0>, VEX_4V, VEX_L;
4849     defm VHSUBPDY : S3_Int <0x7D, "vhsubpd", v4f64, VR256, f256mem,
4850                             X86fhsub, 0>, VEX_4V, VEX_L;
4851   }
4852 }
4853
4854 let Constraints = "$src1 = $dst" in {
4855   let ExeDomain = SSEPackedSingle in {
4856     defm HADDPS : S3D_Int<0x7C, "haddps", v4f32, VR128, f128mem, X86fhadd>;
4857     defm HSUBPS : S3D_Int<0x7D, "hsubps", v4f32, VR128, f128mem, X86fhsub>;
4858   }
4859   let ExeDomain = SSEPackedDouble in {
4860     defm HADDPD : S3_Int<0x7C, "haddpd", v2f64, VR128, f128mem, X86fhadd>;
4861     defm HSUBPD : S3_Int<0x7D, "hsubpd", v2f64, VR128, f128mem, X86fhsub>;
4862   }
4863 }
4864
4865 //===---------------------------------------------------------------------===//
4866 // SSSE3 - Packed Absolute Instructions
4867 //===---------------------------------------------------------------------===//
4868
4869
4870 /// SS3I_unop_rm_int - Simple SSSE3 unary op whose type can be v*{i8,i16,i32}.
4871 multiclass SS3I_unop_rm_int<bits<8> opc, string OpcodeStr,
4872                             Intrinsic IntId128> {
4873   def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
4874                     (ins VR128:$src),
4875                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4876                     [(set VR128:$dst, (IntId128 VR128:$src))], IIC_SSE_PABS_RR>,
4877                     OpSize;
4878
4879   def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
4880                     (ins i128mem:$src),
4881                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4882                     [(set VR128:$dst,
4883                       (IntId128
4884                        (bitconvert (memopv2i64 addr:$src))))], IIC_SSE_PABS_RM>,
4885                     OpSize;
4886 }
4887
4888 /// SS3I_unop_rm_int_y - Simple SSSE3 unary op whose type can be v*{i8,i16,i32}.
4889 multiclass SS3I_unop_rm_int_y<bits<8> opc, string OpcodeStr,
4890                               Intrinsic IntId256> {
4891   def rr256 : SS38I<opc, MRMSrcReg, (outs VR256:$dst),
4892                     (ins VR256:$src),
4893                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4894                     [(set VR256:$dst, (IntId256 VR256:$src))]>,
4895                     OpSize;
4896
4897   def rm256 : SS38I<opc, MRMSrcMem, (outs VR256:$dst),
4898                     (ins i256mem:$src),
4899                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4900                     [(set VR256:$dst,
4901                       (IntId256
4902                        (bitconvert (memopv4i64 addr:$src))))]>, OpSize;
4903 }
4904
4905 let Predicates = [HasAVX] in {
4906   defm VPABSB  : SS3I_unop_rm_int<0x1C, "vpabsb",
4907                                   int_x86_ssse3_pabs_b_128>, VEX;
4908   defm VPABSW  : SS3I_unop_rm_int<0x1D, "vpabsw",
4909                                   int_x86_ssse3_pabs_w_128>, VEX;
4910   defm VPABSD  : SS3I_unop_rm_int<0x1E, "vpabsd",
4911                                   int_x86_ssse3_pabs_d_128>, VEX;
4912 }
4913
4914 let Predicates = [HasAVX2] in {
4915   defm VPABSB  : SS3I_unop_rm_int_y<0x1C, "vpabsb",
4916                                     int_x86_avx2_pabs_b>, VEX, VEX_L;
4917   defm VPABSW  : SS3I_unop_rm_int_y<0x1D, "vpabsw",
4918                                     int_x86_avx2_pabs_w>, VEX, VEX_L;
4919   defm VPABSD  : SS3I_unop_rm_int_y<0x1E, "vpabsd",
4920                                     int_x86_avx2_pabs_d>, VEX, VEX_L;
4921 }
4922
4923 defm PABSB : SS3I_unop_rm_int<0x1C, "pabsb",
4924                               int_x86_ssse3_pabs_b_128>;
4925 defm PABSW : SS3I_unop_rm_int<0x1D, "pabsw",
4926                               int_x86_ssse3_pabs_w_128>;
4927 defm PABSD : SS3I_unop_rm_int<0x1E, "pabsd",
4928                               int_x86_ssse3_pabs_d_128>;
4929
4930 //===---------------------------------------------------------------------===//
4931 // SSSE3 - Packed Binary Operator Instructions
4932 //===---------------------------------------------------------------------===//
4933
4934 def SSE_PHADDSUBD : OpndItins<
4935   IIC_SSE_PHADDSUBD_RR, IIC_SSE_PHADDSUBD_RM
4936 >;
4937 def SSE_PHADDSUBSW : OpndItins<
4938   IIC_SSE_PHADDSUBSW_RR, IIC_SSE_PHADDSUBSW_RM
4939 >;
4940 def SSE_PHADDSUBW : OpndItins<
4941   IIC_SSE_PHADDSUBW_RR, IIC_SSE_PHADDSUBW_RM
4942 >;
4943 def SSE_PSHUFB : OpndItins<
4944   IIC_SSE_PSHUFB_RR, IIC_SSE_PSHUFB_RM
4945 >;
4946 def SSE_PSIGN : OpndItins<
4947   IIC_SSE_PSIGN_RR, IIC_SSE_PSIGN_RM
4948 >;
4949 def SSE_PMULHRSW : OpndItins<
4950   IIC_SSE_PMULHRSW, IIC_SSE_PMULHRSW
4951 >;
4952
4953 /// SS3I_binop_rm - Simple SSSE3 bin op
4954 multiclass SS3I_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
4955                          ValueType OpVT, RegisterClass RC, PatFrag memop_frag,
4956                          X86MemOperand x86memop, OpndItins itins,
4957                          bit Is2Addr = 1> {
4958   let isCommutable = 1 in
4959   def rr : SS38I<opc, MRMSrcReg, (outs RC:$dst),
4960        (ins RC:$src1, RC:$src2),
4961        !if(Is2Addr,
4962          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4963          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4964        [(set RC:$dst, (OpVT (OpNode RC:$src1, RC:$src2)))], itins.rr>,
4965        OpSize;
4966   def rm : SS38I<opc, MRMSrcMem, (outs RC:$dst),
4967        (ins RC:$src1, x86memop:$src2),
4968        !if(Is2Addr,
4969          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4970          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4971        [(set RC:$dst,
4972          (OpVT (OpNode RC:$src1,
4973           (bitconvert (memop_frag addr:$src2)))))], itins.rm>, OpSize;
4974 }
4975
4976 /// SS3I_binop_rm_int - Simple SSSE3 bin op whose type can be v*{i8,i16,i32}.
4977 multiclass SS3I_binop_rm_int<bits<8> opc, string OpcodeStr,
4978                              Intrinsic IntId128, OpndItins itins,
4979                              bit Is2Addr = 1> {
4980   let isCommutable = 1 in
4981   def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
4982        (ins VR128:$src1, VR128:$src2),
4983        !if(Is2Addr,
4984          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4985          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4986        [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
4987        OpSize;
4988   def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
4989        (ins VR128:$src1, i128mem:$src2),
4990        !if(Is2Addr,
4991          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4992          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4993        [(set VR128:$dst,
4994          (IntId128 VR128:$src1,
4995           (bitconvert (memopv2i64 addr:$src2))))]>, OpSize;
4996 }
4997
4998 multiclass SS3I_binop_rm_int_y<bits<8> opc, string OpcodeStr,
4999                                Intrinsic IntId256> {
5000   let isCommutable = 1 in
5001   def rr256 : SS38I<opc, MRMSrcReg, (outs VR256:$dst),
5002        (ins VR256:$src1, VR256:$src2),
5003        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5004        [(set VR256:$dst, (IntId256 VR256:$src1, VR256:$src2))]>,
5005        OpSize;
5006   def rm256 : SS38I<opc, MRMSrcMem, (outs VR256:$dst),
5007        (ins VR256:$src1, i256mem:$src2),
5008        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5009        [(set VR256:$dst,
5010          (IntId256 VR256:$src1,
5011           (bitconvert (memopv4i64 addr:$src2))))]>, OpSize;
5012 }
5013
5014 let ImmT = NoImm, Predicates = [HasAVX] in {
5015 let isCommutable = 0 in {
5016   defm VPHADDW    : SS3I_binop_rm<0x01, "vphaddw", X86hadd, v8i16, VR128,
5017                                   memopv2i64, i128mem,
5018                                   SSE_PHADDSUBW, 0>, VEX_4V;
5019   defm VPHADDD    : SS3I_binop_rm<0x02, "vphaddd", X86hadd, v4i32, VR128,
5020                                   memopv2i64, i128mem,
5021                                   SSE_PHADDSUBD, 0>, VEX_4V;
5022   defm VPHSUBW    : SS3I_binop_rm<0x05, "vphsubw", X86hsub, v8i16, VR128,
5023                                   memopv2i64, i128mem,
5024                                   SSE_PHADDSUBW, 0>, VEX_4V;
5025   defm VPHSUBD    : SS3I_binop_rm<0x06, "vphsubd", X86hsub, v4i32, VR128,
5026                                   memopv2i64, i128mem,
5027                                   SSE_PHADDSUBD, 0>, VEX_4V;
5028   defm VPSIGNB    : SS3I_binop_rm<0x08, "vpsignb", X86psign, v16i8, VR128,
5029                                   memopv2i64, i128mem,
5030                                   SSE_PSIGN, 0>, VEX_4V;
5031   defm VPSIGNW    : SS3I_binop_rm<0x09, "vpsignw", X86psign, v8i16, VR128,
5032                                   memopv2i64, i128mem,
5033                                   SSE_PSIGN, 0>, VEX_4V;
5034   defm VPSIGND    : SS3I_binop_rm<0x0A, "vpsignd", X86psign, v4i32, VR128,
5035                                   memopv2i64, i128mem,
5036                                   SSE_PSIGN, 0>, VEX_4V;
5037   defm VPSHUFB    : SS3I_binop_rm<0x00, "vpshufb", X86pshufb, v16i8, VR128,
5038                                   memopv2i64, i128mem,
5039                                   SSE_PSHUFB, 0>, VEX_4V;
5040   defm VPHADDSW   : SS3I_binop_rm_int<0x03, "vphaddsw",
5041                                       int_x86_ssse3_phadd_sw_128,
5042                                       SSE_PHADDSUBSW, 0>, VEX_4V;
5043   defm VPHSUBSW   : SS3I_binop_rm_int<0x07, "vphsubsw",
5044                                       int_x86_ssse3_phsub_sw_128,
5045                                       SSE_PHADDSUBSW, 0>, VEX_4V;
5046   defm VPMADDUBSW : SS3I_binop_rm_int<0x04, "vpmaddubsw",
5047                                       int_x86_ssse3_pmadd_ub_sw_128,
5048                                       SSE_PMADD, 0>, VEX_4V;
5049 }
5050 defm VPMULHRSW    : SS3I_binop_rm_int<0x0B, "vpmulhrsw",
5051                                       int_x86_ssse3_pmul_hr_sw_128,
5052                                       SSE_PMULHRSW, 0>, VEX_4V;
5053 }
5054
5055 let ImmT = NoImm, Predicates = [HasAVX2] in {
5056 let isCommutable = 0 in {
5057   defm VPHADDWY   : SS3I_binop_rm<0x01, "vphaddw", X86hadd, v16i16, VR256,
5058                                   memopv4i64, i256mem,
5059                                   SSE_PHADDSUBW, 0>, VEX_4V, VEX_L;
5060   defm VPHADDDY   : SS3I_binop_rm<0x02, "vphaddd", X86hadd, v8i32, VR256,
5061                                   memopv4i64, i256mem,
5062                                   SSE_PHADDSUBW, 0>, VEX_4V, VEX_L;
5063   defm VPHSUBWY   : SS3I_binop_rm<0x05, "vphsubw", X86hsub, v16i16, VR256,
5064                                   memopv4i64, i256mem,
5065                                   SSE_PHADDSUBW, 0>, VEX_4V, VEX_L;
5066   defm VPHSUBDY   : SS3I_binop_rm<0x06, "vphsubd", X86hsub, v8i32, VR256,
5067                                   memopv4i64, i256mem,
5068                                   SSE_PHADDSUBW, 0>, VEX_4V, VEX_L;
5069   defm VPSIGNBY   : SS3I_binop_rm<0x08, "vpsignb", X86psign, v32i8, VR256,
5070                                   memopv4i64, i256mem,
5071                                   SSE_PHADDSUBW, 0>, VEX_4V, VEX_L;
5072   defm VPSIGNWY   : SS3I_binop_rm<0x09, "vpsignw", X86psign, v16i16, VR256,
5073                                   memopv4i64, i256mem,
5074                                   SSE_PHADDSUBW, 0>, VEX_4V, VEX_L;
5075   defm VPSIGNDY   : SS3I_binop_rm<0x0A, "vpsignd", X86psign, v8i32, VR256,
5076                                   memopv4i64, i256mem,
5077                                   SSE_PHADDSUBW, 0>, VEX_4V, VEX_L;
5078   defm VPSHUFBY   : SS3I_binop_rm<0x00, "vpshufb", X86pshufb, v32i8, VR256,
5079                                   memopv4i64, i256mem,
5080                                   SSE_PHADDSUBW, 0>, VEX_4V, VEX_L;
5081   defm VPHADDSW   : SS3I_binop_rm_int_y<0x03, "vphaddsw",
5082                                         int_x86_avx2_phadd_sw>, VEX_4V, VEX_L;
5083   defm VPHSUBSW   : SS3I_binop_rm_int_y<0x07, "vphsubsw",
5084                                         int_x86_avx2_phsub_sw>, VEX_4V, VEX_L;
5085   defm VPMADDUBSW : SS3I_binop_rm_int_y<0x04, "vpmaddubsw",
5086                                        int_x86_avx2_pmadd_ub_sw>, VEX_4V, VEX_L;
5087 }
5088 defm VPMULHRSW    : SS3I_binop_rm_int_y<0x0B, "vpmulhrsw",
5089                                         int_x86_avx2_pmul_hr_sw>, VEX_4V, VEX_L;
5090 }
5091
5092 // None of these have i8 immediate fields.
5093 let ImmT = NoImm, Constraints = "$src1 = $dst" in {
5094 let isCommutable = 0 in {
5095   defm PHADDW    : SS3I_binop_rm<0x01, "phaddw", X86hadd, v8i16, VR128,
5096                                  memopv2i64, i128mem, SSE_PHADDSUBW>;
5097   defm PHADDD    : SS3I_binop_rm<0x02, "phaddd", X86hadd, v4i32, VR128,
5098                                  memopv2i64, i128mem, SSE_PHADDSUBD>;
5099   defm PHSUBW    : SS3I_binop_rm<0x05, "phsubw", X86hsub, v8i16, VR128,
5100                                  memopv2i64, i128mem, SSE_PHADDSUBW>;
5101   defm PHSUBD    : SS3I_binop_rm<0x06, "phsubd", X86hsub, v4i32, VR128,
5102                                  memopv2i64, i128mem, SSE_PHADDSUBD>;
5103   defm PSIGNB    : SS3I_binop_rm<0x08, "psignb", X86psign, v16i8, VR128,
5104                                  memopv2i64, i128mem, SSE_PSIGN>;
5105   defm PSIGNW    : SS3I_binop_rm<0x09, "psignw", X86psign, v8i16, VR128,
5106                                  memopv2i64, i128mem, SSE_PSIGN>;
5107   defm PSIGND    : SS3I_binop_rm<0x0A, "psignd", X86psign, v4i32, VR128,
5108                                  memopv2i64, i128mem, SSE_PSIGN>;
5109   defm PSHUFB    : SS3I_binop_rm<0x00, "pshufb", X86pshufb, v16i8, VR128,
5110                                  memopv2i64, i128mem, SSE_PSHUFB>;
5111   defm PHADDSW   : SS3I_binop_rm_int<0x03, "phaddsw",
5112                                      int_x86_ssse3_phadd_sw_128,
5113                                      SSE_PHADDSUBSW>;
5114   defm PHSUBSW   : SS3I_binop_rm_int<0x07, "phsubsw",
5115                                      int_x86_ssse3_phsub_sw_128,
5116                                      SSE_PHADDSUBSW>;
5117   defm PMADDUBSW : SS3I_binop_rm_int<0x04, "pmaddubsw",
5118                                      int_x86_ssse3_pmadd_ub_sw_128, SSE_PMADD>;
5119 }
5120 defm PMULHRSW    : SS3I_binop_rm_int<0x0B, "pmulhrsw",
5121                                      int_x86_ssse3_pmul_hr_sw_128,
5122                                      SSE_PMULHRSW>;
5123 }
5124
5125 //===---------------------------------------------------------------------===//
5126 // SSSE3 - Packed Align Instruction Patterns
5127 //===---------------------------------------------------------------------===//
5128
5129 multiclass ssse3_palign<string asm, bit Is2Addr = 1> {
5130   let neverHasSideEffects = 1 in {
5131   def R128rr : SS3AI<0x0F, MRMSrcReg, (outs VR128:$dst),
5132       (ins VR128:$src1, VR128:$src2, i8imm:$src3),
5133       !if(Is2Addr,
5134         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5135         !strconcat(asm,
5136                   "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5137       [], IIC_SSE_PALIGNR>, OpSize;
5138   let mayLoad = 1 in
5139   def R128rm : SS3AI<0x0F, MRMSrcMem, (outs VR128:$dst),
5140       (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
5141       !if(Is2Addr,
5142         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5143         !strconcat(asm,
5144                   "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5145       [], IIC_SSE_PALIGNR>, OpSize;
5146   }
5147 }
5148
5149 multiclass ssse3_palign_y<string asm, bit Is2Addr = 1> {
5150   let neverHasSideEffects = 1 in {
5151   def R256rr : SS3AI<0x0F, MRMSrcReg, (outs VR256:$dst),
5152       (ins VR256:$src1, VR256:$src2, i8imm:$src3),
5153       !strconcat(asm,
5154                  "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
5155       []>, OpSize;
5156   let mayLoad = 1 in
5157   def R256rm : SS3AI<0x0F, MRMSrcMem, (outs VR256:$dst),
5158       (ins VR256:$src1, i256mem:$src2, i8imm:$src3),
5159       !strconcat(asm,
5160                  "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
5161       []>, OpSize;
5162   }
5163 }
5164
5165 let Predicates = [HasAVX] in
5166   defm VPALIGN : ssse3_palign<"vpalignr", 0>, VEX_4V;
5167 let Predicates = [HasAVX2] in
5168   defm VPALIGN : ssse3_palign_y<"vpalignr", 0>, VEX_4V, VEX_L;
5169 let Constraints = "$src1 = $dst", Predicates = [UseSSSE3] in
5170   defm PALIGN : ssse3_palign<"palignr">;
5171
5172 let Predicates = [HasAVX2] in {
5173 def : Pat<(v8i32 (X86PAlign VR256:$src1, VR256:$src2, (i8 imm:$imm))),
5174           (VPALIGNR256rr VR256:$src2, VR256:$src1, imm:$imm)>;
5175 def : Pat<(v8f32 (X86PAlign VR256:$src1, VR256:$src2, (i8 imm:$imm))),
5176           (VPALIGNR256rr VR256:$src2, VR256:$src1, imm:$imm)>;
5177 def : Pat<(v16i16 (X86PAlign VR256:$src1, VR256:$src2, (i8 imm:$imm))),
5178           (VPALIGNR256rr VR256:$src2, VR256:$src1, imm:$imm)>;
5179 def : Pat<(v32i8 (X86PAlign VR256:$src1, VR256:$src2, (i8 imm:$imm))),
5180           (VPALIGNR256rr VR256:$src2, VR256:$src1, imm:$imm)>;
5181 }
5182
5183 let Predicates = [HasAVX] in {
5184 def : Pat<(v4i32 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5185           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5186 def : Pat<(v4f32 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5187           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5188 def : Pat<(v8i16 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5189           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5190 def : Pat<(v16i8 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5191           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5192 }
5193
5194 let Predicates = [UseSSSE3] in {
5195 def : Pat<(v4i32 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5196           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5197 def : Pat<(v4f32 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5198           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5199 def : Pat<(v8i16 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5200           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5201 def : Pat<(v16i8 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5202           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5203 }
5204
5205 //===---------------------------------------------------------------------===//
5206 // SSSE3 - Thread synchronization
5207 //===---------------------------------------------------------------------===//
5208
5209 let usesCustomInserter = 1 in {
5210 def MONITOR : PseudoI<(outs), (ins i32mem:$src1, GR32:$src2, GR32:$src3),
5211                 [(int_x86_sse3_monitor addr:$src1, GR32:$src2, GR32:$src3)]>,
5212                 Requires<[HasSSE3]>;
5213 }
5214
5215 let Uses = [EAX, ECX, EDX] in
5216 def MONITORrrr : I<0x01, MRM_C8, (outs), (ins), "monitor", [], IIC_SSE_MONITOR>,
5217                  TB, Requires<[HasSSE3]>;
5218 let Uses = [ECX, EAX] in
5219 def MWAITrr   : I<0x01, MRM_C9, (outs), (ins), "mwait",
5220                 [(int_x86_sse3_mwait ECX, EAX)], IIC_SSE_MWAIT>,
5221                 TB, Requires<[HasSSE3]>;
5222
5223 def : InstAlias<"mwait %eax, %ecx", (MWAITrr)>, Requires<[In32BitMode]>;
5224 def : InstAlias<"mwait %rax, %rcx", (MWAITrr)>, Requires<[In64BitMode]>;
5225
5226 def : InstAlias<"monitor %eax, %ecx, %edx", (MONITORrrr)>,
5227       Requires<[In32BitMode]>;
5228 def : InstAlias<"monitor %rax, %rcx, %rdx", (MONITORrrr)>,
5229       Requires<[In64BitMode]>;
5230
5231 //===----------------------------------------------------------------------===//
5232 // SSE4.1 - Packed Move with Sign/Zero Extend
5233 //===----------------------------------------------------------------------===//
5234
5235 multiclass SS41I_binop_rm_int8<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
5236   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
5237                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5238                  [(set VR128:$dst, (IntId VR128:$src))]>, OpSize;
5239
5240   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
5241                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5242        [(set VR128:$dst,
5243          (IntId (bitconvert (v2i64 (scalar_to_vector (loadi64 addr:$src))))))]>,
5244        OpSize;
5245 }
5246
5247 multiclass SS41I_binop_rm_int16_y<bits<8> opc, string OpcodeStr,
5248                                  Intrinsic IntId> {
5249   def Yrr : SS48I<opc, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
5250                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5251                   [(set VR256:$dst, (IntId VR128:$src))]>, OpSize;
5252
5253   def Yrm : SS48I<opc, MRMSrcMem, (outs VR256:$dst), (ins i128mem:$src),
5254                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5255                   [(set VR256:$dst, (IntId (load addr:$src)))]>, OpSize;
5256 }
5257
5258 let Predicates = [HasAVX] in {
5259 defm VPMOVSXBW : SS41I_binop_rm_int8<0x20, "vpmovsxbw", int_x86_sse41_pmovsxbw>,
5260                                      VEX;
5261 defm VPMOVSXWD : SS41I_binop_rm_int8<0x23, "vpmovsxwd", int_x86_sse41_pmovsxwd>,
5262                                      VEX;
5263 defm VPMOVSXDQ : SS41I_binop_rm_int8<0x25, "vpmovsxdq", int_x86_sse41_pmovsxdq>,
5264                                      VEX;
5265 defm VPMOVZXBW : SS41I_binop_rm_int8<0x30, "vpmovzxbw", int_x86_sse41_pmovzxbw>,
5266                                      VEX;
5267 defm VPMOVZXWD : SS41I_binop_rm_int8<0x33, "vpmovzxwd", int_x86_sse41_pmovzxwd>,
5268                                      VEX;
5269 defm VPMOVZXDQ : SS41I_binop_rm_int8<0x35, "vpmovzxdq", int_x86_sse41_pmovzxdq>,
5270                                      VEX;
5271 }
5272
5273 let Predicates = [HasAVX2] in {
5274 defm VPMOVSXBW : SS41I_binop_rm_int16_y<0x20, "vpmovsxbw",
5275                                         int_x86_avx2_pmovsxbw>, VEX, VEX_L;
5276 defm VPMOVSXWD : SS41I_binop_rm_int16_y<0x23, "vpmovsxwd",
5277                                         int_x86_avx2_pmovsxwd>, VEX, VEX_L;
5278 defm VPMOVSXDQ : SS41I_binop_rm_int16_y<0x25, "vpmovsxdq",
5279                                         int_x86_avx2_pmovsxdq>, VEX, VEX_L;
5280 defm VPMOVZXBW : SS41I_binop_rm_int16_y<0x30, "vpmovzxbw",
5281                                         int_x86_avx2_pmovzxbw>, VEX, VEX_L;
5282 defm VPMOVZXWD : SS41I_binop_rm_int16_y<0x33, "vpmovzxwd",
5283                                         int_x86_avx2_pmovzxwd>, VEX, VEX_L;
5284 defm VPMOVZXDQ : SS41I_binop_rm_int16_y<0x35, "vpmovzxdq",
5285                                         int_x86_avx2_pmovzxdq>, VEX, VEX_L;
5286 }
5287
5288 defm PMOVSXBW   : SS41I_binop_rm_int8<0x20, "pmovsxbw", int_x86_sse41_pmovsxbw>;
5289 defm PMOVSXWD   : SS41I_binop_rm_int8<0x23, "pmovsxwd", int_x86_sse41_pmovsxwd>;
5290 defm PMOVSXDQ   : SS41I_binop_rm_int8<0x25, "pmovsxdq", int_x86_sse41_pmovsxdq>;
5291 defm PMOVZXBW   : SS41I_binop_rm_int8<0x30, "pmovzxbw", int_x86_sse41_pmovzxbw>;
5292 defm PMOVZXWD   : SS41I_binop_rm_int8<0x33, "pmovzxwd", int_x86_sse41_pmovzxwd>;
5293 defm PMOVZXDQ   : SS41I_binop_rm_int8<0x35, "pmovzxdq", int_x86_sse41_pmovzxdq>;
5294
5295 let Predicates = [HasAVX] in {
5296   // Common patterns involving scalar load.
5297   def : Pat<(int_x86_sse41_pmovsxbw (vzmovl_v2i64 addr:$src)),
5298             (VPMOVSXBWrm addr:$src)>;
5299   def : Pat<(int_x86_sse41_pmovsxbw (vzload_v2i64 addr:$src)),
5300             (VPMOVSXBWrm addr:$src)>;
5301   def : Pat<(int_x86_sse41_pmovsxbw (bc_v16i8 (loadv2i64 addr:$src))),
5302             (VPMOVSXBWrm addr:$src)>;
5303
5304   def : Pat<(int_x86_sse41_pmovsxwd (vzmovl_v2i64 addr:$src)),
5305             (VPMOVSXWDrm addr:$src)>;
5306   def : Pat<(int_x86_sse41_pmovsxwd (vzload_v2i64 addr:$src)),
5307             (VPMOVSXWDrm addr:$src)>;
5308   def : Pat<(int_x86_sse41_pmovsxwd (bc_v8i16 (loadv2i64 addr:$src))),
5309             (VPMOVSXWDrm addr:$src)>;
5310
5311   def : Pat<(int_x86_sse41_pmovsxdq (vzmovl_v2i64 addr:$src)),
5312             (VPMOVSXDQrm addr:$src)>;
5313   def : Pat<(int_x86_sse41_pmovsxdq (vzload_v2i64 addr:$src)),
5314             (VPMOVSXDQrm addr:$src)>;
5315   def : Pat<(int_x86_sse41_pmovsxdq (bc_v4i32 (loadv2i64 addr:$src))),
5316             (VPMOVSXDQrm addr:$src)>;
5317
5318   def : Pat<(int_x86_sse41_pmovzxbw (vzmovl_v2i64 addr:$src)),
5319             (VPMOVZXBWrm addr:$src)>;
5320   def : Pat<(int_x86_sse41_pmovzxbw (vzload_v2i64 addr:$src)),
5321             (VPMOVZXBWrm addr:$src)>;
5322   def : Pat<(int_x86_sse41_pmovzxbw (bc_v16i8 (loadv2i64 addr:$src))),
5323             (VPMOVZXBWrm addr:$src)>;
5324
5325   def : Pat<(int_x86_sse41_pmovzxwd (vzmovl_v2i64 addr:$src)),
5326             (VPMOVZXWDrm addr:$src)>;
5327   def : Pat<(int_x86_sse41_pmovzxwd (vzload_v2i64 addr:$src)),
5328             (VPMOVZXWDrm addr:$src)>;
5329   def : Pat<(int_x86_sse41_pmovzxwd (bc_v8i16 (loadv2i64 addr:$src))),
5330             (VPMOVZXWDrm addr:$src)>;
5331
5332   def : Pat<(int_x86_sse41_pmovzxdq (vzmovl_v2i64 addr:$src)),
5333             (VPMOVZXDQrm addr:$src)>;
5334   def : Pat<(int_x86_sse41_pmovzxdq (vzload_v2i64 addr:$src)),
5335             (VPMOVZXDQrm addr:$src)>;
5336   def : Pat<(int_x86_sse41_pmovzxdq (bc_v4i32 (loadv2i64 addr:$src))),
5337             (VPMOVZXDQrm addr:$src)>;
5338 }
5339
5340 let Predicates = [UseSSE41] in {
5341   // Common patterns involving scalar load.
5342   def : Pat<(int_x86_sse41_pmovsxbw (vzmovl_v2i64 addr:$src)),
5343             (PMOVSXBWrm addr:$src)>;
5344   def : Pat<(int_x86_sse41_pmovsxbw (vzload_v2i64 addr:$src)),
5345             (PMOVSXBWrm addr:$src)>;
5346   def : Pat<(int_x86_sse41_pmovsxbw (bc_v16i8 (loadv2i64 addr:$src))),
5347             (PMOVSXBWrm addr:$src)>;
5348
5349   def : Pat<(int_x86_sse41_pmovsxwd (vzmovl_v2i64 addr:$src)),
5350             (PMOVSXWDrm addr:$src)>;
5351   def : Pat<(int_x86_sse41_pmovsxwd (vzload_v2i64 addr:$src)),
5352             (PMOVSXWDrm addr:$src)>;
5353   def : Pat<(int_x86_sse41_pmovsxwd (bc_v8i16 (loadv2i64 addr:$src))),
5354             (PMOVSXWDrm addr:$src)>;
5355
5356   def : Pat<(int_x86_sse41_pmovsxdq (vzmovl_v2i64 addr:$src)),
5357             (PMOVSXDQrm addr:$src)>;
5358   def : Pat<(int_x86_sse41_pmovsxdq (vzload_v2i64 addr:$src)),
5359             (PMOVSXDQrm addr:$src)>;
5360   def : Pat<(int_x86_sse41_pmovsxdq (bc_v4i32 (loadv2i64 addr:$src))),
5361             (PMOVSXDQrm addr:$src)>;
5362
5363   def : Pat<(int_x86_sse41_pmovzxbw (vzmovl_v2i64 addr:$src)),
5364             (PMOVZXBWrm addr:$src)>;
5365   def : Pat<(int_x86_sse41_pmovzxbw (vzload_v2i64 addr:$src)),
5366             (PMOVZXBWrm addr:$src)>;
5367   def : Pat<(int_x86_sse41_pmovzxbw (bc_v16i8 (loadv2i64 addr:$src))),
5368             (PMOVZXBWrm addr:$src)>;
5369
5370   def : Pat<(int_x86_sse41_pmovzxwd (vzmovl_v2i64 addr:$src)),
5371             (PMOVZXWDrm addr:$src)>;
5372   def : Pat<(int_x86_sse41_pmovzxwd (vzload_v2i64 addr:$src)),
5373             (PMOVZXWDrm addr:$src)>;
5374   def : Pat<(int_x86_sse41_pmovzxwd (bc_v8i16 (loadv2i64 addr:$src))),
5375             (PMOVZXWDrm addr:$src)>;
5376
5377   def : Pat<(int_x86_sse41_pmovzxdq (vzmovl_v2i64 addr:$src)),
5378             (PMOVZXDQrm addr:$src)>;
5379   def : Pat<(int_x86_sse41_pmovzxdq (vzload_v2i64 addr:$src)),
5380             (PMOVZXDQrm addr:$src)>;
5381   def : Pat<(int_x86_sse41_pmovzxdq (bc_v4i32 (loadv2i64 addr:$src))),
5382             (PMOVZXDQrm addr:$src)>;
5383 }
5384
5385 let Predicates = [HasAVX2] in {
5386   let AddedComplexity = 15 in {
5387     def : Pat<(v4i64 (X86vzmovly (v4i32 VR128:$src))),
5388               (VPMOVZXDQYrr VR128:$src)>;
5389     def : Pat<(v8i32 (X86vzmovly (v8i16 VR128:$src))),
5390               (VPMOVZXWDYrr VR128:$src)>;
5391   }
5392
5393   def : Pat<(v4i64 (X86vsmovl (v4i32 VR128:$src))), (VPMOVSXDQYrr VR128:$src)>;
5394   def : Pat<(v8i32 (X86vsmovl (v8i16 VR128:$src))), (VPMOVSXWDYrr VR128:$src)>;
5395 }
5396
5397 let Predicates = [HasAVX] in {
5398   def : Pat<(v2i64 (X86vsmovl (v4i32 VR128:$src))), (VPMOVSXDQrr VR128:$src)>;
5399   def : Pat<(v4i32 (X86vsmovl (v8i16 VR128:$src))), (VPMOVSXWDrr VR128:$src)>;
5400 }
5401
5402 let Predicates = [UseSSE41] in {
5403   def : Pat<(v2i64 (X86vsmovl (v4i32 VR128:$src))), (PMOVSXDQrr VR128:$src)>;
5404   def : Pat<(v4i32 (X86vsmovl (v8i16 VR128:$src))), (PMOVSXWDrr VR128:$src)>;
5405 }
5406
5407
5408 multiclass SS41I_binop_rm_int4<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
5409   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
5410                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5411                  [(set VR128:$dst, (IntId VR128:$src))]>, OpSize;
5412
5413   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
5414                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5415        [(set VR128:$dst,
5416          (IntId (bitconvert (v4i32 (scalar_to_vector (loadi32 addr:$src))))))]>,
5417           OpSize;
5418 }
5419
5420 multiclass SS41I_binop_rm_int8_y<bits<8> opc, string OpcodeStr,
5421                                  Intrinsic IntId> {
5422   def Yrr : SS48I<opc, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
5423                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5424                   [(set VR256:$dst, (IntId VR128:$src))]>, OpSize;
5425
5426   def Yrm : SS48I<opc, MRMSrcMem, (outs VR256:$dst), (ins i32mem:$src),
5427                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5428        [(set VR256:$dst,
5429          (IntId (bitconvert (v2i64 (scalar_to_vector (loadi64 addr:$src))))))]>,
5430           OpSize;
5431 }
5432
5433 let Predicates = [HasAVX] in {
5434 defm VPMOVSXBD : SS41I_binop_rm_int4<0x21, "vpmovsxbd", int_x86_sse41_pmovsxbd>,
5435                                      VEX;
5436 defm VPMOVSXWQ : SS41I_binop_rm_int4<0x24, "vpmovsxwq", int_x86_sse41_pmovsxwq>,
5437                                      VEX;
5438 defm VPMOVZXBD : SS41I_binop_rm_int4<0x31, "vpmovzxbd", int_x86_sse41_pmovzxbd>,
5439                                      VEX;
5440 defm VPMOVZXWQ : SS41I_binop_rm_int4<0x34, "vpmovzxwq", int_x86_sse41_pmovzxwq>,
5441                                      VEX;
5442 }
5443
5444 let Predicates = [HasAVX2] in {
5445 defm VPMOVSXBD : SS41I_binop_rm_int8_y<0x21, "vpmovsxbd",
5446                                        int_x86_avx2_pmovsxbd>, VEX, VEX_L;
5447 defm VPMOVSXWQ : SS41I_binop_rm_int8_y<0x24, "vpmovsxwq",
5448                                        int_x86_avx2_pmovsxwq>, VEX, VEX_L;
5449 defm VPMOVZXBD : SS41I_binop_rm_int8_y<0x31, "vpmovzxbd",
5450                                        int_x86_avx2_pmovzxbd>, VEX, VEX_L;
5451 defm VPMOVZXWQ : SS41I_binop_rm_int8_y<0x34, "vpmovzxwq",
5452                                        int_x86_avx2_pmovzxwq>, VEX, VEX_L;
5453 }
5454
5455 defm PMOVSXBD   : SS41I_binop_rm_int4<0x21, "pmovsxbd", int_x86_sse41_pmovsxbd>;
5456 defm PMOVSXWQ   : SS41I_binop_rm_int4<0x24, "pmovsxwq", int_x86_sse41_pmovsxwq>;
5457 defm PMOVZXBD   : SS41I_binop_rm_int4<0x31, "pmovzxbd", int_x86_sse41_pmovzxbd>;
5458 defm PMOVZXWQ   : SS41I_binop_rm_int4<0x34, "pmovzxwq", int_x86_sse41_pmovzxwq>;
5459
5460 let Predicates = [HasAVX] in {
5461   // Common patterns involving scalar load
5462   def : Pat<(int_x86_sse41_pmovsxbd (vzmovl_v4i32 addr:$src)),
5463             (VPMOVSXBDrm addr:$src)>;
5464   def : Pat<(int_x86_sse41_pmovsxwq (vzmovl_v4i32 addr:$src)),
5465             (VPMOVSXWQrm addr:$src)>;
5466
5467   def : Pat<(int_x86_sse41_pmovzxbd (vzmovl_v4i32 addr:$src)),
5468             (VPMOVZXBDrm addr:$src)>;
5469   def : Pat<(int_x86_sse41_pmovzxwq (vzmovl_v4i32 addr:$src)),
5470             (VPMOVZXWQrm addr:$src)>;
5471 }
5472
5473 let Predicates = [UseSSE41] in {
5474   // Common patterns involving scalar load
5475   def : Pat<(int_x86_sse41_pmovsxbd (vzmovl_v4i32 addr:$src)),
5476             (PMOVSXBDrm addr:$src)>;
5477   def : Pat<(int_x86_sse41_pmovsxwq (vzmovl_v4i32 addr:$src)),
5478             (PMOVSXWQrm addr:$src)>;
5479
5480   def : Pat<(int_x86_sse41_pmovzxbd (vzmovl_v4i32 addr:$src)),
5481             (PMOVZXBDrm addr:$src)>;
5482   def : Pat<(int_x86_sse41_pmovzxwq (vzmovl_v4i32 addr:$src)),
5483             (PMOVZXWQrm addr:$src)>;
5484 }
5485
5486 multiclass SS41I_binop_rm_int2<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
5487   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
5488                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5489                  [(set VR128:$dst, (IntId VR128:$src))]>, OpSize;
5490
5491   // Expecting a i16 load any extended to i32 value.
5492   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i16mem:$src),
5493                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5494                  [(set VR128:$dst, (IntId (bitconvert
5495                      (v4i32 (scalar_to_vector (loadi16_anyext addr:$src))))))]>,
5496                  OpSize;
5497 }
5498
5499 multiclass SS41I_binop_rm_int4_y<bits<8> opc, string OpcodeStr,
5500                                  Intrinsic IntId> {
5501   def Yrr : SS48I<opc, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
5502                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5503                  [(set VR256:$dst, (IntId VR128:$src))]>, OpSize;
5504
5505   // Expecting a i16 load any extended to i32 value.
5506   def Yrm : SS48I<opc, MRMSrcMem, (outs VR256:$dst), (ins i16mem:$src),
5507                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5508                   [(set VR256:$dst, (IntId (bitconvert
5509                       (v4i32 (scalar_to_vector (loadi32 addr:$src))))))]>,
5510                   OpSize;
5511 }
5512
5513 let Predicates = [HasAVX] in {
5514 defm VPMOVSXBQ : SS41I_binop_rm_int2<0x22, "vpmovsxbq", int_x86_sse41_pmovsxbq>,
5515                                      VEX;
5516 defm VPMOVZXBQ : SS41I_binop_rm_int2<0x32, "vpmovzxbq", int_x86_sse41_pmovzxbq>,
5517                                      VEX;
5518 }
5519 let Predicates = [HasAVX2] in {
5520 defm VPMOVSXBQ : SS41I_binop_rm_int4_y<0x22, "vpmovsxbq",
5521                                        int_x86_avx2_pmovsxbq>, VEX, VEX_L;
5522 defm VPMOVZXBQ : SS41I_binop_rm_int4_y<0x32, "vpmovzxbq",
5523                                        int_x86_avx2_pmovzxbq>, VEX, VEX_L;
5524 }
5525 defm PMOVSXBQ   : SS41I_binop_rm_int2<0x22, "pmovsxbq", int_x86_sse41_pmovsxbq>;
5526 defm PMOVZXBQ   : SS41I_binop_rm_int2<0x32, "pmovzxbq", int_x86_sse41_pmovzxbq>;
5527
5528 let Predicates = [HasAVX2] in {
5529   def : Pat<(v8i32 (X86vsmovl (v8i16 (bitconvert (v2i64 (load addr:$src)))))),
5530             (VPMOVSXWDYrm addr:$src)>;
5531   def : Pat<(v4i64 (X86vsmovl (v4i32 (bitconvert (v2i64 (load addr:$src)))))),
5532             (VPMOVSXDQYrm addr:$src)>;
5533
5534   def : Pat<(v8i32 (X86vsext (v16i8 (bitconvert (v2i64
5535                     (scalar_to_vector (loadi64 addr:$src))))))),
5536             (VPMOVSXBDYrm addr:$src)>;
5537   def : Pat<(v8i32 (X86vsext (v16i8 (bitconvert (v2f64
5538                     (scalar_to_vector (loadf64 addr:$src))))))),
5539             (VPMOVSXBDYrm addr:$src)>;
5540
5541   def : Pat<(v4i64 (X86vsext (v8i16 (bitconvert (v2i64
5542                     (scalar_to_vector (loadi64 addr:$src))))))),
5543             (VPMOVSXWQYrm addr:$src)>;
5544   def : Pat<(v4i64 (X86vsext (v8i16 (bitconvert (v2f64
5545                     (scalar_to_vector (loadf64 addr:$src))))))),
5546             (VPMOVSXWQYrm addr:$src)>;
5547
5548   def : Pat<(v4i64 (X86vsext (v16i8 (bitconvert (v4i32
5549                     (scalar_to_vector (loadi32 addr:$src))))))),
5550             (VPMOVSXBQYrm addr:$src)>;
5551 }
5552
5553 let Predicates = [HasAVX] in {
5554   // Common patterns involving scalar load
5555   def : Pat<(int_x86_sse41_pmovsxbq
5556               (bitconvert (v4i32 (X86vzmovl
5557                             (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
5558             (VPMOVSXBQrm addr:$src)>;
5559
5560   def : Pat<(int_x86_sse41_pmovzxbq
5561               (bitconvert (v4i32 (X86vzmovl
5562                             (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
5563             (VPMOVZXBQrm addr:$src)>;
5564 }
5565
5566 let Predicates = [UseSSE41] in {
5567   // Common patterns involving scalar load
5568   def : Pat<(int_x86_sse41_pmovsxbq
5569               (bitconvert (v4i32 (X86vzmovl
5570                             (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
5571             (PMOVSXBQrm addr:$src)>;
5572
5573   def : Pat<(int_x86_sse41_pmovzxbq
5574               (bitconvert (v4i32 (X86vzmovl
5575                             (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
5576             (PMOVZXBQrm addr:$src)>;
5577
5578   def : Pat<(v4i32 (X86vsext (v8i16 (bitconvert (v2i64
5579                     (scalar_to_vector (loadi64 addr:$src))))))),
5580             (PMOVSXWDrm addr:$src)>;
5581   def : Pat<(v4i32 (X86vsext (v8i16 (bitconvert (v2f64
5582                     (scalar_to_vector (loadf64 addr:$src))))))),
5583             (PMOVSXWDrm addr:$src)>;
5584   def : Pat<(v4i32 (X86vsext (v16i8 (bitconvert (v4i32
5585                     (scalar_to_vector (loadi32 addr:$src))))))),
5586             (PMOVSXBDrm addr:$src)>;
5587   def : Pat<(v2i64 (X86vsext (v8i16 (bitconvert (v4i32
5588                     (scalar_to_vector (loadi32 addr:$src))))))),
5589             (PMOVSXWQrm addr:$src)>;
5590   def : Pat<(v2i64 (X86vsext (v16i8 (bitconvert (v4i32
5591                     (scalar_to_vector (extloadi32i16 addr:$src))))))),
5592             (PMOVSXBQrm addr:$src)>;
5593   def : Pat<(v2i64 (X86vsext (v4i32 (bitconvert (v2i64
5594                     (scalar_to_vector (loadi64 addr:$src))))))),
5595             (PMOVSXDQrm addr:$src)>;
5596   def : Pat<(v2i64 (X86vsext (v4i32 (bitconvert (v2f64
5597                     (scalar_to_vector (loadf64 addr:$src))))))),
5598             (PMOVSXDQrm addr:$src)>;
5599   def : Pat<(v8i16 (X86vsext (v16i8 (bitconvert (v2i64
5600                     (scalar_to_vector (loadi64 addr:$src))))))),
5601             (PMOVSXBWrm addr:$src)>;
5602   def : Pat<(v8i16 (X86vsext (v16i8 (bitconvert (v2f64
5603                     (scalar_to_vector (loadf64 addr:$src))))))),
5604             (PMOVSXBWrm addr:$src)>;
5605 }
5606
5607 let Predicates = [HasAVX2] in {
5608   def : Pat<(v16i16 (X86vzext (v16i8 VR128:$src))), (VPMOVZXBWYrr VR128:$src)>;
5609   def : Pat<(v8i32  (X86vzext (v16i8 VR128:$src))), (VPMOVZXBDYrr VR128:$src)>;
5610   def : Pat<(v4i64  (X86vzext (v16i8 VR128:$src))), (VPMOVZXBQYrr VR128:$src)>;
5611
5612   def : Pat<(v8i32  (X86vzext (v8i16 VR128:$src))), (VPMOVZXWDYrr VR128:$src)>;
5613   def : Pat<(v4i64  (X86vzext (v8i16 VR128:$src))), (VPMOVZXWQYrr VR128:$src)>;
5614
5615   def : Pat<(v4i64  (X86vzext (v4i32 VR128:$src))), (VPMOVZXDQYrr VR128:$src)>;
5616
5617   def : Pat<(v16i16 (X86vzext (v32i8 VR256:$src))),
5618             (VPMOVZXBWYrr (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
5619   def : Pat<(v8i32 (X86vzext (v32i8 VR256:$src))),
5620             (VPMOVZXBDYrr (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
5621   def : Pat<(v4i64 (X86vzext (v32i8 VR256:$src))),
5622             (VPMOVZXBQYrr (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
5623
5624   def : Pat<(v8i32 (X86vzext (v16i16 VR256:$src))),
5625             (VPMOVZXWDYrr (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
5626   def : Pat<(v4i64 (X86vzext (v16i16 VR256:$src))),
5627             (VPMOVZXWQYrr (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
5628
5629   def : Pat<(v4i64 (X86vzext (v8i32 VR256:$src))),
5630             (VPMOVZXDQYrr (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
5631 }
5632
5633 let Predicates = [HasAVX] in {
5634   def : Pat<(v8i16 (X86vzext (v16i8 VR128:$src))), (VPMOVZXBWrr VR128:$src)>;
5635   def : Pat<(v4i32 (X86vzext (v16i8 VR128:$src))), (VPMOVZXBDrr VR128:$src)>;
5636   def : Pat<(v2i64 (X86vzext (v16i8 VR128:$src))), (VPMOVZXBQrr VR128:$src)>;
5637
5638   def : Pat<(v4i32 (X86vzext (v8i16 VR128:$src))), (VPMOVZXWDrr VR128:$src)>;
5639   def : Pat<(v2i64 (X86vzext (v8i16 VR128:$src))), (VPMOVZXWQrr VR128:$src)>;
5640
5641   def : Pat<(v2i64 (X86vzext (v4i32 VR128:$src))), (VPMOVZXDQrr VR128:$src)>;
5642
5643   def : Pat<(v8i16 (X86vzext (v16i8 (bitconvert (v2i64 (scalar_to_vector (loadi64 addr:$src))))))),
5644             (VPMOVZXBWrm addr:$src)>;
5645   def : Pat<(v8i16 (X86vzext (v16i8 (bitconvert (v2f64 (scalar_to_vector (loadf64 addr:$src))))))),
5646             (VPMOVZXBWrm addr:$src)>;
5647   def : Pat<(v4i32 (X86vzext (v16i8 (bitconvert (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
5648             (VPMOVZXBDrm addr:$src)>;
5649   def : Pat<(v2i64 (X86vzext (v16i8 (bitconvert (v4i32 (scalar_to_vector (loadi16_anyext addr:$src))))))),
5650             (VPMOVZXBQrm addr:$src)>;
5651
5652   def : Pat<(v4i32 (X86vzext (v8i16 (bitconvert (v2i64 (scalar_to_vector (loadi64 addr:$src))))))),
5653             (VPMOVZXWDrm addr:$src)>;
5654   def : Pat<(v4i32 (X86vzext (v8i16 (bitconvert (v2f64 (scalar_to_vector (loadf64 addr:$src))))))),
5655             (VPMOVZXWDrm addr:$src)>;
5656   def : Pat<(v2i64 (X86vzext (v8i16 (bitconvert (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
5657             (VPMOVZXWQrm addr:$src)>;
5658
5659   def : Pat<(v2i64 (X86vzext (v4i32 (bitconvert (v2i64 (scalar_to_vector (loadi64 addr:$src))))))),
5660             (VPMOVZXDQrm addr:$src)>;
5661   def : Pat<(v2i64 (X86vzext (v4i32 (bitconvert (v2f64 (scalar_to_vector (loadf64 addr:$src))))))),
5662             (VPMOVZXDQrm addr:$src)>;
5663   def : Pat<(v2i64 (X86vzext (v4i32 (bitconvert (v2i64 (X86vzload addr:$src)))))),
5664             (VPMOVZXDQrm addr:$src)>;
5665
5666   def : Pat<(v4i32 (X86vsext (v8i16 (bitconvert (v2i64
5667                     (scalar_to_vector (loadi64 addr:$src))))))),
5668             (VPMOVSXWDrm addr:$src)>;
5669   def : Pat<(v2i64 (X86vsext (v4i32 (bitconvert (v2i64
5670                     (scalar_to_vector (loadi64 addr:$src))))))),
5671             (VPMOVSXDQrm addr:$src)>;
5672   def : Pat<(v4i32 (X86vsext (v8i16 (bitconvert (v2f64
5673                     (scalar_to_vector (loadf64 addr:$src))))))),
5674             (VPMOVSXWDrm addr:$src)>;
5675   def : Pat<(v2i64 (X86vsext (v4i32 (bitconvert (v2f64
5676                     (scalar_to_vector (loadf64 addr:$src))))))),
5677             (VPMOVSXDQrm addr:$src)>;
5678   def : Pat<(v8i16 (X86vsext (v16i8 (bitconvert (v2i64
5679                     (scalar_to_vector (loadi64 addr:$src))))))),
5680             (VPMOVSXBWrm addr:$src)>;
5681   def : Pat<(v8i16 (X86vsext (v16i8 (bitconvert (v2f64
5682                     (scalar_to_vector (loadf64 addr:$src))))))),
5683             (VPMOVSXBWrm addr:$src)>;
5684
5685   def : Pat<(v4i32 (X86vsext (v16i8 (bitconvert (v4i32
5686                     (scalar_to_vector (loadi32 addr:$src))))))),
5687             (VPMOVSXBDrm addr:$src)>;
5688   def : Pat<(v2i64 (X86vsext (v8i16 (bitconvert (v4i32
5689                     (scalar_to_vector (loadi32 addr:$src))))))),
5690             (VPMOVSXWQrm addr:$src)>;
5691   def : Pat<(v2i64 (X86vsext (v16i8 (bitconvert (v4i32
5692                     (scalar_to_vector (extloadi32i16 addr:$src))))))),
5693             (VPMOVSXBQrm addr:$src)>;
5694 }
5695
5696 let Predicates = [UseSSE41] in {
5697   def : Pat<(v8i16 (X86vzext (v16i8 VR128:$src))), (PMOVZXBWrr VR128:$src)>;
5698   def : Pat<(v4i32 (X86vzext (v16i8 VR128:$src))), (PMOVZXBDrr VR128:$src)>;
5699   def : Pat<(v2i64 (X86vzext (v16i8 VR128:$src))), (PMOVZXBQrr VR128:$src)>;
5700
5701   def : Pat<(v4i32 (X86vzext (v8i16 VR128:$src))), (PMOVZXWDrr VR128:$src)>;
5702   def : Pat<(v2i64 (X86vzext (v8i16 VR128:$src))), (PMOVZXWQrr VR128:$src)>;
5703
5704   def : Pat<(v2i64 (X86vzext (v4i32 VR128:$src))), (PMOVZXDQrr VR128:$src)>;
5705
5706   def : Pat<(v8i16 (X86vzext (v16i8 (bitconvert (v2i64 (scalar_to_vector (loadi64 addr:$src))))))),
5707             (PMOVZXBWrm addr:$src)>;
5708   def : Pat<(v8i16 (X86vzext (v16i8 (bitconvert (v2f64 (scalar_to_vector (loadf64 addr:$src))))))),
5709             (PMOVZXBWrm addr:$src)>;
5710   def : Pat<(v4i32 (X86vzext (v16i8 (bitconvert (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
5711             (PMOVZXBDrm addr:$src)>;
5712   def : Pat<(v2i64 (X86vzext (v16i8 (bitconvert (v4i32 (scalar_to_vector (loadi16_anyext addr:$src))))))),
5713             (PMOVZXBQrm addr:$src)>;
5714
5715   def : Pat<(v4i32 (X86vzext (v8i16 (bitconvert (v2i64 (scalar_to_vector (loadi64 addr:$src))))))),
5716             (PMOVZXWDrm addr:$src)>;
5717   def : Pat<(v4i32 (X86vzext (v8i16 (bitconvert (v2f64 (scalar_to_vector (loadf64 addr:$src))))))),
5718             (PMOVZXWDrm addr:$src)>;
5719   def : Pat<(v2i64 (X86vzext (v8i16 (bitconvert (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
5720             (PMOVZXWQrm addr:$src)>;
5721
5722   def : Pat<(v2i64 (X86vzext (v4i32 (bitconvert (v2i64 (scalar_to_vector (loadi64 addr:$src))))))),
5723             (PMOVZXDQrm addr:$src)>;
5724   def : Pat<(v2i64 (X86vzext (v4i32 (bitconvert (v2f64 (scalar_to_vector (loadf64 addr:$src))))))),
5725             (PMOVZXDQrm addr:$src)>;
5726   def : Pat<(v2i64 (X86vzext (v4i32 (bitconvert (v2i64 (X86vzload addr:$src)))))),
5727             (PMOVZXDQrm addr:$src)>;
5728 }
5729
5730 //===----------------------------------------------------------------------===//
5731 // SSE4.1 - Extract Instructions
5732 //===----------------------------------------------------------------------===//
5733
5734 /// SS41I_binop_ext8 - SSE 4.1 extract 8 bits to 32 bit reg or 8 bit mem
5735 multiclass SS41I_extract8<bits<8> opc, string OpcodeStr> {
5736   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
5737                  (ins VR128:$src1, i32i8imm:$src2),
5738                  !strconcat(OpcodeStr,
5739                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5740                  [(set GR32:$dst, (X86pextrb (v16i8 VR128:$src1), imm:$src2))]>,
5741                  OpSize;
5742   let neverHasSideEffects = 1, mayStore = 1 in
5743   def mr : SS4AIi8<opc, MRMDestMem, (outs),
5744                  (ins i8mem:$dst, VR128:$src1, i32i8imm:$src2),
5745                  !strconcat(OpcodeStr,
5746                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5747                  []>, OpSize;
5748 // FIXME:
5749 // There's an AssertZext in the way of writing the store pattern
5750 // (store (i8 (trunc (X86pextrb (v16i8 VR128:$src1), imm:$src2))), addr:$dst)
5751 }
5752
5753 let Predicates = [HasAVX] in {
5754   defm VPEXTRB : SS41I_extract8<0x14, "vpextrb">, VEX;
5755   def  VPEXTRBrr64 : SS4AIi8<0x14, MRMDestReg, (outs GR64:$dst),
5756          (ins VR128:$src1, i32i8imm:$src2),
5757          "vpextrb\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>, OpSize, VEX;
5758 }
5759
5760 defm PEXTRB      : SS41I_extract8<0x14, "pextrb">;
5761
5762
5763 /// SS41I_extract16 - SSE 4.1 extract 16 bits to memory destination
5764 multiclass SS41I_extract16<bits<8> opc, string OpcodeStr> {
5765   let neverHasSideEffects = 1, mayStore = 1 in
5766   def mr : SS4AIi8<opc, MRMDestMem, (outs),
5767                  (ins i16mem:$dst, VR128:$src1, i32i8imm:$src2),
5768                  !strconcat(OpcodeStr,
5769                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5770                  []>, OpSize;
5771 // FIXME:
5772 // There's an AssertZext in the way of writing the store pattern
5773 // (store (i16 (trunc (X86pextrw (v16i8 VR128:$src1), imm:$src2))), addr:$dst)
5774 }
5775
5776 let Predicates = [HasAVX] in
5777   defm VPEXTRW : SS41I_extract16<0x15, "vpextrw">, VEX;
5778
5779 defm PEXTRW      : SS41I_extract16<0x15, "pextrw">;
5780
5781
5782 /// SS41I_extract32 - SSE 4.1 extract 32 bits to int reg or memory destination
5783 multiclass SS41I_extract32<bits<8> opc, string OpcodeStr> {
5784   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
5785                  (ins VR128:$src1, i32i8imm:$src2),
5786                  !strconcat(OpcodeStr,
5787                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5788                  [(set GR32:$dst,
5789                   (extractelt (v4i32 VR128:$src1), imm:$src2))]>, OpSize;
5790   def mr : SS4AIi8<opc, MRMDestMem, (outs),
5791                  (ins i32mem:$dst, VR128:$src1, i32i8imm:$src2),
5792                  !strconcat(OpcodeStr,
5793                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5794                  [(store (extractelt (v4i32 VR128:$src1), imm:$src2),
5795                           addr:$dst)]>, OpSize;
5796 }
5797
5798 let Predicates = [HasAVX] in
5799   defm VPEXTRD : SS41I_extract32<0x16, "vpextrd">, VEX;
5800
5801 defm PEXTRD      : SS41I_extract32<0x16, "pextrd">;
5802
5803 /// SS41I_extract32 - SSE 4.1 extract 32 bits to int reg or memory destination
5804 multiclass SS41I_extract64<bits<8> opc, string OpcodeStr> {
5805   def rr : SS4AIi8<opc, MRMDestReg, (outs GR64:$dst),
5806                  (ins VR128:$src1, i32i8imm:$src2),
5807                  !strconcat(OpcodeStr,
5808                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5809                  [(set GR64:$dst,
5810                   (extractelt (v2i64 VR128:$src1), imm:$src2))]>, OpSize, REX_W;
5811   def mr : SS4AIi8<opc, MRMDestMem, (outs),
5812                  (ins i64mem:$dst, VR128:$src1, i32i8imm:$src2),
5813                  !strconcat(OpcodeStr,
5814                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5815                  [(store (extractelt (v2i64 VR128:$src1), imm:$src2),
5816                           addr:$dst)]>, OpSize, REX_W;
5817 }
5818
5819 let Predicates = [HasAVX] in
5820   defm VPEXTRQ : SS41I_extract64<0x16, "vpextrq">, VEX, VEX_W;
5821
5822 defm PEXTRQ      : SS41I_extract64<0x16, "pextrq">;
5823
5824 /// SS41I_extractf32 - SSE 4.1 extract 32 bits fp value to int reg or memory
5825 /// destination
5826 multiclass SS41I_extractf32<bits<8> opc, string OpcodeStr> {
5827   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
5828                  (ins VR128:$src1, i32i8imm:$src2),
5829                  !strconcat(OpcodeStr,
5830                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5831                  [(set GR32:$dst,
5832                     (extractelt (bc_v4i32 (v4f32 VR128:$src1)), imm:$src2))]>,
5833            OpSize;
5834   def mr : SS4AIi8<opc, MRMDestMem, (outs),
5835                  (ins f32mem:$dst, VR128:$src1, i32i8imm:$src2),
5836                  !strconcat(OpcodeStr,
5837                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5838                  [(store (extractelt (bc_v4i32 (v4f32 VR128:$src1)), imm:$src2),
5839                           addr:$dst)]>, OpSize;
5840 }
5841
5842 let ExeDomain = SSEPackedSingle in {
5843   let Predicates = [HasAVX] in {
5844     defm VEXTRACTPS : SS41I_extractf32<0x17, "vextractps">, VEX;
5845     def VEXTRACTPSrr64 : SS4AIi8<0x17, MRMDestReg, (outs GR64:$dst),
5846                     (ins VR128:$src1, i32i8imm:$src2),
5847                     "vextractps \t{$src2, $src1, $dst|$dst, $src1, $src2}",
5848                     []>, OpSize, VEX;
5849   }
5850   defm EXTRACTPS   : SS41I_extractf32<0x17, "extractps">;
5851 }
5852
5853 // Also match an EXTRACTPS store when the store is done as f32 instead of i32.
5854 def : Pat<(store (f32 (bitconvert (extractelt (bc_v4i32 (v4f32 VR128:$src1)),
5855                                               imm:$src2))),
5856                  addr:$dst),
5857           (VEXTRACTPSmr addr:$dst, VR128:$src1, imm:$src2)>,
5858           Requires<[HasAVX]>;
5859 def : Pat<(store (f32 (bitconvert (extractelt (bc_v4i32 (v4f32 VR128:$src1)),
5860                                               imm:$src2))),
5861                  addr:$dst),
5862           (EXTRACTPSmr addr:$dst, VR128:$src1, imm:$src2)>,
5863           Requires<[UseSSE41]>;
5864
5865 //===----------------------------------------------------------------------===//
5866 // SSE4.1 - Insert Instructions
5867 //===----------------------------------------------------------------------===//
5868
5869 multiclass SS41I_insert8<bits<8> opc, string asm, bit Is2Addr = 1> {
5870   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
5871       (ins VR128:$src1, GR32:$src2, i32i8imm:$src3),
5872       !if(Is2Addr,
5873         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5874         !strconcat(asm,
5875                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5876       [(set VR128:$dst,
5877         (X86pinsrb VR128:$src1, GR32:$src2, imm:$src3))]>, OpSize;
5878   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
5879       (ins VR128:$src1, i8mem:$src2, i32i8imm:$src3),
5880       !if(Is2Addr,
5881         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5882         !strconcat(asm,
5883                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5884       [(set VR128:$dst,
5885         (X86pinsrb VR128:$src1, (extloadi8 addr:$src2),
5886                    imm:$src3))]>, OpSize;
5887 }
5888
5889 let Predicates = [HasAVX] in
5890   defm VPINSRB : SS41I_insert8<0x20, "vpinsrb", 0>, VEX_4V;
5891 let Constraints = "$src1 = $dst" in
5892   defm PINSRB  : SS41I_insert8<0x20, "pinsrb">;
5893
5894 multiclass SS41I_insert32<bits<8> opc, string asm, bit Is2Addr = 1> {
5895   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
5896       (ins VR128:$src1, GR32:$src2, i32i8imm:$src3),
5897       !if(Is2Addr,
5898         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5899         !strconcat(asm,
5900                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5901       [(set VR128:$dst,
5902         (v4i32 (insertelt VR128:$src1, GR32:$src2, imm:$src3)))]>,
5903       OpSize;
5904   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
5905       (ins VR128:$src1, i32mem:$src2, i32i8imm:$src3),
5906       !if(Is2Addr,
5907         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5908         !strconcat(asm,
5909                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5910       [(set VR128:$dst,
5911         (v4i32 (insertelt VR128:$src1, (loadi32 addr:$src2),
5912                           imm:$src3)))]>, OpSize;
5913 }
5914
5915 let Predicates = [HasAVX] in
5916   defm VPINSRD : SS41I_insert32<0x22, "vpinsrd", 0>, VEX_4V;
5917 let Constraints = "$src1 = $dst" in
5918   defm PINSRD : SS41I_insert32<0x22, "pinsrd">;
5919
5920 multiclass SS41I_insert64<bits<8> opc, string asm, bit Is2Addr = 1> {
5921   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
5922       (ins VR128:$src1, GR64:$src2, i32i8imm:$src3),
5923       !if(Is2Addr,
5924         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5925         !strconcat(asm,
5926                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5927       [(set VR128:$dst,
5928         (v2i64 (insertelt VR128:$src1, GR64:$src2, imm:$src3)))]>,
5929       OpSize;
5930   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
5931       (ins VR128:$src1, i64mem:$src2, i32i8imm:$src3),
5932       !if(Is2Addr,
5933         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5934         !strconcat(asm,
5935                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5936       [(set VR128:$dst,
5937         (v2i64 (insertelt VR128:$src1, (loadi64 addr:$src2),
5938                           imm:$src3)))]>, OpSize;
5939 }
5940
5941 let Predicates = [HasAVX] in
5942   defm VPINSRQ : SS41I_insert64<0x22, "vpinsrq", 0>, VEX_4V, VEX_W;
5943 let Constraints = "$src1 = $dst" in
5944   defm PINSRQ : SS41I_insert64<0x22, "pinsrq">, REX_W;
5945
5946 // insertps has a few different modes, there's the first two here below which
5947 // are optimized inserts that won't zero arbitrary elements in the destination
5948 // vector. The next one matches the intrinsic and could zero arbitrary elements
5949 // in the target vector.
5950 multiclass SS41I_insertf32<bits<8> opc, string asm, bit Is2Addr = 1> {
5951   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
5952       (ins VR128:$src1, VR128:$src2, u32u8imm:$src3),
5953       !if(Is2Addr,
5954         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5955         !strconcat(asm,
5956                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5957       [(set VR128:$dst,
5958         (X86insrtps VR128:$src1, VR128:$src2, imm:$src3))]>,
5959       OpSize;
5960   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
5961       (ins VR128:$src1, f32mem:$src2, u32u8imm:$src3),
5962       !if(Is2Addr,
5963         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5964         !strconcat(asm,
5965                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5966       [(set VR128:$dst,
5967         (X86insrtps VR128:$src1,
5968                    (v4f32 (scalar_to_vector (loadf32 addr:$src2))),
5969                     imm:$src3))]>, OpSize;
5970 }
5971
5972 let ExeDomain = SSEPackedSingle in {
5973   let Predicates = [HasAVX] in
5974     defm VINSERTPS : SS41I_insertf32<0x21, "vinsertps", 0>, VEX_4V;
5975   let Constraints = "$src1 = $dst" in
5976     defm INSERTPS : SS41I_insertf32<0x21, "insertps">;
5977 }
5978
5979 //===----------------------------------------------------------------------===//
5980 // SSE4.1 - Round Instructions
5981 //===----------------------------------------------------------------------===//
5982
5983 multiclass sse41_fp_unop_rm<bits<8> opcps, bits<8> opcpd, string OpcodeStr,
5984                             X86MemOperand x86memop, RegisterClass RC,
5985                             PatFrag mem_frag32, PatFrag mem_frag64,
5986                             Intrinsic V4F32Int, Intrinsic V2F64Int> {
5987 let ExeDomain = SSEPackedSingle in {
5988   // Intrinsic operation, reg.
5989   // Vector intrinsic operation, reg
5990   def PSr : SS4AIi8<opcps, MRMSrcReg,
5991                     (outs RC:$dst), (ins RC:$src1, i32i8imm:$src2),
5992                     !strconcat(OpcodeStr,
5993                     "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5994                     [(set RC:$dst, (V4F32Int RC:$src1, imm:$src2))]>,
5995                     OpSize;
5996
5997   // Vector intrinsic operation, mem
5998   def PSm : SS4AIi8<opcps, MRMSrcMem,
5999                     (outs RC:$dst), (ins x86memop:$src1, i32i8imm:$src2),
6000                     !strconcat(OpcodeStr,
6001                     "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6002                     [(set RC:$dst,
6003                           (V4F32Int (mem_frag32 addr:$src1),imm:$src2))]>,
6004                     OpSize;
6005 } // ExeDomain = SSEPackedSingle
6006
6007 let ExeDomain = SSEPackedDouble in {
6008   // Vector intrinsic operation, reg
6009   def PDr : SS4AIi8<opcpd, MRMSrcReg,
6010                     (outs RC:$dst), (ins RC:$src1, i32i8imm:$src2),
6011                     !strconcat(OpcodeStr,
6012                     "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6013                     [(set RC:$dst, (V2F64Int RC:$src1, imm:$src2))]>,
6014                     OpSize;
6015
6016   // Vector intrinsic operation, mem
6017   def PDm : SS4AIi8<opcpd, MRMSrcMem,
6018                     (outs RC:$dst), (ins x86memop:$src1, i32i8imm:$src2),
6019                     !strconcat(OpcodeStr,
6020                     "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6021                     [(set RC:$dst,
6022                           (V2F64Int (mem_frag64 addr:$src1),imm:$src2))]>,
6023                     OpSize;
6024 } // ExeDomain = SSEPackedDouble
6025 }
6026
6027 multiclass sse41_fp_binop_rm<bits<8> opcss, bits<8> opcsd,
6028                             string OpcodeStr,
6029                             Intrinsic F32Int,
6030                             Intrinsic F64Int, bit Is2Addr = 1> {
6031 let ExeDomain = GenericDomain in {
6032   // Operation, reg.
6033   let hasSideEffects = 0 in
6034   def SSr : SS4AIi8<opcss, MRMSrcReg,
6035       (outs FR32:$dst), (ins FR32:$src1, FR32:$src2, i32i8imm:$src3),
6036       !if(Is2Addr,
6037           !strconcat(OpcodeStr,
6038               "ss\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6039           !strconcat(OpcodeStr,
6040               "ss\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6041       []>, OpSize;
6042
6043   // Intrinsic operation, reg.
6044   def SSr_Int : SS4AIi8<opcss, MRMSrcReg,
6045         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
6046         !if(Is2Addr,
6047             !strconcat(OpcodeStr,
6048                 "ss\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6049             !strconcat(OpcodeStr,
6050                 "ss\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6051         [(set VR128:$dst, (F32Int VR128:$src1, VR128:$src2, imm:$src3))]>,
6052         OpSize;
6053
6054   // Intrinsic operation, mem.
6055   def SSm : SS4AIi8<opcss, MRMSrcMem,
6056         (outs VR128:$dst), (ins VR128:$src1, ssmem:$src2, i32i8imm:$src3),
6057         !if(Is2Addr,
6058             !strconcat(OpcodeStr,
6059                 "ss\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6060             !strconcat(OpcodeStr,
6061                 "ss\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6062         [(set VR128:$dst,
6063              (F32Int VR128:$src1, sse_load_f32:$src2, imm:$src3))]>,
6064         OpSize;
6065
6066   // Operation, reg.
6067   let hasSideEffects = 0 in
6068   def SDr : SS4AIi8<opcsd, MRMSrcReg,
6069         (outs FR64:$dst), (ins FR64:$src1, FR64:$src2, i32i8imm:$src3),
6070         !if(Is2Addr,
6071             !strconcat(OpcodeStr,
6072                 "sd\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6073             !strconcat(OpcodeStr,
6074                 "sd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6075         []>, OpSize;
6076
6077   // Intrinsic operation, reg.
6078   def SDr_Int : SS4AIi8<opcsd, MRMSrcReg,
6079         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
6080         !if(Is2Addr,
6081             !strconcat(OpcodeStr,
6082                 "sd\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6083             !strconcat(OpcodeStr,
6084                 "sd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6085         [(set VR128:$dst, (F64Int VR128:$src1, VR128:$src2, imm:$src3))]>,
6086         OpSize;
6087
6088   // Intrinsic operation, mem.
6089   def SDm : SS4AIi8<opcsd, MRMSrcMem,
6090         (outs VR128:$dst), (ins VR128:$src1, sdmem:$src2, i32i8imm:$src3),
6091         !if(Is2Addr,
6092             !strconcat(OpcodeStr,
6093                 "sd\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6094             !strconcat(OpcodeStr,
6095                 "sd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6096         [(set VR128:$dst,
6097               (F64Int VR128:$src1, sse_load_f64:$src2, imm:$src3))]>,
6098         OpSize;
6099 } // ExeDomain = GenericDomain
6100 }
6101
6102 // FP round - roundss, roundps, roundsd, roundpd
6103 let Predicates = [HasAVX] in {
6104   // Intrinsic form
6105   defm VROUND  : sse41_fp_unop_rm<0x08, 0x09, "vround", f128mem, VR128,
6106                                   memopv4f32, memopv2f64,
6107                                   int_x86_sse41_round_ps,
6108                                   int_x86_sse41_round_pd>, VEX;
6109   defm VROUNDY : sse41_fp_unop_rm<0x08, 0x09, "vround", f256mem, VR256,
6110                                   memopv8f32, memopv4f64,
6111                                   int_x86_avx_round_ps_256,
6112                                   int_x86_avx_round_pd_256>, VEX, VEX_L;
6113   defm VROUND  : sse41_fp_binop_rm<0x0A, 0x0B, "vround",
6114                                   int_x86_sse41_round_ss,
6115                                   int_x86_sse41_round_sd, 0>, VEX_4V, VEX_LIG;
6116
6117   def : Pat<(ffloor FR32:$src),
6118             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x1))>;
6119   def : Pat<(f64 (ffloor FR64:$src)),
6120             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x1))>;
6121   def : Pat<(f32 (fnearbyint FR32:$src)),
6122             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0xC))>;
6123   def : Pat<(f64 (fnearbyint FR64:$src)),
6124             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0xC))>;
6125   def : Pat<(f32 (fceil FR32:$src)),
6126             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x2))>;
6127   def : Pat<(f64 (fceil FR64:$src)),
6128             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x2))>;
6129   def : Pat<(f32 (frint FR32:$src)),
6130             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x4))>;
6131   def : Pat<(f64 (frint FR64:$src)),
6132             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x4))>;
6133   def : Pat<(f32 (ftrunc FR32:$src)),
6134             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x3))>;
6135   def : Pat<(f64 (ftrunc FR64:$src)),
6136             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x3))>;
6137
6138   def : Pat<(v4f32 (ffloor VR128:$src)),
6139             (VROUNDPSr VR128:$src, (i32 0x1))>;
6140   def : Pat<(v4f32 (fnearbyint VR128:$src)),
6141             (VROUNDPSr VR128:$src, (i32 0xC))>;
6142   def : Pat<(v4f32 (fceil VR128:$src)),
6143             (VROUNDPSr VR128:$src, (i32 0x2))>;
6144   def : Pat<(v4f32 (frint VR128:$src)),
6145             (VROUNDPSr VR128:$src, (i32 0x4))>;
6146   def : Pat<(v4f32 (ftrunc VR128:$src)),
6147             (VROUNDPSr VR128:$src, (i32 0x3))>;
6148
6149   def : Pat<(v2f64 (ffloor VR128:$src)),
6150             (VROUNDPDr VR128:$src, (i32 0x1))>;
6151   def : Pat<(v2f64 (fnearbyint VR128:$src)),
6152             (VROUNDPDr VR128:$src, (i32 0xC))>;
6153   def : Pat<(v2f64 (fceil VR128:$src)),
6154             (VROUNDPDr VR128:$src, (i32 0x2))>;
6155   def : Pat<(v2f64 (frint VR128:$src)),
6156             (VROUNDPDr VR128:$src, (i32 0x4))>;
6157   def : Pat<(v2f64 (ftrunc VR128:$src)),
6158             (VROUNDPDr VR128:$src, (i32 0x3))>;
6159
6160   def : Pat<(v8f32 (ffloor VR256:$src)),
6161             (VROUNDYPSr VR256:$src, (i32 0x1))>;
6162   def : Pat<(v8f32 (fnearbyint VR256:$src)),
6163             (VROUNDYPSr VR256:$src, (i32 0xC))>;
6164   def : Pat<(v8f32 (fceil VR256:$src)),
6165             (VROUNDYPSr VR256:$src, (i32 0x2))>;
6166   def : Pat<(v8f32 (frint VR256:$src)),
6167             (VROUNDYPSr VR256:$src, (i32 0x4))>;
6168   def : Pat<(v8f32 (ftrunc VR256:$src)),
6169             (VROUNDYPSr VR256:$src, (i32 0x3))>;
6170
6171   def : Pat<(v4f64 (ffloor VR256:$src)),
6172             (VROUNDYPDr VR256:$src, (i32 0x1))>;
6173   def : Pat<(v4f64 (fnearbyint VR256:$src)),
6174             (VROUNDYPDr VR256:$src, (i32 0xC))>;
6175   def : Pat<(v4f64 (fceil VR256:$src)),
6176             (VROUNDYPDr VR256:$src, (i32 0x2))>;
6177   def : Pat<(v4f64 (frint VR256:$src)),
6178             (VROUNDYPDr VR256:$src, (i32 0x4))>;
6179   def : Pat<(v4f64 (ftrunc VR256:$src)),
6180             (VROUNDYPDr VR256:$src, (i32 0x3))>;
6181 }
6182
6183 defm ROUND  : sse41_fp_unop_rm<0x08, 0x09, "round", f128mem, VR128,
6184                                memopv4f32, memopv2f64,
6185                                int_x86_sse41_round_ps, int_x86_sse41_round_pd>;
6186 let Constraints = "$src1 = $dst" in
6187 defm ROUND  : sse41_fp_binop_rm<0x0A, 0x0B, "round",
6188                                int_x86_sse41_round_ss, int_x86_sse41_round_sd>;
6189
6190 let Predicates = [UseSSE41] in {
6191   def : Pat<(ffloor FR32:$src),
6192             (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x1))>;
6193   def : Pat<(f64 (ffloor FR64:$src)),
6194             (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x1))>;
6195   def : Pat<(f32 (fnearbyint FR32:$src)),
6196             (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0xC))>;
6197   def : Pat<(f64 (fnearbyint FR64:$src)),
6198             (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0xC))>;
6199   def : Pat<(f32 (fceil FR32:$src)),
6200             (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x2))>;
6201   def : Pat<(f64 (fceil FR64:$src)),
6202             (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x2))>;
6203   def : Pat<(f32 (frint FR32:$src)),
6204             (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x4))>;
6205   def : Pat<(f64 (frint FR64:$src)),
6206             (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x4))>;
6207   def : Pat<(f32 (ftrunc FR32:$src)),
6208             (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x3))>;
6209   def : Pat<(f64 (ftrunc FR64:$src)),
6210             (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x3))>;
6211
6212   def : Pat<(v4f32 (ffloor VR128:$src)),
6213             (ROUNDPSr VR128:$src, (i32 0x1))>;
6214   def : Pat<(v4f32 (fnearbyint VR128:$src)),
6215             (ROUNDPSr VR128:$src, (i32 0xC))>;
6216   def : Pat<(v4f32 (fceil VR128:$src)),
6217             (ROUNDPSr VR128:$src, (i32 0x2))>;
6218   def : Pat<(v4f32 (frint VR128:$src)),
6219             (ROUNDPSr VR128:$src, (i32 0x4))>;
6220   def : Pat<(v4f32 (ftrunc VR128:$src)),
6221             (ROUNDPSr VR128:$src, (i32 0x3))>;
6222
6223   def : Pat<(v2f64 (ffloor VR128:$src)),
6224             (ROUNDPDr VR128:$src, (i32 0x1))>;
6225   def : Pat<(v2f64 (fnearbyint VR128:$src)),
6226             (ROUNDPDr VR128:$src, (i32 0xC))>;
6227   def : Pat<(v2f64 (fceil VR128:$src)),
6228             (ROUNDPDr VR128:$src, (i32 0x2))>;
6229   def : Pat<(v2f64 (frint VR128:$src)),
6230             (ROUNDPDr VR128:$src, (i32 0x4))>;
6231   def : Pat<(v2f64 (ftrunc VR128:$src)),
6232             (ROUNDPDr VR128:$src, (i32 0x3))>;
6233 }
6234
6235 //===----------------------------------------------------------------------===//
6236 // SSE4.1 - Packed Bit Test
6237 //===----------------------------------------------------------------------===//
6238
6239 // ptest instruction we'll lower to this in X86ISelLowering primarily from
6240 // the intel intrinsic that corresponds to this.
6241 let Defs = [EFLAGS], Predicates = [HasAVX] in {
6242 def VPTESTrr  : SS48I<0x17, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
6243                 "vptest\t{$src2, $src1|$src1, $src2}",
6244                 [(set EFLAGS, (X86ptest VR128:$src1, (v2i64 VR128:$src2)))]>,
6245                 OpSize, VEX;
6246 def VPTESTrm  : SS48I<0x17, MRMSrcMem, (outs), (ins VR128:$src1, f128mem:$src2),
6247                 "vptest\t{$src2, $src1|$src1, $src2}",
6248                 [(set EFLAGS,(X86ptest VR128:$src1, (memopv2i64 addr:$src2)))]>,
6249                 OpSize, VEX;
6250
6251 def VPTESTYrr : SS48I<0x17, MRMSrcReg, (outs), (ins VR256:$src1, VR256:$src2),
6252                 "vptest\t{$src2, $src1|$src1, $src2}",
6253                 [(set EFLAGS, (X86ptest VR256:$src1, (v4i64 VR256:$src2)))]>,
6254                 OpSize, VEX, VEX_L;
6255 def VPTESTYrm : SS48I<0x17, MRMSrcMem, (outs), (ins VR256:$src1, i256mem:$src2),
6256                 "vptest\t{$src2, $src1|$src1, $src2}",
6257                 [(set EFLAGS,(X86ptest VR256:$src1, (memopv4i64 addr:$src2)))]>,
6258                 OpSize, VEX, VEX_L;
6259 }
6260
6261 let Defs = [EFLAGS] in {
6262 def PTESTrr : SS48I<0x17, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
6263               "ptest\t{$src2, $src1|$src1, $src2}",
6264               [(set EFLAGS, (X86ptest VR128:$src1, (v2i64 VR128:$src2)))]>,
6265               OpSize;
6266 def PTESTrm : SS48I<0x17, MRMSrcMem, (outs), (ins VR128:$src1, f128mem:$src2),
6267               "ptest\t{$src2, $src1|$src1, $src2}",
6268               [(set EFLAGS, (X86ptest VR128:$src1, (memopv2i64 addr:$src2)))]>,
6269               OpSize;
6270 }
6271
6272 // The bit test instructions below are AVX only
6273 multiclass avx_bittest<bits<8> opc, string OpcodeStr, RegisterClass RC,
6274                        X86MemOperand x86memop, PatFrag mem_frag, ValueType vt> {
6275   def rr : SS48I<opc, MRMSrcReg, (outs), (ins RC:$src1, RC:$src2),
6276             !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
6277             [(set EFLAGS, (X86testp RC:$src1, (vt RC:$src2)))]>, OpSize, VEX;
6278   def rm : SS48I<opc, MRMSrcMem, (outs), (ins RC:$src1, x86memop:$src2),
6279             !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
6280             [(set EFLAGS, (X86testp RC:$src1, (mem_frag addr:$src2)))]>,
6281             OpSize, VEX;
6282 }
6283
6284 let Defs = [EFLAGS], Predicates = [HasAVX] in {
6285 let ExeDomain = SSEPackedSingle in {
6286 defm VTESTPS  : avx_bittest<0x0E, "vtestps", VR128, f128mem, memopv4f32, v4f32>;
6287 defm VTESTPSY : avx_bittest<0x0E, "vtestps", VR256, f256mem, memopv8f32, v8f32>,
6288                             VEX_L;
6289 }
6290 let ExeDomain = SSEPackedDouble in {
6291 defm VTESTPD  : avx_bittest<0x0F, "vtestpd", VR128, f128mem, memopv2f64, v2f64>;
6292 defm VTESTPDY : avx_bittest<0x0F, "vtestpd", VR256, f256mem, memopv4f64, v4f64>,
6293                             VEX_L;
6294 }
6295 }
6296
6297 //===----------------------------------------------------------------------===//
6298 // SSE4.1 - Misc Instructions
6299 //===----------------------------------------------------------------------===//
6300
6301 let Defs = [EFLAGS], Predicates = [HasPOPCNT] in {
6302   def POPCNT16rr : I<0xB8, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src),
6303                      "popcnt{w}\t{$src, $dst|$dst, $src}",
6304                      [(set GR16:$dst, (ctpop GR16:$src)), (implicit EFLAGS)]>,
6305                      OpSize, XS;
6306   def POPCNT16rm : I<0xB8, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
6307                      "popcnt{w}\t{$src, $dst|$dst, $src}",
6308                      [(set GR16:$dst, (ctpop (loadi16 addr:$src))),
6309                       (implicit EFLAGS)]>, OpSize, XS;
6310
6311   def POPCNT32rr : I<0xB8, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src),
6312                      "popcnt{l}\t{$src, $dst|$dst, $src}",
6313                      [(set GR32:$dst, (ctpop GR32:$src)), (implicit EFLAGS)]>,
6314                      XS;
6315   def POPCNT32rm : I<0xB8, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
6316                      "popcnt{l}\t{$src, $dst|$dst, $src}",
6317                      [(set GR32:$dst, (ctpop (loadi32 addr:$src))),
6318                       (implicit EFLAGS)]>, XS;
6319
6320   def POPCNT64rr : RI<0xB8, MRMSrcReg, (outs GR64:$dst), (ins GR64:$src),
6321                       "popcnt{q}\t{$src, $dst|$dst, $src}",
6322                       [(set GR64:$dst, (ctpop GR64:$src)), (implicit EFLAGS)]>,
6323                       XS;
6324   def POPCNT64rm : RI<0xB8, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
6325                       "popcnt{q}\t{$src, $dst|$dst, $src}",
6326                       [(set GR64:$dst, (ctpop (loadi64 addr:$src))),
6327                        (implicit EFLAGS)]>, XS;
6328 }
6329
6330
6331
6332 // SS41I_unop_rm_int_v16 - SSE 4.1 unary operator whose type is v8i16.
6333 multiclass SS41I_unop_rm_int_v16<bits<8> opc, string OpcodeStr,
6334                                  Intrinsic IntId128> {
6335   def rr128 : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
6336                     (ins VR128:$src),
6337                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
6338                     [(set VR128:$dst, (IntId128 VR128:$src))]>, OpSize;
6339   def rm128 : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
6340                      (ins i128mem:$src),
6341                      !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
6342                      [(set VR128:$dst,
6343                        (IntId128
6344                         (bitconvert (memopv2i64 addr:$src))))]>, OpSize;
6345 }
6346
6347 let Predicates = [HasAVX] in
6348 defm VPHMINPOSUW : SS41I_unop_rm_int_v16 <0x41, "vphminposuw",
6349                                          int_x86_sse41_phminposuw>, VEX;
6350 defm PHMINPOSUW : SS41I_unop_rm_int_v16 <0x41, "phminposuw",
6351                                          int_x86_sse41_phminposuw>;
6352
6353 /// SS41I_binop_rm_int - Simple SSE 4.1 binary operator
6354 multiclass SS41I_binop_rm_int<bits<8> opc, string OpcodeStr,
6355                               Intrinsic IntId128, bit Is2Addr = 1> {
6356   let isCommutable = 1 in
6357   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
6358        (ins VR128:$src1, VR128:$src2),
6359        !if(Is2Addr,
6360            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6361            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6362        [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>, OpSize;
6363   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
6364        (ins VR128:$src1, i128mem:$src2),
6365        !if(Is2Addr,
6366            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6367            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6368        [(set VR128:$dst,
6369          (IntId128 VR128:$src1,
6370           (bitconvert (memopv2i64 addr:$src2))))]>, OpSize;
6371 }
6372
6373 /// SS41I_binop_rm_int_y - Simple SSE 4.1 binary operator
6374 multiclass SS41I_binop_rm_int_y<bits<8> opc, string OpcodeStr,
6375                                 Intrinsic IntId256> {
6376   let isCommutable = 1 in
6377   def Yrr : SS48I<opc, MRMSrcReg, (outs VR256:$dst),
6378        (ins VR256:$src1, VR256:$src2),
6379        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6380        [(set VR256:$dst, (IntId256 VR256:$src1, VR256:$src2))]>, OpSize;
6381   def Yrm : SS48I<opc, MRMSrcMem, (outs VR256:$dst),
6382        (ins VR256:$src1, i256mem:$src2),
6383        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6384        [(set VR256:$dst,
6385          (IntId256 VR256:$src1,
6386           (bitconvert (memopv4i64 addr:$src2))))]>, OpSize;
6387 }
6388
6389
6390 /// SS48I_binop_rm - Simple SSE41 binary operator.
6391 multiclass SS48I_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
6392                           ValueType OpVT, RegisterClass RC, PatFrag memop_frag,
6393                           X86MemOperand x86memop, bit Is2Addr = 1> {
6394   let isCommutable = 1 in
6395   def rr : SS48I<opc, MRMSrcReg, (outs RC:$dst),
6396        (ins RC:$src1, RC:$src2),
6397        !if(Is2Addr,
6398            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6399            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6400        [(set RC:$dst, (OpVT (OpNode RC:$src1, RC:$src2)))]>, OpSize;
6401   def rm : SS48I<opc, MRMSrcMem, (outs RC:$dst),
6402        (ins RC:$src1, x86memop:$src2),
6403        !if(Is2Addr,
6404            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6405            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6406        [(set RC:$dst,
6407          (OpVT (OpNode RC:$src1,
6408           (bitconvert (memop_frag addr:$src2)))))]>, OpSize;
6409 }
6410
6411 let Predicates = [HasAVX] in {
6412   let isCommutable = 0 in
6413   defm VPACKUSDW : SS41I_binop_rm_int<0x2B, "vpackusdw", int_x86_sse41_packusdw,
6414                                                          0>, VEX_4V;
6415   defm VPMINSB   : SS48I_binop_rm<0x38, "vpminsb", X86smin, v16i8, VR128,
6416                                   memopv2i64, i128mem, 0>, VEX_4V;
6417   defm VPMINSD   : SS48I_binop_rm<0x39, "vpminsd", X86smin, v4i32, VR128,
6418                                   memopv2i64, i128mem, 0>, VEX_4V;
6419   defm VPMINUD   : SS48I_binop_rm<0x3B, "vpminud", X86umin, v4i32, VR128,
6420                                   memopv2i64, i128mem, 0>, VEX_4V;
6421   defm VPMINUW   : SS48I_binop_rm<0x3A, "vpminuw", X86umin, v8i16, VR128,
6422                                   memopv2i64, i128mem, 0>, VEX_4V;
6423   defm VPMAXSB   : SS48I_binop_rm<0x3C, "vpmaxsb", X86smax, v16i8, VR128,
6424                                   memopv2i64, i128mem, 0>, VEX_4V;
6425   defm VPMAXSD   : SS48I_binop_rm<0x3D, "vpmaxsd", X86smax, v4i32, VR128,
6426                                   memopv2i64, i128mem, 0>, VEX_4V;
6427   defm VPMAXUD   : SS48I_binop_rm<0x3F, "vpmaxud", X86umax, v4i32, VR128,
6428                                   memopv2i64, i128mem, 0>, VEX_4V;
6429   defm VPMAXUW   : SS48I_binop_rm<0x3E, "vpmaxuw", X86umax, v8i16, VR128,
6430                                   memopv2i64, i128mem, 0>, VEX_4V;
6431   defm VPMULDQ   : SS41I_binop_rm_int<0x28, "vpmuldq",   int_x86_sse41_pmuldq,
6432                                                          0>, VEX_4V;
6433 }
6434
6435 let Predicates = [HasAVX2] in {
6436   let isCommutable = 0 in
6437   defm VPACKUSDW : SS41I_binop_rm_int_y<0x2B, "vpackusdw",
6438                                         int_x86_avx2_packusdw>, VEX_4V, VEX_L;
6439   defm VPMINSBY  : SS48I_binop_rm<0x38, "vpminsb", X86smin, v32i8, VR256,
6440                                   memopv4i64, i256mem, 0>, VEX_4V, VEX_L;
6441   defm VPMINSDY  : SS48I_binop_rm<0x39, "vpminsd", X86smin, v8i32, VR256,
6442                                   memopv4i64, i256mem, 0>, VEX_4V, VEX_L;
6443   defm VPMINUDY  : SS48I_binop_rm<0x3B, "vpminud", X86umin, v8i32, VR256,
6444                                   memopv4i64, i256mem, 0>, VEX_4V, VEX_L;
6445   defm VPMINUWY  : SS48I_binop_rm<0x3A, "vpminuw", X86umin, v16i16, VR256,
6446                                   memopv4i64, i256mem, 0>, VEX_4V, VEX_L;
6447   defm VPMAXSBY  : SS48I_binop_rm<0x3C, "vpmaxsb", X86smax, v32i8, VR256,
6448                                   memopv4i64, i256mem, 0>, VEX_4V, VEX_L;
6449   defm VPMAXSDY  : SS48I_binop_rm<0x3D, "vpmaxsd", X86smax, v8i32, VR256,
6450                                   memopv4i64, i256mem, 0>, VEX_4V, VEX_L;
6451   defm VPMAXUDY  : SS48I_binop_rm<0x3F, "vpmaxud", X86umax, v8i32, VR256,
6452                                   memopv4i64, i256mem, 0>, VEX_4V, VEX_L;
6453   defm VPMAXUWY  : SS48I_binop_rm<0x3E, "vpmaxuw", X86umax, v16i16, VR256,
6454                                   memopv4i64, i256mem, 0>, VEX_4V, VEX_L;
6455   defm VPMULDQ   : SS41I_binop_rm_int_y<0x28, "vpmuldq",
6456                                         int_x86_avx2_pmul_dq>, VEX_4V, VEX_L;
6457 }
6458
6459 let Constraints = "$src1 = $dst" in {
6460   let isCommutable = 0 in
6461   defm PACKUSDW : SS41I_binop_rm_int<0x2B, "packusdw", int_x86_sse41_packusdw>;
6462   defm PMINSB   : SS48I_binop_rm<0x38, "pminsb", X86smin, v16i8, VR128,
6463                                  memopv2i64, i128mem>;
6464   defm PMINSD   : SS48I_binop_rm<0x39, "pminsd", X86smin, v4i32, VR128,
6465                                  memopv2i64, i128mem>;
6466   defm PMINUD   : SS48I_binop_rm<0x3B, "pminud", X86umin, v4i32, VR128,
6467                                  memopv2i64, i128mem>;
6468   defm PMINUW   : SS48I_binop_rm<0x3A, "pminuw", X86umin, v8i16, VR128,
6469                                  memopv2i64, i128mem>;
6470   defm PMAXSB   : SS48I_binop_rm<0x3C, "pmaxsb", X86smax, v16i8, VR128,
6471                                  memopv2i64, i128mem>;
6472   defm PMAXSD   : SS48I_binop_rm<0x3D, "pmaxsd", X86smax, v4i32, VR128,
6473                                  memopv2i64, i128mem>;
6474   defm PMAXUD   : SS48I_binop_rm<0x3F, "pmaxud", X86umax, v4i32, VR128,
6475                                  memopv2i64, i128mem>;
6476   defm PMAXUW   : SS48I_binop_rm<0x3E, "pmaxuw", X86umax, v8i16, VR128,
6477                                  memopv2i64, i128mem>;
6478   defm PMULDQ   : SS41I_binop_rm_int<0x28, "pmuldq",   int_x86_sse41_pmuldq>;
6479 }
6480
6481 let Predicates = [HasAVX] in {
6482   defm VPMULLD  : SS48I_binop_rm<0x40, "vpmulld", mul, v4i32, VR128,
6483                                 memopv2i64, i128mem, 0>, VEX_4V;
6484   defm VPCMPEQQ : SS48I_binop_rm<0x29, "vpcmpeqq", X86pcmpeq, v2i64, VR128,
6485                                  memopv2i64, i128mem, 0>, VEX_4V;
6486 }
6487 let Predicates = [HasAVX2] in {
6488   defm VPMULLDY  : SS48I_binop_rm<0x40, "vpmulld", mul, v8i32, VR256,
6489                                   memopv4i64, i256mem, 0>, VEX_4V, VEX_L;
6490   defm VPCMPEQQY : SS48I_binop_rm<0x29, "vpcmpeqq", X86pcmpeq, v4i64, VR256,
6491                                   memopv4i64, i256mem, 0>, VEX_4V, VEX_L;
6492 }
6493
6494 let Constraints = "$src1 = $dst" in {
6495   defm PMULLD  : SS48I_binop_rm<0x40, "pmulld", mul, v4i32, VR128,
6496                                 memopv2i64, i128mem>;
6497   defm PCMPEQQ : SS48I_binop_rm<0x29, "pcmpeqq", X86pcmpeq, v2i64, VR128,
6498                                 memopv2i64, i128mem>;
6499 }
6500
6501 /// SS41I_binop_rmi_int - SSE 4.1 binary operator with 8-bit immediate
6502 multiclass SS41I_binop_rmi_int<bits<8> opc, string OpcodeStr,
6503                  Intrinsic IntId, RegisterClass RC, PatFrag memop_frag,
6504                  X86MemOperand x86memop, bit Is2Addr = 1> {
6505   let isCommutable = 1 in
6506   def rri : SS4AIi8<opc, MRMSrcReg, (outs RC:$dst),
6507         (ins RC:$src1, RC:$src2, u32u8imm:$src3),
6508         !if(Is2Addr,
6509             !strconcat(OpcodeStr,
6510                 "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6511             !strconcat(OpcodeStr,
6512                 "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6513         [(set RC:$dst, (IntId RC:$src1, RC:$src2, imm:$src3))]>,
6514         OpSize;
6515   def rmi : SS4AIi8<opc, MRMSrcMem, (outs RC:$dst),
6516         (ins RC:$src1, x86memop:$src2, u32u8imm:$src3),
6517         !if(Is2Addr,
6518             !strconcat(OpcodeStr,
6519                 "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6520             !strconcat(OpcodeStr,
6521                 "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6522         [(set RC:$dst,
6523           (IntId RC:$src1,
6524            (bitconvert (memop_frag addr:$src2)), imm:$src3))]>,
6525         OpSize;
6526 }
6527
6528 let Predicates = [HasAVX] in {
6529   let isCommutable = 0 in {
6530     let ExeDomain = SSEPackedSingle in {
6531     defm VBLENDPS : SS41I_binop_rmi_int<0x0C, "vblendps", int_x86_sse41_blendps,
6532                                         VR128, memopv4f32, f128mem, 0>, VEX_4V;
6533     defm VBLENDPSY : SS41I_binop_rmi_int<0x0C, "vblendps",
6534                                     int_x86_avx_blend_ps_256, VR256, memopv8f32,
6535                                     f256mem, 0>, VEX_4V, VEX_L;
6536     }
6537     let ExeDomain = SSEPackedDouble in {
6538     defm VBLENDPD : SS41I_binop_rmi_int<0x0D, "vblendpd", int_x86_sse41_blendpd,
6539                                         VR128, memopv2f64, f128mem, 0>, VEX_4V;
6540     defm VBLENDPDY : SS41I_binop_rmi_int<0x0D, "vblendpd",
6541                                      int_x86_avx_blend_pd_256,VR256, memopv4f64,
6542                                      f256mem, 0>, VEX_4V, VEX_L;
6543     }
6544   defm VPBLENDW : SS41I_binop_rmi_int<0x0E, "vpblendw", int_x86_sse41_pblendw,
6545                                       VR128, memopv2i64, i128mem, 0>, VEX_4V;
6546   defm VMPSADBW : SS41I_binop_rmi_int<0x42, "vmpsadbw", int_x86_sse41_mpsadbw,
6547                                       VR128, memopv2i64, i128mem, 0>, VEX_4V;
6548   }
6549   let ExeDomain = SSEPackedSingle in
6550   defm VDPPS : SS41I_binop_rmi_int<0x40, "vdpps", int_x86_sse41_dpps,
6551                                    VR128, memopv4f32, f128mem, 0>, VEX_4V;
6552   let ExeDomain = SSEPackedDouble in
6553   defm VDPPD : SS41I_binop_rmi_int<0x41, "vdppd", int_x86_sse41_dppd,
6554                                    VR128, memopv2f64, f128mem, 0>, VEX_4V;
6555   let ExeDomain = SSEPackedSingle in
6556   defm VDPPSY : SS41I_binop_rmi_int<0x40, "vdpps", int_x86_avx_dp_ps_256,
6557                                   VR256, memopv8f32, i256mem, 0>, VEX_4V, VEX_L;
6558 }
6559
6560 let Predicates = [HasAVX2] in {
6561   let isCommutable = 0 in {
6562   defm VPBLENDWY : SS41I_binop_rmi_int<0x0E, "vpblendw", int_x86_avx2_pblendw,
6563                                   VR256, memopv4i64, i256mem, 0>, VEX_4V, VEX_L;
6564   defm VMPSADBWY : SS41I_binop_rmi_int<0x42, "vmpsadbw", int_x86_avx2_mpsadbw,
6565                                   VR256, memopv4i64, i256mem, 0>, VEX_4V, VEX_L;
6566   }
6567 }
6568
6569 let Constraints = "$src1 = $dst" in {
6570   let isCommutable = 0 in {
6571   let ExeDomain = SSEPackedSingle in
6572   defm BLENDPS : SS41I_binop_rmi_int<0x0C, "blendps", int_x86_sse41_blendps,
6573                                      VR128, memopv4f32, f128mem>;
6574   let ExeDomain = SSEPackedDouble in
6575   defm BLENDPD : SS41I_binop_rmi_int<0x0D, "blendpd", int_x86_sse41_blendpd,
6576                                      VR128, memopv2f64, f128mem>;
6577   defm PBLENDW : SS41I_binop_rmi_int<0x0E, "pblendw", int_x86_sse41_pblendw,
6578                                      VR128, memopv2i64, i128mem>;
6579   defm MPSADBW : SS41I_binop_rmi_int<0x42, "mpsadbw", int_x86_sse41_mpsadbw,
6580                                      VR128, memopv2i64, i128mem>;
6581   }
6582   let ExeDomain = SSEPackedSingle in
6583   defm DPPS : SS41I_binop_rmi_int<0x40, "dpps", int_x86_sse41_dpps,
6584                                   VR128, memopv4f32, f128mem>;
6585   let ExeDomain = SSEPackedDouble in
6586   defm DPPD : SS41I_binop_rmi_int<0x41, "dppd", int_x86_sse41_dppd,
6587                                   VR128, memopv2f64, f128mem>;
6588 }
6589
6590 /// SS41I_quaternary_int_avx - AVX SSE 4.1 with 4 operators
6591 multiclass SS41I_quaternary_int_avx<bits<8> opc, string OpcodeStr,
6592                                     RegisterClass RC, X86MemOperand x86memop,
6593                                     PatFrag mem_frag, Intrinsic IntId> {
6594   def rr : Ii8<opc, MRMSrcReg, (outs RC:$dst),
6595                   (ins RC:$src1, RC:$src2, RC:$src3),
6596                   !strconcat(OpcodeStr,
6597                     "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
6598                   [(set RC:$dst, (IntId RC:$src1, RC:$src2, RC:$src3))],
6599                   IIC_DEFAULT, SSEPackedInt>, OpSize, TA, VEX_4V, VEX_I8IMM;
6600
6601   def rm : Ii8<opc, MRMSrcMem, (outs RC:$dst),
6602                   (ins RC:$src1, x86memop:$src2, RC:$src3),
6603                   !strconcat(OpcodeStr,
6604                     "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
6605                   [(set RC:$dst,
6606                         (IntId RC:$src1, (bitconvert (mem_frag addr:$src2)),
6607                                RC:$src3))],
6608                   IIC_DEFAULT, SSEPackedInt>, OpSize, TA, VEX_4V, VEX_I8IMM;
6609 }
6610
6611 let Predicates = [HasAVX] in {
6612 let ExeDomain = SSEPackedDouble in {
6613 defm VBLENDVPD  : SS41I_quaternary_int_avx<0x4B, "vblendvpd", VR128, f128mem,
6614                                            memopv2f64, int_x86_sse41_blendvpd>;
6615 defm VBLENDVPDY : SS41I_quaternary_int_avx<0x4B, "vblendvpd", VR256, f256mem,
6616                                   memopv4f64, int_x86_avx_blendv_pd_256>, VEX_L;
6617 } // ExeDomain = SSEPackedDouble
6618 let ExeDomain = SSEPackedSingle in {
6619 defm VBLENDVPS  : SS41I_quaternary_int_avx<0x4A, "vblendvps", VR128, f128mem,
6620                                            memopv4f32, int_x86_sse41_blendvps>;
6621 defm VBLENDVPSY : SS41I_quaternary_int_avx<0x4A, "vblendvps", VR256, f256mem,
6622                                   memopv8f32, int_x86_avx_blendv_ps_256>, VEX_L;
6623 } // ExeDomain = SSEPackedSingle
6624 defm VPBLENDVB  : SS41I_quaternary_int_avx<0x4C, "vpblendvb", VR128, i128mem,
6625                                            memopv2i64, int_x86_sse41_pblendvb>;
6626 }
6627
6628 let Predicates = [HasAVX2] in {
6629 defm VPBLENDVBY : SS41I_quaternary_int_avx<0x4C, "vpblendvb", VR256, i256mem,
6630                                       memopv4i64, int_x86_avx2_pblendvb>, VEX_L;
6631 }
6632
6633 let Predicates = [HasAVX] in {
6634   def : Pat<(v16i8 (vselect (v16i8 VR128:$mask), (v16i8 VR128:$src1),
6635                             (v16i8 VR128:$src2))),
6636             (VPBLENDVBrr VR128:$src2, VR128:$src1, VR128:$mask)>;
6637   def : Pat<(v4i32 (vselect (v4i32 VR128:$mask), (v4i32 VR128:$src1),
6638                             (v4i32 VR128:$src2))),
6639             (VBLENDVPSrr VR128:$src2, VR128:$src1, VR128:$mask)>;
6640   def : Pat<(v4f32 (vselect (v4i32 VR128:$mask), (v4f32 VR128:$src1),
6641                             (v4f32 VR128:$src2))),
6642             (VBLENDVPSrr VR128:$src2, VR128:$src1, VR128:$mask)>;
6643   def : Pat<(v2i64 (vselect (v2i64 VR128:$mask), (v2i64 VR128:$src1),
6644                             (v2i64 VR128:$src2))),
6645             (VBLENDVPDrr VR128:$src2, VR128:$src1, VR128:$mask)>;
6646   def : Pat<(v2f64 (vselect (v2i64 VR128:$mask), (v2f64 VR128:$src1),
6647                             (v2f64 VR128:$src2))),
6648             (VBLENDVPDrr VR128:$src2, VR128:$src1, VR128:$mask)>;
6649   def : Pat<(v8i32 (vselect (v8i32 VR256:$mask), (v8i32 VR256:$src1),
6650                             (v8i32 VR256:$src2))),
6651             (VBLENDVPSYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
6652   def : Pat<(v8f32 (vselect (v8i32 VR256:$mask), (v8f32 VR256:$src1),
6653                             (v8f32 VR256:$src2))),
6654             (VBLENDVPSYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
6655   def : Pat<(v4i64 (vselect (v4i64 VR256:$mask), (v4i64 VR256:$src1),
6656                             (v4i64 VR256:$src2))),
6657             (VBLENDVPDYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
6658   def : Pat<(v4f64 (vselect (v4i64 VR256:$mask), (v4f64 VR256:$src1),
6659                             (v4f64 VR256:$src2))),
6660             (VBLENDVPDYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
6661
6662   def : Pat<(v8f32 (X86Blendi (v8f32 VR256:$src1), (v8f32 VR256:$src2),
6663                                (imm:$mask))),
6664             (VBLENDPSYrri VR256:$src1, VR256:$src2, imm:$mask)>;
6665   def : Pat<(v4f64 (X86Blendi (v4f64 VR256:$src1), (v4f64 VR256:$src2),
6666                                (imm:$mask))),
6667             (VBLENDPDYrri VR256:$src1, VR256:$src2, imm:$mask)>;
6668
6669   def : Pat<(v8i16 (X86Blendi (v8i16 VR128:$src1), (v8i16 VR128:$src2),
6670                                (imm:$mask))),
6671             (VPBLENDWrri VR128:$src1, VR128:$src2, imm:$mask)>;
6672   def : Pat<(v4f32 (X86Blendi (v4f32 VR128:$src1), (v4f32 VR128:$src2),
6673                                (imm:$mask))),
6674             (VBLENDPSrri VR128:$src1, VR128:$src2, imm:$mask)>;
6675   def : Pat<(v2f64 (X86Blendi (v2f64 VR128:$src1), (v2f64 VR128:$src2),
6676                                (imm:$mask))),
6677             (VBLENDPDrri VR128:$src1, VR128:$src2, imm:$mask)>;
6678 }
6679
6680 let Predicates = [HasAVX2] in {
6681   def : Pat<(v32i8 (vselect (v32i8 VR256:$mask), (v32i8 VR256:$src1),
6682                             (v32i8 VR256:$src2))),
6683             (VPBLENDVBYrr VR256:$src1, VR256:$src2, VR256:$mask)>;
6684   def : Pat<(v16i16 (X86Blendi (v16i16 VR256:$src1), (v16i16 VR256:$src2),
6685                                (imm:$mask))),
6686             (VPBLENDWYrri VR256:$src1, VR256:$src2, imm:$mask)>;
6687 }
6688
6689 /// SS41I_ternary_int - SSE 4.1 ternary operator
6690 let Uses = [XMM0], Constraints = "$src1 = $dst" in {
6691   multiclass SS41I_ternary_int<bits<8> opc, string OpcodeStr, PatFrag mem_frag,
6692                                X86MemOperand x86memop, Intrinsic IntId> {
6693     def rr0 : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
6694                     (ins VR128:$src1, VR128:$src2),
6695                     !strconcat(OpcodeStr,
6696                      "\t{$src2, $dst|$dst, $src2}"),
6697                     [(set VR128:$dst, (IntId VR128:$src1, VR128:$src2, XMM0))]>,
6698                     OpSize;
6699
6700     def rm0 : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
6701                     (ins VR128:$src1, x86memop:$src2),
6702                     !strconcat(OpcodeStr,
6703                      "\t{$src2, $dst|$dst, $src2}"),
6704                     [(set VR128:$dst,
6705                       (IntId VR128:$src1,
6706                        (bitconvert (mem_frag addr:$src2)), XMM0))]>, OpSize;
6707   }
6708 }
6709
6710 let ExeDomain = SSEPackedDouble in
6711 defm BLENDVPD : SS41I_ternary_int<0x15, "blendvpd", memopv2f64, f128mem,
6712                                   int_x86_sse41_blendvpd>;
6713 let ExeDomain = SSEPackedSingle in
6714 defm BLENDVPS : SS41I_ternary_int<0x14, "blendvps", memopv4f32, f128mem,
6715                                   int_x86_sse41_blendvps>;
6716 defm PBLENDVB : SS41I_ternary_int<0x10, "pblendvb", memopv2i64, i128mem,
6717                                   int_x86_sse41_pblendvb>;
6718
6719 // Aliases with the implicit xmm0 argument
6720 def : InstAlias<"blendvpd\t{%xmm0, $src2, $dst|$dst, $src2, %xmm0}",
6721                 (BLENDVPDrr0 VR128:$dst, VR128:$src2)>;
6722 def : InstAlias<"blendvpd\t{%xmm0, $src2, $dst|$dst, $src2, %xmm0}",
6723                 (BLENDVPDrm0 VR128:$dst, f128mem:$src2)>;
6724 def : InstAlias<"blendvps\t{%xmm0, $src2, $dst|$dst, $src2, %xmm0}",
6725                 (BLENDVPSrr0 VR128:$dst, VR128:$src2)>;
6726 def : InstAlias<"blendvps\t{%xmm0, $src2, $dst|$dst, $src2, %xmm0}",
6727                 (BLENDVPSrm0 VR128:$dst, f128mem:$src2)>;
6728 def : InstAlias<"pblendvb\t{%xmm0, $src2, $dst|$dst, $src2, %xmm0}",
6729                 (PBLENDVBrr0 VR128:$dst, VR128:$src2)>;
6730 def : InstAlias<"pblendvb\t{%xmm0, $src2, $dst|$dst, $src2, %xmm0}",
6731                 (PBLENDVBrm0 VR128:$dst, i128mem:$src2)>;
6732
6733 let Predicates = [UseSSE41] in {
6734   def : Pat<(v16i8 (vselect (v16i8 XMM0), (v16i8 VR128:$src1),
6735                             (v16i8 VR128:$src2))),
6736             (PBLENDVBrr0 VR128:$src2, VR128:$src1)>;
6737   def : Pat<(v4i32 (vselect (v4i32 XMM0), (v4i32 VR128:$src1),
6738                             (v4i32 VR128:$src2))),
6739             (BLENDVPSrr0 VR128:$src2, VR128:$src1)>;
6740   def : Pat<(v4f32 (vselect (v4i32 XMM0), (v4f32 VR128:$src1),
6741                             (v4f32 VR128:$src2))),
6742             (BLENDVPSrr0 VR128:$src2, VR128:$src1)>;
6743   def : Pat<(v2i64 (vselect (v2i64 XMM0), (v2i64 VR128:$src1),
6744                             (v2i64 VR128:$src2))),
6745             (BLENDVPDrr0 VR128:$src2, VR128:$src1)>;
6746   def : Pat<(v2f64 (vselect (v2i64 XMM0), (v2f64 VR128:$src1),
6747                             (v2f64 VR128:$src2))),
6748             (BLENDVPDrr0 VR128:$src2, VR128:$src1)>;
6749
6750   def : Pat<(v8i16 (X86Blendi (v8i16 VR128:$src1), (v8i16 VR128:$src2),
6751                                (imm:$mask))),
6752             (PBLENDWrri VR128:$src1, VR128:$src2, imm:$mask)>;
6753   def : Pat<(v4f32 (X86Blendi (v4f32 VR128:$src1), (v4f32 VR128:$src2),
6754                                (imm:$mask))),
6755             (BLENDPSrri VR128:$src1, VR128:$src2, imm:$mask)>;
6756   def : Pat<(v2f64 (X86Blendi (v2f64 VR128:$src1), (v2f64 VR128:$src2),
6757                                (imm:$mask))),
6758             (BLENDPDrri VR128:$src1, VR128:$src2, imm:$mask)>;
6759
6760 }
6761
6762 let Predicates = [HasAVX] in
6763 def VMOVNTDQArm : SS48I<0x2A, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
6764                        "vmovntdqa\t{$src, $dst|$dst, $src}",
6765                        [(set VR128:$dst, (int_x86_sse41_movntdqa addr:$src))]>,
6766                        OpSize, VEX;
6767 let Predicates = [HasAVX2] in
6768 def VMOVNTDQAYrm : SS48I<0x2A, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
6769                          "vmovntdqa\t{$src, $dst|$dst, $src}",
6770                          [(set VR256:$dst, (int_x86_avx2_movntdqa addr:$src))]>,
6771                          OpSize, VEX, VEX_L;
6772 def MOVNTDQArm : SS48I<0x2A, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
6773                        "movntdqa\t{$src, $dst|$dst, $src}",
6774                        [(set VR128:$dst, (int_x86_sse41_movntdqa addr:$src))]>,
6775                        OpSize;
6776
6777 //===----------------------------------------------------------------------===//
6778 // SSE4.2 - Compare Instructions
6779 //===----------------------------------------------------------------------===//
6780
6781 /// SS42I_binop_rm - Simple SSE 4.2 binary operator
6782 multiclass SS42I_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
6783                           ValueType OpVT, RegisterClass RC, PatFrag memop_frag,
6784                           X86MemOperand x86memop, bit Is2Addr = 1> {
6785   def rr : SS428I<opc, MRMSrcReg, (outs RC:$dst),
6786        (ins RC:$src1, RC:$src2),
6787        !if(Is2Addr,
6788            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6789            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6790        [(set RC:$dst, (OpVT (OpNode RC:$src1, RC:$src2)))]>,
6791        OpSize;
6792   def rm : SS428I<opc, MRMSrcMem, (outs RC:$dst),
6793        (ins RC:$src1, x86memop:$src2),
6794        !if(Is2Addr,
6795            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6796            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6797        [(set RC:$dst,
6798          (OpVT (OpNode RC:$src1, (memop_frag addr:$src2))))]>, OpSize;
6799 }
6800
6801 let Predicates = [HasAVX] in
6802   defm VPCMPGTQ : SS42I_binop_rm<0x37, "vpcmpgtq", X86pcmpgt, v2i64, VR128,
6803                                  memopv2i64, i128mem, 0>, VEX_4V;
6804
6805 let Predicates = [HasAVX2] in
6806   defm VPCMPGTQY : SS42I_binop_rm<0x37, "vpcmpgtq", X86pcmpgt, v4i64, VR256,
6807                                   memopv4i64, i256mem, 0>, VEX_4V, VEX_L;
6808
6809 let Constraints = "$src1 = $dst" in
6810   defm PCMPGTQ : SS42I_binop_rm<0x37, "pcmpgtq", X86pcmpgt, v2i64, VR128,
6811                                 memopv2i64, i128mem>;
6812
6813 //===----------------------------------------------------------------------===//
6814 // SSE4.2 - String/text Processing Instructions
6815 //===----------------------------------------------------------------------===//
6816
6817 // Packed Compare Implicit Length Strings, Return Mask
6818 multiclass pseudo_pcmpistrm<string asm> {
6819   def REG : PseudoI<(outs VR128:$dst),
6820                     (ins VR128:$src1, VR128:$src2, i8imm:$src3),
6821     [(set VR128:$dst, (int_x86_sse42_pcmpistrm128 VR128:$src1, VR128:$src2,
6822                                                   imm:$src3))]>;
6823   def MEM : PseudoI<(outs VR128:$dst),
6824                     (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
6825     [(set VR128:$dst, (int_x86_sse42_pcmpistrm128 VR128:$src1,
6826                        (bc_v16i8 (memopv2i64 addr:$src2)), imm:$src3))]>;
6827 }
6828
6829 let Defs = [EFLAGS], usesCustomInserter = 1 in {
6830   defm VPCMPISTRM128 : pseudo_pcmpistrm<"#VPCMPISTRM128">, Requires<[HasAVX]>;
6831   defm PCMPISTRM128 : pseudo_pcmpistrm<"#PCMPISTRM128">, Requires<[UseSSE42]>;
6832 }
6833
6834 multiclass pcmpistrm_SS42AI<string asm> {
6835   def rr : SS42AI<0x62, MRMSrcReg, (outs),
6836     (ins VR128:$src1, VR128:$src2, i8imm:$src3),
6837     !strconcat(asm, "\t{$src3, $src2, $src1|$src1, $src2, $src3}"),
6838     []>, OpSize;
6839   let mayLoad = 1 in
6840   def rm :SS42AI<0x62, MRMSrcMem, (outs),
6841     (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
6842     !strconcat(asm, "\t{$src3, $src2, $src1|$src1, $src2, $src3}"),
6843     []>, OpSize;
6844 }
6845
6846 let Defs = [XMM0, EFLAGS], neverHasSideEffects = 1 in {
6847   let Predicates = [HasAVX] in
6848   defm VPCMPISTRM128 : pcmpistrm_SS42AI<"vpcmpistrm">, VEX;
6849   defm PCMPISTRM128  : pcmpistrm_SS42AI<"pcmpistrm"> ;
6850 }
6851
6852 // Packed Compare Explicit Length Strings, Return Mask
6853 multiclass pseudo_pcmpestrm<string asm> {
6854   def REG : PseudoI<(outs VR128:$dst),
6855                     (ins VR128:$src1, VR128:$src3, i8imm:$src5),
6856     [(set VR128:$dst, (int_x86_sse42_pcmpestrm128
6857                        VR128:$src1, EAX, VR128:$src3, EDX, imm:$src5))]>;
6858   def MEM : PseudoI<(outs VR128:$dst),
6859                     (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
6860     [(set VR128:$dst, (int_x86_sse42_pcmpestrm128 VR128:$src1, EAX,
6861                        (bc_v16i8 (memopv2i64 addr:$src3)), EDX, imm:$src5))]>;
6862 }
6863
6864 let Defs = [EFLAGS], Uses = [EAX, EDX], usesCustomInserter = 1 in {
6865   defm VPCMPESTRM128 : pseudo_pcmpestrm<"#VPCMPESTRM128">, Requires<[HasAVX]>;
6866   defm PCMPESTRM128 : pseudo_pcmpestrm<"#PCMPESTRM128">, Requires<[UseSSE42]>;
6867 }
6868
6869 multiclass SS42AI_pcmpestrm<string asm> {
6870   def rr : SS42AI<0x60, MRMSrcReg, (outs),
6871     (ins VR128:$src1, VR128:$src3, i8imm:$src5),
6872     !strconcat(asm, "\t{$src5, $src3, $src1|$src1, $src3, $src5}"),
6873     []>, OpSize;
6874   let mayLoad = 1 in
6875   def rm : SS42AI<0x60, MRMSrcMem, (outs),
6876     (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
6877     !strconcat(asm, "\t{$src5, $src3, $src1|$src1, $src3, $src5}"),
6878     []>, OpSize;
6879 }
6880
6881 let Defs = [XMM0, EFLAGS], Uses = [EAX, EDX], neverHasSideEffects = 1 in {
6882   let Predicates = [HasAVX] in
6883   defm VPCMPESTRM128 : SS42AI_pcmpestrm<"vpcmpestrm">, VEX;
6884   defm PCMPESTRM128 :  SS42AI_pcmpestrm<"pcmpestrm">;
6885 }
6886
6887 // Packed Compare Implicit Length Strings, Return Index
6888 multiclass pseudo_pcmpistri<string asm> {
6889   def REG : PseudoI<(outs GR32:$dst),
6890                     (ins VR128:$src1, VR128:$src2, i8imm:$src3),
6891     [(set GR32:$dst, EFLAGS,
6892       (X86pcmpistri VR128:$src1, VR128:$src2, imm:$src3))]>;
6893   def MEM : PseudoI<(outs GR32:$dst),
6894                     (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
6895     [(set GR32:$dst, EFLAGS, (X86pcmpistri VR128:$src1,
6896                               (bc_v16i8 (memopv2i64 addr:$src2)), imm:$src3))]>;
6897 }
6898
6899 let Defs = [EFLAGS], usesCustomInserter = 1 in {
6900   defm VPCMPISTRI : pseudo_pcmpistri<"#VPCMPISTRI">, Requires<[HasAVX]>;
6901   defm PCMPISTRI  : pseudo_pcmpistri<"#PCMPISTRI">, Requires<[UseSSE42]>;
6902 }
6903
6904 multiclass SS42AI_pcmpistri<string asm> {
6905   def rr : SS42AI<0x63, MRMSrcReg, (outs),
6906     (ins VR128:$src1, VR128:$src2, i8imm:$src3),
6907     !strconcat(asm, "\t{$src3, $src2, $src1|$src1, $src2, $src3}"),
6908     []>, OpSize;
6909   let mayLoad = 1 in
6910   def rm : SS42AI<0x63, MRMSrcMem, (outs),
6911     (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
6912     !strconcat(asm, "\t{$src3, $src2, $src1|$src1, $src2, $src3}"),
6913     []>, OpSize;
6914 }
6915
6916 let Defs = [ECX, EFLAGS], neverHasSideEffects = 1 in {
6917   let Predicates = [HasAVX] in
6918   defm VPCMPISTRI : SS42AI_pcmpistri<"vpcmpistri">, VEX;
6919   defm PCMPISTRI  : SS42AI_pcmpistri<"pcmpistri">;
6920 }
6921
6922 // Packed Compare Explicit Length Strings, Return Index
6923 multiclass pseudo_pcmpestri<string asm> {
6924   def REG : PseudoI<(outs GR32:$dst),
6925                     (ins VR128:$src1, VR128:$src3, i8imm:$src5),
6926     [(set GR32:$dst, EFLAGS,
6927       (X86pcmpestri VR128:$src1, EAX, VR128:$src3, EDX, imm:$src5))]>;
6928   def MEM : PseudoI<(outs GR32:$dst),
6929                     (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
6930     [(set GR32:$dst, EFLAGS,
6931       (X86pcmpestri VR128:$src1, EAX, (bc_v16i8 (memopv2i64 addr:$src3)), EDX,
6932        imm:$src5))]>;
6933 }
6934
6935 let Defs = [EFLAGS], Uses = [EAX, EDX], usesCustomInserter = 1 in {
6936   defm VPCMPESTRI : pseudo_pcmpestri<"#VPCMPESTRI">, Requires<[HasAVX]>;
6937   defm PCMPESTRI  : pseudo_pcmpestri<"#PCMPESTRI">, Requires<[UseSSE42]>;
6938 }
6939
6940 multiclass SS42AI_pcmpestri<string asm> {
6941   def rr : SS42AI<0x61, MRMSrcReg, (outs),
6942     (ins VR128:$src1, VR128:$src3, i8imm:$src5),
6943     !strconcat(asm, "\t{$src5, $src3, $src1|$src1, $src3, $src5}"),
6944     []>, OpSize;
6945   let mayLoad = 1 in
6946   def rm : SS42AI<0x61, MRMSrcMem, (outs),
6947     (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
6948     !strconcat(asm, "\t{$src5, $src3, $src1|$src1, $src3, $src5}"),
6949     []>, OpSize;
6950 }
6951
6952 let Defs = [ECX, EFLAGS], Uses = [EAX, EDX], neverHasSideEffects = 1 in {
6953   let Predicates = [HasAVX] in
6954   defm VPCMPESTRI : SS42AI_pcmpestri<"vpcmpestri">, VEX;
6955   defm PCMPESTRI  : SS42AI_pcmpestri<"pcmpestri">;
6956 }
6957
6958 //===----------------------------------------------------------------------===//
6959 // SSE4.2 - CRC Instructions
6960 //===----------------------------------------------------------------------===//
6961
6962 // No CRC instructions have AVX equivalents
6963
6964 // crc intrinsic instruction
6965 // This set of instructions are only rm, the only difference is the size
6966 // of r and m.
6967 let Constraints = "$src1 = $dst" in {
6968   def CRC32r32m8  : SS42FI<0xF0, MRMSrcMem, (outs GR32:$dst),
6969                       (ins GR32:$src1, i8mem:$src2),
6970                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
6971                        [(set GR32:$dst,
6972                          (int_x86_sse42_crc32_32_8 GR32:$src1,
6973                          (load addr:$src2)))]>;
6974   def CRC32r32r8  : SS42FI<0xF0, MRMSrcReg, (outs GR32:$dst),
6975                       (ins GR32:$src1, GR8:$src2),
6976                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
6977                        [(set GR32:$dst,
6978                          (int_x86_sse42_crc32_32_8 GR32:$src1, GR8:$src2))]>;
6979   def CRC32r32m16  : SS42FI<0xF1, MRMSrcMem, (outs GR32:$dst),
6980                       (ins GR32:$src1, i16mem:$src2),
6981                       "crc32{w} \t{$src2, $src1|$src1, $src2}",
6982                        [(set GR32:$dst,
6983                          (int_x86_sse42_crc32_32_16 GR32:$src1,
6984                          (load addr:$src2)))]>,
6985                          OpSize;
6986   def CRC32r32r16  : SS42FI<0xF1, MRMSrcReg, (outs GR32:$dst),
6987                       (ins GR32:$src1, GR16:$src2),
6988                       "crc32{w} \t{$src2, $src1|$src1, $src2}",
6989                        [(set GR32:$dst,
6990                          (int_x86_sse42_crc32_32_16 GR32:$src1, GR16:$src2))]>,
6991                          OpSize;
6992   def CRC32r32m32  : SS42FI<0xF1, MRMSrcMem, (outs GR32:$dst),
6993                       (ins GR32:$src1, i32mem:$src2),
6994                       "crc32{l} \t{$src2, $src1|$src1, $src2}",
6995                        [(set GR32:$dst,
6996                          (int_x86_sse42_crc32_32_32 GR32:$src1,
6997                          (load addr:$src2)))]>;
6998   def CRC32r32r32  : SS42FI<0xF1, MRMSrcReg, (outs GR32:$dst),
6999                       (ins GR32:$src1, GR32:$src2),
7000                       "crc32{l} \t{$src2, $src1|$src1, $src2}",
7001                        [(set GR32:$dst,
7002                          (int_x86_sse42_crc32_32_32 GR32:$src1, GR32:$src2))]>;
7003   def CRC32r64m8  : SS42FI<0xF0, MRMSrcMem, (outs GR64:$dst),
7004                       (ins GR64:$src1, i8mem:$src2),
7005                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
7006                        [(set GR64:$dst,
7007                          (int_x86_sse42_crc32_64_8 GR64:$src1,
7008                          (load addr:$src2)))]>,
7009                          REX_W;
7010   def CRC32r64r8  : SS42FI<0xF0, MRMSrcReg, (outs GR64:$dst),
7011                       (ins GR64:$src1, GR8:$src2),
7012                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
7013                        [(set GR64:$dst,
7014                          (int_x86_sse42_crc32_64_8 GR64:$src1, GR8:$src2))]>,
7015                          REX_W;
7016   def CRC32r64m64  : SS42FI<0xF1, MRMSrcMem, (outs GR64:$dst),
7017                       (ins GR64:$src1, i64mem:$src2),
7018                       "crc32{q} \t{$src2, $src1|$src1, $src2}",
7019                        [(set GR64:$dst,
7020                          (int_x86_sse42_crc32_64_64 GR64:$src1,
7021                          (load addr:$src2)))]>,
7022                          REX_W;
7023   def CRC32r64r64  : SS42FI<0xF1, MRMSrcReg, (outs GR64:$dst),
7024                       (ins GR64:$src1, GR64:$src2),
7025                       "crc32{q} \t{$src2, $src1|$src1, $src2}",
7026                        [(set GR64:$dst,
7027                          (int_x86_sse42_crc32_64_64 GR64:$src1, GR64:$src2))]>,
7028                          REX_W;
7029 }
7030
7031 //===----------------------------------------------------------------------===//
7032 // AES-NI Instructions
7033 //===----------------------------------------------------------------------===//
7034
7035 multiclass AESI_binop_rm_int<bits<8> opc, string OpcodeStr,
7036                               Intrinsic IntId128, bit Is2Addr = 1> {
7037   def rr : AES8I<opc, MRMSrcReg, (outs VR128:$dst),
7038        (ins VR128:$src1, VR128:$src2),
7039        !if(Is2Addr,
7040            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
7041            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
7042        [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
7043        OpSize;
7044   def rm : AES8I<opc, MRMSrcMem, (outs VR128:$dst),
7045        (ins VR128:$src1, i128mem:$src2),
7046        !if(Is2Addr,
7047            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
7048            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
7049        [(set VR128:$dst,
7050          (IntId128 VR128:$src1, (memopv2i64 addr:$src2)))]>, OpSize;
7051 }
7052
7053 // Perform One Round of an AES Encryption/Decryption Flow
7054 let Predicates = [HasAVX, HasAES] in {
7055   defm VAESENC          : AESI_binop_rm_int<0xDC, "vaesenc",
7056                          int_x86_aesni_aesenc, 0>, VEX_4V;
7057   defm VAESENCLAST      : AESI_binop_rm_int<0xDD, "vaesenclast",
7058                          int_x86_aesni_aesenclast, 0>, VEX_4V;
7059   defm VAESDEC          : AESI_binop_rm_int<0xDE, "vaesdec",
7060                          int_x86_aesni_aesdec, 0>, VEX_4V;
7061   defm VAESDECLAST      : AESI_binop_rm_int<0xDF, "vaesdeclast",
7062                          int_x86_aesni_aesdeclast, 0>, VEX_4V;
7063 }
7064
7065 let Constraints = "$src1 = $dst" in {
7066   defm AESENC          : AESI_binop_rm_int<0xDC, "aesenc",
7067                          int_x86_aesni_aesenc>;
7068   defm AESENCLAST      : AESI_binop_rm_int<0xDD, "aesenclast",
7069                          int_x86_aesni_aesenclast>;
7070   defm AESDEC          : AESI_binop_rm_int<0xDE, "aesdec",
7071                          int_x86_aesni_aesdec>;
7072   defm AESDECLAST      : AESI_binop_rm_int<0xDF, "aesdeclast",
7073                          int_x86_aesni_aesdeclast>;
7074 }
7075
7076 // Perform the AES InvMixColumn Transformation
7077 let Predicates = [HasAVX, HasAES] in {
7078   def VAESIMCrr : AES8I<0xDB, MRMSrcReg, (outs VR128:$dst),
7079       (ins VR128:$src1),
7080       "vaesimc\t{$src1, $dst|$dst, $src1}",
7081       [(set VR128:$dst,
7082         (int_x86_aesni_aesimc VR128:$src1))]>,
7083       OpSize, VEX;
7084   def VAESIMCrm : AES8I<0xDB, MRMSrcMem, (outs VR128:$dst),
7085       (ins i128mem:$src1),
7086       "vaesimc\t{$src1, $dst|$dst, $src1}",
7087       [(set VR128:$dst, (int_x86_aesni_aesimc (memopv2i64 addr:$src1)))]>,
7088       OpSize, VEX;
7089 }
7090 def AESIMCrr : AES8I<0xDB, MRMSrcReg, (outs VR128:$dst),
7091   (ins VR128:$src1),
7092   "aesimc\t{$src1, $dst|$dst, $src1}",
7093   [(set VR128:$dst,
7094     (int_x86_aesni_aesimc VR128:$src1))]>,
7095   OpSize;
7096 def AESIMCrm : AES8I<0xDB, MRMSrcMem, (outs VR128:$dst),
7097   (ins i128mem:$src1),
7098   "aesimc\t{$src1, $dst|$dst, $src1}",
7099   [(set VR128:$dst, (int_x86_aesni_aesimc (memopv2i64 addr:$src1)))]>,
7100   OpSize;
7101
7102 // AES Round Key Generation Assist
7103 let Predicates = [HasAVX, HasAES] in {
7104   def VAESKEYGENASSIST128rr : AESAI<0xDF, MRMSrcReg, (outs VR128:$dst),
7105       (ins VR128:$src1, i8imm:$src2),
7106       "vaeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7107       [(set VR128:$dst,
7108         (int_x86_aesni_aeskeygenassist VR128:$src1, imm:$src2))]>,
7109       OpSize, VEX;
7110   def VAESKEYGENASSIST128rm : AESAI<0xDF, MRMSrcMem, (outs VR128:$dst),
7111       (ins i128mem:$src1, i8imm:$src2),
7112       "vaeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7113       [(set VR128:$dst,
7114         (int_x86_aesni_aeskeygenassist (memopv2i64 addr:$src1), imm:$src2))]>,
7115       OpSize, VEX;
7116 }
7117 def AESKEYGENASSIST128rr : AESAI<0xDF, MRMSrcReg, (outs VR128:$dst),
7118   (ins VR128:$src1, i8imm:$src2),
7119   "aeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7120   [(set VR128:$dst,
7121     (int_x86_aesni_aeskeygenassist VR128:$src1, imm:$src2))]>,
7122   OpSize;
7123 def AESKEYGENASSIST128rm : AESAI<0xDF, MRMSrcMem, (outs VR128:$dst),
7124   (ins i128mem:$src1, i8imm:$src2),
7125   "aeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7126   [(set VR128:$dst,
7127     (int_x86_aesni_aeskeygenassist (memopv2i64 addr:$src1), imm:$src2))]>,
7128   OpSize;
7129
7130 //===----------------------------------------------------------------------===//
7131 // PCLMUL Instructions
7132 //===----------------------------------------------------------------------===//
7133
7134 // AVX carry-less Multiplication instructions
7135 def VPCLMULQDQrr : AVXPCLMULIi8<0x44, MRMSrcReg, (outs VR128:$dst),
7136            (ins VR128:$src1, VR128:$src2, i8imm:$src3),
7137            "vpclmulqdq\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7138            [(set VR128:$dst,
7139              (int_x86_pclmulqdq VR128:$src1, VR128:$src2, imm:$src3))]>;
7140
7141 def VPCLMULQDQrm : AVXPCLMULIi8<0x44, MRMSrcMem, (outs VR128:$dst),
7142            (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
7143            "vpclmulqdq\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7144            [(set VR128:$dst, (int_x86_pclmulqdq VR128:$src1,
7145                               (memopv2i64 addr:$src2), imm:$src3))]>;
7146
7147 // Carry-less Multiplication instructions
7148 let Constraints = "$src1 = $dst" in {
7149 def PCLMULQDQrr : PCLMULIi8<0x44, MRMSrcReg, (outs VR128:$dst),
7150            (ins VR128:$src1, VR128:$src2, i8imm:$src3),
7151            "pclmulqdq\t{$src3, $src2, $dst|$dst, $src2, $src3}",
7152            [(set VR128:$dst,
7153              (int_x86_pclmulqdq VR128:$src1, VR128:$src2, imm:$src3))]>;
7154
7155 def PCLMULQDQrm : PCLMULIi8<0x44, MRMSrcMem, (outs VR128:$dst),
7156            (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
7157            "pclmulqdq\t{$src3, $src2, $dst|$dst, $src2, $src3}",
7158            [(set VR128:$dst, (int_x86_pclmulqdq VR128:$src1,
7159                               (memopv2i64 addr:$src2), imm:$src3))]>;
7160 } // Constraints = "$src1 = $dst"
7161
7162
7163 multiclass pclmul_alias<string asm, int immop> {
7164   def : InstAlias<!strconcat("pclmul", asm, "dq {$src, $dst|$dst, $src}"),
7165                   (PCLMULQDQrr VR128:$dst, VR128:$src, immop)>;
7166
7167   def : InstAlias<!strconcat("pclmul", asm, "dq {$src, $dst|$dst, $src}"),
7168                   (PCLMULQDQrm VR128:$dst, i128mem:$src, immop)>;
7169
7170   def : InstAlias<!strconcat("vpclmul", asm,
7171                              "dq {$src2, $src1, $dst|$dst, $src1, $src2}"),
7172                   (VPCLMULQDQrr VR128:$dst, VR128:$src1, VR128:$src2, immop)>;
7173
7174   def : InstAlias<!strconcat("vpclmul", asm,
7175                              "dq {$src2, $src1, $dst|$dst, $src1, $src2}"),
7176                   (VPCLMULQDQrm VR128:$dst, VR128:$src1, i128mem:$src2, immop)>;
7177 }
7178 defm : pclmul_alias<"hqhq", 0x11>;
7179 defm : pclmul_alias<"hqlq", 0x01>;
7180 defm : pclmul_alias<"lqhq", 0x10>;
7181 defm : pclmul_alias<"lqlq", 0x00>;
7182
7183 //===----------------------------------------------------------------------===//
7184 // SSE4A Instructions
7185 //===----------------------------------------------------------------------===//
7186
7187 let Predicates = [HasSSE4A] in {
7188
7189 let Constraints = "$src = $dst" in {
7190 def EXTRQI : Ii8<0x78, MRM0r, (outs VR128:$dst),
7191                  (ins VR128:$src, i8imm:$len, i8imm:$idx),
7192                  "extrq\t{$idx, $len, $src|$src, $len, $idx}",
7193                  [(set VR128:$dst, (int_x86_sse4a_extrqi VR128:$src, imm:$len,
7194                                     imm:$idx))]>, TB, OpSize;
7195 def EXTRQ  : I<0x79, MRMSrcReg, (outs VR128:$dst),
7196               (ins VR128:$src, VR128:$mask),
7197               "extrq\t{$mask, $src|$src, $mask}",
7198               [(set VR128:$dst, (int_x86_sse4a_extrq VR128:$src,
7199                                  VR128:$mask))]>, TB, OpSize;
7200
7201 def INSERTQI : Ii8<0x78, MRMSrcReg, (outs VR128:$dst),
7202                    (ins VR128:$src, VR128:$src2, i8imm:$len, i8imm:$idx),
7203                    "insertq\t{$idx, $len, $src2, $src|$src, $src2, $len, $idx}",
7204                    [(set VR128:$dst, (int_x86_sse4a_insertqi VR128:$src,
7205                                       VR128:$src2, imm:$len, imm:$idx))]>, XD;
7206 def INSERTQ  : I<0x79, MRMSrcReg, (outs VR128:$dst),
7207                  (ins VR128:$src, VR128:$mask),
7208                  "insertq\t{$mask, $src|$src, $mask}",
7209                  [(set VR128:$dst, (int_x86_sse4a_insertq VR128:$src,
7210                                     VR128:$mask))]>, XD;
7211 }
7212
7213 def MOVNTSS : I<0x2B, MRMDestMem, (outs), (ins f32mem:$dst, VR128:$src),
7214                 "movntss\t{$src, $dst|$dst, $src}",
7215                 [(int_x86_sse4a_movnt_ss addr:$dst, VR128:$src)]>, XS;
7216
7217 def MOVNTSD : I<0x2B, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
7218                 "movntsd\t{$src, $dst|$dst, $src}",
7219                 [(int_x86_sse4a_movnt_sd addr:$dst, VR128:$src)]>, XD;
7220 }
7221
7222 //===----------------------------------------------------------------------===//
7223 // AVX Instructions
7224 //===----------------------------------------------------------------------===//
7225
7226 //===----------------------------------------------------------------------===//
7227 // VBROADCAST - Load from memory and broadcast to all elements of the
7228 //              destination operand
7229 //
7230 class avx_broadcast<bits<8> opc, string OpcodeStr, RegisterClass RC,
7231                     X86MemOperand x86memop, Intrinsic Int> :
7232   AVX8I<opc, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
7233         !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7234         [(set RC:$dst, (Int addr:$src))]>, VEX;
7235
7236 // AVX2 adds register forms
7237 class avx2_broadcast_reg<bits<8> opc, string OpcodeStr, RegisterClass RC,
7238                          Intrinsic Int> :
7239   AVX28I<opc, MRMSrcReg, (outs RC:$dst), (ins VR128:$src),
7240          !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7241          [(set RC:$dst, (Int VR128:$src))]>, VEX;
7242
7243 let ExeDomain = SSEPackedSingle in {
7244   def VBROADCASTSSrm  : avx_broadcast<0x18, "vbroadcastss", VR128, f32mem,
7245                                       int_x86_avx_vbroadcast_ss>;
7246   def VBROADCASTSSYrm : avx_broadcast<0x18, "vbroadcastss", VR256, f32mem,
7247                                       int_x86_avx_vbroadcast_ss_256>, VEX_L;
7248 }
7249 let ExeDomain = SSEPackedDouble in
7250 def VBROADCASTSDYrm  : avx_broadcast<0x19, "vbroadcastsd", VR256, f64mem,
7251                                     int_x86_avx_vbroadcast_sd_256>, VEX_L;
7252 def VBROADCASTF128 : avx_broadcast<0x1A, "vbroadcastf128", VR256, f128mem,
7253                                    int_x86_avx_vbroadcastf128_pd_256>, VEX_L;
7254
7255 let ExeDomain = SSEPackedSingle in {
7256   def VBROADCASTSSrr  : avx2_broadcast_reg<0x18, "vbroadcastss", VR128,
7257                                            int_x86_avx2_vbroadcast_ss_ps>;
7258   def VBROADCASTSSYrr : avx2_broadcast_reg<0x18, "vbroadcastss", VR256,
7259                                       int_x86_avx2_vbroadcast_ss_ps_256>, VEX_L;
7260 }
7261 let ExeDomain = SSEPackedDouble in
7262 def VBROADCASTSDYrr  : avx2_broadcast_reg<0x19, "vbroadcastsd", VR256,
7263                                       int_x86_avx2_vbroadcast_sd_pd_256>, VEX_L;
7264
7265 let Predicates = [HasAVX2] in
7266 def VBROADCASTI128 : avx_broadcast<0x5A, "vbroadcasti128", VR256, i128mem,
7267                                    int_x86_avx2_vbroadcasti128>, VEX_L;
7268
7269 let Predicates = [HasAVX] in
7270 def : Pat<(int_x86_avx_vbroadcastf128_ps_256 addr:$src),
7271           (VBROADCASTF128 addr:$src)>;
7272
7273
7274 //===----------------------------------------------------------------------===//
7275 // VINSERTF128 - Insert packed floating-point values
7276 //
7277 let neverHasSideEffects = 1, ExeDomain = SSEPackedSingle in {
7278 def VINSERTF128rr : AVXAIi8<0x18, MRMSrcReg, (outs VR256:$dst),
7279           (ins VR256:$src1, VR128:$src2, i8imm:$src3),
7280           "vinsertf128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7281           []>, VEX_4V, VEX_L;
7282 let mayLoad = 1 in
7283 def VINSERTF128rm : AVXAIi8<0x18, MRMSrcMem, (outs VR256:$dst),
7284           (ins VR256:$src1, f128mem:$src2, i8imm:$src3),
7285           "vinsertf128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7286           []>, VEX_4V, VEX_L;
7287 }
7288
7289 let Predicates = [HasAVX] in {
7290 def : Pat<(vinsertf128_insert:$ins (v8f32 VR256:$src1), (v4f32 VR128:$src2),
7291                                    (iPTR imm)),
7292           (VINSERTF128rr VR256:$src1, VR128:$src2,
7293                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7294 def : Pat<(vinsertf128_insert:$ins (v4f64 VR256:$src1), (v2f64 VR128:$src2),
7295                                    (iPTR imm)),
7296           (VINSERTF128rr VR256:$src1, VR128:$src2,
7297                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7298
7299 def : Pat<(vinsertf128_insert:$ins (v8f32 VR256:$src1), (memopv4f32 addr:$src2),
7300                                    (iPTR imm)),
7301           (VINSERTF128rm VR256:$src1, addr:$src2,
7302                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7303 def : Pat<(vinsertf128_insert:$ins (v4f64 VR256:$src1), (memopv2f64 addr:$src2),
7304                                    (iPTR imm)),
7305           (VINSERTF128rm VR256:$src1, addr:$src2,
7306                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7307 }
7308
7309 let Predicates = [HasAVX1Only] in {
7310 def : Pat<(vinsertf128_insert:$ins (v4i64 VR256:$src1), (v2i64 VR128:$src2),
7311                                    (iPTR imm)),
7312           (VINSERTF128rr VR256:$src1, VR128:$src2,
7313                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7314 def : Pat<(vinsertf128_insert:$ins (v8i32 VR256:$src1), (v4i32 VR128:$src2),
7315                                    (iPTR imm)),
7316           (VINSERTF128rr VR256:$src1, VR128:$src2,
7317                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7318 def : Pat<(vinsertf128_insert:$ins (v32i8 VR256:$src1), (v16i8 VR128:$src2),
7319                                    (iPTR imm)),
7320           (VINSERTF128rr VR256:$src1, VR128:$src2,
7321                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7322 def : Pat<(vinsertf128_insert:$ins (v16i16 VR256:$src1), (v8i16 VR128:$src2),
7323                                    (iPTR imm)),
7324           (VINSERTF128rr VR256:$src1, VR128:$src2,
7325                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7326
7327 def : Pat<(vinsertf128_insert:$ins (v4i64 VR256:$src1), (memopv2i64 addr:$src2),
7328                                    (iPTR imm)),
7329           (VINSERTF128rm VR256:$src1, addr:$src2,
7330                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7331 def : Pat<(vinsertf128_insert:$ins (v8i32 VR256:$src1),
7332                                    (bc_v4i32 (memopv2i64 addr:$src2)),
7333                                    (iPTR imm)),
7334           (VINSERTF128rm VR256:$src1, addr:$src2,
7335                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7336 def : Pat<(vinsertf128_insert:$ins (v32i8 VR256:$src1),
7337                                    (bc_v16i8 (memopv2i64 addr:$src2)),
7338                                    (iPTR imm)),
7339           (VINSERTF128rm VR256:$src1, addr:$src2,
7340                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7341 def : Pat<(vinsertf128_insert:$ins (v16i16 VR256:$src1),
7342                                    (bc_v8i16 (memopv2i64 addr:$src2)),
7343                                    (iPTR imm)),
7344           (VINSERTF128rm VR256:$src1, addr:$src2,
7345                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7346 }
7347
7348 //===----------------------------------------------------------------------===//
7349 // VEXTRACTF128 - Extract packed floating-point values
7350 //
7351 let neverHasSideEffects = 1, ExeDomain = SSEPackedSingle in {
7352 def VEXTRACTF128rr : AVXAIi8<0x19, MRMDestReg, (outs VR128:$dst),
7353           (ins VR256:$src1, i8imm:$src2),
7354           "vextractf128\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7355           []>, VEX, VEX_L;
7356 let mayStore = 1 in
7357 def VEXTRACTF128mr : AVXAIi8<0x19, MRMDestMem, (outs),
7358           (ins f128mem:$dst, VR256:$src1, i8imm:$src2),
7359           "vextractf128\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7360           []>, VEX, VEX_L;
7361 }
7362
7363 // AVX1 patterns
7364 let Predicates = [HasAVX] in {
7365 def : Pat<(vextractf128_extract:$ext VR256:$src1, (iPTR imm)),
7366           (v4f32 (VEXTRACTF128rr
7367                     (v8f32 VR256:$src1),
7368                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7369 def : Pat<(vextractf128_extract:$ext VR256:$src1, (iPTR imm)),
7370           (v2f64 (VEXTRACTF128rr
7371                     (v4f64 VR256:$src1),
7372                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7373
7374 def : Pat<(alignedstore (v4f32 (vextractf128_extract:$ext (v8f32 VR256:$src1),
7375                                 (iPTR imm))), addr:$dst),
7376           (VEXTRACTF128mr addr:$dst, VR256:$src1,
7377            (EXTRACT_get_vextractf128_imm VR128:$ext))>;
7378 def : Pat<(alignedstore (v2f64 (vextractf128_extract:$ext (v4f64 VR256:$src1),
7379                                 (iPTR imm))), addr:$dst),
7380           (VEXTRACTF128mr addr:$dst, VR256:$src1,
7381            (EXTRACT_get_vextractf128_imm VR128:$ext))>;
7382 }
7383
7384 let Predicates = [HasAVX1Only] in {
7385 def : Pat<(vextractf128_extract:$ext VR256:$src1, (iPTR imm)),
7386           (v2i64 (VEXTRACTF128rr
7387                   (v4i64 VR256:$src1),
7388                   (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7389 def : Pat<(vextractf128_extract:$ext VR256:$src1, (iPTR imm)),
7390           (v4i32 (VEXTRACTF128rr
7391                   (v8i32 VR256:$src1),
7392                   (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7393 def : Pat<(vextractf128_extract:$ext VR256:$src1, (iPTR imm)),
7394           (v8i16 (VEXTRACTF128rr
7395                   (v16i16 VR256:$src1),
7396                   (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7397 def : Pat<(vextractf128_extract:$ext VR256:$src1, (iPTR imm)),
7398           (v16i8 (VEXTRACTF128rr
7399                   (v32i8 VR256:$src1),
7400                   (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7401
7402 def : Pat<(alignedstore (v2i64 (vextractf128_extract:$ext (v4i64 VR256:$src1),
7403                                 (iPTR imm))), addr:$dst),
7404           (VEXTRACTF128mr addr:$dst, VR256:$src1,
7405            (EXTRACT_get_vextractf128_imm VR128:$ext))>;
7406 def : Pat<(alignedstore (v4i32 (vextractf128_extract:$ext (v8i32 VR256:$src1),
7407                                 (iPTR imm))), addr:$dst),
7408           (VEXTRACTF128mr addr:$dst, VR256:$src1,
7409            (EXTRACT_get_vextractf128_imm VR128:$ext))>;
7410 def : Pat<(alignedstore (v8i16 (vextractf128_extract:$ext (v16i16 VR256:$src1),
7411                                 (iPTR imm))), addr:$dst),
7412           (VEXTRACTF128mr addr:$dst, VR256:$src1,
7413            (EXTRACT_get_vextractf128_imm VR128:$ext))>;
7414 def : Pat<(alignedstore (v16i8 (vextractf128_extract:$ext (v32i8 VR256:$src1),
7415                                 (iPTR imm))), addr:$dst),
7416           (VEXTRACTF128mr addr:$dst, VR256:$src1,
7417            (EXTRACT_get_vextractf128_imm VR128:$ext))>;
7418 }
7419
7420 //===----------------------------------------------------------------------===//
7421 // VMASKMOV - Conditional SIMD Packed Loads and Stores
7422 //
7423 multiclass avx_movmask_rm<bits<8> opc_rm, bits<8> opc_mr, string OpcodeStr,
7424                           Intrinsic IntLd, Intrinsic IntLd256,
7425                           Intrinsic IntSt, Intrinsic IntSt256> {
7426   def rm  : AVX8I<opc_rm, MRMSrcMem, (outs VR128:$dst),
7427              (ins VR128:$src1, f128mem:$src2),
7428              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7429              [(set VR128:$dst, (IntLd addr:$src2, VR128:$src1))]>,
7430              VEX_4V;
7431   def Yrm : AVX8I<opc_rm, MRMSrcMem, (outs VR256:$dst),
7432              (ins VR256:$src1, f256mem:$src2),
7433              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7434              [(set VR256:$dst, (IntLd256 addr:$src2, VR256:$src1))]>,
7435              VEX_4V, VEX_L;
7436   def mr  : AVX8I<opc_mr, MRMDestMem, (outs),
7437              (ins f128mem:$dst, VR128:$src1, VR128:$src2),
7438              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7439              [(IntSt addr:$dst, VR128:$src1, VR128:$src2)]>, VEX_4V;
7440   def Ymr : AVX8I<opc_mr, MRMDestMem, (outs),
7441              (ins f256mem:$dst, VR256:$src1, VR256:$src2),
7442              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7443              [(IntSt256 addr:$dst, VR256:$src1, VR256:$src2)]>, VEX_4V, VEX_L;
7444 }
7445
7446 let ExeDomain = SSEPackedSingle in
7447 defm VMASKMOVPS : avx_movmask_rm<0x2C, 0x2E, "vmaskmovps",
7448                                  int_x86_avx_maskload_ps,
7449                                  int_x86_avx_maskload_ps_256,
7450                                  int_x86_avx_maskstore_ps,
7451                                  int_x86_avx_maskstore_ps_256>;
7452 let ExeDomain = SSEPackedDouble in
7453 defm VMASKMOVPD : avx_movmask_rm<0x2D, 0x2F, "vmaskmovpd",
7454                                  int_x86_avx_maskload_pd,
7455                                  int_x86_avx_maskload_pd_256,
7456                                  int_x86_avx_maskstore_pd,
7457                                  int_x86_avx_maskstore_pd_256>;
7458
7459 //===----------------------------------------------------------------------===//
7460 // VPERMIL - Permute Single and Double Floating-Point Values
7461 //
7462 multiclass avx_permil<bits<8> opc_rm, bits<8> opc_rmi, string OpcodeStr,
7463                       RegisterClass RC, X86MemOperand x86memop_f,
7464                       X86MemOperand x86memop_i, PatFrag i_frag,
7465                       Intrinsic IntVar, ValueType vt> {
7466   def rr  : AVX8I<opc_rm, MRMSrcReg, (outs RC:$dst),
7467              (ins RC:$src1, RC:$src2),
7468              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7469              [(set RC:$dst, (IntVar RC:$src1, RC:$src2))]>, VEX_4V;
7470   def rm  : AVX8I<opc_rm, MRMSrcMem, (outs RC:$dst),
7471              (ins RC:$src1, x86memop_i:$src2),
7472              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7473              [(set RC:$dst, (IntVar RC:$src1,
7474                              (bitconvert (i_frag addr:$src2))))]>, VEX_4V;
7475
7476   def ri  : AVXAIi8<opc_rmi, MRMSrcReg, (outs RC:$dst),
7477              (ins RC:$src1, i8imm:$src2),
7478              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7479              [(set RC:$dst, (vt (X86VPermilp RC:$src1, (i8 imm:$src2))))]>, VEX;
7480   def mi  : AVXAIi8<opc_rmi, MRMSrcMem, (outs RC:$dst),
7481              (ins x86memop_f:$src1, i8imm:$src2),
7482              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7483              [(set RC:$dst,
7484                (vt (X86VPermilp (memop addr:$src1), (i8 imm:$src2))))]>, VEX;
7485 }
7486
7487 let ExeDomain = SSEPackedSingle in {
7488   defm VPERMILPS  : avx_permil<0x0C, 0x04, "vpermilps", VR128, f128mem, i128mem,
7489                                memopv2i64, int_x86_avx_vpermilvar_ps, v4f32>;
7490   defm VPERMILPSY : avx_permil<0x0C, 0x04, "vpermilps", VR256, f256mem, i256mem,
7491                        memopv4i64, int_x86_avx_vpermilvar_ps_256, v8f32>, VEX_L;
7492 }
7493 let ExeDomain = SSEPackedDouble in {
7494   defm VPERMILPD  : avx_permil<0x0D, 0x05, "vpermilpd", VR128, f128mem, i128mem,
7495                                memopv2i64, int_x86_avx_vpermilvar_pd, v2f64>;
7496   defm VPERMILPDY : avx_permil<0x0D, 0x05, "vpermilpd", VR256, f256mem, i256mem,
7497                        memopv4i64, int_x86_avx_vpermilvar_pd_256, v4f64>, VEX_L;
7498 }
7499
7500 let Predicates = [HasAVX] in {
7501 def : Pat<(v8i32 (X86VPermilp VR256:$src1, (i8 imm:$imm))),
7502           (VPERMILPSYri VR256:$src1, imm:$imm)>;
7503 def : Pat<(v4i64 (X86VPermilp VR256:$src1, (i8 imm:$imm))),
7504           (VPERMILPDYri VR256:$src1, imm:$imm)>;
7505 def : Pat<(v8i32 (X86VPermilp (bc_v8i32 (memopv4i64 addr:$src1)),
7506                                (i8 imm:$imm))),
7507           (VPERMILPSYmi addr:$src1, imm:$imm)>;
7508 def : Pat<(v4i64 (X86VPermilp (memopv4i64 addr:$src1), (i8 imm:$imm))),
7509           (VPERMILPDYmi addr:$src1, imm:$imm)>;
7510
7511 def : Pat<(v2i64 (X86VPermilp VR128:$src1, (i8 imm:$imm))),
7512           (VPERMILPDri VR128:$src1, imm:$imm)>;
7513 def : Pat<(v2i64 (X86VPermilp (memopv2i64 addr:$src1), (i8 imm:$imm))),
7514           (VPERMILPDmi addr:$src1, imm:$imm)>;
7515 }
7516
7517 //===----------------------------------------------------------------------===//
7518 // VPERM2F128 - Permute Floating-Point Values in 128-bit chunks
7519 //
7520 let ExeDomain = SSEPackedSingle in {
7521 def VPERM2F128rr : AVXAIi8<0x06, MRMSrcReg, (outs VR256:$dst),
7522           (ins VR256:$src1, VR256:$src2, i8imm:$src3),
7523           "vperm2f128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7524           [(set VR256:$dst, (v8f32 (X86VPerm2x128 VR256:$src1, VR256:$src2,
7525                               (i8 imm:$src3))))]>, VEX_4V, VEX_L;
7526 def VPERM2F128rm : AVXAIi8<0x06, MRMSrcMem, (outs VR256:$dst),
7527           (ins VR256:$src1, f256mem:$src2, i8imm:$src3),
7528           "vperm2f128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7529           [(set VR256:$dst, (X86VPerm2x128 VR256:$src1, (memopv8f32 addr:$src2),
7530                              (i8 imm:$src3)))]>, VEX_4V, VEX_L;
7531 }
7532
7533 let Predicates = [HasAVX] in {
7534 def : Pat<(v4f64 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7535           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7536 def : Pat<(v4f64 (X86VPerm2x128 VR256:$src1,
7537                   (memopv4f64 addr:$src2), (i8 imm:$imm))),
7538           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
7539 }
7540
7541 let Predicates = [HasAVX1Only] in {
7542 def : Pat<(v8i32 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7543           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7544 def : Pat<(v4i64 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7545           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7546 def : Pat<(v32i8 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7547           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7548 def : Pat<(v16i16 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7549           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7550
7551 def : Pat<(v8i32 (X86VPerm2x128 VR256:$src1,
7552                   (bc_v8i32 (memopv4i64 addr:$src2)), (i8 imm:$imm))),
7553           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
7554 def : Pat<(v4i64 (X86VPerm2x128 VR256:$src1,
7555                   (memopv4i64 addr:$src2), (i8 imm:$imm))),
7556           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
7557 def : Pat<(v32i8 (X86VPerm2x128 VR256:$src1,
7558                   (bc_v32i8 (memopv4i64 addr:$src2)), (i8 imm:$imm))),
7559           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
7560 def : Pat<(v16i16 (X86VPerm2x128 VR256:$src1,
7561                   (bc_v16i16 (memopv4i64 addr:$src2)), (i8 imm:$imm))),
7562           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
7563 }
7564
7565 //===----------------------------------------------------------------------===//
7566 // VZERO - Zero YMM registers
7567 //
7568 let Defs = [YMM0, YMM1, YMM2, YMM3, YMM4, YMM5, YMM6, YMM7,
7569             YMM8, YMM9, YMM10, YMM11, YMM12, YMM13, YMM14, YMM15] in {
7570   // Zero All YMM registers
7571   def VZEROALL : I<0x77, RawFrm, (outs), (ins), "vzeroall",
7572                   [(int_x86_avx_vzeroall)]>, TB, VEX, VEX_L, Requires<[HasAVX]>;
7573
7574   // Zero Upper bits of YMM registers
7575   def VZEROUPPER : I<0x77, RawFrm, (outs), (ins), "vzeroupper",
7576                      [(int_x86_avx_vzeroupper)]>, TB, VEX, Requires<[HasAVX]>;
7577 }
7578
7579 //===----------------------------------------------------------------------===//
7580 // Half precision conversion instructions
7581 //===----------------------------------------------------------------------===//
7582 multiclass f16c_ph2ps<RegisterClass RC, X86MemOperand x86memop, Intrinsic Int> {
7583   def rr : I<0x13, MRMSrcReg, (outs RC:$dst), (ins VR128:$src),
7584              "vcvtph2ps\t{$src, $dst|$dst, $src}",
7585              [(set RC:$dst, (Int VR128:$src))]>,
7586              T8, OpSize, VEX;
7587   let neverHasSideEffects = 1, mayLoad = 1 in
7588   def rm : I<0x13, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
7589              "vcvtph2ps\t{$src, $dst|$dst, $src}", []>, T8, OpSize, VEX;
7590 }
7591
7592 multiclass f16c_ps2ph<RegisterClass RC, X86MemOperand x86memop, Intrinsic Int> {
7593   def rr : Ii8<0x1D, MRMDestReg, (outs VR128:$dst),
7594                (ins RC:$src1, i32i8imm:$src2),
7595                "vcvtps2ph\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7596                [(set VR128:$dst, (Int RC:$src1, imm:$src2))]>,
7597                TA, OpSize, VEX;
7598   let neverHasSideEffects = 1, mayStore = 1 in
7599   def mr : Ii8<0x1D, MRMDestMem, (outs),
7600                (ins x86memop:$dst, RC:$src1, i32i8imm:$src2),
7601                "vcvtps2ph\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
7602                TA, OpSize, VEX;
7603 }
7604
7605 let Predicates = [HasAVX, HasF16C] in {
7606   defm VCVTPH2PS  : f16c_ph2ps<VR128, f64mem, int_x86_vcvtph2ps_128>;
7607   defm VCVTPH2PSY : f16c_ph2ps<VR256, f128mem, int_x86_vcvtph2ps_256>, VEX_L;
7608   defm VCVTPS2PH  : f16c_ps2ph<VR128, f64mem, int_x86_vcvtps2ph_128>;
7609   defm VCVTPS2PHY : f16c_ps2ph<VR256, f128mem, int_x86_vcvtps2ph_256>, VEX_L;
7610 }
7611
7612 //===----------------------------------------------------------------------===//
7613 // AVX2 Instructions
7614 //===----------------------------------------------------------------------===//
7615
7616 /// AVX2_binop_rmi_int - AVX2 binary operator with 8-bit immediate
7617 multiclass AVX2_binop_rmi_int<bits<8> opc, string OpcodeStr,
7618                  Intrinsic IntId, RegisterClass RC, PatFrag memop_frag,
7619                  X86MemOperand x86memop> {
7620   let isCommutable = 1 in
7621   def rri : AVX2AIi8<opc, MRMSrcReg, (outs RC:$dst),
7622         (ins RC:$src1, RC:$src2, u32u8imm:$src3),
7623         !strconcat(OpcodeStr,
7624             "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
7625         [(set RC:$dst, (IntId RC:$src1, RC:$src2, imm:$src3))]>,
7626         VEX_4V;
7627   def rmi : AVX2AIi8<opc, MRMSrcMem, (outs RC:$dst),
7628         (ins RC:$src1, x86memop:$src2, u32u8imm:$src3),
7629         !strconcat(OpcodeStr,
7630             "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
7631         [(set RC:$dst,
7632           (IntId RC:$src1,
7633            (bitconvert (memop_frag addr:$src2)), imm:$src3))]>,
7634         VEX_4V;
7635 }
7636
7637 let isCommutable = 0 in {
7638 defm VPBLENDD : AVX2_binop_rmi_int<0x02, "vpblendd", int_x86_avx2_pblendd_128,
7639                                    VR128, memopv2i64, i128mem>;
7640 defm VPBLENDDY : AVX2_binop_rmi_int<0x02, "vpblendd", int_x86_avx2_pblendd_256,
7641                                     VR256, memopv4i64, i256mem>, VEX_L;
7642 }
7643
7644 def : Pat<(v4i32 (X86Blendi (v4i32 VR128:$src1), (v4i32 VR128:$src2),
7645                   imm:$mask)),
7646           (VPBLENDDrri VR128:$src1, VR128:$src2, imm:$mask)>;
7647 def : Pat<(v8i32 (X86Blendi (v8i32 VR256:$src1), (v8i32 VR256:$src2),
7648                   imm:$mask)),
7649           (VPBLENDDYrri VR256:$src1, VR256:$src2, imm:$mask)>;
7650
7651 //===----------------------------------------------------------------------===//
7652 // VPBROADCAST - Load from memory and broadcast to all elements of the
7653 //               destination operand
7654 //
7655 multiclass avx2_broadcast<bits<8> opc, string OpcodeStr,
7656                           X86MemOperand x86memop, PatFrag ld_frag,
7657                           Intrinsic Int128, Intrinsic Int256> {
7658   def rr : AVX28I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
7659                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7660                   [(set VR128:$dst, (Int128 VR128:$src))]>, VEX;
7661   def rm : AVX28I<opc, MRMSrcMem, (outs VR128:$dst), (ins x86memop:$src),
7662                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7663                   [(set VR128:$dst,
7664                     (Int128 (scalar_to_vector (ld_frag addr:$src))))]>, VEX;
7665   def Yrr : AVX28I<opc, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
7666                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7667                    [(set VR256:$dst, (Int256 VR128:$src))]>, VEX, VEX_L;
7668   def Yrm : AVX28I<opc, MRMSrcMem, (outs VR256:$dst), (ins x86memop:$src),
7669                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7670                    [(set VR256:$dst,
7671                     (Int256 (scalar_to_vector (ld_frag addr:$src))))]>,
7672                    VEX, VEX_L;
7673 }
7674
7675 defm VPBROADCASTB  : avx2_broadcast<0x78, "vpbroadcastb", i8mem, loadi8,
7676                                     int_x86_avx2_pbroadcastb_128,
7677                                     int_x86_avx2_pbroadcastb_256>;
7678 defm VPBROADCASTW  : avx2_broadcast<0x79, "vpbroadcastw", i16mem, loadi16,
7679                                     int_x86_avx2_pbroadcastw_128,
7680                                     int_x86_avx2_pbroadcastw_256>;
7681 defm VPBROADCASTD  : avx2_broadcast<0x58, "vpbroadcastd", i32mem, loadi32,
7682                                     int_x86_avx2_pbroadcastd_128,
7683                                     int_x86_avx2_pbroadcastd_256>;
7684 defm VPBROADCASTQ  : avx2_broadcast<0x59, "vpbroadcastq", i64mem, loadi64,
7685                                     int_x86_avx2_pbroadcastq_128,
7686                                     int_x86_avx2_pbroadcastq_256>;
7687
7688 let Predicates = [HasAVX2] in {
7689   def : Pat<(v16i8 (X86VBroadcast (loadi8 addr:$src))),
7690           (VPBROADCASTBrm addr:$src)>;
7691   def : Pat<(v32i8 (X86VBroadcast (loadi8 addr:$src))),
7692           (VPBROADCASTBYrm addr:$src)>;
7693   def : Pat<(v8i16 (X86VBroadcast (loadi16 addr:$src))),
7694           (VPBROADCASTWrm addr:$src)>;
7695   def : Pat<(v16i16 (X86VBroadcast (loadi16 addr:$src))),
7696           (VPBROADCASTWYrm addr:$src)>;
7697   def : Pat<(v4i32 (X86VBroadcast (loadi32 addr:$src))),
7698           (VPBROADCASTDrm addr:$src)>;
7699   def : Pat<(v8i32 (X86VBroadcast (loadi32 addr:$src))),
7700           (VPBROADCASTDYrm addr:$src)>;
7701   def : Pat<(v2i64 (X86VBroadcast (loadi64 addr:$src))),
7702           (VPBROADCASTQrm addr:$src)>;
7703   def : Pat<(v4i64 (X86VBroadcast (loadi64 addr:$src))),
7704           (VPBROADCASTQYrm addr:$src)>;
7705
7706   def : Pat<(v16i8 (X86VBroadcast (v16i8 VR128:$src))),
7707           (VPBROADCASTBrr VR128:$src)>;
7708   def : Pat<(v32i8 (X86VBroadcast (v16i8 VR128:$src))),
7709           (VPBROADCASTBYrr VR128:$src)>;
7710   def : Pat<(v8i16 (X86VBroadcast (v8i16 VR128:$src))),
7711           (VPBROADCASTWrr VR128:$src)>;
7712   def : Pat<(v16i16 (X86VBroadcast (v8i16 VR128:$src))),
7713           (VPBROADCASTWYrr VR128:$src)>;
7714   def : Pat<(v4i32 (X86VBroadcast (v4i32 VR128:$src))),
7715           (VPBROADCASTDrr VR128:$src)>;
7716   def : Pat<(v8i32 (X86VBroadcast (v4i32 VR128:$src))),
7717           (VPBROADCASTDYrr VR128:$src)>;
7718   def : Pat<(v2i64 (X86VBroadcast (v2i64 VR128:$src))),
7719           (VPBROADCASTQrr VR128:$src)>;
7720   def : Pat<(v4i64 (X86VBroadcast (v2i64 VR128:$src))),
7721           (VPBROADCASTQYrr VR128:$src)>;
7722   def : Pat<(v4f32 (X86VBroadcast (v4f32 VR128:$src))),
7723           (VBROADCASTSSrr VR128:$src)>;
7724   def : Pat<(v8f32 (X86VBroadcast (v4f32 VR128:$src))),
7725           (VBROADCASTSSYrr VR128:$src)>;
7726   def : Pat<(v2f64 (X86VBroadcast (v2f64 VR128:$src))),
7727           (VPBROADCASTQrr VR128:$src)>;
7728   def : Pat<(v4f64 (X86VBroadcast (v2f64 VR128:$src))),
7729           (VBROADCASTSDYrr VR128:$src)>;
7730
7731   // Provide fallback in case the load node that is used in the patterns above
7732   // is used by additional users, which prevents the pattern selection.
7733   let AddedComplexity = 20 in {
7734     def : Pat<(v4f32 (X86VBroadcast FR32:$src)),
7735               (VBROADCASTSSrr (COPY_TO_REGCLASS FR32:$src, VR128))>;
7736     def : Pat<(v8f32 (X86VBroadcast FR32:$src)),
7737               (VBROADCASTSSYrr (COPY_TO_REGCLASS FR32:$src, VR128))>;
7738     def : Pat<(v4f64 (X86VBroadcast FR64:$src)),
7739               (VBROADCASTSDYrr (COPY_TO_REGCLASS FR64:$src, VR128))>;
7740
7741     def : Pat<(v4i32 (X86VBroadcast GR32:$src)),
7742               (VBROADCASTSSrr (COPY_TO_REGCLASS GR32:$src, VR128))>;
7743     def : Pat<(v8i32 (X86VBroadcast GR32:$src)),
7744               (VBROADCASTSSYrr (COPY_TO_REGCLASS GR32:$src, VR128))>;
7745     def : Pat<(v4i64 (X86VBroadcast GR64:$src)),
7746               (VBROADCASTSDYrr (COPY_TO_REGCLASS GR64:$src, VR128))>;
7747   }
7748 }
7749
7750 // AVX1 broadcast patterns
7751 let Predicates = [HasAVX1Only] in {
7752 def : Pat<(v8i32 (X86VBroadcast (loadi32 addr:$src))),
7753           (VBROADCASTSSYrm addr:$src)>;
7754 def : Pat<(v4i64 (X86VBroadcast (loadi64 addr:$src))),
7755           (VBROADCASTSDYrm addr:$src)>;
7756 def : Pat<(v4i32 (X86VBroadcast (loadi32 addr:$src))),
7757           (VBROADCASTSSrm addr:$src)>;
7758 }
7759
7760 let Predicates = [HasAVX] in {
7761 def : Pat<(v8f32 (X86VBroadcast (loadf32 addr:$src))),
7762           (VBROADCASTSSYrm addr:$src)>;
7763 def : Pat<(v4f64 (X86VBroadcast (loadf64 addr:$src))),
7764           (VBROADCASTSDYrm addr:$src)>;
7765 def : Pat<(v4f32 (X86VBroadcast (loadf32 addr:$src))),
7766           (VBROADCASTSSrm addr:$src)>;
7767
7768   // Provide fallback in case the load node that is used in the patterns above
7769   // is used by additional users, which prevents the pattern selection.
7770   let AddedComplexity = 20 in {
7771   // 128bit broadcasts:
7772   def : Pat<(v4f32 (X86VBroadcast FR32:$src)),
7773             (VPSHUFDri (COPY_TO_REGCLASS FR32:$src, VR128), 0)>;
7774   def : Pat<(v8f32 (X86VBroadcast FR32:$src)),
7775             (VINSERTF128rr (INSERT_SUBREG (v8f32 (IMPLICIT_DEF)),
7776               (VPSHUFDri (COPY_TO_REGCLASS FR32:$src, VR128), 0), sub_xmm),
7777               (VPSHUFDri (COPY_TO_REGCLASS FR32:$src, VR128), 0), 1)>;
7778   def : Pat<(v4f64 (X86VBroadcast FR64:$src)),
7779             (VINSERTF128rr (INSERT_SUBREG (v4f64 (IMPLICIT_DEF)),
7780               (VPSHUFDri (COPY_TO_REGCLASS FR64:$src, VR128), 0x44), sub_xmm),
7781               (VPSHUFDri (COPY_TO_REGCLASS FR64:$src, VR128), 0x44), 1)>;
7782
7783   def : Pat<(v4i32 (X86VBroadcast GR32:$src)),
7784             (VPSHUFDri (COPY_TO_REGCLASS GR32:$src, VR128), 0)>;
7785   def : Pat<(v8i32 (X86VBroadcast GR32:$src)),
7786             (VINSERTF128rr (INSERT_SUBREG (v8i32 (IMPLICIT_DEF)),
7787               (VPSHUFDri (COPY_TO_REGCLASS GR32:$src, VR128), 0), sub_xmm),
7788               (VPSHUFDri (COPY_TO_REGCLASS GR32:$src, VR128), 0), 1)>;
7789   def : Pat<(v4i64 (X86VBroadcast GR64:$src)),
7790             (VINSERTF128rr (INSERT_SUBREG (v4i64 (IMPLICIT_DEF)),
7791               (VPSHUFDri (COPY_TO_REGCLASS GR64:$src, VR128), 0x44), sub_xmm),
7792               (VPSHUFDri (COPY_TO_REGCLASS GR64:$src, VR128), 0x44), 1)>;
7793   }
7794 }
7795
7796 //===----------------------------------------------------------------------===//
7797 // VPERM - Permute instructions
7798 //
7799
7800 multiclass avx2_perm<bits<8> opc, string OpcodeStr, PatFrag mem_frag,
7801                      ValueType OpVT> {
7802   def Yrr : AVX28I<opc, MRMSrcReg, (outs VR256:$dst),
7803                    (ins VR256:$src1, VR256:$src2),
7804                    !strconcat(OpcodeStr,
7805                        "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7806                    [(set VR256:$dst,
7807                      (OpVT (X86VPermv VR256:$src1, VR256:$src2)))]>,
7808                    VEX_4V, VEX_L;
7809   def Yrm : AVX28I<opc, MRMSrcMem, (outs VR256:$dst),
7810                    (ins VR256:$src1, i256mem:$src2),
7811                    !strconcat(OpcodeStr,
7812                        "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7813                    [(set VR256:$dst,
7814                      (OpVT (X86VPermv VR256:$src1,
7815                             (bitconvert (mem_frag addr:$src2)))))]>,
7816                    VEX_4V, VEX_L;
7817 }
7818
7819 defm VPERMD : avx2_perm<0x36, "vpermd", memopv4i64, v8i32>;
7820 let ExeDomain = SSEPackedSingle in
7821 defm VPERMPS : avx2_perm<0x16, "vpermps", memopv8f32, v8f32>;
7822
7823 multiclass avx2_perm_imm<bits<8> opc, string OpcodeStr, PatFrag mem_frag,
7824                          ValueType OpVT> {
7825   def Yri : AVX2AIi8<opc, MRMSrcReg, (outs VR256:$dst),
7826                      (ins VR256:$src1, i8imm:$src2),
7827                      !strconcat(OpcodeStr,
7828                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7829                      [(set VR256:$dst,
7830                        (OpVT (X86VPermi VR256:$src1, (i8 imm:$src2))))]>,
7831                      VEX, VEX_L;
7832   def Ymi : AVX2AIi8<opc, MRMSrcMem, (outs VR256:$dst),
7833                      (ins i256mem:$src1, i8imm:$src2),
7834                      !strconcat(OpcodeStr,
7835                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7836                      [(set VR256:$dst,
7837                        (OpVT (X86VPermi (mem_frag addr:$src1),
7838                               (i8 imm:$src2))))]>, VEX, VEX_L;
7839 }
7840
7841 defm VPERMQ : avx2_perm_imm<0x00, "vpermq", memopv4i64, v4i64>, VEX_W;
7842 let ExeDomain = SSEPackedDouble in
7843 defm VPERMPD : avx2_perm_imm<0x01, "vpermpd", memopv4f64, v4f64>, VEX_W;
7844
7845 //===----------------------------------------------------------------------===//
7846 // VPERM2I128 - Permute Floating-Point Values in 128-bit chunks
7847 //
7848 def VPERM2I128rr : AVX2AIi8<0x46, MRMSrcReg, (outs VR256:$dst),
7849           (ins VR256:$src1, VR256:$src2, i8imm:$src3),
7850           "vperm2i128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7851           [(set VR256:$dst, (v4i64 (X86VPerm2x128 VR256:$src1, VR256:$src2,
7852                             (i8 imm:$src3))))]>, VEX_4V, VEX_L;
7853 def VPERM2I128rm : AVX2AIi8<0x46, MRMSrcMem, (outs VR256:$dst),
7854           (ins VR256:$src1, f256mem:$src2, i8imm:$src3),
7855           "vperm2i128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7856           [(set VR256:$dst, (X86VPerm2x128 VR256:$src1, (memopv4i64 addr:$src2),
7857                              (i8 imm:$src3)))]>, VEX_4V, VEX_L;
7858
7859 let Predicates = [HasAVX2] in {
7860 def : Pat<(v8i32 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7861           (VPERM2I128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7862 def : Pat<(v32i8 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7863           (VPERM2I128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7864 def : Pat<(v16i16 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7865           (VPERM2I128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7866
7867 def : Pat<(v32i8 (X86VPerm2x128 VR256:$src1, (bc_v32i8 (memopv4i64 addr:$src2)),
7868                   (i8 imm:$imm))),
7869           (VPERM2I128rm VR256:$src1, addr:$src2, imm:$imm)>;
7870 def : Pat<(v16i16 (X86VPerm2x128 VR256:$src1,
7871                    (bc_v16i16 (memopv4i64 addr:$src2)), (i8 imm:$imm))),
7872           (VPERM2I128rm VR256:$src1, addr:$src2, imm:$imm)>;
7873 def : Pat<(v8i32 (X86VPerm2x128 VR256:$src1, (bc_v8i32 (memopv4i64 addr:$src2)),
7874                   (i8 imm:$imm))),
7875           (VPERM2I128rm VR256:$src1, addr:$src2, imm:$imm)>;
7876 }
7877
7878
7879 //===----------------------------------------------------------------------===//
7880 // VINSERTI128 - Insert packed integer values
7881 //
7882 let neverHasSideEffects = 1 in {
7883 def VINSERTI128rr : AVX2AIi8<0x38, MRMSrcReg, (outs VR256:$dst),
7884           (ins VR256:$src1, VR128:$src2, i8imm:$src3),
7885           "vinserti128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7886           []>, VEX_4V, VEX_L;
7887 let mayLoad = 1 in
7888 def VINSERTI128rm : AVX2AIi8<0x38, MRMSrcMem, (outs VR256:$dst),
7889           (ins VR256:$src1, i128mem:$src2, i8imm:$src3),
7890           "vinserti128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7891           []>, VEX_4V, VEX_L;
7892 }
7893
7894 let Predicates = [HasAVX2] in {
7895 def : Pat<(vinsertf128_insert:$ins (v4i64 VR256:$src1), (v2i64 VR128:$src2),
7896                                    (iPTR imm)),
7897           (VINSERTI128rr VR256:$src1, VR128:$src2,
7898                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7899 def : Pat<(vinsertf128_insert:$ins (v8i32 VR256:$src1), (v4i32 VR128:$src2),
7900                                    (iPTR imm)),
7901           (VINSERTI128rr VR256:$src1, VR128:$src2,
7902                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7903 def : Pat<(vinsertf128_insert:$ins (v32i8 VR256:$src1), (v16i8 VR128:$src2),
7904                                    (iPTR imm)),
7905           (VINSERTI128rr VR256:$src1, VR128:$src2,
7906                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7907 def : Pat<(vinsertf128_insert:$ins (v16i16 VR256:$src1), (v8i16 VR128:$src2),
7908                                    (iPTR imm)),
7909           (VINSERTI128rr VR256:$src1, VR128:$src2,
7910                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7911
7912 def : Pat<(vinsertf128_insert:$ins (v4i64 VR256:$src1), (memopv2i64 addr:$src2),
7913                                    (iPTR imm)),
7914           (VINSERTI128rm VR256:$src1, addr:$src2,
7915                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7916 def : Pat<(vinsertf128_insert:$ins (v8i32 VR256:$src1),
7917                                    (bc_v4i32 (memopv2i64 addr:$src2)),
7918                                    (iPTR imm)),
7919           (VINSERTI128rm VR256:$src1, addr:$src2,
7920                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7921 def : Pat<(vinsertf128_insert:$ins (v32i8 VR256:$src1),
7922                                    (bc_v16i8 (memopv2i64 addr:$src2)),
7923                                    (iPTR imm)),
7924           (VINSERTI128rm VR256:$src1, addr:$src2,
7925                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7926 def : Pat<(vinsertf128_insert:$ins (v16i16 VR256:$src1),
7927                                    (bc_v8i16 (memopv2i64 addr:$src2)),
7928                                    (iPTR imm)),
7929           (VINSERTI128rm VR256:$src1, addr:$src2,
7930                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7931 }
7932
7933 //===----------------------------------------------------------------------===//
7934 // VEXTRACTI128 - Extract packed integer values
7935 //
7936 def VEXTRACTI128rr : AVX2AIi8<0x39, MRMDestReg, (outs VR128:$dst),
7937           (ins VR256:$src1, i8imm:$src2),
7938           "vextracti128\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7939           [(set VR128:$dst,
7940             (int_x86_avx2_vextracti128 VR256:$src1, imm:$src2))]>,
7941           VEX, VEX_L;
7942 let neverHasSideEffects = 1, mayStore = 1 in
7943 def VEXTRACTI128mr : AVX2AIi8<0x39, MRMDestMem, (outs),
7944           (ins i128mem:$dst, VR256:$src1, i8imm:$src2),
7945           "vextracti128\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
7946           VEX, VEX_L;
7947
7948 let Predicates = [HasAVX2] in {
7949 def : Pat<(vextractf128_extract:$ext VR256:$src1, (iPTR imm)),
7950           (v2i64 (VEXTRACTI128rr
7951                     (v4i64 VR256:$src1),
7952                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7953 def : Pat<(vextractf128_extract:$ext VR256:$src1, (iPTR imm)),
7954           (v4i32 (VEXTRACTI128rr
7955                     (v8i32 VR256:$src1),
7956                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7957 def : Pat<(vextractf128_extract:$ext VR256:$src1, (iPTR imm)),
7958           (v8i16 (VEXTRACTI128rr
7959                     (v16i16 VR256:$src1),
7960                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7961 def : Pat<(vextractf128_extract:$ext VR256:$src1, (iPTR imm)),
7962           (v16i8 (VEXTRACTI128rr
7963                     (v32i8 VR256:$src1),
7964                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7965
7966 def : Pat<(alignedstore (v2i64 (vextractf128_extract:$ext (v4i64 VR256:$src1),
7967                                 (iPTR imm))), addr:$dst),
7968           (VEXTRACTI128mr addr:$dst, VR256:$src1,
7969            (EXTRACT_get_vextractf128_imm VR128:$ext))>;
7970 def : Pat<(alignedstore (v4i32 (vextractf128_extract:$ext (v8i32 VR256:$src1),
7971                                 (iPTR imm))), addr:$dst),
7972           (VEXTRACTI128mr addr:$dst, VR256:$src1,
7973            (EXTRACT_get_vextractf128_imm VR128:$ext))>;
7974 def : Pat<(alignedstore (v8i16 (vextractf128_extract:$ext (v16i16 VR256:$src1),
7975                                 (iPTR imm))), addr:$dst),
7976           (VEXTRACTI128mr addr:$dst, VR256:$src1,
7977            (EXTRACT_get_vextractf128_imm VR128:$ext))>;
7978 def : Pat<(alignedstore (v16i8 (vextractf128_extract:$ext (v32i8 VR256:$src1),
7979                                 (iPTR imm))), addr:$dst),
7980           (VEXTRACTI128mr addr:$dst, VR256:$src1,
7981            (EXTRACT_get_vextractf128_imm VR128:$ext))>;
7982 }
7983
7984 //===----------------------------------------------------------------------===//
7985 // VPMASKMOV - Conditional SIMD Integer Packed Loads and Stores
7986 //
7987 multiclass avx2_pmovmask<string OpcodeStr,
7988                          Intrinsic IntLd128, Intrinsic IntLd256,
7989                          Intrinsic IntSt128, Intrinsic IntSt256> {
7990   def rm  : AVX28I<0x8c, MRMSrcMem, (outs VR128:$dst),
7991              (ins VR128:$src1, i128mem:$src2),
7992              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7993              [(set VR128:$dst, (IntLd128 addr:$src2, VR128:$src1))]>, VEX_4V;
7994   def Yrm : AVX28I<0x8c, MRMSrcMem, (outs VR256:$dst),
7995              (ins VR256:$src1, i256mem:$src2),
7996              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7997              [(set VR256:$dst, (IntLd256 addr:$src2, VR256:$src1))]>,
7998              VEX_4V, VEX_L;
7999   def mr  : AVX28I<0x8e, MRMDestMem, (outs),
8000              (ins i128mem:$dst, VR128:$src1, VR128:$src2),
8001              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8002              [(IntSt128 addr:$dst, VR128:$src1, VR128:$src2)]>, VEX_4V;
8003   def Ymr : AVX28I<0x8e, MRMDestMem, (outs),
8004              (ins i256mem:$dst, VR256:$src1, VR256:$src2),
8005              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8006              [(IntSt256 addr:$dst, VR256:$src1, VR256:$src2)]>, VEX_4V, VEX_L;
8007 }
8008
8009 defm VPMASKMOVD : avx2_pmovmask<"vpmaskmovd",
8010                                 int_x86_avx2_maskload_d,
8011                                 int_x86_avx2_maskload_d_256,
8012                                 int_x86_avx2_maskstore_d,
8013                                 int_x86_avx2_maskstore_d_256>;
8014 defm VPMASKMOVQ : avx2_pmovmask<"vpmaskmovq",
8015                                 int_x86_avx2_maskload_q,
8016                                 int_x86_avx2_maskload_q_256,
8017                                 int_x86_avx2_maskstore_q,
8018                                 int_x86_avx2_maskstore_q_256>, VEX_W;
8019
8020
8021 //===----------------------------------------------------------------------===//
8022 // Variable Bit Shifts
8023 //
8024 multiclass avx2_var_shift<bits<8> opc, string OpcodeStr, SDNode OpNode,
8025                           ValueType vt128, ValueType vt256> {
8026   def rr  : AVX28I<opc, MRMSrcReg, (outs VR128:$dst),
8027              (ins VR128:$src1, VR128:$src2),
8028              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8029              [(set VR128:$dst,
8030                (vt128 (OpNode VR128:$src1, (vt128 VR128:$src2))))]>,
8031              VEX_4V;
8032   def rm  : AVX28I<opc, MRMSrcMem, (outs VR128:$dst),
8033              (ins VR128:$src1, i128mem:$src2),
8034              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8035              [(set VR128:$dst,
8036                (vt128 (OpNode VR128:$src1,
8037                        (vt128 (bitconvert (memopv2i64 addr:$src2))))))]>,
8038              VEX_4V;
8039   def Yrr : AVX28I<opc, MRMSrcReg, (outs VR256:$dst),
8040              (ins VR256:$src1, VR256:$src2),
8041              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8042              [(set VR256:$dst,
8043                (vt256 (OpNode VR256:$src1, (vt256 VR256:$src2))))]>,
8044              VEX_4V, VEX_L;
8045   def Yrm : AVX28I<opc, MRMSrcMem, (outs VR256:$dst),
8046              (ins VR256:$src1, i256mem:$src2),
8047              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8048              [(set VR256:$dst,
8049                (vt256 (OpNode VR256:$src1,
8050                        (vt256 (bitconvert (memopv4i64 addr:$src2))))))]>,
8051              VEX_4V, VEX_L;
8052 }
8053
8054 defm VPSLLVD : avx2_var_shift<0x47, "vpsllvd", shl, v4i32, v8i32>;
8055 defm VPSLLVQ : avx2_var_shift<0x47, "vpsllvq", shl, v2i64, v4i64>, VEX_W;
8056 defm VPSRLVD : avx2_var_shift<0x45, "vpsrlvd", srl, v4i32, v8i32>;
8057 defm VPSRLVQ : avx2_var_shift<0x45, "vpsrlvq", srl, v2i64, v4i64>, VEX_W;
8058 defm VPSRAVD : avx2_var_shift<0x46, "vpsravd", sra, v4i32, v8i32>;
8059
8060 //===----------------------------------------------------------------------===//
8061 // VGATHER - GATHER Operations
8062 multiclass avx2_gather<bits<8> opc, string OpcodeStr, RegisterClass RC256,
8063                        X86MemOperand memop128, X86MemOperand memop256> {
8064   def rm  : AVX28I<opc, MRMSrcMem, (outs VR128:$dst, VR128:$mask_wb),
8065             (ins VR128:$src1, memop128:$src2, VR128:$mask),
8066             !strconcat(OpcodeStr,
8067               "\t{$mask, $src2, $dst|$dst, $src2, $mask}"),
8068             []>, VEX_4VOp3;
8069   def Yrm : AVX28I<opc, MRMSrcMem, (outs RC256:$dst, RC256:$mask_wb),
8070             (ins RC256:$src1, memop256:$src2, RC256:$mask),
8071             !strconcat(OpcodeStr,
8072               "\t{$mask, $src2, $dst|$dst, $src2, $mask}"),
8073             []>, VEX_4VOp3, VEX_L;
8074 }
8075
8076 let mayLoad = 1, Constraints = "$src1 = $dst, $mask = $mask_wb" in {
8077   defm VGATHERDPD : avx2_gather<0x92, "vgatherdpd", VR256, vx64mem, vx64mem>, VEX_W;
8078   defm VGATHERQPD : avx2_gather<0x93, "vgatherqpd", VR256, vx64mem, vy64mem>, VEX_W;
8079   defm VGATHERDPS : avx2_gather<0x92, "vgatherdps", VR256, vx32mem, vy32mem>;
8080   defm VGATHERQPS : avx2_gather<0x93, "vgatherqps", VR128, vx32mem, vy32mem>;
8081   defm VPGATHERDQ : avx2_gather<0x90, "vpgatherdq", VR256, vx64mem, vx64mem>, VEX_W;
8082   defm VPGATHERQQ : avx2_gather<0x91, "vpgatherqq", VR256, vx64mem, vy64mem>, VEX_W;
8083   defm VPGATHERDD : avx2_gather<0x90, "vpgatherdd", VR256, vx32mem, vy32mem>;
8084   defm VPGATHERQD : avx2_gather<0x91, "vpgatherqd", VR128, vx32mem, vy32mem>;
8085 }