lib/Target/X86/X86InstrInfo.td

   1 //===- X86InstrInfo.td - Describe the X86 Instruction Set --*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the X86 instruction set, defining the instructions, and
  11 // properties of the instructions which are needed for code generation, machine
  12 // code emission, and analysis.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 //===----------------------------------------------------------------------===//
  17 // X86 specific DAG Nodes.
  18 //
  19
  20 def SDTIntShiftDOp: SDTypeProfile<1, 3,
  21                                   [SDTCisSameAs<0, 1>, SDTCisSameAs<0, 2>,
  22                                    SDTCisInt<0>, SDTCisInt<3>]>;
  23
  24 def SDTX86CmpTest : SDTypeProfile<0, 2, [SDTCisSameAs<0, 1>]>;
  25
  26 def SDTX86Cmov    : SDTypeProfile<1, 4,
  27                                   [SDTCisSameAs<0, 1>, SDTCisSameAs<1, 2>,
  28                                    SDTCisVT<3, i8>, SDTCisVT<4, i32>]>;
  29
  30 def SDTUnaryArithOvf  : SDTypeProfile<1, 1,
  31                                       [SDTCisInt<0>]>;
  32 def SDTBinaryArithOvf : SDTypeProfile<1, 2,
  33                                       [SDTCisSameAs<0, 1>, SDTCisSameAs<0, 2>,
  34                                        SDTCisInt<0>]>;
  35
  36 def SDTX86BrCond  : SDTypeProfile<0, 3,
  37                                   [SDTCisVT<0, OtherVT>,
  38                                    SDTCisVT<1, i8>, SDTCisVT<2, i32>]>;
  39
  40 def SDTX86SetCC   : SDTypeProfile<1, 2,
  41                                   [SDTCisVT<0, i8>,
  42                                    SDTCisVT<1, i8>, SDTCisVT<2, i32>]>;
  43
  44 def SDTX86cas : SDTypeProfile<0, 3, [SDTCisPtrTy<0>, SDTCisInt<1>,
  45                                      SDTCisVT<2, i8>]>;
  46 def SDTX86cas8 : SDTypeProfile<0, 1, [SDTCisPtrTy<0>]>;
  47
  48 def SDTX86atomicBinary : SDTypeProfile<2, 3, [SDTCisInt<0>, SDTCisInt<1>,
  49                                 SDTCisPtrTy<2>, SDTCisInt<3>,SDTCisInt<4>]>;
  50 def SDTX86Ret     : SDTypeProfile<0, -1, [SDTCisVT<0, i16>]>;
  51
  52 def SDT_X86CallSeqStart : SDCallSeqStart<[ SDTCisVT<0, i32> ]>;
  53 def SDT_X86CallSeqEnd   : SDCallSeqEnd<[ SDTCisVT<0, i32>,
  54                                          SDTCisVT<1, i32> ]>;
  55
  56 def SDT_X86Call   : SDTypeProfile<0, -1, [SDTCisVT<0, iPTR>]>;
  57
  58 def SDTX86RepStr  : SDTypeProfile<0, 1, [SDTCisVT<0, OtherVT>]>;
  59
  60 def SDTX86RdTsc   : SDTypeProfile<0, 0, []>;
  61
  62 def SDTX86Wrapper : SDTypeProfile<1, 1, [SDTCisSameAs<0, 1>, SDTCisPtrTy<0>]>;
  63
  64 def SDT_X86TLSADDR : SDTypeProfile<1, 1, [SDTCisPtrTy<0>, SDTCisInt<1>]>;
  65
  66 def SDT_X86TLSTP : SDTypeProfile<1, 0, [SDTCisPtrTy<0>]>;
  67
  68 def SDT_X86EHRET : SDTypeProfile<0, 1, [SDTCisInt<0>]>;
  69
  70 def SDT_X86TCRET : SDTypeProfile<0, 2, [SDTCisPtrTy<0>, SDTCisVT<1, i32>]>;
  71
  72 def X86bsf     : SDNode<"X86ISD::BSF",      SDTIntUnaryOp>;
  73 def X86bsr     : SDNode<"X86ISD::BSR",      SDTIntUnaryOp>;
  74 def X86shld    : SDNode<"X86ISD::SHLD",     SDTIntShiftDOp>;
  75 def X86shrd    : SDNode<"X86ISD::SHRD",     SDTIntShiftDOp>;
  76
  77 def X86cmp     : SDNode<"X86ISD::CMP" ,     SDTX86CmpTest>;
  78
  79 def X86bt      : SDNode<"X86ISD::BT",       SDTX86CmpTest>;
  80
  81 def X86cmov    : SDNode<"X86ISD::CMOV",     SDTX86Cmov>;
  82 def X86brcond  : SDNode<"X86ISD::BRCOND",   SDTX86BrCond,
  83                         [SDNPHasChain]>;
  84 def X86setcc   : SDNode<"X86ISD::SETCC",    SDTX86SetCC>;
  85
  86 def X86cas : SDNode<"X86ISD::LCMPXCHG_DAG", SDTX86cas,
  87                         [SDNPHasChain, SDNPInFlag, SDNPOutFlag, SDNPMayStore,
  88                          SDNPMayLoad]>;
  89 def X86cas8 : SDNode<"X86ISD::LCMPXCHG8_DAG", SDTX86cas8,
  90                         [SDNPHasChain, SDNPInFlag, SDNPOutFlag, SDNPMayStore,
  91                          SDNPMayLoad]>;
  92 def X86AtomAdd64 : SDNode<"X86ISD::ATOMADD64_DAG", SDTX86atomicBinary,
  93                         [SDNPHasChain, SDNPMayStore,
  94                          SDNPMayLoad, SDNPMemOperand]>;
  95 def X86AtomSub64 : SDNode<"X86ISD::ATOMSUB64_DAG", SDTX86atomicBinary,
  96                         [SDNPHasChain, SDNPMayStore,
  97                          SDNPMayLoad, SDNPMemOperand]>;
  98 def X86AtomOr64 : SDNode<"X86ISD::ATOMOR64_DAG", SDTX86atomicBinary,
  99                         [SDNPHasChain, SDNPMayStore,
 100                          SDNPMayLoad, SDNPMemOperand]>;
 101 def X86AtomXor64 : SDNode<"X86ISD::ATOMXOR64_DAG", SDTX86atomicBinary,
 102                         [SDNPHasChain, SDNPMayStore,
 103                          SDNPMayLoad, SDNPMemOperand]>;
 104 def X86AtomAnd64 : SDNode<"X86ISD::ATOMAND64_DAG", SDTX86atomicBinary,
 105                         [SDNPHasChain, SDNPMayStore,
 106                          SDNPMayLoad, SDNPMemOperand]>;
 107 def X86AtomNand64 : SDNode<"X86ISD::ATOMNAND64_DAG", SDTX86atomicBinary,
 108                         [SDNPHasChain, SDNPMayStore,
 109                          SDNPMayLoad, SDNPMemOperand]>;
 110 def X86AtomSwap64 : SDNode<"X86ISD::ATOMSWAP64_DAG", SDTX86atomicBinary,
 111                         [SDNPHasChain, SDNPMayStore,
 112                          SDNPMayLoad, SDNPMemOperand]>;
 113 def X86retflag : SDNode<"X86ISD::RET_FLAG", SDTX86Ret,
 114                         [SDNPHasChain, SDNPOptInFlag]>;
 115
 116 def X86callseq_start :
 117                  SDNode<"ISD::CALLSEQ_START", SDT_X86CallSeqStart,
 118                         [SDNPHasChain, SDNPOutFlag]>;
 119 def X86callseq_end :
 120                  SDNode<"ISD::CALLSEQ_END",   SDT_X86CallSeqEnd,
 121                         [SDNPHasChain, SDNPOptInFlag, SDNPOutFlag]>;
 122
 123 def X86call    : SDNode<"X86ISD::CALL",     SDT_X86Call,
 124                         [SDNPHasChain, SDNPOutFlag, SDNPOptInFlag]>;
 125
 126 def X86tailcall: SDNode<"X86ISD::TAILCALL",     SDT_X86Call,
 127                         [SDNPHasChain, SDNPOutFlag, SDNPOptInFlag]>;
 128
 129 def X86rep_stos: SDNode<"X86ISD::REP_STOS", SDTX86RepStr,
 130                         [SDNPHasChain, SDNPInFlag, SDNPOutFlag, SDNPMayStore]>;
 131 def X86rep_movs: SDNode<"X86ISD::REP_MOVS", SDTX86RepStr,
 132                         [SDNPHasChain, SDNPInFlag, SDNPOutFlag, SDNPMayStore,
 133                          SDNPMayLoad]>;
 134
 135 def X86rdtsc   : SDNode<"X86ISD::RDTSC_DAG",SDTX86RdTsc,
 136                         [SDNPHasChain, SDNPOutFlag, SDNPSideEffect]>;
 137
 138 def X86Wrapper    : SDNode<"X86ISD::Wrapper",     SDTX86Wrapper>;
 139 def X86WrapperRIP : SDNode<"X86ISD::WrapperRIP",  SDTX86Wrapper>;
 140
 141 def X86tlsaddr : SDNode<"X86ISD::TLSADDR", SDT_X86TLSADDR,
 142                         [SDNPHasChain, SDNPOptInFlag, SDNPOutFlag]>;
 143 def X86TLStp : SDNode<"X86ISD::THREAD_POINTER", SDT_X86TLSTP, []>;
 144
 145 def X86ehret : SDNode<"X86ISD::EH_RETURN", SDT_X86EHRET,
 146                         [SDNPHasChain]>;
 147
 148 def X86tcret : SDNode<"X86ISD::TC_RETURN", SDT_X86TCRET,
 149                         [SDNPHasChain,  SDNPOptInFlag]>;
 150
 151 def X86add_ovf  : SDNode<"X86ISD::ADD",  SDTBinaryArithOvf>;
 152 def X86sub_ovf  : SDNode<"X86ISD::SUB",  SDTBinaryArithOvf>;
 153 def X86smul_ovf : SDNode<"X86ISD::SMUL", SDTBinaryArithOvf>;
 154 def X86umul_ovf : SDNode<"X86ISD::UMUL", SDTUnaryArithOvf>;
 155
 156 //===----------------------------------------------------------------------===//
 157 // X86 Operand Definitions.
 158 //
 159
 160 // *mem - Operand definitions for the funky X86 addressing mode operands.
 161 //
 162 class X86MemOperand<string printMethod> : Operand<iPTR> {
 163   let PrintMethod = printMethod;
 164   let MIOperandInfo = (ops ptr_rc, i8imm, ptr_rc, i32imm);
 165 }
 166
 167 def i8mem   : X86MemOperand<"printi8mem">;
 168 def i16mem  : X86MemOperand<"printi16mem">;
 169 def i32mem  : X86MemOperand<"printi32mem">;
 170 def i64mem  : X86MemOperand<"printi64mem">;
 171 def i128mem : X86MemOperand<"printi128mem">;
 172 def f32mem  : X86MemOperand<"printf32mem">;
 173 def f64mem  : X86MemOperand<"printf64mem">;
 174 def f80mem  : X86MemOperand<"printf80mem">;
 175 def f128mem : X86MemOperand<"printf128mem">;
 176
 177 def lea32mem : Operand<i32> {
 178   let PrintMethod = "printi32mem";
 179   let MIOperandInfo = (ops GR32, i8imm, GR32, i32imm);
 180 }
 181
 182 def SSECC : Operand<i8> {
 183   let PrintMethod = "printSSECC";
 184 }
 185
 186 def piclabel: Operand<i32> {
 187   let PrintMethod = "printPICLabel";
 188 }
 189
 190 // A couple of more descriptive operand definitions.
 191 // 16-bits but only 8 bits are significant.
 192 def i16i8imm  : Operand<i16>;
 193 // 32-bits but only 8 bits are significant.
 194 def i32i8imm  : Operand<i32>;
 195
 196 // Branch targets have OtherVT type.
 197 def brtarget : Operand<OtherVT>;
 198
 199 //===----------------------------------------------------------------------===//
 200 // X86 Complex Pattern Definitions.
 201 //
 202
 203 // Define X86 specific addressing mode.
 204 def addr      : ComplexPattern<iPTR, 4, "SelectAddr", [], []>;
 205 def lea32addr : ComplexPattern<i32, 4, "SelectLEAAddr",
 206                                [add, mul, shl, or, frameindex], []>;
 207
 208 //===----------------------------------------------------------------------===//
 209 // X86 Instruction Predicate Definitions.
 210 def HasMMX       : Predicate<"Subtarget->hasMMX()">;
 211 def HasSSE1      : Predicate<"Subtarget->hasSSE1()">;
 212 def HasSSE2      : Predicate<"Subtarget->hasSSE2()">;
 213 def HasSSE3      : Predicate<"Subtarget->hasSSE3()">;
 214 def HasSSSE3     : Predicate<"Subtarget->hasSSSE3()">;
 215 def HasSSE41     : Predicate<"Subtarget->hasSSE41()">;
 216 def HasSSE42     : Predicate<"Subtarget->hasSSE42()">;
 217 def FPStackf32   : Predicate<"!Subtarget->hasSSE1()">;
 218 def FPStackf64   : Predicate<"!Subtarget->hasSSE2()">;
 219 def In32BitMode  : Predicate<"!Subtarget->is64Bit()">;
 220 def In64BitMode  : Predicate<"Subtarget->is64Bit()">;
 221 def SmallCode    : Predicate<"TM.getCodeModel() == CodeModel::Small">;
 222 def NotSmallCode : Predicate<"TM.getCodeModel() != CodeModel::Small">;
 223 def IsStatic     : Predicate<"TM.getRelocationModel() == Reloc::Static">;
 224 def OptForSpeed  : Predicate<"!OptForSize">;
 225 def FastBTMem    : Predicate<"!Subtarget->isBTMemSlow()">;
 226
 227 //===----------------------------------------------------------------------===//
 228 // X86 Instruction Format Definitions.
 229 //
 230
 231 include "X86InstrFormats.td"
 232
 233 //===----------------------------------------------------------------------===//
 234 // Pattern fragments...
 235 //
 236
 237 // X86 specific condition code. These correspond to CondCode in
 238 // X86InstrInfo.h. They must be kept in synch.
 239 def X86_COND_A   : PatLeaf<(i8 0)>;  // alt. COND_NBE
 240 def X86_COND_AE  : PatLeaf<(i8 1)>;  // alt. COND_NC
 241 def X86_COND_B   : PatLeaf<(i8 2)>;  // alt. COND_C
 242 def X86_COND_BE  : PatLeaf<(i8 3)>;  // alt. COND_NA
 243 def X86_COND_E   : PatLeaf<(i8 4)>;  // alt. COND_Z
 244 def X86_COND_G   : PatLeaf<(i8 5)>;  // alt. COND_NLE
 245 def X86_COND_GE  : PatLeaf<(i8 6)>;  // alt. COND_NL
 246 def X86_COND_L   : PatLeaf<(i8 7)>;  // alt. COND_NGE
 247 def X86_COND_LE  : PatLeaf<(i8 8)>;  // alt. COND_NG
 248 def X86_COND_NE  : PatLeaf<(i8 9)>;  // alt. COND_NZ
 249 def X86_COND_NO  : PatLeaf<(i8 10)>;
 250 def X86_COND_NP  : PatLeaf<(i8 11)>; // alt. COND_PO
 251 def X86_COND_NS  : PatLeaf<(i8 12)>;
 252 def X86_COND_O   : PatLeaf<(i8 13)>;
 253 def X86_COND_P   : PatLeaf<(i8 14)>; // alt. COND_PE
 254 def X86_COND_S   : PatLeaf<(i8 15)>;
 255
 256 def i16immSExt8  : PatLeaf<(i16 imm), [{
 257   // i16immSExt8 predicate - True if the 16-bit immediate fits in a 8-bit
 258   // sign extended field.
 259   return (int16_t)N->getZExtValue() == (int8_t)N->getZExtValue();
 260 }]>;
 261
 262 def i32immSExt8  : PatLeaf<(i32 imm), [{
 263   // i32immSExt8 predicate - True if the 32-bit immediate fits in a 8-bit
 264   // sign extended field.
 265   return (int32_t)N->getZExtValue() == (int8_t)N->getZExtValue();
 266 }]>;
 267
 268 // Helper fragments for loads.
 269 // It's always safe to treat a anyext i16 load as a i32 load if the i16 is
 270 // known to be 32-bit aligned or better. Ditto for i8 to i16.
 271 def loadi16 : PatFrag<(ops node:$ptr), (i16 (unindexedload node:$ptr)), [{
 272   LoadSDNode *LD = cast<LoadSDNode>(N);
 273   ISD::LoadExtType ExtType = LD->getExtensionType();
 274   if (ExtType == ISD::NON_EXTLOAD)
 275     return true;
 276   if (ExtType == ISD::EXTLOAD)
 277     return LD->getAlignment() >= 2 && !LD->isVolatile();
 278   return false;
 279 }]>;
 280
 281 def loadi16_anyext : PatFrag<(ops node:$ptr), (i32 (unindexedload node:$ptr)), [{
 282   LoadSDNode *LD = cast<LoadSDNode>(N);
 283   ISD::LoadExtType ExtType = LD->getExtensionType();
 284   if (ExtType == ISD::EXTLOAD)
 285     return LD->getAlignment() >= 2 && !LD->isVolatile();
 286   return false;
 287 }]>;
 288
 289 def loadi32 : PatFrag<(ops node:$ptr), (i32 (unindexedload node:$ptr)), [{
 290   LoadSDNode *LD = cast<LoadSDNode>(N);
 291   ISD::LoadExtType ExtType = LD->getExtensionType();
 292   if (ExtType == ISD::NON_EXTLOAD)
 293     return true;
 294   if (ExtType == ISD::EXTLOAD)
 295     return LD->getAlignment() >= 4 && !LD->isVolatile();
 296   return false;
 297 }]>;
 298
 299 def nvloadi32 : PatFrag<(ops node:$ptr), (i32 (unindexedload node:$ptr)), [{
 300   LoadSDNode *LD = cast<LoadSDNode>(N);
 301   if (LD->isVolatile())
 302     return false;
 303   ISD::LoadExtType ExtType = LD->getExtensionType();
 304   if (ExtType == ISD::NON_EXTLOAD)
 305     return true;
 306   if (ExtType == ISD::EXTLOAD)
 307     return LD->getAlignment() >= 4;
 308   return false;
 309 }]>;
 310
 311 def loadi8  : PatFrag<(ops node:$ptr), (i8  (load node:$ptr))>;
 312 def loadi64 : PatFrag<(ops node:$ptr), (i64 (load node:$ptr))>;
 313
 314 def loadf32 : PatFrag<(ops node:$ptr), (f32 (load node:$ptr))>;
 315 def loadf64 : PatFrag<(ops node:$ptr), (f64 (load node:$ptr))>;
 316 def loadf80 : PatFrag<(ops node:$ptr), (f80 (load node:$ptr))>;
 317
 318 def sextloadi16i8  : PatFrag<(ops node:$ptr), (i16 (sextloadi8 node:$ptr))>;
 319 def sextloadi32i8  : PatFrag<(ops node:$ptr), (i32 (sextloadi8 node:$ptr))>;
 320 def sextloadi32i16 : PatFrag<(ops node:$ptr), (i32 (sextloadi16 node:$ptr))>;
 321
 322 def zextloadi8i1   : PatFrag<(ops node:$ptr), (i8  (zextloadi1 node:$ptr))>;
 323 def zextloadi16i1  : PatFrag<(ops node:$ptr), (i16 (zextloadi1 node:$ptr))>;
 324 def zextloadi32i1  : PatFrag<(ops node:$ptr), (i32 (zextloadi1 node:$ptr))>;
 325 def zextloadi16i8  : PatFrag<(ops node:$ptr), (i16 (zextloadi8 node:$ptr))>;
 326 def zextloadi32i8  : PatFrag<(ops node:$ptr), (i32 (zextloadi8 node:$ptr))>;
 327 def zextloadi32i16 : PatFrag<(ops node:$ptr), (i32 (zextloadi16 node:$ptr))>;
 328
 329 def extloadi8i1    : PatFrag<(ops node:$ptr), (i8  (extloadi1 node:$ptr))>;
 330 def extloadi16i1   : PatFrag<(ops node:$ptr), (i16 (extloadi1 node:$ptr))>;
 331 def extloadi32i1   : PatFrag<(ops node:$ptr), (i32 (extloadi1 node:$ptr))>;
 332 def extloadi16i8   : PatFrag<(ops node:$ptr), (i16 (extloadi8 node:$ptr))>;
 333 def extloadi32i8   : PatFrag<(ops node:$ptr), (i32 (extloadi8 node:$ptr))>;
 334 def extloadi32i16  : PatFrag<(ops node:$ptr), (i32 (extloadi16 node:$ptr))>;
 335
 336
 337 // An 'and' node with a single use.
 338 def and_su : PatFrag<(ops node:$lhs, node:$rhs), (and node:$lhs, node:$rhs), [{
 339   return N->hasOneUse();
 340 }]>;
 341
 342 // 'shld' and 'shrd' instruction patterns. Note that even though these have
 343 // the srl and shl in their patterns, the C++ code must still check for them,
 344 // because predicates are tested before children nodes are explored.
 345
 346 def shrd : PatFrag<(ops node:$src1, node:$amt1, node:$src2, node:$amt2),
 347                    (or (srl node:$src1, node:$amt1),
 348                        (shl node:$src2, node:$amt2)), [{
 349   assert(N->getOpcode() == ISD::OR);
 350   return N->getOperand(0).getOpcode() == ISD::SRL &&
 351          N->getOperand(1).getOpcode() == ISD::SHL &&
 352          isa<ConstantSDNode>(N->getOperand(0).getOperand(1)) &&
 353          isa<ConstantSDNode>(N->getOperand(1).getOperand(1)) &&
 354          N->getOperand(0).getConstantOperandVal(1) ==
 355          N->getValueSizeInBits(0) - N->getOperand(1).getConstantOperandVal(1);
 356 }]>;
 357
 358 def shld : PatFrag<(ops node:$src1, node:$amt1, node:$src2, node:$amt2),
 359                    (or (shl node:$src1, node:$amt1),
 360                        (srl node:$src2, node:$amt2)), [{
 361   assert(N->getOpcode() == ISD::OR);
 362   return N->getOperand(0).getOpcode() == ISD::SHL &&
 363          N->getOperand(1).getOpcode() == ISD::SRL &&
 364          isa<ConstantSDNode>(N->getOperand(0).getOperand(1)) &&
 365          isa<ConstantSDNode>(N->getOperand(1).getOperand(1)) &&
 366          N->getOperand(0).getConstantOperandVal(1) ==
 367          N->getValueSizeInBits(0) - N->getOperand(1).getConstantOperandVal(1);
 368 }]>;
 369
 370 //===----------------------------------------------------------------------===//
 371 // Instruction list...
 372 //
 373
 374 // ADJCALLSTACKDOWN/UP implicitly use/def ESP because they may be expanded into
 375 // a stack adjustment and the codegen must know that they may modify the stack
 376 // pointer before prolog-epilog rewriting occurs.
 377 // Pessimistically assume ADJCALLSTACKDOWN / ADJCALLSTACKUP will become
 378 // sub / add which can clobber EFLAGS.
 379 let Defs = [ESP, EFLAGS], Uses = [ESP] in {
 380 def ADJCALLSTACKDOWN32 : I<0, Pseudo, (outs), (ins i32imm:$amt),
 381                            "#ADJCALLSTACKDOWN",
 382                            [(X86callseq_start timm:$amt)]>,
 383                           Requires<[In32BitMode]>;
 384 def ADJCALLSTACKUP32   : I<0, Pseudo, (outs), (ins i32imm:$amt1, i32imm:$amt2),
 385                            "#ADJCALLSTACKUP",
 386                            [(X86callseq_end timm:$amt1, timm:$amt2)]>,
 387                           Requires<[In32BitMode]>;
 388 }
 389
 390 // Nop
 391 let neverHasSideEffects = 1 in
 392   def NOOP : I<0x90, RawFrm, (outs), (ins), "nop", []>;
 393
 394 // PIC base
 395 let neverHasSideEffects = 1, isNotDuplicable = 1, Uses = [ESP] in
 396   def MOVPC32r : Ii32<0xE8, Pseudo, (outs GR32:$reg), (ins piclabel:$label),
 397                       "call\t$label\n\tpop{l}\t$reg", []>;
 398
 399 //===----------------------------------------------------------------------===//
 400 //  Control Flow Instructions...
 401 //
 402
 403 // Return instructions.
 404 let isTerminator = 1, isReturn = 1, isBarrier = 1,
 405     hasCtrlDep = 1, FPForm = SpecialFP, FPFormBits = SpecialFP.Value in {
 406   def RET    : I   <0xC3, RawFrm, (outs), (ins variable_ops),
 407                     "ret",
 408                     [(X86retflag 0)]>;
 409   def RETI   : Ii16<0xC2, RawFrm, (outs), (ins i16imm:$amt, variable_ops),
 410                     "ret\t$amt",
 411                     [(X86retflag imm:$amt)]>;
 412 }
 413
 414 // All branches are RawFrm, Void, Branch, and Terminators
 415 let isBranch = 1, isTerminator = 1 in
 416   class IBr<bits<8> opcode, dag ins, string asm, list<dag> pattern> :
 417         I<opcode, RawFrm, (outs), ins, asm, pattern>;
 418
 419 let isBranch = 1, isBarrier = 1 in
 420   def JMP : IBr<0xE9, (ins brtarget:$dst), "jmp\t$dst", [(br bb:$dst)]>;
 421
 422 // Indirect branches
 423 let isBranch = 1, isTerminator = 1, isBarrier = 1, isIndirectBranch = 1 in {
 424   def JMP32r     : I<0xFF, MRM4r, (outs), (ins GR32:$dst), "jmp{l}\t{*}$dst",
 425                      [(brind GR32:$dst)]>;
 426   def JMP32m     : I<0xFF, MRM4m, (outs), (ins i32mem:$dst), "jmp{l}\t{*}$dst",
 427                      [(brind (loadi32 addr:$dst))]>;
 428 }
 429
 430 // Conditional branches
 431 let Uses = [EFLAGS] in {
 432 def JE  : IBr<0x84, (ins brtarget:$dst), "je\t$dst",
 433               [(X86brcond bb:$dst, X86_COND_E, EFLAGS)]>, TB;
 434 def JNE : IBr<0x85, (ins brtarget:$dst), "jne\t$dst",
 435               [(X86brcond bb:$dst, X86_COND_NE, EFLAGS)]>, TB;
 436 def JL  : IBr<0x8C, (ins brtarget:$dst), "jl\t$dst",
 437               [(X86brcond bb:$dst, X86_COND_L, EFLAGS)]>, TB;
 438 def JLE : IBr<0x8E, (ins brtarget:$dst), "jle\t$dst",
 439               [(X86brcond bb:$dst, X86_COND_LE, EFLAGS)]>, TB;
 440 def JG  : IBr<0x8F, (ins brtarget:$dst), "jg\t$dst",
 441               [(X86brcond bb:$dst, X86_COND_G, EFLAGS)]>, TB;
 442 def JGE : IBr<0x8D, (ins brtarget:$dst), "jge\t$dst",
 443               [(X86brcond bb:$dst, X86_COND_GE, EFLAGS)]>, TB;
 444
 445 def JB  : IBr<0x82, (ins brtarget:$dst), "jb\t$dst",
 446               [(X86brcond bb:$dst, X86_COND_B, EFLAGS)]>, TB;
 447 def JBE : IBr<0x86, (ins brtarget:$dst), "jbe\t$dst",
 448               [(X86brcond bb:$dst, X86_COND_BE, EFLAGS)]>, TB;
 449 def JA  : IBr<0x87, (ins brtarget:$dst), "ja\t$dst",
 450               [(X86brcond bb:$dst, X86_COND_A, EFLAGS)]>, TB;
 451 def JAE : IBr<0x83, (ins brtarget:$dst), "jae\t$dst",
 452               [(X86brcond bb:$dst, X86_COND_AE, EFLAGS)]>, TB;
 453
 454 def JS  : IBr<0x88, (ins brtarget:$dst), "js\t$dst",
 455               [(X86brcond bb:$dst, X86_COND_S, EFLAGS)]>, TB;
 456 def JNS : IBr<0x89, (ins brtarget:$dst), "jns\t$dst",
 457               [(X86brcond bb:$dst, X86_COND_NS, EFLAGS)]>, TB;
 458 def JP  : IBr<0x8A, (ins brtarget:$dst), "jp\t$dst",
 459               [(X86brcond bb:$dst, X86_COND_P, EFLAGS)]>, TB;
 460 def JNP : IBr<0x8B, (ins brtarget:$dst), "jnp\t$dst",
 461               [(X86brcond bb:$dst, X86_COND_NP, EFLAGS)]>, TB;
 462 def JO  : IBr<0x80, (ins brtarget:$dst), "jo\t$dst",
 463               [(X86brcond bb:$dst, X86_COND_O, EFLAGS)]>, TB;
 464 def JNO : IBr<0x81, (ins brtarget:$dst), "jno\t$dst",
 465               [(X86brcond bb:$dst, X86_COND_NO, EFLAGS)]>, TB;
 466 } // Uses = [EFLAGS]
 467
 468 //===----------------------------------------------------------------------===//
 469 //  Call Instructions...
 470 //
 471 let isCall = 1 in
 472   // All calls clobber the non-callee saved registers. ESP is marked as
 473   // a use to prevent stack-pointer assignments that appear immediately
 474   // before calls from potentially appearing dead. Uses for argument
 475   // registers are added manually.
 476   let Defs = [EAX, ECX, EDX, FP0, FP1, FP2, FP3, FP4, FP5, FP6, ST0,
 477               MM0, MM1, MM2, MM3, MM4, MM5, MM6, MM7,
 478               XMM0, XMM1, XMM2, XMM3, XMM4, XMM5, XMM6, XMM7,
 479               XMM8, XMM9, XMM10, XMM11, XMM12, XMM13, XMM14, XMM15, EFLAGS],
 480       Uses = [ESP] in {
 481     def CALLpcrel32 : Ii32<0xE8, RawFrm, (outs), (ins i32imm:$dst,variable_ops),
 482                            "call\t${dst:call}", []>;
 483     def CALL32r     : I<0xFF, MRM2r, (outs), (ins GR32:$dst, variable_ops),
 484                         "call\t{*}$dst", [(X86call GR32:$dst)]>;
 485     def CALL32m     : I<0xFF, MRM2m, (outs), (ins i32mem:$dst, variable_ops),
 486                         "call\t{*}$dst", [(X86call (loadi32 addr:$dst))]>;
 487   }
 488
 489 // Tail call stuff.
 490
 491 def TAILCALL : I<0, Pseudo, (outs), (ins),
 492                          "#TAILCALL",
 493                          []>;
 494
 495 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1 in
 496 def TCRETURNdi : I<0, Pseudo, (outs), (ins i32imm:$dst, i32imm:$offset, variable_ops),
 497                  "#TC_RETURN $dst $offset",
 498                  []>;
 499
 500 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1 in
 501 def TCRETURNri : I<0, Pseudo, (outs), (ins GR32:$dst, i32imm:$offset, variable_ops),
 502                  "#TC_RETURN $dst $offset",
 503                  []>;
 504
 505 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1 in
 506
 507   def TAILJMPd : IBr<0xE9, (ins i32imm:$dst), "jmp\t${dst:call}  # TAILCALL",
 508                  []>;
 509 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1 in
 510   def TAILJMPr : I<0xFF, MRM4r, (outs), (ins GR32:$dst), "jmp{l}\t{*}$dst  # TAILCALL",
 511                  []>;
 512 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1 in
 513   def TAILJMPm : I<0xFF, MRM4m, (outs), (ins i32mem:$dst),
 514                    "jmp\t{*}$dst  # TAILCALL", []>;
 515
 516 //===----------------------------------------------------------------------===//
 517 //  Miscellaneous Instructions...
 518 //
 519 let Defs = [EBP, ESP], Uses = [EBP, ESP], mayLoad = 1, neverHasSideEffects=1 in
 520 def LEAVE    : I<0xC9, RawFrm,
 521                  (outs), (ins), "leave", []>;
 522
 523 let Defs = [ESP], Uses = [ESP], neverHasSideEffects=1 in {
 524 let mayLoad = 1 in
 525 def POP32r   : I<0x58, AddRegFrm, (outs GR32:$reg), (ins), "pop{l}\t$reg", []>;
 526
 527 let mayStore = 1 in
 528 def PUSH32r  : I<0x50, AddRegFrm, (outs), (ins GR32:$reg), "push{l}\t$reg",[]>;
 529 }
 530
 531 let Defs = [ESP, EFLAGS], Uses = [ESP], mayLoad = 1, neverHasSideEffects=1 in
 532 def POPFD    : I<0x9D, RawFrm, (outs), (ins), "popf", []>;
 533 let Defs = [ESP], Uses = [ESP, EFLAGS], mayStore = 1, neverHasSideEffects=1 in
 534 def PUSHFD   : I<0x9C, RawFrm, (outs), (ins), "pushf", []>;
 535
 536 let isTwoAddress = 1 in                               // GR32 = bswap GR32
 537   def BSWAP32r : I<0xC8, AddRegFrm,
 538                    (outs GR32:$dst), (ins GR32:$src),
 539                    "bswap{l}\t$dst",
 540                    [(set GR32:$dst, (bswap GR32:$src))]>, TB;
 541
 542
 543 // Bit scan instructions.
 544 let Defs = [EFLAGS] in {
 545 def BSF16rr  : I<0xBC, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src),
 546                  "bsf{w}\t{$src, $dst|$dst, $src}",
 547                  [(set GR16:$dst, (X86bsf GR16:$src)), (implicit EFLAGS)]>, TB;
 548 def BSF16rm  : I<0xBC, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
 549                  "bsf{w}\t{$src, $dst|$dst, $src}",
 550                  [(set GR16:$dst, (X86bsf (loadi16 addr:$src))),
 551                   (implicit EFLAGS)]>, TB;
 552 def BSF32rr  : I<0xBC, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src),
 553                  "bsf{l}\t{$src, $dst|$dst, $src}",
 554                  [(set GR32:$dst, (X86bsf GR32:$src)), (implicit EFLAGS)]>, TB;
 555 def BSF32rm  : I<0xBC, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
 556                  "bsf{l}\t{$src, $dst|$dst, $src}",
 557                  [(set GR32:$dst, (X86bsf (loadi32 addr:$src))),
 558                   (implicit EFLAGS)]>, TB;
 559
 560 def BSR16rr  : I<0xBD, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src),
 561                  "bsr{w}\t{$src, $dst|$dst, $src}",
 562                  [(set GR16:$dst, (X86bsr GR16:$src)), (implicit EFLAGS)]>, TB;
 563 def BSR16rm  : I<0xBD, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
 564                  "bsr{w}\t{$src, $dst|$dst, $src}",
 565                  [(set GR16:$dst, (X86bsr (loadi16 addr:$src))),
 566                   (implicit EFLAGS)]>, TB;
 567 def BSR32rr  : I<0xBD, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src),
 568                  "bsr{l}\t{$src, $dst|$dst, $src}",
 569                  [(set GR32:$dst, (X86bsr GR32:$src)), (implicit EFLAGS)]>, TB;
 570 def BSR32rm  : I<0xBD, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
 571                  "bsr{l}\t{$src, $dst|$dst, $src}",
 572                  [(set GR32:$dst, (X86bsr (loadi32 addr:$src))),
 573                   (implicit EFLAGS)]>, TB;
 574 } // Defs = [EFLAGS]
 575
 576 let neverHasSideEffects = 1 in
 577 def LEA16r   : I<0x8D, MRMSrcMem,
 578                  (outs GR16:$dst), (ins i32mem:$src),
 579                  "lea{w}\t{$src|$dst}, {$dst|$src}", []>, OpSize;
 580 let isReMaterializable = 1 in
 581 def LEA32r   : I<0x8D, MRMSrcMem,
 582                  (outs GR32:$dst), (ins lea32mem:$src),
 583                  "lea{l}\t{$src|$dst}, {$dst|$src}",
 584                  [(set GR32:$dst, lea32addr:$src)]>, Requires<[In32BitMode]>;
 585
 586 let Defs = [ECX,EDI,ESI], Uses = [ECX,EDI,ESI] in {
 587 def REP_MOVSB : I<0xA4, RawFrm, (outs), (ins), "{rep;movsb|rep movsb}",
 588                   [(X86rep_movs i8)]>, REP;
 589 def REP_MOVSW : I<0xA5, RawFrm, (outs), (ins), "{rep;movsw|rep movsw}",
 590                   [(X86rep_movs i16)]>, REP, OpSize;
 591 def REP_MOVSD : I<0xA5, RawFrm, (outs), (ins), "{rep;movsl|rep movsd}",
 592                   [(X86rep_movs i32)]>, REP;
 593 }
 594
 595 let Defs = [ECX,EDI], Uses = [AL,ECX,EDI] in
 596 def REP_STOSB : I<0xAA, RawFrm, (outs), (ins), "{rep;stosb|rep stosb}",
 597                   [(X86rep_stos i8)]>, REP;
 598 let Defs = [ECX,EDI], Uses = [AX,ECX,EDI] in
 599 def REP_STOSW : I<0xAB, RawFrm, (outs), (ins), "{rep;stosw|rep stosw}",
 600                   [(X86rep_stos i16)]>, REP, OpSize;
 601 let Defs = [ECX,EDI], Uses = [EAX,ECX,EDI] in
 602 def REP_STOSD : I<0xAB, RawFrm, (outs), (ins), "{rep;stosl|rep stosd}",
 603                   [(X86rep_stos i32)]>, REP;
 604
 605 let Defs = [RAX, RDX] in
 606 def RDTSC : I<0x31, RawFrm, (outs), (ins), "rdtsc", [(X86rdtsc)]>,
 607             TB;
 608
 609 let isBarrier = 1, hasCtrlDep = 1 in {
 610 def TRAP    : I<0x0B, RawFrm, (outs), (ins), "ud2", [(trap)]>, TB;
 611 }
 612
 613 //===----------------------------------------------------------------------===//
 614 //  Input/Output Instructions...
 615 //
 616 let Defs = [AL], Uses = [DX] in
 617 def IN8rr  : I<0xEC, RawFrm, (outs), (ins),
 618                "in{b}\t{%dx, %al|%AL, %DX}", []>;
 619 let Defs = [AX], Uses = [DX] in
 620 def IN16rr : I<0xED, RawFrm, (outs), (ins),
 621                "in{w}\t{%dx, %ax|%AX, %DX}", []>,  OpSize;
 622 let Defs = [EAX], Uses = [DX] in
 623 def IN32rr : I<0xED, RawFrm, (outs), (ins),
 624                "in{l}\t{%dx, %eax|%EAX, %DX}", []>;
 625
 626 let Defs = [AL] in
 627 def IN8ri  : Ii8<0xE4, RawFrm, (outs), (ins i16i8imm:$port),
 628                   "in{b}\t{$port, %al|%AL, $port}", []>;
 629 let Defs = [AX] in
 630 def IN16ri : Ii8<0xE5, RawFrm, (outs), (ins i16i8imm:$port),
 631                   "in{w}\t{$port, %ax|%AX, $port}", []>, OpSize;
 632 let Defs = [EAX] in
 633 def IN32ri : Ii8<0xE5, RawFrm, (outs), (ins i16i8imm:$port),
 634                   "in{l}\t{$port, %eax|%EAX, $port}", []>;
 635
 636 let Uses = [DX, AL] in
 637 def OUT8rr  : I<0xEE, RawFrm, (outs), (ins),
 638                 "out{b}\t{%al, %dx|%DX, %AL}", []>;
 639 let Uses = [DX, AX] in
 640 def OUT16rr : I<0xEF, RawFrm, (outs), (ins),
 641                 "out{w}\t{%ax, %dx|%DX, %AX}", []>, OpSize;
 642 let Uses = [DX, EAX] in
 643 def OUT32rr : I<0xEF, RawFrm, (outs), (ins),
 644                 "out{l}\t{%eax, %dx|%DX, %EAX}", []>;
 645
 646 let Uses = [AL] in
 647 def OUT8ir  : Ii8<0xE6, RawFrm, (outs), (ins i16i8imm:$port),
 648                    "out{b}\t{%al, $port|$port, %AL}", []>;
 649 let Uses = [AX] in
 650 def OUT16ir : Ii8<0xE7, RawFrm, (outs), (ins i16i8imm:$port),
 651                    "out{w}\t{%ax, $port|$port, %AX}", []>, OpSize;
 652 let Uses = [EAX] in
 653 def OUT32ir : Ii8<0xE7, RawFrm, (outs), (ins i16i8imm:$port),
 654                    "out{l}\t{%eax, $port|$port, %EAX}", []>;
 655
 656 //===----------------------------------------------------------------------===//
 657 //  Move Instructions...
 658 //
 659 let neverHasSideEffects = 1 in {
 660 def MOV8rr  : I<0x88, MRMDestReg, (outs GR8 :$dst), (ins GR8 :$src),
 661                 "mov{b}\t{$src, $dst|$dst, $src}", []>;
 662 def MOV16rr : I<0x89, MRMDestReg, (outs GR16:$dst), (ins GR16:$src),
 663                 "mov{w}\t{$src, $dst|$dst, $src}", []>, OpSize;
 664 def MOV32rr : I<0x89, MRMDestReg, (outs GR32:$dst), (ins GR32:$src),
 665                 "mov{l}\t{$src, $dst|$dst, $src}", []>;
 666 }
 667 let isReMaterializable = 1, isAsCheapAsAMove = 1 in {
 668 def MOV8ri  : Ii8 <0xB0, AddRegFrm, (outs GR8 :$dst), (ins i8imm :$src),
 669                    "mov{b}\t{$src, $dst|$dst, $src}",
 670                    [(set GR8:$dst, imm:$src)]>;
 671 def MOV16ri : Ii16<0xB8, AddRegFrm, (outs GR16:$dst), (ins i16imm:$src),
 672                    "mov{w}\t{$src, $dst|$dst, $src}",
 673                    [(set GR16:$dst, imm:$src)]>, OpSize;
 674 def MOV32ri : Ii32<0xB8, AddRegFrm, (outs GR32:$dst), (ins i32imm:$src),
 675                    "mov{l}\t{$src, $dst|$dst, $src}",
 676                    [(set GR32:$dst, imm:$src)]>;
 677 }
 678 def MOV8mi  : Ii8 <0xC6, MRM0m, (outs), (ins i8mem :$dst, i8imm :$src),
 679                    "mov{b}\t{$src, $dst|$dst, $src}",
 680                    [(store (i8 imm:$src), addr:$dst)]>;
 681 def MOV16mi : Ii16<0xC7, MRM0m, (outs), (ins i16mem:$dst, i16imm:$src),
 682                    "mov{w}\t{$src, $dst|$dst, $src}",
 683                    [(store (i16 imm:$src), addr:$dst)]>, OpSize;
 684 def MOV32mi : Ii32<0xC7, MRM0m, (outs), (ins i32mem:$dst, i32imm:$src),
 685                    "mov{l}\t{$src, $dst|$dst, $src}",
 686                    [(store (i32 imm:$src), addr:$dst)]>;
 687
 688 let canFoldAsLoad = 1, isReMaterializable = 1, mayHaveSideEffects = 1 in {
 689 def MOV8rm  : I<0x8A, MRMSrcMem, (outs GR8 :$dst), (ins i8mem :$src),
 690                 "mov{b}\t{$src, $dst|$dst, $src}",
 691                 [(set GR8:$dst, (load addr:$src))]>;
 692 def MOV16rm : I<0x8B, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
 693                 "mov{w}\t{$src, $dst|$dst, $src}",
 694                 [(set GR16:$dst, (load addr:$src))]>, OpSize;
 695 def MOV32rm : I<0x8B, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
 696                 "mov{l}\t{$src, $dst|$dst, $src}",
 697                 [(set GR32:$dst, (load addr:$src))]>;
 698 }
 699
 700 def MOV8mr  : I<0x88, MRMDestMem, (outs), (ins i8mem :$dst, GR8 :$src),
 701                 "mov{b}\t{$src, $dst|$dst, $src}",
 702                 [(store GR8:$src, addr:$dst)]>;
 703 def MOV16mr : I<0x89, MRMDestMem, (outs), (ins i16mem:$dst, GR16:$src),
 704                 "mov{w}\t{$src, $dst|$dst, $src}",
 705                 [(store GR16:$src, addr:$dst)]>, OpSize;
 706 def MOV32mr : I<0x89, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
 707                 "mov{l}\t{$src, $dst|$dst, $src}",
 708                 [(store GR32:$src, addr:$dst)]>;
 709
 710 //===----------------------------------------------------------------------===//
 711 //  Fixed-Register Multiplication and Division Instructions...
 712 //
 713
 714 // Extra precision multiplication
 715 let Defs = [AL,AH,EFLAGS], Uses = [AL] in
 716 def MUL8r  : I<0xF6, MRM4r, (outs),  (ins GR8:$src), "mul{b}\t$src",
 717                // FIXME: Used for 8-bit mul, ignore result upper 8 bits.
 718                // This probably ought to be moved to a def : Pat<> if the
 719                // syntax can be accepted.
 720                [(set AL, (mul AL, GR8:$src)),
 721                 (implicit EFLAGS)]>;     // AL,AH = AL*GR8
 722
 723 let Defs = [AX,DX,EFLAGS], Uses = [AX], neverHasSideEffects = 1 in
 724 def MUL16r : I<0xF7, MRM4r, (outs),  (ins GR16:$src),
 725                "mul{w}\t$src",
 726                []>, OpSize;    // AX,DX = AX*GR16
 727
 728 let Defs = [EAX,EDX,EFLAGS], Uses = [EAX], neverHasSideEffects = 1 in
 729 def MUL32r : I<0xF7, MRM4r, (outs),  (ins GR32:$src),
 730                "mul{l}\t$src",
 731                []>; // EAX,EDX = EAX*GR32
 732
 733 let Defs = [AL,AH,EFLAGS], Uses = [AL] in
 734 def MUL8m  : I<0xF6, MRM4m, (outs), (ins i8mem :$src),
 735                "mul{b}\t$src",
 736                // FIXME: Used for 8-bit mul, ignore result upper 8 bits.
 737                // This probably ought to be moved to a def : Pat<> if the
 738                // syntax can be accepted.
 739                [(set AL, (mul AL, (loadi8 addr:$src))),
 740                 (implicit EFLAGS)]>;   // AL,AH = AL*[mem8]
 741
 742 let mayLoad = 1, neverHasSideEffects = 1 in {
 743 let Defs = [AX,DX,EFLAGS], Uses = [AX] in
 744 def MUL16m : I<0xF7, MRM4m, (outs), (ins i16mem:$src),
 745                "mul{w}\t$src",
 746                []>, OpSize; // AX,DX = AX*[mem16]
 747
 748 let Defs = [EAX,EDX,EFLAGS], Uses = [EAX] in
 749 def MUL32m : I<0xF7, MRM4m, (outs), (ins i32mem:$src),
 750               "mul{l}\t$src",
 751               []>;          // EAX,EDX = EAX*[mem32]
 752 }
 753
 754 let neverHasSideEffects = 1 in {
 755 let Defs = [AL,AH,EFLAGS], Uses = [AL] in
 756 def IMUL8r  : I<0xF6, MRM5r, (outs),  (ins GR8:$src), "imul{b}\t$src", []>;
 757               // AL,AH = AL*GR8
 758 let Defs = [AX,DX,EFLAGS], Uses = [AX] in
 759 def IMUL16r : I<0xF7, MRM5r, (outs),  (ins GR16:$src), "imul{w}\t$src", []>,
 760               OpSize;    // AX,DX = AX*GR16
 761 let Defs = [EAX,EDX,EFLAGS], Uses = [EAX] in
 762 def IMUL32r : I<0xF7, MRM5r, (outs),  (ins GR32:$src), "imul{l}\t$src", []>;
 763               // EAX,EDX = EAX*GR32
 764 let mayLoad = 1 in {
 765 let Defs = [AL,AH,EFLAGS], Uses = [AL] in
 766 def IMUL8m  : I<0xF6, MRM5m, (outs), (ins i8mem :$src),
 767                 "imul{b}\t$src", []>;    // AL,AH = AL*[mem8]
 768 let Defs = [AX,DX,EFLAGS], Uses = [AX] in
 769 def IMUL16m : I<0xF7, MRM5m, (outs), (ins i16mem:$src),
 770                 "imul{w}\t$src", []>, OpSize; // AX,DX = AX*[mem16]
 771 let Defs = [EAX,EDX], Uses = [EAX] in
 772 def IMUL32m : I<0xF7, MRM5m, (outs), (ins i32mem:$src),
 773                 "imul{l}\t$src", []>;  // EAX,EDX = EAX*[mem32]
 774 }
 775 } // neverHasSideEffects
 776
 777 // unsigned division/remainder
 778 let Defs = [AL,AH,EFLAGS], Uses = [AX] in
 779 def DIV8r  : I<0xF6, MRM6r, (outs),  (ins GR8:$src),          // AX/r8 = AL,AH
 780                "div{b}\t$src", []>;
 781 let Defs = [AX,DX,EFLAGS], Uses = [AX,DX] in
 782 def DIV16r : I<0xF7, MRM6r, (outs),  (ins GR16:$src),         // DX:AX/r16 = AX,DX
 783                "div{w}\t$src", []>, OpSize;
 784 let Defs = [EAX,EDX,EFLAGS], Uses = [EAX,EDX] in
 785 def DIV32r : I<0xF7, MRM6r, (outs),  (ins GR32:$src),         // EDX:EAX/r32 = EAX,EDX
 786                "div{l}\t$src", []>;
 787 let mayLoad = 1 in {
 788 let Defs = [AL,AH,EFLAGS], Uses = [AX] in
 789 def DIV8m  : I<0xF6, MRM6m, (outs), (ins i8mem:$src),       // AX/[mem8] = AL,AH
 790                "div{b}\t$src", []>;
 791 let Defs = [AX,DX,EFLAGS], Uses = [AX,DX] in
 792 def DIV16m : I<0xF7, MRM6m, (outs), (ins i16mem:$src),      // DX:AX/[mem16] = AX,DX
 793                "div{w}\t$src", []>, OpSize;
 794 let Defs = [EAX,EDX,EFLAGS], Uses = [EAX,EDX] in
 795 def DIV32m : I<0xF7, MRM6m, (outs), (ins i32mem:$src),      // EDX:EAX/[mem32] = EAX,EDX
 796                "div{l}\t$src", []>;
 797 }
 798
 799 // Signed division/remainder.
 800 let Defs = [AL,AH,EFLAGS], Uses = [AX] in
 801 def IDIV8r : I<0xF6, MRM7r, (outs),  (ins GR8:$src),          // AX/r8 = AL,AH
 802                "idiv{b}\t$src", []>;
 803 let Defs = [AX,DX,EFLAGS], Uses = [AX,DX] in
 804 def IDIV16r: I<0xF7, MRM7r, (outs),  (ins GR16:$src),         // DX:AX/r16 = AX,DX
 805                "idiv{w}\t$src", []>, OpSize;
 806 let Defs = [EAX,EDX,EFLAGS], Uses = [EAX,EDX] in
 807 def IDIV32r: I<0xF7, MRM7r, (outs),  (ins GR32:$src),         // EDX:EAX/r32 = EAX,EDX
 808                "idiv{l}\t$src", []>;
 809 let mayLoad = 1, mayLoad = 1 in {
 810 let Defs = [AL,AH,EFLAGS], Uses = [AX] in
 811 def IDIV8m : I<0xF6, MRM7m, (outs), (ins i8mem:$src),      // AX/[mem8] = AL,AH
 812                "idiv{b}\t$src", []>;
 813 let Defs = [AX,DX,EFLAGS], Uses = [AX,DX] in
 814 def IDIV16m: I<0xF7, MRM7m, (outs), (ins i16mem:$src),     // DX:AX/[mem16] = AX,DX
 815                "idiv{w}\t$src", []>, OpSize;
 816 let Defs = [EAX,EDX,EFLAGS], Uses = [EAX,EDX] in
 817 def IDIV32m: I<0xF7, MRM7m, (outs), (ins i32mem:$src),     // EDX:EAX/[mem32] = EAX,EDX
 818                "idiv{l}\t$src", []>;
 819 }
 820
 821 //===----------------------------------------------------------------------===//
 822 //  Two address Instructions.
 823 //
 824 let isTwoAddress = 1 in {
 825
 826 // Conditional moves
 827 let Uses = [EFLAGS] in {
 828 let isCommutable = 1 in {
 829 def CMOVB16rr : I<0x42, MRMSrcReg,       // if <u, GR16 = GR16
 830                   (outs GR16:$dst), (ins GR16:$src1, GR16:$src2),
 831                   "cmovb\t{$src2, $dst|$dst, $src2}",
 832                   [(set GR16:$dst, (X86cmov GR16:$src1, GR16:$src2,
 833                                    X86_COND_B, EFLAGS))]>,
 834                   TB, OpSize;
 835 def CMOVB32rr : I<0x42, MRMSrcReg,       // if <u, GR32 = GR32
 836                   (outs GR32:$dst), (ins GR32:$src1, GR32:$src2),
 837                   "cmovb\t{$src2, $dst|$dst, $src2}",
 838                   [(set GR32:$dst, (X86cmov GR32:$src1, GR32:$src2,
 839                                    X86_COND_B, EFLAGS))]>,
 840                    TB;
 841
 842 def CMOVAE16rr: I<0x43, MRMSrcReg,       // if >=u, GR16 = GR16
 843                   (outs GR16:$dst), (ins GR16:$src1, GR16:$src2),
 844                   "cmovae\t{$src2, $dst|$dst, $src2}",
 845                   [(set GR16:$dst, (X86cmov GR16:$src1, GR16:$src2,
 846                                    X86_COND_AE, EFLAGS))]>,
 847                    TB, OpSize;
 848 def CMOVAE32rr: I<0x43, MRMSrcReg,       // if >=u, GR32 = GR32
 849                   (outs GR32:$dst), (ins GR32:$src1, GR32:$src2),
 850                   "cmovae\t{$src2, $dst|$dst, $src2}",
 851                   [(set GR32:$dst, (X86cmov GR32:$src1, GR32:$src2,
 852                                    X86_COND_AE, EFLAGS))]>,
 853                    TB;
 854 def CMOVE16rr : I<0x44, MRMSrcReg,       // if ==, GR16 = GR16
 855                   (outs GR16:$dst), (ins GR16:$src1, GR16:$src2),
 856                   "cmove\t{$src2, $dst|$dst, $src2}",
 857                   [(set GR16:$dst, (X86cmov GR16:$src1, GR16:$src2,
 858                                    X86_COND_E, EFLAGS))]>,
 859                    TB, OpSize;
 860 def CMOVE32rr : I<0x44, MRMSrcReg,       // if ==, GR32 = GR32
 861                   (outs GR32:$dst), (ins GR32:$src1, GR32:$src2),
 862                   "cmove\t{$src2, $dst|$dst, $src2}",
 863                   [(set GR32:$dst, (X86cmov GR32:$src1, GR32:$src2,
 864                                    X86_COND_E, EFLAGS))]>,
 865                    TB;
 866 def CMOVNE16rr: I<0x45, MRMSrcReg,       // if !=, GR16 = GR16
 867                   (outs GR16:$dst), (ins GR16:$src1, GR16:$src2),
 868                   "cmovne\t{$src2, $dst|$dst, $src2}",
 869                   [(set GR16:$dst, (X86cmov GR16:$src1, GR16:$src2,
 870                                    X86_COND_NE, EFLAGS))]>,
 871                    TB, OpSize;
 872 def CMOVNE32rr: I<0x45, MRMSrcReg,       // if !=, GR32 = GR32
 873                   (outs GR32:$dst), (ins GR32:$src1, GR32:$src2),
 874                   "cmovne\t{$src2, $dst|$dst, $src2}",
 875                   [(set GR32:$dst, (X86cmov GR32:$src1, GR32:$src2,
 876                                    X86_COND_NE, EFLAGS))]>,
 877                    TB;
 878 def CMOVBE16rr: I<0x46, MRMSrcReg,       // if <=u, GR16 = GR16
 879                   (outs GR16:$dst), (ins GR16:$src1, GR16:$src2),
 880                   "cmovbe\t{$src2, $dst|$dst, $src2}",
 881                   [(set GR16:$dst, (X86cmov GR16:$src1, GR16:$src2,
 882                                    X86_COND_BE, EFLAGS))]>,
 883                    TB, OpSize;
 884 def CMOVBE32rr: I<0x46, MRMSrcReg,       // if <=u, GR32 = GR32
 885                   (outs GR32:$dst), (ins GR32:$src1, GR32:$src2),
 886                   "cmovbe\t{$src2, $dst|$dst, $src2}",
 887                   [(set GR32:$dst, (X86cmov GR32:$src1, GR32:$src2,
 888                                    X86_COND_BE, EFLAGS))]>,
 889                    TB;
 890 def CMOVA16rr : I<0x47, MRMSrcReg,       // if >u, GR16 = GR16
 891                   (outs GR16:$dst), (ins GR16:$src1, GR16:$src2),
 892                   "cmova\t{$src2, $dst|$dst, $src2}",
 893                   [(set GR16:$dst, (X86cmov GR16:$src1, GR16:$src2,
 894                                    X86_COND_A, EFLAGS))]>,
 895                    TB, OpSize;
 896 def CMOVA32rr : I<0x47, MRMSrcReg,       // if >u, GR32 = GR32
 897                   (outs GR32:$dst), (ins GR32:$src1, GR32:$src2),
 898                   "cmova\t{$src2, $dst|$dst, $src2}",
 899                   [(set GR32:$dst, (X86cmov GR32:$src1, GR32:$src2,
 900                                    X86_COND_A, EFLAGS))]>,
 901                    TB;
 902 def CMOVL16rr : I<0x4C, MRMSrcReg,       // if <s, GR16 = GR16
 903                   (outs GR16:$dst), (ins GR16:$src1, GR16:$src2),
 904                   "cmovl\t{$src2, $dst|$dst, $src2}",
 905                   [(set GR16:$dst, (X86cmov GR16:$src1, GR16:$src2,
 906                                    X86_COND_L, EFLAGS))]>,
 907                    TB, OpSize;
 908 def CMOVL32rr : I<0x4C, MRMSrcReg,       // if <s, GR32 = GR32
 909                   (outs GR32:$dst), (ins GR32:$src1, GR32:$src2),
 910                   "cmovl\t{$src2, $dst|$dst, $src2}",
 911                   [(set GR32:$dst, (X86cmov GR32:$src1, GR32:$src2,
 912                                    X86_COND_L, EFLAGS))]>,
 913                    TB;
 914 def CMOVGE16rr: I<0x4D, MRMSrcReg,       // if >=s, GR16 = GR16
 915                   (outs GR16:$dst), (ins GR16:$src1, GR16:$src2),
 916                   "cmovge\t{$src2, $dst|$dst, $src2}",
 917                   [(set GR16:$dst, (X86cmov GR16:$src1, GR16:$src2,
 918                                    X86_COND_GE, EFLAGS))]>,
 919                    TB, OpSize;
 920 def CMOVGE32rr: I<0x4D, MRMSrcReg,       // if >=s, GR32 = GR32
 921                   (outs GR32:$dst), (ins GR32:$src1, GR32:$src2),
 922                   "cmovge\t{$src2, $dst|$dst, $src2}",
 923                   [(set GR32:$dst, (X86cmov GR32:$src1, GR32:$src2,
 924                                    X86_COND_GE, EFLAGS))]>,
 925                    TB;
 926 def CMOVLE16rr: I<0x4E, MRMSrcReg,       // if <=s, GR16 = GR16
 927                   (outs GR16:$dst), (ins GR16:$src1, GR16:$src2),
 928                   "cmovle\t{$src2, $dst|$dst, $src2}",
 929                   [(set GR16:$dst, (X86cmov GR16:$src1, GR16:$src2,
 930                                    X86_COND_LE, EFLAGS))]>,
 931                    TB, OpSize;
 932 def CMOVLE32rr: I<0x4E, MRMSrcReg,       // if <=s, GR32 = GR32
 933                   (outs GR32:$dst), (ins GR32:$src1, GR32:$src2),
 934                   "cmovle\t{$src2, $dst|$dst, $src2}",
 935                   [(set GR32:$dst, (X86cmov GR32:$src1, GR32:$src2,
 936                                    X86_COND_LE, EFLAGS))]>,
 937                    TB;
 938 def CMOVG16rr : I<0x4F, MRMSrcReg,       // if >s, GR16 = GR16
 939                   (outs GR16:$dst), (ins GR16:$src1, GR16:$src2),
 940                   "cmovg\t{$src2, $dst|$dst, $src2}",
 941                   [(set GR16:$dst, (X86cmov GR16:$src1, GR16:$src2,
 942                                    X86_COND_G, EFLAGS))]>,
 943                    TB, OpSize;
 944 def CMOVG32rr : I<0x4F, MRMSrcReg,       // if >s, GR32 = GR32
 945                   (outs GR32:$dst), (ins GR32:$src1, GR32:$src2),
 946                   "cmovg\t{$src2, $dst|$dst, $src2}",
 947                   [(set GR32:$dst, (X86cmov GR32:$src1, GR32:$src2,
 948                                    X86_COND_G, EFLAGS))]>,
 949                    TB;
 950 def CMOVS16rr : I<0x48, MRMSrcReg,       // if signed, GR16 = GR16
 951                   (outs GR16:$dst), (ins GR16:$src1, GR16:$src2),
 952                   "cmovs\t{$src2, $dst|$dst, $src2}",
 953                   [(set GR16:$dst, (X86cmov GR16:$src1, GR16:$src2,
 954                                    X86_COND_S, EFLAGS))]>,
 955                   TB, OpSize;
 956 def CMOVS32rr : I<0x48, MRMSrcReg,       // if signed, GR32 = GR32
 957                   (outs GR32:$dst), (ins GR32:$src1, GR32:$src2),
 958                   "cmovs\t{$src2, $dst|$dst, $src2}",
 959                   [(set GR32:$dst, (X86cmov GR32:$src1, GR32:$src2,
 960                                    X86_COND_S, EFLAGS))]>,
 961                   TB;
 962 def CMOVNS16rr: I<0x49, MRMSrcReg,       // if !signed, GR16 = GR16
 963                   (outs GR16:$dst), (ins GR16:$src1, GR16:$src2),
 964                   "cmovns\t{$src2, $dst|$dst, $src2}",
 965                   [(set GR16:$dst, (X86cmov GR16:$src1, GR16:$src2,
 966                                    X86_COND_NS, EFLAGS))]>,
 967                   TB, OpSize;
 968 def CMOVNS32rr: I<0x49, MRMSrcReg,       // if !signed, GR32 = GR32
 969                   (outs GR32:$dst), (ins GR32:$src1, GR32:$src2),
 970                   "cmovns\t{$src2, $dst|$dst, $src2}",
 971                   [(set GR32:$dst, (X86cmov GR32:$src1, GR32:$src2,
 972                                    X86_COND_NS, EFLAGS))]>,
 973                   TB;
 974 def CMOVP16rr : I<0x4A, MRMSrcReg,       // if parity, GR16 = GR16
 975                   (outs GR16:$dst), (ins GR16:$src1, GR16:$src2),
 976                   "cmovp\t{$src2, $dst|$dst, $src2}",
 977                   [(set GR16:$dst, (X86cmov GR16:$src1, GR16:$src2,
 978                                    X86_COND_P, EFLAGS))]>,
 979                   TB, OpSize;
 980 def CMOVP32rr : I<0x4A, MRMSrcReg,       // if parity, GR32 = GR32
 981                   (outs GR32:$dst), (ins GR32:$src1, GR32:$src2),
 982                   "cmovp\t{$src2, $dst|$dst, $src2}",
 983                   [(set GR32:$dst, (X86cmov GR32:$src1, GR32:$src2,
 984                                    X86_COND_P, EFLAGS))]>,
 985                   TB;
 986 def CMOVNP16rr : I<0x4B, MRMSrcReg,       // if !parity, GR16 = GR16
 987                   (outs GR16:$dst), (ins GR16:$src1, GR16:$src2),
 988                   "cmovnp\t{$src2, $dst|$dst, $src2}",
 989                    [(set GR16:$dst, (X86cmov GR16:$src1, GR16:$src2,
 990                                     X86_COND_NP, EFLAGS))]>,
 991                   TB, OpSize;
 992 def CMOVNP32rr : I<0x4B, MRMSrcReg,       // if !parity, GR32 = GR32
 993                   (outs GR32:$dst), (ins GR32:$src1, GR32:$src2),
 994                   "cmovnp\t{$src2, $dst|$dst, $src2}",
 995                    [(set GR32:$dst, (X86cmov GR32:$src1, GR32:$src2,
 996                                     X86_COND_NP, EFLAGS))]>,
 997                   TB;
 998 } // isCommutable = 1
 999
1000 def CMOVNP32rm : I<0x4B, MRMSrcMem,       // if !parity, GR32 = [mem32]
1001                   (outs GR32:$dst), (ins GR32:$src1, i32mem:$src2),
1002                   "cmovnp\t{$src2, $dst|$dst, $src2}",
1003                    [(set GR32:$dst, (X86cmov GR32:$src1, (loadi32 addr:$src2),
1004                                     X86_COND_NP, EFLAGS))]>,
1005                   TB;
1006
1007 def CMOVB16rm : I<0x42, MRMSrcMem,       // if <u, GR16 = [mem16]
1008                   (outs GR16:$dst), (ins GR16:$src1, i16mem:$src2),
1009                   "cmovb\t{$src2, $dst|$dst, $src2}",
1010                   [(set GR16:$dst, (X86cmov GR16:$src1, (loadi16 addr:$src2),
1011                                    X86_COND_B, EFLAGS))]>,
1012                   TB, OpSize;
1013 def CMOVB32rm : I<0x42, MRMSrcMem,       // if <u, GR32 = [mem32]
1014                   (outs GR32:$dst), (ins GR32:$src1, i32mem:$src2),
1015                   "cmovb\t{$src2, $dst|$dst, $src2}",
1016                   [(set GR32:$dst, (X86cmov GR32:$src1, (loadi32 addr:$src2),
1017                                    X86_COND_B, EFLAGS))]>,
1018                    TB;
1019 def CMOVAE16rm: I<0x43, MRMSrcMem,       // if >=u, GR16 = [mem16]
1020                   (outs GR16:$dst), (ins GR16:$src1, i16mem:$src2),
1021                   "cmovae\t{$src2, $dst|$dst, $src2}",
1022                   [(set GR16:$dst, (X86cmov GR16:$src1, (loadi16 addr:$src2),
1023                                    X86_COND_AE, EFLAGS))]>,
1024                    TB, OpSize;
1025 def CMOVAE32rm: I<0x43, MRMSrcMem,       // if >=u, GR32 = [mem32]
1026                   (outs GR32:$dst), (ins GR32:$src1, i32mem:$src2),
1027                   "cmovae\t{$src2, $dst|$dst, $src2}",
1028                   [(set GR32:$dst, (X86cmov GR32:$src1, (loadi32 addr:$src2),
1029                                    X86_COND_AE, EFLAGS))]>,
1030                    TB;
1031 def CMOVE16rm : I<0x44, MRMSrcMem,       // if ==, GR16 = [mem16]
1032                   (outs GR16:$dst), (ins GR16:$src1, i16mem:$src2),
1033                   "cmove\t{$src2, $dst|$dst, $src2}",
1034                   [(set GR16:$dst, (X86cmov GR16:$src1, (loadi16 addr:$src2),
1035                                    X86_COND_E, EFLAGS))]>,
1036                    TB, OpSize;
1037 def CMOVE32rm : I<0x44, MRMSrcMem,       // if ==, GR32 = [mem32]
1038                   (outs GR32:$dst), (ins GR32:$src1, i32mem:$src2),
1039                   "cmove\t{$src2, $dst|$dst, $src2}",
1040                   [(set GR32:$dst, (X86cmov GR32:$src1, (loadi32 addr:$src2),
1041                                    X86_COND_E, EFLAGS))]>,
1042                    TB;
1043 def CMOVNE16rm: I<0x45, MRMSrcMem,       // if !=, GR16 = [mem16]
1044                   (outs GR16:$dst), (ins GR16:$src1, i16mem:$src2),
1045                   "cmovne\t{$src2, $dst|$dst, $src2}",
1046                   [(set GR16:$dst, (X86cmov GR16:$src1, (loadi16 addr:$src2),
1047                                    X86_COND_NE, EFLAGS))]>,
1048                    TB, OpSize;
1049 def CMOVNE32rm: I<0x45, MRMSrcMem,       // if !=, GR32 = [mem32]
1050                   (outs GR32:$dst), (ins GR32:$src1, i32mem:$src2),
1051                   "cmovne\t{$src2, $dst|$dst, $src2}",
1052                   [(set GR32:$dst, (X86cmov GR32:$src1, (loadi32 addr:$src2),
1053                                    X86_COND_NE, EFLAGS))]>,
1054                    TB;
1055 def CMOVBE16rm: I<0x46, MRMSrcMem,       // if <=u, GR16 = [mem16]
1056                   (outs GR16:$dst), (ins GR16:$src1, i16mem:$src2),
1057                   "cmovbe\t{$src2, $dst|$dst, $src2}",
1058                   [(set GR16:$dst, (X86cmov GR16:$src1, (loadi16 addr:$src2),
1059                                    X86_COND_BE, EFLAGS))]>,
1060                    TB, OpSize;
1061 def CMOVBE32rm: I<0x46, MRMSrcMem,       // if <=u, GR32 = [mem32]
1062                   (outs GR32:$dst), (ins GR32:$src1, i32mem:$src2),
1063                   "cmovbe\t{$src2, $dst|$dst, $src2}",
1064                   [(set GR32:$dst, (X86cmov GR32:$src1, (loadi32 addr:$src2),
1065                                    X86_COND_BE, EFLAGS))]>,
1066                    TB;
1067 def CMOVA16rm : I<0x47, MRMSrcMem,       // if >u, GR16 = [mem16]
1068                   (outs GR16:$dst), (ins GR16:$src1, i16mem:$src2),
1069                   "cmova\t{$src2, $dst|$dst, $src2}",
1070                   [(set GR16:$dst, (X86cmov GR16:$src1, (loadi16 addr:$src2),
1071                                    X86_COND_A, EFLAGS))]>,
1072                    TB, OpSize;
1073 def CMOVA32rm : I<0x47, MRMSrcMem,       // if >u, GR32 = [mem32]
1074                   (outs GR32:$dst), (ins GR32:$src1, i32mem:$src2),
1075                   "cmova\t{$src2, $dst|$dst, $src2}",
1076                   [(set GR32:$dst, (X86cmov GR32:$src1, (loadi32 addr:$src2),
1077                                    X86_COND_A, EFLAGS))]>,
1078                    TB;
1079 def CMOVL16rm : I<0x4C, MRMSrcMem,       // if <s, GR16 = [mem16]
1080                   (outs GR16:$dst), (ins GR16:$src1, i16mem:$src2),
1081                   "cmovl\t{$src2, $dst|$dst, $src2}",
1082                   [(set GR16:$dst, (X86cmov GR16:$src1, (loadi16 addr:$src2),
1083                                    X86_COND_L, EFLAGS))]>,
1084                    TB, OpSize;
1085 def CMOVL32rm : I<0x4C, MRMSrcMem,       // if <s, GR32 = [mem32]
1086                   (outs GR32:$dst), (ins GR32:$src1, i32mem:$src2),
1087                   "cmovl\t{$src2, $dst|$dst, $src2}",
1088                   [(set GR32:$dst, (X86cmov GR32:$src1, (loadi32 addr:$src2),
1089                                    X86_COND_L, EFLAGS))]>,
1090                    TB;
1091 def CMOVGE16rm: I<0x4D, MRMSrcMem,       // if >=s, GR16 = [mem16]
1092                   (outs GR16:$dst), (ins GR16:$src1, i16mem:$src2),
1093                   "cmovge\t{$src2, $dst|$dst, $src2}",
1094                   [(set GR16:$dst, (X86cmov GR16:$src1, (loadi16 addr:$src2),
1095                                    X86_COND_GE, EFLAGS))]>,
1096                    TB, OpSize;
1097 def CMOVGE32rm: I<0x4D, MRMSrcMem,       // if >=s, GR32 = [mem32]
1098                   (outs GR32:$dst), (ins GR32:$src1, i32mem:$src2),
1099                   "cmovge\t{$src2, $dst|$dst, $src2}",
1100                   [(set GR32:$dst, (X86cmov GR32:$src1, (loadi32 addr:$src2),
1101                                    X86_COND_GE, EFLAGS))]>,
1102                    TB;
1103 def CMOVLE16rm: I<0x4E, MRMSrcMem,       // if <=s, GR16 = [mem16]
1104                   (outs GR16:$dst), (ins GR16:$src1, i16mem:$src2),
1105                   "cmovle\t{$src2, $dst|$dst, $src2}",
1106                   [(set GR16:$dst, (X86cmov GR16:$src1, (loadi16 addr:$src2),
1107                                    X86_COND_LE, EFLAGS))]>,
1108                    TB, OpSize;
1109 def CMOVLE32rm: I<0x4E, MRMSrcMem,       // if <=s, GR32 = [mem32]
1110                   (outs GR32:$dst), (ins GR32:$src1, i32mem:$src2),
1111                   "cmovle\t{$src2, $dst|$dst, $src2}",
1112                   [(set GR32:$dst, (X86cmov GR32:$src1, (loadi32 addr:$src2),
1113                                    X86_COND_LE, EFLAGS))]>,
1114                    TB;
1115 def CMOVG16rm : I<0x4F, MRMSrcMem,       // if >s, GR16 = [mem16]
1116                   (outs GR16:$dst), (ins GR16:$src1, i16mem:$src2),
1117                   "cmovg\t{$src2, $dst|$dst, $src2}",
1118                   [(set GR16:$dst, (X86cmov GR16:$src1, (loadi16 addr:$src2),
1119                                    X86_COND_G, EFLAGS))]>,
1120                    TB, OpSize;
1121 def CMOVG32rm : I<0x4F, MRMSrcMem,       // if >s, GR32 = [mem32]
1122                   (outs GR32:$dst), (ins GR32:$src1, i32mem:$src2),
1123                   "cmovg\t{$src2, $dst|$dst, $src2}",
1124                   [(set GR32:$dst, (X86cmov GR32:$src1, (loadi32 addr:$src2),
1125                                    X86_COND_G, EFLAGS))]>,
1126                    TB;
1127 def CMOVS16rm : I<0x48, MRMSrcMem,       // if signed, GR16 = [mem16]
1128                   (outs GR16:$dst), (ins GR16:$src1, i16mem:$src2),
1129                   "cmovs\t{$src2, $dst|$dst, $src2}",
1130                   [(set GR16:$dst, (X86cmov GR16:$src1, (loadi16 addr:$src2),
1131                                    X86_COND_S, EFLAGS))]>,
1132                   TB, OpSize;
1133 def CMOVS32rm : I<0x48, MRMSrcMem,       // if signed, GR32 = [mem32]
1134                   (outs GR32:$dst), (ins GR32:$src1, i32mem:$src2),
1135                   "cmovs\t{$src2, $dst|$dst, $src2}",
1136                   [(set GR32:$dst, (X86cmov GR32:$src1, (loadi32 addr:$src2),
1137                                    X86_COND_S, EFLAGS))]>,
1138                   TB;
1139 def CMOVNS16rm: I<0x49, MRMSrcMem,       // if !signed, GR16 = [mem16]
1140                   (outs GR16:$dst), (ins GR16:$src1, i16mem:$src2),
1141                   "cmovns\t{$src2, $dst|$dst, $src2}",
1142                   [(set GR16:$dst, (X86cmov GR16:$src1, (loadi16 addr:$src2),
1143                                    X86_COND_NS, EFLAGS))]>,
1144                   TB, OpSize;
1145 def CMOVNS32rm: I<0x49, MRMSrcMem,       // if !signed, GR32 = [mem32]
1146                   (outs GR32:$dst), (ins GR32:$src1, i32mem:$src2),
1147                   "cmovns\t{$src2, $dst|$dst, $src2}",
1148                   [(set GR32:$dst, (X86cmov GR32:$src1, (loadi32 addr:$src2),
1149                                    X86_COND_NS, EFLAGS))]>,
1150                   TB;
1151 def CMOVP16rm : I<0x4A, MRMSrcMem,       // if parity, GR16 = [mem16]
1152                   (outs GR16:$dst), (ins GR16:$src1, i16mem:$src2),
1153                   "cmovp\t{$src2, $dst|$dst, $src2}",
1154                   [(set GR16:$dst, (X86cmov GR16:$src1, (loadi16 addr:$src2),
1155                                    X86_COND_P, EFLAGS))]>,
1156                   TB, OpSize;
1157 def CMOVP32rm : I<0x4A, MRMSrcMem,       // if parity, GR32 = [mem32]
1158                   (outs GR32:$dst), (ins GR32:$src1, i32mem:$src2),
1159                   "cmovp\t{$src2, $dst|$dst, $src2}",
1160                   [(set GR32:$dst, (X86cmov GR32:$src1, (loadi32 addr:$src2),
1161                                    X86_COND_P, EFLAGS))]>,
1162                   TB;
1163 def CMOVNP16rm : I<0x4B, MRMSrcMem,       // if !parity, GR16 = [mem16]
1164                   (outs GR16:$dst), (ins GR16:$src1, i16mem:$src2),
1165                   "cmovnp\t{$src2, $dst|$dst, $src2}",
1166                    [(set GR16:$dst, (X86cmov GR16:$src1, (loadi16 addr:$src2),
1167                                     X86_COND_NP, EFLAGS))]>,
1168                   TB, OpSize;
1169 } // Uses = [EFLAGS]
1170
1171
1172 // unary instructions
1173 let CodeSize = 2 in {
1174 let Defs = [EFLAGS] in {
1175 def NEG8r  : I<0xF6, MRM3r, (outs GR8 :$dst), (ins GR8 :$src), "neg{b}\t$dst",
1176                [(set GR8:$dst, (ineg GR8:$src))]>;
1177 def NEG16r : I<0xF7, MRM3r, (outs GR16:$dst), (ins GR16:$src), "neg{w}\t$dst",
1178                [(set GR16:$dst, (ineg GR16:$src))]>, OpSize;
1179 def NEG32r : I<0xF7, MRM3r, (outs GR32:$dst), (ins GR32:$src), "neg{l}\t$dst",
1180                [(set GR32:$dst, (ineg GR32:$src))]>;
1181 let isTwoAddress = 0 in {
1182   def NEG8m  : I<0xF6, MRM3m, (outs), (ins i8mem :$dst), "neg{b}\t$dst",
1183                  [(store (ineg (loadi8 addr:$dst)), addr:$dst)]>;
1184   def NEG16m : I<0xF7, MRM3m, (outs), (ins i16mem:$dst), "neg{w}\t$dst",
1185                  [(store (ineg (loadi16 addr:$dst)), addr:$dst)]>, OpSize;
1186   def NEG32m : I<0xF7, MRM3m, (outs), (ins i32mem:$dst), "neg{l}\t$dst",
1187                  [(store (ineg (loadi32 addr:$dst)), addr:$dst)]>;
1188
1189 }
1190 } // Defs = [EFLAGS]
1191
1192 def NOT8r  : I<0xF6, MRM2r, (outs GR8 :$dst), (ins GR8 :$src), "not{b}\t$dst",
1193                [(set GR8:$dst, (not GR8:$src))]>;
1194 def NOT16r : I<0xF7, MRM2r, (outs GR16:$dst), (ins GR16:$src), "not{w}\t$dst",
1195                [(set GR16:$dst, (not GR16:$src))]>, OpSize;
1196 def NOT32r : I<0xF7, MRM2r, (outs GR32:$dst), (ins GR32:$src), "not{l}\t$dst",
1197                [(set GR32:$dst, (not GR32:$src))]>;
1198 let isTwoAddress = 0 in {
1199   def NOT8m  : I<0xF6, MRM2m, (outs), (ins i8mem :$dst), "not{b}\t$dst",
1200                  [(store (not (loadi8 addr:$dst)), addr:$dst)]>;
1201   def NOT16m : I<0xF7, MRM2m, (outs), (ins i16mem:$dst), "not{w}\t$dst",
1202                  [(store (not (loadi16 addr:$dst)), addr:$dst)]>, OpSize;
1203   def NOT32m : I<0xF7, MRM2m, (outs), (ins i32mem:$dst), "not{l}\t$dst",
1204                  [(store (not (loadi32 addr:$dst)), addr:$dst)]>;
1205 }
1206 } // CodeSize
1207
1208 // TODO: inc/dec is slow for P4, but fast for Pentium-M.
1209 let Defs = [EFLAGS] in {
1210 let CodeSize = 2 in
1211 def INC8r  : I<0xFE, MRM0r, (outs GR8 :$dst), (ins GR8 :$src), "inc{b}\t$dst",
1212                [(set GR8:$dst, (add GR8:$src, 1))]>;
1213 let isConvertibleToThreeAddress = 1, CodeSize = 1 in {  // Can xform into LEA.
1214 def INC16r : I<0x40, AddRegFrm, (outs GR16:$dst), (ins GR16:$src), "inc{w}\t$dst",
1215                [(set GR16:$dst, (add GR16:$src, 1))]>,
1216              OpSize, Requires<[In32BitMode]>;
1217 def INC32r : I<0x40, AddRegFrm, (outs GR32:$dst), (ins GR32:$src), "inc{l}\t$dst",
1218                [(set GR32:$dst, (add GR32:$src, 1))]>, Requires<[In32BitMode]>;
1219 }
1220 let isTwoAddress = 0, CodeSize = 2 in {
1221   def INC8m  : I<0xFE, MRM0m, (outs), (ins i8mem :$dst), "inc{b}\t$dst",
1222                [(store (add (loadi8 addr:$dst), 1), addr:$dst)]>;
1223   def INC16m : I<0xFF, MRM0m, (outs), (ins i16mem:$dst), "inc{w}\t$dst",
1224                [(store (add (loadi16 addr:$dst), 1), addr:$dst)]>,
1225                OpSize, Requires<[In32BitMode]>;
1226   def INC32m : I<0xFF, MRM0m, (outs), (ins i32mem:$dst), "inc{l}\t$dst",
1227                [(store (add (loadi32 addr:$dst), 1), addr:$dst)]>,
1228                Requires<[In32BitMode]>;
1229 }
1230
1231 let CodeSize = 2 in
1232 def DEC8r  : I<0xFE, MRM1r, (outs GR8 :$dst), (ins GR8 :$src), "dec{b}\t$dst",
1233                [(set GR8:$dst, (add GR8:$src, -1))]>;
1234 let isConvertibleToThreeAddress = 1, CodeSize = 1 in {   // Can xform into LEA.
1235 def DEC16r : I<0x48, AddRegFrm, (outs GR16:$dst), (ins GR16:$src), "dec{w}\t$dst",
1236                [(set GR16:$dst, (add GR16:$src, -1))]>,
1237              OpSize, Requires<[In32BitMode]>;
1238 def DEC32r : I<0x48, AddRegFrm, (outs GR32:$dst), (ins GR32:$src), "dec{l}\t$dst",
1239                [(set GR32:$dst, (add GR32:$src, -1))]>, Requires<[In32BitMode]>;
1240 }
1241
1242 let isTwoAddress = 0, CodeSize = 2 in {
1243   def DEC8m  : I<0xFE, MRM1m, (outs), (ins i8mem :$dst), "dec{b}\t$dst",
1244                [(store (add (loadi8 addr:$dst), -1), addr:$dst)]>;
1245   def DEC16m : I<0xFF, MRM1m, (outs), (ins i16mem:$dst), "dec{w}\t$dst",
1246                [(store (add (loadi16 addr:$dst), -1), addr:$dst)]>,
1247                OpSize, Requires<[In32BitMode]>;
1248   def DEC32m : I<0xFF, MRM1m, (outs), (ins i32mem:$dst), "dec{l}\t$dst",
1249                [(store (add (loadi32 addr:$dst), -1), addr:$dst)]>,
1250                Requires<[In32BitMode]>;
1251 }
1252 } // Defs = [EFLAGS]
1253
1254 // Logical operators...
1255 let Defs = [EFLAGS] in {
1256 let isCommutable = 1 in {   // X = AND Y, Z   --> X = AND Z, Y
1257 def AND8rr   : I<0x20, MRMDestReg,
1258                 (outs GR8 :$dst), (ins GR8 :$src1, GR8 :$src2),
1259                 "and{b}\t{$src2, $dst|$dst, $src2}",
1260                 [(set GR8:$dst, (and GR8:$src1, GR8:$src2))]>;
1261 def AND16rr  : I<0x21, MRMDestReg,
1262                  (outs GR16:$dst), (ins GR16:$src1, GR16:$src2),
1263                  "and{w}\t{$src2, $dst|$dst, $src2}",
1264                  [(set GR16:$dst, (and GR16:$src1, GR16:$src2))]>, OpSize;
1265 def AND32rr  : I<0x21, MRMDestReg,
1266                  (outs GR32:$dst), (ins GR32:$src1, GR32:$src2),
1267                  "and{l}\t{$src2, $dst|$dst, $src2}",
1268                  [(set GR32:$dst, (and GR32:$src1, GR32:$src2))]>;
1269 }
1270
1271 def AND8rm   : I<0x22, MRMSrcMem,
1272                  (outs GR8 :$dst), (ins GR8 :$src1, i8mem :$src2),
1273                  "and{b}\t{$src2, $dst|$dst, $src2}",
1274                 [(set GR8:$dst, (and GR8:$src1, (load addr:$src2)))]>;
1275 def AND16rm  : I<0x23, MRMSrcMem,
1276                  (outs GR16:$dst), (ins GR16:$src1, i16mem:$src2),
1277                  "and{w}\t{$src2, $dst|$dst, $src2}",
1278                 [(set GR16:$dst, (and GR16:$src1, (load addr:$src2)))]>, OpSize;
1279 def AND32rm  : I<0x23, MRMSrcMem,
1280                  (outs GR32:$dst), (ins GR32:$src1, i32mem:$src2),
1281                  "and{l}\t{$src2, $dst|$dst, $src2}",
1282                 [(set GR32:$dst, (and GR32:$src1, (load addr:$src2)))]>;
1283
1284 def AND8ri   : Ii8<0x80, MRM4r,
1285                    (outs GR8 :$dst), (ins GR8 :$src1, i8imm :$src2),
1286                    "and{b}\t{$src2, $dst|$dst, $src2}",
1287                    [(set GR8:$dst, (and GR8:$src1, imm:$src2))]>;
1288 def AND16ri  : Ii16<0x81, MRM4r,
1289                     (outs GR16:$dst), (ins GR16:$src1, i16imm:$src2),
1290                     "and{w}\t{$src2, $dst|$dst, $src2}",
1291                     [(set GR16:$dst, (and GR16:$src1, imm:$src2))]>, OpSize;
1292 def AND32ri  : Ii32<0x81, MRM4r,
1293                     (outs GR32:$dst), (ins GR32:$src1, i32imm:$src2),
1294                     "and{l}\t{$src2, $dst|$dst, $src2}",
1295                     [(set GR32:$dst, (and GR32:$src1, imm:$src2))]>;
1296 def AND16ri8 : Ii8<0x83, MRM4r,
1297                    (outs GR16:$dst), (ins GR16:$src1, i16i8imm:$src2),
1298                    "and{w}\t{$src2, $dst|$dst, $src2}",
1299                    [(set GR16:$dst, (and GR16:$src1, i16immSExt8:$src2))]>,
1300                    OpSize;
1301 def AND32ri8 : Ii8<0x83, MRM4r,
1302                    (outs GR32:$dst), (ins GR32:$src1, i32i8imm:$src2),
1303                    "and{l}\t{$src2, $dst|$dst, $src2}",
1304                    [(set GR32:$dst, (and GR32:$src1, i32immSExt8:$src2))]>;
1305
1306 let isTwoAddress = 0 in {
1307   def AND8mr   : I<0x20, MRMDestMem,
1308                    (outs), (ins i8mem :$dst, GR8 :$src),
1309                    "and{b}\t{$src, $dst|$dst, $src}",
1310                    [(store (and (load addr:$dst), GR8:$src), addr:$dst)]>;
1311   def AND16mr  : I<0x21, MRMDestMem,
1312                    (outs), (ins i16mem:$dst, GR16:$src),
1313                    "and{w}\t{$src, $dst|$dst, $src}",
1314                    [(store (and (load addr:$dst), GR16:$src), addr:$dst)]>,
1315                    OpSize;
1316   def AND32mr  : I<0x21, MRMDestMem,
1317                    (outs), (ins i32mem:$dst, GR32:$src),
1318                    "and{l}\t{$src, $dst|$dst, $src}",
1319                    [(store (and (load addr:$dst), GR32:$src), addr:$dst)]>;
1320   def AND8mi   : Ii8<0x80, MRM4m,
1321                      (outs), (ins i8mem :$dst, i8imm :$src),
1322                      "and{b}\t{$src, $dst|$dst, $src}",
1323                       [(store (and (loadi8 addr:$dst), imm:$src), addr:$dst)]>;
1324   def AND16mi  : Ii16<0x81, MRM4m,
1325                       (outs), (ins i16mem:$dst, i16imm:$src),
1326                       "and{w}\t{$src, $dst|$dst, $src}",
1327                       [(store (and (loadi16 addr:$dst), imm:$src), addr:$dst)]>,
1328                       OpSize;
1329   def AND32mi  : Ii32<0x81, MRM4m,
1330                       (outs), (ins i32mem:$dst, i32imm:$src),
1331                       "and{l}\t{$src, $dst|$dst, $src}",
1332                       [(store (and (loadi32 addr:$dst), imm:$src), addr:$dst)]>;
1333   def AND16mi8 : Ii8<0x83, MRM4m,
1334                      (outs), (ins i16mem:$dst, i16i8imm :$src),
1335                      "and{w}\t{$src, $dst|$dst, $src}",
1336                 [(store (and (load addr:$dst), i16immSExt8:$src), addr:$dst)]>,
1337                      OpSize;
1338   def AND32mi8 : Ii8<0x83, MRM4m,
1339                      (outs), (ins i32mem:$dst, i32i8imm :$src),
1340                      "and{l}\t{$src, $dst|$dst, $src}",
1341                 [(store (and (load addr:$dst), i32immSExt8:$src), addr:$dst)]>;
1342 }
1343
1344
1345 let isCommutable = 1 in {   // X = OR Y, Z   --> X = OR Z, Y
1346 def OR8rr    : I<0x08, MRMDestReg, (outs GR8 :$dst), (ins GR8 :$src1, GR8 :$src2),
1347                  "or{b}\t{$src2, $dst|$dst, $src2}",
1348                  [(set GR8:$dst, (or GR8:$src1, GR8:$src2))]>;
1349 def OR16rr   : I<0x09, MRMDestReg, (outs GR16:$dst), (ins GR16:$src1, GR16:$src2),
1350                  "or{w}\t{$src2, $dst|$dst, $src2}",
1351                  [(set GR16:$dst, (or GR16:$src1, GR16:$src2))]>, OpSize;
1352 def OR32rr   : I<0x09, MRMDestReg, (outs GR32:$dst), (ins GR32:$src1, GR32:$src2),
1353                  "or{l}\t{$src2, $dst|$dst, $src2}",
1354                  [(set GR32:$dst, (or GR32:$src1, GR32:$src2))]>;
1355 }
1356 def OR8rm    : I<0x0A, MRMSrcMem , (outs GR8 :$dst), (ins GR8 :$src1, i8mem :$src2),
1357                  "or{b}\t{$src2, $dst|$dst, $src2}",
1358                 [(set GR8:$dst, (or GR8:$src1, (load addr:$src2)))]>;
1359 def OR16rm   : I<0x0B, MRMSrcMem , (outs GR16:$dst), (ins GR16:$src1, i16mem:$src2),
1360                  "or{w}\t{$src2, $dst|$dst, $src2}",
1361                 [(set GR16:$dst, (or GR16:$src1, (load addr:$src2)))]>, OpSize;
1362 def OR32rm   : I<0x0B, MRMSrcMem , (outs GR32:$dst), (ins GR32:$src1, i32mem:$src2),
1363                  "or{l}\t{$src2, $dst|$dst, $src2}",
1364                 [(set GR32:$dst, (or GR32:$src1, (load addr:$src2)))]>;
1365
1366 def OR8ri    : Ii8 <0x80, MRM1r, (outs GR8 :$dst), (ins GR8 :$src1, i8imm:$src2),
1367                     "or{b}\t{$src2, $dst|$dst, $src2}",
1368                     [(set GR8:$dst, (or GR8:$src1, imm:$src2))]>;
1369 def OR16ri   : Ii16<0x81, MRM1r, (outs GR16:$dst), (ins GR16:$src1, i16imm:$src2),
1370                     "or{w}\t{$src2, $dst|$dst, $src2}",
1371                     [(set GR16:$dst, (or GR16:$src1, imm:$src2))]>, OpSize;
1372 def OR32ri   : Ii32<0x81, MRM1r, (outs GR32:$dst), (ins GR32:$src1, i32imm:$src2),
1373                     "or{l}\t{$src2, $dst|$dst, $src2}",
1374                     [(set GR32:$dst, (or GR32:$src1, imm:$src2))]>;
1375
1376 def OR16ri8  : Ii8<0x83, MRM1r, (outs GR16:$dst), (ins GR16:$src1, i16i8imm:$src2),
1377                    "or{w}\t{$src2, $dst|$dst, $src2}",
1378                    [(set GR16:$dst, (or GR16:$src1, i16immSExt8:$src2))]>, OpSize;
1379 def OR32ri8  : Ii8<0x83, MRM1r, (outs GR32:$dst), (ins GR32:$src1, i32i8imm:$src2),
1380                    "or{l}\t{$src2, $dst|$dst, $src2}",
1381                    [(set GR32:$dst, (or GR32:$src1, i32immSExt8:$src2))]>;
1382 let isTwoAddress = 0 in {
1383   def OR8mr  : I<0x08, MRMDestMem, (outs), (ins i8mem:$dst, GR8:$src),
1384                  "or{b}\t{$src, $dst|$dst, $src}",
1385                  [(store (or (load addr:$dst), GR8:$src), addr:$dst)]>;
1386   def OR16mr : I<0x09, MRMDestMem, (outs), (ins i16mem:$dst, GR16:$src),
1387                  "or{w}\t{$src, $dst|$dst, $src}",
1388                  [(store (or (load addr:$dst), GR16:$src), addr:$dst)]>, OpSize;
1389   def OR32mr : I<0x09, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
1390                  "or{l}\t{$src, $dst|$dst, $src}",
1391                  [(store (or (load addr:$dst), GR32:$src), addr:$dst)]>;
1392   def OR8mi    : Ii8<0x80, MRM1m, (outs), (ins i8mem :$dst, i8imm:$src),
1393                  "or{b}\t{$src, $dst|$dst, $src}",
1394                  [(store (or (loadi8 addr:$dst), imm:$src), addr:$dst)]>;
1395   def OR16mi   : Ii16<0x81, MRM1m, (outs), (ins i16mem:$dst, i16imm:$src),
1396                  "or{w}\t{$src, $dst|$dst, $src}",
1397                  [(store (or (loadi16 addr:$dst), imm:$src), addr:$dst)]>,
1398                  OpSize;
1399   def OR32mi   : Ii32<0x81, MRM1m, (outs), (ins i32mem:$dst, i32imm:$src),
1400                  "or{l}\t{$src, $dst|$dst, $src}",
1401                  [(store (or (loadi32 addr:$dst), imm:$src), addr:$dst)]>;
1402   def OR16mi8  : Ii8<0x83, MRM1m, (outs), (ins i16mem:$dst, i16i8imm:$src),
1403                  "or{w}\t{$src, $dst|$dst, $src}",
1404                  [(store (or (load addr:$dst), i16immSExt8:$src), addr:$dst)]>,
1405                      OpSize;
1406   def OR32mi8  : Ii8<0x83, MRM1m, (outs), (ins i32mem:$dst, i32i8imm:$src),
1407                  "or{l}\t{$src, $dst|$dst, $src}",
1408                  [(store (or (load addr:$dst), i32immSExt8:$src), addr:$dst)]>;
1409 } // isTwoAddress = 0
1410
1411
1412 let isCommutable = 1 in { // X = XOR Y, Z --> X = XOR Z, Y
1413   def XOR8rr   : I<0x30, MRMDestReg,
1414                    (outs GR8 :$dst), (ins GR8 :$src1, GR8 :$src2),
1415                    "xor{b}\t{$src2, $dst|$dst, $src2}",
1416                    [(set GR8:$dst, (xor GR8:$src1, GR8:$src2))]>;
1417   def XOR16rr  : I<0x31, MRMDestReg,
1418                    (outs GR16:$dst), (ins GR16:$src1, GR16:$src2),
1419                    "xor{w}\t{$src2, $dst|$dst, $src2}",
1420                    [(set GR16:$dst, (xor GR16:$src1, GR16:$src2))]>, OpSize;
1421   def XOR32rr  : I<0x31, MRMDestReg,
1422                    (outs GR32:$dst), (ins GR32:$src1, GR32:$src2),
1423                    "xor{l}\t{$src2, $dst|$dst, $src2}",
1424                    [(set GR32:$dst, (xor GR32:$src1, GR32:$src2))]>;
1425 } // isCommutable = 1
1426
1427 def XOR8rm   : I<0x32, MRMSrcMem ,
1428                  (outs GR8 :$dst), (ins GR8:$src1, i8mem :$src2),
1429                  "xor{b}\t{$src2, $dst|$dst, $src2}",
1430                  [(set GR8:$dst, (xor GR8:$src1, (load addr:$src2)))]>;
1431 def XOR16rm  : I<0x33, MRMSrcMem ,
1432                  (outs GR16:$dst), (ins GR16:$src1, i16mem:$src2),
1433                  "xor{w}\t{$src2, $dst|$dst, $src2}",
1434                  [(set GR16:$dst, (xor GR16:$src1, (load addr:$src2)))]>,
1435                  OpSize;
1436 def XOR32rm  : I<0x33, MRMSrcMem ,
1437                  (outs GR32:$dst), (ins GR32:$src1, i32mem:$src2),
1438                  "xor{l}\t{$src2, $dst|$dst, $src2}",
1439                  [(set GR32:$dst, (xor GR32:$src1, (load addr:$src2)))]>;
1440
1441 def XOR8ri   : Ii8<0x80, MRM6r,
1442                    (outs GR8:$dst), (ins GR8:$src1, i8imm:$src2),
1443                    "xor{b}\t{$src2, $dst|$dst, $src2}",
1444                    [(set GR8:$dst, (xor GR8:$src1, imm:$src2))]>;
1445 def XOR16ri  : Ii16<0x81, MRM6r,
1446                     (outs GR16:$dst), (ins GR16:$src1, i16imm:$src2),
1447                     "xor{w}\t{$src2, $dst|$dst, $src2}",
1448                     [(set GR16:$dst, (xor GR16:$src1, imm:$src2))]>, OpSize;
1449 def XOR32ri  : Ii32<0x81, MRM6r,
1450                     (outs GR32:$dst), (ins GR32:$src1, i32imm:$src2),
1451                     "xor{l}\t{$src2, $dst|$dst, $src2}",
1452                     [(set GR32:$dst, (xor GR32:$src1, imm:$src2))]>;
1453 def XOR16ri8 : Ii8<0x83, MRM6r,
1454                    (outs GR16:$dst), (ins GR16:$src1, i16i8imm:$src2),
1455                    "xor{w}\t{$src2, $dst|$dst, $src2}",
1456                    [(set GR16:$dst, (xor GR16:$src1, i16immSExt8:$src2))]>,
1457                    OpSize;
1458 def XOR32ri8 : Ii8<0x83, MRM6r,
1459                    (outs GR32:$dst), (ins GR32:$src1, i32i8imm:$src2),
1460                    "xor{l}\t{$src2, $dst|$dst, $src2}",
1461                    [(set GR32:$dst, (xor GR32:$src1, i32immSExt8:$src2))]>;
1462
1463 let isTwoAddress = 0 in {
1464   def XOR8mr   : I<0x30, MRMDestMem,
1465                    (outs), (ins i8mem :$dst, GR8 :$src),
1466                    "xor{b}\t{$src, $dst|$dst, $src}",
1467                    [(store (xor (load addr:$dst), GR8:$src), addr:$dst)]>;
1468   def XOR16mr  : I<0x31, MRMDestMem,
1469                    (outs), (ins i16mem:$dst, GR16:$src),
1470                    "xor{w}\t{$src, $dst|$dst, $src}",
1471                    [(store (xor (load addr:$dst), GR16:$src), addr:$dst)]>,
1472                    OpSize;
1473   def XOR32mr  : I<0x31, MRMDestMem,
1474                    (outs), (ins i32mem:$dst, GR32:$src),
1475                    "xor{l}\t{$src, $dst|$dst, $src}",
1476                    [(store (xor (load addr:$dst), GR32:$src), addr:$dst)]>;
1477   def XOR8mi   : Ii8<0x80, MRM6m,
1478                      (outs), (ins i8mem :$dst, i8imm :$src),
1479                      "xor{b}\t{$src, $dst|$dst, $src}",
1480                     [(store (xor (loadi8 addr:$dst), imm:$src), addr:$dst)]>;
1481   def XOR16mi  : Ii16<0x81, MRM6m,
1482                       (outs), (ins i16mem:$dst, i16imm:$src),
1483                       "xor{w}\t{$src, $dst|$dst, $src}",
1484                    [(store (xor (loadi16 addr:$dst), imm:$src), addr:$dst)]>,
1485                       OpSize;
1486   def XOR32mi  : Ii32<0x81, MRM6m,
1487                       (outs), (ins i32mem:$dst, i32imm:$src),
1488                       "xor{l}\t{$src, $dst|$dst, $src}",
1489                    [(store (xor (loadi32 addr:$dst), imm:$src), addr:$dst)]>;
1490   def XOR16mi8 : Ii8<0x83, MRM6m,
1491                      (outs), (ins i16mem:$dst, i16i8imm :$src),
1492                      "xor{w}\t{$src, $dst|$dst, $src}",
1493                  [(store (xor (load addr:$dst), i16immSExt8:$src), addr:$dst)]>,
1494                      OpSize;
1495   def XOR32mi8 : Ii8<0x83, MRM6m,
1496                      (outs), (ins i32mem:$dst, i32i8imm :$src),
1497                      "xor{l}\t{$src, $dst|$dst, $src}",
1498                  [(store (xor (load addr:$dst), i32immSExt8:$src), addr:$dst)]>;
1499 } // isTwoAddress = 0
1500 } // Defs = [EFLAGS]
1501
1502 // Shift instructions
1503 let Defs = [EFLAGS] in {
1504 let Uses = [CL] in {
1505 def SHL8rCL  : I<0xD2, MRM4r, (outs GR8 :$dst), (ins GR8 :$src),
1506                  "shl{b}\t{%cl, $dst|$dst, %CL}",
1507                  [(set GR8:$dst, (shl GR8:$src, CL))]>;
1508 def SHL16rCL : I<0xD3, MRM4r, (outs GR16:$dst), (ins GR16:$src),
1509                  "shl{w}\t{%cl, $dst|$dst, %CL}",
1510                  [(set GR16:$dst, (shl GR16:$src, CL))]>, OpSize;
1511 def SHL32rCL : I<0xD3, MRM4r, (outs GR32:$dst), (ins GR32:$src),
1512                  "shl{l}\t{%cl, $dst|$dst, %CL}",
1513                  [(set GR32:$dst, (shl GR32:$src, CL))]>;
1514 } // Uses = [CL]
1515
1516 def SHL8ri   : Ii8<0xC0, MRM4r, (outs GR8 :$dst), (ins GR8 :$src1, i8imm:$src2),
1517                    "shl{b}\t{$src2, $dst|$dst, $src2}",
1518                    [(set GR8:$dst, (shl GR8:$src1, (i8 imm:$src2)))]>;
1519 let isConvertibleToThreeAddress = 1 in {   // Can transform into LEA.
1520 def SHL16ri  : Ii8<0xC1, MRM4r, (outs GR16:$dst), (ins GR16:$src1, i8imm:$src2),
1521                    "shl{w}\t{$src2, $dst|$dst, $src2}",
1522                    [(set GR16:$dst, (shl GR16:$src1, (i8 imm:$src2)))]>, OpSize;
1523 def SHL32ri  : Ii8<0xC1, MRM4r, (outs GR32:$dst), (ins GR32:$src1, i8imm:$src2),
1524                    "shl{l}\t{$src2, $dst|$dst, $src2}",
1525                    [(set GR32:$dst, (shl GR32:$src1, (i8 imm:$src2)))]>;
1526 // NOTE: We don't use shifts of a register by one, because 'add reg,reg' is
1527 // cheaper.
1528 } // isConvertibleToThreeAddress = 1
1529
1530 let isTwoAddress = 0 in {
1531   let Uses = [CL] in {
1532   def SHL8mCL  : I<0xD2, MRM4m, (outs), (ins i8mem :$dst),
1533                    "shl{b}\t{%cl, $dst|$dst, %CL}",
1534                    [(store (shl (loadi8 addr:$dst), CL), addr:$dst)]>;
1535   def SHL16mCL : I<0xD3, MRM4m, (outs), (ins i16mem:$dst),
1536                    "shl{w}\t{%cl, $dst|$dst, %CL}",
1537                    [(store (shl (loadi16 addr:$dst), CL), addr:$dst)]>, OpSize;
1538   def SHL32mCL : I<0xD3, MRM4m, (outs), (ins i32mem:$dst),
1539                    "shl{l}\t{%cl, $dst|$dst, %CL}",
1540                    [(store (shl (loadi32 addr:$dst), CL), addr:$dst)]>;
1541   }
1542   def SHL8mi   : Ii8<0xC0, MRM4m, (outs), (ins i8mem :$dst, i8imm:$src),
1543                      "shl{b}\t{$src, $dst|$dst, $src}",
1544                   [(store (shl (loadi8 addr:$dst), (i8 imm:$src)), addr:$dst)]>;
1545   def SHL16mi  : Ii8<0xC1, MRM4m, (outs), (ins i16mem:$dst, i8imm:$src),
1546                      "shl{w}\t{$src, $dst|$dst, $src}",
1547                  [(store (shl (loadi16 addr:$dst), (i8 imm:$src)), addr:$dst)]>,
1548                      OpSize;
1549   def SHL32mi  : Ii8<0xC1, MRM4m, (outs), (ins i32mem:$dst, i8imm:$src),
1550                      "shl{l}\t{$src, $dst|$dst, $src}",
1551                  [(store (shl (loadi32 addr:$dst), (i8 imm:$src)), addr:$dst)]>;
1552
1553   // Shift by 1
1554   def SHL8m1   : I<0xD0, MRM4m, (outs), (ins i8mem :$dst),
1555                    "shl{b}\t$dst",
1556                   [(store (shl (loadi8 addr:$dst), (i8 1)), addr:$dst)]>;
1557   def SHL16m1  : I<0xD1, MRM4m, (outs), (ins i16mem:$dst),
1558                    "shl{w}\t$dst",
1559                  [(store (shl (loadi16 addr:$dst), (i8 1)), addr:$dst)]>,
1560                      OpSize;
1561   def SHL32m1  : I<0xD1, MRM4m, (outs), (ins i32mem:$dst),
1562                    "shl{l}\t$dst",
1563                  [(store (shl (loadi32 addr:$dst), (i8 1)), addr:$dst)]>;
1564 }
1565
1566 let Uses = [CL] in {
1567 def SHR8rCL  : I<0xD2, MRM5r, (outs GR8 :$dst), (ins GR8 :$src),
1568                  "shr{b}\t{%cl, $dst|$dst, %CL}",
1569                  [(set GR8:$dst, (srl GR8:$src, CL))]>;
1570 def SHR16rCL : I<0xD3, MRM5r, (outs GR16:$dst), (ins GR16:$src),
1571                  "shr{w}\t{%cl, $dst|$dst, %CL}",
1572                  [(set GR16:$dst, (srl GR16:$src, CL))]>, OpSize;
1573 def SHR32rCL : I<0xD3, MRM5r, (outs GR32:$dst), (ins GR32:$src),
1574                  "shr{l}\t{%cl, $dst|$dst, %CL}",
1575                  [(set GR32:$dst, (srl GR32:$src, CL))]>;
1576 }
1577
1578 def SHR8ri   : Ii8<0xC0, MRM5r, (outs GR8:$dst), (ins GR8:$src1, i8imm:$src2),
1579                    "shr{b}\t{$src2, $dst|$dst, $src2}",
1580                    [(set GR8:$dst, (srl GR8:$src1, (i8 imm:$src2)))]>;
1581 def SHR16ri  : Ii8<0xC1, MRM5r, (outs GR16:$dst), (ins GR16:$src1, i8imm:$src2),
1582                    "shr{w}\t{$src2, $dst|$dst, $src2}",
1583                    [(set GR16:$dst, (srl GR16:$src1, (i8 imm:$src2)))]>, OpSize;
1584 def SHR32ri  : Ii8<0xC1, MRM5r, (outs GR32:$dst), (ins GR32:$src1, i8imm:$src2),
1585                    "shr{l}\t{$src2, $dst|$dst, $src2}",
1586                    [(set GR32:$dst, (srl GR32:$src1, (i8 imm:$src2)))]>;
1587
1588 // Shift by 1
1589 def SHR8r1   : I<0xD0, MRM5r, (outs GR8:$dst), (ins GR8:$src1),
1590                  "shr{b}\t$dst",
1591                  [(set GR8:$dst, (srl GR8:$src1, (i8 1)))]>;
1592 def SHR16r1  : I<0xD1, MRM5r, (outs GR16:$dst), (ins GR16:$src1),
1593                  "shr{w}\t$dst",
1594                  [(set GR16:$dst, (srl GR16:$src1, (i8 1)))]>, OpSize;
1595 def SHR32r1  : I<0xD1, MRM5r, (outs GR32:$dst), (ins GR32:$src1),
1596                  "shr{l}\t$dst",
1597                  [(set GR32:$dst, (srl GR32:$src1, (i8 1)))]>;
1598
1599 let isTwoAddress = 0 in {
1600   let Uses = [CL] in {
1601   def SHR8mCL  : I<0xD2, MRM5m, (outs), (ins i8mem :$dst),
1602                    "shr{b}\t{%cl, $dst|$dst, %CL}",
1603                    [(store (srl (loadi8 addr:$dst), CL), addr:$dst)]>;
1604   def SHR16mCL : I<0xD3, MRM5m, (outs), (ins i16mem:$dst),
1605                    "shr{w}\t{%cl, $dst|$dst, %CL}",
1606                    [(store (srl (loadi16 addr:$dst), CL), addr:$dst)]>,
1607                    OpSize;
1608   def SHR32mCL : I<0xD3, MRM5m, (outs), (ins i32mem:$dst),
1609                    "shr{l}\t{%cl, $dst|$dst, %CL}",
1610                    [(store (srl (loadi32 addr:$dst), CL), addr:$dst)]>;
1611   }
1612   def SHR8mi   : Ii8<0xC0, MRM5m, (outs), (ins i8mem :$dst, i8imm:$src),
1613                      "shr{b}\t{$src, $dst|$dst, $src}",
1614                   [(store (srl (loadi8 addr:$dst), (i8 imm:$src)), addr:$dst)]>;
1615   def SHR16mi  : Ii8<0xC1, MRM5m, (outs), (ins i16mem:$dst, i8imm:$src),
1616                      "shr{w}\t{$src, $dst|$dst, $src}",
1617                  [(store (srl (loadi16 addr:$dst), (i8 imm:$src)), addr:$dst)]>,
1618                      OpSize;
1619   def SHR32mi  : Ii8<0xC1, MRM5m, (outs), (ins i32mem:$dst, i8imm:$src),
1620                      "shr{l}\t{$src, $dst|$dst, $src}",
1621                  [(store (srl (loadi32 addr:$dst), (i8 imm:$src)), addr:$dst)]>;
1622
1623   // Shift by 1
1624   def SHR8m1   : I<0xD0, MRM5m, (outs), (ins i8mem :$dst),
1625                    "shr{b}\t$dst",
1626                   [(store (srl (loadi8 addr:$dst), (i8 1)), addr:$dst)]>;
1627   def SHR16m1  : I<0xD1, MRM5m, (outs), (ins i16mem:$dst),
1628                    "shr{w}\t$dst",
1629                  [(store (srl (loadi16 addr:$dst), (i8 1)), addr:$dst)]>,OpSize;
1630   def SHR32m1  : I<0xD1, MRM5m, (outs), (ins i32mem:$dst),
1631                    "shr{l}\t$dst",
1632                  [(store (srl (loadi32 addr:$dst), (i8 1)), addr:$dst)]>;
1633 }
1634
1635 let Uses = [CL] in {
1636 def SAR8rCL  : I<0xD2, MRM7r, (outs GR8 :$dst), (ins GR8 :$src),
1637                  "sar{b}\t{%cl, $dst|$dst, %CL}",
1638                  [(set GR8:$dst, (sra GR8:$src, CL))]>;
1639 def SAR16rCL : I<0xD3, MRM7r, (outs GR16:$dst), (ins GR16:$src),
1640                  "sar{w}\t{%cl, $dst|$dst, %CL}",
1641                  [(set GR16:$dst, (sra GR16:$src, CL))]>, OpSize;
1642 def SAR32rCL : I<0xD3, MRM7r, (outs GR32:$dst), (ins GR32:$src),
1643                  "sar{l}\t{%cl, $dst|$dst, %CL}",
1644                  [(set GR32:$dst, (sra GR32:$src, CL))]>;
1645 }
1646
1647 def SAR8ri   : Ii8<0xC0, MRM7r, (outs GR8 :$dst), (ins GR8 :$src1, i8imm:$src2),
1648                    "sar{b}\t{$src2, $dst|$dst, $src2}",
1649                    [(set GR8:$dst, (sra GR8:$src1, (i8 imm:$src2)))]>;
1650 def SAR16ri  : Ii8<0xC1, MRM7r, (outs GR16:$dst), (ins GR16:$src1, i8imm:$src2),
1651                    "sar{w}\t{$src2, $dst|$dst, $src2}",
1652                    [(set GR16:$dst, (sra GR16:$src1, (i8 imm:$src2)))]>,
1653                    OpSize;
1654 def SAR32ri  : Ii8<0xC1, MRM7r, (outs GR32:$dst), (ins GR32:$src1, i8imm:$src2),
1655                    "sar{l}\t{$src2, $dst|$dst, $src2}",
1656                    [(set GR32:$dst, (sra GR32:$src1, (i8 imm:$src2)))]>;
1657
1658 // Shift by 1
1659 def SAR8r1   : I<0xD0, MRM7r, (outs GR8 :$dst), (ins GR8 :$src1),
1660                  "sar{b}\t$dst",
1661                  [(set GR8:$dst, (sra GR8:$src1, (i8 1)))]>;
1662 def SAR16r1  : I<0xD1, MRM7r, (outs GR16:$dst), (ins GR16:$src1),
1663                  "sar{w}\t$dst",
1664                  [(set GR16:$dst, (sra GR16:$src1, (i8 1)))]>, OpSize;
1665 def SAR32r1  : I<0xD1, MRM7r, (outs GR32:$dst), (ins GR32:$src1),
1666                  "sar{l}\t$dst",
1667                  [(set GR32:$dst, (sra GR32:$src1, (i8 1)))]>;
1668
1669 let isTwoAddress = 0 in {
1670   let Uses = [CL] in {
1671   def SAR8mCL  : I<0xD2, MRM7m, (outs), (ins i8mem :$dst),
1672                    "sar{b}\t{%cl, $dst|$dst, %CL}",
1673                    [(store (sra (loadi8 addr:$dst), CL), addr:$dst)]>;
1674   def SAR16mCL : I<0xD3, MRM7m, (outs), (ins i16mem:$dst),
1675                    "sar{w}\t{%cl, $dst|$dst, %CL}",
1676                    [(store (sra (loadi16 addr:$dst), CL), addr:$dst)]>, OpSize;
1677   def SAR32mCL : I<0xD3, MRM7m, (outs), (ins i32mem:$dst),
1678                    "sar{l}\t{%cl, $dst|$dst, %CL}",
1679                    [(store (sra (loadi32 addr:$dst), CL), addr:$dst)]>;
1680   }
1681   def SAR8mi   : Ii8<0xC0, MRM7m, (outs), (ins i8mem :$dst, i8imm:$src),
1682                      "sar{b}\t{$src, $dst|$dst, $src}",
1683                   [(store (sra (loadi8 addr:$dst), (i8 imm:$src)), addr:$dst)]>;
1684   def SAR16mi  : Ii8<0xC1, MRM7m, (outs), (ins i16mem:$dst, i8imm:$src),
1685                      "sar{w}\t{$src, $dst|$dst, $src}",
1686                  [(store (sra (loadi16 addr:$dst), (i8 imm:$src)), addr:$dst)]>,
1687                      OpSize;
1688   def SAR32mi  : Ii8<0xC1, MRM7m, (outs), (ins i32mem:$dst, i8imm:$src),
1689                      "sar{l}\t{$src, $dst|$dst, $src}",
1690                  [(store (sra (loadi32 addr:$dst), (i8 imm:$src)), addr:$dst)]>;
1691
1692   // Shift by 1
1693   def SAR8m1   : I<0xD0, MRM7m, (outs), (ins i8mem :$dst),
1694                    "sar{b}\t$dst",
1695                   [(store (sra (loadi8 addr:$dst), (i8 1)), addr:$dst)]>;
1696   def SAR16m1  : I<0xD1, MRM7m, (outs), (ins i16mem:$dst),
1697                    "sar{w}\t$dst",
1698                  [(store (sra (loadi16 addr:$dst), (i8 1)), addr:$dst)]>,
1699                      OpSize;
1700   def SAR32m1  : I<0xD1, MRM7m, (outs), (ins i32mem:$dst),
1701                    "sar{l}\t$dst",
1702                  [(store (sra (loadi32 addr:$dst), (i8 1)), addr:$dst)]>;
1703 }
1704
1705 // Rotate instructions
1706 // FIXME: provide shorter instructions when imm8 == 1
1707 let Uses = [CL] in {
1708 def ROL8rCL  : I<0xD2, MRM0r, (outs GR8 :$dst), (ins GR8 :$src),
1709                  "rol{b}\t{%cl, $dst|$dst, %CL}",
1710                  [(set GR8:$dst, (rotl GR8:$src, CL))]>;
1711 def ROL16rCL : I<0xD3, MRM0r, (outs GR16:$dst), (ins GR16:$src),
1712                  "rol{w}\t{%cl, $dst|$dst, %CL}",
1713                  [(set GR16:$dst, (rotl GR16:$src, CL))]>, OpSize;
1714 def ROL32rCL : I<0xD3, MRM0r, (outs GR32:$dst), (ins GR32:$src),
1715                  "rol{l}\t{%cl, $dst|$dst, %CL}",
1716                  [(set GR32:$dst, (rotl GR32:$src, CL))]>;
1717 }
1718
1719 def ROL8ri   : Ii8<0xC0, MRM0r, (outs GR8 :$dst), (ins GR8 :$src1, i8imm:$src2),
1720                    "rol{b}\t{$src2, $dst|$dst, $src2}",
1721                    [(set GR8:$dst, (rotl GR8:$src1, (i8 imm:$src2)))]>;
1722 def ROL16ri  : Ii8<0xC1, MRM0r, (outs GR16:$dst), (ins GR16:$src1, i8imm:$src2),
1723                    "rol{w}\t{$src2, $dst|$dst, $src2}",
1724                    [(set GR16:$dst, (rotl GR16:$src1, (i8 imm:$src2)))]>, OpSize;
1725 def ROL32ri  : Ii8<0xC1, MRM0r, (outs GR32:$dst), (ins GR32:$src1, i8imm:$src2),
1726                    "rol{l}\t{$src2, $dst|$dst, $src2}",
1727                    [(set GR32:$dst, (rotl GR32:$src1, (i8 imm:$src2)))]>;
1728
1729 // Rotate by 1
1730 def ROL8r1   : I<0xD0, MRM0r, (outs GR8 :$dst), (ins GR8 :$src1),
1731                  "rol{b}\t$dst",
1732                  [(set GR8:$dst, (rotl GR8:$src1, (i8 1)))]>;
1733 def ROL16r1  : I<0xD1, MRM0r, (outs GR16:$dst), (ins GR16:$src1),
1734                  "rol{w}\t$dst",
1735                  [(set GR16:$dst, (rotl GR16:$src1, (i8 1)))]>, OpSize;
1736 def ROL32r1  : I<0xD1, MRM0r, (outs GR32:$dst), (ins GR32:$src1),
1737                  "rol{l}\t$dst",
1738                  [(set GR32:$dst, (rotl GR32:$src1, (i8 1)))]>;
1739
1740 let isTwoAddress = 0 in {
1741   let Uses = [CL] in {
1742   def ROL8mCL  : I<0xD2, MRM0m, (outs), (ins i8mem :$dst),
1743                    "rol{b}\t{%cl, $dst|$dst, %CL}",
1744                    [(store (rotl (loadi8 addr:$dst), CL), addr:$dst)]>;
1745   def ROL16mCL : I<0xD3, MRM0m, (outs), (ins i16mem:$dst),
1746                    "rol{w}\t{%cl, $dst|$dst, %CL}",
1747                    [(store (rotl (loadi16 addr:$dst), CL), addr:$dst)]>, OpSize;
1748   def ROL32mCL : I<0xD3, MRM0m, (outs), (ins i32mem:$dst),
1749                    "rol{l}\t{%cl, $dst|$dst, %CL}",
1750                    [(store (rotl (loadi32 addr:$dst), CL), addr:$dst)]>;
1751   }
1752   def ROL8mi   : Ii8<0xC0, MRM0m, (outs), (ins i8mem :$dst, i8imm:$src),
1753                      "rol{b}\t{$src, $dst|$dst, $src}",
1754                  [(store (rotl (loadi8 addr:$dst), (i8 imm:$src)), addr:$dst)]>;
1755   def ROL16mi  : Ii8<0xC1, MRM0m, (outs), (ins i16mem:$dst, i8imm:$src),
1756                      "rol{w}\t{$src, $dst|$dst, $src}",
1757                 [(store (rotl (loadi16 addr:$dst), (i8 imm:$src)), addr:$dst)]>,
1758                      OpSize;
1759   def ROL32mi  : Ii8<0xC1, MRM0m, (outs), (ins i32mem:$dst, i8imm:$src),
1760                      "rol{l}\t{$src, $dst|$dst, $src}",
1761                 [(store (rotl (loadi32 addr:$dst), (i8 imm:$src)), addr:$dst)]>;
1762
1763   // Rotate by 1
1764   def ROL8m1   : I<0xD0, MRM0m, (outs), (ins i8mem :$dst),
1765                    "rol{b}\t$dst",
1766                  [(store (rotl (loadi8 addr:$dst), (i8 1)), addr:$dst)]>;
1767   def ROL16m1  : I<0xD1, MRM0m, (outs), (ins i16mem:$dst),
1768                    "rol{w}\t$dst",
1769                 [(store (rotl (loadi16 addr:$dst), (i8 1)), addr:$dst)]>,
1770                      OpSize;
1771   def ROL32m1  : I<0xD1, MRM0m, (outs), (ins i32mem:$dst),
1772                    "rol{l}\t$dst",
1773                 [(store (rotl (loadi32 addr:$dst), (i8 1)), addr:$dst)]>;
1774 }
1775
1776 let Uses = [CL] in {
1777 def ROR8rCL  : I<0xD2, MRM1r, (outs GR8 :$dst), (ins GR8 :$src),
1778                  "ror{b}\t{%cl, $dst|$dst, %CL}",
1779                  [(set GR8:$dst, (rotr GR8:$src, CL))]>;
1780 def ROR16rCL : I<0xD3, MRM1r, (outs GR16:$dst), (ins GR16:$src),
1781                  "ror{w}\t{%cl, $dst|$dst, %CL}",
1782                  [(set GR16:$dst, (rotr GR16:$src, CL))]>, OpSize;
1783 def ROR32rCL : I<0xD3, MRM1r, (outs GR32:$dst), (ins GR32:$src),
1784                  "ror{l}\t{%cl, $dst|$dst, %CL}",
1785                  [(set GR32:$dst, (rotr GR32:$src, CL))]>;
1786 }
1787
1788 def ROR8ri   : Ii8<0xC0, MRM1r, (outs GR8 :$dst), (ins GR8 :$src1, i8imm:$src2),
1789                    "ror{b}\t{$src2, $dst|$dst, $src2}",
1790                    [(set GR8:$dst, (rotr GR8:$src1, (i8 imm:$src2)))]>;
1791 def ROR16ri  : Ii8<0xC1, MRM1r, (outs GR16:$dst), (ins GR16:$src1, i8imm:$src2),
1792                    "ror{w}\t{$src2, $dst|$dst, $src2}",
1793                    [(set GR16:$dst, (rotr GR16:$src1, (i8 imm:$src2)))]>, OpSize;
1794 def ROR32ri  : Ii8<0xC1, MRM1r, (outs GR32:$dst), (ins GR32:$src1, i8imm:$src2),
1795                    "ror{l}\t{$src2, $dst|$dst, $src2}",
1796                    [(set GR32:$dst, (rotr GR32:$src1, (i8 imm:$src2)))]>;
1797
1798 // Rotate by 1
1799 def ROR8r1   : I<0xD0, MRM1r, (outs GR8 :$dst), (ins GR8 :$src1),
1800                  "ror{b}\t$dst",
1801                  [(set GR8:$dst, (rotr GR8:$src1, (i8 1)))]>;
1802 def ROR16r1  : I<0xD1, MRM1r, (outs GR16:$dst), (ins GR16:$src1),
1803                  "ror{w}\t$dst",
1804                  [(set GR16:$dst, (rotr GR16:$src1, (i8 1)))]>, OpSize;
1805 def ROR32r1  : I<0xD1, MRM1r, (outs GR32:$dst), (ins GR32:$src1),
1806                  "ror{l}\t$dst",
1807                  [(set GR32:$dst, (rotr GR32:$src1, (i8 1)))]>;
1808
1809 let isTwoAddress = 0 in {
1810   let Uses = [CL] in {
1811   def ROR8mCL  : I<0xD2, MRM1m, (outs), (ins i8mem :$dst),
1812                    "ror{b}\t{%cl, $dst|$dst, %CL}",
1813                    [(store (rotr (loadi8 addr:$dst), CL), addr:$dst)]>;
1814   def ROR16mCL : I<0xD3, MRM1m, (outs), (ins i16mem:$dst),
1815                    "ror{w}\t{%cl, $dst|$dst, %CL}",
1816                    [(store (rotr (loadi16 addr:$dst), CL), addr:$dst)]>, OpSize;
1817   def ROR32mCL : I<0xD3, MRM1m, (outs), (ins i32mem:$dst),
1818                    "ror{l}\t{%cl, $dst|$dst, %CL}",
1819                    [(store (rotr (loadi32 addr:$dst), CL), addr:$dst)]>;
1820   }
1821   def ROR8mi   : Ii8<0xC0, MRM1m, (outs), (ins i8mem :$dst, i8imm:$src),
1822                      "ror{b}\t{$src, $dst|$dst, $src}",
1823                  [(store (rotr (loadi8 addr:$dst), (i8 imm:$src)), addr:$dst)]>;
1824   def ROR16mi  : Ii8<0xC1, MRM1m, (outs), (ins i16mem:$dst, i8imm:$src),
1825                      "ror{w}\t{$src, $dst|$dst, $src}",
1826                 [(store (rotr (loadi16 addr:$dst), (i8 imm:$src)), addr:$dst)]>,
1827                      OpSize;
1828   def ROR32mi  : Ii8<0xC1, MRM1m, (outs), (ins i32mem:$dst, i8imm:$src),
1829                      "ror{l}\t{$src, $dst|$dst, $src}",
1830                 [(store (rotr (loadi32 addr:$dst), (i8 imm:$src)), addr:$dst)]>;
1831
1832   // Rotate by 1
1833   def ROR8m1   : I<0xD0, MRM1m, (outs), (ins i8mem :$dst),
1834                    "ror{b}\t$dst",
1835                  [(store (rotr (loadi8 addr:$dst), (i8 1)), addr:$dst)]>;
1836   def ROR16m1  : I<0xD1, MRM1m, (outs), (ins i16mem:$dst),
1837                    "ror{w}\t$dst",
1838                 [(store (rotr (loadi16 addr:$dst), (i8 1)), addr:$dst)]>,
1839                      OpSize;
1840   def ROR32m1  : I<0xD1, MRM1m, (outs), (ins i32mem:$dst),
1841                    "ror{l}\t$dst",
1842                 [(store (rotr (loadi32 addr:$dst), (i8 1)), addr:$dst)]>;
1843 }
1844
1845
1846
1847 // Double shift instructions (generalizations of rotate)
1848 let Uses = [CL] in {
1849 def SHLD32rrCL : I<0xA5, MRMDestReg, (outs GR32:$dst), (ins GR32:$src1, GR32:$src2),
1850                    "shld{l}\t{%cl, $src2, $dst|$dst, $src2, %CL}",
1851                    [(set GR32:$dst, (X86shld GR32:$src1, GR32:$src2, CL))]>, TB;
1852 def SHRD32rrCL : I<0xAD, MRMDestReg, (outs GR32:$dst), (ins GR32:$src1, GR32:$src2),
1853                    "shrd{l}\t{%cl, $src2, $dst|$dst, $src2, %CL}",
1854                    [(set GR32:$dst, (X86shrd GR32:$src1, GR32:$src2, CL))]>, TB;
1855 def SHLD16rrCL : I<0xA5, MRMDestReg, (outs GR16:$dst), (ins GR16:$src1, GR16:$src2),
1856                    "shld{w}\t{%cl, $src2, $dst|$dst, $src2, %CL}",
1857                    [(set GR16:$dst, (X86shld GR16:$src1, GR16:$src2, CL))]>,
1858                    TB, OpSize;
1859 def SHRD16rrCL : I<0xAD, MRMDestReg, (outs GR16:$dst), (ins GR16:$src1, GR16:$src2),
1860                    "shrd{w}\t{%cl, $src2, $dst|$dst, $src2, %CL}",
1861                    [(set GR16:$dst, (X86shrd GR16:$src1, GR16:$src2, CL))]>,
1862                    TB, OpSize;
1863 }
1864
1865 let isCommutable = 1 in {  // These instructions commute to each other.
1866 def SHLD32rri8 : Ii8<0xA4, MRMDestReg,
1867                      (outs GR32:$dst), (ins GR32:$src1, GR32:$src2, i8imm:$src3),
1868                      "shld{l}\t{$src3, $src2, $dst|$dst, $src2, $src3}",
1869                      [(set GR32:$dst, (X86shld GR32:$src1, GR32:$src2,
1870                                       (i8 imm:$src3)))]>,
1871                  TB;
1872 def SHRD32rri8 : Ii8<0xAC, MRMDestReg,
1873                      (outs GR32:$dst), (ins GR32:$src1, GR32:$src2, i8imm:$src3),
1874                      "shrd{l}\t{$src3, $src2, $dst|$dst, $src2, $src3}",
1875                      [(set GR32:$dst, (X86shrd GR32:$src1, GR32:$src2,
1876                                       (i8 imm:$src3)))]>,
1877                  TB;
1878 def SHLD16rri8 : Ii8<0xA4, MRMDestReg,
1879                      (outs GR16:$dst), (ins GR16:$src1, GR16:$src2, i8imm:$src3),
1880                      "shld{w}\t{$src3, $src2, $dst|$dst, $src2, $src3}",
1881                      [(set GR16:$dst, (X86shld GR16:$src1, GR16:$src2,
1882                                       (i8 imm:$src3)))]>,
1883                      TB, OpSize;
1884 def SHRD16rri8 : Ii8<0xAC, MRMDestReg,
1885                      (outs GR16:$dst), (ins GR16:$src1, GR16:$src2, i8imm:$src3),
1886                      "shrd{w}\t{$src3, $src2, $dst|$dst, $src2, $src3}",
1887                      [(set GR16:$dst, (X86shrd GR16:$src1, GR16:$src2,
1888                                       (i8 imm:$src3)))]>,
1889                      TB, OpSize;
1890 }
1891
1892 let isTwoAddress = 0 in {
1893   let Uses = [CL] in {
1894   def SHLD32mrCL : I<0xA5, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src2),
1895                      "shld{l}\t{%cl, $src2, $dst|$dst, $src2, %CL}",
1896                      [(store (X86shld (loadi32 addr:$dst), GR32:$src2, CL),
1897                        addr:$dst)]>, TB;
1898   def SHRD32mrCL : I<0xAD, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src2),
1899                     "shrd{l}\t{%cl, $src2, $dst|$dst, $src2, %CL}",
1900                     [(store (X86shrd (loadi32 addr:$dst), GR32:$src2, CL),
1901                       addr:$dst)]>, TB;
1902   }
1903   def SHLD32mri8 : Ii8<0xA4, MRMDestMem,
1904                       (outs), (ins i32mem:$dst, GR32:$src2, i8imm:$src3),
1905                       "shld{l}\t{$src3, $src2, $dst|$dst, $src2, $src3}",
1906                       [(store (X86shld (loadi32 addr:$dst), GR32:$src2,
1907                                         (i8 imm:$src3)), addr:$dst)]>,
1908                       TB;
1909   def SHRD32mri8 : Ii8<0xAC, MRMDestMem,
1910                        (outs), (ins i32mem:$dst, GR32:$src2, i8imm:$src3),
1911                        "shrd{l}\t{$src3, $src2, $dst|$dst, $src2, $src3}",
1912                        [(store (X86shrd (loadi32 addr:$dst), GR32:$src2,
1913                                          (i8 imm:$src3)), addr:$dst)]>,
1914                        TB;
1915
1916   let Uses = [CL] in {
1917   def SHLD16mrCL : I<0xA5, MRMDestMem, (outs), (ins i16mem:$dst, GR16:$src2),
1918                      "shld{w}\t{%cl, $src2, $dst|$dst, $src2, %CL}",
1919                      [(store (X86shld (loadi16 addr:$dst), GR16:$src2, CL),
1920                        addr:$dst)]>, TB, OpSize;
1921   def SHRD16mrCL : I<0xAD, MRMDestMem, (outs), (ins i16mem:$dst, GR16:$src2),
1922                     "shrd{w}\t{%cl, $src2, $dst|$dst, $src2, %CL}",
1923                     [(store (X86shrd (loadi16 addr:$dst), GR16:$src2, CL),
1924                       addr:$dst)]>, TB, OpSize;
1925   }
1926   def SHLD16mri8 : Ii8<0xA4, MRMDestMem,
1927                       (outs), (ins i16mem:$dst, GR16:$src2, i8imm:$src3),
1928                       "shld{w}\t{$src3, $src2, $dst|$dst, $src2, $src3}",
1929                       [(store (X86shld (loadi16 addr:$dst), GR16:$src2,
1930                                         (i8 imm:$src3)), addr:$dst)]>,
1931                       TB, OpSize;
1932   def SHRD16mri8 : Ii8<0xAC, MRMDestMem,
1933                        (outs), (ins i16mem:$dst, GR16:$src2, i8imm:$src3),
1934                        "shrd{w}\t{$src3, $src2, $dst|$dst, $src2, $src3}",
1935                       [(store (X86shrd (loadi16 addr:$dst), GR16:$src2,
1936                                         (i8 imm:$src3)), addr:$dst)]>,
1937                        TB, OpSize;
1938 }
1939 } // Defs = [EFLAGS]
1940
1941
1942 // Arithmetic.
1943 let Defs = [EFLAGS] in {
1944 let isCommutable = 1 in {   // X = ADD Y, Z   --> X = ADD Z, Y
1945 // Register-Register Addition
1946 def ADD8rr    : I<0x00, MRMDestReg, (outs GR8 :$dst),
1947                                     (ins GR8 :$src1, GR8 :$src2),
1948                   "add{b}\t{$src2, $dst|$dst, $src2}",
1949                   [(set GR8:$dst, (add GR8:$src1, GR8:$src2)),
1950                    (implicit EFLAGS)]>;
1951
1952 let isConvertibleToThreeAddress = 1 in {   // Can transform into LEA.
1953 // Register-Register Addition
1954 def ADD16rr  : I<0x01, MRMDestReg, (outs GR16:$dst),
1955                                    (ins GR16:$src1, GR16:$src2),
1956                  "add{w}\t{$src2, $dst|$dst, $src2}",
1957                  [(set GR16:$dst, (add GR16:$src1, GR16:$src2)),
1958                   (implicit EFLAGS)]>, OpSize;
1959 def ADD32rr  : I<0x01, MRMDestReg, (outs GR32:$dst),
1960                                    (ins GR32:$src1, GR32:$src2),
1961                  "add{l}\t{$src2, $dst|$dst, $src2}",
1962                  [(set GR32:$dst, (add GR32:$src1, GR32:$src2)),
1963                   (implicit EFLAGS)]>;
1964 } // end isConvertibleToThreeAddress
1965 } // end isCommutable
1966
1967 // Register-Memory Addition
1968 def ADD8rm   : I<0x02, MRMSrcMem, (outs GR8 :$dst),
1969                                   (ins GR8 :$src1, i8mem :$src2),
1970                  "add{b}\t{$src2, $dst|$dst, $src2}",
1971                  [(set GR8:$dst, (add GR8:$src1, (load addr:$src2))),
1972                   (implicit EFLAGS)]>;
1973 def ADD16rm  : I<0x03, MRMSrcMem, (outs GR16:$dst),
1974                                   (ins GR16:$src1, i16mem:$src2),
1975                  "add{w}\t{$src2, $dst|$dst, $src2}",
1976                  [(set GR16:$dst, (add GR16:$src1, (load addr:$src2))),
1977                   (implicit EFLAGS)]>, OpSize;
1978 def ADD32rm  : I<0x03, MRMSrcMem, (outs GR32:$dst),
1979                                   (ins GR32:$src1, i32mem:$src2),
1980                  "add{l}\t{$src2, $dst|$dst, $src2}",
1981                  [(set GR32:$dst, (add GR32:$src1, (load addr:$src2))),
1982                   (implicit EFLAGS)]>;
1983
1984 // Register-Integer Addition
1985 def ADD8ri    : Ii8<0x80, MRM0r, (outs GR8:$dst), (ins GR8:$src1, i8imm:$src2),
1986                     "add{b}\t{$src2, $dst|$dst, $src2}",
1987                     [(set GR8:$dst, (add GR8:$src1, imm:$src2)),
1988                      (implicit EFLAGS)]>;
1989
1990 let isConvertibleToThreeAddress = 1 in {   // Can transform into LEA.
1991 // Register-Integer Addition
1992 def ADD16ri  : Ii16<0x81, MRM0r, (outs GR16:$dst),
1993                                  (ins GR16:$src1, i16imm:$src2),
1994                     "add{w}\t{$src2, $dst|$dst, $src2}",
1995                     [(set GR16:$dst, (add GR16:$src1, imm:$src2)),
1996                      (implicit EFLAGS)]>, OpSize;
1997 def ADD32ri  : Ii32<0x81, MRM0r, (outs GR32:$dst),
1998                                  (ins GR32:$src1, i32imm:$src2),
1999                     "add{l}\t{$src2, $dst|$dst, $src2}",
2000                     [(set GR32:$dst, (add GR32:$src1, imm:$src2)),
2001                      (implicit EFLAGS)]>;
2002 def ADD16ri8 : Ii8<0x83, MRM0r, (outs GR16:$dst),
2003                                 (ins GR16:$src1, i16i8imm:$src2),
2004                    "add{w}\t{$src2, $dst|$dst, $src2}",
2005                    [(set GR16:$dst, (add GR16:$src1, i16immSExt8:$src2)),
2006                     (implicit EFLAGS)]>, OpSize;
2007 def ADD32ri8 : Ii8<0x83, MRM0r, (outs GR32:$dst),
2008                                 (ins GR32:$src1, i32i8imm:$src2),
2009                    "add{l}\t{$src2, $dst|$dst, $src2}",
2010                    [(set GR32:$dst, (add GR32:$src1, i32immSExt8:$src2)),
2011                     (implicit EFLAGS)]>;
2012 }
2013
2014 let isTwoAddress = 0 in {
2015   // Memory-Register Addition
2016   def ADD8mr   : I<0x00, MRMDestMem, (outs), (ins i8mem:$dst, GR8:$src2),
2017                    "add{b}\t{$src2, $dst|$dst, $src2}",
2018                    [(store (add (load addr:$dst), GR8:$src2), addr:$dst),
2019                     (implicit EFLAGS)]>;
2020   def ADD16mr  : I<0x01, MRMDestMem, (outs), (ins i16mem:$dst, GR16:$src2),
2021                    "add{w}\t{$src2, $dst|$dst, $src2}",
2022                    [(store (add (load addr:$dst), GR16:$src2), addr:$dst),
2023                     (implicit EFLAGS)]>, OpSize;
2024   def ADD32mr  : I<0x01, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src2),
2025                    "add{l}\t{$src2, $dst|$dst, $src2}",
2026                    [(store (add (load addr:$dst), GR32:$src2), addr:$dst),
2027                     (implicit EFLAGS)]>;
2028   def ADD8mi   : Ii8<0x80, MRM0m, (outs), (ins i8mem :$dst, i8imm :$src2),
2029                      "add{b}\t{$src2, $dst|$dst, $src2}",
2030                    [(store (add (loadi8 addr:$dst), imm:$src2), addr:$dst),
2031                     (implicit EFLAGS)]>;
2032   def ADD16mi  : Ii16<0x81, MRM0m, (outs), (ins i16mem:$dst, i16imm:$src2),
2033                       "add{w}\t{$src2, $dst|$dst, $src2}",
2034                   [(store (add (loadi16 addr:$dst), imm:$src2), addr:$dst),
2035                    (implicit EFLAGS)]>, OpSize;
2036   def ADD32mi  : Ii32<0x81, MRM0m, (outs), (ins i32mem:$dst, i32imm:$src2),
2037                       "add{l}\t{$src2, $dst|$dst, $src2}",
2038                       [(store (add (loadi32 addr:$dst), imm:$src2), addr:$dst),
2039                        (implicit EFLAGS)]>;
2040   def ADD16mi8 : Ii8<0x83, MRM0m, (outs), (ins i16mem:$dst, i16i8imm :$src2),
2041                      "add{w}\t{$src2, $dst|$dst, $src2}",
2042                      [(store (add (load addr:$dst), i16immSExt8:$src2),
2043                                   addr:$dst),
2044                       (implicit EFLAGS)]>, OpSize;
2045   def ADD32mi8 : Ii8<0x83, MRM0m, (outs), (ins i32mem:$dst, i32i8imm :$src2),
2046                      "add{l}\t{$src2, $dst|$dst, $src2}",
2047                   [(store (add (load addr:$dst), i32immSExt8:$src2),
2048                                addr:$dst),
2049                    (implicit EFLAGS)]>;
2050 }
2051
2052 let Uses = [EFLAGS] in {
2053 let isCommutable = 1 in {  // X = ADC Y, Z --> X = ADC Z, Y
2054 def ADC32rr  : I<0x11, MRMDestReg, (outs GR32:$dst), (ins GR32:$src1, GR32:$src2),
2055                  "adc{l}\t{$src2, $dst|$dst, $src2}",
2056                  [(set GR32:$dst, (adde GR32:$src1, GR32:$src2))]>;
2057 }
2058 def ADC32rm  : I<0x13, MRMSrcMem , (outs GR32:$dst), (ins GR32:$src1, i32mem:$src2),
2059                  "adc{l}\t{$src2, $dst|$dst, $src2}",
2060                  [(set GR32:$dst, (adde GR32:$src1, (load addr:$src2)))]>;
2061 def ADC32ri  : Ii32<0x81, MRM2r, (outs GR32:$dst), (ins GR32:$src1, i32imm:$src2),
2062                     "adc{l}\t{$src2, $dst|$dst, $src2}",
2063                  [(set GR32:$dst, (adde GR32:$src1, imm:$src2))]>;
2064 def ADC32ri8 : Ii8<0x83, MRM2r, (outs GR32:$dst), (ins GR32:$src1, i32i8imm:$src2),
2065                    "adc{l}\t{$src2, $dst|$dst, $src2}",
2066                  [(set GR32:$dst, (adde GR32:$src1, i32immSExt8:$src2))]>;
2067
2068 let isTwoAddress = 0 in {
2069   def ADC32mr  : I<0x11, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src2),
2070                    "adc{l}\t{$src2, $dst|$dst, $src2}",
2071                    [(store (adde (load addr:$dst), GR32:$src2), addr:$dst)]>;
2072   def ADC32mi  : Ii32<0x81, MRM2m, (outs), (ins i32mem:$dst, i32imm:$src2),
2073                       "adc{l}\t{$src2, $dst|$dst, $src2}",
2074                   [(store (adde (loadi32 addr:$dst), imm:$src2), addr:$dst)]>;
2075   def ADC32mi8 : Ii8<0x83, MRM2m, (outs), (ins i32mem:$dst, i32i8imm :$src2),
2076                      "adc{l}\t{$src2, $dst|$dst, $src2}",
2077                [(store (adde (load addr:$dst), i32immSExt8:$src2), addr:$dst)]>;
2078 }
2079 } // Uses = [EFLAGS]
2080
2081 // Register-Register Subtraction
2082 def SUB8rr  : I<0x28, MRMDestReg, (outs GR8:$dst), (ins GR8:$src1, GR8:$src2),
2083                 "sub{b}\t{$src2, $dst|$dst, $src2}",
2084                 [(set GR8:$dst, (sub GR8:$src1, GR8:$src2)),
2085                  (implicit EFLAGS)]>;
2086 def SUB16rr : I<0x29, MRMDestReg, (outs GR16:$dst), (ins GR16:$src1,GR16:$src2),
2087                 "sub{w}\t{$src2, $dst|$dst, $src2}",
2088                 [(set GR16:$dst, (sub GR16:$src1, GR16:$src2)),
2089                  (implicit EFLAGS)]>, OpSize;
2090 def SUB32rr : I<0x29, MRMDestReg, (outs GR32:$dst), (ins GR32:$src1,GR32:$src2),
2091                 "sub{l}\t{$src2, $dst|$dst, $src2}",
2092                 [(set GR32:$dst, (sub GR32:$src1, GR32:$src2)),
2093                  (implicit EFLAGS)]>;
2094
2095 // Register-Memory Subtraction
2096 def SUB8rm  : I<0x2A, MRMSrcMem, (outs GR8 :$dst),
2097                                  (ins GR8 :$src1, i8mem :$src2),
2098                 "sub{b}\t{$src2, $dst|$dst, $src2}",
2099                 [(set GR8:$dst, (sub GR8:$src1, (load addr:$src2))),
2100                  (implicit EFLAGS)]>;
2101 def SUB16rm : I<0x2B, MRMSrcMem, (outs GR16:$dst),
2102                                  (ins GR16:$src1, i16mem:$src2),
2103                 "sub{w}\t{$src2, $dst|$dst, $src2}",
2104                 [(set GR16:$dst, (sub GR16:$src1, (load addr:$src2))),
2105                  (implicit EFLAGS)]>, OpSize;
2106 def SUB32rm : I<0x2B, MRMSrcMem, (outs GR32:$dst),
2107                                  (ins GR32:$src1, i32mem:$src2),
2108                 "sub{l}\t{$src2, $dst|$dst, $src2}",
2109                 [(set GR32:$dst, (sub GR32:$src1, (load addr:$src2))),
2110                  (implicit EFLAGS)]>;
2111
2112 // Register-Integer Subtraction
2113 def SUB8ri   : Ii8 <0x80, MRM5r, (outs GR8:$dst),
2114                                  (ins GR8:$src1, i8imm:$src2),
2115                     "sub{b}\t{$src2, $dst|$dst, $src2}",
2116                     [(set GR8:$dst, (sub GR8:$src1, imm:$src2)),
2117                      (implicit EFLAGS)]>;
2118 def SUB16ri  : Ii16<0x81, MRM5r, (outs GR16:$dst),
2119                                  (ins GR16:$src1, i16imm:$src2),
2120                     "sub{w}\t{$src2, $dst|$dst, $src2}",
2121                     [(set GR16:$dst, (sub GR16:$src1, imm:$src2)),
2122                      (implicit EFLAGS)]>, OpSize;
2123 def SUB32ri  : Ii32<0x81, MRM5r, (outs GR32:$dst),
2124                                  (ins GR32:$src1, i32imm:$src2),
2125                     "sub{l}\t{$src2, $dst|$dst, $src2}",
2126                     [(set GR32:$dst, (sub GR32:$src1, imm:$src2)),
2127                      (implicit EFLAGS)]>;
2128 def SUB16ri8 : Ii8<0x83, MRM5r, (outs GR16:$dst),
2129                                 (ins GR16:$src1, i16i8imm:$src2),
2130                    "sub{w}\t{$src2, $dst|$dst, $src2}",
2131                    [(set GR16:$dst, (sub GR16:$src1, i16immSExt8:$src2)),
2132                     (implicit EFLAGS)]>, OpSize;
2133 def SUB32ri8 : Ii8<0x83, MRM5r, (outs GR32:$dst),
2134                                 (ins GR32:$src1, i32i8imm:$src2),
2135                    "sub{l}\t{$src2, $dst|$dst, $src2}",
2136                    [(set GR32:$dst, (sub GR32:$src1, i32immSExt8:$src2)),
2137                     (implicit EFLAGS)]>;
2138
2139 let isTwoAddress = 0 in {
2140   // Memory-Register Subtraction
2141   def SUB8mr   : I<0x28, MRMDestMem, (outs), (ins i8mem :$dst, GR8 :$src2),
2142                    "sub{b}\t{$src2, $dst|$dst, $src2}",
2143                    [(store (sub (load addr:$dst), GR8:$src2), addr:$dst),
2144                     (implicit EFLAGS)]>;
2145   def SUB16mr  : I<0x29, MRMDestMem, (outs), (ins i16mem:$dst, GR16:$src2),
2146                    "sub{w}\t{$src2, $dst|$dst, $src2}",
2147                    [(store (sub (load addr:$dst), GR16:$src2), addr:$dst),
2148                     (implicit EFLAGS)]>, OpSize;
2149   def SUB32mr  : I<0x29, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src2),
2150                    "sub{l}\t{$src2, $dst|$dst, $src2}",
2151                    [(store (sub (load addr:$dst), GR32:$src2), addr:$dst),
2152                     (implicit EFLAGS)]>;
2153
2154   // Memory-Integer Subtraction
2155   def SUB8mi   : Ii8<0x80, MRM5m, (outs), (ins i8mem :$dst, i8imm:$src2),
2156                      "sub{b}\t{$src2, $dst|$dst, $src2}",
2157                      [(store (sub (loadi8 addr:$dst), imm:$src2), addr:$dst),
2158                       (implicit EFLAGS)]>;
2159   def SUB16mi  : Ii16<0x81, MRM5m, (outs), (ins i16mem:$dst, i16imm:$src2),
2160                       "sub{w}\t{$src2, $dst|$dst, $src2}",
2161                       [(store (sub (loadi16 addr:$dst), imm:$src2),addr:$dst),
2162                        (implicit EFLAGS)]>, OpSize;
2163   def SUB32mi  : Ii32<0x81, MRM5m, (outs), (ins i32mem:$dst, i32imm:$src2),
2164                       "sub{l}\t{$src2, $dst|$dst, $src2}",
2165                       [(store (sub (loadi32 addr:$dst), imm:$src2),addr:$dst),
2166                        (implicit EFLAGS)]>;
2167   def SUB16mi8 : Ii8<0x83, MRM5m, (outs), (ins i16mem:$dst, i16i8imm :$src2),
2168                      "sub{w}\t{$src2, $dst|$dst, $src2}",
2169                      [(store (sub (load addr:$dst), i16immSExt8:$src2),
2170                              addr:$dst),
2171                       (implicit EFLAGS)]>, OpSize;
2172   def SUB32mi8 : Ii8<0x83, MRM5m, (outs), (ins i32mem:$dst, i32i8imm :$src2),
2173                      "sub{l}\t{$src2, $dst|$dst, $src2}",
2174                      [(store (sub (load addr:$dst), i32immSExt8:$src2),
2175                              addr:$dst),
2176                       (implicit EFLAGS)]>;
2177 }
2178
2179 let Uses = [EFLAGS] in {
2180 def SBB32rr    : I<0x19, MRMDestReg, (outs GR32:$dst), (ins GR32:$src1, GR32:$src2),
2181                   "sbb{l}\t{$src2, $dst|$dst, $src2}",
2182                  [(set GR32:$dst, (sube GR32:$src1, GR32:$src2))]>;
2183
2184 let isTwoAddress = 0 in {
2185   def SBB32mr  : I<0x19, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src2),
2186                    "sbb{l}\t{$src2, $dst|$dst, $src2}",
2187                    [(store (sube (load addr:$dst), GR32:$src2), addr:$dst)]>;
2188   def SBB8mi  : Ii32<0x80, MRM3m, (outs), (ins i8mem:$dst, i8imm:$src2),
2189                       "sbb{b}\t{$src2, $dst|$dst, $src2}",
2190                    [(store (sube (loadi8 addr:$dst), imm:$src2), addr:$dst)]>;
2191   def SBB32mi  : Ii32<0x81, MRM3m, (outs), (ins i32mem:$dst, i32imm:$src2),
2192                       "sbb{l}\t{$src2, $dst|$dst, $src2}",
2193                   [(store (sube (loadi32 addr:$dst), imm:$src2), addr:$dst)]>;
2194   def SBB32mi8 : Ii8<0x83, MRM3m, (outs), (ins i32mem:$dst, i32i8imm :$src2),
2195                      "sbb{l}\t{$src2, $dst|$dst, $src2}",
2196                [(store (sube (load addr:$dst), i32immSExt8:$src2), addr:$dst)]>;
2197 }
2198 def SBB32rm  : I<0x1B, MRMSrcMem, (outs GR32:$dst), (ins GR32:$src1, i32mem:$src2),
2199                     "sbb{l}\t{$src2, $dst|$dst, $src2}",
2200                     [(set GR32:$dst, (sube GR32:$src1, (load addr:$src2)))]>;
2201 def SBB32ri  : Ii32<0x81, MRM3r, (outs GR32:$dst), (ins GR32:$src1, i32imm:$src2),
2202                     "sbb{l}\t{$src2, $dst|$dst, $src2}",
2203                     [(set GR32:$dst, (sube GR32:$src1, imm:$src2))]>;
2204 def SBB32ri8 : Ii8<0x83, MRM3r, (outs GR32:$dst), (ins GR32:$src1, i32i8imm:$src2),
2205                    "sbb{l}\t{$src2, $dst|$dst, $src2}",
2206                    [(set GR32:$dst, (sube GR32:$src1, i32immSExt8:$src2))]>;
2207 } // Uses = [EFLAGS]
2208 } // Defs = [EFLAGS]
2209
2210 let Defs = [EFLAGS] in {
2211 let isCommutable = 1 in {  // X = IMUL Y, Z --> X = IMUL Z, Y
2212 // Register-Register Signed Integer Multiply
2213 def IMUL16rr : I<0xAF, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src1,GR16:$src2),
2214                  "imul{w}\t{$src2, $dst|$dst, $src2}",
2215                  [(set GR16:$dst, (mul GR16:$src1, GR16:$src2)),
2216                   (implicit EFLAGS)]>, TB, OpSize;
2217 def IMUL32rr : I<0xAF, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src1,GR32:$src2),
2218                  "imul{l}\t{$src2, $dst|$dst, $src2}",
2219                  [(set GR32:$dst, (mul GR32:$src1, GR32:$src2)),
2220                   (implicit EFLAGS)]>, TB;
2221 }
2222
2223 // Register-Memory Signed Integer Multiply
2224 def IMUL16rm : I<0xAF, MRMSrcMem, (outs GR16:$dst),
2225                                   (ins GR16:$src1, i16mem:$src2),
2226                  "imul{w}\t{$src2, $dst|$dst, $src2}",
2227                  [(set GR16:$dst, (mul GR16:$src1, (load addr:$src2))),
2228                   (implicit EFLAGS)]>, TB, OpSize;
2229 def IMUL32rm : I<0xAF, MRMSrcMem, (outs GR32:$dst), (ins GR32:$src1, i32mem:$src2),
2230                  "imul{l}\t{$src2, $dst|$dst, $src2}",
2231                  [(set GR32:$dst, (mul GR32:$src1, (load addr:$src2))),
2232                   (implicit EFLAGS)]>, TB;
2233 } // Defs = [EFLAGS]
2234 } // end Two Address instructions
2235
2236 // Suprisingly enough, these are not two address instructions!
2237 let Defs = [EFLAGS] in {
2238 // Register-Integer Signed Integer Multiply
2239 def IMUL16rri  : Ii16<0x69, MRMSrcReg,                      // GR16 = GR16*I16
2240                       (outs GR16:$dst), (ins GR16:$src1, i16imm:$src2),
2241                       "imul{w}\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2242                       [(set GR16:$dst, (mul GR16:$src1, imm:$src2)),
2243                        (implicit EFLAGS)]>, OpSize;
2244 def IMUL32rri  : Ii32<0x69, MRMSrcReg,                      // GR32 = GR32*I32
2245                       (outs GR32:$dst), (ins GR32:$src1, i32imm:$src2),
2246                       "imul{l}\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2247                       [(set GR32:$dst, (mul GR32:$src1, imm:$src2)),
2248                        (implicit EFLAGS)]>;
2249 def IMUL16rri8 : Ii8<0x6B, MRMSrcReg,                       // GR16 = GR16*I8
2250                      (outs GR16:$dst), (ins GR16:$src1, i16i8imm:$src2),
2251                      "imul{w}\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2252                      [(set GR16:$dst, (mul GR16:$src1, i16immSExt8:$src2)),
2253                       (implicit EFLAGS)]>, OpSize;
2254 def IMUL32rri8 : Ii8<0x6B, MRMSrcReg,                       // GR32 = GR32*I8
2255                      (outs GR32:$dst), (ins GR32:$src1, i32i8imm:$src2),
2256                      "imul{l}\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2257                      [(set GR32:$dst, (mul GR32:$src1, i32immSExt8:$src2)),
2258                       (implicit EFLAGS)]>;
2259
2260 // Memory-Integer Signed Integer Multiply
2261 def IMUL16rmi  : Ii16<0x69, MRMSrcMem,                      // GR16 = [mem16]*I16
2262                       (outs GR16:$dst), (ins i16mem:$src1, i16imm:$src2),
2263                       "imul{w}\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2264                       [(set GR16:$dst, (mul (load addr:$src1), imm:$src2)),
2265                        (implicit EFLAGS)]>, OpSize;
2266 def IMUL32rmi  : Ii32<0x69, MRMSrcMem,                      // GR32 = [mem32]*I32
2267                       (outs GR32:$dst), (ins i32mem:$src1, i32imm:$src2),
2268                       "imul{l}\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2269                       [(set GR32:$dst, (mul (load addr:$src1), imm:$src2)),
2270                        (implicit EFLAGS)]>;
2271 def IMUL16rmi8 : Ii8<0x6B, MRMSrcMem,                       // GR16 = [mem16]*I8
2272                      (outs GR16:$dst), (ins i16mem:$src1, i16i8imm :$src2),
2273                      "imul{w}\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2274                      [(set GR16:$dst, (mul (load addr:$src1),
2275                                        i16immSExt8:$src2)),
2276                       (implicit EFLAGS)]>, OpSize;
2277 def IMUL32rmi8 : Ii8<0x6B, MRMSrcMem,                       // GR32 = [mem32]*I8
2278                      (outs GR32:$dst), (ins i32mem:$src1, i32i8imm: $src2),
2279                      "imul{l}\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2280                      [(set GR32:$dst, (mul (load addr:$src1),
2281                                            i32immSExt8:$src2)),
2282                       (implicit EFLAGS)]>;
2283 } // Defs = [EFLAGS]
2284
2285 //===----------------------------------------------------------------------===//
2286 // Test instructions are just like AND, except they don't generate a result.
2287 //
2288 let Defs = [EFLAGS] in {
2289 let isCommutable = 1 in {   // TEST X, Y   --> TEST Y, X
2290 def TEST8rr  : I<0x84, MRMDestReg, (outs),  (ins GR8:$src1, GR8:$src2),
2291                      "test{b}\t{$src2, $src1|$src1, $src2}",
2292                      [(X86cmp (and_su GR8:$src1, GR8:$src2), 0),
2293                       (implicit EFLAGS)]>;
2294 def TEST16rr : I<0x85, MRMDestReg, (outs),  (ins GR16:$src1, GR16:$src2),
2295                      "test{w}\t{$src2, $src1|$src1, $src2}",
2296                      [(X86cmp (and_su GR16:$src1, GR16:$src2), 0),
2297                       (implicit EFLAGS)]>,
2298                  OpSize;
2299 def TEST32rr : I<0x85, MRMDestReg, (outs),  (ins GR32:$src1, GR32:$src2),
2300                      "test{l}\t{$src2, $src1|$src1, $src2}",
2301                      [(X86cmp (and_su GR32:$src1, GR32:$src2), 0),
2302                       (implicit EFLAGS)]>;
2303 }
2304
2305 def TEST8rm  : I<0x84, MRMSrcMem, (outs),  (ins GR8 :$src1, i8mem :$src2),
2306                      "test{b}\t{$src2, $src1|$src1, $src2}",
2307                      [(X86cmp (and GR8:$src1, (loadi8 addr:$src2)), 0),
2308                       (implicit EFLAGS)]>;
2309 def TEST16rm : I<0x85, MRMSrcMem, (outs),  (ins GR16:$src1, i16mem:$src2),
2310                      "test{w}\t{$src2, $src1|$src1, $src2}",
2311                      [(X86cmp (and GR16:$src1, (loadi16 addr:$src2)), 0),
2312                       (implicit EFLAGS)]>, OpSize;
2313 def TEST32rm : I<0x85, MRMSrcMem, (outs),  (ins GR32:$src1, i32mem:$src2),
2314                      "test{l}\t{$src2, $src1|$src1, $src2}",
2315                      [(X86cmp (and GR32:$src1, (loadi32 addr:$src2)), 0),
2316                       (implicit EFLAGS)]>;
2317
2318 def TEST8ri  : Ii8 <0xF6, MRM0r,                     // flags = GR8  & imm8
2319                     (outs),  (ins GR8:$src1, i8imm:$src2),
2320                     "test{b}\t{$src2, $src1|$src1, $src2}",
2321                     [(X86cmp (and_su GR8:$src1, imm:$src2), 0),
2322                      (implicit EFLAGS)]>;
2323 def TEST16ri : Ii16<0xF7, MRM0r,                     // flags = GR16 & imm16
2324                     (outs),  (ins GR16:$src1, i16imm:$src2),
2325                     "test{w}\t{$src2, $src1|$src1, $src2}",
2326                     [(X86cmp (and_su GR16:$src1, imm:$src2), 0),
2327                      (implicit EFLAGS)]>, OpSize;
2328 def TEST32ri : Ii32<0xF7, MRM0r,                     // flags = GR32 & imm32
2329                     (outs),  (ins GR32:$src1, i32imm:$src2),
2330                     "test{l}\t{$src2, $src1|$src1, $src2}",
2331                     [(X86cmp (and_su GR32:$src1, imm:$src2), 0),
2332                      (implicit EFLAGS)]>;
2333
2334 def TEST8mi  : Ii8 <0xF6, MRM0m,                   // flags = [mem8]  & imm8
2335                     (outs), (ins i8mem:$src1, i8imm:$src2),
2336                     "test{b}\t{$src2, $src1|$src1, $src2}",
2337                     [(X86cmp (and (loadi8 addr:$src1), imm:$src2), 0),
2338                      (implicit EFLAGS)]>;
2339 def TEST16mi : Ii16<0xF7, MRM0m,                   // flags = [mem16] & imm16
2340                     (outs), (ins i16mem:$src1, i16imm:$src2),
2341                     "test{w}\t{$src2, $src1|$src1, $src2}",
2342                     [(X86cmp (and (loadi16 addr:$src1), imm:$src2), 0),
2343                      (implicit EFLAGS)]>, OpSize;
2344 def TEST32mi : Ii32<0xF7, MRM0m,                   // flags = [mem32] & imm32
2345                     (outs), (ins i32mem:$src1, i32imm:$src2),
2346                     "test{l}\t{$src2, $src1|$src1, $src2}",
2347                     [(X86cmp (and (loadi32 addr:$src1), imm:$src2), 0),
2348                      (implicit EFLAGS)]>;
2349 } // Defs = [EFLAGS]
2350
2351
2352 // Condition code ops, incl. set if equal/not equal/...
2353 let Defs = [EFLAGS], Uses = [AH], neverHasSideEffects = 1 in
2354 def SAHF     : I<0x9E, RawFrm, (outs),  (ins), "sahf", []>;  // flags = AH
2355 let Defs = [AH], Uses = [EFLAGS], neverHasSideEffects = 1 in
2356 def LAHF     : I<0x9F, RawFrm, (outs),  (ins), "lahf", []>;  // AH = flags
2357
2358 let Uses = [EFLAGS] in {
2359 def SETEr    : I<0x94, MRM0r,
2360                  (outs GR8   :$dst), (ins),
2361                  "sete\t$dst",
2362                  [(set GR8:$dst, (X86setcc X86_COND_E, EFLAGS))]>,
2363                TB;                        // GR8 = ==
2364 def SETEm    : I<0x94, MRM0m,
2365                  (outs), (ins i8mem:$dst),
2366                  "sete\t$dst",
2367                  [(store (X86setcc X86_COND_E, EFLAGS), addr:$dst)]>,
2368                TB;                        // [mem8] = ==
2369
2370 def SETNEr   : I<0x95, MRM0r,
2371                  (outs GR8   :$dst), (ins),
2372                  "setne\t$dst",
2373                  [(set GR8:$dst, (X86setcc X86_COND_NE, EFLAGS))]>,
2374                TB;                        // GR8 = !=
2375 def SETNEm   : I<0x95, MRM0m,
2376                  (outs), (ins i8mem:$dst),
2377                  "setne\t$dst",
2378                  [(store (X86setcc X86_COND_NE, EFLAGS), addr:$dst)]>,
2379                TB;                        // [mem8] = !=
2380
2381 def SETLr    : I<0x9C, MRM0r,
2382                  (outs GR8   :$dst), (ins),
2383                  "setl\t$dst",
2384                  [(set GR8:$dst, (X86setcc X86_COND_L, EFLAGS))]>,
2385                TB;                        // GR8 = <  signed
2386 def SETLm    : I<0x9C, MRM0m,
2387                  (outs), (ins i8mem:$dst),
2388                  "setl\t$dst",
2389                  [(store (X86setcc X86_COND_L, EFLAGS), addr:$dst)]>,
2390                TB;                        // [mem8] = <  signed
2391
2392 def SETGEr   : I<0x9D, MRM0r,
2393                  (outs GR8   :$dst), (ins),
2394                  "setge\t$dst",
2395                  [(set GR8:$dst, (X86setcc X86_COND_GE, EFLAGS))]>,
2396                TB;                        // GR8 = >= signed
2397 def SETGEm   : I<0x9D, MRM0m,
2398                  (outs), (ins i8mem:$dst),
2399                  "setge\t$dst",
2400                  [(store (X86setcc X86_COND_GE, EFLAGS), addr:$dst)]>,
2401                TB;                        // [mem8] = >= signed
2402
2403 def SETLEr   : I<0x9E, MRM0r,
2404                  (outs GR8   :$dst), (ins),
2405                  "setle\t$dst",
2406                  [(set GR8:$dst, (X86setcc X86_COND_LE, EFLAGS))]>,
2407                TB;                        // GR8 = <= signed
2408 def SETLEm   : I<0x9E, MRM0m,
2409                  (outs), (ins i8mem:$dst),
2410                  "setle\t$dst",
2411                  [(store (X86setcc X86_COND_LE, EFLAGS), addr:$dst)]>,
2412                TB;                        // [mem8] = <= signed
2413
2414 def SETGr    : I<0x9F, MRM0r,
2415                  (outs GR8   :$dst), (ins),
2416                  "setg\t$dst",
2417                  [(set GR8:$dst, (X86setcc X86_COND_G, EFLAGS))]>,
2418                TB;                        // GR8 = >  signed
2419 def SETGm    : I<0x9F, MRM0m,
2420                  (outs), (ins i8mem:$dst),
2421                  "setg\t$dst",
2422                  [(store (X86setcc X86_COND_G, EFLAGS), addr:$dst)]>,
2423                TB;                        // [mem8] = >  signed
2424
2425 def SETBr    : I<0x92, MRM0r,
2426                  (outs GR8   :$dst), (ins),
2427                  "setb\t$dst",
2428                  [(set GR8:$dst, (X86setcc X86_COND_B, EFLAGS))]>,
2429                TB;                        // GR8 = <  unsign
2430 def SETBm    : I<0x92, MRM0m,
2431                  (outs), (ins i8mem:$dst),
2432                  "setb\t$dst",
2433                  [(store (X86setcc X86_COND_B, EFLAGS), addr:$dst)]>,
2434                TB;                        // [mem8] = <  unsign
2435
2436 def SETAEr   : I<0x93, MRM0r,
2437                  (outs GR8   :$dst), (ins),
2438                  "setae\t$dst",
2439                  [(set GR8:$dst, (X86setcc X86_COND_AE, EFLAGS))]>,
2440                TB;                        // GR8 = >= unsign
2441 def SETAEm   : I<0x93, MRM0m,
2442                  (outs), (ins i8mem:$dst),
2443                  "setae\t$dst",
2444                  [(store (X86setcc X86_COND_AE, EFLAGS), addr:$dst)]>,
2445                TB;                        // [mem8] = >= unsign
2446
2447 def SETBEr   : I<0x96, MRM0r,
2448                  (outs GR8   :$dst), (ins),
2449                  "setbe\t$dst",
2450                  [(set GR8:$dst, (X86setcc X86_COND_BE, EFLAGS))]>,
2451                TB;                        // GR8 = <= unsign
2452 def SETBEm   : I<0x96, MRM0m,
2453                  (outs), (ins i8mem:$dst),
2454                  "setbe\t$dst",
2455                  [(store (X86setcc X86_COND_BE, EFLAGS), addr:$dst)]>,
2456                TB;                        // [mem8] = <= unsign
2457
2458 def SETAr    : I<0x97, MRM0r,
2459                  (outs GR8   :$dst), (ins),
2460                  "seta\t$dst",
2461                  [(set GR8:$dst, (X86setcc X86_COND_A, EFLAGS))]>,
2462                TB;                        // GR8 = >  signed
2463 def SETAm    : I<0x97, MRM0m,
2464                  (outs), (ins i8mem:$dst),
2465                  "seta\t$dst",
2466                  [(store (X86setcc X86_COND_A, EFLAGS), addr:$dst)]>,
2467                TB;                        // [mem8] = >  signed
2468
2469 def SETSr    : I<0x98, MRM0r,
2470                  (outs GR8   :$dst), (ins),
2471                  "sets\t$dst",
2472                  [(set GR8:$dst, (X86setcc X86_COND_S, EFLAGS))]>,
2473                TB;                        // GR8 = <sign bit>
2474 def SETSm    : I<0x98, MRM0m,
2475                  (outs), (ins i8mem:$dst),
2476                  "sets\t$dst",
2477                  [(store (X86setcc X86_COND_S, EFLAGS), addr:$dst)]>,
2478                TB;                        // [mem8] = <sign bit>
2479 def SETNSr   : I<0x99, MRM0r,
2480                  (outs GR8   :$dst), (ins),
2481                  "setns\t$dst",
2482                  [(set GR8:$dst, (X86setcc X86_COND_NS, EFLAGS))]>,
2483                TB;                        // GR8 = !<sign bit>
2484 def SETNSm   : I<0x99, MRM0m,
2485                  (outs), (ins i8mem:$dst),
2486                  "setns\t$dst",
2487                  [(store (X86setcc X86_COND_NS, EFLAGS), addr:$dst)]>,
2488                TB;                        // [mem8] = !<sign bit>
2489
2490 def SETPr    : I<0x9A, MRM0r,
2491                  (outs GR8   :$dst), (ins),
2492                  "setp\t$dst",
2493                  [(set GR8:$dst, (X86setcc X86_COND_P, EFLAGS))]>,
2494                TB;                        // GR8 = parity
2495 def SETPm    : I<0x9A, MRM0m,
2496                  (outs), (ins i8mem:$dst),
2497                  "setp\t$dst",
2498                  [(store (X86setcc X86_COND_P, EFLAGS), addr:$dst)]>,
2499                TB;                        // [mem8] = parity
2500 def SETNPr   : I<0x9B, MRM0r,
2501                  (outs GR8   :$dst), (ins),
2502                  "setnp\t$dst",
2503                  [(set GR8:$dst, (X86setcc X86_COND_NP, EFLAGS))]>,
2504                TB;                        // GR8 = not parity
2505 def SETNPm   : I<0x9B, MRM0m,
2506                  (outs), (ins i8mem:$dst),
2507                  "setnp\t$dst",
2508                  [(store (X86setcc X86_COND_NP, EFLAGS), addr:$dst)]>,
2509                TB;                        // [mem8] = not parity
2510
2511 def SETOr    : I<0x90, MRM0r,
2512                  (outs GR8   :$dst), (ins),
2513                  "seto\t$dst",
2514                  [(set GR8:$dst, (X86setcc X86_COND_O, EFLAGS))]>,
2515                TB;                        // GR8 = overflow
2516 def SETOm    : I<0x90, MRM0m,
2517                  (outs), (ins i8mem:$dst),
2518                  "seto\t$dst",
2519                  [(store (X86setcc X86_COND_O, EFLAGS), addr:$dst)]>,
2520                TB;                        // [mem8] = overflow
2521 def SETNOr   : I<0x91, MRM0r,
2522                  (outs GR8   :$dst), (ins),
2523                  "setno\t$dst",
2524                  [(set GR8:$dst, (X86setcc X86_COND_NO, EFLAGS))]>,
2525                TB;                        // GR8 = not overflow
2526 def SETNOm   : I<0x91, MRM0m,
2527                  (outs), (ins i8mem:$dst),
2528                  "setno\t$dst",
2529                  [(store (X86setcc X86_COND_NO, EFLAGS), addr:$dst)]>,
2530                TB;                        // [mem8] = not overflow
2531 } // Uses = [EFLAGS]
2532
2533
2534 // Integer comparisons
2535 let Defs = [EFLAGS] in {
2536 def CMP8rr  : I<0x38, MRMDestReg,
2537                 (outs), (ins GR8 :$src1, GR8 :$src2),
2538                 "cmp{b}\t{$src2, $src1|$src1, $src2}",
2539                 [(X86cmp GR8:$src1, GR8:$src2), (implicit EFLAGS)]>;
2540 def CMP16rr : I<0x39, MRMDestReg,
2541                 (outs), (ins GR16:$src1, GR16:$src2),
2542                 "cmp{w}\t{$src2, $src1|$src1, $src2}",
2543                 [(X86cmp GR16:$src1, GR16:$src2), (implicit EFLAGS)]>, OpSize;
2544 def CMP32rr : I<0x39, MRMDestReg,
2545                 (outs), (ins GR32:$src1, GR32:$src2),
2546                 "cmp{l}\t{$src2, $src1|$src1, $src2}",
2547                 [(X86cmp GR32:$src1, GR32:$src2), (implicit EFLAGS)]>;
2548 def CMP8mr  : I<0x38, MRMDestMem,
2549                 (outs), (ins i8mem :$src1, GR8 :$src2),
2550                 "cmp{b}\t{$src2, $src1|$src1, $src2}",
2551                 [(X86cmp (loadi8 addr:$src1), GR8:$src2),
2552                  (implicit EFLAGS)]>;
2553 def CMP16mr : I<0x39, MRMDestMem,
2554                 (outs), (ins i16mem:$src1, GR16:$src2),
2555                 "cmp{w}\t{$src2, $src1|$src1, $src2}",
2556                 [(X86cmp (loadi16 addr:$src1), GR16:$src2),
2557                  (implicit EFLAGS)]>, OpSize;
2558 def CMP32mr : I<0x39, MRMDestMem,
2559                 (outs), (ins i32mem:$src1, GR32:$src2),
2560                 "cmp{l}\t{$src2, $src1|$src1, $src2}",
2561                 [(X86cmp (loadi32 addr:$src1), GR32:$src2),
2562                  (implicit EFLAGS)]>;
2563 def CMP8rm  : I<0x3A, MRMSrcMem,
2564                 (outs), (ins GR8 :$src1, i8mem :$src2),
2565                 "cmp{b}\t{$src2, $src1|$src1, $src2}",
2566                 [(X86cmp GR8:$src1, (loadi8 addr:$src2)),
2567                  (implicit EFLAGS)]>;
2568 def CMP16rm : I<0x3B, MRMSrcMem,
2569                 (outs), (ins GR16:$src1, i16mem:$src2),
2570                 "cmp{w}\t{$src2, $src1|$src1, $src2}",
2571                 [(X86cmp GR16:$src1, (loadi16 addr:$src2)),
2572                  (implicit EFLAGS)]>, OpSize;
2573 def CMP32rm : I<0x3B, MRMSrcMem,
2574                 (outs), (ins GR32:$src1, i32mem:$src2),
2575                 "cmp{l}\t{$src2, $src1|$src1, $src2}",
2576                 [(X86cmp GR32:$src1, (loadi32 addr:$src2)),
2577                  (implicit EFLAGS)]>;
2578 def CMP8ri  : Ii8<0x80, MRM7r,
2579                   (outs), (ins GR8:$src1, i8imm:$src2),
2580                   "cmp{b}\t{$src2, $src1|$src1, $src2}",
2581                   [(X86cmp GR8:$src1, imm:$src2), (implicit EFLAGS)]>;
2582 def CMP16ri : Ii16<0x81, MRM7r,
2583                    (outs), (ins GR16:$src1, i16imm:$src2),
2584                    "cmp{w}\t{$src2, $src1|$src1, $src2}",
2585                    [(X86cmp GR16:$src1, imm:$src2),
2586                     (implicit EFLAGS)]>, OpSize;
2587 def CMP32ri : Ii32<0x81, MRM7r,
2588                    (outs), (ins GR32:$src1, i32imm:$src2),
2589                    "cmp{l}\t{$src2, $src1|$src1, $src2}",
2590                    [(X86cmp GR32:$src1, imm:$src2), (implicit EFLAGS)]>;
2591 def CMP8mi  : Ii8 <0x80, MRM7m,
2592                    (outs), (ins i8mem :$src1, i8imm :$src2),
2593                    "cmp{b}\t{$src2, $src1|$src1, $src2}",
2594                    [(X86cmp (loadi8 addr:$src1), imm:$src2),
2595                     (implicit EFLAGS)]>;
2596 def CMP16mi : Ii16<0x81, MRM7m,
2597                    (outs), (ins i16mem:$src1, i16imm:$src2),
2598                    "cmp{w}\t{$src2, $src1|$src1, $src2}",
2599                    [(X86cmp (loadi16 addr:$src1), imm:$src2),
2600                     (implicit EFLAGS)]>, OpSize;
2601 def CMP32mi : Ii32<0x81, MRM7m,
2602                    (outs), (ins i32mem:$src1, i32imm:$src2),
2603                    "cmp{l}\t{$src2, $src1|$src1, $src2}",
2604                    [(X86cmp (loadi32 addr:$src1), imm:$src2),
2605                     (implicit EFLAGS)]>;
2606 def CMP16ri8 : Ii8<0x83, MRM7r,
2607                    (outs), (ins GR16:$src1, i16i8imm:$src2),
2608                    "cmp{w}\t{$src2, $src1|$src1, $src2}",
2609                    [(X86cmp GR16:$src1, i16immSExt8:$src2),
2610                     (implicit EFLAGS)]>, OpSize;
2611 def CMP16mi8 : Ii8<0x83, MRM7m,
2612                    (outs), (ins i16mem:$src1, i16i8imm:$src2),
2613                    "cmp{w}\t{$src2, $src1|$src1, $src2}",
2614                    [(X86cmp (loadi16 addr:$src1), i16immSExt8:$src2),
2615                     (implicit EFLAGS)]>, OpSize;
2616 def CMP32mi8 : Ii8<0x83, MRM7m,
2617                    (outs), (ins i32mem:$src1, i32i8imm:$src2),
2618                    "cmp{l}\t{$src2, $src1|$src1, $src2}",
2619                    [(X86cmp (loadi32 addr:$src1), i32immSExt8:$src2),
2620                     (implicit EFLAGS)]>;
2621 def CMP32ri8 : Ii8<0x83, MRM7r,
2622                    (outs), (ins GR32:$src1, i32i8imm:$src2),
2623                    "cmp{l}\t{$src2, $src1|$src1, $src2}",
2624                    [(X86cmp GR32:$src1, i32immSExt8:$src2),
2625                     (implicit EFLAGS)]>;
2626 } // Defs = [EFLAGS]
2627
2628 // Bit tests.
2629 // TODO: BT with immediate operands
2630 // TODO: BTC, BTR, and BTS
2631 let Defs = [EFLAGS] in {
2632 def BT16rr : I<0xA3, MRMSrcReg, (outs), (ins GR16:$src1, GR16:$src2),
2633                "bt{w}\t{$src2, $src1|$src1, $src2}",
2634                [(X86bt GR16:$src1, GR16:$src2),
2635                 (implicit EFLAGS)]>, OpSize, TB;
2636 def BT32rr : I<0xA3, MRMSrcReg, (outs), (ins GR32:$src1, GR32:$src2),
2637                "bt{l}\t{$src2, $src1|$src1, $src2}",
2638                [(X86bt GR32:$src1, GR32:$src2),
2639                 (implicit EFLAGS)]>, TB;
2640 def BT16mr : I<0xA3, MRMDestMem, (outs), (ins i16mem:$src1, GR16:$src2),
2641                "bt{w}\t{$src2, $src1|$src1, $src2}",
2642                [(X86bt (loadi16 addr:$src1), GR16:$src2),
2643                 (implicit EFLAGS)]>, OpSize, TB, Requires<[FastBTMem]>;
2644 def BT32mr : I<0xA3, MRMDestMem, (outs), (ins i32mem:$src1, GR32:$src2),
2645                "bt{l}\t{$src2, $src1|$src1, $src2}",
2646                [(X86bt (loadi32 addr:$src1), GR32:$src2),
2647                 (implicit EFLAGS)]>, TB, Requires<[FastBTMem]>;
2648 } // Defs = [EFLAGS]
2649
2650 // Sign/Zero extenders
2651 // Use movsbl intead of movsbw; we don't care about the high 16 bits
2652 // of the register here. This has a smaller encoding and avoids a
2653 // partial-register update.
2654 def MOVSX16rr8 : I<0xBE, MRMSrcReg, (outs GR16:$dst), (ins GR8 :$src),
2655                    "movs{bl|x}\t{$src, ${dst:subreg32}|${dst:subreg32}, $src}",
2656                    [(set GR16:$dst, (sext GR8:$src))]>, TB;
2657 def MOVSX16rm8 : I<0xBE, MRMSrcMem, (outs GR16:$dst), (ins i8mem :$src),
2658                    "movs{bl|x}\t{$src, ${dst:subreg32}|${dst:subreg32}, $src}",
2659                    [(set GR16:$dst, (sextloadi16i8 addr:$src))]>, TB;
2660 def MOVSX32rr8 : I<0xBE, MRMSrcReg, (outs GR32:$dst), (ins GR8 :$src),
2661                    "movs{bl|x}\t{$src, $dst|$dst, $src}",
2662                    [(set GR32:$dst, (sext GR8:$src))]>, TB;
2663 def MOVSX32rm8 : I<0xBE, MRMSrcMem, (outs GR32:$dst), (ins i8mem :$src),
2664                    "movs{bl|x}\t{$src, $dst|$dst, $src}",
2665                    [(set GR32:$dst, (sextloadi32i8 addr:$src))]>, TB;
2666 def MOVSX32rr16: I<0xBF, MRMSrcReg, (outs GR32:$dst), (ins GR16:$src),
2667                    "movs{wl|x}\t{$src, $dst|$dst, $src}",
2668                    [(set GR32:$dst, (sext GR16:$src))]>, TB;
2669 def MOVSX32rm16: I<0xBF, MRMSrcMem, (outs GR32:$dst), (ins i16mem:$src),
2670                    "movs{wl|x}\t{$src, $dst|$dst, $src}",
2671                    [(set GR32:$dst, (sextloadi32i16 addr:$src))]>, TB;
2672
2673 // Use movzbl intead of movzbw; we don't care about the high 16 bits
2674 // of the register here. This has a smaller encoding and avoids a
2675 // partial-register update.
2676 def MOVZX16rr8 : I<0xB6, MRMSrcReg, (outs GR16:$dst), (ins GR8 :$src),
2677                    "movz{bl|x}\t{$src, ${dst:subreg32}|${dst:subreg32}, $src}",
2678                    [(set GR16:$dst, (zext GR8:$src))]>, TB;
2679 def MOVZX16rm8 : I<0xB6, MRMSrcMem, (outs GR16:$dst), (ins i8mem :$src),
2680                    "movz{bl|x}\t{$src, ${dst:subreg32}|${dst:subreg32}, $src}",
2681                    [(set GR16:$dst, (zextloadi16i8 addr:$src))]>, TB;
2682 def MOVZX32rr8 : I<0xB6, MRMSrcReg, (outs GR32:$dst), (ins GR8 :$src),
2683                    "movz{bl|x}\t{$src, $dst|$dst, $src}",
2684                    [(set GR32:$dst, (zext GR8:$src))]>, TB;
2685 def MOVZX32rm8 : I<0xB6, MRMSrcMem, (outs GR32:$dst), (ins i8mem :$src),
2686                    "movz{bl|x}\t{$src, $dst|$dst, $src}",
2687                    [(set GR32:$dst, (zextloadi32i8 addr:$src))]>, TB;
2688 def MOVZX32rr16: I<0xB7, MRMSrcReg, (outs GR32:$dst), (ins GR16:$src),
2689                    "movz{wl|x}\t{$src, $dst|$dst, $src}",
2690                    [(set GR32:$dst, (zext GR16:$src))]>, TB;
2691 def MOVZX32rm16: I<0xB7, MRMSrcMem, (outs GR32:$dst), (ins i16mem:$src),
2692                    "movz{wl|x}\t{$src, $dst|$dst, $src}",
2693                    [(set GR32:$dst, (zextloadi32i16 addr:$src))]>, TB;
2694
2695 let neverHasSideEffects = 1 in {
2696   let Defs = [AX], Uses = [AL] in
2697   def CBW : I<0x98, RawFrm, (outs), (ins),
2698               "{cbtw|cbw}", []>, OpSize;   // AX = signext(AL)
2699   let Defs = [EAX], Uses = [AX] in
2700   def CWDE : I<0x98, RawFrm, (outs), (ins),
2701               "{cwtl|cwde}", []>;   // EAX = signext(AX)
2702
2703   let Defs = [AX,DX], Uses = [AX] in
2704   def CWD : I<0x99, RawFrm, (outs), (ins),
2705               "{cwtd|cwd}", []>, OpSize; // DX:AX = signext(AX)
2706   let Defs = [EAX,EDX], Uses = [EAX] in
2707   def CDQ : I<0x99, RawFrm, (outs), (ins),
2708               "{cltd|cdq}", []>; // EDX:EAX = signext(EAX)
2709 }
2710
2711 //===----------------------------------------------------------------------===//
2712 // Alias Instructions
2713 //===----------------------------------------------------------------------===//
2714
2715 // Alias instructions that map movr0 to xor.
2716 // FIXME: remove when we can teach regalloc that xor reg, reg is ok.
2717 let Defs = [EFLAGS], isReMaterializable = 1, isAsCheapAsAMove = 1 in {
2718 def MOV8r0   : I<0x30, MRMInitReg, (outs GR8 :$dst), (ins),
2719                  "xor{b}\t$dst, $dst",
2720                  [(set GR8:$dst, 0)]>;
2721 // Use xorl instead of xorw since we don't care about the high 16 bits,
2722 // it's smaller, and it avoids a partial-register update.
2723 def MOV16r0  : I<0x31, MRMInitReg,  (outs GR16:$dst), (ins),
2724                  "xor{l}\t${dst:subreg32}, ${dst:subreg32}",
2725                  [(set GR16:$dst, 0)]>;
2726 def MOV32r0  : I<0x31, MRMInitReg,  (outs GR32:$dst), (ins),
2727                  "xor{l}\t$dst, $dst",
2728                  [(set GR32:$dst, 0)]>;
2729 }
2730
2731 // Basic operations on GR16 / GR32 subclasses GR16_ and GR32_ which contains only
2732 // those registers that have GR8 sub-registers (i.e. AX - DX, EAX - EDX).
2733 let neverHasSideEffects = 1 in {
2734 def MOV16to16_ : I<0x89, MRMDestReg, (outs GR16_:$dst), (ins GR16:$src),
2735                 "mov{w}\t{$src, $dst|$dst, $src}", []>, OpSize;
2736 def MOV32to32_ : I<0x89, MRMDestReg, (outs GR32_:$dst), (ins GR32:$src),
2737                 "mov{l}\t{$src, $dst|$dst, $src}", []>;
2738
2739 def MOV16_rr : I<0x89, MRMDestReg, (outs GR16_:$dst), (ins GR16_:$src),
2740                 "mov{w}\t{$src, $dst|$dst, $src}", []>, OpSize;
2741 def MOV32_rr : I<0x89, MRMDestReg, (outs GR32_:$dst), (ins GR32_:$src),
2742                 "mov{l}\t{$src, $dst|$dst, $src}", []>;
2743 } // neverHasSideEffects
2744
2745 let canFoldAsLoad = 1, mayLoad = 1, isReMaterializable = 1, mayHaveSideEffects = 1 in {
2746 def MOV16_rm : I<0x8B, MRMSrcMem, (outs GR16_:$dst), (ins i16mem:$src),
2747                 "mov{w}\t{$src, $dst|$dst, $src}", []>, OpSize;
2748 def MOV32_rm : I<0x8B, MRMSrcMem, (outs GR32_:$dst), (ins i32mem:$src),
2749                 "mov{l}\t{$src, $dst|$dst, $src}", []>;
2750 }
2751 let mayStore = 1, neverHasSideEffects = 1 in {
2752 def MOV16_mr : I<0x89, MRMDestMem, (outs), (ins i16mem:$dst, GR16_:$src),
2753                 "mov{w}\t{$src, $dst|$dst, $src}", []>, OpSize;
2754 def MOV32_mr : I<0x89, MRMDestMem, (outs), (ins i32mem:$dst, GR32_:$src),
2755                 "mov{l}\t{$src, $dst|$dst, $src}", []>;
2756 }
2757
2758 //===----------------------------------------------------------------------===//
2759 // Thread Local Storage Instructions
2760 //
2761
2762 let Uses = [EBX] in
2763 def TLS_addr32 : I<0, Pseudo, (outs GR32:$dst), (ins i32imm:$sym),
2764                   "leal\t${sym:mem}(,%ebx,1), $dst",
2765                   [(set GR32:$dst, (X86tlsaddr tglobaltlsaddr:$sym))]>;
2766
2767 let AddedComplexity = 10 in
2768 def TLS_gs_rr  : I<0, Pseudo, (outs GR32:$dst), (ins GR32:$src),
2769                   "movl\t%gs:($src), $dst",
2770                   [(set GR32:$dst, (load (add X86TLStp, GR32:$src)))]>;
2771
2772 let AddedComplexity = 15 in
2773 def TLS_gs_ri : I<0x8B, Pseudo, (outs GR32:$dst), (ins i32imm:$src),
2774                   "movl\t%gs:${src:mem}, $dst",
2775                   [(set GR32:$dst,
2776                     (load (add X86TLStp, (X86Wrapper tglobaltlsaddr:$src))))]>,
2777                   SegGS;
2778
2779 def TLS_tp : I<0x8B, Pseudo, (outs GR32:$dst), (ins),
2780                "movl\t%gs:0, $dst",
2781                [(set GR32:$dst, X86TLStp)]>, SegGS;
2782
2783 //===----------------------------------------------------------------------===//
2784 // DWARF Pseudo Instructions
2785 //
2786
2787 def DWARF_LOC   : I<0, Pseudo, (outs),
2788                     (ins i32imm:$line, i32imm:$col, i32imm:$file),
2789                     ".loc\t${file:debug} ${line:debug} ${col:debug}",
2790                     [(dwarf_loc (i32 imm:$line), (i32 imm:$col),
2791                       (i32 imm:$file))]>;
2792
2793 //===----------------------------------------------------------------------===//
2794 // EH Pseudo Instructions
2795 //
2796 let isTerminator = 1, isReturn = 1, isBarrier = 1,
2797     hasCtrlDep = 1 in {
2798 def EH_RETURN   : I<0xC3, RawFrm, (outs), (ins GR32:$addr),
2799                     "ret\t#eh_return, addr: $addr",
2800                     [(X86ehret GR32:$addr)]>;
2801
2802 }
2803
2804 //===----------------------------------------------------------------------===//
2805 // Atomic support
2806 //
2807
2808 // Atomic swap. These are just normal xchg instructions. But since a memory
2809 // operand is referenced, the atomicity is ensured.
2810 let Constraints = "$val = $dst" in {
2811 def XCHG32rm : I<0x87, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$ptr, GR32:$val),
2812                "xchg{l}\t{$val, $ptr|$ptr, $val}",
2813                [(set GR32:$dst, (atomic_swap_32 addr:$ptr, GR32:$val))]>;
2814 def XCHG16rm : I<0x87, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$ptr, GR16:$val),
2815                "xchg{w}\t{$val, $ptr|$ptr, $val}",
2816                [(set GR16:$dst, (atomic_swap_16 addr:$ptr, GR16:$val))]>,
2817                 OpSize;
2818 def XCHG8rm  : I<0x86, MRMSrcMem, (outs GR8:$dst), (ins i8mem:$ptr, GR8:$val),
2819                "xchg{b}\t{$val, $ptr|$ptr, $val}",
2820                [(set GR8:$dst, (atomic_swap_8 addr:$ptr, GR8:$val))]>;
2821 }
2822
2823 // Atomic compare and swap.
2824 let Defs = [EAX, EFLAGS], Uses = [EAX] in {
2825 def LCMPXCHG32 : I<0xB1, MRMDestMem, (outs), (ins i32mem:$ptr, GR32:$swap),
2826                "lock\n\tcmpxchg{l}\t{$swap, $ptr|$ptr, $swap}",
2827                [(X86cas addr:$ptr, GR32:$swap, 4)]>, TB, LOCK;
2828 }
2829 let Defs = [EAX, EDX, EFLAGS], Uses = [EAX, EBX, ECX, EDX] in {
2830 def LCMPXCHG8B : I<0xC7, MRM1m, (outs), (ins i32mem:$ptr),
2831                "lock\n\tcmpxchg8b\t$ptr",
2832                [(X86cas8 addr:$ptr)]>, TB, LOCK;
2833 }
2834
2835 let Defs = [AX, EFLAGS], Uses = [AX] in {
2836 def LCMPXCHG16 : I<0xB1, MRMDestMem, (outs), (ins i16mem:$ptr, GR16:$swap),
2837                "lock\n\tcmpxchg{w}\t{$swap, $ptr|$ptr, $swap}",
2838                [(X86cas addr:$ptr, GR16:$swap, 2)]>, TB, OpSize, LOCK;
2839 }
2840 let Defs = [AL, EFLAGS], Uses = [AL] in {
2841 def LCMPXCHG8 : I<0xB0, MRMDestMem, (outs), (ins i8mem:$ptr, GR8:$swap),
2842                "lock\n\tcmpxchg{b}\t{$swap, $ptr|$ptr, $swap}",
2843                [(X86cas addr:$ptr, GR8:$swap, 1)]>, TB, LOCK;
2844 }
2845
2846 // Atomic exchange and add
2847 let Constraints = "$val = $dst", Defs = [EFLAGS] in {
2848 def LXADD32 : I<0xC1, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$ptr, GR32:$val),
2849                "lock\n\txadd{l}\t{$val, $ptr|$ptr, $val}",
2850                [(set GR32:$dst, (atomic_load_add_32 addr:$ptr, GR32:$val))]>,
2851                 TB, LOCK;
2852 def LXADD16 : I<0xC1, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$ptr, GR16:$val),
2853                "lock\n\txadd{w}\t{$val, $ptr|$ptr, $val}",
2854                [(set GR16:$dst, (atomic_load_add_16 addr:$ptr, GR16:$val))]>,
2855                 TB, OpSize, LOCK;
2856 def LXADD8  : I<0xC0, MRMSrcMem, (outs GR8:$dst), (ins i8mem:$ptr, GR8:$val),
2857                "lock\n\txadd{b}\t{$val, $ptr|$ptr, $val}",
2858                [(set GR8:$dst, (atomic_load_add_8 addr:$ptr, GR8:$val))]>,
2859                 TB, LOCK;
2860 }
2861
2862 // Atomic exchange, and, or, xor
2863 let Constraints = "$val = $dst", Defs = [EFLAGS],
2864                   usesCustomDAGSchedInserter = 1 in {
2865 def ATOMAND32 : I<0, Pseudo, (outs GR32:$dst),(ins i32mem:$ptr, GR32:$val),
2866                "#ATOMAND32 PSEUDO!",
2867                [(set GR32:$dst, (atomic_load_and_32 addr:$ptr, GR32:$val))]>;
2868 def ATOMOR32 : I<0, Pseudo, (outs GR32:$dst),(ins i32mem:$ptr, GR32:$val),
2869                "#ATOMOR32 PSEUDO!",
2870                [(set GR32:$dst, (atomic_load_or_32 addr:$ptr, GR32:$val))]>;
2871 def ATOMXOR32 : I<0, Pseudo,(outs GR32:$dst),(ins i32mem:$ptr, GR32:$val),
2872                "#ATOMXOR32 PSEUDO!",
2873                [(set GR32:$dst, (atomic_load_xor_32 addr:$ptr, GR32:$val))]>;
2874 def ATOMNAND32 : I<0, Pseudo,(outs GR32:$dst),(ins i32mem:$ptr, GR32:$val),
2875                "#ATOMNAND32 PSEUDO!",
2876                [(set GR32:$dst, (atomic_load_nand_32 addr:$ptr, GR32:$val))]>;
2877 def ATOMMIN32: I<0, Pseudo, (outs GR32:$dst), (ins i32mem:$ptr, GR32:$val),
2878                "#ATOMMIN32 PSEUDO!",
2879                [(set GR32:$dst, (atomic_load_min_32 addr:$ptr, GR32:$val))]>;
2880 def ATOMMAX32: I<0, Pseudo, (outs GR32:$dst),(ins i32mem:$ptr, GR32:$val),
2881                "#ATOMMAX32 PSEUDO!",
2882                [(set GR32:$dst, (atomic_load_max_32 addr:$ptr, GR32:$val))]>;
2883 def ATOMUMIN32: I<0, Pseudo, (outs GR32:$dst),(ins i32mem:$ptr, GR32:$val),
2884                "#ATOMUMIN32 PSEUDO!",
2885                [(set GR32:$dst, (atomic_load_umin_32 addr:$ptr, GR32:$val))]>;
2886 def ATOMUMAX32: I<0, Pseudo, (outs GR32:$dst),(ins i32mem:$ptr, GR32:$val),
2887                "#ATOMUMAX32 PSEUDO!",
2888                [(set GR32:$dst, (atomic_load_umax_32 addr:$ptr, GR32:$val))]>;
2889
2890 def ATOMAND16 : I<0, Pseudo, (outs GR16:$dst),(ins i16mem:$ptr, GR16:$val),
2891                "#ATOMAND16 PSEUDO!",
2892                [(set GR16:$dst, (atomic_load_and_16 addr:$ptr, GR16:$val))]>;
2893 def ATOMOR16 : I<0, Pseudo, (outs GR16:$dst),(ins i16mem:$ptr, GR16:$val),
2894                "#ATOMOR16 PSEUDO!",
2895                [(set GR16:$dst, (atomic_load_or_16 addr:$ptr, GR16:$val))]>;
2896 def ATOMXOR16 : I<0, Pseudo,(outs GR16:$dst),(ins i16mem:$ptr, GR16:$val),
2897                "#ATOMXOR16 PSEUDO!",
2898                [(set GR16:$dst, (atomic_load_xor_16 addr:$ptr, GR16:$val))]>;
2899 def ATOMNAND16 : I<0, Pseudo,(outs GR16:$dst),(ins i16mem:$ptr, GR16:$val),
2900                "#ATOMNAND16 PSEUDO!",
2901                [(set GR16:$dst, (atomic_load_nand_16 addr:$ptr, GR16:$val))]>;
2902 def ATOMMIN16: I<0, Pseudo, (outs GR16:$dst), (ins i16mem:$ptr, GR16:$val),
2903                "#ATOMMIN16 PSEUDO!",
2904                [(set GR16:$dst, (atomic_load_min_16 addr:$ptr, GR16:$val))]>;
2905 def ATOMMAX16: I<0, Pseudo, (outs GR16:$dst),(ins i16mem:$ptr, GR16:$val),
2906                "#ATOMMAX16 PSEUDO!",
2907                [(set GR16:$dst, (atomic_load_max_16 addr:$ptr, GR16:$val))]>;
2908 def ATOMUMIN16: I<0, Pseudo, (outs GR16:$dst),(ins i16mem:$ptr, GR16:$val),
2909                "#ATOMUMIN16 PSEUDO!",
2910                [(set GR16:$dst, (atomic_load_umin_16 addr:$ptr, GR16:$val))]>;
2911 def ATOMUMAX16: I<0, Pseudo, (outs GR16:$dst),(ins i16mem:$ptr, GR16:$val),
2912                "#ATOMUMAX16 PSEUDO!",
2913                [(set GR16:$dst, (atomic_load_umax_16 addr:$ptr, GR16:$val))]>;
2914
2915 def ATOMAND8 : I<0, Pseudo, (outs GR8:$dst),(ins i8mem:$ptr, GR8:$val),
2916                "#ATOMAND8 PSEUDO!",
2917                [(set GR8:$dst, (atomic_load_and_8 addr:$ptr, GR8:$val))]>;
2918 def ATOMOR8 : I<0, Pseudo, (outs GR8:$dst),(ins i8mem:$ptr, GR8:$val),
2919                "#ATOMOR8 PSEUDO!",
2920                [(set GR8:$dst, (atomic_load_or_8 addr:$ptr, GR8:$val))]>;
2921 def ATOMXOR8 : I<0, Pseudo,(outs GR8:$dst),(ins i8mem:$ptr, GR8:$val),
2922                "#ATOMXOR8 PSEUDO!",
2923                [(set GR8:$dst, (atomic_load_xor_8 addr:$ptr, GR8:$val))]>;
2924 def ATOMNAND8 : I<0, Pseudo,(outs GR8:$dst),(ins i8mem:$ptr, GR8:$val),
2925                "#ATOMNAND8 PSEUDO!",
2926                [(set GR8:$dst, (atomic_load_nand_8 addr:$ptr, GR8:$val))]>;
2927 }
2928
2929 let Constraints = "$val1 = $dst1, $val2 = $dst2",
2930                   Defs = [EFLAGS, EAX, EBX, ECX, EDX],
2931                   Uses = [EAX, EBX, ECX, EDX],
2932                   mayLoad = 1, mayStore = 1,
2933                   usesCustomDAGSchedInserter = 1 in {
2934 def ATOMAND6432 : I<0, Pseudo, (outs GR32:$dst1, GR32:$dst2),
2935                                (ins i64mem:$ptr, GR32:$val1, GR32:$val2),
2936                "#ATOMAND6432 PSEUDO!", []>;
2937 def ATOMOR6432 : I<0, Pseudo, (outs GR32:$dst1, GR32:$dst2),
2938                                (ins i64mem:$ptr, GR32:$val1, GR32:$val2),
2939                "#ATOMOR6432 PSEUDO!", []>;
2940 def ATOMXOR6432 : I<0, Pseudo, (outs GR32:$dst1, GR32:$dst2),
2941                                (ins i64mem:$ptr, GR32:$val1, GR32:$val2),
2942                "#ATOMXOR6432 PSEUDO!", []>;
2943 def ATOMNAND6432 : I<0, Pseudo, (outs GR32:$dst1, GR32:$dst2),
2944                                (ins i64mem:$ptr, GR32:$val1, GR32:$val2),
2945                "#ATOMNAND6432 PSEUDO!", []>;
2946 def ATOMADD6432 : I<0, Pseudo, (outs GR32:$dst1, GR32:$dst2),
2947                                (ins i64mem:$ptr, GR32:$val1, GR32:$val2),
2948                "#ATOMADD6432 PSEUDO!", []>;
2949 def ATOMSUB6432 : I<0, Pseudo, (outs GR32:$dst1, GR32:$dst2),
2950                                (ins i64mem:$ptr, GR32:$val1, GR32:$val2),
2951                "#ATOMSUB6432 PSEUDO!", []>;
2952 def ATOMSWAP6432 : I<0, Pseudo, (outs GR32:$dst1, GR32:$dst2),
2953                                (ins i64mem:$ptr, GR32:$val1, GR32:$val2),
2954                "#ATOMSWAP6432 PSEUDO!", []>;
2955 }
2956
2957 //===----------------------------------------------------------------------===//
2958 // Non-Instruction Patterns
2959 //===----------------------------------------------------------------------===//
2960
2961 // ConstantPool GlobalAddress, ExternalSymbol, and JumpTable
2962 def : Pat<(i32 (X86Wrapper tconstpool  :$dst)), (MOV32ri tconstpool  :$dst)>;
2963 def : Pat<(i32 (X86Wrapper tjumptable  :$dst)), (MOV32ri tjumptable  :$dst)>;
2964 def : Pat<(i32 (X86Wrapper tglobaltlsaddr:$dst)),(MOV32ri tglobaltlsaddr:$dst)>;
2965 def : Pat<(i32 (X86Wrapper tglobaladdr :$dst)), (MOV32ri tglobaladdr :$dst)>;
2966 def : Pat<(i32 (X86Wrapper texternalsym:$dst)), (MOV32ri texternalsym:$dst)>;
2967
2968 def : Pat<(add GR32:$src1, (X86Wrapper tconstpool:$src2)),
2969           (ADD32ri GR32:$src1, tconstpool:$src2)>;
2970 def : Pat<(add GR32:$src1, (X86Wrapper tjumptable:$src2)),
2971           (ADD32ri GR32:$src1, tjumptable:$src2)>;
2972 def : Pat<(add GR32:$src1, (X86Wrapper tglobaladdr :$src2)),
2973           (ADD32ri GR32:$src1, tglobaladdr:$src2)>;
2974 def : Pat<(add GR32:$src1, (X86Wrapper texternalsym:$src2)),
2975           (ADD32ri GR32:$src1, texternalsym:$src2)>;
2976
2977 def : Pat<(store (i32 (X86Wrapper tglobaladdr:$src)), addr:$dst),
2978           (MOV32mi addr:$dst, tglobaladdr:$src)>;
2979 def : Pat<(store (i32 (X86Wrapper texternalsym:$src)), addr:$dst),
2980           (MOV32mi addr:$dst, texternalsym:$src)>;
2981
2982 // Calls
2983 // tailcall stuff
2984 def : Pat<(X86tailcall GR32:$dst),
2985           (TAILCALL)>;
2986
2987 def : Pat<(X86tailcall (i32 tglobaladdr:$dst)),
2988           (TAILCALL)>;
2989 def : Pat<(X86tailcall (i32 texternalsym:$dst)),
2990           (TAILCALL)>;
2991
2992 def : Pat<(X86tcret GR32:$dst, imm:$off),
2993           (TCRETURNri GR32:$dst, imm:$off)>;
2994
2995 def : Pat<(X86tcret (i32 tglobaladdr:$dst), imm:$off),
2996           (TCRETURNdi texternalsym:$dst, imm:$off)>;
2997
2998 def : Pat<(X86tcret (i32 texternalsym:$dst), imm:$off),
2999           (TCRETURNdi texternalsym:$dst, imm:$off)>;
3000
3001 def : Pat<(X86call (i32 tglobaladdr:$dst)),
3002           (CALLpcrel32 tglobaladdr:$dst)>;
3003 def : Pat<(X86call (i32 texternalsym:$dst)),
3004           (CALLpcrel32 texternalsym:$dst)>;
3005
3006 // X86 specific add which produces a flag.
3007 def : Pat<(addc GR32:$src1, GR32:$src2),
3008           (ADD32rr GR32:$src1, GR32:$src2)>;
3009 def : Pat<(addc GR32:$src1, (load addr:$src2)),
3010           (ADD32rm GR32:$src1, addr:$src2)>;
3011 def : Pat<(addc GR32:$src1, imm:$src2),
3012           (ADD32ri GR32:$src1, imm:$src2)>;
3013 def : Pat<(addc GR32:$src1, i32immSExt8:$src2),
3014           (ADD32ri8 GR32:$src1, i32immSExt8:$src2)>;
3015
3016 def : Pat<(subc GR32:$src1, GR32:$src2),
3017           (SUB32rr GR32:$src1, GR32:$src2)>;
3018 def : Pat<(subc GR32:$src1, (load addr:$src2)),
3019           (SUB32rm GR32:$src1, addr:$src2)>;
3020 def : Pat<(subc GR32:$src1, imm:$src2),
3021           (SUB32ri GR32:$src1, imm:$src2)>;
3022 def : Pat<(subc GR32:$src1, i32immSExt8:$src2),
3023           (SUB32ri8 GR32:$src1, i32immSExt8:$src2)>;
3024
3025 // Comparisons.
3026
3027 // TEST R,R is smaller than CMP R,0
3028 def : Pat<(parallel (X86cmp GR8:$src1, 0), (implicit EFLAGS)),
3029           (TEST8rr GR8:$src1, GR8:$src1)>;
3030 def : Pat<(parallel (X86cmp GR16:$src1, 0), (implicit EFLAGS)),
3031           (TEST16rr GR16:$src1, GR16:$src1)>;
3032 def : Pat<(parallel (X86cmp GR32:$src1, 0), (implicit EFLAGS)),
3033           (TEST32rr GR32:$src1, GR32:$src1)>;
3034
3035 // zextload bool -> zextload byte
3036 def : Pat<(zextloadi8i1  addr:$src), (MOV8rm     addr:$src)>;
3037 def : Pat<(zextloadi16i1 addr:$src), (MOVZX16rm8 addr:$src)>;
3038 def : Pat<(zextloadi32i1 addr:$src), (MOVZX32rm8 addr:$src)>;
3039
3040 // extload bool -> extload byte
3041 def : Pat<(extloadi8i1 addr:$src),   (MOV8rm      addr:$src)>;
3042 def : Pat<(extloadi16i1 addr:$src),  (MOVZX16rm8  addr:$src)>,
3043          Requires<[In32BitMode]>;
3044 def : Pat<(extloadi32i1 addr:$src),  (MOVZX32rm8  addr:$src)>;
3045 def : Pat<(extloadi16i8 addr:$src),  (MOVZX16rm8  addr:$src)>,
3046          Requires<[In32BitMode]>;
3047 def : Pat<(extloadi32i8 addr:$src),  (MOVZX32rm8  addr:$src)>;
3048 def : Pat<(extloadi32i16 addr:$src), (MOVZX32rm16 addr:$src)>;
3049
3050 // anyext
3051 def : Pat<(i16 (anyext GR8 :$src)), (MOVZX16rr8  GR8 :$src)>,
3052          Requires<[In32BitMode]>;
3053 def : Pat<(i32 (anyext GR8 :$src)), (MOVZX32rr8  GR8 :$src)>,
3054          Requires<[In32BitMode]>;
3055 def : Pat<(i32 (anyext GR16:$src)),
3056           (INSERT_SUBREG (i32 (IMPLICIT_DEF)), GR16:$src, x86_subreg_16bit)>;
3057
3058 // (and (i32 load), 255) -> (zextload i8)
3059 def : Pat<(i32 (and (nvloadi32 addr:$src), (i32 255))),
3060           (MOVZX32rm8 addr:$src)>;
3061 def : Pat<(i32 (and (nvloadi32 addr:$src), (i32 65535))),
3062           (MOVZX32rm16 addr:$src)>;
3063
3064 //===----------------------------------------------------------------------===//
3065 // Some peepholes
3066 //===----------------------------------------------------------------------===//
3067
3068 // Odd encoding trick: -128 fits into an 8-bit immediate field while
3069 // +128 doesn't, so in this special case use a sub instead of an add.
3070 def : Pat<(add GR16:$src1, 128),
3071           (SUB16ri8 GR16:$src1, -128)>;
3072 def : Pat<(store (add (loadi16 addr:$dst), 128), addr:$dst),
3073           (SUB16mi8 addr:$dst, -128)>;
3074 def : Pat<(add GR32:$src1, 128),
3075           (SUB32ri8 GR32:$src1, -128)>;
3076 def : Pat<(store (add (loadi32 addr:$dst), 128), addr:$dst),
3077           (SUB32mi8 addr:$dst, -128)>;
3078
3079 // r & (2^16-1) ==> movz
3080 def : Pat<(and GR32:$src1, 0xffff),
3081           (MOVZX32rr16 (i16 (EXTRACT_SUBREG GR32:$src1, x86_subreg_16bit)))>;
3082 // r & (2^8-1) ==> movz
3083 def : Pat<(and GR32:$src1, 0xff),
3084           (MOVZX32rr8 (i8 (EXTRACT_SUBREG (MOV32to32_ GR32:$src1),
3085                                           x86_subreg_8bit)))>,
3086       Requires<[In32BitMode]>;
3087 // r & (2^8-1) ==> movz
3088 def : Pat<(and GR16:$src1, 0xff),
3089           (MOVZX16rr8 (i8 (EXTRACT_SUBREG (MOV16to16_ GR16:$src1),
3090                                           x86_subreg_8bit)))>,
3091       Requires<[In32BitMode]>;
3092
3093 // sext_inreg patterns
3094 def : Pat<(sext_inreg GR32:$src, i16),
3095           (MOVSX32rr16 (i16 (EXTRACT_SUBREG GR32:$src, x86_subreg_16bit)))>;
3096 def : Pat<(sext_inreg GR32:$src, i8),
3097           (MOVSX32rr8 (i8 (EXTRACT_SUBREG (MOV32to32_ GR32:$src),
3098                                           x86_subreg_8bit)))>,
3099       Requires<[In32BitMode]>;
3100 def : Pat<(sext_inreg GR16:$src, i8),
3101           (MOVSX16rr8 (i8 (EXTRACT_SUBREG (MOV16to16_ GR16:$src),
3102                                           x86_subreg_8bit)))>,
3103       Requires<[In32BitMode]>;
3104
3105 // trunc patterns
3106 def : Pat<(i16 (trunc GR32:$src)),
3107           (i16 (EXTRACT_SUBREG GR32:$src, x86_subreg_16bit))>;
3108 def : Pat<(i8 (trunc GR32:$src)),
3109           (i8 (EXTRACT_SUBREG (MOV32to32_ GR32:$src), x86_subreg_8bit))>,
3110       Requires<[In32BitMode]>;
3111 def : Pat<(i8 (trunc GR16:$src)),
3112           (i8 (EXTRACT_SUBREG (MOV16to16_ GR16:$src), x86_subreg_8bit))>,
3113       Requires<[In32BitMode]>;
3114
3115 // (shl x, 1) ==> (add x, x)
3116 def : Pat<(shl GR8 :$src1, (i8 1)), (ADD8rr  GR8 :$src1, GR8 :$src1)>;
3117 def : Pat<(shl GR16:$src1, (i8 1)), (ADD16rr GR16:$src1, GR16:$src1)>;
3118 def : Pat<(shl GR32:$src1, (i8 1)), (ADD32rr GR32:$src1, GR32:$src1)>;
3119
3120 // (shl x (and y, 31)) ==> (shl x, y)
3121 def : Pat<(shl GR8:$src1, (and CL:$amt, 31)),
3122           (SHL8rCL GR8:$src1)>;
3123 def : Pat<(shl GR16:$src1, (and CL:$amt, 31)),
3124           (SHL16rCL GR16:$src1)>;
3125 def : Pat<(shl GR32:$src1, (and CL:$amt, 31)),
3126           (SHL32rCL GR32:$src1)>;
3127 def : Pat<(store (shl (loadi8 addr:$dst), (and CL:$amt, 31)), addr:$dst),
3128           (SHL8mCL addr:$dst)>;
3129 def : Pat<(store (shl (loadi16 addr:$dst), (and CL:$amt, 31)), addr:$dst),
3130           (SHL16mCL addr:$dst)>;
3131 def : Pat<(store (shl (loadi32 addr:$dst), (and CL:$amt, 31)), addr:$dst),
3132           (SHL32mCL addr:$dst)>;
3133
3134 def : Pat<(srl GR8:$src1, (and CL:$amt, 31)),
3135           (SHR8rCL GR8:$src1)>;
3136 def : Pat<(srl GR16:$src1, (and CL:$amt, 31)),
3137           (SHR16rCL GR16:$src1)>;
3138 def : Pat<(srl GR32:$src1, (and CL:$amt, 31)),
3139           (SHR32rCL GR32:$src1)>;
3140 def : Pat<(store (srl (loadi8 addr:$dst), (and CL:$amt, 31)), addr:$dst),
3141           (SHR8mCL addr:$dst)>;
3142 def : Pat<(store (srl (loadi16 addr:$dst), (and CL:$amt, 31)), addr:$dst),
3143           (SHR16mCL addr:$dst)>;
3144 def : Pat<(store (srl (loadi32 addr:$dst), (and CL:$amt, 31)), addr:$dst),
3145           (SHR32mCL addr:$dst)>;
3146
3147 def : Pat<(sra GR8:$src1, (and CL:$amt, 31)),
3148           (SAR8rCL GR8:$src1)>;
3149 def : Pat<(sra GR16:$src1, (and CL:$amt, 31)),
3150           (SAR16rCL GR16:$src1)>;
3151 def : Pat<(sra GR32:$src1, (and CL:$amt, 31)),
3152           (SAR32rCL GR32:$src1)>;
3153 def : Pat<(store (sra (loadi8 addr:$dst), (and CL:$amt, 31)), addr:$dst),
3154           (SAR8mCL addr:$dst)>;
3155 def : Pat<(store (sra (loadi16 addr:$dst), (and CL:$amt, 31)), addr:$dst),
3156           (SAR16mCL addr:$dst)>;
3157 def : Pat<(store (sra (loadi32 addr:$dst), (and CL:$amt, 31)), addr:$dst),
3158           (SAR32mCL addr:$dst)>;
3159
3160 // (or (x >> c) | (y << (32 - c))) ==> (shrd32 x, y, c)
3161 def : Pat<(or (srl GR32:$src1, CL:$amt),
3162               (shl GR32:$src2, (sub 32, CL:$amt))),
3163           (SHRD32rrCL GR32:$src1, GR32:$src2)>;
3164
3165 def : Pat<(store (or (srl (loadi32 addr:$dst), CL:$amt),
3166                      (shl GR32:$src2, (sub 32, CL:$amt))), addr:$dst),
3167           (SHRD32mrCL addr:$dst, GR32:$src2)>;
3168
3169 def : Pat<(or (srl GR32:$src1, (i8 (trunc ECX:$amt))),
3170               (shl GR32:$src2, (i8 (trunc (sub 32, ECX:$amt))))),
3171           (SHRD32rrCL GR32:$src1, GR32:$src2)>;
3172
3173 def : Pat<(store (or (srl (loadi32 addr:$dst), (i8 (trunc ECX:$amt))),
3174                      (shl GR32:$src2, (i8 (trunc (sub 32, ECX:$amt))))),
3175                  addr:$dst),
3176           (SHRD32mrCL addr:$dst, GR32:$src2)>;
3177
3178 def : Pat<(shrd GR32:$src1, (i8 imm:$amt1), GR32:$src2, (i8 imm:$amt2)),
3179           (SHRD32rri8 GR32:$src1, GR32:$src2, (i8 imm:$amt1))>;
3180
3181 def : Pat<(store (shrd (loadi32 addr:$dst), (i8 imm:$amt1),
3182                        GR32:$src2, (i8 imm:$amt2)), addr:$dst),
3183           (SHRD32mri8 addr:$dst, GR32:$src2, (i8 imm:$amt1))>;
3184
3185 // (or (x << c) | (y >> (32 - c))) ==> (shld32 x, y, c)
3186 def : Pat<(or (shl GR32:$src1, CL:$amt),
3187               (srl GR32:$src2, (sub 32, CL:$amt))),
3188           (SHLD32rrCL GR32:$src1, GR32:$src2)>;
3189
3190 def : Pat<(store (or (shl (loadi32 addr:$dst), CL:$amt),
3191                      (srl GR32:$src2, (sub 32, CL:$amt))), addr:$dst),
3192           (SHLD32mrCL addr:$dst, GR32:$src2)>;
3193
3194 def : Pat<(or (shl GR32:$src1, (i8 (trunc ECX:$amt))),
3195               (srl GR32:$src2, (i8 (trunc (sub 32, ECX:$amt))))),
3196           (SHLD32rrCL GR32:$src1, GR32:$src2)>;
3197
3198 def : Pat<(store (or (shl (loadi32 addr:$dst), (i8 (trunc ECX:$amt))),
3199                      (srl GR32:$src2, (i8 (trunc (sub 32, ECX:$amt))))),
3200                  addr:$dst),
3201           (SHLD32mrCL addr:$dst, GR32:$src2)>;
3202
3203 def : Pat<(shld GR32:$src1, (i8 imm:$amt1), GR32:$src2, (i8 imm:$amt2)),
3204           (SHLD32rri8 GR32:$src1, GR32:$src2, (i8 imm:$amt1))>;
3205
3206 def : Pat<(store (shld (loadi32 addr:$dst), (i8 imm:$amt1),
3207                        GR32:$src2, (i8 imm:$amt2)), addr:$dst),
3208           (SHLD32mri8 addr:$dst, GR32:$src2, (i8 imm:$amt1))>;
3209
3210 // (or (x >> c) | (y << (16 - c))) ==> (shrd16 x, y, c)
3211 def : Pat<(or (srl GR16:$src1, CL:$amt),
3212               (shl GR16:$src2, (sub 16, CL:$amt))),
3213           (SHRD16rrCL GR16:$src1, GR16:$src2)>;
3214
3215 def : Pat<(store (or (srl (loadi16 addr:$dst), CL:$amt),
3216                      (shl GR16:$src2, (sub 16, CL:$amt))), addr:$dst),
3217           (SHRD16mrCL addr:$dst, GR16:$src2)>;
3218
3219 def : Pat<(or (srl GR16:$src1, (i8 (trunc CX:$amt))),
3220               (shl GR16:$src2, (i8 (trunc (sub 16, CX:$amt))))),
3221           (SHRD16rrCL GR16:$src1, GR16:$src2)>;
3222
3223 def : Pat<(store (or (srl (loadi16 addr:$dst), (i8 (trunc CX:$amt))),
3224                      (shl GR16:$src2, (i8 (trunc (sub 16, CX:$amt))))),
3225                  addr:$dst),
3226           (SHRD16mrCL addr:$dst, GR16:$src2)>;
3227
3228 def : Pat<(shrd GR16:$src1, (i8 imm:$amt1), GR16:$src2, (i8 imm:$amt2)),
3229           (SHRD16rri8 GR16:$src1, GR16:$src2, (i8 imm:$amt1))>;
3230
3231 def : Pat<(store (shrd (loadi16 addr:$dst), (i8 imm:$amt1),
3232                        GR16:$src2, (i8 imm:$amt2)), addr:$dst),
3233           (SHRD16mri8 addr:$dst, GR16:$src2, (i8 imm:$amt1))>;
3234
3235 // (or (x << c) | (y >> (16 - c))) ==> (shld16 x, y, c)
3236 def : Pat<(or (shl GR16:$src1, CL:$amt),
3237               (srl GR16:$src2, (sub 16, CL:$amt))),
3238           (SHLD16rrCL GR16:$src1, GR16:$src2)>;
3239
3240 def : Pat<(store (or (shl (loadi16 addr:$dst), CL:$amt),
3241                      (srl GR16:$src2, (sub 16, CL:$amt))), addr:$dst),
3242           (SHLD16mrCL addr:$dst, GR16:$src2)>;
3243
3244 def : Pat<(or (shl GR16:$src1, (i8 (trunc CX:$amt))),
3245               (srl GR16:$src2, (i8 (trunc (sub 16, CX:$amt))))),
3246           (SHLD16rrCL GR16:$src1, GR16:$src2)>;
3247
3248 def : Pat<(store (or (shl (loadi16 addr:$dst), (i8 (trunc CX:$amt))),
3249                      (srl GR16:$src2, (i8 (trunc (sub 16, CX:$amt))))),
3250                  addr:$dst),
3251           (SHLD16mrCL addr:$dst, GR16:$src2)>;
3252
3253 def : Pat<(shld GR16:$src1, (i8 imm:$amt1), GR16:$src2, (i8 imm:$amt2)),
3254           (SHLD16rri8 GR16:$src1, GR16:$src2, (i8 imm:$amt1))>;
3255
3256 def : Pat<(store (shld (loadi16 addr:$dst), (i8 imm:$amt1),
3257                        GR16:$src2, (i8 imm:$amt2)), addr:$dst),
3258           (SHLD16mri8 addr:$dst, GR16:$src2, (i8 imm:$amt1))>;
3259
3260 //===----------------------------------------------------------------------===//
3261 // Overflow Patterns
3262 //===----------------------------------------------------------------------===//
3263
3264 // Register-Register Addition with Overflow
3265 def : Pat<(parallel (X86add_ovf GR8:$src1, GR8:$src2),
3266                     (implicit EFLAGS)),
3267           (ADD8rr GR8:$src1, GR8:$src2)>;
3268
3269 // Register-Register Addition with Overflow
3270 def : Pat<(parallel (X86add_ovf GR16:$src1, GR16:$src2),
3271                     (implicit EFLAGS)),
3272           (ADD16rr GR16:$src1, GR16:$src2)>;
3273 def : Pat<(parallel (X86add_ovf GR32:$src1, GR32:$src2),
3274                     (implicit EFLAGS)),
3275           (ADD32rr GR32:$src1, GR32:$src2)>;
3276
3277 // Register-Memory Addition with Overflow
3278 def : Pat<(parallel (X86add_ovf GR8:$src1, (load addr:$src2)),
3279                     (implicit EFLAGS)),
3280           (ADD8rm GR8:$src1, addr:$src2)>;
3281 def : Pat<(parallel (X86add_ovf GR16:$src1, (load addr:$src2)),
3282                     (implicit EFLAGS)),
3283           (ADD16rm GR16:$src1, addr:$src2)>;
3284 def : Pat<(parallel (X86add_ovf GR32:$src1, (load addr:$src2)),
3285                     (implicit EFLAGS)),
3286           (ADD32rm GR32:$src1, addr:$src2)>;
3287
3288 // Register-Integer Addition with Overflow
3289 def : Pat<(parallel (X86add_ovf GR8:$src1, imm:$src2),
3290                     (implicit EFLAGS)),
3291           (ADD8ri GR8:$src1, imm:$src2)>;
3292
3293 // Register-Integer Addition with Overflow
3294 def : Pat<(parallel (X86add_ovf GR16:$src1, imm:$src2),
3295                     (implicit EFLAGS)),
3296           (ADD16ri GR16:$src1, imm:$src2)>;
3297 def : Pat<(parallel (X86add_ovf GR32:$src1, imm:$src2),
3298                     (implicit EFLAGS)),
3299           (ADD32ri GR32:$src1, imm:$src2)>;
3300 def : Pat<(parallel (X86add_ovf GR16:$src1, i16immSExt8:$src2),
3301                     (implicit EFLAGS)),
3302           (ADD16ri8 GR16:$src1, i16immSExt8:$src2)>;
3303 def : Pat<(parallel (X86add_ovf GR32:$src1, i32immSExt8:$src2),
3304                     (implicit EFLAGS)),
3305           (ADD32ri8 GR32:$src1, i32immSExt8:$src2)>;
3306
3307 // Memory-Register Addition with Overflow
3308 def : Pat<(parallel (store (X86add_ovf (load addr:$dst), GR8:$src2),
3309                            addr:$dst),
3310                     (implicit EFLAGS)),
3311           (ADD8mr addr:$dst, GR8:$src2)>;
3312 def : Pat<(parallel (store (X86add_ovf (load addr:$dst), GR16:$src2),
3313                            addr:$dst),
3314                     (implicit EFLAGS)),
3315           (ADD16mr addr:$dst, GR16:$src2)>;
3316 def : Pat<(parallel (store (X86add_ovf (load addr:$dst), GR32:$src2),
3317                            addr:$dst),
3318                     (implicit EFLAGS)),
3319           (ADD32mr addr:$dst, GR32:$src2)>;
3320 def : Pat<(parallel (store (X86add_ovf (loadi8 addr:$dst), imm:$src2),
3321                            addr:$dst),
3322                     (implicit EFLAGS)),
3323           (ADD8mi addr:$dst, imm:$src2)>;
3324 def : Pat<(parallel (store (X86add_ovf (loadi16 addr:$dst), imm:$src2),
3325                            addr:$dst),
3326                     (implicit EFLAGS)),
3327           (ADD16mi addr:$dst, imm:$src2)>;
3328 def : Pat<(parallel (store (X86add_ovf (loadi32 addr:$dst), imm:$src2),
3329                            addr:$dst),
3330                     (implicit EFLAGS)),
3331           (ADD32mi addr:$dst, imm:$src2)>;
3332 def : Pat<(parallel (store (X86add_ovf (load addr:$dst), i16immSExt8:$src2),
3333                            addr:$dst),
3334                     (implicit EFLAGS)),
3335           (ADD16mi8 addr:$dst, i16immSExt8:$src2)>;
3336 def : Pat<(parallel (store (X86add_ovf (load addr:$dst), i32immSExt8:$src2),
3337                            addr:$dst),
3338                     (implicit EFLAGS)),
3339           (ADD32mi8 addr:$dst, i32immSExt8:$src2)>;
3340
3341 // Register-Register Subtraction with Overflow
3342 def : Pat<(parallel (X86sub_ovf GR8:$src1, GR8:$src2),
3343                     (implicit EFLAGS)),
3344           (SUB8rr GR8:$src1, GR8:$src2)>;
3345 def : Pat<(parallel (X86sub_ovf GR16:$src1, GR16:$src2),
3346                     (implicit EFLAGS)),
3347           (SUB16rr GR16:$src1, GR16:$src2)>;
3348 def : Pat<(parallel (X86sub_ovf GR32:$src1, GR32:$src2),
3349                     (implicit EFLAGS)),
3350           (SUB32rr GR32:$src1, GR32:$src2)>;
3351
3352 // Register-Memory Subtraction with Overflow
3353 def : Pat<(parallel (X86sub_ovf GR8:$src1, (load addr:$src2)),
3354                     (implicit EFLAGS)),
3355           (SUB8rm GR8:$src1, addr:$src2)>;
3356 def : Pat<(parallel (X86sub_ovf GR16:$src1, (load addr:$src2)),
3357                     (implicit EFLAGS)),
3358           (SUB16rm GR16:$src1, addr:$src2)>;
3359 def : Pat<(parallel (X86sub_ovf GR32:$src1, (load addr:$src2)),
3360                     (implicit EFLAGS)),
3361           (SUB32rm GR32:$src1, addr:$src2)>;
3362
3363 // Register-Integer Subtraction with Overflow
3364 def : Pat<(parallel (X86sub_ovf GR8:$src1, imm:$src2),
3365                     (implicit EFLAGS)),
3366           (SUB8ri GR8:$src1, imm:$src2)>;
3367 def : Pat<(parallel (X86sub_ovf GR16:$src1, imm:$src2),
3368                     (implicit EFLAGS)),
3369           (SUB16ri GR16:$src1, imm:$src2)>;
3370 def : Pat<(parallel (X86sub_ovf GR32:$src1, imm:$src2),
3371                     (implicit EFLAGS)),
3372           (SUB32ri GR32:$src1, imm:$src2)>;
3373 def : Pat<(parallel (X86sub_ovf GR16:$src1, i16immSExt8:$src2),
3374                     (implicit EFLAGS)),
3375           (SUB16ri8 GR16:$src1, i16immSExt8:$src2)>;
3376 def : Pat<(parallel (X86sub_ovf GR32:$src1, i32immSExt8:$src2),
3377                     (implicit EFLAGS)),
3378           (SUB32ri8 GR32:$src1, i32immSExt8:$src2)>;
3379
3380 // Memory-Register Subtraction with Overflow
3381 def : Pat<(parallel (store (X86sub_ovf (load addr:$dst), GR8:$src2),
3382                            addr:$dst),
3383                     (implicit EFLAGS)),
3384           (SUB8mr addr:$dst, GR8:$src2)>;
3385 def : Pat<(parallel (store (X86sub_ovf (load addr:$dst), GR16:$src2),
3386                            addr:$dst),
3387                     (implicit EFLAGS)),
3388           (SUB16mr addr:$dst, GR16:$src2)>;
3389 def : Pat<(parallel (store (X86sub_ovf (load addr:$dst), GR32:$src2),
3390                            addr:$dst),
3391                     (implicit EFLAGS)),
3392           (SUB32mr addr:$dst, GR32:$src2)>;
3393
3394 // Memory-Integer Subtraction with Overflow
3395 def : Pat<(parallel (store (X86sub_ovf (loadi8 addr:$dst), imm:$src2),
3396                            addr:$dst),
3397                     (implicit EFLAGS)),
3398           (SUB8mi addr:$dst, imm:$src2)>;
3399 def : Pat<(parallel (store (X86sub_ovf (loadi16 addr:$dst), imm:$src2),
3400                            addr:$dst),
3401                     (implicit EFLAGS)),
3402           (SUB16mi addr:$dst, imm:$src2)>;
3403 def : Pat<(parallel (store (X86sub_ovf (loadi32 addr:$dst), imm:$src2),
3404                            addr:$dst),
3405                     (implicit EFLAGS)),
3406           (SUB32mi addr:$dst, imm:$src2)>;
3407 def : Pat<(parallel (store (X86sub_ovf (load addr:$dst), i16immSExt8:$src2),
3408                            addr:$dst),
3409                     (implicit EFLAGS)),
3410           (SUB16mi8 addr:$dst, i16immSExt8:$src2)>;
3411 def : Pat<(parallel (store (X86sub_ovf (load addr:$dst), i32immSExt8:$src2),
3412                            addr:$dst),
3413                     (implicit EFLAGS)),
3414           (SUB32mi8 addr:$dst, i32immSExt8:$src2)>;
3415
3416
3417 // Register-Register Signed Integer Multiply with Overflow
3418 def : Pat<(parallel (X86smul_ovf GR16:$src1, GR16:$src2),
3419                     (implicit EFLAGS)),
3420           (IMUL16rr GR16:$src1, GR16:$src2)>;
3421 def : Pat<(parallel (X86smul_ovf GR32:$src1, GR32:$src2),
3422                     (implicit EFLAGS)),
3423           (IMUL32rr GR32:$src1, GR32:$src2)>;
3424
3425 // Register-Memory Signed Integer Multiply with Overflow
3426 def : Pat<(parallel (X86smul_ovf GR16:$src1, (load addr:$src2)),
3427                     (implicit EFLAGS)),
3428           (IMUL16rm GR16:$src1, addr:$src2)>;
3429 def : Pat<(parallel (X86smul_ovf GR32:$src1, (load addr:$src2)),
3430                     (implicit EFLAGS)),
3431           (IMUL32rm GR32:$src1, addr:$src2)>;
3432
3433 // Register-Integer Signed Integer Multiply with Overflow
3434 def : Pat<(parallel (X86smul_ovf GR16:$src1, imm:$src2),
3435                     (implicit EFLAGS)),
3436           (IMUL16rri GR16:$src1, imm:$src2)>;
3437 def : Pat<(parallel (X86smul_ovf GR32:$src1, imm:$src2),
3438                     (implicit EFLAGS)),
3439           (IMUL32rri GR32:$src1, imm:$src2)>;
3440 def : Pat<(parallel (X86smul_ovf GR16:$src1, i16immSExt8:$src2),
3441                     (implicit EFLAGS)),
3442           (IMUL16rri8 GR16:$src1, i16immSExt8:$src2)>;
3443 def : Pat<(parallel (X86smul_ovf GR32:$src1, i32immSExt8:$src2),
3444                     (implicit EFLAGS)),
3445           (IMUL32rri8 GR32:$src1, i32immSExt8:$src2)>;
3446
3447 // Memory-Integer Signed Integer Multiply with Overflow
3448 def : Pat<(parallel (X86smul_ovf (load addr:$src1), imm:$src2),
3449                     (implicit EFLAGS)),
3450           (IMUL16rmi addr:$src1, imm:$src2)>;
3451 def : Pat<(parallel (X86smul_ovf (load addr:$src1), imm:$src2),
3452                     (implicit EFLAGS)),
3453           (IMUL32rmi addr:$src1, imm:$src2)>;
3454 def : Pat<(parallel (X86smul_ovf (load addr:$src1), i16immSExt8:$src2),
3455                     (implicit EFLAGS)),
3456           (IMUL16rmi8 addr:$src1, i16immSExt8:$src2)>;
3457 def : Pat<(parallel (X86smul_ovf (load addr:$src1), i32immSExt8:$src2),
3458                     (implicit EFLAGS)),
3459           (IMUL32rmi8 addr:$src1, i32immSExt8:$src2)>;
3460
3461 //===----------------------------------------------------------------------===//
3462 // Floating Point Stack Support
3463 //===----------------------------------------------------------------------===//
3464
3465 include "X86InstrFPStack.td"
3466
3467 //===----------------------------------------------------------------------===//
3468 // X86-64 Support
3469 //===----------------------------------------------------------------------===//
3470
3471 include "X86Instr64bit.td"
3472
3473 //===----------------------------------------------------------------------===//
3474 // XMM Floating point support (requires SSE / SSE2)
3475 //===----------------------------------------------------------------------===//
3476
3477 include "X86InstrSSE.td"
3478
3479 //===----------------------------------------------------------------------===//
3480 // MMX and XMM Packed Integer support (requires MMX, SSE, and SSE2)
3481 //===----------------------------------------------------------------------===//
3482
3483 include "X86InstrMMX.td"