lib/Target/X86/X86InstrInfo.td

   1 //===- X86InstrInfo.td - Describe the X86 Instruction Set --*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the X86 instruction set, defining the instructions, and
  11 // properties of the instructions which are needed for code generation, machine
  12 // code emission, and analysis.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 //===----------------------------------------------------------------------===//
  17 // X86 specific DAG Nodes.
  18 //
  19
  20 def SDTIntShiftDOp: SDTypeProfile<1, 3,
  21                                   [SDTCisSameAs<0, 1>, SDTCisSameAs<0, 2>,
  22                                    SDTCisInt<0>, SDTCisInt<3>]>;
  23
  24 def SDTX86CmpTest : SDTypeProfile<0, 2, [SDTCisSameAs<0, 1>]>;
  25
  26 def SDTX86Cmov    : SDTypeProfile<1, 4,
  27                                   [SDTCisSameAs<0, 1>, SDTCisSameAs<1, 2>,
  28                                    SDTCisVT<3, i8>, SDTCisVT<4, i32>]>;
  29
  30 def SDTX86BrCond  : SDTypeProfile<0, 3,
  31                                   [SDTCisVT<0, OtherVT>,
  32                                    SDTCisVT<1, i8>, SDTCisVT<2, i32>]>;
  33
  34 def SDTX86SetCC   : SDTypeProfile<1, 2,
  35                                   [SDTCisVT<0, i8>,
  36                                    SDTCisVT<1, i8>, SDTCisVT<2, i32>]>;
  37
  38 def SDTX86cas : SDTypeProfile<0, 3, [SDTCisPtrTy<0>, SDTCisInt<1>,
  39                                      SDTCisVT<2, i8>]>;
  40 def SDTX86cas8 : SDTypeProfile<0, 1, [SDTCisPtrTy<0>]>;
  41
  42 def SDTX86atomicBinary : SDTypeProfile<2, 3, [SDTCisInt<0>, SDTCisInt<1>,
  43                                 SDTCisPtrTy<2>, SDTCisInt<3>,SDTCisInt<4>]>;
  44 def SDTX86Ret     : SDTypeProfile<0, -1, [SDTCisVT<0, i16>]>;
  45
  46 def SDT_X86CallSeqStart : SDCallSeqStart<[ SDTCisVT<0, i32> ]>;
  47 def SDT_X86CallSeqEnd   : SDCallSeqEnd<[ SDTCisVT<0, i32>,
  48                                          SDTCisVT<1, i32> ]>;
  49
  50 def SDT_X86Call   : SDTypeProfile<0, -1, [SDTCisVT<0, iPTR>]>;
  51
  52 def SDTX86RepStr  : SDTypeProfile<0, 1, [SDTCisVT<0, OtherVT>]>;
  53
  54 def SDTX86RdTsc   : SDTypeProfile<0, 0, []>;
  55
  56 def SDTX86Wrapper : SDTypeProfile<1, 1, [SDTCisSameAs<0, 1>, SDTCisPtrTy<0>]>;
  57
  58 def SDT_X86TLSADDR : SDTypeProfile<1, 1, [SDTCisPtrTy<0>, SDTCisInt<1>]>;
  59
  60 def SDT_X86TLSTP : SDTypeProfile<1, 0, [SDTCisPtrTy<0>]>;
  61
  62 def SDT_X86EHRET : SDTypeProfile<0, 1, [SDTCisInt<0>]>;
  63
  64 def SDT_X86TCRET : SDTypeProfile<0, 2, [SDTCisPtrTy<0>, SDTCisVT<1, i32>]>;
  65
  66 def X86bsf     : SDNode<"X86ISD::BSF",      SDTIntUnaryOp>;
  67 def X86bsr     : SDNode<"X86ISD::BSR",      SDTIntUnaryOp>;
  68 def X86shld    : SDNode<"X86ISD::SHLD",     SDTIntShiftDOp>;
  69 def X86shrd    : SDNode<"X86ISD::SHRD",     SDTIntShiftDOp>;
  70
  71 def X86cmp     : SDNode<"X86ISD::CMP" ,     SDTX86CmpTest>;
  72
  73 def X86cmov    : SDNode<"X86ISD::CMOV",     SDTX86Cmov>;
  74 def X86brcond  : SDNode<"X86ISD::BRCOND",   SDTX86BrCond,
  75                         [SDNPHasChain]>;
  76 def X86setcc   : SDNode<"X86ISD::SETCC",    SDTX86SetCC>;
  77
  78 def X86cas : SDNode<"X86ISD::LCMPXCHG_DAG", SDTX86cas,
  79                         [SDNPHasChain, SDNPInFlag, SDNPOutFlag, SDNPMayStore,
  80                          SDNPMayLoad]>;
  81 def X86cas8 : SDNode<"X86ISD::LCMPXCHG8_DAG", SDTX86cas8,
  82                         [SDNPHasChain, SDNPInFlag, SDNPOutFlag, SDNPMayStore,
  83                          SDNPMayLoad]>;
  84 def X86AtomAdd64 : SDNode<"X86ISD::ATOMADD64_DAG", SDTX86atomicBinary,
  85                         [SDNPHasChain, SDNPMayStore,
  86                          SDNPMayLoad, SDNPMemOperand]>;
  87 def X86AtomSub64 : SDNode<"X86ISD::ATOMSUB64_DAG", SDTX86atomicBinary,
  88                         [SDNPHasChain, SDNPMayStore,
  89                          SDNPMayLoad, SDNPMemOperand]>;
  90 def X86AtomOr64 : SDNode<"X86ISD::ATOMOR64_DAG", SDTX86atomicBinary,
  91                         [SDNPHasChain, SDNPMayStore,
  92                          SDNPMayLoad, SDNPMemOperand]>;
  93 def X86AtomXor64 : SDNode<"X86ISD::ATOMXOR64_DAG", SDTX86atomicBinary,
  94                         [SDNPHasChain, SDNPMayStore,
  95                          SDNPMayLoad, SDNPMemOperand]>;
  96 def X86AtomAnd64 : SDNode<"X86ISD::ATOMAND64_DAG", SDTX86atomicBinary,
  97                         [SDNPHasChain, SDNPMayStore,
  98                          SDNPMayLoad, SDNPMemOperand]>;
  99 def X86AtomNand64 : SDNode<"X86ISD::ATOMNAND64_DAG", SDTX86atomicBinary,
 100                         [SDNPHasChain, SDNPMayStore,
 101                          SDNPMayLoad, SDNPMemOperand]>;
 102 def X86AtomSwap64 : SDNode<"X86ISD::ATOMSWAP64_DAG", SDTX86atomicBinary,
 103                         [SDNPHasChain, SDNPMayStore,
 104                          SDNPMayLoad, SDNPMemOperand]>;
 105 def X86retflag : SDNode<"X86ISD::RET_FLAG", SDTX86Ret,
 106                         [SDNPHasChain, SDNPOptInFlag]>;
 107
 108 def X86callseq_start :
 109                  SDNode<"ISD::CALLSEQ_START", SDT_X86CallSeqStart,
 110                         [SDNPHasChain, SDNPOutFlag]>;
 111 def X86callseq_end :
 112                  SDNode<"ISD::CALLSEQ_END",   SDT_X86CallSeqEnd,
 113                         [SDNPHasChain, SDNPOptInFlag, SDNPOutFlag]>;
 114
 115 def X86call    : SDNode<"X86ISD::CALL",     SDT_X86Call,
 116                         [SDNPHasChain, SDNPOutFlag, SDNPOptInFlag]>;
 117
 118 def X86tailcall: SDNode<"X86ISD::TAILCALL",     SDT_X86Call,
 119                         [SDNPHasChain, SDNPOutFlag, SDNPOptInFlag]>;
 120
 121 def X86rep_stos: SDNode<"X86ISD::REP_STOS", SDTX86RepStr,
 122                         [SDNPHasChain, SDNPInFlag, SDNPOutFlag, SDNPMayStore]>;
 123 def X86rep_movs: SDNode<"X86ISD::REP_MOVS", SDTX86RepStr,
 124                         [SDNPHasChain, SDNPInFlag, SDNPOutFlag, SDNPMayStore,
 125                          SDNPMayLoad]>;
 126
 127 def X86rdtsc   : SDNode<"X86ISD::RDTSC_DAG",SDTX86RdTsc,
 128                         [SDNPHasChain, SDNPOutFlag, SDNPSideEffect]>;
 129
 130 def X86Wrapper    : SDNode<"X86ISD::Wrapper",     SDTX86Wrapper>;
 131 def X86WrapperRIP : SDNode<"X86ISD::WrapperRIP",  SDTX86Wrapper>;
 132
 133 def X86tlsaddr : SDNode<"X86ISD::TLSADDR", SDT_X86TLSADDR,
 134                         [SDNPHasChain, SDNPOptInFlag, SDNPOutFlag]>;
 135 def X86TLStp : SDNode<"X86ISD::THREAD_POINTER", SDT_X86TLSTP, []>;
 136
 137 def X86ehret : SDNode<"X86ISD::EH_RETURN", SDT_X86EHRET,
 138                         [SDNPHasChain]>;
 139
 140 def X86tcret : SDNode<"X86ISD::TC_RETURN", SDT_X86TCRET,
 141                         [SDNPHasChain,  SDNPOptInFlag]>;
 142
 143 //===----------------------------------------------------------------------===//
 144 // X86 Operand Definitions.
 145 //
 146
 147 // *mem - Operand definitions for the funky X86 addressing mode operands.
 148 //
 149 class X86MemOperand<string printMethod> : Operand<iPTR> {
 150   let PrintMethod = printMethod;
 151   let MIOperandInfo = (ops ptr_rc, i8imm, ptr_rc, i32imm);
 152 }
 153
 154 def i8mem   : X86MemOperand<"printi8mem">;
 155 def i16mem  : X86MemOperand<"printi16mem">;
 156 def i32mem  : X86MemOperand<"printi32mem">;
 157 def i64mem  : X86MemOperand<"printi64mem">;
 158 def i128mem : X86MemOperand<"printi128mem">;
 159 def f32mem  : X86MemOperand<"printf32mem">;
 160 def f64mem  : X86MemOperand<"printf64mem">;
 161 def f80mem  : X86MemOperand<"printf80mem">;
 162 def f128mem : X86MemOperand<"printf128mem">;
 163
 164 def lea32mem : Operand<i32> {
 165   let PrintMethod = "printi32mem";
 166   let MIOperandInfo = (ops GR32, i8imm, GR32, i32imm);
 167 }
 168
 169 def SSECC : Operand<i8> {
 170   let PrintMethod = "printSSECC";
 171 }
 172
 173 def piclabel: Operand<i32> {
 174   let PrintMethod = "printPICLabel";
 175 }
 176
 177 // A couple of more descriptive operand definitions.
 178 // 16-bits but only 8 bits are significant.
 179 def i16i8imm  : Operand<i16>;
 180 // 32-bits but only 8 bits are significant.
 181 def i32i8imm  : Operand<i32>;
 182
 183 // Branch targets have OtherVT type.
 184 def brtarget : Operand<OtherVT>;
 185
 186 //===----------------------------------------------------------------------===//
 187 // X86 Complex Pattern Definitions.
 188 //
 189
 190 // Define X86 specific addressing mode.
 191 def addr      : ComplexPattern<iPTR, 4, "SelectAddr", [], []>;
 192 def lea32addr : ComplexPattern<i32, 4, "SelectLEAAddr",
 193                                [add, mul, shl, or, frameindex], []>;
 194
 195 //===----------------------------------------------------------------------===//
 196 // X86 Instruction Predicate Definitions.
 197 def HasMMX       : Predicate<"Subtarget->hasMMX()">;
 198 def HasSSE1      : Predicate<"Subtarget->hasSSE1()">;
 199 def HasSSE2      : Predicate<"Subtarget->hasSSE2()">;
 200 def HasSSE3      : Predicate<"Subtarget->hasSSE3()">;
 201 def HasSSSE3     : Predicate<"Subtarget->hasSSSE3()">;
 202 def HasSSE41     : Predicate<"Subtarget->hasSSE41()">;
 203 def HasSSE42     : Predicate<"Subtarget->hasSSE42()">;
 204 def FPStackf32   : Predicate<"!Subtarget->hasSSE1()">;
 205 def FPStackf64   : Predicate<"!Subtarget->hasSSE2()">;
 206 def In32BitMode  : Predicate<"!Subtarget->is64Bit()">;
 207 def In64BitMode  : Predicate<"Subtarget->is64Bit()">;
 208 def SmallCode    : Predicate<"TM.getCodeModel() == CodeModel::Small">;
 209 def NotSmallCode : Predicate<"TM.getCodeModel() != CodeModel::Small">;
 210 def IsStatic     : Predicate<"TM.getRelocationModel() == Reloc::Static">;
 211 def OptForSpeed  : Predicate<"!OptForSize">;
 212
 213 //===----------------------------------------------------------------------===//
 214 // X86 Instruction Format Definitions.
 215 //
 216
 217 include "X86InstrFormats.td"
 218
 219 //===----------------------------------------------------------------------===//
 220 // Pattern fragments...
 221 //
 222
 223 // X86 specific condition code. These correspond to CondCode in
 224 // X86InstrInfo.h. They must be kept in synch.
 225 def X86_COND_A   : PatLeaf<(i8 0)>;
 226 def X86_COND_AE  : PatLeaf<(i8 1)>;
 227 def X86_COND_B   : PatLeaf<(i8 2)>;
 228 def X86_COND_BE  : PatLeaf<(i8 3)>;
 229 def X86_COND_E   : PatLeaf<(i8 4)>;
 230 def X86_COND_G   : PatLeaf<(i8 5)>;
 231 def X86_COND_GE  : PatLeaf<(i8 6)>;
 232 def X86_COND_L   : PatLeaf<(i8 7)>;
 233 def X86_COND_LE  : PatLeaf<(i8 8)>;
 234 def X86_COND_NE  : PatLeaf<(i8 9)>;
 235 def X86_COND_NO  : PatLeaf<(i8 10)>;
 236 def X86_COND_NP  : PatLeaf<(i8 11)>;
 237 def X86_COND_NS  : PatLeaf<(i8 12)>;
 238 def X86_COND_O   : PatLeaf<(i8 13)>;
 239 def X86_COND_P   : PatLeaf<(i8 14)>;
 240 def X86_COND_S   : PatLeaf<(i8 15)>;
 241
 242 def i16immSExt8  : PatLeaf<(i16 imm), [{
 243   // i16immSExt8 predicate - True if the 16-bit immediate fits in a 8-bit
 244   // sign extended field.
 245   return (int16_t)N->getZExtValue() == (int8_t)N->getZExtValue();
 246 }]>;
 247
 248 def i32immSExt8  : PatLeaf<(i32 imm), [{
 249   // i32immSExt8 predicate - True if the 32-bit immediate fits in a 8-bit
 250   // sign extended field.
 251   return (int32_t)N->getZExtValue() == (int8_t)N->getZExtValue();
 252 }]>;
 253
 254 // Helper fragments for loads.
 255 // It's always safe to treat a anyext i16 load as a i32 load if the i16 is
 256 // known to be 32-bit aligned or better. Ditto for i8 to i16.
 257 def loadi16 : PatFrag<(ops node:$ptr), (i16 (unindexedload node:$ptr)), [{
 258   LoadSDNode *LD = cast<LoadSDNode>(N);
 259   ISD::LoadExtType ExtType = LD->getExtensionType();
 260   if (ExtType == ISD::NON_EXTLOAD)
 261     return true;
 262   if (ExtType == ISD::EXTLOAD)
 263     return LD->getAlignment() >= 2 && !LD->isVolatile();
 264   return false;
 265 }]>;
 266
 267 def loadi16_anyext : PatFrag<(ops node:$ptr), (i32 (unindexedload node:$ptr)), [{
 268   LoadSDNode *LD = cast<LoadSDNode>(N);
 269   ISD::LoadExtType ExtType = LD->getExtensionType();
 270   if (ExtType == ISD::EXTLOAD)
 271     return LD->getAlignment() >= 2 && !LD->isVolatile();
 272   return false;
 273 }]>;
 274
 275 def loadi32 : PatFrag<(ops node:$ptr), (i32 (unindexedload node:$ptr)), [{
 276   LoadSDNode *LD = cast<LoadSDNode>(N);
 277   ISD::LoadExtType ExtType = LD->getExtensionType();
 278   if (ExtType == ISD::NON_EXTLOAD)
 279     return true;
 280   if (ExtType == ISD::EXTLOAD)
 281     return LD->getAlignment() >= 4 && !LD->isVolatile();
 282   return false;
 283 }]>;
 284
 285 def nvloadi32 : PatFrag<(ops node:$ptr), (i32 (unindexedload node:$ptr)), [{
 286   LoadSDNode *LD = cast<LoadSDNode>(N);
 287   if (LD->isVolatile())
 288     return false;
 289   ISD::LoadExtType ExtType = LD->getExtensionType();
 290   if (ExtType == ISD::NON_EXTLOAD)
 291     return true;
 292   if (ExtType == ISD::EXTLOAD)
 293     return LD->getAlignment() >= 4;
 294   return false;
 295 }]>;
 296
 297 def loadi8  : PatFrag<(ops node:$ptr), (i8  (load node:$ptr))>;
 298 def loadi64 : PatFrag<(ops node:$ptr), (i64 (load node:$ptr))>;
 299
 300 def loadf32 : PatFrag<(ops node:$ptr), (f32 (load node:$ptr))>;
 301 def loadf64 : PatFrag<(ops node:$ptr), (f64 (load node:$ptr))>;
 302 def loadf80 : PatFrag<(ops node:$ptr), (f80 (load node:$ptr))>;
 303
 304 def sextloadi16i8  : PatFrag<(ops node:$ptr), (i16 (sextloadi8 node:$ptr))>;
 305 def sextloadi32i8  : PatFrag<(ops node:$ptr), (i32 (sextloadi8 node:$ptr))>;
 306 def sextloadi32i16 : PatFrag<(ops node:$ptr), (i32 (sextloadi16 node:$ptr))>;
 307
 308 def zextloadi8i1   : PatFrag<(ops node:$ptr), (i8  (zextloadi1 node:$ptr))>;
 309 def zextloadi16i1  : PatFrag<(ops node:$ptr), (i16 (zextloadi1 node:$ptr))>;
 310 def zextloadi32i1  : PatFrag<(ops node:$ptr), (i32 (zextloadi1 node:$ptr))>;
 311 def zextloadi16i8  : PatFrag<(ops node:$ptr), (i16 (zextloadi8 node:$ptr))>;
 312 def zextloadi32i8  : PatFrag<(ops node:$ptr), (i32 (zextloadi8 node:$ptr))>;
 313 def zextloadi32i16 : PatFrag<(ops node:$ptr), (i32 (zextloadi16 node:$ptr))>;
 314
 315 def extloadi8i1    : PatFrag<(ops node:$ptr), (i8  (extloadi1 node:$ptr))>;
 316 def extloadi16i1   : PatFrag<(ops node:$ptr), (i16 (extloadi1 node:$ptr))>;
 317 def extloadi32i1   : PatFrag<(ops node:$ptr), (i32 (extloadi1 node:$ptr))>;
 318 def extloadi16i8   : PatFrag<(ops node:$ptr), (i16 (extloadi8 node:$ptr))>;
 319 def extloadi32i8   : PatFrag<(ops node:$ptr), (i32 (extloadi8 node:$ptr))>;
 320 def extloadi32i16  : PatFrag<(ops node:$ptr), (i32 (extloadi16 node:$ptr))>;
 321
 322
 323 // An 'and' node with a single use.
 324 def and_su : PatFrag<(ops node:$lhs, node:$rhs), (and node:$lhs, node:$rhs), [{
 325   return N->hasOneUse();
 326 }]>;
 327
 328 // 'shld' and 'shrd' instruction patterns. Note that even though these have
 329 // the srl and shl in their patterns, the C++ code must still check for them,
 330 // because predicates are tested before children nodes are explored.
 331
 332 def shrd : PatFrag<(ops node:$src1, node:$amt1, node:$src2, node:$amt2),
 333                    (or (srl node:$src1, node:$amt1),
 334                        (shl node:$src2, node:$amt2)), [{
 335   assert(N->getOpcode() == ISD::OR);
 336   return N->getOperand(0).getOpcode() == ISD::SRL &&
 337          N->getOperand(1).getOpcode() == ISD::SHL &&
 338          isa<ConstantSDNode>(N->getOperand(0).getOperand(1)) &&
 339          isa<ConstantSDNode>(N->getOperand(1).getOperand(1)) &&
 340          N->getOperand(0).getConstantOperandVal(1) ==
 341          N->getValueSizeInBits(0) - N->getOperand(1).getConstantOperandVal(1);
 342 }]>;
 343
 344 def shld : PatFrag<(ops node:$src1, node:$amt1, node:$src2, node:$amt2),
 345                    (or (shl node:$src1, node:$amt1),
 346                        (srl node:$src2, node:$amt2)), [{
 347   assert(N->getOpcode() == ISD::OR);
 348   return N->getOperand(0).getOpcode() == ISD::SHL &&
 349          N->getOperand(1).getOpcode() == ISD::SRL &&
 350          isa<ConstantSDNode>(N->getOperand(0).getOperand(1)) &&
 351          isa<ConstantSDNode>(N->getOperand(1).getOperand(1)) &&
 352          N->getOperand(0).getConstantOperandVal(1) ==
 353          N->getValueSizeInBits(0) - N->getOperand(1).getConstantOperandVal(1);
 354 }]>;
 355
 356 //===----------------------------------------------------------------------===//
 357 // Instruction list...
 358 //
 359
 360 // ADJCALLSTACKDOWN/UP implicitly use/def ESP because they may be expanded into
 361 // a stack adjustment and the codegen must know that they may modify the stack
 362 // pointer before prolog-epilog rewriting occurs.
 363 // Pessimistically assume ADJCALLSTACKDOWN / ADJCALLSTACKUP will become
 364 // sub / add which can clobber EFLAGS.
 365 let Defs = [ESP, EFLAGS], Uses = [ESP] in {
 366 def ADJCALLSTACKDOWN32 : I<0, Pseudo, (outs), (ins i32imm:$amt),
 367                            "#ADJCALLSTACKDOWN",
 368                            [(X86callseq_start timm:$amt)]>,
 369                           Requires<[In32BitMode]>;
 370 def ADJCALLSTACKUP32   : I<0, Pseudo, (outs), (ins i32imm:$amt1, i32imm:$amt2),
 371                            "#ADJCALLSTACKUP",
 372                            [(X86callseq_end timm:$amt1, timm:$amt2)]>,
 373                           Requires<[In32BitMode]>;
 374 }
 375
 376 // Nop
 377 let neverHasSideEffects = 1 in
 378   def NOOP : I<0x90, RawFrm, (outs), (ins), "nop", []>;
 379
 380 // PIC base
 381 let neverHasSideEffects = 1, isNotDuplicable = 1, Uses = [ESP] in
 382   def MOVPC32r : Ii32<0xE8, Pseudo, (outs GR32:$reg), (ins piclabel:$label),
 383                       "call\t$label\n\tpop{l}\t$reg", []>;
 384
 385 //===----------------------------------------------------------------------===//
 386 //  Control Flow Instructions...
 387 //
 388
 389 // Return instructions.
 390 let isTerminator = 1, isReturn = 1, isBarrier = 1,
 391     hasCtrlDep = 1, FPForm = SpecialFP, FPFormBits = SpecialFP.Value in {
 392   def RET    : I   <0xC3, RawFrm, (outs), (ins variable_ops),
 393                     "ret",
 394                     [(X86retflag 0)]>;
 395   def RETI   : Ii16<0xC2, RawFrm, (outs), (ins i16imm:$amt, variable_ops),
 396                     "ret\t$amt",
 397                     [(X86retflag imm:$amt)]>;
 398 }
 399
 400 // All branches are RawFrm, Void, Branch, and Terminators
 401 let isBranch = 1, isTerminator = 1 in
 402   class IBr<bits<8> opcode, dag ins, string asm, list<dag> pattern> :
 403         I<opcode, RawFrm, (outs), ins, asm, pattern>;
 404
 405 let isBranch = 1, isBarrier = 1 in
 406   def JMP : IBr<0xE9, (ins brtarget:$dst), "jmp\t$dst", [(br bb:$dst)]>;
 407
 408 // Indirect branches
 409 let isBranch = 1, isTerminator = 1, isBarrier = 1, isIndirectBranch = 1 in {
 410   def JMP32r     : I<0xFF, MRM4r, (outs), (ins GR32:$dst), "jmp{l}\t{*}$dst",
 411                      [(brind GR32:$dst)]>;
 412   def JMP32m     : I<0xFF, MRM4m, (outs), (ins i32mem:$dst), "jmp{l}\t{*}$dst",
 413                      [(brind (loadi32 addr:$dst))]>;
 414 }
 415
 416 // Conditional branches
 417 let Uses = [EFLAGS] in {
 418 def JE  : IBr<0x84, (ins brtarget:$dst), "je\t$dst",
 419               [(X86brcond bb:$dst, X86_COND_E, EFLAGS)]>, TB;
 420 def JNE : IBr<0x85, (ins brtarget:$dst), "jne\t$dst",
 421               [(X86brcond bb:$dst, X86_COND_NE, EFLAGS)]>, TB;
 422 def JL  : IBr<0x8C, (ins brtarget:$dst), "jl\t$dst",
 423               [(X86brcond bb:$dst, X86_COND_L, EFLAGS)]>, TB;
 424 def JLE : IBr<0x8E, (ins brtarget:$dst), "jle\t$dst",
 425               [(X86brcond bb:$dst, X86_COND_LE, EFLAGS)]>, TB;
 426 def JG  : IBr<0x8F, (ins brtarget:$dst), "jg\t$dst",
 427               [(X86brcond bb:$dst, X86_COND_G, EFLAGS)]>, TB;
 428 def JGE : IBr<0x8D, (ins brtarget:$dst), "jge\t$dst",
 429               [(X86brcond bb:$dst, X86_COND_GE, EFLAGS)]>, TB;
 430
 431 def JB  : IBr<0x82, (ins brtarget:$dst), "jb\t$dst",
 432               [(X86brcond bb:$dst, X86_COND_B, EFLAGS)]>, TB;
 433 def JBE : IBr<0x86, (ins brtarget:$dst), "jbe\t$dst",
 434               [(X86brcond bb:$dst, X86_COND_BE, EFLAGS)]>, TB;
 435 def JA  : IBr<0x87, (ins brtarget:$dst), "ja\t$dst",
 436               [(X86brcond bb:$dst, X86_COND_A, EFLAGS)]>, TB;
 437 def JAE : IBr<0x83, (ins brtarget:$dst), "jae\t$dst",
 438               [(X86brcond bb:$dst, X86_COND_AE, EFLAGS)]>, TB;
 439
 440 def JS  : IBr<0x88, (ins brtarget:$dst), "js\t$dst",
 441               [(X86brcond bb:$dst, X86_COND_S, EFLAGS)]>, TB;
 442 def JNS : IBr<0x89, (ins brtarget:$dst), "jns\t$dst",
 443               [(X86brcond bb:$dst, X86_COND_NS, EFLAGS)]>, TB;
 444 def JP  : IBr<0x8A, (ins brtarget:$dst), "jp\t$dst",
 445               [(X86brcond bb:$dst, X86_COND_P, EFLAGS)]>, TB;
 446 def JNP : IBr<0x8B, (ins brtarget:$dst), "jnp\t$dst",
 447               [(X86brcond bb:$dst, X86_COND_NP, EFLAGS)]>, TB;
 448 def JO  : IBr<0x80, (ins brtarget:$dst), "jo\t$dst",
 449               [(X86brcond bb:$dst, X86_COND_O, EFLAGS)]>, TB;
 450 def JNO : IBr<0x81, (ins brtarget:$dst), "jno\t$dst",
 451               [(X86brcond bb:$dst, X86_COND_NO, EFLAGS)]>, TB;
 452 } // Uses = [EFLAGS]
 453
 454 //===----------------------------------------------------------------------===//
 455 //  Call Instructions...
 456 //
 457 let isCall = 1 in
 458   // All calls clobber the non-callee saved registers. ESP is marked as
 459   // a use to prevent stack-pointer assignments that appear immediately
 460   // before calls from potentially appearing dead. Uses for argument
 461   // registers are added manually.
 462   let Defs = [EAX, ECX, EDX, FP0, FP1, FP2, FP3, FP4, FP5, FP6, ST0,
 463               MM0, MM1, MM2, MM3, MM4, MM5, MM6, MM7,
 464               XMM0, XMM1, XMM2, XMM3, XMM4, XMM5, XMM6, XMM7, EFLAGS],
 465       Uses = [ESP] in {
 466     def CALLpcrel32 : Ii32<0xE8, RawFrm, (outs), (ins i32imm:$dst,variable_ops),
 467                            "call\t${dst:call}", []>;
 468     def CALL32r     : I<0xFF, MRM2r, (outs), (ins GR32:$dst, variable_ops),
 469                         "call\t{*}$dst", [(X86call GR32:$dst)]>;
 470     def CALL32m     : I<0xFF, MRM2m, (outs), (ins i32mem:$dst, variable_ops),
 471                         "call\t{*}$dst", [(X86call (loadi32 addr:$dst))]>;
 472   }
 473
 474 // Tail call stuff.
 475
 476 def TAILCALL : I<0, Pseudo, (outs), (ins),
 477                          "#TAILCALL",
 478                          []>;
 479
 480 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1 in
 481 def TCRETURNdi : I<0, Pseudo, (outs), (ins i32imm:$dst, i32imm:$offset, variable_ops),
 482                  "#TC_RETURN $dst $offset",
 483                  []>;
 484
 485 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1 in
 486 def TCRETURNri : I<0, Pseudo, (outs), (ins GR32:$dst, i32imm:$offset, variable_ops),
 487                  "#TC_RETURN $dst $offset",
 488                  []>;
 489
 490 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1 in
 491
 492   def TAILJMPd : IBr<0xE9, (ins i32imm:$dst), "jmp\t${dst:call}  # TAILCALL",
 493                  []>;
 494 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1 in
 495   def TAILJMPr : I<0xFF, MRM4r, (outs), (ins GR32:$dst), "jmp{l}\t{*}$dst  # TAILCALL",
 496                  []>;
 497 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1 in
 498   def TAILJMPm : I<0xFF, MRM4m, (outs), (ins i32mem:$dst),
 499                    "jmp\t{*}$dst  # TAILCALL", []>;
 500
 501 //===----------------------------------------------------------------------===//
 502 //  Miscellaneous Instructions...
 503 //
 504 let Defs = [EBP, ESP], Uses = [EBP, ESP], mayLoad = 1, neverHasSideEffects=1 in
 505 def LEAVE    : I<0xC9, RawFrm,
 506                  (outs), (ins), "leave", []>;
 507
 508 let Defs = [ESP], Uses = [ESP], neverHasSideEffects=1 in {
 509 let mayLoad = 1 in
 510 def POP32r   : I<0x58, AddRegFrm, (outs GR32:$reg), (ins), "pop{l}\t$reg", []>;
 511
 512 let mayStore = 1 in
 513 def PUSH32r  : I<0x50, AddRegFrm, (outs), (ins GR32:$reg), "push{l}\t$reg",[]>;
 514 }
 515
 516 let Defs = [ESP, EFLAGS], Uses = [ESP], mayLoad = 1, neverHasSideEffects=1 in
 517 def POPFD    : I<0x9D, RawFrm, (outs), (ins), "popf", []>;
 518 let Defs = [ESP], Uses = [ESP, EFLAGS], mayStore = 1, neverHasSideEffects=1 in
 519 def PUSHFD   : I<0x9C, RawFrm, (outs), (ins), "pushf", []>;
 520
 521 let isTwoAddress = 1 in                               // GR32 = bswap GR32
 522   def BSWAP32r : I<0xC8, AddRegFrm,
 523                    (outs GR32:$dst), (ins GR32:$src),
 524                    "bswap{l}\t$dst",
 525                    [(set GR32:$dst, (bswap GR32:$src))]>, TB;
 526
 527
 528 // Bit scan instructions.
 529 let Defs = [EFLAGS] in {
 530 def BSF16rr  : I<0xBC, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src),
 531                  "bsf{w}\t{$src, $dst|$dst, $src}",
 532                  [(set GR16:$dst, (X86bsf GR16:$src)), (implicit EFLAGS)]>, TB;
 533 def BSF16rm  : I<0xBC, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
 534                  "bsf{w}\t{$src, $dst|$dst, $src}",
 535                  [(set GR16:$dst, (X86bsf (loadi16 addr:$src))),
 536                   (implicit EFLAGS)]>, TB;
 537 def BSF32rr  : I<0xBC, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src),
 538                  "bsf{l}\t{$src, $dst|$dst, $src}",
 539                  [(set GR32:$dst, (X86bsf GR32:$src)), (implicit EFLAGS)]>, TB;
 540 def BSF32rm  : I<0xBC, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
 541                  "bsf{l}\t{$src, $dst|$dst, $src}",
 542                  [(set GR32:$dst, (X86bsf (loadi32 addr:$src))),
 543                   (implicit EFLAGS)]>, TB;
 544
 545 def BSR16rr  : I<0xBD, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src),
 546                  "bsr{w}\t{$src, $dst|$dst, $src}",
 547                  [(set GR16:$dst, (X86bsr GR16:$src)), (implicit EFLAGS)]>, TB;
 548 def BSR16rm  : I<0xBD, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
 549                  "bsr{w}\t{$src, $dst|$dst, $src}",
 550                  [(set GR16:$dst, (X86bsr (loadi16 addr:$src))),
 551                   (implicit EFLAGS)]>, TB;
 552 def BSR32rr  : I<0xBD, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src),
 553                  "bsr{l}\t{$src, $dst|$dst, $src}",
 554                  [(set GR32:$dst, (X86bsr GR32:$src)), (implicit EFLAGS)]>, TB;
 555 def BSR32rm  : I<0xBD, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
 556                  "bsr{l}\t{$src, $dst|$dst, $src}",
 557                  [(set GR32:$dst, (X86bsr (loadi32 addr:$src))),
 558                   (implicit EFLAGS)]>, TB;
 559 } // Defs = [EFLAGS]
 560
 561 let neverHasSideEffects = 1 in
 562 def LEA16r   : I<0x8D, MRMSrcMem,
 563                  (outs GR16:$dst), (ins i32mem:$src),
 564                  "lea{w}\t{$src|$dst}, {$dst|$src}", []>, OpSize;
 565 let isReMaterializable = 1 in
 566 def LEA32r   : I<0x8D, MRMSrcMem,
 567                  (outs GR32:$dst), (ins lea32mem:$src),
 568                  "lea{l}\t{$src|$dst}, {$dst|$src}",
 569                  [(set GR32:$dst, lea32addr:$src)]>, Requires<[In32BitMode]>;
 570
 571 let Defs = [ECX,EDI,ESI], Uses = [ECX,EDI,ESI] in {
 572 def REP_MOVSB : I<0xA4, RawFrm, (outs), (ins), "{rep;movsb|rep movsb}",
 573                   [(X86rep_movs i8)]>, REP;
 574 def REP_MOVSW : I<0xA5, RawFrm, (outs), (ins), "{rep;movsw|rep movsw}",
 575                   [(X86rep_movs i16)]>, REP, OpSize;
 576 def REP_MOVSD : I<0xA5, RawFrm, (outs), (ins), "{rep;movsl|rep movsd}",
 577                   [(X86rep_movs i32)]>, REP;
 578 }
 579
 580 let Defs = [ECX,EDI], Uses = [AL,ECX,EDI] in
 581 def REP_STOSB : I<0xAA, RawFrm, (outs), (ins), "{rep;stosb|rep stosb}",
 582                   [(X86rep_stos i8)]>, REP;
 583 let Defs = [ECX,EDI], Uses = [AX,ECX,EDI] in
 584 def REP_STOSW : I<0xAB, RawFrm, (outs), (ins), "{rep;stosw|rep stosw}",
 585                   [(X86rep_stos i16)]>, REP, OpSize;
 586 let Defs = [ECX,EDI], Uses = [EAX,ECX,EDI] in
 587 def REP_STOSD : I<0xAB, RawFrm, (outs), (ins), "{rep;stosl|rep stosd}",
 588                   [(X86rep_stos i32)]>, REP;
 589
 590 let Defs = [RAX, RDX] in
 591 def RDTSC : I<0x31, RawFrm, (outs), (ins), "rdtsc", [(X86rdtsc)]>,
 592             TB;
 593
 594 let isBarrier = 1, hasCtrlDep = 1 in {
 595 def TRAP    : I<0x0B, RawFrm, (outs), (ins), "ud2", [(trap)]>, TB;
 596 }
 597
 598 //===----------------------------------------------------------------------===//
 599 //  Input/Output Instructions...
 600 //
 601 let Defs = [AL], Uses = [DX] in
 602 def IN8rr  : I<0xEC, RawFrm, (outs), (ins),
 603                "in{b}\t{%dx, %al|%AL, %DX}", []>;
 604 let Defs = [AX], Uses = [DX] in
 605 def IN16rr : I<0xED, RawFrm, (outs), (ins),
 606                "in{w}\t{%dx, %ax|%AX, %DX}", []>,  OpSize;
 607 let Defs = [EAX], Uses = [DX] in
 608 def IN32rr : I<0xED, RawFrm, (outs), (ins),
 609                "in{l}\t{%dx, %eax|%EAX, %DX}", []>;
 610
 611 let Defs = [AL] in
 612 def IN8ri  : Ii8<0xE4, RawFrm, (outs), (ins i16i8imm:$port),
 613                   "in{b}\t{$port, %al|%AL, $port}", []>;
 614 let Defs = [AX] in
 615 def IN16ri : Ii8<0xE5, RawFrm, (outs), (ins i16i8imm:$port),
 616                   "in{w}\t{$port, %ax|%AX, $port}", []>, OpSize;
 617 let Defs = [EAX] in
 618 def IN32ri : Ii8<0xE5, RawFrm, (outs), (ins i16i8imm:$port),
 619                   "in{l}\t{$port, %eax|%EAX, $port}", []>;
 620
 621 let Uses = [DX, AL] in
 622 def OUT8rr  : I<0xEE, RawFrm, (outs), (ins),
 623                 "out{b}\t{%al, %dx|%DX, %AL}", []>;
 624 let Uses = [DX, AX] in
 625 def OUT16rr : I<0xEF, RawFrm, (outs), (ins),
 626                 "out{w}\t{%ax, %dx|%DX, %AX}", []>, OpSize;
 627 let Uses = [DX, EAX] in
 628 def OUT32rr : I<0xEF, RawFrm, (outs), (ins),
 629                 "out{l}\t{%eax, %dx|%DX, %EAX}", []>;
 630
 631 let Uses = [AL] in
 632 def OUT8ir  : Ii8<0xE6, RawFrm, (outs), (ins i16i8imm:$port),
 633                    "out{b}\t{%al, $port|$port, %AL}", []>;
 634 let Uses = [AX] in
 635 def OUT16ir : Ii8<0xE7, RawFrm, (outs), (ins i16i8imm:$port),
 636                    "out{w}\t{%ax, $port|$port, %AX}", []>, OpSize;
 637 let Uses = [EAX] in
 638 def OUT32ir : Ii8<0xE7, RawFrm, (outs), (ins i16i8imm:$port),
 639                    "out{l}\t{%eax, $port|$port, %EAX}", []>;
 640
 641 //===----------------------------------------------------------------------===//
 642 //  Move Instructions...
 643 //
 644 let neverHasSideEffects = 1 in {
 645 def MOV8rr  : I<0x88, MRMDestReg, (outs GR8 :$dst), (ins GR8 :$src),
 646                 "mov{b}\t{$src, $dst|$dst, $src}", []>;
 647 def MOV16rr : I<0x89, MRMDestReg, (outs GR16:$dst), (ins GR16:$src),
 648                 "mov{w}\t{$src, $dst|$dst, $src}", []>, OpSize;
 649 def MOV32rr : I<0x89, MRMDestReg, (outs GR32:$dst), (ins GR32:$src),
 650                 "mov{l}\t{$src, $dst|$dst, $src}", []>;
 651 }
 652 let isReMaterializable = 1, isAsCheapAsAMove = 1 in {
 653 def MOV8ri  : Ii8 <0xB0, AddRegFrm, (outs GR8 :$dst), (ins i8imm :$src),
 654                    "mov{b}\t{$src, $dst|$dst, $src}",
 655                    [(set GR8:$dst, imm:$src)]>;
 656 def MOV16ri : Ii16<0xB8, AddRegFrm, (outs GR16:$dst), (ins i16imm:$src),
 657                    "mov{w}\t{$src, $dst|$dst, $src}",
 658                    [(set GR16:$dst, imm:$src)]>, OpSize;
 659 def MOV32ri : Ii32<0xB8, AddRegFrm, (outs GR32:$dst), (ins i32imm:$src),
 660                    "mov{l}\t{$src, $dst|$dst, $src}",
 661                    [(set GR32:$dst, imm:$src)]>;
 662 }
 663 def MOV8mi  : Ii8 <0xC6, MRM0m, (outs), (ins i8mem :$dst, i8imm :$src),
 664                    "mov{b}\t{$src, $dst|$dst, $src}",
 665                    [(store (i8 imm:$src), addr:$dst)]>;
 666 def MOV16mi : Ii16<0xC7, MRM0m, (outs), (ins i16mem:$dst, i16imm:$src),
 667                    "mov{w}\t{$src, $dst|$dst, $src}",
 668                    [(store (i16 imm:$src), addr:$dst)]>, OpSize;
 669 def MOV32mi : Ii32<0xC7, MRM0m, (outs), (ins i32mem:$dst, i32imm:$src),
 670                    "mov{l}\t{$src, $dst|$dst, $src}",
 671                    [(store (i32 imm:$src), addr:$dst)]>;
 672
 673 let isSimpleLoad = 1, isReMaterializable = 1, mayHaveSideEffects = 1 in {
 674 def MOV8rm  : I<0x8A, MRMSrcMem, (outs GR8 :$dst), (ins i8mem :$src),
 675                 "mov{b}\t{$src, $dst|$dst, $src}",
 676                 [(set GR8:$dst, (load addr:$src))]>;
 677 def MOV16rm : I<0x8B, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
 678                 "mov{w}\t{$src, $dst|$dst, $src}",
 679                 [(set GR16:$dst, (load addr:$src))]>, OpSize;
 680 def MOV32rm : I<0x8B, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
 681                 "mov{l}\t{$src, $dst|$dst, $src}",
 682                 [(set GR32:$dst, (load addr:$src))]>;
 683 }
 684
 685 def MOV8mr  : I<0x88, MRMDestMem, (outs), (ins i8mem :$dst, GR8 :$src),
 686                 "mov{b}\t{$src, $dst|$dst, $src}",
 687                 [(store GR8:$src, addr:$dst)]>;
 688 def MOV16mr : I<0x89, MRMDestMem, (outs), (ins i16mem:$dst, GR16:$src),
 689                 "mov{w}\t{$src, $dst|$dst, $src}",
 690                 [(store GR16:$src, addr:$dst)]>, OpSize;
 691 def MOV32mr : I<0x89, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
 692                 "mov{l}\t{$src, $dst|$dst, $src}",
 693                 [(store GR32:$src, addr:$dst)]>;
 694
 695 //===----------------------------------------------------------------------===//
 696 //  Fixed-Register Multiplication and Division Instructions...
 697 //
 698
 699 // Extra precision multiplication
 700 let Defs = [AL,AH,EFLAGS], Uses = [AL] in
 701 def MUL8r  : I<0xF6, MRM4r, (outs),  (ins GR8:$src), "mul{b}\t$src",
 702                // FIXME: Used for 8-bit mul, ignore result upper 8 bits.
 703                // This probably ought to be moved to a def : Pat<> if the
 704                // syntax can be accepted.
 705                [(set AL, (mul AL, GR8:$src))]>;               // AL,AH = AL*GR8
 706 let Defs = [AX,DX,EFLAGS], Uses = [AX], neverHasSideEffects = 1 in
 707 def MUL16r : I<0xF7, MRM4r, (outs),  (ins GR16:$src), "mul{w}\t$src", []>,
 708              OpSize;    // AX,DX = AX*GR16
 709 let Defs = [EAX,EDX,EFLAGS], Uses = [EAX], neverHasSideEffects = 1 in
 710 def MUL32r : I<0xF7, MRM4r, (outs),  (ins GR32:$src), "mul{l}\t$src", []>;
 711                        // EAX,EDX = EAX*GR32
 712 let Defs = [AL,AH,EFLAGS], Uses = [AL] in
 713 def MUL8m  : I<0xF6, MRM4m, (outs), (ins i8mem :$src),
 714                "mul{b}\t$src",
 715                // FIXME: Used for 8-bit mul, ignore result upper 8 bits.
 716                // This probably ought to be moved to a def : Pat<> if the
 717                // syntax can be accepted.
 718                [(set AL, (mul AL, (loadi8 addr:$src)))]>;   // AL,AH = AL*[mem8]
 719 let mayLoad = 1, neverHasSideEffects = 1 in {
 720 let Defs = [AX,DX,EFLAGS], Uses = [AX] in
 721 def MUL16m : I<0xF7, MRM4m, (outs), (ins i16mem:$src),
 722                "mul{w}\t$src", []>, OpSize; // AX,DX = AX*[mem16]
 723 let Defs = [EAX,EDX,EFLAGS], Uses = [EAX] in
 724 def MUL32m : I<0xF7, MRM4m, (outs), (ins i32mem:$src),
 725               "mul{l}\t$src", []>;          // EAX,EDX = EAX*[mem32]
 726 }
 727
 728 let neverHasSideEffects = 1 in {
 729 let Defs = [AL,AH,EFLAGS], Uses = [AL] in
 730 def IMUL8r  : I<0xF6, MRM5r, (outs),  (ins GR8:$src), "imul{b}\t$src", []>;
 731               // AL,AH = AL*GR8
 732 let Defs = [AX,DX,EFLAGS], Uses = [AX] in
 733 def IMUL16r : I<0xF7, MRM5r, (outs),  (ins GR16:$src), "imul{w}\t$src", []>,
 734               OpSize;    // AX,DX = AX*GR16
 735 let Defs = [EAX,EDX,EFLAGS], Uses = [EAX] in
 736 def IMUL32r : I<0xF7, MRM5r, (outs),  (ins GR32:$src), "imul{l}\t$src", []>;
 737               // EAX,EDX = EAX*GR32
 738 let mayLoad = 1 in {
 739 let Defs = [AL,AH,EFLAGS], Uses = [AL] in
 740 def IMUL8m  : I<0xF6, MRM5m, (outs), (ins i8mem :$src),
 741                 "imul{b}\t$src", []>;    // AL,AH = AL*[mem8]
 742 let Defs = [AX,DX,EFLAGS], Uses = [AX] in
 743 def IMUL16m : I<0xF7, MRM5m, (outs), (ins i16mem:$src),
 744                 "imul{w}\t$src", []>, OpSize; // AX,DX = AX*[mem16]
 745 let Defs = [EAX,EDX], Uses = [EAX] in
 746 def IMUL32m : I<0xF7, MRM5m, (outs), (ins i32mem:$src),
 747                 "imul{l}\t$src", []>;  // EAX,EDX = EAX*[mem32]
 748 }
 749
 750 // unsigned division/remainder
 751 let Defs = [AL,AH,EFLAGS], Uses = [AX] in
 752 def DIV8r  : I<0xF6, MRM6r, (outs),  (ins GR8:$src),          // AX/r8 = AL,AH
 753                "div{b}\t$src", []>;
 754 let Defs = [AX,DX,EFLAGS], Uses = [AX,DX] in
 755 def DIV16r : I<0xF7, MRM6r, (outs),  (ins GR16:$src),         // DX:AX/r16 = AX,DX
 756                "div{w}\t$src", []>, OpSize;
 757 let Defs = [EAX,EDX,EFLAGS], Uses = [EAX,EDX] in
 758 def DIV32r : I<0xF7, MRM6r, (outs),  (ins GR32:$src),         // EDX:EAX/r32 = EAX,EDX
 759                "div{l}\t$src", []>;
 760 let mayLoad = 1 in {
 761 let Defs = [AL,AH,EFLAGS], Uses = [AX] in
 762 def DIV8m  : I<0xF6, MRM6m, (outs), (ins i8mem:$src),       // AX/[mem8] = AL,AH
 763                "div{b}\t$src", []>;
 764 let Defs = [AX,DX,EFLAGS], Uses = [AX,DX] in
 765 def DIV16m : I<0xF7, MRM6m, (outs), (ins i16mem:$src),      // DX:AX/[mem16] = AX,DX
 766                "div{w}\t$src", []>, OpSize;
 767 let Defs = [EAX,EDX,EFLAGS], Uses = [EAX,EDX] in
 768 def DIV32m : I<0xF7, MRM6m, (outs), (ins i32mem:$src),      // EDX:EAX/[mem32] = EAX,EDX
 769                "div{l}\t$src", []>;
 770 }
 771
 772 // Signed division/remainder.
 773 let Defs = [AL,AH,EFLAGS], Uses = [AX] in
 774 def IDIV8r : I<0xF6, MRM7r, (outs),  (ins GR8:$src),          // AX/r8 = AL,AH
 775                "idiv{b}\t$src", []>;
 776 let Defs = [AX,DX,EFLAGS], Uses = [AX,DX] in
 777 def IDIV16r: I<0xF7, MRM7r, (outs),  (ins GR16:$src),         // DX:AX/r16 = AX,DX
 778                "idiv{w}\t$src", []>, OpSize;
 779 let Defs = [EAX,EDX,EFLAGS], Uses = [EAX,EDX] in
 780 def IDIV32r: I<0xF7, MRM7r, (outs),  (ins GR32:$src),         // EDX:EAX/r32 = EAX,EDX
 781                "idiv{l}\t$src", []>;
 782 let mayLoad = 1, mayLoad = 1 in {
 783 let Defs = [AL,AH,EFLAGS], Uses = [AX] in
 784 def IDIV8m : I<0xF6, MRM7m, (outs), (ins i8mem:$src),      // AX/[mem8] = AL,AH
 785                "idiv{b}\t$src", []>;
 786 let Defs = [AX,DX,EFLAGS], Uses = [AX,DX] in
 787 def IDIV16m: I<0xF7, MRM7m, (outs), (ins i16mem:$src),     // DX:AX/[mem16] = AX,DX
 788                "idiv{w}\t$src", []>, OpSize;
 789 let Defs = [EAX,EDX,EFLAGS], Uses = [EAX,EDX] in
 790 def IDIV32m: I<0xF7, MRM7m, (outs), (ins i32mem:$src),     // EDX:EAX/[mem32] = EAX,EDX
 791                "idiv{l}\t$src", []>;
 792 }
 793 } // neverHasSideEffects
 794
 795 //===----------------------------------------------------------------------===//
 796 //  Two address Instructions.
 797 //
 798 let isTwoAddress = 1 in {
 799
 800 // Conditional moves
 801 let Uses = [EFLAGS] in {
 802 let isCommutable = 1 in {
 803 def CMOVB16rr : I<0x42, MRMSrcReg,       // if <u, GR16 = GR16
 804                   (outs GR16:$dst), (ins GR16:$src1, GR16:$src2),
 805                   "cmovb\t{$src2, $dst|$dst, $src2}",
 806                   [(set GR16:$dst, (X86cmov GR16:$src1, GR16:$src2,
 807                                    X86_COND_B, EFLAGS))]>,
 808                   TB, OpSize;
 809 def CMOVB32rr : I<0x42, MRMSrcReg,       // if <u, GR32 = GR32
 810                   (outs GR32:$dst), (ins GR32:$src1, GR32:$src2),
 811                   "cmovb\t{$src2, $dst|$dst, $src2}",
 812                   [(set GR32:$dst, (X86cmov GR32:$src1, GR32:$src2,
 813                                    X86_COND_B, EFLAGS))]>,
 814                    TB;
 815
 816 def CMOVAE16rr: I<0x43, MRMSrcReg,       // if >=u, GR16 = GR16
 817                   (outs GR16:$dst), (ins GR16:$src1, GR16:$src2),
 818                   "cmovae\t{$src2, $dst|$dst, $src2}",
 819                   [(set GR16:$dst, (X86cmov GR16:$src1, GR16:$src2,
 820                                    X86_COND_AE, EFLAGS))]>,
 821                    TB, OpSize;
 822 def CMOVAE32rr: I<0x43, MRMSrcReg,       // if >=u, GR32 = GR32
 823                   (outs GR32:$dst), (ins GR32:$src1, GR32:$src2),
 824                   "cmovae\t{$src2, $dst|$dst, $src2}",
 825                   [(set GR32:$dst, (X86cmov GR32:$src1, GR32:$src2,
 826                                    X86_COND_AE, EFLAGS))]>,
 827                    TB;
 828 def CMOVE16rr : I<0x44, MRMSrcReg,       // if ==, GR16 = GR16
 829                   (outs GR16:$dst), (ins GR16:$src1, GR16:$src2),
 830                   "cmove\t{$src2, $dst|$dst, $src2}",
 831                   [(set GR16:$dst, (X86cmov GR16:$src1, GR16:$src2,
 832                                    X86_COND_E, EFLAGS))]>,
 833                    TB, OpSize;
 834 def CMOVE32rr : I<0x44, MRMSrcReg,       // if ==, GR32 = GR32
 835                   (outs GR32:$dst), (ins GR32:$src1, GR32:$src2),
 836                   "cmove\t{$src2, $dst|$dst, $src2}",
 837                   [(set GR32:$dst, (X86cmov GR32:$src1, GR32:$src2,
 838                                    X86_COND_E, EFLAGS))]>,
 839                    TB;
 840 def CMOVNE16rr: I<0x45, MRMSrcReg,       // if !=, GR16 = GR16
 841                   (outs GR16:$dst), (ins GR16:$src1, GR16:$src2),
 842                   "cmovne\t{$src2, $dst|$dst, $src2}",
 843                   [(set GR16:$dst, (X86cmov GR16:$src1, GR16:$src2,
 844                                    X86_COND_NE, EFLAGS))]>,
 845                    TB, OpSize;
 846 def CMOVNE32rr: I<0x45, MRMSrcReg,       // if !=, GR32 = GR32
 847                   (outs GR32:$dst), (ins GR32:$src1, GR32:$src2),
 848                   "cmovne\t{$src2, $dst|$dst, $src2}",
 849                   [(set GR32:$dst, (X86cmov GR32:$src1, GR32:$src2,
 850                                    X86_COND_NE, EFLAGS))]>,
 851                    TB;
 852 def CMOVBE16rr: I<0x46, MRMSrcReg,       // if <=u, GR16 = GR16
 853                   (outs GR16:$dst), (ins GR16:$src1, GR16:$src2),
 854                   "cmovbe\t{$src2, $dst|$dst, $src2}",
 855                   [(set GR16:$dst, (X86cmov GR16:$src1, GR16:$src2,
 856                                    X86_COND_BE, EFLAGS))]>,
 857                    TB, OpSize;
 858 def CMOVBE32rr: I<0x46, MRMSrcReg,       // if <=u, GR32 = GR32
 859                   (outs GR32:$dst), (ins GR32:$src1, GR32:$src2),
 860                   "cmovbe\t{$src2, $dst|$dst, $src2}",
 861                   [(set GR32:$dst, (X86cmov GR32:$src1, GR32:$src2,
 862                                    X86_COND_BE, EFLAGS))]>,
 863                    TB;
 864 def CMOVA16rr : I<0x47, MRMSrcReg,       // if >u, GR16 = GR16
 865                   (outs GR16:$dst), (ins GR16:$src1, GR16:$src2),
 866                   "cmova\t{$src2, $dst|$dst, $src2}",
 867                   [(set GR16:$dst, (X86cmov GR16:$src1, GR16:$src2,
 868                                    X86_COND_A, EFLAGS))]>,
 869                    TB, OpSize;
 870 def CMOVA32rr : I<0x47, MRMSrcReg,       // if >u, GR32 = GR32
 871                   (outs GR32:$dst), (ins GR32:$src1, GR32:$src2),
 872                   "cmova\t{$src2, $dst|$dst, $src2}",
 873                   [(set GR32:$dst, (X86cmov GR32:$src1, GR32:$src2,
 874                                    X86_COND_A, EFLAGS))]>,
 875                    TB;
 876 def CMOVL16rr : I<0x4C, MRMSrcReg,       // if <s, GR16 = GR16
 877                   (outs GR16:$dst), (ins GR16:$src1, GR16:$src2),
 878                   "cmovl\t{$src2, $dst|$dst, $src2}",
 879                   [(set GR16:$dst, (X86cmov GR16:$src1, GR16:$src2,
 880                                    X86_COND_L, EFLAGS))]>,
 881                    TB, OpSize;
 882 def CMOVL32rr : I<0x4C, MRMSrcReg,       // if <s, GR32 = GR32
 883                   (outs GR32:$dst), (ins GR32:$src1, GR32:$src2),
 884                   "cmovl\t{$src2, $dst|$dst, $src2}",
 885                   [(set GR32:$dst, (X86cmov GR32:$src1, GR32:$src2,
 886                                    X86_COND_L, EFLAGS))]>,
 887                    TB;
 888 def CMOVGE16rr: I<0x4D, MRMSrcReg,       // if >=s, GR16 = GR16
 889                   (outs GR16:$dst), (ins GR16:$src1, GR16:$src2),
 890                   "cmovge\t{$src2, $dst|$dst, $src2}",
 891                   [(set GR16:$dst, (X86cmov GR16:$src1, GR16:$src2,
 892                                    X86_COND_GE, EFLAGS))]>,
 893                    TB, OpSize;
 894 def CMOVGE32rr: I<0x4D, MRMSrcReg,       // if >=s, GR32 = GR32
 895                   (outs GR32:$dst), (ins GR32:$src1, GR32:$src2),
 896                   "cmovge\t{$src2, $dst|$dst, $src2}",
 897                   [(set GR32:$dst, (X86cmov GR32:$src1, GR32:$src2,
 898                                    X86_COND_GE, EFLAGS))]>,
 899                    TB;
 900 def CMOVLE16rr: I<0x4E, MRMSrcReg,       // if <=s, GR16 = GR16
 901                   (outs GR16:$dst), (ins GR16:$src1, GR16:$src2),
 902                   "cmovle\t{$src2, $dst|$dst, $src2}",
 903                   [(set GR16:$dst, (X86cmov GR16:$src1, GR16:$src2,
 904                                    X86_COND_LE, EFLAGS))]>,
 905                    TB, OpSize;
 906 def CMOVLE32rr: I<0x4E, MRMSrcReg,       // if <=s, GR32 = GR32
 907                   (outs GR32:$dst), (ins GR32:$src1, GR32:$src2),
 908                   "cmovle\t{$src2, $dst|$dst, $src2}",
 909                   [(set GR32:$dst, (X86cmov GR32:$src1, GR32:$src2,
 910                                    X86_COND_LE, EFLAGS))]>,
 911                    TB;
 912 def CMOVG16rr : I<0x4F, MRMSrcReg,       // if >s, GR16 = GR16
 913                   (outs GR16:$dst), (ins GR16:$src1, GR16:$src2),
 914                   "cmovg\t{$src2, $dst|$dst, $src2}",
 915                   [(set GR16:$dst, (X86cmov GR16:$src1, GR16:$src2,
 916                                    X86_COND_G, EFLAGS))]>,
 917                    TB, OpSize;
 918 def CMOVG32rr : I<0x4F, MRMSrcReg,       // if >s, GR32 = GR32
 919                   (outs GR32:$dst), (ins GR32:$src1, GR32:$src2),
 920                   "cmovg\t{$src2, $dst|$dst, $src2}",
 921                   [(set GR32:$dst, (X86cmov GR32:$src1, GR32:$src2,
 922                                    X86_COND_G, EFLAGS))]>,
 923                    TB;
 924 def CMOVS16rr : I<0x48, MRMSrcReg,       // if signed, GR16 = GR16
 925                   (outs GR16:$dst), (ins GR16:$src1, GR16:$src2),
 926                   "cmovs\t{$src2, $dst|$dst, $src2}",
 927                   [(set GR16:$dst, (X86cmov GR16:$src1, GR16:$src2,
 928                                    X86_COND_S, EFLAGS))]>,
 929                   TB, OpSize;
 930 def CMOVS32rr : I<0x48, MRMSrcReg,       // if signed, GR32 = GR32
 931                   (outs GR32:$dst), (ins GR32:$src1, GR32:$src2),
 932                   "cmovs\t{$src2, $dst|$dst, $src2}",
 933                   [(set GR32:$dst, (X86cmov GR32:$src1, GR32:$src2,
 934                                    X86_COND_S, EFLAGS))]>,
 935                   TB;
 936 def CMOVNS16rr: I<0x49, MRMSrcReg,       // if !signed, GR16 = GR16
 937                   (outs GR16:$dst), (ins GR16:$src1, GR16:$src2),
 938                   "cmovns\t{$src2, $dst|$dst, $src2}",
 939                   [(set GR16:$dst, (X86cmov GR16:$src1, GR16:$src2,
 940                                    X86_COND_NS, EFLAGS))]>,
 941                   TB, OpSize;
 942 def CMOVNS32rr: I<0x49, MRMSrcReg,       // if !signed, GR32 = GR32
 943                   (outs GR32:$dst), (ins GR32:$src1, GR32:$src2),
 944                   "cmovns\t{$src2, $dst|$dst, $src2}",
 945                   [(set GR32:$dst, (X86cmov GR32:$src1, GR32:$src2,
 946                                    X86_COND_NS, EFLAGS))]>,
 947                   TB;
 948 def CMOVP16rr : I<0x4A, MRMSrcReg,       // if parity, GR16 = GR16
 949                   (outs GR16:$dst), (ins GR16:$src1, GR16:$src2),
 950                   "cmovp\t{$src2, $dst|$dst, $src2}",
 951                   [(set GR16:$dst, (X86cmov GR16:$src1, GR16:$src2,
 952                                    X86_COND_P, EFLAGS))]>,
 953                   TB, OpSize;
 954 def CMOVP32rr : I<0x4A, MRMSrcReg,       // if parity, GR32 = GR32
 955                   (outs GR32:$dst), (ins GR32:$src1, GR32:$src2),
 956                   "cmovp\t{$src2, $dst|$dst, $src2}",
 957                   [(set GR32:$dst, (X86cmov GR32:$src1, GR32:$src2,
 958                                    X86_COND_P, EFLAGS))]>,
 959                   TB;
 960 def CMOVNP16rr : I<0x4B, MRMSrcReg,       // if !parity, GR16 = GR16
 961                   (outs GR16:$dst), (ins GR16:$src1, GR16:$src2),
 962                   "cmovnp\t{$src2, $dst|$dst, $src2}",
 963                    [(set GR16:$dst, (X86cmov GR16:$src1, GR16:$src2,
 964                                     X86_COND_NP, EFLAGS))]>,
 965                   TB, OpSize;
 966 def CMOVNP32rr : I<0x4B, MRMSrcReg,       // if !parity, GR32 = GR32
 967                   (outs GR32:$dst), (ins GR32:$src1, GR32:$src2),
 968                   "cmovnp\t{$src2, $dst|$dst, $src2}",
 969                    [(set GR32:$dst, (X86cmov GR32:$src1, GR32:$src2,
 970                                     X86_COND_NP, EFLAGS))]>,
 971                   TB;
 972 } // isCommutable = 1
 973
 974 def CMOVNP32rm : I<0x4B, MRMSrcMem,       // if !parity, GR32 = [mem32]
 975                   (outs GR32:$dst), (ins GR32:$src1, i32mem:$src2),
 976                   "cmovnp\t{$src2, $dst|$dst, $src2}",
 977                    [(set GR32:$dst, (X86cmov GR32:$src1, (loadi32 addr:$src2),
 978                                     X86_COND_NP, EFLAGS))]>,
 979                   TB;
 980
 981 def CMOVB16rm : I<0x42, MRMSrcMem,       // if <u, GR16 = [mem16]
 982                   (outs GR16:$dst), (ins GR16:$src1, i16mem:$src2),
 983                   "cmovb\t{$src2, $dst|$dst, $src2}",
 984                   [(set GR16:$dst, (X86cmov GR16:$src1, (loadi16 addr:$src2),
 985                                    X86_COND_B, EFLAGS))]>,
 986                   TB, OpSize;
 987 def CMOVB32rm : I<0x42, MRMSrcMem,       // if <u, GR32 = [mem32]
 988                   (outs GR32:$dst), (ins GR32:$src1, i32mem:$src2),
 989                   "cmovb\t{$src2, $dst|$dst, $src2}",
 990                   [(set GR32:$dst, (X86cmov GR32:$src1, (loadi32 addr:$src2),
 991                                    X86_COND_B, EFLAGS))]>,
 992                    TB;
 993 def CMOVAE16rm: I<0x43, MRMSrcMem,       // if >=u, GR16 = [mem16]
 994                   (outs GR16:$dst), (ins GR16:$src1, i16mem:$src2),
 995                   "cmovae\t{$src2, $dst|$dst, $src2}",
 996                   [(set GR16:$dst, (X86cmov GR16:$src1, (loadi16 addr:$src2),
 997                                    X86_COND_AE, EFLAGS))]>,
 998                    TB, OpSize;
 999 def CMOVAE32rm: I<0x43, MRMSrcMem,       // if >=u, GR32 = [mem32]
1000                   (outs GR32:$dst), (ins GR32:$src1, i32mem:$src2),
1001                   "cmovae\t{$src2, $dst|$dst, $src2}",
1002                   [(set GR32:$dst, (X86cmov GR32:$src1, (loadi32 addr:$src2),
1003                                    X86_COND_AE, EFLAGS))]>,
1004                    TB;
1005 def CMOVE16rm : I<0x44, MRMSrcMem,       // if ==, GR16 = [mem16]
1006                   (outs GR16:$dst), (ins GR16:$src1, i16mem:$src2),
1007                   "cmove\t{$src2, $dst|$dst, $src2}",
1008                   [(set GR16:$dst, (X86cmov GR16:$src1, (loadi16 addr:$src2),
1009                                    X86_COND_E, EFLAGS))]>,
1010                    TB, OpSize;
1011 def CMOVE32rm : I<0x44, MRMSrcMem,       // if ==, GR32 = [mem32]
1012                   (outs GR32:$dst), (ins GR32:$src1, i32mem:$src2),
1013                   "cmove\t{$src2, $dst|$dst, $src2}",
1014                   [(set GR32:$dst, (X86cmov GR32:$src1, (loadi32 addr:$src2),
1015                                    X86_COND_E, EFLAGS))]>,
1016                    TB;
1017 def CMOVNE16rm: I<0x45, MRMSrcMem,       // if !=, GR16 = [mem16]
1018                   (outs GR16:$dst), (ins GR16:$src1, i16mem:$src2),
1019                   "cmovne\t{$src2, $dst|$dst, $src2}",
1020                   [(set GR16:$dst, (X86cmov GR16:$src1, (loadi16 addr:$src2),
1021                                    X86_COND_NE, EFLAGS))]>,
1022                    TB, OpSize;
1023 def CMOVNE32rm: I<0x45, MRMSrcMem,       // if !=, GR32 = [mem32]
1024                   (outs GR32:$dst), (ins GR32:$src1, i32mem:$src2),
1025                   "cmovne\t{$src2, $dst|$dst, $src2}",
1026                   [(set GR32:$dst, (X86cmov GR32:$src1, (loadi32 addr:$src2),
1027                                    X86_COND_NE, EFLAGS))]>,
1028                    TB;
1029 def CMOVBE16rm: I<0x46, MRMSrcMem,       // if <=u, GR16 = [mem16]
1030                   (outs GR16:$dst), (ins GR16:$src1, i16mem:$src2),
1031                   "cmovbe\t{$src2, $dst|$dst, $src2}",
1032                   [(set GR16:$dst, (X86cmov GR16:$src1, (loadi16 addr:$src2),
1033                                    X86_COND_BE, EFLAGS))]>,
1034                    TB, OpSize;
1035 def CMOVBE32rm: I<0x46, MRMSrcMem,       // if <=u, GR32 = [mem32]
1036                   (outs GR32:$dst), (ins GR32:$src1, i32mem:$src2),
1037                   "cmovbe\t{$src2, $dst|$dst, $src2}",
1038                   [(set GR32:$dst, (X86cmov GR32:$src1, (loadi32 addr:$src2),
1039                                    X86_COND_BE, EFLAGS))]>,
1040                    TB;
1041 def CMOVA16rm : I<0x47, MRMSrcMem,       // if >u, GR16 = [mem16]
1042                   (outs GR16:$dst), (ins GR16:$src1, i16mem:$src2),
1043                   "cmova\t{$src2, $dst|$dst, $src2}",
1044                   [(set GR16:$dst, (X86cmov GR16:$src1, (loadi16 addr:$src2),
1045                                    X86_COND_A, EFLAGS))]>,
1046                    TB, OpSize;
1047 def CMOVA32rm : I<0x47, MRMSrcMem,       // if >u, GR32 = [mem32]
1048                   (outs GR32:$dst), (ins GR32:$src1, i32mem:$src2),
1049                   "cmova\t{$src2, $dst|$dst, $src2}",
1050                   [(set GR32:$dst, (X86cmov GR32:$src1, (loadi32 addr:$src2),
1051                                    X86_COND_A, EFLAGS))]>,
1052                    TB;
1053 def CMOVL16rm : I<0x4C, MRMSrcMem,       // if <s, GR16 = [mem16]
1054                   (outs GR16:$dst), (ins GR16:$src1, i16mem:$src2),
1055                   "cmovl\t{$src2, $dst|$dst, $src2}",
1056                   [(set GR16:$dst, (X86cmov GR16:$src1, (loadi16 addr:$src2),
1057                                    X86_COND_L, EFLAGS))]>,
1058                    TB, OpSize;
1059 def CMOVL32rm : I<0x4C, MRMSrcMem,       // if <s, GR32 = [mem32]
1060                   (outs GR32:$dst), (ins GR32:$src1, i32mem:$src2),
1061                   "cmovl\t{$src2, $dst|$dst, $src2}",
1062                   [(set GR32:$dst, (X86cmov GR32:$src1, (loadi32 addr:$src2),
1063                                    X86_COND_L, EFLAGS))]>,
1064                    TB;
1065 def CMOVGE16rm: I<0x4D, MRMSrcMem,       // if >=s, GR16 = [mem16]
1066                   (outs GR16:$dst), (ins GR16:$src1, i16mem:$src2),
1067                   "cmovge\t{$src2, $dst|$dst, $src2}",
1068                   [(set GR16:$dst, (X86cmov GR16:$src1, (loadi16 addr:$src2),
1069                                    X86_COND_GE, EFLAGS))]>,
1070                    TB, OpSize;
1071 def CMOVGE32rm: I<0x4D, MRMSrcMem,       // if >=s, GR32 = [mem32]
1072                   (outs GR32:$dst), (ins GR32:$src1, i32mem:$src2),
1073                   "cmovge\t{$src2, $dst|$dst, $src2}",
1074                   [(set GR32:$dst, (X86cmov GR32:$src1, (loadi32 addr:$src2),
1075                                    X86_COND_GE, EFLAGS))]>,
1076                    TB;
1077 def CMOVLE16rm: I<0x4E, MRMSrcMem,       // if <=s, GR16 = [mem16]
1078                   (outs GR16:$dst), (ins GR16:$src1, i16mem:$src2),
1079                   "cmovle\t{$src2, $dst|$dst, $src2}",
1080                   [(set GR16:$dst, (X86cmov GR16:$src1, (loadi16 addr:$src2),
1081                                    X86_COND_LE, EFLAGS))]>,
1082                    TB, OpSize;
1083 def CMOVLE32rm: I<0x4E, MRMSrcMem,       // if <=s, GR32 = [mem32]
1084                   (outs GR32:$dst), (ins GR32:$src1, i32mem:$src2),
1085                   "cmovle\t{$src2, $dst|$dst, $src2}",
1086                   [(set GR32:$dst, (X86cmov GR32:$src1, (loadi32 addr:$src2),
1087                                    X86_COND_LE, EFLAGS))]>,
1088                    TB;
1089 def CMOVG16rm : I<0x4F, MRMSrcMem,       // if >s, GR16 = [mem16]
1090                   (outs GR16:$dst), (ins GR16:$src1, i16mem:$src2),
1091                   "cmovg\t{$src2, $dst|$dst, $src2}",
1092                   [(set GR16:$dst, (X86cmov GR16:$src1, (loadi16 addr:$src2),
1093                                    X86_COND_G, EFLAGS))]>,
1094                    TB, OpSize;
1095 def CMOVG32rm : I<0x4F, MRMSrcMem,       // if >s, GR32 = [mem32]
1096                   (outs GR32:$dst), (ins GR32:$src1, i32mem:$src2),
1097                   "cmovg\t{$src2, $dst|$dst, $src2}",
1098                   [(set GR32:$dst, (X86cmov GR32:$src1, (loadi32 addr:$src2),
1099                                    X86_COND_G, EFLAGS))]>,
1100                    TB;
1101 def CMOVS16rm : I<0x48, MRMSrcMem,       // if signed, GR16 = [mem16]
1102                   (outs GR16:$dst), (ins GR16:$src1, i16mem:$src2),
1103                   "cmovs\t{$src2, $dst|$dst, $src2}",
1104                   [(set GR16:$dst, (X86cmov GR16:$src1, (loadi16 addr:$src2),
1105                                    X86_COND_S, EFLAGS))]>,
1106                   TB, OpSize;
1107 def CMOVS32rm : I<0x48, MRMSrcMem,       // if signed, GR32 = [mem32]
1108                   (outs GR32:$dst), (ins GR32:$src1, i32mem:$src2),
1109                   "cmovs\t{$src2, $dst|$dst, $src2}",
1110                   [(set GR32:$dst, (X86cmov GR32:$src1, (loadi32 addr:$src2),
1111                                    X86_COND_S, EFLAGS))]>,
1112                   TB;
1113 def CMOVNS16rm: I<0x49, MRMSrcMem,       // if !signed, GR16 = [mem16]
1114                   (outs GR16:$dst), (ins GR16:$src1, i16mem:$src2),
1115                   "cmovns\t{$src2, $dst|$dst, $src2}",
1116                   [(set GR16:$dst, (X86cmov GR16:$src1, (loadi16 addr:$src2),
1117                                    X86_COND_NS, EFLAGS))]>,
1118                   TB, OpSize;
1119 def CMOVNS32rm: I<0x49, MRMSrcMem,       // if !signed, GR32 = [mem32]
1120                   (outs GR32:$dst), (ins GR32:$src1, i32mem:$src2),
1121                   "cmovns\t{$src2, $dst|$dst, $src2}",
1122                   [(set GR32:$dst, (X86cmov GR32:$src1, (loadi32 addr:$src2),
1123                                    X86_COND_NS, EFLAGS))]>,
1124                   TB;
1125 def CMOVP16rm : I<0x4A, MRMSrcMem,       // if parity, GR16 = [mem16]
1126                   (outs GR16:$dst), (ins GR16:$src1, i16mem:$src2),
1127                   "cmovp\t{$src2, $dst|$dst, $src2}",
1128                   [(set GR16:$dst, (X86cmov GR16:$src1, (loadi16 addr:$src2),
1129                                    X86_COND_P, EFLAGS))]>,
1130                   TB, OpSize;
1131 def CMOVP32rm : I<0x4A, MRMSrcMem,       // if parity, GR32 = [mem32]
1132                   (outs GR32:$dst), (ins GR32:$src1, i32mem:$src2),
1133                   "cmovp\t{$src2, $dst|$dst, $src2}",
1134                   [(set GR32:$dst, (X86cmov GR32:$src1, (loadi32 addr:$src2),
1135                                    X86_COND_P, EFLAGS))]>,
1136                   TB;
1137 def CMOVNP16rm : I<0x4B, MRMSrcMem,       // if !parity, GR16 = [mem16]
1138                   (outs GR16:$dst), (ins GR16:$src1, i16mem:$src2),
1139                   "cmovnp\t{$src2, $dst|$dst, $src2}",
1140                    [(set GR16:$dst, (X86cmov GR16:$src1, (loadi16 addr:$src2),
1141                                     X86_COND_NP, EFLAGS))]>,
1142                   TB, OpSize;
1143 } // Uses = [EFLAGS]
1144
1145
1146 // unary instructions
1147 let CodeSize = 2 in {
1148 let Defs = [EFLAGS] in {
1149 def NEG8r  : I<0xF6, MRM3r, (outs GR8 :$dst), (ins GR8 :$src), "neg{b}\t$dst",
1150                [(set GR8:$dst, (ineg GR8:$src))]>;
1151 def NEG16r : I<0xF7, MRM3r, (outs GR16:$dst), (ins GR16:$src), "neg{w}\t$dst",
1152                [(set GR16:$dst, (ineg GR16:$src))]>, OpSize;
1153 def NEG32r : I<0xF7, MRM3r, (outs GR32:$dst), (ins GR32:$src), "neg{l}\t$dst",
1154                [(set GR32:$dst, (ineg GR32:$src))]>;
1155 let isTwoAddress = 0 in {
1156   def NEG8m  : I<0xF6, MRM3m, (outs), (ins i8mem :$dst), "neg{b}\t$dst",
1157                  [(store (ineg (loadi8 addr:$dst)), addr:$dst)]>;
1158   def NEG16m : I<0xF7, MRM3m, (outs), (ins i16mem:$dst), "neg{w}\t$dst",
1159                  [(store (ineg (loadi16 addr:$dst)), addr:$dst)]>, OpSize;
1160   def NEG32m : I<0xF7, MRM3m, (outs), (ins i32mem:$dst), "neg{l}\t$dst",
1161                  [(store (ineg (loadi32 addr:$dst)), addr:$dst)]>;
1162
1163 }
1164 } // Defs = [EFLAGS]
1165
1166 def NOT8r  : I<0xF6, MRM2r, (outs GR8 :$dst), (ins GR8 :$src), "not{b}\t$dst",
1167                [(set GR8:$dst, (not GR8:$src))]>;
1168 def NOT16r : I<0xF7, MRM2r, (outs GR16:$dst), (ins GR16:$src), "not{w}\t$dst",
1169                [(set GR16:$dst, (not GR16:$src))]>, OpSize;
1170 def NOT32r : I<0xF7, MRM2r, (outs GR32:$dst), (ins GR32:$src), "not{l}\t$dst",
1171                [(set GR32:$dst, (not GR32:$src))]>;
1172 let isTwoAddress = 0 in {
1173   def NOT8m  : I<0xF6, MRM2m, (outs), (ins i8mem :$dst), "not{b}\t$dst",
1174                  [(store (not (loadi8 addr:$dst)), addr:$dst)]>;
1175   def NOT16m : I<0xF7, MRM2m, (outs), (ins i16mem:$dst), "not{w}\t$dst",
1176                  [(store (not (loadi16 addr:$dst)), addr:$dst)]>, OpSize;
1177   def NOT32m : I<0xF7, MRM2m, (outs), (ins i32mem:$dst), "not{l}\t$dst",
1178                  [(store (not (loadi32 addr:$dst)), addr:$dst)]>;
1179 }
1180 } // CodeSize
1181
1182 // TODO: inc/dec is slow for P4, but fast for Pentium-M.
1183 let Defs = [EFLAGS] in {
1184 let CodeSize = 2 in
1185 def INC8r  : I<0xFE, MRM0r, (outs GR8 :$dst), (ins GR8 :$src), "inc{b}\t$dst",
1186                [(set GR8:$dst, (add GR8:$src, 1))]>;
1187 let isConvertibleToThreeAddress = 1, CodeSize = 1 in {  // Can xform into LEA.
1188 def INC16r : I<0x40, AddRegFrm, (outs GR16:$dst), (ins GR16:$src), "inc{w}\t$dst",
1189                [(set GR16:$dst, (add GR16:$src, 1))]>,
1190              OpSize, Requires<[In32BitMode]>;
1191 def INC32r : I<0x40, AddRegFrm, (outs GR32:$dst), (ins GR32:$src), "inc{l}\t$dst",
1192                [(set GR32:$dst, (add GR32:$src, 1))]>, Requires<[In32BitMode]>;
1193 }
1194 let isTwoAddress = 0, CodeSize = 2 in {
1195   def INC8m  : I<0xFE, MRM0m, (outs), (ins i8mem :$dst), "inc{b}\t$dst",
1196                [(store (add (loadi8 addr:$dst), 1), addr:$dst)]>;
1197   def INC16m : I<0xFF, MRM0m, (outs), (ins i16mem:$dst), "inc{w}\t$dst",
1198                [(store (add (loadi16 addr:$dst), 1), addr:$dst)]>,
1199                OpSize, Requires<[In32BitMode]>;
1200   def INC32m : I<0xFF, MRM0m, (outs), (ins i32mem:$dst), "inc{l}\t$dst",
1201                [(store (add (loadi32 addr:$dst), 1), addr:$dst)]>,
1202                Requires<[In32BitMode]>;
1203 }
1204
1205 let CodeSize = 2 in
1206 def DEC8r  : I<0xFE, MRM1r, (outs GR8 :$dst), (ins GR8 :$src), "dec{b}\t$dst",
1207                [(set GR8:$dst, (add GR8:$src, -1))]>;
1208 let isConvertibleToThreeAddress = 1, CodeSize = 1 in {   // Can xform into LEA.
1209 def DEC16r : I<0x48, AddRegFrm, (outs GR16:$dst), (ins GR16:$src), "dec{w}\t$dst",
1210                [(set GR16:$dst, (add GR16:$src, -1))]>,
1211              OpSize, Requires<[In32BitMode]>;
1212 def DEC32r : I<0x48, AddRegFrm, (outs GR32:$dst), (ins GR32:$src), "dec{l}\t$dst",
1213                [(set GR32:$dst, (add GR32:$src, -1))]>, Requires<[In32BitMode]>;
1214 }
1215
1216 let isTwoAddress = 0, CodeSize = 2 in {
1217   def DEC8m  : I<0xFE, MRM1m, (outs), (ins i8mem :$dst), "dec{b}\t$dst",
1218                [(store (add (loadi8 addr:$dst), -1), addr:$dst)]>;
1219   def DEC16m : I<0xFF, MRM1m, (outs), (ins i16mem:$dst), "dec{w}\t$dst",
1220                [(store (add (loadi16 addr:$dst), -1), addr:$dst)]>,
1221                OpSize, Requires<[In32BitMode]>;
1222   def DEC32m : I<0xFF, MRM1m, (outs), (ins i32mem:$dst), "dec{l}\t$dst",
1223                [(store (add (loadi32 addr:$dst), -1), addr:$dst)]>,
1224                Requires<[In32BitMode]>;
1225 }
1226 } // Defs = [EFLAGS]
1227
1228 // Logical operators...
1229 let Defs = [EFLAGS] in {
1230 let isCommutable = 1 in {   // X = AND Y, Z   --> X = AND Z, Y
1231 def AND8rr   : I<0x20, MRMDestReg,
1232                 (outs GR8 :$dst), (ins GR8 :$src1, GR8 :$src2),
1233                 "and{b}\t{$src2, $dst|$dst, $src2}",
1234                 [(set GR8:$dst, (and GR8:$src1, GR8:$src2))]>;
1235 def AND16rr  : I<0x21, MRMDestReg,
1236                  (outs GR16:$dst), (ins GR16:$src1, GR16:$src2),
1237                  "and{w}\t{$src2, $dst|$dst, $src2}",
1238                  [(set GR16:$dst, (and GR16:$src1, GR16:$src2))]>, OpSize;
1239 def AND32rr  : I<0x21, MRMDestReg,
1240                  (outs GR32:$dst), (ins GR32:$src1, GR32:$src2),
1241                  "and{l}\t{$src2, $dst|$dst, $src2}",
1242                  [(set GR32:$dst, (and GR32:$src1, GR32:$src2))]>;
1243 }
1244
1245 def AND8rm   : I<0x22, MRMSrcMem,
1246                  (outs GR8 :$dst), (ins GR8 :$src1, i8mem :$src2),
1247                  "and{b}\t{$src2, $dst|$dst, $src2}",
1248                 [(set GR8:$dst, (and GR8:$src1, (load addr:$src2)))]>;
1249 def AND16rm  : I<0x23, MRMSrcMem,
1250                  (outs GR16:$dst), (ins GR16:$src1, i16mem:$src2),
1251                  "and{w}\t{$src2, $dst|$dst, $src2}",
1252                 [(set GR16:$dst, (and GR16:$src1, (load addr:$src2)))]>, OpSize;
1253 def AND32rm  : I<0x23, MRMSrcMem,
1254                  (outs GR32:$dst), (ins GR32:$src1, i32mem:$src2),
1255                  "and{l}\t{$src2, $dst|$dst, $src2}",
1256                 [(set GR32:$dst, (and GR32:$src1, (load addr:$src2)))]>;
1257
1258 def AND8ri   : Ii8<0x80, MRM4r,
1259                    (outs GR8 :$dst), (ins GR8 :$src1, i8imm :$src2),
1260                    "and{b}\t{$src2, $dst|$dst, $src2}",
1261                    [(set GR8:$dst, (and GR8:$src1, imm:$src2))]>;
1262 def AND16ri  : Ii16<0x81, MRM4r,
1263                     (outs GR16:$dst), (ins GR16:$src1, i16imm:$src2),
1264                     "and{w}\t{$src2, $dst|$dst, $src2}",
1265                     [(set GR16:$dst, (and GR16:$src1, imm:$src2))]>, OpSize;
1266 def AND32ri  : Ii32<0x81, MRM4r,
1267                     (outs GR32:$dst), (ins GR32:$src1, i32imm:$src2),
1268                     "and{l}\t{$src2, $dst|$dst, $src2}",
1269                     [(set GR32:$dst, (and GR32:$src1, imm:$src2))]>;
1270 def AND16ri8 : Ii8<0x83, MRM4r,
1271                    (outs GR16:$dst), (ins GR16:$src1, i16i8imm:$src2),
1272                    "and{w}\t{$src2, $dst|$dst, $src2}",
1273                    [(set GR16:$dst, (and GR16:$src1, i16immSExt8:$src2))]>,
1274                    OpSize;
1275 def AND32ri8 : Ii8<0x83, MRM4r,
1276                    (outs GR32:$dst), (ins GR32:$src1, i32i8imm:$src2),
1277                    "and{l}\t{$src2, $dst|$dst, $src2}",
1278                    [(set GR32:$dst, (and GR32:$src1, i32immSExt8:$src2))]>;
1279
1280 let isTwoAddress = 0 in {
1281   def AND8mr   : I<0x20, MRMDestMem,
1282                    (outs), (ins i8mem :$dst, GR8 :$src),
1283                    "and{b}\t{$src, $dst|$dst, $src}",
1284                    [(store (and (load addr:$dst), GR8:$src), addr:$dst)]>;
1285   def AND16mr  : I<0x21, MRMDestMem,
1286                    (outs), (ins i16mem:$dst, GR16:$src),
1287                    "and{w}\t{$src, $dst|$dst, $src}",
1288                    [(store (and (load addr:$dst), GR16:$src), addr:$dst)]>,
1289                    OpSize;
1290   def AND32mr  : I<0x21, MRMDestMem,
1291                    (outs), (ins i32mem:$dst, GR32:$src),
1292                    "and{l}\t{$src, $dst|$dst, $src}",
1293                    [(store (and (load addr:$dst), GR32:$src), addr:$dst)]>;
1294   def AND8mi   : Ii8<0x80, MRM4m,
1295                      (outs), (ins i8mem :$dst, i8imm :$src),
1296                      "and{b}\t{$src, $dst|$dst, $src}",
1297                       [(store (and (loadi8 addr:$dst), imm:$src), addr:$dst)]>;
1298   def AND16mi  : Ii16<0x81, MRM4m,
1299                       (outs), (ins i16mem:$dst, i16imm:$src),
1300                       "and{w}\t{$src, $dst|$dst, $src}",
1301                       [(store (and (loadi16 addr:$dst), imm:$src), addr:$dst)]>,
1302                       OpSize;
1303   def AND32mi  : Ii32<0x81, MRM4m,
1304                       (outs), (ins i32mem:$dst, i32imm:$src),
1305                       "and{l}\t{$src, $dst|$dst, $src}",
1306                       [(store (and (loadi32 addr:$dst), imm:$src), addr:$dst)]>;
1307   def AND16mi8 : Ii8<0x83, MRM4m,
1308                      (outs), (ins i16mem:$dst, i16i8imm :$src),
1309                      "and{w}\t{$src, $dst|$dst, $src}",
1310                 [(store (and (load addr:$dst), i16immSExt8:$src), addr:$dst)]>,
1311                      OpSize;
1312   def AND32mi8 : Ii8<0x83, MRM4m,
1313                      (outs), (ins i32mem:$dst, i32i8imm :$src),
1314                      "and{l}\t{$src, $dst|$dst, $src}",
1315                 [(store (and (load addr:$dst), i32immSExt8:$src), addr:$dst)]>;
1316 }
1317
1318
1319 let isCommutable = 1 in {   // X = OR Y, Z   --> X = OR Z, Y
1320 def OR8rr    : I<0x08, MRMDestReg, (outs GR8 :$dst), (ins GR8 :$src1, GR8 :$src2),
1321                  "or{b}\t{$src2, $dst|$dst, $src2}",
1322                  [(set GR8:$dst, (or GR8:$src1, GR8:$src2))]>;
1323 def OR16rr   : I<0x09, MRMDestReg, (outs GR16:$dst), (ins GR16:$src1, GR16:$src2),
1324                  "or{w}\t{$src2, $dst|$dst, $src2}",
1325                  [(set GR16:$dst, (or GR16:$src1, GR16:$src2))]>, OpSize;
1326 def OR32rr   : I<0x09, MRMDestReg, (outs GR32:$dst), (ins GR32:$src1, GR32:$src2),
1327                  "or{l}\t{$src2, $dst|$dst, $src2}",
1328                  [(set GR32:$dst, (or GR32:$src1, GR32:$src2))]>;
1329 }
1330 def OR8rm    : I<0x0A, MRMSrcMem , (outs GR8 :$dst), (ins GR8 :$src1, i8mem :$src2),
1331                  "or{b}\t{$src2, $dst|$dst, $src2}",
1332                 [(set GR8:$dst, (or GR8:$src1, (load addr:$src2)))]>;
1333 def OR16rm   : I<0x0B, MRMSrcMem , (outs GR16:$dst), (ins GR16:$src1, i16mem:$src2),
1334                  "or{w}\t{$src2, $dst|$dst, $src2}",
1335                 [(set GR16:$dst, (or GR16:$src1, (load addr:$src2)))]>, OpSize;
1336 def OR32rm   : I<0x0B, MRMSrcMem , (outs GR32:$dst), (ins GR32:$src1, i32mem:$src2),
1337                  "or{l}\t{$src2, $dst|$dst, $src2}",
1338                 [(set GR32:$dst, (or GR32:$src1, (load addr:$src2)))]>;
1339
1340 def OR8ri    : Ii8 <0x80, MRM1r, (outs GR8 :$dst), (ins GR8 :$src1, i8imm:$src2),
1341                     "or{b}\t{$src2, $dst|$dst, $src2}",
1342                     [(set GR8:$dst, (or GR8:$src1, imm:$src2))]>;
1343 def OR16ri   : Ii16<0x81, MRM1r, (outs GR16:$dst), (ins GR16:$src1, i16imm:$src2),
1344                     "or{w}\t{$src2, $dst|$dst, $src2}",
1345                     [(set GR16:$dst, (or GR16:$src1, imm:$src2))]>, OpSize;
1346 def OR32ri   : Ii32<0x81, MRM1r, (outs GR32:$dst), (ins GR32:$src1, i32imm:$src2),
1347                     "or{l}\t{$src2, $dst|$dst, $src2}",
1348                     [(set GR32:$dst, (or GR32:$src1, imm:$src2))]>;
1349
1350 def OR16ri8  : Ii8<0x83, MRM1r, (outs GR16:$dst), (ins GR16:$src1, i16i8imm:$src2),
1351                    "or{w}\t{$src2, $dst|$dst, $src2}",
1352                    [(set GR16:$dst, (or GR16:$src1, i16immSExt8:$src2))]>, OpSize;
1353 def OR32ri8  : Ii8<0x83, MRM1r, (outs GR32:$dst), (ins GR32:$src1, i32i8imm:$src2),
1354                    "or{l}\t{$src2, $dst|$dst, $src2}",
1355                    [(set GR32:$dst, (or GR32:$src1, i32immSExt8:$src2))]>;
1356 let isTwoAddress = 0 in {
1357   def OR8mr  : I<0x08, MRMDestMem, (outs), (ins i8mem:$dst, GR8:$src),
1358                  "or{b}\t{$src, $dst|$dst, $src}",
1359                  [(store (or (load addr:$dst), GR8:$src), addr:$dst)]>;
1360   def OR16mr : I<0x09, MRMDestMem, (outs), (ins i16mem:$dst, GR16:$src),
1361                  "or{w}\t{$src, $dst|$dst, $src}",
1362                  [(store (or (load addr:$dst), GR16:$src), addr:$dst)]>, OpSize;
1363   def OR32mr : I<0x09, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
1364                  "or{l}\t{$src, $dst|$dst, $src}",
1365                  [(store (or (load addr:$dst), GR32:$src), addr:$dst)]>;
1366   def OR8mi    : Ii8<0x80, MRM1m, (outs), (ins i8mem :$dst, i8imm:$src),
1367                  "or{b}\t{$src, $dst|$dst, $src}",
1368                  [(store (or (loadi8 addr:$dst), imm:$src), addr:$dst)]>;
1369   def OR16mi   : Ii16<0x81, MRM1m, (outs), (ins i16mem:$dst, i16imm:$src),
1370                  "or{w}\t{$src, $dst|$dst, $src}",
1371                  [(store (or (loadi16 addr:$dst), imm:$src), addr:$dst)]>,
1372                  OpSize;
1373   def OR32mi   : Ii32<0x81, MRM1m, (outs), (ins i32mem:$dst, i32imm:$src),
1374                  "or{l}\t{$src, $dst|$dst, $src}",
1375                  [(store (or (loadi32 addr:$dst), imm:$src), addr:$dst)]>;
1376   def OR16mi8  : Ii8<0x83, MRM1m, (outs), (ins i16mem:$dst, i16i8imm:$src),
1377                  "or{w}\t{$src, $dst|$dst, $src}",
1378                  [(store (or (load addr:$dst), i16immSExt8:$src), addr:$dst)]>,
1379                      OpSize;
1380   def OR32mi8  : Ii8<0x83, MRM1m, (outs), (ins i32mem:$dst, i32i8imm:$src),
1381                  "or{l}\t{$src, $dst|$dst, $src}",
1382                  [(store (or (load addr:$dst), i32immSExt8:$src), addr:$dst)]>;
1383 } // isTwoAddress = 0
1384
1385
1386 let isCommutable = 1 in { // X = XOR Y, Z --> X = XOR Z, Y
1387   def XOR8rr   : I<0x30, MRMDestReg,
1388                    (outs GR8 :$dst), (ins GR8 :$src1, GR8 :$src2),
1389                    "xor{b}\t{$src2, $dst|$dst, $src2}",
1390                    [(set GR8:$dst, (xor GR8:$src1, GR8:$src2))]>;
1391   def XOR16rr  : I<0x31, MRMDestReg,
1392                    (outs GR16:$dst), (ins GR16:$src1, GR16:$src2),
1393                    "xor{w}\t{$src2, $dst|$dst, $src2}",
1394                    [(set GR16:$dst, (xor GR16:$src1, GR16:$src2))]>, OpSize;
1395   def XOR32rr  : I<0x31, MRMDestReg,
1396                    (outs GR32:$dst), (ins GR32:$src1, GR32:$src2),
1397                    "xor{l}\t{$src2, $dst|$dst, $src2}",
1398                    [(set GR32:$dst, (xor GR32:$src1, GR32:$src2))]>;
1399 } // isCommutable = 1
1400
1401 def XOR8rm   : I<0x32, MRMSrcMem ,
1402                  (outs GR8 :$dst), (ins GR8:$src1, i8mem :$src2),
1403                  "xor{b}\t{$src2, $dst|$dst, $src2}",
1404                  [(set GR8:$dst, (xor GR8:$src1, (load addr:$src2)))]>;
1405 def XOR16rm  : I<0x33, MRMSrcMem ,
1406                  (outs GR16:$dst), (ins GR16:$src1, i16mem:$src2),
1407                  "xor{w}\t{$src2, $dst|$dst, $src2}",
1408                  [(set GR16:$dst, (xor GR16:$src1, (load addr:$src2)))]>,
1409                  OpSize;
1410 def XOR32rm  : I<0x33, MRMSrcMem ,
1411                  (outs GR32:$dst), (ins GR32:$src1, i32mem:$src2),
1412                  "xor{l}\t{$src2, $dst|$dst, $src2}",
1413                  [(set GR32:$dst, (xor GR32:$src1, (load addr:$src2)))]>;
1414
1415 def XOR8ri   : Ii8<0x80, MRM6r,
1416                    (outs GR8:$dst), (ins GR8:$src1, i8imm:$src2),
1417                    "xor{b}\t{$src2, $dst|$dst, $src2}",
1418                    [(set GR8:$dst, (xor GR8:$src1, imm:$src2))]>;
1419 def XOR16ri  : Ii16<0x81, MRM6r,
1420                     (outs GR16:$dst), (ins GR16:$src1, i16imm:$src2),
1421                     "xor{w}\t{$src2, $dst|$dst, $src2}",
1422                     [(set GR16:$dst, (xor GR16:$src1, imm:$src2))]>, OpSize;
1423 def XOR32ri  : Ii32<0x81, MRM6r,
1424                     (outs GR32:$dst), (ins GR32:$src1, i32imm:$src2),
1425                     "xor{l}\t{$src2, $dst|$dst, $src2}",
1426                     [(set GR32:$dst, (xor GR32:$src1, imm:$src2))]>;
1427 def XOR16ri8 : Ii8<0x83, MRM6r,
1428                    (outs GR16:$dst), (ins GR16:$src1, i16i8imm:$src2),
1429                    "xor{w}\t{$src2, $dst|$dst, $src2}",
1430                    [(set GR16:$dst, (xor GR16:$src1, i16immSExt8:$src2))]>,
1431                    OpSize;
1432 def XOR32ri8 : Ii8<0x83, MRM6r,
1433                    (outs GR32:$dst), (ins GR32:$src1, i32i8imm:$src2),
1434                    "xor{l}\t{$src2, $dst|$dst, $src2}",
1435                    [(set GR32:$dst, (xor GR32:$src1, i32immSExt8:$src2))]>;
1436
1437 let isTwoAddress = 0 in {
1438   def XOR8mr   : I<0x30, MRMDestMem,
1439                    (outs), (ins i8mem :$dst, GR8 :$src),
1440                    "xor{b}\t{$src, $dst|$dst, $src}",
1441                    [(store (xor (load addr:$dst), GR8:$src), addr:$dst)]>;
1442   def XOR16mr  : I<0x31, MRMDestMem,
1443                    (outs), (ins i16mem:$dst, GR16:$src),
1444                    "xor{w}\t{$src, $dst|$dst, $src}",
1445                    [(store (xor (load addr:$dst), GR16:$src), addr:$dst)]>,
1446                    OpSize;
1447   def XOR32mr  : I<0x31, MRMDestMem,
1448                    (outs), (ins i32mem:$dst, GR32:$src),
1449                    "xor{l}\t{$src, $dst|$dst, $src}",
1450                    [(store (xor (load addr:$dst), GR32:$src), addr:$dst)]>;
1451   def XOR8mi   : Ii8<0x80, MRM6m,
1452                      (outs), (ins i8mem :$dst, i8imm :$src),
1453                      "xor{b}\t{$src, $dst|$dst, $src}",
1454                     [(store (xor (loadi8 addr:$dst), imm:$src), addr:$dst)]>;
1455   def XOR16mi  : Ii16<0x81, MRM6m,
1456                       (outs), (ins i16mem:$dst, i16imm:$src),
1457                       "xor{w}\t{$src, $dst|$dst, $src}",
1458                    [(store (xor (loadi16 addr:$dst), imm:$src), addr:$dst)]>,
1459                       OpSize;
1460   def XOR32mi  : Ii32<0x81, MRM6m,
1461                       (outs), (ins i32mem:$dst, i32imm:$src),
1462                       "xor{l}\t{$src, $dst|$dst, $src}",
1463                    [(store (xor (loadi32 addr:$dst), imm:$src), addr:$dst)]>;
1464   def XOR16mi8 : Ii8<0x83, MRM6m,
1465                      (outs), (ins i16mem:$dst, i16i8imm :$src),
1466                      "xor{w}\t{$src, $dst|$dst, $src}",
1467                  [(store (xor (load addr:$dst), i16immSExt8:$src), addr:$dst)]>,
1468                      OpSize;
1469   def XOR32mi8 : Ii8<0x83, MRM6m,
1470                      (outs), (ins i32mem:$dst, i32i8imm :$src),
1471                      "xor{l}\t{$src, $dst|$dst, $src}",
1472                  [(store (xor (load addr:$dst), i32immSExt8:$src), addr:$dst)]>;
1473 } // isTwoAddress = 0
1474 } // Defs = [EFLAGS]
1475
1476 // Shift instructions
1477 let Defs = [EFLAGS] in {
1478 let Uses = [CL] in {
1479 def SHL8rCL  : I<0xD2, MRM4r, (outs GR8 :$dst), (ins GR8 :$src),
1480                  "shl{b}\t{%cl, $dst|$dst, %CL}",
1481                  [(set GR8:$dst, (shl GR8:$src, CL))]>;
1482 def SHL16rCL : I<0xD3, MRM4r, (outs GR16:$dst), (ins GR16:$src),
1483                  "shl{w}\t{%cl, $dst|$dst, %CL}",
1484                  [(set GR16:$dst, (shl GR16:$src, CL))]>, OpSize;
1485 def SHL32rCL : I<0xD3, MRM4r, (outs GR32:$dst), (ins GR32:$src),
1486                  "shl{l}\t{%cl, $dst|$dst, %CL}",
1487                  [(set GR32:$dst, (shl GR32:$src, CL))]>;
1488 } // Uses = [CL]
1489
1490 def SHL8ri   : Ii8<0xC0, MRM4r, (outs GR8 :$dst), (ins GR8 :$src1, i8imm:$src2),
1491                    "shl{b}\t{$src2, $dst|$dst, $src2}",
1492                    [(set GR8:$dst, (shl GR8:$src1, (i8 imm:$src2)))]>;
1493 let isConvertibleToThreeAddress = 1 in {   // Can transform into LEA.
1494 def SHL16ri  : Ii8<0xC1, MRM4r, (outs GR16:$dst), (ins GR16:$src1, i8imm:$src2),
1495                    "shl{w}\t{$src2, $dst|$dst, $src2}",
1496                    [(set GR16:$dst, (shl GR16:$src1, (i8 imm:$src2)))]>, OpSize;
1497 def SHL32ri  : Ii8<0xC1, MRM4r, (outs GR32:$dst), (ins GR32:$src1, i8imm:$src2),
1498                    "shl{l}\t{$src2, $dst|$dst, $src2}",
1499                    [(set GR32:$dst, (shl GR32:$src1, (i8 imm:$src2)))]>;
1500 // NOTE: We don't use shifts of a register by one, because 'add reg,reg' is
1501 // cheaper.
1502 } // isConvertibleToThreeAddress = 1
1503
1504 let isTwoAddress = 0 in {
1505   let Uses = [CL] in {
1506   def SHL8mCL  : I<0xD2, MRM4m, (outs), (ins i8mem :$dst),
1507                    "shl{b}\t{%cl, $dst|$dst, %CL}",
1508                    [(store (shl (loadi8 addr:$dst), CL), addr:$dst)]>;
1509   def SHL16mCL : I<0xD3, MRM4m, (outs), (ins i16mem:$dst),
1510                    "shl{w}\t{%cl, $dst|$dst, %CL}",
1511                    [(store (shl (loadi16 addr:$dst), CL), addr:$dst)]>, OpSize;
1512   def SHL32mCL : I<0xD3, MRM4m, (outs), (ins i32mem:$dst),
1513                    "shl{l}\t{%cl, $dst|$dst, %CL}",
1514                    [(store (shl (loadi32 addr:$dst), CL), addr:$dst)]>;
1515   }
1516   def SHL8mi   : Ii8<0xC0, MRM4m, (outs), (ins i8mem :$dst, i8imm:$src),
1517                      "shl{b}\t{$src, $dst|$dst, $src}",
1518                   [(store (shl (loadi8 addr:$dst), (i8 imm:$src)), addr:$dst)]>;
1519   def SHL16mi  : Ii8<0xC1, MRM4m, (outs), (ins i16mem:$dst, i8imm:$src),
1520                      "shl{w}\t{$src, $dst|$dst, $src}",
1521                  [(store (shl (loadi16 addr:$dst), (i8 imm:$src)), addr:$dst)]>,
1522                      OpSize;
1523   def SHL32mi  : Ii8<0xC1, MRM4m, (outs), (ins i32mem:$dst, i8imm:$src),
1524                      "shl{l}\t{$src, $dst|$dst, $src}",
1525                  [(store (shl (loadi32 addr:$dst), (i8 imm:$src)), addr:$dst)]>;
1526
1527   // Shift by 1
1528   def SHL8m1   : I<0xD0, MRM4m, (outs), (ins i8mem :$dst),
1529                    "shl{b}\t$dst",
1530                   [(store (shl (loadi8 addr:$dst), (i8 1)), addr:$dst)]>;
1531   def SHL16m1  : I<0xD1, MRM4m, (outs), (ins i16mem:$dst),
1532                    "shl{w}\t$dst",
1533                  [(store (shl (loadi16 addr:$dst), (i8 1)), addr:$dst)]>,
1534                      OpSize;
1535   def SHL32m1  : I<0xD1, MRM4m, (outs), (ins i32mem:$dst),
1536                    "shl{l}\t$dst",
1537                  [(store (shl (loadi32 addr:$dst), (i8 1)), addr:$dst)]>;
1538 }
1539
1540 let Uses = [CL] in {
1541 def SHR8rCL  : I<0xD2, MRM5r, (outs GR8 :$dst), (ins GR8 :$src),
1542                  "shr{b}\t{%cl, $dst|$dst, %CL}",
1543                  [(set GR8:$dst, (srl GR8:$src, CL))]>;
1544 def SHR16rCL : I<0xD3, MRM5r, (outs GR16:$dst), (ins GR16:$src),
1545                  "shr{w}\t{%cl, $dst|$dst, %CL}",
1546                  [(set GR16:$dst, (srl GR16:$src, CL))]>, OpSize;
1547 def SHR32rCL : I<0xD3, MRM5r, (outs GR32:$dst), (ins GR32:$src),
1548                  "shr{l}\t{%cl, $dst|$dst, %CL}",
1549                  [(set GR32:$dst, (srl GR32:$src, CL))]>;
1550 }
1551
1552 def SHR8ri   : Ii8<0xC0, MRM5r, (outs GR8:$dst), (ins GR8:$src1, i8imm:$src2),
1553                    "shr{b}\t{$src2, $dst|$dst, $src2}",
1554                    [(set GR8:$dst, (srl GR8:$src1, (i8 imm:$src2)))]>;
1555 def SHR16ri  : Ii8<0xC1, MRM5r, (outs GR16:$dst), (ins GR16:$src1, i8imm:$src2),
1556                    "shr{w}\t{$src2, $dst|$dst, $src2}",
1557                    [(set GR16:$dst, (srl GR16:$src1, (i8 imm:$src2)))]>, OpSize;
1558 def SHR32ri  : Ii8<0xC1, MRM5r, (outs GR32:$dst), (ins GR32:$src1, i8imm:$src2),
1559                    "shr{l}\t{$src2, $dst|$dst, $src2}",
1560                    [(set GR32:$dst, (srl GR32:$src1, (i8 imm:$src2)))]>;
1561
1562 // Shift by 1
1563 def SHR8r1   : I<0xD0, MRM5r, (outs GR8:$dst), (ins GR8:$src1),
1564                  "shr{b}\t$dst",
1565                  [(set GR8:$dst, (srl GR8:$src1, (i8 1)))]>;
1566 def SHR16r1  : I<0xD1, MRM5r, (outs GR16:$dst), (ins GR16:$src1),
1567                  "shr{w}\t$dst",
1568                  [(set GR16:$dst, (srl GR16:$src1, (i8 1)))]>, OpSize;
1569 def SHR32r1  : I<0xD1, MRM5r, (outs GR32:$dst), (ins GR32:$src1),
1570                  "shr{l}\t$dst",
1571                  [(set GR32:$dst, (srl GR32:$src1, (i8 1)))]>;
1572
1573 let isTwoAddress = 0 in {
1574   let Uses = [CL] in {
1575   def SHR8mCL  : I<0xD2, MRM5m, (outs), (ins i8mem :$dst),
1576                    "shr{b}\t{%cl, $dst|$dst, %CL}",
1577                    [(store (srl (loadi8 addr:$dst), CL), addr:$dst)]>;
1578   def SHR16mCL : I<0xD3, MRM5m, (outs), (ins i16mem:$dst),
1579                    "shr{w}\t{%cl, $dst|$dst, %CL}",
1580                    [(store (srl (loadi16 addr:$dst), CL), addr:$dst)]>,
1581                    OpSize;
1582   def SHR32mCL : I<0xD3, MRM5m, (outs), (ins i32mem:$dst),
1583                    "shr{l}\t{%cl, $dst|$dst, %CL}",
1584                    [(store (srl (loadi32 addr:$dst), CL), addr:$dst)]>;
1585   }
1586   def SHR8mi   : Ii8<0xC0, MRM5m, (outs), (ins i8mem :$dst, i8imm:$src),
1587                      "shr{b}\t{$src, $dst|$dst, $src}",
1588                   [(store (srl (loadi8 addr:$dst), (i8 imm:$src)), addr:$dst)]>;
1589   def SHR16mi  : Ii8<0xC1, MRM5m, (outs), (ins i16mem:$dst, i8imm:$src),
1590                      "shr{w}\t{$src, $dst|$dst, $src}",
1591                  [(store (srl (loadi16 addr:$dst), (i8 imm:$src)), addr:$dst)]>,
1592                      OpSize;
1593   def SHR32mi  : Ii8<0xC1, MRM5m, (outs), (ins i32mem:$dst, i8imm:$src),
1594                      "shr{l}\t{$src, $dst|$dst, $src}",
1595                  [(store (srl (loadi32 addr:$dst), (i8 imm:$src)), addr:$dst)]>;
1596
1597   // Shift by 1
1598   def SHR8m1   : I<0xD0, MRM5m, (outs), (ins i8mem :$dst),
1599                    "shr{b}\t$dst",
1600                   [(store (srl (loadi8 addr:$dst), (i8 1)), addr:$dst)]>;
1601   def SHR16m1  : I<0xD1, MRM5m, (outs), (ins i16mem:$dst),
1602                    "shr{w}\t$dst",
1603                  [(store (srl (loadi16 addr:$dst), (i8 1)), addr:$dst)]>,OpSize;
1604   def SHR32m1  : I<0xD1, MRM5m, (outs), (ins i32mem:$dst),
1605                    "shr{l}\t$dst",
1606                  [(store (srl (loadi32 addr:$dst), (i8 1)), addr:$dst)]>;
1607 }
1608
1609 let Uses = [CL] in {
1610 def SAR8rCL  : I<0xD2, MRM7r, (outs GR8 :$dst), (ins GR8 :$src),
1611                  "sar{b}\t{%cl, $dst|$dst, %CL}",
1612                  [(set GR8:$dst, (sra GR8:$src, CL))]>;
1613 def SAR16rCL : I<0xD3, MRM7r, (outs GR16:$dst), (ins GR16:$src),
1614                  "sar{w}\t{%cl, $dst|$dst, %CL}",
1615                  [(set GR16:$dst, (sra GR16:$src, CL))]>, OpSize;
1616 def SAR32rCL : I<0xD3, MRM7r, (outs GR32:$dst), (ins GR32:$src),
1617                  "sar{l}\t{%cl, $dst|$dst, %CL}",
1618                  [(set GR32:$dst, (sra GR32:$src, CL))]>;
1619 }
1620
1621 def SAR8ri   : Ii8<0xC0, MRM7r, (outs GR8 :$dst), (ins GR8 :$src1, i8imm:$src2),
1622                    "sar{b}\t{$src2, $dst|$dst, $src2}",
1623                    [(set GR8:$dst, (sra GR8:$src1, (i8 imm:$src2)))]>;
1624 def SAR16ri  : Ii8<0xC1, MRM7r, (outs GR16:$dst), (ins GR16:$src1, i8imm:$src2),
1625                    "sar{w}\t{$src2, $dst|$dst, $src2}",
1626                    [(set GR16:$dst, (sra GR16:$src1, (i8 imm:$src2)))]>,
1627                    OpSize;
1628 def SAR32ri  : Ii8<0xC1, MRM7r, (outs GR32:$dst), (ins GR32:$src1, i8imm:$src2),
1629                    "sar{l}\t{$src2, $dst|$dst, $src2}",
1630                    [(set GR32:$dst, (sra GR32:$src1, (i8 imm:$src2)))]>;
1631
1632 // Shift by 1
1633 def SAR8r1   : I<0xD0, MRM7r, (outs GR8 :$dst), (ins GR8 :$src1),
1634                  "sar{b}\t$dst",
1635                  [(set GR8:$dst, (sra GR8:$src1, (i8 1)))]>;
1636 def SAR16r1  : I<0xD1, MRM7r, (outs GR16:$dst), (ins GR16:$src1),
1637                  "sar{w}\t$dst",
1638                  [(set GR16:$dst, (sra GR16:$src1, (i8 1)))]>, OpSize;
1639 def SAR32r1  : I<0xD1, MRM7r, (outs GR32:$dst), (ins GR32:$src1),
1640                  "sar{l}\t$dst",
1641                  [(set GR32:$dst, (sra GR32:$src1, (i8 1)))]>;
1642
1643 let isTwoAddress = 0 in {
1644   let Uses = [CL] in {
1645   def SAR8mCL  : I<0xD2, MRM7m, (outs), (ins i8mem :$dst),
1646                    "sar{b}\t{%cl, $dst|$dst, %CL}",
1647                    [(store (sra (loadi8 addr:$dst), CL), addr:$dst)]>;
1648   def SAR16mCL : I<0xD3, MRM7m, (outs), (ins i16mem:$dst),
1649                    "sar{w}\t{%cl, $dst|$dst, %CL}",
1650                    [(store (sra (loadi16 addr:$dst), CL), addr:$dst)]>, OpSize;
1651   def SAR32mCL : I<0xD3, MRM7m, (outs), (ins i32mem:$dst),
1652                    "sar{l}\t{%cl, $dst|$dst, %CL}",
1653                    [(store (sra (loadi32 addr:$dst), CL), addr:$dst)]>;
1654   }
1655   def SAR8mi   : Ii8<0xC0, MRM7m, (outs), (ins i8mem :$dst, i8imm:$src),
1656                      "sar{b}\t{$src, $dst|$dst, $src}",
1657                   [(store (sra (loadi8 addr:$dst), (i8 imm:$src)), addr:$dst)]>;
1658   def SAR16mi  : Ii8<0xC1, MRM7m, (outs), (ins i16mem:$dst, i8imm:$src),
1659                      "sar{w}\t{$src, $dst|$dst, $src}",
1660                  [(store (sra (loadi16 addr:$dst), (i8 imm:$src)), addr:$dst)]>,
1661                      OpSize;
1662   def SAR32mi  : Ii8<0xC1, MRM7m, (outs), (ins i32mem:$dst, i8imm:$src),
1663                      "sar{l}\t{$src, $dst|$dst, $src}",
1664                  [(store (sra (loadi32 addr:$dst), (i8 imm:$src)), addr:$dst)]>;
1665
1666   // Shift by 1
1667   def SAR8m1   : I<0xD0, MRM7m, (outs), (ins i8mem :$dst),
1668                    "sar{b}\t$dst",
1669                   [(store (sra (loadi8 addr:$dst), (i8 1)), addr:$dst)]>;
1670   def SAR16m1  : I<0xD1, MRM7m, (outs), (ins i16mem:$dst),
1671                    "sar{w}\t$dst",
1672                  [(store (sra (loadi16 addr:$dst), (i8 1)), addr:$dst)]>,
1673                      OpSize;
1674   def SAR32m1  : I<0xD1, MRM7m, (outs), (ins i32mem:$dst),
1675                    "sar{l}\t$dst",
1676                  [(store (sra (loadi32 addr:$dst), (i8 1)), addr:$dst)]>;
1677 }
1678
1679 // Rotate instructions
1680 // FIXME: provide shorter instructions when imm8 == 1
1681 let Uses = [CL] in {
1682 def ROL8rCL  : I<0xD2, MRM0r, (outs GR8 :$dst), (ins GR8 :$src),
1683                  "rol{b}\t{%cl, $dst|$dst, %CL}",
1684                  [(set GR8:$dst, (rotl GR8:$src, CL))]>;
1685 def ROL16rCL : I<0xD3, MRM0r, (outs GR16:$dst), (ins GR16:$src),
1686                  "rol{w}\t{%cl, $dst|$dst, %CL}",
1687                  [(set GR16:$dst, (rotl GR16:$src, CL))]>, OpSize;
1688 def ROL32rCL : I<0xD3, MRM0r, (outs GR32:$dst), (ins GR32:$src),
1689                  "rol{l}\t{%cl, $dst|$dst, %CL}",
1690                  [(set GR32:$dst, (rotl GR32:$src, CL))]>;
1691 }
1692
1693 def ROL8ri   : Ii8<0xC0, MRM0r, (outs GR8 :$dst), (ins GR8 :$src1, i8imm:$src2),
1694                    "rol{b}\t{$src2, $dst|$dst, $src2}",
1695                    [(set GR8:$dst, (rotl GR8:$src1, (i8 imm:$src2)))]>;
1696 def ROL16ri  : Ii8<0xC1, MRM0r, (outs GR16:$dst), (ins GR16:$src1, i8imm:$src2),
1697                    "rol{w}\t{$src2, $dst|$dst, $src2}",
1698                    [(set GR16:$dst, (rotl GR16:$src1, (i8 imm:$src2)))]>, OpSize;
1699 def ROL32ri  : Ii8<0xC1, MRM0r, (outs GR32:$dst), (ins GR32:$src1, i8imm:$src2),
1700                    "rol{l}\t{$src2, $dst|$dst, $src2}",
1701                    [(set GR32:$dst, (rotl GR32:$src1, (i8 imm:$src2)))]>;
1702
1703 // Rotate by 1
1704 def ROL8r1   : I<0xD0, MRM0r, (outs GR8 :$dst), (ins GR8 :$src1),
1705                  "rol{b}\t$dst",
1706                  [(set GR8:$dst, (rotl GR8:$src1, (i8 1)))]>;
1707 def ROL16r1  : I<0xD1, MRM0r, (outs GR16:$dst), (ins GR16:$src1),
1708                  "rol{w}\t$dst",
1709                  [(set GR16:$dst, (rotl GR16:$src1, (i8 1)))]>, OpSize;
1710 def ROL32r1  : I<0xD1, MRM0r, (outs GR32:$dst), (ins GR32:$src1),
1711                  "rol{l}\t$dst",
1712                  [(set GR32:$dst, (rotl GR32:$src1, (i8 1)))]>;
1713
1714 let isTwoAddress = 0 in {
1715   let Uses = [CL] in {
1716   def ROL8mCL  : I<0xD2, MRM0m, (outs), (ins i8mem :$dst),
1717                    "rol{b}\t{%cl, $dst|$dst, %CL}",
1718                    [(store (rotl (loadi8 addr:$dst), CL), addr:$dst)]>;
1719   def ROL16mCL : I<0xD3, MRM0m, (outs), (ins i16mem:$dst),
1720                    "rol{w}\t{%cl, $dst|$dst, %CL}",
1721                    [(store (rotl (loadi16 addr:$dst), CL), addr:$dst)]>, OpSize;
1722   def ROL32mCL : I<0xD3, MRM0m, (outs), (ins i32mem:$dst),
1723                    "rol{l}\t{%cl, $dst|$dst, %CL}",
1724                    [(store (rotl (loadi32 addr:$dst), CL), addr:$dst)]>;
1725   }
1726   def ROL8mi   : Ii8<0xC0, MRM0m, (outs), (ins i8mem :$dst, i8imm:$src),
1727                      "rol{b}\t{$src, $dst|$dst, $src}",
1728                  [(store (rotl (loadi8 addr:$dst), (i8 imm:$src)), addr:$dst)]>;
1729   def ROL16mi  : Ii8<0xC1, MRM0m, (outs), (ins i16mem:$dst, i8imm:$src),
1730                      "rol{w}\t{$src, $dst|$dst, $src}",
1731                 [(store (rotl (loadi16 addr:$dst), (i8 imm:$src)), addr:$dst)]>,
1732                      OpSize;
1733   def ROL32mi  : Ii8<0xC1, MRM0m, (outs), (ins i32mem:$dst, i8imm:$src),
1734                      "rol{l}\t{$src, $dst|$dst, $src}",
1735                 [(store (rotl (loadi32 addr:$dst), (i8 imm:$src)), addr:$dst)]>;
1736
1737   // Rotate by 1
1738   def ROL8m1   : I<0xD0, MRM0m, (outs), (ins i8mem :$dst),
1739                    "rol{b}\t$dst",
1740                  [(store (rotl (loadi8 addr:$dst), (i8 1)), addr:$dst)]>;
1741   def ROL16m1  : I<0xD1, MRM0m, (outs), (ins i16mem:$dst),
1742                    "rol{w}\t$dst",
1743                 [(store (rotl (loadi16 addr:$dst), (i8 1)), addr:$dst)]>,
1744                      OpSize;
1745   def ROL32m1  : I<0xD1, MRM0m, (outs), (ins i32mem:$dst),
1746                    "rol{l}\t$dst",
1747                 [(store (rotl (loadi32 addr:$dst), (i8 1)), addr:$dst)]>;
1748 }
1749
1750 let Uses = [CL] in {
1751 def ROR8rCL  : I<0xD2, MRM1r, (outs GR8 :$dst), (ins GR8 :$src),
1752                  "ror{b}\t{%cl, $dst|$dst, %CL}",
1753                  [(set GR8:$dst, (rotr GR8:$src, CL))]>;
1754 def ROR16rCL : I<0xD3, MRM1r, (outs GR16:$dst), (ins GR16:$src),
1755                  "ror{w}\t{%cl, $dst|$dst, %CL}",
1756                  [(set GR16:$dst, (rotr GR16:$src, CL))]>, OpSize;
1757 def ROR32rCL : I<0xD3, MRM1r, (outs GR32:$dst), (ins GR32:$src),
1758                  "ror{l}\t{%cl, $dst|$dst, %CL}",
1759                  [(set GR32:$dst, (rotr GR32:$src, CL))]>;
1760 }
1761
1762 def ROR8ri   : Ii8<0xC0, MRM1r, (outs GR8 :$dst), (ins GR8 :$src1, i8imm:$src2),
1763                    "ror{b}\t{$src2, $dst|$dst, $src2}",
1764                    [(set GR8:$dst, (rotr GR8:$src1, (i8 imm:$src2)))]>;
1765 def ROR16ri  : Ii8<0xC1, MRM1r, (outs GR16:$dst), (ins GR16:$src1, i8imm:$src2),
1766                    "ror{w}\t{$src2, $dst|$dst, $src2}",
1767                    [(set GR16:$dst, (rotr GR16:$src1, (i8 imm:$src2)))]>, OpSize;
1768 def ROR32ri  : Ii8<0xC1, MRM1r, (outs GR32:$dst), (ins GR32:$src1, i8imm:$src2),
1769                    "ror{l}\t{$src2, $dst|$dst, $src2}",
1770                    [(set GR32:$dst, (rotr GR32:$src1, (i8 imm:$src2)))]>;
1771
1772 // Rotate by 1
1773 def ROR8r1   : I<0xD0, MRM1r, (outs GR8 :$dst), (ins GR8 :$src1),
1774                  "ror{b}\t$dst",
1775                  [(set GR8:$dst, (rotr GR8:$src1, (i8 1)))]>;
1776 def ROR16r1  : I<0xD1, MRM1r, (outs GR16:$dst), (ins GR16:$src1),
1777                  "ror{w}\t$dst",
1778                  [(set GR16:$dst, (rotr GR16:$src1, (i8 1)))]>, OpSize;
1779 def ROR32r1  : I<0xD1, MRM1r, (outs GR32:$dst), (ins GR32:$src1),
1780                  "ror{l}\t$dst",
1781                  [(set GR32:$dst, (rotr GR32:$src1, (i8 1)))]>;
1782
1783 let isTwoAddress = 0 in {
1784   let Uses = [CL] in {
1785   def ROR8mCL  : I<0xD2, MRM1m, (outs), (ins i8mem :$dst),
1786                    "ror{b}\t{%cl, $dst|$dst, %CL}",
1787                    [(store (rotr (loadi8 addr:$dst), CL), addr:$dst)]>;
1788   def ROR16mCL : I<0xD3, MRM1m, (outs), (ins i16mem:$dst),
1789                    "ror{w}\t{%cl, $dst|$dst, %CL}",
1790                    [(store (rotr (loadi16 addr:$dst), CL), addr:$dst)]>, OpSize;
1791   def ROR32mCL : I<0xD3, MRM1m, (outs), (ins i32mem:$dst),
1792                    "ror{l}\t{%cl, $dst|$dst, %CL}",
1793                    [(store (rotr (loadi32 addr:$dst), CL), addr:$dst)]>;
1794   }
1795   def ROR8mi   : Ii8<0xC0, MRM1m, (outs), (ins i8mem :$dst, i8imm:$src),
1796                      "ror{b}\t{$src, $dst|$dst, $src}",
1797                  [(store (rotr (loadi8 addr:$dst), (i8 imm:$src)), addr:$dst)]>;
1798   def ROR16mi  : Ii8<0xC1, MRM1m, (outs), (ins i16mem:$dst, i8imm:$src),
1799                      "ror{w}\t{$src, $dst|$dst, $src}",
1800                 [(store (rotr (loadi16 addr:$dst), (i8 imm:$src)), addr:$dst)]>,
1801                      OpSize;
1802   def ROR32mi  : Ii8<0xC1, MRM1m, (outs), (ins i32mem:$dst, i8imm:$src),
1803                      "ror{l}\t{$src, $dst|$dst, $src}",
1804                 [(store (rotr (loadi32 addr:$dst), (i8 imm:$src)), addr:$dst)]>;
1805
1806   // Rotate by 1
1807   def ROR8m1   : I<0xD0, MRM1m, (outs), (ins i8mem :$dst),
1808                    "ror{b}\t$dst",
1809                  [(store (rotr (loadi8 addr:$dst), (i8 1)), addr:$dst)]>;
1810   def ROR16m1  : I<0xD1, MRM1m, (outs), (ins i16mem:$dst),
1811                    "ror{w}\t$dst",
1812                 [(store (rotr (loadi16 addr:$dst), (i8 1)), addr:$dst)]>,
1813                      OpSize;
1814   def ROR32m1  : I<0xD1, MRM1m, (outs), (ins i32mem:$dst),
1815                    "ror{l}\t$dst",
1816                 [(store (rotr (loadi32 addr:$dst), (i8 1)), addr:$dst)]>;
1817 }
1818
1819
1820
1821 // Double shift instructions (generalizations of rotate)
1822 let Uses = [CL] in {
1823 def SHLD32rrCL : I<0xA5, MRMDestReg, (outs GR32:$dst), (ins GR32:$src1, GR32:$src2),
1824                    "shld{l}\t{%cl, $src2, $dst|$dst, $src2, %CL}",
1825                    [(set GR32:$dst, (X86shld GR32:$src1, GR32:$src2, CL))]>, TB;
1826 def SHRD32rrCL : I<0xAD, MRMDestReg, (outs GR32:$dst), (ins GR32:$src1, GR32:$src2),
1827                    "shrd{l}\t{%cl, $src2, $dst|$dst, $src2, %CL}",
1828                    [(set GR32:$dst, (X86shrd GR32:$src1, GR32:$src2, CL))]>, TB;
1829 def SHLD16rrCL : I<0xA5, MRMDestReg, (outs GR16:$dst), (ins GR16:$src1, GR16:$src2),
1830                    "shld{w}\t{%cl, $src2, $dst|$dst, $src2, %CL}",
1831                    [(set GR16:$dst, (X86shld GR16:$src1, GR16:$src2, CL))]>,
1832                    TB, OpSize;
1833 def SHRD16rrCL : I<0xAD, MRMDestReg, (outs GR16:$dst), (ins GR16:$src1, GR16:$src2),
1834                    "shrd{w}\t{%cl, $src2, $dst|$dst, $src2, %CL}",
1835                    [(set GR16:$dst, (X86shrd GR16:$src1, GR16:$src2, CL))]>,
1836                    TB, OpSize;
1837 }
1838
1839 let isCommutable = 1 in {  // These instructions commute to each other.
1840 def SHLD32rri8 : Ii8<0xA4, MRMDestReg,
1841                      (outs GR32:$dst), (ins GR32:$src1, GR32:$src2, i8imm:$src3),
1842                      "shld{l}\t{$src3, $src2, $dst|$dst, $src2, $src3}",
1843                      [(set GR32:$dst, (X86shld GR32:$src1, GR32:$src2,
1844                                       (i8 imm:$src3)))]>,
1845                  TB;
1846 def SHRD32rri8 : Ii8<0xAC, MRMDestReg,
1847                      (outs GR32:$dst), (ins GR32:$src1, GR32:$src2, i8imm:$src3),
1848                      "shrd{l}\t{$src3, $src2, $dst|$dst, $src2, $src3}",
1849                      [(set GR32:$dst, (X86shrd GR32:$src1, GR32:$src2,
1850                                       (i8 imm:$src3)))]>,
1851                  TB;
1852 def SHLD16rri8 : Ii8<0xA4, MRMDestReg,
1853                      (outs GR16:$dst), (ins GR16:$src1, GR16:$src2, i8imm:$src3),
1854                      "shld{w}\t{$src3, $src2, $dst|$dst, $src2, $src3}",
1855                      [(set GR16:$dst, (X86shld GR16:$src1, GR16:$src2,
1856                                       (i8 imm:$src3)))]>,
1857                      TB, OpSize;
1858 def SHRD16rri8 : Ii8<0xAC, MRMDestReg,
1859                      (outs GR16:$dst), (ins GR16:$src1, GR16:$src2, i8imm:$src3),
1860                      "shrd{w}\t{$src3, $src2, $dst|$dst, $src2, $src3}",
1861                      [(set GR16:$dst, (X86shrd GR16:$src1, GR16:$src2,
1862                                       (i8 imm:$src3)))]>,
1863                      TB, OpSize;
1864 }
1865
1866 let isTwoAddress = 0 in {
1867   let Uses = [CL] in {
1868   def SHLD32mrCL : I<0xA5, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src2),
1869                      "shld{l}\t{%cl, $src2, $dst|$dst, $src2, %CL}",
1870                      [(store (X86shld (loadi32 addr:$dst), GR32:$src2, CL),
1871                        addr:$dst)]>, TB;
1872   def SHRD32mrCL : I<0xAD, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src2),
1873                     "shrd{l}\t{%cl, $src2, $dst|$dst, $src2, %CL}",
1874                     [(store (X86shrd (loadi32 addr:$dst), GR32:$src2, CL),
1875                       addr:$dst)]>, TB;
1876   }
1877   def SHLD32mri8 : Ii8<0xA4, MRMDestMem,
1878                       (outs), (ins i32mem:$dst, GR32:$src2, i8imm:$src3),
1879                       "shld{l}\t{$src3, $src2, $dst|$dst, $src2, $src3}",
1880                       [(store (X86shld (loadi32 addr:$dst), GR32:$src2,
1881                                         (i8 imm:$src3)), addr:$dst)]>,
1882                       TB;
1883   def SHRD32mri8 : Ii8<0xAC, MRMDestMem,
1884                        (outs), (ins i32mem:$dst, GR32:$src2, i8imm:$src3),
1885                        "shrd{l}\t{$src3, $src2, $dst|$dst, $src2, $src3}",
1886                        [(store (X86shrd (loadi32 addr:$dst), GR32:$src2,
1887                                          (i8 imm:$src3)), addr:$dst)]>,
1888                        TB;
1889
1890   let Uses = [CL] in {
1891   def SHLD16mrCL : I<0xA5, MRMDestMem, (outs), (ins i16mem:$dst, GR16:$src2),
1892                      "shld{w}\t{%cl, $src2, $dst|$dst, $src2, %CL}",
1893                      [(store (X86shld (loadi16 addr:$dst), GR16:$src2, CL),
1894                        addr:$dst)]>, TB, OpSize;
1895   def SHRD16mrCL : I<0xAD, MRMDestMem, (outs), (ins i16mem:$dst, GR16:$src2),
1896                     "shrd{w}\t{%cl, $src2, $dst|$dst, $src2, %CL}",
1897                     [(store (X86shrd (loadi16 addr:$dst), GR16:$src2, CL),
1898                       addr:$dst)]>, TB, OpSize;
1899   }
1900   def SHLD16mri8 : Ii8<0xA4, MRMDestMem,
1901                       (outs), (ins i16mem:$dst, GR16:$src2, i8imm:$src3),
1902                       "shld{w}\t{$src3, $src2, $dst|$dst, $src2, $src3}",
1903                       [(store (X86shld (loadi16 addr:$dst), GR16:$src2,
1904                                         (i8 imm:$src3)), addr:$dst)]>,
1905                       TB, OpSize;
1906   def SHRD16mri8 : Ii8<0xAC, MRMDestMem,
1907                        (outs), (ins i16mem:$dst, GR16:$src2, i8imm:$src3),
1908                        "shrd{w}\t{$src3, $src2, $dst|$dst, $src2, $src3}",
1909                       [(store (X86shrd (loadi16 addr:$dst), GR16:$src2,
1910                                         (i8 imm:$src3)), addr:$dst)]>,
1911                        TB, OpSize;
1912 }
1913 } // Defs = [EFLAGS]
1914
1915
1916 // Arithmetic.
1917 let Defs = [EFLAGS] in {
1918 let isCommutable = 1 in {   // X = ADD Y, Z   --> X = ADD Z, Y
1919 def ADD8rr   : I<0x00, MRMDestReg, (outs GR8 :$dst),
1920                                    (ins GR8 :$src1, GR8 :$src2),
1921                  "add{b}\t{$src2, $dst|$dst, $src2}",
1922                  [(set GR8:$dst, (add GR8:$src1, GR8:$src2))]>;
1923 let isConvertibleToThreeAddress = 1 in {   // Can transform into LEA.
1924 def ADD16rr  : I<0x01, MRMDestReg, (outs GR16:$dst),
1925                                    (ins GR16:$src1, GR16:$src2),
1926                  "add{w}\t{$src2, $dst|$dst, $src2}",
1927                  [(set GR16:$dst, (add GR16:$src1, GR16:$src2))]>, OpSize;
1928 def ADD32rr  : I<0x01, MRMDestReg, (outs GR32:$dst),
1929                                    (ins GR32:$src1, GR32:$src2),
1930                  "add{l}\t{$src2, $dst|$dst, $src2}",
1931                  [(set GR32:$dst, (add GR32:$src1, GR32:$src2))]>;
1932 } // end isConvertibleToThreeAddress
1933 } // end isCommutable
1934 def ADD8rm   : I<0x02, MRMSrcMem, (outs GR8 :$dst),
1935                                   (ins GR8 :$src1, i8mem :$src2),
1936                  "add{b}\t{$src2, $dst|$dst, $src2}",
1937                  [(set GR8:$dst, (add GR8:$src1, (load addr:$src2)))]>;
1938 def ADD16rm  : I<0x03, MRMSrcMem, (outs GR16:$dst),
1939                                   (ins GR16:$src1, i16mem:$src2),
1940                  "add{w}\t{$src2, $dst|$dst, $src2}",
1941                  [(set GR16:$dst, (add GR16:$src1, (load addr:$src2)))]>,OpSize;
1942 def ADD32rm  : I<0x03, MRMSrcMem, (outs GR32:$dst),
1943                                   (ins GR32:$src1, i32mem:$src2),
1944                  "add{l}\t{$src2, $dst|$dst, $src2}",
1945                  [(set GR32:$dst, (add GR32:$src1, (load addr:$src2)))]>;
1946
1947 def ADD8ri   : Ii8<0x80, MRM0r, (outs GR8:$dst), (ins GR8:$src1, i8imm:$src2),
1948                    "add{b}\t{$src2, $dst|$dst, $src2}",
1949                    [(set GR8:$dst, (add GR8:$src1, imm:$src2))]>;
1950
1951 let isConvertibleToThreeAddress = 1 in {   // Can transform into LEA.
1952 def ADD16ri  : Ii16<0x81, MRM0r, (outs GR16:$dst),
1953                                  (ins GR16:$src1, i16imm:$src2),
1954                     "add{w}\t{$src2, $dst|$dst, $src2}",
1955                     [(set GR16:$dst, (add GR16:$src1, imm:$src2))]>, OpSize;
1956 def ADD32ri  : Ii32<0x81, MRM0r, (outs GR32:$dst),
1957                                  (ins GR32:$src1, i32imm:$src2),
1958                     "add{l}\t{$src2, $dst|$dst, $src2}",
1959                     [(set GR32:$dst, (add GR32:$src1, imm:$src2))]>;
1960 def ADD16ri8 : Ii8<0x83, MRM0r, (outs GR16:$dst),
1961                                 (ins GR16:$src1, i16i8imm:$src2),
1962                    "add{w}\t{$src2, $dst|$dst, $src2}",
1963                 [(set GR16:$dst, (add GR16:$src1, i16immSExt8:$src2))]>, OpSize;
1964 def ADD32ri8 : Ii8<0x83, MRM0r, (outs GR32:$dst),
1965                                 (ins GR32:$src1, i32i8imm:$src2),
1966                    "add{l}\t{$src2, $dst|$dst, $src2}",
1967                 [(set GR32:$dst, (add GR32:$src1, i32immSExt8:$src2))]>;
1968 }
1969
1970 let isTwoAddress = 0 in {
1971   def ADD8mr   : I<0x00, MRMDestMem, (outs), (ins i8mem :$dst, GR8 :$src2),
1972                    "add{b}\t{$src2, $dst|$dst, $src2}",
1973                    [(store (add (load addr:$dst), GR8:$src2), addr:$dst)]>;
1974   def ADD16mr  : I<0x01, MRMDestMem, (outs), (ins i16mem:$dst, GR16:$src2),
1975                    "add{w}\t{$src2, $dst|$dst, $src2}",
1976                    [(store (add (load addr:$dst), GR16:$src2), addr:$dst)]>,
1977                  OpSize;
1978   def ADD32mr  : I<0x01, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src2),
1979                    "add{l}\t{$src2, $dst|$dst, $src2}",
1980                    [(store (add (load addr:$dst), GR32:$src2), addr:$dst)]>;
1981   def ADD8mi   : Ii8<0x80, MRM0m, (outs), (ins i8mem :$dst, i8imm :$src2),
1982                      "add{b}\t{$src2, $dst|$dst, $src2}",
1983                    [(store (add (loadi8 addr:$dst), imm:$src2), addr:$dst)]>;
1984   def ADD16mi  : Ii16<0x81, MRM0m, (outs), (ins i16mem:$dst, i16imm:$src2),
1985                       "add{w}\t{$src2, $dst|$dst, $src2}",
1986                   [(store (add (loadi16 addr:$dst), imm:$src2), addr:$dst)]>,
1987                  OpSize;
1988   def ADD32mi  : Ii32<0x81, MRM0m, (outs), (ins i32mem:$dst, i32imm:$src2),
1989                       "add{l}\t{$src2, $dst|$dst, $src2}",
1990                   [(store (add (loadi32 addr:$dst), imm:$src2), addr:$dst)]>;
1991   def ADD16mi8 : Ii8<0x83, MRM0m, (outs), (ins i16mem:$dst, i16i8imm :$src2),
1992                      "add{w}\t{$src2, $dst|$dst, $src2}",
1993                 [(store (add (load addr:$dst), i16immSExt8:$src2), addr:$dst)]>,
1994                  OpSize;
1995   def ADD32mi8 : Ii8<0x83, MRM0m, (outs), (ins i32mem:$dst, i32i8imm :$src2),
1996                      "add{l}\t{$src2, $dst|$dst, $src2}",
1997                 [(store (add (load addr:$dst), i32immSExt8:$src2), addr:$dst)]>;
1998 }
1999
2000 let Uses = [EFLAGS] in {
2001 let isCommutable = 1 in {  // X = ADC Y, Z --> X = ADC Z, Y
2002 def ADC32rr  : I<0x11, MRMDestReg, (outs GR32:$dst), (ins GR32:$src1, GR32:$src2),
2003                  "adc{l}\t{$src2, $dst|$dst, $src2}",
2004                  [(set GR32:$dst, (adde GR32:$src1, GR32:$src2))]>;
2005 }
2006 def ADC32rm  : I<0x13, MRMSrcMem , (outs GR32:$dst), (ins GR32:$src1, i32mem:$src2),
2007                  "adc{l}\t{$src2, $dst|$dst, $src2}",
2008                  [(set GR32:$dst, (adde GR32:$src1, (load addr:$src2)))]>;
2009 def ADC32ri  : Ii32<0x81, MRM2r, (outs GR32:$dst), (ins GR32:$src1, i32imm:$src2),
2010                     "adc{l}\t{$src2, $dst|$dst, $src2}",
2011                  [(set GR32:$dst, (adde GR32:$src1, imm:$src2))]>;
2012 def ADC32ri8 : Ii8<0x83, MRM2r, (outs GR32:$dst), (ins GR32:$src1, i32i8imm:$src2),
2013                    "adc{l}\t{$src2, $dst|$dst, $src2}",
2014                  [(set GR32:$dst, (adde GR32:$src1, i32immSExt8:$src2))]>;
2015
2016 let isTwoAddress = 0 in {
2017   def ADC32mr  : I<0x11, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src2),
2018                    "adc{l}\t{$src2, $dst|$dst, $src2}",
2019                    [(store (adde (load addr:$dst), GR32:$src2), addr:$dst)]>;
2020   def ADC32mi  : Ii32<0x81, MRM2m, (outs), (ins i32mem:$dst, i32imm:$src2),
2021                       "adc{l}\t{$src2, $dst|$dst, $src2}",
2022                   [(store (adde (loadi32 addr:$dst), imm:$src2), addr:$dst)]>;
2023   def ADC32mi8 : Ii8<0x83, MRM2m, (outs), (ins i32mem:$dst, i32i8imm :$src2),
2024                      "adc{l}\t{$src2, $dst|$dst, $src2}",
2025              [(store (adde (load addr:$dst), i32immSExt8:$src2), addr:$dst)]>;
2026 }
2027 } // Uses = [EFLAGS]
2028
2029 def SUB8rr   : I<0x28, MRMDestReg, (outs GR8 :$dst), (ins GR8 :$src1, GR8 :$src2),
2030                  "sub{b}\t{$src2, $dst|$dst, $src2}",
2031                  [(set GR8:$dst, (sub GR8:$src1, GR8:$src2))]>;
2032 def SUB16rr  : I<0x29, MRMDestReg, (outs GR16:$dst), (ins GR16:$src1, GR16:$src2),
2033                  "sub{w}\t{$src2, $dst|$dst, $src2}",
2034                  [(set GR16:$dst, (sub GR16:$src1, GR16:$src2))]>, OpSize;
2035 def SUB32rr  : I<0x29, MRMDestReg, (outs GR32:$dst), (ins GR32:$src1, GR32:$src2),
2036                  "sub{l}\t{$src2, $dst|$dst, $src2}",
2037                  [(set GR32:$dst, (sub GR32:$src1, GR32:$src2))]>;
2038 def SUB8rm   : I<0x2A, MRMSrcMem, (outs GR8 :$dst), (ins GR8 :$src1, i8mem :$src2),
2039                  "sub{b}\t{$src2, $dst|$dst, $src2}",
2040                  [(set GR8:$dst, (sub GR8:$src1, (load addr:$src2)))]>;
2041 def SUB16rm  : I<0x2B, MRMSrcMem, (outs GR16:$dst), (ins GR16:$src1, i16mem:$src2),
2042                  "sub{w}\t{$src2, $dst|$dst, $src2}",
2043                  [(set GR16:$dst, (sub GR16:$src1, (load addr:$src2)))]>, OpSize;
2044 def SUB32rm  : I<0x2B, MRMSrcMem, (outs GR32:$dst), (ins GR32:$src1, i32mem:$src2),
2045                  "sub{l}\t{$src2, $dst|$dst, $src2}",
2046                  [(set GR32:$dst, (sub GR32:$src1, (load addr:$src2)))]>;
2047
2048 def SUB8ri   : Ii8 <0x80, MRM5r, (outs GR8:$dst), (ins GR8:$src1, i8imm:$src2),
2049                     "sub{b}\t{$src2, $dst|$dst, $src2}",
2050                     [(set GR8:$dst, (sub GR8:$src1, imm:$src2))]>;
2051 def SUB16ri  : Ii16<0x81, MRM5r, (outs GR16:$dst), (ins GR16:$src1, i16imm:$src2),
2052                     "sub{w}\t{$src2, $dst|$dst, $src2}",
2053                     [(set GR16:$dst, (sub GR16:$src1, imm:$src2))]>, OpSize;
2054 def SUB32ri  : Ii32<0x81, MRM5r, (outs GR32:$dst), (ins GR32:$src1, i32imm:$src2),
2055                     "sub{l}\t{$src2, $dst|$dst, $src2}",
2056                     [(set GR32:$dst, (sub GR32:$src1, imm:$src2))]>;
2057 def SUB16ri8 : Ii8<0x83, MRM5r, (outs GR16:$dst), (ins GR16:$src1, i16i8imm:$src2),
2058                    "sub{w}\t{$src2, $dst|$dst, $src2}",
2059                    [(set GR16:$dst, (sub GR16:$src1, i16immSExt8:$src2))]>,
2060                OpSize;
2061 def SUB32ri8 : Ii8<0x83, MRM5r, (outs GR32:$dst), (ins GR32:$src1, i32i8imm:$src2),
2062                    "sub{l}\t{$src2, $dst|$dst, $src2}",
2063                    [(set GR32:$dst, (sub GR32:$src1, i32immSExt8:$src2))]>;
2064 let isTwoAddress = 0 in {
2065   def SUB8mr   : I<0x28, MRMDestMem, (outs), (ins i8mem :$dst, GR8 :$src2),
2066                    "sub{b}\t{$src2, $dst|$dst, $src2}",
2067                    [(store (sub (load addr:$dst), GR8:$src2), addr:$dst)]>;
2068   def SUB16mr  : I<0x29, MRMDestMem, (outs), (ins i16mem:$dst, GR16:$src2),
2069                    "sub{w}\t{$src2, $dst|$dst, $src2}",
2070                    [(store (sub (load addr:$dst), GR16:$src2), addr:$dst)]>,
2071                  OpSize;
2072   def SUB32mr  : I<0x29, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src2),
2073                    "sub{l}\t{$src2, $dst|$dst, $src2}",
2074                    [(store (sub (load addr:$dst), GR32:$src2), addr:$dst)]>;
2075   def SUB8mi   : Ii8<0x80, MRM5m, (outs), (ins i8mem :$dst, i8imm:$src2),
2076                      "sub{b}\t{$src2, $dst|$dst, $src2}",
2077                    [(store (sub (loadi8 addr:$dst), imm:$src2), addr:$dst)]>;
2078   def SUB16mi  : Ii16<0x81, MRM5m, (outs), (ins i16mem:$dst, i16imm:$src2),
2079                       "sub{w}\t{$src2, $dst|$dst, $src2}",
2080                   [(store (sub (loadi16 addr:$dst), imm:$src2), addr:$dst)]>,
2081                  OpSize;
2082   def SUB32mi  : Ii32<0x81, MRM5m, (outs), (ins i32mem:$dst, i32imm:$src2),
2083                       "sub{l}\t{$src2, $dst|$dst, $src2}",
2084                   [(store (sub (loadi32 addr:$dst), imm:$src2), addr:$dst)]>;
2085   def SUB16mi8 : Ii8<0x83, MRM5m, (outs), (ins i16mem:$dst, i16i8imm :$src2),
2086                      "sub{w}\t{$src2, $dst|$dst, $src2}",
2087                 [(store (sub (load addr:$dst), i16immSExt8:$src2), addr:$dst)]>,
2088                  OpSize;
2089   def SUB32mi8 : Ii8<0x83, MRM5m, (outs), (ins i32mem:$dst, i32i8imm :$src2),
2090                      "sub{l}\t{$src2, $dst|$dst, $src2}",
2091                 [(store (sub (load addr:$dst), i32immSExt8:$src2), addr:$dst)]>;
2092 }
2093
2094 let Uses = [EFLAGS] in {
2095 def SBB32rr    : I<0x19, MRMDestReg, (outs GR32:$dst), (ins GR32:$src1, GR32:$src2),
2096                   "sbb{l}\t{$src2, $dst|$dst, $src2}",
2097                  [(set GR32:$dst, (sube GR32:$src1, GR32:$src2))]>;
2098
2099 let isTwoAddress = 0 in {
2100   def SBB32mr  : I<0x19, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src2),
2101                    "sbb{l}\t{$src2, $dst|$dst, $src2}",
2102                    [(store (sube (load addr:$dst), GR32:$src2), addr:$dst)]>;
2103   def SBB8mi  : Ii32<0x80, MRM3m, (outs), (ins i8mem:$dst, i8imm:$src2),
2104                       "sbb{b}\t{$src2, $dst|$dst, $src2}",
2105                    [(store (sube (loadi8 addr:$dst), imm:$src2), addr:$dst)]>;
2106   def SBB32mi  : Ii32<0x81, MRM3m, (outs), (ins i32mem:$dst, i32imm:$src2),
2107                       "sbb{l}\t{$src2, $dst|$dst, $src2}",
2108                   [(store (sube (loadi32 addr:$dst), imm:$src2), addr:$dst)]>;
2109   def SBB32mi8 : Ii8<0x83, MRM3m, (outs), (ins i32mem:$dst, i32i8imm :$src2),
2110                      "sbb{l}\t{$src2, $dst|$dst, $src2}",
2111                [(store (sube (load addr:$dst), i32immSExt8:$src2), addr:$dst)]>;
2112 }
2113 def SBB32rm  : I<0x1B, MRMSrcMem, (outs GR32:$dst), (ins GR32:$src1, i32mem:$src2),
2114                     "sbb{l}\t{$src2, $dst|$dst, $src2}",
2115                     [(set GR32:$dst, (sube GR32:$src1, (load addr:$src2)))]>;
2116 def SBB32ri  : Ii32<0x81, MRM3r, (outs GR32:$dst), (ins GR32:$src1, i32imm:$src2),
2117                     "sbb{l}\t{$src2, $dst|$dst, $src2}",
2118                     [(set GR32:$dst, (sube GR32:$src1, imm:$src2))]>;
2119 def SBB32ri8 : Ii8<0x83, MRM3r, (outs GR32:$dst), (ins GR32:$src1, i32i8imm:$src2),
2120                    "sbb{l}\t{$src2, $dst|$dst, $src2}",
2121                    [(set GR32:$dst, (sube GR32:$src1, i32immSExt8:$src2))]>;
2122 } // Uses = [EFLAGS]
2123 } // Defs = [EFLAGS]
2124
2125 let Defs = [EFLAGS] in {
2126 let isCommutable = 1 in {  // X = IMUL Y, Z --> X = IMUL Z, Y
2127 def IMUL16rr : I<0xAF, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src1, GR16:$src2),
2128                  "imul{w}\t{$src2, $dst|$dst, $src2}",
2129                  [(set GR16:$dst, (mul GR16:$src1, GR16:$src2))]>, TB, OpSize;
2130 def IMUL32rr : I<0xAF, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src1, GR32:$src2),
2131                  "imul{l}\t{$src2, $dst|$dst, $src2}",
2132                  [(set GR32:$dst, (mul GR32:$src1, GR32:$src2))]>, TB;
2133 }
2134 def IMUL16rm : I<0xAF, MRMSrcMem, (outs GR16:$dst), (ins GR16:$src1, i16mem:$src2),
2135                  "imul{w}\t{$src2, $dst|$dst, $src2}",
2136                  [(set GR16:$dst, (mul GR16:$src1, (load addr:$src2)))]>,
2137                  TB, OpSize;
2138 def IMUL32rm : I<0xAF, MRMSrcMem, (outs GR32:$dst), (ins GR32:$src1, i32mem:$src2),
2139                  "imul{l}\t{$src2, $dst|$dst, $src2}",
2140                  [(set GR32:$dst, (mul GR32:$src1, (load addr:$src2)))]>, TB;
2141 } // Defs = [EFLAGS]
2142 } // end Two Address instructions
2143
2144 // Suprisingly enough, these are not two address instructions!
2145 let Defs = [EFLAGS] in {
2146 def IMUL16rri  : Ii16<0x69, MRMSrcReg,                      // GR16 = GR16*I16
2147                       (outs GR16:$dst), (ins GR16:$src1, i16imm:$src2),
2148                       "imul{w}\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2149                       [(set GR16:$dst, (mul GR16:$src1, imm:$src2))]>, OpSize;
2150 def IMUL32rri  : Ii32<0x69, MRMSrcReg,                      // GR32 = GR32*I32
2151                       (outs GR32:$dst), (ins GR32:$src1, i32imm:$src2),
2152                       "imul{l}\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2153                       [(set GR32:$dst, (mul GR32:$src1, imm:$src2))]>;
2154 def IMUL16rri8 : Ii8<0x6B, MRMSrcReg,                       // GR16 = GR16*I8
2155                      (outs GR16:$dst), (ins GR16:$src1, i16i8imm:$src2),
2156                      "imul{w}\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2157                      [(set GR16:$dst, (mul GR16:$src1, i16immSExt8:$src2))]>,
2158                      OpSize;
2159 def IMUL32rri8 : Ii8<0x6B, MRMSrcReg,                       // GR32 = GR32*I8
2160                      (outs GR32:$dst), (ins GR32:$src1, i32i8imm:$src2),
2161                      "imul{l}\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2162                      [(set GR32:$dst, (mul GR32:$src1, i32immSExt8:$src2))]>;
2163
2164 def IMUL16rmi  : Ii16<0x69, MRMSrcMem,                      // GR16 = [mem16]*I16
2165                       (outs GR16:$dst), (ins i16mem:$src1, i16imm:$src2),
2166                       "imul{w}\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2167                       [(set GR16:$dst, (mul (load addr:$src1), imm:$src2))]>,
2168                       OpSize;
2169 def IMUL32rmi  : Ii32<0x69, MRMSrcMem,                      // GR32 = [mem32]*I32
2170                       (outs GR32:$dst), (ins i32mem:$src1, i32imm:$src2),
2171                       "imul{l}\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2172                       [(set GR32:$dst, (mul (load addr:$src1), imm:$src2))]>;
2173 def IMUL16rmi8 : Ii8<0x6B, MRMSrcMem,                       // GR16 = [mem16]*I8
2174                      (outs GR16:$dst), (ins i16mem:$src1, i16i8imm :$src2),
2175                      "imul{w}\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2176                   [(set GR16:$dst, (mul (load addr:$src1), i16immSExt8:$src2))]>,
2177                      OpSize;
2178 def IMUL32rmi8 : Ii8<0x6B, MRMSrcMem,                       // GR32 = [mem32]*I8
2179                      (outs GR32:$dst), (ins i32mem:$src1, i32i8imm: $src2),
2180                      "imul{l}\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2181                   [(set GR32:$dst, (mul (load addr:$src1), i32immSExt8:$src2))]>;
2182 } // Defs = [EFLAGS]
2183
2184 //===----------------------------------------------------------------------===//
2185 // Test instructions are just like AND, except they don't generate a result.
2186 //
2187 let Defs = [EFLAGS] in {
2188 let isCommutable = 1 in {   // TEST X, Y   --> TEST Y, X
2189 def TEST8rr  : I<0x84, MRMDestReg, (outs),  (ins GR8:$src1, GR8:$src2),
2190                      "test{b}\t{$src2, $src1|$src1, $src2}",
2191                      [(X86cmp (and_su GR8:$src1, GR8:$src2), 0),
2192                       (implicit EFLAGS)]>;
2193 def TEST16rr : I<0x85, MRMDestReg, (outs),  (ins GR16:$src1, GR16:$src2),
2194                      "test{w}\t{$src2, $src1|$src1, $src2}",
2195                      [(X86cmp (and_su GR16:$src1, GR16:$src2), 0),
2196                       (implicit EFLAGS)]>,
2197                  OpSize;
2198 def TEST32rr : I<0x85, MRMDestReg, (outs),  (ins GR32:$src1, GR32:$src2),
2199                      "test{l}\t{$src2, $src1|$src1, $src2}",
2200                      [(X86cmp (and_su GR32:$src1, GR32:$src2), 0),
2201                       (implicit EFLAGS)]>;
2202 }
2203
2204 def TEST8rm  : I<0x84, MRMSrcMem, (outs),  (ins GR8 :$src1, i8mem :$src2),
2205                      "test{b}\t{$src2, $src1|$src1, $src2}",
2206                      [(X86cmp (and GR8:$src1, (loadi8 addr:$src2)), 0),
2207                       (implicit EFLAGS)]>;
2208 def TEST16rm : I<0x85, MRMSrcMem, (outs),  (ins GR16:$src1, i16mem:$src2),
2209                      "test{w}\t{$src2, $src1|$src1, $src2}",
2210                      [(X86cmp (and GR16:$src1, (loadi16 addr:$src2)), 0),
2211                       (implicit EFLAGS)]>, OpSize;
2212 def TEST32rm : I<0x85, MRMSrcMem, (outs),  (ins GR32:$src1, i32mem:$src2),
2213                      "test{l}\t{$src2, $src1|$src1, $src2}",
2214                      [(X86cmp (and GR32:$src1, (loadi32 addr:$src2)), 0),
2215                       (implicit EFLAGS)]>;
2216
2217 def TEST8ri  : Ii8 <0xF6, MRM0r,                     // flags = GR8  & imm8
2218                     (outs),  (ins GR8:$src1, i8imm:$src2),
2219                     "test{b}\t{$src2, $src1|$src1, $src2}",
2220                     [(X86cmp (and_su GR8:$src1, imm:$src2), 0),
2221                      (implicit EFLAGS)]>;
2222 def TEST16ri : Ii16<0xF7, MRM0r,                     // flags = GR16 & imm16
2223                     (outs),  (ins GR16:$src1, i16imm:$src2),
2224                     "test{w}\t{$src2, $src1|$src1, $src2}",
2225                     [(X86cmp (and_su GR16:$src1, imm:$src2), 0),
2226                      (implicit EFLAGS)]>, OpSize;
2227 def TEST32ri : Ii32<0xF7, MRM0r,                     // flags = GR32 & imm32
2228                     (outs),  (ins GR32:$src1, i32imm:$src2),
2229                     "test{l}\t{$src2, $src1|$src1, $src2}",
2230                     [(X86cmp (and_su GR32:$src1, imm:$src2), 0),
2231                      (implicit EFLAGS)]>;
2232
2233 def TEST8mi  : Ii8 <0xF6, MRM0m,                   // flags = [mem8]  & imm8
2234                     (outs), (ins i8mem:$src1, i8imm:$src2),
2235                     "test{b}\t{$src2, $src1|$src1, $src2}",
2236                     [(X86cmp (and (loadi8 addr:$src1), imm:$src2), 0),
2237                      (implicit EFLAGS)]>;
2238 def TEST16mi : Ii16<0xF7, MRM0m,                   // flags = [mem16] & imm16
2239                     (outs), (ins i16mem:$src1, i16imm:$src2),
2240                     "test{w}\t{$src2, $src1|$src1, $src2}",
2241                     [(X86cmp (and (loadi16 addr:$src1), imm:$src2), 0),
2242                      (implicit EFLAGS)]>, OpSize;
2243 def TEST32mi : Ii32<0xF7, MRM0m,                   // flags = [mem32] & imm32
2244                     (outs), (ins i32mem:$src1, i32imm:$src2),
2245                     "test{l}\t{$src2, $src1|$src1, $src2}",
2246                     [(X86cmp (and (loadi32 addr:$src1), imm:$src2), 0),
2247                      (implicit EFLAGS)]>;
2248 } // Defs = [EFLAGS]
2249
2250
2251 // Condition code ops, incl. set if equal/not equal/...
2252 let Defs = [EFLAGS], Uses = [AH], neverHasSideEffects = 1 in
2253 def SAHF     : I<0x9E, RawFrm, (outs),  (ins), "sahf", []>;  // flags = AH
2254 let Defs = [AH], Uses = [EFLAGS], neverHasSideEffects = 1 in
2255 def LAHF     : I<0x9F, RawFrm, (outs),  (ins), "lahf", []>;  // AH = flags
2256
2257 let Uses = [EFLAGS] in {
2258 def SETEr    : I<0x94, MRM0r,
2259                  (outs GR8   :$dst), (ins),
2260                  "sete\t$dst",
2261                  [(set GR8:$dst, (X86setcc X86_COND_E, EFLAGS))]>,
2262                TB;                        // GR8 = ==
2263 def SETEm    : I<0x94, MRM0m,
2264                  (outs), (ins i8mem:$dst),
2265                  "sete\t$dst",
2266                  [(store (X86setcc X86_COND_E, EFLAGS), addr:$dst)]>,
2267                TB;                        // [mem8] = ==
2268 def SETNEr   : I<0x95, MRM0r,
2269                  (outs GR8   :$dst), (ins),
2270                  "setne\t$dst",
2271                  [(set GR8:$dst, (X86setcc X86_COND_NE, EFLAGS))]>,
2272                TB;                        // GR8 = !=
2273 def SETNEm   : I<0x95, MRM0m,
2274                  (outs), (ins i8mem:$dst),
2275                  "setne\t$dst",
2276                  [(store (X86setcc X86_COND_NE, EFLAGS), addr:$dst)]>,
2277                TB;                        // [mem8] = !=
2278 def SETLr    : I<0x9C, MRM0r,
2279                  (outs GR8   :$dst), (ins),
2280                  "setl\t$dst",
2281                  [(set GR8:$dst, (X86setcc X86_COND_L, EFLAGS))]>,
2282                TB;                        // GR8 = <  signed
2283 def SETLm    : I<0x9C, MRM0m,
2284                  (outs), (ins i8mem:$dst),
2285                  "setl\t$dst",
2286                  [(store (X86setcc X86_COND_L, EFLAGS), addr:$dst)]>,
2287                TB;                        // [mem8] = <  signed
2288 def SETGEr   : I<0x9D, MRM0r,
2289                  (outs GR8   :$dst), (ins),
2290                  "setge\t$dst",
2291                  [(set GR8:$dst, (X86setcc X86_COND_GE, EFLAGS))]>,
2292                TB;                        // GR8 = >= signed
2293 def SETGEm   : I<0x9D, MRM0m,
2294                  (outs), (ins i8mem:$dst),
2295                  "setge\t$dst",
2296                  [(store (X86setcc X86_COND_GE, EFLAGS), addr:$dst)]>,
2297                TB;                        // [mem8] = >= signed
2298 def SETLEr   : I<0x9E, MRM0r,
2299                  (outs GR8   :$dst), (ins),
2300                  "setle\t$dst",
2301                  [(set GR8:$dst, (X86setcc X86_COND_LE, EFLAGS))]>,
2302                TB;                        // GR8 = <= signed
2303 def SETLEm   : I<0x9E, MRM0m,
2304                  (outs), (ins i8mem:$dst),
2305                  "setle\t$dst",
2306                  [(store (X86setcc X86_COND_LE, EFLAGS), addr:$dst)]>,
2307                TB;                        // [mem8] = <= signed
2308 def SETGr    : I<0x9F, MRM0r,
2309                  (outs GR8   :$dst), (ins),
2310                  "setg\t$dst",
2311                  [(set GR8:$dst, (X86setcc X86_COND_G, EFLAGS))]>,
2312                TB;                        // GR8 = >  signed
2313 def SETGm    : I<0x9F, MRM0m,
2314                  (outs), (ins i8mem:$dst),
2315                  "setg\t$dst",
2316                  [(store (X86setcc X86_COND_G, EFLAGS), addr:$dst)]>,
2317                TB;                        // [mem8] = >  signed
2318
2319 def SETBr    : I<0x92, MRM0r,
2320                  (outs GR8   :$dst), (ins),
2321                  "setb\t$dst",
2322                  [(set GR8:$dst, (X86setcc X86_COND_B, EFLAGS))]>,
2323                TB;                        // GR8 = <  unsign
2324 def SETBm    : I<0x92, MRM0m,
2325                  (outs), (ins i8mem:$dst),
2326                  "setb\t$dst",
2327                  [(store (X86setcc X86_COND_B, EFLAGS), addr:$dst)]>,
2328                TB;                        // [mem8] = <  unsign
2329 def SETAEr   : I<0x93, MRM0r,
2330                  (outs GR8   :$dst), (ins),
2331                  "setae\t$dst",
2332                  [(set GR8:$dst, (X86setcc X86_COND_AE, EFLAGS))]>,
2333                TB;                        // GR8 = >= unsign
2334 def SETAEm   : I<0x93, MRM0m,
2335                  (outs), (ins i8mem:$dst),
2336                  "setae\t$dst",
2337                  [(store (X86setcc X86_COND_AE, EFLAGS), addr:$dst)]>,
2338                TB;                        // [mem8] = >= unsign
2339 def SETBEr   : I<0x96, MRM0r,
2340                  (outs GR8   :$dst), (ins),
2341                  "setbe\t$dst",
2342                  [(set GR8:$dst, (X86setcc X86_COND_BE, EFLAGS))]>,
2343                TB;                        // GR8 = <= unsign
2344 def SETBEm   : I<0x96, MRM0m,
2345                  (outs), (ins i8mem:$dst),
2346                  "setbe\t$dst",
2347                  [(store (X86setcc X86_COND_BE, EFLAGS), addr:$dst)]>,
2348                TB;                        // [mem8] = <= unsign
2349 def SETAr    : I<0x97, MRM0r,
2350                  (outs GR8   :$dst), (ins),
2351                  "seta\t$dst",
2352                  [(set GR8:$dst, (X86setcc X86_COND_A, EFLAGS))]>,
2353                TB;                        // GR8 = >  signed
2354 def SETAm    : I<0x97, MRM0m,
2355                  (outs), (ins i8mem:$dst),
2356                  "seta\t$dst",
2357                  [(store (X86setcc X86_COND_A, EFLAGS), addr:$dst)]>,
2358                TB;                        // [mem8] = >  signed
2359
2360 def SETSr    : I<0x98, MRM0r,
2361                  (outs GR8   :$dst), (ins),
2362                  "sets\t$dst",
2363                  [(set GR8:$dst, (X86setcc X86_COND_S, EFLAGS))]>,
2364                TB;                        // GR8 = <sign bit>
2365 def SETSm    : I<0x98, MRM0m,
2366                  (outs), (ins i8mem:$dst),
2367                  "sets\t$dst",
2368                  [(store (X86setcc X86_COND_S, EFLAGS), addr:$dst)]>,
2369                TB;                        // [mem8] = <sign bit>
2370 def SETNSr   : I<0x99, MRM0r,
2371                  (outs GR8   :$dst), (ins),
2372                  "setns\t$dst",
2373                  [(set GR8:$dst, (X86setcc X86_COND_NS, EFLAGS))]>,
2374                TB;                        // GR8 = !<sign bit>
2375 def SETNSm   : I<0x99, MRM0m,
2376                  (outs), (ins i8mem:$dst),
2377                  "setns\t$dst",
2378                  [(store (X86setcc X86_COND_NS, EFLAGS), addr:$dst)]>,
2379                TB;                        // [mem8] = !<sign bit>
2380 def SETPr    : I<0x9A, MRM0r,
2381                  (outs GR8   :$dst), (ins),
2382                  "setp\t$dst",
2383                  [(set GR8:$dst, (X86setcc X86_COND_P, EFLAGS))]>,
2384                TB;                        // GR8 = parity
2385 def SETPm    : I<0x9A, MRM0m,
2386                  (outs), (ins i8mem:$dst),
2387                  "setp\t$dst",
2388                  [(store (X86setcc X86_COND_P, EFLAGS), addr:$dst)]>,
2389                TB;                        // [mem8] = parity
2390 def SETNPr   : I<0x9B, MRM0r,
2391                  (outs GR8   :$dst), (ins),
2392                  "setnp\t$dst",
2393                  [(set GR8:$dst, (X86setcc X86_COND_NP, EFLAGS))]>,
2394                TB;                        // GR8 = not parity
2395 def SETNPm   : I<0x9B, MRM0m,
2396                  (outs), (ins i8mem:$dst),
2397                  "setnp\t$dst",
2398                  [(store (X86setcc X86_COND_NP, EFLAGS), addr:$dst)]>,
2399                TB;                        // [mem8] = not parity
2400 } // Uses = [EFLAGS]
2401
2402
2403 // Integer comparisons
2404 let Defs = [EFLAGS] in {
2405 def CMP8rr  : I<0x38, MRMDestReg,
2406                 (outs), (ins GR8 :$src1, GR8 :$src2),
2407                 "cmp{b}\t{$src2, $src1|$src1, $src2}",
2408                 [(X86cmp GR8:$src1, GR8:$src2), (implicit EFLAGS)]>;
2409 def CMP16rr : I<0x39, MRMDestReg,
2410                 (outs), (ins GR16:$src1, GR16:$src2),
2411                 "cmp{w}\t{$src2, $src1|$src1, $src2}",
2412                 [(X86cmp GR16:$src1, GR16:$src2), (implicit EFLAGS)]>, OpSize;
2413 def CMP32rr : I<0x39, MRMDestReg,
2414                 (outs), (ins GR32:$src1, GR32:$src2),
2415                 "cmp{l}\t{$src2, $src1|$src1, $src2}",
2416                 [(X86cmp GR32:$src1, GR32:$src2), (implicit EFLAGS)]>;
2417 def CMP8mr  : I<0x38, MRMDestMem,
2418                 (outs), (ins i8mem :$src1, GR8 :$src2),
2419                 "cmp{b}\t{$src2, $src1|$src1, $src2}",
2420                 [(X86cmp (loadi8 addr:$src1), GR8:$src2),
2421                  (implicit EFLAGS)]>;
2422 def CMP16mr : I<0x39, MRMDestMem,
2423                 (outs), (ins i16mem:$src1, GR16:$src2),
2424                 "cmp{w}\t{$src2, $src1|$src1, $src2}",
2425                 [(X86cmp (loadi16 addr:$src1), GR16:$src2),
2426                  (implicit EFLAGS)]>, OpSize;
2427 def CMP32mr : I<0x39, MRMDestMem,
2428                 (outs), (ins i32mem:$src1, GR32:$src2),
2429                 "cmp{l}\t{$src2, $src1|$src1, $src2}",
2430                 [(X86cmp (loadi32 addr:$src1), GR32:$src2),
2431                  (implicit EFLAGS)]>;
2432 def CMP8rm  : I<0x3A, MRMSrcMem,
2433                 (outs), (ins GR8 :$src1, i8mem :$src2),
2434                 "cmp{b}\t{$src2, $src1|$src1, $src2}",
2435                 [(X86cmp GR8:$src1, (loadi8 addr:$src2)),
2436                  (implicit EFLAGS)]>;
2437 def CMP16rm : I<0x3B, MRMSrcMem,
2438                 (outs), (ins GR16:$src1, i16mem:$src2),
2439                 "cmp{w}\t{$src2, $src1|$src1, $src2}",
2440                 [(X86cmp GR16:$src1, (loadi16 addr:$src2)),
2441                  (implicit EFLAGS)]>, OpSize;
2442 def CMP32rm : I<0x3B, MRMSrcMem,
2443                 (outs), (ins GR32:$src1, i32mem:$src2),
2444                 "cmp{l}\t{$src2, $src1|$src1, $src2}",
2445                 [(X86cmp GR32:$src1, (loadi32 addr:$src2)),
2446                  (implicit EFLAGS)]>;
2447 def CMP8ri  : Ii8<0x80, MRM7r,
2448                   (outs), (ins GR8:$src1, i8imm:$src2),
2449                   "cmp{b}\t{$src2, $src1|$src1, $src2}",
2450                   [(X86cmp GR8:$src1, imm:$src2), (implicit EFLAGS)]>;
2451 def CMP16ri : Ii16<0x81, MRM7r,
2452                    (outs), (ins GR16:$src1, i16imm:$src2),
2453                    "cmp{w}\t{$src2, $src1|$src1, $src2}",
2454                    [(X86cmp GR16:$src1, imm:$src2),
2455                     (implicit EFLAGS)]>, OpSize;
2456 def CMP32ri : Ii32<0x81, MRM7r,
2457                    (outs), (ins GR32:$src1, i32imm:$src2),
2458                    "cmp{l}\t{$src2, $src1|$src1, $src2}",
2459                    [(X86cmp GR32:$src1, imm:$src2), (implicit EFLAGS)]>;
2460 def CMP8mi  : Ii8 <0x80, MRM7m,
2461                    (outs), (ins i8mem :$src1, i8imm :$src2),
2462                    "cmp{b}\t{$src2, $src1|$src1, $src2}",
2463                    [(X86cmp (loadi8 addr:$src1), imm:$src2),
2464                     (implicit EFLAGS)]>;
2465 def CMP16mi : Ii16<0x81, MRM7m,
2466                    (outs), (ins i16mem:$src1, i16imm:$src2),
2467                    "cmp{w}\t{$src2, $src1|$src1, $src2}",
2468                    [(X86cmp (loadi16 addr:$src1), imm:$src2),
2469                     (implicit EFLAGS)]>, OpSize;
2470 def CMP32mi : Ii32<0x81, MRM7m,
2471                    (outs), (ins i32mem:$src1, i32imm:$src2),
2472                    "cmp{l}\t{$src2, $src1|$src1, $src2}",
2473                    [(X86cmp (loadi32 addr:$src1), imm:$src2),
2474                     (implicit EFLAGS)]>;
2475 def CMP16ri8 : Ii8<0x83, MRM7r,
2476                    (outs), (ins GR16:$src1, i16i8imm:$src2),
2477                    "cmp{w}\t{$src2, $src1|$src1, $src2}",
2478                    [(X86cmp GR16:$src1, i16immSExt8:$src2),
2479                     (implicit EFLAGS)]>, OpSize;
2480 def CMP16mi8 : Ii8<0x83, MRM7m,
2481                    (outs), (ins i16mem:$src1, i16i8imm:$src2),
2482                    "cmp{w}\t{$src2, $src1|$src1, $src2}",
2483                    [(X86cmp (loadi16 addr:$src1), i16immSExt8:$src2),
2484                     (implicit EFLAGS)]>, OpSize;
2485 def CMP32mi8 : Ii8<0x83, MRM7m,
2486                    (outs), (ins i32mem:$src1, i32i8imm:$src2),
2487                    "cmp{l}\t{$src2, $src1|$src1, $src2}",
2488                    [(X86cmp (loadi32 addr:$src1), i32immSExt8:$src2),
2489                     (implicit EFLAGS)]>;
2490 def CMP32ri8 : Ii8<0x83, MRM7r,
2491                    (outs), (ins GR32:$src1, i32i8imm:$src2),
2492                    "cmp{l}\t{$src2, $src1|$src1, $src2}",
2493                    [(X86cmp GR32:$src1, i32immSExt8:$src2),
2494                     (implicit EFLAGS)]>;
2495 } // Defs = [EFLAGS]
2496
2497 // Sign/Zero extenders
2498 // Use movsbl intead of movsbw; we don't care about the high 16 bits
2499 // of the register here. This has a smaller encoding and avoids a
2500 // partial-register update.
2501 def MOVSX16rr8 : I<0xBE, MRMSrcReg, (outs GR16:$dst), (ins GR8 :$src),
2502                    "movs{bl|x}\t{$src, ${dst:subreg32}|${dst:subreg32}, $src}",
2503                    [(set GR16:$dst, (sext GR8:$src))]>, TB;
2504 def MOVSX16rm8 : I<0xBE, MRMSrcMem, (outs GR16:$dst), (ins i8mem :$src),
2505                    "movs{bl|x}\t{$src, ${dst:subreg32}|${dst:subreg32}, $src}",
2506                    [(set GR16:$dst, (sextloadi16i8 addr:$src))]>, TB;
2507 def MOVSX32rr8 : I<0xBE, MRMSrcReg, (outs GR32:$dst), (ins GR8 :$src),
2508                    "movs{bl|x}\t{$src, $dst|$dst, $src}",
2509                    [(set GR32:$dst, (sext GR8:$src))]>, TB;
2510 def MOVSX32rm8 : I<0xBE, MRMSrcMem, (outs GR32:$dst), (ins i8mem :$src),
2511                    "movs{bl|x}\t{$src, $dst|$dst, $src}",
2512                    [(set GR32:$dst, (sextloadi32i8 addr:$src))]>, TB;
2513 def MOVSX32rr16: I<0xBF, MRMSrcReg, (outs GR32:$dst), (ins GR16:$src),
2514                    "movs{wl|x}\t{$src, $dst|$dst, $src}",
2515                    [(set GR32:$dst, (sext GR16:$src))]>, TB;
2516 def MOVSX32rm16: I<0xBF, MRMSrcMem, (outs GR32:$dst), (ins i16mem:$src),
2517                    "movs{wl|x}\t{$src, $dst|$dst, $src}",
2518                    [(set GR32:$dst, (sextloadi32i16 addr:$src))]>, TB;
2519
2520 // Use movzbl intead of movzbw; we don't care about the high 16 bits
2521 // of the register here. This has a smaller encoding and avoids a
2522 // partial-register update.
2523 def MOVZX16rr8 : I<0xB6, MRMSrcReg, (outs GR16:$dst), (ins GR8 :$src),
2524                    "movz{bl|x}\t{$src, ${dst:subreg32}|${dst:subreg32}, $src}",
2525                    [(set GR16:$dst, (zext GR8:$src))]>, TB;
2526 def MOVZX16rm8 : I<0xB6, MRMSrcMem, (outs GR16:$dst), (ins i8mem :$src),
2527                    "movz{bl|x}\t{$src, ${dst:subreg32}|${dst:subreg32}, $src}",
2528                    [(set GR16:$dst, (zextloadi16i8 addr:$src))]>, TB;
2529 def MOVZX32rr8 : I<0xB6, MRMSrcReg, (outs GR32:$dst), (ins GR8 :$src),
2530                    "movz{bl|x}\t{$src, $dst|$dst, $src}",
2531                    [(set GR32:$dst, (zext GR8:$src))]>, TB;
2532 def MOVZX32rm8 : I<0xB6, MRMSrcMem, (outs GR32:$dst), (ins i8mem :$src),
2533                    "movz{bl|x}\t{$src, $dst|$dst, $src}",
2534                    [(set GR32:$dst, (zextloadi32i8 addr:$src))]>, TB;
2535 def MOVZX32rr16: I<0xB7, MRMSrcReg, (outs GR32:$dst), (ins GR16:$src),
2536                    "movz{wl|x}\t{$src, $dst|$dst, $src}",
2537                    [(set GR32:$dst, (zext GR16:$src))]>, TB;
2538 def MOVZX32rm16: I<0xB7, MRMSrcMem, (outs GR32:$dst), (ins i16mem:$src),
2539                    "movz{wl|x}\t{$src, $dst|$dst, $src}",
2540                    [(set GR32:$dst, (zextloadi32i16 addr:$src))]>, TB;
2541
2542 let neverHasSideEffects = 1 in {
2543   let Defs = [AX], Uses = [AL] in
2544   def CBW : I<0x98, RawFrm, (outs), (ins),
2545               "{cbtw|cbw}", []>, OpSize;   // AX = signext(AL)
2546   let Defs = [EAX], Uses = [AX] in
2547   def CWDE : I<0x98, RawFrm, (outs), (ins),
2548               "{cwtl|cwde}", []>;   // EAX = signext(AX)
2549
2550   let Defs = [AX,DX], Uses = [AX] in
2551   def CWD : I<0x99, RawFrm, (outs), (ins),
2552               "{cwtd|cwd}", []>, OpSize; // DX:AX = signext(AX)
2553   let Defs = [EAX,EDX], Uses = [EAX] in
2554   def CDQ : I<0x99, RawFrm, (outs), (ins),
2555               "{cltd|cdq}", []>; // EDX:EAX = signext(EAX)
2556 }
2557
2558 //===----------------------------------------------------------------------===//
2559 // Alias Instructions
2560 //===----------------------------------------------------------------------===//
2561
2562 // Alias instructions that map movr0 to xor.
2563 // FIXME: remove when we can teach regalloc that xor reg, reg is ok.
2564 let Defs = [EFLAGS], isReMaterializable = 1, isAsCheapAsAMove = 1 in {
2565 def MOV8r0   : I<0x30, MRMInitReg, (outs GR8 :$dst), (ins),
2566                  "xor{b}\t$dst, $dst",
2567                  [(set GR8:$dst, 0)]>;
2568 // Use xorl instead of xorw since we don't care about the high 16 bits,
2569 // it's smaller, and it avoids a partial-register update.
2570 def MOV16r0  : I<0x31, MRMInitReg,  (outs GR16:$dst), (ins),
2571                  "xor{l}\t${dst:subreg32}, ${dst:subreg32}",
2572                  [(set GR16:$dst, 0)]>;
2573 def MOV32r0  : I<0x31, MRMInitReg,  (outs GR32:$dst), (ins),
2574                  "xor{l}\t$dst, $dst",
2575                  [(set GR32:$dst, 0)]>;
2576 }
2577
2578 // Basic operations on GR16 / GR32 subclasses GR16_ and GR32_ which contains only
2579 // those registers that have GR8 sub-registers (i.e. AX - DX, EAX - EDX).
2580 let neverHasSideEffects = 1 in {
2581 def MOV16to16_ : I<0x89, MRMDestReg, (outs GR16_:$dst), (ins GR16:$src),
2582                 "mov{w}\t{$src, $dst|$dst, $src}", []>, OpSize;
2583 def MOV32to32_ : I<0x89, MRMDestReg, (outs GR32_:$dst), (ins GR32:$src),
2584                 "mov{l}\t{$src, $dst|$dst, $src}", []>;
2585
2586 def MOV16_rr : I<0x89, MRMDestReg, (outs GR16_:$dst), (ins GR16_:$src),
2587                 "mov{w}\t{$src, $dst|$dst, $src}", []>, OpSize;
2588 def MOV32_rr : I<0x89, MRMDestReg, (outs GR32_:$dst), (ins GR32_:$src),
2589                 "mov{l}\t{$src, $dst|$dst, $src}", []>;
2590 } // neverHasSideEffects
2591
2592 let isSimpleLoad = 1, mayLoad = 1, isReMaterializable = 1, mayHaveSideEffects = 1 in {
2593 def MOV16_rm : I<0x8B, MRMSrcMem, (outs GR16_:$dst), (ins i16mem:$src),
2594                 "mov{w}\t{$src, $dst|$dst, $src}", []>, OpSize;
2595 def MOV32_rm : I<0x8B, MRMSrcMem, (outs GR32_:$dst), (ins i32mem:$src),
2596                 "mov{l}\t{$src, $dst|$dst, $src}", []>;
2597 }
2598 let mayStore = 1, neverHasSideEffects = 1 in {
2599 def MOV16_mr : I<0x89, MRMDestMem, (outs), (ins i16mem:$dst, GR16_:$src),
2600                 "mov{w}\t{$src, $dst|$dst, $src}", []>, OpSize;
2601 def MOV32_mr : I<0x89, MRMDestMem, (outs), (ins i32mem:$dst, GR32_:$src),
2602                 "mov{l}\t{$src, $dst|$dst, $src}", []>;
2603 }
2604
2605 //===----------------------------------------------------------------------===//
2606 // Thread Local Storage Instructions
2607 //
2608
2609 let Uses = [EBX] in
2610 def TLS_addr32 : I<0, Pseudo, (outs GR32:$dst), (ins i32imm:$sym),
2611                   "leal\t${sym:mem}(,%ebx,1), $dst",
2612                   [(set GR32:$dst, (X86tlsaddr tglobaltlsaddr:$sym))]>;
2613
2614 let AddedComplexity = 10 in
2615 def TLS_gs_rr  : I<0, Pseudo, (outs GR32:$dst), (ins GR32:$src),
2616                   "movl\t%gs:($src), $dst",
2617                   [(set GR32:$dst, (load (add X86TLStp, GR32:$src)))]>;
2618
2619 let AddedComplexity = 15 in
2620 def TLS_gs_ri : I<0, Pseudo, (outs GR32:$dst), (ins i32imm:$src),
2621                   "movl\t%gs:${src:mem}, $dst",
2622                   [(set GR32:$dst,
2623                     (load (add X86TLStp, (X86Wrapper tglobaltlsaddr:$src))))]>;
2624
2625 def TLS_tp : I<0, Pseudo, (outs GR32:$dst), (ins),
2626                "movl\t%gs:0, $dst",
2627                [(set GR32:$dst, X86TLStp)]>;
2628
2629 //===----------------------------------------------------------------------===//
2630 // DWARF Pseudo Instructions
2631 //
2632
2633 def DWARF_LOC   : I<0, Pseudo, (outs),
2634                     (ins i32imm:$line, i32imm:$col, i32imm:$file),
2635                     ".loc\t${file:debug} ${line:debug} ${col:debug}",
2636                     [(dwarf_loc (i32 imm:$line), (i32 imm:$col),
2637                       (i32 imm:$file))]>;
2638
2639 //===----------------------------------------------------------------------===//
2640 // EH Pseudo Instructions
2641 //
2642 let isTerminator = 1, isReturn = 1, isBarrier = 1,
2643     hasCtrlDep = 1 in {
2644 def EH_RETURN   : I<0xC3, RawFrm, (outs), (ins GR32:$addr),
2645                     "ret\t#eh_return, addr: $addr",
2646                     [(X86ehret GR32:$addr)]>;
2647
2648 }
2649
2650 //===----------------------------------------------------------------------===//
2651 // Atomic support
2652 //
2653
2654 // Atomic swap. These are just normal xchg instructions. But since a memory
2655 // operand is referenced, the atomicity is ensured.
2656 let Constraints = "$val = $dst" in {
2657 def XCHG32rm : I<0x87, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$ptr, GR32:$val),
2658                "xchg{l}\t{$val, $ptr|$ptr, $val}",
2659                [(set GR32:$dst, (atomic_swap_32 addr:$ptr, GR32:$val))]>;
2660 def XCHG16rm : I<0x87, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$ptr, GR16:$val),
2661                "xchg{w}\t{$val, $ptr|$ptr, $val}",
2662                [(set GR16:$dst, (atomic_swap_16 addr:$ptr, GR16:$val))]>,
2663                 OpSize;
2664 def XCHG8rm  : I<0x86, MRMSrcMem, (outs GR8:$dst), (ins i8mem:$ptr, GR8:$val),
2665                "xchg{b}\t{$val, $ptr|$ptr, $val}",
2666                [(set GR8:$dst, (atomic_swap_8 addr:$ptr, GR8:$val))]>;
2667 }
2668
2669 // Atomic compare and swap.
2670 let Defs = [EAX, EFLAGS], Uses = [EAX] in {
2671 def LCMPXCHG32 : I<0xB1, MRMDestMem, (outs), (ins i32mem:$ptr, GR32:$swap),
2672                "lock\n\tcmpxchg{l}\t{$swap, $ptr|$ptr, $swap}",
2673                [(X86cas addr:$ptr, GR32:$swap, 4)]>, TB, LOCK;
2674 }
2675 let Defs = [EAX, EDX, EFLAGS], Uses = [EAX, EBX, ECX, EDX] in {
2676 def LCMPXCHG8B : I<0xC7, MRM1m, (outs), (ins i32mem:$ptr),
2677                "lock\n\tcmpxchg8b\t$ptr",
2678                [(X86cas8 addr:$ptr)]>, TB, LOCK;
2679 }
2680
2681 let Defs = [AX, EFLAGS], Uses = [AX] in {
2682 def LCMPXCHG16 : I<0xB1, MRMDestMem, (outs), (ins i16mem:$ptr, GR16:$swap),
2683                "lock\n\tcmpxchg{w}\t{$swap, $ptr|$ptr, $swap}",
2684                [(X86cas addr:$ptr, GR16:$swap, 2)]>, TB, OpSize, LOCK;
2685 }
2686 let Defs = [AL, EFLAGS], Uses = [AL] in {
2687 def LCMPXCHG8 : I<0xB0, MRMDestMem, (outs), (ins i8mem:$ptr, GR8:$swap),
2688                "lock\n\tcmpxchg{b}\t{$swap, $ptr|$ptr, $swap}",
2689                [(X86cas addr:$ptr, GR8:$swap, 1)]>, TB, LOCK;
2690 }
2691
2692 // Atomic exchange and add
2693 let Constraints = "$val = $dst", Defs = [EFLAGS] in {
2694 def LXADD32 : I<0xC1, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$ptr, GR32:$val),
2695                "lock\n\txadd{l}\t{$val, $ptr|$ptr, $val}",
2696                [(set GR32:$dst, (atomic_load_add_32 addr:$ptr, GR32:$val))]>,
2697                 TB, LOCK;
2698 def LXADD16 : I<0xC1, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$ptr, GR16:$val),
2699                "lock\n\txadd{w}\t{$val, $ptr|$ptr, $val}",
2700                [(set GR16:$dst, (atomic_load_add_16 addr:$ptr, GR16:$val))]>,
2701                 TB, OpSize, LOCK;
2702 def LXADD8  : I<0xC0, MRMSrcMem, (outs GR8:$dst), (ins i8mem:$ptr, GR8:$val),
2703                "lock\n\txadd{b}\t{$val, $ptr|$ptr, $val}",
2704                [(set GR8:$dst, (atomic_load_add_8 addr:$ptr, GR8:$val))]>,
2705                 TB, LOCK;
2706 }
2707
2708 // Atomic exchange, and, or, xor
2709 let Constraints = "$val = $dst", Defs = [EFLAGS],
2710                   usesCustomDAGSchedInserter = 1 in {
2711 def ATOMAND32 : I<0, Pseudo, (outs GR32:$dst),(ins i32mem:$ptr, GR32:$val),
2712                "#ATOMAND32 PSUEDO!",
2713                [(set GR32:$dst, (atomic_load_and_32 addr:$ptr, GR32:$val))]>;
2714 def ATOMOR32 : I<0, Pseudo, (outs GR32:$dst),(ins i32mem:$ptr, GR32:$val),
2715                "#ATOMOR32 PSUEDO!",
2716                [(set GR32:$dst, (atomic_load_or_32 addr:$ptr, GR32:$val))]>;
2717 def ATOMXOR32 : I<0, Pseudo,(outs GR32:$dst),(ins i32mem:$ptr, GR32:$val),
2718                "#ATOMXOR32 PSUEDO!",
2719                [(set GR32:$dst, (atomic_load_xor_32 addr:$ptr, GR32:$val))]>;
2720 def ATOMNAND32 : I<0, Pseudo,(outs GR32:$dst),(ins i32mem:$ptr, GR32:$val),
2721                "#ATOMNAND32 PSUEDO!",
2722                [(set GR32:$dst, (atomic_load_nand_32 addr:$ptr, GR32:$val))]>;
2723 def ATOMMIN32: I<0, Pseudo, (outs GR32:$dst), (ins i32mem:$ptr, GR32:$val),
2724                "#ATOMMIN32 PSUEDO!",
2725                [(set GR32:$dst, (atomic_load_min_32 addr:$ptr, GR32:$val))]>;
2726 def ATOMMAX32: I<0, Pseudo, (outs GR32:$dst),(ins i32mem:$ptr, GR32:$val),
2727                "#ATOMMAX32 PSUEDO!",
2728                [(set GR32:$dst, (atomic_load_max_32 addr:$ptr, GR32:$val))]>;
2729 def ATOMUMIN32: I<0, Pseudo, (outs GR32:$dst),(ins i32mem:$ptr, GR32:$val),
2730                "#ATOMUMIN32 PSUEDO!",
2731                [(set GR32:$dst, (atomic_load_umin_32 addr:$ptr, GR32:$val))]>;
2732 def ATOMUMAX32: I<0, Pseudo, (outs GR32:$dst),(ins i32mem:$ptr, GR32:$val),
2733                "#ATOMUMAX32 PSUEDO!",
2734                [(set GR32:$dst, (atomic_load_umax_32 addr:$ptr, GR32:$val))]>;
2735
2736 def ATOMAND16 : I<0, Pseudo, (outs GR16:$dst),(ins i16mem:$ptr, GR16:$val),
2737                "#ATOMAND16 PSUEDO!",
2738                [(set GR16:$dst, (atomic_load_and_16 addr:$ptr, GR16:$val))]>;
2739 def ATOMOR16 : I<0, Pseudo, (outs GR16:$dst),(ins i16mem:$ptr, GR16:$val),
2740                "#ATOMOR16 PSUEDO!",
2741                [(set GR16:$dst, (atomic_load_or_16 addr:$ptr, GR16:$val))]>;
2742 def ATOMXOR16 : I<0, Pseudo,(outs GR16:$dst),(ins i16mem:$ptr, GR16:$val),
2743                "#ATOMXOR16 PSUEDO!",
2744                [(set GR16:$dst, (atomic_load_xor_16 addr:$ptr, GR16:$val))]>;
2745 def ATOMNAND16 : I<0, Pseudo,(outs GR16:$dst),(ins i16mem:$ptr, GR16:$val),
2746                "#ATOMNAND16 PSUEDO!",
2747                [(set GR16:$dst, (atomic_load_nand_16 addr:$ptr, GR16:$val))]>;
2748 def ATOMMIN16: I<0, Pseudo, (outs GR16:$dst), (ins i16mem:$ptr, GR16:$val),
2749                "#ATOMMIN16 PSUEDO!",
2750                [(set GR16:$dst, (atomic_load_min_16 addr:$ptr, GR16:$val))]>;
2751 def ATOMMAX16: I<0, Pseudo, (outs GR16:$dst),(ins i16mem:$ptr, GR16:$val),
2752                "#ATOMMAX16 PSUEDO!",
2753                [(set GR16:$dst, (atomic_load_max_16 addr:$ptr, GR16:$val))]>;
2754 def ATOMUMIN16: I<0, Pseudo, (outs GR16:$dst),(ins i16mem:$ptr, GR16:$val),
2755                "#ATOMUMIN16 PSUEDO!",
2756                [(set GR16:$dst, (atomic_load_umin_16 addr:$ptr, GR16:$val))]>;
2757 def ATOMUMAX16: I<0, Pseudo, (outs GR16:$dst),(ins i16mem:$ptr, GR16:$val),
2758                "#ATOMUMAX16 PSUEDO!",
2759                [(set GR16:$dst, (atomic_load_umax_16 addr:$ptr, GR16:$val))]>;
2760
2761 def ATOMAND8 : I<0, Pseudo, (outs GR8:$dst),(ins i8mem:$ptr, GR8:$val),
2762                "#ATOMAND8 PSUEDO!",
2763                [(set GR8:$dst, (atomic_load_and_8 addr:$ptr, GR8:$val))]>;
2764 def ATOMOR8 : I<0, Pseudo, (outs GR8:$dst),(ins i8mem:$ptr, GR8:$val),
2765                "#ATOMOR8 PSUEDO!",
2766                [(set GR8:$dst, (atomic_load_or_8 addr:$ptr, GR8:$val))]>;
2767 def ATOMXOR8 : I<0, Pseudo,(outs GR8:$dst),(ins i8mem:$ptr, GR8:$val),
2768                "#ATOMXOR8 PSUEDO!",
2769                [(set GR8:$dst, (atomic_load_xor_8 addr:$ptr, GR8:$val))]>;
2770 def ATOMNAND8 : I<0, Pseudo,(outs GR8:$dst),(ins i8mem:$ptr, GR8:$val),
2771                "#ATOMNAND8 PSUEDO!",
2772                [(set GR8:$dst, (atomic_load_nand_8 addr:$ptr, GR8:$val))]>;
2773 }
2774
2775 let Constraints = "$val1 = $dst1, $val2 = $dst2",
2776                   Defs = [EFLAGS, EAX, EBX, ECX, EDX],
2777                   Uses = [EAX, EBX, ECX, EDX],
2778                   mayLoad = 1, mayStore = 1,
2779                   usesCustomDAGSchedInserter = 1 in {
2780 def ATOMAND6432 : I<0, Pseudo, (outs GR32:$dst1, GR32:$dst2),
2781                                (ins i64mem:$ptr, GR32:$val1, GR32:$val2),
2782                "#ATOMAND6432 PSUEDO!", []>;
2783 def ATOMOR6432 : I<0, Pseudo, (outs GR32:$dst1, GR32:$dst2),
2784                                (ins i64mem:$ptr, GR32:$val1, GR32:$val2),
2785                "#ATOMOR6432 PSUEDO!", []>;
2786 def ATOMXOR6432 : I<0, Pseudo, (outs GR32:$dst1, GR32:$dst2),
2787                                (ins i64mem:$ptr, GR32:$val1, GR32:$val2),
2788                "#ATOMXOR6432 PSUEDO!", []>;
2789 def ATOMNAND6432 : I<0, Pseudo, (outs GR32:$dst1, GR32:$dst2),
2790                                (ins i64mem:$ptr, GR32:$val1, GR32:$val2),
2791                "#ATOMNAND6432 PSUEDO!", []>;
2792 def ATOMADD6432 : I<0, Pseudo, (outs GR32:$dst1, GR32:$dst2),
2793                                (ins i64mem:$ptr, GR32:$val1, GR32:$val2),
2794                "#ATOMADD6432 PSUEDO!", []>;
2795 def ATOMSUB6432 : I<0, Pseudo, (outs GR32:$dst1, GR32:$dst2),
2796                                (ins i64mem:$ptr, GR32:$val1, GR32:$val2),
2797                "#ATOMSUB6432 PSUEDO!", []>;
2798 def ATOMSWAP6432 : I<0, Pseudo, (outs GR32:$dst1, GR32:$dst2),
2799                                (ins i64mem:$ptr, GR32:$val1, GR32:$val2),
2800                "#ATOMSWAP6432 PSUEDO!", []>;
2801 }
2802
2803 //===----------------------------------------------------------------------===//
2804 // Non-Instruction Patterns
2805 //===----------------------------------------------------------------------===//
2806
2807 // ConstantPool GlobalAddress, ExternalSymbol, and JumpTable
2808 def : Pat<(i32 (X86Wrapper tconstpool  :$dst)), (MOV32ri tconstpool  :$dst)>;
2809 def : Pat<(i32 (X86Wrapper tjumptable  :$dst)), (MOV32ri tjumptable  :$dst)>;
2810 def : Pat<(i32 (X86Wrapper tglobaltlsaddr:$dst)),(MOV32ri tglobaltlsaddr:$dst)>;
2811 def : Pat<(i32 (X86Wrapper tglobaladdr :$dst)), (MOV32ri tglobaladdr :$dst)>;
2812 def : Pat<(i32 (X86Wrapper texternalsym:$dst)), (MOV32ri texternalsym:$dst)>;
2813
2814 def : Pat<(add GR32:$src1, (X86Wrapper tconstpool:$src2)),
2815           (ADD32ri GR32:$src1, tconstpool:$src2)>;
2816 def : Pat<(add GR32:$src1, (X86Wrapper tjumptable:$src2)),
2817           (ADD32ri GR32:$src1, tjumptable:$src2)>;
2818 def : Pat<(add GR32:$src1, (X86Wrapper tglobaladdr :$src2)),
2819           (ADD32ri GR32:$src1, tglobaladdr:$src2)>;
2820 def : Pat<(add GR32:$src1, (X86Wrapper texternalsym:$src2)),
2821           (ADD32ri GR32:$src1, texternalsym:$src2)>;
2822
2823 def : Pat<(store (i32 (X86Wrapper tglobaladdr:$src)), addr:$dst),
2824           (MOV32mi addr:$dst, tglobaladdr:$src)>;
2825 def : Pat<(store (i32 (X86Wrapper texternalsym:$src)), addr:$dst),
2826           (MOV32mi addr:$dst, texternalsym:$src)>;
2827
2828 // Calls
2829 // tailcall stuff
2830 def : Pat<(X86tailcall GR32:$dst),
2831           (TAILCALL)>;
2832
2833 def : Pat<(X86tailcall (i32 tglobaladdr:$dst)),
2834           (TAILCALL)>;
2835 def : Pat<(X86tailcall (i32 texternalsym:$dst)),
2836           (TAILCALL)>;
2837
2838 def : Pat<(X86tcret GR32:$dst, imm:$off),
2839           (TCRETURNri GR32:$dst, imm:$off)>;
2840
2841 def : Pat<(X86tcret (i32 tglobaladdr:$dst), imm:$off),
2842           (TCRETURNdi texternalsym:$dst, imm:$off)>;
2843
2844 def : Pat<(X86tcret (i32 texternalsym:$dst), imm:$off),
2845           (TCRETURNdi texternalsym:$dst, imm:$off)>;
2846
2847 def : Pat<(X86call (i32 tglobaladdr:$dst)),
2848           (CALLpcrel32 tglobaladdr:$dst)>;
2849 def : Pat<(X86call (i32 texternalsym:$dst)),
2850           (CALLpcrel32 texternalsym:$dst)>;
2851
2852 // X86 specific add which produces a flag.
2853 def : Pat<(addc GR32:$src1, GR32:$src2),
2854           (ADD32rr GR32:$src1, GR32:$src2)>;
2855 def : Pat<(addc GR32:$src1, (load addr:$src2)),
2856           (ADD32rm GR32:$src1, addr:$src2)>;
2857 def : Pat<(addc GR32:$src1, imm:$src2),
2858           (ADD32ri GR32:$src1, imm:$src2)>;
2859 def : Pat<(addc GR32:$src1, i32immSExt8:$src2),
2860           (ADD32ri8 GR32:$src1, i32immSExt8:$src2)>;
2861
2862 def : Pat<(subc GR32:$src1, GR32:$src2),
2863           (SUB32rr GR32:$src1, GR32:$src2)>;
2864 def : Pat<(subc GR32:$src1, (load addr:$src2)),
2865           (SUB32rm GR32:$src1, addr:$src2)>;
2866 def : Pat<(subc GR32:$src1, imm:$src2),
2867           (SUB32ri GR32:$src1, imm:$src2)>;
2868 def : Pat<(subc GR32:$src1, i32immSExt8:$src2),
2869           (SUB32ri8 GR32:$src1, i32immSExt8:$src2)>;
2870
2871 // Comparisons.
2872
2873 // TEST R,R is smaller than CMP R,0
2874 def : Pat<(parallel (X86cmp GR8:$src1, 0), (implicit EFLAGS)),
2875           (TEST8rr GR8:$src1, GR8:$src1)>;
2876 def : Pat<(parallel (X86cmp GR16:$src1, 0), (implicit EFLAGS)),
2877           (TEST16rr GR16:$src1, GR16:$src1)>;
2878 def : Pat<(parallel (X86cmp GR32:$src1, 0), (implicit EFLAGS)),
2879           (TEST32rr GR32:$src1, GR32:$src1)>;
2880
2881 // zextload bool -> zextload byte
2882 def : Pat<(zextloadi8i1  addr:$src), (MOV8rm     addr:$src)>;
2883 def : Pat<(zextloadi16i1 addr:$src), (MOVZX16rm8 addr:$src)>;
2884 def : Pat<(zextloadi32i1 addr:$src), (MOVZX32rm8 addr:$src)>;
2885
2886 // extload bool -> extload byte
2887 def : Pat<(extloadi8i1 addr:$src),   (MOV8rm      addr:$src)>;
2888 def : Pat<(extloadi16i1 addr:$src),  (MOVZX16rm8  addr:$src)>,
2889          Requires<[In32BitMode]>;
2890 def : Pat<(extloadi32i1 addr:$src),  (MOVZX32rm8  addr:$src)>;
2891 def : Pat<(extloadi16i8 addr:$src),  (MOVZX16rm8  addr:$src)>,
2892          Requires<[In32BitMode]>;
2893 def : Pat<(extloadi32i8 addr:$src),  (MOVZX32rm8  addr:$src)>;
2894 def : Pat<(extloadi32i16 addr:$src), (MOVZX32rm16 addr:$src)>;
2895
2896 // anyext
2897 def : Pat<(i16 (anyext GR8 :$src)), (MOVZX16rr8  GR8 :$src)>,
2898          Requires<[In32BitMode]>;
2899 def : Pat<(i32 (anyext GR8 :$src)), (MOVZX32rr8  GR8 :$src)>,
2900          Requires<[In32BitMode]>;
2901 def : Pat<(i32 (anyext GR16:$src)),
2902           (INSERT_SUBREG (i32 (IMPLICIT_DEF)), GR16:$src, x86_subreg_16bit)>;
2903
2904 // (and (i32 load), 255) -> (zextload i8)
2905 def : Pat<(i32 (and (nvloadi32 addr:$src), (i32 255))),
2906           (MOVZX32rm8 addr:$src)>;
2907 def : Pat<(i32 (and (nvloadi32 addr:$src), (i32 65535))),
2908           (MOVZX32rm16 addr:$src)>;
2909
2910 //===----------------------------------------------------------------------===//
2911 // Some peepholes
2912 //===----------------------------------------------------------------------===//
2913
2914 // Odd encoding trick: -128 fits into an 8-bit immediate field while
2915 // +128 doesn't, so in this special case use a sub instead of an add.
2916 def : Pat<(add GR16:$src1, 128),
2917           (SUB16ri8 GR16:$src1, -128)>;
2918 def : Pat<(store (add (loadi16 addr:$dst), 128), addr:$dst),
2919           (SUB16mi8 addr:$dst, -128)>;
2920 def : Pat<(add GR32:$src1, 128),
2921           (SUB32ri8 GR32:$src1, -128)>;
2922 def : Pat<(store (add (loadi32 addr:$dst), 128), addr:$dst),
2923           (SUB32mi8 addr:$dst, -128)>;
2924
2925 // r & (2^16-1) ==> movz
2926 def : Pat<(and GR32:$src1, 0xffff),
2927           (MOVZX32rr16 (i16 (EXTRACT_SUBREG GR32:$src1, x86_subreg_16bit)))>;
2928 // r & (2^8-1) ==> movz
2929 def : Pat<(and GR32:$src1, 0xff),
2930           (MOVZX32rr8 (i8 (EXTRACT_SUBREG (MOV32to32_ GR32:$src1),
2931                                           x86_subreg_8bit)))>,
2932       Requires<[In32BitMode]>;
2933 // r & (2^8-1) ==> movz
2934 def : Pat<(and GR16:$src1, 0xff),
2935           (MOVZX16rr8 (i8 (EXTRACT_SUBREG (MOV16to16_ GR16:$src1),
2936                                           x86_subreg_8bit)))>,
2937       Requires<[In32BitMode]>;
2938
2939 // sext_inreg patterns
2940 def : Pat<(sext_inreg GR32:$src, i16),
2941           (MOVSX32rr16 (i16 (EXTRACT_SUBREG GR32:$src, x86_subreg_16bit)))>;
2942 def : Pat<(sext_inreg GR32:$src, i8),
2943           (MOVSX32rr8 (i8 (EXTRACT_SUBREG (MOV32to32_ GR32:$src),
2944                                           x86_subreg_8bit)))>,
2945       Requires<[In32BitMode]>;
2946 def : Pat<(sext_inreg GR16:$src, i8),
2947           (MOVSX16rr8 (i8 (EXTRACT_SUBREG (MOV16to16_ GR16:$src),
2948                                           x86_subreg_8bit)))>,
2949       Requires<[In32BitMode]>;
2950
2951 // trunc patterns
2952 def : Pat<(i16 (trunc GR32:$src)),
2953           (i16 (EXTRACT_SUBREG GR32:$src, x86_subreg_16bit))>;
2954 def : Pat<(i8 (trunc GR32:$src)),
2955           (i8 (EXTRACT_SUBREG (MOV32to32_ GR32:$src), x86_subreg_8bit))>,
2956       Requires<[In32BitMode]>;
2957 def : Pat<(i8 (trunc GR16:$src)),
2958           (i8 (EXTRACT_SUBREG (MOV16to16_ GR16:$src), x86_subreg_8bit))>,
2959       Requires<[In32BitMode]>;
2960
2961 // (shl x, 1) ==> (add x, x)
2962 def : Pat<(shl GR8 :$src1, (i8 1)), (ADD8rr  GR8 :$src1, GR8 :$src1)>;
2963 def : Pat<(shl GR16:$src1, (i8 1)), (ADD16rr GR16:$src1, GR16:$src1)>;
2964 def : Pat<(shl GR32:$src1, (i8 1)), (ADD32rr GR32:$src1, GR32:$src1)>;
2965
2966 // (shl x (and y, 31)) ==> (shl x, y)
2967 def : Pat<(shl GR8:$src1, (and CL:$amt, 31)),
2968           (SHL8rCL GR8:$src1)>;
2969 def : Pat<(shl GR16:$src1, (and CL:$amt, 31)),
2970           (SHL16rCL GR16:$src1)>;
2971 def : Pat<(shl GR32:$src1, (and CL:$amt, 31)),
2972           (SHL32rCL GR32:$src1)>;
2973 def : Pat<(store (shl (loadi8 addr:$dst), (and CL:$amt, 31)), addr:$dst),
2974           (SHL8mCL addr:$dst)>;
2975 def : Pat<(store (shl (loadi16 addr:$dst), (and CL:$amt, 31)), addr:$dst),
2976           (SHL16mCL addr:$dst)>;
2977 def : Pat<(store (shl (loadi32 addr:$dst), (and CL:$amt, 31)), addr:$dst),
2978           (SHL32mCL addr:$dst)>;
2979
2980 def : Pat<(srl GR8:$src1, (and CL:$amt, 31)),
2981           (SHR8rCL GR8:$src1)>;
2982 def : Pat<(srl GR16:$src1, (and CL:$amt, 31)),
2983           (SHR16rCL GR16:$src1)>;
2984 def : Pat<(srl GR32:$src1, (and CL:$amt, 31)),
2985           (SHR32rCL GR32:$src1)>;
2986 def : Pat<(store (srl (loadi8 addr:$dst), (and CL:$amt, 31)), addr:$dst),
2987           (SHR8mCL addr:$dst)>;
2988 def : Pat<(store (srl (loadi16 addr:$dst), (and CL:$amt, 31)), addr:$dst),
2989           (SHR16mCL addr:$dst)>;
2990 def : Pat<(store (srl (loadi32 addr:$dst), (and CL:$amt, 31)), addr:$dst),
2991           (SHR32mCL addr:$dst)>;
2992
2993 def : Pat<(sra GR8:$src1, (and CL:$amt, 31)),
2994           (SAR8rCL GR8:$src1)>;
2995 def : Pat<(sra GR16:$src1, (and CL:$amt, 31)),
2996           (SAR16rCL GR16:$src1)>;
2997 def : Pat<(sra GR32:$src1, (and CL:$amt, 31)),
2998           (SAR32rCL GR32:$src1)>;
2999 def : Pat<(store (sra (loadi8 addr:$dst), (and CL:$amt, 31)), addr:$dst),
3000           (SAR8mCL addr:$dst)>;
3001 def : Pat<(store (sra (loadi16 addr:$dst), (and CL:$amt, 31)), addr:$dst),
3002           (SAR16mCL addr:$dst)>;
3003 def : Pat<(store (sra (loadi32 addr:$dst), (and CL:$amt, 31)), addr:$dst),
3004           (SAR32mCL addr:$dst)>;
3005
3006 // (or (x >> c) | (y << (32 - c))) ==> (shrd32 x, y, c)
3007 def : Pat<(or (srl GR32:$src1, CL:$amt),
3008               (shl GR32:$src2, (sub 32, CL:$amt))),
3009           (SHRD32rrCL GR32:$src1, GR32:$src2)>;
3010
3011 def : Pat<(store (or (srl (loadi32 addr:$dst), CL:$amt),
3012                      (shl GR32:$src2, (sub 32, CL:$amt))), addr:$dst),
3013           (SHRD32mrCL addr:$dst, GR32:$src2)>;
3014
3015 def : Pat<(or (srl GR32:$src1, (i8 (trunc ECX:$amt))),
3016               (shl GR32:$src2, (i8 (trunc (sub 32, ECX:$amt))))),
3017           (SHRD32rrCL GR32:$src1, GR32:$src2)>;
3018
3019 def : Pat<(store (or (srl (loadi32 addr:$dst), (i8 (trunc ECX:$amt))),
3020                      (shl GR32:$src2, (i8 (trunc (sub 32, ECX:$amt))))),
3021                  addr:$dst),
3022           (SHRD32mrCL addr:$dst, GR32:$src2)>;
3023
3024 def : Pat<(shrd GR32:$src1, (i8 imm:$amt1), GR32:$src2, (i8 imm:$amt2)),
3025           (SHRD32rri8 GR32:$src1, GR32:$src2, (i8 imm:$amt1))>;
3026
3027 def : Pat<(store (shrd (loadi32 addr:$dst), (i8 imm:$amt1),
3028                        GR32:$src2, (i8 imm:$amt2)), addr:$dst),
3029           (SHRD32mri8 addr:$dst, GR32:$src2, (i8 imm:$amt1))>;
3030
3031 // (or (x << c) | (y >> (32 - c))) ==> (shld32 x, y, c)
3032 def : Pat<(or (shl GR32:$src1, CL:$amt),
3033               (srl GR32:$src2, (sub 32, CL:$amt))),
3034           (SHLD32rrCL GR32:$src1, GR32:$src2)>;
3035
3036 def : Pat<(store (or (shl (loadi32 addr:$dst), CL:$amt),
3037                      (srl GR32:$src2, (sub 32, CL:$amt))), addr:$dst),
3038           (SHLD32mrCL addr:$dst, GR32:$src2)>;
3039
3040 def : Pat<(or (shl GR32:$src1, (i8 (trunc ECX:$amt))),
3041               (srl GR32:$src2, (i8 (trunc (sub 32, ECX:$amt))))),
3042           (SHLD32rrCL GR32:$src1, GR32:$src2)>;
3043
3044 def : Pat<(store (or (shl (loadi32 addr:$dst), (i8 (trunc ECX:$amt))),
3045                      (srl GR32:$src2, (i8 (trunc (sub 32, ECX:$amt))))),
3046                  addr:$dst),
3047           (SHLD32mrCL addr:$dst, GR32:$src2)>;
3048
3049 def : Pat<(shld GR32:$src1, (i8 imm:$amt1), GR32:$src2, (i8 imm:$amt2)),
3050           (SHLD32rri8 GR32:$src1, GR32:$src2, (i8 imm:$amt1))>;
3051
3052 def : Pat<(store (shld (loadi32 addr:$dst), (i8 imm:$amt1),
3053                        GR32:$src2, (i8 imm:$amt2)), addr:$dst),
3054           (SHLD32mri8 addr:$dst, GR32:$src2, (i8 imm:$amt1))>;
3055
3056 // (or (x >> c) | (y << (16 - c))) ==> (shrd16 x, y, c)
3057 def : Pat<(or (srl GR16:$src1, CL:$amt),
3058               (shl GR16:$src2, (sub 16, CL:$amt))),
3059           (SHRD16rrCL GR16:$src1, GR16:$src2)>;
3060
3061 def : Pat<(store (or (srl (loadi16 addr:$dst), CL:$amt),
3062                      (shl GR16:$src2, (sub 16, CL:$amt))), addr:$dst),
3063           (SHRD16mrCL addr:$dst, GR16:$src2)>;
3064
3065 def : Pat<(or (srl GR16:$src1, (i8 (trunc CX:$amt))),
3066               (shl GR16:$src2, (i8 (trunc (sub 16, CX:$amt))))),
3067           (SHRD16rrCL GR16:$src1, GR16:$src2)>;
3068
3069 def : Pat<(store (or (srl (loadi16 addr:$dst), (i8 (trunc CX:$amt))),
3070                      (shl GR16:$src2, (i8 (trunc (sub 16, CX:$amt))))),
3071                  addr:$dst),
3072           (SHRD16mrCL addr:$dst, GR16:$src2)>;
3073
3074 def : Pat<(shrd GR16:$src1, (i8 imm:$amt1), GR16:$src2, (i8 imm:$amt2)),
3075           (SHRD16rri8 GR16:$src1, GR16:$src2, (i8 imm:$amt1))>;
3076
3077 def : Pat<(store (shrd (loadi16 addr:$dst), (i8 imm:$amt1),
3078                        GR16:$src2, (i8 imm:$amt2)), addr:$dst),
3079           (SHRD16mri8 addr:$dst, GR16:$src2, (i8 imm:$amt1))>;
3080
3081 // (or (x << c) | (y >> (16 - c))) ==> (shld16 x, y, c)
3082 def : Pat<(or (shl GR16:$src1, CL:$amt),
3083               (srl GR16:$src2, (sub 16, CL:$amt))),
3084           (SHLD16rrCL GR16:$src1, GR16:$src2)>;
3085
3086 def : Pat<(store (or (shl (loadi16 addr:$dst), CL:$amt),
3087                      (srl GR16:$src2, (sub 16, CL:$amt))), addr:$dst),
3088           (SHLD16mrCL addr:$dst, GR16:$src2)>;
3089
3090 def : Pat<(or (shl GR16:$src1, (i8 (trunc CX:$amt))),
3091               (srl GR16:$src2, (i8 (trunc (sub 16, CX:$amt))))),
3092           (SHLD16rrCL GR16:$src1, GR16:$src2)>;
3093
3094 def : Pat<(store (or (shl (loadi16 addr:$dst), (i8 (trunc CX:$amt))),
3095                      (srl GR16:$src2, (i8 (trunc (sub 16, CX:$amt))))),
3096                  addr:$dst),
3097           (SHLD16mrCL addr:$dst, GR16:$src2)>;
3098
3099 def : Pat<(shld GR16:$src1, (i8 imm:$amt1), GR16:$src2, (i8 imm:$amt2)),
3100           (SHLD16rri8 GR16:$src1, GR16:$src2, (i8 imm:$amt1))>;
3101
3102 def : Pat<(store (shld (loadi16 addr:$dst), (i8 imm:$amt1),
3103                        GR16:$src2, (i8 imm:$amt2)), addr:$dst),
3104           (SHLD16mri8 addr:$dst, GR16:$src2, (i8 imm:$amt1))>;
3105
3106 //===----------------------------------------------------------------------===//
3107 // Floating Point Stack Support
3108 //===----------------------------------------------------------------------===//
3109
3110 include "X86InstrFPStack.td"
3111
3112 //===----------------------------------------------------------------------===//
3113 // X86-64 Support
3114 //===----------------------------------------------------------------------===//
3115
3116 include "X86Instr64bit.td"
3117
3118 //===----------------------------------------------------------------------===//
3119 // XMM Floating point support (requires SSE / SSE2)
3120 //===----------------------------------------------------------------------===//
3121
3122 include "X86InstrSSE.td"
3123
3124 //===----------------------------------------------------------------------===//
3125 // MMX and XMM Packed Integer support (requires MMX, SSE, and SSE2)
3126 //===----------------------------------------------------------------------===//
3127
3128 include "X86InstrMMX.td"