lib/Target/X86/X86InstrInfo.td

   1 //===-- X86InstrInfo.td - Main X86 Instruction Definition --*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the X86 instruction set, defining the instructions, and
  11 // properties of the instructions which are needed for code generation, machine
  12 // code emission, and analysis.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 //===----------------------------------------------------------------------===//
  17 // X86 specific DAG Nodes.
  18 //
  19
  20 def SDTIntShiftDOp: SDTypeProfile<1, 3,
  21                                   [SDTCisSameAs<0, 1>, SDTCisSameAs<0, 2>,
  22                                    SDTCisInt<0>, SDTCisInt<3>]>;
  23
  24 def SDTX86CmpTest : SDTypeProfile<1, 2, [SDTCisVT<0, i32>, SDTCisSameAs<1, 2>]>;
  25
  26 def SDTX86Cmps : SDTypeProfile<1, 3, [SDTCisFP<0>, SDTCisSameAs<1, 2>, SDTCisVT<3, i8>]>;
  27 //def SDTX86Cmpss : SDTypeProfile<1, 3, [SDTCisVT<0, f32>, SDTCisSameAs<1, 2>, SDTCisVT<3, i8>]>;
  28
  29 def SDTX86Cmov    : SDTypeProfile<1, 4,
  30                                   [SDTCisSameAs<0, 1>, SDTCisSameAs<1, 2>,
  31                                    SDTCisVT<3, i8>, SDTCisVT<4, i32>]>;
  32
  33 // Unary and binary operator instructions that set EFLAGS as a side-effect.
  34 def SDTUnaryArithWithFlags : SDTypeProfile<2, 1,
  35                                            [SDTCisInt<0>, SDTCisVT<1, i32>]>;
  36
  37 def SDTBinaryArithWithFlags : SDTypeProfile<2, 2,
  38                                             [SDTCisSameAs<0, 2>,
  39                                              SDTCisSameAs<0, 3>,
  40                                              SDTCisInt<0>, SDTCisVT<1, i32>]>;
  41
  42 // SDTBinaryArithWithFlagsInOut - RES1, EFLAGS = op LHS, RHS, EFLAGS
  43 def SDTBinaryArithWithFlagsInOut : SDTypeProfile<2, 3,
  44                                             [SDTCisSameAs<0, 2>,
  45                                              SDTCisSameAs<0, 3>,
  46                                              SDTCisInt<0>,
  47                                              SDTCisVT<1, i32>,
  48                                              SDTCisVT<4, i32>]>;
  49 // RES1, RES2, FLAGS = op LHS, RHS
  50 def SDT2ResultBinaryArithWithFlags : SDTypeProfile<3, 2,
  51                                             [SDTCisSameAs<0, 1>,
  52                                              SDTCisSameAs<0, 2>,
  53                                              SDTCisSameAs<0, 3>,
  54                                              SDTCisInt<0>, SDTCisVT<1, i32>]>;
  55 def SDTX86BrCond  : SDTypeProfile<0, 3,
  56                                   [SDTCisVT<0, OtherVT>,
  57                                    SDTCisVT<1, i8>, SDTCisVT<2, i32>]>;
  58
  59 def SDTX86SetCC   : SDTypeProfile<1, 2,
  60                                   [SDTCisVT<0, i8>,
  61                                    SDTCisVT<1, i8>, SDTCisVT<2, i32>]>;
  62 def SDTX86SetCC_C : SDTypeProfile<1, 2,
  63                                   [SDTCisInt<0>,
  64                                    SDTCisVT<1, i8>, SDTCisVT<2, i32>]>;
  65
  66 def SDTX86sahf : SDTypeProfile<1, 1, [SDTCisVT<0, i32>, SDTCisVT<1, i8>]>;
  67
  68 def SDTX86rdrand : SDTypeProfile<2, 0, [SDTCisInt<0>, SDTCisVT<1, i32>]>;
  69
  70 def SDTX86cas : SDTypeProfile<0, 3, [SDTCisPtrTy<0>, SDTCisInt<1>,
  71                                      SDTCisVT<2, i8>]>;
  72 def SDTX86caspair : SDTypeProfile<0, 1, [SDTCisPtrTy<0>]>;
  73
  74 def SDTX86atomicBinary : SDTypeProfile<2, 3, [SDTCisInt<0>, SDTCisInt<1>,
  75                                 SDTCisPtrTy<2>, SDTCisInt<3>,SDTCisInt<4>]>;
  76 def SDTX86Ret     : SDTypeProfile<0, -1, [SDTCisVT<0, i16>]>;
  77
  78 def SDT_X86CallSeqStart : SDCallSeqStart<[SDTCisVT<0, i32>]>;
  79 def SDT_X86CallSeqEnd   : SDCallSeqEnd<[SDTCisVT<0, i32>,
  80                                         SDTCisVT<1, i32>]>;
  81
  82 def SDT_X86Call   : SDTypeProfile<0, -1, [SDTCisVT<0, iPTR>]>;
  83
  84 def SDT_X86VASTART_SAVE_XMM_REGS : SDTypeProfile<0, -1, [SDTCisVT<0, i8>,
  85                                                          SDTCisVT<1, iPTR>,
  86                                                          SDTCisVT<2, iPTR>]>;
  87
  88 def SDT_X86VAARG_64 : SDTypeProfile<1, -1, [SDTCisPtrTy<0>,
  89                                             SDTCisPtrTy<1>,
  90                                             SDTCisVT<2, i32>,
  91                                             SDTCisVT<3, i8>,
  92                                             SDTCisVT<4, i32>]>;
  93
  94 def SDTX86RepStr  : SDTypeProfile<0, 1, [SDTCisVT<0, OtherVT>]>;
  95
  96 def SDTX86Void    : SDTypeProfile<0, 0, []>;
  97
  98 def SDTX86Wrapper : SDTypeProfile<1, 1, [SDTCisSameAs<0, 1>, SDTCisPtrTy<0>]>;
  99
 100 def SDT_X86TLSADDR : SDTypeProfile<0, 1, [SDTCisInt<0>]>;
 101
 102 def SDT_X86TLSBASEADDR : SDTypeProfile<0, 1, [SDTCisInt<0>]>;
 103
 104 def SDT_X86TLSCALL : SDTypeProfile<0, 1, [SDTCisInt<0>]>;
 105
 106 def SDT_X86SEG_ALLOCA : SDTypeProfile<1, 1, [SDTCisVT<0, iPTR>, SDTCisVT<1, iPTR>]>;
 107
 108 def SDT_X86WIN_FTOL : SDTypeProfile<0, 1, [SDTCisFP<0>]>;
 109
 110 def SDT_X86EHRET : SDTypeProfile<0, 1, [SDTCisInt<0>]>;
 111
 112 def SDT_X86TCRET : SDTypeProfile<0, 2, [SDTCisPtrTy<0>, SDTCisVT<1, i32>]>;
 113
 114 def SDT_X86MEMBARRIER : SDTypeProfile<0, 0, []>;
 115
 116 def X86MemBarrier : SDNode<"X86ISD::MEMBARRIER", SDT_X86MEMBARRIER,
 117                             [SDNPHasChain,SDNPSideEffect]>;
 118 def X86MFence : SDNode<"X86ISD::MFENCE", SDT_X86MEMBARRIER,
 119                         [SDNPHasChain]>;
 120 def X86SFence : SDNode<"X86ISD::SFENCE", SDT_X86MEMBARRIER,
 121                         [SDNPHasChain]>;
 122 def X86LFence : SDNode<"X86ISD::LFENCE", SDT_X86MEMBARRIER,
 123                         [SDNPHasChain]>;
 124
 125
 126 def X86bsf     : SDNode<"X86ISD::BSF",      SDTUnaryArithWithFlags>;
 127 def X86bsr     : SDNode<"X86ISD::BSR",      SDTUnaryArithWithFlags>;
 128 def X86shld    : SDNode<"X86ISD::SHLD",     SDTIntShiftDOp>;
 129 def X86shrd    : SDNode<"X86ISD::SHRD",     SDTIntShiftDOp>;
 130
 131 def X86cmp     : SDNode<"X86ISD::CMP" ,     SDTX86CmpTest>;
 132 def X86bt      : SDNode<"X86ISD::BT",       SDTX86CmpTest>;
 133
 134 def X86cmov    : SDNode<"X86ISD::CMOV",     SDTX86Cmov>;
 135 def X86brcond  : SDNode<"X86ISD::BRCOND",   SDTX86BrCond,
 136                         [SDNPHasChain]>;
 137 def X86setcc   : SDNode<"X86ISD::SETCC",    SDTX86SetCC>;
 138 def X86setcc_c : SDNode<"X86ISD::SETCC_CARRY", SDTX86SetCC_C>;
 139
 140 def X86sahf    : SDNode<"X86ISD::SAHF",     SDTX86sahf>;
 141
 142 def X86rdrand  : SDNode<"X86ISD::RDRAND",   SDTX86rdrand,
 143                         [SDNPHasChain, SDNPSideEffect]>;
 144
 145 def X86rdseed  : SDNode<"X86ISD::RDSEED",   SDTX86rdrand,
 146                         [SDNPHasChain, SDNPSideEffect]>;
 147
 148 def X86cas : SDNode<"X86ISD::LCMPXCHG_DAG", SDTX86cas,
 149                         [SDNPHasChain, SDNPInGlue, SDNPOutGlue, SDNPMayStore,
 150                          SDNPMayLoad, SDNPMemOperand]>;
 151 def X86cas8 : SDNode<"X86ISD::LCMPXCHG8_DAG", SDTX86caspair,
 152                         [SDNPHasChain, SDNPInGlue, SDNPOutGlue, SDNPMayStore,
 153                          SDNPMayLoad, SDNPMemOperand]>;
 154 def X86cas16 : SDNode<"X86ISD::LCMPXCHG16_DAG", SDTX86caspair,
 155                         [SDNPHasChain, SDNPInGlue, SDNPOutGlue, SDNPMayStore,
 156                          SDNPMayLoad, SDNPMemOperand]>;
 157
 158 def X86retflag : SDNode<"X86ISD::RET_FLAG", SDTX86Ret,
 159                         [SDNPHasChain, SDNPOptInGlue, SDNPVariadic]>;
 160
 161 def X86vastart_save_xmm_regs :
 162                  SDNode<"X86ISD::VASTART_SAVE_XMM_REGS",
 163                         SDT_X86VASTART_SAVE_XMM_REGS,
 164                         [SDNPHasChain, SDNPVariadic]>;
 165 def X86vaarg64 :
 166                  SDNode<"X86ISD::VAARG_64", SDT_X86VAARG_64,
 167                         [SDNPHasChain, SDNPMayLoad, SDNPMayStore,
 168                          SDNPMemOperand]>;
 169 def X86callseq_start :
 170                  SDNode<"ISD::CALLSEQ_START", SDT_X86CallSeqStart,
 171                         [SDNPHasChain, SDNPOutGlue]>;
 172 def X86callseq_end :
 173                  SDNode<"ISD::CALLSEQ_END",   SDT_X86CallSeqEnd,
 174                         [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
 175
 176 def X86call    : SDNode<"X86ISD::CALL",     SDT_X86Call,
 177                         [SDNPHasChain, SDNPOutGlue, SDNPOptInGlue,
 178                          SDNPVariadic]>;
 179
 180 def X86rep_stos: SDNode<"X86ISD::REP_STOS", SDTX86RepStr,
 181                         [SDNPHasChain, SDNPInGlue, SDNPOutGlue, SDNPMayStore]>;
 182 def X86rep_movs: SDNode<"X86ISD::REP_MOVS", SDTX86RepStr,
 183                         [SDNPHasChain, SDNPInGlue, SDNPOutGlue, SDNPMayStore,
 184                          SDNPMayLoad]>;
 185
 186 def X86rdtsc   : SDNode<"X86ISD::RDTSC_DAG", SDTX86Void,
 187                         [SDNPHasChain, SDNPOutGlue, SDNPSideEffect]>;
 188 def X86rdtscp  : SDNode<"X86ISD::RDTSCP_DAG", SDTX86Void,
 189                         [SDNPHasChain, SDNPOutGlue, SDNPSideEffect]>;
 190 def X86rdpmc   : SDNode<"X86ISD::RDPMC_DAG", SDTX86Void,
 191                         [SDNPHasChain, SDNPOutGlue, SDNPSideEffect]>;
 192
 193 def X86Wrapper    : SDNode<"X86ISD::Wrapper",     SDTX86Wrapper>;
 194 def X86WrapperRIP : SDNode<"X86ISD::WrapperRIP",  SDTX86Wrapper>;
 195
 196 def X86tlsaddr : SDNode<"X86ISD::TLSADDR", SDT_X86TLSADDR,
 197                         [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
 198
 199 def X86tlsbaseaddr : SDNode<"X86ISD::TLSBASEADDR", SDT_X86TLSBASEADDR,
 200                         [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
 201
 202 def X86ehret : SDNode<"X86ISD::EH_RETURN", SDT_X86EHRET,
 203                         [SDNPHasChain]>;
 204
 205 def X86eh_sjlj_setjmp  : SDNode<"X86ISD::EH_SJLJ_SETJMP",
 206                                 SDTypeProfile<1, 1, [SDTCisInt<0>,
 207                                                      SDTCisPtrTy<1>]>,
 208                                 [SDNPHasChain, SDNPSideEffect]>;
 209 def X86eh_sjlj_longjmp : SDNode<"X86ISD::EH_SJLJ_LONGJMP",
 210                                 SDTypeProfile<0, 1, [SDTCisPtrTy<0>]>,
 211                                 [SDNPHasChain, SDNPSideEffect]>;
 212
 213 def X86tcret : SDNode<"X86ISD::TC_RETURN", SDT_X86TCRET,
 214                         [SDNPHasChain,  SDNPOptInGlue, SDNPVariadic]>;
 215
 216 def X86add_flag  : SDNode<"X86ISD::ADD",  SDTBinaryArithWithFlags,
 217                           [SDNPCommutative]>;
 218 def X86sub_flag  : SDNode<"X86ISD::SUB",  SDTBinaryArithWithFlags>;
 219 def X86smul_flag : SDNode<"X86ISD::SMUL", SDTBinaryArithWithFlags,
 220                           [SDNPCommutative]>;
 221 def X86umul_flag : SDNode<"X86ISD::UMUL", SDT2ResultBinaryArithWithFlags,
 222                           [SDNPCommutative]>;
 223 def X86adc_flag  : SDNode<"X86ISD::ADC",  SDTBinaryArithWithFlagsInOut>;
 224 def X86sbb_flag  : SDNode<"X86ISD::SBB",  SDTBinaryArithWithFlagsInOut>;
 225
 226 def X86inc_flag  : SDNode<"X86ISD::INC",  SDTUnaryArithWithFlags>;
 227 def X86dec_flag  : SDNode<"X86ISD::DEC",  SDTUnaryArithWithFlags>;
 228 def X86or_flag   : SDNode<"X86ISD::OR",   SDTBinaryArithWithFlags,
 229                           [SDNPCommutative]>;
 230 def X86xor_flag  : SDNode<"X86ISD::XOR",  SDTBinaryArithWithFlags,
 231                           [SDNPCommutative]>;
 232 def X86and_flag  : SDNode<"X86ISD::AND",  SDTBinaryArithWithFlags,
 233                           [SDNPCommutative]>;
 234
 235 def X86bextr  : SDNode<"X86ISD::BEXTR",  SDTIntBinOp>;
 236
 237 def X86mul_imm : SDNode<"X86ISD::MUL_IMM", SDTIntBinOp>;
 238
 239 def X86WinAlloca : SDNode<"X86ISD::WIN_ALLOCA", SDTX86Void,
 240                           [SDNPHasChain, SDNPInGlue, SDNPOutGlue]>;
 241
 242 def X86SegAlloca : SDNode<"X86ISD::SEG_ALLOCA", SDT_X86SEG_ALLOCA,
 243                           [SDNPHasChain]>;
 244
 245 def X86TLSCall : SDNode<"X86ISD::TLSCALL", SDT_X86TLSCALL,
 246                         [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
 247
 248 def X86WinFTOL : SDNode<"X86ISD::WIN_FTOL", SDT_X86WIN_FTOL,
 249                         [SDNPHasChain, SDNPOutGlue]>;
 250
 251 //===----------------------------------------------------------------------===//
 252 // X86 Operand Definitions.
 253 //
 254
 255 // A version of ptr_rc which excludes SP, ESP, and RSP. This is used for
 256 // the index operand of an address, to conform to x86 encoding restrictions.
 257 def ptr_rc_nosp : PointerLikeRegClass<1>;
 258
 259 // *mem - Operand definitions for the funky X86 addressing mode operands.
 260 //
 261 def X86MemAsmOperand : AsmOperandClass {
 262  let Name = "Mem";
 263 }
 264 def X86Mem8AsmOperand : AsmOperandClass {
 265   let Name = "Mem8"; let RenderMethod = "addMemOperands";
 266 }
 267 def X86Mem16AsmOperand : AsmOperandClass {
 268   let Name = "Mem16"; let RenderMethod = "addMemOperands";
 269 }
 270 def X86Mem32AsmOperand : AsmOperandClass {
 271   let Name = "Mem32"; let RenderMethod = "addMemOperands";
 272 }
 273 def X86Mem64AsmOperand : AsmOperandClass {
 274   let Name = "Mem64"; let RenderMethod = "addMemOperands";
 275 }
 276 def X86Mem80AsmOperand : AsmOperandClass {
 277   let Name = "Mem80"; let RenderMethod = "addMemOperands";
 278 }
 279 def X86Mem128AsmOperand : AsmOperandClass {
 280   let Name = "Mem128"; let RenderMethod = "addMemOperands";
 281 }
 282 def X86Mem256AsmOperand : AsmOperandClass {
 283   let Name = "Mem256"; let RenderMethod = "addMemOperands";
 284 }
 285 def X86Mem512AsmOperand : AsmOperandClass {
 286   let Name = "Mem512"; let RenderMethod = "addMemOperands";
 287 }
 288
 289 // Gather mem operands
 290 def X86MemVX32Operand : AsmOperandClass {
 291   let Name = "MemVX32"; let RenderMethod = "addMemOperands";
 292 }
 293 def X86MemVY32Operand : AsmOperandClass {
 294   let Name = "MemVY32"; let RenderMethod = "addMemOperands";
 295 }
 296 def X86MemVZ32Operand : AsmOperandClass {
 297   let Name = "MemVZ32"; let RenderMethod = "addMemOperands";
 298 }
 299 def X86MemVX64Operand : AsmOperandClass {
 300   let Name = "MemVX64"; let RenderMethod = "addMemOperands";
 301 }
 302 def X86MemVY64Operand : AsmOperandClass {
 303   let Name = "MemVY64"; let RenderMethod = "addMemOperands";
 304 }
 305 def X86MemVZ64Operand : AsmOperandClass {
 306   let Name = "MemVZ64"; let RenderMethod = "addMemOperands";
 307 }
 308
 309 def X86AbsMemAsmOperand : AsmOperandClass {
 310   let Name = "AbsMem";
 311   let SuperClasses = [X86MemAsmOperand];
 312 }
 313 class X86MemOperand<string printMethod> : Operand<iPTR> {
 314   let PrintMethod = printMethod;
 315   let MIOperandInfo = (ops ptr_rc, i8imm, ptr_rc_nosp, i32imm, i8imm);
 316   let ParserMatchClass = X86MemAsmOperand;
 317 }
 318
 319 let OperandType = "OPERAND_MEMORY" in {
 320 def opaque32mem : X86MemOperand<"printopaquemem">;
 321 def opaque48mem : X86MemOperand<"printopaquemem">;
 322 def opaque80mem : X86MemOperand<"printopaquemem">;
 323 def opaque512mem : X86MemOperand<"printopaquemem">;
 324
 325 def i8mem   : X86MemOperand<"printi8mem"> {
 326   let ParserMatchClass = X86Mem8AsmOperand; }
 327 def i16mem  : X86MemOperand<"printi16mem"> {
 328   let ParserMatchClass = X86Mem16AsmOperand; }
 329 def i32mem  : X86MemOperand<"printi32mem"> {
 330   let ParserMatchClass = X86Mem32AsmOperand; }
 331 def i64mem  : X86MemOperand<"printi64mem"> {
 332   let ParserMatchClass = X86Mem64AsmOperand; }
 333 def i128mem : X86MemOperand<"printi128mem"> {
 334   let ParserMatchClass = X86Mem128AsmOperand; }
 335 def i256mem : X86MemOperand<"printi256mem"> {
 336   let ParserMatchClass = X86Mem256AsmOperand; }
 337 def i512mem : X86MemOperand<"printi512mem"> {
 338   let ParserMatchClass = X86Mem512AsmOperand; }
 339 def f32mem  : X86MemOperand<"printf32mem"> {
 340   let ParserMatchClass = X86Mem32AsmOperand; }
 341 def f64mem  : X86MemOperand<"printf64mem"> {
 342   let ParserMatchClass = X86Mem64AsmOperand; }
 343 def f80mem  : X86MemOperand<"printf80mem"> {
 344   let ParserMatchClass = X86Mem80AsmOperand; }
 345 def f128mem : X86MemOperand<"printf128mem"> {
 346   let ParserMatchClass = X86Mem128AsmOperand; }
 347 def f256mem : X86MemOperand<"printf256mem">{
 348   let ParserMatchClass = X86Mem256AsmOperand; }
 349 def f512mem : X86MemOperand<"printf512mem">{
 350   let ParserMatchClass = X86Mem512AsmOperand; }
 351 def v512mem : Operand<iPTR> {
 352   let PrintMethod = "printf512mem";
 353   let MIOperandInfo = (ops ptr_rc, i8imm, VR512, i32imm, i8imm);
 354   let ParserMatchClass = X86Mem512AsmOperand; }
 355
 356 // Gather mem operands
 357 def vx32mem : X86MemOperand<"printi32mem">{
 358   let MIOperandInfo = (ops ptr_rc, i8imm, VR128, i32imm, i8imm);
 359   let ParserMatchClass = X86MemVX32Operand; }
 360 def vy32mem : X86MemOperand<"printi32mem">{
 361   let MIOperandInfo = (ops ptr_rc, i8imm, VR256, i32imm, i8imm);
 362   let ParserMatchClass = X86MemVY32Operand; }
 363 def vx64mem : X86MemOperand<"printi64mem">{
 364   let MIOperandInfo = (ops ptr_rc, i8imm, VR128, i32imm, i8imm);
 365   let ParserMatchClass = X86MemVX64Operand; }
 366 def vy64mem : X86MemOperand<"printi64mem">{
 367   let MIOperandInfo = (ops ptr_rc, i8imm, VR256, i32imm, i8imm);
 368   let ParserMatchClass = X86MemVY64Operand; }
 369 def vy64xmem : X86MemOperand<"printi64mem">{
 370   let MIOperandInfo = (ops ptr_rc, i8imm, VR256X, i32imm, i8imm);
 371   let ParserMatchClass = X86MemVY64Operand; }
 372 def vz32mem : X86MemOperand<"printi32mem">{
 373   let MIOperandInfo = (ops ptr_rc, i16imm, VR512, i32imm, i8imm);
 374   let ParserMatchClass = X86MemVZ32Operand; }
 375 def vz64mem : X86MemOperand<"printi64mem">{
 376   let MIOperandInfo = (ops ptr_rc, i8imm, VR512, i32imm, i8imm);
 377   let ParserMatchClass = X86MemVZ64Operand; }
 378 }
 379
 380 // A version of i8mem for use on x86-64 that uses GR64_NOREX instead of
 381 // plain GR64, so that it doesn't potentially require a REX prefix.
 382 def i8mem_NOREX : Operand<i64> {
 383   let PrintMethod = "printi8mem";
 384   let MIOperandInfo = (ops GR64_NOREX, i8imm, GR64_NOREX_NOSP, i32imm, i8imm);
 385   let ParserMatchClass = X86Mem8AsmOperand;
 386   let OperandType = "OPERAND_MEMORY";
 387 }
 388
 389 // GPRs available for tailcall.
 390 // It represents GR32_TC, GR64_TC or GR64_TCW64.
 391 def ptr_rc_tailcall : PointerLikeRegClass<2>;
 392
 393 // Special i32mem for addresses of load folding tail calls. These are not
 394 // allowed to use callee-saved registers since they must be scheduled
 395 // after callee-saved register are popped.
 396 def i32mem_TC : Operand<i32> {
 397   let PrintMethod = "printi32mem";
 398   let MIOperandInfo = (ops ptr_rc_tailcall, i8imm, ptr_rc_tailcall,
 399                        i32imm, i8imm);
 400   let ParserMatchClass = X86Mem32AsmOperand;
 401   let OperandType = "OPERAND_MEMORY";
 402 }
 403
 404 // Special i64mem for addresses of load folding tail calls. These are not
 405 // allowed to use callee-saved registers since they must be scheduled
 406 // after callee-saved register are popped.
 407 def i64mem_TC : Operand<i64> {
 408   let PrintMethod = "printi64mem";
 409   let MIOperandInfo = (ops ptr_rc_tailcall, i8imm,
 410                        ptr_rc_tailcall, i32imm, i8imm);
 411   let ParserMatchClass = X86Mem64AsmOperand;
 412   let OperandType = "OPERAND_MEMORY";
 413 }
 414
 415 let OperandType = "OPERAND_PCREL",
 416     ParserMatchClass = X86AbsMemAsmOperand,
 417     PrintMethod = "printPCRelImm" in {
 418 def i32imm_pcrel : Operand<i32>;
 419 def i16imm_pcrel : Operand<i16>;
 420
 421 // Branch targets have OtherVT type and print as pc-relative values.
 422 def brtarget : Operand<OtherVT>;
 423 def brtarget8 : Operand<OtherVT>;
 424
 425 }
 426
 427 def X86SrcIdx8Operand : AsmOperandClass {
 428   let Name = "SrcIdx8";
 429   let RenderMethod = "addSrcIdxOperands";
 430   let SuperClasses = [X86Mem8AsmOperand];
 431 }
 432 def X86SrcIdx16Operand : AsmOperandClass {
 433   let Name = "SrcIdx16";
 434   let RenderMethod = "addSrcIdxOperands";
 435   let SuperClasses = [X86Mem16AsmOperand];
 436 }
 437 def X86SrcIdx32Operand : AsmOperandClass {
 438   let Name = "SrcIdx32";
 439   let RenderMethod = "addSrcIdxOperands";
 440   let SuperClasses = [X86Mem32AsmOperand];
 441 }
 442 def X86SrcIdx64Operand : AsmOperandClass {
 443   let Name = "SrcIdx64";
 444   let RenderMethod = "addSrcIdxOperands";
 445   let SuperClasses = [X86Mem64AsmOperand];
 446 }
 447 def X86DstIdx8Operand : AsmOperandClass {
 448   let Name = "DstIdx8";
 449   let RenderMethod = "addDstIdxOperands";
 450   let SuperClasses = [X86Mem8AsmOperand];
 451 }
 452 def X86DstIdx16Operand : AsmOperandClass {
 453   let Name = "DstIdx16";
 454   let RenderMethod = "addDstIdxOperands";
 455   let SuperClasses = [X86Mem16AsmOperand];
 456 }
 457 def X86DstIdx32Operand : AsmOperandClass {
 458   let Name = "DstIdx32";
 459   let RenderMethod = "addDstIdxOperands";
 460   let SuperClasses = [X86Mem32AsmOperand];
 461 }
 462 def X86DstIdx64Operand : AsmOperandClass {
 463   let Name = "DstIdx64";
 464   let RenderMethod = "addDstIdxOperands";
 465   let SuperClasses = [X86Mem64AsmOperand];
 466 }
 467 def X86MemOffs8AsmOperand : AsmOperandClass {
 468   let Name = "MemOffs8";
 469   let RenderMethod = "addMemOffsOperands";
 470   let SuperClasses = [X86Mem8AsmOperand];
 471 }
 472 def X86MemOffs16AsmOperand : AsmOperandClass {
 473   let Name = "MemOffs16";
 474   let RenderMethod = "addMemOffsOperands";
 475   let SuperClasses = [X86Mem16AsmOperand];
 476 }
 477 def X86MemOffs32AsmOperand : AsmOperandClass {
 478   let Name = "MemOffs32";
 479   let RenderMethod = "addMemOffsOperands";
 480   let SuperClasses = [X86Mem32AsmOperand];
 481 }
 482 def X86MemOffs64AsmOperand : AsmOperandClass {
 483   let Name = "MemOffs64";
 484   let RenderMethod = "addMemOffsOperands";
 485   let SuperClasses = [X86Mem64AsmOperand];
 486 }
 487 let OperandType = "OPERAND_MEMORY" in {
 488 def srcidx8 : Operand<iPTR> {
 489   let ParserMatchClass = X86SrcIdx8Operand;
 490   let MIOperandInfo = (ops ptr_rc, i8imm);
 491   let PrintMethod = "printSrcIdx8"; }
 492 def srcidx16 : Operand<iPTR> {
 493   let ParserMatchClass = X86SrcIdx16Operand;
 494   let MIOperandInfo = (ops ptr_rc, i8imm);
 495   let PrintMethod = "printSrcIdx16"; }
 496 def srcidx32 : Operand<iPTR> {
 497   let ParserMatchClass = X86SrcIdx32Operand;
 498   let MIOperandInfo = (ops ptr_rc, i8imm);
 499   let PrintMethod = "printSrcIdx32"; }
 500 def srcidx64 : Operand<iPTR> {
 501   let ParserMatchClass = X86SrcIdx64Operand;
 502   let MIOperandInfo = (ops ptr_rc, i8imm);
 503   let PrintMethod = "printSrcIdx64"; }
 504 def dstidx8 : Operand<iPTR> {
 505   let ParserMatchClass = X86DstIdx8Operand;
 506   let MIOperandInfo = (ops ptr_rc);
 507   let PrintMethod = "printDstIdx8"; }
 508 def dstidx16 : Operand<iPTR> {
 509   let ParserMatchClass = X86DstIdx16Operand;
 510   let MIOperandInfo = (ops ptr_rc);
 511   let PrintMethod = "printDstIdx16"; }
 512 def dstidx32 : Operand<iPTR> {
 513   let ParserMatchClass = X86DstIdx32Operand;
 514   let MIOperandInfo = (ops ptr_rc);
 515   let PrintMethod = "printDstIdx32"; }
 516 def dstidx64 : Operand<iPTR> {
 517   let ParserMatchClass = X86DstIdx64Operand;
 518   let MIOperandInfo = (ops ptr_rc);
 519   let PrintMethod = "printDstIdx64"; }
 520 def offset8 : Operand<iPTR> {
 521   let ParserMatchClass = X86MemOffs8AsmOperand;
 522   let MIOperandInfo = (ops i64imm, i8imm);
 523   let PrintMethod = "printMemOffs8"; }
 524 def offset16 : Operand<iPTR> {
 525   let ParserMatchClass = X86MemOffs16AsmOperand;
 526   let MIOperandInfo = (ops i64imm, i8imm);
 527   let PrintMethod = "printMemOffs16"; }
 528 def offset32 : Operand<iPTR> {
 529   let ParserMatchClass = X86MemOffs32AsmOperand;
 530   let MIOperandInfo = (ops i64imm, i8imm);
 531   let PrintMethod = "printMemOffs32"; }
 532 def offset64 : Operand<iPTR> {
 533   let ParserMatchClass = X86MemOffs64AsmOperand;
 534   let MIOperandInfo = (ops i64imm, i8imm);
 535   let PrintMethod = "printMemOffs64"; }
 536 }
 537
 538
 539 def SSECC : Operand<i8> {
 540   let PrintMethod = "printSSECC";
 541   let OperandType = "OPERAND_IMMEDIATE";
 542 }
 543
 544 def AVXCC : Operand<i8> {
 545   let PrintMethod = "printAVXCC";
 546   let OperandType = "OPERAND_IMMEDIATE";
 547 }
 548
 549 class ImmSExtAsmOperandClass : AsmOperandClass {
 550   let SuperClasses = [ImmAsmOperand];
 551   let RenderMethod = "addImmOperands";
 552 }
 553
 554 def X86GR32orGR64AsmOperand : AsmOperandClass {
 555   let Name = "GR32orGR64";
 556 }
 557
 558 def GR32orGR64 : RegisterOperand<GR32> {
 559   let ParserMatchClass = X86GR32orGR64AsmOperand;
 560 }
 561
 562 def AVX512RC : Operand<i32> {
 563   let PrintMethod = "printRoundingControl";
 564   let OperandType = "OPERAND_IMMEDIATE";
 565 }
 566
 567 // Sign-extended immediate classes. We don't need to define the full lattice
 568 // here because there is no instruction with an ambiguity between ImmSExti64i32
 569 // and ImmSExti32i8.
 570 //
 571 // The strange ranges come from the fact that the assembler always works with
 572 // 64-bit immediates, but for a 16-bit target value we want to accept both "-1"
 573 // (which will be a -1ULL), and "0xFF" (-1 in 16-bits).
 574
 575 // [0, 0x7FFFFFFF]                                            |
 576 //   [0xFFFFFFFF80000000, 0xFFFFFFFFFFFFFFFF]
 577 def ImmSExti64i32AsmOperand : ImmSExtAsmOperandClass {
 578   let Name = "ImmSExti64i32";
 579 }
 580
 581 // [0, 0x0000007F] | [0x000000000000FF80, 0x000000000000FFFF] |
 582 //   [0xFFFFFFFFFFFFFF80, 0xFFFFFFFFFFFFFFFF]
 583 def ImmSExti16i8AsmOperand : ImmSExtAsmOperandClass {
 584   let Name = "ImmSExti16i8";
 585   let SuperClasses = [ImmSExti64i32AsmOperand];
 586 }
 587
 588 // [0, 0x0000007F] | [0x00000000FFFFFF80, 0x00000000FFFFFFFF] |
 589 //   [0xFFFFFFFFFFFFFF80, 0xFFFFFFFFFFFFFFFF]
 590 def ImmSExti32i8AsmOperand : ImmSExtAsmOperandClass {
 591   let Name = "ImmSExti32i8";
 592 }
 593
 594 // [0, 0x0000007F]                                            |
 595 //   [0xFFFFFFFFFFFFFF80, 0xFFFFFFFFFFFFFFFF]
 596 def ImmSExti64i8AsmOperand : ImmSExtAsmOperandClass {
 597   let Name = "ImmSExti64i8";
 598   let SuperClasses = [ImmSExti16i8AsmOperand, ImmSExti32i8AsmOperand,
 599                       ImmSExti64i32AsmOperand];
 600 }
 601
 602 // A couple of more descriptive operand definitions.
 603 // 16-bits but only 8 bits are significant.
 604 def i16i8imm  : Operand<i16> {
 605   let ParserMatchClass = ImmSExti16i8AsmOperand;
 606   let OperandType = "OPERAND_IMMEDIATE";
 607 }
 608 // 32-bits but only 8 bits are significant.
 609 def i32i8imm  : Operand<i32> {
 610   let ParserMatchClass = ImmSExti32i8AsmOperand;
 611   let OperandType = "OPERAND_IMMEDIATE";
 612 }
 613
 614 // 64-bits but only 32 bits are significant.
 615 def i64i32imm  : Operand<i64> {
 616   let ParserMatchClass = ImmSExti64i32AsmOperand;
 617   let OperandType = "OPERAND_IMMEDIATE";
 618 }
 619
 620 // 64-bits but only 32 bits are significant, and those bits are treated as being
 621 // pc relative.
 622 def i64i32imm_pcrel : Operand<i64> {
 623   let PrintMethod = "printPCRelImm";
 624   let ParserMatchClass = X86AbsMemAsmOperand;
 625   let OperandType = "OPERAND_PCREL";
 626 }
 627
 628 // 64-bits but only 8 bits are significant.
 629 def i64i8imm   : Operand<i64> {
 630   let ParserMatchClass = ImmSExti64i8AsmOperand;
 631   let OperandType = "OPERAND_IMMEDIATE";
 632 }
 633
 634 def lea64_32mem : Operand<i32> {
 635   let PrintMethod = "printi32mem";
 636   let MIOperandInfo = (ops GR64, i8imm, GR64_NOSP, i32imm, i8imm);
 637   let ParserMatchClass = X86MemAsmOperand;
 638 }
 639
 640 // Memory operands that use 64-bit pointers in both ILP32 and LP64.
 641 def lea64mem : Operand<i64> {
 642   let PrintMethod = "printi64mem";
 643   let MIOperandInfo = (ops GR64, i8imm, GR64_NOSP, i32imm, i8imm);
 644   let ParserMatchClass = X86MemAsmOperand;
 645 }
 646
 647
 648 //===----------------------------------------------------------------------===//
 649 // X86 Complex Pattern Definitions.
 650 //
 651
 652 // Define X86 specific addressing mode.
 653 def addr      : ComplexPattern<iPTR, 5, "SelectAddr", [], [SDNPWantParent]>;
 654 def lea32addr : ComplexPattern<i32, 5, "SelectLEAAddr",
 655                                [add, sub, mul, X86mul_imm, shl, or, frameindex],
 656                                []>;
 657 // In 64-bit mode 32-bit LEAs can use RIP-relative addressing.
 658 def lea64_32addr : ComplexPattern<i32, 5, "SelectLEA64_32Addr",
 659                                   [add, sub, mul, X86mul_imm, shl, or,
 660                                    frameindex, X86WrapperRIP],
 661                                   []>;
 662
 663 def tls32addr : ComplexPattern<i32, 5, "SelectTLSADDRAddr",
 664                                [tglobaltlsaddr], []>;
 665
 666 def tls32baseaddr : ComplexPattern<i32, 5, "SelectTLSADDRAddr",
 667                                [tglobaltlsaddr], []>;
 668
 669 def lea64addr : ComplexPattern<i64, 5, "SelectLEAAddr",
 670                         [add, sub, mul, X86mul_imm, shl, or, frameindex,
 671                          X86WrapperRIP], []>;
 672
 673 def tls64addr : ComplexPattern<i64, 5, "SelectTLSADDRAddr",
 674                                [tglobaltlsaddr], []>;
 675
 676 def tls64baseaddr : ComplexPattern<i64, 5, "SelectTLSADDRAddr",
 677                                [tglobaltlsaddr], []>;
 678
 679 //===----------------------------------------------------------------------===//
 680 // X86 Instruction Predicate Definitions.
 681 def HasCMov      : Predicate<"Subtarget->hasCMov()">;
 682 def NoCMov       : Predicate<"!Subtarget->hasCMov()">;
 683
 684 def HasMMX       : Predicate<"Subtarget->hasMMX()">;
 685 def Has3DNow     : Predicate<"Subtarget->has3DNow()">;
 686 def Has3DNowA    : Predicate<"Subtarget->has3DNowA()">;
 687 def HasSSE1      : Predicate<"Subtarget->hasSSE1()">;
 688 def UseSSE1      : Predicate<"Subtarget->hasSSE1() && !Subtarget->hasAVX()">;
 689 def HasSSE2      : Predicate<"Subtarget->hasSSE2()">;
 690 def UseSSE2      : Predicate<"Subtarget->hasSSE2() && !Subtarget->hasAVX()">;
 691 def HasSSE3      : Predicate<"Subtarget->hasSSE3()">;
 692 def UseSSE3      : Predicate<"Subtarget->hasSSE3() && !Subtarget->hasAVX()">;
 693 def HasSSSE3     : Predicate<"Subtarget->hasSSSE3()">;
 694 def UseSSSE3     : Predicate<"Subtarget->hasSSSE3() && !Subtarget->hasAVX()">;
 695 def HasSSE41     : Predicate<"Subtarget->hasSSE41()">;
 696 def NoSSE41      : Predicate<"!Subtarget->hasSSE41()">;
 697 def UseSSE41     : Predicate<"Subtarget->hasSSE41() && !Subtarget->hasAVX()">;
 698 def HasSSE42     : Predicate<"Subtarget->hasSSE42()">;
 699 def UseSSE42     : Predicate<"Subtarget->hasSSE42() && !Subtarget->hasAVX()">;
 700 def HasSSE4A     : Predicate<"Subtarget->hasSSE4A()">;
 701 def HasAVX       : Predicate<"Subtarget->hasAVX()">;
 702 def HasAVX2      : Predicate<"Subtarget->hasAVX2()">;
 703 def HasAVX1Only  : Predicate<"Subtarget->hasAVX() && !Subtarget->hasAVX2()">;
 704 def HasAVX512    : Predicate<"Subtarget->hasAVX512()">,
 705                      AssemblerPredicate<"FeatureAVX512", "AVX-512 ISA">;
 706 def UseAVX       : Predicate<"Subtarget->hasAVX() && !Subtarget->hasAVX512()">;
 707 def UseAVX2      : Predicate<"Subtarget->hasAVX2() && !Subtarget->hasAVX512()">;
 708 def NoAVX512     : Predicate<"!Subtarget->hasAVX512()">;
 709 def HasCDI       : Predicate<"Subtarget->hasCDI()">;
 710 def HasPFI       : Predicate<"Subtarget->hasPFI()">;
 711 def HasERI       : Predicate<"Subtarget->hasERI()">;
 712 def HasDQI       : Predicate<"Subtarget->hasDQI()">;
 713 def NoDQI        : Predicate<"!Subtarget->hasDQI()">;
 714 def HasBWI       : Predicate<"Subtarget->hasBWI()">;
 715 def HasVLX       : Predicate<"Subtarget->hasVLX()">,
 716                      AssemblerPredicate<"FeatureVLX", "AVX-512 VLX ISA">;
 717 def NoVLX        : Predicate<"!Subtarget->hasVLX()">;
 718
 719 def HasPOPCNT    : Predicate<"Subtarget->hasPOPCNT()">;
 720 def HasAES       : Predicate<"Subtarget->hasAES()">;
 721 def HasPCLMUL    : Predicate<"Subtarget->hasPCLMUL()">;
 722 def HasFMA       : Predicate<"Subtarget->hasFMA()">;
 723 def UseFMAOnAVX  : Predicate<"Subtarget->hasFMA() && !Subtarget->hasAVX512()">;
 724 def HasFMA4      : Predicate<"Subtarget->hasFMA4()">;
 725 def HasXOP       : Predicate<"Subtarget->hasXOP()">;
 726 def HasTBM       : Predicate<"Subtarget->hasTBM()">;
 727 def HasMOVBE     : Predicate<"Subtarget->hasMOVBE()">;
 728 def HasRDRAND    : Predicate<"Subtarget->hasRDRAND()">;
 729 def HasF16C      : Predicate<"Subtarget->hasF16C()">;
 730 def HasFSGSBase  : Predicate<"Subtarget->hasFSGSBase()">;
 731 def HasLZCNT     : Predicate<"Subtarget->hasLZCNT()">;
 732 def HasBMI       : Predicate<"Subtarget->hasBMI()">;
 733 def HasBMI2      : Predicate<"Subtarget->hasBMI2()">;
 734 def HasRTM       : Predicate<"Subtarget->hasRTM()">;
 735 def HasHLE       : Predicate<"Subtarget->hasHLE()">;
 736 def HasTSX       : Predicate<"Subtarget->hasRTM() || Subtarget->hasHLE()">;
 737 def HasADX       : Predicate<"Subtarget->hasADX()">;
 738 def HasSHA       : Predicate<"Subtarget->hasSHA()">;
 739 def HasSGX       : Predicate<"Subtarget->hasSGX()">;
 740 def HasPRFCHW    : Predicate<"Subtarget->hasPRFCHW()">;
 741 def HasRDSEED    : Predicate<"Subtarget->hasRDSEED()">;
 742 def HasSMAP      : Predicate<"Subtarget->hasSMAP()">;
 743 def HasPrefetchW : Predicate<"Subtarget->hasPRFCHW()">;
 744 def FPStackf32   : Predicate<"!Subtarget->hasSSE1()">;
 745 def FPStackf64   : Predicate<"!Subtarget->hasSSE2()">;
 746 def HasCmpxchg16b: Predicate<"Subtarget->hasCmpxchg16b()">;
 747 def Not64BitMode : Predicate<"!Subtarget->is64Bit()">,
 748                              AssemblerPredicate<"!Mode64Bit", "Not 64-bit mode">;
 749 def In64BitMode  : Predicate<"Subtarget->is64Bit()">,
 750                              AssemblerPredicate<"Mode64Bit", "64-bit mode">;
 751 def IsLP64  : Predicate<"Subtarget->isTarget64BitLP64()">;
 752 def NotLP64 : Predicate<"!Subtarget->isTarget64BitLP64()">;
 753 def In16BitMode  : Predicate<"Subtarget->is16Bit()">,
 754                              AssemblerPredicate<"Mode16Bit", "16-bit mode">;
 755 def Not16BitMode : Predicate<"!Subtarget->is16Bit()">,
 756                              AssemblerPredicate<"!Mode16Bit", "Not 16-bit mode">;
 757 def In32BitMode  : Predicate<"Subtarget->is32Bit()">,
 758                              AssemblerPredicate<"Mode32Bit", "32-bit mode">;
 759 def IsWin64      : Predicate<"Subtarget->isTargetWin64()">;
 760 def IsNaCl       : Predicate<"Subtarget->isTargetNaCl()">;
 761 def NotNaCl      : Predicate<"!Subtarget->isTargetNaCl()">;
 762 def SmallCode    : Predicate<"TM.getCodeModel() == CodeModel::Small">;
 763 def KernelCode   : Predicate<"TM.getCodeModel() == CodeModel::Kernel">;
 764 def FarData      : Predicate<"TM.getCodeModel() != CodeModel::Small &&"
 765                              "TM.getCodeModel() != CodeModel::Kernel">;
 766 def NearData     : Predicate<"TM.getCodeModel() == CodeModel::Small ||"
 767                              "TM.getCodeModel() == CodeModel::Kernel">;
 768 def IsStatic     : Predicate<"TM.getRelocationModel() == Reloc::Static">;
 769 def IsNotPIC     : Predicate<"TM.getRelocationModel() != Reloc::PIC_">;
 770 def OptForSize   : Predicate<"OptForSize">;
 771 def OptForSpeed  : Predicate<"!OptForSize">;
 772 def FastBTMem    : Predicate<"!Subtarget->isBTMemSlow()">;
 773 def CallImmAddr  : Predicate<"Subtarget->IsLegalToCallImmediateAddr(TM)">;
 774 def FavorMemIndirectCall  : Predicate<"!Subtarget->callRegIndirect()">;
 775 def NotSlowIncDec : Predicate<"!Subtarget->slowIncDec()">;
 776
 777 //===----------------------------------------------------------------------===//
 778 // X86 Instruction Format Definitions.
 779 //
 780
 781 include "X86InstrFormats.td"
 782
 783 //===----------------------------------------------------------------------===//
 784 // Pattern fragments.
 785 //
 786
 787 // X86 specific condition code. These correspond to CondCode in
 788 // X86InstrInfo.h. They must be kept in synch.
 789 def X86_COND_A   : PatLeaf<(i8 0)>;  // alt. COND_NBE
 790 def X86_COND_AE  : PatLeaf<(i8 1)>;  // alt. COND_NC
 791 def X86_COND_B   : PatLeaf<(i8 2)>;  // alt. COND_C
 792 def X86_COND_BE  : PatLeaf<(i8 3)>;  // alt. COND_NA
 793 def X86_COND_E   : PatLeaf<(i8 4)>;  // alt. COND_Z
 794 def X86_COND_G   : PatLeaf<(i8 5)>;  // alt. COND_NLE
 795 def X86_COND_GE  : PatLeaf<(i8 6)>;  // alt. COND_NL
 796 def X86_COND_L   : PatLeaf<(i8 7)>;  // alt. COND_NGE
 797 def X86_COND_LE  : PatLeaf<(i8 8)>;  // alt. COND_NG
 798 def X86_COND_NE  : PatLeaf<(i8 9)>;  // alt. COND_NZ
 799 def X86_COND_NO  : PatLeaf<(i8 10)>;
 800 def X86_COND_NP  : PatLeaf<(i8 11)>; // alt. COND_PO
 801 def X86_COND_NS  : PatLeaf<(i8 12)>;
 802 def X86_COND_O   : PatLeaf<(i8 13)>;
 803 def X86_COND_P   : PatLeaf<(i8 14)>; // alt. COND_PE
 804 def X86_COND_S   : PatLeaf<(i8 15)>;
 805
 806 // Predicate used to help when pattern matching LZCNT/TZCNT.
 807 def X86_COND_E_OR_NE : ImmLeaf<i8, [{
 808   return (Imm == X86::COND_E) || (Imm == X86::COND_NE);
 809 }]>;
 810
 811 let FastIselShouldIgnore = 1 in { // FastIsel should ignore all simm8 instrs.
 812   def i16immSExt8  : ImmLeaf<i16, [{ return Imm == (int8_t)Imm; }]>;
 813   def i32immSExt8  : ImmLeaf<i32, [{ return Imm == (int8_t)Imm; }]>;
 814   def i64immSExt8  : ImmLeaf<i64, [{ return Imm == (int8_t)Imm; }]>;
 815 }
 816
 817 def i64immSExt32 : ImmLeaf<i64, [{ return Imm == (int32_t)Imm; }]>;
 818
 819
 820 // i64immZExt32 predicate - True if the 64-bit immediate fits in a 32-bit
 821 // unsigned field.
 822 def i64immZExt32 : ImmLeaf<i64, [{ return (uint64_t)Imm == (uint32_t)Imm; }]>;
 823
 824 def i64immZExt32SExt8 : ImmLeaf<i64, [{
 825   return (uint64_t)Imm == (uint32_t)Imm && (int32_t)Imm == (int8_t)Imm;
 826 }]>;
 827
 828 // Helper fragments for loads.
 829 // It's always safe to treat a anyext i16 load as a i32 load if the i16 is
 830 // known to be 32-bit aligned or better. Ditto for i8 to i16.
 831 def loadi16 : PatFrag<(ops node:$ptr), (i16 (unindexedload node:$ptr)), [{
 832   LoadSDNode *LD = cast<LoadSDNode>(N);
 833   ISD::LoadExtType ExtType = LD->getExtensionType();
 834   if (ExtType == ISD::NON_EXTLOAD)
 835     return true;
 836   if (ExtType == ISD::EXTLOAD)
 837     return LD->getAlignment() >= 2 && !LD->isVolatile();
 838   return false;
 839 }]>;
 840
 841 def loadi16_anyext : PatFrag<(ops node:$ptr), (i32 (unindexedload node:$ptr)),[{
 842   LoadSDNode *LD = cast<LoadSDNode>(N);
 843   ISD::LoadExtType ExtType = LD->getExtensionType();
 844   if (ExtType == ISD::EXTLOAD)
 845     return LD->getAlignment() >= 2 && !LD->isVolatile();
 846   return false;
 847 }]>;
 848
 849 def loadi32 : PatFrag<(ops node:$ptr), (i32 (unindexedload node:$ptr)), [{
 850   LoadSDNode *LD = cast<LoadSDNode>(N);
 851   ISD::LoadExtType ExtType = LD->getExtensionType();
 852   if (ExtType == ISD::NON_EXTLOAD)
 853     return true;
 854   if (ExtType == ISD::EXTLOAD)
 855     return LD->getAlignment() >= 4 && !LD->isVolatile();
 856   return false;
 857 }]>;
 858
 859 def loadi8  : PatFrag<(ops node:$ptr), (i8  (load node:$ptr))>;
 860 def loadi64 : PatFrag<(ops node:$ptr), (i64 (load node:$ptr))>;
 861 def loadf32 : PatFrag<(ops node:$ptr), (f32 (load node:$ptr))>;
 862 def loadf64 : PatFrag<(ops node:$ptr), (f64 (load node:$ptr))>;
 863 def loadf80 : PatFrag<(ops node:$ptr), (f80 (load node:$ptr))>;
 864
 865 def sextloadi16i8  : PatFrag<(ops node:$ptr), (i16 (sextloadi8 node:$ptr))>;
 866 def sextloadi32i8  : PatFrag<(ops node:$ptr), (i32 (sextloadi8 node:$ptr))>;
 867 def sextloadi32i16 : PatFrag<(ops node:$ptr), (i32 (sextloadi16 node:$ptr))>;
 868 def sextloadi64i8  : PatFrag<(ops node:$ptr), (i64 (sextloadi8 node:$ptr))>;
 869 def sextloadi64i16 : PatFrag<(ops node:$ptr), (i64 (sextloadi16 node:$ptr))>;
 870 def sextloadi64i32 : PatFrag<(ops node:$ptr), (i64 (sextloadi32 node:$ptr))>;
 871
 872 def zextloadi8i1   : PatFrag<(ops node:$ptr), (i8  (zextloadi1 node:$ptr))>;
 873 def zextloadi16i1  : PatFrag<(ops node:$ptr), (i16 (zextloadi1 node:$ptr))>;
 874 def zextloadi32i1  : PatFrag<(ops node:$ptr), (i32 (zextloadi1 node:$ptr))>;
 875 def zextloadi16i8  : PatFrag<(ops node:$ptr), (i16 (zextloadi8 node:$ptr))>;
 876 def zextloadi32i8  : PatFrag<(ops node:$ptr), (i32 (zextloadi8 node:$ptr))>;
 877 def zextloadi32i16 : PatFrag<(ops node:$ptr), (i32 (zextloadi16 node:$ptr))>;
 878 def zextloadi64i1  : PatFrag<(ops node:$ptr), (i64 (zextloadi1 node:$ptr))>;
 879 def zextloadi64i8  : PatFrag<(ops node:$ptr), (i64 (zextloadi8 node:$ptr))>;
 880 def zextloadi64i16 : PatFrag<(ops node:$ptr), (i64 (zextloadi16 node:$ptr))>;
 881 def zextloadi64i32 : PatFrag<(ops node:$ptr), (i64 (zextloadi32 node:$ptr))>;
 882
 883 def extloadi8i1    : PatFrag<(ops node:$ptr), (i8  (extloadi1 node:$ptr))>;
 884 def extloadi16i1   : PatFrag<(ops node:$ptr), (i16 (extloadi1 node:$ptr))>;
 885 def extloadi32i1   : PatFrag<(ops node:$ptr), (i32 (extloadi1 node:$ptr))>;
 886 def extloadi16i8   : PatFrag<(ops node:$ptr), (i16 (extloadi8 node:$ptr))>;
 887 def extloadi32i8   : PatFrag<(ops node:$ptr), (i32 (extloadi8 node:$ptr))>;
 888 def extloadi32i16  : PatFrag<(ops node:$ptr), (i32 (extloadi16 node:$ptr))>;
 889 def extloadi64i1   : PatFrag<(ops node:$ptr), (i64 (extloadi1 node:$ptr))>;
 890 def extloadi64i8   : PatFrag<(ops node:$ptr), (i64 (extloadi8 node:$ptr))>;
 891 def extloadi64i16  : PatFrag<(ops node:$ptr), (i64 (extloadi16 node:$ptr))>;
 892 def extloadi64i32  : PatFrag<(ops node:$ptr), (i64 (extloadi32 node:$ptr))>;
 893
 894
 895 // An 'and' node with a single use.
 896 def and_su : PatFrag<(ops node:$lhs, node:$rhs), (and node:$lhs, node:$rhs), [{
 897   return N->hasOneUse();
 898 }]>;
 899 // An 'srl' node with a single use.
 900 def srl_su : PatFrag<(ops node:$lhs, node:$rhs), (srl node:$lhs, node:$rhs), [{
 901   return N->hasOneUse();
 902 }]>;
 903 // An 'trunc' node with a single use.
 904 def trunc_su : PatFrag<(ops node:$src), (trunc node:$src), [{
 905   return N->hasOneUse();
 906 }]>;
 907
 908 //===----------------------------------------------------------------------===//
 909 // Instruction list.
 910 //
 911
 912 // Nop
 913 let hasSideEffects = 0, SchedRW = [WriteZero] in {
 914   def NOOP : I<0x90, RawFrm, (outs), (ins), "nop", [], IIC_NOP>;
 915   def NOOPW : I<0x1f, MRMXm, (outs), (ins i16mem:$zero),
 916                 "nop{w}\t$zero", [], IIC_NOP>, TB, OpSize16;
 917   def NOOPL : I<0x1f, MRMXm, (outs), (ins i32mem:$zero),
 918                 "nop{l}\t$zero", [], IIC_NOP>, TB, OpSize32;
 919 }
 920
 921
 922 // Constructing a stack frame.
 923 def ENTER : Ii16<0xC8, RawFrmImm8, (outs), (ins i16imm:$len, i8imm:$lvl),
 924                  "enter\t$len, $lvl", [], IIC_ENTER>, Sched<[WriteMicrocoded]>;
 925
 926 let SchedRW = [WriteALU] in {
 927 let Defs = [EBP, ESP], Uses = [EBP, ESP], mayLoad = 1, hasSideEffects=0 in
 928 def LEAVE    : I<0xC9, RawFrm,
 929                  (outs), (ins), "leave", [], IIC_LEAVE>,
 930                  Requires<[Not64BitMode]>;
 931
 932 let Defs = [RBP,RSP], Uses = [RBP,RSP], mayLoad = 1, hasSideEffects = 0 in
 933 def LEAVE64  : I<0xC9, RawFrm,
 934                  (outs), (ins), "leave", [], IIC_LEAVE>,
 935                  Requires<[In64BitMode]>;
 936 } // SchedRW
 937
 938 //===----------------------------------------------------------------------===//
 939 //  Miscellaneous Instructions.
 940 //
 941
 942 let Defs = [ESP], Uses = [ESP], hasSideEffects=0 in {
 943 let mayLoad = 1, SchedRW = [WriteLoad] in {
 944 def POP16r  : I<0x58, AddRegFrm, (outs GR16:$reg), (ins), "pop{w}\t$reg", [],
 945                 IIC_POP_REG16>, OpSize16;
 946 def POP32r  : I<0x58, AddRegFrm, (outs GR32:$reg), (ins), "pop{l}\t$reg", [],
 947                 IIC_POP_REG>, OpSize32, Requires<[Not64BitMode]>;
 948 def POP16rmr: I<0x8F, MRM0r, (outs GR16:$reg), (ins), "pop{w}\t$reg", [],
 949                 IIC_POP_REG>, OpSize16;
 950 def POP16rmm: I<0x8F, MRM0m, (outs), (ins i16mem:$dst), "pop{w}\t$dst", [],
 951                 IIC_POP_MEM>, OpSize16;
 952 def POP32rmr: I<0x8F, MRM0r, (outs GR32:$reg), (ins), "pop{l}\t$reg", [],
 953                 IIC_POP_REG>, OpSize32, Requires<[Not64BitMode]>;
 954 def POP32rmm: I<0x8F, MRM0m, (outs), (ins i32mem:$dst), "pop{l}\t$dst", [],
 955                 IIC_POP_MEM>, OpSize32, Requires<[Not64BitMode]>;
 956
 957 def POPF16   : I<0x9D, RawFrm, (outs), (ins), "popf{w}", [], IIC_POP_F>,
 958                 OpSize16;
 959 def POPF32   : I<0x9D, RawFrm, (outs), (ins), "popf{l|d}", [], IIC_POP_FD>,
 960                 OpSize32, Requires<[Not64BitMode]>;
 961 } // mayLoad, SchedRW
 962
 963 let mayStore = 1, SchedRW = [WriteStore] in {
 964 def PUSH16r  : I<0x50, AddRegFrm, (outs), (ins GR16:$reg), "push{w}\t$reg",[],
 965                  IIC_PUSH_REG>, OpSize16;
 966 def PUSH32r  : I<0x50, AddRegFrm, (outs), (ins GR32:$reg), "push{l}\t$reg",[],
 967                  IIC_PUSH_REG>, OpSize32, Requires<[Not64BitMode]>;
 968 def PUSH16rmr: I<0xFF, MRM6r, (outs), (ins GR16:$reg), "push{w}\t$reg",[],
 969                  IIC_PUSH_REG>, OpSize16;
 970 def PUSH16rmm: I<0xFF, MRM6m, (outs), (ins i16mem:$src), "push{w}\t$src",[],
 971                  IIC_PUSH_MEM>, OpSize16;
 972 def PUSH32rmr: I<0xFF, MRM6r, (outs), (ins GR32:$reg), "push{l}\t$reg",[],
 973                  IIC_PUSH_REG>, OpSize32, Requires<[Not64BitMode]>;
 974 def PUSH32rmm: I<0xFF, MRM6m, (outs), (ins i32mem:$src), "push{l}\t$src",[],
 975                  IIC_PUSH_MEM>, OpSize32, Requires<[Not64BitMode]>;
 976
 977 def PUSH16i8 : Ii8<0x6a, RawFrm, (outs), (ins i16i8imm:$imm),
 978                    "push{w}\t$imm", [], IIC_PUSH_IMM>, OpSize16,
 979                    Requires<[Not64BitMode]>;
 980 def PUSH32i8 : Ii8<0x6a, RawFrm, (outs), (ins i32i8imm:$imm),
 981                    "push{l}\t$imm", [], IIC_PUSH_IMM>, OpSize32,
 982                    Requires<[Not64BitMode]>;
 983 def PUSHi16  : Ii16<0x68, RawFrm, (outs), (ins i16imm:$imm),
 984                    "push{w}\t$imm", [], IIC_PUSH_IMM>, OpSize16,
 985                    Requires<[Not64BitMode]>;
 986 def PUSHi32  : Ii32<0x68, RawFrm, (outs), (ins i32imm:$imm),
 987                    "push{l}\t$imm", [], IIC_PUSH_IMM>, OpSize32,
 988                    Requires<[Not64BitMode]>;
 989
 990 def PUSHF16  : I<0x9C, RawFrm, (outs), (ins), "pushf{w}", [], IIC_PUSH_F>,
 991                  OpSize16;
 992 def PUSHF32  : I<0x9C, RawFrm, (outs), (ins), "pushf{l|d}", [], IIC_PUSH_F>,
 993                OpSize32, Requires<[Not64BitMode]>;
 994
 995 } // mayStore, SchedRW
 996 }
 997
 998 let Defs = [RSP], Uses = [RSP], hasSideEffects=0 in {
 999 let mayLoad = 1, SchedRW = [WriteLoad] in {
1000 def POP64r   : I<0x58, AddRegFrm, (outs GR64:$reg), (ins), "pop{q}\t$reg", [],
1001                  IIC_POP_REG>, OpSize32, Requires<[In64BitMode]>;
1002 def POP64rmr: I<0x8F, MRM0r, (outs GR64:$reg), (ins), "pop{q}\t$reg", [],
1003                 IIC_POP_REG>, OpSize32, Requires<[In64BitMode]>;
1004 def POP64rmm: I<0x8F, MRM0m, (outs), (ins i64mem:$dst), "pop{q}\t$dst", [],
1005                 IIC_POP_MEM>, OpSize32, Requires<[In64BitMode]>;
1006 } // mayLoad, SchedRW
1007 let mayStore = 1, SchedRW = [WriteStore] in {
1008 def PUSH64r  : I<0x50, AddRegFrm, (outs), (ins GR64:$reg), "push{q}\t$reg", [],
1009                  IIC_PUSH_REG>, OpSize32, Requires<[In64BitMode]>;
1010 def PUSH64rmr: I<0xFF, MRM6r, (outs), (ins GR64:$reg), "push{q}\t$reg", [],
1011                  IIC_PUSH_REG>, OpSize32, Requires<[In64BitMode]>;
1012 def PUSH64rmm: I<0xFF, MRM6m, (outs), (ins i64mem:$src), "push{q}\t$src", [],
1013                  IIC_PUSH_MEM>, OpSize32, Requires<[In64BitMode]>;
1014 } // mayStore, SchedRW
1015 }
1016
1017 let Defs = [RSP], Uses = [RSP], hasSideEffects = 0, mayStore = 1,
1018     SchedRW = [WriteStore] in {
1019 def PUSH64i8   : Ii8<0x6a, RawFrm, (outs), (ins i64i8imm:$imm),
1020                     "push{q}\t$imm", [], IIC_PUSH_IMM>, Requires<[In64BitMode]>;
1021 def PUSH64i16  : Ii16<0x68, RawFrm, (outs), (ins i16imm:$imm),
1022                     "push{w}\t$imm", [], IIC_PUSH_IMM>, OpSize16,
1023                     Requires<[In64BitMode]>;
1024 def PUSH64i32  : Ii32S<0x68, RawFrm, (outs), (ins i64i32imm:$imm),
1025                     "push{q}\t$imm", [], IIC_PUSH_IMM>, OpSize32,
1026                     Requires<[In64BitMode]>;
1027 }
1028
1029 let Defs = [RSP, EFLAGS], Uses = [RSP], mayLoad = 1, hasSideEffects=0 in
1030 def POPF64   : I<0x9D, RawFrm, (outs), (ins), "popfq", [], IIC_POP_FD>,
1031                OpSize32, Requires<[In64BitMode]>, Sched<[WriteLoad]>;
1032 let Defs = [RSP], Uses = [RSP, EFLAGS], mayStore = 1, hasSideEffects=0 in
1033 def PUSHF64    : I<0x9C, RawFrm, (outs), (ins), "pushfq", [], IIC_PUSH_F>,
1034                  OpSize32, Requires<[In64BitMode]>, Sched<[WriteStore]>;
1035
1036 let Defs = [EDI, ESI, EBP, EBX, EDX, ECX, EAX, ESP], Uses = [ESP],
1037     mayLoad = 1, hasSideEffects = 0, SchedRW = [WriteLoad] in {
1038 def POPA32   : I<0x61, RawFrm, (outs), (ins), "popal", [], IIC_POP_A>,
1039                OpSize32, Requires<[Not64BitMode]>;
1040 def POPA16   : I<0x61, RawFrm, (outs), (ins), "popaw", [], IIC_POP_A>,
1041                OpSize16, Requires<[Not64BitMode]>;
1042 }
1043 let Defs = [ESP], Uses = [EDI, ESI, EBP, EBX, EDX, ECX, EAX, ESP],
1044     mayStore = 1, hasSideEffects = 0, SchedRW = [WriteStore] in {
1045 def PUSHA32  : I<0x60, RawFrm, (outs), (ins), "pushal", [], IIC_PUSH_A>,
1046                OpSize32, Requires<[Not64BitMode]>;
1047 def PUSHA16  : I<0x60, RawFrm, (outs), (ins), "pushaw", [], IIC_PUSH_A>,
1048                OpSize16, Requires<[Not64BitMode]>;
1049 }
1050
1051 let Constraints = "$src = $dst", SchedRW = [WriteALU] in {
1052 // GR32 = bswap GR32
1053 def BSWAP32r : I<0xC8, AddRegFrm,
1054                  (outs GR32:$dst), (ins GR32:$src),
1055                  "bswap{l}\t$dst",
1056                  [(set GR32:$dst, (bswap GR32:$src))], IIC_BSWAP>, OpSize32, TB;
1057
1058 def BSWAP64r : RI<0xC8, AddRegFrm, (outs GR64:$dst), (ins GR64:$src),
1059                   "bswap{q}\t$dst",
1060                   [(set GR64:$dst, (bswap GR64:$src))], IIC_BSWAP>, TB;
1061 } // Constraints = "$src = $dst", SchedRW
1062
1063 // Bit scan instructions.
1064 let Defs = [EFLAGS] in {
1065 def BSF16rr  : I<0xBC, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src),
1066                  "bsf{w}\t{$src, $dst|$dst, $src}",
1067                  [(set GR16:$dst, EFLAGS, (X86bsf GR16:$src))],
1068                   IIC_BIT_SCAN_REG>, PS, OpSize16, Sched<[WriteShift]>;
1069 def BSF16rm  : I<0xBC, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
1070                  "bsf{w}\t{$src, $dst|$dst, $src}",
1071                  [(set GR16:$dst, EFLAGS, (X86bsf (loadi16 addr:$src)))],
1072                   IIC_BIT_SCAN_MEM>, PS, OpSize16, Sched<[WriteShiftLd]>;
1073 def BSF32rr  : I<0xBC, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src),
1074                  "bsf{l}\t{$src, $dst|$dst, $src}",
1075                  [(set GR32:$dst, EFLAGS, (X86bsf GR32:$src))],
1076                  IIC_BIT_SCAN_REG>, PS, OpSize32, Sched<[WriteShift]>;
1077 def BSF32rm  : I<0xBC, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
1078                  "bsf{l}\t{$src, $dst|$dst, $src}",
1079                  [(set GR32:$dst, EFLAGS, (X86bsf (loadi32 addr:$src)))],
1080                  IIC_BIT_SCAN_MEM>, PS, OpSize32, Sched<[WriteShiftLd]>;
1081 def BSF64rr  : RI<0xBC, MRMSrcReg, (outs GR64:$dst), (ins GR64:$src),
1082                   "bsf{q}\t{$src, $dst|$dst, $src}",
1083                   [(set GR64:$dst, EFLAGS, (X86bsf GR64:$src))],
1084                   IIC_BIT_SCAN_REG>, PS, Sched<[WriteShift]>;
1085 def BSF64rm  : RI<0xBC, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
1086                   "bsf{q}\t{$src, $dst|$dst, $src}",
1087                   [(set GR64:$dst, EFLAGS, (X86bsf (loadi64 addr:$src)))],
1088                   IIC_BIT_SCAN_MEM>, PS, Sched<[WriteShiftLd]>;
1089
1090 def BSR16rr  : I<0xBD, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src),
1091                  "bsr{w}\t{$src, $dst|$dst, $src}",
1092                  [(set GR16:$dst, EFLAGS, (X86bsr GR16:$src))],
1093                  IIC_BIT_SCAN_REG>, PS, OpSize16, Sched<[WriteShift]>;
1094 def BSR16rm  : I<0xBD, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
1095                  "bsr{w}\t{$src, $dst|$dst, $src}",
1096                  [(set GR16:$dst, EFLAGS, (X86bsr (loadi16 addr:$src)))],
1097                  IIC_BIT_SCAN_MEM>, PS, OpSize16, Sched<[WriteShiftLd]>;
1098 def BSR32rr  : I<0xBD, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src),
1099                  "bsr{l}\t{$src, $dst|$dst, $src}",
1100                  [(set GR32:$dst, EFLAGS, (X86bsr GR32:$src))],
1101                  IIC_BIT_SCAN_REG>, PS, OpSize32, Sched<[WriteShift]>;
1102 def BSR32rm  : I<0xBD, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
1103                  "bsr{l}\t{$src, $dst|$dst, $src}",
1104                  [(set GR32:$dst, EFLAGS, (X86bsr (loadi32 addr:$src)))],
1105                  IIC_BIT_SCAN_MEM>, PS, OpSize32, Sched<[WriteShiftLd]>;
1106 def BSR64rr  : RI<0xBD, MRMSrcReg, (outs GR64:$dst), (ins GR64:$src),
1107                   "bsr{q}\t{$src, $dst|$dst, $src}",
1108                   [(set GR64:$dst, EFLAGS, (X86bsr GR64:$src))],
1109                   IIC_BIT_SCAN_REG>, PS, Sched<[WriteShift]>;
1110 def BSR64rm  : RI<0xBD, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
1111                   "bsr{q}\t{$src, $dst|$dst, $src}",
1112                   [(set GR64:$dst, EFLAGS, (X86bsr (loadi64 addr:$src)))],
1113                   IIC_BIT_SCAN_MEM>, PS, Sched<[WriteShiftLd]>;
1114 } // Defs = [EFLAGS]
1115
1116 let SchedRW = [WriteMicrocoded] in {
1117 // These uses the DF flag in the EFLAGS register to inc or dec EDI and ESI
1118 let Defs = [EDI,ESI], Uses = [EDI,ESI,EFLAGS] in {
1119 def MOVSB : I<0xA4, RawFrmDstSrc, (outs dstidx8:$dst), (ins srcidx8:$src),
1120               "movsb\t{$src, $dst|$dst, $src}", [], IIC_MOVS>;
1121 def MOVSW : I<0xA5, RawFrmDstSrc, (outs dstidx16:$dst), (ins srcidx16:$src),
1122               "movsw\t{$src, $dst|$dst, $src}", [], IIC_MOVS>, OpSize16;
1123 def MOVSL : I<0xA5, RawFrmDstSrc, (outs dstidx32:$dst), (ins srcidx32:$src),
1124               "movs{l|d}\t{$src, $dst|$dst, $src}", [], IIC_MOVS>, OpSize32;
1125 def MOVSQ : RI<0xA5, RawFrmDstSrc, (outs dstidx64:$dst), (ins srcidx64:$src),
1126                "movsq\t{$src, $dst|$dst, $src}", [], IIC_MOVS>;
1127 }
1128
1129 // These uses the DF flag in the EFLAGS register to inc or dec EDI and ESI
1130 let Defs = [EDI], Uses = [AL,EDI,EFLAGS] in
1131 def STOSB : I<0xAA, RawFrmDst, (outs dstidx8:$dst), (ins),
1132               "stosb\t{%al, $dst|$dst, al}", [], IIC_STOS>;
1133 let Defs = [EDI], Uses = [AX,EDI,EFLAGS] in
1134 def STOSW : I<0xAB, RawFrmDst, (outs dstidx16:$dst), (ins),
1135               "stosw\t{%ax, $dst|$dst, ax}", [], IIC_STOS>, OpSize16;
1136 let Defs = [EDI], Uses = [EAX,EDI,EFLAGS] in
1137 def STOSL : I<0xAB, RawFrmDst, (outs dstidx32:$dst), (ins),
1138               "stos{l|d}\t{%eax, $dst|$dst, eax}", [], IIC_STOS>, OpSize32;
1139 let Defs = [RCX,RDI], Uses = [RAX,RCX,RDI,EFLAGS] in
1140 def STOSQ : RI<0xAB, RawFrmDst, (outs dstidx64:$dst), (ins),
1141                "stosq\t{%rax, $dst|$dst, rax}", [], IIC_STOS>;
1142
1143 // These uses the DF flag in the EFLAGS register to inc or dec EDI and ESI
1144 let Defs = [EDI,EFLAGS], Uses = [AL,EDI,EFLAGS] in
1145 def SCASB : I<0xAE, RawFrmDst, (outs), (ins dstidx8:$dst),
1146               "scasb\t{$dst, %al|al, $dst}", [], IIC_SCAS>;
1147 let Defs = [EDI,EFLAGS], Uses = [AX,EDI,EFLAGS] in
1148 def SCASW : I<0xAF, RawFrmDst, (outs), (ins dstidx16:$dst),
1149               "scasw\t{$dst, %ax|ax, $dst}", [], IIC_SCAS>, OpSize16;
1150 let Defs = [EDI,EFLAGS], Uses = [EAX,EDI,EFLAGS] in
1151 def SCASL : I<0xAF, RawFrmDst, (outs), (ins dstidx32:$dst),
1152               "scas{l|d}\t{$dst, %eax|eax, $dst}", [], IIC_SCAS>, OpSize32;
1153 let Defs = [EDI,EFLAGS], Uses = [RAX,EDI,EFLAGS] in
1154 def SCASQ : RI<0xAF, RawFrmDst, (outs), (ins dstidx64:$dst),
1155                "scasq\t{$dst, %rax|rax, $dst}", [], IIC_SCAS>;
1156
1157 // These uses the DF flag in the EFLAGS register to inc or dec EDI and ESI
1158 let Defs = [EDI,ESI,EFLAGS], Uses = [EDI,ESI,EFLAGS] in {
1159 def CMPSB : I<0xA6, RawFrmDstSrc, (outs), (ins dstidx8:$dst, srcidx8:$src),
1160               "cmpsb\t{$dst, $src|$src, $dst}", [], IIC_CMPS>;
1161 def CMPSW : I<0xA7, RawFrmDstSrc, (outs), (ins dstidx16:$dst, srcidx16:$src),
1162               "cmpsw\t{$dst, $src|$src, $dst}", [], IIC_CMPS>, OpSize16;
1163 def CMPSL : I<0xA7, RawFrmDstSrc, (outs), (ins dstidx32:$dst, srcidx32:$src),
1164               "cmps{l|d}\t{$dst, $src|$src, $dst}", [], IIC_CMPS>, OpSize32;
1165 def CMPSQ : RI<0xA7, RawFrmDstSrc, (outs), (ins dstidx64:$dst, srcidx64:$src),
1166                "cmpsq\t{$dst, $src|$src, $dst}", [], IIC_CMPS>;
1167 }
1168 } // SchedRW
1169
1170 //===----------------------------------------------------------------------===//
1171 //  Move Instructions.
1172 //
1173 let SchedRW = [WriteMove] in {
1174 let hasSideEffects = 0 in {
1175 def MOV8rr  : I<0x88, MRMDestReg, (outs GR8 :$dst), (ins GR8 :$src),
1176                 "mov{b}\t{$src, $dst|$dst, $src}", [], IIC_MOV>;
1177 def MOV16rr : I<0x89, MRMDestReg, (outs GR16:$dst), (ins GR16:$src),
1178                 "mov{w}\t{$src, $dst|$dst, $src}", [], IIC_MOV>, OpSize16;
1179 def MOV32rr : I<0x89, MRMDestReg, (outs GR32:$dst), (ins GR32:$src),
1180                 "mov{l}\t{$src, $dst|$dst, $src}", [], IIC_MOV>, OpSize32;
1181 def MOV64rr : RI<0x89, MRMDestReg, (outs GR64:$dst), (ins GR64:$src),
1182                  "mov{q}\t{$src, $dst|$dst, $src}", [], IIC_MOV>;
1183 }
1184
1185 let isReMaterializable = 1, isAsCheapAsAMove = 1 in {
1186 def MOV8ri  : Ii8 <0xB0, AddRegFrm, (outs GR8 :$dst), (ins i8imm :$src),
1187                    "mov{b}\t{$src, $dst|$dst, $src}",
1188                    [(set GR8:$dst, imm:$src)], IIC_MOV>;
1189 def MOV16ri : Ii16<0xB8, AddRegFrm, (outs GR16:$dst), (ins i16imm:$src),
1190                    "mov{w}\t{$src, $dst|$dst, $src}",
1191                    [(set GR16:$dst, imm:$src)], IIC_MOV>, OpSize16;
1192 def MOV32ri : Ii32<0xB8, AddRegFrm, (outs GR32:$dst), (ins i32imm:$src),
1193                    "mov{l}\t{$src, $dst|$dst, $src}",
1194                    [(set GR32:$dst, imm:$src)], IIC_MOV>, OpSize32;
1195 def MOV64ri32 : RIi32S<0xC7, MRM0r, (outs GR64:$dst), (ins i64i32imm:$src),
1196                        "mov{q}\t{$src, $dst|$dst, $src}",
1197                        [(set GR64:$dst, i64immSExt32:$src)], IIC_MOV>;
1198 }
1199 let isReMaterializable = 1 in {
1200 def MOV64ri : RIi64<0xB8, AddRegFrm, (outs GR64:$dst), (ins i64imm:$src),
1201                     "movabs{q}\t{$src, $dst|$dst, $src}",
1202                     [(set GR64:$dst, imm:$src)], IIC_MOV>;
1203 }
1204
1205 // Longer forms that use a ModR/M byte. Needed for disassembler
1206 let isCodeGenOnly = 1, ForceDisassemble = 1, hasSideEffects = 0 in {
1207 def MOV8ri_alt  : Ii8 <0xC6, MRM0r, (outs GR8 :$dst), (ins i8imm :$src),
1208                    "mov{b}\t{$src, $dst|$dst, $src}", [], IIC_MOV>;
1209 def MOV16ri_alt : Ii16<0xC7, MRM0r, (outs GR16:$dst), (ins i16imm:$src),
1210                    "mov{w}\t{$src, $dst|$dst, $src}", [], IIC_MOV>, OpSize16;
1211 def MOV32ri_alt : Ii32<0xC7, MRM0r, (outs GR32:$dst), (ins i32imm:$src),
1212                    "mov{l}\t{$src, $dst|$dst, $src}", [], IIC_MOV>, OpSize32;
1213 }
1214 } // SchedRW
1215
1216 let SchedRW = [WriteStore] in {
1217 def MOV8mi  : Ii8 <0xC6, MRM0m, (outs), (ins i8mem :$dst, i8imm :$src),
1218                    "mov{b}\t{$src, $dst|$dst, $src}",
1219                    [(store (i8 imm:$src), addr:$dst)], IIC_MOV_MEM>;
1220 def MOV16mi : Ii16<0xC7, MRM0m, (outs), (ins i16mem:$dst, i16imm:$src),
1221                    "mov{w}\t{$src, $dst|$dst, $src}",
1222                    [(store (i16 imm:$src), addr:$dst)], IIC_MOV_MEM>, OpSize16;
1223 def MOV32mi : Ii32<0xC7, MRM0m, (outs), (ins i32mem:$dst, i32imm:$src),
1224                    "mov{l}\t{$src, $dst|$dst, $src}",
1225                    [(store (i32 imm:$src), addr:$dst)], IIC_MOV_MEM>, OpSize32;
1226 def MOV64mi32 : RIi32S<0xC7, MRM0m, (outs), (ins i64mem:$dst, i64i32imm:$src),
1227                        "mov{q}\t{$src, $dst|$dst, $src}",
1228                        [(store i64immSExt32:$src, addr:$dst)], IIC_MOV_MEM>;
1229 } // SchedRW
1230
1231 let hasSideEffects = 0 in {
1232
1233 /// moffs8, moffs16 and moffs32 versions of moves.  The immediate is a
1234 /// 32-bit offset from the segment base. These are only valid in x86-32 mode.
1235 let SchedRW = [WriteALU] in {
1236 let mayLoad = 1 in {
1237 let Defs = [AL] in
1238 def MOV8o8a : Ii32 <0xA0, RawFrmMemOffs, (outs), (ins offset8:$src),
1239                    "mov{b}\t{$src, %al|al, $src}", [], IIC_MOV_MEM>,
1240                    Requires<[In32BitMode]>;
1241 let Defs = [AX] in
1242 def MOV16o16a : Ii32 <0xA1, RawFrmMemOffs, (outs), (ins offset16:$src),
1243                       "mov{w}\t{$src, %ax|ax, $src}", [], IIC_MOV_MEM>,
1244                       OpSize16, Requires<[In32BitMode]>;
1245 let Defs = [EAX] in
1246 def MOV32o32a : Ii32 <0xA1, RawFrmMemOffs, (outs), (ins offset32:$src),
1247                       "mov{l}\t{$src, %eax|eax, $src}", [], IIC_MOV_MEM>,
1248                       OpSize32, Requires<[In32BitMode]>;
1249
1250 let Defs = [AL] in
1251 def MOV8o8a_16 : Ii16 <0xA0, RawFrmMemOffs, (outs), (ins offset8:$src),
1252                    "mov{b}\t{$src, %al|al, $src}", [], IIC_MOV_MEM>,
1253                    AdSize, Requires<[In16BitMode]>;
1254 let Defs = [AX] in
1255 def MOV16o16a_16 : Ii16 <0xA1, RawFrmMemOffs, (outs), (ins offset16:$src),
1256                       "mov{w}\t{$src, %ax|ax, $src}", [], IIC_MOV_MEM>,
1257                       OpSize16, AdSize, Requires<[In16BitMode]>;
1258 let Defs = [EAX] in
1259 def MOV32o32a_16 : Ii16 <0xA1, RawFrmMemOffs, (outs), (ins offset32:$src),
1260                       "mov{l}\t{$src, %eax|eax, $src}", [], IIC_MOV_MEM>,
1261                       AdSize, OpSize32, Requires<[In16BitMode]>;
1262 }
1263 let mayStore = 1 in {
1264 let Uses = [AL] in
1265 def MOV8ao8 : Ii32 <0xA2, RawFrmMemOffs, (outs offset8:$dst), (ins),
1266                    "mov{b}\t{%al, $dst|$dst, al}", [], IIC_MOV_MEM>,
1267                   Requires<[In32BitMode]>;
1268 let Uses = [AX] in
1269 def MOV16ao16 : Ii32 <0xA3, RawFrmMemOffs, (outs offset16:$dst), (ins),
1270                       "mov{w}\t{%ax, $dst|$dst, ax}", [], IIC_MOV_MEM>,
1271                       OpSize16, Requires<[In32BitMode]>;
1272 let Uses = [EAX] in
1273 def MOV32ao32 : Ii32 <0xA3, RawFrmMemOffs, (outs offset32:$dst), (ins),
1274                       "mov{l}\t{%eax, $dst|$dst, eax}", [], IIC_MOV_MEM>,
1275                      OpSize32, Requires<[In32BitMode]>;
1276
1277 let Uses = [AL] in
1278 def MOV8ao8_16 : Ii16 <0xA2, RawFrmMemOffs, (outs offset8:$dst), (ins),
1279                    "mov{b}\t{%al, $dst|$dst, al}", [], IIC_MOV_MEM>,
1280                   AdSize, Requires<[In16BitMode]>;
1281 let Uses = [AX] in
1282 def MOV16ao16_16 : Ii16 <0xA3, RawFrmMemOffs, (outs offset16:$dst), (ins),
1283                       "mov{w}\t{%ax, $dst|$dst, ax}", [], IIC_MOV_MEM>,
1284                       OpSize16, AdSize, Requires<[In16BitMode]>;
1285 let Uses = [EAX] in
1286 def MOV32ao32_16 : Ii16 <0xA3, RawFrmMemOffs, (outs offset32:$dst), (ins),
1287                       "mov{l}\t{%eax, $dst|$dst, eax}", [], IIC_MOV_MEM>,
1288                      OpSize32, AdSize, Requires<[In16BitMode]>;
1289 }
1290 }
1291
1292 // These forms all have full 64-bit absolute addresses in their instructions
1293 // and use the movabs mnemonic to indicate this specific form.
1294 let mayLoad = 1 in {
1295 let Defs = [AL] in
1296 def MOV64o8a : RIi64_NOREX<0xA0, RawFrmMemOffs, (outs), (ins offset8:$src),
1297                      "movabs{b}\t{$src, %al|al, $src}", []>,
1298                      Requires<[In64BitMode]>;
1299 let Defs = [AX] in
1300 def MOV64o16a : RIi64_NOREX<0xA1, RawFrmMemOffs, (outs), (ins offset16:$src),
1301                      "movabs{w}\t{$src, %ax|ax, $src}", []>, OpSize16,
1302                      Requires<[In64BitMode]>;
1303 let Defs = [EAX] in
1304 def MOV64o32a : RIi64_NOREX<0xA1, RawFrmMemOffs, (outs), (ins offset32:$src),
1305                      "movabs{l}\t{$src, %eax|eax, $src}", []>, OpSize32,
1306                      Requires<[In64BitMode]>;
1307 let Defs = [RAX] in
1308 def MOV64o64a : RIi64<0xA1, RawFrmMemOffs, (outs), (ins offset64:$src),
1309                      "movabs{q}\t{$src, %rax|rax, $src}", []>,
1310                      Requires<[In64BitMode]>;
1311 }
1312
1313 let mayStore = 1 in {
1314 let Uses = [AL] in
1315 def MOV64ao8 : RIi64_NOREX<0xA2, RawFrmMemOffs, (outs offset8:$dst), (ins),
1316                      "movabs{b}\t{%al, $dst|$dst, al}", []>,
1317                      Requires<[In64BitMode]>;
1318 let Uses = [AX] in
1319 def MOV64ao16 : RIi64_NOREX<0xA3, RawFrmMemOffs, (outs offset16:$dst), (ins),
1320                      "movabs{w}\t{%ax, $dst|$dst, ax}", []>, OpSize16,
1321                      Requires<[In64BitMode]>;
1322 let Uses = [EAX] in
1323 def MOV64ao32 : RIi64_NOREX<0xA3, RawFrmMemOffs, (outs offset32:$dst), (ins),
1324                      "movabs{l}\t{%eax, $dst|$dst, eax}", []>, OpSize32,
1325                      Requires<[In64BitMode]>;
1326 let Uses = [RAX] in
1327 def MOV64ao64 : RIi64<0xA3, RawFrmMemOffs, (outs offset64:$dst), (ins),
1328                      "movabs{q}\t{%rax, $dst|$dst, rax}", []>,
1329                      Requires<[In64BitMode]>;
1330 }
1331 } // hasSideEffects = 0
1332
1333 let isCodeGenOnly = 1, ForceDisassemble = 1, hasSideEffects = 0,
1334     SchedRW = [WriteMove] in {
1335 def MOV8rr_REV : I<0x8A, MRMSrcReg, (outs GR8:$dst), (ins GR8:$src),
1336                    "mov{b}\t{$src, $dst|$dst, $src}", [], IIC_MOV>;
1337 def MOV16rr_REV : I<0x8B, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src),
1338                     "mov{w}\t{$src, $dst|$dst, $src}", [], IIC_MOV>, OpSize16;
1339 def MOV32rr_REV : I<0x8B, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src),
1340                     "mov{l}\t{$src, $dst|$dst, $src}", [], IIC_MOV>, OpSize32;
1341 def MOV64rr_REV : RI<0x8B, MRMSrcReg, (outs GR64:$dst), (ins GR64:$src),
1342                      "mov{q}\t{$src, $dst|$dst, $src}", [], IIC_MOV>;
1343 }
1344
1345 let canFoldAsLoad = 1, isReMaterializable = 1, SchedRW = [WriteLoad] in {
1346 def MOV8rm  : I<0x8A, MRMSrcMem, (outs GR8 :$dst), (ins i8mem :$src),
1347                 "mov{b}\t{$src, $dst|$dst, $src}",
1348                 [(set GR8:$dst, (loadi8 addr:$src))], IIC_MOV_MEM>;
1349 def MOV16rm : I<0x8B, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
1350                 "mov{w}\t{$src, $dst|$dst, $src}",
1351                 [(set GR16:$dst, (loadi16 addr:$src))], IIC_MOV_MEM>, OpSize16;
1352 def MOV32rm : I<0x8B, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
1353                 "mov{l}\t{$src, $dst|$dst, $src}",
1354                 [(set GR32:$dst, (loadi32 addr:$src))], IIC_MOV_MEM>, OpSize32;
1355 def MOV64rm : RI<0x8B, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
1356                  "mov{q}\t{$src, $dst|$dst, $src}",
1357                  [(set GR64:$dst, (load addr:$src))], IIC_MOV_MEM>;
1358 }
1359
1360 let SchedRW = [WriteStore] in {
1361 def MOV8mr  : I<0x88, MRMDestMem, (outs), (ins i8mem :$dst, GR8 :$src),
1362                 "mov{b}\t{$src, $dst|$dst, $src}",
1363                 [(store GR8:$src, addr:$dst)], IIC_MOV_MEM>;
1364 def MOV16mr : I<0x89, MRMDestMem, (outs), (ins i16mem:$dst, GR16:$src),
1365                 "mov{w}\t{$src, $dst|$dst, $src}",
1366                 [(store GR16:$src, addr:$dst)], IIC_MOV_MEM>, OpSize16;
1367 def MOV32mr : I<0x89, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
1368                 "mov{l}\t{$src, $dst|$dst, $src}",
1369                 [(store GR32:$src, addr:$dst)], IIC_MOV_MEM>, OpSize32;
1370 def MOV64mr : RI<0x89, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src),
1371                  "mov{q}\t{$src, $dst|$dst, $src}",
1372                  [(store GR64:$src, addr:$dst)], IIC_MOV_MEM>;
1373 } // SchedRW
1374
1375 // Versions of MOV8rr, MOV8mr, and MOV8rm that use i8mem_NOREX and GR8_NOREX so
1376 // that they can be used for copying and storing h registers, which can't be
1377 // encoded when a REX prefix is present.
1378 let isCodeGenOnly = 1 in {
1379 let hasSideEffects = 0 in
1380 def MOV8rr_NOREX : I<0x88, MRMDestReg,
1381                      (outs GR8_NOREX:$dst), (ins GR8_NOREX:$src),
1382                      "mov{b}\t{$src, $dst|$dst, $src}  # NOREX", [], IIC_MOV>,
1383                    Sched<[WriteMove]>;
1384 let mayStore = 1, hasSideEffects = 0 in
1385 def MOV8mr_NOREX : I<0x88, MRMDestMem,
1386                      (outs), (ins i8mem_NOREX:$dst, GR8_NOREX:$src),
1387                      "mov{b}\t{$src, $dst|$dst, $src}  # NOREX", [],
1388                      IIC_MOV_MEM>, Sched<[WriteStore]>;
1389 let mayLoad = 1, hasSideEffects = 0,
1390     canFoldAsLoad = 1, isReMaterializable = 1 in
1391 def MOV8rm_NOREX : I<0x8A, MRMSrcMem,
1392                      (outs GR8_NOREX:$dst), (ins i8mem_NOREX:$src),
1393                      "mov{b}\t{$src, $dst|$dst, $src}  # NOREX", [],
1394                      IIC_MOV_MEM>, Sched<[WriteLoad]>;
1395 }
1396
1397
1398 // Condition code ops, incl. set if equal/not equal/...
1399 let SchedRW = [WriteALU] in {
1400 let Defs = [EFLAGS], Uses = [AH] in
1401 def SAHF     : I<0x9E, RawFrm, (outs),  (ins), "sahf",
1402                  [(set EFLAGS, (X86sahf AH))], IIC_AHF>;
1403 let Defs = [AH], Uses = [EFLAGS], hasSideEffects = 0 in
1404 def LAHF     : I<0x9F, RawFrm, (outs),  (ins), "lahf", [],
1405                 IIC_AHF>;  // AH = flags
1406 } // SchedRW
1407
1408 //===----------------------------------------------------------------------===//
1409 // Bit tests instructions: BT, BTS, BTR, BTC.
1410
1411 let Defs = [EFLAGS] in {
1412 let SchedRW = [WriteALU] in {
1413 def BT16rr : I<0xA3, MRMDestReg, (outs), (ins GR16:$src1, GR16:$src2),
1414                "bt{w}\t{$src2, $src1|$src1, $src2}",
1415                [(set EFLAGS, (X86bt GR16:$src1, GR16:$src2))], IIC_BT_RR>,
1416                OpSize16, TB;
1417 def BT32rr : I<0xA3, MRMDestReg, (outs), (ins GR32:$src1, GR32:$src2),
1418                "bt{l}\t{$src2, $src1|$src1, $src2}",
1419                [(set EFLAGS, (X86bt GR32:$src1, GR32:$src2))], IIC_BT_RR>,
1420                OpSize32, TB;
1421 def BT64rr : RI<0xA3, MRMDestReg, (outs), (ins GR64:$src1, GR64:$src2),
1422                "bt{q}\t{$src2, $src1|$src1, $src2}",
1423                [(set EFLAGS, (X86bt GR64:$src1, GR64:$src2))], IIC_BT_RR>, TB;
1424 } // SchedRW
1425
1426 // Unlike with the register+register form, the memory+register form of the
1427 // bt instruction does not ignore the high bits of the index. From ISel's
1428 // perspective, this is pretty bizarre. Make these instructions disassembly
1429 // only for now.
1430
1431 let mayLoad = 1, hasSideEffects = 0, SchedRW = [WriteALULd] in {
1432   def BT16mr : I<0xA3, MRMDestMem, (outs), (ins i16mem:$src1, GR16:$src2),
1433                  "bt{w}\t{$src2, $src1|$src1, $src2}",
1434   //               [(X86bt (loadi16 addr:$src1), GR16:$src2),
1435   //                (implicit EFLAGS)]
1436                  [], IIC_BT_MR
1437                  >, OpSize16, TB, Requires<[FastBTMem]>;
1438   def BT32mr : I<0xA3, MRMDestMem, (outs), (ins i32mem:$src1, GR32:$src2),
1439                  "bt{l}\t{$src2, $src1|$src1, $src2}",
1440   //               [(X86bt (loadi32 addr:$src1), GR32:$src2),
1441   //                (implicit EFLAGS)]
1442                  [], IIC_BT_MR
1443                  >, OpSize32, TB, Requires<[FastBTMem]>;
1444   def BT64mr : RI<0xA3, MRMDestMem, (outs), (ins i64mem:$src1, GR64:$src2),
1445                  "bt{q}\t{$src2, $src1|$src1, $src2}",
1446   //               [(X86bt (loadi64 addr:$src1), GR64:$src2),
1447   //                (implicit EFLAGS)]
1448                   [], IIC_BT_MR
1449                   >, TB;
1450 }
1451
1452 let SchedRW = [WriteALU] in {
1453 def BT16ri8 : Ii8<0xBA, MRM4r, (outs), (ins GR16:$src1, i16i8imm:$src2),
1454                 "bt{w}\t{$src2, $src1|$src1, $src2}",
1455                 [(set EFLAGS, (X86bt GR16:$src1, i16immSExt8:$src2))],
1456                 IIC_BT_RI>, OpSize16, TB;
1457 def BT32ri8 : Ii8<0xBA, MRM4r, (outs), (ins GR32:$src1, i32i8imm:$src2),
1458                 "bt{l}\t{$src2, $src1|$src1, $src2}",
1459                 [(set EFLAGS, (X86bt GR32:$src1, i32immSExt8:$src2))],
1460                 IIC_BT_RI>, OpSize32, TB;
1461 def BT64ri8 : RIi8<0xBA, MRM4r, (outs), (ins GR64:$src1, i64i8imm:$src2),
1462                 "bt{q}\t{$src2, $src1|$src1, $src2}",
1463                 [(set EFLAGS, (X86bt GR64:$src1, i64immSExt8:$src2))],
1464                 IIC_BT_RI>, TB;
1465 } // SchedRW
1466
1467 // Note that these instructions don't need FastBTMem because that
1468 // only applies when the other operand is in a register. When it's
1469 // an immediate, bt is still fast.
1470 let SchedRW = [WriteALU] in {
1471 def BT16mi8 : Ii8<0xBA, MRM4m, (outs), (ins i16mem:$src1, i16i8imm:$src2),
1472                 "bt{w}\t{$src2, $src1|$src1, $src2}",
1473                 [(set EFLAGS, (X86bt (loadi16 addr:$src1), i16immSExt8:$src2))
1474                  ], IIC_BT_MI>, OpSize16, TB;
1475 def BT32mi8 : Ii8<0xBA, MRM4m, (outs), (ins i32mem:$src1, i32i8imm:$src2),
1476                 "bt{l}\t{$src2, $src1|$src1, $src2}",
1477                 [(set EFLAGS, (X86bt (loadi32 addr:$src1), i32immSExt8:$src2))
1478                  ], IIC_BT_MI>, OpSize32, TB;
1479 def BT64mi8 : RIi8<0xBA, MRM4m, (outs), (ins i64mem:$src1, i64i8imm:$src2),
1480                 "bt{q}\t{$src2, $src1|$src1, $src2}",
1481                 [(set EFLAGS, (X86bt (loadi64 addr:$src1),
1482                                      i64immSExt8:$src2))], IIC_BT_MI>, TB;
1483 } // SchedRW
1484
1485 let hasSideEffects = 0 in {
1486 let SchedRW = [WriteALU] in {
1487 def BTC16rr : I<0xBB, MRMDestReg, (outs), (ins GR16:$src1, GR16:$src2),
1488                 "btc{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RR>,
1489                 OpSize16, TB;
1490 def BTC32rr : I<0xBB, MRMDestReg, (outs), (ins GR32:$src1, GR32:$src2),
1491                 "btc{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RR>,
1492                 OpSize32, TB;
1493 def BTC64rr : RI<0xBB, MRMDestReg, (outs), (ins GR64:$src1, GR64:$src2),
1494                  "btc{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RR>, TB;
1495 } // SchedRW
1496
1497 let mayLoad = 1, mayStore = 1, SchedRW = [WriteALULd, WriteRMW] in {
1498 def BTC16mr : I<0xBB, MRMDestMem, (outs), (ins i16mem:$src1, GR16:$src2),
1499                 "btc{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MR>,
1500                 OpSize16, TB;
1501 def BTC32mr : I<0xBB, MRMDestMem, (outs), (ins i32mem:$src1, GR32:$src2),
1502                 "btc{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MR>,
1503                 OpSize32, TB;
1504 def BTC64mr : RI<0xBB, MRMDestMem, (outs), (ins i64mem:$src1, GR64:$src2),
1505                  "btc{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MR>, TB;
1506 }
1507
1508 let SchedRW = [WriteALU] in {
1509 def BTC16ri8 : Ii8<0xBA, MRM7r, (outs), (ins GR16:$src1, i16i8imm:$src2),
1510                     "btc{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RI>,
1511                     OpSize16, TB;
1512 def BTC32ri8 : Ii8<0xBA, MRM7r, (outs), (ins GR32:$src1, i32i8imm:$src2),
1513                     "btc{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RI>,
1514                     OpSize32, TB;
1515 def BTC64ri8 : RIi8<0xBA, MRM7r, (outs), (ins GR64:$src1, i64i8imm:$src2),
1516                     "btc{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RI>, TB;
1517 } // SchedRW
1518
1519 let mayLoad = 1, mayStore = 1, SchedRW = [WriteALULd, WriteRMW] in {
1520 def BTC16mi8 : Ii8<0xBA, MRM7m, (outs), (ins i16mem:$src1, i16i8imm:$src2),
1521                     "btc{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MI>,
1522                     OpSize16, TB;
1523 def BTC32mi8 : Ii8<0xBA, MRM7m, (outs), (ins i32mem:$src1, i32i8imm:$src2),
1524                     "btc{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MI>,
1525                     OpSize32, TB;
1526 def BTC64mi8 : RIi8<0xBA, MRM7m, (outs), (ins i64mem:$src1, i64i8imm:$src2),
1527                     "btc{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MI>, TB;
1528 }
1529
1530 let SchedRW = [WriteALU] in {
1531 def BTR16rr : I<0xB3, MRMDestReg, (outs), (ins GR16:$src1, GR16:$src2),
1532                 "btr{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RR>,
1533                 OpSize16, TB;
1534 def BTR32rr : I<0xB3, MRMDestReg, (outs), (ins GR32:$src1, GR32:$src2),
1535                 "btr{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RR>,
1536                 OpSize32, TB;
1537 def BTR64rr : RI<0xB3, MRMDestReg, (outs), (ins GR64:$src1, GR64:$src2),
1538                  "btr{q}\t{$src2, $src1|$src1, $src2}", []>, TB;
1539 } // SchedRW
1540
1541 let mayLoad = 1, mayStore = 1, SchedRW = [WriteALULd, WriteRMW] in {
1542 def BTR16mr : I<0xB3, MRMDestMem, (outs), (ins i16mem:$src1, GR16:$src2),
1543                 "btr{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MR>,
1544                 OpSize16, TB;
1545 def BTR32mr : I<0xB3, MRMDestMem, (outs), (ins i32mem:$src1, GR32:$src2),
1546                 "btr{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MR>,
1547                 OpSize32, TB;
1548 def BTR64mr : RI<0xB3, MRMDestMem, (outs), (ins i64mem:$src1, GR64:$src2),
1549                  "btr{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MR>, TB;
1550 }
1551
1552 let SchedRW = [WriteALU] in {
1553 def BTR16ri8 : Ii8<0xBA, MRM6r, (outs), (ins GR16:$src1, i16i8imm:$src2),
1554                     "btr{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RI>,
1555                     OpSize16, TB;
1556 def BTR32ri8 : Ii8<0xBA, MRM6r, (outs), (ins GR32:$src1, i32i8imm:$src2),
1557                     "btr{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RI>,
1558                     OpSize32, TB;
1559 def BTR64ri8 : RIi8<0xBA, MRM6r, (outs), (ins GR64:$src1, i64i8imm:$src2),
1560                     "btr{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RI>, TB;
1561 } // SchedRW
1562
1563 let mayLoad = 1, mayStore = 1, SchedRW = [WriteALULd, WriteRMW] in {
1564 def BTR16mi8 : Ii8<0xBA, MRM6m, (outs), (ins i16mem:$src1, i16i8imm:$src2),
1565                     "btr{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MI>,
1566                     OpSize16, TB;
1567 def BTR32mi8 : Ii8<0xBA, MRM6m, (outs), (ins i32mem:$src1, i32i8imm:$src2),
1568                     "btr{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MI>,
1569                     OpSize32, TB;
1570 def BTR64mi8 : RIi8<0xBA, MRM6m, (outs), (ins i64mem:$src1, i64i8imm:$src2),
1571                     "btr{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MI>, TB;
1572 }
1573
1574 let SchedRW = [WriteALU] in {
1575 def BTS16rr : I<0xAB, MRMDestReg, (outs), (ins GR16:$src1, GR16:$src2),
1576                 "bts{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RR>,
1577                 OpSize16, TB;
1578 def BTS32rr : I<0xAB, MRMDestReg, (outs), (ins GR32:$src1, GR32:$src2),
1579                 "bts{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RR>,
1580               OpSize32, TB;
1581 def BTS64rr : RI<0xAB, MRMDestReg, (outs), (ins GR64:$src1, GR64:$src2),
1582                "bts{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RR>, TB;
1583 } // SchedRW
1584
1585 let mayLoad = 1, mayStore = 1, SchedRW = [WriteALULd, WriteRMW] in {
1586 def BTS16mr : I<0xAB, MRMDestMem, (outs), (ins i16mem:$src1, GR16:$src2),
1587               "bts{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MR>,
1588               OpSize16, TB;
1589 def BTS32mr : I<0xAB, MRMDestMem, (outs), (ins i32mem:$src1, GR32:$src2),
1590               "bts{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MR>,
1591               OpSize32, TB;
1592 def BTS64mr : RI<0xAB, MRMDestMem, (outs), (ins i64mem:$src1, GR64:$src2),
1593                  "bts{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MR>, TB;
1594 }
1595
1596 let SchedRW = [WriteALU] in {
1597 def BTS16ri8 : Ii8<0xBA, MRM5r, (outs), (ins GR16:$src1, i16i8imm:$src2),
1598                     "bts{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RI>,
1599                     OpSize16, TB;
1600 def BTS32ri8 : Ii8<0xBA, MRM5r, (outs), (ins GR32:$src1, i32i8imm:$src2),
1601                     "bts{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RI>,
1602                     OpSize32, TB;
1603 def BTS64ri8 : RIi8<0xBA, MRM5r, (outs), (ins GR64:$src1, i64i8imm:$src2),
1604                     "bts{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RI>, TB;
1605 } // SchedRW
1606
1607 let mayLoad = 1, mayStore = 1, SchedRW = [WriteALULd, WriteRMW] in {
1608 def BTS16mi8 : Ii8<0xBA, MRM5m, (outs), (ins i16mem:$src1, i16i8imm:$src2),
1609                     "bts{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MI>,
1610                     OpSize16, TB;
1611 def BTS32mi8 : Ii8<0xBA, MRM5m, (outs), (ins i32mem:$src1, i32i8imm:$src2),
1612                     "bts{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MI>,
1613                     OpSize32, TB;
1614 def BTS64mi8 : RIi8<0xBA, MRM5m, (outs), (ins i64mem:$src1, i64i8imm:$src2),
1615                     "bts{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MI>, TB;
1616 }
1617 } // hasSideEffects = 0
1618 } // Defs = [EFLAGS]
1619
1620
1621 //===----------------------------------------------------------------------===//
1622 // Atomic support
1623 //
1624
1625 // Atomic swap. These are just normal xchg instructions. But since a memory
1626 // operand is referenced, the atomicity is ensured.
1627 multiclass ATOMIC_SWAP<bits<8> opc8, bits<8> opc, string mnemonic, string frag,
1628                        InstrItinClass itin> {
1629   let Constraints = "$val = $dst", SchedRW = [WriteALULd, WriteRMW] in {
1630     def NAME#8rm  : I<opc8, MRMSrcMem, (outs GR8:$dst),
1631                       (ins GR8:$val, i8mem:$ptr),
1632                       !strconcat(mnemonic, "{b}\t{$val, $ptr|$ptr, $val}"),
1633                       [(set
1634                          GR8:$dst,
1635                          (!cast<PatFrag>(frag # "_8") addr:$ptr, GR8:$val))],
1636                       itin>;
1637     def NAME#16rm : I<opc, MRMSrcMem, (outs GR16:$dst),
1638                       (ins GR16:$val, i16mem:$ptr),
1639                       !strconcat(mnemonic, "{w}\t{$val, $ptr|$ptr, $val}"),
1640                       [(set
1641                          GR16:$dst,
1642                          (!cast<PatFrag>(frag # "_16") addr:$ptr, GR16:$val))],
1643                       itin>, OpSize16;
1644     def NAME#32rm : I<opc, MRMSrcMem, (outs GR32:$dst),
1645                       (ins GR32:$val, i32mem:$ptr),
1646                       !strconcat(mnemonic, "{l}\t{$val, $ptr|$ptr, $val}"),
1647                       [(set
1648                          GR32:$dst,
1649                          (!cast<PatFrag>(frag # "_32") addr:$ptr, GR32:$val))],
1650                       itin>, OpSize32;
1651     def NAME#64rm : RI<opc, MRMSrcMem, (outs GR64:$dst),
1652                        (ins GR64:$val, i64mem:$ptr),
1653                        !strconcat(mnemonic, "{q}\t{$val, $ptr|$ptr, $val}"),
1654                        [(set
1655                          GR64:$dst,
1656                          (!cast<PatFrag>(frag # "_64") addr:$ptr, GR64:$val))],
1657                        itin>;
1658   }
1659 }
1660
1661 defm XCHG    : ATOMIC_SWAP<0x86, 0x87, "xchg", "atomic_swap", IIC_XCHG_MEM>;
1662
1663 // Swap between registers.
1664 let SchedRW = [WriteALU] in {
1665 let Constraints = "$val = $dst" in {
1666 def XCHG8rr : I<0x86, MRMSrcReg, (outs GR8:$dst), (ins GR8:$val, GR8:$src),
1667                 "xchg{b}\t{$val, $src|$src, $val}", [], IIC_XCHG_REG>;
1668 def XCHG16rr : I<0x87, MRMSrcReg, (outs GR16:$dst), (ins GR16:$val, GR16:$src),
1669                  "xchg{w}\t{$val, $src|$src, $val}", [], IIC_XCHG_REG>,
1670                  OpSize16;
1671 def XCHG32rr : I<0x87, MRMSrcReg, (outs GR32:$dst), (ins GR32:$val, GR32:$src),
1672                  "xchg{l}\t{$val, $src|$src, $val}", [], IIC_XCHG_REG>,
1673                  OpSize32;
1674 def XCHG64rr : RI<0x87, MRMSrcReg, (outs GR64:$dst), (ins GR64:$val,GR64:$src),
1675                   "xchg{q}\t{$val, $src|$src, $val}", [], IIC_XCHG_REG>;
1676 }
1677
1678 // Swap between EAX and other registers.
1679 let Uses = [AX], Defs = [AX] in
1680 def XCHG16ar : I<0x90, AddRegFrm, (outs), (ins GR16:$src),
1681                   "xchg{w}\t{$src, %ax|ax, $src}", [], IIC_XCHG_REG>, OpSize16;
1682 let Uses = [EAX], Defs = [EAX] in
1683 def XCHG32ar : I<0x90, AddRegFrm, (outs), (ins GR32:$src),
1684                   "xchg{l}\t{$src, %eax|eax, $src}", [], IIC_XCHG_REG>,
1685                   OpSize32, Requires<[Not64BitMode]>;
1686 let Uses = [EAX], Defs = [EAX] in
1687 // Uses GR32_NOAX in 64-bit mode to prevent encoding using the 0x90 NOP encoding.
1688 // xchg %eax, %eax needs to clear upper 32-bits of RAX so is not a NOP.
1689 def XCHG32ar64 : I<0x90, AddRegFrm, (outs), (ins GR32_NOAX:$src),
1690                    "xchg{l}\t{$src, %eax|eax, $src}", [], IIC_XCHG_REG>,
1691                    OpSize32, Requires<[In64BitMode]>;
1692 let Uses = [RAX], Defs = [RAX] in
1693 def XCHG64ar : RI<0x90, AddRegFrm, (outs), (ins GR64:$src),
1694                   "xchg{q}\t{$src, %rax|rax, $src}", [], IIC_XCHG_REG>;
1695 } // SchedRW
1696
1697 let SchedRW = [WriteALU] in {
1698 def XADD8rr : I<0xC0, MRMDestReg, (outs GR8:$dst), (ins GR8:$src),
1699                 "xadd{b}\t{$src, $dst|$dst, $src}", [], IIC_XADD_REG>, TB;
1700 def XADD16rr : I<0xC1, MRMDestReg, (outs GR16:$dst), (ins GR16:$src),
1701                  "xadd{w}\t{$src, $dst|$dst, $src}", [], IIC_XADD_REG>, TB,
1702                  OpSize16;
1703 def XADD32rr  : I<0xC1, MRMDestReg, (outs GR32:$dst), (ins GR32:$src),
1704                  "xadd{l}\t{$src, $dst|$dst, $src}", [], IIC_XADD_REG>, TB,
1705                  OpSize32;
1706 def XADD64rr  : RI<0xC1, MRMDestReg, (outs GR64:$dst), (ins GR64:$src),
1707                    "xadd{q}\t{$src, $dst|$dst, $src}", [], IIC_XADD_REG>, TB;
1708 } // SchedRW
1709
1710 let mayLoad = 1, mayStore = 1, SchedRW = [WriteALULd, WriteRMW] in {
1711 def XADD8rm   : I<0xC0, MRMDestMem, (outs), (ins i8mem:$dst, GR8:$src),
1712                  "xadd{b}\t{$src, $dst|$dst, $src}", [], IIC_XADD_MEM>, TB;
1713 def XADD16rm  : I<0xC1, MRMDestMem, (outs), (ins i16mem:$dst, GR16:$src),
1714                  "xadd{w}\t{$src, $dst|$dst, $src}", [], IIC_XADD_MEM>, TB,
1715                  OpSize16;
1716 def XADD32rm  : I<0xC1, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
1717                  "xadd{l}\t{$src, $dst|$dst, $src}", [], IIC_XADD_MEM>, TB,
1718                  OpSize32;
1719 def XADD64rm  : RI<0xC1, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src),
1720                    "xadd{q}\t{$src, $dst|$dst, $src}", [], IIC_XADD_MEM>, TB;
1721
1722 }
1723
1724 let SchedRW = [WriteALU] in {
1725 def CMPXCHG8rr : I<0xB0, MRMDestReg, (outs GR8:$dst), (ins GR8:$src),
1726                    "cmpxchg{b}\t{$src, $dst|$dst, $src}", [],
1727                    IIC_CMPXCHG_REG8>, TB;
1728 def CMPXCHG16rr : I<0xB1, MRMDestReg, (outs GR16:$dst), (ins GR16:$src),
1729                     "cmpxchg{w}\t{$src, $dst|$dst, $src}", [],
1730                     IIC_CMPXCHG_REG>, TB, OpSize16;
1731 def CMPXCHG32rr  : I<0xB1, MRMDestReg, (outs GR32:$dst), (ins GR32:$src),
1732                      "cmpxchg{l}\t{$src, $dst|$dst, $src}", [],
1733                      IIC_CMPXCHG_REG>, TB, OpSize32;
1734 def CMPXCHG64rr  : RI<0xB1, MRMDestReg, (outs GR64:$dst), (ins GR64:$src),
1735                       "cmpxchg{q}\t{$src, $dst|$dst, $src}", [],
1736                       IIC_CMPXCHG_REG>, TB;
1737 } // SchedRW
1738
1739 let SchedRW = [WriteALULd, WriteRMW] in {
1740 let mayLoad = 1, mayStore = 1 in {
1741 def CMPXCHG8rm   : I<0xB0, MRMDestMem, (outs), (ins i8mem:$dst, GR8:$src),
1742                      "cmpxchg{b}\t{$src, $dst|$dst, $src}", [],
1743                      IIC_CMPXCHG_MEM8>, TB;
1744 def CMPXCHG16rm  : I<0xB1, MRMDestMem, (outs), (ins i16mem:$dst, GR16:$src),
1745                      "cmpxchg{w}\t{$src, $dst|$dst, $src}", [],
1746                      IIC_CMPXCHG_MEM>, TB, OpSize16;
1747 def CMPXCHG32rm  : I<0xB1, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
1748                      "cmpxchg{l}\t{$src, $dst|$dst, $src}", [],
1749                      IIC_CMPXCHG_MEM>, TB, OpSize32;
1750 def CMPXCHG64rm  : RI<0xB1, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src),
1751                       "cmpxchg{q}\t{$src, $dst|$dst, $src}", [],
1752                       IIC_CMPXCHG_MEM>, TB;
1753 }
1754
1755 let Defs = [EAX, EDX, EFLAGS], Uses = [EAX, EBX, ECX, EDX] in
1756 def CMPXCHG8B : I<0xC7, MRM1m, (outs), (ins i64mem:$dst),
1757                   "cmpxchg8b\t$dst", [], IIC_CMPXCHG_8B>, TB;
1758
1759 let Defs = [RAX, RDX, EFLAGS], Uses = [RAX, RBX, RCX, RDX] in
1760 def CMPXCHG16B : RI<0xC7, MRM1m, (outs), (ins i128mem:$dst),
1761                     "cmpxchg16b\t$dst", [], IIC_CMPXCHG_16B>,
1762                     TB, Requires<[HasCmpxchg16b]>;
1763 } // SchedRW
1764
1765
1766 // Lock instruction prefix
1767 def LOCK_PREFIX : I<0xF0, RawFrm, (outs),  (ins), "lock", []>;
1768
1769 // Rex64 instruction prefix
1770 def REX64_PREFIX : I<0x48, RawFrm, (outs),  (ins), "rex64", []>,
1771                      Requires<[In64BitMode]>;
1772
1773 // Data16 instruction prefix
1774 def DATA16_PREFIX : I<0x66, RawFrm, (outs),  (ins), "data16", []>;
1775
1776 // Repeat string operation instruction prefixes
1777 // These uses the DF flag in the EFLAGS register to inc or dec ECX
1778 let Defs = [ECX], Uses = [ECX,EFLAGS] in {
1779 // Repeat (used with INS, OUTS, MOVS, LODS and STOS)
1780 def REP_PREFIX : I<0xF3, RawFrm, (outs),  (ins), "rep", []>;
1781 // Repeat while not equal (used with CMPS and SCAS)
1782 def REPNE_PREFIX : I<0xF2, RawFrm, (outs),  (ins), "repne", []>;
1783 }
1784
1785
1786 // String manipulation instructions
1787 let SchedRW = [WriteMicrocoded] in {
1788 // These uses the DF flag in the EFLAGS register to inc or dec EDI and ESI
1789 let Defs = [AL,ESI], Uses = [ESI,EFLAGS] in
1790 def LODSB : I<0xAC, RawFrmSrc, (outs), (ins srcidx8:$src),
1791               "lodsb\t{$src, %al|al, $src}", [], IIC_LODS>;
1792 let Defs = [AX,ESI], Uses = [ESI,EFLAGS] in
1793 def LODSW : I<0xAD, RawFrmSrc, (outs), (ins srcidx16:$src),
1794               "lodsw\t{$src, %ax|ax, $src}", [], IIC_LODS>, OpSize16;
1795 let Defs = [EAX,ESI], Uses = [ESI,EFLAGS] in
1796 def LODSL : I<0xAD, RawFrmSrc, (outs), (ins srcidx32:$src),
1797               "lods{l|d}\t{$src, %eax|eax, $src}", [], IIC_LODS>, OpSize32;
1798 let Defs = [RAX,ESI], Uses = [ESI,EFLAGS] in
1799 def LODSQ : RI<0xAD, RawFrmSrc, (outs), (ins srcidx64:$src),
1800                "lodsq\t{$src, %rax|rax, $src}", [], IIC_LODS>;
1801 }
1802
1803 let SchedRW = [WriteSystem] in {
1804 // These uses the DF flag in the EFLAGS register to inc or dec EDI and ESI
1805 let Defs = [ESI], Uses = [DX,ESI,EFLAGS] in {
1806 def OUTSB : I<0x6E, RawFrmSrc, (outs), (ins srcidx8:$src),
1807              "outsb\t{$src, %dx|dx, $src}", [], IIC_OUTS>;
1808 def OUTSW : I<0x6F, RawFrmSrc, (outs), (ins srcidx16:$src),
1809               "outsw\t{$src, %dx|dx, $src}", [], IIC_OUTS>, OpSize16;
1810 def OUTSL : I<0x6F, RawFrmSrc, (outs), (ins srcidx32:$src),
1811               "outs{l|d}\t{$src, %dx|dx, $src}", [], IIC_OUTS>, OpSize32;
1812 }
1813
1814 // These uses the DF flag in the EFLAGS register to inc or dec EDI and ESI
1815 let Defs = [EDI], Uses = [DX,EDI,EFLAGS] in {
1816 def INSB : I<0x6C, RawFrmDst, (outs dstidx8:$dst), (ins),
1817              "insb\t{%dx, $dst|$dst, dx}", [], IIC_INS>;
1818 def INSW : I<0x6D, RawFrmDst, (outs dstidx16:$dst), (ins),
1819              "insw\t{%dx, $dst|$dst, dx}", [], IIC_INS>,  OpSize16;
1820 def INSL : I<0x6D, RawFrmDst, (outs dstidx32:$dst), (ins),
1821              "ins{l|d}\t{%dx, $dst|$dst, dx}", [], IIC_INS>, OpSize32;
1822 }
1823 }
1824
1825 // Flag instructions
1826 let SchedRW = [WriteALU] in {
1827 def CLC : I<0xF8, RawFrm, (outs), (ins), "clc", [], IIC_CLC>;
1828 def STC : I<0xF9, RawFrm, (outs), (ins), "stc", [], IIC_STC>;
1829 def CLI : I<0xFA, RawFrm, (outs), (ins), "cli", [], IIC_CLI>;
1830 def STI : I<0xFB, RawFrm, (outs), (ins), "sti", [], IIC_STI>;
1831 def CLD : I<0xFC, RawFrm, (outs), (ins), "cld", [], IIC_CLD>;
1832 def STD : I<0xFD, RawFrm, (outs), (ins), "std", [], IIC_STD>;
1833 def CMC : I<0xF5, RawFrm, (outs), (ins), "cmc", [], IIC_CMC>;
1834
1835 def CLTS : I<0x06, RawFrm, (outs), (ins), "clts", [], IIC_CLTS>, TB;
1836 }
1837
1838 // Table lookup instructions
1839 def XLAT : I<0xD7, RawFrm, (outs), (ins), "xlatb", [], IIC_XLAT>,
1840            Sched<[WriteLoad]>;
1841
1842 let SchedRW = [WriteMicrocoded] in {
1843 // ASCII Adjust After Addition
1844 // sets AL, AH and CF and AF of EFLAGS and uses AL and AF of EFLAGS
1845 def AAA : I<0x37, RawFrm, (outs), (ins), "aaa", [], IIC_AAA>,
1846             Requires<[Not64BitMode]>;
1847
1848 // ASCII Adjust AX Before Division
1849 // sets AL, AH and EFLAGS and uses AL and AH
1850 def AAD8i8 : Ii8<0xD5, RawFrm, (outs), (ins i8imm:$src),
1851                  "aad\t$src", [], IIC_AAD>, Requires<[Not64BitMode]>;
1852
1853 // ASCII Adjust AX After Multiply
1854 // sets AL, AH and EFLAGS and uses AL
1855 def AAM8i8 : Ii8<0xD4, RawFrm, (outs), (ins i8imm:$src),
1856                  "aam\t$src", [], IIC_AAM>, Requires<[Not64BitMode]>;
1857
1858 // ASCII Adjust AL After Subtraction - sets
1859 // sets AL, AH and CF and AF of EFLAGS and uses AL and AF of EFLAGS
1860 def AAS : I<0x3F, RawFrm, (outs), (ins), "aas", [], IIC_AAS>,
1861             Requires<[Not64BitMode]>;
1862
1863 // Decimal Adjust AL after Addition
1864 // sets AL, CF and AF of EFLAGS and uses AL, CF and AF of EFLAGS
1865 def DAA : I<0x27, RawFrm, (outs), (ins), "daa", [], IIC_DAA>,
1866             Requires<[Not64BitMode]>;
1867
1868 // Decimal Adjust AL after Subtraction
1869 // sets AL, CF and AF of EFLAGS and uses AL, CF and AF of EFLAGS
1870 def DAS : I<0x2F, RawFrm, (outs), (ins), "das", [], IIC_DAS>,
1871             Requires<[Not64BitMode]>;
1872 } // SchedRW
1873
1874 let SchedRW = [WriteSystem] in {
1875 // Check Array Index Against Bounds
1876 def BOUNDS16rm : I<0x62, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
1877                    "bound\t{$src, $dst|$dst, $src}", [], IIC_BOUND>, OpSize16,
1878                    Requires<[Not64BitMode]>;
1879 def BOUNDS32rm : I<0x62, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
1880                    "bound\t{$src, $dst|$dst, $src}", [], IIC_BOUND>, OpSize32,
1881                    Requires<[Not64BitMode]>;
1882
1883 // Adjust RPL Field of Segment Selector
1884 def ARPL16rr : I<0x63, MRMDestReg, (outs GR16:$dst), (ins GR16:$src),
1885                  "arpl\t{$src, $dst|$dst, $src}", [], IIC_ARPL_REG>,
1886                  Requires<[Not64BitMode]>;
1887 def ARPL16mr : I<0x63, MRMDestMem, (outs), (ins i16mem:$dst, GR16:$src),
1888                  "arpl\t{$src, $dst|$dst, $src}", [], IIC_ARPL_MEM>,
1889                  Requires<[Not64BitMode]>;
1890 } // SchedRW
1891
1892 //===----------------------------------------------------------------------===//
1893 // MOVBE Instructions
1894 //
1895 let Predicates = [HasMOVBE] in {
1896   let SchedRW = [WriteALULd] in {
1897   def MOVBE16rm : I<0xF0, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
1898                     "movbe{w}\t{$src, $dst|$dst, $src}",
1899                     [(set GR16:$dst, (bswap (loadi16 addr:$src)))], IIC_MOVBE>,
1900                     OpSize16, T8PS;
1901   def MOVBE32rm : I<0xF0, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
1902                     "movbe{l}\t{$src, $dst|$dst, $src}",
1903                     [(set GR32:$dst, (bswap (loadi32 addr:$src)))], IIC_MOVBE>,
1904                     OpSize32, T8PS;
1905   def MOVBE64rm : RI<0xF0, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
1906                      "movbe{q}\t{$src, $dst|$dst, $src}",
1907                      [(set GR64:$dst, (bswap (loadi64 addr:$src)))], IIC_MOVBE>,
1908                      T8PS;
1909   }
1910   let SchedRW = [WriteStore] in {
1911   def MOVBE16mr : I<0xF1, MRMDestMem, (outs), (ins i16mem:$dst, GR16:$src),
1912                     "movbe{w}\t{$src, $dst|$dst, $src}",
1913                     [(store (bswap GR16:$src), addr:$dst)], IIC_MOVBE>,
1914                     OpSize16, T8PS;
1915   def MOVBE32mr : I<0xF1, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
1916                     "movbe{l}\t{$src, $dst|$dst, $src}",
1917                     [(store (bswap GR32:$src), addr:$dst)], IIC_MOVBE>,
1918                     OpSize32, T8PS;
1919   def MOVBE64mr : RI<0xF1, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src),
1920                      "movbe{q}\t{$src, $dst|$dst, $src}",
1921                      [(store (bswap GR64:$src), addr:$dst)], IIC_MOVBE>,
1922                      T8PS;
1923   }
1924 }
1925
1926 //===----------------------------------------------------------------------===//
1927 // RDRAND Instruction
1928 //
1929 let Predicates = [HasRDRAND], Defs = [EFLAGS] in {
1930   def RDRAND16r : I<0xC7, MRM6r, (outs GR16:$dst), (ins),
1931                     "rdrand{w}\t$dst",
1932                     [(set GR16:$dst, EFLAGS, (X86rdrand))]>, OpSize16, TB;
1933   def RDRAND32r : I<0xC7, MRM6r, (outs GR32:$dst), (ins),
1934                     "rdrand{l}\t$dst",
1935                     [(set GR32:$dst, EFLAGS, (X86rdrand))]>, OpSize32, TB;
1936   def RDRAND64r : RI<0xC7, MRM6r, (outs GR64:$dst), (ins),
1937                      "rdrand{q}\t$dst",
1938                      [(set GR64:$dst, EFLAGS, (X86rdrand))]>, TB;
1939 }
1940
1941 //===----------------------------------------------------------------------===//
1942 // RDSEED Instruction
1943 //
1944 let Predicates = [HasRDSEED], Defs = [EFLAGS] in {
1945   def RDSEED16r : I<0xC7, MRM7r, (outs GR16:$dst), (ins),
1946                     "rdseed{w}\t$dst",
1947                     [(set GR16:$dst, EFLAGS, (X86rdseed))]>, OpSize16, TB;
1948   def RDSEED32r : I<0xC7, MRM7r, (outs GR32:$dst), (ins),
1949                     "rdseed{l}\t$dst",
1950                     [(set GR32:$dst, EFLAGS, (X86rdseed))]>, OpSize32, TB;
1951   def RDSEED64r : RI<0xC7, MRM7r, (outs GR64:$dst), (ins),
1952                      "rdseed{q}\t$dst",
1953                      [(set GR64:$dst, EFLAGS, (X86rdseed))]>, TB;
1954 }
1955
1956 //===----------------------------------------------------------------------===//
1957 // LZCNT Instruction
1958 //
1959 let Predicates = [HasLZCNT], Defs = [EFLAGS] in {
1960   def LZCNT16rr : I<0xBD, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src),
1961                     "lzcnt{w}\t{$src, $dst|$dst, $src}",
1962                     [(set GR16:$dst, (ctlz GR16:$src)), (implicit EFLAGS)]>, XS,
1963                     OpSize16;
1964   def LZCNT16rm : I<0xBD, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
1965                     "lzcnt{w}\t{$src, $dst|$dst, $src}",
1966                     [(set GR16:$dst, (ctlz (loadi16 addr:$src))),
1967                      (implicit EFLAGS)]>, XS, OpSize16;
1968
1969   def LZCNT32rr : I<0xBD, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src),
1970                     "lzcnt{l}\t{$src, $dst|$dst, $src}",
1971                     [(set GR32:$dst, (ctlz GR32:$src)), (implicit EFLAGS)]>, XS,
1972                     OpSize32;
1973   def LZCNT32rm : I<0xBD, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
1974                     "lzcnt{l}\t{$src, $dst|$dst, $src}",
1975                     [(set GR32:$dst, (ctlz (loadi32 addr:$src))),
1976                      (implicit EFLAGS)]>, XS, OpSize32;
1977
1978   def LZCNT64rr : RI<0xBD, MRMSrcReg, (outs GR64:$dst), (ins GR64:$src),
1979                      "lzcnt{q}\t{$src, $dst|$dst, $src}",
1980                      [(set GR64:$dst, (ctlz GR64:$src)), (implicit EFLAGS)]>,
1981                      XS;
1982   def LZCNT64rm : RI<0xBD, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
1983                      "lzcnt{q}\t{$src, $dst|$dst, $src}",
1984                      [(set GR64:$dst, (ctlz (loadi64 addr:$src))),
1985                       (implicit EFLAGS)]>, XS;
1986 }
1987
1988 let Predicates = [HasLZCNT] in {
1989   def : Pat<(X86cmov (ctlz GR16:$src), (i16 16), (X86_COND_E_OR_NE),
1990               (X86cmp GR16:$src, (i16 0))),
1991             (LZCNT16rr GR16:$src)>;
1992   def : Pat<(X86cmov (ctlz GR32:$src), (i32 32), (X86_COND_E_OR_NE),
1993               (X86cmp GR32:$src, (i32 0))),
1994             (LZCNT32rr GR32:$src)>;
1995   def : Pat<(X86cmov (ctlz GR64:$src), (i64 64), (X86_COND_E_OR_NE),
1996               (X86cmp GR64:$src, (i64 0))),
1997             (LZCNT64rr GR64:$src)>;
1998   def : Pat<(X86cmov (i16 16), (ctlz GR16:$src), (X86_COND_E_OR_NE),
1999               (X86cmp GR16:$src, (i16 0))),
2000             (LZCNT16rr GR16:$src)>;
2001   def : Pat<(X86cmov (i32 32), (ctlz GR32:$src), (X86_COND_E_OR_NE),
2002               (X86cmp GR32:$src, (i32 0))),
2003             (LZCNT32rr GR32:$src)>;
2004   def : Pat<(X86cmov (i64 64), (ctlz GR64:$src), (X86_COND_E_OR_NE),
2005               (X86cmp GR64:$src, (i64 0))),
2006             (LZCNT64rr GR64:$src)>;
2007
2008   def : Pat<(X86cmov (ctlz (loadi16 addr:$src)), (i16 16), (X86_COND_E_OR_NE),
2009               (X86cmp (loadi16 addr:$src), (i16 0))),
2010             (LZCNT16rm addr:$src)>;
2011   def : Pat<(X86cmov (ctlz (loadi32 addr:$src)), (i32 32), (X86_COND_E_OR_NE),
2012               (X86cmp (loadi32 addr:$src), (i32 0))),
2013             (LZCNT32rm addr:$src)>;
2014   def : Pat<(X86cmov (ctlz (loadi64 addr:$src)), (i64 64), (X86_COND_E_OR_NE),
2015               (X86cmp (loadi64 addr:$src), (i64 0))),
2016             (LZCNT64rm addr:$src)>;
2017   def : Pat<(X86cmov (i16 16), (ctlz (loadi16 addr:$src)), (X86_COND_E_OR_NE),
2018               (X86cmp (loadi16 addr:$src), (i16 0))),
2019             (LZCNT16rm addr:$src)>;
2020   def : Pat<(X86cmov (i32 32), (ctlz (loadi32 addr:$src)), (X86_COND_E_OR_NE),
2021               (X86cmp (loadi32 addr:$src), (i32 0))),
2022             (LZCNT32rm addr:$src)>;
2023   def : Pat<(X86cmov (i64 64), (ctlz (loadi64 addr:$src)), (X86_COND_E_OR_NE),
2024               (X86cmp (loadi64 addr:$src), (i64 0))),
2025             (LZCNT64rm addr:$src)>;
2026 }
2027
2028 //===----------------------------------------------------------------------===//
2029 // BMI Instructions
2030 //
2031 let Predicates = [HasBMI], Defs = [EFLAGS] in {
2032   def TZCNT16rr : I<0xBC, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src),
2033                     "tzcnt{w}\t{$src, $dst|$dst, $src}",
2034                     [(set GR16:$dst, (cttz GR16:$src)), (implicit EFLAGS)]>, XS,
2035                     OpSize16;
2036   def TZCNT16rm : I<0xBC, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
2037                     "tzcnt{w}\t{$src, $dst|$dst, $src}",
2038                     [(set GR16:$dst, (cttz (loadi16 addr:$src))),
2039                      (implicit EFLAGS)]>, XS, OpSize16;
2040
2041   def TZCNT32rr : I<0xBC, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src),
2042                     "tzcnt{l}\t{$src, $dst|$dst, $src}",
2043                     [(set GR32:$dst, (cttz GR32:$src)), (implicit EFLAGS)]>, XS,
2044                     OpSize32;
2045   def TZCNT32rm : I<0xBC, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
2046                     "tzcnt{l}\t{$src, $dst|$dst, $src}",
2047                     [(set GR32:$dst, (cttz (loadi32 addr:$src))),
2048                      (implicit EFLAGS)]>, XS, OpSize32;
2049
2050   def TZCNT64rr : RI<0xBC, MRMSrcReg, (outs GR64:$dst), (ins GR64:$src),
2051                      "tzcnt{q}\t{$src, $dst|$dst, $src}",
2052                      [(set GR64:$dst, (cttz GR64:$src)), (implicit EFLAGS)]>,
2053                      XS;
2054   def TZCNT64rm : RI<0xBC, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
2055                      "tzcnt{q}\t{$src, $dst|$dst, $src}",
2056                      [(set GR64:$dst, (cttz (loadi64 addr:$src))),
2057                       (implicit EFLAGS)]>, XS;
2058 }
2059
2060 multiclass bmi_bls<string mnemonic, Format RegMRM, Format MemMRM,
2061                   RegisterClass RC, X86MemOperand x86memop> {
2062 let hasSideEffects = 0 in {
2063   def rr : I<0xF3, RegMRM, (outs RC:$dst), (ins RC:$src),
2064              !strconcat(mnemonic, "\t{$src, $dst|$dst, $src}"),
2065              []>, T8PS, VEX_4V;
2066   let mayLoad = 1 in
2067   def rm : I<0xF3, MemMRM, (outs RC:$dst), (ins x86memop:$src),
2068              !strconcat(mnemonic, "\t{$src, $dst|$dst, $src}"),
2069              []>, T8PS, VEX_4V;
2070 }
2071 }
2072
2073 let Predicates = [HasBMI], Defs = [EFLAGS] in {
2074   defm BLSR32 : bmi_bls<"blsr{l}", MRM1r, MRM1m, GR32, i32mem>;
2075   defm BLSR64 : bmi_bls<"blsr{q}", MRM1r, MRM1m, GR64, i64mem>, VEX_W;
2076   defm BLSMSK32 : bmi_bls<"blsmsk{l}", MRM2r, MRM2m, GR32, i32mem>;
2077   defm BLSMSK64 : bmi_bls<"blsmsk{q}", MRM2r, MRM2m, GR64, i64mem>, VEX_W;
2078   defm BLSI32 : bmi_bls<"blsi{l}", MRM3r, MRM3m, GR32, i32mem>;
2079   defm BLSI64 : bmi_bls<"blsi{q}", MRM3r, MRM3m, GR64, i64mem>, VEX_W;
2080 }
2081
2082 //===----------------------------------------------------------------------===//
2083 // Pattern fragments to auto generate BMI instructions.
2084 //===----------------------------------------------------------------------===//
2085
2086 let Predicates = [HasBMI] in {
2087   // FIXME: patterns for the load versions are not implemented
2088   def : Pat<(and GR32:$src, (add GR32:$src, -1)),
2089             (BLSR32rr GR32:$src)>;
2090   def : Pat<(and GR64:$src, (add GR64:$src, -1)),
2091             (BLSR64rr GR64:$src)>;
2092
2093   def : Pat<(xor GR32:$src, (add GR32:$src, -1)),
2094             (BLSMSK32rr GR32:$src)>;
2095   def : Pat<(xor GR64:$src, (add GR64:$src, -1)),
2096             (BLSMSK64rr GR64:$src)>;
2097
2098   def : Pat<(and GR32:$src, (ineg GR32:$src)),
2099             (BLSI32rr GR32:$src)>;
2100   def : Pat<(and GR64:$src, (ineg GR64:$src)),
2101             (BLSI64rr GR64:$src)>;
2102 }
2103
2104 let Predicates = [HasBMI] in {
2105   def : Pat<(X86cmov (cttz GR16:$src), (i16 16), (X86_COND_E_OR_NE),
2106               (X86cmp GR16:$src, (i16 0))),
2107             (TZCNT16rr GR16:$src)>;
2108   def : Pat<(X86cmov (cttz GR32:$src), (i32 32), (X86_COND_E_OR_NE),
2109               (X86cmp GR32:$src, (i32 0))),
2110             (TZCNT32rr GR32:$src)>;
2111   def : Pat<(X86cmov (cttz GR64:$src), (i64 64), (X86_COND_E_OR_NE),
2112               (X86cmp GR64:$src, (i64 0))),
2113             (TZCNT64rr GR64:$src)>;
2114   def : Pat<(X86cmov (i16 16), (cttz GR16:$src), (X86_COND_E_OR_NE),
2115               (X86cmp GR16:$src, (i16 0))),
2116             (TZCNT16rr GR16:$src)>;
2117   def : Pat<(X86cmov (i32 32), (cttz GR32:$src), (X86_COND_E_OR_NE),
2118               (X86cmp GR32:$src, (i32 0))),
2119             (TZCNT32rr GR32:$src)>;
2120   def : Pat<(X86cmov (i64 64), (cttz GR64:$src), (X86_COND_E_OR_NE),
2121               (X86cmp GR64:$src, (i64 0))),
2122             (TZCNT64rr GR64:$src)>;
2123
2124   def : Pat<(X86cmov (cttz (loadi16 addr:$src)), (i16 16), (X86_COND_E_OR_NE),
2125               (X86cmp (loadi16 addr:$src), (i16 0))),
2126             (TZCNT16rm addr:$src)>;
2127   def : Pat<(X86cmov (cttz (loadi32 addr:$src)), (i32 32), (X86_COND_E_OR_NE),
2128               (X86cmp (loadi32 addr:$src), (i32 0))),
2129             (TZCNT32rm addr:$src)>;
2130   def : Pat<(X86cmov (cttz (loadi64 addr:$src)), (i64 64), (X86_COND_E_OR_NE),
2131               (X86cmp (loadi64 addr:$src), (i64 0))),
2132             (TZCNT64rm addr:$src)>;
2133   def : Pat<(X86cmov (i16 16), (cttz (loadi16 addr:$src)), (X86_COND_E_OR_NE),
2134               (X86cmp (loadi16 addr:$src), (i16 0))),
2135             (TZCNT16rm addr:$src)>;
2136   def : Pat<(X86cmov (i32 32), (cttz (loadi32 addr:$src)), (X86_COND_E_OR_NE),
2137               (X86cmp (loadi32 addr:$src), (i32 0))),
2138             (TZCNT32rm addr:$src)>;
2139   def : Pat<(X86cmov (i64 64), (cttz (loadi64 addr:$src)), (X86_COND_E_OR_NE),
2140               (X86cmp (loadi64 addr:$src), (i64 0))),
2141             (TZCNT64rm addr:$src)>;
2142 }
2143
2144
2145 multiclass bmi_bextr_bzhi<bits<8> opc, string mnemonic, RegisterClass RC,
2146                           X86MemOperand x86memop, Intrinsic Int,
2147                           PatFrag ld_frag> {
2148   def rr : I<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
2149              !strconcat(mnemonic, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
2150              [(set RC:$dst, (Int RC:$src1, RC:$src2)), (implicit EFLAGS)]>,
2151              T8PS, VEX_4VOp3;
2152   def rm : I<opc, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src1, RC:$src2),
2153              !strconcat(mnemonic, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
2154              [(set RC:$dst, (Int (ld_frag addr:$src1), RC:$src2)),
2155               (implicit EFLAGS)]>, T8PS, VEX_4VOp3;
2156 }
2157
2158 let Predicates = [HasBMI], Defs = [EFLAGS] in {
2159   defm BEXTR32 : bmi_bextr_bzhi<0xF7, "bextr{l}", GR32, i32mem,
2160                                 int_x86_bmi_bextr_32, loadi32>;
2161   defm BEXTR64 : bmi_bextr_bzhi<0xF7, "bextr{q}", GR64, i64mem,
2162                                 int_x86_bmi_bextr_64, loadi64>, VEX_W;
2163 }
2164
2165 let Predicates = [HasBMI2], Defs = [EFLAGS] in {
2166   defm BZHI32 : bmi_bextr_bzhi<0xF5, "bzhi{l}", GR32, i32mem,
2167                                int_x86_bmi_bzhi_32, loadi32>;
2168   defm BZHI64 : bmi_bextr_bzhi<0xF5, "bzhi{q}", GR64, i64mem,
2169                                int_x86_bmi_bzhi_64, loadi64>, VEX_W;
2170 }
2171
2172
2173 def CountTrailingOnes : SDNodeXForm<imm, [{
2174   // Count the trailing ones in the immediate.
2175   return getI8Imm(CountTrailingOnes_64(N->getZExtValue()));
2176 }]>;
2177
2178 def BZHIMask : ImmLeaf<i64, [{
2179   return isMask_64(Imm) && (CountTrailingOnes_64(Imm) > 32);
2180 }]>;
2181
2182 let Predicates = [HasBMI2] in {
2183   def : Pat<(and GR64:$src, BZHIMask:$mask),
2184             (BZHI64rr GR64:$src,
2185               (INSERT_SUBREG (i64 (IMPLICIT_DEF)),
2186                              (MOV8ri (CountTrailingOnes imm:$mask)), sub_8bit))>;
2187
2188   def : Pat<(and GR32:$src, (add (shl 1, GR8:$lz), -1)),
2189             (BZHI32rr GR32:$src,
2190               (INSERT_SUBREG (i32 (IMPLICIT_DEF)), GR8:$lz, sub_8bit))>;
2191
2192   def : Pat<(and (loadi32 addr:$src), (add (shl 1, GR8:$lz), -1)),
2193             (BZHI32rm addr:$src,
2194               (INSERT_SUBREG (i32 (IMPLICIT_DEF)), GR8:$lz, sub_8bit))>;
2195
2196   def : Pat<(and GR64:$src, (add (shl 1, GR8:$lz), -1)),
2197             (BZHI64rr GR64:$src,
2198               (INSERT_SUBREG (i64 (IMPLICIT_DEF)), GR8:$lz, sub_8bit))>;
2199
2200   def : Pat<(and (loadi64 addr:$src), (add (shl 1, GR8:$lz), -1)),
2201             (BZHI64rm addr:$src,
2202               (INSERT_SUBREG (i64 (IMPLICIT_DEF)), GR8:$lz, sub_8bit))>;
2203 } // HasBMI2
2204
2205 let Predicates = [HasBMI] in {
2206   def : Pat<(X86bextr GR32:$src1, GR32:$src2),
2207             (BEXTR32rr GR32:$src1, GR32:$src2)>;
2208   def : Pat<(X86bextr (loadi32 addr:$src1), GR32:$src2),
2209             (BEXTR32rm addr:$src1, GR32:$src2)>;
2210   def : Pat<(X86bextr GR64:$src1, GR64:$src2),
2211             (BEXTR64rr GR64:$src1, GR64:$src2)>;
2212   def : Pat<(X86bextr (loadi64 addr:$src1), GR64:$src2),
2213             (BEXTR64rm addr:$src1, GR64:$src2)>;
2214 } // HasBMI
2215
2216 multiclass bmi_pdep_pext<string mnemonic, RegisterClass RC,
2217                          X86MemOperand x86memop, Intrinsic Int,
2218                          PatFrag ld_frag> {
2219   def rr : I<0xF5, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
2220              !strconcat(mnemonic, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
2221              [(set RC:$dst, (Int RC:$src1, RC:$src2))]>,
2222              VEX_4V;
2223   def rm : I<0xF5, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
2224              !strconcat(mnemonic, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
2225              [(set RC:$dst, (Int RC:$src1, (ld_frag addr:$src2)))]>, VEX_4V;
2226 }
2227
2228 let Predicates = [HasBMI2] in {
2229   defm PDEP32 : bmi_pdep_pext<"pdep{l}", GR32, i32mem,
2230                                int_x86_bmi_pdep_32, loadi32>, T8XD;
2231   defm PDEP64 : bmi_pdep_pext<"pdep{q}", GR64, i64mem,
2232                                int_x86_bmi_pdep_64, loadi64>, T8XD, VEX_W;
2233   defm PEXT32 : bmi_pdep_pext<"pext{l}", GR32, i32mem,
2234                                int_x86_bmi_pext_32, loadi32>, T8XS;
2235   defm PEXT64 : bmi_pdep_pext<"pext{q}", GR64, i64mem,
2236                                int_x86_bmi_pext_64, loadi64>, T8XS, VEX_W;
2237 }
2238
2239 //===----------------------------------------------------------------------===//
2240 // TBM Instructions
2241 //
2242 let Predicates = [HasTBM], Defs = [EFLAGS] in {
2243
2244 multiclass tbm_ternary_imm_intr<bits<8> opc, RegisterClass RC, string OpcodeStr,
2245                                 X86MemOperand x86memop, PatFrag ld_frag,
2246                                 Intrinsic Int, Operand immtype,
2247                                 SDPatternOperator immoperator> {
2248   def ri : Ii32<opc,  MRMSrcReg, (outs RC:$dst), (ins RC:$src1, immtype:$cntl),
2249                 !strconcat(OpcodeStr,
2250                            "\t{$cntl, $src1, $dst|$dst, $src1, $cntl}"),
2251                 [(set RC:$dst, (Int RC:$src1, immoperator:$cntl))]>,
2252            XOP, XOPA;
2253   def mi : Ii32<opc,  MRMSrcMem, (outs RC:$dst),
2254                 (ins x86memop:$src1, immtype:$cntl),
2255                 !strconcat(OpcodeStr,
2256                            "\t{$cntl, $src1, $dst|$dst, $src1, $cntl}"),
2257                 [(set RC:$dst, (Int (ld_frag addr:$src1), immoperator:$cntl))]>,
2258            XOP, XOPA;
2259 }
2260
2261 defm BEXTRI32 : tbm_ternary_imm_intr<0x10, GR32, "bextr", i32mem, loadi32,
2262                                      int_x86_tbm_bextri_u32, i32imm, imm>;
2263 let ImmT = Imm32S in
2264 defm BEXTRI64 : tbm_ternary_imm_intr<0x10, GR64, "bextr", i64mem, loadi64,
2265                                      int_x86_tbm_bextri_u64, i64i32imm,
2266                                      i64immSExt32>, VEX_W;
2267
2268 multiclass tbm_binary_rm<bits<8> opc, Format FormReg, Format FormMem,
2269                          RegisterClass RC, string OpcodeStr,
2270                          X86MemOperand x86memop, PatFrag ld_frag> {
2271 let hasSideEffects = 0 in {
2272   def rr : I<opc,  FormReg, (outs RC:$dst), (ins RC:$src),
2273              !strconcat(OpcodeStr,"\t{$src, $dst|$dst, $src}"),
2274              []>, XOP_4V, XOP9;
2275   let mayLoad = 1 in
2276   def rm : I<opc,  FormMem, (outs RC:$dst), (ins x86memop:$src),
2277              !strconcat(OpcodeStr,"\t{$src, $dst|$dst, $src}"),
2278              []>, XOP_4V, XOP9;
2279 }
2280 }
2281
2282 multiclass tbm_binary_intr<bits<8> opc, string OpcodeStr,
2283                            Format FormReg, Format FormMem> {
2284   defm NAME#32 : tbm_binary_rm<opc, FormReg, FormMem, GR32, OpcodeStr, i32mem,
2285                                loadi32>;
2286   defm NAME#64 : tbm_binary_rm<opc, FormReg, FormMem, GR64, OpcodeStr, i64mem,
2287                                loadi64>, VEX_W;
2288 }
2289
2290 defm BLCFILL : tbm_binary_intr<0x01, "blcfill", MRM1r, MRM1m>;
2291 defm BLCI    : tbm_binary_intr<0x02, "blci", MRM6r, MRM6m>;
2292 defm BLCIC   : tbm_binary_intr<0x01, "blcic", MRM5r, MRM5m>;
2293 defm BLCMSK  : tbm_binary_intr<0x02, "blcmsk", MRM1r, MRM1m>;
2294 defm BLCS    : tbm_binary_intr<0x01, "blcs", MRM3r, MRM3m>;
2295 defm BLSFILL : tbm_binary_intr<0x01, "blsfill", MRM2r, MRM2m>;
2296 defm BLSIC   : tbm_binary_intr<0x01, "blsic", MRM6r, MRM6m>;
2297 defm T1MSKC  : tbm_binary_intr<0x01, "t1mskc", MRM7r, MRM7m>;
2298 defm TZMSK   : tbm_binary_intr<0x01, "tzmsk", MRM4r, MRM4m>;
2299 } // HasTBM, EFLAGS
2300
2301 //===----------------------------------------------------------------------===//
2302 // Pattern fragments to auto generate TBM instructions.
2303 //===----------------------------------------------------------------------===//
2304
2305 let Predicates = [HasTBM] in {
2306   def : Pat<(X86bextr GR32:$src1, (i32 imm:$src2)),
2307             (BEXTRI32ri GR32:$src1, imm:$src2)>;
2308   def : Pat<(X86bextr (loadi32 addr:$src1), (i32 imm:$src2)),
2309             (BEXTRI32mi addr:$src1, imm:$src2)>;
2310   def : Pat<(X86bextr GR64:$src1, i64immSExt32:$src2),
2311             (BEXTRI64ri GR64:$src1, i64immSExt32:$src2)>;
2312   def : Pat<(X86bextr (loadi64 addr:$src1), i64immSExt32:$src2),
2313             (BEXTRI64mi addr:$src1, i64immSExt32:$src2)>;
2314
2315   // FIXME: patterns for the load versions are not implemented
2316   def : Pat<(and GR32:$src, (add GR32:$src, 1)),
2317             (BLCFILL32rr GR32:$src)>;
2318   def : Pat<(and GR64:$src, (add GR64:$src, 1)),
2319             (BLCFILL64rr GR64:$src)>;
2320
2321   def : Pat<(or GR32:$src, (not (add GR32:$src, 1))),
2322             (BLCI32rr GR32:$src)>;
2323   def : Pat<(or GR64:$src, (not (add GR64:$src, 1))),
2324             (BLCI64rr GR64:$src)>;
2325
2326   // Extra patterns because opt can optimize the above patterns to this.
2327   def : Pat<(or GR32:$src, (sub -2, GR32:$src)),
2328             (BLCI32rr GR32:$src)>;
2329   def : Pat<(or GR64:$src, (sub -2, GR64:$src)),
2330             (BLCI64rr GR64:$src)>;
2331
2332   def : Pat<(and (not GR32:$src), (add GR32:$src, 1)),
2333             (BLCIC32rr GR32:$src)>;
2334   def : Pat<(and (not GR64:$src), (add GR64:$src, 1)),
2335             (BLCIC64rr GR64:$src)>;
2336
2337   def : Pat<(xor GR32:$src, (add GR32:$src, 1)),
2338             (BLCMSK32rr GR32:$src)>;
2339   def : Pat<(xor GR64:$src, (add GR64:$src, 1)),
2340             (BLCMSK64rr GR64:$src)>;
2341
2342   def : Pat<(or GR32:$src, (add GR32:$src, 1)),
2343             (BLCS32rr GR32:$src)>;
2344   def : Pat<(or GR64:$src, (add GR64:$src, 1)),
2345             (BLCS64rr GR64:$src)>;
2346
2347   def : Pat<(or GR32:$src, (add GR32:$src, -1)),
2348             (BLSFILL32rr GR32:$src)>;
2349   def : Pat<(or GR64:$src, (add GR64:$src, -1)),
2350             (BLSFILL64rr GR64:$src)>;
2351
2352   def : Pat<(or (not GR32:$src), (add GR32:$src, -1)),
2353             (BLSIC32rr GR32:$src)>;
2354   def : Pat<(or (not GR64:$src), (add GR64:$src, -1)),
2355             (BLSIC64rr GR64:$src)>;
2356
2357   def : Pat<(or (not GR32:$src), (add GR32:$src, 1)),
2358             (T1MSKC32rr GR32:$src)>;
2359   def : Pat<(or (not GR64:$src), (add GR64:$src, 1)),
2360             (T1MSKC64rr GR64:$src)>;
2361
2362   def : Pat<(and (not GR32:$src), (add GR32:$src, -1)),
2363             (TZMSK32rr GR32:$src)>;
2364   def : Pat<(and (not GR64:$src), (add GR64:$src, -1)),
2365             (TZMSK64rr GR64:$src)>;
2366 } // HasTBM
2367
2368 //===----------------------------------------------------------------------===//
2369 // Subsystems.
2370 //===----------------------------------------------------------------------===//
2371
2372 include "X86InstrArithmetic.td"
2373 include "X86InstrCMovSetCC.td"
2374 include "X86InstrExtension.td"
2375 include "X86InstrControl.td"
2376 include "X86InstrShiftRotate.td"
2377
2378 // X87 Floating Point Stack.
2379 include "X86InstrFPStack.td"
2380
2381 // SIMD support (SSE, MMX and AVX)
2382 include "X86InstrFragmentsSIMD.td"
2383
2384 // FMA - Fused Multiply-Add support (requires FMA)
2385 include "X86InstrFMA.td"
2386
2387 // XOP
2388 include "X86InstrXOP.td"
2389
2390 // SSE, MMX and 3DNow! vector support.
2391 include "X86InstrSSE.td"
2392 include "X86InstrAVX512.td"
2393 include "X86InstrMMX.td"
2394 include "X86Instr3DNow.td"
2395
2396 include "X86InstrVMX.td"
2397 include "X86InstrSVM.td"
2398
2399 include "X86InstrTSX.td"
2400 include "X86InstrSGX.td"
2401
2402 // System instructions.
2403 include "X86InstrSystem.td"
2404
2405 // Compiler Pseudo Instructions and Pat Patterns
2406 include "X86InstrCompiler.td"
2407
2408 //===----------------------------------------------------------------------===//
2409 // Assembler Mnemonic Aliases
2410 //===----------------------------------------------------------------------===//
2411
2412 def : MnemonicAlias<"call", "callw", "att">, Requires<[In16BitMode]>;
2413 def : MnemonicAlias<"call", "calll", "att">, Requires<[In32BitMode]>;
2414 def : MnemonicAlias<"call", "callq", "att">, Requires<[In64BitMode]>;
2415
2416 def : MnemonicAlias<"cbw",  "cbtw", "att">;
2417 def : MnemonicAlias<"cwde", "cwtl", "att">;
2418 def : MnemonicAlias<"cwd",  "cwtd", "att">;
2419 def : MnemonicAlias<"cdq",  "cltd", "att">;
2420 def : MnemonicAlias<"cdqe", "cltq", "att">;
2421 def : MnemonicAlias<"cqo",  "cqto", "att">;
2422
2423 // In 64-bit mode lret maps to lretl; it is not ambiguous with lretq.
2424 def : MnemonicAlias<"lret", "lretw", "att">, Requires<[In16BitMode]>;
2425 def : MnemonicAlias<"lret", "lretl", "att">, Requires<[Not16BitMode]>;
2426
2427 def : MnemonicAlias<"leavel", "leave", "att">, Requires<[Not64BitMode]>;
2428 def : MnemonicAlias<"leaveq", "leave", "att">, Requires<[In64BitMode]>;
2429
2430 def : MnemonicAlias<"loopz",  "loope",  "att">;
2431 def : MnemonicAlias<"loopnz", "loopne", "att">;
2432
2433 def : MnemonicAlias<"pop",   "popw",  "att">, Requires<[In16BitMode]>;
2434 def : MnemonicAlias<"pop",   "popl",  "att">, Requires<[In32BitMode]>;
2435 def : MnemonicAlias<"pop",   "popq",  "att">, Requires<[In64BitMode]>;
2436 def : MnemonicAlias<"popf",  "popfw", "att">, Requires<[In16BitMode]>;
2437 def : MnemonicAlias<"popf",  "popfl", "att">, Requires<[In32BitMode]>;
2438 def : MnemonicAlias<"popf",  "popfq", "att">, Requires<[In64BitMode]>;
2439 def : MnemonicAlias<"popfd", "popfl", "att">;
2440
2441 // FIXME: This is wrong for "push reg".  "push %bx" should turn into pushw in
2442 // all modes.  However: "push (addr)" and "push $42" should default to
2443 // pushl/pushq depending on the current mode.  Similar for "pop %bx"
2444 def : MnemonicAlias<"push",   "pushw",  "att">, Requires<[In16BitMode]>;
2445 def : MnemonicAlias<"push",   "pushl",  "att">, Requires<[In32BitMode]>;
2446 def : MnemonicAlias<"push",   "pushq",  "att">, Requires<[In64BitMode]>;
2447 def : MnemonicAlias<"pushf",  "pushfw", "att">, Requires<[In16BitMode]>;
2448 def : MnemonicAlias<"pushf",  "pushfl", "att">, Requires<[In32BitMode]>;
2449 def : MnemonicAlias<"pushf",  "pushfq", "att">, Requires<[In64BitMode]>;
2450 def : MnemonicAlias<"pushfd", "pushfl", "att">;
2451
2452 def : MnemonicAlias<"popad",  "popal",  "intel">, Requires<[Not64BitMode]>;
2453 def : MnemonicAlias<"pushad", "pushal", "intel">, Requires<[Not64BitMode]>;
2454 def : MnemonicAlias<"popa",   "popaw",  "intel">, Requires<[In16BitMode]>;
2455 def : MnemonicAlias<"pusha",  "pushaw", "intel">, Requires<[In16BitMode]>;
2456 def : MnemonicAlias<"popa",   "popal",  "intel">, Requires<[In32BitMode]>;
2457 def : MnemonicAlias<"pusha",  "pushal", "intel">, Requires<[In32BitMode]>;
2458
2459 def : MnemonicAlias<"popa",   "popaw",  "att">, Requires<[In16BitMode]>;
2460 def : MnemonicAlias<"pusha",  "pushaw", "att">, Requires<[In16BitMode]>;
2461 def : MnemonicAlias<"popa",   "popal",  "att">, Requires<[In32BitMode]>;
2462 def : MnemonicAlias<"pusha",  "pushal", "att">, Requires<[In32BitMode]>;
2463
2464 def : MnemonicAlias<"repe",  "rep",   "att">;
2465 def : MnemonicAlias<"repz",  "rep",   "att">;
2466 def : MnemonicAlias<"repnz", "repne", "att">;
2467
2468 def : MnemonicAlias<"ret", "retw", "att">, Requires<[In16BitMode]>;
2469 def : MnemonicAlias<"ret", "retl", "att">, Requires<[In32BitMode]>;
2470 def : MnemonicAlias<"ret", "retq", "att">, Requires<[In64BitMode]>;
2471
2472 def : MnemonicAlias<"salb", "shlb", "att">;
2473 def : MnemonicAlias<"salw", "shlw", "att">;
2474 def : MnemonicAlias<"sall", "shll", "att">;
2475 def : MnemonicAlias<"salq", "shlq", "att">;
2476
2477 def : MnemonicAlias<"smovb", "movsb", "att">;
2478 def : MnemonicAlias<"smovw", "movsw", "att">;
2479 def : MnemonicAlias<"smovl", "movsl", "att">;
2480 def : MnemonicAlias<"smovq", "movsq", "att">;
2481
2482 def : MnemonicAlias<"ud2a",  "ud2",  "att">;
2483 def : MnemonicAlias<"verrw", "verr", "att">;
2484
2485 // System instruction aliases.
2486 def : MnemonicAlias<"iret",    "iretw",    "att">, Requires<[In16BitMode]>;
2487 def : MnemonicAlias<"iret",    "iretl",    "att">, Requires<[Not16BitMode]>;
2488 def : MnemonicAlias<"sysret",  "sysretl",  "att">;
2489 def : MnemonicAlias<"sysexit", "sysexitl", "att">;
2490
2491 def : MnemonicAlias<"lgdt", "lgdtw", "att">, Requires<[In16BitMode]>;
2492 def : MnemonicAlias<"lgdt", "lgdtl", "att">, Requires<[In32BitMode]>;
2493 def : MnemonicAlias<"lgdt", "lgdtq", "att">, Requires<[In64BitMode]>;
2494 def : MnemonicAlias<"lidt", "lidtw", "att">, Requires<[In16BitMode]>;
2495 def : MnemonicAlias<"lidt", "lidtl", "att">, Requires<[In32BitMode]>;
2496 def : MnemonicAlias<"lidt", "lidtq", "att">, Requires<[In64BitMode]>;
2497 def : MnemonicAlias<"sgdt", "sgdtw", "att">, Requires<[In16BitMode]>;
2498 def : MnemonicAlias<"sgdt", "sgdtl", "att">, Requires<[In32BitMode]>;
2499 def : MnemonicAlias<"sgdt", "sgdtq", "att">, Requires<[In64BitMode]>;
2500 def : MnemonicAlias<"sidt", "sidtw", "att">, Requires<[In16BitMode]>;
2501 def : MnemonicAlias<"sidt", "sidtl", "att">, Requires<[In32BitMode]>;
2502 def : MnemonicAlias<"sidt", "sidtq", "att">, Requires<[In64BitMode]>;
2503
2504
2505 // Floating point stack aliases.
2506 def : MnemonicAlias<"fcmovz",   "fcmove",   "att">;
2507 def : MnemonicAlias<"fcmova",   "fcmovnbe", "att">;
2508 def : MnemonicAlias<"fcmovnae", "fcmovb",   "att">;
2509 def : MnemonicAlias<"fcmovna",  "fcmovbe",  "att">;
2510 def : MnemonicAlias<"fcmovae",  "fcmovnb",  "att">;
2511 def : MnemonicAlias<"fcomip",   "fcompi",   "att">;
2512 def : MnemonicAlias<"fildq",    "fildll",   "att">;
2513 def : MnemonicAlias<"fistpq",   "fistpll",  "att">;
2514 def : MnemonicAlias<"fisttpq",  "fisttpll", "att">;
2515 def : MnemonicAlias<"fldcww",   "fldcw",    "att">;
2516 def : MnemonicAlias<"fnstcww",  "fnstcw",   "att">;
2517 def : MnemonicAlias<"fnstsww",  "fnstsw",   "att">;
2518 def : MnemonicAlias<"fucomip",  "fucompi",  "att">;
2519 def : MnemonicAlias<"fwait",    "wait">;
2520
2521
2522 class CondCodeAlias<string Prefix,string Suffix, string OldCond, string NewCond,
2523                     string VariantName>
2524   : MnemonicAlias<!strconcat(Prefix, OldCond, Suffix),
2525                   !strconcat(Prefix, NewCond, Suffix), VariantName>;
2526
2527 /// IntegerCondCodeMnemonicAlias - This multiclass defines a bunch of
2528 /// MnemonicAlias's that canonicalize the condition code in a mnemonic, for
2529 /// example "setz" -> "sete".
2530 multiclass IntegerCondCodeMnemonicAlias<string Prefix, string Suffix,
2531                                         string V = ""> {
2532   def C   : CondCodeAlias<Prefix, Suffix, "c",   "b",  V>; // setc   -> setb
2533   def Z   : CondCodeAlias<Prefix, Suffix, "z" ,  "e",  V>; // setz   -> sete
2534   def NA  : CondCodeAlias<Prefix, Suffix, "na",  "be", V>; // setna  -> setbe
2535   def NB  : CondCodeAlias<Prefix, Suffix, "nb",  "ae", V>; // setnb  -> setae
2536   def NC  : CondCodeAlias<Prefix, Suffix, "nc",  "ae", V>; // setnc  -> setae
2537   def NG  : CondCodeAlias<Prefix, Suffix, "ng",  "le", V>; // setng  -> setle
2538   def NL  : CondCodeAlias<Prefix, Suffix, "nl",  "ge", V>; // setnl  -> setge
2539   def NZ  : CondCodeAlias<Prefix, Suffix, "nz",  "ne", V>; // setnz  -> setne
2540   def PE  : CondCodeAlias<Prefix, Suffix, "pe",  "p",  V>; // setpe  -> setp
2541   def PO  : CondCodeAlias<Prefix, Suffix, "po",  "np", V>; // setpo  -> setnp
2542
2543   def NAE : CondCodeAlias<Prefix, Suffix, "nae", "b",  V>; // setnae -> setb
2544   def NBE : CondCodeAlias<Prefix, Suffix, "nbe", "a",  V>; // setnbe -> seta
2545   def NGE : CondCodeAlias<Prefix, Suffix, "nge", "l",  V>; // setnge -> setl
2546   def NLE : CondCodeAlias<Prefix, Suffix, "nle", "g",  V>; // setnle -> setg
2547 }
2548
2549 // Aliases for set<CC>
2550 defm : IntegerCondCodeMnemonicAlias<"set", "">;
2551 // Aliases for j<CC>
2552 defm : IntegerCondCodeMnemonicAlias<"j", "">;
2553 // Aliases for cmov<CC>{w,l,q}
2554 defm : IntegerCondCodeMnemonicAlias<"cmov", "w", "att">;
2555 defm : IntegerCondCodeMnemonicAlias<"cmov", "l", "att">;
2556 defm : IntegerCondCodeMnemonicAlias<"cmov", "q", "att">;
2557 // No size suffix for intel-style asm.
2558 defm : IntegerCondCodeMnemonicAlias<"cmov", "", "intel">;
2559
2560
2561 //===----------------------------------------------------------------------===//
2562 // Assembler Instruction Aliases
2563 //===----------------------------------------------------------------------===//
2564
2565 // aad/aam default to base 10 if no operand is specified.
2566 def : InstAlias<"aad", (AAD8i8 10)>;
2567 def : InstAlias<"aam", (AAM8i8 10)>;
2568
2569 // Disambiguate the mem/imm form of bt-without-a-suffix as btl.
2570 // Likewise for btc/btr/bts.
2571 def : InstAlias<"bt {$imm, $mem|$mem, $imm}",
2572                 (BT32mi8 i32mem:$mem, i32i8imm:$imm), 0>;
2573 def : InstAlias<"btc {$imm, $mem|$mem, $imm}",
2574                 (BTC32mi8 i32mem:$mem, i32i8imm:$imm), 0>;
2575 def : InstAlias<"btr {$imm, $mem|$mem, $imm}",
2576                 (BTR32mi8 i32mem:$mem, i32i8imm:$imm), 0>;
2577 def : InstAlias<"bts {$imm, $mem|$mem, $imm}",
2578                 (BTS32mi8 i32mem:$mem, i32i8imm:$imm), 0>;
2579
2580 // clr aliases.
2581 def : InstAlias<"clrb $reg", (XOR8rr  GR8 :$reg, GR8 :$reg), 0>;
2582 def : InstAlias<"clrw $reg", (XOR16rr GR16:$reg, GR16:$reg), 0>;
2583 def : InstAlias<"clrl $reg", (XOR32rr GR32:$reg, GR32:$reg), 0>;
2584 def : InstAlias<"clrq $reg", (XOR64rr GR64:$reg, GR64:$reg), 0>;
2585
2586 // lods aliases. Accept the destination being omitted because it's implicit
2587 // in the mnemonic, or the mnemonic suffix being omitted because it's implicit
2588 // in the destination.
2589 def : InstAlias<"lodsb $src", (LODSB srcidx8:$src),  0>;
2590 def : InstAlias<"lodsw $src", (LODSW srcidx16:$src), 0>;
2591 def : InstAlias<"lods{l|d} $src", (LODSL srcidx32:$src), 0>;
2592 def : InstAlias<"lodsq $src", (LODSQ srcidx64:$src), 0>, Requires<[In64BitMode]>;
2593 def : InstAlias<"lods {$src, %al|al, $src}", (LODSB srcidx8:$src),  0>;
2594 def : InstAlias<"lods {$src, %ax|ax, $src}", (LODSW srcidx16:$src), 0>;
2595 def : InstAlias<"lods {$src, %eax|eax, $src}", (LODSL srcidx32:$src), 0>;
2596 def : InstAlias<"lods {$src, %rax|rax, $src}", (LODSQ srcidx64:$src), 0>, Requires<[In64BitMode]>;
2597
2598 // stos aliases. Accept the source being omitted because it's implicit in
2599 // the mnemonic, or the mnemonic suffix being omitted because it's implicit
2600 // in the source.
2601 def : InstAlias<"stosb $dst", (STOSB dstidx8:$dst),  0>;
2602 def : InstAlias<"stosw $dst", (STOSW dstidx16:$dst), 0>;
2603 def : InstAlias<"stos{l|d} $dst", (STOSL dstidx32:$dst), 0>;
2604 def : InstAlias<"stosq $dst", (STOSQ dstidx64:$dst), 0>, Requires<[In64BitMode]>;
2605 def : InstAlias<"stos {%al, $dst|$dst, al}", (STOSB dstidx8:$dst),  0>;
2606 def : InstAlias<"stos {%ax, $dst|$dst, ax}", (STOSW dstidx16:$dst), 0>;
2607 def : InstAlias<"stos {%eax, $dst|$dst, eax}", (STOSL dstidx32:$dst), 0>;
2608 def : InstAlias<"stos {%rax, $dst|$dst, rax}", (STOSQ dstidx64:$dst), 0>, Requires<[In64BitMode]>;
2609
2610 // scas aliases. Accept the destination being omitted because it's implicit
2611 // in the mnemonic, or the mnemonic suffix being omitted because it's implicit
2612 // in the destination.
2613 def : InstAlias<"scasb $dst", (SCASB dstidx8:$dst),  0>;
2614 def : InstAlias<"scasw $dst", (SCASW dstidx16:$dst), 0>;
2615 def : InstAlias<"scas{l|d} $dst", (SCASL dstidx32:$dst), 0>;
2616 def : InstAlias<"scasq $dst", (SCASQ dstidx64:$dst), 0>, Requires<[In64BitMode]>;
2617 def : InstAlias<"scas {$dst, %al|al, $dst}", (SCASB dstidx8:$dst),  0>;
2618 def : InstAlias<"scas {$dst, %ax|ax, $dst}", (SCASW dstidx16:$dst), 0>;
2619 def : InstAlias<"scas {$dst, %eax|eax, $dst}", (SCASL dstidx32:$dst), 0>;
2620 def : InstAlias<"scas {$dst, %rax|rax, $dst}", (SCASQ dstidx64:$dst), 0>, Requires<[In64BitMode]>;
2621
2622 // div and idiv aliases for explicit A register.
2623 def : InstAlias<"div{b}\t{$src, %al|al, $src}", (DIV8r  GR8 :$src)>;
2624 def : InstAlias<"div{w}\t{$src, %ax|ax, $src}", (DIV16r GR16:$src)>;
2625 def : InstAlias<"div{l}\t{$src, %eax|eax, $src}", (DIV32r GR32:$src)>;
2626 def : InstAlias<"div{q}\t{$src, %rax|rax, $src}", (DIV64r GR64:$src)>;
2627 def : InstAlias<"div{b}\t{$src, %al|al, $src}", (DIV8m  i8mem :$src)>;
2628 def : InstAlias<"div{w}\t{$src, %ax|ax, $src}", (DIV16m i16mem:$src)>;
2629 def : InstAlias<"div{l}\t{$src, %eax|eax, $src}", (DIV32m i32mem:$src)>;
2630 def : InstAlias<"div{q}\t{$src, %rax|rax, $src}", (DIV64m i64mem:$src)>;
2631 def : InstAlias<"idiv{b}\t{$src, %al|al, $src}", (IDIV8r  GR8 :$src)>;
2632 def : InstAlias<"idiv{w}\t{$src, %ax|ax, $src}", (IDIV16r GR16:$src)>;
2633 def : InstAlias<"idiv{l}\t{$src, %eax|eax, $src}", (IDIV32r GR32:$src)>;
2634 def : InstAlias<"idiv{q}\t{$src, %rax|rax, $src}", (IDIV64r GR64:$src)>;
2635 def : InstAlias<"idiv{b}\t{$src, %al|al, $src}", (IDIV8m  i8mem :$src)>;
2636 def : InstAlias<"idiv{w}\t{$src, %ax|ax, $src}", (IDIV16m i16mem:$src)>;
2637 def : InstAlias<"idiv{l}\t{$src, %eax|eax, $src}", (IDIV32m i32mem:$src)>;
2638 def : InstAlias<"idiv{q}\t{$src, %rax|rax, $src}", (IDIV64m i64mem:$src)>;
2639
2640
2641
2642 // Various unary fpstack operations default to operating on on ST1.
2643 // For example, "fxch" -> "fxch %st(1)"
2644 def : InstAlias<"faddp",        (ADD_FPrST0  ST1), 0>;
2645 def : InstAlias<"fsub{|r}p",    (SUBR_FPrST0 ST1), 0>;
2646 def : InstAlias<"fsub{r|}p",    (SUB_FPrST0  ST1), 0>;
2647 def : InstAlias<"fmulp",        (MUL_FPrST0  ST1), 0>;
2648 def : InstAlias<"fdiv{|r}p",    (DIVR_FPrST0 ST1), 0>;
2649 def : InstAlias<"fdiv{r|}p",    (DIV_FPrST0  ST1), 0>;
2650 def : InstAlias<"fxch",         (XCH_F       ST1), 0>;
2651 def : InstAlias<"fcom",         (COM_FST0r   ST1), 0>;
2652 def : InstAlias<"fcomp",        (COMP_FST0r  ST1), 0>;
2653 def : InstAlias<"fcomi",        (COM_FIr     ST1), 0>;
2654 def : InstAlias<"fcompi",       (COM_FIPr    ST1), 0>;
2655 def : InstAlias<"fucom",        (UCOM_Fr     ST1), 0>;
2656 def : InstAlias<"fucomp",       (UCOM_FPr    ST1), 0>;
2657 def : InstAlias<"fucomi",       (UCOM_FIr    ST1), 0>;
2658 def : InstAlias<"fucompi",      (UCOM_FIPr   ST1), 0>;
2659
2660 // Handle fmul/fadd/fsub/fdiv instructions with explicitly written st(0) op.
2661 // For example, "fadd %st(4), %st(0)" -> "fadd %st(4)".  We also disambiguate
2662 // instructions like "fadd %st(0), %st(0)" as "fadd %st(0)" for consistency with
2663 // gas.
2664 multiclass FpUnaryAlias<string Mnemonic, Instruction Inst, bit EmitAlias = 1> {
2665  def : InstAlias<!strconcat(Mnemonic, "\t{$op, %st(0)|st(0), $op}"),
2666                  (Inst RST:$op), EmitAlias>;
2667  def : InstAlias<!strconcat(Mnemonic, "\t{%st(0), %st(0)|st(0), st(0)}"),
2668                  (Inst ST0), EmitAlias>;
2669 }
2670
2671 defm : FpUnaryAlias<"fadd",   ADD_FST0r>;
2672 defm : FpUnaryAlias<"faddp",  ADD_FPrST0, 0>;
2673 defm : FpUnaryAlias<"fsub",   SUB_FST0r>;
2674 defm : FpUnaryAlias<"fsub{|r}p",  SUBR_FPrST0>;
2675 defm : FpUnaryAlias<"fsubr",  SUBR_FST0r>;
2676 defm : FpUnaryAlias<"fsub{r|}p", SUB_FPrST0>;
2677 defm : FpUnaryAlias<"fmul",   MUL_FST0r>;
2678 defm : FpUnaryAlias<"fmulp",  MUL_FPrST0>;
2679 defm : FpUnaryAlias<"fdiv",   DIV_FST0r>;
2680 defm : FpUnaryAlias<"fdiv{|r}p",  DIVR_FPrST0>;
2681 defm : FpUnaryAlias<"fdivr",  DIVR_FST0r>;
2682 defm : FpUnaryAlias<"fdiv{r|}p", DIV_FPrST0>;
2683 defm : FpUnaryAlias<"fcomi",   COM_FIr, 0>;
2684 defm : FpUnaryAlias<"fucomi",  UCOM_FIr, 0>;
2685 defm : FpUnaryAlias<"fcompi",   COM_FIPr>;
2686 defm : FpUnaryAlias<"fucompi",  UCOM_FIPr>;
2687
2688
2689 // Handle "f{mulp,addp} st(0), $op" the same as "f{mulp,addp} $op", since they
2690 // commute.  We also allow fdiv[r]p/fsubrp even though they don't commute,
2691 // solely because gas supports it.
2692 def : InstAlias<"faddp\t{%st(0), $op|$op, st(0)}", (ADD_FPrST0 RST:$op), 0>;
2693 def : InstAlias<"fmulp\t{%st(0), $op|$op, st(0)}", (MUL_FPrST0 RST:$op)>;
2694 def : InstAlias<"fsub{|r}p\t{%st(0), $op|$op, st(0)}", (SUBR_FPrST0 RST:$op)>;
2695 def : InstAlias<"fsub{r|}p\t{%st(0), $op|$op, st(0)}", (SUB_FPrST0 RST:$op)>;
2696 def : InstAlias<"fdiv{|r}p\t{%st(0), $op|$op, st(0)}", (DIVR_FPrST0 RST:$op)>;
2697 def : InstAlias<"fdiv{r|}p\t{%st(0), $op|$op, st(0)}", (DIV_FPrST0 RST:$op)>;
2698
2699 // We accept "fnstsw %eax" even though it only writes %ax.
2700 def : InstAlias<"fnstsw\t{%eax|eax}", (FNSTSW16r)>;
2701 def : InstAlias<"fnstsw\t{%al|al}" , (FNSTSW16r)>;
2702 def : InstAlias<"fnstsw"     , (FNSTSW16r)>;
2703
2704 // lcall and ljmp aliases.  This seems to be an odd mapping in 64-bit mode, but
2705 // this is compatible with what GAS does.
2706 def : InstAlias<"lcall $seg, $off", (FARCALL32i i32imm:$off, i16imm:$seg), 0>, Requires<[Not16BitMode]>;
2707 def : InstAlias<"ljmp $seg, $off",  (FARJMP32i  i32imm:$off, i16imm:$seg), 0>, Requires<[Not16BitMode]>;
2708 def : InstAlias<"lcall *$dst",      (FARCALL32m opaque48mem:$dst), 0>, Requires<[Not16BitMode]>;
2709 def : InstAlias<"ljmp *$dst",       (FARJMP32m  opaque48mem:$dst), 0>, Requires<[Not16BitMode]>;
2710 def : InstAlias<"lcall $seg, $off", (FARCALL16i i16imm:$off, i16imm:$seg), 0>, Requires<[In16BitMode]>;
2711 def : InstAlias<"ljmp $seg, $off",  (FARJMP16i  i16imm:$off, i16imm:$seg), 0>, Requires<[In16BitMode]>;
2712 def : InstAlias<"lcall *$dst",      (FARCALL16m opaque32mem:$dst), 0>, Requires<[In16BitMode]>;
2713 def : InstAlias<"ljmp *$dst",       (FARJMP16m  opaque32mem:$dst), 0>, Requires<[In16BitMode]>;
2714
2715 def : InstAlias<"call *$dst",       (CALL64m i16mem:$dst), 0>, Requires<[In64BitMode]>;
2716 def : InstAlias<"jmp *$dst",        (JMP64m  i16mem:$dst), 0>, Requires<[In64BitMode]>;
2717 def : InstAlias<"call *$dst",       (CALL32m i16mem:$dst), 0>, Requires<[In32BitMode]>;
2718 def : InstAlias<"jmp *$dst",        (JMP32m  i16mem:$dst), 0>, Requires<[In32BitMode]>;
2719 def : InstAlias<"call *$dst",       (CALL16m i16mem:$dst), 0>, Requires<[In16BitMode]>;
2720 def : InstAlias<"jmp *$dst",        (JMP16m  i16mem:$dst), 0>, Requires<[In16BitMode]>;
2721
2722
2723 // "imul <imm>, B" is an alias for "imul <imm>, B, B".
2724 def : InstAlias<"imulw $imm, $r", (IMUL16rri  GR16:$r, GR16:$r, i16imm:$imm)>;
2725 def : InstAlias<"imulw $imm, $r", (IMUL16rri8 GR16:$r, GR16:$r, i16i8imm:$imm)>;
2726 def : InstAlias<"imull $imm, $r", (IMUL32rri  GR32:$r, GR32:$r, i32imm:$imm)>;
2727 def : InstAlias<"imull $imm, $r", (IMUL32rri8 GR32:$r, GR32:$r, i32i8imm:$imm)>;
2728 def : InstAlias<"imulq $imm, $r",(IMUL64rri32 GR64:$r, GR64:$r,i64i32imm:$imm)>;
2729 def : InstAlias<"imulq $imm, $r", (IMUL64rri8 GR64:$r, GR64:$r, i64i8imm:$imm)>;
2730
2731 // inb %dx -> inb %al, %dx
2732 def : InstAlias<"inb\t{%dx|dx}", (IN8rr), 0>;
2733 def : InstAlias<"inw\t{%dx|dx}", (IN16rr), 0>;
2734 def : InstAlias<"inl\t{%dx|dx}", (IN32rr), 0>;
2735 def : InstAlias<"inb\t$port", (IN8ri i8imm:$port), 0>;
2736 def : InstAlias<"inw\t$port", (IN16ri i8imm:$port), 0>;
2737 def : InstAlias<"inl\t$port", (IN32ri i8imm:$port), 0>;
2738
2739
2740 // jmp and call aliases for lcall and ljmp.  jmp $42,$5 -> ljmp
2741 def : InstAlias<"call $seg, $off",  (FARCALL16i i16imm:$off, i16imm:$seg)>, Requires<[In16BitMode]>;
2742 def : InstAlias<"jmp $seg, $off",   (FARJMP16i  i16imm:$off, i16imm:$seg)>, Requires<[In16BitMode]>;
2743 def : InstAlias<"call $seg, $off",  (FARCALL32i i32imm:$off, i16imm:$seg)>, Requires<[Not16BitMode]>;
2744 def : InstAlias<"jmp $seg, $off",   (FARJMP32i  i32imm:$off, i16imm:$seg)>, Requires<[Not16BitMode]>;
2745 def : InstAlias<"callw $seg, $off", (FARCALL16i i16imm:$off, i16imm:$seg)>;
2746 def : InstAlias<"jmpw $seg, $off",  (FARJMP16i  i16imm:$off, i16imm:$seg)>;
2747 def : InstAlias<"calll $seg, $off", (FARCALL32i i32imm:$off, i16imm:$seg)>;
2748 def : InstAlias<"jmpl $seg, $off",  (FARJMP32i  i32imm:$off, i16imm:$seg)>;
2749
2750 // Force mov without a suffix with a segment and mem to prefer the 'l' form of
2751 // the move.  All segment/mem forms are equivalent, this has the shortest
2752 // encoding.
2753 def : InstAlias<"mov $mem, $seg", (MOV32sm SEGMENT_REG:$seg, i32mem:$mem), 0>;
2754 def : InstAlias<"mov $seg, $mem", (MOV32ms i32mem:$mem, SEGMENT_REG:$seg), 0>;
2755
2756 // Match 'movq <largeimm>, <reg>' as an alias for movabsq.
2757 def : InstAlias<"movq $imm, $reg", (MOV64ri GR64:$reg, i64imm:$imm), 0>;
2758
2759 // Match 'movq GR64, MMX' as an alias for movd.
2760 def : InstAlias<"movq $src, $dst",
2761                 (MMX_MOVD64to64rr VR64:$dst, GR64:$src), 0>;
2762 def : InstAlias<"movq $src, $dst",
2763                 (MMX_MOVD64from64rr GR64:$dst, VR64:$src), 0>;
2764
2765 // movsx aliases
2766 def : InstAlias<"movsx $src, $dst", (MOVSX16rr8 GR16:$dst, GR8:$src), 0>;
2767 def : InstAlias<"movsx $src, $dst", (MOVSX16rm8 GR16:$dst, i8mem:$src), 0>;
2768 def : InstAlias<"movsx $src, $dst", (MOVSX32rr8 GR32:$dst, GR8:$src), 0>;
2769 def : InstAlias<"movsx $src, $dst", (MOVSX32rr16 GR32:$dst, GR16:$src), 0>;
2770 def : InstAlias<"movsx $src, $dst", (MOVSX64rr8 GR64:$dst, GR8:$src), 0>;
2771 def : InstAlias<"movsx $src, $dst", (MOVSX64rr16 GR64:$dst, GR16:$src), 0>;
2772 def : InstAlias<"movsx $src, $dst", (MOVSX64rr32 GR64:$dst, GR32:$src), 0>;
2773
2774 // movzx aliases
2775 def : InstAlias<"movzx $src, $dst", (MOVZX16rr8 GR16:$dst, GR8:$src), 0>;
2776 def : InstAlias<"movzx $src, $dst", (MOVZX16rm8 GR16:$dst, i8mem:$src), 0>;
2777 def : InstAlias<"movzx $src, $dst", (MOVZX32rr8 GR32:$dst, GR8:$src), 0>;
2778 def : InstAlias<"movzx $src, $dst", (MOVZX32rr16 GR32:$dst, GR16:$src), 0>;
2779 def : InstAlias<"movzx $src, $dst", (MOVZX64rr8_Q GR64:$dst, GR8:$src), 0>;
2780 def : InstAlias<"movzx $src, $dst", (MOVZX64rr16_Q GR64:$dst, GR16:$src), 0>;
2781 // Note: No GR32->GR64 movzx form.
2782
2783 // outb %dx -> outb %al, %dx
2784 def : InstAlias<"outb\t{%dx|dx}", (OUT8rr), 0>;
2785 def : InstAlias<"outw\t{%dx|dx}", (OUT16rr), 0>;
2786 def : InstAlias<"outl\t{%dx|dx}", (OUT32rr), 0>;
2787 def : InstAlias<"outb\t$port", (OUT8ir i8imm:$port), 0>;
2788 def : InstAlias<"outw\t$port", (OUT16ir i8imm:$port), 0>;
2789 def : InstAlias<"outl\t$port", (OUT32ir i8imm:$port), 0>;
2790
2791 // 'sldt <mem>' can be encoded with either sldtw or sldtq with the same
2792 // effect (both store to a 16-bit mem).  Force to sldtw to avoid ambiguity
2793 // errors, since its encoding is the most compact.
2794 def : InstAlias<"sldt $mem", (SLDT16m i16mem:$mem), 0>;
2795
2796 // shld/shrd op,op -> shld op, op, CL
2797 def : InstAlias<"shld{w}\t{$r2, $r1|$r1, $r2}", (SHLD16rrCL GR16:$r1, GR16:$r2), 0>;
2798 def : InstAlias<"shld{l}\t{$r2, $r1|$r1, $r2}", (SHLD32rrCL GR32:$r1, GR32:$r2), 0>;
2799 def : InstAlias<"shld{q}\t{$r2, $r1|$r1, $r2}", (SHLD64rrCL GR64:$r1, GR64:$r2), 0>;
2800 def : InstAlias<"shrd{w}\t{$r2, $r1|$r1, $r2}", (SHRD16rrCL GR16:$r1, GR16:$r2), 0>;
2801 def : InstAlias<"shrd{l}\t{$r2, $r1|$r1, $r2}", (SHRD32rrCL GR32:$r1, GR32:$r2), 0>;
2802 def : InstAlias<"shrd{q}\t{$r2, $r1|$r1, $r2}", (SHRD64rrCL GR64:$r1, GR64:$r2), 0>;
2803
2804 def : InstAlias<"shld{w}\t{$reg, $mem|$mem, $reg}", (SHLD16mrCL i16mem:$mem, GR16:$reg), 0>;
2805 def : InstAlias<"shld{l}\t{$reg, $mem|$mem, $reg}", (SHLD32mrCL i32mem:$mem, GR32:$reg), 0>;
2806 def : InstAlias<"shld{q}\t{$reg, $mem|$mem, $reg}", (SHLD64mrCL i64mem:$mem, GR64:$reg), 0>;
2807 def : InstAlias<"shrd{w}\t{$reg, $mem|$mem, $reg}", (SHRD16mrCL i16mem:$mem, GR16:$reg), 0>;
2808 def : InstAlias<"shrd{l}\t{$reg, $mem|$mem, $reg}", (SHRD32mrCL i32mem:$mem, GR32:$reg), 0>;
2809 def : InstAlias<"shrd{q}\t{$reg, $mem|$mem, $reg}", (SHRD64mrCL i64mem:$mem, GR64:$reg), 0>;
2810
2811 /*  FIXME: This is disabled because the asm matcher is currently incapable of
2812  *  matching a fixed immediate like $1.
2813 // "shl X, $1" is an alias for "shl X".
2814 multiclass ShiftRotateByOneAlias<string Mnemonic, string Opc> {
2815  def : InstAlias<!strconcat(Mnemonic, "b $op, $$1"),
2816                  (!cast<Instruction>(!strconcat(Opc, "8r1")) GR8:$op)>;
2817  def : InstAlias<!strconcat(Mnemonic, "w $op, $$1"),
2818                  (!cast<Instruction>(!strconcat(Opc, "16r1")) GR16:$op)>;
2819  def : InstAlias<!strconcat(Mnemonic, "l $op, $$1"),
2820                  (!cast<Instruction>(!strconcat(Opc, "32r1")) GR32:$op)>;
2821  def : InstAlias<!strconcat(Mnemonic, "q $op, $$1"),
2822                  (!cast<Instruction>(!strconcat(Opc, "64r1")) GR64:$op)>;
2823  def : InstAlias<!strconcat(Mnemonic, "b $op, $$1"),
2824                  (!cast<Instruction>(!strconcat(Opc, "8m1")) i8mem:$op)>;
2825  def : InstAlias<!strconcat(Mnemonic, "w $op, $$1"),
2826                  (!cast<Instruction>(!strconcat(Opc, "16m1")) i16mem:$op)>;
2827  def : InstAlias<!strconcat(Mnemonic, "l $op, $$1"),
2828                  (!cast<Instruction>(!strconcat(Opc, "32m1")) i32mem:$op)>;
2829  def : InstAlias<!strconcat(Mnemonic, "q $op, $$1"),
2830                  (!cast<Instruction>(!strconcat(Opc, "64m1")) i64mem:$op)>;
2831 }
2832
2833 defm : ShiftRotateByOneAlias<"rcl", "RCL">;
2834 defm : ShiftRotateByOneAlias<"rcr", "RCR">;
2835 defm : ShiftRotateByOneAlias<"rol", "ROL">;
2836 defm : ShiftRotateByOneAlias<"ror", "ROR">;
2837 FIXME */
2838
2839 // test: We accept "testX <reg>, <mem>" and "testX <mem>, <reg>" as synonyms.
2840 def : InstAlias<"test{b}\t{$val, $mem|$mem, $val}",
2841                 (TEST8rm  GR8 :$val, i8mem :$mem), 0>;
2842 def : InstAlias<"test{w}\t{$val, $mem|$mem, $val}",
2843                 (TEST16rm GR16:$val, i16mem:$mem), 0>;
2844 def : InstAlias<"test{l}\t{$val, $mem|$mem, $val}",
2845                 (TEST32rm GR32:$val, i32mem:$mem), 0>;
2846 def : InstAlias<"test{q}\t{$val, $mem|$mem, $val}",
2847                 (TEST64rm GR64:$val, i64mem:$mem), 0>;
2848
2849 // xchg: We accept "xchgX <reg>, <mem>" and "xchgX <mem>, <reg>" as synonyms.
2850 def : InstAlias<"xchg{b}\t{$mem, $val|$val, $mem}",
2851                 (XCHG8rm  GR8 :$val, i8mem :$mem), 0>;
2852 def : InstAlias<"xchg{w}\t{$mem, $val|$val, $mem}",
2853                 (XCHG16rm GR16:$val, i16mem:$mem), 0>;
2854 def : InstAlias<"xchg{l}\t{$mem, $val|$val, $mem}",
2855                 (XCHG32rm GR32:$val, i32mem:$mem), 0>;
2856 def : InstAlias<"xchg{q}\t{$mem, $val|$val, $mem}",
2857                 (XCHG64rm GR64:$val, i64mem:$mem), 0>;
2858
2859 // xchg: We accept "xchgX <reg>, %eax" and "xchgX %eax, <reg>" as synonyms.
2860 def : InstAlias<"xchg{w}\t{%ax, $src|$src, ax}", (XCHG16ar GR16:$src), 0>;
2861 def : InstAlias<"xchg{l}\t{%eax, $src|$src, eax}",
2862                 (XCHG32ar GR32:$src), 0>, Requires<[Not64BitMode]>;
2863 def : InstAlias<"xchg{l}\t{%eax, $src|$src, eax}",
2864                 (XCHG32ar64 GR32_NOAX:$src), 0>, Requires<[In64BitMode]>;
2865 def : InstAlias<"xchg{q}\t{%rax, $src|$src, rax}", (XCHG64ar GR64:$src), 0>;