lib/Target/X86/X86InstrInfo.td

   1 //===- X86InstrInfo.td - Describe the X86 Instruction Set -------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file was developed by the LLVM research group and is distributed under
   6 // the University of Illinois Open Source License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the X86 instruction set, defining the instructions, and
  11 // properties of the instructions which are needed for code generation, machine
  12 // code emission, and analysis.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 // Format specifies the encoding used by the instruction.  This is part of the
  17 // ad-hoc solution used to emit machine instruction encodings by our machine
  18 // code emitter.
  19 class Format<bits<5> val> {
  20   bits<5> Value = val;
  21 }
  22
  23 def Pseudo     : Format<0>; def RawFrm     : Format<1>;
  24 def AddRegFrm  : Format<2>; def MRMDestReg : Format<3>;
  25 def MRMDestMem : Format<4>; def MRMSrcReg  : Format<5>;
  26 def MRMSrcMem  : Format<6>;
  27 def MRM0r  : Format<16>; def MRM1r  : Format<17>; def MRM2r  : Format<18>;
  28 def MRM3r  : Format<19>; def MRM4r  : Format<20>; def MRM5r  : Format<21>;
  29 def MRM6r  : Format<22>; def MRM7r  : Format<23>;
  30 def MRM0m  : Format<24>; def MRM1m  : Format<25>; def MRM2m  : Format<26>;
  31 def MRM3m  : Format<27>; def MRM4m  : Format<28>; def MRM5m  : Format<29>;
  32 def MRM6m  : Format<30>; def MRM7m  : Format<31>;
  33
  34 // ImmType - This specifies the immediate type used by an instruction. This is
  35 // part of the ad-hoc solution used to emit machine instruction encodings by our
  36 // machine code emitter.
  37 class ImmType<bits<2> val> {
  38   bits<2> Value = val;
  39 }
  40 def NoImm  : ImmType<0>;
  41 def Imm8   : ImmType<1>;
  42 def Imm16  : ImmType<2>;
  43 def Imm32  : ImmType<3>;
  44
  45 // MemType - This specifies the immediate type used by an instruction. This is
  46 // part of the ad-hoc solution used to emit machine instruction encodings by our
  47 // machine code emitter.
  48 class MemType<bits<3> val> {
  49   bits<3> Value = val;
  50 }
  51 def NoMem  : MemType<0>;
  52 def Mem8   : MemType<1>;
  53 def Mem16  : MemType<2>;
  54 def Mem32  : MemType<3>;
  55 def Mem64  : MemType<4>;
  56 def Mem80  : MemType<5>;
  57 def Mem128 : MemType<6>;
  58
  59 // FPFormat - This specifies what form this FP instruction has.  This is used by
  60 // the Floating-Point stackifier pass.
  61 class FPFormat<bits<3> val> {
  62   bits<3> Value = val;
  63 }
  64 def NotFP      : FPFormat<0>;
  65 def ZeroArgFP  : FPFormat<1>;
  66 def OneArgFP   : FPFormat<2>;
  67 def OneArgFPRW : FPFormat<3>;
  68 def TwoArgFP   : FPFormat<4>;
  69 def CompareFP  : FPFormat<5>;
  70 def CondMovFP  : FPFormat<6>;
  71 def SpecialFP  : FPFormat<7>;
  72
  73
  74 class X86Inst<string nam, bits<8> opcod, Format f, MemType m, ImmType i> : Instruction {
  75   let Namespace = "X86";
  76
  77   let Name = nam;
  78   bits<8> Opcode = opcod;
  79   Format Form = f;
  80   bits<5> FormBits = Form.Value;
  81   MemType MemT = m;
  82   bits<3> MemTypeBits = MemT.Value;
  83   ImmType ImmT = i;
  84   bits<2> ImmTypeBits = ImmT.Value;
  85
  86   //
  87   // Attributes specific to X86 instructions...
  88   //
  89   bit hasOpSizePrefix = 0; // Does this inst have a 0x66 prefix?
  90
  91   // Flag whether implicit register usage is printed after the instruction.
  92   bit printImplicitUsesAfter  = 0;
  93
  94   bits<4> Prefix = 0;       // Which prefix byte does this inst have?
  95   FPFormat FPForm;          // What flavor of FP instruction is this?
  96   bits<3> FPFormBits = 0;
  97 }
  98
  99 class Imp<list<Register> uses, list<Register> defs> {
 100   list<Register> Uses = uses;
 101   list<Register> Defs = defs;
 102 }
 103
 104 // II - InstructionInfo - this will eventually replace the I class.
 105 class II<dag ops, string AsmStr> {
 106   dag OperandList = ops;
 107   string AsmString = AsmStr;
 108 }
 109
 110
 111 // Prefix byte classes which are used to indicate to the ad-hoc machine code
 112 // emitter that various prefix bytes are required.
 113 class OpSize { bit hasOpSizePrefix = 1; }
 114 class TB     { bits<4> Prefix = 1; }
 115 class REP    { bits<4> Prefix = 2; }
 116 class D8     { bits<4> Prefix = 3; }
 117 class D9     { bits<4> Prefix = 4; }
 118 class DA     { bits<4> Prefix = 5; }
 119 class DB     { bits<4> Prefix = 6; }
 120 class DC     { bits<4> Prefix = 7; }
 121 class DD     { bits<4> Prefix = 8; }
 122 class DE     { bits<4> Prefix = 9; }
 123 class DF     { bits<4> Prefix = 10; }
 124
 125
 126 //===----------------------------------------------------------------------===//
 127 // Instruction templates...
 128
 129 class I<bits<8> o, Format f> : X86Inst<"", o, f, NoMem, NoImm>;
 130
 131 class Im<string n, bits<8> o, Format f, MemType m> : X86Inst<n, o, f, m, NoImm>;
 132 class Im8 <string n, bits<8> o, Format f> : Im<n, o, f, Mem8 >;
 133 class Im16<string n, bits<8> o, Format f> : Im<n, o, f, Mem16>;
 134 class Im32<string n, bits<8> o, Format f> : Im<n, o, f, Mem32>;
 135
 136 class Ii<bits<8> o, Format f, ImmType i> : X86Inst<"", o, f, NoMem, i>;
 137 class Ii8 <bits<8> o, Format f, dag ops, string asm> : Ii<o, f, Imm8 >, II<ops, asm>;
 138 class Ii16<bits<8> o, Format f, dag ops, string asm> : Ii<o, f, Imm16>, II<ops, asm>;
 139 class Ii32<bits<8> o, Format f, dag ops, string asm> : Ii<o, f, Imm32>, II<ops, asm>;
 140
 141 class Im8i8 <string n, bits<8> o, Format f> : X86Inst<n, o, f, Mem8 , Imm8 >;
 142 class Im16i16<string n, bits<8> o, Format f> : X86Inst<n, o, f, Mem16, Imm16>;
 143 class Im32i32<string n, bits<8> o, Format f> : X86Inst<n, o, f, Mem32, Imm32>;
 144
 145 class Im16i8<string n, bits<8> o, Format f> : X86Inst<n, o, f, Mem16, Imm8>;
 146 class Im32i8<string n, bits<8> o, Format f> : X86Inst<n, o, f, Mem32, Imm8>;
 147
 148 //===----------------------------------------------------------------------===//
 149 // Instruction list...
 150 //
 151
 152 def PHI : I<0, Pseudo>;        // PHI node.
 153 def NOOP : I<0x90, RawFrm>, II<(ops), "nop">; // nop
 154
 155 def ADJCALLSTACKDOWN : I<0, Pseudo>;
 156 def ADJCALLSTACKUP   : I<0, Pseudo>;
 157 def IMPLICIT_USE     : I<0, Pseudo>;
 158 def IMPLICIT_DEF     : I<0, Pseudo>;
 159 let isTerminator = 1 in
 160   let Defs = [FP0, FP1, FP2, FP3, FP4, FP5, FP6] in
 161     def FP_REG_KILL  : I<0, Pseudo>;
 162
 163 //===----------------------------------------------------------------------===//
 164 //  Control Flow Instructions...
 165 //
 166
 167 // Return instruction...
 168 let isTerminator = 1, isReturn = 1, isBarrier = 1 in
 169   def RET : I<0xC3, RawFrm>, II<(ops), "ret">;
 170
 171 // All branches are RawFrm, Void, Branch, and Terminators
 172 let isBranch = 1, isTerminator = 1 in
 173   class IBr<bits<8> opcode> : I<opcode, RawFrm>;
 174
 175 let isBarrier = 1 in
 176   def JMP : IBr<0xE9>, II<(ops i32imm:$dst), "jmp $dst">;
 177 def JB  : IBr<0x82>, TB, II<(ops i32imm:$dst), "jb $dst">;
 178 def JAE : IBr<0x83>, TB, II<(ops i32imm:$dst), "jae $dst">;
 179 def JE  : IBr<0x84>, TB, II<(ops i32imm:$dst), "je $dst">;
 180 def JNE : IBr<0x85>, TB, II<(ops i32imm:$dst), "jne $dst">;
 181 def JBE : IBr<0x86>, TB, II<(ops i32imm:$dst), "jbe $dst">;
 182 def JA  : IBr<0x87>, TB, II<(ops i32imm:$dst), "ja $dst">;
 183 def JS  : IBr<0x88>, TB, II<(ops i32imm:$dst), "js $dst">;
 184 def JNS : IBr<0x89>, TB, II<(ops i32imm:$dst), "jns $dst">;
 185 def JL  : IBr<0x8C>, TB, II<(ops i32imm:$dst), "jl $dst">;
 186 def JGE : IBr<0x8D>, TB, II<(ops i32imm:$dst), "jge $dst">;
 187 def JLE : IBr<0x8E>, TB, II<(ops i32imm:$dst), "jle $dst">;
 188 def JG  : IBr<0x8F>, TB, II<(ops i32imm:$dst), "jg $dst">;
 189
 190
 191 //===----------------------------------------------------------------------===//
 192 //  Call Instructions...
 193 //
 194 let isCall = 1 in
 195   // All calls clobber the non-callee saved registers...
 196   let Defs = [EAX, ECX, EDX, FP0, FP1, FP2, FP3, FP4, FP5, FP6] in {
 197     def CALLpcrel32 : X86Inst<"call", 0xE8, RawFrm, NoMem, NoImm>;  // FIXME: 'call' doesn't allow 'OFFSET'
 198     def CALL32r     : I<0xFF, MRM2r>, II<(ops R32:$dst), "call $dst">;
 199     def CALL32m     : Im32<"call", 0xFF, MRM2m>;
 200   }
 201
 202
 203 //===----------------------------------------------------------------------===//
 204 //  Miscellaneous Instructions...
 205 //
 206 def LEAVE    : I<0xC9, RawFrm>, Imp<[EBP,ESP],[EBP,ESP]>,
 207                II<(ops), "leave">;
 208 def POP32r   : I<0x58, AddRegFrm>, Imp<[ESP],[ESP]>,
 209                II<(ops R32:$reg), "pop $reg">;
 210
 211 let isTwoAddress = 1 in                                    // R32 = bswap R32
 212   def BSWAP32r : I<0xC8, AddRegFrm>, TB,
 213                  II<(ops R32:$dst, R32:$src), "bswap $dst">;
 214
 215 def XCHG8rr  : I<0x86, MRMDestReg>,                    // xchg R8, R8
 216               II<(ops R8:$src1, R8:$src2), "xchg $src1, $src2">;
 217 def XCHG16rr : I<0x87, MRMDestReg>, OpSize,            // xchg R16, R16
 218               II<(ops R16:$src1, R16:$src2), "xchg $src1, $src2">;
 219 def XCHG32rr : I<0x87, MRMDestReg>,                    // xchg R32, R32
 220               II<(ops R32:$src1, R32:$src2), "xchg $src1, $src2">;
 221
 222 def XCHG8mr  : Im8 <"xchg", 0x86, MRMDestMem>;             // xchg [mem8], R8
 223 def XCHG16mr : Im16<"xchg", 0x87, MRMDestMem>, OpSize;     // xchg [mem16], R16
 224 def XCHG32mr : Im32<"xchg", 0x87, MRMDestMem>;             // xchg [mem32], R32
 225 def XCHG8rm  : Im8 <"xchg", 0x86, MRMSrcMem >;             // xchg R8, [mem8]
 226 def XCHG16rm : Im16<"xchg", 0x87, MRMSrcMem >, OpSize;     // xchg R16, [mem16]
 227 def XCHG32rm : Im32<"xchg", 0x87, MRMSrcMem >;             // xchg R32, [mem32]
 228
 229 def LEA16r   : Im32<"lea", 0x8D, MRMSrcMem>, OpSize;          // R16 = lea [mem]
 230 def LEA32r   : Im32<"lea", 0x8D, MRMSrcMem>;                  // R32 = lea [mem]
 231
 232
 233 def REP_MOVSB : I<0xA4, RawFrm>, REP,
 234                 Imp<[ECX,EDI,ESI], [ECX,EDI,ESI]>,
 235                 II<(ops), "rep movsb">;
 236 def REP_MOVSW : I<0xA5, RawFrm>, REP, OpSize,
 237                 Imp<[ECX,EDI,ESI], [ECX,EDI,ESI]>,
 238                 II<(ops), "rep movsw">;
 239 def REP_MOVSD : I<0xA5, RawFrm>, REP,
 240                 Imp<[ECX,EDI,ESI], [ECX,EDI,ESI]>,
 241                 II<(ops), "rep movsd">;
 242
 243 def REP_STOSB : I<0xAA, RawFrm>, REP,
 244                 Imp<[AL,ECX,EDI], [ECX,EDI]>,
 245                 II<(ops), "rep stosb">;
 246 def REP_STOSW : I<0xAB, RawFrm>, REP, OpSize,
 247                 Imp<[AX,ECX,EDI], [ECX,EDI]>,
 248                 II<(ops), "rep stosw">;
 249 def REP_STOSD : I<0xAB, RawFrm>, REP,
 250                 Imp<[EAX,ECX,EDI], [ECX,EDI]>,
 251                 II<(ops), "rep stosd">;
 252
 253 //===----------------------------------------------------------------------===//
 254 //  Input/Output Instructions...
 255 //
 256 def IN8rr  : I<0xEC, RawFrm>, Imp<[DX], [AL]>,         // AL  = in I/O address DX
 257              II<(ops), "in %AL, %DX">;
 258 def IN16rr : I<0xED, RawFrm>, Imp<[DX], [AX]>, OpSize, // AX  = in I/O address DX
 259              II<(ops), "in %AX, %DX">;
 260 def IN32rr : I<0xED, RawFrm>, Imp<[DX],[EAX]>,         // EAX = in I/O address DX
 261              II<(ops), "in %EAX, %DX">;
 262
 263 def IN8ri  : Ii16<0xE4, RawFrm, (ops i16imm:$port),    // AL  = in [I/O address]
 264                   "in %AL, $port">,
 265                   Imp<[], [AL]>;
 266 def IN16ri : Ii16<0xE5, RawFrm, (ops i16imm:$port),    // AX  = in [I/O address]
 267                   "in %AX, $port">,
 268                   Imp<[], [AX]>, OpSize;
 269 def IN32ri : Ii16<0xE5, RawFrm, (ops i16imm:$port),    // EAX = in [I/O address]
 270                   "in %EAX, $port">,
 271                   Imp<[],[EAX]>;
 272
 273 def OUT8rr  : I<0xEE, RawFrm>, Imp<[DX,  AL], []>,
 274               II<(ops), "out %DX, %AL">;
 275 def OUT16rr : I<0xEF, RawFrm>, Imp<[DX,  AX], []>, OpSize,
 276               II<(ops), "out %DX, %AX">;
 277 def OUT32rr : I<0xEF, RawFrm>, Imp<[DX, EAX], []>,
 278               II<(ops), "out %DX, %EAX">;
 279
 280 def OUT8ir  : Ii16<0xE6, RawFrm, (ops i16imm:$port),
 281                    "out $port, %AL">, Imp<[AL], []>;
 282 def OUT16ir : Ii16<0xE7, RawFrm, (ops i16imm:$port),
 283                    "out $port, %AX">, Imp<[AX], []>, OpSize;
 284 def OUT32ir : Ii16<0xE7, RawFrm, (ops i16imm:$port),
 285                    "out $port, %EAX">, Imp<[EAX], []>;
 286
 287 //===----------------------------------------------------------------------===//
 288 //  Move Instructions...
 289 //
 290 def MOV8rr  : I<0x88, MRMDestReg>,         II<(ops R8 :$dst, R8    :$src), "mov $dst, $src">;
 291 def MOV16rr : I<0x89, MRMDestReg>, OpSize, II<(ops R16:$dst, R16   :$src), "mov $dst, $src">;
 292 def MOV32rr : I<0x89, MRMDestReg>,         II<(ops R32:$dst, R32   :$src), "mov $dst, $src">;
 293 def MOV8ri  : Ii8 <0xB0, AddRegFrm, (ops R8 :$dst, i8imm :$src), "mov $dst, $src">;
 294 def MOV16ri : Ii16<0xB8, AddRegFrm, (ops R16:$dst, i16imm:$src), "mov $dst, $src">, OpSize;
 295 def MOV32ri : Ii32<0xB8, AddRegFrm, (ops R32:$dst, i32imm:$src), "mov $dst, $src">;
 296 def MOV8mi  : Im8i8 <"mov", 0xC6, MRM0m      >;         // [mem8] = imm8
 297 def MOV16mi : Im16i16<"mov", 0xC7, MRM0m     >, OpSize; // [mem16] = imm16
 298 def MOV32mi : Im32i32<"mov", 0xC7, MRM0m     >;         // [mem32] = imm32
 299
 300 def MOV8rm  : Im8  <"mov", 0x8A, MRMSrcMem>;          // R8  = [mem8]
 301 def MOV16rm : Im16 <"mov", 0x8B, MRMSrcMem>, OpSize;  // R16 = [mem16]
 302 def MOV32rm : Im32 <"mov", 0x8B, MRMSrcMem>;          // R32 = [mem32]
 303
 304 def MOV8mr  : Im8  <"mov", 0x88, MRMDestMem>;         // [mem8] = R8
 305 def MOV16mr : Im16 <"mov", 0x89, MRMDestMem>, OpSize; // [mem16] = R16
 306 def MOV32mr : Im32 <"mov", 0x89, MRMDestMem>;         // [mem32] = R32
 307
 308 //===----------------------------------------------------------------------===//
 309 //  Fixed-Register Multiplication and Division Instructions...
 310 //
 311
 312 // Extra precision multiplication
 313 def MUL8r  : I<0xF6, MRM4r>, Imp<[AL],[AX]>,               // AL,AH = AL*R8
 314              II<(ops R8:$src), "mul $src">;
 315 def MUL16r : I<0xF7, MRM4r>, Imp<[AX],[AX,DX]>, OpSize,    // AX,DX = AX*R16
 316              II<(ops R16:$src), "mul $src">;
 317 def MUL32r : I<0xF7, MRM4r>, Imp<[EAX],[EAX,EDX]>,         // EAX,EDX = EAX*R32
 318              II<(ops R32:$src), "mul $src">;
 319 def MUL8m  : Im8 <"mul", 0xF6, MRM4m>, Imp<[AL],[AX]>;               // AL,AH = AL*[mem8]
 320 def MUL16m : Im16<"mul", 0xF7, MRM4m>, Imp<[AX],[AX,DX]>, OpSize;    // AX,DX = AX*[mem16]
 321 def MUL32m : Im32<"mul", 0xF7, MRM4m>, Imp<[EAX],[EAX,EDX]>;         // EAX,EDX = EAX*[mem32]
 322
 323 // unsigned division/remainder
 324 def DIV8r  : I<0xF6, MRM6r>, Imp<[AX],[AX]>,               // AX/r8 = AL,AH
 325              II<(ops R8:$src), "div $src">;
 326 def DIV16r : I<0xF7, MRM6r>, Imp<[AX,DX],[AX,DX]>, OpSize, // DX:AX/r16 = AX,DX
 327              II<(ops R16:$src), "div $src">;
 328 def DIV32r : I<0xF7, MRM6r>, Imp<[EAX,EDX],[EAX,EDX]>,     // EDX:EAX/r32 = EAX,EDX
 329              II<(ops R32:$src), "div $src">;
 330 def DIV8m  : Im8 <"div", 0xF6, MRM6m>, Imp<[AX],[AX]>;               // AX/[mem8] = AL,AH
 331 def DIV16m : Im16<"div", 0xF7, MRM6m>, Imp<[AX,DX],[AX,DX]>, OpSize; // DX:AX/[mem16] = AX,DX
 332 def DIV32m : Im32<"div", 0xF7, MRM6m>, Imp<[EAX,EDX],[EAX,EDX]>;     // EDX:EAX/[mem32] = EAX,EDX
 333
 334 // Signed division/remainder.
 335 def IDIV8r : I<0xF6, MRM7r>, Imp<[AX],[AX]>,               // AX/r8 = AL,AH
 336              II<(ops R8:$src), "idiv $src">;
 337 def IDIV16r: I<0xF7, MRM7r>, Imp<[AX,DX],[AX,DX]>, OpSize, // DX:AX/r16 = AX,DX
 338              II<(ops R16:$src), "idiv $src">;
 339 def IDIV32r: I<0xF7, MRM7r>, Imp<[EAX,EDX],[EAX,EDX]>,     // EDX:EAX/r32 = EAX,EDX
 340              II<(ops R32:$src), "idiv $src">;
 341 def IDIV8m : Im8 <"idiv",0xF6, MRM7m>, Imp<[AX],[AX]>;               // AX/[mem8] = AL,AH
 342 def IDIV16m: Im16<"idiv",0xF7, MRM7m>, Imp<[AX,DX],[AX,DX]>, OpSize; // DX:AX/[mem16] = AX,DX
 343 def IDIV32m: Im32<"idiv",0xF7, MRM7m>, Imp<[EAX,EDX],[EAX,EDX]>;     // EDX:EAX/[mem32] = EAX,EDX
 344
 345 // Sign-extenders for division.
 346 def CBW : I<0x98, RawFrm>, Imp<[AL],[AH]>, II<(ops), "cbw">;  // AX = signext(AL)
 347 def CWD : I<0x99, RawFrm>, Imp<[AX],[DX]>, II<(ops), "cwd">;  // DX:AX = signext(AX)
 348 def CDQ : I<0x99, RawFrm>, Imp<[EAX],[EDX]>, II<(ops), "cdq">; // EDX:EAX = signext(EAX)
 349
 350
 351 //===----------------------------------------------------------------------===//
 352 //  Two address Instructions...
 353 //
 354 let isTwoAddress = 1 in {
 355
 356 // Conditional moves
 357 def CMOVB16rr : I<0x42, MRMSrcReg>, TB, OpSize,                    // if <u, R16 = R16
 358                 II<(ops R16:$dst, R16:$src1, R16:$src2), "cmovb $dst, $src2">;
 359 def CMOVB16rm : Im16<"cmovb", 0x42, MRMSrcMem>, TB, OpSize;        // if <u, R16 = [mem16]
 360 def CMOVB32rr : I<0x42, MRMSrcReg>, TB,                            // if <u, R32 = R32
 361                 II<(ops R32:$dst, R32:$src1, R32:$src2), "cmovb $dst, $src2">;
 362 def CMOVB32rm : Im32<"cmovb", 0x42, MRMSrcMem>, TB;                // if <u, R32 = [mem32]
 363
 364 def CMOVAE16rr: I<0x43, MRMSrcReg>, TB, OpSize,                    // if >=u, R16 = R16
 365                 II<(ops R16:$dst, R16:$src1, R16:$src2), "cmovae $dst, $src2">;
 366 def CMOVAE16rm: Im16<"cmovae", 0x43, MRMSrcMem>, TB, OpSize;       // if >=u, R16 = [mem16]
 367 def CMOVAE32rr: I<0x43, MRMSrcReg>, TB,                            // if >=u, R32 = R32
 368                 II<(ops R32:$dst, R32:$src1, R32:$src2), "cmovae $dst, $src2">;
 369 def CMOVAE32rm: Im32<"cmovae", 0x43, MRMSrcMem>, TB;               // if >=u, R32 = [mem32]
 370
 371 def CMOVE16rr : I<0x44, MRMSrcReg>, TB, OpSize,                    // if ==, R16 = R16
 372                 II<(ops R16:$dst, R16:$src1, R16:$src2), "cmove $dst, $src2">;
 373 def CMOVE16rm : Im16<"cmove", 0x44, MRMSrcMem>, TB, OpSize;        // if ==, R16 = [mem16]
 374 def CMOVE32rr : I<0x44, MRMSrcReg>, TB,                            // if ==, R32 = R32
 375                 II<(ops R32:$dst, R32:$src1, R32:$src2), "cmove $dst, $src2">;
 376 def CMOVE32rm : Im32<"cmove", 0x44, MRMSrcMem>, TB;                // if ==, R32 = [mem32]
 377
 378 def CMOVNE16rr: I<0x45, MRMSrcReg>, TB, OpSize,                    // if !=, R16 = R16
 379                 II<(ops R16:$dst, R16:$src1, R16:$src2), "cmovne $dst, $src2">;
 380 def CMOVNE16rm: Im16<"cmovne",0x45, MRMSrcMem>, TB, OpSize;        // if !=, R16 = [mem16]
 381 def CMOVNE32rr: I<0x45, MRMSrcReg>, TB,                            // if !=, R32 = R32
 382                 II<(ops R32:$dst, R32:$src1, R32:$src2), "cmovne $dst, $src2">;
 383 def CMOVNE32rm: Im32<"cmovne",0x45, MRMSrcMem>, TB;                // if !=, R32 = [mem32]
 384
 385 def CMOVBE16rr: I<0x46, MRMSrcReg>, TB, OpSize,                    // if <=u, R16 = R16
 386                 II<(ops R16:$dst, R16:$src1, R16:$src2), "cmovbe $dst, $src2">;
 387 def CMOVBE16rm: Im16<"cmovbe",0x46, MRMSrcMem>, TB, OpSize;        // if <=u, R16 = [mem16]
 388 def CMOVBE32rr: I<0x46, MRMSrcReg>, TB,                            // if <=u, R32 = R32
 389                 II<(ops R32:$dst, R32:$src1, R32:$src2), "cmovbe $dst, $src2">;
 390 def CMOVBE32rm: Im32<"cmovbe",0x46, MRMSrcMem>, TB;                // if <=u, R32 = [mem32]
 391
 392 def CMOVA16rr : I<0x47, MRMSrcReg>, TB, OpSize,                    // if >u, R16 = R16
 393                 II<(ops R16:$dst, R16:$src1, R16:$src2), "cmova $dst, $src2">;
 394 def CMOVA16rm : Im16<"cmova", 0x47, MRMSrcMem>, TB, OpSize;        // if >u, R16 = [mem16]
 395 def CMOVA32rr : I<0x47, MRMSrcReg>, TB,                            // if >u, R32 = R32
 396                 II<(ops R32:$dst, R32:$src1, R32:$src2), "cmova $dst, $src2">;
 397 def CMOVA32rm : Im32<"cmova", 0x47, MRMSrcMem>, TB;                // if >u, R32 = [mem32]
 398
 399 def CMOVS16rr : I<0x48, MRMSrcReg>, TB, OpSize,                    // if signed, R16 = R16
 400                 II<(ops R16:$dst, R16:$src1, R16:$src2), "cmovs $dst, $src2">;
 401 def CMOVS16rm : Im16<"cmovs", 0x48, MRMSrcMem>, TB, OpSize;        // if signed, R16 = [mem16]
 402 def CMOVS32rr : I<0x48, MRMSrcReg>, TB,                            // if signed, R32 = R32
 403                 II<(ops R32:$dst, R32:$src1, R32:$src2), "cmovs $dst, $src2">;
 404 def CMOVS32rm : Im32<"cmovs", 0x48, MRMSrcMem>, TB;                // if signed, R32 = [mem32]
 405
 406 def CMOVNS16rr: I<0x49, MRMSrcReg>, TB, OpSize,                    // if !signed, R16 = R16
 407                 II<(ops R16:$dst, R16:$src1, R16:$src2), "cmovns $dst, $src2">;
 408 def CMOVNS16rm: Im16<"cmovns",0x49, MRMSrcMem>, TB, OpSize;        // if !signed, R16 = [mem16]
 409 def CMOVNS32rr: I<0x49, MRMSrcReg>, TB,                            // if !signed, R32 = R32
 410                 II<(ops R32:$dst, R32:$src1, R32:$src2), "cmovns $dst, $src2">;
 411 def CMOVNS32rm: Im32<"cmovns",0x49, MRMSrcMem>, TB;                // if !signed, R32 = [mem32]
 412
 413 def CMOVL16rr : I<0x4C, MRMSrcReg>, TB, OpSize,                    // if <s, R16 = R16
 414                 II<(ops R16:$dst, R16:$src1, R16:$src2), "cmovl $dst, $src2">;
 415 def CMOVL16rm : Im16<"cmovl", 0x4C, MRMSrcMem>, TB, OpSize;        // if <s, R16 = [mem16]
 416 def CMOVL32rr : I<0x4C, MRMSrcReg>, TB,                            // if <s, R32 = R32
 417                 II<(ops R32:$dst, R32:$src1, R32:$src2), "cmovl $dst, $src2">;
 418 def CMOVL32rm : Im32<"cmovl", 0x4C, MRMSrcMem>, TB;                // if <s, R32 = [mem32]
 419
 420 def CMOVGE16rr: I<0x4D, MRMSrcReg>, TB, OpSize,                    // if >=s, R16 = R16
 421                 II<(ops R16:$dst, R16:$src1, R16:$src2), "cmovge $dst, $src2">;
 422 def CMOVGE16rm: Im16<"cmovge",0x4D, MRMSrcMem>, TB, OpSize;        // if >=s, R16 = [mem16]
 423 def CMOVGE32rr: I<0x4D, MRMSrcReg>, TB,                            // if >=s, R32 = R32
 424                 II<(ops R32:$dst, R32:$src1, R32:$src2), "cmovge $dst, $src2">;
 425 def CMOVGE32rm: Im32<"cmovge",0x4D, MRMSrcMem>, TB;                // if >=s, R32 = [mem32]
 426
 427 def CMOVLE16rr: I<0x4E, MRMSrcReg>, TB, OpSize,                    // if <=s, R16 = R16
 428                 II<(ops R16:$dst, R16:$src1, R16:$src2), "cmovle $dst, $src2">;
 429 def CMOVLE16rm: Im16<"cmovle",0x4E, MRMSrcMem>, TB, OpSize;        // if <=s, R16 = [mem16]
 430 def CMOVLE32rr: I<0x4E, MRMSrcReg>, TB,                            // if <=s, R32 = R32
 431                 II<(ops R32:$dst, R32:$src1, R32:$src2), "cmovle $dst, $src2">;
 432 def CMOVLE32rm: Im32<"cmovle",0x4E, MRMSrcMem>, TB;                // if <=s, R32 = [mem32]
 433
 434 def CMOVG16rr : I<0x4F, MRMSrcReg>, TB, OpSize,                    // if >s, R16 = R16
 435                 II<(ops R16:$dst, R16:$src1, R16:$src2), "cmovg $dst, $src2">;
 436 def CMOVG16rm : Im16<"cmovg", 0x4F, MRMSrcMem>, TB, OpSize;        // if >s, R16 = [mem16]
 437 def CMOVG32rr : I<0x4F, MRMSrcReg>, TB,                            // if >s, R32 = R32
 438                 II<(ops R32:$dst, R32:$src1, R32:$src2), "cmovg $dst, $src2">;
 439 def CMOVG32rm : Im32<"cmovg", 0x4F, MRMSrcMem>, TB;                // if >s, R32 = [mem32]
 440
 441 // unary instructions
 442 def NEG8r  : I<0xF6, MRM3r>,                          // R8  = -R8  = 0-R8
 443             II<(ops R8:$dst, R8:$src), "neg $dst">;
 444 def NEG16r : I<0xF7, MRM3r>, OpSize,                  // R16 = -R16 = 0-R16
 445             II<(ops R16:$dst, R16:$src), "neg $dst">;
 446 def NEG32r : I<0xF7, MRM3r>,                          // R32 = -R32 = 0-R32
 447             II<(ops R32:$dst, R32:$src), "neg $dst">;
 448 def NEG8m  : Im8 <"neg", 0xF6, MRM3m>;         // [mem8]  = -[mem8]  = 0-[mem8]
 449 def NEG16m : Im16<"neg", 0xF7, MRM3m>, OpSize; // [mem16] = -[mem16] = 0-[mem16]
 450 def NEG32m : Im32<"neg", 0xF7, MRM3m>;         // [mem32] = -[mem32] = 0-[mem32]
 451
 452 def NOT8r  : I<0xF6, MRM2r>,         // R8  = ~R8  = R8^-1
 453             II<(ops R8:$dst, R8:$src), "not $dst">;
 454 def NOT16r : I<0xF7, MRM2r>, OpSize, // R16 = ~R16 = R16^-1
 455             II<(ops R16:$dst, R16:$src), "not $dst">;
 456 def NOT32r : I<0xF7, MRM2r>,         // R32 = ~R32 = R32^-1
 457             II<(ops R32:$dst, R32:$src), "not $dst">;
 458 def NOT8m  : Im8 <"not", 0xF6, MRM2m>;         // [mem8]  = ~[mem8]  = [mem8^-1]
 459 def NOT16m : Im16<"not", 0xF7, MRM2m>, OpSize; // [mem16] = ~[mem16] = [mem16^-1]
 460 def NOT32m : Im32<"not", 0xF7, MRM2m>;         // [mem32] = ~[mem32] = [mem32^-1]
 461
 462 def INC8r  : I<0xFE, MRM0r>,         // ++R8
 463             II<(ops R8:$dst, R8:$src), "inc $dst">;
 464 def INC16r : I<0xFF, MRM0r>, OpSize, // ++R16
 465             II<(ops R16:$dst, R16:$src), "inc $dst">;
 466 def INC32r : I<0xFF, MRM0r>,         // ++R32
 467             II<(ops R32:$dst, R32:$src), "inc $dst">;
 468 def INC8m  : Im8 <"inc", 0xFE, MRM0m>;         // ++R8
 469 def INC16m : Im16<"inc", 0xFF, MRM0m>, OpSize; // ++R16
 470 def INC32m : Im32<"inc", 0xFF, MRM0m>;         // ++R32
 471
 472 def DEC8r  : I<0xFE, MRM1r>,         // --R8
 473             II<(ops R8:$dst, R8:$src), "dec $dst">;
 474 def DEC16r : I<0xFF, MRM1r>, OpSize, // --R16
 475             II<(ops R16:$dst, R16:$src), "dec $dst">;
 476 def DEC32r : I<0xFF, MRM1r>,         // --R32
 477             II<(ops R32:$dst, R32:$src), "dec $dst">;
 478 def DEC8m  : Im8 <"dec", 0xFE, MRM1m>;         // --[mem8]
 479 def DEC16m : Im16<"dec", 0xFF, MRM1m>, OpSize; // --[mem16]
 480 def DEC32m : Im32<"dec", 0xFF, MRM1m>;         // --[mem32]
 481
 482 // Logical operators...
 483 def AND8rr   : I<0x20, MRMDestReg>,
 484               II<(ops R8:$dst, R8:$src1, R8:$src2), "and $dst, $src2">;
 485 def AND16rr  : I<0x21, MRMDestReg>, OpSize,
 486               II<(ops R16:$dst, R16:$src1, R16:$src2), "and $dst, $src2">;
 487 def AND32rr  : I<0x21, MRMDestReg>,
 488               II<(ops R32:$dst, R32:$src1, R32:$src2), "and $dst, $src2">;
 489 def AND8mr   : Im8   <"and", 0x20, MRMDestMem>;            // [mem8]  &= R8
 490 def AND16mr  : Im16  <"and", 0x21, MRMDestMem>, OpSize;    // [mem16] &= R16
 491 def AND32mr  : Im32  <"and", 0x21, MRMDestMem>;            // [mem32] &= R32
 492 def AND8rm   : Im8   <"and", 0x22, MRMSrcMem >;            // R8  &= [mem8]
 493 def AND16rm  : Im16  <"and", 0x23, MRMSrcMem >, OpSize;    // R16 &= [mem16]
 494 def AND32rm  : Im32  <"and", 0x23, MRMSrcMem >;            // R32 &= [mem32]
 495
 496 def AND8ri   : Ii8   <0x80, MRM4r, (ops R8:$dst, R8:$src1, i8imm:$src2), "and $dst, $src2">;
 497 def AND16ri  : Ii16  <0x81, MRM4r, (ops R16:$dst, R16:$src1, i16imm:$src2), "and $dst, $src2">, OpSize;
 498 def AND32ri  : Ii32  <0x81, MRM4r, (ops R32:$dst, R32:$src1, i32imm:$src2), "and $dst, $src2">;
 499 def AND8mi   : Im8i8  <"and", 0x80, MRM4m    >;            // [mem8]  &= imm8
 500 def AND16mi  : Im16i16<"and", 0x81, MRM4m    >, OpSize;    // [mem16] &= imm16
 501 def AND32mi  : Im32i32<"and", 0x81, MRM4m    >;            // [mem32] &= imm32
 502
 503 def AND16ri8 : Ii8   <0x83, MRM4r, (ops R16:$dst, R16:$src1, i8imm:$src2), "and $dst, $src2" >, OpSize;    // R16 &= imm8
 504 def AND32ri8 : Ii8   <0x83, MRM4r, (ops R32:$dst, R32:$src1, i8imm:$src2), "and $dst, $src2">;             // R32 &= imm8
 505 def AND16mi8 : Im16i8<"and", 0x83, MRM4m     >, OpSize;    // [mem16] &= imm8
 506 def AND32mi8 : Im32i8<"and", 0x83, MRM4m     >;            // [mem32] &= imm8
 507
 508
 509 def OR8rr    : I<0x08, MRMDestReg>,
 510               II<(ops R8:$dst, R8:$src1, R8:$src2), "or $dst, $src2">;
 511 def OR16rr   : I<0x09, MRMDestReg>, OpSize,
 512               II<(ops R16:$dst, R16:$src1, R16:$src2), "or $dst, $src2">;
 513 def OR32rr   : I<0x09, MRMDestReg>,
 514               II<(ops R32:$dst, R32:$src1, R32:$src2), "or $dst, $src2">;
 515 def OR8mr    : Im8   <"or" , 0x08, MRMDestMem>;            // [mem8]  |= R8
 516 def OR16mr   : Im16  <"or" , 0x09, MRMDestMem>, OpSize;    // [mem16] |= R16
 517 def OR32mr   : Im32  <"or" , 0x09, MRMDestMem>;            // [mem32] |= R32
 518 def OR8rm    : Im8   <"or" , 0x0A, MRMSrcMem >;            // R8  |= [mem8]
 519 def OR16rm   : Im16  <"or" , 0x0B, MRMSrcMem >, OpSize;    // R16 |= [mem16]
 520 def OR32rm   : Im32  <"or" , 0x0B, MRMSrcMem >;            // R32 |= [mem32]
 521
 522 def OR8ri    : Ii8   <0x80, MRM1r, (ops R8:$dst, R8:$src1, i8imm:$src2), "or $dst, $src2">;
 523 def OR16ri   : Ii16  <0x81, MRM1r, (ops R16:$dst, R16:$src1, i16imm:$src2), "or $dst, $src2">, OpSize;
 524 def OR32ri   : Ii32  <0x81, MRM1r, (ops R32:$dst, R32:$src1, i32imm:$src2), "or $dst, $src2">;
 525 def OR8mi    : Im8i8  <"or" , 0x80, MRM1m    >;            // [mem8]  |= imm8
 526 def OR16mi   : Im16i16<"or" , 0x81, MRM1m    >, OpSize;    // [mem16] |= imm16
 527 def OR32mi   : Im32i32<"or" , 0x81, MRM1m    >;            // [mem32] |= imm32
 528
 529 def OR16ri8  : Ii8   <0x83, MRM1r, (ops R8:$dst, R8:$src1, i8imm:$src2), "or $dst, $src2">, OpSize;    // R16 |= imm8
 530 def OR32ri8  : Ii8   <0x83, MRM1r, (ops R32:$dst, R32:$src1, i8imm:$src2), "or $dst, $src2">;            // R32 |= imm8
 531 def OR16mi8  : Im16i8<"or" , 0x83, MRM1m     >, OpSize;    // [mem16] |= imm8
 532 def OR32mi8  : Im32i8<"or" , 0x83, MRM1m     >;            // [mem32] |= imm8
 533
 534
 535 def XOR8rr   : I<0x30, MRMDestReg>,
 536               II<(ops R8:$dst, R8:$src1, R8:$src2), "xor $dst, $src2">;
 537 def XOR16rr  : I<0x31, MRMDestReg>, OpSize,
 538               II<(ops R16:$dst, R16:$src1, R16:$src2), "xor $dst, $src2">;
 539 def XOR32rr  : I<0x31, MRMDestReg>,
 540               II<(ops R32:$dst, R32:$src1, R32:$src2), "xor $dst, $src2">;
 541 def XOR8mr   : Im8   <"xor", 0x30, MRMDestMem>;            // [mem8]  ^= R8
 542 def XOR16mr  : Im16  <"xor", 0x31, MRMDestMem>, OpSize;    // [mem16] ^= R16
 543 def XOR32mr  : Im32  <"xor", 0x31, MRMDestMem>;            // [mem32] ^= R32
 544 def XOR8rm   : Im8   <"xor", 0x32, MRMSrcMem >;            // R8  ^= [mem8]
 545 def XOR16rm  : Im16  <"xor", 0x33, MRMSrcMem >, OpSize;    // R16 ^= [mem16]
 546 def XOR32rm  : Im32  <"xor", 0x33, MRMSrcMem >;            // R32 ^= [mem32]
 547
 548 def XOR8ri   : Ii8   <0x80, MRM6r, (ops R8:$dst, R8:$src1, i8imm:$src2), "xor $dst, $src2">;
 549 def XOR16ri  : Ii16  <0x81, MRM6r, (ops R16:$dst, R16:$src1, i16imm:$src2), "xor $dst, $src2">, OpSize;
 550 def XOR32ri  : Ii32  <0x81, MRM6r, (ops R32:$dst, R32:$src1, i32imm:$src2), "xor $dst, $src2">;
 551 def XOR8mi   : Im8i8  <"xor", 0x80, MRM6m    >;            // [mem8] ^= R8
 552 def XOR16mi  : Im16i16<"xor", 0x81, MRM6m    >, OpSize;    // [mem16] ^= R16
 553 def XOR32mi  : Im32i32<"xor", 0x81, MRM6m    >;            // [mem32] ^= R32
 554
 555 def XOR16ri8 : Ii8   <0x83, MRM6r, (ops R16:$dst, R16:$src1, i8imm:$src2), "xor $dst, $src2">, OpSize;    // R16 ^= imm8
 556 def XOR32ri8 : Ii8   <0x83, MRM6r, (ops R32:$dst, R32:$src1, i8imm:$src2), "xor $dst, $src2">;            // R32 ^= imm8
 557 def XOR16mi8 : Im16i8<"xor", 0x83, MRM6m     >, OpSize;    // [mem16] ^= imm8
 558 def XOR32mi8 : Im32i8<"xor", 0x83, MRM6m     >;            // [mem32] ^= imm8
 559
 560 // Shift instructions
 561 // FIXME: provide shorter instructions when imm8 == 1
 562 let Uses = [CL], printImplicitUsesAfter = 1 in {
 563   def SHL8rCL  : I<0xD2, MRM4r>        ,                        // R8  <<= cl
 564                 II<(ops R8:$dst, R8:$src), "shl $dst, %CL">;
 565   def SHL16rCL : I<0xD3, MRM4r>, OpSize,                        // R16 <<= cl
 566                 II<(ops R16:$dst, R16:$src), "shl $dst, %CL">;
 567   def SHL32rCL : I<0xD3, MRM4r>        ,                        // R32 <<= cl
 568                 II<(ops R32:$dst, R32:$src), "shl $dst, %CL">;
 569   def SHL8mCL  : Im8   <"shl", 0xD2, MRM4m     >        ;       // [mem8]  <<= cl
 570   def SHL16mCL : Im16  <"shl", 0xD3, MRM4m     >, OpSize;       // [mem16] <<= cl
 571   def SHL32mCL : Im32  <"shl", 0xD3, MRM4m     >        ;       // [mem32] <<= cl
 572 }
 573
 574 def SHL8ri   : Ii8   <0xC0, MRM4r, (ops R8:$dst, R8:$src1, i8imm:$src2), "shl $dst, $src2">;                 // R8  <<= imm8
 575 def SHL16ri  : Ii8   <0xC1, MRM4r, (ops R16:$dst, R16:$src1, i8imm:$src2), "shl $dst, $src2">, OpSize;       // R16 <<= imm8
 576 def SHL32ri  : Ii8   <0xC1, MRM4r, (ops R32:$dst, R32:$src1, i8imm:$src2), "shl $dst, $src2">;               // R32 <<= imm8
 577 def SHL8mi   : Im8i8 <"shl", 0xC0, MRM4m     >;                 // [mem8]  <<= imm8
 578 def SHL16mi  : Im16i8<"shl", 0xC1, MRM4m     >, OpSize;         // [mem16] <<= imm8
 579 def SHL32mi  : Im32i8<"shl", 0xC1, MRM4m     >;                 // [mem32] <<= imm8
 580
 581 let Uses = [CL], printImplicitUsesAfter = 1 in {
 582   def SHR8rCL  : I<0xD2, MRM5r>        ,                        // R8  >>= cl
 583                 II<(ops R8:$dst, R8:$src), "shr $dst, %CL">;
 584   def SHR16rCL : I<0xD3, MRM5r>, OpSize,                        // R16 >>= cl
 585                 II<(ops R16:$dst, R16:$src), "shr $dst, %CL">;
 586   def SHR32rCL : I<0xD3, MRM5r>        ,                        // R32 >>= cl
 587                 II<(ops R32:$dst, R32:$src), "shr $dst, %CL">;
 588   def SHR8mCL  : Im8   <"shr", 0xD2, MRM5m     >        ;       // [mem8]  >>= cl
 589   def SHR16mCL : Im16  <"shr", 0xD3, MRM5m     >, OpSize;       // [mem16] >>= cl
 590   def SHR32mCL : Im32  <"shr", 0xD3, MRM5m     >        ;       // [mem32] >>= cl
 591 }
 592
 593 def SHR8ri   : Ii8   <0xC0, MRM5r, (ops R8:$dst, R8:$src1, i8imm:$src2), "shr $dst, $src2">;                 // R8  >>= imm8
 594 def SHR16ri  : Ii8   <0xC1, MRM5r, (ops R16:$dst, R16:$src1, i8imm:$src2), "shr $dst, $src2">, OpSize;        // R16 >>= imm8
 595 def SHR32ri  : Ii8   <0xC1, MRM5r, (ops R32:$dst, R32:$src1, i8imm:$src2), "shr $dst, $src2">;                // R32 >>= imm8
 596 def SHR8mi   : Im8i8 <"shr", 0xC0, MRM5m     >;                 // [mem8]  >>= imm8
 597 def SHR16mi  : Im16i8<"shr", 0xC1, MRM5m     >, OpSize;         // [mem16] >>= imm8
 598 def SHR32mi  : Im32i8<"shr", 0xC1, MRM5m     >;                 // [mem32] >>= imm8
 599
 600 let Uses = [CL], printImplicitUsesAfter = 1 in {
 601   def SAR8rCL  : I<0xD2, MRM7r>,                                // R8  >>>= cl
 602                 II<(ops R8:$dst, R8:$src), "sar $dst, %CL">;
 603   def SAR16rCL : I<0xD3, MRM7r>, OpSize,                        // R16 >>>= cl
 604                 II<(ops R16:$dst, R16:$src), "sar $dst, %CL">;
 605   def SAR32rCL : I<0xD3, MRM7r>,                                // R32 >>>= cl
 606                 II<(ops R32:$dst, R32:$src), "sar $dst, %CL">;
 607   def SAR8mCL  : Im8   <"sar", 0xD2, MRM7m     >        ;       // [mem8]  >>>= cl
 608   def SAR16mCL : Im16  <"sar", 0xD3, MRM7m     >, OpSize;       // [mem16] >>>= cl
 609   def SAR32mCL : Im32  <"sar", 0xD3, MRM7m     >        ;       // [mem32] >>>= cl
 610 }
 611
 612 def SAR8ri   : Ii8   <0xC0, MRM7r, (ops R8:$dst, R8:$src1, i8imm:$src2), "sar $dst, $src2">;                 // R8  >>>= imm8
 613 def SAR16ri  : Ii8   <0xC1, MRM7r, (ops R16:$dst, R16:$src1, i8imm:$src2), "sar $dst, $src2">, OpSize;       // R16 >>>= imm8
 614 def SAR32ri  : Ii8   <0xC1, MRM7r, (ops R32:$dst, R32:$src1, i8imm:$src2), "sar $dst, $src2">;               // R32 >>>= imm8
 615 def SAR8mi   : Im8i8 <"sar", 0xC0, MRM7m     >;                 // [mem8]  >>>= imm8
 616 def SAR16mi  : Im16i8<"sar", 0xC1, MRM7m     >, OpSize;         // [mem16] >>>= imm8
 617 def SAR32mi  : Im32i8<"sar", 0xC1, MRM7m     >;                 // [mem32] >>>= imm8
 618
 619 let Uses = [CL], printImplicitUsesAfter = 1 in {
 620   def SHLD32rrCL : I<0xA5, MRMDestReg>, TB,                     // R32 <<= R32,R32 cl
 621                   II<(ops R32:$dst, R32:$src1, R32:$src2), "shld $dst, $src2, %CL">;
 622   def SHLD32mrCL : Im32  <"shld", 0xA5, MRMDestMem>, TB;        // [mem32] <<= [mem32],R32 cl
 623   def SHRD32rrCL : I<0xAD, MRMDestReg>, TB,                     // R32 >>= R32,R32 cl
 624                   II<(ops R32:$dst, R32:$src1, R32:$src2), "shrd $dst, $src2, %CL">;
 625   def SHRD32mrCL : Im32  <"shrd", 0xAD, MRMDestMem>, TB;        // [mem32] >>= [mem32],R32 cl
 626 }
 627
 628 def SHLD32rri8 : Ii8   <0xA4, MRMDestReg, (ops R8:$dst, R8:$src1, i8imm:$src2), "shld $dst, $src2">, TB;            // R32 <<= R32,R32 imm8
 629 def SHLD32mri8 : Im32i8<"shld", 0xA4, MRMDestMem>, TB;            // [mem32] <<= [mem32],R32 imm8
 630 def SHRD32rri8 : Ii8   <0xAC, MRMDestReg, (ops R16:$dst, R16:$src1, i8imm:$src2), "shrd $dst, $src2">, TB;            // R32 >>= R32,R32 imm8
 631 def SHRD32mri8 : Im32i8<"shrd", 0xAC, MRMDestMem>, TB;            // [mem32] >>= [mem32],R32 imm8
 632
 633
 634 // Arithmetic...
 635 def ADD8rr   : I<0x00, MRMDestReg>,         II<(ops R8:$dst, R8:$src1, R8:$src2), "add $dst, $src2">;
 636 def ADD16rr  : I<0x01, MRMDestReg>, OpSize, II<(ops R16:$dst, R16:$src1, R16:$src2), "add $dst, $src2">;
 637 def ADD32rr  : I<0x01, MRMDestReg>,         II<(ops R32:$dst, R32:$src1, R32:$src2), "add $dst, $src2">;
 638 def ADD8mr   : Im8   <"add", 0x00, MRMDestMem>;         // [mem8]  += R8
 639 def ADD16mr  : Im16  <"add", 0x01, MRMDestMem>, OpSize; // [mem16] += R16
 640 def ADD32mr  : Im32  <"add", 0x01, MRMDestMem>;         // [mem32] += R32
 641 def ADD8rm   : Im8   <"add", 0x02, MRMSrcMem >;         // R8  += [mem8]
 642 def ADD16rm  : Im16  <"add", 0x03, MRMSrcMem >, OpSize; // R16 += [mem16]
 643 def ADD32rm  : Im32  <"add", 0x03, MRMSrcMem >;         // R32 += [mem32]
 644
 645 def ADD8ri   : Ii8   <0x80, MRM0r, (ops R8:$dst, R8:$src1, i8imm:$src2), "add $dst, $src2">;
 646 def ADD16ri  : Ii16  <0x81, MRM0r, (ops R16:$dst, R16:$src1, i16imm:$src2), "add $dst, $src2">, OpSize;
 647 def ADD32ri  : Ii32  <0x81, MRM0r, (ops R32:$dst, R32:$src1, i32imm:$src2), "add $dst, $src2">;
 648 def ADD8mi   : Im8i8  <"add", 0x80, MRM0m    >;         // [mem8] += I8
 649 def ADD16mi  : Im16i16<"add", 0x81, MRM0m    >, OpSize; // [mem16] += I16
 650 def ADD32mi  : Im32i32<"add", 0x81, MRM0m    >;         // [mem32] += I32
 651
 652 def ADD16ri8 : Ii8   <0x83, MRM0r, (ops R16:$dst, R16:$src1, i8imm:$src2), "add $dst, $src2">, OpSize;
 653 def ADD32ri8 : Ii8   <0x83, MRM0r, (ops R32:$dst, R32:$src1, i8imm:$src2), "add $dst, $src2">;
 654 def ADD16mi8 : Im16i8<"add", 0x83, MRM0m     >, OpSize; // [mem16] += I8
 655 def ADD32mi8 : Im32i8<"add", 0x83, MRM0m     >;         // [mem32] += I8
 656
 657 def ADC32rr  : I<0x11, MRMDestReg>,                      // R32 += R32+Carry
 658               II<(ops R32:$dst, R32:$src1, R32:$src2), "adc $dst, $src2">;
 659 def ADC32mr  : Im32   <"adc", 0x11, MRMDestMem>;         // [mem32] += R32+Carry
 660 def ADC32rm  : Im32   <"adc", 0x13, MRMSrcMem >;         // R32 += [mem32]+Carry
 661 def ADC32ri  : Ii32   <0x81, MRM2r, (ops R32:$dst, R32:$src1, i32imm:$src2), "adc $dst, $src2">;        // R32 += I32+Carry
 662 def ADC32ri8 : Ii8    <0x83, MRM2r, (ops R32:$dst, R32:$src1, i8imm:$src2), "adc $dst, $src2">;         // R32 += I8+Carry
 663 def ADC32mi  : Im32i32<"adc", 0x81, MRM2m     >;         // [mem32] += I32+Carry
 664 def ADC32mi8 : Im32i8 <"adc", 0x83, MRM2m     >;         // [mem32] += I8+Carry
 665
 666 def SUB8rr   : I<0x28, MRMDestReg>,         II<(ops R8:$dst, R8:$src1, R8:$src2), "sub $dst, $src2">;
 667 def SUB16rr  : I<0x29, MRMDestReg>, OpSize, II<(ops R16:$dst, R16:$src1, R16:$src2), "sub $dst, $src2">;
 668 def SUB32rr  : I<0x29, MRMDestReg>,         II<(ops R32:$dst, R32:$src1, R32:$src2), "sub $dst, $src2">;
 669 def SUB8mr   : Im8   <"sub", 0x28, MRMDestMem>;         // [mem8]  -= R8
 670 def SUB16mr  : Im16  <"sub", 0x29, MRMDestMem>, OpSize; // [mem16] -= R16
 671 def SUB32mr  : Im32  <"sub", 0x29, MRMDestMem>;         // [mem32] -= R32
 672 def SUB8rm   : Im8   <"sub", 0x2A, MRMSrcMem >;         // R8  -= [mem8]
 673 def SUB16rm  : Im16  <"sub", 0x2B, MRMSrcMem >, OpSize; // R16 -= [mem16]
 674 def SUB32rm  : Im32  <"sub", 0x2B, MRMSrcMem >;         // R32 -= [mem32]
 675
 676 def SUB8ri   : Ii8   <0x80, MRM5r, (ops R8:$dst, R8:$src1, i8imm:$src2), "sub $dst, $src2">;
 677 def SUB16ri  : Ii16  <0x81, MRM5r, (ops R16:$dst, R16:$src1, i16imm:$src2), "sub $dst, $src2">, OpSize;
 678 def SUB32ri  : Ii32  <0x81, MRM5r, (ops R32:$dst, R32:$src1, i32imm:$src2), "sub $dst, $src2">;
 679 def SUB8mi   : Im8i8  <"sub", 0x80, MRM5m    >;         // [mem8] -= I8
 680 def SUB16mi  : Im16i16<"sub", 0x81, MRM5m    >, OpSize; // [mem16] -= I16
 681 def SUB32mi  : Im32i32<"sub", 0x81, MRM5m    >;         // [mem32] -= I32
 682
 683 def SUB16ri8 : Ii8   <0x83, MRM5r, (ops R16:$dst, R16:$src1, i8imm:$src2), "sub $dst, $src2">, OpSize;
 684 def SUB32ri8 : Ii8   <0x83, MRM5r, (ops R32:$dst, R32:$src1, i8imm:$src2), "sub $dst, $src2">;
 685 def SUB16mi8 : Im16i8<"sub", 0x83, MRM5m     >, OpSize; // [mem16] -= I8
 686 def SUB32mi8 : Im32i8<"sub", 0x83, MRM5m     >;         // [mem32] -= I8
 687
 688 def SBB32rr  : I<0x19, MRMDestReg>,                      // R32 -= R32+Carry
 689               II<(ops R32:$dst, R32:$src1, R32:$src2), "adc $dst, $src2">;
 690 def SBB32mr  : Im32   <"sbb", 0x19, MRMDestMem>;         // [mem32] -= R32+Carry
 691 def SBB32rm  : Im32   <"sbb", 0x1B, MRMSrcMem >;         // R32 -= [mem32]+Carry
 692 def SBB32ri  : Ii32   <0x81, MRM3r, (ops R32:$dst, R32:$src1, i32imm:$src2), "sbb $dst, $src2">;        // R32 -= I32+Carry
 693 def SBB32ri8 : Ii8    <0x83, MRM3r, (ops R32:$dst, R32:$src1, i8imm:$src2), "sbb $dst, $src2">;         // R32 -= I8+Carry
 694 def SBB32mi  : Im32i32<"sbb", 0x81, MRM3m     >;         // [mem32] -= I32+Carry
 695 def SBB32mi8 : Im32i8 <"sbb", 0x83, MRM3m     >;         // [mem32] -= I8+Carry
 696
 697 def IMUL16rr : I<0xAF, MRMSrcReg>, TB, OpSize,
 698               II<(ops R16:$dst, R16:$src1, R16:$src2), "imul $dst, $src2">;
 699 def IMUL32rr : I<0xAF, MRMSrcReg>, TB,
 700               II<(ops R32:$dst, R32:$src1, R32:$src2), "imul $dst, $src2">;
 701 def IMUL16rm : Im16  <"imul", 0xAF, MRMSrcMem>, TB, OpSize;
 702 def IMUL32rm : Im32  <"imul", 0xAF, MRMSrcMem>, TB        ;
 703
 704 } // end Two Address instructions
 705
 706 // These are suprisingly enough not two address instructions!
 707 def IMUL16rri  : Ii16  <0x69, MRMSrcReg, (ops R16:$dst, R16:$src1, i16imm:$src2), "imul $dst, $src1, $src2">,     OpSize;  // R16 = R16*I16
 708 def IMUL32rri  : Ii32  <0x69, MRMSrcReg, (ops R32:$dst, R32:$src1, i32imm:$src2), "imul $dst, $src1, $src2">;             // R32 = R32*I32
 709 def IMUL16rri8 : Ii8   <0x6B, MRMSrcReg, (ops R16:$dst, R16:$src1, i8imm:$src2), "imul $dst, $src1, $src2">,     OpSize;  // R16 = R16*I8
 710 def IMUL32rri8 : Ii8   <0x6B, MRMSrcReg, (ops R32:$dst, R32:$src1, i8imm:$src2), "imul $dst, $src1, $src2">;              // R32 = R32*I8
 711 def IMUL16rmi  : Im16i16<"imul",0x69, MRMSrcMem>,     OpSize;  // R16 = [mem16]*I16
 712 def IMUL32rmi  : Im32i32<"imul",0x69, MRMSrcMem>;              // R32 = [mem32]*I32
 713 def IMUL16rmi8 : Im16i8<"imul", 0x6B, MRMSrcMem>,     OpSize;  // R16 = [mem16]*I8
 714 def IMUL32rmi8 : Im32i8<"imul", 0x6B, MRMSrcMem>;              // R32 = [mem32]*I8
 715
 716 //===----------------------------------------------------------------------===//
 717 // Test instructions are just like AND, except they don't generate a result.
 718 def TEST8rr  : I<0x84, MRMDestReg>,                      // flags = R8  & R8
 719               II<(ops R8:$src1, R8:$src2), "test $src1, $src2">;
 720 def TEST16rr : I<0x85, MRMDestReg>, OpSize,  // flags = R16 & R16
 721               II<(ops R16:$src1, R16:$src2), "test $src1, $src2">;
 722 def TEST32rr : I<0x85, MRMDestReg>,          // flags = R32 & R32
 723               II<(ops R32:$src1, R32:$src2), "test $src1, $src2">;
 724 def TEST8mr  : Im8  <"test", 0x84, MRMDestMem>;          // flags = [mem8]  & R8
 725 def TEST16mr : Im16 <"test", 0x85, MRMDestMem>, OpSize;  // flags = [mem16] & R16
 726 def TEST32mr : Im32 <"test", 0x85, MRMDestMem>;          // flags = [mem32] & R32
 727 def TEST8rm  : Im8  <"test", 0x84, MRMSrcMem >;          // flags = R8  & [mem8]
 728 def TEST16rm : Im16 <"test", 0x85, MRMSrcMem >, OpSize;  // flags = R16 & [mem16]
 729 def TEST32rm : Im32 <"test", 0x85, MRMSrcMem >;          // flags = R32 & [mem32]
 730
 731 def TEST8ri  : Ii8  <0xF6, MRM0r, (ops R8:$dst, i8imm:$src), "test $dst, $src">;          // flags = R8  & imm8
 732 def TEST16ri : Ii16 <0xF7, MRM0r, (ops R16:$dst, i16imm:$src), "test $dst, $src">, OpSize;  // flags = R16 & imm16
 733 def TEST32ri : Ii32 <0xF7, MRM0r, (ops R32:$dst, i32imm:$src), "test $dst, $src">;          // flags = R32 & imm32
 734 def TEST8mi  : Im8i8  <"test", 0xF6, MRM0m     >;          // flags = [mem8]  & imm8
 735 def TEST16mi : Im16i16<"test", 0xF7, MRM0m     >, OpSize;  // flags = [mem16] & imm16
 736 def TEST32mi : Im32i32<"test", 0xF7, MRM0m     >;          // flags = [mem32] & imm32
 737
 738
 739
 740 // Condition code ops, incl. set if equal/not equal/...
 741 def SAHF     : I<0x9E, RawFrm>, Imp<[AH],[]>,  // flags = AH
 742               II<(ops), "sahf">;
 743 def LAHF     : I<0x9F, RawFrm>, Imp<[],[AH]>,  // AH = flags
 744               II<(ops), "lahf">;
 745
 746 def SETBr    : I<0x92, MRM0r>, TB,                // R8 = <  unsign
 747               II<(ops R8:$dst), "setb $dst">;
 748 def SETBm    : Im8<"setb" , 0x92, MRM0m>, TB;            // [mem8] = <  unsign
 749 def SETAEr   : I<0x93, MRM0r>, TB,                 // R8 = >= unsign
 750               II<(ops R8:$dst), "setae $dst">;
 751 def SETAEm   : Im8<"setae", 0x93, MRM0m>, TB;            // [mem8] = >= unsign
 752 def SETEr    : I<0x94, MRM0r>, TB,                // R8 = ==
 753               II<(ops R8:$dst), "sete $dst">;
 754 def SETEm    : Im8<"sete" , 0x94, MRM0m>, TB;            // [mem8] = ==
 755 def SETNEr   : I<0x95, MRM0r>, TB,                 // R8 = !=
 756               II<(ops R8:$dst), "setne $dst">;
 757 def SETNEm   : Im8<"setne", 0x95, MRM0m>, TB;            // [mem8] = !=
 758 def SETBEr   : I<0x96, MRM0r>, TB,                 // R8 = <= unsign
 759               II<(ops R8:$dst), "setbe $dst">;
 760 def SETBEm   : Im8<"setbe", 0x96, MRM0m>, TB;            // [mem8] = <= unsign
 761 def SETAr    : I<0x97, MRM0r>, TB,                // R8 = >  signed
 762               II<(ops R8:$dst), "seta $dst">;
 763 def SETAm    : Im8<"seta" , 0x97, MRM0m>, TB;            // [mem8] = >  signed
 764 def SETSr    : I<0x98, MRM0r>, TB,                // R8 = <sign bit>
 765               II<(ops R8:$dst), "sets $dst">;
 766 def SETSm    : Im8<"sets" , 0x98, MRM0m>, TB;            // [mem8] = <sign bit>
 767 def SETNSr   : I<0x99, MRM0r>, TB,                 // R8 = !<sign bit>
 768               II<(ops R8:$dst), "setns $dst">;
 769 def SETNSm   : Im8<"setns", 0x99, MRM0m>, TB;            // [mem8] = !<sign bit>
 770 def SETPr    : I<0x9A, MRM0r>, TB,                // R8 = parity
 771               II<(ops R8:$dst), "setp $dst">;
 772 def SETPm    : Im8<"setp" , 0x9A, MRM0m>, TB;            // [mem8] = parity
 773 def SETLr    : I<0x9C, MRM0r>, TB,                // R8 = <  signed
 774               II<(ops R8:$dst), "setl $dst">;
 775 def SETLm    : Im8<"setl" , 0x9C, MRM0m>, TB;            // [mem8] = <  signed
 776 def SETGEr   : I<0x9D, MRM0r>, TB,                 // R8 = >= signed
 777               II<(ops R8:$dst), "setge $dst">;
 778 def SETGEm   : Im8<"setge", 0x9D, MRM0m>, TB;            // [mem8] = >= signed
 779 def SETLEr   : I<0x9E, MRM0r>, TB,                 // R8 = <= signed
 780               II<(ops R8:$dst), "setle $dst">;
 781 def SETLEm   : Im8<"setle", 0x9E, MRM0m>, TB;            // [mem8] = <= signed
 782 def SETGr    : I<0x9F, MRM0r>, TB,                // R8 = <  signed
 783               II<(ops R8:$dst), "setg $dst">;
 784 def SETGm    : Im8<"setg" , 0x9F, MRM0m>, TB;            // [mem8] = <  signed
 785
 786 // Integer comparisons
 787 def CMP8rr  : I<0x38, MRMDestReg>,                              // compare R8, R8
 788               II<(ops R8:$src1, R8:$src2), "cmp $src1, $src2">;
 789 def CMP16rr : I<0x39, MRMDestReg>, OpSize,                      // compare R16, R16
 790               II<(ops R16:$src1, R16:$src2), "cmp $src1, $src2">;
 791 def CMP32rr : I<0x39, MRMDestReg>,                              // compare R32, R32
 792               II<(ops R32:$src1, R32:$src2), "cmp $src1, $src2">;
 793 def CMP8mr  : Im8  <"cmp", 0x38, MRMDestMem>;              // compare [mem8], R8
 794 def CMP16mr : Im16 <"cmp", 0x39, MRMDestMem>, OpSize;      // compare [mem16], R16
 795 def CMP32mr : Im32 <"cmp", 0x39, MRMDestMem>;              // compare [mem32], R32
 796 def CMP8rm  : Im8  <"cmp", 0x3A, MRMSrcMem >;              // compare R8, [mem8]
 797 def CMP16rm : Im16 <"cmp", 0x3B, MRMSrcMem >, OpSize;      // compare R16, [mem16]
 798 def CMP32rm : Im32 <"cmp", 0x3B, MRMSrcMem >;              // compare R32, [mem32]
 799 def CMP8ri  : Ii8  <0x80, MRM7r, (ops R16:$dst, i8imm:$src), "cmp $dst, $src">;              // compare R8, imm8
 800 def CMP16ri : Ii16 <0x81, MRM7r, (ops R16:$dst, i16imm:$src), "cmp $dst, $src">, OpSize;     // compare R16, imm16
 801 def CMP32ri : Ii32 <0x81, MRM7r, (ops R32:$dst, i32imm:$src), "cmp $dst, $src">;                // compare R32, imm32
 802 def CMP8mi  : Im8i8  <"cmp", 0x80, MRM7m   >;              // compare [mem8], imm8
 803 def CMP16mi : Im16i16<"cmp", 0x81, MRM7m   >, OpSize;      // compare [mem16], imm16
 804 def CMP32mi : Im32i32<"cmp", 0x81, MRM7m   >;              // compare [mem32], imm32
 805
 806 // Sign/Zero extenders
 807 def MOVSX16rr8 : I<0xBE, MRMSrcReg>, TB, OpSize,             // R16 = signext(R8)
 808                 II<(ops R16:$dst, R8:$src), "movsx $dst, $src">;
 809 def MOVSX32rr8 : I<0xBE, MRMSrcReg>, TB,                     // R32 = signext(R8)
 810                 II<(ops R32:$dst, R8:$src), "movsx $dst, $src">;
 811 def MOVSX32rr16: I<0xBF, MRMSrcReg>, TB,                     // R32 = signext(R16)
 812                 II<(ops R32:$dst, R16:$src), "movsx $dst, $src">;
 813 def MOVSX16rm8 : Im8 <"movsx", 0xBE, MRMSrcMem>, TB, OpSize; // R16 = signext([mem8])
 814 def MOVSX32rm8 : Im8 <"movsx", 0xBE, MRMSrcMem>, TB;         // R32 = signext([mem8])
 815 def MOVSX32rm16: Im16<"movsx", 0xBF, MRMSrcMem>, TB;         // R32 = signext([mem16])
 816
 817 def MOVZX16rr8 : I<0xB6, MRMSrcReg>, TB, OpSize, // R16 = zeroext(R8)
 818                 II<(ops R16:$dst, R8:$src), "movzx $dst, $src">;
 819 def MOVZX32rr8 : I<0xB6, MRMSrcReg>, TB,         // R32 = zeroext(R8)
 820                 II<(ops R32:$dst, R8:$src), "movzx $dst, $src">;
 821 def MOVZX32rr16: I<0xB7, MRMSrcReg>, TB,         // R32 = zeroext(R16)
 822                 II<(ops R32:$dst, R16:$src), "movzx $dst, $src">;
 823 def MOVZX16rm8 : Im8 <"movzx", 0xB6, MRMSrcMem>, TB, OpSize; // R16 = zeroext([mem8])
 824 def MOVZX32rm8 : Im8 <"movzx", 0xB6, MRMSrcMem>, TB;         // R32 = zeroext([mem8])
 825 def MOVZX32rm16: Im16<"movzx", 0xB7, MRMSrcMem>, TB;         // R32 = zeroext([mem16])
 826
 827
 828 //===----------------------------------------------------------------------===//
 829 // Floating point support
 830 //===----------------------------------------------------------------------===//
 831
 832 // FIXME: These need to indicate mod/ref sets for FP regs... & FP 'TOP'
 833
 834 // Floating point instruction templates
 835 class FPInst<string n, bits<8> o, Format F, FPFormat fp, MemType m, ImmType i>
 836   : X86Inst<n, o, F, m, i> { let FPForm = fp; let FPFormBits = FPForm.Value; }
 837
 838 class FPI<string n, bits<8> o, Format F, FPFormat fp> : FPInst<n, o, F, fp, NoMem, NoImm>;
 839
 840 class FPIM<string n, bits<8> o, Format F, FPFormat fp, MemType m> : FPInst<n, o, F, fp, m, NoImm>;
 841
 842 class FPI16m<string n, bits<8> o, Format F, FPFormat fp> : FPIM<n, o, F, fp, Mem16>;
 843 class FPI32m<string n, bits<8> o, Format F, FPFormat fp> : FPIM<n, o, F, fp, Mem32>;
 844 class FPI64m<string n, bits<8> o, Format F, FPFormat fp> : FPIM<n, o, F, fp, Mem64>;
 845 class FPI80m<string n, bits<8> o, Format F, FPFormat fp> : FPIM<n, o, F, fp, Mem80>;
 846
 847 // Pseudo instructions for floating point.  We use these pseudo instructions
 848 // because they can be expanded by the fp spackifier into one of many different
 849 // forms of instructions for doing these operations.  Until the stackifier runs,
 850 // we prefer to be abstract.
 851 def FpMOV : FPI<"", 0, Pseudo, SpecialFP>;   // f1 = fmov f2
 852 def FpADD : FPI<"", 0, Pseudo, TwoArgFP>;    // f1 = fadd f2, f3
 853 def FpSUB : FPI<"", 0, Pseudo, TwoArgFP>;    // f1 = fsub f2, f3
 854 def FpMUL : FPI<"", 0, Pseudo, TwoArgFP>;    // f1 = fmul f2, f3
 855 def FpDIV : FPI<"", 0, Pseudo, TwoArgFP>;    // f1 = fdiv f2, f3
 856
 857 def FpGETRESULT : FPI<"",0, Pseudo, SpecialFP>;  // FPR = ST(0)
 858 def FpSETRESULT : FPI<"",0, Pseudo, SpecialFP>;  // ST(0) = FPR
 859
 860 // FADD reg, mem: Before stackification, these are represented by: R1 = FADD* R2, [mem]
 861 def FADD32m  : FPI32m<"fadd",  0xD8, MRM0m, OneArgFPRW>;    // ST(0) = ST(0) + [mem32real]
 862 def FADD64m  : FPI64m<"fadd",  0xDC, MRM0m, OneArgFPRW>;    // ST(0) = ST(0) + [mem64real]
 863 def FIADD16m : FPI16m<"fiadd", 0xDE, MRM0m, OneArgFPRW>;    // ST(0) = ST(0) + [mem16int]
 864 def FIADD32m : FPI32m<"fiadd", 0xDA, MRM0m, OneArgFPRW>;    // ST(0) = ST(0) + [mem32int]
 865
 866 // FMUL reg, mem: Before stackification, these are represented by: R1 = FMUL* R2, [mem]
 867 def FMUL32m  : FPI32m<"fmul",  0xD8, MRM1m, OneArgFPRW>;    // ST(0) = ST(0) * [mem32real]
 868 def FMUL64m  : FPI64m<"fmul",  0xDC, MRM1m, OneArgFPRW>;    // ST(0) = ST(0) * [mem64real]
 869 def FIMUL16m : FPI16m<"fimul", 0xDE, MRM1m, OneArgFPRW>;    // ST(0) = ST(0) * [mem16int]
 870 def FIMUL32m : FPI32m<"fimul", 0xDA, MRM1m, OneArgFPRW>;    // ST(0) = ST(0) * [mem32int]
 871
 872 // FSUB reg, mem: Before stackification, these are represented by: R1 = FSUB* R2, [mem]
 873 def FSUB32m  : FPI32m<"fsub",  0xD8, MRM4m, OneArgFPRW>;    // ST(0) = ST(0) - [mem32real]
 874 def FSUB64m  : FPI64m<"fsub",  0xDC, MRM4m, OneArgFPRW>;    // ST(0) = ST(0) - [mem64real]
 875 def FISUB16m : FPI16m<"fisub", 0xDE, MRM4m, OneArgFPRW>;    // ST(0) = ST(0) - [mem16int]
 876 def FISUB32m : FPI32m<"fisub", 0xDA, MRM4m, OneArgFPRW>;    // ST(0) = ST(0) - [mem32int]
 877
 878 // FSUBR reg, mem: Before stackification, these are represented by: R1 = FSUBR* R2, [mem]
 879 // Note that the order of operands does not reflect the operation being performed.
 880 def FSUBR32m  : FPI32m<"fsubr",  0xD8, MRM5m, OneArgFPRW>;  // ST(0) = [mem32real] - ST(0)
 881 def FSUBR64m  : FPI64m<"fsubr",  0xDC, MRM5m, OneArgFPRW>;  // ST(0) = [mem64real] - ST(0)
 882 def FISUBR16m : FPI16m<"fisubr", 0xDE, MRM5m, OneArgFPRW>;  // ST(0) = [mem16int] - ST(0)
 883 def FISUBR32m : FPI32m<"fisubr", 0xDA, MRM5m, OneArgFPRW>;  // ST(0) = [mem32int] - ST(0)
 884
 885 // FDIV reg, mem: Before stackification, these are represented by: R1 = FDIV* R2, [mem]
 886 def FDIV32m  : FPI32m<"fdiv",  0xD8, MRM6m, OneArgFPRW>;    // ST(0) = ST(0) / [mem32real]
 887 def FDIV64m  : FPI64m<"fdiv",  0xDC, MRM6m, OneArgFPRW>;    // ST(0) = ST(0) / [mem64real]
 888 def FIDIV16m : FPI16m<"fidiv", 0xDE, MRM6m, OneArgFPRW>;    // ST(0) = ST(0) / [mem16int]
 889 def FIDIV32m : FPI32m<"fidiv", 0xDA, MRM6m, OneArgFPRW>;    // ST(0) = ST(0) / [mem32int]
 890
 891 // FDIVR reg, mem: Before stackification, these are represented by: R1 = FDIVR* R2, [mem]
 892 // Note that the order of operands does not reflect the operation being performed.
 893 def FDIVR32m  : FPI32m<"fdivr",  0xD8, MRM7m, OneArgFPRW>;  // ST(0) = [mem32real] / ST(0)
 894 def FDIVR64m  : FPI64m<"fdivr",  0xDC, MRM7m, OneArgFPRW>;  // ST(0) = [mem64real] / ST(0)
 895 def FIDIVR16m : FPI16m<"fidivr", 0xDE, MRM7m, OneArgFPRW>;  // ST(0) = [mem16int] / ST(0)
 896 def FIDIVR32m : FPI32m<"fidivr", 0xDA, MRM7m, OneArgFPRW>;  // ST(0) = [mem32int] / ST(0)
 897
 898
 899 // Floating point cmovs...
 900 let isTwoAddress = 1, Uses = [ST0], Defs = [ST0] in {
 901   def FCMOVB  : FPI<"" , 0xC0, AddRegFrm, CondMovFP>, DA,    // fcmovb  ST(i) -> ST(0)
 902                  II<(ops RST:$op), "fcmovb %ST(0), $op">;
 903   def FCMOVBE : FPI<"", 0xD0, AddRegFrm, CondMovFP>, DA,     // fcmovbe ST(i) -> ST(0)
 904                  II<(ops RST:$op), "fcmovbe %ST(0), $op">;
 905   def FCMOVE  : FPI<"" , 0xC8, AddRegFrm, CondMovFP>, DA,    // fcmove  ST(i) -> ST(0)
 906                  II<(ops RST:$op), "fcmove %ST(0), $op">;
 907   def FCMOVAE : FPI<"", 0xC0, AddRegFrm, CondMovFP>, DB,     // fcmovae ST(i) -> ST(0)
 908                  II<(ops RST:$op), "fcmovae %ST(0), $op">;
 909   def FCMOVA  : FPI<"" , 0xD0, AddRegFrm, CondMovFP>, DB,    // fcmova  ST(i) -> ST(0)
 910                  II<(ops RST:$op), "fcmova %ST(0), $op">;
 911   def FCMOVNE : FPI<"", 0xC8, AddRegFrm, CondMovFP>, DB,     // fcmovne ST(i) -> ST(0)
 912                  II<(ops RST:$op), "fcmovne %ST(0), $op">;
 913 }
 914
 915 // Floating point loads & stores...
 916 def FLDrr   : FPI    <"fld"   , 0xC0, AddRegFrm, NotFP>, D9;        // push(ST(i))
 917 def FLD32m  : FPI32m <"fld"   , 0xD9, MRM0m    , ZeroArgFP>;        // load float
 918 def FLD64m  : FPI64m <"fld"   , 0xDD, MRM0m    , ZeroArgFP>;        // load double
 919 def FLD80m  : FPI80m <"fld"   , 0xDB, MRM5m    , ZeroArgFP>;        // load extended
 920 def FILD16m : FPI16m <"fild"  , 0xDF, MRM0m    , ZeroArgFP>;        // load signed short
 921 def FILD32m : FPI32m <"fild"  , 0xDB, MRM0m    , ZeroArgFP>;        // load signed int
 922 def FILD64m : FPI64m <"fild"  , 0xDF, MRM5m    , ZeroArgFP>;        // load signed long
 923
 924 def FSTrr    : FPI    <"fst" , 0xD0, AddRegFrm, NotFP   >, DD;      // ST(i) = ST(0)
 925 def FSTPrr   : FPI    <"fstp", 0xD8, AddRegFrm, NotFP   >, DD;      // ST(i) = ST(0), pop
 926 def FST32m   : FPI32m <"fst" , 0xD9, MRM2m    , OneArgFP>;          // store float
 927 def FST64m   : FPI64m <"fst" , 0xDD, MRM2m    , OneArgFP>;          // store double
 928 def FSTP32m  : FPI32m <"fstp", 0xD9, MRM3m    , OneArgFP>;          // store float, pop
 929 def FSTP64m  : FPI64m <"fstp", 0xDD, MRM3m    , OneArgFP>;          // store double, pop
 930 def FSTP80m  : FPI80m <"fstp", 0xDB, MRM7m    , OneArgFP>;          // store extended, pop
 931
 932 def FIST16m  : FPI16m <"fist",    0xDF, MRM2m , OneArgFP>;          // store signed short
 933 def FIST32m  : FPI32m <"fist",    0xDB, MRM2m , OneArgFP>;          // store signed int
 934 def FISTP16m : FPI16m <"fistp",   0xDF, MRM3m , NotFP   >;          // store signed short, pop
 935 def FISTP32m : FPI32m <"fistp",   0xDB, MRM3m , NotFP   >;          // store signed int, pop
 936 def FISTP64m : FPI64m <"fistpll", 0xDF, MRM7m , OneArgFP>;          // store signed long, pop
 937
 938 def FXCH     : FPI    <"fxch",    0xC8, AddRegFrm, NotFP>, D9;      // fxch ST(i), ST(0)
 939
 940 // Floating point constant loads...
 941 def FLD0 : FPI<"", 0xEE, RawFrm, ZeroArgFP>, D9,
 942                II<(ops), "fldz">;
 943 def FLD1 : FPI<"", 0xE8, RawFrm, ZeroArgFP>, D9,
 944                II<(ops), "fld1">;
 945
 946
 947 // Unary operations...
 948 def FCHS : FPI<"", 0xE0, RawFrm, OneArgFPRW>, D9,           // f1 = fchs f2
 949                II<(ops), "fchs">;
 950 def FTST : FPI<"", 0xE4, RawFrm, OneArgFP>, D9,             // ftst ST(0)
 951                II<(ops), "ftst">;
 952
 953 // Binary arithmetic operations...
 954 class FPST0rInst<bits<8> o> : I<o, AddRegFrm>, D8 {
 955   list<Register> Uses = [ST0];
 956   list<Register> Defs = [ST0];
 957 }
 958 class FPrST0Inst<bits<8> o> : I<o, AddRegFrm>, DC {
 959   list<Register> Uses = [ST0];
 960 }
 961 class FPrST0PInst<bits<8> o> : I<o, AddRegFrm>, DE {
 962   list<Register> Uses = [ST0];
 963 }
 964
 965 def FADDST0r   : FPST0rInst <0xC0>, II<(ops RST:$op), "fadd $op">;
 966 def FADDrST0   : FPrST0Inst <0xC0>, II<(ops RST:$op), "fadd $op, %ST(0)">;
 967 def FADDPrST0  : FPrST0PInst<0xC0>, II<(ops RST:$op), "faddp $op">;
 968
 969 def FSUBRST0r  : FPST0rInst <0xE8>, II<(ops RST:$op), "fsubr $op">;
 970 def FSUBrST0   : FPrST0Inst <0xE8>, II<(ops RST:$op), "fsub $op, %ST(0)">;
 971 def FSUBPrST0  : FPrST0PInst<0xE8>, II<(ops RST:$op), "fsubp $op">;
 972
 973 def FSUBST0r   : FPST0rInst <0xE0>, II<(ops RST:$op), "fsub $op">;
 974 def FSUBRrST0  : FPrST0Inst <0xE0>, II<(ops RST:$op), "fsubr $op, %ST(0)">;
 975 def FSUBRPrST0 : FPrST0PInst<0xE0>, II<(ops RST:$op), "fsubrp $op">;
 976
 977 def FMULST0r   : FPST0rInst <0xC8>, II<(ops RST:$op), "fmul $op">;
 978 def FMULrST0   : FPrST0Inst <0xC8>, II<(ops RST:$op), "fmul $op, %ST(0)">;
 979 def FMULPrST0  : FPrST0PInst<0xC8>, II<(ops RST:$op), "fmulp $op">;
 980
 981 def FDIVRST0r  : FPST0rInst <0xF8>, II<(ops RST:$op), "fdivr $op">;
 982 def FDIVrST0   : FPrST0Inst <0xF8>, II<(ops RST:$op), "fdiv $op, %ST(0)">;
 983 def FDIVPrST0  : FPrST0PInst<0xF8>, II<(ops RST:$op), "fdivp $op">;
 984
 985 def FDIVST0r   : FPST0rInst <0xF0>, II<(ops RST:$op), "fdiv $op">;           // ST(0) = ST(0) / ST(i)
 986 def FDIVRrST0  : FPrST0Inst <0xF0>, II<(ops RST:$op), "fdivr $op, %ST(0)">;  // ST(i) = ST(0) / ST(i)
 987 def FDIVRPrST0 : FPrST0PInst<0xF0>, II<(ops RST:$op), "fdivrp $op">;         // ST(i) = ST(0) / ST(i), pop
 988
 989 // Floating point compares
 990 def FUCOMr    : FPI<"", 0xE0, AddRegFrm, CompareFP>, DD, Imp<[ST0],[]>,  // FPSW = compare ST(0) with ST(i)
 991                 II<(ops RST:$reg), "fucom $reg">;
 992 def FUCOMPr   : I<0xE8, AddRegFrm>, DD, Imp<[ST0],[]>,  // FPSW = compare ST(0) with ST(i), pop
 993                 II<(ops RST:$reg), "fucomp $reg">;
 994 def FUCOMPPr  : I<0xE9, RawFrm   >, DA, Imp<[ST0],[]>,  // compare ST(0) with ST(1), pop, pop
 995                 II<(ops), "fucompp">;
 996
 997
 998 def FUCOMIr  : FPI<"", 0xE8, AddRegFrm, CompareFP>, DB, Imp<[ST0],[]>,  // CC = compare ST(0) with ST(i)
 999                II<(ops RST:$reg), "fucomi %ST(0), $reg">;
1000 def FUCOMIPr : I<0xE8, AddRegFrm>, DF, Imp<[ST0],[]>,  // CC = compare ST(0) with ST(i), pop
1001                II<(ops RST:$reg), "fucomip %ST(0), $reg">;
1002
1003
1004 // Floating point flag ops
1005 def FNSTSW8r  : I<0xE0, RawFrm>, DF, Imp<[],[AX]>,   // AX = fp flags
1006                 II<(ops), "fnstsw">;
1007
1008 def FNSTCW16m : Im16<"fnstcw", 0xD9, MRM7m>;                     // [mem16] = X87 control world
1009 def FLDCW16m  : Im16<"fldcw" , 0xD9, MRM5m>;                     // X87 control world = [mem16]