lib/Target/X86/X86InstrInfo.td

   1 //===- X86InstrInfo.td - Describe the X86 Instruction Set --*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the X86 instruction set, defining the instructions, and
  11 // properties of the instructions which are needed for code generation, machine
  12 // code emission, and analysis.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 //===----------------------------------------------------------------------===//
  17 // X86 specific DAG Nodes.
  18 //
  19
  20 def SDTIntShiftDOp: SDTypeProfile<1, 3,
  21                                   [SDTCisSameAs<0, 1>, SDTCisSameAs<0, 2>,
  22                                    SDTCisInt<0>, SDTCisInt<3>]>;
  23
  24 def SDTX86CmpTest : SDTypeProfile<0, 2, [SDTCisSameAs<0, 1>]>;
  25
  26 def SDTX86Cmov    : SDTypeProfile<1, 4,
  27                                   [SDTCisSameAs<0, 1>, SDTCisSameAs<1, 2>,
  28                                    SDTCisVT<3, i8>, SDTCisVT<4, i32>]>;
  29
  30 def SDTUnaryArithOvf  : SDTypeProfile<1, 1,
  31                                       [SDTCisInt<0>]>;
  32 def SDTBinaryArithOvf : SDTypeProfile<1, 2,
  33                                       [SDTCisSameAs<0, 1>, SDTCisSameAs<0, 2>,
  34                                        SDTCisInt<0>]>;
  35
  36 def SDTX86BrCond  : SDTypeProfile<0, 3,
  37                                   [SDTCisVT<0, OtherVT>,
  38                                    SDTCisVT<1, i8>, SDTCisVT<2, i32>]>;
  39
  40 def SDTX86SetCC   : SDTypeProfile<1, 2,
  41                                   [SDTCisVT<0, i8>,
  42                                    SDTCisVT<1, i8>, SDTCisVT<2, i32>]>;
  43
  44 def SDTX86cas : SDTypeProfile<0, 3, [SDTCisPtrTy<0>, SDTCisInt<1>,
  45                                      SDTCisVT<2, i8>]>;
  46 def SDTX86cas8 : SDTypeProfile<0, 1, [SDTCisPtrTy<0>]>;
  47
  48 def SDTX86atomicBinary : SDTypeProfile<2, 3, [SDTCisInt<0>, SDTCisInt<1>,
  49                                 SDTCisPtrTy<2>, SDTCisInt<3>,SDTCisInt<4>]>;
  50 def SDTX86Ret     : SDTypeProfile<0, -1, [SDTCisVT<0, i16>]>;
  51
  52 def SDT_X86CallSeqStart : SDCallSeqStart<[ SDTCisVT<0, i32> ]>;
  53 def SDT_X86CallSeqEnd   : SDCallSeqEnd<[ SDTCisVT<0, i32>,
  54                                          SDTCisVT<1, i32> ]>;
  55
  56 def SDT_X86Call   : SDTypeProfile<0, -1, [SDTCisVT<0, iPTR>]>;
  57
  58 def SDTX86RepStr  : SDTypeProfile<0, 1, [SDTCisVT<0, OtherVT>]>;
  59
  60 def SDTX86RdTsc   : SDTypeProfile<0, 0, []>;
  61
  62 def SDTX86Wrapper : SDTypeProfile<1, 1, [SDTCisSameAs<0, 1>, SDTCisPtrTy<0>]>;
  63
  64 def SDT_X86TLSADDR : SDTypeProfile<1, 1, [SDTCisPtrTy<0>, SDTCisInt<1>]>;
  65
  66 def SDT_X86TLSTP : SDTypeProfile<1, 0, [SDTCisPtrTy<0>]>;
  67
  68 def SDT_X86EHRET : SDTypeProfile<0, 1, [SDTCisInt<0>]>;
  69
  70 def SDT_X86TCRET : SDTypeProfile<0, 2, [SDTCisPtrTy<0>, SDTCisVT<1, i32>]>;
  71
  72 def X86bsf     : SDNode<"X86ISD::BSF",      SDTIntUnaryOp>;
  73 def X86bsr     : SDNode<"X86ISD::BSR",      SDTIntUnaryOp>;
  74 def X86shld    : SDNode<"X86ISD::SHLD",     SDTIntShiftDOp>;
  75 def X86shrd    : SDNode<"X86ISD::SHRD",     SDTIntShiftDOp>;
  76
  77 def X86cmp     : SDNode<"X86ISD::CMP" ,     SDTX86CmpTest>;
  78
  79 def X86cmov    : SDNode<"X86ISD::CMOV",     SDTX86Cmov>;
  80 def X86brcond  : SDNode<"X86ISD::BRCOND",   SDTX86BrCond,
  81                         [SDNPHasChain]>;
  82 def X86setcc   : SDNode<"X86ISD::SETCC",    SDTX86SetCC>;
  83
  84 def X86cas : SDNode<"X86ISD::LCMPXCHG_DAG", SDTX86cas,
  85                         [SDNPHasChain, SDNPInFlag, SDNPOutFlag, SDNPMayStore,
  86                          SDNPMayLoad]>;
  87 def X86cas8 : SDNode<"X86ISD::LCMPXCHG8_DAG", SDTX86cas8,
  88                         [SDNPHasChain, SDNPInFlag, SDNPOutFlag, SDNPMayStore,
  89                          SDNPMayLoad]>;
  90 def X86AtomAdd64 : SDNode<"X86ISD::ATOMADD64_DAG", SDTX86atomicBinary,
  91                         [SDNPHasChain, SDNPMayStore,
  92                          SDNPMayLoad, SDNPMemOperand]>;
  93 def X86AtomSub64 : SDNode<"X86ISD::ATOMSUB64_DAG", SDTX86atomicBinary,
  94                         [SDNPHasChain, SDNPMayStore,
  95                          SDNPMayLoad, SDNPMemOperand]>;
  96 def X86AtomOr64 : SDNode<"X86ISD::ATOMOR64_DAG", SDTX86atomicBinary,
  97                         [SDNPHasChain, SDNPMayStore,
  98                          SDNPMayLoad, SDNPMemOperand]>;
  99 def X86AtomXor64 : SDNode<"X86ISD::ATOMXOR64_DAG", SDTX86atomicBinary,
 100                         [SDNPHasChain, SDNPMayStore,
 101                          SDNPMayLoad, SDNPMemOperand]>;
 102 def X86AtomAnd64 : SDNode<"X86ISD::ATOMAND64_DAG", SDTX86atomicBinary,
 103                         [SDNPHasChain, SDNPMayStore,
 104                          SDNPMayLoad, SDNPMemOperand]>;
 105 def X86AtomNand64 : SDNode<"X86ISD::ATOMNAND64_DAG", SDTX86atomicBinary,
 106                         [SDNPHasChain, SDNPMayStore,
 107                          SDNPMayLoad, SDNPMemOperand]>;
 108 def X86AtomSwap64 : SDNode<"X86ISD::ATOMSWAP64_DAG", SDTX86atomicBinary,
 109                         [SDNPHasChain, SDNPMayStore,
 110                          SDNPMayLoad, SDNPMemOperand]>;
 111 def X86retflag : SDNode<"X86ISD::RET_FLAG", SDTX86Ret,
 112                         [SDNPHasChain, SDNPOptInFlag]>;
 113
 114 def X86callseq_start :
 115                  SDNode<"ISD::CALLSEQ_START", SDT_X86CallSeqStart,
 116                         [SDNPHasChain, SDNPOutFlag]>;
 117 def X86callseq_end :
 118                  SDNode<"ISD::CALLSEQ_END",   SDT_X86CallSeqEnd,
 119                         [SDNPHasChain, SDNPOptInFlag, SDNPOutFlag]>;
 120
 121 def X86call    : SDNode<"X86ISD::CALL",     SDT_X86Call,
 122                         [SDNPHasChain, SDNPOutFlag, SDNPOptInFlag]>;
 123
 124 def X86tailcall: SDNode<"X86ISD::TAILCALL",     SDT_X86Call,
 125                         [SDNPHasChain, SDNPOutFlag, SDNPOptInFlag]>;
 126
 127 def X86rep_stos: SDNode<"X86ISD::REP_STOS", SDTX86RepStr,
 128                         [SDNPHasChain, SDNPInFlag, SDNPOutFlag, SDNPMayStore]>;
 129 def X86rep_movs: SDNode<"X86ISD::REP_MOVS", SDTX86RepStr,
 130                         [SDNPHasChain, SDNPInFlag, SDNPOutFlag, SDNPMayStore,
 131                          SDNPMayLoad]>;
 132
 133 def X86rdtsc   : SDNode<"X86ISD::RDTSC_DAG",SDTX86RdTsc,
 134                         [SDNPHasChain, SDNPOutFlag, SDNPSideEffect]>;
 135
 136 def X86Wrapper    : SDNode<"X86ISD::Wrapper",     SDTX86Wrapper>;
 137 def X86WrapperRIP : SDNode<"X86ISD::WrapperRIP",  SDTX86Wrapper>;
 138
 139 def X86tlsaddr : SDNode<"X86ISD::TLSADDR", SDT_X86TLSADDR,
 140                         [SDNPHasChain, SDNPOptInFlag, SDNPOutFlag]>;
 141 def X86TLStp : SDNode<"X86ISD::THREAD_POINTER", SDT_X86TLSTP, []>;
 142
 143 def X86ehret : SDNode<"X86ISD::EH_RETURN", SDT_X86EHRET,
 144                         [SDNPHasChain]>;
 145
 146 def X86tcret : SDNode<"X86ISD::TC_RETURN", SDT_X86TCRET,
 147                         [SDNPHasChain,  SDNPOptInFlag]>;
 148
 149 def X86add_ovf  : SDNode<"X86ISD::ADD",  SDTBinaryArithOvf>;
 150 def X86sub_ovf  : SDNode<"X86ISD::SUB",  SDTBinaryArithOvf>;
 151 def X86smul_ovf : SDNode<"X86ISD::SMUL", SDTBinaryArithOvf>;
 152 def X86umul_ovf : SDNode<"X86ISD::UMUL", SDTUnaryArithOvf>;
 153
 154 //===----------------------------------------------------------------------===//
 155 // X86 Operand Definitions.
 156 //
 157
 158 // *mem - Operand definitions for the funky X86 addressing mode operands.
 159 //
 160 class X86MemOperand<string printMethod> : Operand<iPTR> {
 161   let PrintMethod = printMethod;
 162   let MIOperandInfo = (ops ptr_rc, i8imm, ptr_rc, i32imm);
 163 }
 164
 165 def i8mem   : X86MemOperand<"printi8mem">;
 166 def i16mem  : X86MemOperand<"printi16mem">;
 167 def i32mem  : X86MemOperand<"printi32mem">;
 168 def i64mem  : X86MemOperand<"printi64mem">;
 169 def i128mem : X86MemOperand<"printi128mem">;
 170 def f32mem  : X86MemOperand<"printf32mem">;
 171 def f64mem  : X86MemOperand<"printf64mem">;
 172 def f80mem  : X86MemOperand<"printf80mem">;
 173 def f128mem : X86MemOperand<"printf128mem">;
 174
 175 def lea32mem : Operand<i32> {
 176   let PrintMethod = "printi32mem";
 177   let MIOperandInfo = (ops GR32, i8imm, GR32, i32imm);
 178 }
 179
 180 def SSECC : Operand<i8> {
 181   let PrintMethod = "printSSECC";
 182 }
 183
 184 def piclabel: Operand<i32> {
 185   let PrintMethod = "printPICLabel";
 186 }
 187
 188 // A couple of more descriptive operand definitions.
 189 // 16-bits but only 8 bits are significant.
 190 def i16i8imm  : Operand<i16>;
 191 // 32-bits but only 8 bits are significant.
 192 def i32i8imm  : Operand<i32>;
 193
 194 // Branch targets have OtherVT type.
 195 def brtarget : Operand<OtherVT>;
 196
 197 //===----------------------------------------------------------------------===//
 198 // X86 Complex Pattern Definitions.
 199 //
 200
 201 // Define X86 specific addressing mode.
 202 def addr      : ComplexPattern<iPTR, 4, "SelectAddr", [], []>;
 203 def lea32addr : ComplexPattern<i32, 4, "SelectLEAAddr",
 204                                [add, mul, shl, or, frameindex], []>;
 205
 206 //===----------------------------------------------------------------------===//
 207 // X86 Instruction Predicate Definitions.
 208 def HasMMX       : Predicate<"Subtarget->hasMMX()">;
 209 def HasSSE1      : Predicate<"Subtarget->hasSSE1()">;
 210 def HasSSE2      : Predicate<"Subtarget->hasSSE2()">;
 211 def HasSSE3      : Predicate<"Subtarget->hasSSE3()">;
 212 def HasSSSE3     : Predicate<"Subtarget->hasSSSE3()">;
 213 def HasSSE41     : Predicate<"Subtarget->hasSSE41()">;
 214 def HasSSE42     : Predicate<"Subtarget->hasSSE42()">;
 215 def FPStackf32   : Predicate<"!Subtarget->hasSSE1()">;
 216 def FPStackf64   : Predicate<"!Subtarget->hasSSE2()">;
 217 def In32BitMode  : Predicate<"!Subtarget->is64Bit()">;
 218 def In64BitMode  : Predicate<"Subtarget->is64Bit()">;
 219 def SmallCode    : Predicate<"TM.getCodeModel() == CodeModel::Small">;
 220 def NotSmallCode : Predicate<"TM.getCodeModel() != CodeModel::Small">;
 221 def IsStatic     : Predicate<"TM.getRelocationModel() == Reloc::Static">;
 222 def OptForSpeed  : Predicate<"!OptForSize">;
 223
 224 //===----------------------------------------------------------------------===//
 225 // X86 Instruction Format Definitions.
 226 //
 227
 228 include "X86InstrFormats.td"
 229
 230 //===----------------------------------------------------------------------===//
 231 // Pattern fragments...
 232 //
 233
 234 // X86 specific condition code. These correspond to CondCode in
 235 // X86InstrInfo.h. They must be kept in synch.
 236 def X86_COND_A   : PatLeaf<(i8 0)>;
 237 def X86_COND_AE  : PatLeaf<(i8 1)>;
 238 def X86_COND_B   : PatLeaf<(i8 2)>;
 239 def X86_COND_BE  : PatLeaf<(i8 3)>;
 240 def X86_COND_E   : PatLeaf<(i8 4)>;
 241 def X86_COND_G   : PatLeaf<(i8 5)>;
 242 def X86_COND_GE  : PatLeaf<(i8 6)>;
 243 def X86_COND_L   : PatLeaf<(i8 7)>;
 244 def X86_COND_LE  : PatLeaf<(i8 8)>;
 245 def X86_COND_NE  : PatLeaf<(i8 9)>;
 246 def X86_COND_NO  : PatLeaf<(i8 10)>;
 247 def X86_COND_NP  : PatLeaf<(i8 11)>;
 248 def X86_COND_NS  : PatLeaf<(i8 12)>;
 249 def X86_COND_NC  : PatLeaf<(i8 13)>;
 250 def X86_COND_O   : PatLeaf<(i8 14)>;
 251 def X86_COND_P   : PatLeaf<(i8 15)>;
 252 def X86_COND_S   : PatLeaf<(i8 16)>;
 253 def X86_COND_C   : PatLeaf<(i8 17)>;
 254
 255 def i16immSExt8  : PatLeaf<(i16 imm), [{
 256   // i16immSExt8 predicate - True if the 16-bit immediate fits in a 8-bit
 257   // sign extended field.
 258   return (int16_t)N->getZExtValue() == (int8_t)N->getZExtValue();
 259 }]>;
 260
 261 def i32immSExt8  : PatLeaf<(i32 imm), [{
 262   // i32immSExt8 predicate - True if the 32-bit immediate fits in a 8-bit
 263   // sign extended field.
 264   return (int32_t)N->getZExtValue() == (int8_t)N->getZExtValue();
 265 }]>;
 266
 267 // Helper fragments for loads.
 268 // It's always safe to treat a anyext i16 load as a i32 load if the i16 is
 269 // known to be 32-bit aligned or better. Ditto for i8 to i16.
 270 def loadi16 : PatFrag<(ops node:$ptr), (i16 (unindexedload node:$ptr)), [{
 271   LoadSDNode *LD = cast<LoadSDNode>(N);
 272   ISD::LoadExtType ExtType = LD->getExtensionType();
 273   if (ExtType == ISD::NON_EXTLOAD)
 274     return true;
 275   if (ExtType == ISD::EXTLOAD)
 276     return LD->getAlignment() >= 2 && !LD->isVolatile();
 277   return false;
 278 }]>;
 279
 280 def loadi16_anyext : PatFrag<(ops node:$ptr), (i32 (unindexedload node:$ptr)), [{
 281   LoadSDNode *LD = cast<LoadSDNode>(N);
 282   ISD::LoadExtType ExtType = LD->getExtensionType();
 283   if (ExtType == ISD::EXTLOAD)
 284     return LD->getAlignment() >= 2 && !LD->isVolatile();
 285   return false;
 286 }]>;
 287
 288 def loadi32 : PatFrag<(ops node:$ptr), (i32 (unindexedload node:$ptr)), [{
 289   LoadSDNode *LD = cast<LoadSDNode>(N);
 290   ISD::LoadExtType ExtType = LD->getExtensionType();
 291   if (ExtType == ISD::NON_EXTLOAD)
 292     return true;
 293   if (ExtType == ISD::EXTLOAD)
 294     return LD->getAlignment() >= 4 && !LD->isVolatile();
 295   return false;
 296 }]>;
 297
 298 def nvloadi32 : PatFrag<(ops node:$ptr), (i32 (unindexedload node:$ptr)), [{
 299   LoadSDNode *LD = cast<LoadSDNode>(N);
 300   if (LD->isVolatile())
 301     return false;
 302   ISD::LoadExtType ExtType = LD->getExtensionType();
 303   if (ExtType == ISD::NON_EXTLOAD)
 304     return true;
 305   if (ExtType == ISD::EXTLOAD)
 306     return LD->getAlignment() >= 4;
 307   return false;
 308 }]>;
 309
 310 def loadi8  : PatFrag<(ops node:$ptr), (i8  (load node:$ptr))>;
 311 def loadi64 : PatFrag<(ops node:$ptr), (i64 (load node:$ptr))>;
 312
 313 def loadf32 : PatFrag<(ops node:$ptr), (f32 (load node:$ptr))>;
 314 def loadf64 : PatFrag<(ops node:$ptr), (f64 (load node:$ptr))>;
 315 def loadf80 : PatFrag<(ops node:$ptr), (f80 (load node:$ptr))>;
 316
 317 def sextloadi16i8  : PatFrag<(ops node:$ptr), (i16 (sextloadi8 node:$ptr))>;
 318 def sextloadi32i8  : PatFrag<(ops node:$ptr), (i32 (sextloadi8 node:$ptr))>;
 319 def sextloadi32i16 : PatFrag<(ops node:$ptr), (i32 (sextloadi16 node:$ptr))>;
 320
 321 def zextloadi8i1   : PatFrag<(ops node:$ptr), (i8  (zextloadi1 node:$ptr))>;
 322 def zextloadi16i1  : PatFrag<(ops node:$ptr), (i16 (zextloadi1 node:$ptr))>;
 323 def zextloadi32i1  : PatFrag<(ops node:$ptr), (i32 (zextloadi1 node:$ptr))>;
 324 def zextloadi16i8  : PatFrag<(ops node:$ptr), (i16 (zextloadi8 node:$ptr))>;
 325 def zextloadi32i8  : PatFrag<(ops node:$ptr), (i32 (zextloadi8 node:$ptr))>;
 326 def zextloadi32i16 : PatFrag<(ops node:$ptr), (i32 (zextloadi16 node:$ptr))>;
 327
 328 def extloadi8i1    : PatFrag<(ops node:$ptr), (i8  (extloadi1 node:$ptr))>;
 329 def extloadi16i1   : PatFrag<(ops node:$ptr), (i16 (extloadi1 node:$ptr))>;
 330 def extloadi32i1   : PatFrag<(ops node:$ptr), (i32 (extloadi1 node:$ptr))>;
 331 def extloadi16i8   : PatFrag<(ops node:$ptr), (i16 (extloadi8 node:$ptr))>;
 332 def extloadi32i8   : PatFrag<(ops node:$ptr), (i32 (extloadi8 node:$ptr))>;
 333 def extloadi32i16  : PatFrag<(ops node:$ptr), (i32 (extloadi16 node:$ptr))>;
 334
 335
 336 // An 'and' node with a single use.
 337 def and_su : PatFrag<(ops node:$lhs, node:$rhs), (and node:$lhs, node:$rhs), [{
 338   return N->hasOneUse();
 339 }]>;
 340
 341 // 'shld' and 'shrd' instruction patterns. Note that even though these have
 342 // the srl and shl in their patterns, the C++ code must still check for them,
 343 // because predicates are tested before children nodes are explored.
 344
 345 def shrd : PatFrag<(ops node:$src1, node:$amt1, node:$src2, node:$amt2),
 346                    (or (srl node:$src1, node:$amt1),
 347                        (shl node:$src2, node:$amt2)), [{
 348   assert(N->getOpcode() == ISD::OR);
 349   return N->getOperand(0).getOpcode() == ISD::SRL &&
 350          N->getOperand(1).getOpcode() == ISD::SHL &&
 351          isa<ConstantSDNode>(N->getOperand(0).getOperand(1)) &&
 352          isa<ConstantSDNode>(N->getOperand(1).getOperand(1)) &&
 353          N->getOperand(0).getConstantOperandVal(1) ==
 354          N->getValueSizeInBits(0) - N->getOperand(1).getConstantOperandVal(1);
 355 }]>;
 356
 357 def shld : PatFrag<(ops node:$src1, node:$amt1, node:$src2, node:$amt2),
 358                    (or (shl node:$src1, node:$amt1),
 359                        (srl node:$src2, node:$amt2)), [{
 360   assert(N->getOpcode() == ISD::OR);
 361   return N->getOperand(0).getOpcode() == ISD::SHL &&
 362          N->getOperand(1).getOpcode() == ISD::SRL &&
 363          isa<ConstantSDNode>(N->getOperand(0).getOperand(1)) &&
 364          isa<ConstantSDNode>(N->getOperand(1).getOperand(1)) &&
 365          N->getOperand(0).getConstantOperandVal(1) ==
 366          N->getValueSizeInBits(0) - N->getOperand(1).getConstantOperandVal(1);
 367 }]>;
 368
 369 //===----------------------------------------------------------------------===//
 370 // Instruction list...
 371 //
 372
 373 // ADJCALLSTACKDOWN/UP implicitly use/def ESP because they may be expanded into
 374 // a stack adjustment and the codegen must know that they may modify the stack
 375 // pointer before prolog-epilog rewriting occurs.
 376 // Pessimistically assume ADJCALLSTACKDOWN / ADJCALLSTACKUP will become
 377 // sub / add which can clobber EFLAGS.
 378 let Defs = [ESP, EFLAGS], Uses = [ESP] in {
 379 def ADJCALLSTACKDOWN32 : I<0, Pseudo, (outs), (ins i32imm:$amt),
 380                            "#ADJCALLSTACKDOWN",
 381                            [(X86callseq_start timm:$amt)]>,
 382                           Requires<[In32BitMode]>;
 383 def ADJCALLSTACKUP32   : I<0, Pseudo, (outs), (ins i32imm:$amt1, i32imm:$amt2),
 384                            "#ADJCALLSTACKUP",
 385                            [(X86callseq_end timm:$amt1, timm:$amt2)]>,
 386                           Requires<[In32BitMode]>;
 387 }
 388
 389 // Nop
 390 let neverHasSideEffects = 1 in
 391   def NOOP : I<0x90, RawFrm, (outs), (ins), "nop", []>;
 392
 393 // PIC base
 394 let neverHasSideEffects = 1, isNotDuplicable = 1, Uses = [ESP] in
 395   def MOVPC32r : Ii32<0xE8, Pseudo, (outs GR32:$reg), (ins piclabel:$label),
 396                       "call\t$label\n\tpop{l}\t$reg", []>;
 397
 398 //===----------------------------------------------------------------------===//
 399 //  Control Flow Instructions...
 400 //
 401
 402 // Return instructions.
 403 let isTerminator = 1, isReturn = 1, isBarrier = 1,
 404     hasCtrlDep = 1, FPForm = SpecialFP, FPFormBits = SpecialFP.Value in {
 405   def RET    : I   <0xC3, RawFrm, (outs), (ins variable_ops),
 406                     "ret",
 407                     [(X86retflag 0)]>;
 408   def RETI   : Ii16<0xC2, RawFrm, (outs), (ins i16imm:$amt, variable_ops),
 409                     "ret\t$amt",
 410                     [(X86retflag imm:$amt)]>;
 411 }
 412
 413 // All branches are RawFrm, Void, Branch, and Terminators
 414 let isBranch = 1, isTerminator = 1 in
 415   class IBr<bits<8> opcode, dag ins, string asm, list<dag> pattern> :
 416         I<opcode, RawFrm, (outs), ins, asm, pattern>;
 417
 418 let isBranch = 1, isBarrier = 1 in
 419   def JMP : IBr<0xE9, (ins brtarget:$dst), "jmp\t$dst", [(br bb:$dst)]>;
 420
 421 // Indirect branches
 422 let isBranch = 1, isTerminator = 1, isBarrier = 1, isIndirectBranch = 1 in {
 423   def JMP32r     : I<0xFF, MRM4r, (outs), (ins GR32:$dst), "jmp{l}\t{*}$dst",
 424                      [(brind GR32:$dst)]>;
 425   def JMP32m     : I<0xFF, MRM4m, (outs), (ins i32mem:$dst), "jmp{l}\t{*}$dst",
 426                      [(brind (loadi32 addr:$dst))]>;
 427 }
 428
 429 // Conditional branches
 430 let Uses = [EFLAGS] in {
 431 def JE  : IBr<0x84, (ins brtarget:$dst), "je\t$dst",
 432               [(X86brcond bb:$dst, X86_COND_E, EFLAGS)]>, TB;
 433 def JNE : IBr<0x85, (ins brtarget:$dst), "jne\t$dst",
 434               [(X86brcond bb:$dst, X86_COND_NE, EFLAGS)]>, TB;
 435 def JL  : IBr<0x8C, (ins brtarget:$dst), "jl\t$dst",
 436               [(X86brcond bb:$dst, X86_COND_L, EFLAGS)]>, TB;
 437 def JLE : IBr<0x8E, (ins brtarget:$dst), "jle\t$dst",
 438               [(X86brcond bb:$dst, X86_COND_LE, EFLAGS)]>, TB;
 439 def JG  : IBr<0x8F, (ins brtarget:$dst), "jg\t$dst",
 440               [(X86brcond bb:$dst, X86_COND_G, EFLAGS)]>, TB;
 441 def JGE : IBr<0x8D, (ins brtarget:$dst), "jge\t$dst",
 442               [(X86brcond bb:$dst, X86_COND_GE, EFLAGS)]>, TB;
 443
 444 def JB  : IBr<0x82, (ins brtarget:$dst), "jb\t$dst",
 445               [(X86brcond bb:$dst, X86_COND_B, EFLAGS)]>, TB;
 446 def JBE : IBr<0x86, (ins brtarget:$dst), "jbe\t$dst",
 447               [(X86brcond bb:$dst, X86_COND_BE, EFLAGS)]>, TB;
 448 def JA  : IBr<0x87, (ins brtarget:$dst), "ja\t$dst",
 449               [(X86brcond bb:$dst, X86_COND_A, EFLAGS)]>, TB;
 450 def JAE : IBr<0x83, (ins brtarget:$dst), "jae\t$dst",
 451               [(X86brcond bb:$dst, X86_COND_AE, EFLAGS)]>, TB;
 452
 453 def JS  : IBr<0x88, (ins brtarget:$dst), "js\t$dst",
 454               [(X86brcond bb:$dst, X86_COND_S, EFLAGS)]>, TB;
 455 def JNS : IBr<0x89, (ins brtarget:$dst), "jns\t$dst",
 456               [(X86brcond bb:$dst, X86_COND_NS, EFLAGS)]>, TB;
 457 def JP  : IBr<0x8A, (ins brtarget:$dst), "jp\t$dst",
 458               [(X86brcond bb:$dst, X86_COND_P, EFLAGS)]>, TB;
 459 def JNP : IBr<0x8B, (ins brtarget:$dst), "jnp\t$dst",
 460               [(X86brcond bb:$dst, X86_COND_NP, EFLAGS)]>, TB;
 461 def JO  : IBr<0x80, (ins brtarget:$dst), "jo\t$dst",
 462               [(X86brcond bb:$dst, X86_COND_O, EFLAGS)]>, TB;
 463 def JNO : IBr<0x81, (ins brtarget:$dst), "jno\t$dst",
 464               [(X86brcond bb:$dst, X86_COND_NO, EFLAGS)]>, TB;
 465 def JC  : IBr<0x82, (ins brtarget:$dst), "jc\t$dst",
 466               [(X86brcond bb:$dst, X86_COND_C, EFLAGS)]>, TB;
 467 def JNC : IBr<0x83, (ins brtarget:$dst), "jnc\t$dst",
 468               [(X86brcond bb:$dst, X86_COND_NC, EFLAGS)]>, TB;
 469 } // Uses = [EFLAGS]
 470
 471 //===----------------------------------------------------------------------===//
 472 //  Call Instructions...
 473 //
 474 let isCall = 1 in
 475   // All calls clobber the non-callee saved registers. ESP is marked as
 476   // a use to prevent stack-pointer assignments that appear immediately
 477   // before calls from potentially appearing dead. Uses for argument
 478   // registers are added manually.
 479   let Defs = [EAX, ECX, EDX, FP0, FP1, FP2, FP3, FP4, FP5, FP6, ST0,
 480               MM0, MM1, MM2, MM3, MM4, MM5, MM6, MM7,
 481               XMM0, XMM1, XMM2, XMM3, XMM4, XMM5, XMM6, XMM7,
 482               XMM8, XMM9, XMM10, XMM11, XMM12, XMM13, XMM14, XMM15, EFLAGS],
 483       Uses = [ESP] in {
 484     def CALLpcrel32 : Ii32<0xE8, RawFrm, (outs), (ins i32imm:$dst,variable_ops),
 485                            "call\t${dst:call}", []>;
 486     def CALL32r     : I<0xFF, MRM2r, (outs), (ins GR32:$dst, variable_ops),
 487                         "call\t{*}$dst", [(X86call GR32:$dst)]>;
 488     def CALL32m     : I<0xFF, MRM2m, (outs), (ins i32mem:$dst, variable_ops),
 489                         "call\t{*}$dst", [(X86call (loadi32 addr:$dst))]>;
 490   }
 491
 492 // Tail call stuff.
 493
 494 def TAILCALL : I<0, Pseudo, (outs), (ins),
 495                          "#TAILCALL",
 496                          []>;
 497
 498 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1 in
 499 def TCRETURNdi : I<0, Pseudo, (outs), (ins i32imm:$dst, i32imm:$offset, variable_ops),
 500                  "#TC_RETURN $dst $offset",
 501                  []>;
 502
 503 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1 in
 504 def TCRETURNri : I<0, Pseudo, (outs), (ins GR32:$dst, i32imm:$offset, variable_ops),
 505                  "#TC_RETURN $dst $offset",
 506                  []>;
 507
 508 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1 in
 509
 510   def TAILJMPd : IBr<0xE9, (ins i32imm:$dst), "jmp\t${dst:call}  # TAILCALL",
 511                  []>;
 512 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1 in
 513   def TAILJMPr : I<0xFF, MRM4r, (outs), (ins GR32:$dst), "jmp{l}\t{*}$dst  # TAILCALL",
 514                  []>;
 515 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1 in
 516   def TAILJMPm : I<0xFF, MRM4m, (outs), (ins i32mem:$dst),
 517                    "jmp\t{*}$dst  # TAILCALL", []>;
 518
 519 //===----------------------------------------------------------------------===//
 520 //  Miscellaneous Instructions...
 521 //
 522 let Defs = [EBP, ESP], Uses = [EBP, ESP], mayLoad = 1, neverHasSideEffects=1 in
 523 def LEAVE    : I<0xC9, RawFrm,
 524                  (outs), (ins), "leave", []>;
 525
 526 let Defs = [ESP], Uses = [ESP], neverHasSideEffects=1 in {
 527 let mayLoad = 1 in
 528 def POP32r   : I<0x58, AddRegFrm, (outs GR32:$reg), (ins), "pop{l}\t$reg", []>;
 529
 530 let mayStore = 1 in
 531 def PUSH32r  : I<0x50, AddRegFrm, (outs), (ins GR32:$reg), "push{l}\t$reg",[]>;
 532 }
 533
 534 let Defs = [ESP, EFLAGS], Uses = [ESP], mayLoad = 1, neverHasSideEffects=1 in
 535 def POPFD    : I<0x9D, RawFrm, (outs), (ins), "popf", []>;
 536 let Defs = [ESP], Uses = [ESP, EFLAGS], mayStore = 1, neverHasSideEffects=1 in
 537 def PUSHFD   : I<0x9C, RawFrm, (outs), (ins), "pushf", []>;
 538
 539 let isTwoAddress = 1 in                               // GR32 = bswap GR32
 540   def BSWAP32r : I<0xC8, AddRegFrm,
 541                    (outs GR32:$dst), (ins GR32:$src),
 542                    "bswap{l}\t$dst",
 543                    [(set GR32:$dst, (bswap GR32:$src))]>, TB;
 544
 545
 546 // Bit scan instructions.
 547 let Defs = [EFLAGS] in {
 548 def BSF16rr  : I<0xBC, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src),
 549                  "bsf{w}\t{$src, $dst|$dst, $src}",
 550                  [(set GR16:$dst, (X86bsf GR16:$src)), (implicit EFLAGS)]>, TB;
 551 def BSF16rm  : I<0xBC, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
 552                  "bsf{w}\t{$src, $dst|$dst, $src}",
 553                  [(set GR16:$dst, (X86bsf (loadi16 addr:$src))),
 554                   (implicit EFLAGS)]>, TB;
 555 def BSF32rr  : I<0xBC, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src),
 556                  "bsf{l}\t{$src, $dst|$dst, $src}",
 557                  [(set GR32:$dst, (X86bsf GR32:$src)), (implicit EFLAGS)]>, TB;
 558 def BSF32rm  : I<0xBC, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
 559                  "bsf{l}\t{$src, $dst|$dst, $src}",
 560                  [(set GR32:$dst, (X86bsf (loadi32 addr:$src))),
 561                   (implicit EFLAGS)]>, TB;
 562
 563 def BSR16rr  : I<0xBD, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src),
 564                  "bsr{w}\t{$src, $dst|$dst, $src}",
 565                  [(set GR16:$dst, (X86bsr GR16:$src)), (implicit EFLAGS)]>, TB;
 566 def BSR16rm  : I<0xBD, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
 567                  "bsr{w}\t{$src, $dst|$dst, $src}",
 568                  [(set GR16:$dst, (X86bsr (loadi16 addr:$src))),
 569                   (implicit EFLAGS)]>, TB;
 570 def BSR32rr  : I<0xBD, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src),
 571                  "bsr{l}\t{$src, $dst|$dst, $src}",
 572                  [(set GR32:$dst, (X86bsr GR32:$src)), (implicit EFLAGS)]>, TB;
 573 def BSR32rm  : I<0xBD, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
 574                  "bsr{l}\t{$src, $dst|$dst, $src}",
 575                  [(set GR32:$dst, (X86bsr (loadi32 addr:$src))),
 576                   (implicit EFLAGS)]>, TB;
 577 } // Defs = [EFLAGS]
 578
 579 let neverHasSideEffects = 1 in
 580 def LEA16r   : I<0x8D, MRMSrcMem,
 581                  (outs GR16:$dst), (ins i32mem:$src),
 582                  "lea{w}\t{$src|$dst}, {$dst|$src}", []>, OpSize;
 583 let isReMaterializable = 1 in
 584 def LEA32r   : I<0x8D, MRMSrcMem,
 585                  (outs GR32:$dst), (ins lea32mem:$src),
 586                  "lea{l}\t{$src|$dst}, {$dst|$src}",
 587                  [(set GR32:$dst, lea32addr:$src)]>, Requires<[In32BitMode]>;
 588
 589 let Defs = [ECX,EDI,ESI], Uses = [ECX,EDI,ESI] in {
 590 def REP_MOVSB : I<0xA4, RawFrm, (outs), (ins), "{rep;movsb|rep movsb}",
 591                   [(X86rep_movs i8)]>, REP;
 592 def REP_MOVSW : I<0xA5, RawFrm, (outs), (ins), "{rep;movsw|rep movsw}",
 593                   [(X86rep_movs i16)]>, REP, OpSize;
 594 def REP_MOVSD : I<0xA5, RawFrm, (outs), (ins), "{rep;movsl|rep movsd}",
 595                   [(X86rep_movs i32)]>, REP;
 596 }
 597
 598 let Defs = [ECX,EDI], Uses = [AL,ECX,EDI] in
 599 def REP_STOSB : I<0xAA, RawFrm, (outs), (ins), "{rep;stosb|rep stosb}",
 600                   [(X86rep_stos i8)]>, REP;
 601 let Defs = [ECX,EDI], Uses = [AX,ECX,EDI] in
 602 def REP_STOSW : I<0xAB, RawFrm, (outs), (ins), "{rep;stosw|rep stosw}",
 603                   [(X86rep_stos i16)]>, REP, OpSize;
 604 let Defs = [ECX,EDI], Uses = [EAX,ECX,EDI] in
 605 def REP_STOSD : I<0xAB, RawFrm, (outs), (ins), "{rep;stosl|rep stosd}",
 606                   [(X86rep_stos i32)]>, REP;
 607
 608 let Defs = [RAX, RDX] in
 609 def RDTSC : I<0x31, RawFrm, (outs), (ins), "rdtsc", [(X86rdtsc)]>,
 610             TB;
 611
 612 let isBarrier = 1, hasCtrlDep = 1 in {
 613 def TRAP    : I<0x0B, RawFrm, (outs), (ins), "ud2", [(trap)]>, TB;
 614 }
 615
 616 //===----------------------------------------------------------------------===//
 617 //  Input/Output Instructions...
 618 //
 619 let Defs = [AL], Uses = [DX] in
 620 def IN8rr  : I<0xEC, RawFrm, (outs), (ins),
 621                "in{b}\t{%dx, %al|%AL, %DX}", []>;
 622 let Defs = [AX], Uses = [DX] in
 623 def IN16rr : I<0xED, RawFrm, (outs), (ins),
 624                "in{w}\t{%dx, %ax|%AX, %DX}", []>,  OpSize;
 625 let Defs = [EAX], Uses = [DX] in
 626 def IN32rr : I<0xED, RawFrm, (outs), (ins),
 627                "in{l}\t{%dx, %eax|%EAX, %DX}", []>;
 628
 629 let Defs = [AL] in
 630 def IN8ri  : Ii8<0xE4, RawFrm, (outs), (ins i16i8imm:$port),
 631                   "in{b}\t{$port, %al|%AL, $port}", []>;
 632 let Defs = [AX] in
 633 def IN16ri : Ii8<0xE5, RawFrm, (outs), (ins i16i8imm:$port),
 634                   "in{w}\t{$port, %ax|%AX, $port}", []>, OpSize;
 635 let Defs = [EAX] in
 636 def IN32ri : Ii8<0xE5, RawFrm, (outs), (ins i16i8imm:$port),
 637                   "in{l}\t{$port, %eax|%EAX, $port}", []>;
 638
 639 let Uses = [DX, AL] in
 640 def OUT8rr  : I<0xEE, RawFrm, (outs), (ins),
 641                 "out{b}\t{%al, %dx|%DX, %AL}", []>;
 642 let Uses = [DX, AX] in
 643 def OUT16rr : I<0xEF, RawFrm, (outs), (ins),
 644                 "out{w}\t{%ax, %dx|%DX, %AX}", []>, OpSize;
 645 let Uses = [DX, EAX] in
 646 def OUT32rr : I<0xEF, RawFrm, (outs), (ins),
 647                 "out{l}\t{%eax, %dx|%DX, %EAX}", []>;
 648
 649 let Uses = [AL] in
 650 def OUT8ir  : Ii8<0xE6, RawFrm, (outs), (ins i16i8imm:$port),
 651                    "out{b}\t{%al, $port|$port, %AL}", []>;
 652 let Uses = [AX] in
 653 def OUT16ir : Ii8<0xE7, RawFrm, (outs), (ins i16i8imm:$port),
 654                    "out{w}\t{%ax, $port|$port, %AX}", []>, OpSize;
 655 let Uses = [EAX] in
 656 def OUT32ir : Ii8<0xE7, RawFrm, (outs), (ins i16i8imm:$port),
 657                    "out{l}\t{%eax, $port|$port, %EAX}", []>;
 658
 659 //===----------------------------------------------------------------------===//
 660 //  Move Instructions...
 661 //
 662 let neverHasSideEffects = 1 in {
 663 def MOV8rr  : I<0x88, MRMDestReg, (outs GR8 :$dst), (ins GR8 :$src),
 664                 "mov{b}\t{$src, $dst|$dst, $src}", []>;
 665 def MOV16rr : I<0x89, MRMDestReg, (outs GR16:$dst), (ins GR16:$src),
 666                 "mov{w}\t{$src, $dst|$dst, $src}", []>, OpSize;
 667 def MOV32rr : I<0x89, MRMDestReg, (outs GR32:$dst), (ins GR32:$src),
 668                 "mov{l}\t{$src, $dst|$dst, $src}", []>;
 669 }
 670 let isReMaterializable = 1, isAsCheapAsAMove = 1 in {
 671 def MOV8ri  : Ii8 <0xB0, AddRegFrm, (outs GR8 :$dst), (ins i8imm :$src),
 672                    "mov{b}\t{$src, $dst|$dst, $src}",
 673                    [(set GR8:$dst, imm:$src)]>;
 674 def MOV16ri : Ii16<0xB8, AddRegFrm, (outs GR16:$dst), (ins i16imm:$src),
 675                    "mov{w}\t{$src, $dst|$dst, $src}",
 676                    [(set GR16:$dst, imm:$src)]>, OpSize;
 677 def MOV32ri : Ii32<0xB8, AddRegFrm, (outs GR32:$dst), (ins i32imm:$src),
 678                    "mov{l}\t{$src, $dst|$dst, $src}",
 679                    [(set GR32:$dst, imm:$src)]>;
 680 }
 681 def MOV8mi  : Ii8 <0xC6, MRM0m, (outs), (ins i8mem :$dst, i8imm :$src),
 682                    "mov{b}\t{$src, $dst|$dst, $src}",
 683                    [(store (i8 imm:$src), addr:$dst)]>;
 684 def MOV16mi : Ii16<0xC7, MRM0m, (outs), (ins i16mem:$dst, i16imm:$src),
 685                    "mov{w}\t{$src, $dst|$dst, $src}",
 686                    [(store (i16 imm:$src), addr:$dst)]>, OpSize;
 687 def MOV32mi : Ii32<0xC7, MRM0m, (outs), (ins i32mem:$dst, i32imm:$src),
 688                    "mov{l}\t{$src, $dst|$dst, $src}",
 689                    [(store (i32 imm:$src), addr:$dst)]>;
 690
 691 let canFoldAsLoad = 1, isReMaterializable = 1, mayHaveSideEffects = 1 in {
 692 def MOV8rm  : I<0x8A, MRMSrcMem, (outs GR8 :$dst), (ins i8mem :$src),
 693                 "mov{b}\t{$src, $dst|$dst, $src}",
 694                 [(set GR8:$dst, (load addr:$src))]>;
 695 def MOV16rm : I<0x8B, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
 696                 "mov{w}\t{$src, $dst|$dst, $src}",
 697                 [(set GR16:$dst, (load addr:$src))]>, OpSize;
 698 def MOV32rm : I<0x8B, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
 699                 "mov{l}\t{$src, $dst|$dst, $src}",
 700                 [(set GR32:$dst, (load addr:$src))]>;
 701 }
 702
 703 def MOV8mr  : I<0x88, MRMDestMem, (outs), (ins i8mem :$dst, GR8 :$src),
 704                 "mov{b}\t{$src, $dst|$dst, $src}",
 705                 [(store GR8:$src, addr:$dst)]>;
 706 def MOV16mr : I<0x89, MRMDestMem, (outs), (ins i16mem:$dst, GR16:$src),
 707                 "mov{w}\t{$src, $dst|$dst, $src}",
 708                 [(store GR16:$src, addr:$dst)]>, OpSize;
 709 def MOV32mr : I<0x89, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
 710                 "mov{l}\t{$src, $dst|$dst, $src}",
 711                 [(store GR32:$src, addr:$dst)]>;
 712
 713 //===----------------------------------------------------------------------===//
 714 //  Fixed-Register Multiplication and Division Instructions...
 715 //
 716
 717 // Extra precision multiplication
 718 let Defs = [AL,AH,EFLAGS], Uses = [AL] in
 719 def MUL8r  : I<0xF6, MRM4r, (outs),  (ins GR8:$src), "mul{b}\t$src",
 720                // FIXME: Used for 8-bit mul, ignore result upper 8 bits.
 721                // This probably ought to be moved to a def : Pat<> if the
 722                // syntax can be accepted.
 723                [(set AL, (mul AL, GR8:$src)),
 724                 (implicit EFLAGS)]>;     // AL,AH = AL*GR8
 725
 726 let Defs = [AX,DX,EFLAGS], Uses = [AX], neverHasSideEffects = 1 in
 727 def MUL16r : I<0xF7, MRM4r, (outs),  (ins GR16:$src),
 728                "mul{w}\t$src",
 729                []>, OpSize;    // AX,DX = AX*GR16
 730
 731 let Defs = [EAX,EDX,EFLAGS], Uses = [EAX], neverHasSideEffects = 1 in
 732 def MUL32r : I<0xF7, MRM4r, (outs),  (ins GR32:$src),
 733                "mul{l}\t$src",
 734                []>; // EAX,EDX = EAX*GR32
 735
 736 let Defs = [AL,AH,EFLAGS], Uses = [AL] in
 737 def MUL8m  : I<0xF6, MRM4m, (outs), (ins i8mem :$src),
 738                "mul{b}\t$src",
 739                // FIXME: Used for 8-bit mul, ignore result upper 8 bits.
 740                // This probably ought to be moved to a def : Pat<> if the
 741                // syntax can be accepted.
 742                [(set AL, (mul AL, (loadi8 addr:$src))),
 743                 (implicit EFLAGS)]>;   // AL,AH = AL*[mem8]
 744
 745 let mayLoad = 1, neverHasSideEffects = 1 in {
 746 let Defs = [AX,DX,EFLAGS], Uses = [AX] in
 747 def MUL16m : I<0xF7, MRM4m, (outs), (ins i16mem:$src),
 748                "mul{w}\t$src",
 749                []>, OpSize; // AX,DX = AX*[mem16]
 750
 751 let Defs = [EAX,EDX,EFLAGS], Uses = [EAX] in
 752 def MUL32m : I<0xF7, MRM4m, (outs), (ins i32mem:$src),
 753               "mul{l}\t$src",
 754               []>;          // EAX,EDX = EAX*[mem32]
 755 }
 756
 757 let neverHasSideEffects = 1 in {
 758 let Defs = [AL,AH,EFLAGS], Uses = [AL] in
 759 def IMUL8r  : I<0xF6, MRM5r, (outs),  (ins GR8:$src), "imul{b}\t$src", []>;
 760               // AL,AH = AL*GR8
 761 let Defs = [AX,DX,EFLAGS], Uses = [AX] in
 762 def IMUL16r : I<0xF7, MRM5r, (outs),  (ins GR16:$src), "imul{w}\t$src", []>,
 763               OpSize;    // AX,DX = AX*GR16
 764 let Defs = [EAX,EDX,EFLAGS], Uses = [EAX] in
 765 def IMUL32r : I<0xF7, MRM5r, (outs),  (ins GR32:$src), "imul{l}\t$src", []>;
 766               // EAX,EDX = EAX*GR32
 767 let mayLoad = 1 in {
 768 let Defs = [AL,AH,EFLAGS], Uses = [AL] in
 769 def IMUL8m  : I<0xF6, MRM5m, (outs), (ins i8mem :$src),
 770                 "imul{b}\t$src", []>;    // AL,AH = AL*[mem8]
 771 let Defs = [AX,DX,EFLAGS], Uses = [AX] in
 772 def IMUL16m : I<0xF7, MRM5m, (outs), (ins i16mem:$src),
 773                 "imul{w}\t$src", []>, OpSize; // AX,DX = AX*[mem16]
 774 let Defs = [EAX,EDX], Uses = [EAX] in
 775 def IMUL32m : I<0xF7, MRM5m, (outs), (ins i32mem:$src),
 776                 "imul{l}\t$src", []>;  // EAX,EDX = EAX*[mem32]
 777 }
 778 } // neverHasSideEffects
 779
 780 // unsigned division/remainder
 781 let Defs = [AL,AH,EFLAGS], Uses = [AX] in
 782 def DIV8r  : I<0xF6, MRM6r, (outs),  (ins GR8:$src),          // AX/r8 = AL,AH
 783                "div{b}\t$src", []>;
 784 let Defs = [AX,DX,EFLAGS], Uses = [AX,DX] in
 785 def DIV16r : I<0xF7, MRM6r, (outs),  (ins GR16:$src),         // DX:AX/r16 = AX,DX
 786                "div{w}\t$src", []>, OpSize;
 787 let Defs = [EAX,EDX,EFLAGS], Uses = [EAX,EDX] in
 788 def DIV32r : I<0xF7, MRM6r, (outs),  (ins GR32:$src),         // EDX:EAX/r32 = EAX,EDX
 789                "div{l}\t$src", []>;
 790 let mayLoad = 1 in {
 791 let Defs = [AL,AH,EFLAGS], Uses = [AX] in
 792 def DIV8m  : I<0xF6, MRM6m, (outs), (ins i8mem:$src),       // AX/[mem8] = AL,AH
 793                "div{b}\t$src", []>;
 794 let Defs = [AX,DX,EFLAGS], Uses = [AX,DX] in
 795 def DIV16m : I<0xF7, MRM6m, (outs), (ins i16mem:$src),      // DX:AX/[mem16] = AX,DX
 796                "div{w}\t$src", []>, OpSize;
 797 let Defs = [EAX,EDX,EFLAGS], Uses = [EAX,EDX] in
 798 def DIV32m : I<0xF7, MRM6m, (outs), (ins i32mem:$src),      // EDX:EAX/[mem32] = EAX,EDX
 799                "div{l}\t$src", []>;
 800 }
 801
 802 // Signed division/remainder.
 803 let Defs = [AL,AH,EFLAGS], Uses = [AX] in
 804 def IDIV8r : I<0xF6, MRM7r, (outs),  (ins GR8:$src),          // AX/r8 = AL,AH
 805                "idiv{b}\t$src", []>;
 806 let Defs = [AX,DX,EFLAGS], Uses = [AX,DX] in
 807 def IDIV16r: I<0xF7, MRM7r, (outs),  (ins GR16:$src),         // DX:AX/r16 = AX,DX
 808                "idiv{w}\t$src", []>, OpSize;
 809 let Defs = [EAX,EDX,EFLAGS], Uses = [EAX,EDX] in
 810 def IDIV32r: I<0xF7, MRM7r, (outs),  (ins GR32:$src),         // EDX:EAX/r32 = EAX,EDX
 811                "idiv{l}\t$src", []>;
 812 let mayLoad = 1, mayLoad = 1 in {
 813 let Defs = [AL,AH,EFLAGS], Uses = [AX] in
 814 def IDIV8m : I<0xF6, MRM7m, (outs), (ins i8mem:$src),      // AX/[mem8] = AL,AH
 815                "idiv{b}\t$src", []>;
 816 let Defs = [AX,DX,EFLAGS], Uses = [AX,DX] in
 817 def IDIV16m: I<0xF7, MRM7m, (outs), (ins i16mem:$src),     // DX:AX/[mem16] = AX,DX
 818                "idiv{w}\t$src", []>, OpSize;
 819 let Defs = [EAX,EDX,EFLAGS], Uses = [EAX,EDX] in
 820 def IDIV32m: I<0xF7, MRM7m, (outs), (ins i32mem:$src),     // EDX:EAX/[mem32] = EAX,EDX
 821                "idiv{l}\t$src", []>;
 822 }
 823
 824 //===----------------------------------------------------------------------===//
 825 //  Two address Instructions.
 826 //
 827 let isTwoAddress = 1 in {
 828
 829 // Conditional moves
 830 let Uses = [EFLAGS] in {
 831 let isCommutable = 1 in {
 832 def CMOVB16rr : I<0x42, MRMSrcReg,       // if <u, GR16 = GR16
 833                   (outs GR16:$dst), (ins GR16:$src1, GR16:$src2),
 834                   "cmovb\t{$src2, $dst|$dst, $src2}",
 835                   [(set GR16:$dst, (X86cmov GR16:$src1, GR16:$src2,
 836                                    X86_COND_B, EFLAGS))]>,
 837                   TB, OpSize;
 838 def CMOVB32rr : I<0x42, MRMSrcReg,       // if <u, GR32 = GR32
 839                   (outs GR32:$dst), (ins GR32:$src1, GR32:$src2),
 840                   "cmovb\t{$src2, $dst|$dst, $src2}",
 841                   [(set GR32:$dst, (X86cmov GR32:$src1, GR32:$src2,
 842                                    X86_COND_B, EFLAGS))]>,
 843                    TB;
 844
 845 def CMOVAE16rr: I<0x43, MRMSrcReg,       // if >=u, GR16 = GR16
 846                   (outs GR16:$dst), (ins GR16:$src1, GR16:$src2),
 847                   "cmovae\t{$src2, $dst|$dst, $src2}",
 848                   [(set GR16:$dst, (X86cmov GR16:$src1, GR16:$src2,
 849                                    X86_COND_AE, EFLAGS))]>,
 850                    TB, OpSize;
 851 def CMOVAE32rr: I<0x43, MRMSrcReg,       // if >=u, GR32 = GR32
 852                   (outs GR32:$dst), (ins GR32:$src1, GR32:$src2),
 853                   "cmovae\t{$src2, $dst|$dst, $src2}",
 854                   [(set GR32:$dst, (X86cmov GR32:$src1, GR32:$src2,
 855                                    X86_COND_AE, EFLAGS))]>,
 856                    TB;
 857 def CMOVE16rr : I<0x44, MRMSrcReg,       // if ==, GR16 = GR16
 858                   (outs GR16:$dst), (ins GR16:$src1, GR16:$src2),
 859                   "cmove\t{$src2, $dst|$dst, $src2}",
 860                   [(set GR16:$dst, (X86cmov GR16:$src1, GR16:$src2,
 861                                    X86_COND_E, EFLAGS))]>,
 862                    TB, OpSize;
 863 def CMOVE32rr : I<0x44, MRMSrcReg,       // if ==, GR32 = GR32
 864                   (outs GR32:$dst), (ins GR32:$src1, GR32:$src2),
 865                   "cmove\t{$src2, $dst|$dst, $src2}",
 866                   [(set GR32:$dst, (X86cmov GR32:$src1, GR32:$src2,
 867                                    X86_COND_E, EFLAGS))]>,
 868                    TB;
 869 def CMOVNE16rr: I<0x45, MRMSrcReg,       // if !=, GR16 = GR16
 870                   (outs GR16:$dst), (ins GR16:$src1, GR16:$src2),
 871                   "cmovne\t{$src2, $dst|$dst, $src2}",
 872                   [(set GR16:$dst, (X86cmov GR16:$src1, GR16:$src2,
 873                                    X86_COND_NE, EFLAGS))]>,
 874                    TB, OpSize;
 875 def CMOVNE32rr: I<0x45, MRMSrcReg,       // if !=, GR32 = GR32
 876                   (outs GR32:$dst), (ins GR32:$src1, GR32:$src2),
 877                   "cmovne\t{$src2, $dst|$dst, $src2}",
 878                   [(set GR32:$dst, (X86cmov GR32:$src1, GR32:$src2,
 879                                    X86_COND_NE, EFLAGS))]>,
 880                    TB;
 881 def CMOVBE16rr: I<0x46, MRMSrcReg,       // if <=u, GR16 = GR16
 882                   (outs GR16:$dst), (ins GR16:$src1, GR16:$src2),
 883                   "cmovbe\t{$src2, $dst|$dst, $src2}",
 884                   [(set GR16:$dst, (X86cmov GR16:$src1, GR16:$src2,
 885                                    X86_COND_BE, EFLAGS))]>,
 886                    TB, OpSize;
 887 def CMOVBE32rr: I<0x46, MRMSrcReg,       // if <=u, GR32 = GR32
 888                   (outs GR32:$dst), (ins GR32:$src1, GR32:$src2),
 889                   "cmovbe\t{$src2, $dst|$dst, $src2}",
 890                   [(set GR32:$dst, (X86cmov GR32:$src1, GR32:$src2,
 891                                    X86_COND_BE, EFLAGS))]>,
 892                    TB;
 893 def CMOVA16rr : I<0x47, MRMSrcReg,       // if >u, GR16 = GR16
 894                   (outs GR16:$dst), (ins GR16:$src1, GR16:$src2),
 895                   "cmova\t{$src2, $dst|$dst, $src2}",
 896                   [(set GR16:$dst, (X86cmov GR16:$src1, GR16:$src2,
 897                                    X86_COND_A, EFLAGS))]>,
 898                    TB, OpSize;
 899 def CMOVA32rr : I<0x47, MRMSrcReg,       // if >u, GR32 = GR32
 900                   (outs GR32:$dst), (ins GR32:$src1, GR32:$src2),
 901                   "cmova\t{$src2, $dst|$dst, $src2}",
 902                   [(set GR32:$dst, (X86cmov GR32:$src1, GR32:$src2,
 903                                    X86_COND_A, EFLAGS))]>,
 904                    TB;
 905 def CMOVL16rr : I<0x4C, MRMSrcReg,       // if <s, GR16 = GR16
 906                   (outs GR16:$dst), (ins GR16:$src1, GR16:$src2),
 907                   "cmovl\t{$src2, $dst|$dst, $src2}",
 908                   [(set GR16:$dst, (X86cmov GR16:$src1, GR16:$src2,
 909                                    X86_COND_L, EFLAGS))]>,
 910                    TB, OpSize;
 911 def CMOVL32rr : I<0x4C, MRMSrcReg,       // if <s, GR32 = GR32
 912                   (outs GR32:$dst), (ins GR32:$src1, GR32:$src2),
 913                   "cmovl\t{$src2, $dst|$dst, $src2}",
 914                   [(set GR32:$dst, (X86cmov GR32:$src1, GR32:$src2,
 915                                    X86_COND_L, EFLAGS))]>,
 916                    TB;
 917 def CMOVGE16rr: I<0x4D, MRMSrcReg,       // if >=s, GR16 = GR16
 918                   (outs GR16:$dst), (ins GR16:$src1, GR16:$src2),
 919                   "cmovge\t{$src2, $dst|$dst, $src2}",
 920                   [(set GR16:$dst, (X86cmov GR16:$src1, GR16:$src2,
 921                                    X86_COND_GE, EFLAGS))]>,
 922                    TB, OpSize;
 923 def CMOVGE32rr: I<0x4D, MRMSrcReg,       // if >=s, GR32 = GR32
 924                   (outs GR32:$dst), (ins GR32:$src1, GR32:$src2),
 925                   "cmovge\t{$src2, $dst|$dst, $src2}",
 926                   [(set GR32:$dst, (X86cmov GR32:$src1, GR32:$src2,
 927                                    X86_COND_GE, EFLAGS))]>,
 928                    TB;
 929 def CMOVLE16rr: I<0x4E, MRMSrcReg,       // if <=s, GR16 = GR16
 930                   (outs GR16:$dst), (ins GR16:$src1, GR16:$src2),
 931                   "cmovle\t{$src2, $dst|$dst, $src2}",
 932                   [(set GR16:$dst, (X86cmov GR16:$src1, GR16:$src2,
 933                                    X86_COND_LE, EFLAGS))]>,
 934                    TB, OpSize;
 935 def CMOVLE32rr: I<0x4E, MRMSrcReg,       // if <=s, GR32 = GR32
 936                   (outs GR32:$dst), (ins GR32:$src1, GR32:$src2),
 937                   "cmovle\t{$src2, $dst|$dst, $src2}",
 938                   [(set GR32:$dst, (X86cmov GR32:$src1, GR32:$src2,
 939                                    X86_COND_LE, EFLAGS))]>,
 940                    TB;
 941 def CMOVG16rr : I<0x4F, MRMSrcReg,       // if >s, GR16 = GR16
 942                   (outs GR16:$dst), (ins GR16:$src1, GR16:$src2),
 943                   "cmovg\t{$src2, $dst|$dst, $src2}",
 944                   [(set GR16:$dst, (X86cmov GR16:$src1, GR16:$src2,
 945                                    X86_COND_G, EFLAGS))]>,
 946                    TB, OpSize;
 947 def CMOVG32rr : I<0x4F, MRMSrcReg,       // if >s, GR32 = GR32
 948                   (outs GR32:$dst), (ins GR32:$src1, GR32:$src2),
 949                   "cmovg\t{$src2, $dst|$dst, $src2}",
 950                   [(set GR32:$dst, (X86cmov GR32:$src1, GR32:$src2,
 951                                    X86_COND_G, EFLAGS))]>,
 952                    TB;
 953 def CMOVS16rr : I<0x48, MRMSrcReg,       // if signed, GR16 = GR16
 954                   (outs GR16:$dst), (ins GR16:$src1, GR16:$src2),
 955                   "cmovs\t{$src2, $dst|$dst, $src2}",
 956                   [(set GR16:$dst, (X86cmov GR16:$src1, GR16:$src2,
 957                                    X86_COND_S, EFLAGS))]>,
 958                   TB, OpSize;
 959 def CMOVS32rr : I<0x48, MRMSrcReg,       // if signed, GR32 = GR32
 960                   (outs GR32:$dst), (ins GR32:$src1, GR32:$src2),
 961                   "cmovs\t{$src2, $dst|$dst, $src2}",
 962                   [(set GR32:$dst, (X86cmov GR32:$src1, GR32:$src2,
 963                                    X86_COND_S, EFLAGS))]>,
 964                   TB;
 965 def CMOVNS16rr: I<0x49, MRMSrcReg,       // if !signed, GR16 = GR16
 966                   (outs GR16:$dst), (ins GR16:$src1, GR16:$src2),
 967                   "cmovns\t{$src2, $dst|$dst, $src2}",
 968                   [(set GR16:$dst, (X86cmov GR16:$src1, GR16:$src2,
 969                                    X86_COND_NS, EFLAGS))]>,
 970                   TB, OpSize;
 971 def CMOVNS32rr: I<0x49, MRMSrcReg,       // if !signed, GR32 = GR32
 972                   (outs GR32:$dst), (ins GR32:$src1, GR32:$src2),
 973                   "cmovns\t{$src2, $dst|$dst, $src2}",
 974                   [(set GR32:$dst, (X86cmov GR32:$src1, GR32:$src2,
 975                                    X86_COND_NS, EFLAGS))]>,
 976                   TB;
 977 def CMOVP16rr : I<0x4A, MRMSrcReg,       // if parity, GR16 = GR16
 978                   (outs GR16:$dst), (ins GR16:$src1, GR16:$src2),
 979                   "cmovp\t{$src2, $dst|$dst, $src2}",
 980                   [(set GR16:$dst, (X86cmov GR16:$src1, GR16:$src2,
 981                                    X86_COND_P, EFLAGS))]>,
 982                   TB, OpSize;
 983 def CMOVP32rr : I<0x4A, MRMSrcReg,       // if parity, GR32 = GR32
 984                   (outs GR32:$dst), (ins GR32:$src1, GR32:$src2),
 985                   "cmovp\t{$src2, $dst|$dst, $src2}",
 986                   [(set GR32:$dst, (X86cmov GR32:$src1, GR32:$src2,
 987                                    X86_COND_P, EFLAGS))]>,
 988                   TB;
 989 def CMOVNP16rr : I<0x4B, MRMSrcReg,       // if !parity, GR16 = GR16
 990                   (outs GR16:$dst), (ins GR16:$src1, GR16:$src2),
 991                   "cmovnp\t{$src2, $dst|$dst, $src2}",
 992                    [(set GR16:$dst, (X86cmov GR16:$src1, GR16:$src2,
 993                                     X86_COND_NP, EFLAGS))]>,
 994                   TB, OpSize;
 995 def CMOVNP32rr : I<0x4B, MRMSrcReg,       // if !parity, GR32 = GR32
 996                   (outs GR32:$dst), (ins GR32:$src1, GR32:$src2),
 997                   "cmovnp\t{$src2, $dst|$dst, $src2}",
 998                    [(set GR32:$dst, (X86cmov GR32:$src1, GR32:$src2,
 999                                     X86_COND_NP, EFLAGS))]>,
1000                   TB;
1001 } // isCommutable = 1
1002
1003 def CMOVNP32rm : I<0x4B, MRMSrcMem,       // if !parity, GR32 = [mem32]
1004                   (outs GR32:$dst), (ins GR32:$src1, i32mem:$src2),
1005                   "cmovnp\t{$src2, $dst|$dst, $src2}",
1006                    [(set GR32:$dst, (X86cmov GR32:$src1, (loadi32 addr:$src2),
1007                                     X86_COND_NP, EFLAGS))]>,
1008                   TB;
1009
1010 def CMOVB16rm : I<0x42, MRMSrcMem,       // if <u, GR16 = [mem16]
1011                   (outs GR16:$dst), (ins GR16:$src1, i16mem:$src2),
1012                   "cmovb\t{$src2, $dst|$dst, $src2}",
1013                   [(set GR16:$dst, (X86cmov GR16:$src1, (loadi16 addr:$src2),
1014                                    X86_COND_B, EFLAGS))]>,
1015                   TB, OpSize;
1016 def CMOVB32rm : I<0x42, MRMSrcMem,       // if <u, GR32 = [mem32]
1017                   (outs GR32:$dst), (ins GR32:$src1, i32mem:$src2),
1018                   "cmovb\t{$src2, $dst|$dst, $src2}",
1019                   [(set GR32:$dst, (X86cmov GR32:$src1, (loadi32 addr:$src2),
1020                                    X86_COND_B, EFLAGS))]>,
1021                    TB;
1022 def CMOVAE16rm: I<0x43, MRMSrcMem,       // if >=u, GR16 = [mem16]
1023                   (outs GR16:$dst), (ins GR16:$src1, i16mem:$src2),
1024                   "cmovae\t{$src2, $dst|$dst, $src2}",
1025                   [(set GR16:$dst, (X86cmov GR16:$src1, (loadi16 addr:$src2),
1026                                    X86_COND_AE, EFLAGS))]>,
1027                    TB, OpSize;
1028 def CMOVAE32rm: I<0x43, MRMSrcMem,       // if >=u, GR32 = [mem32]
1029                   (outs GR32:$dst), (ins GR32:$src1, i32mem:$src2),
1030                   "cmovae\t{$src2, $dst|$dst, $src2}",
1031                   [(set GR32:$dst, (X86cmov GR32:$src1, (loadi32 addr:$src2),
1032                                    X86_COND_AE, EFLAGS))]>,
1033                    TB;
1034 def CMOVE16rm : I<0x44, MRMSrcMem,       // if ==, GR16 = [mem16]
1035                   (outs GR16:$dst), (ins GR16:$src1, i16mem:$src2),
1036                   "cmove\t{$src2, $dst|$dst, $src2}",
1037                   [(set GR16:$dst, (X86cmov GR16:$src1, (loadi16 addr:$src2),
1038                                    X86_COND_E, EFLAGS))]>,
1039                    TB, OpSize;
1040 def CMOVE32rm : I<0x44, MRMSrcMem,       // if ==, GR32 = [mem32]
1041                   (outs GR32:$dst), (ins GR32:$src1, i32mem:$src2),
1042                   "cmove\t{$src2, $dst|$dst, $src2}",
1043                   [(set GR32:$dst, (X86cmov GR32:$src1, (loadi32 addr:$src2),
1044                                    X86_COND_E, EFLAGS))]>,
1045                    TB;
1046 def CMOVNE16rm: I<0x45, MRMSrcMem,       // if !=, GR16 = [mem16]
1047                   (outs GR16:$dst), (ins GR16:$src1, i16mem:$src2),
1048                   "cmovne\t{$src2, $dst|$dst, $src2}",
1049                   [(set GR16:$dst, (X86cmov GR16:$src1, (loadi16 addr:$src2),
1050                                    X86_COND_NE, EFLAGS))]>,
1051                    TB, OpSize;
1052 def CMOVNE32rm: I<0x45, MRMSrcMem,       // if !=, GR32 = [mem32]
1053                   (outs GR32:$dst), (ins GR32:$src1, i32mem:$src2),
1054                   "cmovne\t{$src2, $dst|$dst, $src2}",
1055                   [(set GR32:$dst, (X86cmov GR32:$src1, (loadi32 addr:$src2),
1056                                    X86_COND_NE, EFLAGS))]>,
1057                    TB;
1058 def CMOVBE16rm: I<0x46, MRMSrcMem,       // if <=u, GR16 = [mem16]
1059                   (outs GR16:$dst), (ins GR16:$src1, i16mem:$src2),
1060                   "cmovbe\t{$src2, $dst|$dst, $src2}",
1061                   [(set GR16:$dst, (X86cmov GR16:$src1, (loadi16 addr:$src2),
1062                                    X86_COND_BE, EFLAGS))]>,
1063                    TB, OpSize;
1064 def CMOVBE32rm: I<0x46, MRMSrcMem,       // if <=u, GR32 = [mem32]
1065                   (outs GR32:$dst), (ins GR32:$src1, i32mem:$src2),
1066                   "cmovbe\t{$src2, $dst|$dst, $src2}",
1067                   [(set GR32:$dst, (X86cmov GR32:$src1, (loadi32 addr:$src2),
1068                                    X86_COND_BE, EFLAGS))]>,
1069                    TB;
1070 def CMOVA16rm : I<0x47, MRMSrcMem,       // if >u, GR16 = [mem16]
1071                   (outs GR16:$dst), (ins GR16:$src1, i16mem:$src2),
1072                   "cmova\t{$src2, $dst|$dst, $src2}",
1073                   [(set GR16:$dst, (X86cmov GR16:$src1, (loadi16 addr:$src2),
1074                                    X86_COND_A, EFLAGS))]>,
1075                    TB, OpSize;
1076 def CMOVA32rm : I<0x47, MRMSrcMem,       // if >u, GR32 = [mem32]
1077                   (outs GR32:$dst), (ins GR32:$src1, i32mem:$src2),
1078                   "cmova\t{$src2, $dst|$dst, $src2}",
1079                   [(set GR32:$dst, (X86cmov GR32:$src1, (loadi32 addr:$src2),
1080                                    X86_COND_A, EFLAGS))]>,
1081                    TB;
1082 def CMOVL16rm : I<0x4C, MRMSrcMem,       // if <s, GR16 = [mem16]
1083                   (outs GR16:$dst), (ins GR16:$src1, i16mem:$src2),
1084                   "cmovl\t{$src2, $dst|$dst, $src2}",
1085                   [(set GR16:$dst, (X86cmov GR16:$src1, (loadi16 addr:$src2),
1086                                    X86_COND_L, EFLAGS))]>,
1087                    TB, OpSize;
1088 def CMOVL32rm : I<0x4C, MRMSrcMem,       // if <s, GR32 = [mem32]
1089                   (outs GR32:$dst), (ins GR32:$src1, i32mem:$src2),
1090                   "cmovl\t{$src2, $dst|$dst, $src2}",
1091                   [(set GR32:$dst, (X86cmov GR32:$src1, (loadi32 addr:$src2),
1092                                    X86_COND_L, EFLAGS))]>,
1093                    TB;
1094 def CMOVGE16rm: I<0x4D, MRMSrcMem,       // if >=s, GR16 = [mem16]
1095                   (outs GR16:$dst), (ins GR16:$src1, i16mem:$src2),
1096                   "cmovge\t{$src2, $dst|$dst, $src2}",
1097                   [(set GR16:$dst, (X86cmov GR16:$src1, (loadi16 addr:$src2),
1098                                    X86_COND_GE, EFLAGS))]>,
1099                    TB, OpSize;
1100 def CMOVGE32rm: I<0x4D, MRMSrcMem,       // if >=s, GR32 = [mem32]
1101                   (outs GR32:$dst), (ins GR32:$src1, i32mem:$src2),
1102                   "cmovge\t{$src2, $dst|$dst, $src2}",
1103                   [(set GR32:$dst, (X86cmov GR32:$src1, (loadi32 addr:$src2),
1104                                    X86_COND_GE, EFLAGS))]>,
1105                    TB;
1106 def CMOVLE16rm: I<0x4E, MRMSrcMem,       // if <=s, GR16 = [mem16]
1107                   (outs GR16:$dst), (ins GR16:$src1, i16mem:$src2),
1108                   "cmovle\t{$src2, $dst|$dst, $src2}",
1109                   [(set GR16:$dst, (X86cmov GR16:$src1, (loadi16 addr:$src2),
1110                                    X86_COND_LE, EFLAGS))]>,
1111                    TB, OpSize;
1112 def CMOVLE32rm: I<0x4E, MRMSrcMem,       // if <=s, GR32 = [mem32]
1113                   (outs GR32:$dst), (ins GR32:$src1, i32mem:$src2),
1114                   "cmovle\t{$src2, $dst|$dst, $src2}",
1115                   [(set GR32:$dst, (X86cmov GR32:$src1, (loadi32 addr:$src2),
1116                                    X86_COND_LE, EFLAGS))]>,
1117                    TB;
1118 def CMOVG16rm : I<0x4F, MRMSrcMem,       // if >s, GR16 = [mem16]
1119                   (outs GR16:$dst), (ins GR16:$src1, i16mem:$src2),
1120                   "cmovg\t{$src2, $dst|$dst, $src2}",
1121                   [(set GR16:$dst, (X86cmov GR16:$src1, (loadi16 addr:$src2),
1122                                    X86_COND_G, EFLAGS))]>,
1123                    TB, OpSize;
1124 def CMOVG32rm : I<0x4F, MRMSrcMem,       // if >s, GR32 = [mem32]
1125                   (outs GR32:$dst), (ins GR32:$src1, i32mem:$src2),
1126                   "cmovg\t{$src2, $dst|$dst, $src2}",
1127                   [(set GR32:$dst, (X86cmov GR32:$src1, (loadi32 addr:$src2),
1128                                    X86_COND_G, EFLAGS))]>,
1129                    TB;
1130 def CMOVS16rm : I<0x48, MRMSrcMem,       // if signed, GR16 = [mem16]
1131                   (outs GR16:$dst), (ins GR16:$src1, i16mem:$src2),
1132                   "cmovs\t{$src2, $dst|$dst, $src2}",
1133                   [(set GR16:$dst, (X86cmov GR16:$src1, (loadi16 addr:$src2),
1134                                    X86_COND_S, EFLAGS))]>,
1135                   TB, OpSize;
1136 def CMOVS32rm : I<0x48, MRMSrcMem,       // if signed, GR32 = [mem32]
1137                   (outs GR32:$dst), (ins GR32:$src1, i32mem:$src2),
1138                   "cmovs\t{$src2, $dst|$dst, $src2}",
1139                   [(set GR32:$dst, (X86cmov GR32:$src1, (loadi32 addr:$src2),
1140                                    X86_COND_S, EFLAGS))]>,
1141                   TB;
1142 def CMOVNS16rm: I<0x49, MRMSrcMem,       // if !signed, GR16 = [mem16]
1143                   (outs GR16:$dst), (ins GR16:$src1, i16mem:$src2),
1144                   "cmovns\t{$src2, $dst|$dst, $src2}",
1145                   [(set GR16:$dst, (X86cmov GR16:$src1, (loadi16 addr:$src2),
1146                                    X86_COND_NS, EFLAGS))]>,
1147                   TB, OpSize;
1148 def CMOVNS32rm: I<0x49, MRMSrcMem,       // if !signed, GR32 = [mem32]
1149                   (outs GR32:$dst), (ins GR32:$src1, i32mem:$src2),
1150                   "cmovns\t{$src2, $dst|$dst, $src2}",
1151                   [(set GR32:$dst, (X86cmov GR32:$src1, (loadi32 addr:$src2),
1152                                    X86_COND_NS, EFLAGS))]>,
1153                   TB;
1154 def CMOVP16rm : I<0x4A, MRMSrcMem,       // if parity, GR16 = [mem16]
1155                   (outs GR16:$dst), (ins GR16:$src1, i16mem:$src2),
1156                   "cmovp\t{$src2, $dst|$dst, $src2}",
1157                   [(set GR16:$dst, (X86cmov GR16:$src1, (loadi16 addr:$src2),
1158                                    X86_COND_P, EFLAGS))]>,
1159                   TB, OpSize;
1160 def CMOVP32rm : I<0x4A, MRMSrcMem,       // if parity, GR32 = [mem32]
1161                   (outs GR32:$dst), (ins GR32:$src1, i32mem:$src2),
1162                   "cmovp\t{$src2, $dst|$dst, $src2}",
1163                   [(set GR32:$dst, (X86cmov GR32:$src1, (loadi32 addr:$src2),
1164                                    X86_COND_P, EFLAGS))]>,
1165                   TB;
1166 def CMOVNP16rm : I<0x4B, MRMSrcMem,       // if !parity, GR16 = [mem16]
1167                   (outs GR16:$dst), (ins GR16:$src1, i16mem:$src2),
1168                   "cmovnp\t{$src2, $dst|$dst, $src2}",
1169                    [(set GR16:$dst, (X86cmov GR16:$src1, (loadi16 addr:$src2),
1170                                     X86_COND_NP, EFLAGS))]>,
1171                   TB, OpSize;
1172 } // Uses = [EFLAGS]
1173
1174
1175 // unary instructions
1176 let CodeSize = 2 in {
1177 let Defs = [EFLAGS] in {
1178 def NEG8r  : I<0xF6, MRM3r, (outs GR8 :$dst), (ins GR8 :$src), "neg{b}\t$dst",
1179                [(set GR8:$dst, (ineg GR8:$src))]>;
1180 def NEG16r : I<0xF7, MRM3r, (outs GR16:$dst), (ins GR16:$src), "neg{w}\t$dst",
1181                [(set GR16:$dst, (ineg GR16:$src))]>, OpSize;
1182 def NEG32r : I<0xF7, MRM3r, (outs GR32:$dst), (ins GR32:$src), "neg{l}\t$dst",
1183                [(set GR32:$dst, (ineg GR32:$src))]>;
1184 let isTwoAddress = 0 in {
1185   def NEG8m  : I<0xF6, MRM3m, (outs), (ins i8mem :$dst), "neg{b}\t$dst",
1186                  [(store (ineg (loadi8 addr:$dst)), addr:$dst)]>;
1187   def NEG16m : I<0xF7, MRM3m, (outs), (ins i16mem:$dst), "neg{w}\t$dst",
1188                  [(store (ineg (loadi16 addr:$dst)), addr:$dst)]>, OpSize;
1189   def NEG32m : I<0xF7, MRM3m, (outs), (ins i32mem:$dst), "neg{l}\t$dst",
1190                  [(store (ineg (loadi32 addr:$dst)), addr:$dst)]>;
1191
1192 }
1193 } // Defs = [EFLAGS]
1194
1195 def NOT8r  : I<0xF6, MRM2r, (outs GR8 :$dst), (ins GR8 :$src), "not{b}\t$dst",
1196                [(set GR8:$dst, (not GR8:$src))]>;
1197 def NOT16r : I<0xF7, MRM2r, (outs GR16:$dst), (ins GR16:$src), "not{w}\t$dst",
1198                [(set GR16:$dst, (not GR16:$src))]>, OpSize;
1199 def NOT32r : I<0xF7, MRM2r, (outs GR32:$dst), (ins GR32:$src), "not{l}\t$dst",
1200                [(set GR32:$dst, (not GR32:$src))]>;
1201 let isTwoAddress = 0 in {
1202   def NOT8m  : I<0xF6, MRM2m, (outs), (ins i8mem :$dst), "not{b}\t$dst",
1203                  [(store (not (loadi8 addr:$dst)), addr:$dst)]>;
1204   def NOT16m : I<0xF7, MRM2m, (outs), (ins i16mem:$dst), "not{w}\t$dst",
1205                  [(store (not (loadi16 addr:$dst)), addr:$dst)]>, OpSize;
1206   def NOT32m : I<0xF7, MRM2m, (outs), (ins i32mem:$dst), "not{l}\t$dst",
1207                  [(store (not (loadi32 addr:$dst)), addr:$dst)]>;
1208 }
1209 } // CodeSize
1210
1211 // TODO: inc/dec is slow for P4, but fast for Pentium-M.
1212 let Defs = [EFLAGS] in {
1213 let CodeSize = 2 in
1214 def INC8r  : I<0xFE, MRM0r, (outs GR8 :$dst), (ins GR8 :$src), "inc{b}\t$dst",
1215                [(set GR8:$dst, (add GR8:$src, 1))]>;
1216 let isConvertibleToThreeAddress = 1, CodeSize = 1 in {  // Can xform into LEA.
1217 def INC16r : I<0x40, AddRegFrm, (outs GR16:$dst), (ins GR16:$src), "inc{w}\t$dst",
1218                [(set GR16:$dst, (add GR16:$src, 1))]>,
1219              OpSize, Requires<[In32BitMode]>;
1220 def INC32r : I<0x40, AddRegFrm, (outs GR32:$dst), (ins GR32:$src), "inc{l}\t$dst",
1221                [(set GR32:$dst, (add GR32:$src, 1))]>, Requires<[In32BitMode]>;
1222 }
1223 let isTwoAddress = 0, CodeSize = 2 in {
1224   def INC8m  : I<0xFE, MRM0m, (outs), (ins i8mem :$dst), "inc{b}\t$dst",
1225                [(store (add (loadi8 addr:$dst), 1), addr:$dst)]>;
1226   def INC16m : I<0xFF, MRM0m, (outs), (ins i16mem:$dst), "inc{w}\t$dst",
1227                [(store (add (loadi16 addr:$dst), 1), addr:$dst)]>,
1228                OpSize, Requires<[In32BitMode]>;
1229   def INC32m : I<0xFF, MRM0m, (outs), (ins i32mem:$dst), "inc{l}\t$dst",
1230                [(store (add (loadi32 addr:$dst), 1), addr:$dst)]>,
1231                Requires<[In32BitMode]>;
1232 }
1233
1234 let CodeSize = 2 in
1235 def DEC8r  : I<0xFE, MRM1r, (outs GR8 :$dst), (ins GR8 :$src), "dec{b}\t$dst",
1236                [(set GR8:$dst, (add GR8:$src, -1))]>;
1237 let isConvertibleToThreeAddress = 1, CodeSize = 1 in {   // Can xform into LEA.
1238 def DEC16r : I<0x48, AddRegFrm, (outs GR16:$dst), (ins GR16:$src), "dec{w}\t$dst",
1239                [(set GR16:$dst, (add GR16:$src, -1))]>,
1240              OpSize, Requires<[In32BitMode]>;
1241 def DEC32r : I<0x48, AddRegFrm, (outs GR32:$dst), (ins GR32:$src), "dec{l}\t$dst",
1242                [(set GR32:$dst, (add GR32:$src, -1))]>, Requires<[In32BitMode]>;
1243 }
1244
1245 let isTwoAddress = 0, CodeSize = 2 in {
1246   def DEC8m  : I<0xFE, MRM1m, (outs), (ins i8mem :$dst), "dec{b}\t$dst",
1247                [(store (add (loadi8 addr:$dst), -1), addr:$dst)]>;
1248   def DEC16m : I<0xFF, MRM1m, (outs), (ins i16mem:$dst), "dec{w}\t$dst",
1249                [(store (add (loadi16 addr:$dst), -1), addr:$dst)]>,
1250                OpSize, Requires<[In32BitMode]>;
1251   def DEC32m : I<0xFF, MRM1m, (outs), (ins i32mem:$dst), "dec{l}\t$dst",
1252                [(store (add (loadi32 addr:$dst), -1), addr:$dst)]>,
1253                Requires<[In32BitMode]>;
1254 }
1255 } // Defs = [EFLAGS]
1256
1257 // Logical operators...
1258 let Defs = [EFLAGS] in {
1259 let isCommutable = 1 in {   // X = AND Y, Z   --> X = AND Z, Y
1260 def AND8rr   : I<0x20, MRMDestReg,
1261                 (outs GR8 :$dst), (ins GR8 :$src1, GR8 :$src2),
1262                 "and{b}\t{$src2, $dst|$dst, $src2}",
1263                 [(set GR8:$dst, (and GR8:$src1, GR8:$src2))]>;
1264 def AND16rr  : I<0x21, MRMDestReg,
1265                  (outs GR16:$dst), (ins GR16:$src1, GR16:$src2),
1266                  "and{w}\t{$src2, $dst|$dst, $src2}",
1267                  [(set GR16:$dst, (and GR16:$src1, GR16:$src2))]>, OpSize;
1268 def AND32rr  : I<0x21, MRMDestReg,
1269                  (outs GR32:$dst), (ins GR32:$src1, GR32:$src2),
1270                  "and{l}\t{$src2, $dst|$dst, $src2}",
1271                  [(set GR32:$dst, (and GR32:$src1, GR32:$src2))]>;
1272 }
1273
1274 def AND8rm   : I<0x22, MRMSrcMem,
1275                  (outs GR8 :$dst), (ins GR8 :$src1, i8mem :$src2),
1276                  "and{b}\t{$src2, $dst|$dst, $src2}",
1277                 [(set GR8:$dst, (and GR8:$src1, (load addr:$src2)))]>;
1278 def AND16rm  : I<0x23, MRMSrcMem,
1279                  (outs GR16:$dst), (ins GR16:$src1, i16mem:$src2),
1280                  "and{w}\t{$src2, $dst|$dst, $src2}",
1281                 [(set GR16:$dst, (and GR16:$src1, (load addr:$src2)))]>, OpSize;
1282 def AND32rm  : I<0x23, MRMSrcMem,
1283                  (outs GR32:$dst), (ins GR32:$src1, i32mem:$src2),
1284                  "and{l}\t{$src2, $dst|$dst, $src2}",
1285                 [(set GR32:$dst, (and GR32:$src1, (load addr:$src2)))]>;
1286
1287 def AND8ri   : Ii8<0x80, MRM4r,
1288                    (outs GR8 :$dst), (ins GR8 :$src1, i8imm :$src2),
1289                    "and{b}\t{$src2, $dst|$dst, $src2}",
1290                    [(set GR8:$dst, (and GR8:$src1, imm:$src2))]>;
1291 def AND16ri  : Ii16<0x81, MRM4r,
1292                     (outs GR16:$dst), (ins GR16:$src1, i16imm:$src2),
1293                     "and{w}\t{$src2, $dst|$dst, $src2}",
1294                     [(set GR16:$dst, (and GR16:$src1, imm:$src2))]>, OpSize;
1295 def AND32ri  : Ii32<0x81, MRM4r,
1296                     (outs GR32:$dst), (ins GR32:$src1, i32imm:$src2),
1297                     "and{l}\t{$src2, $dst|$dst, $src2}",
1298                     [(set GR32:$dst, (and GR32:$src1, imm:$src2))]>;
1299 def AND16ri8 : Ii8<0x83, MRM4r,
1300                    (outs GR16:$dst), (ins GR16:$src1, i16i8imm:$src2),
1301                    "and{w}\t{$src2, $dst|$dst, $src2}",
1302                    [(set GR16:$dst, (and GR16:$src1, i16immSExt8:$src2))]>,
1303                    OpSize;
1304 def AND32ri8 : Ii8<0x83, MRM4r,
1305                    (outs GR32:$dst), (ins GR32:$src1, i32i8imm:$src2),
1306                    "and{l}\t{$src2, $dst|$dst, $src2}",
1307                    [(set GR32:$dst, (and GR32:$src1, i32immSExt8:$src2))]>;
1308
1309 let isTwoAddress = 0 in {
1310   def AND8mr   : I<0x20, MRMDestMem,
1311                    (outs), (ins i8mem :$dst, GR8 :$src),
1312                    "and{b}\t{$src, $dst|$dst, $src}",
1313                    [(store (and (load addr:$dst), GR8:$src), addr:$dst)]>;
1314   def AND16mr  : I<0x21, MRMDestMem,
1315                    (outs), (ins i16mem:$dst, GR16:$src),
1316                    "and{w}\t{$src, $dst|$dst, $src}",
1317                    [(store (and (load addr:$dst), GR16:$src), addr:$dst)]>,
1318                    OpSize;
1319   def AND32mr  : I<0x21, MRMDestMem,
1320                    (outs), (ins i32mem:$dst, GR32:$src),
1321                    "and{l}\t{$src, $dst|$dst, $src}",
1322                    [(store (and (load addr:$dst), GR32:$src), addr:$dst)]>;
1323   def AND8mi   : Ii8<0x80, MRM4m,
1324                      (outs), (ins i8mem :$dst, i8imm :$src),
1325                      "and{b}\t{$src, $dst|$dst, $src}",
1326                       [(store (and (loadi8 addr:$dst), imm:$src), addr:$dst)]>;
1327   def AND16mi  : Ii16<0x81, MRM4m,
1328                       (outs), (ins i16mem:$dst, i16imm:$src),
1329                       "and{w}\t{$src, $dst|$dst, $src}",
1330                       [(store (and (loadi16 addr:$dst), imm:$src), addr:$dst)]>,
1331                       OpSize;
1332   def AND32mi  : Ii32<0x81, MRM4m,
1333                       (outs), (ins i32mem:$dst, i32imm:$src),
1334                       "and{l}\t{$src, $dst|$dst, $src}",
1335                       [(store (and (loadi32 addr:$dst), imm:$src), addr:$dst)]>;
1336   def AND16mi8 : Ii8<0x83, MRM4m,
1337                      (outs), (ins i16mem:$dst, i16i8imm :$src),
1338                      "and{w}\t{$src, $dst|$dst, $src}",
1339                 [(store (and (load addr:$dst), i16immSExt8:$src), addr:$dst)]>,
1340                      OpSize;
1341   def AND32mi8 : Ii8<0x83, MRM4m,
1342                      (outs), (ins i32mem:$dst, i32i8imm :$src),
1343                      "and{l}\t{$src, $dst|$dst, $src}",
1344                 [(store (and (load addr:$dst), i32immSExt8:$src), addr:$dst)]>;
1345 }
1346
1347
1348 let isCommutable = 1 in {   // X = OR Y, Z   --> X = OR Z, Y
1349 def OR8rr    : I<0x08, MRMDestReg, (outs GR8 :$dst), (ins GR8 :$src1, GR8 :$src2),
1350                  "or{b}\t{$src2, $dst|$dst, $src2}",
1351                  [(set GR8:$dst, (or GR8:$src1, GR8:$src2))]>;
1352 def OR16rr   : I<0x09, MRMDestReg, (outs GR16:$dst), (ins GR16:$src1, GR16:$src2),
1353                  "or{w}\t{$src2, $dst|$dst, $src2}",
1354                  [(set GR16:$dst, (or GR16:$src1, GR16:$src2))]>, OpSize;
1355 def OR32rr   : I<0x09, MRMDestReg, (outs GR32:$dst), (ins GR32:$src1, GR32:$src2),
1356                  "or{l}\t{$src2, $dst|$dst, $src2}",
1357                  [(set GR32:$dst, (or GR32:$src1, GR32:$src2))]>;
1358 }
1359 def OR8rm    : I<0x0A, MRMSrcMem , (outs GR8 :$dst), (ins GR8 :$src1, i8mem :$src2),
1360                  "or{b}\t{$src2, $dst|$dst, $src2}",
1361                 [(set GR8:$dst, (or GR8:$src1, (load addr:$src2)))]>;
1362 def OR16rm   : I<0x0B, MRMSrcMem , (outs GR16:$dst), (ins GR16:$src1, i16mem:$src2),
1363                  "or{w}\t{$src2, $dst|$dst, $src2}",
1364                 [(set GR16:$dst, (or GR16:$src1, (load addr:$src2)))]>, OpSize;
1365 def OR32rm   : I<0x0B, MRMSrcMem , (outs GR32:$dst), (ins GR32:$src1, i32mem:$src2),
1366                  "or{l}\t{$src2, $dst|$dst, $src2}",
1367                 [(set GR32:$dst, (or GR32:$src1, (load addr:$src2)))]>;
1368
1369 def OR8ri    : Ii8 <0x80, MRM1r, (outs GR8 :$dst), (ins GR8 :$src1, i8imm:$src2),
1370                     "or{b}\t{$src2, $dst|$dst, $src2}",
1371                     [(set GR8:$dst, (or GR8:$src1, imm:$src2))]>;
1372 def OR16ri   : Ii16<0x81, MRM1r, (outs GR16:$dst), (ins GR16:$src1, i16imm:$src2),
1373                     "or{w}\t{$src2, $dst|$dst, $src2}",
1374                     [(set GR16:$dst, (or GR16:$src1, imm:$src2))]>, OpSize;
1375 def OR32ri   : Ii32<0x81, MRM1r, (outs GR32:$dst), (ins GR32:$src1, i32imm:$src2),
1376                     "or{l}\t{$src2, $dst|$dst, $src2}",
1377                     [(set GR32:$dst, (or GR32:$src1, imm:$src2))]>;
1378
1379 def OR16ri8  : Ii8<0x83, MRM1r, (outs GR16:$dst), (ins GR16:$src1, i16i8imm:$src2),
1380                    "or{w}\t{$src2, $dst|$dst, $src2}",
1381                    [(set GR16:$dst, (or GR16:$src1, i16immSExt8:$src2))]>, OpSize;
1382 def OR32ri8  : Ii8<0x83, MRM1r, (outs GR32:$dst), (ins GR32:$src1, i32i8imm:$src2),
1383                    "or{l}\t{$src2, $dst|$dst, $src2}",
1384                    [(set GR32:$dst, (or GR32:$src1, i32immSExt8:$src2))]>;
1385 let isTwoAddress = 0 in {
1386   def OR8mr  : I<0x08, MRMDestMem, (outs), (ins i8mem:$dst, GR8:$src),
1387                  "or{b}\t{$src, $dst|$dst, $src}",
1388                  [(store (or (load addr:$dst), GR8:$src), addr:$dst)]>;
1389   def OR16mr : I<0x09, MRMDestMem, (outs), (ins i16mem:$dst, GR16:$src),
1390                  "or{w}\t{$src, $dst|$dst, $src}",
1391                  [(store (or (load addr:$dst), GR16:$src), addr:$dst)]>, OpSize;
1392   def OR32mr : I<0x09, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
1393                  "or{l}\t{$src, $dst|$dst, $src}",
1394                  [(store (or (load addr:$dst), GR32:$src), addr:$dst)]>;
1395   def OR8mi    : Ii8<0x80, MRM1m, (outs), (ins i8mem :$dst, i8imm:$src),
1396                  "or{b}\t{$src, $dst|$dst, $src}",
1397                  [(store (or (loadi8 addr:$dst), imm:$src), addr:$dst)]>;
1398   def OR16mi   : Ii16<0x81, MRM1m, (outs), (ins i16mem:$dst, i16imm:$src),
1399                  "or{w}\t{$src, $dst|$dst, $src}",
1400                  [(store (or (loadi16 addr:$dst), imm:$src), addr:$dst)]>,
1401                  OpSize;
1402   def OR32mi   : Ii32<0x81, MRM1m, (outs), (ins i32mem:$dst, i32imm:$src),
1403                  "or{l}\t{$src, $dst|$dst, $src}",
1404                  [(store (or (loadi32 addr:$dst), imm:$src), addr:$dst)]>;
1405   def OR16mi8  : Ii8<0x83, MRM1m, (outs), (ins i16mem:$dst, i16i8imm:$src),
1406                  "or{w}\t{$src, $dst|$dst, $src}",
1407                  [(store (or (load addr:$dst), i16immSExt8:$src), addr:$dst)]>,
1408                      OpSize;
1409   def OR32mi8  : Ii8<0x83, MRM1m, (outs), (ins i32mem:$dst, i32i8imm:$src),
1410                  "or{l}\t{$src, $dst|$dst, $src}",
1411                  [(store (or (load addr:$dst), i32immSExt8:$src), addr:$dst)]>;
1412 } // isTwoAddress = 0
1413
1414
1415 let isCommutable = 1 in { // X = XOR Y, Z --> X = XOR Z, Y
1416   def XOR8rr   : I<0x30, MRMDestReg,
1417                    (outs GR8 :$dst), (ins GR8 :$src1, GR8 :$src2),
1418                    "xor{b}\t{$src2, $dst|$dst, $src2}",
1419                    [(set GR8:$dst, (xor GR8:$src1, GR8:$src2))]>;
1420   def XOR16rr  : I<0x31, MRMDestReg,
1421                    (outs GR16:$dst), (ins GR16:$src1, GR16:$src2),
1422                    "xor{w}\t{$src2, $dst|$dst, $src2}",
1423                    [(set GR16:$dst, (xor GR16:$src1, GR16:$src2))]>, OpSize;
1424   def XOR32rr  : I<0x31, MRMDestReg,
1425                    (outs GR32:$dst), (ins GR32:$src1, GR32:$src2),
1426                    "xor{l}\t{$src2, $dst|$dst, $src2}",
1427                    [(set GR32:$dst, (xor GR32:$src1, GR32:$src2))]>;
1428 } // isCommutable = 1
1429
1430 def XOR8rm   : I<0x32, MRMSrcMem ,
1431                  (outs GR8 :$dst), (ins GR8:$src1, i8mem :$src2),
1432                  "xor{b}\t{$src2, $dst|$dst, $src2}",
1433                  [(set GR8:$dst, (xor GR8:$src1, (load addr:$src2)))]>;
1434 def XOR16rm  : I<0x33, MRMSrcMem ,
1435                  (outs GR16:$dst), (ins GR16:$src1, i16mem:$src2),
1436                  "xor{w}\t{$src2, $dst|$dst, $src2}",
1437                  [(set GR16:$dst, (xor GR16:$src1, (load addr:$src2)))]>,
1438                  OpSize;
1439 def XOR32rm  : I<0x33, MRMSrcMem ,
1440                  (outs GR32:$dst), (ins GR32:$src1, i32mem:$src2),
1441                  "xor{l}\t{$src2, $dst|$dst, $src2}",
1442                  [(set GR32:$dst, (xor GR32:$src1, (load addr:$src2)))]>;
1443
1444 def XOR8ri   : Ii8<0x80, MRM6r,
1445                    (outs GR8:$dst), (ins GR8:$src1, i8imm:$src2),
1446                    "xor{b}\t{$src2, $dst|$dst, $src2}",
1447                    [(set GR8:$dst, (xor GR8:$src1, imm:$src2))]>;
1448 def XOR16ri  : Ii16<0x81, MRM6r,
1449                     (outs GR16:$dst), (ins GR16:$src1, i16imm:$src2),
1450                     "xor{w}\t{$src2, $dst|$dst, $src2}",
1451                     [(set GR16:$dst, (xor GR16:$src1, imm:$src2))]>, OpSize;
1452 def XOR32ri  : Ii32<0x81, MRM6r,
1453                     (outs GR32:$dst), (ins GR32:$src1, i32imm:$src2),
1454                     "xor{l}\t{$src2, $dst|$dst, $src2}",
1455                     [(set GR32:$dst, (xor GR32:$src1, imm:$src2))]>;
1456 def XOR16ri8 : Ii8<0x83, MRM6r,
1457                    (outs GR16:$dst), (ins GR16:$src1, i16i8imm:$src2),
1458                    "xor{w}\t{$src2, $dst|$dst, $src2}",
1459                    [(set GR16:$dst, (xor GR16:$src1, i16immSExt8:$src2))]>,
1460                    OpSize;
1461 def XOR32ri8 : Ii8<0x83, MRM6r,
1462                    (outs GR32:$dst), (ins GR32:$src1, i32i8imm:$src2),
1463                    "xor{l}\t{$src2, $dst|$dst, $src2}",
1464                    [(set GR32:$dst, (xor GR32:$src1, i32immSExt8:$src2))]>;
1465
1466 let isTwoAddress = 0 in {
1467   def XOR8mr   : I<0x30, MRMDestMem,
1468                    (outs), (ins i8mem :$dst, GR8 :$src),
1469                    "xor{b}\t{$src, $dst|$dst, $src}",
1470                    [(store (xor (load addr:$dst), GR8:$src), addr:$dst)]>;
1471   def XOR16mr  : I<0x31, MRMDestMem,
1472                    (outs), (ins i16mem:$dst, GR16:$src),
1473                    "xor{w}\t{$src, $dst|$dst, $src}",
1474                    [(store (xor (load addr:$dst), GR16:$src), addr:$dst)]>,
1475                    OpSize;
1476   def XOR32mr  : I<0x31, MRMDestMem,
1477                    (outs), (ins i32mem:$dst, GR32:$src),
1478                    "xor{l}\t{$src, $dst|$dst, $src}",
1479                    [(store (xor (load addr:$dst), GR32:$src), addr:$dst)]>;
1480   def XOR8mi   : Ii8<0x80, MRM6m,
1481                      (outs), (ins i8mem :$dst, i8imm :$src),
1482                      "xor{b}\t{$src, $dst|$dst, $src}",
1483                     [(store (xor (loadi8 addr:$dst), imm:$src), addr:$dst)]>;
1484   def XOR16mi  : Ii16<0x81, MRM6m,
1485                       (outs), (ins i16mem:$dst, i16imm:$src),
1486                       "xor{w}\t{$src, $dst|$dst, $src}",
1487                    [(store (xor (loadi16 addr:$dst), imm:$src), addr:$dst)]>,
1488                       OpSize;
1489   def XOR32mi  : Ii32<0x81, MRM6m,
1490                       (outs), (ins i32mem:$dst, i32imm:$src),
1491                       "xor{l}\t{$src, $dst|$dst, $src}",
1492                    [(store (xor (loadi32 addr:$dst), imm:$src), addr:$dst)]>;
1493   def XOR16mi8 : Ii8<0x83, MRM6m,
1494                      (outs), (ins i16mem:$dst, i16i8imm :$src),
1495                      "xor{w}\t{$src, $dst|$dst, $src}",
1496                  [(store (xor (load addr:$dst), i16immSExt8:$src), addr:$dst)]>,
1497                      OpSize;
1498   def XOR32mi8 : Ii8<0x83, MRM6m,
1499                      (outs), (ins i32mem:$dst, i32i8imm :$src),
1500                      "xor{l}\t{$src, $dst|$dst, $src}",
1501                  [(store (xor (load addr:$dst), i32immSExt8:$src), addr:$dst)]>;
1502 } // isTwoAddress = 0
1503 } // Defs = [EFLAGS]
1504
1505 // Shift instructions
1506 let Defs = [EFLAGS] in {
1507 let Uses = [CL] in {
1508 def SHL8rCL  : I<0xD2, MRM4r, (outs GR8 :$dst), (ins GR8 :$src),
1509                  "shl{b}\t{%cl, $dst|$dst, %CL}",
1510                  [(set GR8:$dst, (shl GR8:$src, CL))]>;
1511 def SHL16rCL : I<0xD3, MRM4r, (outs GR16:$dst), (ins GR16:$src),
1512                  "shl{w}\t{%cl, $dst|$dst, %CL}",
1513                  [(set GR16:$dst, (shl GR16:$src, CL))]>, OpSize;
1514 def SHL32rCL : I<0xD3, MRM4r, (outs GR32:$dst), (ins GR32:$src),
1515                  "shl{l}\t{%cl, $dst|$dst, %CL}",
1516                  [(set GR32:$dst, (shl GR32:$src, CL))]>;
1517 } // Uses = [CL]
1518
1519 def SHL8ri   : Ii8<0xC0, MRM4r, (outs GR8 :$dst), (ins GR8 :$src1, i8imm:$src2),
1520                    "shl{b}\t{$src2, $dst|$dst, $src2}",
1521                    [(set GR8:$dst, (shl GR8:$src1, (i8 imm:$src2)))]>;
1522 let isConvertibleToThreeAddress = 1 in {   // Can transform into LEA.
1523 def SHL16ri  : Ii8<0xC1, MRM4r, (outs GR16:$dst), (ins GR16:$src1, i8imm:$src2),
1524                    "shl{w}\t{$src2, $dst|$dst, $src2}",
1525                    [(set GR16:$dst, (shl GR16:$src1, (i8 imm:$src2)))]>, OpSize;
1526 def SHL32ri  : Ii8<0xC1, MRM4r, (outs GR32:$dst), (ins GR32:$src1, i8imm:$src2),
1527                    "shl{l}\t{$src2, $dst|$dst, $src2}",
1528                    [(set GR32:$dst, (shl GR32:$src1, (i8 imm:$src2)))]>;
1529 // NOTE: We don't use shifts of a register by one, because 'add reg,reg' is
1530 // cheaper.
1531 } // isConvertibleToThreeAddress = 1
1532
1533 let isTwoAddress = 0 in {
1534   let Uses = [CL] in {
1535   def SHL8mCL  : I<0xD2, MRM4m, (outs), (ins i8mem :$dst),
1536                    "shl{b}\t{%cl, $dst|$dst, %CL}",
1537                    [(store (shl (loadi8 addr:$dst), CL), addr:$dst)]>;
1538   def SHL16mCL : I<0xD3, MRM4m, (outs), (ins i16mem:$dst),
1539                    "shl{w}\t{%cl, $dst|$dst, %CL}",
1540                    [(store (shl (loadi16 addr:$dst), CL), addr:$dst)]>, OpSize;
1541   def SHL32mCL : I<0xD3, MRM4m, (outs), (ins i32mem:$dst),
1542                    "shl{l}\t{%cl, $dst|$dst, %CL}",
1543                    [(store (shl (loadi32 addr:$dst), CL), addr:$dst)]>;
1544   }
1545   def SHL8mi   : Ii8<0xC0, MRM4m, (outs), (ins i8mem :$dst, i8imm:$src),
1546                      "shl{b}\t{$src, $dst|$dst, $src}",
1547                   [(store (shl (loadi8 addr:$dst), (i8 imm:$src)), addr:$dst)]>;
1548   def SHL16mi  : Ii8<0xC1, MRM4m, (outs), (ins i16mem:$dst, i8imm:$src),
1549                      "shl{w}\t{$src, $dst|$dst, $src}",
1550                  [(store (shl (loadi16 addr:$dst), (i8 imm:$src)), addr:$dst)]>,
1551                      OpSize;
1552   def SHL32mi  : Ii8<0xC1, MRM4m, (outs), (ins i32mem:$dst, i8imm:$src),
1553                      "shl{l}\t{$src, $dst|$dst, $src}",
1554                  [(store (shl (loadi32 addr:$dst), (i8 imm:$src)), addr:$dst)]>;
1555
1556   // Shift by 1
1557   def SHL8m1   : I<0xD0, MRM4m, (outs), (ins i8mem :$dst),
1558                    "shl{b}\t$dst",
1559                   [(store (shl (loadi8 addr:$dst), (i8 1)), addr:$dst)]>;
1560   def SHL16m1  : I<0xD1, MRM4m, (outs), (ins i16mem:$dst),
1561                    "shl{w}\t$dst",
1562                  [(store (shl (loadi16 addr:$dst), (i8 1)), addr:$dst)]>,
1563                      OpSize;
1564   def SHL32m1  : I<0xD1, MRM4m, (outs), (ins i32mem:$dst),
1565                    "shl{l}\t$dst",
1566                  [(store (shl (loadi32 addr:$dst), (i8 1)), addr:$dst)]>;
1567 }
1568
1569 let Uses = [CL] in {
1570 def SHR8rCL  : I<0xD2, MRM5r, (outs GR8 :$dst), (ins GR8 :$src),
1571                  "shr{b}\t{%cl, $dst|$dst, %CL}",
1572                  [(set GR8:$dst, (srl GR8:$src, CL))]>;
1573 def SHR16rCL : I<0xD3, MRM5r, (outs GR16:$dst), (ins GR16:$src),
1574                  "shr{w}\t{%cl, $dst|$dst, %CL}",
1575                  [(set GR16:$dst, (srl GR16:$src, CL))]>, OpSize;
1576 def SHR32rCL : I<0xD3, MRM5r, (outs GR32:$dst), (ins GR32:$src),
1577                  "shr{l}\t{%cl, $dst|$dst, %CL}",
1578                  [(set GR32:$dst, (srl GR32:$src, CL))]>;
1579 }
1580
1581 def SHR8ri   : Ii8<0xC0, MRM5r, (outs GR8:$dst), (ins GR8:$src1, i8imm:$src2),
1582                    "shr{b}\t{$src2, $dst|$dst, $src2}",
1583                    [(set GR8:$dst, (srl GR8:$src1, (i8 imm:$src2)))]>;
1584 def SHR16ri  : Ii8<0xC1, MRM5r, (outs GR16:$dst), (ins GR16:$src1, i8imm:$src2),
1585                    "shr{w}\t{$src2, $dst|$dst, $src2}",
1586                    [(set GR16:$dst, (srl GR16:$src1, (i8 imm:$src2)))]>, OpSize;
1587 def SHR32ri  : Ii8<0xC1, MRM5r, (outs GR32:$dst), (ins GR32:$src1, i8imm:$src2),
1588                    "shr{l}\t{$src2, $dst|$dst, $src2}",
1589                    [(set GR32:$dst, (srl GR32:$src1, (i8 imm:$src2)))]>;
1590
1591 // Shift by 1
1592 def SHR8r1   : I<0xD0, MRM5r, (outs GR8:$dst), (ins GR8:$src1),
1593                  "shr{b}\t$dst",
1594                  [(set GR8:$dst, (srl GR8:$src1, (i8 1)))]>;
1595 def SHR16r1  : I<0xD1, MRM5r, (outs GR16:$dst), (ins GR16:$src1),
1596                  "shr{w}\t$dst",
1597                  [(set GR16:$dst, (srl GR16:$src1, (i8 1)))]>, OpSize;
1598 def SHR32r1  : I<0xD1, MRM5r, (outs GR32:$dst), (ins GR32:$src1),
1599                  "shr{l}\t$dst",
1600                  [(set GR32:$dst, (srl GR32:$src1, (i8 1)))]>;
1601
1602 let isTwoAddress = 0 in {
1603   let Uses = [CL] in {
1604   def SHR8mCL  : I<0xD2, MRM5m, (outs), (ins i8mem :$dst),
1605                    "shr{b}\t{%cl, $dst|$dst, %CL}",
1606                    [(store (srl (loadi8 addr:$dst), CL), addr:$dst)]>;
1607   def SHR16mCL : I<0xD3, MRM5m, (outs), (ins i16mem:$dst),
1608                    "shr{w}\t{%cl, $dst|$dst, %CL}",
1609                    [(store (srl (loadi16 addr:$dst), CL), addr:$dst)]>,
1610                    OpSize;
1611   def SHR32mCL : I<0xD3, MRM5m, (outs), (ins i32mem:$dst),
1612                    "shr{l}\t{%cl, $dst|$dst, %CL}",
1613                    [(store (srl (loadi32 addr:$dst), CL), addr:$dst)]>;
1614   }
1615   def SHR8mi   : Ii8<0xC0, MRM5m, (outs), (ins i8mem :$dst, i8imm:$src),
1616                      "shr{b}\t{$src, $dst|$dst, $src}",
1617                   [(store (srl (loadi8 addr:$dst), (i8 imm:$src)), addr:$dst)]>;
1618   def SHR16mi  : Ii8<0xC1, MRM5m, (outs), (ins i16mem:$dst, i8imm:$src),
1619                      "shr{w}\t{$src, $dst|$dst, $src}",
1620                  [(store (srl (loadi16 addr:$dst), (i8 imm:$src)), addr:$dst)]>,
1621                      OpSize;
1622   def SHR32mi  : Ii8<0xC1, MRM5m, (outs), (ins i32mem:$dst, i8imm:$src),
1623                      "shr{l}\t{$src, $dst|$dst, $src}",
1624                  [(store (srl (loadi32 addr:$dst), (i8 imm:$src)), addr:$dst)]>;
1625
1626   // Shift by 1
1627   def SHR8m1   : I<0xD0, MRM5m, (outs), (ins i8mem :$dst),
1628                    "shr{b}\t$dst",
1629                   [(store (srl (loadi8 addr:$dst), (i8 1)), addr:$dst)]>;
1630   def SHR16m1  : I<0xD1, MRM5m, (outs), (ins i16mem:$dst),
1631                    "shr{w}\t$dst",
1632                  [(store (srl (loadi16 addr:$dst), (i8 1)), addr:$dst)]>,OpSize;
1633   def SHR32m1  : I<0xD1, MRM5m, (outs), (ins i32mem:$dst),
1634                    "shr{l}\t$dst",
1635                  [(store (srl (loadi32 addr:$dst), (i8 1)), addr:$dst)]>;
1636 }
1637
1638 let Uses = [CL] in {
1639 def SAR8rCL  : I<0xD2, MRM7r, (outs GR8 :$dst), (ins GR8 :$src),
1640                  "sar{b}\t{%cl, $dst|$dst, %CL}",
1641                  [(set GR8:$dst, (sra GR8:$src, CL))]>;
1642 def SAR16rCL : I<0xD3, MRM7r, (outs GR16:$dst), (ins GR16:$src),
1643                  "sar{w}\t{%cl, $dst|$dst, %CL}",
1644                  [(set GR16:$dst, (sra GR16:$src, CL))]>, OpSize;
1645 def SAR32rCL : I<0xD3, MRM7r, (outs GR32:$dst), (ins GR32:$src),
1646                  "sar{l}\t{%cl, $dst|$dst, %CL}",
1647                  [(set GR32:$dst, (sra GR32:$src, CL))]>;
1648 }
1649
1650 def SAR8ri   : Ii8<0xC0, MRM7r, (outs GR8 :$dst), (ins GR8 :$src1, i8imm:$src2),
1651                    "sar{b}\t{$src2, $dst|$dst, $src2}",
1652                    [(set GR8:$dst, (sra GR8:$src1, (i8 imm:$src2)))]>;
1653 def SAR16ri  : Ii8<0xC1, MRM7r, (outs GR16:$dst), (ins GR16:$src1, i8imm:$src2),
1654                    "sar{w}\t{$src2, $dst|$dst, $src2}",
1655                    [(set GR16:$dst, (sra GR16:$src1, (i8 imm:$src2)))]>,
1656                    OpSize;
1657 def SAR32ri  : Ii8<0xC1, MRM7r, (outs GR32:$dst), (ins GR32:$src1, i8imm:$src2),
1658                    "sar{l}\t{$src2, $dst|$dst, $src2}",
1659                    [(set GR32:$dst, (sra GR32:$src1, (i8 imm:$src2)))]>;
1660
1661 // Shift by 1
1662 def SAR8r1   : I<0xD0, MRM7r, (outs GR8 :$dst), (ins GR8 :$src1),
1663                  "sar{b}\t$dst",
1664                  [(set GR8:$dst, (sra GR8:$src1, (i8 1)))]>;
1665 def SAR16r1  : I<0xD1, MRM7r, (outs GR16:$dst), (ins GR16:$src1),
1666                  "sar{w}\t$dst",
1667                  [(set GR16:$dst, (sra GR16:$src1, (i8 1)))]>, OpSize;
1668 def SAR32r1  : I<0xD1, MRM7r, (outs GR32:$dst), (ins GR32:$src1),
1669                  "sar{l}\t$dst",
1670                  [(set GR32:$dst, (sra GR32:$src1, (i8 1)))]>;
1671
1672 let isTwoAddress = 0 in {
1673   let Uses = [CL] in {
1674   def SAR8mCL  : I<0xD2, MRM7m, (outs), (ins i8mem :$dst),
1675                    "sar{b}\t{%cl, $dst|$dst, %CL}",
1676                    [(store (sra (loadi8 addr:$dst), CL), addr:$dst)]>;
1677   def SAR16mCL : I<0xD3, MRM7m, (outs), (ins i16mem:$dst),
1678                    "sar{w}\t{%cl, $dst|$dst, %CL}",
1679                    [(store (sra (loadi16 addr:$dst), CL), addr:$dst)]>, OpSize;
1680   def SAR32mCL : I<0xD3, MRM7m, (outs), (ins i32mem:$dst),
1681                    "sar{l}\t{%cl, $dst|$dst, %CL}",
1682                    [(store (sra (loadi32 addr:$dst), CL), addr:$dst)]>;
1683   }
1684   def SAR8mi   : Ii8<0xC0, MRM7m, (outs), (ins i8mem :$dst, i8imm:$src),
1685                      "sar{b}\t{$src, $dst|$dst, $src}",
1686                   [(store (sra (loadi8 addr:$dst), (i8 imm:$src)), addr:$dst)]>;
1687   def SAR16mi  : Ii8<0xC1, MRM7m, (outs), (ins i16mem:$dst, i8imm:$src),
1688                      "sar{w}\t{$src, $dst|$dst, $src}",
1689                  [(store (sra (loadi16 addr:$dst), (i8 imm:$src)), addr:$dst)]>,
1690                      OpSize;
1691   def SAR32mi  : Ii8<0xC1, MRM7m, (outs), (ins i32mem:$dst, i8imm:$src),
1692                      "sar{l}\t{$src, $dst|$dst, $src}",
1693                  [(store (sra (loadi32 addr:$dst), (i8 imm:$src)), addr:$dst)]>;
1694
1695   // Shift by 1
1696   def SAR8m1   : I<0xD0, MRM7m, (outs), (ins i8mem :$dst),
1697                    "sar{b}\t$dst",
1698                   [(store (sra (loadi8 addr:$dst), (i8 1)), addr:$dst)]>;
1699   def SAR16m1  : I<0xD1, MRM7m, (outs), (ins i16mem:$dst),
1700                    "sar{w}\t$dst",
1701                  [(store (sra (loadi16 addr:$dst), (i8 1)), addr:$dst)]>,
1702                      OpSize;
1703   def SAR32m1  : I<0xD1, MRM7m, (outs), (ins i32mem:$dst),
1704                    "sar{l}\t$dst",
1705                  [(store (sra (loadi32 addr:$dst), (i8 1)), addr:$dst)]>;
1706 }
1707
1708 // Rotate instructions
1709 // FIXME: provide shorter instructions when imm8 == 1
1710 let Uses = [CL] in {
1711 def ROL8rCL  : I<0xD2, MRM0r, (outs GR8 :$dst), (ins GR8 :$src),
1712                  "rol{b}\t{%cl, $dst|$dst, %CL}",
1713                  [(set GR8:$dst, (rotl GR8:$src, CL))]>;
1714 def ROL16rCL : I<0xD3, MRM0r, (outs GR16:$dst), (ins GR16:$src),
1715                  "rol{w}\t{%cl, $dst|$dst, %CL}",
1716                  [(set GR16:$dst, (rotl GR16:$src, CL))]>, OpSize;
1717 def ROL32rCL : I<0xD3, MRM0r, (outs GR32:$dst), (ins GR32:$src),
1718                  "rol{l}\t{%cl, $dst|$dst, %CL}",
1719                  [(set GR32:$dst, (rotl GR32:$src, CL))]>;
1720 }
1721
1722 def ROL8ri   : Ii8<0xC0, MRM0r, (outs GR8 :$dst), (ins GR8 :$src1, i8imm:$src2),
1723                    "rol{b}\t{$src2, $dst|$dst, $src2}",
1724                    [(set GR8:$dst, (rotl GR8:$src1, (i8 imm:$src2)))]>;
1725 def ROL16ri  : Ii8<0xC1, MRM0r, (outs GR16:$dst), (ins GR16:$src1, i8imm:$src2),
1726                    "rol{w}\t{$src2, $dst|$dst, $src2}",
1727                    [(set GR16:$dst, (rotl GR16:$src1, (i8 imm:$src2)))]>, OpSize;
1728 def ROL32ri  : Ii8<0xC1, MRM0r, (outs GR32:$dst), (ins GR32:$src1, i8imm:$src2),
1729                    "rol{l}\t{$src2, $dst|$dst, $src2}",
1730                    [(set GR32:$dst, (rotl GR32:$src1, (i8 imm:$src2)))]>;
1731
1732 // Rotate by 1
1733 def ROL8r1   : I<0xD0, MRM0r, (outs GR8 :$dst), (ins GR8 :$src1),
1734                  "rol{b}\t$dst",
1735                  [(set GR8:$dst, (rotl GR8:$src1, (i8 1)))]>;
1736 def ROL16r1  : I<0xD1, MRM0r, (outs GR16:$dst), (ins GR16:$src1),
1737                  "rol{w}\t$dst",
1738                  [(set GR16:$dst, (rotl GR16:$src1, (i8 1)))]>, OpSize;
1739 def ROL32r1  : I<0xD1, MRM0r, (outs GR32:$dst), (ins GR32:$src1),
1740                  "rol{l}\t$dst",
1741                  [(set GR32:$dst, (rotl GR32:$src1, (i8 1)))]>;
1742
1743 let isTwoAddress = 0 in {
1744   let Uses = [CL] in {
1745   def ROL8mCL  : I<0xD2, MRM0m, (outs), (ins i8mem :$dst),
1746                    "rol{b}\t{%cl, $dst|$dst, %CL}",
1747                    [(store (rotl (loadi8 addr:$dst), CL), addr:$dst)]>;
1748   def ROL16mCL : I<0xD3, MRM0m, (outs), (ins i16mem:$dst),
1749                    "rol{w}\t{%cl, $dst|$dst, %CL}",
1750                    [(store (rotl (loadi16 addr:$dst), CL), addr:$dst)]>, OpSize;
1751   def ROL32mCL : I<0xD3, MRM0m, (outs), (ins i32mem:$dst),
1752                    "rol{l}\t{%cl, $dst|$dst, %CL}",
1753                    [(store (rotl (loadi32 addr:$dst), CL), addr:$dst)]>;
1754   }
1755   def ROL8mi   : Ii8<0xC0, MRM0m, (outs), (ins i8mem :$dst, i8imm:$src),
1756                      "rol{b}\t{$src, $dst|$dst, $src}",
1757                  [(store (rotl (loadi8 addr:$dst), (i8 imm:$src)), addr:$dst)]>;
1758   def ROL16mi  : Ii8<0xC1, MRM0m, (outs), (ins i16mem:$dst, i8imm:$src),
1759                      "rol{w}\t{$src, $dst|$dst, $src}",
1760                 [(store (rotl (loadi16 addr:$dst), (i8 imm:$src)), addr:$dst)]>,
1761                      OpSize;
1762   def ROL32mi  : Ii8<0xC1, MRM0m, (outs), (ins i32mem:$dst, i8imm:$src),
1763                      "rol{l}\t{$src, $dst|$dst, $src}",
1764                 [(store (rotl (loadi32 addr:$dst), (i8 imm:$src)), addr:$dst)]>;
1765
1766   // Rotate by 1
1767   def ROL8m1   : I<0xD0, MRM0m, (outs), (ins i8mem :$dst),
1768                    "rol{b}\t$dst",
1769                  [(store (rotl (loadi8 addr:$dst), (i8 1)), addr:$dst)]>;
1770   def ROL16m1  : I<0xD1, MRM0m, (outs), (ins i16mem:$dst),
1771                    "rol{w}\t$dst",
1772                 [(store (rotl (loadi16 addr:$dst), (i8 1)), addr:$dst)]>,
1773                      OpSize;
1774   def ROL32m1  : I<0xD1, MRM0m, (outs), (ins i32mem:$dst),
1775                    "rol{l}\t$dst",
1776                 [(store (rotl (loadi32 addr:$dst), (i8 1)), addr:$dst)]>;
1777 }
1778
1779 let Uses = [CL] in {
1780 def ROR8rCL  : I<0xD2, MRM1r, (outs GR8 :$dst), (ins GR8 :$src),
1781                  "ror{b}\t{%cl, $dst|$dst, %CL}",
1782                  [(set GR8:$dst, (rotr GR8:$src, CL))]>;
1783 def ROR16rCL : I<0xD3, MRM1r, (outs GR16:$dst), (ins GR16:$src),
1784                  "ror{w}\t{%cl, $dst|$dst, %CL}",
1785                  [(set GR16:$dst, (rotr GR16:$src, CL))]>, OpSize;
1786 def ROR32rCL : I<0xD3, MRM1r, (outs GR32:$dst), (ins GR32:$src),
1787                  "ror{l}\t{%cl, $dst|$dst, %CL}",
1788                  [(set GR32:$dst, (rotr GR32:$src, CL))]>;
1789 }
1790
1791 def ROR8ri   : Ii8<0xC0, MRM1r, (outs GR8 :$dst), (ins GR8 :$src1, i8imm:$src2),
1792                    "ror{b}\t{$src2, $dst|$dst, $src2}",
1793                    [(set GR8:$dst, (rotr GR8:$src1, (i8 imm:$src2)))]>;
1794 def ROR16ri  : Ii8<0xC1, MRM1r, (outs GR16:$dst), (ins GR16:$src1, i8imm:$src2),
1795                    "ror{w}\t{$src2, $dst|$dst, $src2}",
1796                    [(set GR16:$dst, (rotr GR16:$src1, (i8 imm:$src2)))]>, OpSize;
1797 def ROR32ri  : Ii8<0xC1, MRM1r, (outs GR32:$dst), (ins GR32:$src1, i8imm:$src2),
1798                    "ror{l}\t{$src2, $dst|$dst, $src2}",
1799                    [(set GR32:$dst, (rotr GR32:$src1, (i8 imm:$src2)))]>;
1800
1801 // Rotate by 1
1802 def ROR8r1   : I<0xD0, MRM1r, (outs GR8 :$dst), (ins GR8 :$src1),
1803                  "ror{b}\t$dst",
1804                  [(set GR8:$dst, (rotr GR8:$src1, (i8 1)))]>;
1805 def ROR16r1  : I<0xD1, MRM1r, (outs GR16:$dst), (ins GR16:$src1),
1806                  "ror{w}\t$dst",
1807                  [(set GR16:$dst, (rotr GR16:$src1, (i8 1)))]>, OpSize;
1808 def ROR32r1  : I<0xD1, MRM1r, (outs GR32:$dst), (ins GR32:$src1),
1809                  "ror{l}\t$dst",
1810                  [(set GR32:$dst, (rotr GR32:$src1, (i8 1)))]>;
1811
1812 let isTwoAddress = 0 in {
1813   let Uses = [CL] in {
1814   def ROR8mCL  : I<0xD2, MRM1m, (outs), (ins i8mem :$dst),
1815                    "ror{b}\t{%cl, $dst|$dst, %CL}",
1816                    [(store (rotr (loadi8 addr:$dst), CL), addr:$dst)]>;
1817   def ROR16mCL : I<0xD3, MRM1m, (outs), (ins i16mem:$dst),
1818                    "ror{w}\t{%cl, $dst|$dst, %CL}",
1819                    [(store (rotr (loadi16 addr:$dst), CL), addr:$dst)]>, OpSize;
1820   def ROR32mCL : I<0xD3, MRM1m, (outs), (ins i32mem:$dst),
1821                    "ror{l}\t{%cl, $dst|$dst, %CL}",
1822                    [(store (rotr (loadi32 addr:$dst), CL), addr:$dst)]>;
1823   }
1824   def ROR8mi   : Ii8<0xC0, MRM1m, (outs), (ins i8mem :$dst, i8imm:$src),
1825                      "ror{b}\t{$src, $dst|$dst, $src}",
1826                  [(store (rotr (loadi8 addr:$dst), (i8 imm:$src)), addr:$dst)]>;
1827   def ROR16mi  : Ii8<0xC1, MRM1m, (outs), (ins i16mem:$dst, i8imm:$src),
1828                      "ror{w}\t{$src, $dst|$dst, $src}",
1829                 [(store (rotr (loadi16 addr:$dst), (i8 imm:$src)), addr:$dst)]>,
1830                      OpSize;
1831   def ROR32mi  : Ii8<0xC1, MRM1m, (outs), (ins i32mem:$dst, i8imm:$src),
1832                      "ror{l}\t{$src, $dst|$dst, $src}",
1833                 [(store (rotr (loadi32 addr:$dst), (i8 imm:$src)), addr:$dst)]>;
1834
1835   // Rotate by 1
1836   def ROR8m1   : I<0xD0, MRM1m, (outs), (ins i8mem :$dst),
1837                    "ror{b}\t$dst",
1838                  [(store (rotr (loadi8 addr:$dst), (i8 1)), addr:$dst)]>;
1839   def ROR16m1  : I<0xD1, MRM1m, (outs), (ins i16mem:$dst),
1840                    "ror{w}\t$dst",
1841                 [(store (rotr (loadi16 addr:$dst), (i8 1)), addr:$dst)]>,
1842                      OpSize;
1843   def ROR32m1  : I<0xD1, MRM1m, (outs), (ins i32mem:$dst),
1844                    "ror{l}\t$dst",
1845                 [(store (rotr (loadi32 addr:$dst), (i8 1)), addr:$dst)]>;
1846 }
1847
1848
1849
1850 // Double shift instructions (generalizations of rotate)
1851 let Uses = [CL] in {
1852 def SHLD32rrCL : I<0xA5, MRMDestReg, (outs GR32:$dst), (ins GR32:$src1, GR32:$src2),
1853                    "shld{l}\t{%cl, $src2, $dst|$dst, $src2, %CL}",
1854                    [(set GR32:$dst, (X86shld GR32:$src1, GR32:$src2, CL))]>, TB;
1855 def SHRD32rrCL : I<0xAD, MRMDestReg, (outs GR32:$dst), (ins GR32:$src1, GR32:$src2),
1856                    "shrd{l}\t{%cl, $src2, $dst|$dst, $src2, %CL}",
1857                    [(set GR32:$dst, (X86shrd GR32:$src1, GR32:$src2, CL))]>, TB;
1858 def SHLD16rrCL : I<0xA5, MRMDestReg, (outs GR16:$dst), (ins GR16:$src1, GR16:$src2),
1859                    "shld{w}\t{%cl, $src2, $dst|$dst, $src2, %CL}",
1860                    [(set GR16:$dst, (X86shld GR16:$src1, GR16:$src2, CL))]>,
1861                    TB, OpSize;
1862 def SHRD16rrCL : I<0xAD, MRMDestReg, (outs GR16:$dst), (ins GR16:$src1, GR16:$src2),
1863                    "shrd{w}\t{%cl, $src2, $dst|$dst, $src2, %CL}",
1864                    [(set GR16:$dst, (X86shrd GR16:$src1, GR16:$src2, CL))]>,
1865                    TB, OpSize;
1866 }
1867
1868 let isCommutable = 1 in {  // These instructions commute to each other.
1869 def SHLD32rri8 : Ii8<0xA4, MRMDestReg,
1870                      (outs GR32:$dst), (ins GR32:$src1, GR32:$src2, i8imm:$src3),
1871                      "shld{l}\t{$src3, $src2, $dst|$dst, $src2, $src3}",
1872                      [(set GR32:$dst, (X86shld GR32:$src1, GR32:$src2,
1873                                       (i8 imm:$src3)))]>,
1874                  TB;
1875 def SHRD32rri8 : Ii8<0xAC, MRMDestReg,
1876                      (outs GR32:$dst), (ins GR32:$src1, GR32:$src2, i8imm:$src3),
1877                      "shrd{l}\t{$src3, $src2, $dst|$dst, $src2, $src3}",
1878                      [(set GR32:$dst, (X86shrd GR32:$src1, GR32:$src2,
1879                                       (i8 imm:$src3)))]>,
1880                  TB;
1881 def SHLD16rri8 : Ii8<0xA4, MRMDestReg,
1882                      (outs GR16:$dst), (ins GR16:$src1, GR16:$src2, i8imm:$src3),
1883                      "shld{w}\t{$src3, $src2, $dst|$dst, $src2, $src3}",
1884                      [(set GR16:$dst, (X86shld GR16:$src1, GR16:$src2,
1885                                       (i8 imm:$src3)))]>,
1886                      TB, OpSize;
1887 def SHRD16rri8 : Ii8<0xAC, MRMDestReg,
1888                      (outs GR16:$dst), (ins GR16:$src1, GR16:$src2, i8imm:$src3),
1889                      "shrd{w}\t{$src3, $src2, $dst|$dst, $src2, $src3}",
1890                      [(set GR16:$dst, (X86shrd GR16:$src1, GR16:$src2,
1891                                       (i8 imm:$src3)))]>,
1892                      TB, OpSize;
1893 }
1894
1895 let isTwoAddress = 0 in {
1896   let Uses = [CL] in {
1897   def SHLD32mrCL : I<0xA5, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src2),
1898                      "shld{l}\t{%cl, $src2, $dst|$dst, $src2, %CL}",
1899                      [(store (X86shld (loadi32 addr:$dst), GR32:$src2, CL),
1900                        addr:$dst)]>, TB;
1901   def SHRD32mrCL : I<0xAD, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src2),
1902                     "shrd{l}\t{%cl, $src2, $dst|$dst, $src2, %CL}",
1903                     [(store (X86shrd (loadi32 addr:$dst), GR32:$src2, CL),
1904                       addr:$dst)]>, TB;
1905   }
1906   def SHLD32mri8 : Ii8<0xA4, MRMDestMem,
1907                       (outs), (ins i32mem:$dst, GR32:$src2, i8imm:$src3),
1908                       "shld{l}\t{$src3, $src2, $dst|$dst, $src2, $src3}",
1909                       [(store (X86shld (loadi32 addr:$dst), GR32:$src2,
1910                                         (i8 imm:$src3)), addr:$dst)]>,
1911                       TB;
1912   def SHRD32mri8 : Ii8<0xAC, MRMDestMem,
1913                        (outs), (ins i32mem:$dst, GR32:$src2, i8imm:$src3),
1914                        "shrd{l}\t{$src3, $src2, $dst|$dst, $src2, $src3}",
1915                        [(store (X86shrd (loadi32 addr:$dst), GR32:$src2,
1916                                          (i8 imm:$src3)), addr:$dst)]>,
1917                        TB;
1918
1919   let Uses = [CL] in {
1920   def SHLD16mrCL : I<0xA5, MRMDestMem, (outs), (ins i16mem:$dst, GR16:$src2),
1921                      "shld{w}\t{%cl, $src2, $dst|$dst, $src2, %CL}",
1922                      [(store (X86shld (loadi16 addr:$dst), GR16:$src2, CL),
1923                        addr:$dst)]>, TB, OpSize;
1924   def SHRD16mrCL : I<0xAD, MRMDestMem, (outs), (ins i16mem:$dst, GR16:$src2),
1925                     "shrd{w}\t{%cl, $src2, $dst|$dst, $src2, %CL}",
1926                     [(store (X86shrd (loadi16 addr:$dst), GR16:$src2, CL),
1927                       addr:$dst)]>, TB, OpSize;
1928   }
1929   def SHLD16mri8 : Ii8<0xA4, MRMDestMem,
1930                       (outs), (ins i16mem:$dst, GR16:$src2, i8imm:$src3),
1931                       "shld{w}\t{$src3, $src2, $dst|$dst, $src2, $src3}",
1932                       [(store (X86shld (loadi16 addr:$dst), GR16:$src2,
1933                                         (i8 imm:$src3)), addr:$dst)]>,
1934                       TB, OpSize;
1935   def SHRD16mri8 : Ii8<0xAC, MRMDestMem,
1936                        (outs), (ins i16mem:$dst, GR16:$src2, i8imm:$src3),
1937                        "shrd{w}\t{$src3, $src2, $dst|$dst, $src2, $src3}",
1938                       [(store (X86shrd (loadi16 addr:$dst), GR16:$src2,
1939                                         (i8 imm:$src3)), addr:$dst)]>,
1940                        TB, OpSize;
1941 }
1942 } // Defs = [EFLAGS]
1943
1944
1945 // Arithmetic.
1946 let Defs = [EFLAGS] in {
1947 let isCommutable = 1 in {   // X = ADD Y, Z   --> X = ADD Z, Y
1948 // Register-Register Addition
1949 def ADD8rr    : I<0x00, MRMDestReg, (outs GR8 :$dst),
1950                                     (ins GR8 :$src1, GR8 :$src2),
1951                   "add{b}\t{$src2, $dst|$dst, $src2}",
1952                   [(set GR8:$dst, (add GR8:$src1, GR8:$src2)),
1953                    (implicit EFLAGS)]>;
1954
1955 let isConvertibleToThreeAddress = 1 in {   // Can transform into LEA.
1956 // Register-Register Addition
1957 def ADD16rr  : I<0x01, MRMDestReg, (outs GR16:$dst),
1958                                    (ins GR16:$src1, GR16:$src2),
1959                  "add{w}\t{$src2, $dst|$dst, $src2}",
1960                  [(set GR16:$dst, (add GR16:$src1, GR16:$src2)),
1961                   (implicit EFLAGS)]>, OpSize;
1962 def ADD32rr  : I<0x01, MRMDestReg, (outs GR32:$dst),
1963                                    (ins GR32:$src1, GR32:$src2),
1964                  "add{l}\t{$src2, $dst|$dst, $src2}",
1965                  [(set GR32:$dst, (add GR32:$src1, GR32:$src2)),
1966                   (implicit EFLAGS)]>;
1967 } // end isConvertibleToThreeAddress
1968 } // end isCommutable
1969
1970 // Register-Memory Addition
1971 def ADD8rm   : I<0x02, MRMSrcMem, (outs GR8 :$dst),
1972                                   (ins GR8 :$src1, i8mem :$src2),
1973                  "add{b}\t{$src2, $dst|$dst, $src2}",
1974                  [(set GR8:$dst, (add GR8:$src1, (load addr:$src2))),
1975                   (implicit EFLAGS)]>;
1976 def ADD16rm  : I<0x03, MRMSrcMem, (outs GR16:$dst),
1977                                   (ins GR16:$src1, i16mem:$src2),
1978                  "add{w}\t{$src2, $dst|$dst, $src2}",
1979                  [(set GR16:$dst, (add GR16:$src1, (load addr:$src2))),
1980                   (implicit EFLAGS)]>, OpSize;
1981 def ADD32rm  : I<0x03, MRMSrcMem, (outs GR32:$dst),
1982                                   (ins GR32:$src1, i32mem:$src2),
1983                  "add{l}\t{$src2, $dst|$dst, $src2}",
1984                  [(set GR32:$dst, (add GR32:$src1, (load addr:$src2))),
1985                   (implicit EFLAGS)]>;
1986
1987 // Register-Integer Addition
1988 def ADD8ri    : Ii8<0x80, MRM0r, (outs GR8:$dst), (ins GR8:$src1, i8imm:$src2),
1989                     "add{b}\t{$src2, $dst|$dst, $src2}",
1990                     [(set GR8:$dst, (add GR8:$src1, imm:$src2)),
1991                      (implicit EFLAGS)]>;
1992
1993 let isConvertibleToThreeAddress = 1 in {   // Can transform into LEA.
1994 // Register-Integer Addition
1995 def ADD16ri  : Ii16<0x81, MRM0r, (outs GR16:$dst),
1996                                  (ins GR16:$src1, i16imm:$src2),
1997                     "add{w}\t{$src2, $dst|$dst, $src2}",
1998                     [(set GR16:$dst, (add GR16:$src1, imm:$src2)),
1999                      (implicit EFLAGS)]>, OpSize;
2000 def ADD32ri  : Ii32<0x81, MRM0r, (outs GR32:$dst),
2001                                  (ins GR32:$src1, i32imm:$src2),
2002                     "add{l}\t{$src2, $dst|$dst, $src2}",
2003                     [(set GR32:$dst, (add GR32:$src1, imm:$src2)),
2004                      (implicit EFLAGS)]>;
2005 def ADD16ri8 : Ii8<0x83, MRM0r, (outs GR16:$dst),
2006                                 (ins GR16:$src1, i16i8imm:$src2),
2007                    "add{w}\t{$src2, $dst|$dst, $src2}",
2008                    [(set GR16:$dst, (add GR16:$src1, i16immSExt8:$src2)),
2009                     (implicit EFLAGS)]>, OpSize;
2010 def ADD32ri8 : Ii8<0x83, MRM0r, (outs GR32:$dst),
2011                                 (ins GR32:$src1, i32i8imm:$src2),
2012                    "add{l}\t{$src2, $dst|$dst, $src2}",
2013                    [(set GR32:$dst, (add GR32:$src1, i32immSExt8:$src2)),
2014                     (implicit EFLAGS)]>;
2015 }
2016
2017 let isTwoAddress = 0 in {
2018   // Memory-Register Addition
2019   def ADD8mr   : I<0x00, MRMDestMem, (outs), (ins i8mem:$dst, GR8:$src2),
2020                    "add{b}\t{$src2, $dst|$dst, $src2}",
2021                    [(store (add (load addr:$dst), GR8:$src2), addr:$dst),
2022                     (implicit EFLAGS)]>;
2023   def ADD16mr  : I<0x01, MRMDestMem, (outs), (ins i16mem:$dst, GR16:$src2),
2024                    "add{w}\t{$src2, $dst|$dst, $src2}",
2025                    [(store (add (load addr:$dst), GR16:$src2), addr:$dst),
2026                     (implicit EFLAGS)]>, OpSize;
2027   def ADD32mr  : I<0x01, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src2),
2028                    "add{l}\t{$src2, $dst|$dst, $src2}",
2029                    [(store (add (load addr:$dst), GR32:$src2), addr:$dst),
2030                     (implicit EFLAGS)]>;
2031   def ADD8mi   : Ii8<0x80, MRM0m, (outs), (ins i8mem :$dst, i8imm :$src2),
2032                      "add{b}\t{$src2, $dst|$dst, $src2}",
2033                    [(store (add (loadi8 addr:$dst), imm:$src2), addr:$dst),
2034                     (implicit EFLAGS)]>;
2035   def ADD16mi  : Ii16<0x81, MRM0m, (outs), (ins i16mem:$dst, i16imm:$src2),
2036                       "add{w}\t{$src2, $dst|$dst, $src2}",
2037                   [(store (add (loadi16 addr:$dst), imm:$src2), addr:$dst),
2038                    (implicit EFLAGS)]>, OpSize;
2039   def ADD32mi  : Ii32<0x81, MRM0m, (outs), (ins i32mem:$dst, i32imm:$src2),
2040                       "add{l}\t{$src2, $dst|$dst, $src2}",
2041                       [(store (add (loadi32 addr:$dst), imm:$src2), addr:$dst),
2042                        (implicit EFLAGS)]>;
2043   def ADD16mi8 : Ii8<0x83, MRM0m, (outs), (ins i16mem:$dst, i16i8imm :$src2),
2044                      "add{w}\t{$src2, $dst|$dst, $src2}",
2045                      [(store (add (load addr:$dst), i16immSExt8:$src2),
2046                                   addr:$dst),
2047                       (implicit EFLAGS)]>, OpSize;
2048   def ADD32mi8 : Ii8<0x83, MRM0m, (outs), (ins i32mem:$dst, i32i8imm :$src2),
2049                      "add{l}\t{$src2, $dst|$dst, $src2}",
2050                   [(store (add (load addr:$dst), i32immSExt8:$src2),
2051                                addr:$dst),
2052                    (implicit EFLAGS)]>;
2053 }
2054
2055 let Uses = [EFLAGS] in {
2056 let isCommutable = 1 in {  // X = ADC Y, Z --> X = ADC Z, Y
2057 def ADC32rr  : I<0x11, MRMDestReg, (outs GR32:$dst), (ins GR32:$src1, GR32:$src2),
2058                  "adc{l}\t{$src2, $dst|$dst, $src2}",
2059                  [(set GR32:$dst, (adde GR32:$src1, GR32:$src2))]>;
2060 }
2061 def ADC32rm  : I<0x13, MRMSrcMem , (outs GR32:$dst), (ins GR32:$src1, i32mem:$src2),
2062                  "adc{l}\t{$src2, $dst|$dst, $src2}",
2063                  [(set GR32:$dst, (adde GR32:$src1, (load addr:$src2)))]>;
2064 def ADC32ri  : Ii32<0x81, MRM2r, (outs GR32:$dst), (ins GR32:$src1, i32imm:$src2),
2065                     "adc{l}\t{$src2, $dst|$dst, $src2}",
2066                  [(set GR32:$dst, (adde GR32:$src1, imm:$src2))]>;
2067 def ADC32ri8 : Ii8<0x83, MRM2r, (outs GR32:$dst), (ins GR32:$src1, i32i8imm:$src2),
2068                    "adc{l}\t{$src2, $dst|$dst, $src2}",
2069                  [(set GR32:$dst, (adde GR32:$src1, i32immSExt8:$src2))]>;
2070
2071 let isTwoAddress = 0 in {
2072   def ADC32mr  : I<0x11, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src2),
2073                    "adc{l}\t{$src2, $dst|$dst, $src2}",
2074                    [(store (adde (load addr:$dst), GR32:$src2), addr:$dst)]>;
2075   def ADC32mi  : Ii32<0x81, MRM2m, (outs), (ins i32mem:$dst, i32imm:$src2),
2076                       "adc{l}\t{$src2, $dst|$dst, $src2}",
2077                   [(store (adde (loadi32 addr:$dst), imm:$src2), addr:$dst)]>;
2078   def ADC32mi8 : Ii8<0x83, MRM2m, (outs), (ins i32mem:$dst, i32i8imm :$src2),
2079                      "adc{l}\t{$src2, $dst|$dst, $src2}",
2080                [(store (adde (load addr:$dst), i32immSExt8:$src2), addr:$dst)]>;
2081 }
2082 } // Uses = [EFLAGS]
2083
2084 // Register-Register Subtraction
2085 def SUB8rr  : I<0x28, MRMDestReg, (outs GR8:$dst), (ins GR8:$src1, GR8:$src2),
2086                 "sub{b}\t{$src2, $dst|$dst, $src2}",
2087                 [(set GR8:$dst, (sub GR8:$src1, GR8:$src2)),
2088                  (implicit EFLAGS)]>;
2089 def SUB16rr : I<0x29, MRMDestReg, (outs GR16:$dst), (ins GR16:$src1,GR16:$src2),
2090                 "sub{w}\t{$src2, $dst|$dst, $src2}",
2091                 [(set GR16:$dst, (sub GR16:$src1, GR16:$src2)),
2092                  (implicit EFLAGS)]>, OpSize;
2093 def SUB32rr : I<0x29, MRMDestReg, (outs GR32:$dst), (ins GR32:$src1,GR32:$src2),
2094                 "sub{l}\t{$src2, $dst|$dst, $src2}",
2095                 [(set GR32:$dst, (sub GR32:$src1, GR32:$src2)),
2096                  (implicit EFLAGS)]>;
2097
2098 // Register-Memory Subtraction
2099 def SUB8rm  : I<0x2A, MRMSrcMem, (outs GR8 :$dst),
2100                                  (ins GR8 :$src1, i8mem :$src2),
2101                 "sub{b}\t{$src2, $dst|$dst, $src2}",
2102                 [(set GR8:$dst, (sub GR8:$src1, (load addr:$src2))),
2103                  (implicit EFLAGS)]>;
2104 def SUB16rm : I<0x2B, MRMSrcMem, (outs GR16:$dst),
2105                                  (ins GR16:$src1, i16mem:$src2),
2106                 "sub{w}\t{$src2, $dst|$dst, $src2}",
2107                 [(set GR16:$dst, (sub GR16:$src1, (load addr:$src2))),
2108                  (implicit EFLAGS)]>, OpSize;
2109 def SUB32rm : I<0x2B, MRMSrcMem, (outs GR32:$dst),
2110                                  (ins GR32:$src1, i32mem:$src2),
2111                 "sub{l}\t{$src2, $dst|$dst, $src2}",
2112                 [(set GR32:$dst, (sub GR32:$src1, (load addr:$src2))),
2113                  (implicit EFLAGS)]>;
2114
2115 // Register-Integer Subtraction
2116 def SUB8ri   : Ii8 <0x80, MRM5r, (outs GR8:$dst),
2117                                  (ins GR8:$src1, i8imm:$src2),
2118                     "sub{b}\t{$src2, $dst|$dst, $src2}",
2119                     [(set GR8:$dst, (sub GR8:$src1, imm:$src2)),
2120                      (implicit EFLAGS)]>;
2121 def SUB16ri  : Ii16<0x81, MRM5r, (outs GR16:$dst),
2122                                  (ins GR16:$src1, i16imm:$src2),
2123                     "sub{w}\t{$src2, $dst|$dst, $src2}",
2124                     [(set GR16:$dst, (sub GR16:$src1, imm:$src2)),
2125                      (implicit EFLAGS)]>, OpSize;
2126 def SUB32ri  : Ii32<0x81, MRM5r, (outs GR32:$dst),
2127                                  (ins GR32:$src1, i32imm:$src2),
2128                     "sub{l}\t{$src2, $dst|$dst, $src2}",
2129                     [(set GR32:$dst, (sub GR32:$src1, imm:$src2)),
2130                      (implicit EFLAGS)]>;
2131 def SUB16ri8 : Ii8<0x83, MRM5r, (outs GR16:$dst),
2132                                 (ins GR16:$src1, i16i8imm:$src2),
2133                    "sub{w}\t{$src2, $dst|$dst, $src2}",
2134                    [(set GR16:$dst, (sub GR16:$src1, i16immSExt8:$src2)),
2135                     (implicit EFLAGS)]>, OpSize;
2136 def SUB32ri8 : Ii8<0x83, MRM5r, (outs GR32:$dst),
2137                                 (ins GR32:$src1, i32i8imm:$src2),
2138                    "sub{l}\t{$src2, $dst|$dst, $src2}",
2139                    [(set GR32:$dst, (sub GR32:$src1, i32immSExt8:$src2)),
2140                     (implicit EFLAGS)]>;
2141
2142 let isTwoAddress = 0 in {
2143   // Memory-Register Subtraction
2144   def SUB8mr   : I<0x28, MRMDestMem, (outs), (ins i8mem :$dst, GR8 :$src2),
2145                    "sub{b}\t{$src2, $dst|$dst, $src2}",
2146                    [(store (sub (load addr:$dst), GR8:$src2), addr:$dst),
2147                     (implicit EFLAGS)]>;
2148   def SUB16mr  : I<0x29, MRMDestMem, (outs), (ins i16mem:$dst, GR16:$src2),
2149                    "sub{w}\t{$src2, $dst|$dst, $src2}",
2150                    [(store (sub (load addr:$dst), GR16:$src2), addr:$dst),
2151                     (implicit EFLAGS)]>, OpSize;
2152   def SUB32mr  : I<0x29, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src2),
2153                    "sub{l}\t{$src2, $dst|$dst, $src2}",
2154                    [(store (sub (load addr:$dst), GR32:$src2), addr:$dst),
2155                     (implicit EFLAGS)]>;
2156
2157   // Memory-Integer Subtraction
2158   def SUB8mi   : Ii8<0x80, MRM5m, (outs), (ins i8mem :$dst, i8imm:$src2),
2159                      "sub{b}\t{$src2, $dst|$dst, $src2}",
2160                      [(store (sub (loadi8 addr:$dst), imm:$src2), addr:$dst),
2161                       (implicit EFLAGS)]>;
2162   def SUB16mi  : Ii16<0x81, MRM5m, (outs), (ins i16mem:$dst, i16imm:$src2),
2163                       "sub{w}\t{$src2, $dst|$dst, $src2}",
2164                       [(store (sub (loadi16 addr:$dst), imm:$src2),addr:$dst),
2165                        (implicit EFLAGS)]>, OpSize;
2166   def SUB32mi  : Ii32<0x81, MRM5m, (outs), (ins i32mem:$dst, i32imm:$src2),
2167                       "sub{l}\t{$src2, $dst|$dst, $src2}",
2168                       [(store (sub (loadi32 addr:$dst), imm:$src2),addr:$dst),
2169                        (implicit EFLAGS)]>;
2170   def SUB16mi8 : Ii8<0x83, MRM5m, (outs), (ins i16mem:$dst, i16i8imm :$src2),
2171                      "sub{w}\t{$src2, $dst|$dst, $src2}",
2172                      [(store (sub (load addr:$dst), i16immSExt8:$src2),
2173                              addr:$dst),
2174                       (implicit EFLAGS)]>, OpSize;
2175   def SUB32mi8 : Ii8<0x83, MRM5m, (outs), (ins i32mem:$dst, i32i8imm :$src2),
2176                      "sub{l}\t{$src2, $dst|$dst, $src2}",
2177                      [(store (sub (load addr:$dst), i32immSExt8:$src2),
2178                              addr:$dst),
2179                       (implicit EFLAGS)]>;
2180 }
2181
2182 let Uses = [EFLAGS] in {
2183 def SBB32rr    : I<0x19, MRMDestReg, (outs GR32:$dst), (ins GR32:$src1, GR32:$src2),
2184                   "sbb{l}\t{$src2, $dst|$dst, $src2}",
2185                  [(set GR32:$dst, (sube GR32:$src1, GR32:$src2))]>;
2186
2187 let isTwoAddress = 0 in {
2188   def SBB32mr  : I<0x19, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src2),
2189                    "sbb{l}\t{$src2, $dst|$dst, $src2}",
2190                    [(store (sube (load addr:$dst), GR32:$src2), addr:$dst)]>;
2191   def SBB8mi  : Ii32<0x80, MRM3m, (outs), (ins i8mem:$dst, i8imm:$src2),
2192                       "sbb{b}\t{$src2, $dst|$dst, $src2}",
2193                    [(store (sube (loadi8 addr:$dst), imm:$src2), addr:$dst)]>;
2194   def SBB32mi  : Ii32<0x81, MRM3m, (outs), (ins i32mem:$dst, i32imm:$src2),
2195                       "sbb{l}\t{$src2, $dst|$dst, $src2}",
2196                   [(store (sube (loadi32 addr:$dst), imm:$src2), addr:$dst)]>;
2197   def SBB32mi8 : Ii8<0x83, MRM3m, (outs), (ins i32mem:$dst, i32i8imm :$src2),
2198                      "sbb{l}\t{$src2, $dst|$dst, $src2}",
2199                [(store (sube (load addr:$dst), i32immSExt8:$src2), addr:$dst)]>;
2200 }
2201 def SBB32rm  : I<0x1B, MRMSrcMem, (outs GR32:$dst), (ins GR32:$src1, i32mem:$src2),
2202                     "sbb{l}\t{$src2, $dst|$dst, $src2}",
2203                     [(set GR32:$dst, (sube GR32:$src1, (load addr:$src2)))]>;
2204 def SBB32ri  : Ii32<0x81, MRM3r, (outs GR32:$dst), (ins GR32:$src1, i32imm:$src2),
2205                     "sbb{l}\t{$src2, $dst|$dst, $src2}",
2206                     [(set GR32:$dst, (sube GR32:$src1, imm:$src2))]>;
2207 def SBB32ri8 : Ii8<0x83, MRM3r, (outs GR32:$dst), (ins GR32:$src1, i32i8imm:$src2),
2208                    "sbb{l}\t{$src2, $dst|$dst, $src2}",
2209                    [(set GR32:$dst, (sube GR32:$src1, i32immSExt8:$src2))]>;
2210 } // Uses = [EFLAGS]
2211 } // Defs = [EFLAGS]
2212
2213 let Defs = [EFLAGS] in {
2214 let isCommutable = 1 in {  // X = IMUL Y, Z --> X = IMUL Z, Y
2215 // Register-Register Signed Integer Multiply
2216 def IMUL16rr : I<0xAF, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src1,GR16:$src2),
2217                  "imul{w}\t{$src2, $dst|$dst, $src2}",
2218                  [(set GR16:$dst, (mul GR16:$src1, GR16:$src2)),
2219                   (implicit EFLAGS)]>, TB, OpSize;
2220 def IMUL32rr : I<0xAF, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src1,GR32:$src2),
2221                  "imul{l}\t{$src2, $dst|$dst, $src2}",
2222                  [(set GR32:$dst, (mul GR32:$src1, GR32:$src2)),
2223                   (implicit EFLAGS)]>, TB;
2224 }
2225
2226 // Register-Memory Signed Integer Multiply
2227 def IMUL16rm : I<0xAF, MRMSrcMem, (outs GR16:$dst),
2228                                   (ins GR16:$src1, i16mem:$src2),
2229                  "imul{w}\t{$src2, $dst|$dst, $src2}",
2230                  [(set GR16:$dst, (mul GR16:$src1, (load addr:$src2))),
2231                   (implicit EFLAGS)]>, TB, OpSize;
2232 def IMUL32rm : I<0xAF, MRMSrcMem, (outs GR32:$dst), (ins GR32:$src1, i32mem:$src2),
2233                  "imul{l}\t{$src2, $dst|$dst, $src2}",
2234                  [(set GR32:$dst, (mul GR32:$src1, (load addr:$src2))),
2235                   (implicit EFLAGS)]>, TB;
2236 } // Defs = [EFLAGS]
2237 } // end Two Address instructions
2238
2239 // Suprisingly enough, these are not two address instructions!
2240 let Defs = [EFLAGS] in {
2241 // Register-Integer Signed Integer Multiply
2242 def IMUL16rri  : Ii16<0x69, MRMSrcReg,                      // GR16 = GR16*I16
2243                       (outs GR16:$dst), (ins GR16:$src1, i16imm:$src2),
2244                       "imul{w}\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2245                       [(set GR16:$dst, (mul GR16:$src1, imm:$src2)),
2246                        (implicit EFLAGS)]>, OpSize;
2247 def IMUL32rri  : Ii32<0x69, MRMSrcReg,                      // GR32 = GR32*I32
2248                       (outs GR32:$dst), (ins GR32:$src1, i32imm:$src2),
2249                       "imul{l}\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2250                       [(set GR32:$dst, (mul GR32:$src1, imm:$src2)),
2251                        (implicit EFLAGS)]>;
2252 def IMUL16rri8 : Ii8<0x6B, MRMSrcReg,                       // GR16 = GR16*I8
2253                      (outs GR16:$dst), (ins GR16:$src1, i16i8imm:$src2),
2254                      "imul{w}\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2255                      [(set GR16:$dst, (mul GR16:$src1, i16immSExt8:$src2)),
2256                       (implicit EFLAGS)]>, OpSize;
2257 def IMUL32rri8 : Ii8<0x6B, MRMSrcReg,                       // GR32 = GR32*I8
2258                      (outs GR32:$dst), (ins GR32:$src1, i32i8imm:$src2),
2259                      "imul{l}\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2260                      [(set GR32:$dst, (mul GR32:$src1, i32immSExt8:$src2)),
2261                       (implicit EFLAGS)]>;
2262
2263 // Memory-Integer Signed Integer Multiply
2264 def IMUL16rmi  : Ii16<0x69, MRMSrcMem,                      // GR16 = [mem16]*I16
2265                       (outs GR16:$dst), (ins i16mem:$src1, i16imm:$src2),
2266                       "imul{w}\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2267                       [(set GR16:$dst, (mul (load addr:$src1), imm:$src2)),
2268                        (implicit EFLAGS)]>, OpSize;
2269 def IMUL32rmi  : Ii32<0x69, MRMSrcMem,                      // GR32 = [mem32]*I32
2270                       (outs GR32:$dst), (ins i32mem:$src1, i32imm:$src2),
2271                       "imul{l}\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2272                       [(set GR32:$dst, (mul (load addr:$src1), imm:$src2)),
2273                        (implicit EFLAGS)]>;
2274 def IMUL16rmi8 : Ii8<0x6B, MRMSrcMem,                       // GR16 = [mem16]*I8
2275                      (outs GR16:$dst), (ins i16mem:$src1, i16i8imm :$src2),
2276                      "imul{w}\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2277                      [(set GR16:$dst, (mul (load addr:$src1),
2278                                        i16immSExt8:$src2)),
2279                       (implicit EFLAGS)]>, OpSize;
2280 def IMUL32rmi8 : Ii8<0x6B, MRMSrcMem,                       // GR32 = [mem32]*I8
2281                      (outs GR32:$dst), (ins i32mem:$src1, i32i8imm: $src2),
2282                      "imul{l}\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2283                      [(set GR32:$dst, (mul (load addr:$src1),
2284                                            i32immSExt8:$src2)),
2285                       (implicit EFLAGS)]>;
2286 } // Defs = [EFLAGS]
2287
2288 //===----------------------------------------------------------------------===//
2289 // Test instructions are just like AND, except they don't generate a result.
2290 //
2291 let Defs = [EFLAGS] in {
2292 let isCommutable = 1 in {   // TEST X, Y   --> TEST Y, X
2293 def TEST8rr  : I<0x84, MRMDestReg, (outs),  (ins GR8:$src1, GR8:$src2),
2294                      "test{b}\t{$src2, $src1|$src1, $src2}",
2295                      [(X86cmp (and_su GR8:$src1, GR8:$src2), 0),
2296                       (implicit EFLAGS)]>;
2297 def TEST16rr : I<0x85, MRMDestReg, (outs),  (ins GR16:$src1, GR16:$src2),
2298                      "test{w}\t{$src2, $src1|$src1, $src2}",
2299                      [(X86cmp (and_su GR16:$src1, GR16:$src2), 0),
2300                       (implicit EFLAGS)]>,
2301                  OpSize;
2302 def TEST32rr : I<0x85, MRMDestReg, (outs),  (ins GR32:$src1, GR32:$src2),
2303                      "test{l}\t{$src2, $src1|$src1, $src2}",
2304                      [(X86cmp (and_su GR32:$src1, GR32:$src2), 0),
2305                       (implicit EFLAGS)]>;
2306 }
2307
2308 def TEST8rm  : I<0x84, MRMSrcMem, (outs),  (ins GR8 :$src1, i8mem :$src2),
2309                      "test{b}\t{$src2, $src1|$src1, $src2}",
2310                      [(X86cmp (and GR8:$src1, (loadi8 addr:$src2)), 0),
2311                       (implicit EFLAGS)]>;
2312 def TEST16rm : I<0x85, MRMSrcMem, (outs),  (ins GR16:$src1, i16mem:$src2),
2313                      "test{w}\t{$src2, $src1|$src1, $src2}",
2314                      [(X86cmp (and GR16:$src1, (loadi16 addr:$src2)), 0),
2315                       (implicit EFLAGS)]>, OpSize;
2316 def TEST32rm : I<0x85, MRMSrcMem, (outs),  (ins GR32:$src1, i32mem:$src2),
2317                      "test{l}\t{$src2, $src1|$src1, $src2}",
2318                      [(X86cmp (and GR32:$src1, (loadi32 addr:$src2)), 0),
2319                       (implicit EFLAGS)]>;
2320
2321 def TEST8ri  : Ii8 <0xF6, MRM0r,                     // flags = GR8  & imm8
2322                     (outs),  (ins GR8:$src1, i8imm:$src2),
2323                     "test{b}\t{$src2, $src1|$src1, $src2}",
2324                     [(X86cmp (and_su GR8:$src1, imm:$src2), 0),
2325                      (implicit EFLAGS)]>;
2326 def TEST16ri : Ii16<0xF7, MRM0r,                     // flags = GR16 & imm16
2327                     (outs),  (ins GR16:$src1, i16imm:$src2),
2328                     "test{w}\t{$src2, $src1|$src1, $src2}",
2329                     [(X86cmp (and_su GR16:$src1, imm:$src2), 0),
2330                      (implicit EFLAGS)]>, OpSize;
2331 def TEST32ri : Ii32<0xF7, MRM0r,                     // flags = GR32 & imm32
2332                     (outs),  (ins GR32:$src1, i32imm:$src2),
2333                     "test{l}\t{$src2, $src1|$src1, $src2}",
2334                     [(X86cmp (and_su GR32:$src1, imm:$src2), 0),
2335                      (implicit EFLAGS)]>;
2336
2337 def TEST8mi  : Ii8 <0xF6, MRM0m,                   // flags = [mem8]  & imm8
2338                     (outs), (ins i8mem:$src1, i8imm:$src2),
2339                     "test{b}\t{$src2, $src1|$src1, $src2}",
2340                     [(X86cmp (and (loadi8 addr:$src1), imm:$src2), 0),
2341                      (implicit EFLAGS)]>;
2342 def TEST16mi : Ii16<0xF7, MRM0m,                   // flags = [mem16] & imm16
2343                     (outs), (ins i16mem:$src1, i16imm:$src2),
2344                     "test{w}\t{$src2, $src1|$src1, $src2}",
2345                     [(X86cmp (and (loadi16 addr:$src1), imm:$src2), 0),
2346                      (implicit EFLAGS)]>, OpSize;
2347 def TEST32mi : Ii32<0xF7, MRM0m,                   // flags = [mem32] & imm32
2348                     (outs), (ins i32mem:$src1, i32imm:$src2),
2349                     "test{l}\t{$src2, $src1|$src1, $src2}",
2350                     [(X86cmp (and (loadi32 addr:$src1), imm:$src2), 0),
2351                      (implicit EFLAGS)]>;
2352 } // Defs = [EFLAGS]
2353
2354
2355 // Condition code ops, incl. set if equal/not equal/...
2356 let Defs = [EFLAGS], Uses = [AH], neverHasSideEffects = 1 in
2357 def SAHF     : I<0x9E, RawFrm, (outs),  (ins), "sahf", []>;  // flags = AH
2358 let Defs = [AH], Uses = [EFLAGS], neverHasSideEffects = 1 in
2359 def LAHF     : I<0x9F, RawFrm, (outs),  (ins), "lahf", []>;  // AH = flags
2360
2361 let Uses = [EFLAGS] in {
2362 def SETEr    : I<0x94, MRM0r,
2363                  (outs GR8   :$dst), (ins),
2364                  "sete\t$dst",
2365                  [(set GR8:$dst, (X86setcc X86_COND_E, EFLAGS))]>,
2366                TB;                        // GR8 = ==
2367 def SETEm    : I<0x94, MRM0m,
2368                  (outs), (ins i8mem:$dst),
2369                  "sete\t$dst",
2370                  [(store (X86setcc X86_COND_E, EFLAGS), addr:$dst)]>,
2371                TB;                        // [mem8] = ==
2372
2373 def SETNEr   : I<0x95, MRM0r,
2374                  (outs GR8   :$dst), (ins),
2375                  "setne\t$dst",
2376                  [(set GR8:$dst, (X86setcc X86_COND_NE, EFLAGS))]>,
2377                TB;                        // GR8 = !=
2378 def SETNEm   : I<0x95, MRM0m,
2379                  (outs), (ins i8mem:$dst),
2380                  "setne\t$dst",
2381                  [(store (X86setcc X86_COND_NE, EFLAGS), addr:$dst)]>,
2382                TB;                        // [mem8] = !=
2383
2384 def SETLr    : I<0x9C, MRM0r,
2385                  (outs GR8   :$dst), (ins),
2386                  "setl\t$dst",
2387                  [(set GR8:$dst, (X86setcc X86_COND_L, EFLAGS))]>,
2388                TB;                        // GR8 = <  signed
2389 def SETLm    : I<0x9C, MRM0m,
2390                  (outs), (ins i8mem:$dst),
2391                  "setl\t$dst",
2392                  [(store (X86setcc X86_COND_L, EFLAGS), addr:$dst)]>,
2393                TB;                        // [mem8] = <  signed
2394
2395 def SETGEr   : I<0x9D, MRM0r,
2396                  (outs GR8   :$dst), (ins),
2397                  "setge\t$dst",
2398                  [(set GR8:$dst, (X86setcc X86_COND_GE, EFLAGS))]>,
2399                TB;                        // GR8 = >= signed
2400 def SETGEm   : I<0x9D, MRM0m,
2401                  (outs), (ins i8mem:$dst),
2402                  "setge\t$dst",
2403                  [(store (X86setcc X86_COND_GE, EFLAGS), addr:$dst)]>,
2404                TB;                        // [mem8] = >= signed
2405
2406 def SETLEr   : I<0x9E, MRM0r,
2407                  (outs GR8   :$dst), (ins),
2408                  "setle\t$dst",
2409                  [(set GR8:$dst, (X86setcc X86_COND_LE, EFLAGS))]>,
2410                TB;                        // GR8 = <= signed
2411 def SETLEm   : I<0x9E, MRM0m,
2412                  (outs), (ins i8mem:$dst),
2413                  "setle\t$dst",
2414                  [(store (X86setcc X86_COND_LE, EFLAGS), addr:$dst)]>,
2415                TB;                        // [mem8] = <= signed
2416
2417 def SETGr    : I<0x9F, MRM0r,
2418                  (outs GR8   :$dst), (ins),
2419                  "setg\t$dst",
2420                  [(set GR8:$dst, (X86setcc X86_COND_G, EFLAGS))]>,
2421                TB;                        // GR8 = >  signed
2422 def SETGm    : I<0x9F, MRM0m,
2423                  (outs), (ins i8mem:$dst),
2424                  "setg\t$dst",
2425                  [(store (X86setcc X86_COND_G, EFLAGS), addr:$dst)]>,
2426                TB;                        // [mem8] = >  signed
2427
2428 def SETBr    : I<0x92, MRM0r,
2429                  (outs GR8   :$dst), (ins),
2430                  "setb\t$dst",
2431                  [(set GR8:$dst, (X86setcc X86_COND_B, EFLAGS))]>,
2432                TB;                        // GR8 = <  unsign
2433 def SETBm    : I<0x92, MRM0m,
2434                  (outs), (ins i8mem:$dst),
2435                  "setb\t$dst",
2436                  [(store (X86setcc X86_COND_B, EFLAGS), addr:$dst)]>,
2437                TB;                        // [mem8] = <  unsign
2438
2439 def SETAEr   : I<0x93, MRM0r,
2440                  (outs GR8   :$dst), (ins),
2441                  "setae\t$dst",
2442                  [(set GR8:$dst, (X86setcc X86_COND_AE, EFLAGS))]>,
2443                TB;                        // GR8 = >= unsign
2444 def SETAEm   : I<0x93, MRM0m,
2445                  (outs), (ins i8mem:$dst),
2446                  "setae\t$dst",
2447                  [(store (X86setcc X86_COND_AE, EFLAGS), addr:$dst)]>,
2448                TB;                        // [mem8] = >= unsign
2449
2450 def SETBEr   : I<0x96, MRM0r,
2451                  (outs GR8   :$dst), (ins),
2452                  "setbe\t$dst",
2453                  [(set GR8:$dst, (X86setcc X86_COND_BE, EFLAGS))]>,
2454                TB;                        // GR8 = <= unsign
2455 def SETBEm   : I<0x96, MRM0m,
2456                  (outs), (ins i8mem:$dst),
2457                  "setbe\t$dst",
2458                  [(store (X86setcc X86_COND_BE, EFLAGS), addr:$dst)]>,
2459                TB;                        // [mem8] = <= unsign
2460
2461 def SETAr    : I<0x97, MRM0r,
2462                  (outs GR8   :$dst), (ins),
2463                  "seta\t$dst",
2464                  [(set GR8:$dst, (X86setcc X86_COND_A, EFLAGS))]>,
2465                TB;                        // GR8 = >  signed
2466 def SETAm    : I<0x97, MRM0m,
2467                  (outs), (ins i8mem:$dst),
2468                  "seta\t$dst",
2469                  [(store (X86setcc X86_COND_A, EFLAGS), addr:$dst)]>,
2470                TB;                        // [mem8] = >  signed
2471
2472 def SETSr    : I<0x98, MRM0r,
2473                  (outs GR8   :$dst), (ins),
2474                  "sets\t$dst",
2475                  [(set GR8:$dst, (X86setcc X86_COND_S, EFLAGS))]>,
2476                TB;                        // GR8 = <sign bit>
2477 def SETSm    : I<0x98, MRM0m,
2478                  (outs), (ins i8mem:$dst),
2479                  "sets\t$dst",
2480                  [(store (X86setcc X86_COND_S, EFLAGS), addr:$dst)]>,
2481                TB;                        // [mem8] = <sign bit>
2482 def SETNSr   : I<0x99, MRM0r,
2483                  (outs GR8   :$dst), (ins),
2484                  "setns\t$dst",
2485                  [(set GR8:$dst, (X86setcc X86_COND_NS, EFLAGS))]>,
2486                TB;                        // GR8 = !<sign bit>
2487 def SETNSm   : I<0x99, MRM0m,
2488                  (outs), (ins i8mem:$dst),
2489                  "setns\t$dst",
2490                  [(store (X86setcc X86_COND_NS, EFLAGS), addr:$dst)]>,
2491                TB;                        // [mem8] = !<sign bit>
2492
2493 def SETPr    : I<0x9A, MRM0r,
2494                  (outs GR8   :$dst), (ins),
2495                  "setp\t$dst",
2496                  [(set GR8:$dst, (X86setcc X86_COND_P, EFLAGS))]>,
2497                TB;                        // GR8 = parity
2498 def SETPm    : I<0x9A, MRM0m,
2499                  (outs), (ins i8mem:$dst),
2500                  "setp\t$dst",
2501                  [(store (X86setcc X86_COND_P, EFLAGS), addr:$dst)]>,
2502                TB;                        // [mem8] = parity
2503 def SETNPr   : I<0x9B, MRM0r,
2504                  (outs GR8   :$dst), (ins),
2505                  "setnp\t$dst",
2506                  [(set GR8:$dst, (X86setcc X86_COND_NP, EFLAGS))]>,
2507                TB;                        // GR8 = not parity
2508 def SETNPm   : I<0x9B, MRM0m,
2509                  (outs), (ins i8mem:$dst),
2510                  "setnp\t$dst",
2511                  [(store (X86setcc X86_COND_NP, EFLAGS), addr:$dst)]>,
2512                TB;                        // [mem8] = not parity
2513
2514 def SETOr    : I<0x90, MRM0r,
2515                  (outs GR8   :$dst), (ins),
2516                  "seto\t$dst",
2517                  [(set GR8:$dst, (X86setcc X86_COND_O, EFLAGS))]>,
2518                TB;                        // GR8 = overflow
2519 def SETOm    : I<0x90, MRM0m,
2520                  (outs), (ins i8mem:$dst),
2521                  "seto\t$dst",
2522                  [(store (X86setcc X86_COND_O, EFLAGS), addr:$dst)]>,
2523                TB;                        // [mem8] = overflow
2524 def SETNOr   : I<0x91, MRM0r,
2525                  (outs GR8   :$dst), (ins),
2526                  "setno\t$dst",
2527                  [(set GR8:$dst, (X86setcc X86_COND_NO, EFLAGS))]>,
2528                TB;                        // GR8 = not overflow
2529 def SETNOm   : I<0x91, MRM0m,
2530                  (outs), (ins i8mem:$dst),
2531                  "setno\t$dst",
2532                  [(store (X86setcc X86_COND_NO, EFLAGS), addr:$dst)]>,
2533                TB;                        // [mem8] = not overflow
2534
2535 def SETCr    : I<0x92, MRM0r,
2536                  (outs GR8   :$dst), (ins),
2537                  "setc\t$dst",
2538                  [(set GR8:$dst, (X86setcc X86_COND_C, EFLAGS))]>,
2539                TB;                        // GR8 = carry
2540 def SETCm    : I<0x92, MRM0m,
2541                  (outs), (ins i8mem:$dst),
2542                  "setc\t$dst",
2543                  [(store (X86setcc X86_COND_C, EFLAGS), addr:$dst)]>,
2544                TB;                        // [mem8] = carry
2545 def SETNCr   : I<0x93, MRM0r,
2546                  (outs GR8   :$dst), (ins),
2547                  "setnc\t$dst",
2548                  [(set GR8:$dst, (X86setcc X86_COND_NC, EFLAGS))]>,
2549                TB;                        // GR8 = not carry
2550 def SETNCm   : I<0x93, MRM0m,
2551                  (outs), (ins i8mem:$dst),
2552                  "setnc\t$dst",
2553                  [(store (X86setcc X86_COND_NC, EFLAGS), addr:$dst)]>,
2554                TB;                        // [mem8] = not carry
2555 } // Uses = [EFLAGS]
2556
2557
2558 // Integer comparisons
2559 let Defs = [EFLAGS] in {
2560 def CMP8rr  : I<0x38, MRMDestReg,
2561                 (outs), (ins GR8 :$src1, GR8 :$src2),
2562                 "cmp{b}\t{$src2, $src1|$src1, $src2}",
2563                 [(X86cmp GR8:$src1, GR8:$src2), (implicit EFLAGS)]>;
2564 def CMP16rr : I<0x39, MRMDestReg,
2565                 (outs), (ins GR16:$src1, GR16:$src2),
2566                 "cmp{w}\t{$src2, $src1|$src1, $src2}",
2567                 [(X86cmp GR16:$src1, GR16:$src2), (implicit EFLAGS)]>, OpSize;
2568 def CMP32rr : I<0x39, MRMDestReg,
2569                 (outs), (ins GR32:$src1, GR32:$src2),
2570                 "cmp{l}\t{$src2, $src1|$src1, $src2}",
2571                 [(X86cmp GR32:$src1, GR32:$src2), (implicit EFLAGS)]>;
2572 def CMP8mr  : I<0x38, MRMDestMem,
2573                 (outs), (ins i8mem :$src1, GR8 :$src2),
2574                 "cmp{b}\t{$src2, $src1|$src1, $src2}",
2575                 [(X86cmp (loadi8 addr:$src1), GR8:$src2),
2576                  (implicit EFLAGS)]>;
2577 def CMP16mr : I<0x39, MRMDestMem,
2578                 (outs), (ins i16mem:$src1, GR16:$src2),
2579                 "cmp{w}\t{$src2, $src1|$src1, $src2}",
2580                 [(X86cmp (loadi16 addr:$src1), GR16:$src2),
2581                  (implicit EFLAGS)]>, OpSize;
2582 def CMP32mr : I<0x39, MRMDestMem,
2583                 (outs), (ins i32mem:$src1, GR32:$src2),
2584                 "cmp{l}\t{$src2, $src1|$src1, $src2}",
2585                 [(X86cmp (loadi32 addr:$src1), GR32:$src2),
2586                  (implicit EFLAGS)]>;
2587 def CMP8rm  : I<0x3A, MRMSrcMem,
2588                 (outs), (ins GR8 :$src1, i8mem :$src2),
2589                 "cmp{b}\t{$src2, $src1|$src1, $src2}",
2590                 [(X86cmp GR8:$src1, (loadi8 addr:$src2)),
2591                  (implicit EFLAGS)]>;
2592 def CMP16rm : I<0x3B, MRMSrcMem,
2593                 (outs), (ins GR16:$src1, i16mem:$src2),
2594                 "cmp{w}\t{$src2, $src1|$src1, $src2}",
2595                 [(X86cmp GR16:$src1, (loadi16 addr:$src2)),
2596                  (implicit EFLAGS)]>, OpSize;
2597 def CMP32rm : I<0x3B, MRMSrcMem,
2598                 (outs), (ins GR32:$src1, i32mem:$src2),
2599                 "cmp{l}\t{$src2, $src1|$src1, $src2}",
2600                 [(X86cmp GR32:$src1, (loadi32 addr:$src2)),
2601                  (implicit EFLAGS)]>;
2602 def CMP8ri  : Ii8<0x80, MRM7r,
2603                   (outs), (ins GR8:$src1, i8imm:$src2),
2604                   "cmp{b}\t{$src2, $src1|$src1, $src2}",
2605                   [(X86cmp GR8:$src1, imm:$src2), (implicit EFLAGS)]>;
2606 def CMP16ri : Ii16<0x81, MRM7r,
2607                    (outs), (ins GR16:$src1, i16imm:$src2),
2608                    "cmp{w}\t{$src2, $src1|$src1, $src2}",
2609                    [(X86cmp GR16:$src1, imm:$src2),
2610                     (implicit EFLAGS)]>, OpSize;
2611 def CMP32ri : Ii32<0x81, MRM7r,
2612                    (outs), (ins GR32:$src1, i32imm:$src2),
2613                    "cmp{l}\t{$src2, $src1|$src1, $src2}",
2614                    [(X86cmp GR32:$src1, imm:$src2), (implicit EFLAGS)]>;
2615 def CMP8mi  : Ii8 <0x80, MRM7m,
2616                    (outs), (ins i8mem :$src1, i8imm :$src2),
2617                    "cmp{b}\t{$src2, $src1|$src1, $src2}",
2618                    [(X86cmp (loadi8 addr:$src1), imm:$src2),
2619                     (implicit EFLAGS)]>;
2620 def CMP16mi : Ii16<0x81, MRM7m,
2621                    (outs), (ins i16mem:$src1, i16imm:$src2),
2622                    "cmp{w}\t{$src2, $src1|$src1, $src2}",
2623                    [(X86cmp (loadi16 addr:$src1), imm:$src2),
2624                     (implicit EFLAGS)]>, OpSize;
2625 def CMP32mi : Ii32<0x81, MRM7m,
2626                    (outs), (ins i32mem:$src1, i32imm:$src2),
2627                    "cmp{l}\t{$src2, $src1|$src1, $src2}",
2628                    [(X86cmp (loadi32 addr:$src1), imm:$src2),
2629                     (implicit EFLAGS)]>;
2630 def CMP16ri8 : Ii8<0x83, MRM7r,
2631                    (outs), (ins GR16:$src1, i16i8imm:$src2),
2632                    "cmp{w}\t{$src2, $src1|$src1, $src2}",
2633                    [(X86cmp GR16:$src1, i16immSExt8:$src2),
2634                     (implicit EFLAGS)]>, OpSize;
2635 def CMP16mi8 : Ii8<0x83, MRM7m,
2636                    (outs), (ins i16mem:$src1, i16i8imm:$src2),
2637                    "cmp{w}\t{$src2, $src1|$src1, $src2}",
2638                    [(X86cmp (loadi16 addr:$src1), i16immSExt8:$src2),
2639                     (implicit EFLAGS)]>, OpSize;
2640 def CMP32mi8 : Ii8<0x83, MRM7m,
2641                    (outs), (ins i32mem:$src1, i32i8imm:$src2),
2642                    "cmp{l}\t{$src2, $src1|$src1, $src2}",
2643                    [(X86cmp (loadi32 addr:$src1), i32immSExt8:$src2),
2644                     (implicit EFLAGS)]>;
2645 def CMP32ri8 : Ii8<0x83, MRM7r,
2646                    (outs), (ins GR32:$src1, i32i8imm:$src2),
2647                    "cmp{l}\t{$src2, $src1|$src1, $src2}",
2648                    [(X86cmp GR32:$src1, i32immSExt8:$src2),
2649                     (implicit EFLAGS)]>;
2650 } // Defs = [EFLAGS]
2651
2652 // Sign/Zero extenders
2653 // Use movsbl intead of movsbw; we don't care about the high 16 bits
2654 // of the register here. This has a smaller encoding and avoids a
2655 // partial-register update.
2656 def MOVSX16rr8 : I<0xBE, MRMSrcReg, (outs GR16:$dst), (ins GR8 :$src),
2657                    "movs{bl|x}\t{$src, ${dst:subreg32}|${dst:subreg32}, $src}",
2658                    [(set GR16:$dst, (sext GR8:$src))]>, TB;
2659 def MOVSX16rm8 : I<0xBE, MRMSrcMem, (outs GR16:$dst), (ins i8mem :$src),
2660                    "movs{bl|x}\t{$src, ${dst:subreg32}|${dst:subreg32}, $src}",
2661                    [(set GR16:$dst, (sextloadi16i8 addr:$src))]>, TB;
2662 def MOVSX32rr8 : I<0xBE, MRMSrcReg, (outs GR32:$dst), (ins GR8 :$src),
2663                    "movs{bl|x}\t{$src, $dst|$dst, $src}",
2664                    [(set GR32:$dst, (sext GR8:$src))]>, TB;
2665 def MOVSX32rm8 : I<0xBE, MRMSrcMem, (outs GR32:$dst), (ins i8mem :$src),
2666                    "movs{bl|x}\t{$src, $dst|$dst, $src}",
2667                    [(set GR32:$dst, (sextloadi32i8 addr:$src))]>, TB;
2668 def MOVSX32rr16: I<0xBF, MRMSrcReg, (outs GR32:$dst), (ins GR16:$src),
2669                    "movs{wl|x}\t{$src, $dst|$dst, $src}",
2670                    [(set GR32:$dst, (sext GR16:$src))]>, TB;
2671 def MOVSX32rm16: I<0xBF, MRMSrcMem, (outs GR32:$dst), (ins i16mem:$src),
2672                    "movs{wl|x}\t{$src, $dst|$dst, $src}",
2673                    [(set GR32:$dst, (sextloadi32i16 addr:$src))]>, TB;
2674
2675 // Use movzbl intead of movzbw; we don't care about the high 16 bits
2676 // of the register here. This has a smaller encoding and avoids a
2677 // partial-register update.
2678 def MOVZX16rr8 : I<0xB6, MRMSrcReg, (outs GR16:$dst), (ins GR8 :$src),
2679                    "movz{bl|x}\t{$src, ${dst:subreg32}|${dst:subreg32}, $src}",
2680                    [(set GR16:$dst, (zext GR8:$src))]>, TB;
2681 def MOVZX16rm8 : I<0xB6, MRMSrcMem, (outs GR16:$dst), (ins i8mem :$src),
2682                    "movz{bl|x}\t{$src, ${dst:subreg32}|${dst:subreg32}, $src}",
2683                    [(set GR16:$dst, (zextloadi16i8 addr:$src))]>, TB;
2684 def MOVZX32rr8 : I<0xB6, MRMSrcReg, (outs GR32:$dst), (ins GR8 :$src),
2685                    "movz{bl|x}\t{$src, $dst|$dst, $src}",
2686                    [(set GR32:$dst, (zext GR8:$src))]>, TB;
2687 def MOVZX32rm8 : I<0xB6, MRMSrcMem, (outs GR32:$dst), (ins i8mem :$src),
2688                    "movz{bl|x}\t{$src, $dst|$dst, $src}",
2689                    [(set GR32:$dst, (zextloadi32i8 addr:$src))]>, TB;
2690 def MOVZX32rr16: I<0xB7, MRMSrcReg, (outs GR32:$dst), (ins GR16:$src),
2691                    "movz{wl|x}\t{$src, $dst|$dst, $src}",
2692                    [(set GR32:$dst, (zext GR16:$src))]>, TB;
2693 def MOVZX32rm16: I<0xB7, MRMSrcMem, (outs GR32:$dst), (ins i16mem:$src),
2694                    "movz{wl|x}\t{$src, $dst|$dst, $src}",
2695                    [(set GR32:$dst, (zextloadi32i16 addr:$src))]>, TB;
2696
2697 let neverHasSideEffects = 1 in {
2698   let Defs = [AX], Uses = [AL] in
2699   def CBW : I<0x98, RawFrm, (outs), (ins),
2700               "{cbtw|cbw}", []>, OpSize;   // AX = signext(AL)
2701   let Defs = [EAX], Uses = [AX] in
2702   def CWDE : I<0x98, RawFrm, (outs), (ins),
2703               "{cwtl|cwde}", []>;   // EAX = signext(AX)
2704
2705   let Defs = [AX,DX], Uses = [AX] in
2706   def CWD : I<0x99, RawFrm, (outs), (ins),
2707               "{cwtd|cwd}", []>, OpSize; // DX:AX = signext(AX)
2708   let Defs = [EAX,EDX], Uses = [EAX] in
2709   def CDQ : I<0x99, RawFrm, (outs), (ins),
2710               "{cltd|cdq}", []>; // EDX:EAX = signext(EAX)
2711 }
2712
2713 //===----------------------------------------------------------------------===//
2714 // Alias Instructions
2715 //===----------------------------------------------------------------------===//
2716
2717 // Alias instructions that map movr0 to xor.
2718 // FIXME: remove when we can teach regalloc that xor reg, reg is ok.
2719 let Defs = [EFLAGS], isReMaterializable = 1, isAsCheapAsAMove = 1 in {
2720 def MOV8r0   : I<0x30, MRMInitReg, (outs GR8 :$dst), (ins),
2721                  "xor{b}\t$dst, $dst",
2722                  [(set GR8:$dst, 0)]>;
2723 // Use xorl instead of xorw since we don't care about the high 16 bits,
2724 // it's smaller, and it avoids a partial-register update.
2725 def MOV16r0  : I<0x31, MRMInitReg,  (outs GR16:$dst), (ins),
2726                  "xor{l}\t${dst:subreg32}, ${dst:subreg32}",
2727                  [(set GR16:$dst, 0)]>;
2728 def MOV32r0  : I<0x31, MRMInitReg,  (outs GR32:$dst), (ins),
2729                  "xor{l}\t$dst, $dst",
2730                  [(set GR32:$dst, 0)]>;
2731 }
2732
2733 // Basic operations on GR16 / GR32 subclasses GR16_ and GR32_ which contains only
2734 // those registers that have GR8 sub-registers (i.e. AX - DX, EAX - EDX).
2735 let neverHasSideEffects = 1 in {
2736 def MOV16to16_ : I<0x89, MRMDestReg, (outs GR16_:$dst), (ins GR16:$src),
2737                 "mov{w}\t{$src, $dst|$dst, $src}", []>, OpSize;
2738 def MOV32to32_ : I<0x89, MRMDestReg, (outs GR32_:$dst), (ins GR32:$src),
2739                 "mov{l}\t{$src, $dst|$dst, $src}", []>;
2740
2741 def MOV16_rr : I<0x89, MRMDestReg, (outs GR16_:$dst), (ins GR16_:$src),
2742                 "mov{w}\t{$src, $dst|$dst, $src}", []>, OpSize;
2743 def MOV32_rr : I<0x89, MRMDestReg, (outs GR32_:$dst), (ins GR32_:$src),
2744                 "mov{l}\t{$src, $dst|$dst, $src}", []>;
2745 } // neverHasSideEffects
2746
2747 let canFoldAsLoad = 1, mayLoad = 1, isReMaterializable = 1, mayHaveSideEffects = 1 in {
2748 def MOV16_rm : I<0x8B, MRMSrcMem, (outs GR16_:$dst), (ins i16mem:$src),
2749                 "mov{w}\t{$src, $dst|$dst, $src}", []>, OpSize;
2750 def MOV32_rm : I<0x8B, MRMSrcMem, (outs GR32_:$dst), (ins i32mem:$src),
2751                 "mov{l}\t{$src, $dst|$dst, $src}", []>;
2752 }
2753 let mayStore = 1, neverHasSideEffects = 1 in {
2754 def MOV16_mr : I<0x89, MRMDestMem, (outs), (ins i16mem:$dst, GR16_:$src),
2755                 "mov{w}\t{$src, $dst|$dst, $src}", []>, OpSize;
2756 def MOV32_mr : I<0x89, MRMDestMem, (outs), (ins i32mem:$dst, GR32_:$src),
2757                 "mov{l}\t{$src, $dst|$dst, $src}", []>;
2758 }
2759
2760 //===----------------------------------------------------------------------===//
2761 // Thread Local Storage Instructions
2762 //
2763
2764 let Uses = [EBX] in
2765 def TLS_addr32 : I<0, Pseudo, (outs GR32:$dst), (ins i32imm:$sym),
2766                   "leal\t${sym:mem}(,%ebx,1), $dst",
2767                   [(set GR32:$dst, (X86tlsaddr tglobaltlsaddr:$sym))]>;
2768
2769 let AddedComplexity = 10 in
2770 def TLS_gs_rr  : I<0, Pseudo, (outs GR32:$dst), (ins GR32:$src),
2771                   "movl\t%gs:($src), $dst",
2772                   [(set GR32:$dst, (load (add X86TLStp, GR32:$src)))]>;
2773
2774 let AddedComplexity = 15 in
2775 def TLS_gs_ri : I<0x8B, Pseudo, (outs GR32:$dst), (ins i32imm:$src),
2776                   "movl\t%gs:${src:mem}, $dst",
2777                   [(set GR32:$dst,
2778                     (load (add X86TLStp, (X86Wrapper tglobaltlsaddr:$src))))]>,
2779                   SegGS;
2780
2781 def TLS_tp : I<0x8B, Pseudo, (outs GR32:$dst), (ins),
2782                "movl\t%gs:0, $dst",
2783                [(set GR32:$dst, X86TLStp)]>, SegGS;
2784
2785 //===----------------------------------------------------------------------===//
2786 // DWARF Pseudo Instructions
2787 //
2788
2789 def DWARF_LOC   : I<0, Pseudo, (outs),
2790                     (ins i32imm:$line, i32imm:$col, i32imm:$file),
2791                     ".loc\t${file:debug} ${line:debug} ${col:debug}",
2792                     [(dwarf_loc (i32 imm:$line), (i32 imm:$col),
2793                       (i32 imm:$file))]>;
2794
2795 //===----------------------------------------------------------------------===//
2796 // EH Pseudo Instructions
2797 //
2798 let isTerminator = 1, isReturn = 1, isBarrier = 1,
2799     hasCtrlDep = 1 in {
2800 def EH_RETURN   : I<0xC3, RawFrm, (outs), (ins GR32:$addr),
2801                     "ret\t#eh_return, addr: $addr",
2802                     [(X86ehret GR32:$addr)]>;
2803
2804 }
2805
2806 //===----------------------------------------------------------------------===//
2807 // Atomic support
2808 //
2809
2810 // Atomic swap. These are just normal xchg instructions. But since a memory
2811 // operand is referenced, the atomicity is ensured.
2812 let Constraints = "$val = $dst" in {
2813 def XCHG32rm : I<0x87, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$ptr, GR32:$val),
2814                "xchg{l}\t{$val, $ptr|$ptr, $val}",
2815                [(set GR32:$dst, (atomic_swap_32 addr:$ptr, GR32:$val))]>;
2816 def XCHG16rm : I<0x87, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$ptr, GR16:$val),
2817                "xchg{w}\t{$val, $ptr|$ptr, $val}",
2818                [(set GR16:$dst, (atomic_swap_16 addr:$ptr, GR16:$val))]>,
2819                 OpSize;
2820 def XCHG8rm  : I<0x86, MRMSrcMem, (outs GR8:$dst), (ins i8mem:$ptr, GR8:$val),
2821                "xchg{b}\t{$val, $ptr|$ptr, $val}",
2822                [(set GR8:$dst, (atomic_swap_8 addr:$ptr, GR8:$val))]>;
2823 }
2824
2825 // Atomic compare and swap.
2826 let Defs = [EAX, EFLAGS], Uses = [EAX] in {
2827 def LCMPXCHG32 : I<0xB1, MRMDestMem, (outs), (ins i32mem:$ptr, GR32:$swap),
2828                "lock\n\tcmpxchg{l}\t{$swap, $ptr|$ptr, $swap}",
2829                [(X86cas addr:$ptr, GR32:$swap, 4)]>, TB, LOCK;
2830 }
2831 let Defs = [EAX, EDX, EFLAGS], Uses = [EAX, EBX, ECX, EDX] in {
2832 def LCMPXCHG8B : I<0xC7, MRM1m, (outs), (ins i32mem:$ptr),
2833                "lock\n\tcmpxchg8b\t$ptr",
2834                [(X86cas8 addr:$ptr)]>, TB, LOCK;
2835 }
2836
2837 let Defs = [AX, EFLAGS], Uses = [AX] in {
2838 def LCMPXCHG16 : I<0xB1, MRMDestMem, (outs), (ins i16mem:$ptr, GR16:$swap),
2839                "lock\n\tcmpxchg{w}\t{$swap, $ptr|$ptr, $swap}",
2840                [(X86cas addr:$ptr, GR16:$swap, 2)]>, TB, OpSize, LOCK;
2841 }
2842 let Defs = [AL, EFLAGS], Uses = [AL] in {
2843 def LCMPXCHG8 : I<0xB0, MRMDestMem, (outs), (ins i8mem:$ptr, GR8:$swap),
2844                "lock\n\tcmpxchg{b}\t{$swap, $ptr|$ptr, $swap}",
2845                [(X86cas addr:$ptr, GR8:$swap, 1)]>, TB, LOCK;
2846 }
2847
2848 // Atomic exchange and add
2849 let Constraints = "$val = $dst", Defs = [EFLAGS] in {
2850 def LXADD32 : I<0xC1, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$ptr, GR32:$val),
2851                "lock\n\txadd{l}\t{$val, $ptr|$ptr, $val}",
2852                [(set GR32:$dst, (atomic_load_add_32 addr:$ptr, GR32:$val))]>,
2853                 TB, LOCK;
2854 def LXADD16 : I<0xC1, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$ptr, GR16:$val),
2855                "lock\n\txadd{w}\t{$val, $ptr|$ptr, $val}",
2856                [(set GR16:$dst, (atomic_load_add_16 addr:$ptr, GR16:$val))]>,
2857                 TB, OpSize, LOCK;
2858 def LXADD8  : I<0xC0, MRMSrcMem, (outs GR8:$dst), (ins i8mem:$ptr, GR8:$val),
2859                "lock\n\txadd{b}\t{$val, $ptr|$ptr, $val}",
2860                [(set GR8:$dst, (atomic_load_add_8 addr:$ptr, GR8:$val))]>,
2861                 TB, LOCK;
2862 }
2863
2864 // Atomic exchange, and, or, xor
2865 let Constraints = "$val = $dst", Defs = [EFLAGS],
2866                   usesCustomDAGSchedInserter = 1 in {
2867 def ATOMAND32 : I<0, Pseudo, (outs GR32:$dst),(ins i32mem:$ptr, GR32:$val),
2868                "#ATOMAND32 PSEUDO!",
2869                [(set GR32:$dst, (atomic_load_and_32 addr:$ptr, GR32:$val))]>;
2870 def ATOMOR32 : I<0, Pseudo, (outs GR32:$dst),(ins i32mem:$ptr, GR32:$val),
2871                "#ATOMOR32 PSEUDO!",
2872                [(set GR32:$dst, (atomic_load_or_32 addr:$ptr, GR32:$val))]>;
2873 def ATOMXOR32 : I<0, Pseudo,(outs GR32:$dst),(ins i32mem:$ptr, GR32:$val),
2874                "#ATOMXOR32 PSEUDO!",
2875                [(set GR32:$dst, (atomic_load_xor_32 addr:$ptr, GR32:$val))]>;
2876 def ATOMNAND32 : I<0, Pseudo,(outs GR32:$dst),(ins i32mem:$ptr, GR32:$val),
2877                "#ATOMNAND32 PSEUDO!",
2878                [(set GR32:$dst, (atomic_load_nand_32 addr:$ptr, GR32:$val))]>;
2879 def ATOMMIN32: I<0, Pseudo, (outs GR32:$dst), (ins i32mem:$ptr, GR32:$val),
2880                "#ATOMMIN32 PSEUDO!",
2881                [(set GR32:$dst, (atomic_load_min_32 addr:$ptr, GR32:$val))]>;
2882 def ATOMMAX32: I<0, Pseudo, (outs GR32:$dst),(ins i32mem:$ptr, GR32:$val),
2883                "#ATOMMAX32 PSEUDO!",
2884                [(set GR32:$dst, (atomic_load_max_32 addr:$ptr, GR32:$val))]>;
2885 def ATOMUMIN32: I<0, Pseudo, (outs GR32:$dst),(ins i32mem:$ptr, GR32:$val),
2886                "#ATOMUMIN32 PSEUDO!",
2887                [(set GR32:$dst, (atomic_load_umin_32 addr:$ptr, GR32:$val))]>;
2888 def ATOMUMAX32: I<0, Pseudo, (outs GR32:$dst),(ins i32mem:$ptr, GR32:$val),
2889                "#ATOMUMAX32 PSEUDO!",
2890                [(set GR32:$dst, (atomic_load_umax_32 addr:$ptr, GR32:$val))]>;
2891
2892 def ATOMAND16 : I<0, Pseudo, (outs GR16:$dst),(ins i16mem:$ptr, GR16:$val),
2893                "#ATOMAND16 PSEUDO!",
2894                [(set GR16:$dst, (atomic_load_and_16 addr:$ptr, GR16:$val))]>;
2895 def ATOMOR16 : I<0, Pseudo, (outs GR16:$dst),(ins i16mem:$ptr, GR16:$val),
2896                "#ATOMOR16 PSEUDO!",
2897                [(set GR16:$dst, (atomic_load_or_16 addr:$ptr, GR16:$val))]>;
2898 def ATOMXOR16 : I<0, Pseudo,(outs GR16:$dst),(ins i16mem:$ptr, GR16:$val),
2899                "#ATOMXOR16 PSEUDO!",
2900                [(set GR16:$dst, (atomic_load_xor_16 addr:$ptr, GR16:$val))]>;
2901 def ATOMNAND16 : I<0, Pseudo,(outs GR16:$dst),(ins i16mem:$ptr, GR16:$val),
2902                "#ATOMNAND16 PSEUDO!",
2903                [(set GR16:$dst, (atomic_load_nand_16 addr:$ptr, GR16:$val))]>;
2904 def ATOMMIN16: I<0, Pseudo, (outs GR16:$dst), (ins i16mem:$ptr, GR16:$val),
2905                "#ATOMMIN16 PSEUDO!",
2906                [(set GR16:$dst, (atomic_load_min_16 addr:$ptr, GR16:$val))]>;
2907 def ATOMMAX16: I<0, Pseudo, (outs GR16:$dst),(ins i16mem:$ptr, GR16:$val),
2908                "#ATOMMAX16 PSEUDO!",
2909                [(set GR16:$dst, (atomic_load_max_16 addr:$ptr, GR16:$val))]>;
2910 def ATOMUMIN16: I<0, Pseudo, (outs GR16:$dst),(ins i16mem:$ptr, GR16:$val),
2911                "#ATOMUMIN16 PSEUDO!",
2912                [(set GR16:$dst, (atomic_load_umin_16 addr:$ptr, GR16:$val))]>;
2913 def ATOMUMAX16: I<0, Pseudo, (outs GR16:$dst),(ins i16mem:$ptr, GR16:$val),
2914                "#ATOMUMAX16 PSEUDO!",
2915                [(set GR16:$dst, (atomic_load_umax_16 addr:$ptr, GR16:$val))]>;
2916
2917 def ATOMAND8 : I<0, Pseudo, (outs GR8:$dst),(ins i8mem:$ptr, GR8:$val),
2918                "#ATOMAND8 PSEUDO!",
2919                [(set GR8:$dst, (atomic_load_and_8 addr:$ptr, GR8:$val))]>;
2920 def ATOMOR8 : I<0, Pseudo, (outs GR8:$dst),(ins i8mem:$ptr, GR8:$val),
2921                "#ATOMOR8 PSEUDO!",
2922                [(set GR8:$dst, (atomic_load_or_8 addr:$ptr, GR8:$val))]>;
2923 def ATOMXOR8 : I<0, Pseudo,(outs GR8:$dst),(ins i8mem:$ptr, GR8:$val),
2924                "#ATOMXOR8 PSEUDO!",
2925                [(set GR8:$dst, (atomic_load_xor_8 addr:$ptr, GR8:$val))]>;
2926 def ATOMNAND8 : I<0, Pseudo,(outs GR8:$dst),(ins i8mem:$ptr, GR8:$val),
2927                "#ATOMNAND8 PSEUDO!",
2928                [(set GR8:$dst, (atomic_load_nand_8 addr:$ptr, GR8:$val))]>;
2929 }
2930
2931 let Constraints = "$val1 = $dst1, $val2 = $dst2",
2932                   Defs = [EFLAGS, EAX, EBX, ECX, EDX],
2933                   Uses = [EAX, EBX, ECX, EDX],
2934                   mayLoad = 1, mayStore = 1,
2935                   usesCustomDAGSchedInserter = 1 in {
2936 def ATOMAND6432 : I<0, Pseudo, (outs GR32:$dst1, GR32:$dst2),
2937                                (ins i64mem:$ptr, GR32:$val1, GR32:$val2),
2938                "#ATOMAND6432 PSEUDO!", []>;
2939 def ATOMOR6432 : I<0, Pseudo, (outs GR32:$dst1, GR32:$dst2),
2940                                (ins i64mem:$ptr, GR32:$val1, GR32:$val2),
2941                "#ATOMOR6432 PSEUDO!", []>;
2942 def ATOMXOR6432 : I<0, Pseudo, (outs GR32:$dst1, GR32:$dst2),
2943                                (ins i64mem:$ptr, GR32:$val1, GR32:$val2),
2944                "#ATOMXOR6432 PSEUDO!", []>;
2945 def ATOMNAND6432 : I<0, Pseudo, (outs GR32:$dst1, GR32:$dst2),
2946                                (ins i64mem:$ptr, GR32:$val1, GR32:$val2),
2947                "#ATOMNAND6432 PSEUDO!", []>;
2948 def ATOMADD6432 : I<0, Pseudo, (outs GR32:$dst1, GR32:$dst2),
2949                                (ins i64mem:$ptr, GR32:$val1, GR32:$val2),
2950                "#ATOMADD6432 PSEUDO!", []>;
2951 def ATOMSUB6432 : I<0, Pseudo, (outs GR32:$dst1, GR32:$dst2),
2952                                (ins i64mem:$ptr, GR32:$val1, GR32:$val2),
2953                "#ATOMSUB6432 PSEUDO!", []>;
2954 def ATOMSWAP6432 : I<0, Pseudo, (outs GR32:$dst1, GR32:$dst2),
2955                                (ins i64mem:$ptr, GR32:$val1, GR32:$val2),
2956                "#ATOMSWAP6432 PSEUDO!", []>;
2957 }
2958
2959 //===----------------------------------------------------------------------===//
2960 // Non-Instruction Patterns
2961 //===----------------------------------------------------------------------===//
2962
2963 // ConstantPool GlobalAddress, ExternalSymbol, and JumpTable
2964 def : Pat<(i32 (X86Wrapper tconstpool  :$dst)), (MOV32ri tconstpool  :$dst)>;
2965 def : Pat<(i32 (X86Wrapper tjumptable  :$dst)), (MOV32ri tjumptable  :$dst)>;
2966 def : Pat<(i32 (X86Wrapper tglobaltlsaddr:$dst)),(MOV32ri tglobaltlsaddr:$dst)>;
2967 def : Pat<(i32 (X86Wrapper tglobaladdr :$dst)), (MOV32ri tglobaladdr :$dst)>;
2968 def : Pat<(i32 (X86Wrapper texternalsym:$dst)), (MOV32ri texternalsym:$dst)>;
2969
2970 def : Pat<(add GR32:$src1, (X86Wrapper tconstpool:$src2)),
2971           (ADD32ri GR32:$src1, tconstpool:$src2)>;
2972 def : Pat<(add GR32:$src1, (X86Wrapper tjumptable:$src2)),
2973           (ADD32ri GR32:$src1, tjumptable:$src2)>;
2974 def : Pat<(add GR32:$src1, (X86Wrapper tglobaladdr :$src2)),
2975           (ADD32ri GR32:$src1, tglobaladdr:$src2)>;
2976 def : Pat<(add GR32:$src1, (X86Wrapper texternalsym:$src2)),
2977           (ADD32ri GR32:$src1, texternalsym:$src2)>;
2978
2979 def : Pat<(store (i32 (X86Wrapper tglobaladdr:$src)), addr:$dst),
2980           (MOV32mi addr:$dst, tglobaladdr:$src)>;
2981 def : Pat<(store (i32 (X86Wrapper texternalsym:$src)), addr:$dst),
2982           (MOV32mi addr:$dst, texternalsym:$src)>;
2983
2984 // Calls
2985 // tailcall stuff
2986 def : Pat<(X86tailcall GR32:$dst),
2987           (TAILCALL)>;
2988
2989 def : Pat<(X86tailcall (i32 tglobaladdr:$dst)),
2990           (TAILCALL)>;
2991 def : Pat<(X86tailcall (i32 texternalsym:$dst)),
2992           (TAILCALL)>;
2993
2994 def : Pat<(X86tcret GR32:$dst, imm:$off),
2995           (TCRETURNri GR32:$dst, imm:$off)>;
2996
2997 def : Pat<(X86tcret (i32 tglobaladdr:$dst), imm:$off),
2998           (TCRETURNdi texternalsym:$dst, imm:$off)>;
2999
3000 def : Pat<(X86tcret (i32 texternalsym:$dst), imm:$off),
3001           (TCRETURNdi texternalsym:$dst, imm:$off)>;
3002
3003 def : Pat<(X86call (i32 tglobaladdr:$dst)),
3004           (CALLpcrel32 tglobaladdr:$dst)>;
3005 def : Pat<(X86call (i32 texternalsym:$dst)),
3006           (CALLpcrel32 texternalsym:$dst)>;
3007
3008 // X86 specific add which produces a flag.
3009 def : Pat<(addc GR32:$src1, GR32:$src2),
3010           (ADD32rr GR32:$src1, GR32:$src2)>;
3011 def : Pat<(addc GR32:$src1, (load addr:$src2)),
3012           (ADD32rm GR32:$src1, addr:$src2)>;
3013 def : Pat<(addc GR32:$src1, imm:$src2),
3014           (ADD32ri GR32:$src1, imm:$src2)>;
3015 def : Pat<(addc GR32:$src1, i32immSExt8:$src2),
3016           (ADD32ri8 GR32:$src1, i32immSExt8:$src2)>;
3017
3018 def : Pat<(subc GR32:$src1, GR32:$src2),
3019           (SUB32rr GR32:$src1, GR32:$src2)>;
3020 def : Pat<(subc GR32:$src1, (load addr:$src2)),
3021           (SUB32rm GR32:$src1, addr:$src2)>;
3022 def : Pat<(subc GR32:$src1, imm:$src2),
3023           (SUB32ri GR32:$src1, imm:$src2)>;
3024 def : Pat<(subc GR32:$src1, i32immSExt8:$src2),
3025           (SUB32ri8 GR32:$src1, i32immSExt8:$src2)>;
3026
3027 // Comparisons.
3028
3029 // TEST R,R is smaller than CMP R,0
3030 def : Pat<(parallel (X86cmp GR8:$src1, 0), (implicit EFLAGS)),
3031           (TEST8rr GR8:$src1, GR8:$src1)>;
3032 def : Pat<(parallel (X86cmp GR16:$src1, 0), (implicit EFLAGS)),
3033           (TEST16rr GR16:$src1, GR16:$src1)>;
3034 def : Pat<(parallel (X86cmp GR32:$src1, 0), (implicit EFLAGS)),
3035           (TEST32rr GR32:$src1, GR32:$src1)>;
3036
3037 // zextload bool -> zextload byte
3038 def : Pat<(zextloadi8i1  addr:$src), (MOV8rm     addr:$src)>;
3039 def : Pat<(zextloadi16i1 addr:$src), (MOVZX16rm8 addr:$src)>;
3040 def : Pat<(zextloadi32i1 addr:$src), (MOVZX32rm8 addr:$src)>;
3041
3042 // extload bool -> extload byte
3043 def : Pat<(extloadi8i1 addr:$src),   (MOV8rm      addr:$src)>;
3044 def : Pat<(extloadi16i1 addr:$src),  (MOVZX16rm8  addr:$src)>,
3045          Requires<[In32BitMode]>;
3046 def : Pat<(extloadi32i1 addr:$src),  (MOVZX32rm8  addr:$src)>;
3047 def : Pat<(extloadi16i8 addr:$src),  (MOVZX16rm8  addr:$src)>,
3048          Requires<[In32BitMode]>;
3049 def : Pat<(extloadi32i8 addr:$src),  (MOVZX32rm8  addr:$src)>;
3050 def : Pat<(extloadi32i16 addr:$src), (MOVZX32rm16 addr:$src)>;
3051
3052 // anyext
3053 def : Pat<(i16 (anyext GR8 :$src)), (MOVZX16rr8  GR8 :$src)>,
3054          Requires<[In32BitMode]>;
3055 def : Pat<(i32 (anyext GR8 :$src)), (MOVZX32rr8  GR8 :$src)>,
3056          Requires<[In32BitMode]>;
3057 def : Pat<(i32 (anyext GR16:$src)),
3058           (INSERT_SUBREG (i32 (IMPLICIT_DEF)), GR16:$src, x86_subreg_16bit)>;
3059
3060 // (and (i32 load), 255) -> (zextload i8)
3061 def : Pat<(i32 (and (nvloadi32 addr:$src), (i32 255))),
3062           (MOVZX32rm8 addr:$src)>;
3063 def : Pat<(i32 (and (nvloadi32 addr:$src), (i32 65535))),
3064           (MOVZX32rm16 addr:$src)>;
3065
3066 //===----------------------------------------------------------------------===//
3067 // Some peepholes
3068 //===----------------------------------------------------------------------===//
3069
3070 // Odd encoding trick: -128 fits into an 8-bit immediate field while
3071 // +128 doesn't, so in this special case use a sub instead of an add.
3072 def : Pat<(add GR16:$src1, 128),
3073           (SUB16ri8 GR16:$src1, -128)>;
3074 def : Pat<(store (add (loadi16 addr:$dst), 128), addr:$dst),
3075           (SUB16mi8 addr:$dst, -128)>;
3076 def : Pat<(add GR32:$src1, 128),
3077           (SUB32ri8 GR32:$src1, -128)>;
3078 def : Pat<(store (add (loadi32 addr:$dst), 128), addr:$dst),
3079           (SUB32mi8 addr:$dst, -128)>;
3080
3081 // r & (2^16-1) ==> movz
3082 def : Pat<(and GR32:$src1, 0xffff),
3083           (MOVZX32rr16 (i16 (EXTRACT_SUBREG GR32:$src1, x86_subreg_16bit)))>;
3084 // r & (2^8-1) ==> movz
3085 def : Pat<(and GR32:$src1, 0xff),
3086           (MOVZX32rr8 (i8 (EXTRACT_SUBREG (MOV32to32_ GR32:$src1),
3087                                           x86_subreg_8bit)))>,
3088       Requires<[In32BitMode]>;
3089 // r & (2^8-1) ==> movz
3090 def : Pat<(and GR16:$src1, 0xff),
3091           (MOVZX16rr8 (i8 (EXTRACT_SUBREG (MOV16to16_ GR16:$src1),
3092                                           x86_subreg_8bit)))>,
3093       Requires<[In32BitMode]>;
3094
3095 // sext_inreg patterns
3096 def : Pat<(sext_inreg GR32:$src, i16),
3097           (MOVSX32rr16 (i16 (EXTRACT_SUBREG GR32:$src, x86_subreg_16bit)))>;
3098 def : Pat<(sext_inreg GR32:$src, i8),
3099           (MOVSX32rr8 (i8 (EXTRACT_SUBREG (MOV32to32_ GR32:$src),
3100                                           x86_subreg_8bit)))>,
3101       Requires<[In32BitMode]>;
3102 def : Pat<(sext_inreg GR16:$src, i8),
3103           (MOVSX16rr8 (i8 (EXTRACT_SUBREG (MOV16to16_ GR16:$src),
3104                                           x86_subreg_8bit)))>,
3105       Requires<[In32BitMode]>;
3106
3107 // trunc patterns
3108 def : Pat<(i16 (trunc GR32:$src)),
3109           (i16 (EXTRACT_SUBREG GR32:$src, x86_subreg_16bit))>;
3110 def : Pat<(i8 (trunc GR32:$src)),
3111           (i8 (EXTRACT_SUBREG (MOV32to32_ GR32:$src), x86_subreg_8bit))>,
3112       Requires<[In32BitMode]>;
3113 def : Pat<(i8 (trunc GR16:$src)),
3114           (i8 (EXTRACT_SUBREG (MOV16to16_ GR16:$src), x86_subreg_8bit))>,
3115       Requires<[In32BitMode]>;
3116
3117 // (shl x, 1) ==> (add x, x)
3118 def : Pat<(shl GR8 :$src1, (i8 1)), (ADD8rr  GR8 :$src1, GR8 :$src1)>;
3119 def : Pat<(shl GR16:$src1, (i8 1)), (ADD16rr GR16:$src1, GR16:$src1)>;
3120 def : Pat<(shl GR32:$src1, (i8 1)), (ADD32rr GR32:$src1, GR32:$src1)>;
3121
3122 // (shl x (and y, 31)) ==> (shl x, y)
3123 def : Pat<(shl GR8:$src1, (and CL:$amt, 31)),
3124           (SHL8rCL GR8:$src1)>;
3125 def : Pat<(shl GR16:$src1, (and CL:$amt, 31)),
3126           (SHL16rCL GR16:$src1)>;
3127 def : Pat<(shl GR32:$src1, (and CL:$amt, 31)),
3128           (SHL32rCL GR32:$src1)>;
3129 def : Pat<(store (shl (loadi8 addr:$dst), (and CL:$amt, 31)), addr:$dst),
3130           (SHL8mCL addr:$dst)>;
3131 def : Pat<(store (shl (loadi16 addr:$dst), (and CL:$amt, 31)), addr:$dst),
3132           (SHL16mCL addr:$dst)>;
3133 def : Pat<(store (shl (loadi32 addr:$dst), (and CL:$amt, 31)), addr:$dst),
3134           (SHL32mCL addr:$dst)>;
3135
3136 def : Pat<(srl GR8:$src1, (and CL:$amt, 31)),
3137           (SHR8rCL GR8:$src1)>;
3138 def : Pat<(srl GR16:$src1, (and CL:$amt, 31)),
3139           (SHR16rCL GR16:$src1)>;
3140 def : Pat<(srl GR32:$src1, (and CL:$amt, 31)),
3141           (SHR32rCL GR32:$src1)>;
3142 def : Pat<(store (srl (loadi8 addr:$dst), (and CL:$amt, 31)), addr:$dst),
3143           (SHR8mCL addr:$dst)>;
3144 def : Pat<(store (srl (loadi16 addr:$dst), (and CL:$amt, 31)), addr:$dst),
3145           (SHR16mCL addr:$dst)>;
3146 def : Pat<(store (srl (loadi32 addr:$dst), (and CL:$amt, 31)), addr:$dst),
3147           (SHR32mCL addr:$dst)>;
3148
3149 def : Pat<(sra GR8:$src1, (and CL:$amt, 31)),
3150           (SAR8rCL GR8:$src1)>;
3151 def : Pat<(sra GR16:$src1, (and CL:$amt, 31)),
3152           (SAR16rCL GR16:$src1)>;
3153 def : Pat<(sra GR32:$src1, (and CL:$amt, 31)),
3154           (SAR32rCL GR32:$src1)>;
3155 def : Pat<(store (sra (loadi8 addr:$dst), (and CL:$amt, 31)), addr:$dst),
3156           (SAR8mCL addr:$dst)>;
3157 def : Pat<(store (sra (loadi16 addr:$dst), (and CL:$amt, 31)), addr:$dst),
3158           (SAR16mCL addr:$dst)>;
3159 def : Pat<(store (sra (loadi32 addr:$dst), (and CL:$amt, 31)), addr:$dst),
3160           (SAR32mCL addr:$dst)>;
3161
3162 // (or (x >> c) | (y << (32 - c))) ==> (shrd32 x, y, c)
3163 def : Pat<(or (srl GR32:$src1, CL:$amt),
3164               (shl GR32:$src2, (sub 32, CL:$amt))),
3165           (SHRD32rrCL GR32:$src1, GR32:$src2)>;
3166
3167 def : Pat<(store (or (srl (loadi32 addr:$dst), CL:$amt),
3168                      (shl GR32:$src2, (sub 32, CL:$amt))), addr:$dst),
3169           (SHRD32mrCL addr:$dst, GR32:$src2)>;
3170
3171 def : Pat<(or (srl GR32:$src1, (i8 (trunc ECX:$amt))),
3172               (shl GR32:$src2, (i8 (trunc (sub 32, ECX:$amt))))),
3173           (SHRD32rrCL GR32:$src1, GR32:$src2)>;
3174
3175 def : Pat<(store (or (srl (loadi32 addr:$dst), (i8 (trunc ECX:$amt))),
3176                      (shl GR32:$src2, (i8 (trunc (sub 32, ECX:$amt))))),
3177                  addr:$dst),
3178           (SHRD32mrCL addr:$dst, GR32:$src2)>;
3179
3180 def : Pat<(shrd GR32:$src1, (i8 imm:$amt1), GR32:$src2, (i8 imm:$amt2)),
3181           (SHRD32rri8 GR32:$src1, GR32:$src2, (i8 imm:$amt1))>;
3182
3183 def : Pat<(store (shrd (loadi32 addr:$dst), (i8 imm:$amt1),
3184                        GR32:$src2, (i8 imm:$amt2)), addr:$dst),
3185           (SHRD32mri8 addr:$dst, GR32:$src2, (i8 imm:$amt1))>;
3186
3187 // (or (x << c) | (y >> (32 - c))) ==> (shld32 x, y, c)
3188 def : Pat<(or (shl GR32:$src1, CL:$amt),
3189               (srl GR32:$src2, (sub 32, CL:$amt))),
3190           (SHLD32rrCL GR32:$src1, GR32:$src2)>;
3191
3192 def : Pat<(store (or (shl (loadi32 addr:$dst), CL:$amt),
3193                      (srl GR32:$src2, (sub 32, CL:$amt))), addr:$dst),
3194           (SHLD32mrCL addr:$dst, GR32:$src2)>;
3195
3196 def : Pat<(or (shl GR32:$src1, (i8 (trunc ECX:$amt))),
3197               (srl GR32:$src2, (i8 (trunc (sub 32, ECX:$amt))))),
3198           (SHLD32rrCL GR32:$src1, GR32:$src2)>;
3199
3200 def : Pat<(store (or (shl (loadi32 addr:$dst), (i8 (trunc ECX:$amt))),
3201                      (srl GR32:$src2, (i8 (trunc (sub 32, ECX:$amt))))),
3202                  addr:$dst),
3203           (SHLD32mrCL addr:$dst, GR32:$src2)>;
3204
3205 def : Pat<(shld GR32:$src1, (i8 imm:$amt1), GR32:$src2, (i8 imm:$amt2)),
3206           (SHLD32rri8 GR32:$src1, GR32:$src2, (i8 imm:$amt1))>;
3207
3208 def : Pat<(store (shld (loadi32 addr:$dst), (i8 imm:$amt1),
3209                        GR32:$src2, (i8 imm:$amt2)), addr:$dst),
3210           (SHLD32mri8 addr:$dst, GR32:$src2, (i8 imm:$amt1))>;
3211
3212 // (or (x >> c) | (y << (16 - c))) ==> (shrd16 x, y, c)
3213 def : Pat<(or (srl GR16:$src1, CL:$amt),
3214               (shl GR16:$src2, (sub 16, CL:$amt))),
3215           (SHRD16rrCL GR16:$src1, GR16:$src2)>;
3216
3217 def : Pat<(store (or (srl (loadi16 addr:$dst), CL:$amt),
3218                      (shl GR16:$src2, (sub 16, CL:$amt))), addr:$dst),
3219           (SHRD16mrCL addr:$dst, GR16:$src2)>;
3220
3221 def : Pat<(or (srl GR16:$src1, (i8 (trunc CX:$amt))),
3222               (shl GR16:$src2, (i8 (trunc (sub 16, CX:$amt))))),
3223           (SHRD16rrCL GR16:$src1, GR16:$src2)>;
3224
3225 def : Pat<(store (or (srl (loadi16 addr:$dst), (i8 (trunc CX:$amt))),
3226                      (shl GR16:$src2, (i8 (trunc (sub 16, CX:$amt))))),
3227                  addr:$dst),
3228           (SHRD16mrCL addr:$dst, GR16:$src2)>;
3229
3230 def : Pat<(shrd GR16:$src1, (i8 imm:$amt1), GR16:$src2, (i8 imm:$amt2)),
3231           (SHRD16rri8 GR16:$src1, GR16:$src2, (i8 imm:$amt1))>;
3232
3233 def : Pat<(store (shrd (loadi16 addr:$dst), (i8 imm:$amt1),
3234                        GR16:$src2, (i8 imm:$amt2)), addr:$dst),
3235           (SHRD16mri8 addr:$dst, GR16:$src2, (i8 imm:$amt1))>;
3236
3237 // (or (x << c) | (y >> (16 - c))) ==> (shld16 x, y, c)
3238 def : Pat<(or (shl GR16:$src1, CL:$amt),
3239               (srl GR16:$src2, (sub 16, CL:$amt))),
3240           (SHLD16rrCL GR16:$src1, GR16:$src2)>;
3241
3242 def : Pat<(store (or (shl (loadi16 addr:$dst), CL:$amt),
3243                      (srl GR16:$src2, (sub 16, CL:$amt))), addr:$dst),
3244           (SHLD16mrCL addr:$dst, GR16:$src2)>;
3245
3246 def : Pat<(or (shl GR16:$src1, (i8 (trunc CX:$amt))),
3247               (srl GR16:$src2, (i8 (trunc (sub 16, CX:$amt))))),
3248           (SHLD16rrCL GR16:$src1, GR16:$src2)>;
3249
3250 def : Pat<(store (or (shl (loadi16 addr:$dst), (i8 (trunc CX:$amt))),
3251                      (srl GR16:$src2, (i8 (trunc (sub 16, CX:$amt))))),
3252                  addr:$dst),
3253           (SHLD16mrCL addr:$dst, GR16:$src2)>;
3254
3255 def : Pat<(shld GR16:$src1, (i8 imm:$amt1), GR16:$src2, (i8 imm:$amt2)),
3256           (SHLD16rri8 GR16:$src1, GR16:$src2, (i8 imm:$amt1))>;
3257
3258 def : Pat<(store (shld (loadi16 addr:$dst), (i8 imm:$amt1),
3259                        GR16:$src2, (i8 imm:$amt2)), addr:$dst),
3260           (SHLD16mri8 addr:$dst, GR16:$src2, (i8 imm:$amt1))>;
3261
3262 //===----------------------------------------------------------------------===//
3263 // Overflow Patterns
3264 //===----------------------------------------------------------------------===//
3265
3266 // Register-Register Addition with Overflow
3267 def : Pat<(parallel (X86add_ovf GR8:$src1, GR8:$src2),
3268                     (implicit EFLAGS)),
3269           (ADD8rr GR8:$src1, GR8:$src2)>;
3270
3271 // Register-Register Addition with Overflow
3272 def : Pat<(parallel (X86add_ovf GR16:$src1, GR16:$src2),
3273                     (implicit EFLAGS)),
3274           (ADD16rr GR16:$src1, GR16:$src2)>;
3275 def : Pat<(parallel (X86add_ovf GR32:$src1, GR32:$src2),
3276                     (implicit EFLAGS)),
3277           (ADD32rr GR32:$src1, GR32:$src2)>;
3278
3279 // Register-Memory Addition with Overflow
3280 def : Pat<(parallel (X86add_ovf GR8:$src1, (load addr:$src2)),
3281                     (implicit EFLAGS)),
3282           (ADD8rm GR8:$src1, addr:$src2)>;
3283 def : Pat<(parallel (X86add_ovf GR16:$src1, (load addr:$src2)),
3284                     (implicit EFLAGS)),
3285           (ADD16rm GR16:$src1, addr:$src2)>;
3286 def : Pat<(parallel (X86add_ovf GR32:$src1, (load addr:$src2)),
3287                     (implicit EFLAGS)),
3288           (ADD32rm GR32:$src1, addr:$src2)>;
3289
3290 // Register-Integer Addition with Overflow
3291 def : Pat<(parallel (X86add_ovf GR8:$src1, imm:$src2),
3292                     (implicit EFLAGS)),
3293           (ADD8ri GR8:$src1, imm:$src2)>;
3294
3295 // Register-Integer Addition with Overflow
3296 def : Pat<(parallel (X86add_ovf GR16:$src1, imm:$src2),
3297                     (implicit EFLAGS)),
3298           (ADD16ri GR16:$src1, imm:$src2)>;
3299 def : Pat<(parallel (X86add_ovf GR32:$src1, imm:$src2),
3300                     (implicit EFLAGS)),
3301           (ADD32ri GR32:$src1, imm:$src2)>;
3302 def : Pat<(parallel (X86add_ovf GR16:$src1, i16immSExt8:$src2),
3303                     (implicit EFLAGS)),
3304           (ADD16ri8 GR16:$src1, i16immSExt8:$src2)>;
3305 def : Pat<(parallel (X86add_ovf GR32:$src1, i32immSExt8:$src2),
3306                     (implicit EFLAGS)),
3307           (ADD32ri8 GR32:$src1, i32immSExt8:$src2)>;
3308
3309 // Memory-Register Addition with Overflow
3310 def : Pat<(parallel (store (X86add_ovf (load addr:$dst), GR8:$src2),
3311                            addr:$dst),
3312                     (implicit EFLAGS)),
3313           (ADD8mr addr:$dst, GR8:$src2)>;
3314 def : Pat<(parallel (store (X86add_ovf (load addr:$dst), GR16:$src2),
3315                            addr:$dst),
3316                     (implicit EFLAGS)),
3317           (ADD16mr addr:$dst, GR16:$src2)>;
3318 def : Pat<(parallel (store (X86add_ovf (load addr:$dst), GR32:$src2),
3319                            addr:$dst),
3320                     (implicit EFLAGS)),
3321           (ADD32mr addr:$dst, GR32:$src2)>;
3322 def : Pat<(parallel (store (X86add_ovf (loadi8 addr:$dst), imm:$src2),
3323                            addr:$dst),
3324                     (implicit EFLAGS)),
3325           (ADD8mi addr:$dst, imm:$src2)>;
3326 def : Pat<(parallel (store (X86add_ovf (loadi16 addr:$dst), imm:$src2),
3327                            addr:$dst),
3328                     (implicit EFLAGS)),
3329           (ADD16mi addr:$dst, imm:$src2)>;
3330 def : Pat<(parallel (store (X86add_ovf (loadi32 addr:$dst), imm:$src2),
3331                            addr:$dst),
3332                     (implicit EFLAGS)),
3333           (ADD32mi addr:$dst, imm:$src2)>;
3334 def : Pat<(parallel (store (X86add_ovf (load addr:$dst), i16immSExt8:$src2),
3335                            addr:$dst),
3336                     (implicit EFLAGS)),
3337           (ADD16mi8 addr:$dst, i16immSExt8:$src2)>;
3338 def : Pat<(parallel (store (X86add_ovf (load addr:$dst), i32immSExt8:$src2),
3339                            addr:$dst),
3340                     (implicit EFLAGS)),
3341           (ADD32mi8 addr:$dst, i32immSExt8:$src2)>;
3342
3343 // Register-Register Subtraction with Overflow
3344 def : Pat<(parallel (X86sub_ovf GR8:$src1, GR8:$src2),
3345                     (implicit EFLAGS)),
3346           (SUB8rr GR8:$src1, GR8:$src2)>;
3347 def : Pat<(parallel (X86sub_ovf GR16:$src1, GR16:$src2),
3348                     (implicit EFLAGS)),
3349           (SUB16rr GR16:$src1, GR16:$src2)>;
3350 def : Pat<(parallel (X86sub_ovf GR32:$src1, GR32:$src2),
3351                     (implicit EFLAGS)),
3352           (SUB32rr GR32:$src1, GR32:$src2)>;
3353
3354 // Register-Memory Subtraction with Overflow
3355 def : Pat<(parallel (X86sub_ovf GR8:$src1, (load addr:$src2)),
3356                     (implicit EFLAGS)),
3357           (SUB8rm GR8:$src1, addr:$src2)>;
3358 def : Pat<(parallel (X86sub_ovf GR16:$src1, (load addr:$src2)),
3359                     (implicit EFLAGS)),
3360           (SUB16rm GR16:$src1, addr:$src2)>;
3361 def : Pat<(parallel (X86sub_ovf GR32:$src1, (load addr:$src2)),
3362                     (implicit EFLAGS)),
3363           (SUB32rm GR32:$src1, addr:$src2)>;
3364
3365 // Register-Integer Subtraction with Overflow
3366 def : Pat<(parallel (X86sub_ovf GR8:$src1, imm:$src2),
3367                     (implicit EFLAGS)),
3368           (SUB8ri GR8:$src1, imm:$src2)>;
3369 def : Pat<(parallel (X86sub_ovf GR16:$src1, imm:$src2),
3370                     (implicit EFLAGS)),
3371           (SUB16ri GR16:$src1, imm:$src2)>;
3372 def : Pat<(parallel (X86sub_ovf GR32:$src1, imm:$src2),
3373                     (implicit EFLAGS)),
3374           (SUB32ri GR32:$src1, imm:$src2)>;
3375 def : Pat<(parallel (X86sub_ovf GR16:$src1, i16immSExt8:$src2),
3376                     (implicit EFLAGS)),
3377           (SUB16ri8 GR16:$src1, i16immSExt8:$src2)>;
3378 def : Pat<(parallel (X86sub_ovf GR32:$src1, i32immSExt8:$src2),
3379                     (implicit EFLAGS)),
3380           (SUB32ri8 GR32:$src1, i32immSExt8:$src2)>;
3381
3382 // Memory-Register Subtraction with Overflow
3383 def : Pat<(parallel (store (X86sub_ovf (load addr:$dst), GR8:$src2),
3384                            addr:$dst),
3385                     (implicit EFLAGS)),
3386           (SUB8mr addr:$dst, GR8:$src2)>;
3387 def : Pat<(parallel (store (X86sub_ovf (load addr:$dst), GR16:$src2),
3388                            addr:$dst),
3389                     (implicit EFLAGS)),
3390           (SUB16mr addr:$dst, GR16:$src2)>;
3391 def : Pat<(parallel (store (X86sub_ovf (load addr:$dst), GR32:$src2),
3392                            addr:$dst),
3393                     (implicit EFLAGS)),
3394           (SUB32mr addr:$dst, GR32:$src2)>;
3395
3396 // Memory-Integer Subtraction with Overflow
3397 def : Pat<(parallel (store (X86sub_ovf (loadi8 addr:$dst), imm:$src2),
3398                            addr:$dst),
3399                     (implicit EFLAGS)),
3400           (SUB8mi addr:$dst, imm:$src2)>;
3401 def : Pat<(parallel (store (X86sub_ovf (loadi16 addr:$dst), imm:$src2),
3402                            addr:$dst),
3403                     (implicit EFLAGS)),
3404           (SUB16mi addr:$dst, imm:$src2)>;
3405 def : Pat<(parallel (store (X86sub_ovf (loadi32 addr:$dst), imm:$src2),
3406                            addr:$dst),
3407                     (implicit EFLAGS)),
3408           (SUB32mi addr:$dst, imm:$src2)>;
3409 def : Pat<(parallel (store (X86sub_ovf (load addr:$dst), i16immSExt8:$src2),
3410                            addr:$dst),
3411                     (implicit EFLAGS)),
3412           (SUB16mi8 addr:$dst, i16immSExt8:$src2)>;
3413 def : Pat<(parallel (store (X86sub_ovf (load addr:$dst), i32immSExt8:$src2),
3414                            addr:$dst),
3415                     (implicit EFLAGS)),
3416           (SUB32mi8 addr:$dst, i32immSExt8:$src2)>;
3417
3418
3419 // Register-Register Signed Integer Multiply with Overflow
3420 def : Pat<(parallel (X86smul_ovf GR16:$src1, GR16:$src2),
3421                     (implicit EFLAGS)),
3422           (IMUL16rr GR16:$src1, GR16:$src2)>;
3423 def : Pat<(parallel (X86smul_ovf GR32:$src1, GR32:$src2),
3424                     (implicit EFLAGS)),
3425           (IMUL32rr GR32:$src1, GR32:$src2)>;
3426
3427 // Register-Memory Signed Integer Multiply with Overflow
3428 def : Pat<(parallel (X86smul_ovf GR16:$src1, (load addr:$src2)),
3429                     (implicit EFLAGS)),
3430           (IMUL16rm GR16:$src1, addr:$src2)>;
3431 def : Pat<(parallel (X86smul_ovf GR32:$src1, (load addr:$src2)),
3432                     (implicit EFLAGS)),
3433           (IMUL32rm GR32:$src1, addr:$src2)>;
3434
3435 // Register-Integer Signed Integer Multiply with Overflow
3436 def : Pat<(parallel (X86smul_ovf GR16:$src1, imm:$src2),
3437                     (implicit EFLAGS)),
3438           (IMUL16rri GR16:$src1, imm:$src2)>;
3439 def : Pat<(parallel (X86smul_ovf GR32:$src1, imm:$src2),
3440                     (implicit EFLAGS)),
3441           (IMUL32rri GR32:$src1, imm:$src2)>;
3442 def : Pat<(parallel (X86smul_ovf GR16:$src1, i16immSExt8:$src2),
3443                     (implicit EFLAGS)),
3444           (IMUL16rri8 GR16:$src1, i16immSExt8:$src2)>;
3445 def : Pat<(parallel (X86smul_ovf GR32:$src1, i32immSExt8:$src2),
3446                     (implicit EFLAGS)),
3447           (IMUL32rri8 GR32:$src1, i32immSExt8:$src2)>;
3448
3449 // Memory-Integer Signed Integer Multiply with Overflow
3450 def : Pat<(parallel (X86smul_ovf (load addr:$src1), imm:$src2),
3451                     (implicit EFLAGS)),
3452           (IMUL16rmi addr:$src1, imm:$src2)>;
3453 def : Pat<(parallel (X86smul_ovf (load addr:$src1), imm:$src2),
3454                     (implicit EFLAGS)),
3455           (IMUL32rmi addr:$src1, imm:$src2)>;
3456 def : Pat<(parallel (X86smul_ovf (load addr:$src1), i16immSExt8:$src2),
3457                     (implicit EFLAGS)),
3458           (IMUL16rmi8 addr:$src1, i16immSExt8:$src2)>;
3459 def : Pat<(parallel (X86smul_ovf (load addr:$src1), i32immSExt8:$src2),
3460                     (implicit EFLAGS)),
3461           (IMUL32rmi8 addr:$src1, i32immSExt8:$src2)>;
3462
3463 //===----------------------------------------------------------------------===//
3464 // Floating Point Stack Support
3465 //===----------------------------------------------------------------------===//
3466
3467 include "X86InstrFPStack.td"
3468
3469 //===----------------------------------------------------------------------===//
3470 // X86-64 Support
3471 //===----------------------------------------------------------------------===//
3472
3473 include "X86Instr64bit.td"
3474
3475 //===----------------------------------------------------------------------===//
3476 // XMM Floating point support (requires SSE / SSE2)
3477 //===----------------------------------------------------------------------===//
3478
3479 include "X86InstrSSE.td"
3480
3481 //===----------------------------------------------------------------------===//
3482 // MMX and XMM Packed Integer support (requires MMX, SSE, and SSE2)
3483 //===----------------------------------------------------------------------===//
3484
3485 include "X86InstrMMX.td"