lib/Target/X86/X86InstrInfo.cpp

   1 //===- X86InstrInfo.cpp - X86 Instruction Information -----------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the X86 implementation of the TargetInstrInfo class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "X86InstrInfo.h"
  15 #include "X86.h"
  16 #include "X86InstrBuilder.h"
  17 #include "X86MachineFunctionInfo.h"
  18 #include "X86Subtarget.h"
  19 #include "X86TargetMachine.h"
  20 #include "llvm/DerivedTypes.h"
  21 #include "llvm/LLVMContext.h"
  22 #include "llvm/ADT/STLExtras.h"
  23 #include "llvm/CodeGen/MachineConstantPool.h"
  24 #include "llvm/CodeGen/MachineFrameInfo.h"
  25 #include "llvm/CodeGen/MachineInstrBuilder.h"
  26 #include "llvm/CodeGen/MachineRegisterInfo.h"
  27 #include "llvm/CodeGen/LiveVariables.h"
  28 #include "llvm/CodeGen/PseudoSourceValue.h"
  29 #include "llvm/MC/MCInst.h"
  30 #include "llvm/Support/CommandLine.h"
  31 #include "llvm/Support/Debug.h"
  32 #include "llvm/Support/ErrorHandling.h"
  33 #include "llvm/Support/raw_ostream.h"
  34 #include "llvm/Target/TargetOptions.h"
  35 #include "llvm/MC/MCAsmInfo.h"
  36 #include <limits>
  37
  38 #define GET_INSTRINFO_CTOR
  39 #include "X86GenInstrInfo.inc"
  40
  41 using namespace llvm;
  42
  43 static cl::opt<bool>
  44 NoFusing("disable-spill-fusing",
  45          cl::desc("Disable fusing of spill code into instructions"));
  46 static cl::opt<bool>
  47 PrintFailedFusing("print-failed-fuse-candidates",
  48                   cl::desc("Print instructions that the allocator wants to"
  49                            " fuse, but the X86 backend currently can't"),
  50                   cl::Hidden);
  51 static cl::opt<bool>
  52 ReMatPICStubLoad("remat-pic-stub-load",
  53                  cl::desc("Re-materialize load from stub in PIC mode"),
  54                  cl::init(false), cl::Hidden);
  55
  56 X86InstrInfo::X86InstrInfo(X86TargetMachine &tm)
  57   : X86GenInstrInfo((tm.getSubtarget<X86Subtarget>().is64Bit()
  58                      ? X86::ADJCALLSTACKDOWN64
  59                      : X86::ADJCALLSTACKDOWN32),
  60                     (tm.getSubtarget<X86Subtarget>().is64Bit()
  61                      ? X86::ADJCALLSTACKUP64
  62                      : X86::ADJCALLSTACKUP32)),
  63     TM(tm), RI(tm, *this) {
  64   enum {
  65     TB_NOT_REVERSABLE = 1U << 31,
  66     TB_FLAGS = TB_NOT_REVERSABLE
  67   };
  68
  69   static const unsigned OpTbl2Addr[][2] = {
  70     { X86::ADC32ri,     X86::ADC32mi },
  71     { X86::ADC32ri8,    X86::ADC32mi8 },
  72     { X86::ADC32rr,     X86::ADC32mr },
  73     { X86::ADC64ri32,   X86::ADC64mi32 },
  74     { X86::ADC64ri8,    X86::ADC64mi8 },
  75     { X86::ADC64rr,     X86::ADC64mr },
  76     { X86::ADD16ri,     X86::ADD16mi },
  77     { X86::ADD16ri8,    X86::ADD16mi8 },
  78     { X86::ADD16ri_DB,  X86::ADD16mi  | TB_NOT_REVERSABLE },
  79     { X86::ADD16ri8_DB, X86::ADD16mi8 | TB_NOT_REVERSABLE },
  80     { X86::ADD16rr,     X86::ADD16mr },
  81     { X86::ADD16rr_DB,  X86::ADD16mr | TB_NOT_REVERSABLE },
  82     { X86::ADD32ri,     X86::ADD32mi },
  83     { X86::ADD32ri8,    X86::ADD32mi8 },
  84     { X86::ADD32ri_DB,  X86::ADD32mi | TB_NOT_REVERSABLE },
  85     { X86::ADD32ri8_DB, X86::ADD32mi8 | TB_NOT_REVERSABLE },
  86     { X86::ADD32rr,     X86::ADD32mr },
  87     { X86::ADD32rr_DB,  X86::ADD32mr | TB_NOT_REVERSABLE },
  88     { X86::ADD64ri32,   X86::ADD64mi32 },
  89     { X86::ADD64ri8,    X86::ADD64mi8 },
  90     { X86::ADD64ri32_DB,X86::ADD64mi32 | TB_NOT_REVERSABLE },
  91     { X86::ADD64ri8_DB, X86::ADD64mi8 | TB_NOT_REVERSABLE },
  92     { X86::ADD64rr,     X86::ADD64mr },
  93     { X86::ADD64rr_DB,  X86::ADD64mr | TB_NOT_REVERSABLE },
  94     { X86::ADD8ri,      X86::ADD8mi },
  95     { X86::ADD8rr,      X86::ADD8mr },
  96     { X86::AND16ri,     X86::AND16mi },
  97     { X86::AND16ri8,    X86::AND16mi8 },
  98     { X86::AND16rr,     X86::AND16mr },
  99     { X86::AND32ri,     X86::AND32mi },
 100     { X86::AND32ri8,    X86::AND32mi8 },
 101     { X86::AND32rr,     X86::AND32mr },
 102     { X86::AND64ri32,   X86::AND64mi32 },
 103     { X86::AND64ri8,    X86::AND64mi8 },
 104     { X86::AND64rr,     X86::AND64mr },
 105     { X86::AND8ri,      X86::AND8mi },
 106     { X86::AND8rr,      X86::AND8mr },
 107     { X86::DEC16r,      X86::DEC16m },
 108     { X86::DEC32r,      X86::DEC32m },
 109     { X86::DEC64_16r,   X86::DEC64_16m },
 110     { X86::DEC64_32r,   X86::DEC64_32m },
 111     { X86::DEC64r,      X86::DEC64m },
 112     { X86::DEC8r,       X86::DEC8m },
 113     { X86::INC16r,      X86::INC16m },
 114     { X86::INC32r,      X86::INC32m },
 115     { X86::INC64_16r,   X86::INC64_16m },
 116     { X86::INC64_32r,   X86::INC64_32m },
 117     { X86::INC64r,      X86::INC64m },
 118     { X86::INC8r,       X86::INC8m },
 119     { X86::NEG16r,      X86::NEG16m },
 120     { X86::NEG32r,      X86::NEG32m },
 121     { X86::NEG64r,      X86::NEG64m },
 122     { X86::NEG8r,       X86::NEG8m },
 123     { X86::NOT16r,      X86::NOT16m },
 124     { X86::NOT32r,      X86::NOT32m },
 125     { X86::NOT64r,      X86::NOT64m },
 126     { X86::NOT8r,       X86::NOT8m },
 127     { X86::OR16ri,      X86::OR16mi },
 128     { X86::OR16ri8,     X86::OR16mi8 },
 129     { X86::OR16rr,      X86::OR16mr },
 130     { X86::OR32ri,      X86::OR32mi },
 131     { X86::OR32ri8,     X86::OR32mi8 },
 132     { X86::OR32rr,      X86::OR32mr },
 133     { X86::OR64ri32,    X86::OR64mi32 },
 134     { X86::OR64ri8,     X86::OR64mi8 },
 135     { X86::OR64rr,      X86::OR64mr },
 136     { X86::OR8ri,       X86::OR8mi },
 137     { X86::OR8rr,       X86::OR8mr },
 138     { X86::ROL16r1,     X86::ROL16m1 },
 139     { X86::ROL16rCL,    X86::ROL16mCL },
 140     { X86::ROL16ri,     X86::ROL16mi },
 141     { X86::ROL32r1,     X86::ROL32m1 },
 142     { X86::ROL32rCL,    X86::ROL32mCL },
 143     { X86::ROL32ri,     X86::ROL32mi },
 144     { X86::ROL64r1,     X86::ROL64m1 },
 145     { X86::ROL64rCL,    X86::ROL64mCL },
 146     { X86::ROL64ri,     X86::ROL64mi },
 147     { X86::ROL8r1,      X86::ROL8m1 },
 148     { X86::ROL8rCL,     X86::ROL8mCL },
 149     { X86::ROL8ri,      X86::ROL8mi },
 150     { X86::ROR16r1,     X86::ROR16m1 },
 151     { X86::ROR16rCL,    X86::ROR16mCL },
 152     { X86::ROR16ri,     X86::ROR16mi },
 153     { X86::ROR32r1,     X86::ROR32m1 },
 154     { X86::ROR32rCL,    X86::ROR32mCL },
 155     { X86::ROR32ri,     X86::ROR32mi },
 156     { X86::ROR64r1,     X86::ROR64m1 },
 157     { X86::ROR64rCL,    X86::ROR64mCL },
 158     { X86::ROR64ri,     X86::ROR64mi },
 159     { X86::ROR8r1,      X86::ROR8m1 },
 160     { X86::ROR8rCL,     X86::ROR8mCL },
 161     { X86::ROR8ri,      X86::ROR8mi },
 162     { X86::SAR16r1,     X86::SAR16m1 },
 163     { X86::SAR16rCL,    X86::SAR16mCL },
 164     { X86::SAR16ri,     X86::SAR16mi },
 165     { X86::SAR32r1,     X86::SAR32m1 },
 166     { X86::SAR32rCL,    X86::SAR32mCL },
 167     { X86::SAR32ri,     X86::SAR32mi },
 168     { X86::SAR64r1,     X86::SAR64m1 },
 169     { X86::SAR64rCL,    X86::SAR64mCL },
 170     { X86::SAR64ri,     X86::SAR64mi },
 171     { X86::SAR8r1,      X86::SAR8m1 },
 172     { X86::SAR8rCL,     X86::SAR8mCL },
 173     { X86::SAR8ri,      X86::SAR8mi },
 174     { X86::SBB32ri,     X86::SBB32mi },
 175     { X86::SBB32ri8,    X86::SBB32mi8 },
 176     { X86::SBB32rr,     X86::SBB32mr },
 177     { X86::SBB64ri32,   X86::SBB64mi32 },
 178     { X86::SBB64ri8,    X86::SBB64mi8 },
 179     { X86::SBB64rr,     X86::SBB64mr },
 180     { X86::SHL16rCL,    X86::SHL16mCL },
 181     { X86::SHL16ri,     X86::SHL16mi },
 182     { X86::SHL32rCL,    X86::SHL32mCL },
 183     { X86::SHL32ri,     X86::SHL32mi },
 184     { X86::SHL64rCL,    X86::SHL64mCL },
 185     { X86::SHL64ri,     X86::SHL64mi },
 186     { X86::SHL8rCL,     X86::SHL8mCL },
 187     { X86::SHL8ri,      X86::SHL8mi },
 188     { X86::SHLD16rrCL,  X86::SHLD16mrCL },
 189     { X86::SHLD16rri8,  X86::SHLD16mri8 },
 190     { X86::SHLD32rrCL,  X86::SHLD32mrCL },
 191     { X86::SHLD32rri8,  X86::SHLD32mri8 },
 192     { X86::SHLD64rrCL,  X86::SHLD64mrCL },
 193     { X86::SHLD64rri8,  X86::SHLD64mri8 },
 194     { X86::SHR16r1,     X86::SHR16m1 },
 195     { X86::SHR16rCL,    X86::SHR16mCL },
 196     { X86::SHR16ri,     X86::SHR16mi },
 197     { X86::SHR32r1,     X86::SHR32m1 },
 198     { X86::SHR32rCL,    X86::SHR32mCL },
 199     { X86::SHR32ri,     X86::SHR32mi },
 200     { X86::SHR64r1,     X86::SHR64m1 },
 201     { X86::SHR64rCL,    X86::SHR64mCL },
 202     { X86::SHR64ri,     X86::SHR64mi },
 203     { X86::SHR8r1,      X86::SHR8m1 },
 204     { X86::SHR8rCL,     X86::SHR8mCL },
 205     { X86::SHR8ri,      X86::SHR8mi },
 206     { X86::SHRD16rrCL,  X86::SHRD16mrCL },
 207     { X86::SHRD16rri8,  X86::SHRD16mri8 },
 208     { X86::SHRD32rrCL,  X86::SHRD32mrCL },
 209     { X86::SHRD32rri8,  X86::SHRD32mri8 },
 210     { X86::SHRD64rrCL,  X86::SHRD64mrCL },
 211     { X86::SHRD64rri8,  X86::SHRD64mri8 },
 212     { X86::SUB16ri,     X86::SUB16mi },
 213     { X86::SUB16ri8,    X86::SUB16mi8 },
 214     { X86::SUB16rr,     X86::SUB16mr },
 215     { X86::SUB32ri,     X86::SUB32mi },
 216     { X86::SUB32ri8,    X86::SUB32mi8 },
 217     { X86::SUB32rr,     X86::SUB32mr },
 218     { X86::SUB64ri32,   X86::SUB64mi32 },
 219     { X86::SUB64ri8,    X86::SUB64mi8 },
 220     { X86::SUB64rr,     X86::SUB64mr },
 221     { X86::SUB8ri,      X86::SUB8mi },
 222     { X86::SUB8rr,      X86::SUB8mr },
 223     { X86::XOR16ri,     X86::XOR16mi },
 224     { X86::XOR16ri8,    X86::XOR16mi8 },
 225     { X86::XOR16rr,     X86::XOR16mr },
 226     { X86::XOR32ri,     X86::XOR32mi },
 227     { X86::XOR32ri8,    X86::XOR32mi8 },
 228     { X86::XOR32rr,     X86::XOR32mr },
 229     { X86::XOR64ri32,   X86::XOR64mi32 },
 230     { X86::XOR64ri8,    X86::XOR64mi8 },
 231     { X86::XOR64rr,     X86::XOR64mr },
 232     { X86::XOR8ri,      X86::XOR8mi },
 233     { X86::XOR8rr,      X86::XOR8mr }
 234   };
 235
 236   for (unsigned i = 0, e = array_lengthof(OpTbl2Addr); i != e; ++i) {
 237     unsigned RegOp = OpTbl2Addr[i][0];
 238     unsigned MemOp = OpTbl2Addr[i][1] & ~TB_FLAGS;
 239     assert(!RegOp2MemOpTable2Addr.count(RegOp) && "Duplicated entries?");
 240     RegOp2MemOpTable2Addr[RegOp] = std::make_pair(MemOp, 0U);
 241
 242     // If this is not a reversible operation (because there is a many->one)
 243     // mapping, don't insert the reverse of the operation into MemOp2RegOpTable.
 244     if (OpTbl2Addr[i][1] & TB_NOT_REVERSABLE)
 245       continue;
 246
 247     // Index 0, folded load and store, no alignment requirement.
 248     unsigned AuxInfo = 0 | (1 << 4) | (1 << 5);
 249
 250     assert(!MemOp2RegOpTable.count(MemOp) &&
 251             "Duplicated entries in unfolding maps?");
 252     MemOp2RegOpTable[MemOp] = std::make_pair(RegOp, AuxInfo);
 253   }
 254
 255   // If the third value is 1, then it's folding either a load or a store.
 256   static const unsigned OpTbl0[][4] = {
 257     { X86::BT16ri8,     X86::BT16mi8, 1, 0 },
 258     { X86::BT32ri8,     X86::BT32mi8, 1, 0 },
 259     { X86::BT64ri8,     X86::BT64mi8, 1, 0 },
 260     { X86::CALL32r,     X86::CALL32m, 1, 0 },
 261     { X86::CALL64r,     X86::CALL64m, 1, 0 },
 262     { X86::WINCALL64r,  X86::WINCALL64m, 1, 0 },
 263     { X86::CMP16ri,     X86::CMP16mi, 1, 0 },
 264     { X86::CMP16ri8,    X86::CMP16mi8, 1, 0 },
 265     { X86::CMP16rr,     X86::CMP16mr, 1, 0 },
 266     { X86::CMP32ri,     X86::CMP32mi, 1, 0 },
 267     { X86::CMP32ri8,    X86::CMP32mi8, 1, 0 },
 268     { X86::CMP32rr,     X86::CMP32mr, 1, 0 },
 269     { X86::CMP64ri32,   X86::CMP64mi32, 1, 0 },
 270     { X86::CMP64ri8,    X86::CMP64mi8, 1, 0 },
 271     { X86::CMP64rr,     X86::CMP64mr, 1, 0 },
 272     { X86::CMP8ri,      X86::CMP8mi, 1, 0 },
 273     { X86::CMP8rr,      X86::CMP8mr, 1, 0 },
 274     { X86::DIV16r,      X86::DIV16m, 1, 0 },
 275     { X86::DIV32r,      X86::DIV32m, 1, 0 },
 276     { X86::DIV64r,      X86::DIV64m, 1, 0 },
 277     { X86::DIV8r,       X86::DIV8m, 1, 0 },
 278     { X86::EXTRACTPSrr, X86::EXTRACTPSmr, 0, 16 },
 279     { X86::FsMOVAPDrr,  X86::MOVSDmr | TB_NOT_REVERSABLE , 0, 0 },
 280     { X86::FsMOVAPSrr,  X86::MOVSSmr | TB_NOT_REVERSABLE , 0, 0 },
 281     { X86::IDIV16r,     X86::IDIV16m, 1, 0 },
 282     { X86::IDIV32r,     X86::IDIV32m, 1, 0 },
 283     { X86::IDIV64r,     X86::IDIV64m, 1, 0 },
 284     { X86::IDIV8r,      X86::IDIV8m, 1, 0 },
 285     { X86::IMUL16r,     X86::IMUL16m, 1, 0 },
 286     { X86::IMUL32r,     X86::IMUL32m, 1, 0 },
 287     { X86::IMUL64r,     X86::IMUL64m, 1, 0 },
 288     { X86::IMUL8r,      X86::IMUL8m, 1, 0 },
 289     { X86::JMP32r,      X86::JMP32m, 1, 0 },
 290     { X86::JMP64r,      X86::JMP64m, 1, 0 },
 291     { X86::MOV16ri,     X86::MOV16mi, 0, 0 },
 292     { X86::MOV16rr,     X86::MOV16mr, 0, 0 },
 293     { X86::MOV32ri,     X86::MOV32mi, 0, 0 },
 294     { X86::MOV32rr,     X86::MOV32mr, 0, 0 },
 295     { X86::MOV64ri32,   X86::MOV64mi32, 0, 0 },
 296     { X86::MOV64rr,     X86::MOV64mr, 0, 0 },
 297     { X86::MOV8ri,      X86::MOV8mi, 0, 0 },
 298     { X86::MOV8rr,      X86::MOV8mr, 0, 0 },
 299     { X86::MOV8rr_NOREX, X86::MOV8mr_NOREX, 0, 0 },
 300     { X86::MOVAPDrr,    X86::MOVAPDmr, 0, 16 },
 301     { X86::MOVAPSrr,    X86::MOVAPSmr, 0, 16 },
 302     { X86::MOVDQArr,    X86::MOVDQAmr, 0, 16 },
 303     { X86::VMOVAPDYrr,  X86::VMOVAPDYmr, 0, 32 },
 304     { X86::VMOVAPSYrr,  X86::VMOVAPSYmr, 0, 32 },
 305     { X86::VMOVDQAYrr,  X86::VMOVDQAYmr, 0, 32 },
 306     { X86::MOVPDI2DIrr, X86::MOVPDI2DImr, 0, 0 },
 307     { X86::MOVPQIto64rr,X86::MOVPQI2QImr, 0, 0 },
 308     { X86::MOVSDto64rr, X86::MOVSDto64mr, 0, 0 },
 309     { X86::MOVSS2DIrr,  X86::MOVSS2DImr, 0, 0 },
 310     { X86::MOVUPDrr,    X86::MOVUPDmr, 0, 0 },
 311     { X86::MOVUPSrr,    X86::MOVUPSmr, 0, 0 },
 312     { X86::VMOVUPDYrr,  X86::VMOVUPDYmr, 0, 0 },
 313     { X86::VMOVUPSYrr,  X86::VMOVUPSYmr, 0, 0 },
 314     { X86::MUL16r,      X86::MUL16m, 1, 0 },
 315     { X86::MUL32r,      X86::MUL32m, 1, 0 },
 316     { X86::MUL64r,      X86::MUL64m, 1, 0 },
 317     { X86::MUL8r,       X86::MUL8m, 1, 0 },
 318     { X86::SETAEr,      X86::SETAEm, 0, 0 },
 319     { X86::SETAr,       X86::SETAm, 0, 0 },
 320     { X86::SETBEr,      X86::SETBEm, 0, 0 },
 321     { X86::SETBr,       X86::SETBm, 0, 0 },
 322     { X86::SETEr,       X86::SETEm, 0, 0 },
 323     { X86::SETGEr,      X86::SETGEm, 0, 0 },
 324     { X86::SETGr,       X86::SETGm, 0, 0 },
 325     { X86::SETLEr,      X86::SETLEm, 0, 0 },
 326     { X86::SETLr,       X86::SETLm, 0, 0 },
 327     { X86::SETNEr,      X86::SETNEm, 0, 0 },
 328     { X86::SETNOr,      X86::SETNOm, 0, 0 },
 329     { X86::SETNPr,      X86::SETNPm, 0, 0 },
 330     { X86::SETNSr,      X86::SETNSm, 0, 0 },
 331     { X86::SETOr,       X86::SETOm, 0, 0 },
 332     { X86::SETPr,       X86::SETPm, 0, 0 },
 333     { X86::SETSr,       X86::SETSm, 0, 0 },
 334     { X86::TAILJMPr,    X86::TAILJMPm, 1, 0 },
 335     { X86::TAILJMPr64,  X86::TAILJMPm64, 1, 0 },
 336     { X86::TEST16ri,    X86::TEST16mi, 1, 0 },
 337     { X86::TEST32ri,    X86::TEST32mi, 1, 0 },
 338     { X86::TEST64ri32,  X86::TEST64mi32, 1, 0 },
 339     { X86::TEST8ri,     X86::TEST8mi, 1, 0 }
 340   };
 341
 342   for (unsigned i = 0, e = array_lengthof(OpTbl0); i != e; ++i) {
 343     unsigned RegOp      = OpTbl0[i][0];
 344     unsigned MemOp      = OpTbl0[i][1] & ~TB_FLAGS;
 345     unsigned FoldedLoad = OpTbl0[i][2];
 346     unsigned Align      = OpTbl0[i][3];
 347     assert(!RegOp2MemOpTable0.count(RegOp) && "Duplicated entries?");
 348     RegOp2MemOpTable0[RegOp] = std::make_pair(MemOp, Align);
 349
 350     // If this is not a reversible operation (because there is a many->one)
 351     // mapping, don't insert the reverse of the operation into MemOp2RegOpTable.
 352     if (OpTbl0[i][1] & TB_NOT_REVERSABLE)
 353       continue;
 354
 355     // Index 0, folded load or store.
 356     unsigned AuxInfo = 0 | (FoldedLoad << 4) | ((FoldedLoad^1) << 5);
 357     assert(!MemOp2RegOpTable.count(MemOp) && "Duplicated entries?");
 358     MemOp2RegOpTable[MemOp] = std::make_pair(RegOp, AuxInfo);
 359   }
 360
 361   static const unsigned OpTbl1[][3] = {
 362     { X86::CMP16rr,         X86::CMP16rm, 0 },
 363     { X86::CMP32rr,         X86::CMP32rm, 0 },
 364     { X86::CMP64rr,         X86::CMP64rm, 0 },
 365     { X86::CMP8rr,          X86::CMP8rm, 0 },
 366     { X86::CVTSD2SSrr,      X86::CVTSD2SSrm, 0 },
 367     { X86::CVTSI2SD64rr,    X86::CVTSI2SD64rm, 0 },
 368     { X86::CVTSI2SDrr,      X86::CVTSI2SDrm, 0 },
 369     { X86::CVTSI2SS64rr,    X86::CVTSI2SS64rm, 0 },
 370     { X86::CVTSI2SSrr,      X86::CVTSI2SSrm, 0 },
 371     { X86::CVTSS2SDrr,      X86::CVTSS2SDrm, 0 },
 372     { X86::CVTTSD2SI64rr,   X86::CVTTSD2SI64rm, 0 },
 373     { X86::CVTTSD2SIrr,     X86::CVTTSD2SIrm, 0 },
 374     { X86::CVTTSS2SI64rr,   X86::CVTTSS2SI64rm, 0 },
 375     { X86::CVTTSS2SIrr,     X86::CVTTSS2SIrm, 0 },
 376     { X86::FsMOVAPDrr,      X86::MOVSDrm | TB_NOT_REVERSABLE , 0 },
 377     { X86::FsMOVAPSrr,      X86::MOVSSrm | TB_NOT_REVERSABLE , 0 },
 378     { X86::IMUL16rri,       X86::IMUL16rmi, 0 },
 379     { X86::IMUL16rri8,      X86::IMUL16rmi8, 0 },
 380     { X86::IMUL32rri,       X86::IMUL32rmi, 0 },
 381     { X86::IMUL32rri8,      X86::IMUL32rmi8, 0 },
 382     { X86::IMUL64rri32,     X86::IMUL64rmi32, 0 },
 383     { X86::IMUL64rri8,      X86::IMUL64rmi8, 0 },
 384     { X86::Int_COMISDrr,    X86::Int_COMISDrm, 0 },
 385     { X86::Int_COMISSrr,    X86::Int_COMISSrm, 0 },
 386     { X86::Int_CVTDQ2PDrr,  X86::Int_CVTDQ2PDrm, 16 },
 387     { X86::Int_CVTDQ2PSrr,  X86::Int_CVTDQ2PSrm, 16 },
 388     { X86::Int_CVTPD2DQrr,  X86::Int_CVTPD2DQrm, 16 },
 389     { X86::Int_CVTPD2PSrr,  X86::Int_CVTPD2PSrm, 16 },
 390     { X86::Int_CVTPS2DQrr,  X86::Int_CVTPS2DQrm, 16 },
 391     { X86::Int_CVTPS2PDrr,  X86::Int_CVTPS2PDrm, 0 },
 392     { X86::CVTSD2SI64rr,    X86::CVTSD2SI64rm, 0 },
 393     { X86::CVTSD2SIrr,      X86::CVTSD2SIrm, 0 },
 394     { X86::Int_CVTSD2SSrr,  X86::Int_CVTSD2SSrm, 0 },
 395     { X86::Int_CVTSI2SD64rr,X86::Int_CVTSI2SD64rm, 0 },
 396     { X86::Int_CVTSI2SDrr,  X86::Int_CVTSI2SDrm, 0 },
 397     { X86::Int_CVTSI2SS64rr,X86::Int_CVTSI2SS64rm, 0 },
 398     { X86::Int_CVTSI2SSrr,  X86::Int_CVTSI2SSrm, 0 },
 399     { X86::Int_CVTSS2SDrr,  X86::Int_CVTSS2SDrm, 0 },
 400     { X86::Int_CVTSS2SI64rr,X86::Int_CVTSS2SI64rm, 0 },
 401     { X86::Int_CVTSS2SIrr,  X86::Int_CVTSS2SIrm, 0 },
 402     { X86::CVTTPD2DQrr,     X86::CVTTPD2DQrm, 16 },
 403     { X86::CVTTPS2DQrr,     X86::CVTTPS2DQrm, 16 },
 404     { X86::Int_CVTTSD2SI64rr,X86::Int_CVTTSD2SI64rm, 0 },
 405     { X86::Int_CVTTSD2SIrr, X86::Int_CVTTSD2SIrm, 0 },
 406     { X86::Int_CVTTSS2SI64rr,X86::Int_CVTTSS2SI64rm, 0 },
 407     { X86::Int_CVTTSS2SIrr, X86::Int_CVTTSS2SIrm, 0 },
 408     { X86::Int_UCOMISDrr,   X86::Int_UCOMISDrm, 0 },
 409     { X86::Int_UCOMISSrr,   X86::Int_UCOMISSrm, 0 },
 410     { X86::Int_VUCOMISDrr,  X86::Int_VUCOMISDrm, 0 },
 411     { X86::Int_VUCOMISSrr,  X86::Int_VUCOMISSrm, 0 },
 412     { X86::MOV16rr,         X86::MOV16rm, 0 },
 413     { X86::MOV32rr,         X86::MOV32rm, 0 },
 414     { X86::MOV64rr,         X86::MOV64rm, 0 },
 415     { X86::MOV64toPQIrr,    X86::MOVQI2PQIrm, 0 },
 416     { X86::MOV64toSDrr,     X86::MOV64toSDrm, 0 },
 417     { X86::MOV8rr,          X86::MOV8rm, 0 },
 418     { X86::MOVAPDrr,        X86::MOVAPDrm, 16 },
 419     { X86::MOVAPSrr,        X86::MOVAPSrm, 16 },
 420     { X86::VMOVAPDYrr,      X86::VMOVAPDYrm, 32 },
 421     { X86::VMOVAPSYrr,      X86::VMOVAPSYrm, 32 },
 422     { X86::MOVDDUPrr,       X86::MOVDDUPrm, 0 },
 423     { X86::MOVDI2PDIrr,     X86::MOVDI2PDIrm, 0 },
 424     { X86::MOVDI2SSrr,      X86::MOVDI2SSrm, 0 },
 425     { X86::MOVDQArr,        X86::MOVDQArm, 16 },
 426     { X86::VMOVDQAYrr,      X86::VMOVDQAYrm, 16 },
 427     { X86::MOVSHDUPrr,      X86::MOVSHDUPrm, 16 },
 428     { X86::MOVSLDUPrr,      X86::MOVSLDUPrm, 16 },
 429     { X86::MOVSX16rr8,      X86::MOVSX16rm8, 0 },
 430     { X86::MOVSX32rr16,     X86::MOVSX32rm16, 0 },
 431     { X86::MOVSX32rr8,      X86::MOVSX32rm8, 0 },
 432     { X86::MOVSX64rr16,     X86::MOVSX64rm16, 0 },
 433     { X86::MOVSX64rr32,     X86::MOVSX64rm32, 0 },
 434     { X86::MOVSX64rr8,      X86::MOVSX64rm8, 0 },
 435     { X86::MOVUPDrr,        X86::MOVUPDrm, 16 },
 436     { X86::MOVUPSrr,        X86::MOVUPSrm, 0 },
 437     { X86::VMOVUPDYrr,      X86::VMOVUPDYrm, 0 },
 438     { X86::VMOVUPSYrr,      X86::VMOVUPSYrm, 0 },
 439     { X86::MOVZDI2PDIrr,    X86::MOVZDI2PDIrm, 0 },
 440     { X86::MOVZQI2PQIrr,    X86::MOVZQI2PQIrm, 0 },
 441     { X86::MOVZPQILo2PQIrr, X86::MOVZPQILo2PQIrm, 16 },
 442     { X86::MOVZX16rr8,      X86::MOVZX16rm8, 0 },
 443     { X86::MOVZX32rr16,     X86::MOVZX32rm16, 0 },
 444     { X86::MOVZX32_NOREXrr8, X86::MOVZX32_NOREXrm8, 0 },
 445     { X86::MOVZX32rr8,      X86::MOVZX32rm8, 0 },
 446     { X86::MOVZX64rr16,     X86::MOVZX64rm16, 0 },
 447     { X86::MOVZX64rr32,     X86::MOVZX64rm32, 0 },
 448     { X86::MOVZX64rr8,      X86::MOVZX64rm8, 0 },
 449     { X86::PSHUFDri,        X86::PSHUFDmi, 16 },
 450     { X86::PSHUFHWri,       X86::PSHUFHWmi, 16 },
 451     { X86::PSHUFLWri,       X86::PSHUFLWmi, 16 },
 452     { X86::RCPPSr,          X86::RCPPSm, 16 },
 453     { X86::RCPPSr_Int,      X86::RCPPSm_Int, 16 },
 454     { X86::RSQRTPSr,        X86::RSQRTPSm, 16 },
 455     { X86::RSQRTPSr_Int,    X86::RSQRTPSm_Int, 16 },
 456     { X86::RSQRTSSr,        X86::RSQRTSSm, 0 },
 457     { X86::RSQRTSSr_Int,    X86::RSQRTSSm_Int, 0 },
 458     { X86::SQRTPDr,         X86::SQRTPDm, 16 },
 459     { X86::SQRTPDr_Int,     X86::SQRTPDm_Int, 16 },
 460     { X86::SQRTPSr,         X86::SQRTPSm, 16 },
 461     { X86::SQRTPSr_Int,     X86::SQRTPSm_Int, 16 },
 462     { X86::SQRTSDr,         X86::SQRTSDm, 0 },
 463     { X86::SQRTSDr_Int,     X86::SQRTSDm_Int, 0 },
 464     { X86::SQRTSSr,         X86::SQRTSSm, 0 },
 465     { X86::SQRTSSr_Int,     X86::SQRTSSm_Int, 0 },
 466     { X86::TEST16rr,        X86::TEST16rm, 0 },
 467     { X86::TEST32rr,        X86::TEST32rm, 0 },
 468     { X86::TEST64rr,        X86::TEST64rm, 0 },
 469     { X86::TEST8rr,         X86::TEST8rm, 0 },
 470     // FIXME: TEST*rr EAX,EAX ---> CMP [mem], 0
 471     { X86::UCOMISDrr,       X86::UCOMISDrm, 0 },
 472     { X86::UCOMISSrr,       X86::UCOMISSrm, 0 },
 473     { X86::VUCOMISDrr,      X86::VUCOMISDrm, 0 },
 474     { X86::VUCOMISSrr,      X86::VUCOMISSrm, 0 }
 475   };
 476
 477   for (unsigned i = 0, e = array_lengthof(OpTbl1); i != e; ++i) {
 478     unsigned RegOp = OpTbl1[i][0];
 479     unsigned MemOp = OpTbl1[i][1] & ~TB_FLAGS;
 480     unsigned Align = OpTbl1[i][2];
 481     assert(!RegOp2MemOpTable1.count(RegOp) && "Duplicate entries");
 482     RegOp2MemOpTable1[RegOp] = std::make_pair(MemOp, Align);
 483
 484     // If this is not a reversible operation (because there is a many->one)
 485     // mapping, don't insert the reverse of the operation into MemOp2RegOpTable.
 486     if (OpTbl1[i][1] & TB_NOT_REVERSABLE)
 487       continue;
 488
 489     // Index 1, folded load
 490     unsigned AuxInfo = 1 | (1 << 4);
 491     assert(!MemOp2RegOpTable.count(MemOp) && "Duplicate entries");
 492     MemOp2RegOpTable[MemOp] = std::make_pair(RegOp, AuxInfo);
 493   }
 494
 495   static const unsigned OpTbl2[][3] = {
 496     { X86::ADC32rr,         X86::ADC32rm, 0 },
 497     { X86::ADC64rr,         X86::ADC64rm, 0 },
 498     { X86::ADD16rr,         X86::ADD16rm, 0 },
 499     { X86::ADD16rr_DB,      X86::ADD16rm | TB_NOT_REVERSABLE, 0 },
 500     { X86::ADD32rr,         X86::ADD32rm, 0 },
 501     { X86::ADD32rr_DB,      X86::ADD32rm | TB_NOT_REVERSABLE, 0 },
 502     { X86::ADD64rr,         X86::ADD64rm, 0 },
 503     { X86::ADD64rr_DB,      X86::ADD64rm | TB_NOT_REVERSABLE, 0 },
 504     { X86::ADD8rr,          X86::ADD8rm, 0 },
 505     { X86::ADDPDrr,         X86::ADDPDrm, 16 },
 506     { X86::ADDPSrr,         X86::ADDPSrm, 16 },
 507     { X86::ADDSDrr,         X86::ADDSDrm, 0 },
 508     { X86::ADDSSrr,         X86::ADDSSrm, 0 },
 509     { X86::ADDSUBPDrr,      X86::ADDSUBPDrm, 16 },
 510     { X86::ADDSUBPSrr,      X86::ADDSUBPSrm, 16 },
 511     { X86::AND16rr,         X86::AND16rm, 0 },
 512     { X86::AND32rr,         X86::AND32rm, 0 },
 513     { X86::AND64rr,         X86::AND64rm, 0 },
 514     { X86::AND8rr,          X86::AND8rm, 0 },
 515     { X86::ANDNPDrr,        X86::ANDNPDrm, 16 },
 516     { X86::ANDNPSrr,        X86::ANDNPSrm, 16 },
 517     { X86::ANDPDrr,         X86::ANDPDrm, 16 },
 518     { X86::ANDPSrr,         X86::ANDPSrm, 16 },
 519     { X86::CMOVA16rr,       X86::CMOVA16rm, 0 },
 520     { X86::CMOVA32rr,       X86::CMOVA32rm, 0 },
 521     { X86::CMOVA64rr,       X86::CMOVA64rm, 0 },
 522     { X86::CMOVAE16rr,      X86::CMOVAE16rm, 0 },
 523     { X86::CMOVAE32rr,      X86::CMOVAE32rm, 0 },
 524     { X86::CMOVAE64rr,      X86::CMOVAE64rm, 0 },
 525     { X86::CMOVB16rr,       X86::CMOVB16rm, 0 },
 526     { X86::CMOVB32rr,       X86::CMOVB32rm, 0 },
 527     { X86::CMOVB64rr,       X86::CMOVB64rm, 0 },
 528     { X86::CMOVBE16rr,      X86::CMOVBE16rm, 0 },
 529     { X86::CMOVBE32rr,      X86::CMOVBE32rm, 0 },
 530     { X86::CMOVBE64rr,      X86::CMOVBE64rm, 0 },
 531     { X86::CMOVE16rr,       X86::CMOVE16rm, 0 },
 532     { X86::CMOVE32rr,       X86::CMOVE32rm, 0 },
 533     { X86::CMOVE64rr,       X86::CMOVE64rm, 0 },
 534     { X86::CMOVG16rr,       X86::CMOVG16rm, 0 },
 535     { X86::CMOVG32rr,       X86::CMOVG32rm, 0 },
 536     { X86::CMOVG64rr,       X86::CMOVG64rm, 0 },
 537     { X86::CMOVGE16rr,      X86::CMOVGE16rm, 0 },
 538     { X86::CMOVGE32rr,      X86::CMOVGE32rm, 0 },
 539     { X86::CMOVGE64rr,      X86::CMOVGE64rm, 0 },
 540     { X86::CMOVL16rr,       X86::CMOVL16rm, 0 },
 541     { X86::CMOVL32rr,       X86::CMOVL32rm, 0 },
 542     { X86::CMOVL64rr,       X86::CMOVL64rm, 0 },
 543     { X86::CMOVLE16rr,      X86::CMOVLE16rm, 0 },
 544     { X86::CMOVLE32rr,      X86::CMOVLE32rm, 0 },
 545     { X86::CMOVLE64rr,      X86::CMOVLE64rm, 0 },
 546     { X86::CMOVNE16rr,      X86::CMOVNE16rm, 0 },
 547     { X86::CMOVNE32rr,      X86::CMOVNE32rm, 0 },
 548     { X86::CMOVNE64rr,      X86::CMOVNE64rm, 0 },
 549     { X86::CMOVNO16rr,      X86::CMOVNO16rm, 0 },
 550     { X86::CMOVNO32rr,      X86::CMOVNO32rm, 0 },
 551     { X86::CMOVNO64rr,      X86::CMOVNO64rm, 0 },
 552     { X86::CMOVNP16rr,      X86::CMOVNP16rm, 0 },
 553     { X86::CMOVNP32rr,      X86::CMOVNP32rm, 0 },
 554     { X86::CMOVNP64rr,      X86::CMOVNP64rm, 0 },
 555     { X86::CMOVNS16rr,      X86::CMOVNS16rm, 0 },
 556     { X86::CMOVNS32rr,      X86::CMOVNS32rm, 0 },
 557     { X86::CMOVNS64rr,      X86::CMOVNS64rm, 0 },
 558     { X86::CMOVO16rr,       X86::CMOVO16rm, 0 },
 559     { X86::CMOVO32rr,       X86::CMOVO32rm, 0 },
 560     { X86::CMOVO64rr,       X86::CMOVO64rm, 0 },
 561     { X86::CMOVP16rr,       X86::CMOVP16rm, 0 },
 562     { X86::CMOVP32rr,       X86::CMOVP32rm, 0 },
 563     { X86::CMOVP64rr,       X86::CMOVP64rm, 0 },
 564     { X86::CMOVS16rr,       X86::CMOVS16rm, 0 },
 565     { X86::CMOVS32rr,       X86::CMOVS32rm, 0 },
 566     { X86::CMOVS64rr,       X86::CMOVS64rm, 0 },
 567     { X86::CMPPDrri,        X86::CMPPDrmi, 16 },
 568     { X86::CMPPSrri,        X86::CMPPSrmi, 16 },
 569     { X86::CMPSDrr,         X86::CMPSDrm, 0 },
 570     { X86::CMPSSrr,         X86::CMPSSrm, 0 },
 571     { X86::DIVPDrr,         X86::DIVPDrm, 16 },
 572     { X86::DIVPSrr,         X86::DIVPSrm, 16 },
 573     { X86::DIVSDrr,         X86::DIVSDrm, 0 },
 574     { X86::DIVSSrr,         X86::DIVSSrm, 0 },
 575     { X86::FsANDNPDrr,      X86::FsANDNPDrm, 16 },
 576     { X86::FsANDNPSrr,      X86::FsANDNPSrm, 16 },
 577     { X86::FsANDPDrr,       X86::FsANDPDrm, 16 },
 578     { X86::FsANDPSrr,       X86::FsANDPSrm, 16 },
 579     { X86::FsORPDrr,        X86::FsORPDrm, 16 },
 580     { X86::FsORPSrr,        X86::FsORPSrm, 16 },
 581     { X86::FsXORPDrr,       X86::FsXORPDrm, 16 },
 582     { X86::FsXORPSrr,       X86::FsXORPSrm, 16 },
 583     { X86::HADDPDrr,        X86::HADDPDrm, 16 },
 584     { X86::HADDPSrr,        X86::HADDPSrm, 16 },
 585     { X86::HSUBPDrr,        X86::HSUBPDrm, 16 },
 586     { X86::HSUBPSrr,        X86::HSUBPSrm, 16 },
 587     { X86::IMUL16rr,        X86::IMUL16rm, 0 },
 588     { X86::IMUL32rr,        X86::IMUL32rm, 0 },
 589     { X86::IMUL64rr,        X86::IMUL64rm, 0 },
 590     { X86::Int_CMPSDrr,     X86::Int_CMPSDrm, 0 },
 591     { X86::Int_CMPSSrr,     X86::Int_CMPSSrm, 0 },
 592     { X86::MAXPDrr,         X86::MAXPDrm, 16 },
 593     { X86::MAXPDrr_Int,     X86::MAXPDrm_Int, 16 },
 594     { X86::MAXPSrr,         X86::MAXPSrm, 16 },
 595     { X86::MAXPSrr_Int,     X86::MAXPSrm_Int, 16 },
 596     { X86::MAXSDrr,         X86::MAXSDrm, 0 },
 597     { X86::MAXSDrr_Int,     X86::MAXSDrm_Int, 0 },
 598     { X86::MAXSSrr,         X86::MAXSSrm, 0 },
 599     { X86::MAXSSrr_Int,     X86::MAXSSrm_Int, 0 },
 600     { X86::MINPDrr,         X86::MINPDrm, 16 },
 601     { X86::MINPDrr_Int,     X86::MINPDrm_Int, 16 },
 602     { X86::MINPSrr,         X86::MINPSrm, 16 },
 603     { X86::MINPSrr_Int,     X86::MINPSrm_Int, 16 },
 604     { X86::MINSDrr,         X86::MINSDrm, 0 },
 605     { X86::MINSDrr_Int,     X86::MINSDrm_Int, 0 },
 606     { X86::MINSSrr,         X86::MINSSrm, 0 },
 607     { X86::MINSSrr_Int,     X86::MINSSrm_Int, 0 },
 608     { X86::MULPDrr,         X86::MULPDrm, 16 },
 609     { X86::MULPSrr,         X86::MULPSrm, 16 },
 610     { X86::MULSDrr,         X86::MULSDrm, 0 },
 611     { X86::MULSSrr,         X86::MULSSrm, 0 },
 612     { X86::OR16rr,          X86::OR16rm, 0 },
 613     { X86::OR32rr,          X86::OR32rm, 0 },
 614     { X86::OR64rr,          X86::OR64rm, 0 },
 615     { X86::OR8rr,           X86::OR8rm, 0 },
 616     { X86::ORPDrr,          X86::ORPDrm, 16 },
 617     { X86::ORPSrr,          X86::ORPSrm, 16 },
 618     { X86::PACKSSDWrr,      X86::PACKSSDWrm, 16 },
 619     { X86::PACKSSWBrr,      X86::PACKSSWBrm, 16 },
 620     { X86::PACKUSWBrr,      X86::PACKUSWBrm, 16 },
 621     { X86::PADDBrr,         X86::PADDBrm, 16 },
 622     { X86::PADDDrr,         X86::PADDDrm, 16 },
 623     { X86::PADDQrr,         X86::PADDQrm, 16 },
 624     { X86::PADDSBrr,        X86::PADDSBrm, 16 },
 625     { X86::PADDSWrr,        X86::PADDSWrm, 16 },
 626     { X86::PADDWrr,         X86::PADDWrm, 16 },
 627     { X86::PANDNrr,         X86::PANDNrm, 16 },
 628     { X86::PANDrr,          X86::PANDrm, 16 },
 629     { X86::PAVGBrr,         X86::PAVGBrm, 16 },
 630     { X86::PAVGWrr,         X86::PAVGWrm, 16 },
 631     { X86::PCMPEQBrr,       X86::PCMPEQBrm, 16 },
 632     { X86::PCMPEQDrr,       X86::PCMPEQDrm, 16 },
 633     { X86::PCMPEQWrr,       X86::PCMPEQWrm, 16 },
 634     { X86::PCMPGTBrr,       X86::PCMPGTBrm, 16 },
 635     { X86::PCMPGTDrr,       X86::PCMPGTDrm, 16 },
 636     { X86::PCMPGTWrr,       X86::PCMPGTWrm, 16 },
 637     { X86::PINSRWrri,       X86::PINSRWrmi, 16 },
 638     { X86::PMADDWDrr,       X86::PMADDWDrm, 16 },
 639     { X86::PMAXSWrr,        X86::PMAXSWrm, 16 },
 640     { X86::PMAXUBrr,        X86::PMAXUBrm, 16 },
 641     { X86::PMINSWrr,        X86::PMINSWrm, 16 },
 642     { X86::PMINUBrr,        X86::PMINUBrm, 16 },
 643     { X86::PMULDQrr,        X86::PMULDQrm, 16 },
 644     { X86::PMULHUWrr,       X86::PMULHUWrm, 16 },
 645     { X86::PMULHWrr,        X86::PMULHWrm, 16 },
 646     { X86::PMULLDrr,        X86::PMULLDrm, 16 },
 647     { X86::PMULLWrr,        X86::PMULLWrm, 16 },
 648     { X86::PMULUDQrr,       X86::PMULUDQrm, 16 },
 649     { X86::PORrr,           X86::PORrm, 16 },
 650     { X86::PSADBWrr,        X86::PSADBWrm, 16 },
 651     { X86::PSLLDrr,         X86::PSLLDrm, 16 },
 652     { X86::PSLLQrr,         X86::PSLLQrm, 16 },
 653     { X86::PSLLWrr,         X86::PSLLWrm, 16 },
 654     { X86::PSRADrr,         X86::PSRADrm, 16 },
 655     { X86::PSRAWrr,         X86::PSRAWrm, 16 },
 656     { X86::PSRLDrr,         X86::PSRLDrm, 16 },
 657     { X86::PSRLQrr,         X86::PSRLQrm, 16 },
 658     { X86::PSRLWrr,         X86::PSRLWrm, 16 },
 659     { X86::PSUBBrr,         X86::PSUBBrm, 16 },
 660     { X86::PSUBDrr,         X86::PSUBDrm, 16 },
 661     { X86::PSUBSBrr,        X86::PSUBSBrm, 16 },
 662     { X86::PSUBSWrr,        X86::PSUBSWrm, 16 },
 663     { X86::PSUBWrr,         X86::PSUBWrm, 16 },
 664     { X86::PUNPCKHBWrr,     X86::PUNPCKHBWrm, 16 },
 665     { X86::PUNPCKHDQrr,     X86::PUNPCKHDQrm, 16 },
 666     { X86::PUNPCKHQDQrr,    X86::PUNPCKHQDQrm, 16 },
 667     { X86::PUNPCKHWDrr,     X86::PUNPCKHWDrm, 16 },
 668     { X86::PUNPCKLBWrr,     X86::PUNPCKLBWrm, 16 },
 669     { X86::PUNPCKLDQrr,     X86::PUNPCKLDQrm, 16 },
 670     { X86::PUNPCKLQDQrr,    X86::PUNPCKLQDQrm, 16 },
 671     { X86::PUNPCKLWDrr,     X86::PUNPCKLWDrm, 16 },
 672     { X86::PXORrr,          X86::PXORrm, 16 },
 673     { X86::SBB32rr,         X86::SBB32rm, 0 },
 674     { X86::SBB64rr,         X86::SBB64rm, 0 },
 675     { X86::SHUFPDrri,       X86::SHUFPDrmi, 16 },
 676     { X86::SHUFPSrri,       X86::SHUFPSrmi, 16 },
 677     { X86::SUB16rr,         X86::SUB16rm, 0 },
 678     { X86::SUB32rr,         X86::SUB32rm, 0 },
 679     { X86::SUB64rr,         X86::SUB64rm, 0 },
 680     { X86::SUB8rr,          X86::SUB8rm, 0 },
 681     { X86::SUBPDrr,         X86::SUBPDrm, 16 },
 682     { X86::SUBPSrr,         X86::SUBPSrm, 16 },
 683     { X86::SUBSDrr,         X86::SUBSDrm, 0 },
 684     { X86::SUBSSrr,         X86::SUBSSrm, 0 },
 685     // FIXME: TEST*rr -> swapped operand of TEST*mr.
 686     { X86::UNPCKHPDrr,      X86::UNPCKHPDrm, 16 },
 687     { X86::UNPCKHPSrr,      X86::UNPCKHPSrm, 16 },
 688     { X86::UNPCKLPDrr,      X86::UNPCKLPDrm, 16 },
 689     { X86::UNPCKLPSrr,      X86::UNPCKLPSrm, 16 },
 690     { X86::XOR16rr,         X86::XOR16rm, 0 },
 691     { X86::XOR32rr,         X86::XOR32rm, 0 },
 692     { X86::XOR64rr,         X86::XOR64rm, 0 },
 693     { X86::XOR8rr,          X86::XOR8rm, 0 },
 694     { X86::XORPDrr,         X86::XORPDrm, 16 },
 695     { X86::XORPSrr,         X86::XORPSrm, 16 }
 696   };
 697
 698   for (unsigned i = 0, e = array_lengthof(OpTbl2); i != e; ++i) {
 699     unsigned RegOp = OpTbl2[i][0];
 700     unsigned MemOp = OpTbl2[i][1] & ~TB_FLAGS;
 701     unsigned Align = OpTbl2[i][2];
 702
 703     assert(!RegOp2MemOpTable2.count(RegOp) && "Duplicate entry!");
 704     RegOp2MemOpTable2[RegOp] = std::make_pair(MemOp, Align);
 705
 706     // If this is not a reversible operation (because there is a many->one)
 707     // mapping, don't insert the reverse of the operation into MemOp2RegOpTable.
 708     if (OpTbl2[i][1] & TB_NOT_REVERSABLE)
 709       continue;
 710
 711     // Index 2, folded load
 712     unsigned AuxInfo = 2 | (1 << 4);
 713     assert(!MemOp2RegOpTable.count(MemOp) &&
 714            "Duplicated entries in unfolding maps?");
 715     MemOp2RegOpTable[MemOp] = std::make_pair(RegOp, AuxInfo);
 716   }
 717 }
 718
 719 bool
 720 X86InstrInfo::isCoalescableExtInstr(const MachineInstr &MI,
 721                                     unsigned &SrcReg, unsigned &DstReg,
 722                                     unsigned &SubIdx) const {
 723   switch (MI.getOpcode()) {
 724   default: break;
 725   case X86::MOVSX16rr8:
 726   case X86::MOVZX16rr8:
 727   case X86::MOVSX32rr8:
 728   case X86::MOVZX32rr8:
 729   case X86::MOVSX64rr8:
 730   case X86::MOVZX64rr8:
 731     if (!TM.getSubtarget<X86Subtarget>().is64Bit())
 732       // It's not always legal to reference the low 8-bit of the larger
 733       // register in 32-bit mode.
 734       return false;
 735   case X86::MOVSX32rr16:
 736   case X86::MOVZX32rr16:
 737   case X86::MOVSX64rr16:
 738   case X86::MOVZX64rr16:
 739   case X86::MOVSX64rr32:
 740   case X86::MOVZX64rr32: {
 741     if (MI.getOperand(0).getSubReg() || MI.getOperand(1).getSubReg())
 742       // Be conservative.
 743       return false;
 744     SrcReg = MI.getOperand(1).getReg();
 745     DstReg = MI.getOperand(0).getReg();
 746     switch (MI.getOpcode()) {
 747     default:
 748       llvm_unreachable(0);
 749       break;
 750     case X86::MOVSX16rr8:
 751     case X86::MOVZX16rr8:
 752     case X86::MOVSX32rr8:
 753     case X86::MOVZX32rr8:
 754     case X86::MOVSX64rr8:
 755     case X86::MOVZX64rr8:
 756       SubIdx = X86::sub_8bit;
 757       break;
 758     case X86::MOVSX32rr16:
 759     case X86::MOVZX32rr16:
 760     case X86::MOVSX64rr16:
 761     case X86::MOVZX64rr16:
 762       SubIdx = X86::sub_16bit;
 763       break;
 764     case X86::MOVSX64rr32:
 765     case X86::MOVZX64rr32:
 766       SubIdx = X86::sub_32bit;
 767       break;
 768     }
 769     return true;
 770   }
 771   }
 772   return false;
 773 }
 774
 775 /// isFrameOperand - Return true and the FrameIndex if the specified
 776 /// operand and follow operands form a reference to the stack frame.
 777 bool X86InstrInfo::isFrameOperand(const MachineInstr *MI, unsigned int Op,
 778                                   int &FrameIndex) const {
 779   if (MI->getOperand(Op).isFI() && MI->getOperand(Op+1).isImm() &&
 780       MI->getOperand(Op+2).isReg() && MI->getOperand(Op+3).isImm() &&
 781       MI->getOperand(Op+1).getImm() == 1 &&
 782       MI->getOperand(Op+2).getReg() == 0 &&
 783       MI->getOperand(Op+3).getImm() == 0) {
 784     FrameIndex = MI->getOperand(Op).getIndex();
 785     return true;
 786   }
 787   return false;
 788 }
 789
 790 static bool isFrameLoadOpcode(int Opcode) {
 791   switch (Opcode) {
 792   default: break;
 793   case X86::MOV8rm:
 794   case X86::MOV16rm:
 795   case X86::MOV32rm:
 796   case X86::MOV64rm:
 797   case X86::LD_Fp64m:
 798   case X86::MOVSSrm:
 799   case X86::MOVSDrm:
 800   case X86::MOVAPSrm:
 801   case X86::MOVAPDrm:
 802   case X86::MOVDQArm:
 803   case X86::VMOVAPSYrm:
 804   case X86::VMOVAPDYrm:
 805   case X86::VMOVDQAYrm:
 806   case X86::MMX_MOVD64rm:
 807   case X86::MMX_MOVQ64rm:
 808     return true;
 809     break;
 810   }
 811   return false;
 812 }
 813
 814 static bool isFrameStoreOpcode(int Opcode) {
 815   switch (Opcode) {
 816   default: break;
 817   case X86::MOV8mr:
 818   case X86::MOV16mr:
 819   case X86::MOV32mr:
 820   case X86::MOV64mr:
 821   case X86::ST_FpP64m:
 822   case X86::MOVSSmr:
 823   case X86::MOVSDmr:
 824   case X86::MOVAPSmr:
 825   case X86::MOVAPDmr:
 826   case X86::MOVDQAmr:
 827   case X86::VMOVAPSYmr:
 828   case X86::VMOVAPDYmr:
 829   case X86::VMOVDQAYmr:
 830   case X86::MMX_MOVD64mr:
 831   case X86::MMX_MOVQ64mr:
 832   case X86::MMX_MOVNTQmr:
 833     return true;
 834   }
 835   return false;
 836 }
 837
 838 unsigned X86InstrInfo::isLoadFromStackSlot(const MachineInstr *MI,
 839                                            int &FrameIndex) const {
 840   if (isFrameLoadOpcode(MI->getOpcode()))
 841     if (MI->getOperand(0).getSubReg() == 0 && isFrameOperand(MI, 1, FrameIndex))
 842       return MI->getOperand(0).getReg();
 843   return 0;
 844 }
 845
 846 unsigned X86InstrInfo::isLoadFromStackSlotPostFE(const MachineInstr *MI,
 847                                                  int &FrameIndex) const {
 848   if (isFrameLoadOpcode(MI->getOpcode())) {
 849     unsigned Reg;
 850     if ((Reg = isLoadFromStackSlot(MI, FrameIndex)))
 851       return Reg;
 852     // Check for post-frame index elimination operations
 853     const MachineMemOperand *Dummy;
 854     return hasLoadFromStackSlot(MI, Dummy, FrameIndex);
 855   }
 856   return 0;
 857 }
 858
 859 bool X86InstrInfo::hasLoadFromStackSlot(const MachineInstr *MI,
 860                                         const MachineMemOperand *&MMO,
 861                                         int &FrameIndex) const {
 862   for (MachineInstr::mmo_iterator o = MI->memoperands_begin(),
 863          oe = MI->memoperands_end();
 864        o != oe;
 865        ++o) {
 866     if ((*o)->isLoad() && (*o)->getValue())
 867       if (const FixedStackPseudoSourceValue *Value =
 868           dyn_cast<const FixedStackPseudoSourceValue>((*o)->getValue())) {
 869         FrameIndex = Value->getFrameIndex();
 870         MMO = *o;
 871         return true;
 872       }
 873   }
 874   return false;
 875 }
 876
 877 unsigned X86InstrInfo::isStoreToStackSlot(const MachineInstr *MI,
 878                                           int &FrameIndex) const {
 879   if (isFrameStoreOpcode(MI->getOpcode()))
 880     if (MI->getOperand(X86::AddrNumOperands).getSubReg() == 0 &&
 881         isFrameOperand(MI, 0, FrameIndex))
 882       return MI->getOperand(X86::AddrNumOperands).getReg();
 883   return 0;
 884 }
 885
 886 unsigned X86InstrInfo::isStoreToStackSlotPostFE(const MachineInstr *MI,
 887                                                 int &FrameIndex) const {
 888   if (isFrameStoreOpcode(MI->getOpcode())) {
 889     unsigned Reg;
 890     if ((Reg = isStoreToStackSlot(MI, FrameIndex)))
 891       return Reg;
 892     // Check for post-frame index elimination operations
 893     const MachineMemOperand *Dummy;
 894     return hasStoreToStackSlot(MI, Dummy, FrameIndex);
 895   }
 896   return 0;
 897 }
 898
 899 bool X86InstrInfo::hasStoreToStackSlot(const MachineInstr *MI,
 900                                        const MachineMemOperand *&MMO,
 901                                        int &FrameIndex) const {
 902   for (MachineInstr::mmo_iterator o = MI->memoperands_begin(),
 903          oe = MI->memoperands_end();
 904        o != oe;
 905        ++o) {
 906     if ((*o)->isStore() && (*o)->getValue())
 907       if (const FixedStackPseudoSourceValue *Value =
 908           dyn_cast<const FixedStackPseudoSourceValue>((*o)->getValue())) {
 909         FrameIndex = Value->getFrameIndex();
 910         MMO = *o;
 911         return true;
 912       }
 913   }
 914   return false;
 915 }
 916
 917 /// regIsPICBase - Return true if register is PIC base (i.e.g defined by
 918 /// X86::MOVPC32r.
 919 static bool regIsPICBase(unsigned BaseReg, const MachineRegisterInfo &MRI) {
 920   bool isPICBase = false;
 921   for (MachineRegisterInfo::def_iterator I = MRI.def_begin(BaseReg),
 922          E = MRI.def_end(); I != E; ++I) {
 923     MachineInstr *DefMI = I.getOperand().getParent();
 924     if (DefMI->getOpcode() != X86::MOVPC32r)
 925       return false;
 926     assert(!isPICBase && "More than one PIC base?");
 927     isPICBase = true;
 928   }
 929   return isPICBase;
 930 }
 931
 932 bool
 933 X86InstrInfo::isReallyTriviallyReMaterializable(const MachineInstr *MI,
 934                                                 AliasAnalysis *AA) const {
 935   switch (MI->getOpcode()) {
 936   default: break;
 937     case X86::MOV8rm:
 938     case X86::MOV16rm:
 939     case X86::MOV32rm:
 940     case X86::MOV64rm:
 941     case X86::LD_Fp64m:
 942     case X86::MOVSSrm:
 943     case X86::MOVSDrm:
 944     case X86::MOVAPSrm:
 945     case X86::MOVUPSrm:
 946     case X86::MOVAPDrm:
 947     case X86::MOVDQArm:
 948     case X86::VMOVAPSYrm:
 949     case X86::VMOVUPSYrm:
 950     case X86::VMOVAPDYrm:
 951     case X86::VMOVDQAYrm:
 952     case X86::MMX_MOVD64rm:
 953     case X86::MMX_MOVQ64rm:
 954     case X86::FsMOVAPSrm:
 955     case X86::FsMOVAPDrm: {
 956       // Loads from constant pools are trivially rematerializable.
 957       if (MI->getOperand(1).isReg() &&
 958           MI->getOperand(2).isImm() &&
 959           MI->getOperand(3).isReg() && MI->getOperand(3).getReg() == 0 &&
 960           MI->isInvariantLoad(AA)) {
 961         unsigned BaseReg = MI->getOperand(1).getReg();
 962         if (BaseReg == 0 || BaseReg == X86::RIP)
 963           return true;
 964         // Allow re-materialization of PIC load.
 965         if (!ReMatPICStubLoad && MI->getOperand(4).isGlobal())
 966           return false;
 967         const MachineFunction &MF = *MI->getParent()->getParent();
 968         const MachineRegisterInfo &MRI = MF.getRegInfo();
 969         bool isPICBase = false;
 970         for (MachineRegisterInfo::def_iterator I = MRI.def_begin(BaseReg),
 971                E = MRI.def_end(); I != E; ++I) {
 972           MachineInstr *DefMI = I.getOperand().getParent();
 973           if (DefMI->getOpcode() != X86::MOVPC32r)
 974             return false;
 975           assert(!isPICBase && "More than one PIC base?");
 976           isPICBase = true;
 977         }
 978         return isPICBase;
 979       }
 980       return false;
 981     }
 982
 983      case X86::LEA32r:
 984      case X86::LEA64r: {
 985        if (MI->getOperand(2).isImm() &&
 986            MI->getOperand(3).isReg() && MI->getOperand(3).getReg() == 0 &&
 987            !MI->getOperand(4).isReg()) {
 988          // lea fi#, lea GV, etc. are all rematerializable.
 989          if (!MI->getOperand(1).isReg())
 990            return true;
 991          unsigned BaseReg = MI->getOperand(1).getReg();
 992          if (BaseReg == 0)
 993            return true;
 994          // Allow re-materialization of lea PICBase + x.
 995          const MachineFunction &MF = *MI->getParent()->getParent();
 996          const MachineRegisterInfo &MRI = MF.getRegInfo();
 997          return regIsPICBase(BaseReg, MRI);
 998        }
 999        return false;
1000      }
1001   }
1002
1003   // All other instructions marked M_REMATERIALIZABLE are always trivially
1004   // rematerializable.
1005   return true;
1006 }
1007
1008 /// isSafeToClobberEFLAGS - Return true if it's safe insert an instruction that
1009 /// would clobber the EFLAGS condition register. Note the result may be
1010 /// conservative. If it cannot definitely determine the safety after visiting
1011 /// a few instructions in each direction it assumes it's not safe.
1012 static bool isSafeToClobberEFLAGS(MachineBasicBlock &MBB,
1013                                   MachineBasicBlock::iterator I) {
1014   MachineBasicBlock::iterator E = MBB.end();
1015
1016   // It's always safe to clobber EFLAGS at the end of a block.
1017   if (I == E)
1018     return true;
1019
1020   // For compile time consideration, if we are not able to determine the
1021   // safety after visiting 4 instructions in each direction, we will assume
1022   // it's not safe.
1023   MachineBasicBlock::iterator Iter = I;
1024   for (unsigned i = 0; i < 4; ++i) {
1025     bool SeenDef = false;
1026     for (unsigned j = 0, e = Iter->getNumOperands(); j != e; ++j) {
1027       MachineOperand &MO = Iter->getOperand(j);
1028       if (!MO.isReg())
1029         continue;
1030       if (MO.getReg() == X86::EFLAGS) {
1031         if (MO.isUse())
1032           return false;
1033         SeenDef = true;
1034       }
1035     }
1036
1037     if (SeenDef)
1038       // This instruction defines EFLAGS, no need to look any further.
1039       return true;
1040     ++Iter;
1041     // Skip over DBG_VALUE.
1042     while (Iter != E && Iter->isDebugValue())
1043       ++Iter;
1044
1045     // If we make it to the end of the block, it's safe to clobber EFLAGS.
1046     if (Iter == E)
1047       return true;
1048   }
1049
1050   MachineBasicBlock::iterator B = MBB.begin();
1051   Iter = I;
1052   for (unsigned i = 0; i < 4; ++i) {
1053     // If we make it to the beginning of the block, it's safe to clobber
1054     // EFLAGS iff EFLAGS is not live-in.
1055     if (Iter == B)
1056       return !MBB.isLiveIn(X86::EFLAGS);
1057
1058     --Iter;
1059     // Skip over DBG_VALUE.
1060     while (Iter != B && Iter->isDebugValue())
1061       --Iter;
1062
1063     bool SawKill = false;
1064     for (unsigned j = 0, e = Iter->getNumOperands(); j != e; ++j) {
1065       MachineOperand &MO = Iter->getOperand(j);
1066       if (MO.isReg() && MO.getReg() == X86::EFLAGS) {
1067         if (MO.isDef()) return MO.isDead();
1068         if (MO.isKill()) SawKill = true;
1069       }
1070     }
1071
1072     if (SawKill)
1073       // This instruction kills EFLAGS and doesn't redefine it, so
1074       // there's no need to look further.
1075       return true;
1076   }
1077
1078   // Conservative answer.
1079   return false;
1080 }
1081
1082 void X86InstrInfo::reMaterialize(MachineBasicBlock &MBB,
1083                                  MachineBasicBlock::iterator I,
1084                                  unsigned DestReg, unsigned SubIdx,
1085                                  const MachineInstr *Orig,
1086                                  const TargetRegisterInfo &TRI) const {
1087   DebugLoc DL = Orig->getDebugLoc();
1088
1089   // MOV32r0 etc. are implemented with xor which clobbers condition code.
1090   // Re-materialize them as movri instructions to avoid side effects.
1091   bool Clone = true;
1092   unsigned Opc = Orig->getOpcode();
1093   switch (Opc) {
1094   default: break;
1095   case X86::MOV8r0:
1096   case X86::MOV16r0:
1097   case X86::MOV32r0:
1098   case X86::MOV64r0: {
1099     if (!isSafeToClobberEFLAGS(MBB, I)) {
1100       switch (Opc) {
1101       default: break;
1102       case X86::MOV8r0:  Opc = X86::MOV8ri;  break;
1103       case X86::MOV16r0: Opc = X86::MOV16ri; break;
1104       case X86::MOV32r0: Opc = X86::MOV32ri; break;
1105       case X86::MOV64r0: Opc = X86::MOV64ri64i32; break;
1106       }
1107       Clone = false;
1108     }
1109     break;
1110   }
1111   }
1112
1113   if (Clone) {
1114     MachineInstr *MI = MBB.getParent()->CloneMachineInstr(Orig);
1115     MBB.insert(I, MI);
1116   } else {
1117     BuildMI(MBB, I, DL, get(Opc)).addOperand(Orig->getOperand(0)).addImm(0);
1118   }
1119
1120   MachineInstr *NewMI = prior(I);
1121   NewMI->substituteRegister(Orig->getOperand(0).getReg(), DestReg, SubIdx, TRI);
1122 }
1123
1124 /// hasLiveCondCodeDef - True if MI has a condition code def, e.g. EFLAGS, that
1125 /// is not marked dead.
1126 static bool hasLiveCondCodeDef(MachineInstr *MI) {
1127   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
1128     MachineOperand &MO = MI->getOperand(i);
1129     if (MO.isReg() && MO.isDef() &&
1130         MO.getReg() == X86::EFLAGS && !MO.isDead()) {
1131       return true;
1132     }
1133   }
1134   return false;
1135 }
1136
1137 /// convertToThreeAddressWithLEA - Helper for convertToThreeAddress when
1138 /// 16-bit LEA is disabled, use 32-bit LEA to form 3-address code by promoting
1139 /// to a 32-bit superregister and then truncating back down to a 16-bit
1140 /// subregister.
1141 MachineInstr *
1142 X86InstrInfo::convertToThreeAddressWithLEA(unsigned MIOpc,
1143                                            MachineFunction::iterator &MFI,
1144                                            MachineBasicBlock::iterator &MBBI,
1145                                            LiveVariables *LV) const {
1146   MachineInstr *MI = MBBI;
1147   unsigned Dest = MI->getOperand(0).getReg();
1148   unsigned Src = MI->getOperand(1).getReg();
1149   bool isDead = MI->getOperand(0).isDead();
1150   bool isKill = MI->getOperand(1).isKill();
1151
1152   unsigned Opc = TM.getSubtarget<X86Subtarget>().is64Bit()
1153     ? X86::LEA64_32r : X86::LEA32r;
1154   MachineRegisterInfo &RegInfo = MFI->getParent()->getRegInfo();
1155   unsigned leaInReg = RegInfo.createVirtualRegister(&X86::GR32_NOSPRegClass);
1156   unsigned leaOutReg = RegInfo.createVirtualRegister(&X86::GR32RegClass);
1157
1158   // Build and insert into an implicit UNDEF value. This is OK because
1159   // well be shifting and then extracting the lower 16-bits.
1160   // This has the potential to cause partial register stall. e.g.
1161   //   movw    (%rbp,%rcx,2), %dx
1162   //   leal    -65(%rdx), %esi
1163   // But testing has shown this *does* help performance in 64-bit mode (at
1164   // least on modern x86 machines).
1165   BuildMI(*MFI, MBBI, MI->getDebugLoc(), get(X86::IMPLICIT_DEF), leaInReg);
1166   MachineInstr *InsMI =
1167     BuildMI(*MFI, MBBI, MI->getDebugLoc(), get(TargetOpcode::COPY))
1168     .addReg(leaInReg, RegState::Define, X86::sub_16bit)
1169     .addReg(Src, getKillRegState(isKill));
1170
1171   MachineInstrBuilder MIB = BuildMI(*MFI, MBBI, MI->getDebugLoc(),
1172                                     get(Opc), leaOutReg);
1173   switch (MIOpc) {
1174   default:
1175     llvm_unreachable(0);
1176     break;
1177   case X86::SHL16ri: {
1178     unsigned ShAmt = MI->getOperand(2).getImm();
1179     MIB.addReg(0).addImm(1 << ShAmt)
1180        .addReg(leaInReg, RegState::Kill).addImm(0).addReg(0);
1181     break;
1182   }
1183   case X86::INC16r:
1184   case X86::INC64_16r:
1185     addRegOffset(MIB, leaInReg, true, 1);
1186     break;
1187   case X86::DEC16r:
1188   case X86::DEC64_16r:
1189     addRegOffset(MIB, leaInReg, true, -1);
1190     break;
1191   case X86::ADD16ri:
1192   case X86::ADD16ri8:
1193   case X86::ADD16ri_DB:
1194   case X86::ADD16ri8_DB:
1195     addRegOffset(MIB, leaInReg, true, MI->getOperand(2).getImm());
1196     break;
1197   case X86::ADD16rr:
1198   case X86::ADD16rr_DB: {
1199     unsigned Src2 = MI->getOperand(2).getReg();
1200     bool isKill2 = MI->getOperand(2).isKill();
1201     unsigned leaInReg2 = 0;
1202     MachineInstr *InsMI2 = 0;
1203     if (Src == Src2) {
1204       // ADD16rr %reg1028<kill>, %reg1028
1205       // just a single insert_subreg.
1206       addRegReg(MIB, leaInReg, true, leaInReg, false);
1207     } else {
1208       leaInReg2 = RegInfo.createVirtualRegister(&X86::GR32_NOSPRegClass);
1209       // Build and insert into an implicit UNDEF value. This is OK because
1210       // well be shifting and then extracting the lower 16-bits.
1211       BuildMI(*MFI, MIB, MI->getDebugLoc(), get(X86::IMPLICIT_DEF), leaInReg2);
1212       InsMI2 =
1213         BuildMI(*MFI, MIB, MI->getDebugLoc(), get(TargetOpcode::COPY))
1214         .addReg(leaInReg2, RegState::Define, X86::sub_16bit)
1215         .addReg(Src2, getKillRegState(isKill2));
1216       addRegReg(MIB, leaInReg, true, leaInReg2, true);
1217     }
1218     if (LV && isKill2 && InsMI2)
1219       LV->replaceKillInstruction(Src2, MI, InsMI2);
1220     break;
1221   }
1222   }
1223
1224   MachineInstr *NewMI = MIB;
1225   MachineInstr *ExtMI =
1226     BuildMI(*MFI, MBBI, MI->getDebugLoc(), get(TargetOpcode::COPY))
1227     .addReg(Dest, RegState::Define | getDeadRegState(isDead))
1228     .addReg(leaOutReg, RegState::Kill, X86::sub_16bit);
1229
1230   if (LV) {
1231     // Update live variables
1232     LV->getVarInfo(leaInReg).Kills.push_back(NewMI);
1233     LV->getVarInfo(leaOutReg).Kills.push_back(ExtMI);
1234     if (isKill)
1235       LV->replaceKillInstruction(Src, MI, InsMI);
1236     if (isDead)
1237       LV->replaceKillInstruction(Dest, MI, ExtMI);
1238   }
1239
1240   return ExtMI;
1241 }
1242
1243 /// convertToThreeAddress - This method must be implemented by targets that
1244 /// set the M_CONVERTIBLE_TO_3_ADDR flag.  When this flag is set, the target
1245 /// may be able to convert a two-address instruction into a true
1246 /// three-address instruction on demand.  This allows the X86 target (for
1247 /// example) to convert ADD and SHL instructions into LEA instructions if they
1248 /// would require register copies due to two-addressness.
1249 ///
1250 /// This method returns a null pointer if the transformation cannot be
1251 /// performed, otherwise it returns the new instruction.
1252 ///
1253 MachineInstr *
1254 X86InstrInfo::convertToThreeAddress(MachineFunction::iterator &MFI,
1255                                     MachineBasicBlock::iterator &MBBI,
1256                                     LiveVariables *LV) const {
1257   MachineInstr *MI = MBBI;
1258   MachineFunction &MF = *MI->getParent()->getParent();
1259   // All instructions input are two-addr instructions.  Get the known operands.
1260   unsigned Dest = MI->getOperand(0).getReg();
1261   unsigned Src = MI->getOperand(1).getReg();
1262   bool isDead = MI->getOperand(0).isDead();
1263   bool isKill = MI->getOperand(1).isKill();
1264
1265   MachineInstr *NewMI = NULL;
1266   // FIXME: 16-bit LEA's are really slow on Athlons, but not bad on P4's.  When
1267   // we have better subtarget support, enable the 16-bit LEA generation here.
1268   // 16-bit LEA is also slow on Core2.
1269   bool DisableLEA16 = true;
1270   bool is64Bit = TM.getSubtarget<X86Subtarget>().is64Bit();
1271
1272   unsigned MIOpc = MI->getOpcode();
1273   switch (MIOpc) {
1274   case X86::SHUFPSrri: {
1275     assert(MI->getNumOperands() == 4 && "Unknown shufps instruction!");
1276     if (!TM.getSubtarget<X86Subtarget>().hasSSE2()) return 0;
1277
1278     unsigned B = MI->getOperand(1).getReg();
1279     unsigned C = MI->getOperand(2).getReg();
1280     if (B != C) return 0;
1281     unsigned A = MI->getOperand(0).getReg();
1282     unsigned M = MI->getOperand(3).getImm();
1283     NewMI = BuildMI(MF, MI->getDebugLoc(), get(X86::PSHUFDri))
1284       .addReg(A, RegState::Define | getDeadRegState(isDead))
1285       .addReg(B, getKillRegState(isKill)).addImm(M);
1286     break;
1287   }
1288   case X86::SHL64ri: {
1289     assert(MI->getNumOperands() >= 3 && "Unknown shift instruction!");
1290     // NOTE: LEA doesn't produce flags like shift does, but LLVM never uses
1291     // the flags produced by a shift yet, so this is safe.
1292     unsigned ShAmt = MI->getOperand(2).getImm();
1293     if (ShAmt == 0 || ShAmt >= 4) return 0;
1294
1295     // LEA can't handle RSP.
1296     if (TargetRegisterInfo::isVirtualRegister(Src) &&
1297         !MF.getRegInfo().constrainRegClass(Src, &X86::GR64_NOSPRegClass))
1298       return 0;
1299
1300     NewMI = BuildMI(MF, MI->getDebugLoc(), get(X86::LEA64r))
1301       .addReg(Dest, RegState::Define | getDeadRegState(isDead))
1302       .addReg(0).addImm(1 << ShAmt)
1303       .addReg(Src, getKillRegState(isKill))
1304       .addImm(0).addReg(0);
1305     break;
1306   }
1307   case X86::SHL32ri: {
1308     assert(MI->getNumOperands() >= 3 && "Unknown shift instruction!");
1309     // NOTE: LEA doesn't produce flags like shift does, but LLVM never uses
1310     // the flags produced by a shift yet, so this is safe.
1311     unsigned ShAmt = MI->getOperand(2).getImm();
1312     if (ShAmt == 0 || ShAmt >= 4) return 0;
1313
1314     // LEA can't handle ESP.
1315     if (TargetRegisterInfo::isVirtualRegister(Src) &&
1316         !MF.getRegInfo().constrainRegClass(Src, &X86::GR32_NOSPRegClass))
1317       return 0;
1318
1319     unsigned Opc = is64Bit ? X86::LEA64_32r : X86::LEA32r;
1320     NewMI = BuildMI(MF, MI->getDebugLoc(), get(Opc))
1321       .addReg(Dest, RegState::Define | getDeadRegState(isDead))
1322       .addReg(0).addImm(1 << ShAmt)
1323       .addReg(Src, getKillRegState(isKill)).addImm(0).addReg(0);
1324     break;
1325   }
1326   case X86::SHL16ri: {
1327     assert(MI->getNumOperands() >= 3 && "Unknown shift instruction!");
1328     // NOTE: LEA doesn't produce flags like shift does, but LLVM never uses
1329     // the flags produced by a shift yet, so this is safe.
1330     unsigned ShAmt = MI->getOperand(2).getImm();
1331     if (ShAmt == 0 || ShAmt >= 4) return 0;
1332
1333     if (DisableLEA16)
1334       return is64Bit ? convertToThreeAddressWithLEA(MIOpc, MFI, MBBI, LV) : 0;
1335     NewMI = BuildMI(MF, MI->getDebugLoc(), get(X86::LEA16r))
1336       .addReg(Dest, RegState::Define | getDeadRegState(isDead))
1337       .addReg(0).addImm(1 << ShAmt)
1338       .addReg(Src, getKillRegState(isKill))
1339       .addImm(0).addReg(0);
1340     break;
1341   }
1342   default: {
1343     // The following opcodes also sets the condition code register(s). Only
1344     // convert them to equivalent lea if the condition code register def's
1345     // are dead!
1346     if (hasLiveCondCodeDef(MI))
1347       return 0;
1348
1349     switch (MIOpc) {
1350     default: return 0;
1351     case X86::INC64r:
1352     case X86::INC32r:
1353     case X86::INC64_32r: {
1354       assert(MI->getNumOperands() >= 2 && "Unknown inc instruction!");
1355       unsigned Opc = MIOpc == X86::INC64r ? X86::LEA64r
1356         : (is64Bit ? X86::LEA64_32r : X86::LEA32r);
1357
1358       // LEA can't handle RSP.
1359       if (TargetRegisterInfo::isVirtualRegister(Src) &&
1360           !MF.getRegInfo().constrainRegClass(Src,
1361                             MIOpc == X86::INC64r ? X86::GR64_NOSPRegisterClass :
1362                                                    X86::GR32_NOSPRegisterClass))
1363         return 0;
1364
1365       NewMI = addRegOffset(BuildMI(MF, MI->getDebugLoc(), get(Opc))
1366                               .addReg(Dest, RegState::Define |
1367                                       getDeadRegState(isDead)),
1368                               Src, isKill, 1);
1369       break;
1370     }
1371     case X86::INC16r:
1372     case X86::INC64_16r:
1373       if (DisableLEA16)
1374         return is64Bit ? convertToThreeAddressWithLEA(MIOpc, MFI, MBBI, LV) : 0;
1375       assert(MI->getNumOperands() >= 2 && "Unknown inc instruction!");
1376       NewMI = addRegOffset(BuildMI(MF, MI->getDebugLoc(), get(X86::LEA16r))
1377                            .addReg(Dest, RegState::Define |
1378                                    getDeadRegState(isDead)),
1379                            Src, isKill, 1);
1380       break;
1381     case X86::DEC64r:
1382     case X86::DEC32r:
1383     case X86::DEC64_32r: {
1384       assert(MI->getNumOperands() >= 2 && "Unknown dec instruction!");
1385       unsigned Opc = MIOpc == X86::DEC64r ? X86::LEA64r
1386         : (is64Bit ? X86::LEA64_32r : X86::LEA32r);
1387       // LEA can't handle RSP.
1388       if (TargetRegisterInfo::isVirtualRegister(Src) &&
1389           !MF.getRegInfo().constrainRegClass(Src,
1390                             MIOpc == X86::DEC64r ? X86::GR64_NOSPRegisterClass :
1391                                                    X86::GR32_NOSPRegisterClass))
1392         return 0;
1393
1394       NewMI = addRegOffset(BuildMI(MF, MI->getDebugLoc(), get(Opc))
1395                               .addReg(Dest, RegState::Define |
1396                                       getDeadRegState(isDead)),
1397                               Src, isKill, -1);
1398       break;
1399     }
1400     case X86::DEC16r:
1401     case X86::DEC64_16r:
1402       if (DisableLEA16)
1403         return is64Bit ? convertToThreeAddressWithLEA(MIOpc, MFI, MBBI, LV) : 0;
1404       assert(MI->getNumOperands() >= 2 && "Unknown dec instruction!");
1405       NewMI = addRegOffset(BuildMI(MF, MI->getDebugLoc(), get(X86::LEA16r))
1406                            .addReg(Dest, RegState::Define |
1407                                    getDeadRegState(isDead)),
1408                            Src, isKill, -1);
1409       break;
1410     case X86::ADD64rr:
1411     case X86::ADD64rr_DB:
1412     case X86::ADD32rr:
1413     case X86::ADD32rr_DB: {
1414       assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
1415       unsigned Opc;
1416       TargetRegisterClass *RC;
1417       if (MIOpc == X86::ADD64rr || MIOpc == X86::ADD64rr_DB) {
1418         Opc = X86::LEA64r;
1419         RC = X86::GR64_NOSPRegisterClass;
1420       } else {
1421         Opc = is64Bit ? X86::LEA64_32r : X86::LEA32r;
1422         RC = X86::GR32_NOSPRegisterClass;
1423       }
1424
1425
1426       unsigned Src2 = MI->getOperand(2).getReg();
1427       bool isKill2 = MI->getOperand(2).isKill();
1428
1429       // LEA can't handle RSP.
1430       if (TargetRegisterInfo::isVirtualRegister(Src2) &&
1431           !MF.getRegInfo().constrainRegClass(Src2, RC))
1432         return 0;
1433
1434       NewMI = addRegReg(BuildMI(MF, MI->getDebugLoc(), get(Opc))
1435                         .addReg(Dest, RegState::Define |
1436                                 getDeadRegState(isDead)),
1437                         Src, isKill, Src2, isKill2);
1438       if (LV && isKill2)
1439         LV->replaceKillInstruction(Src2, MI, NewMI);
1440       break;
1441     }
1442     case X86::ADD16rr:
1443     case X86::ADD16rr_DB: {
1444       if (DisableLEA16)
1445         return is64Bit ? convertToThreeAddressWithLEA(MIOpc, MFI, MBBI, LV) : 0;
1446       assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
1447       unsigned Src2 = MI->getOperand(2).getReg();
1448       bool isKill2 = MI->getOperand(2).isKill();
1449       NewMI = addRegReg(BuildMI(MF, MI->getDebugLoc(), get(X86::LEA16r))
1450                         .addReg(Dest, RegState::Define |
1451                                 getDeadRegState(isDead)),
1452                         Src, isKill, Src2, isKill2);
1453       if (LV && isKill2)
1454         LV->replaceKillInstruction(Src2, MI, NewMI);
1455       break;
1456     }
1457     case X86::ADD64ri32:
1458     case X86::ADD64ri8:
1459     case X86::ADD64ri32_DB:
1460     case X86::ADD64ri8_DB:
1461       assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
1462       NewMI = addRegOffset(BuildMI(MF, MI->getDebugLoc(), get(X86::LEA64r))
1463                               .addReg(Dest, RegState::Define |
1464                                       getDeadRegState(isDead)),
1465                               Src, isKill, MI->getOperand(2).getImm());
1466       break;
1467     case X86::ADD32ri:
1468     case X86::ADD32ri8:
1469     case X86::ADD32ri_DB:
1470     case X86::ADD32ri8_DB: {
1471       assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
1472       unsigned Opc = is64Bit ? X86::LEA64_32r : X86::LEA32r;
1473       NewMI = addRegOffset(BuildMI(MF, MI->getDebugLoc(), get(Opc))
1474                               .addReg(Dest, RegState::Define |
1475                                       getDeadRegState(isDead)),
1476                                 Src, isKill, MI->getOperand(2).getImm());
1477       break;
1478     }
1479     case X86::ADD16ri:
1480     case X86::ADD16ri8:
1481     case X86::ADD16ri_DB:
1482     case X86::ADD16ri8_DB:
1483       if (DisableLEA16)
1484         return is64Bit ? convertToThreeAddressWithLEA(MIOpc, MFI, MBBI, LV) : 0;
1485       assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
1486       NewMI = addRegOffset(BuildMI(MF, MI->getDebugLoc(), get(X86::LEA16r))
1487                               .addReg(Dest, RegState::Define |
1488                                       getDeadRegState(isDead)),
1489                               Src, isKill, MI->getOperand(2).getImm());
1490       break;
1491     }
1492   }
1493   }
1494
1495   if (!NewMI) return 0;
1496
1497   if (LV) {  // Update live variables
1498     if (isKill)
1499       LV->replaceKillInstruction(Src, MI, NewMI);
1500     if (isDead)
1501       LV->replaceKillInstruction(Dest, MI, NewMI);
1502   }
1503
1504   MFI->insert(MBBI, NewMI);          // Insert the new inst
1505   return NewMI;
1506 }
1507
1508 /// commuteInstruction - We have a few instructions that must be hacked on to
1509 /// commute them.
1510 ///
1511 MachineInstr *
1512 X86InstrInfo::commuteInstruction(MachineInstr *MI, bool NewMI) const {
1513   switch (MI->getOpcode()) {
1514   case X86::SHRD16rri8: // A = SHRD16rri8 B, C, I -> A = SHLD16rri8 C, B, (16-I)
1515   case X86::SHLD16rri8: // A = SHLD16rri8 B, C, I -> A = SHRD16rri8 C, B, (16-I)
1516   case X86::SHRD32rri8: // A = SHRD32rri8 B, C, I -> A = SHLD32rri8 C, B, (32-I)
1517   case X86::SHLD32rri8: // A = SHLD32rri8 B, C, I -> A = SHRD32rri8 C, B, (32-I)
1518   case X86::SHRD64rri8: // A = SHRD64rri8 B, C, I -> A = SHLD64rri8 C, B, (64-I)
1519   case X86::SHLD64rri8:{// A = SHLD64rri8 B, C, I -> A = SHRD64rri8 C, B, (64-I)
1520     unsigned Opc;
1521     unsigned Size;
1522     switch (MI->getOpcode()) {
1523     default: llvm_unreachable("Unreachable!");
1524     case X86::SHRD16rri8: Size = 16; Opc = X86::SHLD16rri8; break;
1525     case X86::SHLD16rri8: Size = 16; Opc = X86::SHRD16rri8; break;
1526     case X86::SHRD32rri8: Size = 32; Opc = X86::SHLD32rri8; break;
1527     case X86::SHLD32rri8: Size = 32; Opc = X86::SHRD32rri8; break;
1528     case X86::SHRD64rri8: Size = 64; Opc = X86::SHLD64rri8; break;
1529     case X86::SHLD64rri8: Size = 64; Opc = X86::SHRD64rri8; break;
1530     }
1531     unsigned Amt = MI->getOperand(3).getImm();
1532     if (NewMI) {
1533       MachineFunction &MF = *MI->getParent()->getParent();
1534       MI = MF.CloneMachineInstr(MI);
1535       NewMI = false;
1536     }
1537     MI->setDesc(get(Opc));
1538     MI->getOperand(3).setImm(Size-Amt);
1539     return TargetInstrInfoImpl::commuteInstruction(MI, NewMI);
1540   }
1541   case X86::CMOVB16rr:
1542   case X86::CMOVB32rr:
1543   case X86::CMOVB64rr:
1544   case X86::CMOVAE16rr:
1545   case X86::CMOVAE32rr:
1546   case X86::CMOVAE64rr:
1547   case X86::CMOVE16rr:
1548   case X86::CMOVE32rr:
1549   case X86::CMOVE64rr:
1550   case X86::CMOVNE16rr:
1551   case X86::CMOVNE32rr:
1552   case X86::CMOVNE64rr:
1553   case X86::CMOVBE16rr:
1554   case X86::CMOVBE32rr:
1555   case X86::CMOVBE64rr:
1556   case X86::CMOVA16rr:
1557   case X86::CMOVA32rr:
1558   case X86::CMOVA64rr:
1559   case X86::CMOVL16rr:
1560   case X86::CMOVL32rr:
1561   case X86::CMOVL64rr:
1562   case X86::CMOVGE16rr:
1563   case X86::CMOVGE32rr:
1564   case X86::CMOVGE64rr:
1565   case X86::CMOVLE16rr:
1566   case X86::CMOVLE32rr:
1567   case X86::CMOVLE64rr:
1568   case X86::CMOVG16rr:
1569   case X86::CMOVG32rr:
1570   case X86::CMOVG64rr:
1571   case X86::CMOVS16rr:
1572   case X86::CMOVS32rr:
1573   case X86::CMOVS64rr:
1574   case X86::CMOVNS16rr:
1575   case X86::CMOVNS32rr:
1576   case X86::CMOVNS64rr:
1577   case X86::CMOVP16rr:
1578   case X86::CMOVP32rr:
1579   case X86::CMOVP64rr:
1580   case X86::CMOVNP16rr:
1581   case X86::CMOVNP32rr:
1582   case X86::CMOVNP64rr:
1583   case X86::CMOVO16rr:
1584   case X86::CMOVO32rr:
1585   case X86::CMOVO64rr:
1586   case X86::CMOVNO16rr:
1587   case X86::CMOVNO32rr:
1588   case X86::CMOVNO64rr: {
1589     unsigned Opc = 0;
1590     switch (MI->getOpcode()) {
1591     default: break;
1592     case X86::CMOVB16rr:  Opc = X86::CMOVAE16rr; break;
1593     case X86::CMOVB32rr:  Opc = X86::CMOVAE32rr; break;
1594     case X86::CMOVB64rr:  Opc = X86::CMOVAE64rr; break;
1595     case X86::CMOVAE16rr: Opc = X86::CMOVB16rr; break;
1596     case X86::CMOVAE32rr: Opc = X86::CMOVB32rr; break;
1597     case X86::CMOVAE64rr: Opc = X86::CMOVB64rr; break;
1598     case X86::CMOVE16rr:  Opc = X86::CMOVNE16rr; break;
1599     case X86::CMOVE32rr:  Opc = X86::CMOVNE32rr; break;
1600     case X86::CMOVE64rr:  Opc = X86::CMOVNE64rr; break;
1601     case X86::CMOVNE16rr: Opc = X86::CMOVE16rr; break;
1602     case X86::CMOVNE32rr: Opc = X86::CMOVE32rr; break;
1603     case X86::CMOVNE64rr: Opc = X86::CMOVE64rr; break;
1604     case X86::CMOVBE16rr: Opc = X86::CMOVA16rr; break;
1605     case X86::CMOVBE32rr: Opc = X86::CMOVA32rr; break;
1606     case X86::CMOVBE64rr: Opc = X86::CMOVA64rr; break;
1607     case X86::CMOVA16rr:  Opc = X86::CMOVBE16rr; break;
1608     case X86::CMOVA32rr:  Opc = X86::CMOVBE32rr; break;
1609     case X86::CMOVA64rr:  Opc = X86::CMOVBE64rr; break;
1610     case X86::CMOVL16rr:  Opc = X86::CMOVGE16rr; break;
1611     case X86::CMOVL32rr:  Opc = X86::CMOVGE32rr; break;
1612     case X86::CMOVL64rr:  Opc = X86::CMOVGE64rr; break;
1613     case X86::CMOVGE16rr: Opc = X86::CMOVL16rr; break;
1614     case X86::CMOVGE32rr: Opc = X86::CMOVL32rr; break;
1615     case X86::CMOVGE64rr: Opc = X86::CMOVL64rr; break;
1616     case X86::CMOVLE16rr: Opc = X86::CMOVG16rr; break;
1617     case X86::CMOVLE32rr: Opc = X86::CMOVG32rr; break;
1618     case X86::CMOVLE64rr: Opc = X86::CMOVG64rr; break;
1619     case X86::CMOVG16rr:  Opc = X86::CMOVLE16rr; break;
1620     case X86::CMOVG32rr:  Opc = X86::CMOVLE32rr; break;
1621     case X86::CMOVG64rr:  Opc = X86::CMOVLE64rr; break;
1622     case X86::CMOVS16rr:  Opc = X86::CMOVNS16rr; break;
1623     case X86::CMOVS32rr:  Opc = X86::CMOVNS32rr; break;
1624     case X86::CMOVS64rr:  Opc = X86::CMOVNS64rr; break;
1625     case X86::CMOVNS16rr: Opc = X86::CMOVS16rr; break;
1626     case X86::CMOVNS32rr: Opc = X86::CMOVS32rr; break;
1627     case X86::CMOVNS64rr: Opc = X86::CMOVS64rr; break;
1628     case X86::CMOVP16rr:  Opc = X86::CMOVNP16rr; break;
1629     case X86::CMOVP32rr:  Opc = X86::CMOVNP32rr; break;
1630     case X86::CMOVP64rr:  Opc = X86::CMOVNP64rr; break;
1631     case X86::CMOVNP16rr: Opc = X86::CMOVP16rr; break;
1632     case X86::CMOVNP32rr: Opc = X86::CMOVP32rr; break;
1633     case X86::CMOVNP64rr: Opc = X86::CMOVP64rr; break;
1634     case X86::CMOVO16rr:  Opc = X86::CMOVNO16rr; break;
1635     case X86::CMOVO32rr:  Opc = X86::CMOVNO32rr; break;
1636     case X86::CMOVO64rr:  Opc = X86::CMOVNO64rr; break;
1637     case X86::CMOVNO16rr: Opc = X86::CMOVO16rr; break;
1638     case X86::CMOVNO32rr: Opc = X86::CMOVO32rr; break;
1639     case X86::CMOVNO64rr: Opc = X86::CMOVO64rr; break;
1640     }
1641     if (NewMI) {
1642       MachineFunction &MF = *MI->getParent()->getParent();
1643       MI = MF.CloneMachineInstr(MI);
1644       NewMI = false;
1645     }
1646     MI->setDesc(get(Opc));
1647     // Fallthrough intended.
1648   }
1649   default:
1650     return TargetInstrInfoImpl::commuteInstruction(MI, NewMI);
1651   }
1652 }
1653
1654 static X86::CondCode GetCondFromBranchOpc(unsigned BrOpc) {
1655   switch (BrOpc) {
1656   default: return X86::COND_INVALID;
1657   case X86::JE_4:  return X86::COND_E;
1658   case X86::JNE_4: return X86::COND_NE;
1659   case X86::JL_4:  return X86::COND_L;
1660   case X86::JLE_4: return X86::COND_LE;
1661   case X86::JG_4:  return X86::COND_G;
1662   case X86::JGE_4: return X86::COND_GE;
1663   case X86::JB_4:  return X86::COND_B;
1664   case X86::JBE_4: return X86::COND_BE;
1665   case X86::JA_4:  return X86::COND_A;
1666   case X86::JAE_4: return X86::COND_AE;
1667   case X86::JS_4:  return X86::COND_S;
1668   case X86::JNS_4: return X86::COND_NS;
1669   case X86::JP_4:  return X86::COND_P;
1670   case X86::JNP_4: return X86::COND_NP;
1671   case X86::JO_4:  return X86::COND_O;
1672   case X86::JNO_4: return X86::COND_NO;
1673   }
1674 }
1675
1676 unsigned X86::GetCondBranchFromCond(X86::CondCode CC) {
1677   switch (CC) {
1678   default: llvm_unreachable("Illegal condition code!");
1679   case X86::COND_E:  return X86::JE_4;
1680   case X86::COND_NE: return X86::JNE_4;
1681   case X86::COND_L:  return X86::JL_4;
1682   case X86::COND_LE: return X86::JLE_4;
1683   case X86::COND_G:  return X86::JG_4;
1684   case X86::COND_GE: return X86::JGE_4;
1685   case X86::COND_B:  return X86::JB_4;
1686   case X86::COND_BE: return X86::JBE_4;
1687   case X86::COND_A:  return X86::JA_4;
1688   case X86::COND_AE: return X86::JAE_4;
1689   case X86::COND_S:  return X86::JS_4;
1690   case X86::COND_NS: return X86::JNS_4;
1691   case X86::COND_P:  return X86::JP_4;
1692   case X86::COND_NP: return X86::JNP_4;
1693   case X86::COND_O:  return X86::JO_4;
1694   case X86::COND_NO: return X86::JNO_4;
1695   }
1696 }
1697
1698 /// GetOppositeBranchCondition - Return the inverse of the specified condition,
1699 /// e.g. turning COND_E to COND_NE.
1700 X86::CondCode X86::GetOppositeBranchCondition(X86::CondCode CC) {
1701   switch (CC) {
1702   default: llvm_unreachable("Illegal condition code!");
1703   case X86::COND_E:  return X86::COND_NE;
1704   case X86::COND_NE: return X86::COND_E;
1705   case X86::COND_L:  return X86::COND_GE;
1706   case X86::COND_LE: return X86::COND_G;
1707   case X86::COND_G:  return X86::COND_LE;
1708   case X86::COND_GE: return X86::COND_L;
1709   case X86::COND_B:  return X86::COND_AE;
1710   case X86::COND_BE: return X86::COND_A;
1711   case X86::COND_A:  return X86::COND_BE;
1712   case X86::COND_AE: return X86::COND_B;
1713   case X86::COND_S:  return X86::COND_NS;
1714   case X86::COND_NS: return X86::COND_S;
1715   case X86::COND_P:  return X86::COND_NP;
1716   case X86::COND_NP: return X86::COND_P;
1717   case X86::COND_O:  return X86::COND_NO;
1718   case X86::COND_NO: return X86::COND_O;
1719   }
1720 }
1721
1722 bool X86InstrInfo::isUnpredicatedTerminator(const MachineInstr *MI) const {
1723   const MCInstrDesc &MCID = MI->getDesc();
1724   if (!MCID.isTerminator()) return false;
1725
1726   // Conditional branch is a special case.
1727   if (MCID.isBranch() && !MCID.isBarrier())
1728     return true;
1729   if (!MCID.isPredicable())
1730     return true;
1731   return !isPredicated(MI);
1732 }
1733
1734 bool X86InstrInfo::AnalyzeBranch(MachineBasicBlock &MBB,
1735                                  MachineBasicBlock *&TBB,
1736                                  MachineBasicBlock *&FBB,
1737                                  SmallVectorImpl<MachineOperand> &Cond,
1738                                  bool AllowModify) const {
1739   // Start from the bottom of the block and work up, examining the
1740   // terminator instructions.
1741   MachineBasicBlock::iterator I = MBB.end();
1742   MachineBasicBlock::iterator UnCondBrIter = MBB.end();
1743   while (I != MBB.begin()) {
1744     --I;
1745     if (I->isDebugValue())
1746       continue;
1747
1748     // Working from the bottom, when we see a non-terminator instruction, we're
1749     // done.
1750     if (!isUnpredicatedTerminator(I))
1751       break;
1752
1753     // A terminator that isn't a branch can't easily be handled by this
1754     // analysis.
1755     if (!I->getDesc().isBranch())
1756       return true;
1757
1758     // Handle unconditional branches.
1759     if (I->getOpcode() == X86::JMP_4) {
1760       UnCondBrIter = I;
1761
1762       if (!AllowModify) {
1763         TBB = I->getOperand(0).getMBB();
1764         continue;
1765       }
1766
1767       // If the block has any instructions after a JMP, delete them.
1768       while (llvm::next(I) != MBB.end())
1769         llvm::next(I)->eraseFromParent();
1770
1771       Cond.clear();
1772       FBB = 0;
1773
1774       // Delete the JMP if it's equivalent to a fall-through.
1775       if (MBB.isLayoutSuccessor(I->getOperand(0).getMBB())) {
1776         TBB = 0;
1777         I->eraseFromParent();
1778         I = MBB.end();
1779         UnCondBrIter = MBB.end();
1780         continue;
1781       }
1782
1783       // TBB is used to indicate the unconditional destination.
1784       TBB = I->getOperand(0).getMBB();
1785       continue;
1786     }
1787
1788     // Handle conditional branches.
1789     X86::CondCode BranchCode = GetCondFromBranchOpc(I->getOpcode());
1790     if (BranchCode == X86::COND_INVALID)
1791       return true;  // Can't handle indirect branch.
1792
1793     // Working from the bottom, handle the first conditional branch.
1794     if (Cond.empty()) {
1795       MachineBasicBlock *TargetBB = I->getOperand(0).getMBB();
1796       if (AllowModify && UnCondBrIter != MBB.end() &&
1797           MBB.isLayoutSuccessor(TargetBB)) {
1798         // If we can modify the code and it ends in something like:
1799         //
1800         //     jCC L1
1801         //     jmp L2
1802         //   L1:
1803         //     ...
1804         //   L2:
1805         //
1806         // Then we can change this to:
1807         //
1808         //     jnCC L2
1809         //   L1:
1810         //     ...
1811         //   L2:
1812         //
1813         // Which is a bit more efficient.
1814         // We conditionally jump to the fall-through block.
1815         BranchCode = GetOppositeBranchCondition(BranchCode);
1816         unsigned JNCC = GetCondBranchFromCond(BranchCode);
1817         MachineBasicBlock::iterator OldInst = I;
1818
1819         BuildMI(MBB, UnCondBrIter, MBB.findDebugLoc(I), get(JNCC))
1820           .addMBB(UnCondBrIter->getOperand(0).getMBB());
1821         BuildMI(MBB, UnCondBrIter, MBB.findDebugLoc(I), get(X86::JMP_4))
1822           .addMBB(TargetBB);
1823
1824         OldInst->eraseFromParent();
1825         UnCondBrIter->eraseFromParent();
1826
1827         // Restart the analysis.
1828         UnCondBrIter = MBB.end();
1829         I = MBB.end();
1830         continue;
1831       }
1832
1833       FBB = TBB;
1834       TBB = I->getOperand(0).getMBB();
1835       Cond.push_back(MachineOperand::CreateImm(BranchCode));
1836       continue;
1837     }
1838
1839     // Handle subsequent conditional branches. Only handle the case where all
1840     // conditional branches branch to the same destination and their condition
1841     // opcodes fit one of the special multi-branch idioms.
1842     assert(Cond.size() == 1);
1843     assert(TBB);
1844
1845     // Only handle the case where all conditional branches branch to the same
1846     // destination.
1847     if (TBB != I->getOperand(0).getMBB())
1848       return true;
1849
1850     // If the conditions are the same, we can leave them alone.
1851     X86::CondCode OldBranchCode = (X86::CondCode)Cond[0].getImm();
1852     if (OldBranchCode == BranchCode)
1853       continue;
1854
1855     // If they differ, see if they fit one of the known patterns. Theoretically,
1856     // we could handle more patterns here, but we shouldn't expect to see them
1857     // if instruction selection has done a reasonable job.
1858     if ((OldBranchCode == X86::COND_NP &&
1859          BranchCode == X86::COND_E) ||
1860         (OldBranchCode == X86::COND_E &&
1861          BranchCode == X86::COND_NP))
1862       BranchCode = X86::COND_NP_OR_E;
1863     else if ((OldBranchCode == X86::COND_P &&
1864               BranchCode == X86::COND_NE) ||
1865              (OldBranchCode == X86::COND_NE &&
1866               BranchCode == X86::COND_P))
1867       BranchCode = X86::COND_NE_OR_P;
1868     else
1869       return true;
1870
1871     // Update the MachineOperand.
1872     Cond[0].setImm(BranchCode);
1873   }
1874
1875   return false;
1876 }
1877
1878 unsigned X86InstrInfo::RemoveBranch(MachineBasicBlock &MBB) const {
1879   MachineBasicBlock::iterator I = MBB.end();
1880   unsigned Count = 0;
1881
1882   while (I != MBB.begin()) {
1883     --I;
1884     if (I->isDebugValue())
1885       continue;
1886     if (I->getOpcode() != X86::JMP_4 &&
1887         GetCondFromBranchOpc(I->getOpcode()) == X86::COND_INVALID)
1888       break;
1889     // Remove the branch.
1890     I->eraseFromParent();
1891     I = MBB.end();
1892     ++Count;
1893   }
1894
1895   return Count;
1896 }
1897
1898 unsigned
1899 X86InstrInfo::InsertBranch(MachineBasicBlock &MBB, MachineBasicBlock *TBB,
1900                            MachineBasicBlock *FBB,
1901                            const SmallVectorImpl<MachineOperand> &Cond,
1902                            DebugLoc DL) const {
1903   // Shouldn't be a fall through.
1904   assert(TBB && "InsertBranch must not be told to insert a fallthrough");
1905   assert((Cond.size() == 1 || Cond.size() == 0) &&
1906          "X86 branch conditions have one component!");
1907
1908   if (Cond.empty()) {
1909     // Unconditional branch?
1910     assert(!FBB && "Unconditional branch with multiple successors!");
1911     BuildMI(&MBB, DL, get(X86::JMP_4)).addMBB(TBB);
1912     return 1;
1913   }
1914
1915   // Conditional branch.
1916   unsigned Count = 0;
1917   X86::CondCode CC = (X86::CondCode)Cond[0].getImm();
1918   switch (CC) {
1919   case X86::COND_NP_OR_E:
1920     // Synthesize NP_OR_E with two branches.
1921     BuildMI(&MBB, DL, get(X86::JNP_4)).addMBB(TBB);
1922     ++Count;
1923     BuildMI(&MBB, DL, get(X86::JE_4)).addMBB(TBB);
1924     ++Count;
1925     break;
1926   case X86::COND_NE_OR_P:
1927     // Synthesize NE_OR_P with two branches.
1928     BuildMI(&MBB, DL, get(X86::JNE_4)).addMBB(TBB);
1929     ++Count;
1930     BuildMI(&MBB, DL, get(X86::JP_4)).addMBB(TBB);
1931     ++Count;
1932     break;
1933   default: {
1934     unsigned Opc = GetCondBranchFromCond(CC);
1935     BuildMI(&MBB, DL, get(Opc)).addMBB(TBB);
1936     ++Count;
1937   }
1938   }
1939   if (FBB) {
1940     // Two-way Conditional branch. Insert the second branch.
1941     BuildMI(&MBB, DL, get(X86::JMP_4)).addMBB(FBB);
1942     ++Count;
1943   }
1944   return Count;
1945 }
1946
1947 /// isHReg - Test if the given register is a physical h register.
1948 static bool isHReg(unsigned Reg) {
1949   return X86::GR8_ABCD_HRegClass.contains(Reg);
1950 }
1951
1952 // Try and copy between VR128/VR64 and GR64 registers.
1953 static unsigned CopyToFromAsymmetricReg(unsigned DestReg, unsigned SrcReg) {
1954   // SrcReg(VR128) -> DestReg(GR64)
1955   // SrcReg(VR64)  -> DestReg(GR64)
1956   // SrcReg(GR64)  -> DestReg(VR128)
1957   // SrcReg(GR64)  -> DestReg(VR64)
1958
1959   if (X86::GR64RegClass.contains(DestReg)) {
1960     if (X86::VR128RegClass.contains(SrcReg)) {
1961       // Copy from a VR128 register to a GR64 register.
1962       return X86::MOVPQIto64rr;
1963     } else if (X86::VR64RegClass.contains(SrcReg)) {
1964       // Copy from a VR64 register to a GR64 register.
1965       return X86::MOVSDto64rr;
1966     }
1967   } else if (X86::GR64RegClass.contains(SrcReg)) {
1968     // Copy from a GR64 register to a VR128 register.
1969     if (X86::VR128RegClass.contains(DestReg))
1970       return X86::MOV64toPQIrr;
1971     // Copy from a GR64 register to a VR64 register.
1972     else if (X86::VR64RegClass.contains(DestReg))
1973       return X86::MOV64toSDrr;
1974   }
1975
1976   return 0;
1977 }
1978
1979 void X86InstrInfo::copyPhysReg(MachineBasicBlock &MBB,
1980                                MachineBasicBlock::iterator MI, DebugLoc DL,
1981                                unsigned DestReg, unsigned SrcReg,
1982                                bool KillSrc) const {
1983   // First deal with the normal symmetric copies.
1984   unsigned Opc = 0;
1985   if (X86::GR64RegClass.contains(DestReg, SrcReg))
1986     Opc = X86::MOV64rr;
1987   else if (X86::GR32RegClass.contains(DestReg, SrcReg))
1988     Opc = X86::MOV32rr;
1989   else if (X86::GR16RegClass.contains(DestReg, SrcReg))
1990     Opc = X86::MOV16rr;
1991   else if (X86::GR8RegClass.contains(DestReg, SrcReg)) {
1992     // Copying to or from a physical H register on x86-64 requires a NOREX
1993     // move.  Otherwise use a normal move.
1994     if ((isHReg(DestReg) || isHReg(SrcReg)) &&
1995         TM.getSubtarget<X86Subtarget>().is64Bit())
1996       Opc = X86::MOV8rr_NOREX;
1997     else
1998       Opc = X86::MOV8rr;
1999   } else if (X86::VR128RegClass.contains(DestReg, SrcReg))
2000     Opc = X86::MOVAPSrr;
2001   else if (X86::VR256RegClass.contains(DestReg, SrcReg))
2002     Opc = X86::VMOVAPSYrr;
2003   else if (X86::VR64RegClass.contains(DestReg, SrcReg))
2004     Opc = X86::MMX_MOVQ64rr;
2005   else
2006     Opc = CopyToFromAsymmetricReg(DestReg, SrcReg);
2007
2008   if (Opc) {
2009     BuildMI(MBB, MI, DL, get(Opc), DestReg)
2010       .addReg(SrcReg, getKillRegState(KillSrc));
2011     return;
2012   }
2013
2014   // Moving EFLAGS to / from another register requires a push and a pop.
2015   if (SrcReg == X86::EFLAGS) {
2016     if (X86::GR64RegClass.contains(DestReg)) {
2017       BuildMI(MBB, MI, DL, get(X86::PUSHF64));
2018       BuildMI(MBB, MI, DL, get(X86::POP64r), DestReg);
2019       return;
2020     } else if (X86::GR32RegClass.contains(DestReg)) {
2021       BuildMI(MBB, MI, DL, get(X86::PUSHF32));
2022       BuildMI(MBB, MI, DL, get(X86::POP32r), DestReg);
2023       return;
2024     }
2025   }
2026   if (DestReg == X86::EFLAGS) {
2027     if (X86::GR64RegClass.contains(SrcReg)) {
2028       BuildMI(MBB, MI, DL, get(X86::PUSH64r))
2029         .addReg(SrcReg, getKillRegState(KillSrc));
2030       BuildMI(MBB, MI, DL, get(X86::POPF64));
2031       return;
2032     } else if (X86::GR32RegClass.contains(SrcReg)) {
2033       BuildMI(MBB, MI, DL, get(X86::PUSH32r))
2034         .addReg(SrcReg, getKillRegState(KillSrc));
2035       BuildMI(MBB, MI, DL, get(X86::POPF32));
2036       return;
2037     }
2038   }
2039
2040   DEBUG(dbgs() << "Cannot copy " << RI.getName(SrcReg)
2041                << " to " << RI.getName(DestReg) << '\n');
2042   llvm_unreachable("Cannot emit physreg copy instruction");
2043 }
2044
2045 static unsigned getLoadStoreRegOpcode(unsigned Reg,
2046                                       const TargetRegisterClass *RC,
2047                                       bool isStackAligned,
2048                                       const TargetMachine &TM,
2049                                       bool load) {
2050   switch (RC->getSize()) {
2051   default:
2052     llvm_unreachable("Unknown spill size");
2053   case 1:
2054     assert(X86::GR8RegClass.hasSubClassEq(RC) && "Unknown 1-byte regclass");
2055     if (TM.getSubtarget<X86Subtarget>().is64Bit())
2056       // Copying to or from a physical H register on x86-64 requires a NOREX
2057       // move.  Otherwise use a normal move.
2058       if (isHReg(Reg) || X86::GR8_ABCD_HRegClass.hasSubClassEq(RC))
2059         return load ? X86::MOV8rm_NOREX : X86::MOV8mr_NOREX;
2060     return load ? X86::MOV8rm : X86::MOV8mr;
2061   case 2:
2062     assert(X86::GR16RegClass.hasSubClassEq(RC) && "Unknown 2-byte regclass");
2063     return load ? X86::MOV16rm : X86::MOV16mr;
2064   case 4:
2065     if (X86::GR32RegClass.hasSubClassEq(RC))
2066       return load ? X86::MOV32rm : X86::MOV32mr;
2067     if (X86::FR32RegClass.hasSubClassEq(RC))
2068       return load ? X86::MOVSSrm : X86::MOVSSmr;
2069     if (X86::RFP32RegClass.hasSubClassEq(RC))
2070       return load ? X86::LD_Fp32m : X86::ST_Fp32m;
2071     llvm_unreachable("Unknown 4-byte regclass");
2072   case 8:
2073     if (X86::GR64RegClass.hasSubClassEq(RC))
2074       return load ? X86::MOV64rm : X86::MOV64mr;
2075     if (X86::FR64RegClass.hasSubClassEq(RC))
2076       return load ? X86::MOVSDrm : X86::MOVSDmr;
2077     if (X86::VR64RegClass.hasSubClassEq(RC))
2078       return load ? X86::MMX_MOVQ64rm : X86::MMX_MOVQ64mr;
2079     if (X86::RFP64RegClass.hasSubClassEq(RC))
2080       return load ? X86::LD_Fp64m : X86::ST_Fp64m;
2081     llvm_unreachable("Unknown 8-byte regclass");
2082   case 10:
2083     assert(X86::RFP80RegClass.hasSubClassEq(RC) && "Unknown 10-byte regclass");
2084     return load ? X86::LD_Fp80m : X86::ST_FpP80m;
2085   case 16:
2086     assert(X86::VR128RegClass.hasSubClassEq(RC) && "Unknown 16-byte regclass");
2087     // If stack is realigned we can use aligned stores.
2088     if (isStackAligned)
2089       return load ? X86::MOVAPSrm : X86::MOVAPSmr;
2090     else
2091       return load ? X86::MOVUPSrm : X86::MOVUPSmr;
2092   case 32:
2093     assert(X86::VR256RegClass.hasSubClassEq(RC) && "Unknown 32-byte regclass");
2094     // If stack is realigned we can use aligned stores.
2095     if (isStackAligned)
2096       return load ? X86::VMOVAPSYrm : X86::VMOVAPSYmr;
2097     else
2098       return load ? X86::VMOVUPSYrm : X86::VMOVUPSYmr;
2099   }
2100 }
2101
2102 static unsigned getStoreRegOpcode(unsigned SrcReg,
2103                                   const TargetRegisterClass *RC,
2104                                   bool isStackAligned,
2105                                   TargetMachine &TM) {
2106   return getLoadStoreRegOpcode(SrcReg, RC, isStackAligned, TM, false);
2107 }
2108
2109
2110 static unsigned getLoadRegOpcode(unsigned DestReg,
2111                                  const TargetRegisterClass *RC,
2112                                  bool isStackAligned,
2113                                  const TargetMachine &TM) {
2114   return getLoadStoreRegOpcode(DestReg, RC, isStackAligned, TM, true);
2115 }
2116
2117 void X86InstrInfo::storeRegToStackSlot(MachineBasicBlock &MBB,
2118                                        MachineBasicBlock::iterator MI,
2119                                        unsigned SrcReg, bool isKill, int FrameIdx,
2120                                        const TargetRegisterClass *RC,
2121                                        const TargetRegisterInfo *TRI) const {
2122   const MachineFunction &MF = *MBB.getParent();
2123   assert(MF.getFrameInfo()->getObjectSize(FrameIdx) >= RC->getSize() &&
2124          "Stack slot too small for store");
2125   bool isAligned = (TM.getFrameLowering()->getStackAlignment() >= 16) ||
2126     RI.canRealignStack(MF);
2127   unsigned Opc = getStoreRegOpcode(SrcReg, RC, isAligned, TM);
2128   DebugLoc DL = MBB.findDebugLoc(MI);
2129   addFrameReference(BuildMI(MBB, MI, DL, get(Opc)), FrameIdx)
2130     .addReg(SrcReg, getKillRegState(isKill));
2131 }
2132
2133 void X86InstrInfo::storeRegToAddr(MachineFunction &MF, unsigned SrcReg,
2134                                   bool isKill,
2135                                   SmallVectorImpl<MachineOperand> &Addr,
2136                                   const TargetRegisterClass *RC,
2137                                   MachineInstr::mmo_iterator MMOBegin,
2138                                   MachineInstr::mmo_iterator MMOEnd,
2139                                   SmallVectorImpl<MachineInstr*> &NewMIs) const {
2140   bool isAligned = MMOBegin != MMOEnd && (*MMOBegin)->getAlignment() >= 16;
2141   unsigned Opc = getStoreRegOpcode(SrcReg, RC, isAligned, TM);
2142   DebugLoc DL;
2143   MachineInstrBuilder MIB = BuildMI(MF, DL, get(Opc));
2144   for (unsigned i = 0, e = Addr.size(); i != e; ++i)
2145     MIB.addOperand(Addr[i]);
2146   MIB.addReg(SrcReg, getKillRegState(isKill));
2147   (*MIB).setMemRefs(MMOBegin, MMOEnd);
2148   NewMIs.push_back(MIB);
2149 }
2150
2151
2152 void X86InstrInfo::loadRegFromStackSlot(MachineBasicBlock &MBB,
2153                                         MachineBasicBlock::iterator MI,
2154                                         unsigned DestReg, int FrameIdx,
2155                                         const TargetRegisterClass *RC,
2156                                         const TargetRegisterInfo *TRI) const {
2157   const MachineFunction &MF = *MBB.getParent();
2158   bool isAligned = (TM.getFrameLowering()->getStackAlignment() >= 16) ||
2159     RI.canRealignStack(MF);
2160   unsigned Opc = getLoadRegOpcode(DestReg, RC, isAligned, TM);
2161   DebugLoc DL = MBB.findDebugLoc(MI);
2162   addFrameReference(BuildMI(MBB, MI, DL, get(Opc), DestReg), FrameIdx);
2163 }
2164
2165 void X86InstrInfo::loadRegFromAddr(MachineFunction &MF, unsigned DestReg,
2166                                  SmallVectorImpl<MachineOperand> &Addr,
2167                                  const TargetRegisterClass *RC,
2168                                  MachineInstr::mmo_iterator MMOBegin,
2169                                  MachineInstr::mmo_iterator MMOEnd,
2170                                  SmallVectorImpl<MachineInstr*> &NewMIs) const {
2171   bool isAligned = MMOBegin != MMOEnd && (*MMOBegin)->getAlignment() >= 16;
2172   unsigned Opc = getLoadRegOpcode(DestReg, RC, isAligned, TM);
2173   DebugLoc DL;
2174   MachineInstrBuilder MIB = BuildMI(MF, DL, get(Opc), DestReg);
2175   for (unsigned i = 0, e = Addr.size(); i != e; ++i)
2176     MIB.addOperand(Addr[i]);
2177   (*MIB).setMemRefs(MMOBegin, MMOEnd);
2178   NewMIs.push_back(MIB);
2179 }
2180
2181 MachineInstr*
2182 X86InstrInfo::emitFrameIndexDebugValue(MachineFunction &MF,
2183                                        int FrameIx, uint64_t Offset,
2184                                        const MDNode *MDPtr,
2185                                        DebugLoc DL) const {
2186   X86AddressMode AM;
2187   AM.BaseType = X86AddressMode::FrameIndexBase;
2188   AM.Base.FrameIndex = FrameIx;
2189   MachineInstrBuilder MIB = BuildMI(MF, DL, get(X86::DBG_VALUE));
2190   addFullAddress(MIB, AM).addImm(Offset).addMetadata(MDPtr);
2191   return &*MIB;
2192 }
2193
2194 static MachineInstr *FuseTwoAddrInst(MachineFunction &MF, unsigned Opcode,
2195                                      const SmallVectorImpl<MachineOperand> &MOs,
2196                                      MachineInstr *MI,
2197                                      const TargetInstrInfo &TII) {
2198   // Create the base instruction with the memory operand as the first part.
2199   MachineInstr *NewMI = MF.CreateMachineInstr(TII.get(Opcode),
2200                                               MI->getDebugLoc(), true);
2201   MachineInstrBuilder MIB(NewMI);
2202   unsigned NumAddrOps = MOs.size();
2203   for (unsigned i = 0; i != NumAddrOps; ++i)
2204     MIB.addOperand(MOs[i]);
2205   if (NumAddrOps < 4)  // FrameIndex only
2206     addOffset(MIB, 0);
2207
2208   // Loop over the rest of the ri operands, converting them over.
2209   unsigned NumOps = MI->getDesc().getNumOperands()-2;
2210   for (unsigned i = 0; i != NumOps; ++i) {
2211     MachineOperand &MO = MI->getOperand(i+2);
2212     MIB.addOperand(MO);
2213   }
2214   for (unsigned i = NumOps+2, e = MI->getNumOperands(); i != e; ++i) {
2215     MachineOperand &MO = MI->getOperand(i);
2216     MIB.addOperand(MO);
2217   }
2218   return MIB;
2219 }
2220
2221 static MachineInstr *FuseInst(MachineFunction &MF,
2222                               unsigned Opcode, unsigned OpNo,
2223                               const SmallVectorImpl<MachineOperand> &MOs,
2224                               MachineInstr *MI, const TargetInstrInfo &TII) {
2225   MachineInstr *NewMI = MF.CreateMachineInstr(TII.get(Opcode),
2226                                               MI->getDebugLoc(), true);
2227   MachineInstrBuilder MIB(NewMI);
2228
2229   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
2230     MachineOperand &MO = MI->getOperand(i);
2231     if (i == OpNo) {
2232       assert(MO.isReg() && "Expected to fold into reg operand!");
2233       unsigned NumAddrOps = MOs.size();
2234       for (unsigned i = 0; i != NumAddrOps; ++i)
2235         MIB.addOperand(MOs[i]);
2236       if (NumAddrOps < 4)  // FrameIndex only
2237         addOffset(MIB, 0);
2238     } else {
2239       MIB.addOperand(MO);
2240     }
2241   }
2242   return MIB;
2243 }
2244
2245 static MachineInstr *MakeM0Inst(const TargetInstrInfo &TII, unsigned Opcode,
2246                                 const SmallVectorImpl<MachineOperand> &MOs,
2247                                 MachineInstr *MI) {
2248   MachineFunction &MF = *MI->getParent()->getParent();
2249   MachineInstrBuilder MIB = BuildMI(MF, MI->getDebugLoc(), TII.get(Opcode));
2250
2251   unsigned NumAddrOps = MOs.size();
2252   for (unsigned i = 0; i != NumAddrOps; ++i)
2253     MIB.addOperand(MOs[i]);
2254   if (NumAddrOps < 4)  // FrameIndex only
2255     addOffset(MIB, 0);
2256   return MIB.addImm(0);
2257 }
2258
2259 MachineInstr*
2260 X86InstrInfo::foldMemoryOperandImpl(MachineFunction &MF,
2261                                     MachineInstr *MI, unsigned i,
2262                                     const SmallVectorImpl<MachineOperand> &MOs,
2263                                     unsigned Size, unsigned Align) const {
2264   const DenseMap<unsigned, std::pair<unsigned,unsigned> > *OpcodeTablePtr = 0;
2265   bool isTwoAddrFold = false;
2266   unsigned NumOps = MI->getDesc().getNumOperands();
2267   bool isTwoAddr = NumOps > 1 &&
2268     MI->getDesc().getOperandConstraint(1, MCOI::TIED_TO) != -1;
2269
2270   // FIXME: AsmPrinter doesn't know how to handle
2271   // X86II::MO_GOT_ABSOLUTE_ADDRESS after folding.
2272   if (MI->getOpcode() == X86::ADD32ri &&
2273       MI->getOperand(2).getTargetFlags() == X86II::MO_GOT_ABSOLUTE_ADDRESS)
2274     return NULL;
2275
2276   MachineInstr *NewMI = NULL;
2277   // Folding a memory location into the two-address part of a two-address
2278   // instruction is different than folding it other places.  It requires
2279   // replacing the *two* registers with the memory location.
2280   if (isTwoAddr && NumOps >= 2 && i < 2 &&
2281       MI->getOperand(0).isReg() &&
2282       MI->getOperand(1).isReg() &&
2283       MI->getOperand(0).getReg() == MI->getOperand(1).getReg()) {
2284     OpcodeTablePtr = &RegOp2MemOpTable2Addr;
2285     isTwoAddrFold = true;
2286   } else if (i == 0) { // If operand 0
2287     if (MI->getOpcode() == X86::MOV64r0)
2288       NewMI = MakeM0Inst(*this, X86::MOV64mi32, MOs, MI);
2289     else if (MI->getOpcode() == X86::MOV32r0)
2290       NewMI = MakeM0Inst(*this, X86::MOV32mi, MOs, MI);
2291     else if (MI->getOpcode() == X86::MOV16r0)
2292       NewMI = MakeM0Inst(*this, X86::MOV16mi, MOs, MI);
2293     else if (MI->getOpcode() == X86::MOV8r0)
2294       NewMI = MakeM0Inst(*this, X86::MOV8mi, MOs, MI);
2295     if (NewMI)
2296       return NewMI;
2297
2298     OpcodeTablePtr = &RegOp2MemOpTable0;
2299   } else if (i == 1) {
2300     OpcodeTablePtr = &RegOp2MemOpTable1;
2301   } else if (i == 2) {
2302     OpcodeTablePtr = &RegOp2MemOpTable2;
2303   }
2304
2305   // If table selected...
2306   if (OpcodeTablePtr) {
2307     // Find the Opcode to fuse
2308     DenseMap<unsigned, std::pair<unsigned,unsigned> >::const_iterator I =
2309       OpcodeTablePtr->find(MI->getOpcode());
2310     if (I != OpcodeTablePtr->end()) {
2311       unsigned Opcode = I->second.first;
2312       unsigned MinAlign = I->second.second;
2313       if (Align < MinAlign)
2314         return NULL;
2315       bool NarrowToMOV32rm = false;
2316       if (Size) {
2317         unsigned RCSize = getRegClass(MI->getDesc(), i, &RI)->getSize();
2318         if (Size < RCSize) {
2319           // Check if it's safe to fold the load. If the size of the object is
2320           // narrower than the load width, then it's not.
2321           if (Opcode != X86::MOV64rm || RCSize != 8 || Size != 4)
2322             return NULL;
2323           // If this is a 64-bit load, but the spill slot is 32, then we can do
2324           // a 32-bit load which is implicitly zero-extended. This likely is due
2325           // to liveintervalanalysis remat'ing a load from stack slot.
2326           if (MI->getOperand(0).getSubReg() || MI->getOperand(1).getSubReg())
2327             return NULL;
2328           Opcode = X86::MOV32rm;
2329           NarrowToMOV32rm = true;
2330         }
2331       }
2332
2333       if (isTwoAddrFold)
2334         NewMI = FuseTwoAddrInst(MF, Opcode, MOs, MI, *this);
2335       else
2336         NewMI = FuseInst(MF, Opcode, i, MOs, MI, *this);
2337
2338       if (NarrowToMOV32rm) {
2339         // If this is the special case where we use a MOV32rm to load a 32-bit
2340         // value and zero-extend the top bits. Change the destination register
2341         // to a 32-bit one.
2342         unsigned DstReg = NewMI->getOperand(0).getReg();
2343         if (TargetRegisterInfo::isPhysicalRegister(DstReg))
2344           NewMI->getOperand(0).setReg(RI.getSubReg(DstReg,
2345                                                    X86::sub_32bit));
2346         else
2347           NewMI->getOperand(0).setSubReg(X86::sub_32bit);
2348       }
2349       return NewMI;
2350     }
2351   }
2352
2353   // No fusion
2354   if (PrintFailedFusing && !MI->isCopy())
2355     dbgs() << "We failed to fuse operand " << i << " in " << *MI;
2356   return NULL;
2357 }
2358
2359
2360 MachineInstr* X86InstrInfo::foldMemoryOperandImpl(MachineFunction &MF,
2361                                                   MachineInstr *MI,
2362                                            const SmallVectorImpl<unsigned> &Ops,
2363                                                   int FrameIndex) const {
2364   // Check switch flag
2365   if (NoFusing) return NULL;
2366
2367   if (!MF.getFunction()->hasFnAttr(Attribute::OptimizeForSize))
2368     switch (MI->getOpcode()) {
2369     case X86::CVTSD2SSrr:
2370     case X86::Int_CVTSD2SSrr:
2371     case X86::CVTSS2SDrr:
2372     case X86::Int_CVTSS2SDrr:
2373     case X86::RCPSSr:
2374     case X86::RCPSSr_Int:
2375     case X86::ROUNDSDr:
2376     case X86::ROUNDSSr:
2377     case X86::RSQRTSSr:
2378     case X86::RSQRTSSr_Int:
2379     case X86::SQRTSSr:
2380     case X86::SQRTSSr_Int:
2381       return 0;
2382     }
2383
2384   const MachineFrameInfo *MFI = MF.getFrameInfo();
2385   unsigned Size = MFI->getObjectSize(FrameIndex);
2386   unsigned Alignment = MFI->getObjectAlignment(FrameIndex);
2387   if (Ops.size() == 2 && Ops[0] == 0 && Ops[1] == 1) {
2388     unsigned NewOpc = 0;
2389     unsigned RCSize = 0;
2390     switch (MI->getOpcode()) {
2391     default: return NULL;
2392     case X86::TEST8rr:  NewOpc = X86::CMP8ri; RCSize = 1; break;
2393     case X86::TEST16rr: NewOpc = X86::CMP16ri8; RCSize = 2; break;
2394     case X86::TEST32rr: NewOpc = X86::CMP32ri8; RCSize = 4; break;
2395     case X86::TEST64rr: NewOpc = X86::CMP64ri8; RCSize = 8; break;
2396     }
2397     // Check if it's safe to fold the load. If the size of the object is
2398     // narrower than the load width, then it's not.
2399     if (Size < RCSize)
2400       return NULL;
2401     // Change to CMPXXri r, 0 first.
2402     MI->setDesc(get(NewOpc));
2403     MI->getOperand(1).ChangeToImmediate(0);
2404   } else if (Ops.size() != 1)
2405     return NULL;
2406
2407   SmallVector<MachineOperand,4> MOs;
2408   MOs.push_back(MachineOperand::CreateFI(FrameIndex));
2409   return foldMemoryOperandImpl(MF, MI, Ops[0], MOs, Size, Alignment);
2410 }
2411
2412 MachineInstr* X86InstrInfo::foldMemoryOperandImpl(MachineFunction &MF,
2413                                                   MachineInstr *MI,
2414                                            const SmallVectorImpl<unsigned> &Ops,
2415                                                   MachineInstr *LoadMI) const {
2416   // Check switch flag
2417   if (NoFusing) return NULL;
2418
2419   if (!MF.getFunction()->hasFnAttr(Attribute::OptimizeForSize))
2420     switch (MI->getOpcode()) {
2421     case X86::CVTSD2SSrr:
2422     case X86::Int_CVTSD2SSrr:
2423     case X86::CVTSS2SDrr:
2424     case X86::Int_CVTSS2SDrr:
2425     case X86::RCPSSr:
2426     case X86::RCPSSr_Int:
2427     case X86::ROUNDSDr:
2428     case X86::ROUNDSSr:
2429     case X86::RSQRTSSr:
2430     case X86::RSQRTSSr_Int:
2431     case X86::SQRTSSr:
2432     case X86::SQRTSSr_Int:
2433       return 0;
2434     }
2435
2436   // Determine the alignment of the load.
2437   unsigned Alignment = 0;
2438   if (LoadMI->hasOneMemOperand())
2439     Alignment = (*LoadMI->memoperands_begin())->getAlignment();
2440   else
2441     switch (LoadMI->getOpcode()) {
2442     case X86::AVX_SET0PSY:
2443     case X86::AVX_SET0PDY:
2444       Alignment = 32;
2445       break;
2446     case X86::V_SET0PS:
2447     case X86::V_SET0PD:
2448     case X86::V_SET0PI:
2449     case X86::V_SETALLONES:
2450     case X86::AVX_SET0PS:
2451     case X86::AVX_SET0PD:
2452     case X86::AVX_SET0PI:
2453       Alignment = 16;
2454       break;
2455     case X86::FsFLD0SD:
2456     case X86::VFsFLD0SD:
2457       Alignment = 8;
2458       break;
2459     case X86::FsFLD0SS:
2460     case X86::VFsFLD0SS:
2461       Alignment = 4;
2462       break;
2463     default:
2464       return 0;
2465     }
2466   if (Ops.size() == 2 && Ops[0] == 0 && Ops[1] == 1) {
2467     unsigned NewOpc = 0;
2468     switch (MI->getOpcode()) {
2469     default: return NULL;
2470     case X86::TEST8rr:  NewOpc = X86::CMP8ri; break;
2471     case X86::TEST16rr: NewOpc = X86::CMP16ri8; break;
2472     case X86::TEST32rr: NewOpc = X86::CMP32ri8; break;
2473     case X86::TEST64rr: NewOpc = X86::CMP64ri8; break;
2474     }
2475     // Change to CMPXXri r, 0 first.
2476     MI->setDesc(get(NewOpc));
2477     MI->getOperand(1).ChangeToImmediate(0);
2478   } else if (Ops.size() != 1)
2479     return NULL;
2480
2481   // Make sure the subregisters match.
2482   // Otherwise we risk changing the size of the load.
2483   if (LoadMI->getOperand(0).getSubReg() != MI->getOperand(Ops[0]).getSubReg())
2484     return NULL;
2485
2486   SmallVector<MachineOperand,X86::AddrNumOperands> MOs;
2487   switch (LoadMI->getOpcode()) {
2488   case X86::V_SET0PS:
2489   case X86::V_SET0PD:
2490   case X86::V_SET0PI:
2491   case X86::V_SETALLONES:
2492   case X86::AVX_SET0PS:
2493   case X86::AVX_SET0PD:
2494   case X86::AVX_SET0PI:
2495   case X86::AVX_SET0PSY:
2496   case X86::AVX_SET0PDY:
2497   case X86::FsFLD0SD:
2498   case X86::FsFLD0SS:
2499   case X86::VFsFLD0SD:
2500   case X86::VFsFLD0SS: {
2501     // Folding a V_SET0P? or V_SETALLONES as a load, to ease register pressure.
2502     // Create a constant-pool entry and operands to load from it.
2503
2504     // Medium and large mode can't fold loads this way.
2505     if (TM.getCodeModel() != CodeModel::Small &&
2506         TM.getCodeModel() != CodeModel::Kernel)
2507       return NULL;
2508
2509     // x86-32 PIC requires a PIC base register for constant pools.
2510     unsigned PICBase = 0;
2511     if (TM.getRelocationModel() == Reloc::PIC_) {
2512       if (TM.getSubtarget<X86Subtarget>().is64Bit())
2513         PICBase = X86::RIP;
2514       else
2515         // FIXME: PICBase = getGlobalBaseReg(&MF);
2516         // This doesn't work for several reasons.
2517         // 1. GlobalBaseReg may have been spilled.
2518         // 2. It may not be live at MI.
2519         return NULL;
2520     }
2521
2522     // Create a constant-pool entry.
2523     MachineConstantPool &MCP = *MF.getConstantPool();
2524     Type *Ty;
2525     unsigned Opc = LoadMI->getOpcode();
2526     if (Opc == X86::FsFLD0SS || Opc == X86::VFsFLD0SS)
2527       Ty = Type::getFloatTy(MF.getFunction()->getContext());
2528     else if (Opc == X86::FsFLD0SD || Opc == X86::VFsFLD0SD)
2529       Ty = Type::getDoubleTy(MF.getFunction()->getContext());
2530     else if (Opc == X86::AVX_SET0PSY || Opc == X86::AVX_SET0PDY)
2531       Ty = VectorType::get(Type::getFloatTy(MF.getFunction()->getContext()), 8);
2532     else
2533       Ty = VectorType::get(Type::getInt32Ty(MF.getFunction()->getContext()), 4);
2534     const Constant *C = LoadMI->getOpcode() == X86::V_SETALLONES ?
2535                     Constant::getAllOnesValue(Ty) :
2536                     Constant::getNullValue(Ty);
2537     unsigned CPI = MCP.getConstantPoolIndex(C, Alignment);
2538
2539     // Create operands to load from the constant pool entry.
2540     MOs.push_back(MachineOperand::CreateReg(PICBase, false));
2541     MOs.push_back(MachineOperand::CreateImm(1));
2542     MOs.push_back(MachineOperand::CreateReg(0, false));
2543     MOs.push_back(MachineOperand::CreateCPI(CPI, 0));
2544     MOs.push_back(MachineOperand::CreateReg(0, false));
2545     break;
2546   }
2547   default: {
2548     // Folding a normal load. Just copy the load's address operands.
2549     unsigned NumOps = LoadMI->getDesc().getNumOperands();
2550     for (unsigned i = NumOps - X86::AddrNumOperands; i != NumOps; ++i)
2551       MOs.push_back(LoadMI->getOperand(i));
2552     break;
2553   }
2554   }
2555   return foldMemoryOperandImpl(MF, MI, Ops[0], MOs, 0, Alignment);
2556 }
2557
2558
2559 bool X86InstrInfo::canFoldMemoryOperand(const MachineInstr *MI,
2560                                   const SmallVectorImpl<unsigned> &Ops) const {
2561   // Check switch flag
2562   if (NoFusing) return 0;
2563
2564   if (Ops.size() == 2 && Ops[0] == 0 && Ops[1] == 1) {
2565     switch (MI->getOpcode()) {
2566     default: return false;
2567     case X86::TEST8rr:
2568     case X86::TEST16rr:
2569     case X86::TEST32rr:
2570     case X86::TEST64rr:
2571       return true;
2572     case X86::ADD32ri:
2573       // FIXME: AsmPrinter doesn't know how to handle
2574       // X86II::MO_GOT_ABSOLUTE_ADDRESS after folding.
2575       if (MI->getOperand(2).getTargetFlags() == X86II::MO_GOT_ABSOLUTE_ADDRESS)
2576         return false;
2577       break;
2578     }
2579   }
2580
2581   if (Ops.size() != 1)
2582     return false;
2583
2584   unsigned OpNum = Ops[0];
2585   unsigned Opc = MI->getOpcode();
2586   unsigned NumOps = MI->getDesc().getNumOperands();
2587   bool isTwoAddr = NumOps > 1 &&
2588     MI->getDesc().getOperandConstraint(1, MCOI::TIED_TO) != -1;
2589
2590   // Folding a memory location into the two-address part of a two-address
2591   // instruction is different than folding it other places.  It requires
2592   // replacing the *two* registers with the memory location.
2593   const DenseMap<unsigned, std::pair<unsigned,unsigned> > *OpcodeTablePtr = 0;
2594   if (isTwoAddr && NumOps >= 2 && OpNum < 2) {
2595     OpcodeTablePtr = &RegOp2MemOpTable2Addr;
2596   } else if (OpNum == 0) { // If operand 0
2597     switch (Opc) {
2598     case X86::MOV8r0:
2599     case X86::MOV16r0:
2600     case X86::MOV32r0:
2601     case X86::MOV64r0: return true;
2602     default: break;
2603     }
2604     OpcodeTablePtr = &RegOp2MemOpTable0;
2605   } else if (OpNum == 1) {
2606     OpcodeTablePtr = &RegOp2MemOpTable1;
2607   } else if (OpNum == 2) {
2608     OpcodeTablePtr = &RegOp2MemOpTable2;
2609   }
2610
2611   if (OpcodeTablePtr && OpcodeTablePtr->count(Opc))
2612     return true;
2613   return TargetInstrInfoImpl::canFoldMemoryOperand(MI, Ops);
2614 }
2615
2616 bool X86InstrInfo::unfoldMemoryOperand(MachineFunction &MF, MachineInstr *MI,
2617                                 unsigned Reg, bool UnfoldLoad, bool UnfoldStore,
2618                                 SmallVectorImpl<MachineInstr*> &NewMIs) const {
2619   DenseMap<unsigned, std::pair<unsigned,unsigned> >::const_iterator I =
2620     MemOp2RegOpTable.find(MI->getOpcode());
2621   if (I == MemOp2RegOpTable.end())
2622     return false;
2623   unsigned Opc = I->second.first;
2624   unsigned Index = I->second.second & 0xf;
2625   bool FoldedLoad = I->second.second & (1 << 4);
2626   bool FoldedStore = I->second.second & (1 << 5);
2627   if (UnfoldLoad && !FoldedLoad)
2628     return false;
2629   UnfoldLoad &= FoldedLoad;
2630   if (UnfoldStore && !FoldedStore)
2631     return false;
2632   UnfoldStore &= FoldedStore;
2633
2634   const MCInstrDesc &MCID = get(Opc);
2635   const TargetRegisterClass *RC = getRegClass(MCID, Index, &RI);
2636   if (!MI->hasOneMemOperand() &&
2637       RC == &X86::VR128RegClass &&
2638       !TM.getSubtarget<X86Subtarget>().isUnalignedMemAccessFast())
2639     // Without memoperands, loadRegFromAddr and storeRegToStackSlot will
2640     // conservatively assume the address is unaligned. That's bad for
2641     // performance.
2642     return false;
2643   SmallVector<MachineOperand, X86::AddrNumOperands> AddrOps;
2644   SmallVector<MachineOperand,2> BeforeOps;
2645   SmallVector<MachineOperand,2> AfterOps;
2646   SmallVector<MachineOperand,4> ImpOps;
2647   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
2648     MachineOperand &Op = MI->getOperand(i);
2649     if (i >= Index && i < Index + X86::AddrNumOperands)
2650       AddrOps.push_back(Op);
2651     else if (Op.isReg() && Op.isImplicit())
2652       ImpOps.push_back(Op);
2653     else if (i < Index)
2654       BeforeOps.push_back(Op);
2655     else if (i > Index)
2656       AfterOps.push_back(Op);
2657   }
2658
2659   // Emit the load instruction.
2660   if (UnfoldLoad) {
2661     std::pair<MachineInstr::mmo_iterator,
2662               MachineInstr::mmo_iterator> MMOs =
2663       MF.extractLoadMemRefs(MI->memoperands_begin(),
2664                             MI->memoperands_end());
2665     loadRegFromAddr(MF, Reg, AddrOps, RC, MMOs.first, MMOs.second, NewMIs);
2666     if (UnfoldStore) {
2667       // Address operands cannot be marked isKill.
2668       for (unsigned i = 1; i != 1 + X86::AddrNumOperands; ++i) {
2669         MachineOperand &MO = NewMIs[0]->getOperand(i);
2670         if (MO.isReg())
2671           MO.setIsKill(false);
2672       }
2673     }
2674   }
2675
2676   // Emit the data processing instruction.
2677   MachineInstr *DataMI = MF.CreateMachineInstr(MCID, MI->getDebugLoc(), true);
2678   MachineInstrBuilder MIB(DataMI);
2679
2680   if (FoldedStore)
2681     MIB.addReg(Reg, RegState::Define);
2682   for (unsigned i = 0, e = BeforeOps.size(); i != e; ++i)
2683     MIB.addOperand(BeforeOps[i]);
2684   if (FoldedLoad)
2685     MIB.addReg(Reg);
2686   for (unsigned i = 0, e = AfterOps.size(); i != e; ++i)
2687     MIB.addOperand(AfterOps[i]);
2688   for (unsigned i = 0, e = ImpOps.size(); i != e; ++i) {
2689     MachineOperand &MO = ImpOps[i];
2690     MIB.addReg(MO.getReg(),
2691                getDefRegState(MO.isDef()) |
2692                RegState::Implicit |
2693                getKillRegState(MO.isKill()) |
2694                getDeadRegState(MO.isDead()) |
2695                getUndefRegState(MO.isUndef()));
2696   }
2697   // Change CMP32ri r, 0 back to TEST32rr r, r, etc.
2698   unsigned NewOpc = 0;
2699   switch (DataMI->getOpcode()) {
2700   default: break;
2701   case X86::CMP64ri32:
2702   case X86::CMP64ri8:
2703   case X86::CMP32ri:
2704   case X86::CMP32ri8:
2705   case X86::CMP16ri:
2706   case X86::CMP16ri8:
2707   case X86::CMP8ri: {
2708     MachineOperand &MO0 = DataMI->getOperand(0);
2709     MachineOperand &MO1 = DataMI->getOperand(1);
2710     if (MO1.getImm() == 0) {
2711       switch (DataMI->getOpcode()) {
2712       default: break;
2713       case X86::CMP64ri8:
2714       case X86::CMP64ri32: NewOpc = X86::TEST64rr; break;
2715       case X86::CMP32ri8:
2716       case X86::CMP32ri:   NewOpc = X86::TEST32rr; break;
2717       case X86::CMP16ri8:
2718       case X86::CMP16ri:   NewOpc = X86::TEST16rr; break;
2719       case X86::CMP8ri:    NewOpc = X86::TEST8rr; break;
2720       }
2721       DataMI->setDesc(get(NewOpc));
2722       MO1.ChangeToRegister(MO0.getReg(), false);
2723     }
2724   }
2725   }
2726   NewMIs.push_back(DataMI);
2727
2728   // Emit the store instruction.
2729   if (UnfoldStore) {
2730     const TargetRegisterClass *DstRC = getRegClass(MCID, 0, &RI);
2731     std::pair<MachineInstr::mmo_iterator,
2732               MachineInstr::mmo_iterator> MMOs =
2733       MF.extractStoreMemRefs(MI->memoperands_begin(),
2734                              MI->memoperands_end());
2735     storeRegToAddr(MF, Reg, true, AddrOps, DstRC, MMOs.first, MMOs.second, NewMIs);
2736   }
2737
2738   return true;
2739 }
2740
2741 bool
2742 X86InstrInfo::unfoldMemoryOperand(SelectionDAG &DAG, SDNode *N,
2743                                   SmallVectorImpl<SDNode*> &NewNodes) const {
2744   if (!N->isMachineOpcode())
2745     return false;
2746
2747   DenseMap<unsigned, std::pair<unsigned,unsigned> >::const_iterator I =
2748     MemOp2RegOpTable.find(N->getMachineOpcode());
2749   if (I == MemOp2RegOpTable.end())
2750     return false;
2751   unsigned Opc = I->second.first;
2752   unsigned Index = I->second.second & 0xf;
2753   bool FoldedLoad = I->second.second & (1 << 4);
2754   bool FoldedStore = I->second.second & (1 << 5);
2755   const MCInstrDesc &MCID = get(Opc);
2756   const TargetRegisterClass *RC = getRegClass(MCID, Index, &RI);
2757   unsigned NumDefs = MCID.NumDefs;
2758   std::vector<SDValue> AddrOps;
2759   std::vector<SDValue> BeforeOps;
2760   std::vector<SDValue> AfterOps;
2761   DebugLoc dl = N->getDebugLoc();
2762   unsigned NumOps = N->getNumOperands();
2763   for (unsigned i = 0; i != NumOps-1; ++i) {
2764     SDValue Op = N->getOperand(i);
2765     if (i >= Index-NumDefs && i < Index-NumDefs + X86::AddrNumOperands)
2766       AddrOps.push_back(Op);
2767     else if (i < Index-NumDefs)
2768       BeforeOps.push_back(Op);
2769     else if (i > Index-NumDefs)
2770       AfterOps.push_back(Op);
2771   }
2772   SDValue Chain = N->getOperand(NumOps-1);
2773   AddrOps.push_back(Chain);
2774
2775   // Emit the load instruction.
2776   SDNode *Load = 0;
2777   MachineFunction &MF = DAG.getMachineFunction();
2778   if (FoldedLoad) {
2779     EVT VT = *RC->vt_begin();
2780     std::pair<MachineInstr::mmo_iterator,
2781               MachineInstr::mmo_iterator> MMOs =
2782       MF.extractLoadMemRefs(cast<MachineSDNode>(N)->memoperands_begin(),
2783                             cast<MachineSDNode>(N)->memoperands_end());
2784     if (!(*MMOs.first) &&
2785         RC == &X86::VR128RegClass &&
2786         !TM.getSubtarget<X86Subtarget>().isUnalignedMemAccessFast())
2787       // Do not introduce a slow unaligned load.
2788       return false;
2789     bool isAligned = (*MMOs.first) && (*MMOs.first)->getAlignment() >= 16;
2790     Load = DAG.getMachineNode(getLoadRegOpcode(0, RC, isAligned, TM), dl,
2791                               VT, MVT::Other, &AddrOps[0], AddrOps.size());
2792     NewNodes.push_back(Load);
2793
2794     // Preserve memory reference information.
2795     cast<MachineSDNode>(Load)->setMemRefs(MMOs.first, MMOs.second);
2796   }
2797
2798   // Emit the data processing instruction.
2799   std::vector<EVT> VTs;
2800   const TargetRegisterClass *DstRC = 0;
2801   if (MCID.getNumDefs() > 0) {
2802     DstRC = getRegClass(MCID, 0, &RI);
2803     VTs.push_back(*DstRC->vt_begin());
2804   }
2805   for (unsigned i = 0, e = N->getNumValues(); i != e; ++i) {
2806     EVT VT = N->getValueType(i);
2807     if (VT != MVT::Other && i >= (unsigned)MCID.getNumDefs())
2808       VTs.push_back(VT);
2809   }
2810   if (Load)
2811     BeforeOps.push_back(SDValue(Load, 0));
2812   std::copy(AfterOps.begin(), AfterOps.end(), std::back_inserter(BeforeOps));
2813   SDNode *NewNode= DAG.getMachineNode(Opc, dl, VTs, &BeforeOps[0],
2814                                       BeforeOps.size());
2815   NewNodes.push_back(NewNode);
2816
2817   // Emit the store instruction.
2818   if (FoldedStore) {
2819     AddrOps.pop_back();
2820     AddrOps.push_back(SDValue(NewNode, 0));
2821     AddrOps.push_back(Chain);
2822     std::pair<MachineInstr::mmo_iterator,
2823               MachineInstr::mmo_iterator> MMOs =
2824       MF.extractStoreMemRefs(cast<MachineSDNode>(N)->memoperands_begin(),
2825                              cast<MachineSDNode>(N)->memoperands_end());
2826     if (!(*MMOs.first) &&
2827         RC == &X86::VR128RegClass &&
2828         !TM.getSubtarget<X86Subtarget>().isUnalignedMemAccessFast())
2829       // Do not introduce a slow unaligned store.
2830       return false;
2831     bool isAligned = (*MMOs.first) && (*MMOs.first)->getAlignment() >= 16;
2832     SDNode *Store = DAG.getMachineNode(getStoreRegOpcode(0, DstRC,
2833                                                          isAligned, TM),
2834                                        dl, MVT::Other,
2835                                        &AddrOps[0], AddrOps.size());
2836     NewNodes.push_back(Store);
2837
2838     // Preserve memory reference information.
2839     cast<MachineSDNode>(Load)->setMemRefs(MMOs.first, MMOs.second);
2840   }
2841
2842   return true;
2843 }
2844
2845 unsigned X86InstrInfo::getOpcodeAfterMemoryUnfold(unsigned Opc,
2846                                       bool UnfoldLoad, bool UnfoldStore,
2847                                       unsigned *LoadRegIndex) const {
2848   DenseMap<unsigned, std::pair<unsigned,unsigned> >::const_iterator I =
2849     MemOp2RegOpTable.find(Opc);
2850   if (I == MemOp2RegOpTable.end())
2851     return 0;
2852   bool FoldedLoad = I->second.second & (1 << 4);
2853   bool FoldedStore = I->second.second & (1 << 5);
2854   if (UnfoldLoad && !FoldedLoad)
2855     return 0;
2856   if (UnfoldStore && !FoldedStore)
2857     return 0;
2858   if (LoadRegIndex)
2859     *LoadRegIndex = I->second.second & 0xf;
2860   return I->second.first;
2861 }
2862
2863 bool
2864 X86InstrInfo::areLoadsFromSameBasePtr(SDNode *Load1, SDNode *Load2,
2865                                      int64_t &Offset1, int64_t &Offset2) const {
2866   if (!Load1->isMachineOpcode() || !Load2->isMachineOpcode())
2867     return false;
2868   unsigned Opc1 = Load1->getMachineOpcode();
2869   unsigned Opc2 = Load2->getMachineOpcode();
2870   switch (Opc1) {
2871   default: return false;
2872   case X86::MOV8rm:
2873   case X86::MOV16rm:
2874   case X86::MOV32rm:
2875   case X86::MOV64rm:
2876   case X86::LD_Fp32m:
2877   case X86::LD_Fp64m:
2878   case X86::LD_Fp80m:
2879   case X86::MOVSSrm:
2880   case X86::MOVSDrm:
2881   case X86::MMX_MOVD64rm:
2882   case X86::MMX_MOVQ64rm:
2883   case X86::FsMOVAPSrm:
2884   case X86::FsMOVAPDrm:
2885   case X86::MOVAPSrm:
2886   case X86::MOVUPSrm:
2887   case X86::MOVAPDrm:
2888   case X86::MOVDQArm:
2889   case X86::MOVDQUrm:
2890   case X86::VMOVAPSYrm:
2891   case X86::VMOVUPSYrm:
2892   case X86::VMOVAPDYrm:
2893   case X86::VMOVDQAYrm:
2894   case X86::VMOVDQUYrm:
2895     break;
2896   }
2897   switch (Opc2) {
2898   default: return false;
2899   case X86::MOV8rm:
2900   case X86::MOV16rm:
2901   case X86::MOV32rm:
2902   case X86::MOV64rm:
2903   case X86::LD_Fp32m:
2904   case X86::LD_Fp64m:
2905   case X86::LD_Fp80m:
2906   case X86::MOVSSrm:
2907   case X86::MOVSDrm:
2908   case X86::MMX_MOVD64rm:
2909   case X86::MMX_MOVQ64rm:
2910   case X86::FsMOVAPSrm:
2911   case X86::FsMOVAPDrm:
2912   case X86::MOVAPSrm:
2913   case X86::MOVUPSrm:
2914   case X86::MOVAPDrm:
2915   case X86::MOVDQArm:
2916   case X86::MOVDQUrm:
2917   case X86::VMOVAPSYrm:
2918   case X86::VMOVUPSYrm:
2919   case X86::VMOVAPDYrm:
2920   case X86::VMOVDQAYrm:
2921   case X86::VMOVDQUYrm:
2922     break;
2923   }
2924
2925   // Check if chain operands and base addresses match.
2926   if (Load1->getOperand(0) != Load2->getOperand(0) ||
2927       Load1->getOperand(5) != Load2->getOperand(5))
2928     return false;
2929   // Segment operands should match as well.
2930   if (Load1->getOperand(4) != Load2->getOperand(4))
2931     return false;
2932   // Scale should be 1, Index should be Reg0.
2933   if (Load1->getOperand(1) == Load2->getOperand(1) &&
2934       Load1->getOperand(2) == Load2->getOperand(2)) {
2935     if (cast<ConstantSDNode>(Load1->getOperand(1))->getZExtValue() != 1)
2936       return false;
2937
2938     // Now let's examine the displacements.
2939     if (isa<ConstantSDNode>(Load1->getOperand(3)) &&
2940         isa<ConstantSDNode>(Load2->getOperand(3))) {
2941       Offset1 = cast<ConstantSDNode>(Load1->getOperand(3))->getSExtValue();
2942       Offset2 = cast<ConstantSDNode>(Load2->getOperand(3))->getSExtValue();
2943       return true;
2944     }
2945   }
2946   return false;
2947 }
2948
2949 bool X86InstrInfo::shouldScheduleLoadsNear(SDNode *Load1, SDNode *Load2,
2950                                            int64_t Offset1, int64_t Offset2,
2951                                            unsigned NumLoads) const {
2952   assert(Offset2 > Offset1);
2953   if ((Offset2 - Offset1) / 8 > 64)
2954     return false;
2955
2956   unsigned Opc1 = Load1->getMachineOpcode();
2957   unsigned Opc2 = Load2->getMachineOpcode();
2958   if (Opc1 != Opc2)
2959     return false;  // FIXME: overly conservative?
2960
2961   switch (Opc1) {
2962   default: break;
2963   case X86::LD_Fp32m:
2964   case X86::LD_Fp64m:
2965   case X86::LD_Fp80m:
2966   case X86::MMX_MOVD64rm:
2967   case X86::MMX_MOVQ64rm:
2968     return false;
2969   }
2970
2971   EVT VT = Load1->getValueType(0);
2972   switch (VT.getSimpleVT().SimpleTy) {
2973   default:
2974     // XMM registers. In 64-bit mode we can be a bit more aggressive since we
2975     // have 16 of them to play with.
2976     if (TM.getSubtargetImpl()->is64Bit()) {
2977       if (NumLoads >= 3)
2978         return false;
2979     } else if (NumLoads) {
2980       return false;
2981     }
2982     break;
2983   case MVT::i8:
2984   case MVT::i16:
2985   case MVT::i32:
2986   case MVT::i64:
2987   case MVT::f32:
2988   case MVT::f64:
2989     if (NumLoads)
2990       return false;
2991     break;
2992   }
2993
2994   return true;
2995 }
2996
2997
2998 bool X86InstrInfo::
2999 ReverseBranchCondition(SmallVectorImpl<MachineOperand> &Cond) const {
3000   assert(Cond.size() == 1 && "Invalid X86 branch condition!");
3001   X86::CondCode CC = static_cast<X86::CondCode>(Cond[0].getImm());
3002   if (CC == X86::COND_NE_OR_P || CC == X86::COND_NP_OR_E)
3003     return true;
3004   Cond[0].setImm(GetOppositeBranchCondition(CC));
3005   return false;
3006 }
3007
3008 bool X86InstrInfo::
3009 isSafeToMoveRegClassDefs(const TargetRegisterClass *RC) const {
3010   // FIXME: Return false for x87 stack register classes for now. We can't
3011   // allow any loads of these registers before FpGet_ST0_80.
3012   return !(RC == &X86::CCRRegClass || RC == &X86::RFP32RegClass ||
3013            RC == &X86::RFP64RegClass || RC == &X86::RFP80RegClass);
3014 }
3015
3016 /// getGlobalBaseReg - Return a virtual register initialized with the
3017 /// the global base register value. Output instructions required to
3018 /// initialize the register in the function entry block, if necessary.
3019 ///
3020 /// TODO: Eliminate this and move the code to X86MachineFunctionInfo.
3021 ///
3022 unsigned X86InstrInfo::getGlobalBaseReg(MachineFunction *MF) const {
3023   assert(!TM.getSubtarget<X86Subtarget>().is64Bit() &&
3024          "X86-64 PIC uses RIP relative addressing");
3025
3026   X86MachineFunctionInfo *X86FI = MF->getInfo<X86MachineFunctionInfo>();
3027   unsigned GlobalBaseReg = X86FI->getGlobalBaseReg();
3028   if (GlobalBaseReg != 0)
3029     return GlobalBaseReg;
3030
3031   // Create the register. The code to initialize it is inserted
3032   // later, by the CGBR pass (below).
3033   MachineRegisterInfo &RegInfo = MF->getRegInfo();
3034   GlobalBaseReg = RegInfo.createVirtualRegister(X86::GR32RegisterClass);
3035   X86FI->setGlobalBaseReg(GlobalBaseReg);
3036   return GlobalBaseReg;
3037 }
3038
3039 // These are the replaceable SSE instructions. Some of these have Int variants
3040 // that we don't include here. We don't want to replace instructions selected
3041 // by intrinsics.
3042 static const unsigned ReplaceableInstrs[][3] = {
3043   //PackedSingle     PackedDouble    PackedInt
3044   { X86::MOVAPSmr,   X86::MOVAPDmr,  X86::MOVDQAmr  },
3045   { X86::MOVAPSrm,   X86::MOVAPDrm,  X86::MOVDQArm  },
3046   { X86::MOVAPSrr,   X86::MOVAPDrr,  X86::MOVDQArr  },
3047   { X86::MOVUPSmr,   X86::MOVUPDmr,  X86::MOVDQUmr  },
3048   { X86::MOVUPSrm,   X86::MOVUPDrm,  X86::MOVDQUrm  },
3049   { X86::MOVNTPSmr,  X86::MOVNTPDmr, X86::MOVNTDQmr },
3050   { X86::ANDNPSrm,   X86::ANDNPDrm,  X86::PANDNrm   },
3051   { X86::ANDNPSrr,   X86::ANDNPDrr,  X86::PANDNrr   },
3052   { X86::ANDPSrm,    X86::ANDPDrm,   X86::PANDrm    },
3053   { X86::ANDPSrr,    X86::ANDPDrr,   X86::PANDrr    },
3054   { X86::ORPSrm,     X86::ORPDrm,    X86::PORrm     },
3055   { X86::ORPSrr,     X86::ORPDrr,    X86::PORrr     },
3056   { X86::V_SET0PS,   X86::V_SET0PD,  X86::V_SET0PI  },
3057   { X86::XORPSrm,    X86::XORPDrm,   X86::PXORrm    },
3058   { X86::XORPSrr,    X86::XORPDrr,   X86::PXORrr    },
3059   // AVX 128-bit support
3060   { X86::VMOVAPSmr,  X86::VMOVAPDmr,  X86::VMOVDQAmr  },
3061   { X86::VMOVAPSrm,  X86::VMOVAPDrm,  X86::VMOVDQArm  },
3062   { X86::VMOVAPSrr,  X86::VMOVAPDrr,  X86::VMOVDQArr  },
3063   { X86::VMOVUPSmr,  X86::VMOVUPDmr,  X86::VMOVDQUmr  },
3064   { X86::VMOVUPSrm,  X86::VMOVUPDrm,  X86::VMOVDQUrm  },
3065   { X86::VMOVNTPSmr, X86::VMOVNTPDmr, X86::VMOVNTDQmr },
3066   { X86::VANDNPSrm,  X86::VANDNPDrm,  X86::VPANDNrm   },
3067   { X86::VANDNPSrr,  X86::VANDNPDrr,  X86::VPANDNrr   },
3068   { X86::VANDPSrm,   X86::VANDPDrm,   X86::VPANDrm    },
3069   { X86::VANDPSrr,   X86::VANDPDrr,   X86::VPANDrr    },
3070   { X86::VORPSrm,    X86::VORPDrm,    X86::VPORrm     },
3071   { X86::VORPSrr,    X86::VORPDrr,    X86::VPORrr     },
3072   { X86::AVX_SET0PS, X86::AVX_SET0PD, X86::AVX_SET0PI },
3073   { X86::VXORPSrm,   X86::VXORPDrm,   X86::VPXORrm    },
3074   { X86::VXORPSrr,   X86::VXORPDrr,   X86::VPXORrr    },
3075   // AVX 256-bit support
3076   { X86::VMOVAPSYmr,   X86::VMOVAPDYmr,   X86::VMOVDQAYmr  },
3077   { X86::VMOVAPSYrm,   X86::VMOVAPDYrm,   X86::VMOVDQAYrm  },
3078   { X86::VMOVAPSYrr,   X86::VMOVAPDYrr,   X86::VMOVDQAYrr  },
3079   { X86::VMOVUPSYmr,   X86::VMOVUPDYmr,   X86::VMOVDQUYmr  },
3080   { X86::VMOVUPSYrm,   X86::VMOVUPDYrm,   X86::VMOVDQUYrm  },
3081   { X86::VMOVNTPSYmr,  X86::VMOVNTPDYmr,  X86::VMOVNTDQYmr },
3082 };
3083
3084 // FIXME: Some shuffle and unpack instructions have equivalents in different
3085 // domains, but they require a bit more work than just switching opcodes.
3086
3087 static const unsigned *lookup(unsigned opcode, unsigned domain) {
3088   for (unsigned i = 0, e = array_lengthof(ReplaceableInstrs); i != e; ++i)
3089     if (ReplaceableInstrs[i][domain-1] == opcode)
3090       return ReplaceableInstrs[i];
3091   return 0;
3092 }
3093
3094 std::pair<uint16_t, uint16_t>
3095 X86InstrInfo::GetSSEDomain(const MachineInstr *MI) const {
3096   uint16_t domain = (MI->getDesc().TSFlags >> X86II::SSEDomainShift) & 3;
3097   return std::make_pair(domain,
3098                         domain && lookup(MI->getOpcode(), domain) ? 0xe : 0);
3099 }
3100
3101 void X86InstrInfo::SetSSEDomain(MachineInstr *MI, unsigned Domain) const {
3102   assert(Domain>0 && Domain<4 && "Invalid execution domain");
3103   uint16_t dom = (MI->getDesc().TSFlags >> X86II::SSEDomainShift) & 3;
3104   assert(dom && "Not an SSE instruction");
3105   const unsigned *table = lookup(MI->getOpcode(), dom);
3106   assert(table && "Cannot change domain");
3107   MI->setDesc(get(table[Domain-1]));
3108 }
3109
3110 /// getNoopForMachoTarget - Return the noop instruction to use for a noop.
3111 void X86InstrInfo::getNoopForMachoTarget(MCInst &NopInst) const {
3112   NopInst.setOpcode(X86::NOOP);
3113 }
3114
3115 bool X86InstrInfo::isHighLatencyDef(int opc) const {
3116   switch (opc) {
3117   default: return false;
3118   case X86::DIVSDrm:
3119   case X86::DIVSDrm_Int:
3120   case X86::DIVSDrr:
3121   case X86::DIVSDrr_Int:
3122   case X86::DIVSSrm:
3123   case X86::DIVSSrm_Int:
3124   case X86::DIVSSrr:
3125   case X86::DIVSSrr_Int:
3126   case X86::SQRTPDm:
3127   case X86::SQRTPDm_Int:
3128   case X86::SQRTPDr:
3129   case X86::SQRTPDr_Int:
3130   case X86::SQRTPSm:
3131   case X86::SQRTPSm_Int:
3132   case X86::SQRTPSr:
3133   case X86::SQRTPSr_Int:
3134   case X86::SQRTSDm:
3135   case X86::SQRTSDm_Int:
3136   case X86::SQRTSDr:
3137   case X86::SQRTSDr_Int:
3138   case X86::SQRTSSm:
3139   case X86::SQRTSSm_Int:
3140   case X86::SQRTSSr:
3141   case X86::SQRTSSr_Int:
3142     return true;
3143   }
3144 }
3145
3146 bool X86InstrInfo::
3147 hasHighOperandLatency(const InstrItineraryData *ItinData,
3148                       const MachineRegisterInfo *MRI,
3149                       const MachineInstr *DefMI, unsigned DefIdx,
3150                       const MachineInstr *UseMI, unsigned UseIdx) const {
3151   return isHighLatencyDef(DefMI->getOpcode());
3152 }
3153
3154 namespace {
3155   /// CGBR - Create Global Base Reg pass. This initializes the PIC
3156   /// global base register for x86-32.
3157   struct CGBR : public MachineFunctionPass {
3158     static char ID;
3159     CGBR() : MachineFunctionPass(ID) {}
3160
3161     virtual bool runOnMachineFunction(MachineFunction &MF) {
3162       const X86TargetMachine *TM =
3163         static_cast<const X86TargetMachine *>(&MF.getTarget());
3164
3165       assert(!TM->getSubtarget<X86Subtarget>().is64Bit() &&
3166              "X86-64 PIC uses RIP relative addressing");
3167
3168       // Only emit a global base reg in PIC mode.
3169       if (TM->getRelocationModel() != Reloc::PIC_)
3170         return false;
3171
3172       X86MachineFunctionInfo *X86FI = MF.getInfo<X86MachineFunctionInfo>();
3173       unsigned GlobalBaseReg = X86FI->getGlobalBaseReg();
3174
3175       // If we didn't need a GlobalBaseReg, don't insert code.
3176       if (GlobalBaseReg == 0)
3177         return false;
3178
3179       // Insert the set of GlobalBaseReg into the first MBB of the function
3180       MachineBasicBlock &FirstMBB = MF.front();
3181       MachineBasicBlock::iterator MBBI = FirstMBB.begin();
3182       DebugLoc DL = FirstMBB.findDebugLoc(MBBI);
3183       MachineRegisterInfo &RegInfo = MF.getRegInfo();
3184       const X86InstrInfo *TII = TM->getInstrInfo();
3185
3186       unsigned PC;
3187       if (TM->getSubtarget<X86Subtarget>().isPICStyleGOT())
3188         PC = RegInfo.createVirtualRegister(X86::GR32RegisterClass);
3189       else
3190         PC = GlobalBaseReg;
3191
3192       // Operand of MovePCtoStack is completely ignored by asm printer. It's
3193       // only used in JIT code emission as displacement to pc.
3194       BuildMI(FirstMBB, MBBI, DL, TII->get(X86::MOVPC32r), PC).addImm(0);
3195
3196       // If we're using vanilla 'GOT' PIC style, we should use relative addressing
3197       // not to pc, but to _GLOBAL_OFFSET_TABLE_ external.
3198       if (TM->getSubtarget<X86Subtarget>().isPICStyleGOT()) {
3199         // Generate addl $__GLOBAL_OFFSET_TABLE_ + [.-piclabel], %some_register
3200         BuildMI(FirstMBB, MBBI, DL, TII->get(X86::ADD32ri), GlobalBaseReg)
3201           .addReg(PC).addExternalSymbol("_GLOBAL_OFFSET_TABLE_",
3202                                         X86II::MO_GOT_ABSOLUTE_ADDRESS);
3203       }
3204
3205       return true;
3206     }
3207
3208     virtual const char *getPassName() const {
3209       return "X86 PIC Global Base Reg Initialization";
3210     }
3211
3212     virtual void getAnalysisUsage(AnalysisUsage &AU) const {
3213       AU.setPreservesCFG();
3214       MachineFunctionPass::getAnalysisUsage(AU);
3215     }
3216   };
3217 }
3218
3219 char CGBR::ID = 0;
3220 FunctionPass*
3221 llvm::createGlobalBaseRegPass() { return new CGBR(); }