lib/Target/X86/X86InstrCompiler.td

   1 //===- X86InstrCompiler.td - Compiler Pseudos and Patterns -*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the various pseudo instructions used by the compiler,
  11 // as well as Pat patterns used during instruction selection.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 //===----------------------------------------------------------------------===//
  16 // Pattern Matching Support
  17
  18 def GetLo32XForm : SDNodeXForm<imm, [{
  19   // Transformation function: get the low 32 bits.
  20   return getI32Imm((unsigned)N->getZExtValue());
  21 }]>;
  22
  23 def GetLo8XForm : SDNodeXForm<imm, [{
  24   // Transformation function: get the low 8 bits.
  25   return getI8Imm((uint8_t)N->getZExtValue());
  26 }]>;
  27
  28
  29 //===----------------------------------------------------------------------===//
  30 // Random Pseudo Instructions.
  31
  32 // PIC base construction.  This expands to code that looks like this:
  33 //     call  $next_inst
  34 //     popl %destreg"
  35 let neverHasSideEffects = 1, isNotDuplicable = 1, Uses = [ESP] in
  36   def MOVPC32r : Ii32<0xE8, Pseudo, (outs GR32:$reg), (ins i32imm:$label),
  37                       "", []>;
  38
  39
  40 // ADJCALLSTACKDOWN/UP implicitly use/def ESP because they may be expanded into
  41 // a stack adjustment and the codegen must know that they may modify the stack
  42 // pointer before prolog-epilog rewriting occurs.
  43 // Pessimistically assume ADJCALLSTACKDOWN / ADJCALLSTACKUP will become
  44 // sub / add which can clobber EFLAGS.
  45 let Defs = [ESP, EFLAGS], Uses = [ESP] in {
  46 def ADJCALLSTACKDOWN32 : I<0, Pseudo, (outs), (ins i32imm:$amt),
  47                            "#ADJCALLSTACKDOWN",
  48                            [(X86callseq_start timm:$amt)]>,
  49                           Requires<[In32BitMode]>;
  50 def ADJCALLSTACKUP32   : I<0, Pseudo, (outs), (ins i32imm:$amt1, i32imm:$amt2),
  51                            "#ADJCALLSTACKUP",
  52                            [(X86callseq_end timm:$amt1, timm:$amt2)]>,
  53                           Requires<[In32BitMode]>;
  54 }
  55
  56 // ADJCALLSTACKDOWN/UP implicitly use/def RSP because they may be expanded into
  57 // a stack adjustment and the codegen must know that they may modify the stack
  58 // pointer before prolog-epilog rewriting occurs.
  59 // Pessimistically assume ADJCALLSTACKDOWN / ADJCALLSTACKUP will become
  60 // sub / add which can clobber EFLAGS.
  61 let Defs = [RSP, EFLAGS], Uses = [RSP] in {
  62 def ADJCALLSTACKDOWN64 : I<0, Pseudo, (outs), (ins i32imm:$amt),
  63                            "#ADJCALLSTACKDOWN",
  64                            [(X86callseq_start timm:$amt)]>,
  65                           Requires<[In64BitMode]>;
  66 def ADJCALLSTACKUP64   : I<0, Pseudo, (outs), (ins i32imm:$amt1, i32imm:$amt2),
  67                            "#ADJCALLSTACKUP",
  68                            [(X86callseq_end timm:$amt1, timm:$amt2)]>,
  69                           Requires<[In64BitMode]>;
  70 }
  71
  72
  73
  74 // x86-64 va_start lowering magic.
  75 let usesCustomInserter = 1 in {
  76 def VASTART_SAVE_XMM_REGS : I<0, Pseudo,
  77                               (outs),
  78                               (ins GR8:$al,
  79                                    i64imm:$regsavefi, i64imm:$offset,
  80                                    variable_ops),
  81                               "#VASTART_SAVE_XMM_REGS $al, $regsavefi, $offset",
  82                               [(X86vastart_save_xmm_regs GR8:$al,
  83                                                          imm:$regsavefi,
  84                                                          imm:$offset)]>;
  85
  86 // The VAARG_64 pseudo-instruction takes the address of the va_list,
  87 // and places the address of the next argument into a register.
  88 let Defs = [EFLAGS] in
  89 def VAARG_64 : I<0, Pseudo,
  90                  (outs GR64:$dst),
  91                  (ins i8mem:$ap, i32imm:$size, i8imm:$mode, i32imm:$align),
  92                  "#VAARG_64 $dst, $ap, $size, $mode, $align",
  93                  [(set GR64:$dst,
  94                     (X86vaarg64 addr:$ap, imm:$size, imm:$mode, imm:$align)),
  95                   (implicit EFLAGS)]>;
  96
  97 // Dynamic stack allocation yields a _chkstk or _alloca call for all Windows
  98 // targets.  These calls are needed to probe the stack when allocating more than
  99 // 4k bytes in one go. Touching the stack at 4K increments is necessary to
 100 // ensure that the guard pages used by the OS virtual memory manager are
 101 // allocated in correct sequence.
 102 // The main point of having separate instruction are extra unmodelled effects
 103 // (compared to ordinary calls) like stack pointer change.
 104
 105 let Defs = [EAX, ESP, EFLAGS], Uses = [ESP] in
 106   def WIN_ALLOCA : I<0, Pseudo, (outs), (ins),
 107                      "# dynamic stack allocation",
 108                      [(X86WinAlloca)]>;
 109
 110 // When using segmented stacks these are lowered into instructions which first
 111 // check if the current stacklet has enough free memory. If it does, memory is
 112 // allocated by bumping the stack pointer. Otherwise memory is allocated from
 113 // the heap.
 114
 115 let Defs = [EAX, ESP, EFLAGS], Uses = [ESP] in
 116 def SEG_ALLOCA_32 : I<0, Pseudo, (outs GR32:$dst), (ins GR32:$size),
 117                       "# variable sized alloca for segmented stacks",
 118                       [(set GR32:$dst,
 119                          (X86SegAlloca GR32:$size))]>,
 120                     Requires<[In32BitMode]>;
 121
 122 let Defs = [RAX, RSP, EFLAGS], Uses = [RSP] in
 123 def SEG_ALLOCA_64 : I<0, Pseudo, (outs GR64:$dst), (ins GR64:$size),
 124                       "# variable sized alloca for segmented stacks",
 125                       [(set GR64:$dst,
 126                          (X86SegAlloca GR64:$size))]>,
 127                     Requires<[In64BitMode]>;
 128 }
 129
 130 // The MSVC runtime contains an _ftol2 routine for converting floating-point
 131 // to integer values. It has a strange calling convention: the input is
 132 // popped from the x87 stack, and the return value is given in EDX:EAX. No
 133 // other registers (aside from flags) are touched.
 134 // Microsoft toolchains do not support 80-bit precision, so a WIN_FTOL_80
 135 // variant is unnecessary.
 136
 137 let Defs = [EAX, EDX, EFLAGS], FPForm = SpecialFP in {
 138   def WIN_FTOL_32 : I<0, Pseudo, (outs), (ins RFP32:$src),
 139                       "# win32 fptoui",
 140                       [(X86WinFTOL RFP32:$src)]>,
 141                     Requires<[In32BitMode]>;
 142
 143   def WIN_FTOL_64 : I<0, Pseudo, (outs), (ins RFP64:$src),
 144                       "# win32 fptoui",
 145                       [(X86WinFTOL RFP64:$src)]>,
 146                     Requires<[In32BitMode]>;
 147 }
 148
 149 //===----------------------------------------------------------------------===//
 150 // EH Pseudo Instructions
 151 //
 152 let isTerminator = 1, isReturn = 1, isBarrier = 1,
 153     hasCtrlDep = 1, isCodeGenOnly = 1 in {
 154 def EH_RETURN   : I<0xC3, RawFrm, (outs), (ins GR32:$addr),
 155                     "ret\t#eh_return, addr: $addr",
 156                     [(X86ehret GR32:$addr)], IIC_RET>;
 157
 158 }
 159
 160 let isTerminator = 1, isReturn = 1, isBarrier = 1,
 161     hasCtrlDep = 1, isCodeGenOnly = 1 in {
 162 def EH_RETURN64   : I<0xC3, RawFrm, (outs), (ins GR64:$addr),
 163                      "ret\t#eh_return, addr: $addr",
 164                      [(X86ehret GR64:$addr)], IIC_RET>;
 165
 166 }
 167
 168 //===----------------------------------------------------------------------===//
 169 // Pseudo instructions used by segmented stacks.
 170 //
 171
 172 // This is lowered into a RET instruction by MCInstLower.  We need
 173 // this so that we don't have to have a MachineBasicBlock which ends
 174 // with a RET and also has successors.
 175 let isPseudo = 1 in {
 176 def MORESTACK_RET: I<0, Pseudo, (outs), (ins),
 177                           "", []>;
 178
 179 // This instruction is lowered to a RET followed by a MOV.  The two
 180 // instructions are not generated on a higher level since then the
 181 // verifier sees a MachineBasicBlock ending with a non-terminator.
 182 def MORESTACK_RET_RESTORE_R10 : I<0, Pseudo, (outs), (ins),
 183                                   "", []>;
 184 }
 185
 186 //===----------------------------------------------------------------------===//
 187 // Alias Instructions
 188 //===----------------------------------------------------------------------===//
 189
 190 // Alias instructions that map movr0 to xor.
 191 // FIXME: remove when we can teach regalloc that xor reg, reg is ok.
 192 // FIXME: Set encoding to pseudo.
 193 let Defs = [EFLAGS], isReMaterializable = 1, isAsCheapAsAMove = 1,
 194     isCodeGenOnly = 1 in {
 195 def MOV8r0   : I<0x30, MRMInitReg, (outs GR8 :$dst), (ins), "",
 196                  [(set GR8:$dst, 0)], IIC_ALU_NONMEM>;
 197
 198 // We want to rewrite MOV16r0 in terms of MOV32r0, because it's a smaller
 199 // encoding and avoids a partial-register update sometimes, but doing so
 200 // at isel time interferes with rematerialization in the current register
 201 // allocator. For now, this is rewritten when the instruction is lowered
 202 // to an MCInst.
 203 def MOV16r0   : I<0x31, MRMInitReg, (outs GR16:$dst), (ins),
 204                  "",
 205                  [(set GR16:$dst, 0)], IIC_ALU_NONMEM>, OpSize;
 206
 207 // FIXME: Set encoding to pseudo.
 208 def MOV32r0  : I<0x31, MRMInitReg, (outs GR32:$dst), (ins), "",
 209                  [(set GR32:$dst, 0)], IIC_ALU_NONMEM>;
 210 }
 211
 212 // We want to rewrite MOV64r0 in terms of MOV32r0, because it's sometimes a
 213 // smaller encoding, but doing so at isel time interferes with rematerialization
 214 // in the current register allocator. For now, this is rewritten when the
 215 // instruction is lowered to an MCInst.
 216 // FIXME: AddedComplexity gives this a higher priority than MOV64ri32. Remove
 217 // when we have a better way to specify isel priority.
 218 let Defs = [EFLAGS], isCodeGenOnly=1,
 219     AddedComplexity = 1, isReMaterializable = 1, isAsCheapAsAMove = 1 in
 220 def MOV64r0   : I<0x31, MRMInitReg, (outs GR64:$dst), (ins), "",
 221                  [(set GR64:$dst, 0)], IIC_ALU_NONMEM>;
 222
 223 // Materialize i64 constant where top 32-bits are zero. This could theoretically
 224 // use MOV32ri with a SUBREG_TO_REG to represent the zero-extension, however
 225 // that would make it more difficult to rematerialize.
 226 let AddedComplexity = 1, isReMaterializable = 1, isAsCheapAsAMove = 1,
 227     isCodeGenOnly = 1 in
 228 def MOV64ri64i32 : Ii32<0xB8, AddRegFrm, (outs GR64:$dst), (ins i64i32imm:$src),
 229                         "", [(set GR64:$dst, i64immZExt32:$src)],
 230                         IIC_ALU_NONMEM>;
 231
 232 // Use sbb to materialize carry bit.
 233 let Uses = [EFLAGS], Defs = [EFLAGS], isCodeGenOnly = 1 in {
 234 // FIXME: These are pseudo ops that should be replaced with Pat<> patterns.
 235 // However, Pat<> can't replicate the destination reg into the inputs of the
 236 // result.
 237 // FIXME: Change these to have encoding Pseudo when X86MCCodeEmitter replaces
 238 // X86CodeEmitter.
 239 def SETB_C8r : I<0x18, MRMInitReg, (outs GR8:$dst), (ins), "",
 240                  [(set GR8:$dst, (X86setcc_c X86_COND_B, EFLAGS))],
 241                  IIC_ALU_NONMEM>;
 242 def SETB_C16r : I<0x19, MRMInitReg, (outs GR16:$dst), (ins), "",
 243                  [(set GR16:$dst, (X86setcc_c X86_COND_B, EFLAGS))],
 244                  IIC_ALU_NONMEM>,
 245                 OpSize;
 246 def SETB_C32r : I<0x19, MRMInitReg, (outs GR32:$dst), (ins), "",
 247                  [(set GR32:$dst, (X86setcc_c X86_COND_B, EFLAGS))],
 248                  IIC_ALU_NONMEM>;
 249 def SETB_C64r : RI<0x19, MRMInitReg, (outs GR64:$dst), (ins), "",
 250                  [(set GR64:$dst, (X86setcc_c X86_COND_B, EFLAGS))],
 251                  IIC_ALU_NONMEM>;
 252 } // isCodeGenOnly
 253
 254
 255 def : Pat<(i16 (anyext (i8 (X86setcc_c X86_COND_B, EFLAGS)))),
 256           (SETB_C16r)>;
 257 def : Pat<(i32 (anyext (i8 (X86setcc_c X86_COND_B, EFLAGS)))),
 258           (SETB_C32r)>;
 259 def : Pat<(i64 (anyext (i8 (X86setcc_c X86_COND_B, EFLAGS)))),
 260           (SETB_C64r)>;
 261
 262 def : Pat<(i16 (sext (i8 (X86setcc_c X86_COND_B, EFLAGS)))),
 263           (SETB_C16r)>;
 264 def : Pat<(i32 (sext (i8 (X86setcc_c X86_COND_B, EFLAGS)))),
 265           (SETB_C32r)>;
 266 def : Pat<(i64 (sext (i8 (X86setcc_c X86_COND_B, EFLAGS)))),
 267           (SETB_C64r)>;
 268
 269 // We canonicalize 'setb' to "(and (sbb reg,reg), 1)" on the hope that the and
 270 // will be eliminated and that the sbb can be extended up to a wider type.  When
 271 // this happens, it is great.  However, if we are left with an 8-bit sbb and an
 272 // and, we might as well just match it as a setb.
 273 def : Pat<(and (i8 (X86setcc_c X86_COND_B, EFLAGS)), 1),
 274           (SETBr)>;
 275
 276 // (add OP, SETB) -> (adc OP, 0)
 277 def : Pat<(add (and (i8 (X86setcc_c X86_COND_B, EFLAGS)), 1), GR8:$op),
 278           (ADC8ri GR8:$op, 0)>;
 279 def : Pat<(add (and (i32 (X86setcc_c X86_COND_B, EFLAGS)), 1), GR32:$op),
 280           (ADC32ri8 GR32:$op, 0)>;
 281 def : Pat<(add (and (i64 (X86setcc_c X86_COND_B, EFLAGS)), 1), GR64:$op),
 282           (ADC64ri8 GR64:$op, 0)>;
 283
 284 // (sub OP, SETB) -> (sbb OP, 0)
 285 def : Pat<(sub GR8:$op, (and (i8 (X86setcc_c X86_COND_B, EFLAGS)), 1)),
 286           (SBB8ri GR8:$op, 0)>;
 287 def : Pat<(sub GR32:$op, (and (i32 (X86setcc_c X86_COND_B, EFLAGS)), 1)),
 288           (SBB32ri8 GR32:$op, 0)>;
 289 def : Pat<(sub GR64:$op, (and (i64 (X86setcc_c X86_COND_B, EFLAGS)), 1)),
 290           (SBB64ri8 GR64:$op, 0)>;
 291
 292 // (sub OP, SETCC_CARRY) -> (adc OP, 0)
 293 def : Pat<(sub GR8:$op, (i8 (X86setcc_c X86_COND_B, EFLAGS))),
 294           (ADC8ri GR8:$op, 0)>;
 295 def : Pat<(sub GR32:$op, (i32 (X86setcc_c X86_COND_B, EFLAGS))),
 296           (ADC32ri8 GR32:$op, 0)>;
 297 def : Pat<(sub GR64:$op, (i64 (X86setcc_c X86_COND_B, EFLAGS))),
 298           (ADC64ri8 GR64:$op, 0)>;
 299
 300 //===----------------------------------------------------------------------===//
 301 // String Pseudo Instructions
 302 //
 303 let Defs = [ECX,EDI,ESI], Uses = [ECX,EDI,ESI], isCodeGenOnly = 1 in {
 304 def REP_MOVSB_32 : I<0xA4, RawFrm, (outs), (ins), "{rep;movsb|rep movsb}",
 305                     [(X86rep_movs i8)], IIC_REP_MOVS>, REP,
 306                    Requires<[In32BitMode]>;
 307 def REP_MOVSW_32 : I<0xA5, RawFrm, (outs), (ins), "{rep;movsw|rep movsw}",
 308                     [(X86rep_movs i16)], IIC_REP_MOVS>, REP, OpSize,
 309                    Requires<[In32BitMode]>;
 310 def REP_MOVSD_32 : I<0xA5, RawFrm, (outs), (ins), "{rep;movsl|rep movsd}",
 311                     [(X86rep_movs i32)], IIC_REP_MOVS>, REP,
 312                    Requires<[In32BitMode]>;
 313 }
 314
 315 let Defs = [RCX,RDI,RSI], Uses = [RCX,RDI,RSI], isCodeGenOnly = 1 in {
 316 def REP_MOVSB_64 : I<0xA4, RawFrm, (outs), (ins), "{rep;movsb|rep movsb}",
 317                     [(X86rep_movs i8)], IIC_REP_MOVS>, REP,
 318                    Requires<[In64BitMode]>;
 319 def REP_MOVSW_64 : I<0xA5, RawFrm, (outs), (ins), "{rep;movsw|rep movsw}",
 320                     [(X86rep_movs i16)], IIC_REP_MOVS>, REP, OpSize,
 321                    Requires<[In64BitMode]>;
 322 def REP_MOVSD_64 : I<0xA5, RawFrm, (outs), (ins), "{rep;movsl|rep movsd}",
 323                     [(X86rep_movs i32)], IIC_REP_MOVS>, REP,
 324                    Requires<[In64BitMode]>;
 325 def REP_MOVSQ_64 : RI<0xA5, RawFrm, (outs), (ins), "{rep;movsq|rep movsq}",
 326                     [(X86rep_movs i64)], IIC_REP_MOVS>, REP,
 327                    Requires<[In64BitMode]>;
 328 }
 329
 330 // FIXME: Should use "(X86rep_stos AL)" as the pattern.
 331 let Defs = [ECX,EDI], isCodeGenOnly = 1 in {
 332   let Uses = [AL,ECX,EDI] in
 333   def REP_STOSB_32 : I<0xAA, RawFrm, (outs), (ins), "{rep;stosb|rep stosb}",
 334                       [(X86rep_stos i8)], IIC_REP_STOS>, REP,
 335                      Requires<[In32BitMode]>;
 336   let Uses = [AX,ECX,EDI] in
 337   def REP_STOSW_32 : I<0xAB, RawFrm, (outs), (ins), "{rep;stosw|rep stosw}",
 338                       [(X86rep_stos i16)], IIC_REP_STOS>, REP, OpSize,
 339                      Requires<[In32BitMode]>;
 340   let Uses = [EAX,ECX,EDI] in
 341   def REP_STOSD_32 : I<0xAB, RawFrm, (outs), (ins), "{rep;stosl|rep stosd}",
 342                       [(X86rep_stos i32)], IIC_REP_STOS>, REP,
 343                      Requires<[In32BitMode]>;
 344 }
 345
 346 let Defs = [RCX,RDI], isCodeGenOnly = 1 in {
 347   let Uses = [AL,RCX,RDI] in
 348   def REP_STOSB_64 : I<0xAA, RawFrm, (outs), (ins), "{rep;stosb|rep stosb}",
 349                       [(X86rep_stos i8)], IIC_REP_STOS>, REP,
 350                      Requires<[In64BitMode]>;
 351   let Uses = [AX,RCX,RDI] in
 352   def REP_STOSW_64 : I<0xAB, RawFrm, (outs), (ins), "{rep;stosw|rep stosw}",
 353                       [(X86rep_stos i16)], IIC_REP_STOS>, REP, OpSize,
 354                      Requires<[In64BitMode]>;
 355   let Uses = [RAX,RCX,RDI] in
 356   def REP_STOSD_64 : I<0xAB, RawFrm, (outs), (ins), "{rep;stosl|rep stosd}",
 357                       [(X86rep_stos i32)], IIC_REP_STOS>, REP,
 358                      Requires<[In64BitMode]>;
 359
 360   let Uses = [RAX,RCX,RDI] in
 361   def REP_STOSQ_64 : RI<0xAB, RawFrm, (outs), (ins), "{rep;stosq|rep stosq}",
 362                       [(X86rep_stos i64)], IIC_REP_STOS>, REP,
 363                      Requires<[In64BitMode]>;
 364 }
 365
 366 //===----------------------------------------------------------------------===//
 367 // Thread Local Storage Instructions
 368 //
 369
 370 // ELF TLS Support
 371 // All calls clobber the non-callee saved registers. ESP is marked as
 372 // a use to prevent stack-pointer assignments that appear immediately
 373 // before calls from potentially appearing dead.
 374 let Defs = [EAX, ECX, EDX, FP0, FP1, FP2, FP3, FP4, FP5, FP6, ST0,
 375             MM0, MM1, MM2, MM3, MM4, MM5, MM6, MM7,
 376             XMM0, XMM1, XMM2, XMM3, XMM4, XMM5, XMM6, XMM7,
 377             XMM8, XMM9, XMM10, XMM11, XMM12, XMM13, XMM14, XMM15, EFLAGS],
 378     Uses = [ESP] in {
 379 def TLS_addr32 : I<0, Pseudo, (outs), (ins i32mem:$sym),
 380                   "# TLS_addr32",
 381                   [(X86tlsaddr tls32addr:$sym)]>,
 382                   Requires<[In32BitMode]>;
 383 def TLS_base_addr32 : I<0, Pseudo, (outs), (ins i32mem:$sym),
 384                   "# TLS_base_addr32",
 385                   [(X86tlsbaseaddr tls32baseaddr:$sym)]>,
 386                   Requires<[In32BitMode]>;
 387 }
 388
 389 // All calls clobber the non-callee saved registers. RSP is marked as
 390 // a use to prevent stack-pointer assignments that appear immediately
 391 // before calls from potentially appearing dead.
 392 let Defs = [RAX, RCX, RDX, RSI, RDI, R8, R9, R10, R11,
 393             FP0, FP1, FP2, FP3, FP4, FP5, FP6, ST0, ST1,
 394             MM0, MM1, MM2, MM3, MM4, MM5, MM6, MM7,
 395             XMM0, XMM1, XMM2, XMM3, XMM4, XMM5, XMM6, XMM7,
 396             XMM8, XMM9, XMM10, XMM11, XMM12, XMM13, XMM14, XMM15, EFLAGS],
 397     Uses = [RSP] in {
 398 def TLS_addr64 : I<0, Pseudo, (outs), (ins i64mem:$sym),
 399                    "# TLS_addr64",
 400                   [(X86tlsaddr tls64addr:$sym)]>,
 401                   Requires<[In64BitMode]>;
 402 def TLS_base_addr64 : I<0, Pseudo, (outs), (ins i64mem:$sym),
 403                    "# TLS_base_addr64",
 404                   [(X86tlsbaseaddr tls64baseaddr:$sym)]>,
 405                   Requires<[In64BitMode]>;
 406 }
 407
 408 // Darwin TLS Support
 409 // For i386, the address of the thunk is passed on the stack, on return the
 410 // address of the variable is in %eax.  %ecx is trashed during the function
 411 // call.  All other registers are preserved.
 412 let Defs = [EAX, ECX, EFLAGS],
 413     Uses = [ESP],
 414     usesCustomInserter = 1 in
 415 def TLSCall_32 : I<0, Pseudo, (outs), (ins i32mem:$sym),
 416                 "# TLSCall_32",
 417                 [(X86TLSCall addr:$sym)]>,
 418                 Requires<[In32BitMode]>;
 419
 420 // For x86_64, the address of the thunk is passed in %rdi, on return
 421 // the address of the variable is in %rax.  All other registers are preserved.
 422 let Defs = [RAX, EFLAGS],
 423     Uses = [RSP, RDI],
 424     usesCustomInserter = 1 in
 425 def TLSCall_64 : I<0, Pseudo, (outs), (ins i64mem:$sym),
 426                   "# TLSCall_64",
 427                   [(X86TLSCall addr:$sym)]>,
 428                   Requires<[In64BitMode]>;
 429
 430
 431 //===----------------------------------------------------------------------===//
 432 // Conditional Move Pseudo Instructions
 433
 434 // X86 doesn't have 8-bit conditional moves. Use a customInserter to
 435 // emit control flow. An alternative to this is to mark i8 SELECT as Promote,
 436 // however that requires promoting the operands, and can induce additional
 437 // i8 register pressure.
 438 let usesCustomInserter = 1, Uses = [EFLAGS] in {
 439 def CMOV_GR8 : I<0, Pseudo,
 440                  (outs GR8:$dst), (ins GR8:$src1, GR8:$src2, i8imm:$cond),
 441                  "#CMOV_GR8 PSEUDO!",
 442                  [(set GR8:$dst, (X86cmov GR8:$src1, GR8:$src2,
 443                                           imm:$cond, EFLAGS))]>;
 444
 445 let Predicates = [NoCMov] in {
 446 def CMOV_GR32 : I<0, Pseudo,
 447                     (outs GR32:$dst), (ins GR32:$src1, GR32:$src2, i8imm:$cond),
 448                     "#CMOV_GR32* PSEUDO!",
 449                     [(set GR32:$dst,
 450                       (X86cmov GR32:$src1, GR32:$src2, imm:$cond, EFLAGS))]>;
 451 def CMOV_GR16 : I<0, Pseudo,
 452                     (outs GR16:$dst), (ins GR16:$src1, GR16:$src2, i8imm:$cond),
 453                     "#CMOV_GR16* PSEUDO!",
 454                     [(set GR16:$dst,
 455                       (X86cmov GR16:$src1, GR16:$src2, imm:$cond, EFLAGS))]>;
 456 def CMOV_RFP32 : I<0, Pseudo,
 457                     (outs RFP32:$dst),
 458                     (ins RFP32:$src1, RFP32:$src2, i8imm:$cond),
 459                     "#CMOV_RFP32 PSEUDO!",
 460                     [(set RFP32:$dst,
 461                       (X86cmov RFP32:$src1, RFP32:$src2, imm:$cond,
 462                                                   EFLAGS))]>;
 463 def CMOV_RFP64 : I<0, Pseudo,
 464                     (outs RFP64:$dst),
 465                     (ins RFP64:$src1, RFP64:$src2, i8imm:$cond),
 466                     "#CMOV_RFP64 PSEUDO!",
 467                     [(set RFP64:$dst,
 468                       (X86cmov RFP64:$src1, RFP64:$src2, imm:$cond,
 469                                                   EFLAGS))]>;
 470 def CMOV_RFP80 : I<0, Pseudo,
 471                     (outs RFP80:$dst),
 472                     (ins RFP80:$src1, RFP80:$src2, i8imm:$cond),
 473                     "#CMOV_RFP80 PSEUDO!",
 474                     [(set RFP80:$dst,
 475                       (X86cmov RFP80:$src1, RFP80:$src2, imm:$cond,
 476                                                   EFLAGS))]>;
 477 } // Predicates = [NoCMov]
 478 } // UsesCustomInserter = 1, Uses = [EFLAGS]
 479
 480
 481 //===----------------------------------------------------------------------===//
 482 // Atomic Instruction Pseudo Instructions
 483 //===----------------------------------------------------------------------===//
 484
 485 // Atomic exchange, and, or, xor
 486 let Constraints = "$val = $dst", Defs = [EFLAGS],
 487                   usesCustomInserter = 1 in {
 488
 489 def ATOMAND8 : I<0, Pseudo, (outs GR8:$dst),(ins i8mem:$ptr, GR8:$val),
 490                "#ATOMAND8 PSEUDO!",
 491                [(set GR8:$dst, (atomic_load_and_8 addr:$ptr, GR8:$val))]>;
 492 def ATOMOR8 : I<0, Pseudo, (outs GR8:$dst),(ins i8mem:$ptr, GR8:$val),
 493                "#ATOMOR8 PSEUDO!",
 494                [(set GR8:$dst, (atomic_load_or_8 addr:$ptr, GR8:$val))]>;
 495 def ATOMXOR8 : I<0, Pseudo,(outs GR8:$dst),(ins i8mem:$ptr, GR8:$val),
 496                "#ATOMXOR8 PSEUDO!",
 497                [(set GR8:$dst, (atomic_load_xor_8 addr:$ptr, GR8:$val))]>;
 498 def ATOMNAND8 : I<0, Pseudo,(outs GR8:$dst),(ins i8mem:$ptr, GR8:$val),
 499                "#ATOMNAND8 PSEUDO!",
 500                [(set GR8:$dst, (atomic_load_nand_8 addr:$ptr, GR8:$val))]>;
 501
 502 def ATOMAND16 : I<0, Pseudo, (outs GR16:$dst),(ins i16mem:$ptr, GR16:$val),
 503                "#ATOMAND16 PSEUDO!",
 504                [(set GR16:$dst, (atomic_load_and_16 addr:$ptr, GR16:$val))]>;
 505 def ATOMOR16 : I<0, Pseudo, (outs GR16:$dst),(ins i16mem:$ptr, GR16:$val),
 506                "#ATOMOR16 PSEUDO!",
 507                [(set GR16:$dst, (atomic_load_or_16 addr:$ptr, GR16:$val))]>;
 508 def ATOMXOR16 : I<0, Pseudo,(outs GR16:$dst),(ins i16mem:$ptr, GR16:$val),
 509                "#ATOMXOR16 PSEUDO!",
 510                [(set GR16:$dst, (atomic_load_xor_16 addr:$ptr, GR16:$val))]>;
 511 def ATOMNAND16 : I<0, Pseudo,(outs GR16:$dst),(ins i16mem:$ptr, GR16:$val),
 512                "#ATOMNAND16 PSEUDO!",
 513                [(set GR16:$dst, (atomic_load_nand_16 addr:$ptr, GR16:$val))]>;
 514 def ATOMMIN16: I<0, Pseudo, (outs GR16:$dst), (ins i16mem:$ptr, GR16:$val),
 515                "#ATOMMIN16 PSEUDO!",
 516                [(set GR16:$dst, (atomic_load_min_16 addr:$ptr, GR16:$val))]>;
 517 def ATOMMAX16: I<0, Pseudo, (outs GR16:$dst),(ins i16mem:$ptr, GR16:$val),
 518                "#ATOMMAX16 PSEUDO!",
 519                [(set GR16:$dst, (atomic_load_max_16 addr:$ptr, GR16:$val))]>;
 520 def ATOMUMIN16: I<0, Pseudo, (outs GR16:$dst),(ins i16mem:$ptr, GR16:$val),
 521                "#ATOMUMIN16 PSEUDO!",
 522                [(set GR16:$dst, (atomic_load_umin_16 addr:$ptr, GR16:$val))]>;
 523 def ATOMUMAX16: I<0, Pseudo, (outs GR16:$dst),(ins i16mem:$ptr, GR16:$val),
 524                "#ATOMUMAX16 PSEUDO!",
 525                [(set GR16:$dst, (atomic_load_umax_16 addr:$ptr, GR16:$val))]>;
 526
 527
 528 def ATOMAND32 : I<0, Pseudo, (outs GR32:$dst),(ins i32mem:$ptr, GR32:$val),
 529                "#ATOMAND32 PSEUDO!",
 530                [(set GR32:$dst, (atomic_load_and_32 addr:$ptr, GR32:$val))]>;
 531 def ATOMOR32 : I<0, Pseudo, (outs GR32:$dst),(ins i32mem:$ptr, GR32:$val),
 532                "#ATOMOR32 PSEUDO!",
 533                [(set GR32:$dst, (atomic_load_or_32 addr:$ptr, GR32:$val))]>;
 534 def ATOMXOR32 : I<0, Pseudo,(outs GR32:$dst),(ins i32mem:$ptr, GR32:$val),
 535                "#ATOMXOR32 PSEUDO!",
 536                [(set GR32:$dst, (atomic_load_xor_32 addr:$ptr, GR32:$val))]>;
 537 def ATOMNAND32 : I<0, Pseudo,(outs GR32:$dst),(ins i32mem:$ptr, GR32:$val),
 538                "#ATOMNAND32 PSEUDO!",
 539                [(set GR32:$dst, (atomic_load_nand_32 addr:$ptr, GR32:$val))]>;
 540 def ATOMMIN32: I<0, Pseudo, (outs GR32:$dst), (ins i32mem:$ptr, GR32:$val),
 541                "#ATOMMIN32 PSEUDO!",
 542                [(set GR32:$dst, (atomic_load_min_32 addr:$ptr, GR32:$val))]>;
 543 def ATOMMAX32: I<0, Pseudo, (outs GR32:$dst),(ins i32mem:$ptr, GR32:$val),
 544                "#ATOMMAX32 PSEUDO!",
 545                [(set GR32:$dst, (atomic_load_max_32 addr:$ptr, GR32:$val))]>;
 546 def ATOMUMIN32: I<0, Pseudo, (outs GR32:$dst),(ins i32mem:$ptr, GR32:$val),
 547                "#ATOMUMIN32 PSEUDO!",
 548                [(set GR32:$dst, (atomic_load_umin_32 addr:$ptr, GR32:$val))]>;
 549 def ATOMUMAX32: I<0, Pseudo, (outs GR32:$dst),(ins i32mem:$ptr, GR32:$val),
 550                "#ATOMUMAX32 PSEUDO!",
 551                [(set GR32:$dst, (atomic_load_umax_32 addr:$ptr, GR32:$val))]>;
 552
 553
 554
 555 def ATOMAND64 : I<0, Pseudo, (outs GR64:$dst),(ins i64mem:$ptr, GR64:$val),
 556                "#ATOMAND64 PSEUDO!",
 557                [(set GR64:$dst, (atomic_load_and_64 addr:$ptr, GR64:$val))]>;
 558 def ATOMOR64 : I<0, Pseudo, (outs GR64:$dst),(ins i64mem:$ptr, GR64:$val),
 559                "#ATOMOR64 PSEUDO!",
 560                [(set GR64:$dst, (atomic_load_or_64 addr:$ptr, GR64:$val))]>;
 561 def ATOMXOR64 : I<0, Pseudo,(outs GR64:$dst),(ins i64mem:$ptr, GR64:$val),
 562                "#ATOMXOR64 PSEUDO!",
 563                [(set GR64:$dst, (atomic_load_xor_64 addr:$ptr, GR64:$val))]>;
 564 def ATOMNAND64 : I<0, Pseudo,(outs GR64:$dst),(ins i64mem:$ptr, GR64:$val),
 565                "#ATOMNAND64 PSEUDO!",
 566                [(set GR64:$dst, (atomic_load_nand_64 addr:$ptr, GR64:$val))]>;
 567 def ATOMMIN64: I<0, Pseudo, (outs GR64:$dst), (ins i64mem:$ptr, GR64:$val),
 568                "#ATOMMIN64 PSEUDO!",
 569                [(set GR64:$dst, (atomic_load_min_64 addr:$ptr, GR64:$val))]>;
 570 def ATOMMAX64: I<0, Pseudo, (outs GR64:$dst),(ins i64mem:$ptr, GR64:$val),
 571                "#ATOMMAX64 PSEUDO!",
 572                [(set GR64:$dst, (atomic_load_max_64 addr:$ptr, GR64:$val))]>;
 573 def ATOMUMIN64: I<0, Pseudo, (outs GR64:$dst),(ins i64mem:$ptr, GR64:$val),
 574                "#ATOMUMIN64 PSEUDO!",
 575                [(set GR64:$dst, (atomic_load_umin_64 addr:$ptr, GR64:$val))]>;
 576 def ATOMUMAX64: I<0, Pseudo, (outs GR64:$dst),(ins i64mem:$ptr, GR64:$val),
 577                "#ATOMUMAX64 PSEUDO!",
 578                [(set GR64:$dst, (atomic_load_umax_64 addr:$ptr, GR64:$val))]>;
 579 }
 580
 581 let Constraints = "$val1 = $dst1, $val2 = $dst2",
 582                   Defs = [EFLAGS, EAX, EBX, ECX, EDX],
 583                   Uses = [EAX, EBX, ECX, EDX],
 584                   mayLoad = 1, mayStore = 1,
 585                   usesCustomInserter = 1 in {
 586 def ATOMAND6432 : I<0, Pseudo, (outs GR32:$dst1, GR32:$dst2),
 587                                (ins i64mem:$ptr, GR32:$val1, GR32:$val2),
 588                "#ATOMAND6432 PSEUDO!", []>;
 589 def ATOMOR6432 : I<0, Pseudo, (outs GR32:$dst1, GR32:$dst2),
 590                                (ins i64mem:$ptr, GR32:$val1, GR32:$val2),
 591                "#ATOMOR6432 PSEUDO!", []>;
 592 def ATOMXOR6432 : I<0, Pseudo, (outs GR32:$dst1, GR32:$dst2),
 593                                (ins i64mem:$ptr, GR32:$val1, GR32:$val2),
 594                "#ATOMXOR6432 PSEUDO!", []>;
 595 def ATOMNAND6432 : I<0, Pseudo, (outs GR32:$dst1, GR32:$dst2),
 596                                (ins i64mem:$ptr, GR32:$val1, GR32:$val2),
 597                "#ATOMNAND6432 PSEUDO!", []>;
 598 def ATOMADD6432 : I<0, Pseudo, (outs GR32:$dst1, GR32:$dst2),
 599                                (ins i64mem:$ptr, GR32:$val1, GR32:$val2),
 600                "#ATOMADD6432 PSEUDO!", []>;
 601 def ATOMSUB6432 : I<0, Pseudo, (outs GR32:$dst1, GR32:$dst2),
 602                                (ins i64mem:$ptr, GR32:$val1, GR32:$val2),
 603                "#ATOMSUB6432 PSEUDO!", []>;
 604 def ATOMSWAP6432 : I<0, Pseudo, (outs GR32:$dst1, GR32:$dst2),
 605                                (ins i64mem:$ptr, GR32:$val1, GR32:$val2),
 606                "#ATOMSWAP6432 PSEUDO!", []>;
 607 }
 608
 609 //===----------------------------------------------------------------------===//
 610 // Normal-Instructions-With-Lock-Prefix Pseudo Instructions
 611 //===----------------------------------------------------------------------===//
 612
 613 // FIXME: Use normal instructions and add lock prefix dynamically.
 614
 615 // Memory barriers
 616
 617 // TODO: Get this to fold the constant into the instruction.
 618 let isCodeGenOnly = 1, Defs = [EFLAGS] in
 619 def OR32mrLocked  : I<0x09, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$zero),
 620                       "lock\n\t"
 621                       "or{l}\t{$zero, $dst|$dst, $zero}",
 622                       [], IIC_ALU_MEM>, Requires<[In32BitMode]>, LOCK;
 623
 624 let hasSideEffects = 1 in
 625 def Int_MemBarrier : I<0, Pseudo, (outs), (ins),
 626                      "#MEMBARRIER",
 627                      [(X86MemBarrier)]>;
 628
 629 // RegOpc corresponds to the mr version of the instruction
 630 // ImmOpc corresponds to the mi version of the instruction
 631 // ImmOpc8 corresponds to the mi8 version of the instruction
 632 // ImmMod corresponds to the instruction format of the mi and mi8 versions
 633 multiclass LOCK_ArithBinOp<bits<8> RegOpc, bits<8> ImmOpc, bits<8> ImmOpc8,
 634                            Format ImmMod, string mnemonic> {
 635 let Defs = [EFLAGS], mayLoad = 1, mayStore = 1, isCodeGenOnly = 1 in {
 636
 637 def #NAME#8mr : I<{RegOpc{7}, RegOpc{6}, RegOpc{5}, RegOpc{4},
 638                    RegOpc{3}, RegOpc{2}, RegOpc{1}, 0 },
 639                    MRMDestMem, (outs), (ins i8mem:$dst, GR8:$src2),
 640                    !strconcat("lock\n\t", mnemonic, "{b}\t",
 641                               "{$src2, $dst|$dst, $src2}"),
 642                    [], IIC_ALU_NONMEM>, LOCK;
 643 def #NAME#16mr : I<{RegOpc{7}, RegOpc{6}, RegOpc{5}, RegOpc{4},
 644                     RegOpc{3}, RegOpc{2}, RegOpc{1}, 1 },
 645                     MRMDestMem, (outs), (ins i16mem:$dst, GR16:$src2),
 646                     !strconcat("lock\n\t", mnemonic, "{w}\t",
 647                                "{$src2, $dst|$dst, $src2}"),
 648                     [], IIC_ALU_NONMEM>, OpSize, LOCK;
 649 def #NAME#32mr : I<{RegOpc{7}, RegOpc{6}, RegOpc{5}, RegOpc{4},
 650                     RegOpc{3}, RegOpc{2}, RegOpc{1}, 1 },
 651                     MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src2),
 652                     !strconcat("lock\n\t", mnemonic, "{l}\t",
 653                                "{$src2, $dst|$dst, $src2}"),
 654                     [], IIC_ALU_NONMEM>, LOCK;
 655 def #NAME#64mr : RI<{RegOpc{7}, RegOpc{6}, RegOpc{5}, RegOpc{4},
 656                      RegOpc{3}, RegOpc{2}, RegOpc{1}, 1 },
 657                      MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src2),
 658                      !strconcat("lock\n\t", mnemonic, "{q}\t",
 659                                 "{$src2, $dst|$dst, $src2}"),
 660                      [], IIC_ALU_NONMEM>, LOCK;
 661
 662 def #NAME#8mi : Ii8<{ImmOpc{7}, ImmOpc{6}, ImmOpc{5}, ImmOpc{4},
 663                      ImmOpc{3}, ImmOpc{2}, ImmOpc{1}, 0 },
 664                      ImmMod, (outs), (ins i8mem :$dst, i8imm :$src2),
 665                      !strconcat("lock\n\t", mnemonic, "{b}\t",
 666                                 "{$src2, $dst|$dst, $src2}"),
 667                      [], IIC_ALU_MEM>, LOCK;
 668
 669 def #NAME#16mi : Ii16<{ImmOpc{7}, ImmOpc{6}, ImmOpc{5}, ImmOpc{4},
 670                        ImmOpc{3}, ImmOpc{2}, ImmOpc{1}, 1 },
 671                        ImmMod, (outs), (ins i16mem :$dst, i16imm :$src2),
 672                        !strconcat("lock\n\t", mnemonic, "{w}\t",
 673                                   "{$src2, $dst|$dst, $src2}"),
 674                        [], IIC_ALU_MEM>, LOCK;
 675
 676 def #NAME#32mi : Ii32<{ImmOpc{7}, ImmOpc{6}, ImmOpc{5}, ImmOpc{4},
 677                        ImmOpc{3}, ImmOpc{2}, ImmOpc{1}, 1 },
 678                        ImmMod, (outs), (ins i32mem :$dst, i32imm :$src2),
 679                        !strconcat("lock\n\t", mnemonic, "{l}\t",
 680                                   "{$src2, $dst|$dst, $src2}"),
 681                        [], IIC_ALU_MEM>, LOCK;
 682
 683 def #NAME#64mi32 : RIi32<{ImmOpc{7}, ImmOpc{6}, ImmOpc{5}, ImmOpc{4},
 684                           ImmOpc{3}, ImmOpc{2}, ImmOpc{1}, 1 },
 685                           ImmMod, (outs), (ins i64mem :$dst, i64i32imm :$src2),
 686                           !strconcat("lock\n\t", mnemonic, "{q}\t",
 687                                      "{$src2, $dst|$dst, $src2}"),
 688                           [], IIC_ALU_MEM>, LOCK;
 689
 690 def #NAME#16mi8 : Ii8<{ImmOpc8{7}, ImmOpc8{6}, ImmOpc8{5}, ImmOpc8{4},
 691                        ImmOpc8{3}, ImmOpc8{2}, ImmOpc8{1}, 1 },
 692                        ImmMod, (outs), (ins i16mem :$dst, i16i8imm :$src2),
 693                        !strconcat("lock\n\t", mnemonic, "{w}\t",
 694                                   "{$src2, $dst|$dst, $src2}"),
 695                        [], IIC_ALU_MEM>, LOCK;
 696 def #NAME#32mi8 : Ii8<{ImmOpc8{7}, ImmOpc8{6}, ImmOpc8{5}, ImmOpc8{4},
 697                        ImmOpc8{3}, ImmOpc8{2}, ImmOpc8{1}, 1 },
 698                        ImmMod, (outs), (ins i32mem :$dst, i32i8imm :$src2),
 699                        !strconcat("lock\n\t", mnemonic, "{l}\t",
 700                                   "{$src2, $dst|$dst, $src2}"),
 701                        [], IIC_ALU_MEM>, LOCK;
 702 def #NAME#64mi8 : RIi8<{ImmOpc8{7}, ImmOpc8{6}, ImmOpc8{5}, ImmOpc8{4},
 703                         ImmOpc8{3}, ImmOpc8{2}, ImmOpc8{1}, 1 },
 704                         ImmMod, (outs), (ins i64mem :$dst, i64i8imm :$src2),
 705                         !strconcat("lock\n\t", mnemonic, "{q}\t",
 706                                    "{$src2, $dst|$dst, $src2}"),
 707                         [], IIC_ALU_MEM>, LOCK;
 708
 709 }
 710
 711 }
 712
 713 defm LOCK_ADD : LOCK_ArithBinOp<0x00, 0x80, 0x83, MRM0m, "add">;
 714 defm LOCK_SUB : LOCK_ArithBinOp<0x28, 0x80, 0x83, MRM5m, "sub">;
 715 defm LOCK_OR  : LOCK_ArithBinOp<0x08, 0x80, 0x83, MRM1m, "or">;
 716 defm LOCK_AND : LOCK_ArithBinOp<0x20, 0x80, 0x83, MRM4m, "and">;
 717 defm LOCK_XOR : LOCK_ArithBinOp<0x30, 0x80, 0x83, MRM6m, "xor">;
 718
 719 // Optimized codegen when the non-memory output is not used.
 720 let Defs = [EFLAGS], mayLoad = 1, mayStore = 1, isCodeGenOnly = 1 in {
 721
 722 def LOCK_INC8m  : I<0xFE, MRM0m, (outs), (ins i8mem :$dst),
 723                     "lock\n\t"
 724                     "inc{b}\t$dst", [], IIC_UNARY_MEM>, LOCK;
 725 def LOCK_INC16m : I<0xFF, MRM0m, (outs), (ins i16mem:$dst),
 726                     "lock\n\t"
 727                     "inc{w}\t$dst", [], IIC_UNARY_MEM>, OpSize, LOCK;
 728 def LOCK_INC32m : I<0xFF, MRM0m, (outs), (ins i32mem:$dst),
 729                     "lock\n\t"
 730                     "inc{l}\t$dst", [], IIC_UNARY_MEM>, LOCK;
 731 def LOCK_INC64m : RI<0xFF, MRM0m, (outs), (ins i64mem:$dst),
 732                      "lock\n\t"
 733                      "inc{q}\t$dst", [], IIC_UNARY_MEM>, LOCK;
 734
 735 def LOCK_DEC8m  : I<0xFE, MRM1m, (outs), (ins i8mem :$dst),
 736                     "lock\n\t"
 737                     "dec{b}\t$dst", [], IIC_UNARY_MEM>, LOCK;
 738 def LOCK_DEC16m : I<0xFF, MRM1m, (outs), (ins i16mem:$dst),
 739                     "lock\n\t"
 740                     "dec{w}\t$dst", [], IIC_UNARY_MEM>, OpSize, LOCK;
 741 def LOCK_DEC32m : I<0xFF, MRM1m, (outs), (ins i32mem:$dst),
 742                     "lock\n\t"
 743                     "dec{l}\t$dst", [], IIC_UNARY_MEM>, LOCK;
 744 def LOCK_DEC64m : RI<0xFF, MRM1m, (outs), (ins i64mem:$dst),
 745                       "lock\n\t"
 746                       "dec{q}\t$dst", [], IIC_UNARY_MEM>, LOCK;
 747 }
 748
 749 // Atomic compare and swap.
 750 let Defs = [EAX, EDX, EFLAGS], Uses = [EAX, EBX, ECX, EDX],
 751     isCodeGenOnly = 1 in
 752 def LCMPXCHG8B : I<0xC7, MRM1m, (outs), (ins i64mem:$ptr),
 753                "lock\n\t"
 754                "cmpxchg8b\t$ptr",
 755                [(X86cas8 addr:$ptr)], IIC_CMPX_LOCK_8B>, TB, LOCK;
 756
 757 let Defs = [RAX, RDX, EFLAGS], Uses = [RAX, RBX, RCX, RDX],
 758     isCodeGenOnly = 1 in
 759 def LCMPXCHG16B : RI<0xC7, MRM1m, (outs), (ins i128mem:$ptr),
 760                     "lock\n\t"
 761                     "cmpxchg16b\t$ptr",
 762                     [(X86cas16 addr:$ptr)], IIC_CMPX_LOCK_16B>, TB, LOCK,
 763                     Requires<[HasCmpxchg16b]>;
 764
 765 let Defs = [AL, EFLAGS], Uses = [AL], isCodeGenOnly = 1 in {
 766 def LCMPXCHG8 : I<0xB0, MRMDestMem, (outs), (ins i8mem:$ptr, GR8:$swap),
 767                "lock\n\t"
 768                "cmpxchg{b}\t{$swap, $ptr|$ptr, $swap}",
 769                [(X86cas addr:$ptr, GR8:$swap, 1)], IIC_CMPX_LOCK_8>, TB, LOCK;
 770 }
 771
 772 let Defs = [AX, EFLAGS], Uses = [AX], isCodeGenOnly = 1 in {
 773 def LCMPXCHG16 : I<0xB1, MRMDestMem, (outs), (ins i16mem:$ptr, GR16:$swap),
 774                "lock\n\t"
 775                "cmpxchg{w}\t{$swap, $ptr|$ptr, $swap}",
 776                [(X86cas addr:$ptr, GR16:$swap, 2)], IIC_CMPX_LOCK>, TB, OpSize, LOCK;
 777 }
 778
 779 let Defs = [EAX, EFLAGS], Uses = [EAX], isCodeGenOnly = 1 in {
 780 def LCMPXCHG32 : I<0xB1, MRMDestMem, (outs), (ins i32mem:$ptr, GR32:$swap),
 781                "lock\n\t"
 782                "cmpxchg{l}\t{$swap, $ptr|$ptr, $swap}",
 783                [(X86cas addr:$ptr, GR32:$swap, 4)], IIC_CMPX_LOCK>, TB, LOCK;
 784 }
 785
 786 let Defs = [RAX, EFLAGS], Uses = [RAX], isCodeGenOnly = 1 in {
 787 def LCMPXCHG64 : RI<0xB1, MRMDestMem, (outs), (ins i64mem:$ptr, GR64:$swap),
 788                "lock\n\t"
 789                "cmpxchg{q}\t{$swap, $ptr|$ptr, $swap}",
 790                [(X86cas addr:$ptr, GR64:$swap, 8)], IIC_CMPX_LOCK>, TB, LOCK;
 791 }
 792
 793 // Atomic exchange and add
 794 let Constraints = "$val = $dst", Defs = [EFLAGS], isCodeGenOnly = 1 in {
 795 def LXADD8  : I<0xC0, MRMSrcMem, (outs GR8:$dst), (ins GR8:$val, i8mem:$ptr),
 796                "lock\n\t"
 797                "xadd{b}\t{$val, $ptr|$ptr, $val}",
 798                [(set GR8:$dst, (atomic_load_add_8 addr:$ptr, GR8:$val))],
 799                 IIC_XADD_LOCK_MEM8>,
 800                 TB, LOCK;
 801 def LXADD16 : I<0xC1, MRMSrcMem, (outs GR16:$dst), (ins GR16:$val, i16mem:$ptr),
 802                "lock\n\t"
 803                "xadd{w}\t{$val, $ptr|$ptr, $val}",
 804                [(set GR16:$dst, (atomic_load_add_16 addr:$ptr, GR16:$val))],
 805                 IIC_XADD_LOCK_MEM>,
 806                 TB, OpSize, LOCK;
 807 def LXADD32 : I<0xC1, MRMSrcMem, (outs GR32:$dst), (ins GR32:$val, i32mem:$ptr),
 808                "lock\n\t"
 809                "xadd{l}\t{$val, $ptr|$ptr, $val}",
 810                [(set GR32:$dst, (atomic_load_add_32 addr:$ptr, GR32:$val))],
 811                 IIC_XADD_LOCK_MEM>,
 812                 TB, LOCK;
 813 def LXADD64 : RI<0xC1, MRMSrcMem, (outs GR64:$dst), (ins GR64:$val,i64mem:$ptr),
 814                "lock\n\t"
 815                "xadd{q}\t{$val, $ptr|$ptr, $val}",
 816                [(set GR64:$dst, (atomic_load_add_64 addr:$ptr, GR64:$val))],
 817                 IIC_XADD_LOCK_MEM>,
 818                 TB, LOCK;
 819 }
 820
 821 def ACQUIRE_MOV8rm  : I<0, Pseudo, (outs GR8 :$dst), (ins i8mem :$src),
 822                       "#ACQUIRE_MOV PSEUDO!",
 823                       [(set GR8:$dst,  (atomic_load_8  addr:$src))]>;
 824 def ACQUIRE_MOV16rm : I<0, Pseudo, (outs GR16:$dst), (ins i16mem:$src),
 825                       "#ACQUIRE_MOV PSEUDO!",
 826                       [(set GR16:$dst, (atomic_load_16 addr:$src))]>;
 827 def ACQUIRE_MOV32rm : I<0, Pseudo, (outs GR32:$dst), (ins i32mem:$src),
 828                       "#ACQUIRE_MOV PSEUDO!",
 829                       [(set GR32:$dst, (atomic_load_32 addr:$src))]>;
 830 def ACQUIRE_MOV64rm : I<0, Pseudo, (outs GR64:$dst), (ins i64mem:$src),
 831                       "#ACQUIRE_MOV PSEUDO!",
 832                       [(set GR64:$dst, (atomic_load_64 addr:$src))]>;
 833
 834 def RELEASE_MOV8mr  : I<0, Pseudo, (outs), (ins i8mem :$dst, GR8 :$src),
 835                         "#RELEASE_MOV PSEUDO!",
 836                         [(atomic_store_8  addr:$dst, GR8 :$src)]>;
 837 def RELEASE_MOV16mr : I<0, Pseudo, (outs), (ins i16mem:$dst, GR16:$src),
 838                         "#RELEASE_MOV PSEUDO!",
 839                         [(atomic_store_16 addr:$dst, GR16:$src)]>;
 840 def RELEASE_MOV32mr : I<0, Pseudo, (outs), (ins i32mem:$dst, GR32:$src),
 841                         "#RELEASE_MOV PSEUDO!",
 842                         [(atomic_store_32 addr:$dst, GR32:$src)]>;
 843 def RELEASE_MOV64mr : I<0, Pseudo, (outs), (ins i64mem:$dst, GR64:$src),
 844                         "#RELEASE_MOV PSEUDO!",
 845                         [(atomic_store_64 addr:$dst, GR64:$src)]>;
 846
 847 //===----------------------------------------------------------------------===//
 848 // Conditional Move Pseudo Instructions.
 849 //===----------------------------------------------------------------------===//
 850
 851
 852 // CMOV* - Used to implement the SSE SELECT DAG operation.  Expanded after
 853 // instruction selection into a branch sequence.
 854 let Uses = [EFLAGS], usesCustomInserter = 1 in {
 855   def CMOV_FR32 : I<0, Pseudo,
 856                     (outs FR32:$dst), (ins FR32:$t, FR32:$f, i8imm:$cond),
 857                     "#CMOV_FR32 PSEUDO!",
 858                     [(set FR32:$dst, (X86cmov FR32:$t, FR32:$f, imm:$cond,
 859                                                   EFLAGS))]>;
 860   def CMOV_FR64 : I<0, Pseudo,
 861                     (outs FR64:$dst), (ins FR64:$t, FR64:$f, i8imm:$cond),
 862                     "#CMOV_FR64 PSEUDO!",
 863                     [(set FR64:$dst, (X86cmov FR64:$t, FR64:$f, imm:$cond,
 864                                                   EFLAGS))]>;
 865   def CMOV_V4F32 : I<0, Pseudo,
 866                     (outs VR128:$dst), (ins VR128:$t, VR128:$f, i8imm:$cond),
 867                     "#CMOV_V4F32 PSEUDO!",
 868                     [(set VR128:$dst,
 869                       (v4f32 (X86cmov VR128:$t, VR128:$f, imm:$cond,
 870                                           EFLAGS)))]>;
 871   def CMOV_V2F64 : I<0, Pseudo,
 872                     (outs VR128:$dst), (ins VR128:$t, VR128:$f, i8imm:$cond),
 873                     "#CMOV_V2F64 PSEUDO!",
 874                     [(set VR128:$dst,
 875                       (v2f64 (X86cmov VR128:$t, VR128:$f, imm:$cond,
 876                                           EFLAGS)))]>;
 877   def CMOV_V2I64 : I<0, Pseudo,
 878                     (outs VR128:$dst), (ins VR128:$t, VR128:$f, i8imm:$cond),
 879                     "#CMOV_V2I64 PSEUDO!",
 880                     [(set VR128:$dst,
 881                       (v2i64 (X86cmov VR128:$t, VR128:$f, imm:$cond,
 882                                           EFLAGS)))]>;
 883   def CMOV_V8F32 : I<0, Pseudo,
 884                     (outs VR256:$dst), (ins VR256:$t, VR256:$f, i8imm:$cond),
 885                     "#CMOV_V8F32 PSEUDO!",
 886                     [(set VR256:$dst,
 887                       (v8f32 (X86cmov VR256:$t, VR256:$f, imm:$cond,
 888                                           EFLAGS)))]>;
 889   def CMOV_V4F64 : I<0, Pseudo,
 890                     (outs VR256:$dst), (ins VR256:$t, VR256:$f, i8imm:$cond),
 891                     "#CMOV_V4F64 PSEUDO!",
 892                     [(set VR256:$dst,
 893                       (v4f64 (X86cmov VR256:$t, VR256:$f, imm:$cond,
 894                                           EFLAGS)))]>;
 895   def CMOV_V4I64 : I<0, Pseudo,
 896                     (outs VR256:$dst), (ins VR256:$t, VR256:$f, i8imm:$cond),
 897                     "#CMOV_V4I64 PSEUDO!",
 898                     [(set VR256:$dst,
 899                       (v4i64 (X86cmov VR256:$t, VR256:$f, imm:$cond,
 900                                           EFLAGS)))]>;
 901 }
 902
 903
 904 //===----------------------------------------------------------------------===//
 905 // DAG Pattern Matching Rules
 906 //===----------------------------------------------------------------------===//
 907
 908 // ConstantPool GlobalAddress, ExternalSymbol, and JumpTable
 909 def : Pat<(i32 (X86Wrapper tconstpool  :$dst)), (MOV32ri tconstpool  :$dst)>;
 910 def : Pat<(i32 (X86Wrapper tjumptable  :$dst)), (MOV32ri tjumptable  :$dst)>;
 911 def : Pat<(i32 (X86Wrapper tglobaltlsaddr:$dst)),(MOV32ri tglobaltlsaddr:$dst)>;
 912 def : Pat<(i32 (X86Wrapper tglobaladdr :$dst)), (MOV32ri tglobaladdr :$dst)>;
 913 def : Pat<(i32 (X86Wrapper texternalsym:$dst)), (MOV32ri texternalsym:$dst)>;
 914 def : Pat<(i32 (X86Wrapper tblockaddress:$dst)), (MOV32ri tblockaddress:$dst)>;
 915
 916 def : Pat<(add GR32:$src1, (X86Wrapper tconstpool:$src2)),
 917           (ADD32ri GR32:$src1, tconstpool:$src2)>;
 918 def : Pat<(add GR32:$src1, (X86Wrapper tjumptable:$src2)),
 919           (ADD32ri GR32:$src1, tjumptable:$src2)>;
 920 def : Pat<(add GR32:$src1, (X86Wrapper tglobaladdr :$src2)),
 921           (ADD32ri GR32:$src1, tglobaladdr:$src2)>;
 922 def : Pat<(add GR32:$src1, (X86Wrapper texternalsym:$src2)),
 923           (ADD32ri GR32:$src1, texternalsym:$src2)>;
 924 def : Pat<(add GR32:$src1, (X86Wrapper tblockaddress:$src2)),
 925           (ADD32ri GR32:$src1, tblockaddress:$src2)>;
 926
 927 def : Pat<(store (i32 (X86Wrapper tglobaladdr:$src)), addr:$dst),
 928           (MOV32mi addr:$dst, tglobaladdr:$src)>;
 929 def : Pat<(store (i32 (X86Wrapper texternalsym:$src)), addr:$dst),
 930           (MOV32mi addr:$dst, texternalsym:$src)>;
 931 def : Pat<(store (i32 (X86Wrapper tblockaddress:$src)), addr:$dst),
 932           (MOV32mi addr:$dst, tblockaddress:$src)>;
 933
 934
 935
 936 // ConstantPool GlobalAddress, ExternalSymbol, and JumpTable when not in small
 937 // code model mode, should use 'movabs'.  FIXME: This is really a hack, the
 938 //  'movabs' predicate should handle this sort of thing.
 939 def : Pat<(i64 (X86Wrapper tconstpool  :$dst)),
 940           (MOV64ri tconstpool  :$dst)>, Requires<[FarData]>;
 941 def : Pat<(i64 (X86Wrapper tjumptable  :$dst)),
 942           (MOV64ri tjumptable  :$dst)>, Requires<[FarData]>;
 943 def : Pat<(i64 (X86Wrapper tglobaladdr :$dst)),
 944           (MOV64ri tglobaladdr :$dst)>, Requires<[FarData]>;
 945 def : Pat<(i64 (X86Wrapper texternalsym:$dst)),
 946           (MOV64ri texternalsym:$dst)>, Requires<[FarData]>;
 947 def : Pat<(i64 (X86Wrapper tblockaddress:$dst)),
 948           (MOV64ri tblockaddress:$dst)>, Requires<[FarData]>;
 949
 950 // In static codegen with small code model, we can get the address of a label
 951 // into a register with 'movl'.  FIXME: This is a hack, the 'imm' predicate of
 952 // the MOV64ri64i32 should accept these.
 953 def : Pat<(i64 (X86Wrapper tconstpool  :$dst)),
 954           (MOV64ri64i32 tconstpool  :$dst)>, Requires<[SmallCode]>;
 955 def : Pat<(i64 (X86Wrapper tjumptable  :$dst)),
 956           (MOV64ri64i32 tjumptable  :$dst)>, Requires<[SmallCode]>;
 957 def : Pat<(i64 (X86Wrapper tglobaladdr :$dst)),
 958           (MOV64ri64i32 tglobaladdr :$dst)>, Requires<[SmallCode]>;
 959 def : Pat<(i64 (X86Wrapper texternalsym:$dst)),
 960           (MOV64ri64i32 texternalsym:$dst)>, Requires<[SmallCode]>;
 961 def : Pat<(i64 (X86Wrapper tblockaddress:$dst)),
 962           (MOV64ri64i32 tblockaddress:$dst)>, Requires<[SmallCode]>;
 963
 964 // In kernel code model, we can get the address of a label
 965 // into a register with 'movq'.  FIXME: This is a hack, the 'imm' predicate of
 966 // the MOV64ri32 should accept these.
 967 def : Pat<(i64 (X86Wrapper tconstpool  :$dst)),
 968           (MOV64ri32 tconstpool  :$dst)>, Requires<[KernelCode]>;
 969 def : Pat<(i64 (X86Wrapper tjumptable  :$dst)),
 970           (MOV64ri32 tjumptable  :$dst)>, Requires<[KernelCode]>;
 971 def : Pat<(i64 (X86Wrapper tglobaladdr :$dst)),
 972           (MOV64ri32 tglobaladdr :$dst)>, Requires<[KernelCode]>;
 973 def : Pat<(i64 (X86Wrapper texternalsym:$dst)),
 974           (MOV64ri32 texternalsym:$dst)>, Requires<[KernelCode]>;
 975 def : Pat<(i64 (X86Wrapper tblockaddress:$dst)),
 976           (MOV64ri32 tblockaddress:$dst)>, Requires<[KernelCode]>;
 977
 978 // If we have small model and -static mode, it is safe to store global addresses
 979 // directly as immediates.  FIXME: This is really a hack, the 'imm' predicate
 980 // for MOV64mi32 should handle this sort of thing.
 981 def : Pat<(store (i64 (X86Wrapper tconstpool:$src)), addr:$dst),
 982           (MOV64mi32 addr:$dst, tconstpool:$src)>,
 983           Requires<[NearData, IsStatic]>;
 984 def : Pat<(store (i64 (X86Wrapper tjumptable:$src)), addr:$dst),
 985           (MOV64mi32 addr:$dst, tjumptable:$src)>,
 986           Requires<[NearData, IsStatic]>;
 987 def : Pat<(store (i64 (X86Wrapper tglobaladdr:$src)), addr:$dst),
 988           (MOV64mi32 addr:$dst, tglobaladdr:$src)>,
 989           Requires<[NearData, IsStatic]>;
 990 def : Pat<(store (i64 (X86Wrapper texternalsym:$src)), addr:$dst),
 991           (MOV64mi32 addr:$dst, texternalsym:$src)>,
 992           Requires<[NearData, IsStatic]>;
 993 def : Pat<(store (i64 (X86Wrapper tblockaddress:$src)), addr:$dst),
 994           (MOV64mi32 addr:$dst, tblockaddress:$src)>,
 995           Requires<[NearData, IsStatic]>;
 996
 997
 998
 999 // Calls
1000
1001 // tls has some funny stuff here...
1002 // This corresponds to movabs $foo@tpoff, %rax
1003 def : Pat<(i64 (X86Wrapper tglobaltlsaddr :$dst)),
1004           (MOV64ri tglobaltlsaddr :$dst)>;
1005 // This corresponds to add $foo@tpoff, %rax
1006 def : Pat<(add GR64:$src1, (X86Wrapper tglobaltlsaddr :$dst)),
1007           (ADD64ri32 GR64:$src1, tglobaltlsaddr :$dst)>;
1008 // This corresponds to mov foo@tpoff(%rbx), %eax
1009 def : Pat<(load (i64 (X86Wrapper tglobaltlsaddr :$dst))),
1010           (MOV64rm tglobaltlsaddr :$dst)>;
1011
1012
1013 // Direct PC relative function call for small code model. 32-bit displacement
1014 // sign extended to 64-bit.
1015 def : Pat<(X86call (i64 tglobaladdr:$dst)),
1016           (CALL64pcrel32 tglobaladdr:$dst)>;
1017 def : Pat<(X86call (i64 texternalsym:$dst)),
1018           (CALL64pcrel32 texternalsym:$dst)>;
1019
1020 // Tailcall stuff. The TCRETURN instructions execute after the epilog, so they
1021 // can never use callee-saved registers. That is the purpose of the GR64_TC
1022 // register classes.
1023 //
1024 // The only volatile register that is never used by the calling convention is
1025 // %r11. This happens when calling a vararg function with 6 arguments.
1026 //
1027 // Match an X86tcret that uses less than 7 volatile registers.
1028 def X86tcret_6regs : PatFrag<(ops node:$ptr, node:$off),
1029                              (X86tcret node:$ptr, node:$off), [{
1030   // X86tcret args: (*chain, ptr, imm, regs..., glue)
1031   unsigned NumRegs = 0;
1032   for (unsigned i = 3, e = N->getNumOperands(); i != e; ++i)
1033     if (isa<RegisterSDNode>(N->getOperand(i)) && ++NumRegs > 6)
1034       return false;
1035   return true;
1036 }]>;
1037
1038 def : Pat<(X86tcret ptr_rc_tailcall:$dst, imm:$off),
1039           (TCRETURNri ptr_rc_tailcall:$dst, imm:$off)>,
1040           Requires<[In32BitMode]>;
1041
1042 // FIXME: This is disabled for 32-bit PIC mode because the global base
1043 // register which is part of the address mode may be assigned a
1044 // callee-saved register.
1045 def : Pat<(X86tcret (load addr:$dst), imm:$off),
1046           (TCRETURNmi addr:$dst, imm:$off)>,
1047           Requires<[In32BitMode, IsNotPIC]>;
1048
1049 def : Pat<(X86tcret (i32 tglobaladdr:$dst), imm:$off),
1050           (TCRETURNdi texternalsym:$dst, imm:$off)>,
1051           Requires<[In32BitMode]>;
1052
1053 def : Pat<(X86tcret (i32 texternalsym:$dst), imm:$off),
1054           (TCRETURNdi texternalsym:$dst, imm:$off)>,
1055           Requires<[In32BitMode]>;
1056
1057 def : Pat<(X86tcret ptr_rc_tailcall:$dst, imm:$off),
1058           (TCRETURNri64 ptr_rc_tailcall:$dst, imm:$off)>,
1059           Requires<[In64BitMode]>;
1060
1061 // Don't fold loads into X86tcret requiring more than 6 regs.
1062 // There wouldn't be enough scratch registers for base+index.
1063 def : Pat<(X86tcret_6regs (load addr:$dst), imm:$off),
1064           (TCRETURNmi64 addr:$dst, imm:$off)>,
1065           Requires<[In64BitMode]>;
1066
1067 def : Pat<(X86tcret (i64 tglobaladdr:$dst), imm:$off),
1068           (TCRETURNdi64 tglobaladdr:$dst, imm:$off)>,
1069           Requires<[In64BitMode]>;
1070
1071 def : Pat<(X86tcret (i64 texternalsym:$dst), imm:$off),
1072           (TCRETURNdi64 texternalsym:$dst, imm:$off)>,
1073           Requires<[In64BitMode]>;
1074
1075 // Normal calls, with various flavors of addresses.
1076 def : Pat<(X86call (i32 tglobaladdr:$dst)),
1077           (CALLpcrel32 tglobaladdr:$dst)>;
1078 def : Pat<(X86call (i32 texternalsym:$dst)),
1079           (CALLpcrel32 texternalsym:$dst)>;
1080 def : Pat<(X86call (i32 imm:$dst)),
1081           (CALLpcrel32 imm:$dst)>, Requires<[CallImmAddr]>;
1082
1083 // Comparisons.
1084
1085 // TEST R,R is smaller than CMP R,0
1086 def : Pat<(X86cmp GR8:$src1, 0),
1087           (TEST8rr GR8:$src1, GR8:$src1)>;
1088 def : Pat<(X86cmp GR16:$src1, 0),
1089           (TEST16rr GR16:$src1, GR16:$src1)>;
1090 def : Pat<(X86cmp GR32:$src1, 0),
1091           (TEST32rr GR32:$src1, GR32:$src1)>;
1092 def : Pat<(X86cmp GR64:$src1, 0),
1093           (TEST64rr GR64:$src1, GR64:$src1)>;
1094
1095 // Conditional moves with folded loads with operands swapped and conditions
1096 // inverted.
1097 multiclass CMOVmr<PatLeaf InvertedCond, Instruction Inst16, Instruction Inst32,
1098                   Instruction Inst64> {
1099   def : Pat<(X86cmov (loadi16 addr:$src1), GR16:$src2, InvertedCond, EFLAGS),
1100             (Inst16 GR16:$src2, addr:$src1)>;
1101   def : Pat<(X86cmov (loadi32 addr:$src1), GR32:$src2, InvertedCond, EFLAGS),
1102             (Inst32 GR32:$src2, addr:$src1)>;
1103   def : Pat<(X86cmov (loadi64 addr:$src1), GR64:$src2, InvertedCond, EFLAGS),
1104             (Inst64 GR64:$src2, addr:$src1)>;
1105 }
1106
1107 defm : CMOVmr<X86_COND_B , CMOVAE16rm, CMOVAE32rm, CMOVAE64rm>;
1108 defm : CMOVmr<X86_COND_AE, CMOVB16rm , CMOVB32rm , CMOVB64rm>;
1109 defm : CMOVmr<X86_COND_E , CMOVNE16rm, CMOVNE32rm, CMOVNE64rm>;
1110 defm : CMOVmr<X86_COND_NE, CMOVE16rm , CMOVE32rm , CMOVE64rm>;
1111 defm : CMOVmr<X86_COND_BE, CMOVA16rm , CMOVA32rm , CMOVA64rm>;
1112 defm : CMOVmr<X86_COND_A , CMOVBE16rm, CMOVBE32rm, CMOVBE64rm>;
1113 defm : CMOVmr<X86_COND_L , CMOVGE16rm, CMOVGE32rm, CMOVGE64rm>;
1114 defm : CMOVmr<X86_COND_GE, CMOVL16rm , CMOVL32rm , CMOVL64rm>;
1115 defm : CMOVmr<X86_COND_LE, CMOVG16rm , CMOVG32rm , CMOVG64rm>;
1116 defm : CMOVmr<X86_COND_G , CMOVLE16rm, CMOVLE32rm, CMOVLE64rm>;
1117 defm : CMOVmr<X86_COND_P , CMOVNP16rm, CMOVNP32rm, CMOVNP64rm>;
1118 defm : CMOVmr<X86_COND_NP, CMOVP16rm , CMOVP32rm , CMOVP64rm>;
1119 defm : CMOVmr<X86_COND_S , CMOVNS16rm, CMOVNS32rm, CMOVNS64rm>;
1120 defm : CMOVmr<X86_COND_NS, CMOVS16rm , CMOVS32rm , CMOVS64rm>;
1121 defm : CMOVmr<X86_COND_O , CMOVNO16rm, CMOVNO32rm, CMOVNO64rm>;
1122 defm : CMOVmr<X86_COND_NO, CMOVO16rm , CMOVO32rm , CMOVO64rm>;
1123
1124 // zextload bool -> zextload byte
1125 def : Pat<(zextloadi8i1  addr:$src), (MOV8rm     addr:$src)>;
1126 def : Pat<(zextloadi16i1 addr:$src), (MOVZX16rm8 addr:$src)>;
1127 def : Pat<(zextloadi32i1 addr:$src), (MOVZX32rm8 addr:$src)>;
1128 def : Pat<(zextloadi64i1 addr:$src), (MOVZX64rm8 addr:$src)>;
1129
1130 // extload bool -> extload byte
1131 // When extloading from 16-bit and smaller memory locations into 64-bit
1132 // registers, use zero-extending loads so that the entire 64-bit register is
1133 // defined, avoiding partial-register updates.
1134
1135 def : Pat<(extloadi8i1 addr:$src),   (MOV8rm      addr:$src)>;
1136 def : Pat<(extloadi16i1 addr:$src),  (MOVZX16rm8  addr:$src)>;
1137 def : Pat<(extloadi32i1 addr:$src),  (MOVZX32rm8  addr:$src)>;
1138 def : Pat<(extloadi16i8 addr:$src),  (MOVZX16rm8  addr:$src)>;
1139 def : Pat<(extloadi32i8 addr:$src),  (MOVZX32rm8  addr:$src)>;
1140 def : Pat<(extloadi32i16 addr:$src), (MOVZX32rm16 addr:$src)>;
1141
1142 def : Pat<(extloadi64i1 addr:$src),  (MOVZX64rm8  addr:$src)>;
1143 def : Pat<(extloadi64i8 addr:$src),  (MOVZX64rm8  addr:$src)>;
1144 def : Pat<(extloadi64i16 addr:$src), (MOVZX64rm16 addr:$src)>;
1145 // For other extloads, use subregs, since the high contents of the register are
1146 // defined after an extload.
1147 def : Pat<(extloadi64i32 addr:$src),
1148           (SUBREG_TO_REG (i64 0), (MOV32rm addr:$src),
1149                          sub_32bit)>;
1150
1151 // anyext. Define these to do an explicit zero-extend to
1152 // avoid partial-register updates.
1153 def : Pat<(i16 (anyext GR8 :$src)), (EXTRACT_SUBREG
1154                                      (MOVZX32rr8 GR8 :$src), sub_16bit)>;
1155 def : Pat<(i32 (anyext GR8 :$src)), (MOVZX32rr8  GR8 :$src)>;
1156
1157 // Except for i16 -> i32 since isel expect i16 ops to be promoted to i32.
1158 def : Pat<(i32 (anyext GR16:$src)),
1159           (INSERT_SUBREG (i32 (IMPLICIT_DEF)), GR16:$src, sub_16bit)>;
1160
1161 def : Pat<(i64 (anyext GR8 :$src)), (MOVZX64rr8  GR8  :$src)>;
1162 def : Pat<(i64 (anyext GR16:$src)), (MOVZX64rr16 GR16 :$src)>;
1163 def : Pat<(i64 (anyext GR32:$src)),
1164           (SUBREG_TO_REG (i64 0), GR32:$src, sub_32bit)>;
1165
1166
1167 // Any instruction that defines a 32-bit result leaves the high half of the
1168 // register. Truncate can be lowered to EXTRACT_SUBREG. CopyFromReg may
1169 // be copying from a truncate. And x86's cmov doesn't do anything if the
1170 // condition is false. But any other 32-bit operation will zero-extend
1171 // up to 64 bits.
1172 def def32 : PatLeaf<(i32 GR32:$src), [{
1173   return N->getOpcode() != ISD::TRUNCATE &&
1174          N->getOpcode() != TargetOpcode::EXTRACT_SUBREG &&
1175          N->getOpcode() != ISD::CopyFromReg &&
1176          N->getOpcode() != X86ISD::CMOV;
1177 }]>;
1178
1179 // In the case of a 32-bit def that is known to implicitly zero-extend,
1180 // we can use a SUBREG_TO_REG.
1181 def : Pat<(i64 (zext def32:$src)),
1182           (SUBREG_TO_REG (i64 0), GR32:$src, sub_32bit)>;
1183
1184 //===----------------------------------------------------------------------===//
1185 // Pattern match OR as ADD
1186 //===----------------------------------------------------------------------===//
1187
1188 // If safe, we prefer to pattern match OR as ADD at isel time. ADD can be
1189 // 3-addressified into an LEA instruction to avoid copies.  However, we also
1190 // want to finally emit these instructions as an or at the end of the code
1191 // generator to make the generated code easier to read.  To do this, we select
1192 // into "disjoint bits" pseudo ops.
1193
1194 // Treat an 'or' node is as an 'add' if the or'ed bits are known to be zero.
1195 def or_is_add : PatFrag<(ops node:$lhs, node:$rhs), (or node:$lhs, node:$rhs),[{
1196   if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(N->getOperand(1)))
1197     return CurDAG->MaskedValueIsZero(N->getOperand(0), CN->getAPIntValue());
1198
1199   APInt KnownZero0, KnownOne0;
1200   CurDAG->ComputeMaskedBits(N->getOperand(0), KnownZero0, KnownOne0, 0);
1201   APInt KnownZero1, KnownOne1;
1202   CurDAG->ComputeMaskedBits(N->getOperand(1), KnownZero1, KnownOne1, 0);
1203   return (~KnownZero0 & ~KnownZero1) == 0;
1204 }]>;
1205
1206
1207 // (or x1, x2) -> (add x1, x2) if two operands are known not to share bits.
1208 let AddedComplexity = 5 in { // Try this before the selecting to OR
1209
1210 let isConvertibleToThreeAddress = 1,
1211     Constraints = "$src1 = $dst", Defs = [EFLAGS] in {
1212 let isCommutable = 1 in {
1213 def ADD16rr_DB  : I<0, Pseudo, (outs GR16:$dst), (ins GR16:$src1, GR16:$src2),
1214                     "", // orw/addw REG, REG
1215                     [(set GR16:$dst, (or_is_add GR16:$src1, GR16:$src2))]>;
1216 def ADD32rr_DB  : I<0, Pseudo, (outs GR32:$dst), (ins GR32:$src1, GR32:$src2),
1217                     "", // orl/addl REG, REG
1218                     [(set GR32:$dst, (or_is_add GR32:$src1, GR32:$src2))]>;
1219 def ADD64rr_DB  : I<0, Pseudo, (outs GR64:$dst), (ins GR64:$src1, GR64:$src2),
1220                     "", // orq/addq REG, REG
1221                     [(set GR64:$dst, (or_is_add GR64:$src1, GR64:$src2))]>;
1222 } // isCommutable
1223
1224 // NOTE: These are order specific, we want the ri8 forms to be listed
1225 // first so that they are slightly preferred to the ri forms.
1226
1227 def ADD16ri8_DB : I<0, Pseudo,
1228                     (outs GR16:$dst), (ins GR16:$src1, i16i8imm:$src2),
1229                     "", // orw/addw REG, imm8
1230                     [(set GR16:$dst,(or_is_add GR16:$src1,i16immSExt8:$src2))]>;
1231 def ADD16ri_DB  : I<0, Pseudo, (outs GR16:$dst), (ins GR16:$src1, i16imm:$src2),
1232                     "", // orw/addw REG, imm
1233                     [(set GR16:$dst, (or_is_add GR16:$src1, imm:$src2))]>;
1234
1235 def ADD32ri8_DB : I<0, Pseudo,
1236                     (outs GR32:$dst), (ins GR32:$src1, i32i8imm:$src2),
1237                     "", // orl/addl REG, imm8
1238                     [(set GR32:$dst,(or_is_add GR32:$src1,i32immSExt8:$src2))]>;
1239 def ADD32ri_DB  : I<0, Pseudo, (outs GR32:$dst), (ins GR32:$src1, i32imm:$src2),
1240                     "", // orl/addl REG, imm
1241                     [(set GR32:$dst, (or_is_add GR32:$src1, imm:$src2))]>;
1242
1243
1244 def ADD64ri8_DB : I<0, Pseudo,
1245                     (outs GR64:$dst), (ins GR64:$src1, i64i8imm:$src2),
1246                     "", // orq/addq REG, imm8
1247                     [(set GR64:$dst, (or_is_add GR64:$src1,
1248                                                 i64immSExt8:$src2))]>;
1249 def ADD64ri32_DB : I<0, Pseudo,
1250                      (outs GR64:$dst), (ins GR64:$src1, i64i32imm:$src2),
1251                       "", // orq/addq REG, imm
1252                       [(set GR64:$dst, (or_is_add GR64:$src1,
1253                                                   i64immSExt32:$src2))]>;
1254 }
1255 } // AddedComplexity
1256
1257
1258 //===----------------------------------------------------------------------===//
1259 // Some peepholes
1260 //===----------------------------------------------------------------------===//
1261
1262 // Odd encoding trick: -128 fits into an 8-bit immediate field while
1263 // +128 doesn't, so in this special case use a sub instead of an add.
1264 def : Pat<(add GR16:$src1, 128),
1265           (SUB16ri8 GR16:$src1, -128)>;
1266 def : Pat<(store (add (loadi16 addr:$dst), 128), addr:$dst),
1267           (SUB16mi8 addr:$dst, -128)>;
1268
1269 def : Pat<(add GR32:$src1, 128),
1270           (SUB32ri8 GR32:$src1, -128)>;
1271 def : Pat<(store (add (loadi32 addr:$dst), 128), addr:$dst),
1272           (SUB32mi8 addr:$dst, -128)>;
1273
1274 def : Pat<(add GR64:$src1, 128),
1275           (SUB64ri8 GR64:$src1, -128)>;
1276 def : Pat<(store (add (loadi64 addr:$dst), 128), addr:$dst),
1277           (SUB64mi8 addr:$dst, -128)>;
1278
1279 // The same trick applies for 32-bit immediate fields in 64-bit
1280 // instructions.
1281 def : Pat<(add GR64:$src1, 0x0000000080000000),
1282           (SUB64ri32 GR64:$src1, 0xffffffff80000000)>;
1283 def : Pat<(store (add (loadi64 addr:$dst), 0x00000000800000000), addr:$dst),
1284           (SUB64mi32 addr:$dst, 0xffffffff80000000)>;
1285
1286 // To avoid needing to materialize an immediate in a register, use a 32-bit and
1287 // with implicit zero-extension instead of a 64-bit and if the immediate has at
1288 // least 32 bits of leading zeros. If in addition the last 32 bits can be
1289 // represented with a sign extension of a 8 bit constant, use that.
1290
1291 def : Pat<(and GR64:$src, i64immZExt32SExt8:$imm),
1292           (SUBREG_TO_REG
1293             (i64 0),
1294             (AND32ri8
1295               (EXTRACT_SUBREG GR64:$src, sub_32bit),
1296               (i32 (GetLo8XForm imm:$imm))),
1297             sub_32bit)>;
1298
1299 def : Pat<(and GR64:$src, i64immZExt32:$imm),
1300           (SUBREG_TO_REG
1301             (i64 0),
1302             (AND32ri
1303               (EXTRACT_SUBREG GR64:$src, sub_32bit),
1304               (i32 (GetLo32XForm imm:$imm))),
1305             sub_32bit)>;
1306
1307
1308 // r & (2^16-1) ==> movz
1309 def : Pat<(and GR32:$src1, 0xffff),
1310           (MOVZX32rr16 (EXTRACT_SUBREG GR32:$src1, sub_16bit))>;
1311 // r & (2^8-1) ==> movz
1312 def : Pat<(and GR32:$src1, 0xff),
1313           (MOVZX32rr8 (EXTRACT_SUBREG (i32 (COPY_TO_REGCLASS GR32:$src1,
1314                                                              GR32_ABCD)),
1315                                       sub_8bit))>,
1316       Requires<[In32BitMode]>;
1317 // r & (2^8-1) ==> movz
1318 def : Pat<(and GR16:$src1, 0xff),
1319            (EXTRACT_SUBREG (MOVZX32rr8 (EXTRACT_SUBREG
1320             (i16 (COPY_TO_REGCLASS GR16:$src1, GR16_ABCD)), sub_8bit)),
1321              sub_16bit)>,
1322       Requires<[In32BitMode]>;
1323
1324 // r & (2^32-1) ==> movz
1325 def : Pat<(and GR64:$src, 0x00000000FFFFFFFF),
1326           (MOVZX64rr32 (EXTRACT_SUBREG GR64:$src, sub_32bit))>;
1327 // r & (2^16-1) ==> movz
1328 def : Pat<(and GR64:$src, 0xffff),
1329           (MOVZX64rr16 (i16 (EXTRACT_SUBREG GR64:$src, sub_16bit)))>;
1330 // r & (2^8-1) ==> movz
1331 def : Pat<(and GR64:$src, 0xff),
1332           (MOVZX64rr8 (i8 (EXTRACT_SUBREG GR64:$src, sub_8bit)))>;
1333 // r & (2^8-1) ==> movz
1334 def : Pat<(and GR32:$src1, 0xff),
1335            (MOVZX32rr8 (EXTRACT_SUBREG GR32:$src1, sub_8bit))>,
1336       Requires<[In64BitMode]>;
1337 // r & (2^8-1) ==> movz
1338 def : Pat<(and GR16:$src1, 0xff),
1339            (EXTRACT_SUBREG (MOVZX32rr8 (i8
1340             (EXTRACT_SUBREG GR16:$src1, sub_8bit))), sub_16bit)>,
1341       Requires<[In64BitMode]>;
1342
1343
1344 // sext_inreg patterns
1345 def : Pat<(sext_inreg GR32:$src, i16),
1346           (MOVSX32rr16 (EXTRACT_SUBREG GR32:$src, sub_16bit))>;
1347 def : Pat<(sext_inreg GR32:$src, i8),
1348           (MOVSX32rr8 (EXTRACT_SUBREG (i32 (COPY_TO_REGCLASS GR32:$src,
1349                                                              GR32_ABCD)),
1350                                       sub_8bit))>,
1351       Requires<[In32BitMode]>;
1352
1353 def : Pat<(sext_inreg GR16:$src, i8),
1354            (EXTRACT_SUBREG (i32 (MOVSX32rr8 (EXTRACT_SUBREG
1355             (i32 (COPY_TO_REGCLASS GR16:$src, GR16_ABCD)), sub_8bit))),
1356              sub_16bit)>,
1357       Requires<[In32BitMode]>;
1358
1359 def : Pat<(sext_inreg GR64:$src, i32),
1360           (MOVSX64rr32 (EXTRACT_SUBREG GR64:$src, sub_32bit))>;
1361 def : Pat<(sext_inreg GR64:$src, i16),
1362           (MOVSX64rr16 (EXTRACT_SUBREG GR64:$src, sub_16bit))>;
1363 def : Pat<(sext_inreg GR64:$src, i8),
1364           (MOVSX64rr8 (EXTRACT_SUBREG GR64:$src, sub_8bit))>;
1365 def : Pat<(sext_inreg GR32:$src, i8),
1366           (MOVSX32rr8 (EXTRACT_SUBREG GR32:$src, sub_8bit))>,
1367       Requires<[In64BitMode]>;
1368 def : Pat<(sext_inreg GR16:$src, i8),
1369            (EXTRACT_SUBREG (MOVSX32rr8
1370             (EXTRACT_SUBREG GR16:$src, sub_8bit)), sub_16bit)>,
1371       Requires<[In64BitMode]>;
1372
1373 // sext, sext_load, zext, zext_load
1374 def: Pat<(i16 (sext GR8:$src)),
1375           (EXTRACT_SUBREG (MOVSX32rr8 GR8:$src), sub_16bit)>;
1376 def: Pat<(sextloadi16i8 addr:$src),
1377           (EXTRACT_SUBREG (MOVSX32rm8 addr:$src), sub_16bit)>;
1378 def: Pat<(i16 (zext GR8:$src)),
1379           (EXTRACT_SUBREG (MOVZX32rr8 GR8:$src), sub_16bit)>;
1380 def: Pat<(zextloadi16i8 addr:$src),
1381           (EXTRACT_SUBREG (MOVZX32rm8 addr:$src), sub_16bit)>;
1382
1383 // trunc patterns
1384 def : Pat<(i16 (trunc GR32:$src)),
1385           (EXTRACT_SUBREG GR32:$src, sub_16bit)>;
1386 def : Pat<(i8 (trunc GR32:$src)),
1387           (EXTRACT_SUBREG (i32 (COPY_TO_REGCLASS GR32:$src, GR32_ABCD)),
1388                           sub_8bit)>,
1389       Requires<[In32BitMode]>;
1390 def : Pat<(i8 (trunc GR16:$src)),
1391           (EXTRACT_SUBREG (i16 (COPY_TO_REGCLASS GR16:$src, GR16_ABCD)),
1392                           sub_8bit)>,
1393       Requires<[In32BitMode]>;
1394 def : Pat<(i32 (trunc GR64:$src)),
1395           (EXTRACT_SUBREG GR64:$src, sub_32bit)>;
1396 def : Pat<(i16 (trunc GR64:$src)),
1397           (EXTRACT_SUBREG GR64:$src, sub_16bit)>;
1398 def : Pat<(i8 (trunc GR64:$src)),
1399           (EXTRACT_SUBREG GR64:$src, sub_8bit)>;
1400 def : Pat<(i8 (trunc GR32:$src)),
1401           (EXTRACT_SUBREG GR32:$src, sub_8bit)>,
1402       Requires<[In64BitMode]>;
1403 def : Pat<(i8 (trunc GR16:$src)),
1404           (EXTRACT_SUBREG GR16:$src, sub_8bit)>,
1405       Requires<[In64BitMode]>;
1406
1407 // h-register tricks
1408 def : Pat<(i8 (trunc (srl_su GR16:$src, (i8 8)))),
1409           (EXTRACT_SUBREG (i16 (COPY_TO_REGCLASS GR16:$src, GR16_ABCD)),
1410                           sub_8bit_hi)>,
1411       Requires<[In32BitMode]>;
1412 def : Pat<(i8 (trunc (srl_su GR32:$src, (i8 8)))),
1413           (EXTRACT_SUBREG (i32 (COPY_TO_REGCLASS GR32:$src, GR32_ABCD)),
1414                           sub_8bit_hi)>,
1415       Requires<[In32BitMode]>;
1416 def : Pat<(srl GR16:$src, (i8 8)),
1417           (EXTRACT_SUBREG
1418             (MOVZX32rr8
1419               (EXTRACT_SUBREG (i16 (COPY_TO_REGCLASS GR16:$src, GR16_ABCD)),
1420                               sub_8bit_hi)),
1421             sub_16bit)>,
1422       Requires<[In32BitMode]>;
1423 def : Pat<(i32 (zext (srl_su GR16:$src, (i8 8)))),
1424           (MOVZX32rr8 (EXTRACT_SUBREG (i16 (COPY_TO_REGCLASS GR16:$src,
1425                                                              GR16_ABCD)),
1426                                       sub_8bit_hi))>,
1427       Requires<[In32BitMode]>;
1428 def : Pat<(i32 (anyext (srl_su GR16:$src, (i8 8)))),
1429           (MOVZX32rr8 (EXTRACT_SUBREG (i16 (COPY_TO_REGCLASS GR16:$src,
1430                                                              GR16_ABCD)),
1431                                       sub_8bit_hi))>,
1432       Requires<[In32BitMode]>;
1433 def : Pat<(and (srl_su GR32:$src, (i8 8)), (i32 255)),
1434           (MOVZX32rr8 (EXTRACT_SUBREG (i32 (COPY_TO_REGCLASS GR32:$src,
1435                                                              GR32_ABCD)),
1436                                       sub_8bit_hi))>,
1437       Requires<[In32BitMode]>;
1438 def : Pat<(srl (and_su GR32:$src, 0xff00), (i8 8)),
1439           (MOVZX32rr8 (EXTRACT_SUBREG (i32 (COPY_TO_REGCLASS GR32:$src,
1440                                                              GR32_ABCD)),
1441                                       sub_8bit_hi))>,
1442       Requires<[In32BitMode]>;
1443
1444 // h-register tricks.
1445 // For now, be conservative on x86-64 and use an h-register extract only if the
1446 // value is immediately zero-extended or stored, which are somewhat common
1447 // cases. This uses a bunch of code to prevent a register requiring a REX prefix
1448 // from being allocated in the same instruction as the h register, as there's
1449 // currently no way to describe this requirement to the register allocator.
1450
1451 // h-register extract and zero-extend.
1452 def : Pat<(and (srl_su GR64:$src, (i8 8)), (i64 255)),
1453           (SUBREG_TO_REG
1454             (i64 0),
1455             (MOVZX32_NOREXrr8
1456               (EXTRACT_SUBREG (i64 (COPY_TO_REGCLASS GR64:$src, GR64_ABCD)),
1457                               sub_8bit_hi)),
1458             sub_32bit)>;
1459 def : Pat<(and (srl_su GR32:$src, (i8 8)), (i32 255)),
1460           (MOVZX32_NOREXrr8
1461             (EXTRACT_SUBREG (i32 (COPY_TO_REGCLASS GR32:$src, GR32_ABCD)),
1462                             sub_8bit_hi))>,
1463       Requires<[In64BitMode]>;
1464 def : Pat<(srl (and_su GR32:$src, 0xff00), (i8 8)),
1465           (MOVZX32_NOREXrr8 (EXTRACT_SUBREG (i32 (COPY_TO_REGCLASS GR32:$src,
1466                                                                    GR32_ABCD)),
1467                                              sub_8bit_hi))>,
1468       Requires<[In64BitMode]>;
1469 def : Pat<(srl GR16:$src, (i8 8)),
1470           (EXTRACT_SUBREG
1471             (MOVZX32_NOREXrr8
1472               (EXTRACT_SUBREG (i16 (COPY_TO_REGCLASS GR16:$src, GR16_ABCD)),
1473                               sub_8bit_hi)),
1474             sub_16bit)>,
1475       Requires<[In64BitMode]>;
1476 def : Pat<(i32 (zext (srl_su GR16:$src, (i8 8)))),
1477           (MOVZX32_NOREXrr8
1478             (EXTRACT_SUBREG (i16 (COPY_TO_REGCLASS GR16:$src, GR16_ABCD)),
1479                             sub_8bit_hi))>,
1480       Requires<[In64BitMode]>;
1481 def : Pat<(i32 (anyext (srl_su GR16:$src, (i8 8)))),
1482           (MOVZX32_NOREXrr8
1483             (EXTRACT_SUBREG (i16 (COPY_TO_REGCLASS GR16:$src, GR16_ABCD)),
1484                             sub_8bit_hi))>,
1485       Requires<[In64BitMode]>;
1486 def : Pat<(i64 (zext (srl_su GR16:$src, (i8 8)))),
1487           (SUBREG_TO_REG
1488             (i64 0),
1489             (MOVZX32_NOREXrr8
1490               (EXTRACT_SUBREG (i16 (COPY_TO_REGCLASS GR16:$src, GR16_ABCD)),
1491                               sub_8bit_hi)),
1492             sub_32bit)>;
1493 def : Pat<(i64 (anyext (srl_su GR16:$src, (i8 8)))),
1494           (SUBREG_TO_REG
1495             (i64 0),
1496             (MOVZX32_NOREXrr8
1497               (EXTRACT_SUBREG (i16 (COPY_TO_REGCLASS GR16:$src, GR16_ABCD)),
1498                               sub_8bit_hi)),
1499             sub_32bit)>;
1500
1501 // h-register extract and store.
1502 def : Pat<(store (i8 (trunc_su (srl_su GR64:$src, (i8 8)))), addr:$dst),
1503           (MOV8mr_NOREX
1504             addr:$dst,
1505             (EXTRACT_SUBREG (i64 (COPY_TO_REGCLASS GR64:$src, GR64_ABCD)),
1506                             sub_8bit_hi))>;
1507 def : Pat<(store (i8 (trunc_su (srl_su GR32:$src, (i8 8)))), addr:$dst),
1508           (MOV8mr_NOREX
1509             addr:$dst,
1510             (EXTRACT_SUBREG (i32 (COPY_TO_REGCLASS GR32:$src, GR32_ABCD)),
1511                             sub_8bit_hi))>,
1512       Requires<[In64BitMode]>;
1513 def : Pat<(store (i8 (trunc_su (srl_su GR16:$src, (i8 8)))), addr:$dst),
1514           (MOV8mr_NOREX
1515             addr:$dst,
1516             (EXTRACT_SUBREG (i16 (COPY_TO_REGCLASS GR16:$src, GR16_ABCD)),
1517                             sub_8bit_hi))>,
1518       Requires<[In64BitMode]>;
1519
1520
1521 // (shl x, 1) ==> (add x, x)
1522 // Note that if x is undef (immediate or otherwise), we could theoretically
1523 // end up with the two uses of x getting different values, producing a result
1524 // where the least significant bit is not 0. However, the probability of this
1525 // happening is considered low enough that this is officially not a
1526 // "real problem".
1527 def : Pat<(shl GR8 :$src1, (i8 1)), (ADD8rr  GR8 :$src1, GR8 :$src1)>;
1528 def : Pat<(shl GR16:$src1, (i8 1)), (ADD16rr GR16:$src1, GR16:$src1)>;
1529 def : Pat<(shl GR32:$src1, (i8 1)), (ADD32rr GR32:$src1, GR32:$src1)>;
1530 def : Pat<(shl GR64:$src1, (i8 1)), (ADD64rr GR64:$src1, GR64:$src1)>;
1531
1532 // Helper imms that check if a mask doesn't change significant shift bits.
1533 def immShift32 : ImmLeaf<i8, [{ return CountTrailingOnes_32(Imm) >= 5; }]>;
1534 def immShift64 : ImmLeaf<i8, [{ return CountTrailingOnes_32(Imm) >= 6; }]>;
1535
1536 // (shl x (and y, 31)) ==> (shl x, y)
1537 def : Pat<(shl GR8:$src1, (and CL, immShift32)),
1538           (SHL8rCL GR8:$src1)>;
1539 def : Pat<(shl GR16:$src1, (and CL, immShift32)),
1540           (SHL16rCL GR16:$src1)>;
1541 def : Pat<(shl GR32:$src1, (and CL, immShift32)),
1542           (SHL32rCL GR32:$src1)>;
1543 def : Pat<(store (shl (loadi8 addr:$dst), (and CL, immShift32)), addr:$dst),
1544           (SHL8mCL addr:$dst)>;
1545 def : Pat<(store (shl (loadi16 addr:$dst), (and CL, immShift32)), addr:$dst),
1546           (SHL16mCL addr:$dst)>;
1547 def : Pat<(store (shl (loadi32 addr:$dst), (and CL, immShift32)), addr:$dst),
1548           (SHL32mCL addr:$dst)>;
1549
1550 def : Pat<(srl GR8:$src1, (and CL, immShift32)),
1551           (SHR8rCL GR8:$src1)>;
1552 def : Pat<(srl GR16:$src1, (and CL, immShift32)),
1553           (SHR16rCL GR16:$src1)>;
1554 def : Pat<(srl GR32:$src1, (and CL, immShift32)),
1555           (SHR32rCL GR32:$src1)>;
1556 def : Pat<(store (srl (loadi8 addr:$dst), (and CL, immShift32)), addr:$dst),
1557           (SHR8mCL addr:$dst)>;
1558 def : Pat<(store (srl (loadi16 addr:$dst), (and CL, immShift32)), addr:$dst),
1559           (SHR16mCL addr:$dst)>;
1560 def : Pat<(store (srl (loadi32 addr:$dst), (and CL, immShift32)), addr:$dst),
1561           (SHR32mCL addr:$dst)>;
1562
1563 def : Pat<(sra GR8:$src1, (and CL, immShift32)),
1564           (SAR8rCL GR8:$src1)>;
1565 def : Pat<(sra GR16:$src1, (and CL, immShift32)),
1566           (SAR16rCL GR16:$src1)>;
1567 def : Pat<(sra GR32:$src1, (and CL, immShift32)),
1568           (SAR32rCL GR32:$src1)>;
1569 def : Pat<(store (sra (loadi8 addr:$dst), (and CL, immShift32)), addr:$dst),
1570           (SAR8mCL addr:$dst)>;
1571 def : Pat<(store (sra (loadi16 addr:$dst), (and CL, immShift32)), addr:$dst),
1572           (SAR16mCL addr:$dst)>;
1573 def : Pat<(store (sra (loadi32 addr:$dst), (and CL, immShift32)), addr:$dst),
1574           (SAR32mCL addr:$dst)>;
1575
1576 // (shl x (and y, 63)) ==> (shl x, y)
1577 def : Pat<(shl GR64:$src1, (and CL, immShift64)),
1578           (SHL64rCL GR64:$src1)>;
1579 def : Pat<(store (shl (loadi64 addr:$dst), (and CL, 63)), addr:$dst),
1580           (SHL64mCL addr:$dst)>;
1581
1582 def : Pat<(srl GR64:$src1, (and CL, immShift64)),
1583           (SHR64rCL GR64:$src1)>;
1584 def : Pat<(store (srl (loadi64 addr:$dst), (and CL, 63)), addr:$dst),
1585           (SHR64mCL addr:$dst)>;
1586
1587 def : Pat<(sra GR64:$src1, (and CL, immShift64)),
1588           (SAR64rCL GR64:$src1)>;
1589 def : Pat<(store (sra (loadi64 addr:$dst), (and CL, 63)), addr:$dst),
1590           (SAR64mCL addr:$dst)>;
1591
1592
1593 // (anyext (setcc_carry)) -> (setcc_carry)
1594 def : Pat<(i16 (anyext (i8 (X86setcc_c X86_COND_B, EFLAGS)))),
1595           (SETB_C16r)>;
1596 def : Pat<(i32 (anyext (i8 (X86setcc_c X86_COND_B, EFLAGS)))),
1597           (SETB_C32r)>;
1598 def : Pat<(i32 (anyext (i16 (X86setcc_c X86_COND_B, EFLAGS)))),
1599           (SETB_C32r)>;
1600
1601
1602
1603
1604 //===----------------------------------------------------------------------===//
1605 // EFLAGS-defining Patterns
1606 //===----------------------------------------------------------------------===//
1607
1608 // add reg, reg
1609 def : Pat<(add GR8 :$src1, GR8 :$src2), (ADD8rr  GR8 :$src1, GR8 :$src2)>;
1610 def : Pat<(add GR16:$src1, GR16:$src2), (ADD16rr GR16:$src1, GR16:$src2)>;
1611 def : Pat<(add GR32:$src1, GR32:$src2), (ADD32rr GR32:$src1, GR32:$src2)>;
1612
1613 // add reg, mem
1614 def : Pat<(add GR8:$src1, (loadi8 addr:$src2)),
1615           (ADD8rm GR8:$src1, addr:$src2)>;
1616 def : Pat<(add GR16:$src1, (loadi16 addr:$src2)),
1617           (ADD16rm GR16:$src1, addr:$src2)>;
1618 def : Pat<(add GR32:$src1, (loadi32 addr:$src2)),
1619           (ADD32rm GR32:$src1, addr:$src2)>;
1620
1621 // add reg, imm
1622 def : Pat<(add GR8 :$src1, imm:$src2), (ADD8ri  GR8:$src1 , imm:$src2)>;
1623 def : Pat<(add GR16:$src1, imm:$src2), (ADD16ri GR16:$src1, imm:$src2)>;
1624 def : Pat<(add GR32:$src1, imm:$src2), (ADD32ri GR32:$src1, imm:$src2)>;
1625 def : Pat<(add GR16:$src1, i16immSExt8:$src2),
1626           (ADD16ri8 GR16:$src1, i16immSExt8:$src2)>;
1627 def : Pat<(add GR32:$src1, i32immSExt8:$src2),
1628           (ADD32ri8 GR32:$src1, i32immSExt8:$src2)>;
1629
1630 // sub reg, reg
1631 def : Pat<(sub GR8 :$src1, GR8 :$src2), (SUB8rr  GR8 :$src1, GR8 :$src2)>;
1632 def : Pat<(sub GR16:$src1, GR16:$src2), (SUB16rr GR16:$src1, GR16:$src2)>;
1633 def : Pat<(sub GR32:$src1, GR32:$src2), (SUB32rr GR32:$src1, GR32:$src2)>;
1634
1635 // sub reg, mem
1636 def : Pat<(sub GR8:$src1, (loadi8 addr:$src2)),
1637           (SUB8rm GR8:$src1, addr:$src2)>;
1638 def : Pat<(sub GR16:$src1, (loadi16 addr:$src2)),
1639           (SUB16rm GR16:$src1, addr:$src2)>;
1640 def : Pat<(sub GR32:$src1, (loadi32 addr:$src2)),
1641           (SUB32rm GR32:$src1, addr:$src2)>;
1642
1643 // sub reg, imm
1644 def : Pat<(sub GR8:$src1, imm:$src2),
1645           (SUB8ri GR8:$src1, imm:$src2)>;
1646 def : Pat<(sub GR16:$src1, imm:$src2),
1647           (SUB16ri GR16:$src1, imm:$src2)>;
1648 def : Pat<(sub GR32:$src1, imm:$src2),
1649           (SUB32ri GR32:$src1, imm:$src2)>;
1650 def : Pat<(sub GR16:$src1, i16immSExt8:$src2),
1651           (SUB16ri8 GR16:$src1, i16immSExt8:$src2)>;
1652 def : Pat<(sub GR32:$src1, i32immSExt8:$src2),
1653           (SUB32ri8 GR32:$src1, i32immSExt8:$src2)>;
1654
1655 // sub 0, reg
1656 def : Pat<(X86sub_flag 0, GR8 :$src), (NEG8r  GR8 :$src)>;
1657 def : Pat<(X86sub_flag 0, GR16:$src), (NEG16r GR16:$src)>;
1658 def : Pat<(X86sub_flag 0, GR32:$src), (NEG32r GR32:$src)>;
1659 def : Pat<(X86sub_flag 0, GR64:$src), (NEG64r GR64:$src)>;
1660
1661 // mul reg, reg
1662 def : Pat<(mul GR16:$src1, GR16:$src2),
1663           (IMUL16rr GR16:$src1, GR16:$src2)>;
1664 def : Pat<(mul GR32:$src1, GR32:$src2),
1665           (IMUL32rr GR32:$src1, GR32:$src2)>;
1666
1667 // mul reg, mem
1668 def : Pat<(mul GR16:$src1, (loadi16 addr:$src2)),
1669           (IMUL16rm GR16:$src1, addr:$src2)>;
1670 def : Pat<(mul GR32:$src1, (loadi32 addr:$src2)),
1671           (IMUL32rm GR32:$src1, addr:$src2)>;
1672
1673 // mul reg, imm
1674 def : Pat<(mul GR16:$src1, imm:$src2),
1675           (IMUL16rri GR16:$src1, imm:$src2)>;
1676 def : Pat<(mul GR32:$src1, imm:$src2),
1677           (IMUL32rri GR32:$src1, imm:$src2)>;
1678 def : Pat<(mul GR16:$src1, i16immSExt8:$src2),
1679           (IMUL16rri8 GR16:$src1, i16immSExt8:$src2)>;
1680 def : Pat<(mul GR32:$src1, i32immSExt8:$src2),
1681           (IMUL32rri8 GR32:$src1, i32immSExt8:$src2)>;
1682
1683 // reg = mul mem, imm
1684 def : Pat<(mul (loadi16 addr:$src1), imm:$src2),
1685           (IMUL16rmi addr:$src1, imm:$src2)>;
1686 def : Pat<(mul (loadi32 addr:$src1), imm:$src2),
1687           (IMUL32rmi addr:$src1, imm:$src2)>;
1688 def : Pat<(mul (loadi16 addr:$src1), i16immSExt8:$src2),
1689           (IMUL16rmi8 addr:$src1, i16immSExt8:$src2)>;
1690 def : Pat<(mul (loadi32 addr:$src1), i32immSExt8:$src2),
1691           (IMUL32rmi8 addr:$src1, i32immSExt8:$src2)>;
1692
1693 // Patterns for nodes that do not produce flags, for instructions that do.
1694
1695 // addition
1696 def : Pat<(add GR64:$src1, GR64:$src2),
1697           (ADD64rr GR64:$src1, GR64:$src2)>;
1698 def : Pat<(add GR64:$src1, i64immSExt8:$src2),
1699           (ADD64ri8 GR64:$src1, i64immSExt8:$src2)>;
1700 def : Pat<(add GR64:$src1, i64immSExt32:$src2),
1701           (ADD64ri32 GR64:$src1, i64immSExt32:$src2)>;
1702 def : Pat<(add GR64:$src1, (loadi64 addr:$src2)),
1703           (ADD64rm GR64:$src1, addr:$src2)>;
1704
1705 // subtraction
1706 def : Pat<(sub GR64:$src1, GR64:$src2),
1707           (SUB64rr GR64:$src1, GR64:$src2)>;
1708 def : Pat<(sub GR64:$src1, (loadi64 addr:$src2)),
1709           (SUB64rm GR64:$src1, addr:$src2)>;
1710 def : Pat<(sub GR64:$src1, i64immSExt8:$src2),
1711           (SUB64ri8 GR64:$src1, i64immSExt8:$src2)>;
1712 def : Pat<(sub GR64:$src1, i64immSExt32:$src2),
1713           (SUB64ri32 GR64:$src1, i64immSExt32:$src2)>;
1714
1715 // Multiply
1716 def : Pat<(mul GR64:$src1, GR64:$src2),
1717           (IMUL64rr GR64:$src1, GR64:$src2)>;
1718 def : Pat<(mul GR64:$src1, (loadi64 addr:$src2)),
1719           (IMUL64rm GR64:$src1, addr:$src2)>;
1720 def : Pat<(mul GR64:$src1, i64immSExt8:$src2),
1721           (IMUL64rri8 GR64:$src1, i64immSExt8:$src2)>;
1722 def : Pat<(mul GR64:$src1, i64immSExt32:$src2),
1723           (IMUL64rri32 GR64:$src1, i64immSExt32:$src2)>;
1724 def : Pat<(mul (loadi64 addr:$src1), i64immSExt8:$src2),
1725           (IMUL64rmi8 addr:$src1, i64immSExt8:$src2)>;
1726 def : Pat<(mul (loadi64 addr:$src1), i64immSExt32:$src2),
1727           (IMUL64rmi32 addr:$src1, i64immSExt32:$src2)>;
1728
1729 // Increment reg.
1730 def : Pat<(add GR8 :$src, 1), (INC8r     GR8 :$src)>;
1731 def : Pat<(add GR16:$src, 1), (INC16r    GR16:$src)>, Requires<[In32BitMode]>;
1732 def : Pat<(add GR16:$src, 1), (INC64_16r GR16:$src)>, Requires<[In64BitMode]>;
1733 def : Pat<(add GR32:$src, 1), (INC32r    GR32:$src)>, Requires<[In32BitMode]>;
1734 def : Pat<(add GR32:$src, 1), (INC64_32r GR32:$src)>, Requires<[In64BitMode]>;
1735 def : Pat<(add GR64:$src, 1), (INC64r    GR64:$src)>;
1736
1737 // Decrement reg.
1738 def : Pat<(add GR8 :$src, -1), (DEC8r     GR8 :$src)>;
1739 def : Pat<(add GR16:$src, -1), (DEC16r    GR16:$src)>, Requires<[In32BitMode]>;
1740 def : Pat<(add GR16:$src, -1), (DEC64_16r GR16:$src)>, Requires<[In64BitMode]>;
1741 def : Pat<(add GR32:$src, -1), (DEC32r    GR32:$src)>, Requires<[In32BitMode]>;
1742 def : Pat<(add GR32:$src, -1), (DEC64_32r GR32:$src)>, Requires<[In64BitMode]>;
1743 def : Pat<(add GR64:$src, -1), (DEC64r    GR64:$src)>;
1744
1745 // or reg/reg.
1746 def : Pat<(or GR8 :$src1, GR8 :$src2), (OR8rr  GR8 :$src1, GR8 :$src2)>;
1747 def : Pat<(or GR16:$src1, GR16:$src2), (OR16rr GR16:$src1, GR16:$src2)>;
1748 def : Pat<(or GR32:$src1, GR32:$src2), (OR32rr GR32:$src1, GR32:$src2)>;
1749 def : Pat<(or GR64:$src1, GR64:$src2), (OR64rr GR64:$src1, GR64:$src2)>;
1750
1751 // or reg/mem
1752 def : Pat<(or GR8:$src1, (loadi8 addr:$src2)),
1753           (OR8rm GR8:$src1, addr:$src2)>;
1754 def : Pat<(or GR16:$src1, (loadi16 addr:$src2)),
1755           (OR16rm GR16:$src1, addr:$src2)>;
1756 def : Pat<(or GR32:$src1, (loadi32 addr:$src2)),
1757           (OR32rm GR32:$src1, addr:$src2)>;
1758 def : Pat<(or GR64:$src1, (loadi64 addr:$src2)),
1759           (OR64rm GR64:$src1, addr:$src2)>;
1760
1761 // or reg/imm
1762 def : Pat<(or GR8:$src1 , imm:$src2), (OR8ri  GR8 :$src1, imm:$src2)>;
1763 def : Pat<(or GR16:$src1, imm:$src2), (OR16ri GR16:$src1, imm:$src2)>;
1764 def : Pat<(or GR32:$src1, imm:$src2), (OR32ri GR32:$src1, imm:$src2)>;
1765 def : Pat<(or GR16:$src1, i16immSExt8:$src2),
1766           (OR16ri8 GR16:$src1, i16immSExt8:$src2)>;
1767 def : Pat<(or GR32:$src1, i32immSExt8:$src2),
1768           (OR32ri8 GR32:$src1, i32immSExt8:$src2)>;
1769 def : Pat<(or GR64:$src1, i64immSExt8:$src2),
1770           (OR64ri8 GR64:$src1, i64immSExt8:$src2)>;
1771 def : Pat<(or GR64:$src1, i64immSExt32:$src2),
1772           (OR64ri32 GR64:$src1, i64immSExt32:$src2)>;
1773
1774 // xor reg/reg
1775 def : Pat<(xor GR8 :$src1, GR8 :$src2), (XOR8rr  GR8 :$src1, GR8 :$src2)>;
1776 def : Pat<(xor GR16:$src1, GR16:$src2), (XOR16rr GR16:$src1, GR16:$src2)>;
1777 def : Pat<(xor GR32:$src1, GR32:$src2), (XOR32rr GR32:$src1, GR32:$src2)>;
1778 def : Pat<(xor GR64:$src1, GR64:$src2), (XOR64rr GR64:$src1, GR64:$src2)>;
1779
1780 // xor reg/mem
1781 def : Pat<(xor GR8:$src1, (loadi8 addr:$src2)),
1782           (XOR8rm GR8:$src1, addr:$src2)>;
1783 def : Pat<(xor GR16:$src1, (loadi16 addr:$src2)),
1784           (XOR16rm GR16:$src1, addr:$src2)>;
1785 def : Pat<(xor GR32:$src1, (loadi32 addr:$src2)),
1786           (XOR32rm GR32:$src1, addr:$src2)>;
1787 def : Pat<(xor GR64:$src1, (loadi64 addr:$src2)),
1788           (XOR64rm GR64:$src1, addr:$src2)>;
1789
1790 // xor reg/imm
1791 def : Pat<(xor GR8:$src1, imm:$src2),
1792           (XOR8ri GR8:$src1, imm:$src2)>;
1793 def : Pat<(xor GR16:$src1, imm:$src2),
1794           (XOR16ri GR16:$src1, imm:$src2)>;
1795 def : Pat<(xor GR32:$src1, imm:$src2),
1796           (XOR32ri GR32:$src1, imm:$src2)>;
1797 def : Pat<(xor GR16:$src1, i16immSExt8:$src2),
1798           (XOR16ri8 GR16:$src1, i16immSExt8:$src2)>;
1799 def : Pat<(xor GR32:$src1, i32immSExt8:$src2),
1800           (XOR32ri8 GR32:$src1, i32immSExt8:$src2)>;
1801 def : Pat<(xor GR64:$src1, i64immSExt8:$src2),
1802           (XOR64ri8 GR64:$src1, i64immSExt8:$src2)>;
1803 def : Pat<(xor GR64:$src1, i64immSExt32:$src2),
1804           (XOR64ri32 GR64:$src1, i64immSExt32:$src2)>;
1805
1806 // and reg/reg
1807 def : Pat<(and GR8 :$src1, GR8 :$src2), (AND8rr  GR8 :$src1, GR8 :$src2)>;
1808 def : Pat<(and GR16:$src1, GR16:$src2), (AND16rr GR16:$src1, GR16:$src2)>;
1809 def : Pat<(and GR32:$src1, GR32:$src2), (AND32rr GR32:$src1, GR32:$src2)>;
1810 def : Pat<(and GR64:$src1, GR64:$src2), (AND64rr GR64:$src1, GR64:$src2)>;
1811
1812 // and reg/mem
1813 def : Pat<(and GR8:$src1, (loadi8 addr:$src2)),
1814           (AND8rm GR8:$src1, addr:$src2)>;
1815 def : Pat<(and GR16:$src1, (loadi16 addr:$src2)),
1816           (AND16rm GR16:$src1, addr:$src2)>;
1817 def : Pat<(and GR32:$src1, (loadi32 addr:$src2)),
1818           (AND32rm GR32:$src1, addr:$src2)>;
1819 def : Pat<(and GR64:$src1, (loadi64 addr:$src2)),
1820           (AND64rm GR64:$src1, addr:$src2)>;
1821
1822 // and reg/imm
1823 def : Pat<(and GR8:$src1, imm:$src2),
1824           (AND8ri GR8:$src1, imm:$src2)>;
1825 def : Pat<(and GR16:$src1, imm:$src2),
1826           (AND16ri GR16:$src1, imm:$src2)>;
1827 def : Pat<(and GR32:$src1, imm:$src2),
1828           (AND32ri GR32:$src1, imm:$src2)>;
1829 def : Pat<(and GR16:$src1, i16immSExt8:$src2),
1830           (AND16ri8 GR16:$src1, i16immSExt8:$src2)>;
1831 def : Pat<(and GR32:$src1, i32immSExt8:$src2),
1832           (AND32ri8 GR32:$src1, i32immSExt8:$src2)>;
1833 def : Pat<(and GR64:$src1, i64immSExt8:$src2),
1834           (AND64ri8 GR64:$src1, i64immSExt8:$src2)>;
1835 def : Pat<(and GR64:$src1, i64immSExt32:$src2),
1836           (AND64ri32 GR64:$src1, i64immSExt32:$src2)>;
1837
1838 // Bit scan instruction patterns to match explicit zero-undef behavior.
1839 def : Pat<(cttz_zero_undef GR16:$src), (BSF16rr GR16:$src)>;
1840 def : Pat<(cttz_zero_undef GR32:$src), (BSF32rr GR32:$src)>;
1841 def : Pat<(cttz_zero_undef GR64:$src), (BSF64rr GR64:$src)>;
1842 def : Pat<(cttz_zero_undef (loadi16 addr:$src)), (BSF16rm addr:$src)>;
1843 def : Pat<(cttz_zero_undef (loadi32 addr:$src)), (BSF32rm addr:$src)>;
1844 def : Pat<(cttz_zero_undef (loadi64 addr:$src)), (BSF64rm addr:$src)>;