lib/Target/X86/X86InstrCompiler.td

   1 //===- X86InstrCompiler.td - Compiler Pseudos and Patterns -*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the various pseudo instructions used by the compiler,
  11 // as well as Pat patterns used during instruction selection.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 //===----------------------------------------------------------------------===//
  16 // Pattern Matching Support
  17
  18 def GetLo32XForm : SDNodeXForm<imm, [{
  19   // Transformation function: get the low 32 bits.
  20   return getI32Imm((unsigned)N->getZExtValue());
  21 }]>;
  22
  23 def GetLo8XForm : SDNodeXForm<imm, [{
  24   // Transformation function: get the low 8 bits.
  25   return getI8Imm((uint8_t)N->getZExtValue());
  26 }]>;
  27
  28
  29 //===----------------------------------------------------------------------===//
  30 // Random Pseudo Instructions.
  31
  32 // PIC base construction.  This expands to code that looks like this:
  33 //     call  $next_inst
  34 //     popl %destreg"
  35 let neverHasSideEffects = 1, isNotDuplicable = 1, Uses = [ESP] in
  36   def MOVPC32r : Ii32<0xE8, Pseudo, (outs GR32:$reg), (ins i32imm:$label),
  37                       "", []>;
  38
  39
  40 // ADJCALLSTACKDOWN/UP implicitly use/def ESP because they may be expanded into
  41 // a stack adjustment and the codegen must know that they may modify the stack
  42 // pointer before prolog-epilog rewriting occurs.
  43 // Pessimistically assume ADJCALLSTACKDOWN / ADJCALLSTACKUP will become
  44 // sub / add which can clobber EFLAGS.
  45 let Defs = [ESP, EFLAGS], Uses = [ESP] in {
  46 def ADJCALLSTACKDOWN32 : I<0, Pseudo, (outs), (ins i32imm:$amt),
  47                            "#ADJCALLSTACKDOWN",
  48                            [(X86callseq_start timm:$amt)]>,
  49                           Requires<[In32BitMode]>;
  50 def ADJCALLSTACKUP32   : I<0, Pseudo, (outs), (ins i32imm:$amt1, i32imm:$amt2),
  51                            "#ADJCALLSTACKUP",
  52                            [(X86callseq_end timm:$amt1, timm:$amt2)]>,
  53                           Requires<[In32BitMode]>;
  54 }
  55
  56 // ADJCALLSTACKDOWN/UP implicitly use/def RSP because they may be expanded into
  57 // a stack adjustment and the codegen must know that they may modify the stack
  58 // pointer before prolog-epilog rewriting occurs.
  59 // Pessimistically assume ADJCALLSTACKDOWN / ADJCALLSTACKUP will become
  60 // sub / add which can clobber EFLAGS.
  61 let Defs = [RSP, EFLAGS], Uses = [RSP] in {
  62 def ADJCALLSTACKDOWN64 : I<0, Pseudo, (outs), (ins i32imm:$amt),
  63                            "#ADJCALLSTACKDOWN",
  64                            [(X86callseq_start timm:$amt)]>,
  65                           Requires<[In64BitMode]>;
  66 def ADJCALLSTACKUP64   : I<0, Pseudo, (outs), (ins i32imm:$amt1, i32imm:$amt2),
  67                            "#ADJCALLSTACKUP",
  68                            [(X86callseq_end timm:$amt1, timm:$amt2)]>,
  69                           Requires<[In64BitMode]>;
  70 }
  71
  72
  73
  74 // x86-64 va_start lowering magic.
  75 let usesCustomInserter = 1 in {
  76 def VASTART_SAVE_XMM_REGS : I<0, Pseudo,
  77                               (outs),
  78                               (ins GR8:$al,
  79                                    i64imm:$regsavefi, i64imm:$offset,
  80                                    variable_ops),
  81                               "#VASTART_SAVE_XMM_REGS $al, $regsavefi, $offset",
  82                               [(X86vastart_save_xmm_regs GR8:$al,
  83                                                          imm:$regsavefi,
  84                                                          imm:$offset)]>;
  85
  86 // The VAARG_64 pseudo-instruction takes the address of the va_list,
  87 // and places the address of the next argument into a register.
  88 let Defs = [EFLAGS] in
  89 def VAARG_64 : I<0, Pseudo,
  90                  (outs GR64:$dst),
  91                  (ins i8mem:$ap, i32imm:$size, i8imm:$mode, i32imm:$align),
  92                  "#VAARG_64 $dst, $ap, $size, $mode, $align",
  93                  [(set GR64:$dst,
  94                     (X86vaarg64 addr:$ap, imm:$size, imm:$mode, imm:$align)),
  95                   (implicit EFLAGS)]>;
  96
  97 // Dynamic stack allocation yields a _chkstk or _alloca call for all Windows
  98 // targets.  These calls are needed to probe the stack when allocating more than
  99 // 4k bytes in one go. Touching the stack at 4K increments is necessary to
 100 // ensure that the guard pages used by the OS virtual memory manager are
 101 // allocated in correct sequence.
 102 // The main point of having separate instruction are extra unmodelled effects
 103 // (compared to ordinary calls) like stack pointer change.
 104
 105 let Defs = [EAX, ESP, EFLAGS], Uses = [ESP] in
 106   def WIN_ALLOCA : I<0, Pseudo, (outs), (ins),
 107                      "# dynamic stack allocation",
 108                      [(X86WinAlloca)]>;
 109 }
 110
 111
 112
 113 //===----------------------------------------------------------------------===//
 114 // EH Pseudo Instructions
 115 //
 116 let isTerminator = 1, isReturn = 1, isBarrier = 1,
 117     hasCtrlDep = 1, isCodeGenOnly = 1 in {
 118 def EH_RETURN   : I<0xC3, RawFrm, (outs), (ins GR32:$addr),
 119                     "ret\t#eh_return, addr: $addr",
 120                     [(X86ehret GR32:$addr)]>;
 121
 122 }
 123
 124 let isTerminator = 1, isReturn = 1, isBarrier = 1,
 125     hasCtrlDep = 1, isCodeGenOnly = 1 in {
 126 def EH_RETURN64   : I<0xC3, RawFrm, (outs), (ins GR64:$addr),
 127                      "ret\t#eh_return, addr: $addr",
 128                      [(X86ehret GR64:$addr)]>;
 129
 130 }
 131
 132 //===----------------------------------------------------------------------===//
 133 // Alias Instructions
 134 //===----------------------------------------------------------------------===//
 135
 136 // Alias instructions that map movr0 to xor.
 137 // FIXME: remove when we can teach regalloc that xor reg, reg is ok.
 138 // FIXME: Set encoding to pseudo.
 139 let Defs = [EFLAGS], isReMaterializable = 1, isAsCheapAsAMove = 1,
 140     isCodeGenOnly = 1 in {
 141 def MOV8r0   : I<0x30, MRMInitReg, (outs GR8 :$dst), (ins), "",
 142                  [(set GR8:$dst, 0)]>;
 143
 144 // We want to rewrite MOV16r0 in terms of MOV32r0, because it's a smaller
 145 // encoding and avoids a partial-register update sometimes, but doing so
 146 // at isel time interferes with rematerialization in the current register
 147 // allocator. For now, this is rewritten when the instruction is lowered
 148 // to an MCInst.
 149 def MOV16r0   : I<0x31, MRMInitReg, (outs GR16:$dst), (ins),
 150                  "",
 151                  [(set GR16:$dst, 0)]>, OpSize;
 152
 153 // FIXME: Set encoding to pseudo.
 154 def MOV32r0  : I<0x31, MRMInitReg, (outs GR32:$dst), (ins), "",
 155                  [(set GR32:$dst, 0)]>;
 156 }
 157
 158 // We want to rewrite MOV64r0 in terms of MOV32r0, because it's sometimes a
 159 // smaller encoding, but doing so at isel time interferes with rematerialization
 160 // in the current register allocator. For now, this is rewritten when the
 161 // instruction is lowered to an MCInst.
 162 // FIXME: AddedComplexity gives this a higher priority than MOV64ri32. Remove
 163 // when we have a better way to specify isel priority.
 164 let Defs = [EFLAGS], isCodeGenOnly=1,
 165     AddedComplexity = 1, isReMaterializable = 1, isAsCheapAsAMove = 1 in
 166 def MOV64r0   : I<0x31, MRMInitReg, (outs GR64:$dst), (ins), "",
 167                  [(set GR64:$dst, 0)]>;
 168
 169 // Materialize i64 constant where top 32-bits are zero. This could theoretically
 170 // use MOV32ri with a SUBREG_TO_REG to represent the zero-extension, however
 171 // that would make it more difficult to rematerialize.
 172 let AddedComplexity = 1, isReMaterializable = 1, isAsCheapAsAMove = 1,
 173     isCodeGenOnly = 1 in
 174 def MOV64ri64i32 : Ii32<0xB8, AddRegFrm, (outs GR64:$dst), (ins i64i32imm:$src),
 175                         "", [(set GR64:$dst, i64immZExt32:$src)]>;
 176
 177 // Use sbb to materialize carry bit.
 178 let Uses = [EFLAGS], Defs = [EFLAGS], isCodeGenOnly = 1 in {
 179 // FIXME: These are pseudo ops that should be replaced with Pat<> patterns.
 180 // However, Pat<> can't replicate the destination reg into the inputs of the
 181 // result.
 182 // FIXME: Change these to have encoding Pseudo when X86MCCodeEmitter replaces
 183 // X86CodeEmitter.
 184 def SETB_C8r : I<0x18, MRMInitReg, (outs GR8:$dst), (ins), "",
 185                  [(set GR8:$dst, (X86setcc_c X86_COND_B, EFLAGS))]>;
 186 def SETB_C16r : I<0x19, MRMInitReg, (outs GR16:$dst), (ins), "",
 187                  [(set GR16:$dst, (X86setcc_c X86_COND_B, EFLAGS))]>,
 188                 OpSize;
 189 def SETB_C32r : I<0x19, MRMInitReg, (outs GR32:$dst), (ins), "",
 190                  [(set GR32:$dst, (X86setcc_c X86_COND_B, EFLAGS))]>;
 191 def SETB_C64r : RI<0x19, MRMInitReg, (outs GR64:$dst), (ins), "",
 192                  [(set GR64:$dst, (X86setcc_c X86_COND_B, EFLAGS))]>;
 193 } // isCodeGenOnly
 194
 195
 196 def : Pat<(i64 (anyext (i8 (X86setcc_c X86_COND_B, EFLAGS)))),
 197           (SETB_C64r)>;
 198
 199
 200 //===----------------------------------------------------------------------===//
 201 // String Pseudo Instructions
 202 //
 203 let Defs = [ECX,EDI,ESI], Uses = [ECX,EDI,ESI], isCodeGenOnly = 1 in {
 204 def REP_MOVSB : I<0xA4, RawFrm, (outs), (ins), "{rep;movsb|rep movsb}",
 205                   [(X86rep_movs i8)]>, REP;
 206 def REP_MOVSW : I<0xA5, RawFrm, (outs), (ins), "{rep;movsw|rep movsw}",
 207                   [(X86rep_movs i16)]>, REP, OpSize;
 208 def REP_MOVSD : I<0xA5, RawFrm, (outs), (ins), "{rep;movsl|rep movsd}",
 209                   [(X86rep_movs i32)]>, REP;
 210 }
 211
 212 let Defs = [RCX,RDI,RSI], Uses = [RCX,RDI,RSI], isCodeGenOnly = 1 in
 213 def REP_MOVSQ : RI<0xA5, RawFrm, (outs), (ins), "{rep;movsq|rep movsq}",
 214                    [(X86rep_movs i64)]>, REP;
 215
 216
 217 // FIXME: Should use "(X86rep_stos AL)" as the pattern.
 218 let Defs = [ECX,EDI], Uses = [AL,ECX,EDI], isCodeGenOnly = 1 in
 219 def REP_STOSB : I<0xAA, RawFrm, (outs), (ins), "{rep;stosb|rep stosb}",
 220                   [(X86rep_stos i8)]>, REP;
 221 let Defs = [ECX,EDI], Uses = [AX,ECX,EDI], isCodeGenOnly = 1 in
 222 def REP_STOSW : I<0xAB, RawFrm, (outs), (ins), "{rep;stosw|rep stosw}",
 223                   [(X86rep_stos i16)]>, REP, OpSize;
 224 let Defs = [ECX,EDI], Uses = [EAX,ECX,EDI], isCodeGenOnly = 1 in
 225 def REP_STOSD : I<0xAB, RawFrm, (outs), (ins), "{rep;stosl|rep stosd}",
 226                   [(X86rep_stos i32)]>, REP;
 227
 228 let Defs = [RCX,RDI], Uses = [RAX,RCX,RDI], isCodeGenOnly = 1 in
 229 def REP_STOSQ : RI<0xAB, RawFrm, (outs), (ins), "{rep;stosq|rep stosq}",
 230                    [(X86rep_stos i64)]>, REP;
 231
 232
 233 //===----------------------------------------------------------------------===//
 234 // Thread Local Storage Instructions
 235 //
 236
 237 // ELF TLS Support
 238 // All calls clobber the non-callee saved registers. ESP is marked as
 239 // a use to prevent stack-pointer assignments that appear immediately
 240 // before calls from potentially appearing dead.
 241 let Defs = [EAX, ECX, EDX, FP0, FP1, FP2, FP3, FP4, FP5, FP6, ST0,
 242             MM0, MM1, MM2, MM3, MM4, MM5, MM6, MM7,
 243             XMM0, XMM1, XMM2, XMM3, XMM4, XMM5, XMM6, XMM7,
 244             XMM8, XMM9, XMM10, XMM11, XMM12, XMM13, XMM14, XMM15, EFLAGS],
 245     Uses = [ESP] in
 246 def TLS_addr32 : I<0, Pseudo, (outs), (ins i32mem:$sym),
 247                   "# TLS_addr32",
 248                   [(X86tlsaddr tls32addr:$sym)]>,
 249                   Requires<[In32BitMode]>;
 250
 251 // All calls clobber the non-callee saved registers. RSP is marked as
 252 // a use to prevent stack-pointer assignments that appear immediately
 253 // before calls from potentially appearing dead.
 254 let Defs = [RAX, RCX, RDX, RSI, RDI, R8, R9, R10, R11,
 255             FP0, FP1, FP2, FP3, FP4, FP5, FP6, ST0, ST1,
 256             MM0, MM1, MM2, MM3, MM4, MM5, MM6, MM7,
 257             XMM0, XMM1, XMM2, XMM3, XMM4, XMM5, XMM6, XMM7,
 258             XMM8, XMM9, XMM10, XMM11, XMM12, XMM13, XMM14, XMM15, EFLAGS],
 259     Uses = [RSP] in
 260 def TLS_addr64 : I<0, Pseudo, (outs), (ins i64mem:$sym),
 261                    "# TLS_addr64",
 262                   [(X86tlsaddr tls64addr:$sym)]>,
 263                   Requires<[In64BitMode]>;
 264
 265 // Darwin TLS Support
 266 // For i386, the address of the thunk is passed on the stack, on return the
 267 // address of the variable is in %eax.  %ecx is trashed during the function
 268 // call.  All other registers are preserved.
 269 let Defs = [EAX, ECX],
 270     Uses = [ESP],
 271     usesCustomInserter = 1 in
 272 def TLSCall_32 : I<0, Pseudo, (outs), (ins i32mem:$sym),
 273                 "# TLSCall_32",
 274                 [(X86TLSCall addr:$sym)]>,
 275                 Requires<[In32BitMode]>;
 276
 277 // For x86_64, the address of the thunk is passed in %rdi, on return
 278 // the address of the variable is in %rax.  All other registers are preserved.
 279 let Defs = [RAX],
 280     Uses = [RSP, RDI],
 281     usesCustomInserter = 1 in
 282 def TLSCall_64 : I<0, Pseudo, (outs), (ins i64mem:$sym),
 283                   "# TLSCall_64",
 284                   [(X86TLSCall addr:$sym)]>,
 285                   Requires<[In64BitMode]>;
 286
 287
 288 //===----------------------------------------------------------------------===//
 289 // Conditional Move Pseudo Instructions
 290
 291 let Constraints = "$src1 = $dst" in {
 292
 293 // Conditional moves
 294 let Uses = [EFLAGS] in {
 295
 296 // X86 doesn't have 8-bit conditional moves. Use a customInserter to
 297 // emit control flow. An alternative to this is to mark i8 SELECT as Promote,
 298 // however that requires promoting the operands, and can induce additional
 299 // i8 register pressure. Note that CMOV_GR8 is conservatively considered to
 300 // clobber EFLAGS, because if one of the operands is zero, the expansion
 301 // could involve an xor.
 302 let usesCustomInserter = 1, Constraints = "", Defs = [EFLAGS] in {
 303 def CMOV_GR8 : I<0, Pseudo,
 304                  (outs GR8:$dst), (ins GR8:$src1, GR8:$src2, i8imm:$cond),
 305                  "#CMOV_GR8 PSEUDO!",
 306                  [(set GR8:$dst, (X86cmov GR8:$src1, GR8:$src2,
 307                                           imm:$cond, EFLAGS))]>;
 308
 309 let Predicates = [NoCMov] in {
 310 def CMOV_GR32 : I<0, Pseudo,
 311                     (outs GR32:$dst), (ins GR32:$src1, GR32:$src2, i8imm:$cond),
 312                     "#CMOV_GR32* PSEUDO!",
 313                     [(set GR32:$dst,
 314                       (X86cmov GR32:$src1, GR32:$src2, imm:$cond, EFLAGS))]>;
 315 def CMOV_GR16 : I<0, Pseudo,
 316                     (outs GR16:$dst), (ins GR16:$src1, GR16:$src2, i8imm:$cond),
 317                     "#CMOV_GR16* PSEUDO!",
 318                     [(set GR16:$dst,
 319                       (X86cmov GR16:$src1, GR16:$src2, imm:$cond, EFLAGS))]>;
 320 def CMOV_RFP32 : I<0, Pseudo,
 321                     (outs RFP32:$dst),
 322                     (ins RFP32:$src1, RFP32:$src2, i8imm:$cond),
 323                     "#CMOV_RFP32 PSEUDO!",
 324                     [(set RFP32:$dst,
 325                       (X86cmov RFP32:$src1, RFP32:$src2, imm:$cond,
 326                                                   EFLAGS))]>;
 327 def CMOV_RFP64 : I<0, Pseudo,
 328                     (outs RFP64:$dst),
 329                     (ins RFP64:$src1, RFP64:$src2, i8imm:$cond),
 330                     "#CMOV_RFP64 PSEUDO!",
 331                     [(set RFP64:$dst,
 332                       (X86cmov RFP64:$src1, RFP64:$src2, imm:$cond,
 333                                                   EFLAGS))]>;
 334 def CMOV_RFP80 : I<0, Pseudo,
 335                     (outs RFP80:$dst),
 336                     (ins RFP80:$src1, RFP80:$src2, i8imm:$cond),
 337                     "#CMOV_RFP80 PSEUDO!",
 338                     [(set RFP80:$dst,
 339                       (X86cmov RFP80:$src1, RFP80:$src2, imm:$cond,
 340                                                   EFLAGS))]>;
 341 } // Predicates = [NoCMov]
 342 } // UsesCustomInserter = 1, Constraints = "", Defs = [EFLAGS]
 343 } // Uses = [EFLAGS]
 344
 345 } // Constraints = "$src1 = $dst" in
 346
 347
 348 //===----------------------------------------------------------------------===//
 349 // Atomic Instruction Pseudo Instructions
 350 //===----------------------------------------------------------------------===//
 351
 352 // Atomic exchange, and, or, xor
 353 let Constraints = "$val = $dst", Defs = [EFLAGS],
 354                   usesCustomInserter = 1 in {
 355
 356 def ATOMAND8 : I<0, Pseudo, (outs GR8:$dst),(ins i8mem:$ptr, GR8:$val),
 357                "#ATOMAND8 PSEUDO!",
 358                [(set GR8:$dst, (atomic_load_and_8 addr:$ptr, GR8:$val))]>;
 359 def ATOMOR8 : I<0, Pseudo, (outs GR8:$dst),(ins i8mem:$ptr, GR8:$val),
 360                "#ATOMOR8 PSEUDO!",
 361                [(set GR8:$dst, (atomic_load_or_8 addr:$ptr, GR8:$val))]>;
 362 def ATOMXOR8 : I<0, Pseudo,(outs GR8:$dst),(ins i8mem:$ptr, GR8:$val),
 363                "#ATOMXOR8 PSEUDO!",
 364                [(set GR8:$dst, (atomic_load_xor_8 addr:$ptr, GR8:$val))]>;
 365 def ATOMNAND8 : I<0, Pseudo,(outs GR8:$dst),(ins i8mem:$ptr, GR8:$val),
 366                "#ATOMNAND8 PSEUDO!",
 367                [(set GR8:$dst, (atomic_load_nand_8 addr:$ptr, GR8:$val))]>;
 368
 369 def ATOMAND16 : I<0, Pseudo, (outs GR16:$dst),(ins i16mem:$ptr, GR16:$val),
 370                "#ATOMAND16 PSEUDO!",
 371                [(set GR16:$dst, (atomic_load_and_16 addr:$ptr, GR16:$val))]>;
 372 def ATOMOR16 : I<0, Pseudo, (outs GR16:$dst),(ins i16mem:$ptr, GR16:$val),
 373                "#ATOMOR16 PSEUDO!",
 374                [(set GR16:$dst, (atomic_load_or_16 addr:$ptr, GR16:$val))]>;
 375 def ATOMXOR16 : I<0, Pseudo,(outs GR16:$dst),(ins i16mem:$ptr, GR16:$val),
 376                "#ATOMXOR16 PSEUDO!",
 377                [(set GR16:$dst, (atomic_load_xor_16 addr:$ptr, GR16:$val))]>;
 378 def ATOMNAND16 : I<0, Pseudo,(outs GR16:$dst),(ins i16mem:$ptr, GR16:$val),
 379                "#ATOMNAND16 PSEUDO!",
 380                [(set GR16:$dst, (atomic_load_nand_16 addr:$ptr, GR16:$val))]>;
 381 def ATOMMIN16: I<0, Pseudo, (outs GR16:$dst), (ins i16mem:$ptr, GR16:$val),
 382                "#ATOMMIN16 PSEUDO!",
 383                [(set GR16:$dst, (atomic_load_min_16 addr:$ptr, GR16:$val))]>;
 384 def ATOMMAX16: I<0, Pseudo, (outs GR16:$dst),(ins i16mem:$ptr, GR16:$val),
 385                "#ATOMMAX16 PSEUDO!",
 386                [(set GR16:$dst, (atomic_load_max_16 addr:$ptr, GR16:$val))]>;
 387 def ATOMUMIN16: I<0, Pseudo, (outs GR16:$dst),(ins i16mem:$ptr, GR16:$val),
 388                "#ATOMUMIN16 PSEUDO!",
 389                [(set GR16:$dst, (atomic_load_umin_16 addr:$ptr, GR16:$val))]>;
 390 def ATOMUMAX16: I<0, Pseudo, (outs GR16:$dst),(ins i16mem:$ptr, GR16:$val),
 391                "#ATOMUMAX16 PSEUDO!",
 392                [(set GR16:$dst, (atomic_load_umax_16 addr:$ptr, GR16:$val))]>;
 393
 394
 395 def ATOMAND32 : I<0, Pseudo, (outs GR32:$dst),(ins i32mem:$ptr, GR32:$val),
 396                "#ATOMAND32 PSEUDO!",
 397                [(set GR32:$dst, (atomic_load_and_32 addr:$ptr, GR32:$val))]>;
 398 def ATOMOR32 : I<0, Pseudo, (outs GR32:$dst),(ins i32mem:$ptr, GR32:$val),
 399                "#ATOMOR32 PSEUDO!",
 400                [(set GR32:$dst, (atomic_load_or_32 addr:$ptr, GR32:$val))]>;
 401 def ATOMXOR32 : I<0, Pseudo,(outs GR32:$dst),(ins i32mem:$ptr, GR32:$val),
 402                "#ATOMXOR32 PSEUDO!",
 403                [(set GR32:$dst, (atomic_load_xor_32 addr:$ptr, GR32:$val))]>;
 404 def ATOMNAND32 : I<0, Pseudo,(outs GR32:$dst),(ins i32mem:$ptr, GR32:$val),
 405                "#ATOMNAND32 PSEUDO!",
 406                [(set GR32:$dst, (atomic_load_nand_32 addr:$ptr, GR32:$val))]>;
 407 def ATOMMIN32: I<0, Pseudo, (outs GR32:$dst), (ins i32mem:$ptr, GR32:$val),
 408                "#ATOMMIN32 PSEUDO!",
 409                [(set GR32:$dst, (atomic_load_min_32 addr:$ptr, GR32:$val))]>;
 410 def ATOMMAX32: I<0, Pseudo, (outs GR32:$dst),(ins i32mem:$ptr, GR32:$val),
 411                "#ATOMMAX32 PSEUDO!",
 412                [(set GR32:$dst, (atomic_load_max_32 addr:$ptr, GR32:$val))]>;
 413 def ATOMUMIN32: I<0, Pseudo, (outs GR32:$dst),(ins i32mem:$ptr, GR32:$val),
 414                "#ATOMUMIN32 PSEUDO!",
 415                [(set GR32:$dst, (atomic_load_umin_32 addr:$ptr, GR32:$val))]>;
 416 def ATOMUMAX32: I<0, Pseudo, (outs GR32:$dst),(ins i32mem:$ptr, GR32:$val),
 417                "#ATOMUMAX32 PSEUDO!",
 418                [(set GR32:$dst, (atomic_load_umax_32 addr:$ptr, GR32:$val))]>;
 419
 420
 421
 422 def ATOMAND64 : I<0, Pseudo, (outs GR64:$dst),(ins i64mem:$ptr, GR64:$val),
 423                "#ATOMAND64 PSEUDO!",
 424                [(set GR64:$dst, (atomic_load_and_64 addr:$ptr, GR64:$val))]>;
 425 def ATOMOR64 : I<0, Pseudo, (outs GR64:$dst),(ins i64mem:$ptr, GR64:$val),
 426                "#ATOMOR64 PSEUDO!",
 427                [(set GR64:$dst, (atomic_load_or_64 addr:$ptr, GR64:$val))]>;
 428 def ATOMXOR64 : I<0, Pseudo,(outs GR64:$dst),(ins i64mem:$ptr, GR64:$val),
 429                "#ATOMXOR64 PSEUDO!",
 430                [(set GR64:$dst, (atomic_load_xor_64 addr:$ptr, GR64:$val))]>;
 431 def ATOMNAND64 : I<0, Pseudo,(outs GR64:$dst),(ins i64mem:$ptr, GR64:$val),
 432                "#ATOMNAND64 PSEUDO!",
 433                [(set GR64:$dst, (atomic_load_nand_64 addr:$ptr, GR64:$val))]>;
 434 def ATOMMIN64: I<0, Pseudo, (outs GR64:$dst), (ins i64mem:$ptr, GR64:$val),
 435                "#ATOMMIN64 PSEUDO!",
 436                [(set GR64:$dst, (atomic_load_min_64 addr:$ptr, GR64:$val))]>;
 437 def ATOMMAX64: I<0, Pseudo, (outs GR64:$dst),(ins i64mem:$ptr, GR64:$val),
 438                "#ATOMMAX64 PSEUDO!",
 439                [(set GR64:$dst, (atomic_load_max_64 addr:$ptr, GR64:$val))]>;
 440 def ATOMUMIN64: I<0, Pseudo, (outs GR64:$dst),(ins i64mem:$ptr, GR64:$val),
 441                "#ATOMUMIN64 PSEUDO!",
 442                [(set GR64:$dst, (atomic_load_umin_64 addr:$ptr, GR64:$val))]>;
 443 def ATOMUMAX64: I<0, Pseudo, (outs GR64:$dst),(ins i64mem:$ptr, GR64:$val),
 444                "#ATOMUMAX64 PSEUDO!",
 445                [(set GR64:$dst, (atomic_load_umax_64 addr:$ptr, GR64:$val))]>;
 446 }
 447
 448 let Constraints = "$val1 = $dst1, $val2 = $dst2",
 449                   Defs = [EFLAGS, EAX, EBX, ECX, EDX],
 450                   Uses = [EAX, EBX, ECX, EDX],
 451                   mayLoad = 1, mayStore = 1,
 452                   usesCustomInserter = 1 in {
 453 def ATOMAND6432 : I<0, Pseudo, (outs GR32:$dst1, GR32:$dst2),
 454                                (ins i64mem:$ptr, GR32:$val1, GR32:$val2),
 455                "#ATOMAND6432 PSEUDO!", []>;
 456 def ATOMOR6432 : I<0, Pseudo, (outs GR32:$dst1, GR32:$dst2),
 457                                (ins i64mem:$ptr, GR32:$val1, GR32:$val2),
 458                "#ATOMOR6432 PSEUDO!", []>;
 459 def ATOMXOR6432 : I<0, Pseudo, (outs GR32:$dst1, GR32:$dst2),
 460                                (ins i64mem:$ptr, GR32:$val1, GR32:$val2),
 461                "#ATOMXOR6432 PSEUDO!", []>;
 462 def ATOMNAND6432 : I<0, Pseudo, (outs GR32:$dst1, GR32:$dst2),
 463                                (ins i64mem:$ptr, GR32:$val1, GR32:$val2),
 464                "#ATOMNAND6432 PSEUDO!", []>;
 465 def ATOMADD6432 : I<0, Pseudo, (outs GR32:$dst1, GR32:$dst2),
 466                                (ins i64mem:$ptr, GR32:$val1, GR32:$val2),
 467                "#ATOMADD6432 PSEUDO!", []>;
 468 def ATOMSUB6432 : I<0, Pseudo, (outs GR32:$dst1, GR32:$dst2),
 469                                (ins i64mem:$ptr, GR32:$val1, GR32:$val2),
 470                "#ATOMSUB6432 PSEUDO!", []>;
 471 def ATOMSWAP6432 : I<0, Pseudo, (outs GR32:$dst1, GR32:$dst2),
 472                                (ins i64mem:$ptr, GR32:$val1, GR32:$val2),
 473                "#ATOMSWAP6432 PSEUDO!", []>;
 474 }
 475
 476 //===----------------------------------------------------------------------===//
 477 // Normal-Instructions-With-Lock-Prefix Pseudo Instructions
 478 //===----------------------------------------------------------------------===//
 479
 480 // FIXME: Use normal instructions and add lock prefix dynamically.
 481
 482 // Memory barriers
 483
 484 // TODO: Get this to fold the constant into the instruction.
 485 let isCodeGenOnly = 1 in
 486 def OR32mrLocked  : I<0x09, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$zero),
 487                       "lock\n\t"
 488                       "or{l}\t{$zero, $dst|$dst, $zero}",
 489                       []>, Requires<[In32BitMode]>, LOCK;
 490
 491 let hasSideEffects = 1 in
 492 def Int_MemBarrier : I<0, Pseudo, (outs), (ins),
 493                      "#MEMBARRIER",
 494                      [(X86MemBarrier)]>, Requires<[HasSSE2]>;
 495
 496 // TODO: Get this to fold the constant into the instruction.
 497 let hasSideEffects = 1, Defs = [ESP], isCodeGenOnly = 1 in
 498 def Int_MemBarrierNoSSE64  : RI<0x09, MRM1r, (outs), (ins GR64:$zero),
 499                            "lock\n\t"
 500                            "or{q}\t{$zero, (%rsp)|(%rsp), $zero}",
 501                            [(X86MemBarrierNoSSE GR64:$zero)]>,
 502                            Requires<[In64BitMode]>, LOCK;
 503
 504
 505 // Optimized codegen when the non-memory output is not used.
 506 let Defs = [EFLAGS], mayLoad = 1, mayStore = 1, isCodeGenOnly = 1 in {
 507 def LOCK_ADD8mr  : I<0x00, MRMDestMem, (outs), (ins i8mem:$dst, GR8:$src2),
 508                     "lock\n\t"
 509                     "add{b}\t{$src2, $dst|$dst, $src2}", []>, LOCK;
 510 def LOCK_ADD16mr  : I<0x01, MRMDestMem, (outs), (ins i16mem:$dst, GR16:$src2),
 511                     "lock\n\t"
 512                     "add{w}\t{$src2, $dst|$dst, $src2}", []>, OpSize, LOCK;
 513 def LOCK_ADD32mr  : I<0x01, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src2),
 514                     "lock\n\t"
 515                     "add{l}\t{$src2, $dst|$dst, $src2}", []>, LOCK;
 516 def LOCK_ADD64mr : RI<0x01, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src2),
 517                       "lock\n\t"
 518                       "add{q}\t{$src2, $dst|$dst, $src2}", []>, LOCK;
 519
 520 def LOCK_ADD8mi   : Ii8<0x80, MRM0m, (outs), (ins i8mem :$dst, i8imm :$src2),
 521                     "lock\n\t"
 522                     "add{b}\t{$src2, $dst|$dst, $src2}", []>, LOCK;
 523 def LOCK_ADD16mi  : Ii16<0x81, MRM0m, (outs), (ins i16mem:$dst, i16imm:$src2),
 524                     "lock\n\t"
 525                      "add{w}\t{$src2, $dst|$dst, $src2}", []>, LOCK;
 526 def LOCK_ADD32mi  : Ii32<0x81, MRM0m, (outs), (ins i32mem:$dst, i32imm:$src2),
 527                     "lock\n\t"
 528                     "add{l}\t{$src2, $dst|$dst, $src2}", []>, LOCK;
 529 def LOCK_ADD64mi32 : RIi32<0x81, MRM0m, (outs),
 530                                         (ins i64mem:$dst, i64i32imm :$src2),
 531                       "lock\n\t"
 532                       "add{q}\t{$src2, $dst|$dst, $src2}", []>, LOCK;
 533
 534 def LOCK_ADD16mi8 : Ii8<0x83, MRM0m, (outs), (ins i16mem:$dst, i16i8imm :$src2),
 535                     "lock\n\t"
 536                     "add{w}\t{$src2, $dst|$dst, $src2}", []>, OpSize, LOCK;
 537 def LOCK_ADD32mi8 : Ii8<0x83, MRM0m, (outs), (ins i32mem:$dst, i32i8imm :$src2),
 538                     "lock\n\t"
 539                     "add{l}\t{$src2, $dst|$dst, $src2}", []>, LOCK;
 540 def LOCK_ADD64mi8 : RIi8<0x83, MRM0m, (outs),
 541                                       (ins i64mem:$dst, i64i8imm :$src2),
 542                     "lock\n\t"
 543                     "add{q}\t{$src2, $dst|$dst, $src2}", []>, LOCK;
 544
 545 def LOCK_SUB8mr   : I<0x28, MRMDestMem, (outs), (ins i8mem :$dst, GR8 :$src2),
 546                     "lock\n\t"
 547                     "sub{b}\t{$src2, $dst|$dst, $src2}", []>, LOCK;
 548 def LOCK_SUB16mr  : I<0x29, MRMDestMem, (outs), (ins i16mem:$dst, GR16:$src2),
 549                     "lock\n\t"
 550                     "sub{w}\t{$src2, $dst|$dst, $src2}", []>, OpSize, LOCK;
 551 def LOCK_SUB32mr  : I<0x29, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src2),
 552                     "lock\n\t"
 553                     "sub{l}\t{$src2, $dst|$dst, $src2}", []>, LOCK;
 554 def LOCK_SUB64mr : RI<0x29, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src2),
 555                       "lock\n\t"
 556                       "sub{q}\t{$src2, $dst|$dst, $src2}", []>, LOCK;
 557
 558
 559 def LOCK_SUB8mi   : Ii8<0x80, MRM5m, (outs), (ins i8mem :$dst, i8imm:$src2),
 560                     "lock\n\t"
 561                     "sub{b}\t{$src2, $dst|$dst, $src2}", []>, LOCK;
 562 def LOCK_SUB16mi  : Ii16<0x81, MRM5m, (outs), (ins i16mem:$dst, i16imm:$src2),
 563                     "lock\n\t"
 564                     "sub{w}\t{$src2, $dst|$dst, $src2}", []>, OpSize, LOCK;
 565 def LOCK_SUB32mi  : Ii32<0x81, MRM5m, (outs), (ins i32mem:$dst, i32imm:$src2),
 566                     "lock\n\t"
 567                      "sub{l}\t{$src2, $dst|$dst, $src2}", []>, LOCK;
 568 def LOCK_SUB64mi32 : RIi32<0x81, MRM5m, (outs),
 569                                         (ins i64mem:$dst, i64i32imm:$src2),
 570                       "lock\n\t"
 571                       "sub{q}\t{$src2, $dst|$dst, $src2}", []>, LOCK;
 572
 573
 574 def LOCK_SUB16mi8 : Ii8<0x83, MRM5m, (outs), (ins i16mem:$dst, i16i8imm :$src2),
 575                     "lock\n\t"
 576                      "sub{w}\t{$src2, $dst|$dst, $src2}", []>, OpSize, LOCK;
 577 def LOCK_SUB32mi8 : Ii8<0x83, MRM5m, (outs), (ins i32mem:$dst, i32i8imm :$src2),
 578                     "lock\n\t"
 579                      "sub{l}\t{$src2, $dst|$dst, $src2}", []>, LOCK;
 580 def LOCK_SUB64mi8 : RIi8<0x83, MRM5m, (outs),
 581                                       (ins i64mem:$dst, i64i8imm :$src2),
 582                       "lock\n\t"
 583                       "sub{q}\t{$src2, $dst|$dst, $src2}", []>, LOCK;
 584
 585 def LOCK_INC8m  : I<0xFE, MRM0m, (outs), (ins i8mem :$dst),
 586                     "lock\n\t"
 587                     "inc{b}\t$dst", []>, LOCK;
 588 def LOCK_INC16m : I<0xFF, MRM0m, (outs), (ins i16mem:$dst),
 589                     "lock\n\t"
 590                     "inc{w}\t$dst", []>, OpSize, LOCK;
 591 def LOCK_INC32m : I<0xFF, MRM0m, (outs), (ins i32mem:$dst),
 592                     "lock\n\t"
 593                     "inc{l}\t$dst", []>, LOCK;
 594 def LOCK_INC64m : RI<0xFF, MRM0m, (outs), (ins i64mem:$dst),
 595                      "lock\n\t"
 596                      "inc{q}\t$dst", []>, LOCK;
 597
 598 def LOCK_DEC8m  : I<0xFE, MRM1m, (outs), (ins i8mem :$dst),
 599                     "lock\n\t"
 600                     "dec{b}\t$dst", []>, LOCK;
 601 def LOCK_DEC16m : I<0xFF, MRM1m, (outs), (ins i16mem:$dst),
 602                     "lock\n\t"
 603                     "dec{w}\t$dst", []>, OpSize, LOCK;
 604 def LOCK_DEC32m : I<0xFF, MRM1m, (outs), (ins i32mem:$dst),
 605                     "lock\n\t"
 606                     "dec{l}\t$dst", []>, LOCK;
 607 def LOCK_DEC64m : RI<0xFF, MRM1m, (outs), (ins i64mem:$dst),
 608                       "lock\n\t"
 609                       "dec{q}\t$dst", []>, LOCK;
 610 }
 611
 612 // Atomic compare and swap.
 613 let Defs = [EAX, EDX, EFLAGS], Uses = [EAX, EBX, ECX, EDX],
 614     isCodeGenOnly = 1 in {
 615 def LCMPXCHG8B : I<0xC7, MRM1m, (outs), (ins i64mem:$ptr),
 616                "lock\n\t"
 617                "cmpxchg8b\t$ptr",
 618                [(X86cas8 addr:$ptr)]>, TB, LOCK;
 619 }
 620 let Defs = [AL, EFLAGS], Uses = [AL], isCodeGenOnly = 1 in {
 621 def LCMPXCHG8 : I<0xB0, MRMDestMem, (outs), (ins i8mem:$ptr, GR8:$swap),
 622                "lock\n\t"
 623                "cmpxchg{b}\t{$swap, $ptr|$ptr, $swap}",
 624                [(X86cas addr:$ptr, GR8:$swap, 1)]>, TB, LOCK;
 625 }
 626
 627 let Defs = [AX, EFLAGS], Uses = [AX], isCodeGenOnly = 1 in {
 628 def LCMPXCHG16 : I<0xB1, MRMDestMem, (outs), (ins i16mem:$ptr, GR16:$swap),
 629                "lock\n\t"
 630                "cmpxchg{w}\t{$swap, $ptr|$ptr, $swap}",
 631                [(X86cas addr:$ptr, GR16:$swap, 2)]>, TB, OpSize, LOCK;
 632 }
 633
 634 let Defs = [EAX, EFLAGS], Uses = [EAX], isCodeGenOnly = 1 in {
 635 def LCMPXCHG32 : I<0xB1, MRMDestMem, (outs), (ins i32mem:$ptr, GR32:$swap),
 636                "lock\n\t"
 637                "cmpxchg{l}\t{$swap, $ptr|$ptr, $swap}",
 638                [(X86cas addr:$ptr, GR32:$swap, 4)]>, TB, LOCK;
 639 }
 640
 641 let Defs = [RAX, EFLAGS], Uses = [RAX], isCodeGenOnly = 1 in {
 642 def LCMPXCHG64 : RI<0xB1, MRMDestMem, (outs), (ins i64mem:$ptr, GR64:$swap),
 643                "lock\n\t"
 644                "cmpxchgq\t$swap,$ptr",
 645                [(X86cas addr:$ptr, GR64:$swap, 8)]>, TB, LOCK;
 646 }
 647
 648 // Atomic exchange and add
 649 let Constraints = "$val = $dst", Defs = [EFLAGS], isCodeGenOnly = 1 in {
 650 def LXADD8  : I<0xC0, MRMSrcMem, (outs GR8:$dst), (ins GR8:$val, i8mem:$ptr),
 651                "lock\n\t"
 652                "xadd{b}\t{$val, $ptr|$ptr, $val}",
 653                [(set GR8:$dst, (atomic_load_add_8 addr:$ptr, GR8:$val))]>,
 654                 TB, LOCK;
 655 def LXADD16 : I<0xC1, MRMSrcMem, (outs GR16:$dst), (ins GR16:$val, i16mem:$ptr),
 656                "lock\n\t"
 657                "xadd{w}\t{$val, $ptr|$ptr, $val}",
 658                [(set GR16:$dst, (atomic_load_add_16 addr:$ptr, GR16:$val))]>,
 659                 TB, OpSize, LOCK;
 660 def LXADD32 : I<0xC1, MRMSrcMem, (outs GR32:$dst), (ins GR32:$val, i32mem:$ptr),
 661                "lock\n\t"
 662                "xadd{l}\t{$val, $ptr|$ptr, $val}",
 663                [(set GR32:$dst, (atomic_load_add_32 addr:$ptr, GR32:$val))]>,
 664                 TB, LOCK;
 665 def LXADD64 : RI<0xC1, MRMSrcMem, (outs GR64:$dst), (ins GR64:$val,i64mem:$ptr),
 666                "lock\n\t"
 667                "xadd\t$val, $ptr",
 668                [(set GR64:$dst, (atomic_load_add_64 addr:$ptr, GR64:$val))]>,
 669                 TB, LOCK;
 670 }
 671
 672 //===----------------------------------------------------------------------===//
 673 // Conditional Move Pseudo Instructions.
 674 //===----------------------------------------------------------------------===//
 675
 676
 677 // CMOV* - Used to implement the SSE SELECT DAG operation.  Expanded after
 678 // instruction selection into a branch sequence.
 679 let Uses = [EFLAGS], usesCustomInserter = 1 in {
 680   def CMOV_FR32 : I<0, Pseudo,
 681                     (outs FR32:$dst), (ins FR32:$t, FR32:$f, i8imm:$cond),
 682                     "#CMOV_FR32 PSEUDO!",
 683                     [(set FR32:$dst, (X86cmov FR32:$t, FR32:$f, imm:$cond,
 684                                                   EFLAGS))]>;
 685   def CMOV_FR64 : I<0, Pseudo,
 686                     (outs FR64:$dst), (ins FR64:$t, FR64:$f, i8imm:$cond),
 687                     "#CMOV_FR64 PSEUDO!",
 688                     [(set FR64:$dst, (X86cmov FR64:$t, FR64:$f, imm:$cond,
 689                                                   EFLAGS))]>;
 690   def CMOV_V4F32 : I<0, Pseudo,
 691                     (outs VR128:$dst), (ins VR128:$t, VR128:$f, i8imm:$cond),
 692                     "#CMOV_V4F32 PSEUDO!",
 693                     [(set VR128:$dst,
 694                       (v4f32 (X86cmov VR128:$t, VR128:$f, imm:$cond,
 695                                           EFLAGS)))]>;
 696   def CMOV_V2F64 : I<0, Pseudo,
 697                     (outs VR128:$dst), (ins VR128:$t, VR128:$f, i8imm:$cond),
 698                     "#CMOV_V2F64 PSEUDO!",
 699                     [(set VR128:$dst,
 700                       (v2f64 (X86cmov VR128:$t, VR128:$f, imm:$cond,
 701                                           EFLAGS)))]>;
 702   def CMOV_V2I64 : I<0, Pseudo,
 703                     (outs VR128:$dst), (ins VR128:$t, VR128:$f, i8imm:$cond),
 704                     "#CMOV_V2I64 PSEUDO!",
 705                     [(set VR128:$dst,
 706                       (v2i64 (X86cmov VR128:$t, VR128:$f, imm:$cond,
 707                                           EFLAGS)))]>;
 708 }
 709
 710
 711 //===----------------------------------------------------------------------===//
 712 // DAG Pattern Matching Rules
 713 //===----------------------------------------------------------------------===//
 714
 715 // ConstantPool GlobalAddress, ExternalSymbol, and JumpTable
 716 def : Pat<(i32 (X86Wrapper tconstpool  :$dst)), (MOV32ri tconstpool  :$dst)>;
 717 def : Pat<(i32 (X86Wrapper tjumptable  :$dst)), (MOV32ri tjumptable  :$dst)>;
 718 def : Pat<(i32 (X86Wrapper tglobaltlsaddr:$dst)),(MOV32ri tglobaltlsaddr:$dst)>;
 719 def : Pat<(i32 (X86Wrapper tglobaladdr :$dst)), (MOV32ri tglobaladdr :$dst)>;
 720 def : Pat<(i32 (X86Wrapper texternalsym:$dst)), (MOV32ri texternalsym:$dst)>;
 721 def : Pat<(i32 (X86Wrapper tblockaddress:$dst)), (MOV32ri tblockaddress:$dst)>;
 722
 723 def : Pat<(add GR32:$src1, (X86Wrapper tconstpool:$src2)),
 724           (ADD32ri GR32:$src1, tconstpool:$src2)>;
 725 def : Pat<(add GR32:$src1, (X86Wrapper tjumptable:$src2)),
 726           (ADD32ri GR32:$src1, tjumptable:$src2)>;
 727 def : Pat<(add GR32:$src1, (X86Wrapper tglobaladdr :$src2)),
 728           (ADD32ri GR32:$src1, tglobaladdr:$src2)>;
 729 def : Pat<(add GR32:$src1, (X86Wrapper texternalsym:$src2)),
 730           (ADD32ri GR32:$src1, texternalsym:$src2)>;
 731 def : Pat<(add GR32:$src1, (X86Wrapper tblockaddress:$src2)),
 732           (ADD32ri GR32:$src1, tblockaddress:$src2)>;
 733
 734 def : Pat<(store (i32 (X86Wrapper tglobaladdr:$src)), addr:$dst),
 735           (MOV32mi addr:$dst, tglobaladdr:$src)>;
 736 def : Pat<(store (i32 (X86Wrapper texternalsym:$src)), addr:$dst),
 737           (MOV32mi addr:$dst, texternalsym:$src)>;
 738 def : Pat<(store (i32 (X86Wrapper tblockaddress:$src)), addr:$dst),
 739           (MOV32mi addr:$dst, tblockaddress:$src)>;
 740
 741
 742
 743 // ConstantPool GlobalAddress, ExternalSymbol, and JumpTable when not in small
 744 // code model mode, should use 'movabs'.  FIXME: This is really a hack, the
 745 //  'movabs' predicate should handle this sort of thing.
 746 def : Pat<(i64 (X86Wrapper tconstpool  :$dst)),
 747           (MOV64ri tconstpool  :$dst)>, Requires<[FarData]>;
 748 def : Pat<(i64 (X86Wrapper tjumptable  :$dst)),
 749           (MOV64ri tjumptable  :$dst)>, Requires<[FarData]>;
 750 def : Pat<(i64 (X86Wrapper tglobaladdr :$dst)),
 751           (MOV64ri tglobaladdr :$dst)>, Requires<[FarData]>;
 752 def : Pat<(i64 (X86Wrapper texternalsym:$dst)),
 753           (MOV64ri texternalsym:$dst)>, Requires<[FarData]>;
 754 def : Pat<(i64 (X86Wrapper tblockaddress:$dst)),
 755           (MOV64ri tblockaddress:$dst)>, Requires<[FarData]>;
 756
 757 // In static codegen with small code model, we can get the address of a label
 758 // into a register with 'movl'.  FIXME: This is a hack, the 'imm' predicate of
 759 // the MOV64ri64i32 should accept these.
 760 def : Pat<(i64 (X86Wrapper tconstpool  :$dst)),
 761           (MOV64ri64i32 tconstpool  :$dst)>, Requires<[SmallCode]>;
 762 def : Pat<(i64 (X86Wrapper tjumptable  :$dst)),
 763           (MOV64ri64i32 tjumptable  :$dst)>, Requires<[SmallCode]>;
 764 def : Pat<(i64 (X86Wrapper tglobaladdr :$dst)),
 765           (MOV64ri64i32 tglobaladdr :$dst)>, Requires<[SmallCode]>;
 766 def : Pat<(i64 (X86Wrapper texternalsym:$dst)),
 767           (MOV64ri64i32 texternalsym:$dst)>, Requires<[SmallCode]>;
 768 def : Pat<(i64 (X86Wrapper tblockaddress:$dst)),
 769           (MOV64ri64i32 tblockaddress:$dst)>, Requires<[SmallCode]>;
 770
 771 // In kernel code model, we can get the address of a label
 772 // into a register with 'movq'.  FIXME: This is a hack, the 'imm' predicate of
 773 // the MOV64ri32 should accept these.
 774 def : Pat<(i64 (X86Wrapper tconstpool  :$dst)),
 775           (MOV64ri32 tconstpool  :$dst)>, Requires<[KernelCode]>;
 776 def : Pat<(i64 (X86Wrapper tjumptable  :$dst)),
 777           (MOV64ri32 tjumptable  :$dst)>, Requires<[KernelCode]>;
 778 def : Pat<(i64 (X86Wrapper tglobaladdr :$dst)),
 779           (MOV64ri32 tglobaladdr :$dst)>, Requires<[KernelCode]>;
 780 def : Pat<(i64 (X86Wrapper texternalsym:$dst)),
 781           (MOV64ri32 texternalsym:$dst)>, Requires<[KernelCode]>;
 782 def : Pat<(i64 (X86Wrapper tblockaddress:$dst)),
 783           (MOV64ri32 tblockaddress:$dst)>, Requires<[KernelCode]>;
 784
 785 // If we have small model and -static mode, it is safe to store global addresses
 786 // directly as immediates.  FIXME: This is really a hack, the 'imm' predicate
 787 // for MOV64mi32 should handle this sort of thing.
 788 def : Pat<(store (i64 (X86Wrapper tconstpool:$src)), addr:$dst),
 789           (MOV64mi32 addr:$dst, tconstpool:$src)>,
 790           Requires<[NearData, IsStatic]>;
 791 def : Pat<(store (i64 (X86Wrapper tjumptable:$src)), addr:$dst),
 792           (MOV64mi32 addr:$dst, tjumptable:$src)>,
 793           Requires<[NearData, IsStatic]>;
 794 def : Pat<(store (i64 (X86Wrapper tglobaladdr:$src)), addr:$dst),
 795           (MOV64mi32 addr:$dst, tglobaladdr:$src)>,
 796           Requires<[NearData, IsStatic]>;
 797 def : Pat<(store (i64 (X86Wrapper texternalsym:$src)), addr:$dst),
 798           (MOV64mi32 addr:$dst, texternalsym:$src)>,
 799           Requires<[NearData, IsStatic]>;
 800 def : Pat<(store (i64 (X86Wrapper tblockaddress:$src)), addr:$dst),
 801           (MOV64mi32 addr:$dst, tblockaddress:$src)>,
 802           Requires<[NearData, IsStatic]>;
 803
 804
 805
 806 // Calls
 807
 808 // tls has some funny stuff here...
 809 // This corresponds to movabs $foo@tpoff, %rax
 810 def : Pat<(i64 (X86Wrapper tglobaltlsaddr :$dst)),
 811           (MOV64ri tglobaltlsaddr :$dst)>;
 812 // This corresponds to add $foo@tpoff, %rax
 813 def : Pat<(add GR64:$src1, (X86Wrapper tglobaltlsaddr :$dst)),
 814           (ADD64ri32 GR64:$src1, tglobaltlsaddr :$dst)>;
 815 // This corresponds to mov foo@tpoff(%rbx), %eax
 816 def : Pat<(load (i64 (X86Wrapper tglobaltlsaddr :$dst))),
 817           (MOV64rm tglobaltlsaddr :$dst)>;
 818
 819
 820 // Direct PC relative function call for small code model. 32-bit displacement
 821 // sign extended to 64-bit.
 822 def : Pat<(X86call (i64 tglobaladdr:$dst)),
 823           (CALL64pcrel32 tglobaladdr:$dst)>, Requires<[NotWin64]>;
 824 def : Pat<(X86call (i64 texternalsym:$dst)),
 825           (CALL64pcrel32 texternalsym:$dst)>, Requires<[NotWin64]>;
 826
 827 def : Pat<(X86call (i64 tglobaladdr:$dst)),
 828           (WINCALL64pcrel32 tglobaladdr:$dst)>, Requires<[IsWin64]>;
 829 def : Pat<(X86call (i64 texternalsym:$dst)),
 830           (WINCALL64pcrel32 texternalsym:$dst)>, Requires<[IsWin64]>;
 831
 832 // tailcall stuff
 833 def : Pat<(X86tcret GR32_TC:$dst, imm:$off),
 834           (TCRETURNri GR32_TC:$dst, imm:$off)>,
 835           Requires<[In32BitMode]>;
 836
 837 // FIXME: This is disabled for 32-bit PIC mode because the global base
 838 // register which is part of the address mode may be assigned a
 839 // callee-saved register.
 840 def : Pat<(X86tcret (load addr:$dst), imm:$off),
 841           (TCRETURNmi addr:$dst, imm:$off)>,
 842           Requires<[In32BitMode, IsNotPIC]>;
 843
 844 def : Pat<(X86tcret (i32 tglobaladdr:$dst), imm:$off),
 845           (TCRETURNdi texternalsym:$dst, imm:$off)>,
 846           Requires<[In32BitMode]>;
 847
 848 def : Pat<(X86tcret (i32 texternalsym:$dst), imm:$off),
 849           (TCRETURNdi texternalsym:$dst, imm:$off)>,
 850           Requires<[In32BitMode]>;
 851
 852 def : Pat<(X86tcret GR64_TC:$dst, imm:$off),
 853           (TCRETURNri64 GR64_TC:$dst, imm:$off)>,
 854           Requires<[In64BitMode]>;
 855
 856 def : Pat<(X86tcret (load addr:$dst), imm:$off),
 857           (TCRETURNmi64 addr:$dst, imm:$off)>,
 858           Requires<[In64BitMode]>;
 859
 860 def : Pat<(X86tcret (i64 tglobaladdr:$dst), imm:$off),
 861           (TCRETURNdi64 tglobaladdr:$dst, imm:$off)>,
 862           Requires<[In64BitMode]>;
 863
 864 def : Pat<(X86tcret (i64 texternalsym:$dst), imm:$off),
 865           (TCRETURNdi64 texternalsym:$dst, imm:$off)>,
 866           Requires<[In64BitMode]>;
 867
 868 // Normal calls, with various flavors of addresses.
 869 def : Pat<(X86call (i32 tglobaladdr:$dst)),
 870           (CALLpcrel32 tglobaladdr:$dst)>;
 871 def : Pat<(X86call (i32 texternalsym:$dst)),
 872           (CALLpcrel32 texternalsym:$dst)>;
 873 def : Pat<(X86call (i32 imm:$dst)),
 874           (CALLpcrel32 imm:$dst)>, Requires<[CallImmAddr]>;
 875
 876 // X86 specific add which produces a flag.
 877 def : Pat<(addc GR32:$src1, GR32:$src2),
 878           (ADD32rr GR32:$src1, GR32:$src2)>;
 879 def : Pat<(addc GR32:$src1, (load addr:$src2)),
 880           (ADD32rm GR32:$src1, addr:$src2)>;
 881 def : Pat<(addc GR32:$src1, imm:$src2),
 882           (ADD32ri GR32:$src1, imm:$src2)>;
 883 def : Pat<(addc GR32:$src1, i32immSExt8:$src2),
 884           (ADD32ri8 GR32:$src1, i32immSExt8:$src2)>;
 885
 886 def : Pat<(addc GR64:$src1, GR64:$src2),
 887           (ADD64rr GR64:$src1, GR64:$src2)>;
 888 def : Pat<(addc GR64:$src1, (load addr:$src2)),
 889           (ADD64rm GR64:$src1, addr:$src2)>;
 890 def : Pat<(addc GR64:$src1, i64immSExt8:$src2),
 891           (ADD64ri8 GR64:$src1, i64immSExt8:$src2)>;
 892 def : Pat<(addc GR64:$src1, i64immSExt32:$src2),
 893           (ADD64ri32 GR64:$src1, imm:$src2)>;
 894
 895 def : Pat<(subc GR32:$src1, GR32:$src2),
 896           (SUB32rr GR32:$src1, GR32:$src2)>;
 897 def : Pat<(subc GR32:$src1, (load addr:$src2)),
 898           (SUB32rm GR32:$src1, addr:$src2)>;
 899 def : Pat<(subc GR32:$src1, imm:$src2),
 900           (SUB32ri GR32:$src1, imm:$src2)>;
 901 def : Pat<(subc GR32:$src1, i32immSExt8:$src2),
 902           (SUB32ri8 GR32:$src1, i32immSExt8:$src2)>;
 903
 904 def : Pat<(subc GR64:$src1, GR64:$src2),
 905           (SUB64rr GR64:$src1, GR64:$src2)>;
 906 def : Pat<(subc GR64:$src1, (load addr:$src2)),
 907           (SUB64rm GR64:$src1, addr:$src2)>;
 908 def : Pat<(subc GR64:$src1, i64immSExt8:$src2),
 909           (SUB64ri8 GR64:$src1, i64immSExt8:$src2)>;
 910 def : Pat<(subc GR64:$src1, imm:$src2),
 911           (SUB64ri32 GR64:$src1, i64immSExt32:$src2)>;
 912
 913 // Comparisons.
 914
 915 // TEST R,R is smaller than CMP R,0
 916 def : Pat<(X86cmp GR8:$src1, 0),
 917           (TEST8rr GR8:$src1, GR8:$src1)>;
 918 def : Pat<(X86cmp GR16:$src1, 0),
 919           (TEST16rr GR16:$src1, GR16:$src1)>;
 920 def : Pat<(X86cmp GR32:$src1, 0),
 921           (TEST32rr GR32:$src1, GR32:$src1)>;
 922 def : Pat<(X86cmp GR64:$src1, 0),
 923           (TEST64rr GR64:$src1, GR64:$src1)>;
 924
 925 // Conditional moves with folded loads with operands swapped and conditions
 926 // inverted.
 927 multiclass CMOVmr<PatLeaf InvertedCond, Instruction Inst16, Instruction Inst32,
 928                   Instruction Inst64> {
 929   def : Pat<(X86cmov (loadi16 addr:$src1), GR16:$src2, InvertedCond, EFLAGS),
 930             (Inst16 GR16:$src2, addr:$src1)>;
 931   def : Pat<(X86cmov (loadi32 addr:$src1), GR32:$src2, InvertedCond, EFLAGS),
 932             (Inst32 GR32:$src2, addr:$src1)>;
 933   def : Pat<(X86cmov (loadi64 addr:$src1), GR64:$src2, InvertedCond, EFLAGS),
 934             (Inst64 GR64:$src2, addr:$src1)>;
 935 }
 936
 937 defm : CMOVmr<X86_COND_B , CMOVAE16rm, CMOVAE32rm, CMOVAE64rm>;
 938 defm : CMOVmr<X86_COND_AE, CMOVB16rm , CMOVB32rm , CMOVB64rm>;
 939 defm : CMOVmr<X86_COND_E , CMOVNE16rm, CMOVNE32rm, CMOVNE64rm>;
 940 defm : CMOVmr<X86_COND_NE, CMOVE16rm , CMOVE32rm , CMOVE64rm>;
 941 defm : CMOVmr<X86_COND_BE, CMOVA16rm , CMOVA32rm , CMOVA64rm>;
 942 defm : CMOVmr<X86_COND_A , CMOVBE16rm, CMOVBE32rm, CMOVBE64rm>;
 943 defm : CMOVmr<X86_COND_L , CMOVGE16rm, CMOVGE32rm, CMOVGE64rm>;
 944 defm : CMOVmr<X86_COND_GE, CMOVL16rm , CMOVL32rm , CMOVL64rm>;
 945 defm : CMOVmr<X86_COND_LE, CMOVG16rm , CMOVG32rm , CMOVG64rm>;
 946 defm : CMOVmr<X86_COND_G , CMOVLE16rm, CMOVLE32rm, CMOVLE64rm>;
 947 defm : CMOVmr<X86_COND_P , CMOVNP16rm, CMOVNP32rm, CMOVNP64rm>;
 948 defm : CMOVmr<X86_COND_NP, CMOVP16rm , CMOVP32rm , CMOVP64rm>;
 949 defm : CMOVmr<X86_COND_S , CMOVNS16rm, CMOVNS32rm, CMOVNS64rm>;
 950 defm : CMOVmr<X86_COND_NS, CMOVS16rm , CMOVS32rm , CMOVS64rm>;
 951 defm : CMOVmr<X86_COND_O , CMOVNO16rm, CMOVNO32rm, CMOVNO64rm>;
 952 defm : CMOVmr<X86_COND_NO, CMOVO16rm , CMOVO32rm , CMOVO64rm>;
 953
 954 // zextload bool -> zextload byte
 955 def : Pat<(zextloadi8i1  addr:$src), (MOV8rm     addr:$src)>;
 956 def : Pat<(zextloadi16i1 addr:$src), (MOVZX16rm8 addr:$src)>;
 957 def : Pat<(zextloadi32i1 addr:$src), (MOVZX32rm8 addr:$src)>;
 958 def : Pat<(zextloadi64i1 addr:$src), (MOVZX64rm8 addr:$src)>;
 959
 960 // extload bool -> extload byte
 961 // When extloading from 16-bit and smaller memory locations into 64-bit
 962 // registers, use zero-extending loads so that the entire 64-bit register is
 963 // defined, avoiding partial-register updates.
 964
 965 def : Pat<(extloadi8i1 addr:$src),   (MOV8rm      addr:$src)>;
 966 def : Pat<(extloadi16i1 addr:$src),  (MOVZX16rm8  addr:$src)>;
 967 def : Pat<(extloadi32i1 addr:$src),  (MOVZX32rm8  addr:$src)>;
 968 def : Pat<(extloadi16i8 addr:$src),  (MOVZX16rm8  addr:$src)>;
 969 def : Pat<(extloadi32i8 addr:$src),  (MOVZX32rm8  addr:$src)>;
 970 def : Pat<(extloadi32i16 addr:$src), (MOVZX32rm16 addr:$src)>;
 971
 972 def : Pat<(extloadi64i1 addr:$src),  (MOVZX64rm8  addr:$src)>;
 973 def : Pat<(extloadi64i8 addr:$src),  (MOVZX64rm8  addr:$src)>;
 974 def : Pat<(extloadi64i16 addr:$src), (MOVZX64rm16 addr:$src)>;
 975 // For other extloads, use subregs, since the high contents of the register are
 976 // defined after an extload.
 977 def : Pat<(extloadi64i32 addr:$src),
 978           (SUBREG_TO_REG (i64 0), (MOV32rm addr:$src),
 979                          sub_32bit)>;
 980
 981 // anyext. Define these to do an explicit zero-extend to
 982 // avoid partial-register updates.
 983 def : Pat<(i16 (anyext GR8 :$src)), (MOVZX16rr8  GR8 :$src)>;
 984 def : Pat<(i32 (anyext GR8 :$src)), (MOVZX32rr8  GR8 :$src)>;
 985
 986 // Except for i16 -> i32 since isel expect i16 ops to be promoted to i32.
 987 def : Pat<(i32 (anyext GR16:$src)),
 988           (INSERT_SUBREG (i32 (IMPLICIT_DEF)), GR16:$src, sub_16bit)>;
 989
 990 def : Pat<(i64 (anyext GR8 :$src)), (MOVZX64rr8  GR8  :$src)>;
 991 def : Pat<(i64 (anyext GR16:$src)), (MOVZX64rr16 GR16 :$src)>;
 992 def : Pat<(i64 (anyext GR32:$src)),
 993           (SUBREG_TO_REG (i64 0), GR32:$src, sub_32bit)>;
 994
 995
 996 // Any instruction that defines a 32-bit result leaves the high half of the
 997 // register. Truncate can be lowered to EXTRACT_SUBREG. CopyFromReg may
 998 // be copying from a truncate. And x86's cmov doesn't do anything if the
 999 // condition is false. But any other 32-bit operation will zero-extend
1000 // up to 64 bits.
1001 def def32 : PatLeaf<(i32 GR32:$src), [{
1002   return N->getOpcode() != ISD::TRUNCATE &&
1003          N->getOpcode() != TargetOpcode::EXTRACT_SUBREG &&
1004          N->getOpcode() != ISD::CopyFromReg &&
1005          N->getOpcode() != X86ISD::CMOV;
1006 }]>;
1007
1008 // In the case of a 32-bit def that is known to implicitly zero-extend,
1009 // we can use a SUBREG_TO_REG.
1010 def : Pat<(i64 (zext def32:$src)),
1011           (SUBREG_TO_REG (i64 0), GR32:$src, sub_32bit)>;
1012
1013 //===----------------------------------------------------------------------===//
1014 // Pattern match OR as ADD
1015 //===----------------------------------------------------------------------===//
1016
1017 // If safe, we prefer to pattern match OR as ADD at isel time. ADD can be
1018 // 3-addressified into an LEA instruction to avoid copies.  However, we also
1019 // want to finally emit these instructions as an or at the end of the code
1020 // generator to make the generated code easier to read.  To do this, we select
1021 // into "disjoint bits" pseudo ops.
1022
1023 // Treat an 'or' node is as an 'add' if the or'ed bits are known to be zero.
1024 def or_is_add : PatFrag<(ops node:$lhs, node:$rhs), (or node:$lhs, node:$rhs),[{
1025   if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(N->getOperand(1)))
1026     return CurDAG->MaskedValueIsZero(N->getOperand(0), CN->getAPIntValue());
1027
1028   unsigned BitWidth = N->getValueType(0).getScalarType().getSizeInBits();
1029   APInt Mask = APInt::getAllOnesValue(BitWidth);
1030   APInt KnownZero0, KnownOne0;
1031   CurDAG->ComputeMaskedBits(N->getOperand(0), Mask, KnownZero0, KnownOne0, 0);
1032   APInt KnownZero1, KnownOne1;
1033   CurDAG->ComputeMaskedBits(N->getOperand(1), Mask, KnownZero1, KnownOne1, 0);
1034   return (~KnownZero0 & ~KnownZero1) == 0;
1035 }]>;
1036
1037
1038 // (or x1, x2) -> (add x1, x2) if two operands are known not to share bits.
1039 let AddedComplexity = 5 in { // Try this before the selecting to OR
1040
1041 let isConvertibleToThreeAddress = 1,
1042     Constraints = "$src1 = $dst", Defs = [EFLAGS] in {
1043 let isCommutable = 1 in {
1044 def ADD16rr_DB  : I<0, Pseudo, (outs GR16:$dst), (ins GR16:$src1, GR16:$src2),
1045                     "", // orw/addw REG, REG
1046                     [(set GR16:$dst, (or_is_add GR16:$src1, GR16:$src2))]>;
1047 def ADD32rr_DB  : I<0, Pseudo, (outs GR32:$dst), (ins GR32:$src1, GR32:$src2),
1048                     "", // orl/addl REG, REG
1049                     [(set GR32:$dst, (or_is_add GR32:$src1, GR32:$src2))]>;
1050 def ADD64rr_DB  : I<0, Pseudo, (outs GR64:$dst), (ins GR64:$src1, GR64:$src2),
1051                     "", // orq/addq REG, REG
1052                     [(set GR64:$dst, (or_is_add GR64:$src1, GR64:$src2))]>;
1053 } // isCommutable
1054
1055 // NOTE: These are order specific, we want the ri8 forms to be listed
1056 // first so that they are slightly preferred to the ri forms.
1057
1058 def ADD16ri8_DB : I<0, Pseudo,
1059                     (outs GR16:$dst), (ins GR16:$src1, i16i8imm:$src2),
1060                     "", // orw/addw REG, imm8
1061                     [(set GR16:$dst,(or_is_add GR16:$src1,i16immSExt8:$src2))]>;
1062 def ADD16ri_DB  : I<0, Pseudo, (outs GR16:$dst), (ins GR16:$src1, i16imm:$src2),
1063                     "", // orw/addw REG, imm
1064                     [(set GR16:$dst, (or_is_add GR16:$src1, imm:$src2))]>;
1065
1066 def ADD32ri8_DB : I<0, Pseudo,
1067                     (outs GR32:$dst), (ins GR32:$src1, i32i8imm:$src2),
1068                     "", // orl/addl REG, imm8
1069                     [(set GR32:$dst,(or_is_add GR32:$src1,i32immSExt8:$src2))]>;
1070 def ADD32ri_DB  : I<0, Pseudo, (outs GR32:$dst), (ins GR32:$src1, i32imm:$src2),
1071                     "", // orl/addl REG, imm
1072                     [(set GR32:$dst, (or_is_add GR32:$src1, imm:$src2))]>;
1073
1074
1075 def ADD64ri8_DB : I<0, Pseudo,
1076                     (outs GR64:$dst), (ins GR64:$src1, i64i8imm:$src2),
1077                     "", // orq/addq REG, imm8
1078                     [(set GR64:$dst, (or_is_add GR64:$src1,
1079                                                 i64immSExt8:$src2))]>;
1080 def ADD64ri32_DB : I<0, Pseudo,
1081                      (outs GR64:$dst), (ins GR64:$src1, i64i32imm:$src2),
1082                       "", // orq/addq REG, imm
1083                       [(set GR64:$dst, (or_is_add GR64:$src1,
1084                                                   i64immSExt32:$src2))]>;
1085 }
1086 } // AddedComplexity
1087
1088
1089 //===----------------------------------------------------------------------===//
1090 // Some peepholes
1091 //===----------------------------------------------------------------------===//
1092
1093 // Odd encoding trick: -128 fits into an 8-bit immediate field while
1094 // +128 doesn't, so in this special case use a sub instead of an add.
1095 def : Pat<(add GR16:$src1, 128),
1096           (SUB16ri8 GR16:$src1, -128)>;
1097 def : Pat<(store (add (loadi16 addr:$dst), 128), addr:$dst),
1098           (SUB16mi8 addr:$dst, -128)>;
1099
1100 def : Pat<(add GR32:$src1, 128),
1101           (SUB32ri8 GR32:$src1, -128)>;
1102 def : Pat<(store (add (loadi32 addr:$dst), 128), addr:$dst),
1103           (SUB32mi8 addr:$dst, -128)>;
1104
1105 def : Pat<(add GR64:$src1, 128),
1106           (SUB64ri8 GR64:$src1, -128)>;
1107 def : Pat<(store (add (loadi64 addr:$dst), 128), addr:$dst),
1108           (SUB64mi8 addr:$dst, -128)>;
1109
1110 // The same trick applies for 32-bit immediate fields in 64-bit
1111 // instructions.
1112 def : Pat<(add GR64:$src1, 0x0000000080000000),
1113           (SUB64ri32 GR64:$src1, 0xffffffff80000000)>;
1114 def : Pat<(store (add (loadi64 addr:$dst), 0x00000000800000000), addr:$dst),
1115           (SUB64mi32 addr:$dst, 0xffffffff80000000)>;
1116
1117 // To avoid needing to materialize an immediate in a register, use a 32-bit and
1118 // with implicit zero-extension instead of a 64-bit and if the immediate has at
1119 // least 32 bits of leading zeros. If in addition the last 32 bits can be
1120 // represented with a sign extension of a 8 bit constant, use that.
1121
1122 def : Pat<(and GR64:$src, i64immZExt32SExt8:$imm),
1123           (SUBREG_TO_REG
1124             (i64 0),
1125             (AND32ri8
1126               (EXTRACT_SUBREG GR64:$src, sub_32bit),
1127               (i32 (GetLo8XForm imm:$imm))),
1128             sub_32bit)>;
1129
1130 def : Pat<(and GR64:$src, i64immZExt32:$imm),
1131           (SUBREG_TO_REG
1132             (i64 0),
1133             (AND32ri
1134               (EXTRACT_SUBREG GR64:$src, sub_32bit),
1135               (i32 (GetLo32XForm imm:$imm))),
1136             sub_32bit)>;
1137
1138
1139 // r & (2^16-1) ==> movz
1140 def : Pat<(and GR32:$src1, 0xffff),
1141           (MOVZX32rr16 (EXTRACT_SUBREG GR32:$src1, sub_16bit))>;
1142 // r & (2^8-1) ==> movz
1143 def : Pat<(and GR32:$src1, 0xff),
1144           (MOVZX32rr8 (EXTRACT_SUBREG (i32 (COPY_TO_REGCLASS GR32:$src1,
1145                                                              GR32_ABCD)),
1146                                       sub_8bit))>,
1147       Requires<[In32BitMode]>;
1148 // r & (2^8-1) ==> movz
1149 def : Pat<(and GR16:$src1, 0xff),
1150           (MOVZX16rr8 (EXTRACT_SUBREG (i16 (COPY_TO_REGCLASS GR16:$src1,
1151                                                              GR16_ABCD)),
1152                                       sub_8bit))>,
1153       Requires<[In32BitMode]>;
1154
1155 // r & (2^32-1) ==> movz
1156 def : Pat<(and GR64:$src, 0x00000000FFFFFFFF),
1157           (MOVZX64rr32 (EXTRACT_SUBREG GR64:$src, sub_32bit))>;
1158 // r & (2^16-1) ==> movz
1159 def : Pat<(and GR64:$src, 0xffff),
1160           (MOVZX64rr16 (i16 (EXTRACT_SUBREG GR64:$src, sub_16bit)))>;
1161 // r & (2^8-1) ==> movz
1162 def : Pat<(and GR64:$src, 0xff),
1163           (MOVZX64rr8 (i8 (EXTRACT_SUBREG GR64:$src, sub_8bit)))>;
1164 // r & (2^8-1) ==> movz
1165 def : Pat<(and GR32:$src1, 0xff),
1166            (MOVZX32rr8 (EXTRACT_SUBREG GR32:$src1, sub_8bit))>,
1167       Requires<[In64BitMode]>;
1168 // r & (2^8-1) ==> movz
1169 def : Pat<(and GR16:$src1, 0xff),
1170            (MOVZX16rr8 (i8 (EXTRACT_SUBREG GR16:$src1, sub_8bit)))>,
1171       Requires<[In64BitMode]>;
1172
1173
1174 // sext_inreg patterns
1175 def : Pat<(sext_inreg GR32:$src, i16),
1176           (MOVSX32rr16 (EXTRACT_SUBREG GR32:$src, sub_16bit))>;
1177 def : Pat<(sext_inreg GR32:$src, i8),
1178           (MOVSX32rr8 (EXTRACT_SUBREG (i32 (COPY_TO_REGCLASS GR32:$src,
1179                                                              GR32_ABCD)),
1180                                       sub_8bit))>,
1181       Requires<[In32BitMode]>;
1182 def : Pat<(sext_inreg GR16:$src, i8),
1183           (MOVSX16rr8 (EXTRACT_SUBREG (i16 (COPY_TO_REGCLASS GR16:$src,
1184                                                              GR16_ABCD)),
1185                                       sub_8bit))>,
1186       Requires<[In32BitMode]>;
1187
1188 def : Pat<(sext_inreg GR64:$src, i32),
1189           (MOVSX64rr32 (EXTRACT_SUBREG GR64:$src, sub_32bit))>;
1190 def : Pat<(sext_inreg GR64:$src, i16),
1191           (MOVSX64rr16 (EXTRACT_SUBREG GR64:$src, sub_16bit))>;
1192 def : Pat<(sext_inreg GR64:$src, i8),
1193           (MOVSX64rr8 (EXTRACT_SUBREG GR64:$src, sub_8bit))>;
1194 def : Pat<(sext_inreg GR32:$src, i8),
1195           (MOVSX32rr8 (EXTRACT_SUBREG GR32:$src, sub_8bit))>,
1196       Requires<[In64BitMode]>;
1197 def : Pat<(sext_inreg GR16:$src, i8),
1198           (MOVSX16rr8 (i8 (EXTRACT_SUBREG GR16:$src, sub_8bit)))>,
1199       Requires<[In64BitMode]>;
1200
1201
1202 // trunc patterns
1203 def : Pat<(i16 (trunc GR32:$src)),
1204           (EXTRACT_SUBREG GR32:$src, sub_16bit)>;
1205 def : Pat<(i8 (trunc GR32:$src)),
1206           (EXTRACT_SUBREG (i32 (COPY_TO_REGCLASS GR32:$src, GR32_ABCD)),
1207                           sub_8bit)>,
1208       Requires<[In32BitMode]>;
1209 def : Pat<(i8 (trunc GR16:$src)),
1210           (EXTRACT_SUBREG (i16 (COPY_TO_REGCLASS GR16:$src, GR16_ABCD)),
1211                           sub_8bit)>,
1212       Requires<[In32BitMode]>;
1213 def : Pat<(i32 (trunc GR64:$src)),
1214           (EXTRACT_SUBREG GR64:$src, sub_32bit)>;
1215 def : Pat<(i16 (trunc GR64:$src)),
1216           (EXTRACT_SUBREG GR64:$src, sub_16bit)>;
1217 def : Pat<(i8 (trunc GR64:$src)),
1218           (EXTRACT_SUBREG GR64:$src, sub_8bit)>;
1219 def : Pat<(i8 (trunc GR32:$src)),
1220           (EXTRACT_SUBREG GR32:$src, sub_8bit)>,
1221       Requires<[In64BitMode]>;
1222 def : Pat<(i8 (trunc GR16:$src)),
1223           (EXTRACT_SUBREG GR16:$src, sub_8bit)>,
1224       Requires<[In64BitMode]>;
1225
1226 // h-register tricks
1227 def : Pat<(i8 (trunc (srl_su GR16:$src, (i8 8)))),
1228           (EXTRACT_SUBREG (i16 (COPY_TO_REGCLASS GR16:$src, GR16_ABCD)),
1229                           sub_8bit_hi)>,
1230       Requires<[In32BitMode]>;
1231 def : Pat<(i8 (trunc (srl_su GR32:$src, (i8 8)))),
1232           (EXTRACT_SUBREG (i32 (COPY_TO_REGCLASS GR32:$src, GR32_ABCD)),
1233                           sub_8bit_hi)>,
1234       Requires<[In32BitMode]>;
1235 def : Pat<(srl GR16:$src, (i8 8)),
1236           (EXTRACT_SUBREG
1237             (MOVZX32rr8
1238               (EXTRACT_SUBREG (i16 (COPY_TO_REGCLASS GR16:$src, GR16_ABCD)),
1239                               sub_8bit_hi)),
1240             sub_16bit)>,
1241       Requires<[In32BitMode]>;
1242 def : Pat<(i32 (zext (srl_su GR16:$src, (i8 8)))),
1243           (MOVZX32rr8 (EXTRACT_SUBREG (i16 (COPY_TO_REGCLASS GR16:$src,
1244                                                              GR16_ABCD)),
1245                                       sub_8bit_hi))>,
1246       Requires<[In32BitMode]>;
1247 def : Pat<(i32 (anyext (srl_su GR16:$src, (i8 8)))),
1248           (MOVZX32rr8 (EXTRACT_SUBREG (i16 (COPY_TO_REGCLASS GR16:$src,
1249                                                              GR16_ABCD)),
1250                                       sub_8bit_hi))>,
1251       Requires<[In32BitMode]>;
1252 def : Pat<(and (srl_su GR32:$src, (i8 8)), (i32 255)),
1253           (MOVZX32rr8 (EXTRACT_SUBREG (i32 (COPY_TO_REGCLASS GR32:$src,
1254                                                              GR32_ABCD)),
1255                                       sub_8bit_hi))>,
1256       Requires<[In32BitMode]>;
1257 def : Pat<(srl (and_su GR32:$src, 0xff00), (i8 8)),
1258           (MOVZX32rr8 (EXTRACT_SUBREG (i32 (COPY_TO_REGCLASS GR32:$src,
1259                                                              GR32_ABCD)),
1260                                       sub_8bit_hi))>,
1261       Requires<[In32BitMode]>;
1262
1263 // h-register tricks.
1264 // For now, be conservative on x86-64 and use an h-register extract only if the
1265 // value is immediately zero-extended or stored, which are somewhat common
1266 // cases. This uses a bunch of code to prevent a register requiring a REX prefix
1267 // from being allocated in the same instruction as the h register, as there's
1268 // currently no way to describe this requirement to the register allocator.
1269
1270 // h-register extract and zero-extend.
1271 def : Pat<(and (srl_su GR64:$src, (i8 8)), (i64 255)),
1272           (SUBREG_TO_REG
1273             (i64 0),
1274             (MOVZX32_NOREXrr8
1275               (EXTRACT_SUBREG (i64 (COPY_TO_REGCLASS GR64:$src, GR64_ABCD)),
1276                               sub_8bit_hi)),
1277             sub_32bit)>;
1278 def : Pat<(and (srl_su GR32:$src, (i8 8)), (i32 255)),
1279           (MOVZX32_NOREXrr8
1280             (EXTRACT_SUBREG (i32 (COPY_TO_REGCLASS GR32:$src, GR32_ABCD)),
1281                             sub_8bit_hi))>,
1282       Requires<[In64BitMode]>;
1283 def : Pat<(srl (and_su GR32:$src, 0xff00), (i8 8)),
1284           (MOVZX32_NOREXrr8 (EXTRACT_SUBREG (i32 (COPY_TO_REGCLASS GR32:$src,
1285                                                                    GR32_ABCD)),
1286                                              sub_8bit_hi))>,
1287       Requires<[In64BitMode]>;
1288 def : Pat<(srl GR16:$src, (i8 8)),
1289           (EXTRACT_SUBREG
1290             (MOVZX32_NOREXrr8
1291               (EXTRACT_SUBREG (i16 (COPY_TO_REGCLASS GR16:$src, GR16_ABCD)),
1292                               sub_8bit_hi)),
1293             sub_16bit)>,
1294       Requires<[In64BitMode]>;
1295 def : Pat<(i32 (zext (srl_su GR16:$src, (i8 8)))),
1296           (MOVZX32_NOREXrr8
1297             (EXTRACT_SUBREG (i16 (COPY_TO_REGCLASS GR16:$src, GR16_ABCD)),
1298                             sub_8bit_hi))>,
1299       Requires<[In64BitMode]>;
1300 def : Pat<(i32 (anyext (srl_su GR16:$src, (i8 8)))),
1301           (MOVZX32_NOREXrr8
1302             (EXTRACT_SUBREG (i16 (COPY_TO_REGCLASS GR16:$src, GR16_ABCD)),
1303                             sub_8bit_hi))>,
1304       Requires<[In64BitMode]>;
1305 def : Pat<(i64 (zext (srl_su GR16:$src, (i8 8)))),
1306           (SUBREG_TO_REG
1307             (i64 0),
1308             (MOVZX32_NOREXrr8
1309               (EXTRACT_SUBREG (i16 (COPY_TO_REGCLASS GR16:$src, GR16_ABCD)),
1310                               sub_8bit_hi)),
1311             sub_32bit)>;
1312 def : Pat<(i64 (anyext (srl_su GR16:$src, (i8 8)))),
1313           (SUBREG_TO_REG
1314             (i64 0),
1315             (MOVZX32_NOREXrr8
1316               (EXTRACT_SUBREG (i16 (COPY_TO_REGCLASS GR16:$src, GR16_ABCD)),
1317                               sub_8bit_hi)),
1318             sub_32bit)>;
1319
1320 // h-register extract and store.
1321 def : Pat<(store (i8 (trunc_su (srl_su GR64:$src, (i8 8)))), addr:$dst),
1322           (MOV8mr_NOREX
1323             addr:$dst,
1324             (EXTRACT_SUBREG (i64 (COPY_TO_REGCLASS GR64:$src, GR64_ABCD)),
1325                             sub_8bit_hi))>;
1326 def : Pat<(store (i8 (trunc_su (srl_su GR32:$src, (i8 8)))), addr:$dst),
1327           (MOV8mr_NOREX
1328             addr:$dst,
1329             (EXTRACT_SUBREG (i32 (COPY_TO_REGCLASS GR32:$src, GR32_ABCD)),
1330                             sub_8bit_hi))>,
1331       Requires<[In64BitMode]>;
1332 def : Pat<(store (i8 (trunc_su (srl_su GR16:$src, (i8 8)))), addr:$dst),
1333           (MOV8mr_NOREX
1334             addr:$dst,
1335             (EXTRACT_SUBREG (i16 (COPY_TO_REGCLASS GR16:$src, GR16_ABCD)),
1336                             sub_8bit_hi))>,
1337       Requires<[In64BitMode]>;
1338
1339
1340 // (shl x, 1) ==> (add x, x)
1341 def : Pat<(shl GR8 :$src1, (i8 1)), (ADD8rr  GR8 :$src1, GR8 :$src1)>;
1342 def : Pat<(shl GR16:$src1, (i8 1)), (ADD16rr GR16:$src1, GR16:$src1)>;
1343 def : Pat<(shl GR32:$src1, (i8 1)), (ADD32rr GR32:$src1, GR32:$src1)>;
1344 def : Pat<(shl GR64:$src1, (i8 1)), (ADD64rr GR64:$src1, GR64:$src1)>;
1345
1346 // (shl x (and y, 31)) ==> (shl x, y)
1347 def : Pat<(shl GR8:$src1, (and CL, 31)),
1348           (SHL8rCL GR8:$src1)>;
1349 def : Pat<(shl GR16:$src1, (and CL, 31)),
1350           (SHL16rCL GR16:$src1)>;
1351 def : Pat<(shl GR32:$src1, (and CL, 31)),
1352           (SHL32rCL GR32:$src1)>;
1353 def : Pat<(store (shl (loadi8 addr:$dst), (and CL, 31)), addr:$dst),
1354           (SHL8mCL addr:$dst)>;
1355 def : Pat<(store (shl (loadi16 addr:$dst), (and CL, 31)), addr:$dst),
1356           (SHL16mCL addr:$dst)>;
1357 def : Pat<(store (shl (loadi32 addr:$dst), (and CL, 31)), addr:$dst),
1358           (SHL32mCL addr:$dst)>;
1359
1360 def : Pat<(srl GR8:$src1, (and CL, 31)),
1361           (SHR8rCL GR8:$src1)>;
1362 def : Pat<(srl GR16:$src1, (and CL, 31)),
1363           (SHR16rCL GR16:$src1)>;
1364 def : Pat<(srl GR32:$src1, (and CL, 31)),
1365           (SHR32rCL GR32:$src1)>;
1366 def : Pat<(store (srl (loadi8 addr:$dst), (and CL, 31)), addr:$dst),
1367           (SHR8mCL addr:$dst)>;
1368 def : Pat<(store (srl (loadi16 addr:$dst), (and CL, 31)), addr:$dst),
1369           (SHR16mCL addr:$dst)>;
1370 def : Pat<(store (srl (loadi32 addr:$dst), (and CL, 31)), addr:$dst),
1371           (SHR32mCL addr:$dst)>;
1372
1373 def : Pat<(sra GR8:$src1, (and CL, 31)),
1374           (SAR8rCL GR8:$src1)>;
1375 def : Pat<(sra GR16:$src1, (and CL, 31)),
1376           (SAR16rCL GR16:$src1)>;
1377 def : Pat<(sra GR32:$src1, (and CL, 31)),
1378           (SAR32rCL GR32:$src1)>;
1379 def : Pat<(store (sra (loadi8 addr:$dst), (and CL, 31)), addr:$dst),
1380           (SAR8mCL addr:$dst)>;
1381 def : Pat<(store (sra (loadi16 addr:$dst), (and CL, 31)), addr:$dst),
1382           (SAR16mCL addr:$dst)>;
1383 def : Pat<(store (sra (loadi32 addr:$dst), (and CL, 31)), addr:$dst),
1384           (SAR32mCL addr:$dst)>;
1385
1386 // (shl x (and y, 63)) ==> (shl x, y)
1387 def : Pat<(shl GR64:$src1, (and CL, 63)),
1388           (SHL64rCL GR64:$src1)>;
1389 def : Pat<(store (shl (loadi64 addr:$dst), (and CL, 63)), addr:$dst),
1390           (SHL64mCL addr:$dst)>;
1391
1392 def : Pat<(srl GR64:$src1, (and CL, 63)),
1393           (SHR64rCL GR64:$src1)>;
1394 def : Pat<(store (srl (loadi64 addr:$dst), (and CL, 63)), addr:$dst),
1395           (SHR64mCL addr:$dst)>;
1396
1397 def : Pat<(sra GR64:$src1, (and CL, 63)),
1398           (SAR64rCL GR64:$src1)>;
1399 def : Pat<(store (sra (loadi64 addr:$dst), (and CL, 63)), addr:$dst),
1400           (SAR64mCL addr:$dst)>;
1401
1402
1403 // (anyext (setcc_carry)) -> (setcc_carry)
1404 def : Pat<(i16 (anyext (i8 (X86setcc_c X86_COND_B, EFLAGS)))),
1405           (SETB_C16r)>;
1406 def : Pat<(i32 (anyext (i8 (X86setcc_c X86_COND_B, EFLAGS)))),
1407           (SETB_C32r)>;
1408 def : Pat<(i32 (anyext (i16 (X86setcc_c X86_COND_B, EFLAGS)))),
1409           (SETB_C32r)>;
1410
1411
1412
1413
1414 //===----------------------------------------------------------------------===//
1415 // EFLAGS-defining Patterns
1416 //===----------------------------------------------------------------------===//
1417
1418 // add reg, reg
1419 def : Pat<(add GR8 :$src1, GR8 :$src2), (ADD8rr  GR8 :$src1, GR8 :$src2)>;
1420 def : Pat<(add GR16:$src1, GR16:$src2), (ADD16rr GR16:$src1, GR16:$src2)>;
1421 def : Pat<(add GR32:$src1, GR32:$src2), (ADD32rr GR32:$src1, GR32:$src2)>;
1422
1423 // add reg, mem
1424 def : Pat<(add GR8:$src1, (loadi8 addr:$src2)),
1425           (ADD8rm GR8:$src1, addr:$src2)>;
1426 def : Pat<(add GR16:$src1, (loadi16 addr:$src2)),
1427           (ADD16rm GR16:$src1, addr:$src2)>;
1428 def : Pat<(add GR32:$src1, (loadi32 addr:$src2)),
1429           (ADD32rm GR32:$src1, addr:$src2)>;
1430
1431 // add reg, imm
1432 def : Pat<(add GR8 :$src1, imm:$src2), (ADD8ri  GR8:$src1 , imm:$src2)>;
1433 def : Pat<(add GR16:$src1, imm:$src2), (ADD16ri GR16:$src1, imm:$src2)>;
1434 def : Pat<(add GR32:$src1, imm:$src2), (ADD32ri GR32:$src1, imm:$src2)>;
1435 def : Pat<(add GR16:$src1, i16immSExt8:$src2),
1436           (ADD16ri8 GR16:$src1, i16immSExt8:$src2)>;
1437 def : Pat<(add GR32:$src1, i32immSExt8:$src2),
1438           (ADD32ri8 GR32:$src1, i32immSExt8:$src2)>;
1439
1440 // sub reg, reg
1441 def : Pat<(sub GR8 :$src1, GR8 :$src2), (SUB8rr  GR8 :$src1, GR8 :$src2)>;
1442 def : Pat<(sub GR16:$src1, GR16:$src2), (SUB16rr GR16:$src1, GR16:$src2)>;
1443 def : Pat<(sub GR32:$src1, GR32:$src2), (SUB32rr GR32:$src1, GR32:$src2)>;
1444
1445 // sub reg, mem
1446 def : Pat<(sub GR8:$src1, (loadi8 addr:$src2)),
1447           (SUB8rm GR8:$src1, addr:$src2)>;
1448 def : Pat<(sub GR16:$src1, (loadi16 addr:$src2)),
1449           (SUB16rm GR16:$src1, addr:$src2)>;
1450 def : Pat<(sub GR32:$src1, (loadi32 addr:$src2)),
1451           (SUB32rm GR32:$src1, addr:$src2)>;
1452
1453 // sub reg, imm
1454 def : Pat<(sub GR8:$src1, imm:$src2),
1455           (SUB8ri GR8:$src1, imm:$src2)>;
1456 def : Pat<(sub GR16:$src1, imm:$src2),
1457           (SUB16ri GR16:$src1, imm:$src2)>;
1458 def : Pat<(sub GR32:$src1, imm:$src2),
1459           (SUB32ri GR32:$src1, imm:$src2)>;
1460 def : Pat<(sub GR16:$src1, i16immSExt8:$src2),
1461           (SUB16ri8 GR16:$src1, i16immSExt8:$src2)>;
1462 def : Pat<(sub GR32:$src1, i32immSExt8:$src2),
1463           (SUB32ri8 GR32:$src1, i32immSExt8:$src2)>;
1464
1465 // mul reg, reg
1466 def : Pat<(mul GR16:$src1, GR16:$src2),
1467           (IMUL16rr GR16:$src1, GR16:$src2)>;
1468 def : Pat<(mul GR32:$src1, GR32:$src2),
1469           (IMUL32rr GR32:$src1, GR32:$src2)>;
1470
1471 // mul reg, mem
1472 def : Pat<(mul GR16:$src1, (loadi16 addr:$src2)),
1473           (IMUL16rm GR16:$src1, addr:$src2)>;
1474 def : Pat<(mul GR32:$src1, (loadi32 addr:$src2)),
1475           (IMUL32rm GR32:$src1, addr:$src2)>;
1476
1477 // mul reg, imm
1478 def : Pat<(mul GR16:$src1, imm:$src2),
1479           (IMUL16rri GR16:$src1, imm:$src2)>;
1480 def : Pat<(mul GR32:$src1, imm:$src2),
1481           (IMUL32rri GR32:$src1, imm:$src2)>;
1482 def : Pat<(mul GR16:$src1, i16immSExt8:$src2),
1483           (IMUL16rri8 GR16:$src1, i16immSExt8:$src2)>;
1484 def : Pat<(mul GR32:$src1, i32immSExt8:$src2),
1485           (IMUL32rri8 GR32:$src1, i32immSExt8:$src2)>;
1486
1487 // reg = mul mem, imm
1488 def : Pat<(mul (loadi16 addr:$src1), imm:$src2),
1489           (IMUL16rmi addr:$src1, imm:$src2)>;
1490 def : Pat<(mul (loadi32 addr:$src1), imm:$src2),
1491           (IMUL32rmi addr:$src1, imm:$src2)>;
1492 def : Pat<(mul (loadi16 addr:$src1), i16immSExt8:$src2),
1493           (IMUL16rmi8 addr:$src1, i16immSExt8:$src2)>;
1494 def : Pat<(mul (loadi32 addr:$src1), i32immSExt8:$src2),
1495           (IMUL32rmi8 addr:$src1, i32immSExt8:$src2)>;
1496
1497 // Optimize multiply by 2 with EFLAGS result.
1498 let AddedComplexity = 2 in {
1499 def : Pat<(X86smul_flag GR16:$src1, 2), (ADD16rr GR16:$src1, GR16:$src1)>;
1500 def : Pat<(X86smul_flag GR32:$src1, 2), (ADD32rr GR32:$src1, GR32:$src1)>;
1501 }
1502
1503 // Patterns for nodes that do not produce flags, for instructions that do.
1504
1505 // addition
1506 def : Pat<(add GR64:$src1, GR64:$src2),
1507           (ADD64rr GR64:$src1, GR64:$src2)>;
1508 def : Pat<(add GR64:$src1, i64immSExt8:$src2),
1509           (ADD64ri8 GR64:$src1, i64immSExt8:$src2)>;
1510 def : Pat<(add GR64:$src1, i64immSExt32:$src2),
1511           (ADD64ri32 GR64:$src1, i64immSExt32:$src2)>;
1512 def : Pat<(add GR64:$src1, (loadi64 addr:$src2)),
1513           (ADD64rm GR64:$src1, addr:$src2)>;
1514
1515 // subtraction
1516 def : Pat<(sub GR64:$src1, GR64:$src2),
1517           (SUB64rr GR64:$src1, GR64:$src2)>;
1518 def : Pat<(sub GR64:$src1, (loadi64 addr:$src2)),
1519           (SUB64rm GR64:$src1, addr:$src2)>;
1520 def : Pat<(sub GR64:$src1, i64immSExt8:$src2),
1521           (SUB64ri8 GR64:$src1, i64immSExt8:$src2)>;
1522 def : Pat<(sub GR64:$src1, i64immSExt32:$src2),
1523           (SUB64ri32 GR64:$src1, i64immSExt32:$src2)>;
1524
1525 // Multiply
1526 def : Pat<(mul GR64:$src1, GR64:$src2),
1527           (IMUL64rr GR64:$src1, GR64:$src2)>;
1528 def : Pat<(mul GR64:$src1, (loadi64 addr:$src2)),
1529           (IMUL64rm GR64:$src1, addr:$src2)>;
1530 def : Pat<(mul GR64:$src1, i64immSExt8:$src2),
1531           (IMUL64rri8 GR64:$src1, i64immSExt8:$src2)>;
1532 def : Pat<(mul GR64:$src1, i64immSExt32:$src2),
1533           (IMUL64rri32 GR64:$src1, i64immSExt32:$src2)>;
1534 def : Pat<(mul (loadi64 addr:$src1), i64immSExt8:$src2),
1535           (IMUL64rmi8 addr:$src1, i64immSExt8:$src2)>;
1536 def : Pat<(mul (loadi64 addr:$src1), i64immSExt32:$src2),
1537           (IMUL64rmi32 addr:$src1, i64immSExt32:$src2)>;
1538
1539 // Increment reg.
1540 def : Pat<(add GR8 :$src, 1), (INC8r     GR8 :$src)>;
1541 def : Pat<(add GR16:$src, 1), (INC16r    GR16:$src)>, Requires<[In32BitMode]>;
1542 def : Pat<(add GR16:$src, 1), (INC64_16r GR16:$src)>, Requires<[In64BitMode]>;
1543 def : Pat<(add GR32:$src, 1), (INC32r    GR32:$src)>, Requires<[In32BitMode]>;
1544 def : Pat<(add GR32:$src, 1), (INC64_32r GR32:$src)>, Requires<[In64BitMode]>;
1545 def : Pat<(add GR64:$src, 1), (INC64r    GR64:$src)>;
1546
1547 // Decrement reg.
1548 def : Pat<(add GR8 :$src, -1), (DEC8r     GR8 :$src)>;
1549 def : Pat<(add GR16:$src, -1), (DEC16r    GR16:$src)>, Requires<[In32BitMode]>;
1550 def : Pat<(add GR16:$src, -1), (DEC64_16r GR16:$src)>, Requires<[In64BitMode]>;
1551 def : Pat<(add GR32:$src, -1), (DEC32r    GR32:$src)>, Requires<[In32BitMode]>;
1552 def : Pat<(add GR32:$src, -1), (DEC64_32r GR32:$src)>, Requires<[In64BitMode]>;
1553 def : Pat<(add GR64:$src, -1), (DEC64r    GR64:$src)>;
1554
1555 // or reg/reg.
1556 def : Pat<(or GR8 :$src1, GR8 :$src2), (OR8rr  GR8 :$src1, GR8 :$src2)>;
1557 def : Pat<(or GR16:$src1, GR16:$src2), (OR16rr GR16:$src1, GR16:$src2)>;
1558 def : Pat<(or GR32:$src1, GR32:$src2), (OR32rr GR32:$src1, GR32:$src2)>;
1559 def : Pat<(or GR64:$src1, GR64:$src2), (OR64rr GR64:$src1, GR64:$src2)>;
1560
1561 // or reg/mem
1562 def : Pat<(or GR8:$src1, (loadi8 addr:$src2)),
1563           (OR8rm GR8:$src1, addr:$src2)>;
1564 def : Pat<(or GR16:$src1, (loadi16 addr:$src2)),
1565           (OR16rm GR16:$src1, addr:$src2)>;
1566 def : Pat<(or GR32:$src1, (loadi32 addr:$src2)),
1567           (OR32rm GR32:$src1, addr:$src2)>;
1568 def : Pat<(or GR64:$src1, (loadi64 addr:$src2)),
1569           (OR64rm GR64:$src1, addr:$src2)>;
1570
1571 // or reg/imm
1572 def : Pat<(or GR8:$src1 , imm:$src2), (OR8ri  GR8 :$src1, imm:$src2)>;
1573 def : Pat<(or GR16:$src1, imm:$src2), (OR16ri GR16:$src1, imm:$src2)>;
1574 def : Pat<(or GR32:$src1, imm:$src2), (OR32ri GR32:$src1, imm:$src2)>;
1575 def : Pat<(or GR16:$src1, i16immSExt8:$src2),
1576           (OR16ri8 GR16:$src1, i16immSExt8:$src2)>;
1577 def : Pat<(or GR32:$src1, i32immSExt8:$src2),
1578           (OR32ri8 GR32:$src1, i32immSExt8:$src2)>;
1579 def : Pat<(or GR64:$src1, i64immSExt8:$src2),
1580           (OR64ri8 GR64:$src1, i64immSExt8:$src2)>;
1581 def : Pat<(or GR64:$src1, i64immSExt32:$src2),
1582           (OR64ri32 GR64:$src1, i64immSExt32:$src2)>;
1583
1584 // xor reg/reg
1585 def : Pat<(xor GR8 :$src1, GR8 :$src2), (XOR8rr  GR8 :$src1, GR8 :$src2)>;
1586 def : Pat<(xor GR16:$src1, GR16:$src2), (XOR16rr GR16:$src1, GR16:$src2)>;
1587 def : Pat<(xor GR32:$src1, GR32:$src2), (XOR32rr GR32:$src1, GR32:$src2)>;
1588 def : Pat<(xor GR64:$src1, GR64:$src2), (XOR64rr GR64:$src1, GR64:$src2)>;
1589
1590 // xor reg/mem
1591 def : Pat<(xor GR8:$src1, (loadi8 addr:$src2)),
1592           (XOR8rm GR8:$src1, addr:$src2)>;
1593 def : Pat<(xor GR16:$src1, (loadi16 addr:$src2)),
1594           (XOR16rm GR16:$src1, addr:$src2)>;
1595 def : Pat<(xor GR32:$src1, (loadi32 addr:$src2)),
1596           (XOR32rm GR32:$src1, addr:$src2)>;
1597 def : Pat<(xor GR64:$src1, (loadi64 addr:$src2)),
1598           (XOR64rm GR64:$src1, addr:$src2)>;
1599
1600 // xor reg/imm
1601 def : Pat<(xor GR8:$src1, imm:$src2),
1602           (XOR8ri GR8:$src1, imm:$src2)>;
1603 def : Pat<(xor GR16:$src1, imm:$src2),
1604           (XOR16ri GR16:$src1, imm:$src2)>;
1605 def : Pat<(xor GR32:$src1, imm:$src2),
1606           (XOR32ri GR32:$src1, imm:$src2)>;
1607 def : Pat<(xor GR16:$src1, i16immSExt8:$src2),
1608           (XOR16ri8 GR16:$src1, i16immSExt8:$src2)>;
1609 def : Pat<(xor GR32:$src1, i32immSExt8:$src2),
1610           (XOR32ri8 GR32:$src1, i32immSExt8:$src2)>;
1611 def : Pat<(xor GR64:$src1, i64immSExt8:$src2),
1612           (XOR64ri8 GR64:$src1, i64immSExt8:$src2)>;
1613 def : Pat<(xor GR64:$src1, i64immSExt32:$src2),
1614           (XOR64ri32 GR64:$src1, i64immSExt32:$src2)>;
1615
1616 // and reg/reg
1617 def : Pat<(and GR8 :$src1, GR8 :$src2), (AND8rr  GR8 :$src1, GR8 :$src2)>;
1618 def : Pat<(and GR16:$src1, GR16:$src2), (AND16rr GR16:$src1, GR16:$src2)>;
1619 def : Pat<(and GR32:$src1, GR32:$src2), (AND32rr GR32:$src1, GR32:$src2)>;
1620 def : Pat<(and GR64:$src1, GR64:$src2), (AND64rr GR64:$src1, GR64:$src2)>;
1621
1622 // and reg/mem
1623 def : Pat<(and GR8:$src1, (loadi8 addr:$src2)),
1624           (AND8rm GR8:$src1, addr:$src2)>;
1625 def : Pat<(and GR16:$src1, (loadi16 addr:$src2)),
1626           (AND16rm GR16:$src1, addr:$src2)>;
1627 def : Pat<(and GR32:$src1, (loadi32 addr:$src2)),
1628           (AND32rm GR32:$src1, addr:$src2)>;
1629 def : Pat<(and GR64:$src1, (loadi64 addr:$src2)),
1630           (AND64rm GR64:$src1, addr:$src2)>;
1631
1632 // and reg/imm
1633 def : Pat<(and GR8:$src1, imm:$src2),
1634           (AND8ri GR8:$src1, imm:$src2)>;
1635 def : Pat<(and GR16:$src1, imm:$src2),
1636           (AND16ri GR16:$src1, imm:$src2)>;
1637 def : Pat<(and GR32:$src1, imm:$src2),
1638           (AND32ri GR32:$src1, imm:$src2)>;
1639 def : Pat<(and GR16:$src1, i16immSExt8:$src2),
1640           (AND16ri8 GR16:$src1, i16immSExt8:$src2)>;
1641 def : Pat<(and GR32:$src1, i32immSExt8:$src2),
1642           (AND32ri8 GR32:$src1, i32immSExt8:$src2)>;
1643 def : Pat<(and GR64:$src1, i64immSExt8:$src2),
1644           (AND64ri8 GR64:$src1, i64immSExt8:$src2)>;
1645 def : Pat<(and GR64:$src1, i64immSExt32:$src2),
1646           (AND64ri32 GR64:$src1, i64immSExt32:$src2)>;
1647