lib/Target/X86/X86InstrAVX512.td

   1 //===-- X86InstrAVX512.td - AVX512 Instruction Set ---------*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the X86 AVX512 instruction set, defining the
  11 // instructions, and properties of the instructions which are needed for code
  12 // generation, machine code emission, and analysis.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 // Group template arguments that can be derived from the vector type (EltNum x
  17 // EltVT).  These are things like the register class for the writemask, etc.
  18 // The idea is to pass one of these as the template argument rather than the
  19 // individual arguments.
  20 // The template is also used for scalar types, in this case numelts is 1.
  21 class X86VectorVTInfo<int numelts, ValueType eltvt, RegisterClass rc,
  22                       string suffix = ""> {
  23   RegisterClass RC = rc;
  24   ValueType EltVT = eltvt;
  25   int NumElts = numelts;
  26
  27   // Corresponding mask register class.
  28   RegisterClass KRC = !cast<RegisterClass>("VK" # NumElts);
  29
  30   // Corresponding write-mask register class.
  31   RegisterClass KRCWM = !cast<RegisterClass>("VK" # NumElts # "WM");
  32
  33   // The GPR register class that can hold the write mask.  Use GR8 for fewer
  34   // than 8 elements.  Use shift-right and equal to work around the lack of
  35   // !lt in tablegen.
  36   RegisterClass MRC =
  37     !cast<RegisterClass>("GR" #
  38                          !if (!eq (!srl(NumElts, 3), 0), 8, NumElts));
  39
  40   // Suffix used in the instruction mnemonic.
  41   string Suffix = suffix;
  42
  43   // VTName is a string name for vector VT. For vector types it will be
  44   // v # NumElts # EltVT, so for vector of 8 elements of i32 it will be v8i32
  45   // It is a little bit complex for scalar types, where NumElts = 1.
  46   // In this case we build v4f32 or v2f64
  47   string VTName = "v" # !if (!eq (NumElts, 1),
  48                         !if (!eq (EltVT.Size, 32), 4,
  49                         !if (!eq (EltVT.Size, 64), 2, NumElts)), NumElts) # EltVT;
  50
  51   // The vector VT.
  52   ValueType VT = !cast<ValueType>(VTName);
  53
  54   string EltTypeName = !cast<string>(EltVT);
  55   // Size of the element type in bits, e.g. 32 for v16i32.
  56   string EltSizeName = !subst("i", "", !subst("f", "", EltTypeName));
  57   int EltSize = EltVT.Size;
  58
  59   // "i" for integer types and "f" for floating-point types
  60   string TypeVariantName = !subst(EltSizeName, "", EltTypeName);
  61
  62   // Size of RC in bits, e.g. 512 for VR512.
  63   int Size = VT.Size;
  64
  65   // The corresponding memory operand, e.g. i512mem for VR512.
  66   X86MemOperand MemOp = !cast<X86MemOperand>(TypeVariantName # Size # "mem");
  67   X86MemOperand ScalarMemOp = !cast<X86MemOperand>(EltVT # "mem");
  68
  69   // Load patterns
  70   // Note: For 128/256-bit integer VT we choose loadv2i64/loadv4i64
  71   //       due to load promotion during legalization
  72   PatFrag LdFrag = !cast<PatFrag>("load" #
  73                                   !if (!eq (TypeVariantName, "i"),
  74                                        !if (!eq (Size, 128), "v2i64",
  75                                        !if (!eq (Size, 256), "v4i64",
  76                                             VTName)), VTName));
  77
  78   PatFrag AlignedLdFrag = !cast<PatFrag>("alignedload" #
  79                           !if (!eq (TypeVariantName, "i"),
  80                                 !if (!eq (Size, 128), "v2i64",
  81                                 !if (!eq (Size, 256), "v4i64",
  82                                 !if (!eq (Size, 512),
  83                                     !if (!eq (EltSize, 64), "v8i64", "v16i32"),
  84                                     VTName))), VTName));
  85
  86   PatFrag ScalarLdFrag = !cast<PatFrag>("load" # EltVT);
  87
  88   // The corresponding float type, e.g. v16f32 for v16i32
  89   // Note: For EltSize < 32, FloatVT is illegal and TableGen
  90   //       fails to compile, so we choose FloatVT = VT
  91   ValueType FloatVT = !cast<ValueType>(
  92                         !if (!eq (!srl(EltSize,5),0),
  93                              VTName,
  94                              !if (!eq(TypeVariantName, "i"),
  95                                   "v" # NumElts # "f" # EltSize,
  96                                   VTName)));
  97
  98   // The string to specify embedded broadcast in assembly.
  99   string BroadcastStr = "{1to" # NumElts # "}";
 100
 101   // 8-bit compressed displacement tuple/subvector format.  This is only
 102   // defined for NumElts <= 8.
 103   CD8VForm CD8TupleForm = !if (!eq (!srl(NumElts, 4), 0),
 104                                !cast<CD8VForm>("CD8VT" # NumElts), ?);
 105
 106   SubRegIndex SubRegIdx = !if (!eq (Size, 128), sub_xmm,
 107                           !if (!eq (Size, 256), sub_ymm, ?));
 108
 109   Domain ExeDomain = !if (!eq (EltTypeName, "f32"), SSEPackedSingle,
 110                      !if (!eq (EltTypeName, "f64"), SSEPackedDouble,
 111                      SSEPackedInt));
 112
 113   RegisterClass FRC = !if (!eq (EltTypeName, "f32"), FR32X, FR64X);
 114
 115   // A vector type of the same width with element type i32.  This is used to
 116   // create the canonical constant zero node ImmAllZerosV.
 117   ValueType i32VT = !cast<ValueType>("v" # !srl(Size, 5) # "i32");
 118   dag ImmAllZerosV = (VT (bitconvert (i32VT immAllZerosV)));
 119
 120   string ZSuffix = !if (!eq (Size, 128), "Z128",
 121                    !if (!eq (Size, 256), "Z256", "Z"));
 122 }
 123
 124 def v64i8_info  : X86VectorVTInfo<64,  i8, VR512, "b">;
 125 def v32i16_info : X86VectorVTInfo<32, i16, VR512, "w">;
 126 def v16i32_info : X86VectorVTInfo<16, i32, VR512, "d">;
 127 def v8i64_info  : X86VectorVTInfo<8,  i64, VR512, "q">;
 128 def v16f32_info : X86VectorVTInfo<16, f32, VR512, "ps">;
 129 def v8f64_info  : X86VectorVTInfo<8,  f64, VR512, "pd">;
 130
 131 // "x" in v32i8x_info means RC = VR256X
 132 def v32i8x_info  : X86VectorVTInfo<32,  i8, VR256X, "b">;
 133 def v16i16x_info : X86VectorVTInfo<16, i16, VR256X, "w">;
 134 def v8i32x_info  : X86VectorVTInfo<8,  i32, VR256X, "d">;
 135 def v4i64x_info  : X86VectorVTInfo<4,  i64, VR256X, "q">;
 136 def v8f32x_info  : X86VectorVTInfo<8,  f32, VR256X, "ps">;
 137 def v4f64x_info  : X86VectorVTInfo<4,  f64, VR256X, "pd">;
 138
 139 def v16i8x_info  : X86VectorVTInfo<16,  i8, VR128X, "b">;
 140 def v8i16x_info  : X86VectorVTInfo<8,  i16, VR128X, "w">;
 141 def v4i32x_info  : X86VectorVTInfo<4,  i32, VR128X, "d">;
 142 def v2i64x_info  : X86VectorVTInfo<2,  i64, VR128X, "q">;
 143 def v4f32x_info  : X86VectorVTInfo<4,  f32, VR128X, "ps">;
 144 def v2f64x_info  : X86VectorVTInfo<2,  f64, VR128X, "pd">;
 145
 146 // We map scalar types to the smallest (128-bit) vector type
 147 // with the appropriate element type. This allows to use the same masking logic.
 148 def i32x_info    : X86VectorVTInfo<1,  i32, GR32, "si">;
 149 def i64x_info    : X86VectorVTInfo<1,  i64, GR64, "sq">;
 150 def f32x_info    : X86VectorVTInfo<1,  f32, VR128X, "ss">;
 151 def f64x_info    : X86VectorVTInfo<1,  f64, VR128X, "sd">;
 152
 153 class AVX512VLVectorVTInfo<X86VectorVTInfo i512, X86VectorVTInfo i256,
 154                            X86VectorVTInfo i128> {
 155   X86VectorVTInfo info512 = i512;
 156   X86VectorVTInfo info256 = i256;
 157   X86VectorVTInfo info128 = i128;
 158 }
 159
 160 def avx512vl_i8_info  : AVX512VLVectorVTInfo<v64i8_info, v32i8x_info,
 161                                              v16i8x_info>;
 162 def avx512vl_i16_info : AVX512VLVectorVTInfo<v32i16_info, v16i16x_info,
 163                                              v8i16x_info>;
 164 def avx512vl_i32_info : AVX512VLVectorVTInfo<v16i32_info, v8i32x_info,
 165                                              v4i32x_info>;
 166 def avx512vl_i64_info : AVX512VLVectorVTInfo<v8i64_info, v4i64x_info,
 167                                              v2i64x_info>;
 168 def avx512vl_f32_info : AVX512VLVectorVTInfo<v16f32_info, v8f32x_info,
 169                                              v4f32x_info>;
 170 def avx512vl_f64_info : AVX512VLVectorVTInfo<v8f64_info, v4f64x_info,
 171                                              v2f64x_info>;
 172
 173 // This multiclass generates the masking variants from the non-masking
 174 // variant.  It only provides the assembly pieces for the masking variants.
 175 // It assumes custom ISel patterns for masking which can be provided as
 176 // template arguments.
 177 multiclass AVX512_maskable_custom<bits<8> O, Format F,
 178                                   dag Outs,
 179                                   dag Ins, dag MaskingIns, dag ZeroMaskingIns,
 180                                   string OpcodeStr,
 181                                   string AttSrcAsm, string IntelSrcAsm,
 182                                   list<dag> Pattern,
 183                                   list<dag> MaskingPattern,
 184                                   list<dag> ZeroMaskingPattern,
 185                                   string MaskingConstraint = "",
 186                                   InstrItinClass itin = NoItinerary,
 187                                   bit IsCommutable = 0> {
 188   let isCommutable = IsCommutable in
 189     def NAME: AVX512<O, F, Outs, Ins,
 190                        OpcodeStr#"\t{"#AttSrcAsm#", $dst|"#
 191                                      "$dst , "#IntelSrcAsm#"}",
 192                        Pattern, itin>;
 193
 194   // Prefer over VMOV*rrk Pat<>
 195   let AddedComplexity = 20 in
 196     def NAME#k: AVX512<O, F, Outs, MaskingIns,
 197                        OpcodeStr#"\t{"#AttSrcAsm#", $dst {${mask}}|"#
 198                                      "$dst {${mask}}, "#IntelSrcAsm#"}",
 199                        MaskingPattern, itin>,
 200               EVEX_K {
 201       // In case of the 3src subclass this is overridden with a let.
 202       string Constraints = MaskingConstraint;
 203   }
 204   let AddedComplexity = 30 in // Prefer over VMOV*rrkz Pat<>
 205     def NAME#kz: AVX512<O, F, Outs, ZeroMaskingIns,
 206                        OpcodeStr#"\t{"#AttSrcAsm#", $dst {${mask}} {z}|"#
 207                                      "$dst {${mask}} {z}, "#IntelSrcAsm#"}",
 208                        ZeroMaskingPattern,
 209                        itin>,
 210               EVEX_KZ;
 211 }
 212
 213
 214 // Common base class of AVX512_maskable and AVX512_maskable_3src.
 215 multiclass AVX512_maskable_common<bits<8> O, Format F, X86VectorVTInfo _,
 216                                   dag Outs,
 217                                   dag Ins, dag MaskingIns, dag ZeroMaskingIns,
 218                                   string OpcodeStr,
 219                                   string AttSrcAsm, string IntelSrcAsm,
 220                                   dag RHS, dag MaskingRHS,
 221                                   SDNode Select = vselect,
 222                                   string MaskingConstraint = "",
 223                                   InstrItinClass itin = NoItinerary,
 224                                   bit IsCommutable = 0> :
 225   AVX512_maskable_custom<O, F, Outs, Ins, MaskingIns, ZeroMaskingIns, OpcodeStr,
 226                          AttSrcAsm, IntelSrcAsm,
 227                          [(set _.RC:$dst, RHS)],
 228                          [(set _.RC:$dst, MaskingRHS)],
 229                          [(set _.RC:$dst,
 230                                (Select _.KRCWM:$mask, RHS, _.ImmAllZerosV))],
 231                          MaskingConstraint, NoItinerary, IsCommutable>;
 232
 233 // This multiclass generates the unconditional/non-masking, the masking and
 234 // the zero-masking variant of the vector instruction.  In the masking case, the
 235 // perserved vector elements come from a new dummy input operand tied to $dst.
 236 multiclass AVX512_maskable<bits<8> O, Format F, X86VectorVTInfo _,
 237                            dag Outs, dag Ins, string OpcodeStr,
 238                            string AttSrcAsm, string IntelSrcAsm,
 239                            dag RHS,
 240                            InstrItinClass itin = NoItinerary,
 241                            bit IsCommutable = 0> :
 242    AVX512_maskable_common<O, F, _, Outs, Ins,
 243                           !con((ins _.RC:$src0, _.KRCWM:$mask), Ins),
 244                           !con((ins _.KRCWM:$mask), Ins),
 245                           OpcodeStr, AttSrcAsm, IntelSrcAsm, RHS,
 246                           (vselect _.KRCWM:$mask, RHS, _.RC:$src0), vselect,
 247                           "$src0 = $dst", itin, IsCommutable>;
 248
 249 // This multiclass generates the unconditional/non-masking, the masking and
 250 // the zero-masking variant of the scalar instruction.
 251 multiclass AVX512_maskable_scalar<bits<8> O, Format F, X86VectorVTInfo _,
 252                            dag Outs, dag Ins, string OpcodeStr,
 253                            string AttSrcAsm, string IntelSrcAsm,
 254                            dag RHS,
 255                            InstrItinClass itin = NoItinerary,
 256                            bit IsCommutable = 0> :
 257    AVX512_maskable_common<O, F, _, Outs, Ins,
 258                           !con((ins _.RC:$src0, _.KRCWM:$mask), Ins),
 259                           !con((ins _.KRCWM:$mask), Ins),
 260                           OpcodeStr, AttSrcAsm, IntelSrcAsm, RHS,
 261                           (X86select _.KRCWM:$mask, RHS, _.RC:$src0), X86select,
 262                           "$src0 = $dst", itin, IsCommutable>;
 263
 264 // Similar to AVX512_maskable but in this case one of the source operands
 265 // ($src1) is already tied to $dst so we just use that for the preserved
 266 // vector elements.  NOTE that the NonTiedIns (the ins dag) should exclude
 267 // $src1.
 268 multiclass AVX512_maskable_3src<bits<8> O, Format F, X86VectorVTInfo _,
 269                                 dag Outs, dag NonTiedIns, string OpcodeStr,
 270                                 string AttSrcAsm, string IntelSrcAsm,
 271                                 dag RHS> :
 272    AVX512_maskable_common<O, F, _, Outs,
 273                           !con((ins _.RC:$src1), NonTiedIns),
 274                           !con((ins _.RC:$src1, _.KRCWM:$mask), NonTiedIns),
 275                           !con((ins _.RC:$src1, _.KRCWM:$mask), NonTiedIns),
 276                           OpcodeStr, AttSrcAsm, IntelSrcAsm, RHS,
 277                           (vselect _.KRCWM:$mask, RHS, _.RC:$src1)>;
 278
 279 multiclass AVX512_maskable_3src_scalar<bits<8> O, Format F, X86VectorVTInfo _,
 280                                      dag Outs, dag NonTiedIns, string OpcodeStr,
 281                                      string AttSrcAsm, string IntelSrcAsm,
 282                                      dag RHS> :
 283    AVX512_maskable_common<O, F, _, Outs,
 284                           !con((ins _.RC:$src1), NonTiedIns),
 285                           !con((ins _.RC:$src1, _.KRCWM:$mask), NonTiedIns),
 286                           !con((ins _.RC:$src1, _.KRCWM:$mask), NonTiedIns),
 287                           OpcodeStr, AttSrcAsm, IntelSrcAsm, RHS,
 288                           (X86select _.KRCWM:$mask, RHS, _.RC:$src1)>;
 289
 290 multiclass AVX512_maskable_in_asm<bits<8> O, Format F, X86VectorVTInfo _,
 291                                   dag Outs, dag Ins,
 292                                   string OpcodeStr,
 293                                   string AttSrcAsm, string IntelSrcAsm,
 294                                   list<dag> Pattern> :
 295    AVX512_maskable_custom<O, F, Outs, Ins,
 296                           !con((ins _.RC:$src0, _.KRCWM:$mask), Ins),
 297                           !con((ins _.KRCWM:$mask), Ins),
 298                           OpcodeStr, AttSrcAsm, IntelSrcAsm, Pattern, [], [],
 299                           "$src0 = $dst">;
 300
 301
 302 // Instruction with mask that puts result in mask register,
 303 // like "compare" and "vptest"
 304 multiclass AVX512_maskable_custom_cmp<bits<8> O, Format F,
 305                                   dag Outs,
 306                                   dag Ins, dag MaskingIns,
 307                                   string OpcodeStr,
 308                                   string AttSrcAsm, string IntelSrcAsm,
 309                                   list<dag> Pattern,
 310                                   list<dag> MaskingPattern,
 311                                   string Round = "",
 312                                   InstrItinClass itin = NoItinerary> {
 313     def NAME: AVX512<O, F, Outs, Ins,
 314                        OpcodeStr#"\t{"#AttSrcAsm#", $dst "#Round#"|"#
 315                                      "$dst "#Round#", "#IntelSrcAsm#"}",
 316                        Pattern, itin>;
 317
 318     def NAME#k: AVX512<O, F, Outs, MaskingIns,
 319                        OpcodeStr#"\t{"#Round#AttSrcAsm#", $dst {${mask}}|"#
 320                                      "$dst {${mask}}, "#IntelSrcAsm#Round#"}",
 321                        MaskingPattern, itin>, EVEX_K;
 322 }
 323
 324 multiclass AVX512_maskable_common_cmp<bits<8> O, Format F, X86VectorVTInfo _,
 325                                   dag Outs,
 326                                   dag Ins, dag MaskingIns,
 327                                   string OpcodeStr,
 328                                   string AttSrcAsm, string IntelSrcAsm,
 329                                   dag RHS, dag MaskingRHS,
 330                                   string Round = "",
 331                                   InstrItinClass itin = NoItinerary> :
 332   AVX512_maskable_custom_cmp<O, F, Outs, Ins, MaskingIns, OpcodeStr,
 333                          AttSrcAsm, IntelSrcAsm,
 334                          [(set _.KRC:$dst, RHS)],
 335                          [(set _.KRC:$dst, MaskingRHS)],
 336                          Round, NoItinerary>;
 337
 338 multiclass AVX512_maskable_cmp<bits<8> O, Format F, X86VectorVTInfo _,
 339                            dag Outs, dag Ins, string OpcodeStr,
 340                            string AttSrcAsm, string IntelSrcAsm,
 341                            dag RHS, string Round = "",
 342                            InstrItinClass itin = NoItinerary> :
 343    AVX512_maskable_common_cmp<O, F, _, Outs, Ins,
 344                           !con((ins _.KRCWM:$mask), Ins),
 345                           OpcodeStr, AttSrcAsm, IntelSrcAsm, RHS,
 346                           (and _.KRCWM:$mask, RHS),
 347                           Round, itin>;
 348
 349 multiclass AVX512_maskable_cmp_alt<bits<8> O, Format F, X86VectorVTInfo _,
 350                            dag Outs, dag Ins, string OpcodeStr,
 351                            string AttSrcAsm, string IntelSrcAsm> :
 352    AVX512_maskable_custom_cmp<O, F, Outs,
 353                              Ins, !con((ins _.KRCWM:$mask),Ins), OpcodeStr,
 354                              AttSrcAsm, IntelSrcAsm,
 355                              [],[],"", NoItinerary>;
 356
 357 // Bitcasts between 512-bit vector types. Return the original type since
 358 // no instruction is needed for the conversion
 359 let Predicates = [HasAVX512] in {
 360   def : Pat<(v8f64  (bitconvert (v8i64 VR512:$src))),  (v8f64 VR512:$src)>;
 361   def : Pat<(v8f64  (bitconvert (v16i32 VR512:$src))), (v8f64 VR512:$src)>;
 362   def : Pat<(v8f64  (bitconvert (v32i16 VR512:$src))),  (v8f64 VR512:$src)>;
 363   def : Pat<(v8f64  (bitconvert (v64i8 VR512:$src))), (v8f64 VR512:$src)>;
 364   def : Pat<(v8f64  (bitconvert (v16f32 VR512:$src))), (v8f64 VR512:$src)>;
 365   def : Pat<(v16f32 (bitconvert (v8i64 VR512:$src))),  (v16f32 VR512:$src)>;
 366   def : Pat<(v16f32 (bitconvert (v16i32 VR512:$src))), (v16f32 VR512:$src)>;
 367   def : Pat<(v16f32 (bitconvert (v32i16 VR512:$src))), (v16f32 VR512:$src)>;
 368   def : Pat<(v16f32 (bitconvert (v64i8 VR512:$src))), (v16f32 VR512:$src)>;
 369   def : Pat<(v16f32 (bitconvert (v8f64 VR512:$src))),  (v16f32 VR512:$src)>;
 370   def : Pat<(v8i64  (bitconvert (v16i32 VR512:$src))), (v8i64 VR512:$src)>;
 371   def : Pat<(v8i64  (bitconvert (v32i16 VR512:$src))), (v8i64 VR512:$src)>;
 372   def : Pat<(v8i64  (bitconvert (v64i8 VR512:$src))), (v8i64 VR512:$src)>;
 373   def : Pat<(v8i64  (bitconvert (v8f64 VR512:$src))),  (v8i64 VR512:$src)>;
 374   def : Pat<(v8i64  (bitconvert (v16f32 VR512:$src))), (v8i64 VR512:$src)>;
 375   def : Pat<(v16i32 (bitconvert (v8i64 VR512:$src))), (v16i32 VR512:$src)>;
 376   def : Pat<(v16i32 (bitconvert (v16f32 VR512:$src))), (v16i32 VR512:$src)>;
 377   def : Pat<(v16i32 (bitconvert (v32i16 VR512:$src))),  (v16i32 VR512:$src)>;
 378   def : Pat<(v16i32 (bitconvert (v64i8 VR512:$src))),  (v16i32 VR512:$src)>;
 379   def : Pat<(v16i32 (bitconvert (v8f64 VR512:$src))),  (v16i32 VR512:$src)>;
 380   def : Pat<(v32i16 (bitconvert (v8i64 VR512:$src))), (v32i16 VR512:$src)>;
 381   def : Pat<(v32i16 (bitconvert (v16i32 VR512:$src))),  (v32i16 VR512:$src)>;
 382   def : Pat<(v32i16 (bitconvert (v64i8 VR512:$src))),  (v32i16 VR512:$src)>;
 383   def : Pat<(v32i16 (bitconvert (v8f64 VR512:$src))),  (v32i16 VR512:$src)>;
 384   def : Pat<(v32i16 (bitconvert (v16f32 VR512:$src))), (v32i16 VR512:$src)>;
 385   def : Pat<(v32i16 (bitconvert (v16f32 VR512:$src))), (v32i16 VR512:$src)>;
 386   def : Pat<(v64i8  (bitconvert (v8i64 VR512:$src))), (v64i8 VR512:$src)>;
 387   def : Pat<(v64i8  (bitconvert (v16i32 VR512:$src))), (v64i8 VR512:$src)>;
 388   def : Pat<(v64i8  (bitconvert (v32i16 VR512:$src))), (v64i8 VR512:$src)>;
 389   def : Pat<(v64i8  (bitconvert (v8f64 VR512:$src))),  (v64i8 VR512:$src)>;
 390   def : Pat<(v64i8  (bitconvert (v16f32 VR512:$src))), (v64i8 VR512:$src)>;
 391
 392   def : Pat<(v2i64 (bitconvert (v4i32 VR128X:$src))), (v2i64 VR128X:$src)>;
 393   def : Pat<(v2i64 (bitconvert (v8i16 VR128X:$src))), (v2i64 VR128X:$src)>;
 394   def : Pat<(v2i64 (bitconvert (v16i8 VR128X:$src))), (v2i64 VR128X:$src)>;
 395   def : Pat<(v2i64 (bitconvert (v2f64 VR128X:$src))), (v2i64 VR128X:$src)>;
 396   def : Pat<(v2i64 (bitconvert (v4f32 VR128X:$src))), (v2i64 VR128X:$src)>;
 397   def : Pat<(v4i32 (bitconvert (v2i64 VR128X:$src))), (v4i32 VR128X:$src)>;
 398   def : Pat<(v4i32 (bitconvert (v8i16 VR128X:$src))), (v4i32 VR128X:$src)>;
 399   def : Pat<(v4i32 (bitconvert (v16i8 VR128X:$src))), (v4i32 VR128X:$src)>;
 400   def : Pat<(v4i32 (bitconvert (v2f64 VR128X:$src))), (v4i32 VR128X:$src)>;
 401   def : Pat<(v4i32 (bitconvert (v4f32 VR128X:$src))), (v4i32 VR128X:$src)>;
 402   def : Pat<(v8i16 (bitconvert (v2i64 VR128X:$src))), (v8i16 VR128X:$src)>;
 403   def : Pat<(v8i16 (bitconvert (v4i32 VR128X:$src))), (v8i16 VR128X:$src)>;
 404   def : Pat<(v8i16 (bitconvert (v16i8 VR128X:$src))), (v8i16 VR128X:$src)>;
 405   def : Pat<(v8i16 (bitconvert (v2f64 VR128X:$src))), (v8i16 VR128X:$src)>;
 406   def : Pat<(v8i16 (bitconvert (v4f32 VR128X:$src))), (v8i16 VR128X:$src)>;
 407   def : Pat<(v16i8 (bitconvert (v2i64 VR128X:$src))), (v16i8 VR128X:$src)>;
 408   def : Pat<(v16i8 (bitconvert (v4i32 VR128X:$src))), (v16i8 VR128X:$src)>;
 409   def : Pat<(v16i8 (bitconvert (v8i16 VR128X:$src))), (v16i8 VR128X:$src)>;
 410   def : Pat<(v16i8 (bitconvert (v2f64 VR128X:$src))), (v16i8 VR128X:$src)>;
 411   def : Pat<(v16i8 (bitconvert (v4f32 VR128X:$src))), (v16i8 VR128X:$src)>;
 412   def : Pat<(v4f32 (bitconvert (v2i64 VR128X:$src))), (v4f32 VR128X:$src)>;
 413   def : Pat<(v4f32 (bitconvert (v4i32 VR128X:$src))), (v4f32 VR128X:$src)>;
 414   def : Pat<(v4f32 (bitconvert (v8i16 VR128X:$src))), (v4f32 VR128X:$src)>;
 415   def : Pat<(v4f32 (bitconvert (v16i8 VR128X:$src))), (v4f32 VR128X:$src)>;
 416   def : Pat<(v4f32 (bitconvert (v2f64 VR128X:$src))), (v4f32 VR128X:$src)>;
 417   def : Pat<(v2f64 (bitconvert (v2i64 VR128X:$src))), (v2f64 VR128X:$src)>;
 418   def : Pat<(v2f64 (bitconvert (v4i32 VR128X:$src))), (v2f64 VR128X:$src)>;
 419   def : Pat<(v2f64 (bitconvert (v8i16 VR128X:$src))), (v2f64 VR128X:$src)>;
 420   def : Pat<(v2f64 (bitconvert (v16i8 VR128X:$src))), (v2f64 VR128X:$src)>;
 421   def : Pat<(v2f64 (bitconvert (v4f32 VR128X:$src))), (v2f64 VR128X:$src)>;
 422
 423 // Bitcasts between 256-bit vector types. Return the original type since
 424 // no instruction is needed for the conversion
 425   def : Pat<(v4f64  (bitconvert (v8f32 VR256X:$src))),  (v4f64 VR256X:$src)>;
 426   def : Pat<(v4f64  (bitconvert (v8i32 VR256X:$src))),  (v4f64 VR256X:$src)>;
 427   def : Pat<(v4f64  (bitconvert (v4i64 VR256X:$src))),  (v4f64 VR256X:$src)>;
 428   def : Pat<(v4f64  (bitconvert (v16i16 VR256X:$src))), (v4f64 VR256X:$src)>;
 429   def : Pat<(v4f64  (bitconvert (v32i8 VR256X:$src))),  (v4f64 VR256X:$src)>;
 430   def : Pat<(v8f32  (bitconvert (v8i32 VR256X:$src))),  (v8f32 VR256X:$src)>;
 431   def : Pat<(v8f32  (bitconvert (v4i64 VR256X:$src))),  (v8f32 VR256X:$src)>;
 432   def : Pat<(v8f32  (bitconvert (v4f64 VR256X:$src))),  (v8f32 VR256X:$src)>;
 433   def : Pat<(v8f32  (bitconvert (v32i8 VR256X:$src))),  (v8f32 VR256X:$src)>;
 434   def : Pat<(v8f32  (bitconvert (v16i16 VR256X:$src))), (v8f32 VR256X:$src)>;
 435   def : Pat<(v4i64  (bitconvert (v8f32 VR256X:$src))),  (v4i64 VR256X:$src)>;
 436   def : Pat<(v4i64  (bitconvert (v8i32 VR256X:$src))),  (v4i64 VR256X:$src)>;
 437   def : Pat<(v4i64  (bitconvert (v4f64 VR256X:$src))),  (v4i64 VR256X:$src)>;
 438   def : Pat<(v4i64  (bitconvert (v32i8 VR256X:$src))),  (v4i64 VR256X:$src)>;
 439   def : Pat<(v4i64  (bitconvert (v16i16 VR256X:$src))), (v4i64 VR256X:$src)>;
 440   def : Pat<(v32i8  (bitconvert (v4f64 VR256X:$src))),  (v32i8 VR256X:$src)>;
 441   def : Pat<(v32i8  (bitconvert (v4i64 VR256X:$src))),  (v32i8 VR256X:$src)>;
 442   def : Pat<(v32i8  (bitconvert (v8f32 VR256X:$src))),  (v32i8 VR256X:$src)>;
 443   def : Pat<(v32i8  (bitconvert (v8i32 VR256X:$src))),  (v32i8 VR256X:$src)>;
 444   def : Pat<(v32i8  (bitconvert (v16i16 VR256X:$src))), (v32i8 VR256X:$src)>;
 445   def : Pat<(v8i32  (bitconvert (v32i8 VR256X:$src))),  (v8i32 VR256X:$src)>;
 446   def : Pat<(v8i32  (bitconvert (v16i16 VR256X:$src))), (v8i32 VR256X:$src)>;
 447   def : Pat<(v8i32  (bitconvert (v8f32 VR256X:$src))),  (v8i32 VR256X:$src)>;
 448   def : Pat<(v8i32  (bitconvert (v4i64 VR256X:$src))),  (v8i32 VR256X:$src)>;
 449   def : Pat<(v8i32  (bitconvert (v4f64 VR256X:$src))),  (v8i32 VR256X:$src)>;
 450   def : Pat<(v16i16 (bitconvert (v8f32 VR256X:$src))),  (v16i16 VR256X:$src)>;
 451   def : Pat<(v16i16 (bitconvert (v8i32 VR256X:$src))),  (v16i16 VR256X:$src)>;
 452   def : Pat<(v16i16 (bitconvert (v4i64 VR256X:$src))),  (v16i16 VR256X:$src)>;
 453   def : Pat<(v16i16 (bitconvert (v4f64 VR256X:$src))),  (v16i16 VR256X:$src)>;
 454   def : Pat<(v16i16 (bitconvert (v32i8 VR256X:$src))),  (v16i16 VR256X:$src)>;
 455 }
 456
 457 //
 458 // AVX-512: VPXOR instruction writes zero to its upper part, it's safe build zeros.
 459 //
 460
 461 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 462     isPseudo = 1, Predicates = [HasAVX512] in {
 463 def AVX512_512_SET0 : I<0, Pseudo, (outs VR512:$dst), (ins), "",
 464                [(set VR512:$dst, (v16f32 immAllZerosV))]>;
 465 }
 466
 467 let Predicates = [HasAVX512] in {
 468 def : Pat<(v8i64 immAllZerosV), (AVX512_512_SET0)>;
 469 def : Pat<(v16i32 immAllZerosV), (AVX512_512_SET0)>;
 470 def : Pat<(v8f64 immAllZerosV), (AVX512_512_SET0)>;
 471 }
 472
 473 //===----------------------------------------------------------------------===//
 474 // AVX-512 - VECTOR INSERT
 475 //
 476 multiclass vinsert_for_size<int Opcode, X86VectorVTInfo From, X86VectorVTInfo To,
 477                                                        PatFrag vinsert_insert> {
 478   let hasSideEffects = 0, ExeDomain = To.ExeDomain in {
 479     defm rr : AVX512_maskable<Opcode, MRMSrcReg, To, (outs To.RC:$dst),
 480                    (ins To.RC:$src1, From.RC:$src2, i32u8imm:$src3),
 481                    "vinsert" # From.EltTypeName # "x" # From.NumElts,
 482                    "$src3, $src2, $src1", "$src1, $src2, $src3",
 483                    (vinsert_insert:$src3 (To.VT To.RC:$src1),
 484                                          (From.VT From.RC:$src2),
 485                                          (iPTR imm))>, AVX512AIi8Base, EVEX_4V;
 486
 487   let mayLoad = 1 in
 488     defm rm : AVX512_maskable<Opcode, MRMSrcMem, To, (outs To.RC:$dst),
 489                    (ins To.RC:$src1, From.MemOp:$src2, i32u8imm:$src3),
 490                    "vinsert" # From.EltTypeName # "x" # From.NumElts,
 491                    "$src3, $src2, $src1", "$src1, $src2, $src3",
 492                    (vinsert_insert:$src3 (To.VT To.RC:$src1),
 493                                (From.VT (bitconvert (From.LdFrag addr:$src2))),
 494                                (iPTR imm))>, AVX512AIi8Base, EVEX_4V,
 495                    EVEX_CD8<From.EltSize, From.CD8TupleForm>;
 496   }
 497 }
 498
 499 multiclass vinsert_for_size_lowering<string InstrStr, X86VectorVTInfo From,
 500                        X86VectorVTInfo To, PatFrag vinsert_insert,
 501                        SDNodeXForm INSERT_get_vinsert_imm , list<Predicate> p> {
 502   let Predicates = p in {
 503     def : Pat<(vinsert_insert:$ins
 504                      (To.VT To.RC:$src1), (From.VT From.RC:$src2), (iPTR imm)),
 505               (To.VT (!cast<Instruction>(InstrStr#"rr")
 506                      To.RC:$src1, From.RC:$src2,
 507                      (INSERT_get_vinsert_imm To.RC:$ins)))>;
 508
 509     def : Pat<(vinsert_insert:$ins
 510                   (To.VT To.RC:$src1),
 511                   (From.VT (bitconvert (From.LdFrag addr:$src2))),
 512                   (iPTR imm)),
 513               (To.VT (!cast<Instruction>(InstrStr#"rm")
 514                   To.RC:$src1, addr:$src2,
 515                   (INSERT_get_vinsert_imm To.RC:$ins)))>;
 516   }
 517 }
 518
 519 multiclass vinsert_for_type<ValueType EltVT32, int Opcode128,
 520                             ValueType EltVT64, int Opcode256> {
 521
 522   let Predicates = [HasVLX] in
 523     defm NAME # "32x4Z256" : vinsert_for_size<Opcode128,
 524                                  X86VectorVTInfo< 4, EltVT32, VR128X>,
 525                                  X86VectorVTInfo< 8, EltVT32, VR256X>,
 526                                  vinsert128_insert>, EVEX_V256;
 527
 528   defm NAME # "32x4Z" : vinsert_for_size<Opcode128,
 529                                  X86VectorVTInfo< 4, EltVT32, VR128X>,
 530                                  X86VectorVTInfo<16, EltVT32, VR512>,
 531                                  vinsert128_insert>, EVEX_V512;
 532
 533   defm NAME # "64x4Z" : vinsert_for_size<Opcode256,
 534                                  X86VectorVTInfo< 4, EltVT64, VR256X>,
 535                                  X86VectorVTInfo< 8, EltVT64, VR512>,
 536                                  vinsert256_insert>, VEX_W, EVEX_V512;
 537
 538   let Predicates = [HasVLX, HasDQI] in
 539     defm NAME # "64x2Z256" : vinsert_for_size<Opcode128,
 540                                    X86VectorVTInfo< 2, EltVT64, VR128X>,
 541                                    X86VectorVTInfo< 4, EltVT64, VR256X>,
 542                                    vinsert128_insert>, VEX_W, EVEX_V256;
 543
 544   let Predicates = [HasDQI] in {
 545     defm NAME # "64x2Z" : vinsert_for_size<Opcode128,
 546                                  X86VectorVTInfo< 2, EltVT64, VR128X>,
 547                                  X86VectorVTInfo< 8, EltVT64, VR512>,
 548                                  vinsert128_insert>, VEX_W, EVEX_V512;
 549
 550     defm NAME # "32x8Z" : vinsert_for_size<Opcode256,
 551                                    X86VectorVTInfo< 8, EltVT32, VR256X>,
 552                                    X86VectorVTInfo<16, EltVT32, VR512>,
 553                                    vinsert256_insert>, EVEX_V512;
 554   }
 555 }
 556
 557 defm VINSERTF : vinsert_for_type<f32, 0x18, f64, 0x1a>;
 558 defm VINSERTI : vinsert_for_type<i32, 0x38, i64, 0x3a>;
 559
 560 // Codegen pattern with the alternative types,
 561 // Only add this if 64x2 and its friends are not supported natively via AVX512DQ.
 562 defm : vinsert_for_size_lowering<"VINSERTF32x4Z256", v2f64x_info, v4f64x_info,
 563               vinsert128_insert, INSERT_get_vinsert128_imm, [HasVLX, NoDQI]>;
 564 defm : vinsert_for_size_lowering<"VINSERTI32x4Z256", v2i64x_info, v4i64x_info,
 565               vinsert128_insert, INSERT_get_vinsert128_imm, [HasVLX, NoDQI]>;
 566
 567 defm : vinsert_for_size_lowering<"VINSERTF32x4Z", v2f64x_info, v8f64_info,
 568               vinsert128_insert, INSERT_get_vinsert128_imm, [HasAVX512, NoDQI]>;
 569 defm : vinsert_for_size_lowering<"VINSERTI32x4Z", v2i64x_info, v8i64_info,
 570               vinsert128_insert, INSERT_get_vinsert128_imm, [HasAVX512, NoDQI]>;
 571
 572 defm : vinsert_for_size_lowering<"VINSERTF64x4Z", v8f32x_info, v16f32_info,
 573               vinsert256_insert, INSERT_get_vinsert256_imm, [HasAVX512, NoDQI]>;
 574 defm : vinsert_for_size_lowering<"VINSERTI64x4Z", v8i32x_info, v16i32_info,
 575               vinsert256_insert, INSERT_get_vinsert256_imm, [HasAVX512, NoDQI]>;
 576
 577 // Codegen pattern with the alternative types insert VEC128 into VEC256
 578 defm : vinsert_for_size_lowering<"VINSERTI32x4Z256", v8i16x_info, v16i16x_info,
 579               vinsert128_insert, INSERT_get_vinsert128_imm, [HasVLX]>;
 580 defm : vinsert_for_size_lowering<"VINSERTI32x4Z256", v16i8x_info, v32i8x_info,
 581               vinsert128_insert, INSERT_get_vinsert128_imm, [HasVLX]>;
 582 // Codegen pattern with the alternative types insert VEC128 into VEC512
 583 defm : vinsert_for_size_lowering<"VINSERTI32x4Z", v8i16x_info, v32i16_info,
 584               vinsert128_insert, INSERT_get_vinsert128_imm, [HasAVX512]>;
 585 defm : vinsert_for_size_lowering<"VINSERTI32x4Z", v16i8x_info, v64i8_info,
 586                vinsert128_insert, INSERT_get_vinsert128_imm, [HasAVX512]>;
 587 // Codegen pattern with the alternative types insert VEC256 into VEC512
 588 defm : vinsert_for_size_lowering<"VINSERTI64x4Z", v16i16x_info, v32i16_info,
 589               vinsert256_insert, INSERT_get_vinsert256_imm, [HasAVX512]>;
 590 defm : vinsert_for_size_lowering<"VINSERTI64x4Z", v32i8x_info, v64i8_info,
 591               vinsert256_insert, INSERT_get_vinsert256_imm, [HasAVX512]>;
 592
 593 // vinsertps - insert f32 to XMM
 594 def VINSERTPSzrr : AVX512AIi8<0x21, MRMSrcReg, (outs VR128X:$dst),
 595       (ins VR128X:$src1, VR128X:$src2, u8imm:$src3),
 596       "vinsertps\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
 597       [(set VR128X:$dst, (X86insertps VR128X:$src1, VR128X:$src2, imm:$src3))]>,
 598       EVEX_4V;
 599 def VINSERTPSzrm: AVX512AIi8<0x21, MRMSrcMem, (outs VR128X:$dst),
 600       (ins VR128X:$src1, f32mem:$src2, u8imm:$src3),
 601       "vinsertps\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
 602       [(set VR128X:$dst, (X86insertps VR128X:$src1,
 603                           (v4f32 (scalar_to_vector (loadf32 addr:$src2))),
 604                           imm:$src3))]>, EVEX_4V, EVEX_CD8<32, CD8VT1>;
 605
 606 //===----------------------------------------------------------------------===//
 607 // AVX-512 VECTOR EXTRACT
 608 //---
 609
 610 multiclass vextract_for_size_first_position_lowering<X86VectorVTInfo From,
 611                                                      X86VectorVTInfo To> {
 612   // A subvector extract from the first vector position is
 613   // a subregister copy that needs no instruction.
 614   def NAME # To.NumElts:
 615       Pat<(To.VT (extract_subvector (From.VT From.RC:$src),(iPTR 0))),
 616           (To.VT (EXTRACT_SUBREG (From.VT From.RC:$src), To.SubRegIdx))>;
 617 }
 618
 619 multiclass vextract_for_size<int Opcode,
 620                                     X86VectorVTInfo From, X86VectorVTInfo To,
 621                                     PatFrag vextract_extract> :
 622   vextract_for_size_first_position_lowering<From, To> {
 623
 624   let hasSideEffects = 0, ExeDomain = To.ExeDomain in {
 625     // use AVX512_maskable_in_asm (AVX512_maskable can't be used due to
 626     // vextract_extract), we interesting only in patterns without mask,
 627     // intrinsics pattern match generated bellow.
 628     defm rr : AVX512_maskable_in_asm<Opcode, MRMDestReg, To, (outs To.RC:$dst),
 629                 (ins From.RC:$src1, i32u8imm:$idx),
 630                 "vextract" # To.EltTypeName # "x" # To.NumElts,
 631                 "$idx, $src1", "$src1, $idx",
 632                 [(set To.RC:$dst, (vextract_extract:$idx (From.VT From.RC:$src1),
 633                                                          (iPTR imm)))]>,
 634               AVX512AIi8Base, EVEX;
 635     let mayStore = 1 in {
 636       def rm  : AVX512AIi8<Opcode, MRMDestMem, (outs),
 637                       (ins To.MemOp:$dst, From.RC:$src1, i32u8imm:$src2),
 638                       "vextract" # To.EltTypeName # "x" # To.NumElts #
 639                           "\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 640                       []>, EVEX;
 641
 642       def rmk : AVX512AIi8<Opcode, MRMDestMem, (outs),
 643                       (ins To.MemOp:$dst, To.KRCWM:$mask,
 644                                           From.RC:$src1, i32u8imm:$src2),
 645                        "vextract" # To.EltTypeName # "x" # To.NumElts #
 646                             "\t{$src2, $src1, $dst {${mask}}|"
 647                             "$dst {${mask}}, $src1, $src2}",
 648                       []>, EVEX_K, EVEX;
 649     }//mayStore = 1
 650   }
 651
 652   // Intrinsic call with masking.
 653   def : Pat<(!cast<Intrinsic>("int_x86_avx512_mask_vextract" # To.EltTypeName #
 654                               "x" # To.NumElts # "_" # From.Size)
 655                 From.RC:$src1, (iPTR imm:$idx), To.RC:$src0, To.MRC:$mask),
 656             (!cast<Instruction>(NAME # To.EltSize # "x" # To.NumElts #
 657                                 From.ZSuffix # "rrk")
 658                 To.RC:$src0,
 659                 (COPY_TO_REGCLASS To.MRC:$mask, To.KRCWM),
 660                 From.RC:$src1, imm:$idx)>;
 661
 662   // Intrinsic call with zero-masking.
 663   def : Pat<(!cast<Intrinsic>("int_x86_avx512_mask_vextract" # To.EltTypeName #
 664                               "x" # To.NumElts # "_" # From.Size)
 665                 From.RC:$src1, (iPTR imm:$idx), To.ImmAllZerosV, To.MRC:$mask),
 666             (!cast<Instruction>(NAME # To.EltSize # "x" # To.NumElts #
 667                                 From.ZSuffix # "rrkz")
 668                 (COPY_TO_REGCLASS To.MRC:$mask, To.KRCWM),
 669                 From.RC:$src1, imm:$idx)>;
 670
 671   // Intrinsic call without masking.
 672   def : Pat<(!cast<Intrinsic>("int_x86_avx512_mask_vextract" # To.EltTypeName #
 673                               "x" # To.NumElts # "_" # From.Size)
 674                 From.RC:$src1, (iPTR imm:$idx), To.ImmAllZerosV, (i8 -1)),
 675             (!cast<Instruction>(NAME # To.EltSize # "x" # To.NumElts #
 676                                 From.ZSuffix # "rr")
 677                 From.RC:$src1, imm:$idx)>;
 678 }
 679
 680 // This multiclass generates patterns for matching vextract with common types
 681 // (X86VectorVTInfo From , X86VectorVTInfo To) and alternative types
 682 // (X86VectorVTInfo AltFrom, X86VectorVTInfo AltTo)
 683 multiclass vextract_for_size_all<int Opcode,
 684                              X86VectorVTInfo From, X86VectorVTInfo To,
 685                              X86VectorVTInfo AltFrom, X86VectorVTInfo AltTo,
 686                              PatFrag vextract_extract,
 687                              SDNodeXForm EXTRACT_get_vextract_imm> :
 688   vextract_for_size<Opcode, From, To, vextract_extract>,
 689   vextract_for_size_first_position_lowering<AltFrom, AltTo> {
 690
 691   // Codegen pattern with the alternative types.
 692   // Only add this if operation not supported natively via AVX512DQ
 693   let Predicates = [NoDQI] in
 694     def : Pat<(vextract_extract:$ext (AltFrom.VT AltFrom.RC:$src1), (iPTR imm)),
 695               (AltTo.VT (!cast<Instruction>(NAME # To.EltSize # "x" #
 696                                             To.NumElts # From.ZSuffix # "rr")
 697                          AltFrom.RC:$src1,
 698                          (EXTRACT_get_vextract_imm To.RC:$ext)))>;
 699 }
 700
 701 multiclass vextract_for_type<ValueType EltVT32, int Opcode128,
 702                              ValueType EltVT64, int Opcode256> {
 703   defm NAME # "32x4Z" : vextract_for_size_all<Opcode128,
 704                                  X86VectorVTInfo<16, EltVT32, VR512>,
 705                                  X86VectorVTInfo< 4, EltVT32, VR128X>,
 706                                  X86VectorVTInfo< 8, EltVT64, VR512>,
 707                                  X86VectorVTInfo< 2, EltVT64, VR128X>,
 708                                  vextract128_extract,
 709                                  EXTRACT_get_vextract128_imm>,
 710                                      EVEX_V512, EVEX_CD8<32, CD8VT4>;
 711   defm NAME # "64x4Z" : vextract_for_size_all<Opcode256,
 712                                  X86VectorVTInfo< 8, EltVT64, VR512>,
 713                                  X86VectorVTInfo< 4, EltVT64, VR256X>,
 714                                  X86VectorVTInfo<16, EltVT32, VR512>,
 715                                  X86VectorVTInfo< 8, EltVT32, VR256>,
 716                                  vextract256_extract,
 717                                  EXTRACT_get_vextract256_imm>,
 718                                      VEX_W, EVEX_V512, EVEX_CD8<64, CD8VT4>;
 719   let Predicates = [HasVLX] in
 720     defm NAME # "32x4Z256" : vextract_for_size_all<Opcode128,
 721                                  X86VectorVTInfo< 8, EltVT32, VR256X>,
 722                                  X86VectorVTInfo< 4, EltVT32, VR128X>,
 723                                  X86VectorVTInfo< 4, EltVT64, VR256X>,
 724                                  X86VectorVTInfo< 2, EltVT64, VR128X>,
 725                                  vextract128_extract,
 726                                  EXTRACT_get_vextract128_imm>,
 727                                      EVEX_V256, EVEX_CD8<32, CD8VT4>;
 728   let Predicates = [HasVLX, HasDQI] in
 729     defm NAME # "64x2Z256" : vextract_for_size<Opcode128,
 730                                  X86VectorVTInfo< 4, EltVT64, VR256X>,
 731                                  X86VectorVTInfo< 2, EltVT64, VR128X>,
 732                                  vextract128_extract>,
 733                                      VEX_W, EVEX_V256, EVEX_CD8<64, CD8VT2>;
 734   let Predicates = [HasDQI] in {
 735     defm NAME # "64x2Z" : vextract_for_size<Opcode128,
 736                                  X86VectorVTInfo< 8, EltVT64, VR512>,
 737                                  X86VectorVTInfo< 2, EltVT64, VR128X>,
 738                                  vextract128_extract>,
 739                                      VEX_W, EVEX_V512, EVEX_CD8<64, CD8VT2>;
 740     defm NAME # "32x8Z" : vextract_for_size<Opcode256,
 741                                  X86VectorVTInfo<16, EltVT32, VR512>,
 742                                  X86VectorVTInfo< 8, EltVT32, VR256X>,
 743                                  vextract256_extract>,
 744                                      EVEX_V512, EVEX_CD8<32, CD8VT8>;
 745   }
 746 }
 747
 748 defm VEXTRACTF : vextract_for_type<f32, 0x19, f64, 0x1b>;
 749 defm VEXTRACTI : vextract_for_type<i32, 0x39, i64, 0x3b>;
 750
 751 // A 128-bit subvector insert to the first 512-bit vector position
 752 // is a subregister copy that needs no instruction.
 753 def : Pat<(insert_subvector undef, (v2i64 VR128X:$src), (iPTR 0)),
 754           (INSERT_SUBREG (v8i64 (IMPLICIT_DEF)),
 755           (INSERT_SUBREG (v4i64 (IMPLICIT_DEF)), VR128X:$src, sub_xmm),
 756           sub_ymm)>;
 757 def : Pat<(insert_subvector undef, (v2f64 VR128X:$src), (iPTR 0)),
 758           (INSERT_SUBREG (v8f64 (IMPLICIT_DEF)),
 759           (INSERT_SUBREG (v4f64 (IMPLICIT_DEF)), VR128X:$src, sub_xmm),
 760           sub_ymm)>;
 761 def : Pat<(insert_subvector undef, (v4i32 VR128X:$src), (iPTR 0)),
 762           (INSERT_SUBREG (v16i32 (IMPLICIT_DEF)),
 763           (INSERT_SUBREG (v8i32 (IMPLICIT_DEF)), VR128X:$src, sub_xmm),
 764           sub_ymm)>;
 765 def : Pat<(insert_subvector undef, (v4f32 VR128X:$src), (iPTR 0)),
 766           (INSERT_SUBREG (v16f32 (IMPLICIT_DEF)),
 767           (INSERT_SUBREG (v8f32 (IMPLICIT_DEF)), VR128X:$src, sub_xmm),
 768           sub_ymm)>;
 769
 770 def : Pat<(insert_subvector undef, (v4i64 VR256X:$src), (iPTR 0)),
 771           (INSERT_SUBREG (v8i64 (IMPLICIT_DEF)), VR256X:$src, sub_ymm)>;
 772 def : Pat<(insert_subvector undef, (v4f64 VR256X:$src), (iPTR 0)),
 773           (INSERT_SUBREG (v8f64 (IMPLICIT_DEF)), VR256X:$src, sub_ymm)>;
 774 def : Pat<(insert_subvector undef, (v8i32 VR256X:$src), (iPTR 0)),
 775           (INSERT_SUBREG (v16i32 (IMPLICIT_DEF)), VR256X:$src, sub_ymm)>;
 776 def : Pat<(insert_subvector undef, (v8f32 VR256X:$src), (iPTR 0)),
 777           (INSERT_SUBREG (v16f32 (IMPLICIT_DEF)), VR256X:$src, sub_ymm)>;
 778
 779 // vextractps - extract 32 bits from XMM
 780 def VEXTRACTPSzrr : AVX512AIi8<0x17, MRMDestReg, (outs GR32:$dst),
 781       (ins VR128X:$src1, u8imm:$src2),
 782       "vextractps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 783       [(set GR32:$dst, (extractelt (bc_v4i32 (v4f32 VR128X:$src1)), imm:$src2))]>,
 784       EVEX;
 785
 786 def VEXTRACTPSzmr : AVX512AIi8<0x17, MRMDestMem, (outs),
 787       (ins f32mem:$dst, VR128X:$src1, u8imm:$src2),
 788       "vextractps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 789       [(store (extractelt (bc_v4i32 (v4f32 VR128X:$src1)), imm:$src2),
 790                           addr:$dst)]>, EVEX, EVEX_CD8<32, CD8VT1>;
 791
 792 //===---------------------------------------------------------------------===//
 793 // AVX-512 BROADCAST
 794 //---
 795 multiclass avx512_fp_broadcast<bits<8> opc, SDNode OpNode, RegisterClass SrcRC,
 796                               ValueType svt, X86VectorVTInfo _> {
 797   defm r : AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
 798                    (ins SrcRC:$src), "vbroadcast"## !subst("p", "s", _.Suffix),
 799                    "$src", "$src", (_.VT (OpNode (svt SrcRC:$src)))>,
 800                    T8PD, EVEX;
 801
 802   let mayLoad = 1 in {
 803     defm m : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
 804                      (ins _.ScalarMemOp:$src),
 805                      "vbroadcast"##!subst("p", "s", _.Suffix), "$src", "$src",
 806                      (_.VT (OpNode (_.ScalarLdFrag addr:$src)))>,
 807                      T8PD, EVEX;
 808   }
 809 }
 810
 811 multiclass avx512_fp_broadcast_vl<bits<8> opc, SDNode OpNode,
 812                                   AVX512VLVectorVTInfo _> {
 813   defm Z  : avx512_fp_broadcast<opc, OpNode, VR128X, _.info128.VT, _.info512>,
 814                              EVEX_V512;
 815
 816   let Predicates = [HasVLX] in {
 817     defm Z256  : avx512_fp_broadcast<opc, OpNode, VR128X, _.info128.VT, _.info256>,
 818                                   EVEX_V256;
 819   }
 820 }
 821
 822 let ExeDomain = SSEPackedSingle in {
 823   defm VBROADCASTSS  : avx512_fp_broadcast_vl<0x18, X86VBroadcast,
 824                               avx512vl_f32_info>, EVEX_CD8<32, CD8VT1>;
 825    let Predicates = [HasVLX] in {
 826      defm VBROADCASTSSZ128  : avx512_fp_broadcast<0x18, X86VBroadcast, VR128X,
 827                                      v4f32, v4f32x_info>, EVEX_V128,
 828                                      EVEX_CD8<32, CD8VT1>;
 829    }
 830 }
 831
 832 let ExeDomain = SSEPackedDouble in {
 833   defm VBROADCASTSD  : avx512_fp_broadcast_vl<0x19, X86VBroadcast,
 834                               avx512vl_f64_info>, VEX_W, EVEX_CD8<64, CD8VT1>;
 835 }
 836
 837 // avx512_broadcast_pat introduces patterns for broadcast with a scalar argument.
 838 // Later, we can canonize broadcast instructions before ISel phase and
 839 // eliminate additional patterns on ISel.
 840 // SrcRC_v and SrcRC_s are RegisterClasses for vector and scalar
 841 // representations of source
 842 multiclass avx512_broadcast_pat<string InstName, SDNode OpNode,
 843                                 X86VectorVTInfo _, RegisterClass SrcRC_v,
 844                                 RegisterClass SrcRC_s> {
 845   def : Pat<(_.VT (OpNode  (_.EltVT SrcRC_s:$src))),
 846             (!cast<Instruction>(InstName##"r")
 847               (COPY_TO_REGCLASS SrcRC_s:$src, SrcRC_v))>;
 848
 849   let AddedComplexity = 30 in {
 850     def : Pat<(_.VT (vselect _.KRCWM:$mask,
 851                 (OpNode (_.EltVT SrcRC_s:$src)), _.RC:$src0)),
 852               (!cast<Instruction>(InstName##"rk") _.RC:$src0, _.KRCWM:$mask,
 853                 (COPY_TO_REGCLASS SrcRC_s:$src, SrcRC_v))>;
 854
 855     def : Pat<(_.VT(vselect _.KRCWM:$mask,
 856                 (OpNode (_.EltVT SrcRC_s:$src)), _.ImmAllZerosV)),
 857               (!cast<Instruction>(InstName##"rkz") _.KRCWM:$mask,
 858                 (COPY_TO_REGCLASS SrcRC_s:$src, SrcRC_v))>;
 859   }
 860 }
 861
 862 defm : avx512_broadcast_pat<"VBROADCASTSSZ", X86VBroadcast, v16f32_info,
 863                             VR128X, FR32X>;
 864 defm : avx512_broadcast_pat<"VBROADCASTSDZ", X86VBroadcast, v8f64_info,
 865                             VR128X, FR64X>;
 866
 867 let Predicates = [HasVLX] in {
 868   defm : avx512_broadcast_pat<"VBROADCASTSSZ256", X86VBroadcast,
 869                               v8f32x_info, VR128X, FR32X>;
 870   defm : avx512_broadcast_pat<"VBROADCASTSSZ128", X86VBroadcast,
 871                               v4f32x_info, VR128X, FR32X>;
 872   defm : avx512_broadcast_pat<"VBROADCASTSDZ256", X86VBroadcast,
 873                               v4f64x_info, VR128X, FR64X>;
 874 }
 875
 876 def : Pat<(v16f32 (X86VBroadcast (loadf32 addr:$src))),
 877           (VBROADCASTSSZm addr:$src)>;
 878 def : Pat<(v8f64 (X86VBroadcast (loadf64 addr:$src))),
 879           (VBROADCASTSDZm addr:$src)>;
 880
 881 def : Pat<(int_x86_avx512_vbroadcast_ss_512 addr:$src),
 882           (VBROADCASTSSZm addr:$src)>;
 883 def : Pat<(int_x86_avx512_vbroadcast_sd_512 addr:$src),
 884           (VBROADCASTSDZm addr:$src)>;
 885
 886 multiclass avx512_int_broadcast_reg<bits<8> opc, X86VectorVTInfo _,
 887                                     RegisterClass SrcRC> {
 888   defm r : AVX512_maskable_in_asm<opc, MRMSrcReg, _, (outs _.RC:$dst),
 889                            (ins SrcRC:$src),  "vpbroadcast"##_.Suffix,
 890                            "$src", "$src", []>, T8PD, EVEX;
 891 }
 892
 893 multiclass avx512_int_broadcast_reg_vl<bits<8> opc, AVX512VLVectorVTInfo _,
 894                                        RegisterClass SrcRC, Predicate prd> {
 895   let Predicates = [prd] in
 896     defm Z : avx512_int_broadcast_reg<opc, _.info512, SrcRC>, EVEX_V512;
 897   let Predicates = [prd, HasVLX] in {
 898     defm Z256 : avx512_int_broadcast_reg<opc, _.info256, SrcRC>, EVEX_V256;
 899     defm Z128 : avx512_int_broadcast_reg<opc, _.info128, SrcRC>, EVEX_V128;
 900   }
 901 }
 902
 903 defm VPBROADCASTBr : avx512_int_broadcast_reg_vl<0x7A, avx512vl_i8_info, GR32,
 904                                                  HasBWI>;
 905 defm VPBROADCASTWr : avx512_int_broadcast_reg_vl<0x7B, avx512vl_i16_info, GR32,
 906                                                  HasBWI>;
 907 defm VPBROADCASTDr : avx512_int_broadcast_reg_vl<0x7C, avx512vl_i32_info, GR32,
 908                                                  HasAVX512>;
 909 defm VPBROADCASTQr : avx512_int_broadcast_reg_vl<0x7C, avx512vl_i64_info, GR64,
 910                                                  HasAVX512>, VEX_W;
 911
 912 def : Pat <(v16i32 (X86vzext VK16WM:$mask)),
 913            (VPBROADCASTDrZrkz VK16WM:$mask, (i32 (MOV32ri 0x1)))>;
 914
 915 def : Pat <(v8i64 (X86vzext VK8WM:$mask)),
 916            (VPBROADCASTQrZrkz VK8WM:$mask, (i64 (MOV64ri 0x1)))>;
 917
 918 def : Pat<(v16i32 (X86VBroadcast (i32 GR32:$src))),
 919         (VPBROADCASTDrZr GR32:$src)>;
 920 def : Pat<(v8i64 (X86VBroadcast (i64 GR64:$src))),
 921         (VPBROADCASTQrZr GR64:$src)>;
 922
 923 def : Pat<(v16i32 (int_x86_avx512_pbroadcastd_i32_512 (i32 GR32:$src))),
 924         (VPBROADCASTDrZr GR32:$src)>;
 925 def : Pat<(v8i64 (int_x86_avx512_pbroadcastq_i64_512 (i64 GR64:$src))),
 926         (VPBROADCASTQrZr GR64:$src)>;
 927
 928 def : Pat<(v16i32 (int_x86_avx512_mask_pbroadcast_d_gpr_512 (i32 GR32:$src),
 929                    (v16i32 immAllZerosV), (i16 GR16:$mask))),
 930           (VPBROADCASTDrZrkz (COPY_TO_REGCLASS GR16:$mask, VK16WM), GR32:$src)>;
 931 def : Pat<(v8i64 (int_x86_avx512_mask_pbroadcast_q_gpr_512 (i64 GR64:$src),
 932                    (bc_v8i64 (v16i32 immAllZerosV)), (i8 GR8:$mask))),
 933           (VPBROADCASTQrZrkz (COPY_TO_REGCLASS GR8:$mask, VK8WM), GR64:$src)>;
 934
 935 multiclass avx512_int_broadcast_rm<bits<8> opc, string OpcodeStr,
 936                           X86MemOperand x86memop, PatFrag ld_frag,
 937                           RegisterClass DstRC, ValueType OpVT, ValueType SrcVT,
 938                           RegisterClass KRC> {
 939   def rr : AVX5128I<opc, MRMSrcReg, (outs DstRC:$dst), (ins VR128X:$src),
 940                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
 941                   [(set DstRC:$dst,
 942                     (OpVT (X86VBroadcast (SrcVT VR128X:$src))))]>, EVEX;
 943   def rrk : AVX5128I<opc, MRMSrcReg, (outs DstRC:$dst), (ins KRC:$mask,
 944                                                          VR128X:$src),
 945                     !strconcat(OpcodeStr,
 946                     "\t{$src, ${dst} {${mask}} |${dst} {${mask}}, $src}"),
 947                     []>, EVEX, EVEX_K;
 948   def rrkz : AVX5128I<opc, MRMSrcReg, (outs DstRC:$dst), (ins KRC:$mask,
 949                                                          VR128X:$src),
 950                     !strconcat(OpcodeStr,
 951                     "\t{$src, ${dst} {${mask}} {z}|${dst} {${mask}} {z}, $src}"),
 952                     []>, EVEX, EVEX_KZ;
 953   let mayLoad = 1 in {
 954   def rm : AVX5128I<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src),
 955                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
 956                   [(set DstRC:$dst,
 957                     (OpVT (X86VBroadcast (ld_frag addr:$src))))]>, EVEX;
 958   def rmk : AVX5128I<opc, MRMSrcMem, (outs DstRC:$dst), (ins KRC:$mask,
 959                                                          x86memop:$src),
 960                   !strconcat(OpcodeStr,
 961                       "\t{$src, ${dst} {${mask}}|${dst} {${mask}} , $src}"),
 962                   []>, EVEX, EVEX_K;
 963   def rmkz : AVX5128I<opc, MRMSrcMem, (outs DstRC:$dst), (ins KRC:$mask,
 964                                                          x86memop:$src),
 965                   !strconcat(OpcodeStr,
 966                       "\t{$src, ${dst} {${mask}} {z}|${dst} {${mask}} {z}, $src}"),
 967                   [(set DstRC:$dst, (OpVT (vselect KRC:$mask,
 968                              (X86VBroadcast (ld_frag addr:$src)),
 969                              (OpVT (bitconvert (v16i32 immAllZerosV))))))]>, EVEX, EVEX_KZ;
 970   }
 971 }
 972
 973 defm VPBROADCASTDZ  : avx512_int_broadcast_rm<0x58, "vpbroadcastd", i32mem,
 974                       loadi32, VR512, v16i32, v4i32, VK16WM>,
 975                       EVEX_V512, EVEX_CD8<32, CD8VT1>;
 976 defm VPBROADCASTQZ  : avx512_int_broadcast_rm<0x59, "vpbroadcastq", i64mem,
 977                       loadi64, VR512, v8i64, v2i64, VK8WM>,  EVEX_V512, VEX_W,
 978                       EVEX_CD8<64, CD8VT1>;
 979
 980 multiclass avx512_subvec_broadcast_rm<bits<8> opc, string OpcodeStr,
 981                           X86VectorVTInfo _Dst, X86VectorVTInfo _Src> {
 982   let mayLoad = 1 in {
 983   def rm : AVX5128I<opc, MRMSrcMem, (outs _Dst.RC:$dst), (ins _Src.MemOp:$src),
 984                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
 985                   [(set _Dst.RC:$dst,
 986                     (_Dst.VT (X86SubVBroadcast
 987                     (_Src.VT (bitconvert (_Src.LdFrag addr:$src))))))]>, EVEX;
 988   def rmk : AVX5128I<opc, MRMSrcMem, (outs _Dst.RC:$dst), (ins _Dst.KRCWM:$mask,
 989                                                          _Src.MemOp:$src),
 990                   !strconcat(OpcodeStr,
 991                       "\t{$src, ${dst} {${mask}}|${dst} {${mask}}, $src}"),
 992                   []>, EVEX, EVEX_K;
 993   def rmkz : AVX5128I<opc, MRMSrcMem, (outs _Dst.RC:$dst), (ins _Dst.KRCWM:$mask,
 994                                                          _Src.MemOp:$src),
 995                   !strconcat(OpcodeStr,
 996                     "\t{$src, ${dst} {${mask}} {z}|${dst} {${mask}} {z}, $src}"),
 997                   []>, EVEX, EVEX_KZ;
 998   }
 999 }
1000
1001 defm VBROADCASTI32X4 : avx512_subvec_broadcast_rm<0x5a, "vbroadcasti32x4",
1002                        v16i32_info, v4i32x_info>,
1003                        EVEX_V512, EVEX_CD8<32, CD8VT4>;
1004 defm VBROADCASTF32X4 : avx512_subvec_broadcast_rm<0x1a, "vbroadcastf32x4",
1005                        v16f32_info, v4f32x_info>,
1006                        EVEX_V512, EVEX_CD8<32, CD8VT4>;
1007 defm VBROADCASTI64X4 : avx512_subvec_broadcast_rm<0x5b, "vbroadcasti64x4",
1008                        v8i64_info, v4i64x_info>, VEX_W,
1009                        EVEX_V512, EVEX_CD8<64, CD8VT4>;
1010 defm VBROADCASTF64X4 : avx512_subvec_broadcast_rm<0x1b, "vbroadcastf64x4",
1011                        v8f64_info, v4f64x_info>, VEX_W,
1012                        EVEX_V512, EVEX_CD8<64, CD8VT4>;
1013
1014 let Predicates = [HasVLX] in {
1015 defm VBROADCASTI32X4Z256 : avx512_subvec_broadcast_rm<0x5a, "vbroadcasti32x4",
1016                            v8i32x_info, v4i32x_info>,
1017                            EVEX_V256, EVEX_CD8<32, CD8VT4>;
1018 defm VBROADCASTF32X4Z256 : avx512_subvec_broadcast_rm<0x1a, "vbroadcastf32x4",
1019                            v8f32x_info, v4f32x_info>,
1020                            EVEX_V256, EVEX_CD8<32, CD8VT4>;
1021 }
1022 let Predicates = [HasVLX, HasDQI] in {
1023 defm VBROADCASTI64X2Z128 : avx512_subvec_broadcast_rm<0x5a, "vbroadcasti64x2",
1024                            v4i64x_info, v2i64x_info>, VEX_W,
1025                            EVEX_V256, EVEX_CD8<64, CD8VT2>;
1026 defm VBROADCASTF64X2Z128 : avx512_subvec_broadcast_rm<0x1a, "vbroadcastf64x2",
1027                            v4f64x_info, v2f64x_info>, VEX_W,
1028                            EVEX_V256, EVEX_CD8<64, CD8VT2>;
1029 }
1030 let Predicates = [HasDQI] in {
1031 defm VBROADCASTI64X2 : avx512_subvec_broadcast_rm<0x5a, "vbroadcasti64x2",
1032                        v8i64_info, v2i64x_info>, VEX_W,
1033                        EVEX_V512, EVEX_CD8<64, CD8VT2>;
1034 defm VBROADCASTI32X8 : avx512_subvec_broadcast_rm<0x5b, "vbroadcasti32x8",
1035                        v16i32_info, v8i32x_info>,
1036                        EVEX_V512, EVEX_CD8<32, CD8VT8>;
1037 defm VBROADCASTF64X2 : avx512_subvec_broadcast_rm<0x1a, "vbroadcastf64x2",
1038                        v8f64_info, v2f64x_info>, VEX_W,
1039                        EVEX_V512, EVEX_CD8<64, CD8VT2>;
1040 defm VBROADCASTF32X8 : avx512_subvec_broadcast_rm<0x1b, "vbroadcastf32x8",
1041                        v16f32_info, v8f32x_info>,
1042                        EVEX_V512, EVEX_CD8<32, CD8VT8>;
1043 }
1044
1045 def : Pat<(v16i32 (int_x86_avx512_pbroadcastd_512 (v4i32 VR128X:$src))),
1046           (VPBROADCASTDZrr VR128X:$src)>;
1047 def : Pat<(v8i64 (int_x86_avx512_pbroadcastq_512 (v2i64 VR128X:$src))),
1048           (VPBROADCASTQZrr VR128X:$src)>;
1049
1050 def : Pat<(v16f32 (X86VBroadcast (v16f32 VR512:$src))),
1051           (VBROADCASTSSZr (EXTRACT_SUBREG (v16f32 VR512:$src), sub_xmm))>;
1052 def : Pat<(v16f32 (X86VBroadcast (v8f32 VR256X:$src))),
1053           (VBROADCASTSSZr (EXTRACT_SUBREG (v8f32 VR256X:$src), sub_xmm))>;
1054
1055 def : Pat<(v8f64 (X86VBroadcast (v8f64 VR512:$src))),
1056           (VBROADCASTSDZr (EXTRACT_SUBREG (v8f64 VR512:$src), sub_xmm))>;
1057 def : Pat<(v8f64 (X86VBroadcast (v4f64 VR256X:$src))),
1058           (VBROADCASTSDZr (EXTRACT_SUBREG (v4f64 VR256X:$src), sub_xmm))>;
1059
1060 def : Pat<(v16i32 (X86VBroadcast (v16i32 VR512:$src))),
1061           (VPBROADCASTDZrr (EXTRACT_SUBREG (v16i32 VR512:$src), sub_xmm))>;
1062 def : Pat<(v16i32 (X86VBroadcast (v8i32 VR256X:$src))),
1063           (VPBROADCASTDZrr (EXTRACT_SUBREG (v8i32 VR256X:$src), sub_xmm))>;
1064
1065 def : Pat<(v8i64 (X86VBroadcast (v8i64 VR512:$src))),
1066           (VPBROADCASTQZrr (EXTRACT_SUBREG (v8i64 VR512:$src), sub_xmm))>;
1067 def : Pat<(v8i64 (X86VBroadcast (v4i64 VR256X:$src))),
1068           (VPBROADCASTQZrr (EXTRACT_SUBREG (v4i64 VR256X:$src), sub_xmm))>;
1069
1070 def : Pat<(v16f32 (int_x86_avx512_vbroadcast_ss_ps_512 (v4f32 VR128X:$src))),
1071           (VBROADCASTSSZr VR128X:$src)>;
1072 def : Pat<(v8f64 (int_x86_avx512_vbroadcast_sd_pd_512 (v2f64 VR128X:$src))),
1073           (VBROADCASTSDZr VR128X:$src)>;
1074
1075 // Provide fallback in case the load node that is used in the patterns above
1076 // is used by additional users, which prevents the pattern selection.
1077 def : Pat<(v16f32 (X86VBroadcast FR32X:$src)),
1078           (VBROADCASTSSZr (COPY_TO_REGCLASS FR32X:$src, VR128X))>;
1079 def : Pat<(v8f64 (X86VBroadcast FR64X:$src)),
1080           (VBROADCASTSDZr (COPY_TO_REGCLASS FR64X:$src, VR128X))>;
1081
1082
1083 //===----------------------------------------------------------------------===//
1084 // AVX-512 BROADCAST MASK TO VECTOR REGISTER
1085 //---
1086
1087 multiclass avx512_mask_broadcast<bits<8> opc, string OpcodeStr,
1088                        RegisterClass KRC> {
1089 let Predicates = [HasCDI] in
1090 def Zrr : AVX512XS8I<opc, MRMSrcReg, (outs VR512:$dst), (ins KRC:$src),
1091                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
1092                   []>, EVEX, EVEX_V512;
1093
1094 let Predicates = [HasCDI, HasVLX] in {
1095 def Z128rr : AVX512XS8I<opc, MRMSrcReg, (outs VR128:$dst), (ins KRC:$src),
1096                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
1097                   []>, EVEX, EVEX_V128;
1098 def Z256rr : AVX512XS8I<opc, MRMSrcReg, (outs VR256:$dst), (ins KRC:$src),
1099                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
1100                   []>, EVEX, EVEX_V256;
1101 }
1102 }
1103
1104 let Predicates = [HasCDI] in {
1105 defm VPBROADCASTMW2D : avx512_mask_broadcast<0x3A, "vpbroadcastmw2d",
1106                                              VK16>;
1107 defm VPBROADCASTMB2Q : avx512_mask_broadcast<0x2A, "vpbroadcastmb2q",
1108                                              VK8>, VEX_W;
1109 }
1110
1111 //===----------------------------------------------------------------------===//
1112 // AVX-512 - VPERM
1113 //
1114 // -- immediate form --
1115 multiclass avx512_perm_imm<bits<8> opc, string OpcodeStr, SDNode OpNode,
1116                            X86VectorVTInfo _> {
1117   let ExeDomain = _.ExeDomain in {
1118   def ri : AVX512AIi8<opc, MRMSrcReg, (outs _.RC:$dst),
1119                      (ins _.RC:$src1, u8imm:$src2),
1120                      !strconcat(OpcodeStr,
1121                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1122                      [(set _.RC:$dst,
1123                        (_.VT (OpNode _.RC:$src1, (i8 imm:$src2))))]>,
1124                      EVEX;
1125   def mi : AVX512AIi8<opc, MRMSrcMem, (outs _.RC:$dst),
1126                      (ins _.MemOp:$src1, u8imm:$src2),
1127                      !strconcat(OpcodeStr,
1128                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1129                      [(set _.RC:$dst,
1130                        (_.VT (OpNode (_.LdFrag addr:$src1),
1131                               (i8 imm:$src2))))]>,
1132            EVEX, EVEX_CD8<_.EltSize, CD8VF>;
1133 }
1134 }
1135
1136 multiclass avx512_permil<bits<8> OpcImm, bits<8> OpcVar, X86VectorVTInfo _,
1137                          X86VectorVTInfo Ctrl> :
1138      avx512_perm_imm<OpcImm, "vpermil" # _.Suffix, X86VPermilpi, _> {
1139   let ExeDomain = _.ExeDomain in {
1140     def rr : AVX5128I<OpcVar, MRMSrcReg, (outs _.RC:$dst),
1141                      (ins _.RC:$src1, _.RC:$src2),
1142                      !strconcat("vpermil" # _.Suffix,
1143                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1144                      [(set _.RC:$dst,
1145                          (_.VT (X86VPermilpv _.RC:$src1,
1146                                   (Ctrl.VT Ctrl.RC:$src2))))]>,
1147              EVEX_4V;
1148     def rm : AVX5128I<OpcVar, MRMSrcMem, (outs _.RC:$dst),
1149                      (ins _.RC:$src1, Ctrl.MemOp:$src2),
1150                      !strconcat("vpermil" # _.Suffix,
1151                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1152                      [(set _.RC:$dst,
1153                          (_.VT (X86VPermilpv _.RC:$src1,
1154                                   (Ctrl.VT (Ctrl.LdFrag addr:$src2)))))]>,
1155              EVEX_4V;
1156   }
1157 }
1158 defm VPERMILPSZ : avx512_permil<0x04, 0x0C, v16f32_info, v16i32_info>,
1159                   EVEX_V512;
1160 defm VPERMILPDZ : avx512_permil<0x05, 0x0D, v8f64_info, v8i64_info>,
1161                   EVEX_V512, VEX_W;
1162
1163 def : Pat<(v16i32 (X86VPermilpi VR512:$src1, (i8 imm:$imm))),
1164           (VPERMILPSZri VR512:$src1, imm:$imm)>;
1165 def : Pat<(v8i64 (X86VPermilpi VR512:$src1, (i8 imm:$imm))),
1166           (VPERMILPDZri VR512:$src1, imm:$imm)>;
1167
1168 // -- VPERM2I - 3 source operands form --
1169 multiclass avx512_perm_3src<bits<8> opc, string OpcodeStr,
1170                             SDNode OpNode, X86VectorVTInfo _> {
1171 let Constraints = "$src1 = $dst" in {
1172   defm rr: AVX512_maskable_3src<opc, MRMSrcReg, _, (outs _.RC:$dst),
1173           (ins _.RC:$src2, _.RC:$src3),
1174           OpcodeStr, "$src3, $src2", "$src2, $src3",
1175           (_.VT (OpNode _.RC:$src1, _.RC:$src2, _.RC:$src3))>, EVEX_4V,
1176          AVX5128IBase;
1177
1178   let mayLoad = 1 in
1179   defm rm: AVX512_maskable_3src<opc, MRMSrcMem, _, (outs _.RC:$dst),
1180             (ins _.RC:$src2, _.MemOp:$src3),
1181             OpcodeStr, "$src3, $src2", "$src2, $src3",
1182             (_.VT (OpNode _.RC:$src1, _.RC:$src2,
1183                    (_.VT (bitconvert (_.LdFrag addr:$src3)))))>,
1184             EVEX_4V, AVX5128IBase;
1185   }
1186 }
1187 multiclass avx512_perm_3src_mb<bits<8> opc, string OpcodeStr,
1188                                SDNode OpNode, X86VectorVTInfo _> {
1189   let mayLoad = 1, Constraints = "$src1 = $dst" in
1190   defm rmb: AVX512_maskable_3src<opc, MRMSrcMem, _, (outs _.RC:$dst),
1191               (ins _.RC:$src2, _.ScalarMemOp:$src3),
1192               OpcodeStr,   !strconcat("${src3}", _.BroadcastStr,", $src2"),
1193               !strconcat("$src2, ${src3}", _.BroadcastStr ),
1194               (_.VT (OpNode _.RC:$src1,
1195                _.RC:$src2,(_.VT (X86VBroadcast (_.ScalarLdFrag addr:$src3)))))>,
1196               AVX5128IBase, EVEX_4V, EVEX_B;
1197 }
1198
1199 multiclass avx512_perm_3src_sizes<bits<8> opc, string OpcodeStr,
1200                                   SDNode OpNode, AVX512VLVectorVTInfo VTInfo> {
1201   let Predicates = [HasAVX512] in
1202   defm NAME: avx512_perm_3src<opc, OpcodeStr, OpNode, VTInfo.info512>,
1203             avx512_perm_3src_mb<opc, OpcodeStr, OpNode, VTInfo.info512>, EVEX_V512;
1204   let Predicates = [HasVLX] in {
1205   defm NAME#128: avx512_perm_3src<opc, OpcodeStr, OpNode, VTInfo.info128>,
1206                  avx512_perm_3src_mb<opc, OpcodeStr, OpNode, VTInfo.info128>,
1207                  EVEX_V128;
1208   defm NAME#256: avx512_perm_3src<opc, OpcodeStr, OpNode, VTInfo.info256>,
1209                  avx512_perm_3src_mb<opc, OpcodeStr, OpNode, VTInfo.info256>,
1210                  EVEX_V256;
1211   }
1212 }
1213 multiclass avx512_perm_3src_sizes_w<bits<8> opc, string OpcodeStr,
1214                                    SDNode OpNode, AVX512VLVectorVTInfo VTInfo> {
1215   let Predicates = [HasBWI] in
1216   defm NAME: avx512_perm_3src<opc, OpcodeStr, OpNode, VTInfo.info512>,
1217              avx512_perm_3src_mb<opc, OpcodeStr, OpNode, VTInfo.info512>,
1218              EVEX_V512;
1219   let Predicates = [HasBWI, HasVLX] in {
1220   defm NAME#128: avx512_perm_3src<opc, OpcodeStr, OpNode, VTInfo.info128>,
1221                  avx512_perm_3src_mb<opc, OpcodeStr, OpNode, VTInfo.info128>,
1222                  EVEX_V128;
1223   defm NAME#256: avx512_perm_3src<opc, OpcodeStr, OpNode, VTInfo.info256>,
1224                  avx512_perm_3src_mb<opc, OpcodeStr, OpNode, VTInfo.info256>,
1225                  EVEX_V256;
1226   }
1227 }
1228 defm VPERMI2D  : avx512_perm_3src_sizes<0x76, "vpermi2d", X86VPermiv3,
1229                                   avx512vl_i32_info>, EVEX_CD8<32, CD8VF>;
1230 defm VPERMI2Q  : avx512_perm_3src_sizes<0x76, "vpermi2q", X86VPermiv3,
1231                                   avx512vl_i64_info>, VEX_W, EVEX_CD8<64, CD8VF>;
1232 defm VPERMI2PS : avx512_perm_3src_sizes<0x77, "vpermi2ps", X86VPermiv3,
1233                                   avx512vl_f32_info>, EVEX_CD8<32, CD8VF>;
1234 defm VPERMI2PD : avx512_perm_3src_sizes<0x77, "vpermi2pd", X86VPermiv3,
1235                                   avx512vl_f64_info>, VEX_W, EVEX_CD8<64, CD8VF>;
1236
1237 defm VPERMT2D  : avx512_perm_3src_sizes<0x7E, "vpermt2d", X86VPermv3,
1238                                   avx512vl_i32_info>, EVEX_CD8<32, CD8VF>;
1239 defm VPERMT2Q  : avx512_perm_3src_sizes<0x7E, "vpermt2q", X86VPermv3,
1240                                   avx512vl_i64_info>, VEX_W, EVEX_CD8<64, CD8VF>;
1241 defm VPERMT2PS : avx512_perm_3src_sizes<0x7F, "vpermt2ps", X86VPermv3,
1242                                   avx512vl_f32_info>, EVEX_CD8<32, CD8VF>;
1243 defm VPERMT2PD : avx512_perm_3src_sizes<0x7F, "vpermt2pd", X86VPermv3,
1244                                   avx512vl_f64_info>, VEX_W, EVEX_CD8<64, CD8VF>;
1245
1246 defm VPERMT2W  : avx512_perm_3src_sizes_w<0x7D, "vpermt2w", X86VPermv3,
1247                                   avx512vl_i16_info>, VEX_W, EVEX_CD8<16, CD8VF>;
1248 defm VPERMI2W  : avx512_perm_3src_sizes_w<0x75, "vpermi2w", X86VPermiv3,
1249                                   avx512vl_i16_info>, VEX_W, EVEX_CD8<16, CD8VF>;
1250
1251 //===----------------------------------------------------------------------===//
1252 // AVX-512 - BLEND using mask
1253 //
1254 multiclass avx512_blendmask<bits<8> opc, string OpcodeStr, X86VectorVTInfo _> {
1255   let ExeDomain = _.ExeDomain in {
1256   def rr : AVX5128I<opc, MRMSrcReg, (outs _.RC:$dst),
1257              (ins _.RC:$src1, _.RC:$src2),
1258              !strconcat(OpcodeStr,
1259              "\t{$src2, $src1, ${dst} |${dst}, $src1, $src2}"),
1260              []>, EVEX_4V;
1261   def rrk : AVX5128I<opc, MRMSrcReg, (outs _.RC:$dst),
1262              (ins _.KRCWM:$mask, _.RC:$src1, _.RC:$src2),
1263              !strconcat(OpcodeStr,
1264              "\t{$src2, $src1, ${dst} {${mask}}|${dst} {${mask}}, $src1, $src2}"),
1265              [(set _.RC:$dst, (X86select _.KRCWM:$mask, (_.VT _.RC:$src1),
1266                  (_.VT _.RC:$src2)))]>, EVEX_4V, EVEX_K;
1267   def rrkz : AVX5128I<opc, MRMSrcReg, (outs _.RC:$dst),
1268              (ins _.KRCWM:$mask, _.RC:$src1, _.RC:$src2),
1269              !strconcat(OpcodeStr,
1270              "\t{$src2, $src1, ${dst} {${mask}} {z}|${dst} {${mask}} {z}, $src1, $src2}"),
1271              []>, EVEX_4V, EVEX_KZ;
1272   let mayLoad = 1 in {
1273   def rm  : AVX5128I<opc, MRMSrcMem, (outs _.RC:$dst),
1274              (ins _.RC:$src1, _.MemOp:$src2),
1275              !strconcat(OpcodeStr,
1276              "\t{$src2, $src1, ${dst} |${dst},  $src1, $src2}"),
1277              []>, EVEX_4V, EVEX_CD8<_.EltSize, CD8VF>;
1278   def rmk : AVX5128I<opc, MRMSrcMem, (outs _.RC:$dst),
1279              (ins _.KRCWM:$mask, _.RC:$src1, _.MemOp:$src2),
1280              !strconcat(OpcodeStr,
1281              "\t{$src2, $src1, ${dst} {${mask}}|${dst} {${mask}}, $src1, $src2}"),
1282              [(set _.RC:$dst, (X86select _.KRCWM:$mask, (_.VT _.RC:$src1),
1283               (_.VT (bitconvert (_.LdFrag addr:$src2)))))]>,
1284               EVEX_4V, EVEX_K, EVEX_CD8<_.EltSize, CD8VF>;
1285   def rmkz : AVX5128I<opc, MRMSrcMem, (outs _.RC:$dst),
1286              (ins _.KRCWM:$mask, _.RC:$src1, _.MemOp:$src2),
1287              !strconcat(OpcodeStr,
1288              "\t{$src2, $src1, ${dst} {${mask}} {z}|${dst} {${mask}} {z}, $src1, $src2}"),
1289              []>, EVEX_4V, EVEX_KZ, EVEX_CD8<_.EltSize, CD8VF>;
1290   }
1291   }
1292 }
1293 multiclass avx512_blendmask_rmb<bits<8> opc, string OpcodeStr, X86VectorVTInfo _> {
1294
1295   def rmbk : AVX5128I<opc, MRMSrcMem, (outs _.RC:$dst),
1296       (ins _.KRCWM:$mask, _.RC:$src1, _.ScalarMemOp:$src2),
1297        !strconcat(OpcodeStr,
1298             "\t{${src2}", _.BroadcastStr, ", $src1, $dst {${mask}}|",
1299             "$dst {${mask}}, $src1, ${src2}", _.BroadcastStr, "}"),
1300       [(set _.RC:$dst,(X86select _.KRCWM:$mask, (_.VT _.RC:$src1),
1301                        (X86VBroadcast (_.ScalarLdFrag addr:$src2))))]>,
1302       EVEX_4V, EVEX_K, EVEX_B, EVEX_CD8<_.EltSize, CD8VF>;
1303
1304   def rmb : AVX5128I<opc, MRMSrcMem, (outs _.RC:$dst),
1305       (ins _.RC:$src1, _.ScalarMemOp:$src2),
1306        !strconcat(OpcodeStr,
1307             "\t{${src2}", _.BroadcastStr, ", $src1, $dst|",
1308             "$dst, $src1, ${src2}", _.BroadcastStr, "}"),
1309       []>,  EVEX_4V, EVEX_B, EVEX_CD8<_.EltSize, CD8VF>;
1310
1311 }
1312
1313 multiclass blendmask_dq <bits<8> opc, string OpcodeStr,
1314                                  AVX512VLVectorVTInfo VTInfo> {
1315   defm Z : avx512_blendmask      <opc, OpcodeStr, VTInfo.info512>,
1316            avx512_blendmask_rmb  <opc, OpcodeStr, VTInfo.info512>, EVEX_V512;
1317
1318   let Predicates = [HasVLX] in {
1319     defm Z256 : avx512_blendmask<opc, OpcodeStr, VTInfo.info256>,
1320                 avx512_blendmask_rmb  <opc, OpcodeStr, VTInfo.info256>, EVEX_V256;
1321     defm Z128 : avx512_blendmask<opc, OpcodeStr, VTInfo.info128>,
1322                 avx512_blendmask_rmb  <opc, OpcodeStr, VTInfo.info128>, EVEX_V128;
1323   }
1324 }
1325
1326 multiclass blendmask_bw <bits<8> opc, string OpcodeStr,
1327                          AVX512VLVectorVTInfo VTInfo> {
1328   let Predicates = [HasBWI] in
1329     defm Z : avx512_blendmask    <opc, OpcodeStr, VTInfo.info512>, EVEX_V512;
1330
1331   let Predicates = [HasBWI, HasVLX] in {
1332     defm Z256 : avx512_blendmask <opc, OpcodeStr, VTInfo.info256>, EVEX_V256;
1333     defm Z128 : avx512_blendmask <opc, OpcodeStr, VTInfo.info128>, EVEX_V128;
1334   }
1335 }
1336
1337
1338 defm VBLENDMPS : blendmask_dq <0x65, "vblendmps", avx512vl_f32_info>;
1339 defm VBLENDMPD : blendmask_dq <0x65, "vblendmpd", avx512vl_f64_info>, VEX_W;
1340 defm VPBLENDMD : blendmask_dq <0x64, "vpblendmd", avx512vl_i32_info>;
1341 defm VPBLENDMQ : blendmask_dq <0x64, "vpblendmq", avx512vl_i64_info>, VEX_W;
1342 defm VPBLENDMB : blendmask_bw <0x66, "vpblendmb", avx512vl_i8_info>;
1343 defm VPBLENDMW : blendmask_bw <0x66, "vpblendmw", avx512vl_i16_info>, VEX_W;
1344
1345
1346 let Predicates = [HasAVX512] in {
1347 def : Pat<(v8f32 (vselect (v8i1 VK8WM:$mask), (v8f32 VR256X:$src1),
1348                             (v8f32 VR256X:$src2))),
1349             (EXTRACT_SUBREG
1350               (v16f32 (VBLENDMPSZrrk (COPY_TO_REGCLASS VK8WM:$mask, VK16WM),
1351             (v16f32 (SUBREG_TO_REG (i32 0), VR256X:$src2, sub_ymm)),
1352             (v16f32 (SUBREG_TO_REG (i32 0), VR256X:$src1, sub_ymm)))), sub_ymm)>;
1353
1354 def : Pat<(v8i32 (vselect (v8i1 VK8WM:$mask), (v8i32 VR256X:$src1),
1355                             (v8i32 VR256X:$src2))),
1356             (EXTRACT_SUBREG
1357                 (v16i32 (VPBLENDMDZrrk (COPY_TO_REGCLASS VK8WM:$mask, VK16WM),
1358             (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src2, sub_ymm)),
1359             (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src1, sub_ymm)))), sub_ymm)>;
1360 }
1361 //===----------------------------------------------------------------------===//
1362 // Compare Instructions
1363 //===----------------------------------------------------------------------===//
1364
1365 // avx512_cmp_scalar - AVX512 CMPSS and CMPSD
1366 multiclass avx512_cmp_scalar<RegisterClass RC, X86MemOperand x86memop,
1367                             SDNode OpNode, ValueType VT,
1368                             PatFrag ld_frag, string Suffix> {
1369   def rr : AVX512Ii8<0xC2, MRMSrcReg,
1370                 (outs VK1:$dst), (ins RC:$src1, RC:$src2, AVXCC:$cc),
1371                 !strconcat("vcmp${cc}", Suffix,
1372                            "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1373                 [(set VK1:$dst, (OpNode (VT RC:$src1), RC:$src2, imm:$cc))],
1374                 IIC_SSE_ALU_F32S_RR>, EVEX_4V;
1375   def rm : AVX512Ii8<0xC2, MRMSrcMem,
1376                 (outs VK1:$dst), (ins RC:$src1, x86memop:$src2, AVXCC:$cc),
1377                 !strconcat("vcmp${cc}", Suffix,
1378                            "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1379                 [(set VK1:$dst, (OpNode (VT RC:$src1),
1380                 (ld_frag addr:$src2), imm:$cc))], IIC_SSE_ALU_F32P_RM>, EVEX_4V;
1381   let isAsmParserOnly = 1, hasSideEffects = 0 in {
1382     def rri_alt : AVX512Ii8<0xC2, MRMSrcReg,
1383                (outs VK1:$dst), (ins RC:$src1, RC:$src2, u8imm:$cc),
1384                !strconcat("vcmp", Suffix,
1385                           "\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}"),
1386                [], IIC_SSE_ALU_F32S_RR>, EVEX_4V;
1387     let mayLoad = 1 in
1388     def rmi_alt : AVX512Ii8<0xC2, MRMSrcMem,
1389                (outs VK1:$dst), (ins RC:$src1, x86memop:$src2, u8imm:$cc),
1390                !strconcat("vcmp", Suffix,
1391                           "\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}"),
1392                [], IIC_SSE_ALU_F32P_RM>, EVEX_4V;
1393   }
1394 }
1395
1396 let Predicates = [HasAVX512] in {
1397 defm VCMPSSZ : avx512_cmp_scalar<FR32X, f32mem, X86cmpms, f32, loadf32, "ss">,
1398                                  XS;
1399 defm VCMPSDZ : avx512_cmp_scalar<FR64X, f64mem, X86cmpms, f64, loadf64, "sd">,
1400                                  XD, VEX_W;
1401 }
1402
1403 multiclass avx512_icmp_packed<bits<8> opc, string OpcodeStr, SDNode OpNode,
1404               X86VectorVTInfo _> {
1405   def rr : AVX512BI<opc, MRMSrcReg,
1406              (outs _.KRC:$dst), (ins _.RC:$src1, _.RC:$src2),
1407              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1408              [(set _.KRC:$dst, (OpNode (_.VT _.RC:$src1), (_.VT _.RC:$src2)))],
1409              IIC_SSE_ALU_F32P_RR>, EVEX_4V;
1410   let mayLoad = 1 in
1411   def rm : AVX512BI<opc, MRMSrcMem,
1412              (outs _.KRC:$dst), (ins _.RC:$src1, _.MemOp:$src2),
1413              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1414              [(set _.KRC:$dst, (OpNode (_.VT _.RC:$src1),
1415                                      (_.VT (bitconvert (_.LdFrag addr:$src2)))))],
1416              IIC_SSE_ALU_F32P_RM>, EVEX_4V;
1417   def rrk : AVX512BI<opc, MRMSrcReg,
1418               (outs _.KRC:$dst), (ins _.KRCWM:$mask, _.RC:$src1, _.RC:$src2),
1419               !strconcat(OpcodeStr, "\t{$src2, $src1, $dst {${mask}}|",
1420                           "$dst {${mask}}, $src1, $src2}"),
1421               [(set _.KRC:$dst, (and _.KRCWM:$mask,
1422                                    (OpNode (_.VT _.RC:$src1), (_.VT _.RC:$src2))))],
1423               IIC_SSE_ALU_F32P_RR>, EVEX_4V, EVEX_K;
1424   let mayLoad = 1 in
1425   def rmk : AVX512BI<opc, MRMSrcMem,
1426               (outs _.KRC:$dst), (ins _.KRCWM:$mask, _.RC:$src1, _.MemOp:$src2),
1427               !strconcat(OpcodeStr, "\t{$src2, $src1, $dst {${mask}}|",
1428                           "$dst {${mask}}, $src1, $src2}"),
1429               [(set _.KRC:$dst, (and _.KRCWM:$mask,
1430                                    (OpNode (_.VT _.RC:$src1),
1431                                        (_.VT (bitconvert
1432                                               (_.LdFrag addr:$src2))))))],
1433               IIC_SSE_ALU_F32P_RM>, EVEX_4V, EVEX_K;
1434 }
1435
1436 multiclass avx512_icmp_packed_rmb<bits<8> opc, string OpcodeStr, SDNode OpNode,
1437               X86VectorVTInfo _> :
1438            avx512_icmp_packed<opc, OpcodeStr, OpNode, _> {
1439   let mayLoad = 1 in {
1440   def rmb : AVX512BI<opc, MRMSrcMem,
1441               (outs _.KRC:$dst), (ins _.RC:$src1, _.ScalarMemOp:$src2),
1442               !strconcat(OpcodeStr, "\t{${src2}", _.BroadcastStr, ", $src1, $dst",
1443                                     "|$dst, $src1, ${src2}", _.BroadcastStr, "}"),
1444               [(set _.KRC:$dst, (OpNode (_.VT _.RC:$src1),
1445                               (X86VBroadcast (_.ScalarLdFrag addr:$src2))))],
1446               IIC_SSE_ALU_F32P_RM>, EVEX_4V, EVEX_B;
1447   def rmbk : AVX512BI<opc, MRMSrcMem,
1448                (outs _.KRC:$dst), (ins _.KRCWM:$mask, _.RC:$src1,
1449                                        _.ScalarMemOp:$src2),
1450                !strconcat(OpcodeStr,
1451                           "\t{${src2}", _.BroadcastStr, ", $src1, $dst {${mask}}|",
1452                           "$dst {${mask}}, $src1, ${src2}", _.BroadcastStr, "}"),
1453                [(set _.KRC:$dst, (and _.KRCWM:$mask,
1454                                       (OpNode (_.VT _.RC:$src1),
1455                                         (X86VBroadcast
1456                                           (_.ScalarLdFrag addr:$src2)))))],
1457                IIC_SSE_ALU_F32P_RM>, EVEX_4V, EVEX_K, EVEX_B;
1458   }
1459 }
1460
1461 multiclass avx512_icmp_packed_vl<bits<8> opc, string OpcodeStr, SDNode OpNode,
1462                                  AVX512VLVectorVTInfo VTInfo, Predicate prd> {
1463   let Predicates = [prd] in
1464   defm Z : avx512_icmp_packed<opc, OpcodeStr, OpNode, VTInfo.info512>,
1465            EVEX_V512;
1466
1467   let Predicates = [prd, HasVLX] in {
1468     defm Z256 : avx512_icmp_packed<opc, OpcodeStr, OpNode, VTInfo.info256>,
1469                 EVEX_V256;
1470     defm Z128 : avx512_icmp_packed<opc, OpcodeStr, OpNode, VTInfo.info128>,
1471                 EVEX_V128;
1472   }
1473 }
1474
1475 multiclass avx512_icmp_packed_rmb_vl<bits<8> opc, string OpcodeStr,
1476                                   SDNode OpNode, AVX512VLVectorVTInfo VTInfo,
1477                                   Predicate prd> {
1478   let Predicates = [prd] in
1479   defm Z : avx512_icmp_packed_rmb<opc, OpcodeStr, OpNode, VTInfo.info512>,
1480            EVEX_V512;
1481
1482   let Predicates = [prd, HasVLX] in {
1483     defm Z256 : avx512_icmp_packed_rmb<opc, OpcodeStr, OpNode, VTInfo.info256>,
1484                 EVEX_V256;
1485     defm Z128 : avx512_icmp_packed_rmb<opc, OpcodeStr, OpNode, VTInfo.info128>,
1486                 EVEX_V128;
1487   }
1488 }
1489
1490 defm VPCMPEQB : avx512_icmp_packed_vl<0x74, "vpcmpeqb", X86pcmpeqm,
1491                       avx512vl_i8_info, HasBWI>,
1492                 EVEX_CD8<8, CD8VF>;
1493
1494 defm VPCMPEQW : avx512_icmp_packed_vl<0x75, "vpcmpeqw", X86pcmpeqm,
1495                       avx512vl_i16_info, HasBWI>,
1496                 EVEX_CD8<16, CD8VF>;
1497
1498 defm VPCMPEQD : avx512_icmp_packed_rmb_vl<0x76, "vpcmpeqd", X86pcmpeqm,
1499                       avx512vl_i32_info, HasAVX512>,
1500                 EVEX_CD8<32, CD8VF>;
1501
1502 defm VPCMPEQQ : avx512_icmp_packed_rmb_vl<0x29, "vpcmpeqq", X86pcmpeqm,
1503                       avx512vl_i64_info, HasAVX512>,
1504                 T8PD, VEX_W, EVEX_CD8<64, CD8VF>;
1505
1506 defm VPCMPGTB : avx512_icmp_packed_vl<0x64, "vpcmpgtb", X86pcmpgtm,
1507                       avx512vl_i8_info, HasBWI>,
1508                 EVEX_CD8<8, CD8VF>;
1509
1510 defm VPCMPGTW : avx512_icmp_packed_vl<0x65, "vpcmpgtw", X86pcmpgtm,
1511                       avx512vl_i16_info, HasBWI>,
1512                 EVEX_CD8<16, CD8VF>;
1513
1514 defm VPCMPGTD : avx512_icmp_packed_rmb_vl<0x66, "vpcmpgtd", X86pcmpgtm,
1515                       avx512vl_i32_info, HasAVX512>,
1516                 EVEX_CD8<32, CD8VF>;
1517
1518 defm VPCMPGTQ : avx512_icmp_packed_rmb_vl<0x37, "vpcmpgtq", X86pcmpgtm,
1519                       avx512vl_i64_info, HasAVX512>,
1520                 T8PD, VEX_W, EVEX_CD8<64, CD8VF>;
1521
1522 def : Pat<(v8i1 (X86pcmpgtm (v8i32 VR256X:$src1), (v8i32 VR256X:$src2))),
1523             (COPY_TO_REGCLASS (VPCMPGTDZrr
1524             (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src1, sub_ymm)),
1525             (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src2, sub_ymm))), VK8)>;
1526
1527 def : Pat<(v8i1 (X86pcmpeqm (v8i32 VR256X:$src1), (v8i32 VR256X:$src2))),
1528             (COPY_TO_REGCLASS (VPCMPEQDZrr
1529             (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src1, sub_ymm)),
1530             (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src2, sub_ymm))), VK8)>;
1531
1532 multiclass avx512_icmp_cc<bits<8> opc, string Suffix, SDNode OpNode,
1533                           X86VectorVTInfo _> {
1534   def rri : AVX512AIi8<opc, MRMSrcReg,
1535              (outs _.KRC:$dst), (ins _.RC:$src1, _.RC:$src2, AVX512ICC:$cc),
1536              !strconcat("vpcmp${cc}", Suffix,
1537                         "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1538              [(set _.KRC:$dst, (OpNode (_.VT _.RC:$src1), (_.VT _.RC:$src2),
1539                                        imm:$cc))],
1540              IIC_SSE_ALU_F32P_RR>, EVEX_4V;
1541   let mayLoad = 1 in
1542   def rmi : AVX512AIi8<opc, MRMSrcMem,
1543              (outs _.KRC:$dst), (ins _.RC:$src1, _.MemOp:$src2, AVX512ICC:$cc),
1544              !strconcat("vpcmp${cc}", Suffix,
1545                         "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1546              [(set _.KRC:$dst, (OpNode (_.VT _.RC:$src1),
1547                               (_.VT (bitconvert (_.LdFrag addr:$src2))),
1548                               imm:$cc))],
1549              IIC_SSE_ALU_F32P_RM>, EVEX_4V;
1550   def rrik : AVX512AIi8<opc, MRMSrcReg,
1551               (outs _.KRC:$dst), (ins _.KRCWM:$mask, _.RC:$src1, _.RC:$src2,
1552                                       AVX512ICC:$cc),
1553               !strconcat("vpcmp${cc}", Suffix,
1554                          "\t{$src2, $src1, $dst {${mask}}|",
1555                          "$dst {${mask}}, $src1, $src2}"),
1556               [(set _.KRC:$dst, (and _.KRCWM:$mask,
1557                                   (OpNode (_.VT _.RC:$src1), (_.VT _.RC:$src2),
1558                                           imm:$cc)))],
1559               IIC_SSE_ALU_F32P_RR>, EVEX_4V, EVEX_K;
1560   let mayLoad = 1 in
1561   def rmik : AVX512AIi8<opc, MRMSrcMem,
1562               (outs _.KRC:$dst), (ins _.KRCWM:$mask, _.RC:$src1, _.MemOp:$src2,
1563                                     AVX512ICC:$cc),
1564               !strconcat("vpcmp${cc}", Suffix,
1565                          "\t{$src2, $src1, $dst {${mask}}|",
1566                          "$dst {${mask}}, $src1, $src2}"),
1567               [(set _.KRC:$dst, (and _.KRCWM:$mask,
1568                                    (OpNode (_.VT _.RC:$src1),
1569                                       (_.VT (bitconvert (_.LdFrag addr:$src2))),
1570                                       imm:$cc)))],
1571               IIC_SSE_ALU_F32P_RM>, EVEX_4V, EVEX_K;
1572
1573   // Accept explicit immediate argument form instead of comparison code.
1574   let isAsmParserOnly = 1, hasSideEffects = 0 in {
1575     def rri_alt : AVX512AIi8<opc, MRMSrcReg,
1576                (outs _.KRC:$dst), (ins _.RC:$src1, _.RC:$src2, u8imm:$cc),
1577                !strconcat("vpcmp", Suffix, "\t{$cc, $src2, $src1, $dst|",
1578                           "$dst, $src1, $src2, $cc}"),
1579                [], IIC_SSE_ALU_F32P_RR>, EVEX_4V;
1580     let mayLoad = 1 in
1581     def rmi_alt : AVX512AIi8<opc, MRMSrcMem,
1582                (outs _.KRC:$dst), (ins _.RC:$src1, _.MemOp:$src2, u8imm:$cc),
1583                !strconcat("vpcmp", Suffix, "\t{$cc, $src2, $src1, $dst|",
1584                           "$dst, $src1, $src2, $cc}"),
1585                [], IIC_SSE_ALU_F32P_RM>, EVEX_4V;
1586     def rrik_alt : AVX512AIi8<opc, MRMSrcReg,
1587                (outs _.KRC:$dst), (ins _.KRCWM:$mask, _.RC:$src1, _.RC:$src2,
1588                                        u8imm:$cc),
1589                !strconcat("vpcmp", Suffix,
1590                           "\t{$cc, $src2, $src1, $dst {${mask}}|",
1591                           "$dst {${mask}}, $src1, $src2, $cc}"),
1592                [], IIC_SSE_ALU_F32P_RR>, EVEX_4V, EVEX_K;
1593     let mayLoad = 1 in
1594     def rmik_alt : AVX512AIi8<opc, MRMSrcMem,
1595                (outs _.KRC:$dst), (ins _.KRCWM:$mask, _.RC:$src1, _.MemOp:$src2,
1596                                        u8imm:$cc),
1597                !strconcat("vpcmp", Suffix,
1598                           "\t{$cc, $src2, $src1, $dst {${mask}}|",
1599                           "$dst {${mask}}, $src1, $src2, $cc}"),
1600                [], IIC_SSE_ALU_F32P_RM>, EVEX_4V, EVEX_K;
1601   }
1602 }
1603
1604 multiclass avx512_icmp_cc_rmb<bits<8> opc, string Suffix, SDNode OpNode,
1605                               X86VectorVTInfo _> :
1606            avx512_icmp_cc<opc, Suffix, OpNode, _> {
1607   def rmib : AVX512AIi8<opc, MRMSrcMem,
1608              (outs _.KRC:$dst), (ins _.RC:$src1, _.ScalarMemOp:$src2,
1609                                      AVX512ICC:$cc),
1610              !strconcat("vpcmp${cc}", Suffix,
1611                         "\t{${src2}", _.BroadcastStr, ", $src1, $dst|",
1612                         "$dst, $src1, ${src2}", _.BroadcastStr, "}"),
1613              [(set _.KRC:$dst, (OpNode (_.VT _.RC:$src1),
1614                                (X86VBroadcast (_.ScalarLdFrag addr:$src2)),
1615                                imm:$cc))],
1616              IIC_SSE_ALU_F32P_RM>, EVEX_4V, EVEX_B;
1617   def rmibk : AVX512AIi8<opc, MRMSrcMem,
1618               (outs _.KRC:$dst), (ins _.KRCWM:$mask, _.RC:$src1,
1619                                        _.ScalarMemOp:$src2, AVX512ICC:$cc),
1620               !strconcat("vpcmp${cc}", Suffix,
1621                        "\t{${src2}", _.BroadcastStr, ", $src1, $dst {${mask}}|",
1622                        "$dst {${mask}}, $src1, ${src2}", _.BroadcastStr, "}"),
1623               [(set _.KRC:$dst, (and _.KRCWM:$mask,
1624                                   (OpNode (_.VT _.RC:$src1),
1625                                     (X86VBroadcast (_.ScalarLdFrag addr:$src2)),
1626                                     imm:$cc)))],
1627               IIC_SSE_ALU_F32P_RM>, EVEX_4V, EVEX_K, EVEX_B;
1628
1629   // Accept explicit immediate argument form instead of comparison code.
1630   let isAsmParserOnly = 1, hasSideEffects = 0, mayLoad = 1 in {
1631     def rmib_alt : AVX512AIi8<opc, MRMSrcMem,
1632                (outs _.KRC:$dst), (ins _.RC:$src1, _.ScalarMemOp:$src2,
1633                                        u8imm:$cc),
1634                !strconcat("vpcmp", Suffix,
1635                    "\t{$cc, ${src2}", _.BroadcastStr, ", $src1, $dst|",
1636                    "$dst, $src1, ${src2}", _.BroadcastStr, ", $cc}"),
1637                [], IIC_SSE_ALU_F32P_RM>, EVEX_4V, EVEX_B;
1638     def rmibk_alt : AVX512AIi8<opc, MRMSrcMem,
1639                (outs _.KRC:$dst), (ins _.KRCWM:$mask, _.RC:$src1,
1640                                        _.ScalarMemOp:$src2, u8imm:$cc),
1641                !strconcat("vpcmp", Suffix,
1642                   "\t{$cc, ${src2}", _.BroadcastStr, ", $src1, $dst {${mask}}|",
1643                   "$dst {${mask}}, $src1, ${src2}", _.BroadcastStr, ", $cc}"),
1644                [], IIC_SSE_ALU_F32P_RM>, EVEX_4V, EVEX_K, EVEX_B;
1645   }
1646 }
1647
1648 multiclass avx512_icmp_cc_vl<bits<8> opc, string Suffix, SDNode OpNode,
1649                              AVX512VLVectorVTInfo VTInfo, Predicate prd> {
1650   let Predicates = [prd] in
1651   defm Z : avx512_icmp_cc<opc, Suffix, OpNode, VTInfo.info512>, EVEX_V512;
1652
1653   let Predicates = [prd, HasVLX] in {
1654     defm Z256 : avx512_icmp_cc<opc, Suffix, OpNode, VTInfo.info256>, EVEX_V256;
1655     defm Z128 : avx512_icmp_cc<opc, Suffix, OpNode, VTInfo.info128>, EVEX_V128;
1656   }
1657 }
1658
1659 multiclass avx512_icmp_cc_rmb_vl<bits<8> opc, string Suffix, SDNode OpNode,
1660                                 AVX512VLVectorVTInfo VTInfo, Predicate prd> {
1661   let Predicates = [prd] in
1662   defm Z : avx512_icmp_cc_rmb<opc, Suffix, OpNode, VTInfo.info512>,
1663            EVEX_V512;
1664
1665   let Predicates = [prd, HasVLX] in {
1666     defm Z256 : avx512_icmp_cc_rmb<opc, Suffix, OpNode, VTInfo.info256>,
1667                 EVEX_V256;
1668     defm Z128 : avx512_icmp_cc_rmb<opc, Suffix, OpNode, VTInfo.info128>,
1669                 EVEX_V128;
1670   }
1671 }
1672
1673 defm VPCMPB : avx512_icmp_cc_vl<0x3F, "b", X86cmpm, avx512vl_i8_info,
1674                                 HasBWI>, EVEX_CD8<8, CD8VF>;
1675 defm VPCMPUB : avx512_icmp_cc_vl<0x3E, "ub", X86cmpmu, avx512vl_i8_info,
1676                                  HasBWI>, EVEX_CD8<8, CD8VF>;
1677
1678 defm VPCMPW : avx512_icmp_cc_vl<0x3F, "w", X86cmpm, avx512vl_i16_info,
1679                                 HasBWI>, VEX_W, EVEX_CD8<16, CD8VF>;
1680 defm VPCMPUW : avx512_icmp_cc_vl<0x3E, "uw", X86cmpmu, avx512vl_i16_info,
1681                                  HasBWI>, VEX_W, EVEX_CD8<16, CD8VF>;
1682
1683 defm VPCMPD : avx512_icmp_cc_rmb_vl<0x1F, "d", X86cmpm, avx512vl_i32_info,
1684                                     HasAVX512>, EVEX_CD8<32, CD8VF>;
1685 defm VPCMPUD : avx512_icmp_cc_rmb_vl<0x1E, "ud", X86cmpmu, avx512vl_i32_info,
1686                                      HasAVX512>, EVEX_CD8<32, CD8VF>;
1687
1688 defm VPCMPQ : avx512_icmp_cc_rmb_vl<0x1F, "q", X86cmpm, avx512vl_i64_info,
1689                                     HasAVX512>, VEX_W, EVEX_CD8<64, CD8VF>;
1690 defm VPCMPUQ : avx512_icmp_cc_rmb_vl<0x1E, "uq", X86cmpmu, avx512vl_i64_info,
1691                                      HasAVX512>, VEX_W, EVEX_CD8<64, CD8VF>;
1692
1693 multiclass avx512_vcmp_common<X86VectorVTInfo _> {
1694
1695   defm  rri  : AVX512_maskable_cmp<0xC2, MRMSrcReg, _,
1696                    (outs _.KRC:$dst), (ins _.RC:$src1, _.RC:$src2,AVXCC:$cc),
1697                    "vcmp${cc}"#_.Suffix,
1698                    "$src2, $src1", "$src1, $src2",
1699                    (X86cmpm (_.VT _.RC:$src1),
1700                          (_.VT _.RC:$src2),
1701                            imm:$cc)>;
1702
1703   let mayLoad = 1 in {
1704     defm  rmi  : AVX512_maskable_cmp<0xC2, MRMSrcMem, _,
1705                   (outs _.KRC:$dst),(ins _.RC:$src1, _.MemOp:$src2, AVXCC:$cc),
1706                   "vcmp${cc}"#_.Suffix,
1707                   "$src2, $src1", "$src1, $src2",
1708                   (X86cmpm (_.VT _.RC:$src1),
1709                           (_.VT (bitconvert (_.LdFrag addr:$src2))),
1710                           imm:$cc)>;
1711
1712     defm  rmbi : AVX512_maskable_cmp<0xC2, MRMSrcMem, _,
1713                   (outs _.KRC:$dst),
1714                   (ins _.RC:$src1, _.ScalarMemOp:$src2, AVXCC:$cc),
1715                   "vcmp${cc}"#_.Suffix,
1716                   "${src2}"##_.BroadcastStr##", $src1",
1717                   "$src1, ${src2}"##_.BroadcastStr,
1718                   (X86cmpm (_.VT _.RC:$src1),
1719                           (_.VT (X86VBroadcast(_.ScalarLdFrag addr:$src2))),
1720                           imm:$cc)>,EVEX_B;
1721   }
1722   // Accept explicit immediate argument form instead of comparison code.
1723   let isAsmParserOnly = 1, hasSideEffects = 0 in {
1724     defm  rri_alt : AVX512_maskable_cmp_alt<0xC2, MRMSrcReg, _,
1725                          (outs _.KRC:$dst),
1726                          (ins _.RC:$src1, _.RC:$src2, u8imm:$cc),
1727                          "vcmp"#_.Suffix,
1728                          "$cc, $src2, $src1", "$src1, $src2, $cc">;
1729
1730     let mayLoad = 1 in {
1731       defm rmi_alt : AVX512_maskable_cmp_alt<0xC2, MRMSrcMem, _,
1732                              (outs _.KRC:$dst),
1733                              (ins _.RC:$src1, _.MemOp:$src2, u8imm:$cc),
1734                              "vcmp"#_.Suffix,
1735                              "$cc, $src2, $src1", "$src1, $src2, $cc">;
1736
1737       defm  rmbi_alt : AVX512_maskable_cmp_alt<0xC2, MRMSrcMem, _,
1738                          (outs _.KRC:$dst),
1739                          (ins _.RC:$src1, _.ScalarMemOp:$src2, u8imm:$cc),
1740                          "vcmp"#_.Suffix,
1741                          "$cc, ${src2}"##_.BroadcastStr##", $src1",
1742                          "$src1, ${src2}"##_.BroadcastStr##", $cc">,EVEX_B;
1743     }
1744  }
1745 }
1746
1747 multiclass avx512_vcmp_sae<X86VectorVTInfo _> {
1748   // comparison code form (VCMP[EQ/LT/LE/...]
1749   defm  rrib  : AVX512_maskable_cmp<0xC2, MRMSrcReg, _,
1750                      (outs _.KRC:$dst),(ins _.RC:$src1, _.RC:$src2, AVXCC:$cc),
1751                      "vcmp${cc}"#_.Suffix,
1752                      "{sae}, $src2, $src1", "$src1, $src2,{sae}",
1753                      (X86cmpmRnd (_.VT _.RC:$src1),
1754                                     (_.VT _.RC:$src2),
1755                                     imm:$cc,
1756                                 (i32 FROUND_NO_EXC))>, EVEX_B;
1757
1758   let isAsmParserOnly = 1, hasSideEffects = 0 in {
1759     defm  rrib_alt  : AVX512_maskable_cmp_alt<0xC2, MRMSrcReg, _,
1760                          (outs _.KRC:$dst),
1761                          (ins _.RC:$src1, _.RC:$src2, u8imm:$cc),
1762                          "vcmp"#_.Suffix,
1763                          "$cc,{sae}, $src2, $src1",
1764                          "$src1, $src2,{sae}, $cc">, EVEX_B;
1765    }
1766 }
1767
1768 multiclass avx512_vcmp<AVX512VLVectorVTInfo _> {
1769   let Predicates = [HasAVX512] in {
1770     defm Z    : avx512_vcmp_common<_.info512>,
1771                 avx512_vcmp_sae<_.info512>, EVEX_V512;
1772
1773   }
1774   let Predicates = [HasAVX512,HasVLX] in {
1775    defm Z128 : avx512_vcmp_common<_.info128>, EVEX_V128;
1776    defm Z256 : avx512_vcmp_common<_.info256>, EVEX_V256;
1777   }
1778 }
1779
1780 defm VCMPPD : avx512_vcmp<avx512vl_f64_info>,
1781                           AVX512PDIi8Base, EVEX_4V, EVEX_CD8<64, CD8VF>, VEX_W;
1782 defm VCMPPS : avx512_vcmp<avx512vl_f32_info>,
1783                           AVX512PSIi8Base, EVEX_4V, EVEX_CD8<32, CD8VF>;
1784
1785 def : Pat<(v8i1 (X86cmpm (v8f32 VR256X:$src1), (v8f32 VR256X:$src2), imm:$cc)),
1786           (COPY_TO_REGCLASS (VCMPPSZrri
1787             (v16f32 (SUBREG_TO_REG (i32 0), VR256X:$src1, sub_ymm)),
1788             (v16f32 (SUBREG_TO_REG (i32 0), VR256X:$src2, sub_ymm)),
1789             imm:$cc), VK8)>;
1790 def : Pat<(v8i1 (X86cmpm (v8i32 VR256X:$src1), (v8i32 VR256X:$src2), imm:$cc)),
1791           (COPY_TO_REGCLASS (VPCMPDZrri
1792             (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src1, sub_ymm)),
1793             (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src2, sub_ymm)),
1794             imm:$cc), VK8)>;
1795 def : Pat<(v8i1 (X86cmpmu (v8i32 VR256X:$src1), (v8i32 VR256X:$src2), imm:$cc)),
1796           (COPY_TO_REGCLASS (VPCMPUDZrri
1797             (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src1, sub_ymm)),
1798             (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src2, sub_ymm)),
1799             imm:$cc), VK8)>;
1800
1801 // ----------------------------------------------------------------
1802 // FPClass
1803 //handle fpclass instruction mask = fpclass(reg_vec, reg_vec, imm)
1804 //                                  fpclass(reg_vec, mem_vec, imm)
1805 //                                  fpclass(reg_vec, broadcast(eltVt), imm)
1806 multiclass avx512_vector_fpclass<bits<8> opc, string OpcodeStr, SDNode OpNode,
1807                                  X86VectorVTInfo _, string mem, string broadcast>{
1808   def rr : AVX512<opc, MRMSrcReg, (outs _.KRC:$dst),
1809                       (ins _.RC:$src1, i32u8imm:$src2),
1810                       OpcodeStr##_.Suffix#"\t{$src2, $src1, $dst | $dst, $src1, $src2}",
1811                       [(set _.KRC:$dst,(OpNode (_.VT _.RC:$src1),
1812                                        (i32 imm:$src2)))], NoItinerary>;
1813   def rrk : AVX512<opc, MRMSrcReg, (outs _.KRC:$dst),
1814                       (ins _.KRCWM:$mask, _.RC:$src1, i32u8imm:$src2),
1815                       OpcodeStr##_.Suffix#
1816                       "\t{$src2, $src1, $dst {${mask}}| $dst {${mask}}, $src1, $src2}",
1817                       [(set _.KRC:$dst,(or _.KRCWM:$mask,
1818                                        (OpNode (_.VT _.RC:$src1),
1819                                        (i32 imm:$src2))))], NoItinerary>, EVEX_K;
1820   let mayLoad = 1 in {
1821     def rm : AVX512<opc, MRMSrcMem, (outs _.KRC:$dst),
1822                       (ins _.MemOp:$src1, i32u8imm:$src2),
1823                       OpcodeStr##_.Suffix##mem#
1824                       "\t{$src2, $src1, $dst | $dst, $src1, $src2}",
1825                       [(set _.KRC:$dst,(OpNode
1826                                        (_.VT (bitconvert (_.LdFrag addr:$src1))),
1827                                        (i32 imm:$src2)))], NoItinerary>;
1828     def rmk : AVX512<opc, MRMSrcMem, (outs _.KRC:$dst),
1829                       (ins _.KRCWM:$mask, _.MemOp:$src1, i32u8imm:$src2),
1830                       OpcodeStr##_.Suffix##mem#
1831                       "\t{$src2, $src1, $dst {${mask}} | $dst {${mask}}, $src1, $src2}",
1832                       [(set _.KRC:$dst, (or _.KRCWM:$mask, (OpNode
1833                                     (_.VT (bitconvert (_.LdFrag addr:$src1))),
1834                                     (i32 imm:$src2))))], NoItinerary>, EVEX_K;
1835     def rmb : AVX512<opc, MRMSrcMem, (outs _.KRC:$dst),
1836                       (ins _.ScalarMemOp:$src1, i32u8imm:$src2),
1837                       OpcodeStr##_.Suffix##broadcast##"\t{$src2, ${src1}"##
1838                                         _.BroadcastStr##", $dst | $dst, ${src1}"
1839                                                     ##_.BroadcastStr##", $src2}",
1840                       [(set _.KRC:$dst,(OpNode
1841                                        (_.VT (X86VBroadcast
1842                                              (_.ScalarLdFrag addr:$src1))),
1843                                        (i32 imm:$src2)))], NoItinerary>,EVEX_B;
1844     def rmbk : AVX512<opc, MRMSrcMem, (outs _.KRC:$dst),
1845                       (ins _.KRCWM:$mask, _.ScalarMemOp:$src1, i32u8imm:$src2),
1846                       OpcodeStr##_.Suffix##broadcast##"\t{$src2, ${src1}"##
1847                             _.BroadcastStr##", $dst {${mask}} | $dst {${mask}}, ${src1}"##
1848                                                      _.BroadcastStr##", $src2}",
1849                       [(set _.KRC:$dst,(or _.KRCWM:$mask, (OpNode
1850                                        (_.VT (X86VBroadcast
1851                                              (_.ScalarLdFrag addr:$src1))),
1852                                        (i32 imm:$src2))))], NoItinerary>,
1853                                                             EVEX_B, EVEX_K;
1854   }
1855 }
1856
1857
1858 multiclass avx512_vector_fpclass_all<string OpcodeStr,
1859             AVX512VLVectorVTInfo _, bits<8> opc, SDNode OpNode, Predicate prd,
1860                                                               string broadcast>{
1861   let Predicates = [prd] in {
1862     defm Z    : avx512_vector_fpclass<opc, OpcodeStr, OpNode, _.info512, "{z}",
1863                                       broadcast>, EVEX_V512;
1864   }
1865   let Predicates = [prd, HasVLX] in {
1866     defm Z128 : avx512_vector_fpclass<opc, OpcodeStr, OpNode, _.info128, "{x}",
1867                                       broadcast>, EVEX_V128;
1868     defm Z256 : avx512_vector_fpclass<opc, OpcodeStr, OpNode, _.info256, "{y}",
1869                                       broadcast>, EVEX_V256;
1870   }
1871 }
1872
1873 multiclass avx512_fp_fpclass_all<string OpcodeStr, bits<8> opcVec,
1874                                  SDNode OpNode, Predicate prd>{
1875   defm PS : avx512_vector_fpclass_all<OpcodeStr,  avx512vl_f32_info, opcVec,
1876                                       OpNode, prd, "{l}">, EVEX_CD8<32, CD8VF>;
1877   defm PD : avx512_vector_fpclass_all<OpcodeStr,  avx512vl_f64_info, opcVec,
1878                                       OpNode, prd, "{q}">,EVEX_CD8<64, CD8VF> , VEX_W;
1879 }
1880
1881 defm VFPCLASS : avx512_fp_fpclass_all<"vfpclass", 0x66, X86Vfpclass, HasDQI>,
1882                                       AVX512AIi8Base,EVEX;
1883
1884 //-----------------------------------------------------------------
1885 // Mask register copy, including
1886 // - copy between mask registers
1887 // - load/store mask registers
1888 // - copy from GPR to mask register and vice versa
1889 //
1890 multiclass avx512_mask_mov<bits<8> opc_kk, bits<8> opc_km, bits<8> opc_mk,
1891                          string OpcodeStr, RegisterClass KRC,
1892                          ValueType vvt, X86MemOperand x86memop> {
1893   let hasSideEffects = 0 in {
1894     def kk : I<opc_kk, MRMSrcReg, (outs KRC:$dst), (ins KRC:$src),
1895                !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"), []>;
1896     let mayLoad = 1 in
1897     def km : I<opc_km, MRMSrcMem, (outs KRC:$dst), (ins x86memop:$src),
1898                !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
1899                [(set KRC:$dst, (vvt (load addr:$src)))]>;
1900     let mayStore = 1 in
1901     def mk : I<opc_mk, MRMDestMem, (outs), (ins x86memop:$dst, KRC:$src),
1902                !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
1903                [(store KRC:$src, addr:$dst)]>;
1904   }
1905 }
1906
1907 multiclass avx512_mask_mov_gpr<bits<8> opc_kr, bits<8> opc_rk,
1908                              string OpcodeStr,
1909                              RegisterClass KRC, RegisterClass GRC> {
1910   let hasSideEffects = 0 in {
1911     def kr : I<opc_kr, MRMSrcReg, (outs KRC:$dst), (ins GRC:$src),
1912                !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"), []>;
1913     def rk : I<opc_rk, MRMSrcReg, (outs GRC:$dst), (ins KRC:$src),
1914                !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"), []>;
1915   }
1916 }
1917
1918 let Predicates = [HasDQI] in
1919   defm KMOVB : avx512_mask_mov<0x90, 0x90, 0x91, "kmovb", VK8, v8i1, i8mem>,
1920                avx512_mask_mov_gpr<0x92, 0x93, "kmovb", VK8, GR32>,
1921                VEX, PD;
1922
1923 let Predicates = [HasAVX512] in
1924   defm KMOVW : avx512_mask_mov<0x90, 0x90, 0x91, "kmovw", VK16, v16i1, i16mem>,
1925                avx512_mask_mov_gpr<0x92, 0x93, "kmovw", VK16, GR32>,
1926                VEX, PS;
1927
1928 let Predicates = [HasBWI] in {
1929   defm KMOVD : avx512_mask_mov<0x90, 0x90, 0x91, "kmovd", VK32, v32i1,i32mem>,
1930                VEX, PD, VEX_W;
1931   defm KMOVD : avx512_mask_mov_gpr<0x92, 0x93, "kmovd", VK32, GR32>,
1932                VEX, XD;
1933 }
1934
1935 let Predicates = [HasBWI] in {
1936   defm KMOVQ : avx512_mask_mov<0x90, 0x90, 0x91, "kmovq", VK64, v64i1, i64mem>,
1937                VEX, PS, VEX_W;
1938   defm KMOVQ : avx512_mask_mov_gpr<0x92, 0x93, "kmovq", VK64, GR64>,
1939                VEX, XD, VEX_W;
1940 }
1941
1942 // GR from/to mask register
1943 let Predicates = [HasDQI] in {
1944   def : Pat<(v8i1 (bitconvert (i8 GR8:$src))),
1945             (KMOVBkr (SUBREG_TO_REG (i32 0), GR8:$src, sub_8bit))>;
1946   def : Pat<(i8 (bitconvert (v8i1 VK8:$src))),
1947             (EXTRACT_SUBREG (KMOVBrk VK8:$src), sub_8bit)>;
1948 }
1949 let Predicates = [HasAVX512] in {
1950   def : Pat<(v16i1 (bitconvert (i16 GR16:$src))),
1951             (KMOVWkr (SUBREG_TO_REG (i32 0), GR16:$src, sub_16bit))>;
1952   def : Pat<(i16 (bitconvert (v16i1 VK16:$src))),
1953             (EXTRACT_SUBREG (KMOVWrk VK16:$src), sub_16bit)>;
1954 }
1955 let Predicates = [HasBWI] in {
1956   def : Pat<(v32i1 (bitconvert (i32 GR32:$src))), (KMOVDkr GR32:$src)>;
1957   def : Pat<(i32 (bitconvert (v32i1 VK32:$src))), (KMOVDrk VK32:$src)>;
1958 }
1959 let Predicates = [HasBWI] in {
1960   def : Pat<(v64i1 (bitconvert (i64 GR64:$src))), (KMOVQkr GR64:$src)>;
1961   def : Pat<(i64 (bitconvert (v64i1 VK64:$src))), (KMOVQrk VK64:$src)>;
1962 }
1963
1964 // Load/store kreg
1965 let Predicates = [HasDQI] in {
1966   def : Pat<(store (i8 (bitconvert (v8i1 VK8:$src))), addr:$dst),
1967             (KMOVBmk addr:$dst, VK8:$src)>;
1968   def : Pat<(v8i1 (bitconvert (i8 (load addr:$src)))),
1969             (KMOVBkm addr:$src)>;
1970
1971   def : Pat<(store VK4:$src, addr:$dst),
1972             (KMOVBmk addr:$dst, (COPY_TO_REGCLASS VK4:$src, VK8))>;
1973   def : Pat<(store VK2:$src, addr:$dst),
1974             (KMOVBmk addr:$dst, (COPY_TO_REGCLASS VK2:$src, VK8))>;
1975 }
1976 let Predicates = [HasAVX512, NoDQI] in {
1977   def : Pat<(store (i8 (bitconvert (v8i1 VK8:$src))), addr:$dst),
1978             (KMOVWmk addr:$dst, (COPY_TO_REGCLASS VK8:$src, VK16))>;
1979   def : Pat<(v8i1 (bitconvert (i8 (load addr:$src)))),
1980             (COPY_TO_REGCLASS (KMOVWkm addr:$src), VK8)>;
1981 }
1982 let Predicates = [HasAVX512] in {
1983   def : Pat<(store (i16 (bitconvert (v16i1 VK16:$src))), addr:$dst),
1984             (KMOVWmk addr:$dst, VK16:$src)>;
1985   def : Pat<(i1 (load addr:$src)),
1986             (COPY_TO_REGCLASS (AND16ri (i16 (SUBREG_TO_REG (i32 0),
1987                                               (MOV8rm addr:$src), sub_8bit)),
1988                                 (i16 1)), VK1)>;
1989   def : Pat<(v16i1 (bitconvert (i16 (load addr:$src)))),
1990             (KMOVWkm addr:$src)>;
1991 }
1992 let Predicates = [HasBWI] in {
1993   def : Pat<(store (i32 (bitconvert (v32i1 VK32:$src))), addr:$dst),
1994             (KMOVDmk addr:$dst, VK32:$src)>;
1995   def : Pat<(v32i1 (bitconvert (i32 (load addr:$src)))),
1996             (KMOVDkm addr:$src)>;
1997 }
1998 let Predicates = [HasBWI] in {
1999   def : Pat<(store (i64 (bitconvert (v64i1 VK64:$src))), addr:$dst),
2000             (KMOVQmk addr:$dst, VK64:$src)>;
2001   def : Pat<(v64i1 (bitconvert (i64 (load addr:$src)))),
2002             (KMOVQkm addr:$src)>;
2003 }
2004
2005 let Predicates = [HasAVX512] in {
2006   def : Pat<(i1 (trunc (i64 GR64:$src))),
2007             (COPY_TO_REGCLASS (KMOVWkr (AND32ri (EXTRACT_SUBREG $src, sub_32bit),
2008                                         (i32 1))), VK1)>;
2009
2010   def : Pat<(i1 (trunc (i32 GR32:$src))),
2011             (COPY_TO_REGCLASS (KMOVWkr (AND32ri $src, (i32 1))), VK1)>;
2012
2013   def : Pat<(i1 (trunc (i8 GR8:$src))),
2014        (COPY_TO_REGCLASS
2015         (KMOVWkr (AND32ri (SUBREG_TO_REG (i32 0), GR8:$src, sub_8bit), (i32 1))),
2016        VK1)>;
2017   def : Pat<(i1 (trunc (i16 GR16:$src))),
2018        (COPY_TO_REGCLASS
2019         (KMOVWkr (AND32ri (SUBREG_TO_REG (i32 0), $src, sub_16bit), (i32 1))),
2020        VK1)>;
2021
2022   def : Pat<(i32 (zext VK1:$src)),
2023             (AND32ri (KMOVWrk (COPY_TO_REGCLASS VK1:$src, VK16)), (i32 1))>;
2024   def : Pat<(i32 (anyext VK1:$src)),
2025             (KMOVWrk (COPY_TO_REGCLASS VK1:$src, VK16))>;
2026   def : Pat<(i8 (zext VK1:$src)),
2027             (EXTRACT_SUBREG
2028              (AND32ri (KMOVWrk
2029                        (COPY_TO_REGCLASS VK1:$src, VK16)), (i32 1)), sub_8bit)>;
2030   def : Pat<(i64 (zext VK1:$src)),
2031             (AND64ri8 (SUBREG_TO_REG (i64 0),
2032              (KMOVWrk (COPY_TO_REGCLASS VK1:$src, VK16)), sub_32bit), (i64 1))>;
2033   def : Pat<(i16 (zext VK1:$src)),
2034             (EXTRACT_SUBREG
2035              (AND32ri (KMOVWrk (COPY_TO_REGCLASS VK1:$src, VK16)), (i32 1)),
2036               sub_16bit)>;
2037   def : Pat<(v16i1 (scalar_to_vector VK1:$src)),
2038             (COPY_TO_REGCLASS VK1:$src, VK16)>;
2039   def : Pat<(v8i1 (scalar_to_vector VK1:$src)),
2040             (COPY_TO_REGCLASS VK1:$src, VK8)>;
2041 }
2042 let Predicates = [HasBWI] in {
2043   def : Pat<(v32i1 (scalar_to_vector VK1:$src)),
2044             (COPY_TO_REGCLASS VK1:$src, VK32)>;
2045   def : Pat<(v64i1 (scalar_to_vector VK1:$src)),
2046             (COPY_TO_REGCLASS VK1:$src, VK64)>;
2047 }
2048
2049
2050 // With AVX-512 only, 8-bit mask is promoted to 16-bit mask.
2051 let Predicates = [HasAVX512, NoDQI] in {
2052   // GR from/to 8-bit mask without native support
2053   def : Pat<(v8i1 (bitconvert (i8 GR8:$src))),
2054             (COPY_TO_REGCLASS
2055              (KMOVWkr (MOVZX32rr8 GR8 :$src)), VK8)>;
2056   def : Pat<(i8 (bitconvert (v8i1 VK8:$src))),
2057             (EXTRACT_SUBREG
2058               (KMOVWrk (COPY_TO_REGCLASS VK8:$src, VK16)),
2059               sub_8bit)>;
2060 }
2061
2062 let Predicates = [HasAVX512] in {
2063   def : Pat<(i1 (X86Vextract VK16:$src, (iPTR 0))),
2064             (COPY_TO_REGCLASS VK16:$src, VK1)>;
2065   def : Pat<(i1 (X86Vextract VK8:$src, (iPTR 0))),
2066             (COPY_TO_REGCLASS VK8:$src, VK1)>;
2067 }
2068 let Predicates = [HasBWI] in {
2069   def : Pat<(i1 (X86Vextract VK32:$src, (iPTR 0))),
2070             (COPY_TO_REGCLASS VK32:$src, VK1)>;
2071   def : Pat<(i1 (X86Vextract VK64:$src, (iPTR 0))),
2072             (COPY_TO_REGCLASS VK64:$src, VK1)>;
2073 }
2074
2075 // Mask unary operation
2076 // - KNOT
2077 multiclass avx512_mask_unop<bits<8> opc, string OpcodeStr,
2078                             RegisterClass KRC, SDPatternOperator OpNode,
2079                             Predicate prd> {
2080   let Predicates = [prd] in
2081     def rr : I<opc, MRMSrcReg, (outs KRC:$dst), (ins KRC:$src),
2082                !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2083                [(set KRC:$dst, (OpNode KRC:$src))]>;
2084 }
2085
2086 multiclass avx512_mask_unop_all<bits<8> opc, string OpcodeStr,
2087                                 SDPatternOperator OpNode> {
2088   defm B : avx512_mask_unop<opc, !strconcat(OpcodeStr, "b"), VK8, OpNode,
2089                             HasDQI>, VEX, PD;
2090   defm W : avx512_mask_unop<opc, !strconcat(OpcodeStr, "w"), VK16, OpNode,
2091                             HasAVX512>, VEX, PS;
2092   defm D : avx512_mask_unop<opc, !strconcat(OpcodeStr, "d"), VK32, OpNode,
2093                             HasBWI>, VEX, PD, VEX_W;
2094   defm Q : avx512_mask_unop<opc, !strconcat(OpcodeStr, "q"), VK64, OpNode,
2095                             HasBWI>, VEX, PS, VEX_W;
2096 }
2097
2098 defm KNOT : avx512_mask_unop_all<0x44, "knot", not>;
2099
2100 multiclass avx512_mask_unop_int<string IntName, string InstName> {
2101   let Predicates = [HasAVX512] in
2102     def : Pat<(!cast<Intrinsic>("int_x86_avx512_"##IntName##"_w")
2103                 (i16 GR16:$src)),
2104               (COPY_TO_REGCLASS (!cast<Instruction>(InstName##"Wrr")
2105               (v16i1 (COPY_TO_REGCLASS GR16:$src, VK16))), GR16)>;
2106 }
2107 defm : avx512_mask_unop_int<"knot", "KNOT">;
2108
2109 let Predicates = [HasDQI] in
2110 def : Pat<(xor VK8:$src1, (v8i1 immAllOnesV)), (KNOTBrr VK8:$src1)>;
2111 let Predicates = [HasAVX512] in
2112 def : Pat<(xor VK16:$src1, (v16i1 immAllOnesV)), (KNOTWrr VK16:$src1)>;
2113 let Predicates = [HasBWI] in
2114 def : Pat<(xor VK32:$src1, (v32i1 immAllOnesV)), (KNOTDrr VK32:$src1)>;
2115 let Predicates = [HasBWI] in
2116 def : Pat<(xor VK64:$src1, (v64i1 immAllOnesV)), (KNOTQrr VK64:$src1)>;
2117
2118 // KNL does not support KMOVB, 8-bit mask is promoted to 16-bit
2119 let Predicates = [HasAVX512, NoDQI] in {
2120 def : Pat<(xor VK8:$src1,  (v8i1 immAllOnesV)),
2121           (COPY_TO_REGCLASS (KNOTWrr (COPY_TO_REGCLASS VK8:$src1, VK16)), VK8)>;
2122 def : Pat<(not VK8:$src),
2123           (COPY_TO_REGCLASS
2124             (KNOTWrr (COPY_TO_REGCLASS VK8:$src, VK16)), VK8)>;
2125 }
2126 def : Pat<(xor VK4:$src1,  (v4i1 immAllOnesV)),
2127           (COPY_TO_REGCLASS (KNOTWrr (COPY_TO_REGCLASS VK4:$src1, VK16)), VK4)>;
2128 def : Pat<(xor VK2:$src1,  (v2i1 immAllOnesV)),
2129           (COPY_TO_REGCLASS (KNOTWrr (COPY_TO_REGCLASS VK2:$src1, VK16)), VK2)>;
2130
2131 // Mask binary operation
2132 // - KAND, KANDN, KOR, KXNOR, KXOR
2133 multiclass avx512_mask_binop<bits<8> opc, string OpcodeStr,
2134                            RegisterClass KRC, SDPatternOperator OpNode,
2135                            Predicate prd, bit IsCommutable> {
2136   let Predicates = [prd], isCommutable = IsCommutable in
2137     def rr : I<opc, MRMSrcReg, (outs KRC:$dst), (ins KRC:$src1, KRC:$src2),
2138                !strconcat(OpcodeStr,
2139                           "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
2140                [(set KRC:$dst, (OpNode KRC:$src1, KRC:$src2))]>;
2141 }
2142
2143 multiclass avx512_mask_binop_all<bits<8> opc, string OpcodeStr,
2144                                SDPatternOperator OpNode, bit IsCommutable,
2145                                Predicate prdW = HasAVX512> {
2146   defm B : avx512_mask_binop<opc, !strconcat(OpcodeStr, "b"), VK8, OpNode,
2147                              HasDQI, IsCommutable>, VEX_4V, VEX_L, PD;
2148   defm W : avx512_mask_binop<opc, !strconcat(OpcodeStr, "w"), VK16, OpNode,
2149                              prdW, IsCommutable>, VEX_4V, VEX_L, PS;
2150   defm D : avx512_mask_binop<opc, !strconcat(OpcodeStr, "d"), VK32, OpNode,
2151                              HasBWI, IsCommutable>, VEX_4V, VEX_L, VEX_W, PD;
2152   defm Q : avx512_mask_binop<opc, !strconcat(OpcodeStr, "q"), VK64, OpNode,
2153                              HasBWI, IsCommutable>, VEX_4V, VEX_L, VEX_W, PS;
2154 }
2155
2156 def andn : PatFrag<(ops node:$i0, node:$i1), (and (not node:$i0), node:$i1)>;
2157 def xnor : PatFrag<(ops node:$i0, node:$i1), (not (xor node:$i0, node:$i1))>;
2158
2159 defm KAND  : avx512_mask_binop_all<0x41, "kand",  and,  1>;
2160 defm KOR   : avx512_mask_binop_all<0x45, "kor",   or,   1>;
2161 defm KXNOR : avx512_mask_binop_all<0x46, "kxnor", xnor, 1>;
2162 defm KXOR  : avx512_mask_binop_all<0x47, "kxor",  xor,  1>;
2163 defm KANDN : avx512_mask_binop_all<0x42, "kandn", andn, 0>;
2164 defm KADD  : avx512_mask_binop_all<0x4A, "kadd",  add,  1, HasDQI>;
2165
2166 multiclass avx512_mask_binop_int<string IntName, string InstName> {
2167   let Predicates = [HasAVX512] in
2168     def : Pat<(!cast<Intrinsic>("int_x86_avx512_"##IntName##"_w")
2169                 (i16 GR16:$src1), (i16 GR16:$src2)),
2170               (COPY_TO_REGCLASS (!cast<Instruction>(InstName##"Wrr")
2171               (v16i1 (COPY_TO_REGCLASS GR16:$src1, VK16)),
2172               (v16i1 (COPY_TO_REGCLASS GR16:$src2, VK16))), GR16)>;
2173 }
2174
2175 defm : avx512_mask_binop_int<"kand",  "KAND">;
2176 defm : avx512_mask_binop_int<"kandn", "KANDN">;
2177 defm : avx512_mask_binop_int<"kor",   "KOR">;
2178 defm : avx512_mask_binop_int<"kxnor", "KXNOR">;
2179 defm : avx512_mask_binop_int<"kxor",  "KXOR">;
2180
2181 multiclass avx512_binop_pat<SDPatternOperator OpNode, Instruction Inst> {
2182   // With AVX512F, 8-bit mask is promoted to 16-bit mask,
2183   // for the DQI set, this type is legal and KxxxB instruction is used
2184   let Predicates = [NoDQI] in
2185   def : Pat<(OpNode VK8:$src1, VK8:$src2),
2186             (COPY_TO_REGCLASS
2187               (Inst (COPY_TO_REGCLASS VK8:$src1, VK16),
2188                     (COPY_TO_REGCLASS VK8:$src2, VK16)), VK8)>;
2189
2190   // All types smaller than 8 bits require conversion anyway
2191   def : Pat<(OpNode VK1:$src1, VK1:$src2),
2192         (COPY_TO_REGCLASS (Inst
2193                            (COPY_TO_REGCLASS VK1:$src1, VK16),
2194                            (COPY_TO_REGCLASS VK1:$src2, VK16)), VK1)>;
2195   def : Pat<(OpNode VK2:$src1, VK2:$src2),
2196         (COPY_TO_REGCLASS (Inst
2197                            (COPY_TO_REGCLASS VK2:$src1, VK16),
2198                            (COPY_TO_REGCLASS VK2:$src2, VK16)), VK1)>;
2199   def : Pat<(OpNode VK4:$src1, VK4:$src2),
2200         (COPY_TO_REGCLASS (Inst
2201                            (COPY_TO_REGCLASS VK4:$src1, VK16),
2202                            (COPY_TO_REGCLASS VK4:$src2, VK16)), VK1)>;
2203 }
2204
2205 defm : avx512_binop_pat<and,  KANDWrr>;
2206 defm : avx512_binop_pat<andn, KANDNWrr>;
2207 defm : avx512_binop_pat<or,   KORWrr>;
2208 defm : avx512_binop_pat<xnor, KXNORWrr>;
2209 defm : avx512_binop_pat<xor,  KXORWrr>;
2210
2211 def : Pat<(xor (xor VK16:$src1, VK16:$src2), (v16i1 immAllOnesV)),
2212           (KXNORWrr VK16:$src1, VK16:$src2)>;
2213 def : Pat<(xor (xor VK8:$src1, VK8:$src2), (v8i1 immAllOnesV)),
2214           (KXNORBrr VK8:$src1, VK8:$src2)>, Requires<[HasDQI]>;
2215 def : Pat<(xor (xor VK32:$src1, VK32:$src2), (v32i1 immAllOnesV)),
2216           (KXNORDrr VK32:$src1, VK32:$src2)>, Requires<[HasBWI]>;
2217 def : Pat<(xor (xor VK64:$src1, VK64:$src2), (v64i1 immAllOnesV)),
2218           (KXNORQrr VK64:$src1, VK64:$src2)>, Requires<[HasBWI]>;
2219
2220 let Predicates = [NoDQI] in
2221 def : Pat<(xor (xor VK8:$src1, VK8:$src2), (v8i1 immAllOnesV)),
2222           (COPY_TO_REGCLASS (KXNORWrr (COPY_TO_REGCLASS VK8:$src1, VK16),
2223                              (COPY_TO_REGCLASS VK8:$src2, VK16)), VK8)>;
2224
2225 def : Pat<(xor (xor VK4:$src1, VK4:$src2), (v4i1 immAllOnesV)),
2226           (COPY_TO_REGCLASS (KXNORWrr (COPY_TO_REGCLASS VK4:$src1, VK16),
2227                              (COPY_TO_REGCLASS VK4:$src2, VK16)), VK4)>;
2228
2229 def : Pat<(xor (xor VK2:$src1, VK2:$src2), (v2i1 immAllOnesV)),
2230           (COPY_TO_REGCLASS (KXNORWrr (COPY_TO_REGCLASS VK2:$src1, VK16),
2231                              (COPY_TO_REGCLASS VK2:$src2, VK16)), VK2)>;
2232
2233 def : Pat<(xor (xor VK1:$src1, VK1:$src2), (i1 1)),
2234           (COPY_TO_REGCLASS (KXNORWrr (COPY_TO_REGCLASS VK1:$src1, VK16),
2235                              (COPY_TO_REGCLASS VK1:$src2, VK16)), VK1)>;
2236
2237 // Mask unpacking
2238 multiclass avx512_mask_unpck<string Suffix,RegisterClass KRC, ValueType VT,
2239                              RegisterClass KRCSrc, Predicate prd> {
2240   let Predicates = [prd] in {
2241     def rr : I<0x4b, MRMSrcReg, (outs KRC:$dst),
2242                (ins KRC:$src1, KRC:$src2),
2243                "kunpck"#Suffix#"\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
2244                VEX_4V, VEX_L;
2245
2246     def : Pat<(VT (concat_vectors KRCSrc:$src1, KRCSrc:$src2)),
2247               (!cast<Instruction>(NAME##rr)
2248                         (COPY_TO_REGCLASS KRCSrc:$src2, KRC),
2249                         (COPY_TO_REGCLASS KRCSrc:$src1, KRC))>;
2250   }
2251 }
2252
2253 defm KUNPCKBW : avx512_mask_unpck<"bw", VK16, v16i1, VK8, HasAVX512>, PD;
2254 defm KUNPCKWD : avx512_mask_unpck<"wd", VK32, v32i1, VK16, HasBWI>, PS;
2255 defm KUNPCKDQ : avx512_mask_unpck<"dq", VK64, v64i1, VK32, HasBWI>, PS, VEX_W;
2256
2257 multiclass avx512_mask_unpck_int<string IntName, string InstName> {
2258   let Predicates = [HasAVX512] in
2259     def : Pat<(!cast<Intrinsic>("int_x86_avx512_"##IntName##"_bw")
2260                 (i16 GR16:$src1), (i16 GR16:$src2)),
2261               (COPY_TO_REGCLASS (!cast<Instruction>(InstName##"BWrr")
2262               (v16i1 (COPY_TO_REGCLASS GR16:$src1, VK16)),
2263               (v16i1 (COPY_TO_REGCLASS GR16:$src2, VK16))), GR16)>;
2264 }
2265 defm : avx512_mask_unpck_int<"kunpck",  "KUNPCK">;
2266
2267 // Mask bit testing
2268 multiclass avx512_mask_testop<bits<8> opc, string OpcodeStr, RegisterClass KRC,
2269                               SDNode OpNode, Predicate prd> {
2270   let Predicates = [prd], Defs = [EFLAGS] in
2271     def rr : I<opc, MRMSrcReg, (outs), (ins KRC:$src1, KRC:$src2),
2272                !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
2273                [(set EFLAGS, (OpNode KRC:$src1, KRC:$src2))]>;
2274 }
2275
2276 multiclass avx512_mask_testop_w<bits<8> opc, string OpcodeStr, SDNode OpNode,
2277                                 Predicate prdW = HasAVX512> {
2278   defm B : avx512_mask_testop<opc, OpcodeStr#"b", VK8, OpNode, HasDQI>,
2279                                                                 VEX, PD;
2280   defm W : avx512_mask_testop<opc, OpcodeStr#"w", VK16, OpNode, prdW>,
2281                                                                 VEX, PS;
2282   defm Q : avx512_mask_testop<opc, OpcodeStr#"q", VK64, OpNode, HasBWI>,
2283                                                                 VEX, PS, VEX_W;
2284   defm D : avx512_mask_testop<opc, OpcodeStr#"d", VK32, OpNode, HasBWI>,
2285                                                                 VEX, PD, VEX_W;
2286 }
2287
2288 defm KORTEST : avx512_mask_testop_w<0x98, "kortest", X86kortest>;
2289 defm KTEST   : avx512_mask_testop_w<0x99, "ktest", X86ktest, HasDQI>;
2290
2291 // Mask shift
2292 multiclass avx512_mask_shiftop<bits<8> opc, string OpcodeStr, RegisterClass KRC,
2293                              SDNode OpNode> {
2294   let Predicates = [HasAVX512] in
2295     def ri : Ii8<opc, MRMSrcReg, (outs KRC:$dst), (ins KRC:$src, u8imm:$imm),
2296                  !strconcat(OpcodeStr,
2297                             "\t{$imm, $src, $dst|$dst, $src, $imm}"),
2298                             [(set KRC:$dst, (OpNode KRC:$src, (i8 imm:$imm)))]>;
2299 }
2300
2301 multiclass avx512_mask_shiftop_w<bits<8> opc1, bits<8> opc2, string OpcodeStr,
2302                                SDNode OpNode> {
2303   defm W : avx512_mask_shiftop<opc1, !strconcat(OpcodeStr, "w"), VK16, OpNode>,
2304                                VEX, TAPD, VEX_W;
2305   let Predicates = [HasDQI] in
2306   defm B : avx512_mask_shiftop<opc1, !strconcat(OpcodeStr, "b"), VK8, OpNode>,
2307                                VEX, TAPD;
2308   let Predicates = [HasBWI] in {
2309   defm Q : avx512_mask_shiftop<opc2, !strconcat(OpcodeStr, "q"), VK64, OpNode>,
2310                                VEX, TAPD, VEX_W;
2311   let Predicates = [HasDQI] in
2312   defm D : avx512_mask_shiftop<opc2, !strconcat(OpcodeStr, "d"), VK32, OpNode>,
2313                                VEX, TAPD;
2314   }
2315 }
2316
2317 defm KSHIFTL : avx512_mask_shiftop_w<0x32, 0x33, "kshiftl", X86vshli>;
2318 defm KSHIFTR : avx512_mask_shiftop_w<0x30, 0x31, "kshiftr", X86vsrli>;
2319
2320 // Mask setting all 0s or 1s
2321 multiclass avx512_mask_setop<RegisterClass KRC, ValueType VT, PatFrag Val> {
2322   let Predicates = [HasAVX512] in
2323     let isReMaterializable = 1, isAsCheapAsAMove = 1, isPseudo = 1 in
2324       def #NAME# : I<0, Pseudo, (outs KRC:$dst), (ins), "",
2325                      [(set KRC:$dst, (VT Val))]>;
2326 }
2327
2328 multiclass avx512_mask_setop_w<PatFrag Val> {
2329   defm B : avx512_mask_setop<VK8,   v8i1, Val>;
2330   defm W : avx512_mask_setop<VK16, v16i1, Val>;
2331   defm D : avx512_mask_setop<VK32,  v32i1, Val>;
2332   defm Q : avx512_mask_setop<VK64, v64i1, Val>;
2333 }
2334
2335 defm KSET0 : avx512_mask_setop_w<immAllZerosV>;
2336 defm KSET1 : avx512_mask_setop_w<immAllOnesV>;
2337
2338 // With AVX-512 only, 8-bit mask is promoted to 16-bit mask.
2339 let Predicates = [HasAVX512] in {
2340   def : Pat<(v8i1 immAllZerosV), (COPY_TO_REGCLASS (KSET0W), VK8)>;
2341   def : Pat<(v8i1 immAllOnesV),  (COPY_TO_REGCLASS (KSET1W), VK8)>;
2342   def : Pat<(v4i1 immAllOnesV),  (COPY_TO_REGCLASS (KSET1W), VK4)>;
2343   def : Pat<(v2i1 immAllOnesV),  (COPY_TO_REGCLASS (KSET1W), VK2)>;
2344   def : Pat<(i1 0), (COPY_TO_REGCLASS (KSET0W), VK1)>;
2345   def : Pat<(i1 1), (COPY_TO_REGCLASS (KSHIFTRWri (KSET1W), (i8 15)), VK1)>;
2346   def : Pat<(i1 -1), (COPY_TO_REGCLASS (KSHIFTRWri (KSET1W), (i8 15)), VK1)>;
2347 }
2348 def : Pat<(v8i1 (extract_subvector (v16i1 VK16:$src), (iPTR 0))),
2349           (v8i1 (COPY_TO_REGCLASS VK16:$src, VK8))>;
2350
2351 def : Pat<(v16i1 (insert_subvector undef, (v8i1 VK8:$src), (iPTR 0))),
2352           (v16i1 (COPY_TO_REGCLASS VK8:$src, VK16))>;
2353
2354 def : Pat<(v8i1 (extract_subvector (v16i1 VK16:$src), (iPTR 8))),
2355           (v8i1 (COPY_TO_REGCLASS (KSHIFTRWri VK16:$src, (i8 8)), VK8))>;
2356
2357 def : Pat<(v32i1 (extract_subvector (v64i1 VK64:$src), (iPTR 0))),
2358           (v32i1 (COPY_TO_REGCLASS VK64:$src, VK32))>;
2359
2360 def : Pat<(v32i1 (extract_subvector (v64i1 VK64:$src), (iPTR 32))),
2361           (v32i1 (COPY_TO_REGCLASS (KSHIFTRQri VK64:$src, (i8 32)), VK32))>;
2362
2363 let Predicates = [HasVLX] in {
2364   def : Pat<(v8i1 (insert_subvector undef, (v4i1 VK4:$src), (iPTR 0))),
2365             (v8i1 (COPY_TO_REGCLASS VK4:$src, VK8))>;
2366   def : Pat<(v8i1 (insert_subvector undef, (v2i1 VK2:$src), (iPTR 0))),
2367             (v8i1 (COPY_TO_REGCLASS VK2:$src, VK8))>;
2368   def : Pat<(v4i1 (insert_subvector undef, (v2i1 VK2:$src), (iPTR 0))),
2369             (v4i1 (COPY_TO_REGCLASS VK2:$src, VK4))>;
2370   def : Pat<(v4i1 (extract_subvector (v8i1 VK8:$src), (iPTR 0))),
2371             (v4i1 (COPY_TO_REGCLASS VK8:$src, VK4))>;
2372   def : Pat<(v2i1 (extract_subvector (v8i1 VK8:$src), (iPTR 0))),
2373             (v2i1 (COPY_TO_REGCLASS VK8:$src, VK2))>;
2374 }
2375
2376 def : Pat<(v8i1 (X86vshli VK8:$src, (i8 imm:$imm))),
2377           (v8i1 (COPY_TO_REGCLASS
2378                  (KSHIFTLWri (COPY_TO_REGCLASS VK8:$src, VK16),
2379                   (I8Imm $imm)), VK8))>, Requires<[HasAVX512, NoDQI]>;
2380
2381 def : Pat<(v8i1 (X86vsrli VK8:$src, (i8 imm:$imm))),
2382           (v8i1 (COPY_TO_REGCLASS
2383                  (KSHIFTRWri (COPY_TO_REGCLASS VK8:$src, VK16),
2384                   (I8Imm $imm)), VK8))>, Requires<[HasAVX512, NoDQI]>;
2385
2386 def : Pat<(v4i1 (X86vshli VK4:$src, (i8 imm:$imm))),
2387           (v4i1 (COPY_TO_REGCLASS
2388                  (KSHIFTLWri (COPY_TO_REGCLASS VK4:$src, VK16),
2389                   (I8Imm $imm)), VK4))>, Requires<[HasAVX512]>;
2390
2391 def : Pat<(v4i1 (X86vsrli VK4:$src, (i8 imm:$imm))),
2392           (v4i1 (COPY_TO_REGCLASS
2393                  (KSHIFTRWri (COPY_TO_REGCLASS VK4:$src, VK16),
2394                   (I8Imm $imm)), VK4))>, Requires<[HasAVX512]>;
2395
2396 //===----------------------------------------------------------------------===//
2397 // AVX-512 - Aligned and unaligned load and store
2398 //
2399
2400
2401 multiclass avx512_load<bits<8> opc, string OpcodeStr, X86VectorVTInfo _,
2402                          PatFrag ld_frag, PatFrag mload,
2403                          bit IsReMaterializable = 1> {
2404   let hasSideEffects = 0 in {
2405   def rr : AVX512PI<opc, MRMSrcReg, (outs _.RC:$dst), (ins _.RC:$src),
2406                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"), [],
2407                     _.ExeDomain>, EVEX;
2408   def rrkz : AVX512PI<opc, MRMSrcReg, (outs _.RC:$dst),
2409                       (ins _.KRCWM:$mask,  _.RC:$src),
2410                       !strconcat(OpcodeStr, "\t{$src, ${dst} {${mask}} {z}|",
2411                        "${dst} {${mask}} {z}, $src}"), [], _.ExeDomain>,
2412                        EVEX, EVEX_KZ;
2413
2414   let canFoldAsLoad = 1, isReMaterializable = IsReMaterializable,
2415       SchedRW = [WriteLoad] in
2416   def rm : AVX512PI<opc, MRMSrcMem, (outs _.RC:$dst), (ins _.MemOp:$src),
2417                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2418                     [(set _.RC:$dst, (_.VT (bitconvert (ld_frag addr:$src))))],
2419                     _.ExeDomain>, EVEX;
2420
2421   let Constraints = "$src0 = $dst" in {
2422   def rrk : AVX512PI<opc, MRMSrcReg, (outs _.RC:$dst),
2423                     (ins _.RC:$src0, _.KRCWM:$mask, _.RC:$src1),
2424                     !strconcat(OpcodeStr, "\t{$src1, ${dst} {${mask}}|",
2425                     "${dst} {${mask}}, $src1}"),
2426                     [(set _.RC:$dst, (_.VT (vselect _.KRCWM:$mask,
2427                                         (_.VT _.RC:$src1),
2428                                         (_.VT _.RC:$src0))))], _.ExeDomain>,
2429                      EVEX, EVEX_K;
2430   let mayLoad = 1, SchedRW = [WriteLoad] in
2431     def rmk : AVX512PI<opc, MRMSrcMem, (outs _.RC:$dst),
2432                      (ins _.RC:$src0, _.KRCWM:$mask, _.MemOp:$src1),
2433                      !strconcat(OpcodeStr, "\t{$src1, ${dst} {${mask}}|",
2434                       "${dst} {${mask}}, $src1}"),
2435                      [(set _.RC:$dst, (_.VT
2436                          (vselect _.KRCWM:$mask,
2437                           (_.VT (bitconvert (ld_frag addr:$src1))),
2438                            (_.VT _.RC:$src0))))], _.ExeDomain>, EVEX, EVEX_K;
2439   }
2440   let mayLoad = 1, SchedRW = [WriteLoad] in
2441   def rmkz : AVX512PI<opc, MRMSrcMem, (outs _.RC:$dst),
2442                   (ins _.KRCWM:$mask, _.MemOp:$src),
2443                   OpcodeStr #"\t{$src, ${dst} {${mask}} {z}|"#
2444                                 "${dst} {${mask}} {z}, $src}",
2445                   [(set _.RC:$dst, (_.VT (vselect _.KRCWM:$mask,
2446                     (_.VT (bitconvert (ld_frag addr:$src))), _.ImmAllZerosV)))],
2447                   _.ExeDomain>, EVEX, EVEX_KZ;
2448   }
2449   def : Pat<(_.VT (mload addr:$ptr, _.KRCWM:$mask, undef)),
2450             (!cast<Instruction>(NAME#_.ZSuffix##rmkz) _.KRCWM:$mask, addr:$ptr)>;
2451
2452   def : Pat<(_.VT (mload addr:$ptr, _.KRCWM:$mask, _.ImmAllZerosV)),
2453             (!cast<Instruction>(NAME#_.ZSuffix##rmkz) _.KRCWM:$mask, addr:$ptr)>;
2454
2455   def : Pat<(_.VT (mload addr:$ptr, _.KRCWM:$mask, (_.VT _.RC:$src0))),
2456             (!cast<Instruction>(NAME#_.ZSuffix##rmk) _.RC:$src0,
2457              _.KRCWM:$mask, addr:$ptr)>;
2458 }
2459
2460 multiclass avx512_alignedload_vl<bits<8> opc, string OpcodeStr,
2461                                   AVX512VLVectorVTInfo _,
2462                                   Predicate prd,
2463                                   bit IsReMaterializable = 1> {
2464   let Predicates = [prd] in
2465   defm Z : avx512_load<opc, OpcodeStr, _.info512, _.info512.AlignedLdFrag,
2466                        masked_load_aligned512, IsReMaterializable>, EVEX_V512;
2467
2468   let Predicates = [prd, HasVLX] in {
2469   defm Z256 : avx512_load<opc, OpcodeStr, _.info256, _.info256.AlignedLdFrag,
2470                           masked_load_aligned256, IsReMaterializable>, EVEX_V256;
2471   defm Z128 : avx512_load<opc, OpcodeStr, _.info128, _.info128.AlignedLdFrag,
2472                           masked_load_aligned128, IsReMaterializable>, EVEX_V128;
2473   }
2474 }
2475
2476 multiclass avx512_load_vl<bits<8> opc, string OpcodeStr,
2477                                   AVX512VLVectorVTInfo _,
2478                                   Predicate prd,
2479                                   bit IsReMaterializable = 1> {
2480   let Predicates = [prd] in
2481   defm Z : avx512_load<opc, OpcodeStr, _.info512, _.info512.LdFrag,
2482                        masked_load_unaligned, IsReMaterializable>, EVEX_V512;
2483
2484   let Predicates = [prd, HasVLX] in {
2485   defm Z256 : avx512_load<opc, OpcodeStr, _.info256, _.info256.LdFrag,
2486                          masked_load_unaligned, IsReMaterializable>, EVEX_V256;
2487   defm Z128 : avx512_load<opc, OpcodeStr, _.info128, _.info128.LdFrag,
2488                          masked_load_unaligned, IsReMaterializable>, EVEX_V128;
2489   }
2490 }
2491
2492 multiclass avx512_store<bits<8> opc, string OpcodeStr, X86VectorVTInfo _,
2493                         PatFrag st_frag, PatFrag mstore> {
2494   let isCodeGenOnly = 1, ForceDisassemble = 1, hasSideEffects = 0 in {
2495   def rr_alt : AVX512PI<opc, MRMDestReg, (outs _.RC:$dst), (ins _.RC:$src),
2496                         OpcodeStr # "\t{$src, $dst|$dst, $src}", [],
2497                         _.ExeDomain>, EVEX;
2498   let Constraints = "$src1 = $dst" in
2499   def rrk_alt : AVX512PI<opc, MRMDestReg, (outs  _.RC:$dst),
2500                          (ins _.RC:$src1, _.KRCWM:$mask, _.RC:$src2),
2501                          OpcodeStr #
2502                          "\t{$src2, ${dst} {${mask}}|${dst} {${mask}}, $src2}",
2503                          [], _.ExeDomain>,  EVEX, EVEX_K;
2504   def rrkz_alt : AVX512PI<opc, MRMDestReg, (outs  _.RC:$dst),
2505                           (ins _.KRCWM:$mask, _.RC:$src),
2506                           OpcodeStr #
2507                           "\t{$src, ${dst} {${mask}} {z}|" #
2508                           "${dst} {${mask}} {z}, $src}",
2509                           [], _.ExeDomain>, EVEX, EVEX_KZ;
2510   }
2511   let mayStore = 1 in {
2512   def mr : AVX512PI<opc, MRMDestMem, (outs), (ins _.MemOp:$dst, _.RC:$src),
2513                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2514                     [(st_frag (_.VT _.RC:$src), addr:$dst)], _.ExeDomain>, EVEX;
2515   def mrk : AVX512PI<opc, MRMDestMem, (outs),
2516                      (ins _.MemOp:$dst, _.KRCWM:$mask, _.RC:$src),
2517               OpcodeStr # "\t{$src, ${dst} {${mask}}|${dst} {${mask}}, $src}",
2518                [], _.ExeDomain>, EVEX, EVEX_K;
2519   }
2520
2521   def: Pat<(mstore addr:$ptr, _.KRCWM:$mask, (_.VT _.RC:$src)),
2522            (!cast<Instruction>(NAME#_.ZSuffix##mrk) addr:$ptr,
2523                                                     _.KRCWM:$mask, _.RC:$src)>;
2524 }
2525
2526
2527 multiclass avx512_store_vl< bits<8> opc, string OpcodeStr,
2528                             AVX512VLVectorVTInfo _, Predicate prd> {
2529   let Predicates = [prd] in
2530   defm Z : avx512_store<opc, OpcodeStr, _.info512, store,
2531                         masked_store_unaligned>, EVEX_V512;
2532
2533   let Predicates = [prd, HasVLX] in {
2534     defm Z256 : avx512_store<opc, OpcodeStr, _.info256, store,
2535                              masked_store_unaligned>, EVEX_V256;
2536     defm Z128 : avx512_store<opc, OpcodeStr, _.info128, store,
2537                              masked_store_unaligned>, EVEX_V128;
2538   }
2539 }
2540
2541 multiclass avx512_alignedstore_vl<bits<8> opc, string OpcodeStr,
2542                                   AVX512VLVectorVTInfo _,  Predicate prd> {
2543   let Predicates = [prd] in
2544   defm Z : avx512_store<opc, OpcodeStr, _.info512, alignedstore512,
2545                         masked_store_aligned512>, EVEX_V512;
2546
2547   let Predicates = [prd, HasVLX] in {
2548     defm Z256 : avx512_store<opc, OpcodeStr, _.info256, alignedstore256,
2549                              masked_store_aligned256>, EVEX_V256;
2550     defm Z128 : avx512_store<opc, OpcodeStr, _.info128, alignedstore,
2551                              masked_store_aligned128>, EVEX_V128;
2552   }
2553 }
2554
2555 defm VMOVAPS : avx512_alignedload_vl<0x28, "vmovaps", avx512vl_f32_info,
2556                                      HasAVX512>,
2557                avx512_alignedstore_vl<0x29, "vmovaps", avx512vl_f32_info,
2558                                       HasAVX512>,  PS, EVEX_CD8<32, CD8VF>;
2559
2560 defm VMOVAPD : avx512_alignedload_vl<0x28, "vmovapd", avx512vl_f64_info,
2561                                      HasAVX512>,
2562                avx512_alignedstore_vl<0x29, "vmovapd", avx512vl_f64_info,
2563                                      HasAVX512>, PD, VEX_W, EVEX_CD8<64, CD8VF>;
2564
2565 defm VMOVUPS : avx512_load_vl<0x10, "vmovups", avx512vl_f32_info, HasAVX512>,
2566                avx512_store_vl<0x11, "vmovups", avx512vl_f32_info, HasAVX512>,
2567                               PS, EVEX_CD8<32, CD8VF>;
2568
2569 defm VMOVUPD : avx512_load_vl<0x10, "vmovupd", avx512vl_f64_info, HasAVX512, 0>,
2570                avx512_store_vl<0x11, "vmovupd", avx512vl_f64_info, HasAVX512>,
2571                PD, VEX_W, EVEX_CD8<64, CD8VF>;
2572
2573 def: Pat<(v8f64 (int_x86_avx512_mask_loadu_pd_512 addr:$ptr,
2574                 (bc_v8f64 (v16i32 immAllZerosV)), GR8:$mask)),
2575        (VMOVUPDZrmkz (v8i1 (COPY_TO_REGCLASS GR8:$mask, VK8WM)), addr:$ptr)>;
2576
2577 def: Pat<(v16f32 (int_x86_avx512_mask_loadu_ps_512 addr:$ptr,
2578                  (bc_v16f32 (v16i32 immAllZerosV)), GR16:$mask)),
2579        (VMOVUPSZrmkz (v16i1 (COPY_TO_REGCLASS GR16:$mask, VK16WM)), addr:$ptr)>;
2580
2581 def: Pat<(v8f64 (int_x86_avx512_mask_load_pd_512 addr:$ptr,
2582                 (bc_v8f64 (v16i32 immAllZerosV)), GR8:$mask)),
2583        (VMOVAPDZrmkz (v8i1 (COPY_TO_REGCLASS GR8:$mask, VK8WM)), addr:$ptr)>;
2584
2585 def: Pat<(v16f32 (int_x86_avx512_mask_load_ps_512 addr:$ptr,
2586                  (bc_v16f32 (v16i32 immAllZerosV)), GR16:$mask)),
2587        (VMOVAPSZrmkz (v16i1 (COPY_TO_REGCLASS GR16:$mask, VK16WM)), addr:$ptr)>;
2588
2589 def: Pat<(v8f64 (int_x86_avx512_mask_load_pd_512 addr:$ptr,
2590                 (bc_v8f64 (v16i32 immAllZerosV)), (i8 -1))),
2591        (VMOVAPDZrm addr:$ptr)>;
2592
2593 def: Pat<(v16f32 (int_x86_avx512_mask_load_ps_512 addr:$ptr,
2594                  (bc_v16f32 (v16i32 immAllZerosV)), (i16 -1))),
2595        (VMOVAPSZrm addr:$ptr)>;
2596
2597 def: Pat<(int_x86_avx512_mask_storeu_ps_512 addr:$ptr, (v16f32 VR512:$src),
2598           GR16:$mask),
2599          (VMOVUPSZmrk addr:$ptr, (v16i1 (COPY_TO_REGCLASS GR16:$mask, VK16WM)),
2600             VR512:$src)>;
2601 def: Pat<(int_x86_avx512_mask_storeu_pd_512 addr:$ptr, (v8f64 VR512:$src),
2602           GR8:$mask),
2603          (VMOVUPDZmrk addr:$ptr, (v8i1 (COPY_TO_REGCLASS GR8:$mask, VK8WM)),
2604             VR512:$src)>;
2605
2606 def: Pat<(int_x86_avx512_mask_store_ps_512 addr:$ptr, (v16f32 VR512:$src),
2607           GR16:$mask),
2608          (VMOVAPSZmrk addr:$ptr, (v16i1 (COPY_TO_REGCLASS GR16:$mask, VK16WM)),
2609             VR512:$src)>;
2610 def: Pat<(int_x86_avx512_mask_store_pd_512 addr:$ptr, (v8f64 VR512:$src),
2611           GR8:$mask),
2612          (VMOVAPDZmrk addr:$ptr, (v8i1 (COPY_TO_REGCLASS GR8:$mask, VK8WM)),
2613             VR512:$src)>;
2614
2615 let Predicates = [HasAVX512, NoVLX] in {
2616 def: Pat<(X86mstore addr:$ptr, VK8WM:$mask, (v8f32 VR256:$src)),
2617          (VMOVUPSZmrk addr:$ptr,
2618          (v16i1 (COPY_TO_REGCLASS VK8WM:$mask, VK16WM)),
2619          (INSERT_SUBREG (v16f32 (IMPLICIT_DEF)), VR256:$src, sub_ymm))>;
2620
2621 def: Pat<(v8f32 (masked_load addr:$ptr, VK8WM:$mask, undef)),
2622          (v8f32 (EXTRACT_SUBREG (v16f32 (VMOVUPSZrmkz
2623           (v16i1 (COPY_TO_REGCLASS VK8WM:$mask, VK16WM)), addr:$ptr)), sub_ymm))>;
2624
2625 def: Pat<(v8f32 (masked_load addr:$ptr, VK8WM:$mask, (v8f32 VR256:$src0))),
2626          (v8f32 (EXTRACT_SUBREG (v16f32 (VMOVUPSZrmk
2627          (INSERT_SUBREG (v16f32 (IMPLICIT_DEF)), VR256:$src0, sub_ymm),
2628           (v16i1 (COPY_TO_REGCLASS VK8WM:$mask, VK16WM)), addr:$ptr)), sub_ymm))>;
2629 }
2630
2631 defm VMOVDQA32 : avx512_alignedload_vl<0x6F, "vmovdqa32", avx512vl_i32_info,
2632                                        HasAVX512>,
2633                  avx512_alignedstore_vl<0x7F, "vmovdqa32", avx512vl_i32_info,
2634                                        HasAVX512>, PD, EVEX_CD8<32, CD8VF>;
2635
2636 defm VMOVDQA64 : avx512_alignedload_vl<0x6F, "vmovdqa64", avx512vl_i64_info,
2637                                        HasAVX512>,
2638                  avx512_alignedstore_vl<0x7F, "vmovdqa64", avx512vl_i64_info,
2639                                     HasAVX512>, PD, VEX_W, EVEX_CD8<64, CD8VF>;
2640
2641 defm VMOVDQU8 : avx512_load_vl<0x6F, "vmovdqu8", avx512vl_i8_info, HasBWI>,
2642                  avx512_store_vl<0x7F, "vmovdqu8", avx512vl_i8_info,
2643                                  HasBWI>, XD, EVEX_CD8<8, CD8VF>;
2644
2645 defm VMOVDQU16 : avx512_load_vl<0x6F, "vmovdqu16", avx512vl_i16_info, HasBWI>,
2646                  avx512_store_vl<0x7F, "vmovdqu16", avx512vl_i16_info,
2647                                  HasBWI>, XD, VEX_W, EVEX_CD8<16, CD8VF>;
2648
2649 defm VMOVDQU32 : avx512_load_vl<0x6F, "vmovdqu32", avx512vl_i32_info, HasAVX512>,
2650                  avx512_store_vl<0x7F, "vmovdqu32", avx512vl_i32_info,
2651                                  HasAVX512>, XS, EVEX_CD8<32, CD8VF>;
2652
2653 defm VMOVDQU64 : avx512_load_vl<0x6F, "vmovdqu64", avx512vl_i64_info, HasAVX512>,
2654                  avx512_store_vl<0x7F, "vmovdqu64", avx512vl_i64_info,
2655                                  HasAVX512>, XS, VEX_W, EVEX_CD8<64, CD8VF>;
2656
2657 def: Pat<(v16i32 (int_x86_avx512_mask_loadu_d_512 addr:$ptr,
2658                  (v16i32 immAllZerosV), GR16:$mask)),
2659        (VMOVDQU32Zrmkz (v16i1 (COPY_TO_REGCLASS GR16:$mask, VK16WM)), addr:$ptr)>;
2660
2661 def: Pat<(v8i64 (int_x86_avx512_mask_loadu_q_512 addr:$ptr,
2662                 (bc_v8i64 (v16i32 immAllZerosV)), GR8:$mask)),
2663        (VMOVDQU64Zrmkz (v8i1 (COPY_TO_REGCLASS GR8:$mask, VK8WM)), addr:$ptr)>;
2664
2665 def: Pat<(int_x86_avx512_mask_storeu_d_512 addr:$ptr, (v16i32 VR512:$src),
2666             GR16:$mask),
2667          (VMOVDQU32Zmrk addr:$ptr, (v16i1 (COPY_TO_REGCLASS GR16:$mask, VK16WM)),
2668             VR512:$src)>;
2669 def: Pat<(int_x86_avx512_mask_storeu_q_512 addr:$ptr, (v8i64 VR512:$src),
2670             GR8:$mask),
2671          (VMOVDQU64Zmrk addr:$ptr, (v8i1 (COPY_TO_REGCLASS GR8:$mask, VK8WM)),
2672             VR512:$src)>;
2673
2674 let AddedComplexity = 20 in {
2675 def : Pat<(v8i64 (vselect VK8WM:$mask, (v8i64 VR512:$src),
2676                           (bc_v8i64 (v16i32 immAllZerosV)))),
2677                   (VMOVDQU64Zrrkz VK8WM:$mask, VR512:$src)>;
2678
2679 def : Pat<(v8i64 (vselect VK8WM:$mask, (bc_v8i64 (v16i32 immAllZerosV)),
2680                           (v8i64 VR512:$src))),
2681    (VMOVDQU64Zrrkz (COPY_TO_REGCLASS (KNOTWrr (COPY_TO_REGCLASS VK8:$mask, VK16)),
2682                                               VK8), VR512:$src)>;
2683
2684 def : Pat<(v16i32 (vselect VK16WM:$mask, (v16i32 VR512:$src),
2685                            (v16i32 immAllZerosV))),
2686                   (VMOVDQU32Zrrkz VK16WM:$mask, VR512:$src)>;
2687
2688 def : Pat<(v16i32 (vselect VK16WM:$mask, (v16i32 immAllZerosV),
2689                            (v16i32 VR512:$src))),
2690                   (VMOVDQU32Zrrkz (KNOTWrr VK16WM:$mask), VR512:$src)>;
2691 }
2692 // NoVLX patterns
2693 let Predicates = [HasAVX512, NoVLX] in {
2694 def: Pat<(X86mstore addr:$ptr, VK8WM:$mask, (v8i32 VR256:$src)),
2695          (VMOVDQU32Zmrk addr:$ptr,
2696          (v16i1 (COPY_TO_REGCLASS VK8WM:$mask, VK16WM)),
2697          (INSERT_SUBREG (v16i32 (IMPLICIT_DEF)), VR256:$src, sub_ymm))>;
2698
2699 def: Pat<(v8i32 (masked_load addr:$ptr, VK8WM:$mask, undef)),
2700          (v8i32 (EXTRACT_SUBREG (v16i32 (VMOVDQU32Zrmkz
2701           (v16i1 (COPY_TO_REGCLASS VK8WM:$mask, VK16WM)), addr:$ptr)), sub_ymm))>;
2702 }
2703
2704 // Move Int Doubleword to Packed Double Int
2705 //
2706 def VMOVDI2PDIZrr : AVX512BI<0x6E, MRMSrcReg, (outs VR128X:$dst), (ins GR32:$src),
2707                       "vmovd\t{$src, $dst|$dst, $src}",
2708                       [(set VR128X:$dst,
2709                         (v4i32 (scalar_to_vector GR32:$src)))], IIC_SSE_MOVDQ>,
2710                         EVEX, VEX_LIG;
2711 def VMOVDI2PDIZrm : AVX512BI<0x6E, MRMSrcMem, (outs VR128X:$dst), (ins i32mem:$src),
2712                       "vmovd\t{$src, $dst|$dst, $src}",
2713                       [(set VR128X:$dst,
2714                         (v4i32 (scalar_to_vector (loadi32 addr:$src))))],
2715                         IIC_SSE_MOVDQ>, EVEX, VEX_LIG, EVEX_CD8<32, CD8VT1>;
2716 def VMOV64toPQIZrr : AVX512BI<0x6E, MRMSrcReg, (outs VR128X:$dst), (ins GR64:$src),
2717                       "vmovq\t{$src, $dst|$dst, $src}",
2718                         [(set VR128X:$dst,
2719                           (v2i64 (scalar_to_vector GR64:$src)))],
2720                           IIC_SSE_MOVDQ>, EVEX, VEX_W, VEX_LIG;
2721 let isCodeGenOnly = 1 in {
2722 def VMOV64toSDZrr : AVX512BI<0x6E, MRMSrcReg, (outs FR64:$dst), (ins GR64:$src),
2723                        "vmovq\t{$src, $dst|$dst, $src}",
2724                        [(set FR64:$dst, (bitconvert GR64:$src))],
2725                        IIC_SSE_MOVDQ>, EVEX, VEX_W, Sched<[WriteMove]>;
2726 def VMOVSDto64Zrr : AVX512BI<0x7E, MRMDestReg, (outs GR64:$dst), (ins FR64:$src),
2727                          "vmovq\t{$src, $dst|$dst, $src}",
2728                          [(set GR64:$dst, (bitconvert FR64:$src))],
2729                          IIC_SSE_MOVDQ>, EVEX, VEX_W, Sched<[WriteMove]>;
2730 }
2731 def VMOVSDto64Zmr : AVX512BI<0x7E, MRMDestMem, (outs), (ins i64mem:$dst, FR64:$src),
2732                          "vmovq\t{$src, $dst|$dst, $src}",
2733                          [(store (i64 (bitconvert FR64:$src)), addr:$dst)],
2734                          IIC_SSE_MOVDQ>, EVEX, VEX_W, Sched<[WriteStore]>,
2735                          EVEX_CD8<64, CD8VT1>;
2736
2737 // Move Int Doubleword to Single Scalar
2738 //
2739 let isCodeGenOnly = 1 in {
2740 def VMOVDI2SSZrr  : AVX512BI<0x6E, MRMSrcReg, (outs FR32X:$dst), (ins GR32:$src),
2741                       "vmovd\t{$src, $dst|$dst, $src}",
2742                       [(set FR32X:$dst, (bitconvert GR32:$src))],
2743                       IIC_SSE_MOVDQ>, EVEX, VEX_LIG;
2744
2745 def VMOVDI2SSZrm  : AVX512BI<0x6E, MRMSrcMem, (outs FR32X:$dst), (ins i32mem:$src),
2746                       "vmovd\t{$src, $dst|$dst, $src}",
2747                       [(set FR32X:$dst, (bitconvert (loadi32 addr:$src)))],
2748                       IIC_SSE_MOVDQ>, EVEX, VEX_LIG, EVEX_CD8<32, CD8VT1>;
2749 }
2750
2751 // Move doubleword from xmm register to r/m32
2752 //
2753 def VMOVPDI2DIZrr  : AVX512BI<0x7E, MRMDestReg, (outs GR32:$dst), (ins VR128X:$src),
2754                        "vmovd\t{$src, $dst|$dst, $src}",
2755                        [(set GR32:$dst, (vector_extract (v4i32 VR128X:$src),
2756                                         (iPTR 0)))], IIC_SSE_MOVD_ToGP>,
2757                        EVEX, VEX_LIG;
2758 def VMOVPDI2DIZmr  : AVX512BI<0x7E, MRMDestMem, (outs),
2759                        (ins i32mem:$dst, VR128X:$src),
2760                        "vmovd\t{$src, $dst|$dst, $src}",
2761                        [(store (i32 (vector_extract (v4i32 VR128X:$src),
2762                                      (iPTR 0))), addr:$dst)], IIC_SSE_MOVDQ>,
2763                        EVEX, VEX_LIG, EVEX_CD8<32, CD8VT1>;
2764
2765 // Move quadword from xmm1 register to r/m64
2766 //
2767 def VMOVPQIto64Zrr : I<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128X:$src),
2768                       "vmovq\t{$src, $dst|$dst, $src}",
2769                       [(set GR64:$dst, (extractelt (v2i64 VR128X:$src),
2770                                                    (iPTR 0)))],
2771                       IIC_SSE_MOVD_ToGP>, PD, EVEX, VEX_LIG, VEX_W,
2772                       Requires<[HasAVX512, In64BitMode]>;
2773
2774 def VMOVPQIto64Zmr : I<0xD6, MRMDestMem, (outs),
2775                        (ins i64mem:$dst, VR128X:$src),
2776                        "vmovq\t{$src, $dst|$dst, $src}",
2777                        [(store (extractelt (v2i64 VR128X:$src), (iPTR 0)),
2778                                addr:$dst)], IIC_SSE_MOVDQ>,
2779                        EVEX, PD, VEX_LIG, VEX_W, EVEX_CD8<64, CD8VT1>,
2780                        Sched<[WriteStore]>, Requires<[HasAVX512, In64BitMode]>;
2781
2782 // Move Scalar Single to Double Int
2783 //
2784 let isCodeGenOnly = 1 in {
2785 def VMOVSS2DIZrr  : AVX512BI<0x7E, MRMDestReg, (outs GR32:$dst),
2786                       (ins FR32X:$src),
2787                       "vmovd\t{$src, $dst|$dst, $src}",
2788                       [(set GR32:$dst, (bitconvert FR32X:$src))],
2789                       IIC_SSE_MOVD_ToGP>, EVEX, VEX_LIG;
2790 def VMOVSS2DIZmr  : AVX512BI<0x7E, MRMDestMem, (outs),
2791                       (ins i32mem:$dst, FR32X:$src),
2792                       "vmovd\t{$src, $dst|$dst, $src}",
2793                       [(store (i32 (bitconvert FR32X:$src)), addr:$dst)],
2794                       IIC_SSE_MOVDQ>, EVEX, VEX_LIG, EVEX_CD8<32, CD8VT1>;
2795 }
2796
2797 // Move Quadword Int to Packed Quadword Int
2798 //
2799 def VMOVQI2PQIZrm : AVX512BI<0x6E, MRMSrcMem, (outs VR128X:$dst),
2800                       (ins i64mem:$src),
2801                       "vmovq\t{$src, $dst|$dst, $src}",
2802                       [(set VR128X:$dst,
2803                         (v2i64 (scalar_to_vector (loadi64 addr:$src))))]>,
2804                       EVEX, VEX_LIG, VEX_W, EVEX_CD8<64, CD8VT1>;
2805
2806 //===----------------------------------------------------------------------===//
2807 // AVX-512  MOVSS, MOVSD
2808 //===----------------------------------------------------------------------===//
2809
2810 multiclass avx512_move_scalar <string asm, RegisterClass RC,
2811                               SDNode OpNode, ValueType vt,
2812                               X86MemOperand x86memop, PatFrag mem_pat> {
2813   let hasSideEffects = 0 in {
2814   def rr : SI<0x10, MRMSrcReg, (outs VR128X:$dst), (ins VR128X:$src1, RC:$src2),
2815               !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
2816               [(set VR128X:$dst, (vt (OpNode VR128X:$src1,
2817                                       (scalar_to_vector RC:$src2))))],
2818               IIC_SSE_MOV_S_RR>, EVEX_4V, VEX_LIG;
2819   let Constraints = "$src1 = $dst" in
2820   def rrk : SI<0x10, MRMSrcReg, (outs VR128X:$dst),
2821               (ins VR128X:$src1, VK1WM:$mask, RC:$src2, RC:$src3),
2822               !strconcat(asm,
2823                 "\t{$src3, $src2, $dst {${mask}}|$dst {${mask}}, $src2, $src3}"),
2824               [], IIC_SSE_MOV_S_RR>, EVEX_4V, VEX_LIG, EVEX_K;
2825   def rm : SI<0x10, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
2826               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
2827               [(set RC:$dst, (mem_pat addr:$src))], IIC_SSE_MOV_S_RM>,
2828               EVEX, VEX_LIG;
2829   let mayStore = 1 in {
2830   def mr: SI<0x11, MRMDestMem, (outs), (ins x86memop:$dst, RC:$src),
2831              !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
2832              [(store RC:$src, addr:$dst)], IIC_SSE_MOV_S_MR>,
2833              EVEX, VEX_LIG;
2834   def mrk: SI<0x11, MRMDestMem, (outs), (ins x86memop:$dst, VK1WM:$mask, RC:$src),
2835              !strconcat(asm, "\t{$src, $dst {${mask}}|$dst {${mask}}, $src}"),
2836              [], IIC_SSE_MOV_S_MR>,
2837              EVEX, VEX_LIG, EVEX_K;
2838   } // mayStore
2839   } //hasSideEffects = 0
2840 }
2841
2842 let ExeDomain = SSEPackedSingle in
2843 defm VMOVSSZ : avx512_move_scalar<"movss", FR32X, X86Movss, v4f32, f32mem,
2844                                  loadf32>, XS, EVEX_CD8<32, CD8VT1>;
2845
2846 let ExeDomain = SSEPackedDouble in
2847 defm VMOVSDZ : avx512_move_scalar<"movsd", FR64X, X86Movsd, v2f64, f64mem,
2848                                  loadf64>, XD, VEX_W, EVEX_CD8<64, CD8VT1>;
2849
2850 def : Pat<(f32 (X86select VK1WM:$mask, (f32 FR32X:$src1), (f32 FR32X:$src2))),
2851           (COPY_TO_REGCLASS (VMOVSSZrrk (COPY_TO_REGCLASS FR32X:$src2, VR128X),
2852            VK1WM:$mask, (f32 (IMPLICIT_DEF)), FR32X:$src1), FR32X)>;
2853
2854 def : Pat<(f64 (X86select VK1WM:$mask, (f64 FR64X:$src1), (f64 FR64X:$src2))),
2855           (COPY_TO_REGCLASS (VMOVSDZrrk (COPY_TO_REGCLASS FR64X:$src2, VR128X),
2856            VK1WM:$mask, (f64 (IMPLICIT_DEF)), FR64X:$src1), FR64X)>;
2857
2858 def : Pat<(int_x86_avx512_mask_store_ss addr:$dst, VR128X:$src, GR8:$mask),
2859           (VMOVSSZmrk addr:$dst, (i1 (COPY_TO_REGCLASS GR8:$mask, VK1WM)),
2860            (COPY_TO_REGCLASS VR128X:$src, FR32X))>;
2861
2862 // For the disassembler
2863 let isCodeGenOnly = 1, ForceDisassemble = 1, hasSideEffects = 0 in {
2864   def VMOVSSZrr_REV : SI<0x11, MRMDestReg, (outs VR128X:$dst),
2865                         (ins VR128X:$src1, FR32X:$src2),
2866                         "movss\t{$src2, $src1, $dst|$dst, $src1, $src2}", [],
2867                         IIC_SSE_MOV_S_RR>,
2868                         XS, EVEX_4V, VEX_LIG;
2869   def VMOVSDZrr_REV : SI<0x11, MRMDestReg, (outs VR128X:$dst),
2870                         (ins VR128X:$src1, FR64X:$src2),
2871                         "movsd\t{$src2, $src1, $dst|$dst, $src1, $src2}", [],
2872                         IIC_SSE_MOV_S_RR>,
2873                         XD, EVEX_4V, VEX_LIG, VEX_W;
2874 }
2875
2876 let Predicates = [HasAVX512] in {
2877   let AddedComplexity = 15 in {
2878   // Move scalar to XMM zero-extended, zeroing a VR128X then do a
2879   // MOVS{S,D} to the lower bits.
2880   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector FR32X:$src)))),
2881             (VMOVSSZrr (v4f32 (V_SET0)), FR32X:$src)>;
2882   def : Pat<(v4f32 (X86vzmovl (v4f32 VR128X:$src))),
2883             (VMOVSSZrr (v4f32 (V_SET0)), (COPY_TO_REGCLASS VR128X:$src, FR32X))>;
2884   def : Pat<(v4i32 (X86vzmovl (v4i32 VR128X:$src))),
2885             (VMOVSSZrr (v4i32 (V_SET0)), (COPY_TO_REGCLASS VR128X:$src, FR32X))>;
2886   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector FR64X:$src)))),
2887             (VMOVSDZrr (v2f64 (V_SET0)), FR64X:$src)>;
2888
2889   // Move low f32 and clear high bits.
2890   def : Pat<(v8f32 (X86vzmovl (v8f32 VR256X:$src))),
2891             (SUBREG_TO_REG (i32 0),
2892              (VMOVSSZrr (v4f32 (V_SET0)),
2893               (EXTRACT_SUBREG (v8f32 VR256X:$src), sub_xmm)), sub_xmm)>;
2894   def : Pat<(v8i32 (X86vzmovl (v8i32 VR256X:$src))),
2895             (SUBREG_TO_REG (i32 0),
2896              (VMOVSSZrr (v4i32 (V_SET0)),
2897                        (EXTRACT_SUBREG (v8i32 VR256X:$src), sub_xmm)), sub_xmm)>;
2898   }
2899
2900   let AddedComplexity = 20 in {
2901   // MOVSSrm zeros the high parts of the register; represent this
2902   // with SUBREG_TO_REG. The AVX versions also write: DST[255:128] <- 0
2903   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector (loadf32 addr:$src))))),
2904             (COPY_TO_REGCLASS (VMOVSSZrm addr:$src), VR128X)>;
2905   def : Pat<(v4f32 (scalar_to_vector (loadf32 addr:$src))),
2906             (COPY_TO_REGCLASS (VMOVSSZrm addr:$src), VR128X)>;
2907   def : Pat<(v4f32 (X86vzmovl (loadv4f32 addr:$src))),
2908             (COPY_TO_REGCLASS (VMOVSSZrm addr:$src), VR128X)>;
2909
2910   // MOVSDrm zeros the high parts of the register; represent this
2911   // with SUBREG_TO_REG. The AVX versions also write: DST[255:128] <- 0
2912   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector (loadf64 addr:$src))))),
2913             (COPY_TO_REGCLASS (VMOVSDZrm addr:$src), VR128X)>;
2914   def : Pat<(v2f64 (scalar_to_vector (loadf64 addr:$src))),
2915             (COPY_TO_REGCLASS (VMOVSDZrm addr:$src), VR128X)>;
2916   def : Pat<(v2f64 (X86vzmovl (loadv2f64 addr:$src))),
2917             (COPY_TO_REGCLASS (VMOVSDZrm addr:$src), VR128X)>;
2918   def : Pat<(v2f64 (X86vzmovl (bc_v2f64 (loadv4f32 addr:$src)))),
2919             (COPY_TO_REGCLASS (VMOVSDZrm addr:$src), VR128X)>;
2920   def : Pat<(v2f64 (X86vzload addr:$src)),
2921             (COPY_TO_REGCLASS (VMOVSDZrm addr:$src), VR128X)>;
2922
2923   // Represent the same patterns above but in the form they appear for
2924   // 256-bit types
2925   def : Pat<(v8i32 (X86vzmovl (insert_subvector undef,
2926                    (v4i32 (scalar_to_vector (loadi32 addr:$src))), (iPTR 0)))),
2927             (SUBREG_TO_REG (i32 0), (VMOVDI2PDIZrm addr:$src), sub_xmm)>;
2928   def : Pat<(v8f32 (X86vzmovl (insert_subvector undef,
2929                    (v4f32 (scalar_to_vector (loadf32 addr:$src))), (iPTR 0)))),
2930             (SUBREG_TO_REG (i32 0), (VMOVSSZrm addr:$src), sub_xmm)>;
2931   def : Pat<(v4f64 (X86vzmovl (insert_subvector undef,
2932                    (v2f64 (scalar_to_vector (loadf64 addr:$src))), (iPTR 0)))),
2933             (SUBREG_TO_REG (i32 0), (VMOVSDZrm addr:$src), sub_xmm)>;
2934   }
2935   def : Pat<(v8f32 (X86vzmovl (insert_subvector undef,
2936                    (v4f32 (scalar_to_vector FR32X:$src)), (iPTR 0)))),
2937             (SUBREG_TO_REG (i32 0), (v4f32 (VMOVSSZrr (v4f32 (V_SET0)),
2938                                             FR32X:$src)), sub_xmm)>;
2939   def : Pat<(v4f64 (X86vzmovl (insert_subvector undef,
2940                    (v2f64 (scalar_to_vector FR64X:$src)), (iPTR 0)))),
2941             (SUBREG_TO_REG (i64 0), (v2f64 (VMOVSDZrr (v2f64 (V_SET0)),
2942                                      FR64X:$src)), sub_xmm)>;
2943   def : Pat<(v4i64 (X86vzmovl (insert_subvector undef,
2944                    (v2i64 (scalar_to_vector (loadi64 addr:$src))), (iPTR 0)))),
2945             (SUBREG_TO_REG (i64 0), (VMOVQI2PQIZrm addr:$src), sub_xmm)>;
2946
2947   // Move low f64 and clear high bits.
2948   def : Pat<(v4f64 (X86vzmovl (v4f64 VR256X:$src))),
2949             (SUBREG_TO_REG (i32 0),
2950              (VMOVSDZrr (v2f64 (V_SET0)),
2951                        (EXTRACT_SUBREG (v4f64 VR256X:$src), sub_xmm)), sub_xmm)>;
2952
2953   def : Pat<(v4i64 (X86vzmovl (v4i64 VR256X:$src))),
2954             (SUBREG_TO_REG (i32 0), (VMOVSDZrr (v2i64 (V_SET0)),
2955                        (EXTRACT_SUBREG (v4i64 VR256X:$src), sub_xmm)), sub_xmm)>;
2956
2957   // Extract and store.
2958   def : Pat<(store (f32 (vector_extract (v4f32 VR128X:$src), (iPTR 0))),
2959                    addr:$dst),
2960             (VMOVSSZmr addr:$dst, (COPY_TO_REGCLASS (v4f32 VR128X:$src), FR32X))>;
2961   def : Pat<(store (f64 (vector_extract (v2f64 VR128X:$src), (iPTR 0))),
2962                    addr:$dst),
2963             (VMOVSDZmr addr:$dst, (COPY_TO_REGCLASS (v2f64 VR128X:$src), FR64X))>;
2964
2965   // Shuffle with VMOVSS
2966   def : Pat<(v4i32 (X86Movss VR128X:$src1, VR128X:$src2)),
2967             (VMOVSSZrr (v4i32 VR128X:$src1),
2968                       (COPY_TO_REGCLASS (v4i32 VR128X:$src2), FR32X))>;
2969   def : Pat<(v4f32 (X86Movss VR128X:$src1, VR128X:$src2)),
2970             (VMOVSSZrr (v4f32 VR128X:$src1),
2971                       (COPY_TO_REGCLASS (v4f32 VR128X:$src2), FR32X))>;
2972
2973   // 256-bit variants
2974   def : Pat<(v8i32 (X86Movss VR256X:$src1, VR256X:$src2)),
2975             (SUBREG_TO_REG (i32 0),
2976               (VMOVSSZrr (EXTRACT_SUBREG (v8i32 VR256X:$src1), sub_xmm),
2977                         (EXTRACT_SUBREG (v8i32 VR256X:$src2), sub_xmm)),
2978               sub_xmm)>;
2979   def : Pat<(v8f32 (X86Movss VR256X:$src1, VR256X:$src2)),
2980             (SUBREG_TO_REG (i32 0),
2981               (VMOVSSZrr (EXTRACT_SUBREG (v8f32 VR256X:$src1), sub_xmm),
2982                         (EXTRACT_SUBREG (v8f32 VR256X:$src2), sub_xmm)),
2983               sub_xmm)>;
2984
2985   // Shuffle with VMOVSD
2986   def : Pat<(v2i64 (X86Movsd VR128X:$src1, VR128X:$src2)),
2987             (VMOVSDZrr VR128X:$src1, (COPY_TO_REGCLASS VR128X:$src2, FR64X))>;
2988   def : Pat<(v2f64 (X86Movsd VR128X:$src1, VR128X:$src2)),
2989             (VMOVSDZrr VR128X:$src1, (COPY_TO_REGCLASS VR128X:$src2, FR64X))>;
2990   def : Pat<(v4f32 (X86Movsd VR128X:$src1, VR128X:$src2)),
2991             (VMOVSDZrr VR128X:$src1, (COPY_TO_REGCLASS VR128X:$src2, FR64X))>;
2992   def : Pat<(v4i32 (X86Movsd VR128X:$src1, VR128X:$src2)),
2993             (VMOVSDZrr VR128X:$src1, (COPY_TO_REGCLASS VR128X:$src2, FR64X))>;
2994
2995   // 256-bit variants
2996   def : Pat<(v4i64 (X86Movsd VR256X:$src1, VR256X:$src2)),
2997             (SUBREG_TO_REG (i32 0),
2998               (VMOVSDZrr (EXTRACT_SUBREG (v4i64 VR256X:$src1), sub_xmm),
2999                         (EXTRACT_SUBREG (v4i64 VR256X:$src2), sub_xmm)),
3000               sub_xmm)>;
3001   def : Pat<(v4f64 (X86Movsd VR256X:$src1, VR256X:$src2)),
3002             (SUBREG_TO_REG (i32 0),
3003               (VMOVSDZrr (EXTRACT_SUBREG (v4f64 VR256X:$src1), sub_xmm),
3004                         (EXTRACT_SUBREG (v4f64 VR256X:$src2), sub_xmm)),
3005               sub_xmm)>;
3006
3007   def : Pat<(v2f64 (X86Movlpd VR128X:$src1, VR128X:$src2)),
3008             (VMOVSDZrr VR128X:$src1, (COPY_TO_REGCLASS VR128X:$src2, FR64X))>;
3009   def : Pat<(v2i64 (X86Movlpd VR128X:$src1, VR128X:$src2)),
3010             (VMOVSDZrr VR128X:$src1, (COPY_TO_REGCLASS VR128X:$src2, FR64X))>;
3011   def : Pat<(v4f32 (X86Movlps VR128X:$src1, VR128X:$src2)),
3012             (VMOVSDZrr VR128X:$src1, (COPY_TO_REGCLASS VR128X:$src2, FR64X))>;
3013   def : Pat<(v4i32 (X86Movlps VR128X:$src1, VR128X:$src2)),
3014             (VMOVSDZrr VR128X:$src1, (COPY_TO_REGCLASS VR128X:$src2, FR64X))>;
3015 }
3016
3017 let AddedComplexity = 15 in
3018 def VMOVZPQILo2PQIZrr : AVX512XSI<0x7E, MRMSrcReg, (outs VR128X:$dst),
3019                                 (ins VR128X:$src),
3020                                 "vmovq\t{$src, $dst|$dst, $src}",
3021                                 [(set VR128X:$dst, (v2i64 (X86vzmovl
3022                                                    (v2i64 VR128X:$src))))],
3023                                 IIC_SSE_MOVQ_RR>, EVEX, VEX_W;
3024
3025 let AddedComplexity = 20 in
3026 def VMOVZPQILo2PQIZrm : AVX512XSI<0x7E, MRMSrcMem, (outs VR128X:$dst),
3027                                  (ins i128mem:$src),
3028                                  "vmovq\t{$src, $dst|$dst, $src}",
3029                                  [(set VR128X:$dst, (v2i64 (X86vzmovl
3030                                                      (loadv2i64 addr:$src))))],
3031                                  IIC_SSE_MOVDQ>, EVEX, VEX_W,
3032                                  EVEX_CD8<8, CD8VT8>;
3033
3034 let Predicates = [HasAVX512] in {
3035   // AVX 128-bit movd/movq instruction write zeros in the high 128-bit part.
3036   let AddedComplexity = 20 in {
3037     def : Pat<(v4i32 (X86vzmovl (v4i32 (scalar_to_vector (loadi32 addr:$src))))),
3038               (VMOVDI2PDIZrm addr:$src)>;
3039     def : Pat<(v2i64 (X86vzmovl (v2i64 (scalar_to_vector GR64:$src)))),
3040               (VMOV64toPQIZrr GR64:$src)>;
3041     def : Pat<(v4i32 (X86vzmovl (v4i32 (scalar_to_vector GR32:$src)))),
3042               (VMOVDI2PDIZrr GR32:$src)>;
3043
3044     def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv4f32 addr:$src)))),
3045               (VMOVDI2PDIZrm addr:$src)>;
3046     def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv2i64 addr:$src)))),
3047               (VMOVDI2PDIZrm addr:$src)>;
3048     def : Pat<(v2i64 (X86vzmovl (loadv2i64 addr:$src))),
3049             (VMOVZPQILo2PQIZrm addr:$src)>;
3050     def : Pat<(v2f64 (X86vzmovl (v2f64 VR128X:$src))),
3051             (VMOVZPQILo2PQIZrr VR128X:$src)>;
3052     def : Pat<(v2i64 (X86vzload addr:$src)),
3053             (VMOVZPQILo2PQIZrm addr:$src)>;
3054   }
3055
3056   // Use regular 128-bit instructions to match 256-bit scalar_to_vec+zext.
3057   def : Pat<(v8i32 (X86vzmovl (insert_subvector undef,
3058                                (v4i32 (scalar_to_vector GR32:$src)),(iPTR 0)))),
3059             (SUBREG_TO_REG (i32 0), (VMOVDI2PDIZrr GR32:$src), sub_xmm)>;
3060   def : Pat<(v4i64 (X86vzmovl (insert_subvector undef,
3061                                (v2i64 (scalar_to_vector GR64:$src)),(iPTR 0)))),
3062             (SUBREG_TO_REG (i64 0), (VMOV64toPQIZrr GR64:$src), sub_xmm)>;
3063 }
3064
3065 def : Pat<(v16i32 (X86Vinsert (v16i32 immAllZerosV), GR32:$src2, (iPTR 0))),
3066         (SUBREG_TO_REG (i32 0), (VMOVDI2PDIZrr GR32:$src2), sub_xmm)>;
3067
3068 def : Pat<(v8i64 (X86Vinsert (bc_v8i64 (v16i32 immAllZerosV)), GR64:$src2, (iPTR 0))),
3069         (SUBREG_TO_REG (i32 0), (VMOV64toPQIZrr GR64:$src2), sub_xmm)>;
3070
3071 def : Pat<(v16i32 (X86Vinsert undef, GR32:$src2, (iPTR 0))),
3072         (SUBREG_TO_REG (i32 0), (VMOVDI2PDIZrr GR32:$src2), sub_xmm)>;
3073
3074 def : Pat<(v8i64 (X86Vinsert undef, GR64:$src2, (iPTR 0))),
3075         (SUBREG_TO_REG (i32 0), (VMOV64toPQIZrr GR64:$src2), sub_xmm)>;
3076
3077 //===----------------------------------------------------------------------===//
3078 // AVX-512 - Non-temporals
3079 //===----------------------------------------------------------------------===//
3080 let SchedRW = [WriteLoad] in {
3081   def VMOVNTDQAZrm : AVX512PI<0x2A, MRMSrcMem, (outs VR512:$dst),
3082                         (ins i512mem:$src), "vmovntdqa\t{$src, $dst|$dst, $src}",
3083                         [(set VR512:$dst, (int_x86_avx512_movntdqa addr:$src))],
3084                         SSEPackedInt>, EVEX, T8PD, EVEX_V512,
3085                         EVEX_CD8<64, CD8VF>;
3086
3087   let Predicates = [HasAVX512, HasVLX] in {
3088     def VMOVNTDQAZ256rm : AVX512PI<0x2A, MRMSrcMem, (outs VR256X:$dst),
3089                              (ins i256mem:$src),
3090                              "vmovntdqa\t{$src, $dst|$dst, $src}", [],
3091                              SSEPackedInt>, EVEX, T8PD, EVEX_V256,
3092                              EVEX_CD8<64, CD8VF>;
3093
3094     def VMOVNTDQAZ128rm : AVX512PI<0x2A, MRMSrcMem, (outs VR128X:$dst),
3095                              (ins i128mem:$src),
3096                              "vmovntdqa\t{$src, $dst|$dst, $src}", [],
3097                              SSEPackedInt>, EVEX, T8PD, EVEX_V128,
3098                              EVEX_CD8<64, CD8VF>;
3099   }
3100 }
3101
3102 multiclass avx512_movnt<bits<8> opc, string OpcodeStr, PatFrag st_frag,
3103                         ValueType OpVT, RegisterClass RC, X86MemOperand memop,
3104                         Domain d, InstrItinClass itin = IIC_SSE_MOVNT> {
3105   let SchedRW = [WriteStore], mayStore = 1,
3106       AddedComplexity = 400 in
3107   def mr : AVX512PI<opc, MRMDestMem, (outs), (ins memop:$dst, RC:$src),
3108                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3109                     [(st_frag (OpVT RC:$src), addr:$dst)], d, itin>, EVEX;
3110 }
3111
3112 multiclass avx512_movnt_vl<bits<8> opc, string OpcodeStr, PatFrag st_frag,
3113                            string elty, string elsz, string vsz512,
3114                            string vsz256, string vsz128, Domain d,
3115                            Predicate prd, InstrItinClass itin = IIC_SSE_MOVNT> {
3116   let Predicates = [prd] in
3117   defm Z : avx512_movnt<opc, OpcodeStr, st_frag,
3118                         !cast<ValueType>("v"##vsz512##elty##elsz), VR512,
3119                         !cast<X86MemOperand>(elty##"512mem"), d, itin>,
3120                         EVEX_V512;
3121
3122   let Predicates = [prd, HasVLX] in {
3123     defm Z256 : avx512_movnt<opc, OpcodeStr, st_frag,
3124                              !cast<ValueType>("v"##vsz256##elty##elsz), VR256X,
3125                              !cast<X86MemOperand>(elty##"256mem"), d, itin>,
3126                              EVEX_V256;
3127
3128     defm Z128 : avx512_movnt<opc, OpcodeStr, st_frag,
3129                              !cast<ValueType>("v"##vsz128##elty##elsz), VR128X,
3130                              !cast<X86MemOperand>(elty##"128mem"), d, itin>,
3131                              EVEX_V128;
3132   }
3133 }
3134
3135 defm VMOVNTDQ : avx512_movnt_vl<0xE7, "vmovntdq", alignednontemporalstore,
3136                                 "i", "64", "8", "4", "2", SSEPackedInt,
3137                                 HasAVX512>, PD, EVEX_CD8<64, CD8VF>;
3138
3139 defm VMOVNTPD : avx512_movnt_vl<0x2B, "vmovntpd", alignednontemporalstore,
3140                                 "f", "64", "8", "4", "2", SSEPackedDouble,
3141                                 HasAVX512>, PD, VEX_W, EVEX_CD8<64, CD8VF>;
3142
3143 defm VMOVNTPS : avx512_movnt_vl<0x2B, "vmovntps", alignednontemporalstore,
3144                                 "f", "32", "16", "8", "4", SSEPackedSingle,
3145                                 HasAVX512>, PS, EVEX_CD8<32, CD8VF>;
3146
3147 //===----------------------------------------------------------------------===//
3148 // AVX-512 - Integer arithmetic
3149 //
3150 multiclass avx512_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
3151                            X86VectorVTInfo _, OpndItins itins,
3152                            bit IsCommutable = 0> {
3153   defm rr : AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
3154                     (ins _.RC:$src1, _.RC:$src2), OpcodeStr,
3155                     "$src2, $src1", "$src1, $src2",
3156                     (_.VT (OpNode _.RC:$src1, _.RC:$src2)),
3157                     itins.rr, IsCommutable>,
3158             AVX512BIBase, EVEX_4V;
3159
3160   let mayLoad = 1 in
3161     defm rm : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
3162                     (ins _.RC:$src1, _.MemOp:$src2), OpcodeStr,
3163                     "$src2, $src1", "$src1, $src2",
3164                     (_.VT (OpNode _.RC:$src1,
3165                                   (bitconvert (_.LdFrag addr:$src2)))),
3166                     itins.rm>,
3167               AVX512BIBase, EVEX_4V;
3168 }
3169
3170 multiclass avx512_binop_rmb<bits<8> opc, string OpcodeStr, SDNode OpNode,
3171                             X86VectorVTInfo _, OpndItins itins,
3172                             bit IsCommutable = 0> :
3173            avx512_binop_rm<opc, OpcodeStr, OpNode, _, itins, IsCommutable> {
3174   let mayLoad = 1 in
3175     defm rmb : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
3176                     (ins _.RC:$src1, _.ScalarMemOp:$src2), OpcodeStr,
3177                     "${src2}"##_.BroadcastStr##", $src1",
3178                     "$src1, ${src2}"##_.BroadcastStr,
3179                     (_.VT (OpNode _.RC:$src1,
3180                                   (X86VBroadcast
3181                                       (_.ScalarLdFrag addr:$src2)))),
3182                     itins.rm>,
3183                AVX512BIBase, EVEX_4V, EVEX_B;
3184 }
3185
3186 multiclass avx512_binop_rm_vl<bits<8> opc, string OpcodeStr, SDNode OpNode,
3187                               AVX512VLVectorVTInfo VTInfo, OpndItins itins,
3188                               Predicate prd, bit IsCommutable = 0> {
3189   let Predicates = [prd] in
3190     defm Z : avx512_binop_rm<opc, OpcodeStr, OpNode, VTInfo.info512, itins,
3191                              IsCommutable>, EVEX_V512;
3192
3193   let Predicates = [prd, HasVLX] in {
3194     defm Z256 : avx512_binop_rm<opc, OpcodeStr, OpNode, VTInfo.info256, itins,
3195                              IsCommutable>, EVEX_V256;
3196     defm Z128 : avx512_binop_rm<opc, OpcodeStr, OpNode, VTInfo.info128, itins,
3197                              IsCommutable>, EVEX_V128;
3198   }
3199 }
3200
3201 multiclass avx512_binop_rmb_vl<bits<8> opc, string OpcodeStr, SDNode OpNode,
3202                                AVX512VLVectorVTInfo VTInfo, OpndItins itins,
3203                                Predicate prd, bit IsCommutable = 0> {
3204   let Predicates = [prd] in
3205     defm Z : avx512_binop_rmb<opc, OpcodeStr, OpNode, VTInfo.info512, itins,
3206                              IsCommutable>, EVEX_V512;
3207
3208   let Predicates = [prd, HasVLX] in {
3209     defm Z256 : avx512_binop_rmb<opc, OpcodeStr, OpNode, VTInfo.info256, itins,
3210                              IsCommutable>, EVEX_V256;
3211     defm Z128 : avx512_binop_rmb<opc, OpcodeStr, OpNode, VTInfo.info128, itins,
3212                              IsCommutable>, EVEX_V128;
3213   }
3214 }
3215
3216 multiclass avx512_binop_rm_vl_q<bits<8> opc, string OpcodeStr, SDNode OpNode,
3217                                 OpndItins itins, Predicate prd,
3218                                 bit IsCommutable = 0> {
3219   defm NAME : avx512_binop_rmb_vl<opc, OpcodeStr, OpNode, avx512vl_i64_info,
3220                                itins, prd, IsCommutable>,
3221                                VEX_W, EVEX_CD8<64, CD8VF>;
3222 }
3223
3224 multiclass avx512_binop_rm_vl_d<bits<8> opc, string OpcodeStr, SDNode OpNode,
3225                                 OpndItins itins, Predicate prd,
3226                                 bit IsCommutable = 0> {
3227   defm NAME : avx512_binop_rmb_vl<opc, OpcodeStr, OpNode, avx512vl_i32_info,
3228                                itins, prd, IsCommutable>, EVEX_CD8<32, CD8VF>;
3229 }
3230
3231 multiclass avx512_binop_rm_vl_w<bits<8> opc, string OpcodeStr, SDNode OpNode,
3232                                 OpndItins itins, Predicate prd,
3233                                 bit IsCommutable = 0> {
3234   defm NAME : avx512_binop_rm_vl<opc, OpcodeStr, OpNode, avx512vl_i16_info,
3235                               itins, prd, IsCommutable>, EVEX_CD8<16, CD8VF>;
3236 }
3237
3238 multiclass avx512_binop_rm_vl_b<bits<8> opc, string OpcodeStr, SDNode OpNode,
3239                                 OpndItins itins, Predicate prd,
3240                                 bit IsCommutable = 0> {
3241   defm NAME : avx512_binop_rm_vl<opc, OpcodeStr, OpNode, avx512vl_i8_info,
3242                               itins, prd, IsCommutable>, EVEX_CD8<8, CD8VF>;
3243 }
3244
3245 multiclass avx512_binop_rm_vl_dq<bits<8> opc_d, bits<8> opc_q, string OpcodeStr,
3246                                  SDNode OpNode, OpndItins itins, Predicate prd,
3247                                  bit IsCommutable = 0> {
3248   defm Q : avx512_binop_rm_vl_q<opc_q, OpcodeStr#"q", OpNode, itins, prd,
3249                                    IsCommutable>;
3250
3251   defm D : avx512_binop_rm_vl_d<opc_d, OpcodeStr#"d", OpNode, itins, prd,
3252                                    IsCommutable>;
3253 }
3254
3255 multiclass avx512_binop_rm_vl_bw<bits<8> opc_b, bits<8> opc_w, string OpcodeStr,
3256                                  SDNode OpNode, OpndItins itins, Predicate prd,
3257                                  bit IsCommutable = 0> {
3258   defm W : avx512_binop_rm_vl_w<opc_w, OpcodeStr#"w", OpNode, itins, prd,
3259                                    IsCommutable>;
3260
3261   defm B : avx512_binop_rm_vl_b<opc_b, OpcodeStr#"b", OpNode, itins, prd,
3262                                    IsCommutable>;
3263 }
3264
3265 multiclass avx512_binop_rm_vl_all<bits<8> opc_b, bits<8> opc_w,
3266                                   bits<8> opc_d, bits<8> opc_q,
3267                                   string OpcodeStr, SDNode OpNode,
3268                                   OpndItins itins, bit IsCommutable = 0> {
3269   defm NAME : avx512_binop_rm_vl_dq<opc_d, opc_q, OpcodeStr, OpNode,
3270                                     itins, HasAVX512, IsCommutable>,
3271               avx512_binop_rm_vl_bw<opc_b, opc_w, OpcodeStr, OpNode,
3272                                     itins, HasBWI, IsCommutable>;
3273 }
3274
3275 multiclass avx512_binop_rm2<bits<8> opc, string OpcodeStr, OpndItins itins,
3276                             SDNode OpNode,X86VectorVTInfo _Src,
3277                             X86VectorVTInfo _Dst, bit IsCommutable = 0> {
3278   defm rr : AVX512_maskable<opc, MRMSrcReg, _Dst, (outs _Dst.RC:$dst),
3279                             (ins _Src.RC:$src1, _Src.RC:$src2), OpcodeStr,
3280                             "$src2, $src1","$src1, $src2",
3281                             (_Dst.VT (OpNode
3282                                          (_Src.VT _Src.RC:$src1),
3283                                          (_Src.VT _Src.RC:$src2))),
3284                             itins.rr, IsCommutable>,
3285                             AVX512BIBase, EVEX_4V;
3286   let mayLoad = 1 in {
3287       defm rm : AVX512_maskable<opc, MRMSrcMem, _Dst, (outs _Dst.RC:$dst),
3288                             (ins _Src.RC:$src1, _Src.MemOp:$src2), OpcodeStr,
3289                             "$src2, $src1", "$src1, $src2",
3290                             (_Dst.VT (OpNode (_Src.VT _Src.RC:$src1),
3291                                           (bitconvert (_Src.LdFrag addr:$src2)))),
3292                             itins.rm>,
3293                             AVX512BIBase, EVEX_4V;
3294
3295       defm rmb : AVX512_maskable<opc, MRMSrcMem, _Dst, (outs _Dst.RC:$dst),
3296                         (ins _Src.RC:$src1, _Dst.ScalarMemOp:$src2),
3297                         OpcodeStr,
3298                         "${src2}"##_Dst.BroadcastStr##", $src1",
3299                          "$src1, ${src2}"##_Dst.BroadcastStr,
3300                         (_Dst.VT (OpNode (_Src.VT _Src.RC:$src1), (bitconvert
3301                                      (_Dst.VT (X86VBroadcast
3302                                               (_Dst.ScalarLdFrag addr:$src2)))))),
3303                         itins.rm>,
3304                         AVX512BIBase, EVEX_4V, EVEX_B;
3305   }
3306 }
3307
3308 defm VPADD : avx512_binop_rm_vl_all<0xFC, 0xFD, 0xFE, 0xD4, "vpadd", add,
3309                                     SSE_INTALU_ITINS_P, 1>;
3310 defm VPSUB : avx512_binop_rm_vl_all<0xF8, 0xF9, 0xFA, 0xFB, "vpsub", sub,
3311                                     SSE_INTALU_ITINS_P, 0>;
3312 defm VPADDS : avx512_binop_rm_vl_bw<0xEC, 0xED, "vpadds", X86adds,
3313                                     SSE_INTALU_ITINS_P, HasBWI, 1>;
3314 defm VPSUBS : avx512_binop_rm_vl_bw<0xE8, 0xE9, "vpsubs", X86subs,
3315                                     SSE_INTALU_ITINS_P, HasBWI, 0>;
3316 defm VPADDUS : avx512_binop_rm_vl_bw<0xDC, 0xDD, "vpaddus", X86addus,
3317                                      SSE_INTALU_ITINS_P, HasBWI, 1>;
3318 defm VPSUBUS : avx512_binop_rm_vl_bw<0xD8, 0xD9, "vpsubus", X86subus,
3319                                      SSE_INTALU_ITINS_P, HasBWI, 0>;
3320 defm VPMULLD : avx512_binop_rm_vl_d<0x40, "vpmulld", mul,
3321                                     SSE_INTALU_ITINS_P, HasAVX512, 1>, T8PD;
3322 defm VPMULLW : avx512_binop_rm_vl_w<0xD5, "vpmullw", mul,
3323                                     SSE_INTALU_ITINS_P, HasBWI, 1>;
3324 defm VPMULLQ : avx512_binop_rm_vl_q<0x40, "vpmullq", mul,
3325                                     SSE_INTALU_ITINS_P, HasDQI, 1>, T8PD;
3326 defm VPMULHW : avx512_binop_rm_vl_w<0xE5, "vpmulhw", mulhs, SSE_INTALU_ITINS_P,
3327                                     HasBWI, 1>;
3328 defm VPMULHUW : avx512_binop_rm_vl_w<0xE4, "vpmulhuw", mulhu, SSE_INTMUL_ITINS_P,
3329                                      HasBWI, 1>;
3330 defm VPMULHRSW : avx512_binop_rm_vl_w<0x0B, "vpmulhrsw", X86mulhrs, SSE_INTMUL_ITINS_P,
3331                                       HasBWI, 1>, T8PD;
3332 defm VPAVG : avx512_binop_rm_vl_bw<0xE0, 0xE3, "vpavg", X86avg,
3333                                    SSE_INTALU_ITINS_P, HasBWI, 1>;
3334
3335 multiclass avx512_binop_all<bits<8> opc, string OpcodeStr, OpndItins itins,
3336                             SDNode OpNode, bit IsCommutable = 0> {
3337
3338   defm NAME#Z : avx512_binop_rm2<opc, OpcodeStr, itins, OpNode,
3339                                  v16i32_info, v8i64_info, IsCommutable>,
3340                                 EVEX_V512, EVEX_CD8<64, CD8VF>, VEX_W;
3341   let Predicates = [HasVLX] in {
3342     defm NAME#Z256 : avx512_binop_rm2<opc, OpcodeStr, itins, OpNode,
3343                                       v8i32x_info, v4i64x_info, IsCommutable>,
3344                                      EVEX_V256, EVEX_CD8<64, CD8VF>, VEX_W;
3345     defm NAME#Z128 : avx512_binop_rm2<opc, OpcodeStr, itins, OpNode,
3346                                       v4i32x_info, v2i64x_info, IsCommutable>,
3347                                      EVEX_V128, EVEX_CD8<64, CD8VF>, VEX_W;
3348   }
3349 }
3350
3351 defm VPMULDQ : avx512_binop_all<0x28, "vpmuldq", SSE_INTALU_ITINS_P,
3352                    X86pmuldq, 1>,T8PD;
3353 defm VPMULUDQ : avx512_binop_all<0xF4, "vpmuludq", SSE_INTMUL_ITINS_P,
3354                    X86pmuludq, 1>;
3355
3356 multiclass avx512_packs_rmb<bits<8> opc, string OpcodeStr, SDNode OpNode,
3357                             X86VectorVTInfo _Src, X86VectorVTInfo _Dst> {
3358   let mayLoad = 1 in {
3359       defm rmb : AVX512_maskable<opc, MRMSrcMem, _Dst, (outs _Dst.RC:$dst),
3360                         (ins _Src.RC:$src1, _Src.ScalarMemOp:$src2),
3361                         OpcodeStr,
3362                         "${src2}"##_Src.BroadcastStr##", $src1",
3363                          "$src1, ${src2}"##_Src.BroadcastStr,
3364                         (_Dst.VT (OpNode (_Src.VT _Src.RC:$src1), (bitconvert
3365                                      (_Src.VT (X86VBroadcast
3366                                               (_Src.ScalarLdFrag addr:$src2))))))>,
3367                         EVEX_4V, EVEX_B, EVEX_CD8<_Src.EltSize, CD8VF>;
3368   }
3369 }
3370
3371 multiclass avx512_packs_rm<bits<8> opc, string OpcodeStr,
3372                             SDNode OpNode,X86VectorVTInfo _Src,
3373                             X86VectorVTInfo _Dst> {
3374   defm rr : AVX512_maskable<opc, MRMSrcReg, _Dst, (outs _Dst.RC:$dst),
3375                             (ins _Src.RC:$src1, _Src.RC:$src2), OpcodeStr,
3376                             "$src2, $src1","$src1, $src2",
3377                             (_Dst.VT (OpNode
3378                                          (_Src.VT _Src.RC:$src1),
3379                                          (_Src.VT _Src.RC:$src2)))>,
3380                             EVEX_CD8<_Src.EltSize, CD8VF>, EVEX_4V;
3381   let mayLoad = 1 in {
3382     defm rm : AVX512_maskable<opc, MRMSrcMem, _Dst, (outs _Dst.RC:$dst),
3383                           (ins _Src.RC:$src1, _Src.MemOp:$src2), OpcodeStr,
3384                           "$src2, $src1", "$src1, $src2",
3385                           (_Dst.VT (OpNode (_Src.VT _Src.RC:$src1),
3386                                         (bitconvert (_Src.LdFrag addr:$src2))))>,
3387                            EVEX_4V, EVEX_CD8<_Src.EltSize, CD8VF>;
3388   }
3389 }
3390
3391 multiclass avx512_packs_all_i32_i16<bits<8> opc, string OpcodeStr,
3392                                     SDNode OpNode> {
3393   defm NAME#Z : avx512_packs_rm<opc, OpcodeStr, OpNode, v16i32_info,
3394                                  v32i16_info>,
3395                 avx512_packs_rmb<opc, OpcodeStr, OpNode, v16i32_info,
3396                                  v32i16_info>, EVEX_V512;
3397   let Predicates = [HasVLX] in {
3398     defm NAME#Z256 : avx512_packs_rm<opc, OpcodeStr, OpNode, v8i32x_info,
3399                                      v16i16x_info>,
3400                      avx512_packs_rmb<opc, OpcodeStr, OpNode, v8i32x_info,
3401                                      v16i16x_info>, EVEX_V256;
3402     defm NAME#Z128 : avx512_packs_rm<opc, OpcodeStr, OpNode, v4i32x_info,
3403                                      v8i16x_info>,
3404                      avx512_packs_rmb<opc, OpcodeStr, OpNode, v4i32x_info,
3405                                      v8i16x_info>, EVEX_V128;
3406   }
3407 }
3408 multiclass avx512_packs_all_i16_i8<bits<8> opc, string OpcodeStr,
3409                             SDNode OpNode> {
3410   defm NAME#Z : avx512_packs_rm<opc, OpcodeStr, OpNode, v32i16_info,
3411                                 v64i8_info>, EVEX_V512;
3412   let Predicates = [HasVLX] in {
3413     defm NAME#Z256 : avx512_packs_rm<opc, OpcodeStr, OpNode, v16i16x_info,
3414                                     v32i8x_info>, EVEX_V256;
3415     defm NAME#Z128 : avx512_packs_rm<opc, OpcodeStr, OpNode, v8i16x_info,
3416                                     v16i8x_info>, EVEX_V128;
3417   }
3418 }
3419
3420 multiclass avx512_vpmadd<bits<8> opc, string OpcodeStr,
3421                             SDNode OpNode, AVX512VLVectorVTInfo _Src,
3422                             AVX512VLVectorVTInfo _Dst> {
3423   defm NAME#Z : avx512_packs_rm<opc, OpcodeStr, OpNode, _Src.info512,
3424                                 _Dst.info512>, EVEX_V512;
3425   let Predicates = [HasVLX] in {
3426     defm NAME#Z256 : avx512_packs_rm<opc, OpcodeStr, OpNode, _Src.info256,
3427                                      _Dst.info256>, EVEX_V256;
3428     defm NAME#Z128 : avx512_packs_rm<opc, OpcodeStr, OpNode, _Src.info128,
3429                                      _Dst.info128>, EVEX_V128;
3430   }
3431 }
3432
3433 let Predicates = [HasBWI] in {
3434   defm VPACKSSDW : avx512_packs_all_i32_i16<0x6B, "vpackssdw", X86Packss>, PD;
3435   defm VPACKUSDW : avx512_packs_all_i32_i16<0x2b, "vpackusdw", X86Packus>, T8PD;
3436   defm VPACKSSWB : avx512_packs_all_i16_i8 <0x63, "vpacksswb", X86Packss>, AVX512BIBase, VEX_W;
3437   defm VPACKUSWB : avx512_packs_all_i16_i8 <0x67, "vpackuswb", X86Packus>, AVX512BIBase, VEX_W;
3438
3439   defm VPMADDUBSW : avx512_vpmadd<0x04, "vpmaddubsw", X86vpmaddubsw,
3440                        avx512vl_i8_info, avx512vl_i16_info>, AVX512BIBase, T8PD;
3441   defm VPMADDWD   : avx512_vpmadd<0xF5, "vpmaddwd", X86vpmaddwd,
3442                        avx512vl_i16_info, avx512vl_i32_info>, AVX512BIBase;
3443 }
3444
3445 defm VPMAXSB : avx512_binop_rm_vl_b<0x3C, "vpmaxsb", smax,
3446                                      SSE_INTALU_ITINS_P, HasBWI, 1>, T8PD;
3447 defm VPMAXSW : avx512_binop_rm_vl_w<0xEE, "vpmaxsw", smax,
3448                                      SSE_INTALU_ITINS_P, HasBWI, 1>;
3449 defm VPMAXS : avx512_binop_rm_vl_dq<0x3D, 0x3D, "vpmaxs", smax,
3450                                      SSE_INTALU_ITINS_P, HasAVX512, 1>, T8PD;
3451
3452 defm VPMAXUB : avx512_binop_rm_vl_b<0xDE, "vpmaxub", umax,
3453                                      SSE_INTALU_ITINS_P, HasBWI, 1>;
3454 defm VPMAXUW : avx512_binop_rm_vl_w<0x3E, "vpmaxuw", umax,
3455                                      SSE_INTALU_ITINS_P, HasBWI, 1>, T8PD;
3456 defm VPMAXU : avx512_binop_rm_vl_dq<0x3F, 0x3F, "vpmaxu", umax,
3457                                      SSE_INTALU_ITINS_P, HasAVX512, 1>, T8PD;
3458
3459 defm VPMINSB : avx512_binop_rm_vl_b<0x38, "vpminsb", smin,
3460                                      SSE_INTALU_ITINS_P, HasBWI, 1>, T8PD;
3461 defm VPMINSW : avx512_binop_rm_vl_w<0xEA, "vpminsw", smin,
3462                                      SSE_INTALU_ITINS_P, HasBWI, 1>;
3463 defm VPMINS : avx512_binop_rm_vl_dq<0x39, 0x39, "vpmins", smin,
3464                                      SSE_INTALU_ITINS_P, HasAVX512, 1>, T8PD;
3465
3466 defm VPMINUB : avx512_binop_rm_vl_b<0xDA, "vpminub", umin,
3467                                      SSE_INTALU_ITINS_P, HasBWI, 1>;
3468 defm VPMINUW : avx512_binop_rm_vl_w<0x3A, "vpminuw", umin,
3469                                      SSE_INTALU_ITINS_P, HasBWI, 1>, T8PD;
3470 defm VPMINU : avx512_binop_rm_vl_dq<0x3B, 0x3B, "vpminu", umin,
3471                                      SSE_INTALU_ITINS_P, HasAVX512, 1>, T8PD;
3472 //===----------------------------------------------------------------------===//
3473 // AVX-512  Logical Instructions
3474 //===----------------------------------------------------------------------===//
3475
3476 defm VPAND : avx512_binop_rm_vl_dq<0xDB, 0xDB, "vpand", and,
3477                                   SSE_INTALU_ITINS_P, HasAVX512, 1>;
3478 defm VPOR : avx512_binop_rm_vl_dq<0xEB, 0xEB, "vpor", or,
3479                                   SSE_INTALU_ITINS_P, HasAVX512, 1>;
3480 defm VPXOR : avx512_binop_rm_vl_dq<0xEF, 0xEF, "vpxor", xor,
3481                                   SSE_INTALU_ITINS_P, HasAVX512, 1>;
3482 defm VPANDN : avx512_binop_rm_vl_dq<0xDF, 0xDF, "vpandn", X86andnp,
3483                                   SSE_INTALU_ITINS_P, HasAVX512, 0>;
3484
3485 //===----------------------------------------------------------------------===//
3486 // AVX-512  FP arithmetic
3487 //===----------------------------------------------------------------------===//
3488 multiclass avx512_fp_scalar<bits<8> opc, string OpcodeStr,X86VectorVTInfo _,
3489                          SDNode OpNode, SDNode VecNode, OpndItins itins,
3490                          bit IsCommutable> {
3491
3492   defm rr_Int : AVX512_maskable_scalar<opc, MRMSrcReg, _, (outs _.RC:$dst),
3493                            (ins _.RC:$src1, _.RC:$src2), OpcodeStr,
3494                            "$src2, $src1", "$src1, $src2",
3495                            (VecNode (_.VT _.RC:$src1), (_.VT _.RC:$src2),
3496                            (i32 FROUND_CURRENT)),
3497                            itins.rr, IsCommutable>;
3498
3499   defm rm_Int : AVX512_maskable_scalar<opc, MRMSrcMem, _, (outs _.RC:$dst),
3500                          (ins _.RC:$src1, _.MemOp:$src2), OpcodeStr,
3501                          "$src2, $src1", "$src1, $src2",
3502                          (VecNode (_.VT _.RC:$src1),
3503                           (_.VT (scalar_to_vector (_.ScalarLdFrag addr:$src2))),
3504                            (i32 FROUND_CURRENT)),
3505                          itins.rm, IsCommutable>;
3506   let isCodeGenOnly = 1, isCommutable = IsCommutable,
3507       Predicates = [HasAVX512] in {
3508   def rr : I< opc, MRMSrcReg, (outs _.FRC:$dst),
3509                          (ins _.FRC:$src1, _.FRC:$src2),
3510                           OpcodeStr#"\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3511                           [(set _.FRC:$dst, (OpNode _.FRC:$src1, _.FRC:$src2))],
3512                           itins.rr>;
3513   def rm : I< opc, MRMSrcMem, (outs _.FRC:$dst),
3514                          (ins _.FRC:$src1, _.ScalarMemOp:$src2),
3515                          OpcodeStr#"\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3516                          [(set _.FRC:$dst, (OpNode _.FRC:$src1,
3517                          (_.ScalarLdFrag addr:$src2)))], itins.rr>;
3518   }
3519 }
3520
3521 multiclass avx512_fp_scalar_round<bits<8> opc, string OpcodeStr,X86VectorVTInfo _,
3522                          SDNode VecNode, OpndItins itins, bit IsCommutable = 0> {
3523
3524   defm rrb : AVX512_maskable_scalar<opc, MRMSrcReg, _, (outs _.RC:$dst),
3525                           (ins _.RC:$src1, _.RC:$src2, AVX512RC:$rc), OpcodeStr,
3526                           "$rc, $src2, $src1", "$src1, $src2, $rc",
3527                           (VecNode (_.VT _.RC:$src1), (_.VT _.RC:$src2),
3528                           (i32 imm:$rc)), itins.rr, IsCommutable>,
3529                           EVEX_B, EVEX_RC;
3530 }
3531 multiclass avx512_fp_scalar_sae<bits<8> opc, string OpcodeStr,X86VectorVTInfo _,
3532                          SDNode VecNode, OpndItins itins, bit IsCommutable> {
3533
3534   defm rrb : AVX512_maskable_scalar<opc, MRMSrcReg, _, (outs _.RC:$dst),
3535                             (ins _.RC:$src1, _.RC:$src2), OpcodeStr,
3536                             "{sae}, $src2, $src1", "$src1, $src2, {sae}",
3537                             (VecNode (_.VT _.RC:$src1), (_.VT _.RC:$src2),
3538                             (i32 FROUND_NO_EXC))>, EVEX_B;
3539 }
3540
3541 multiclass avx512_binop_s_round<bits<8> opc, string OpcodeStr, SDNode OpNode,
3542                                   SDNode VecNode,
3543                                   SizeItins itins, bit IsCommutable> {
3544   defm SSZ : avx512_fp_scalar<opc, OpcodeStr#"ss", f32x_info, OpNode, VecNode,
3545                               itins.s, IsCommutable>,
3546              avx512_fp_scalar_round<opc, OpcodeStr#"ss", f32x_info, VecNode,
3547                               itins.s, IsCommutable>,
3548                               XS, EVEX_4V, VEX_LIG,  EVEX_CD8<32, CD8VT1>;
3549   defm SDZ : avx512_fp_scalar<opc, OpcodeStr#"sd", f64x_info, OpNode, VecNode,
3550                               itins.d,                  IsCommutable>,
3551              avx512_fp_scalar_round<opc, OpcodeStr#"sd", f64x_info, VecNode,
3552                               itins.d, IsCommutable>,
3553                               XD, VEX_W, EVEX_4V, VEX_LIG, EVEX_CD8<64, CD8VT1>;
3554 }
3555
3556 multiclass avx512_binop_s_sae<bits<8> opc, string OpcodeStr, SDNode OpNode,
3557                                   SDNode VecNode,
3558                                   SizeItins itins, bit IsCommutable> {
3559   defm SSZ : avx512_fp_scalar<opc, OpcodeStr#"ss", f32x_info, OpNode, VecNode,
3560                               itins.s, IsCommutable>,
3561              avx512_fp_scalar_sae<opc, OpcodeStr#"ss", f32x_info, VecNode,
3562                               itins.s, IsCommutable>,
3563                               XS, EVEX_4V, VEX_LIG,  EVEX_CD8<32, CD8VT1>;
3564   defm SDZ : avx512_fp_scalar<opc, OpcodeStr#"sd", f64x_info, OpNode, VecNode,
3565                               itins.d,                  IsCommutable>,
3566              avx512_fp_scalar_sae<opc, OpcodeStr#"sd", f64x_info, VecNode,
3567                               itins.d, IsCommutable>,
3568                               XD, VEX_W, EVEX_4V, VEX_LIG, EVEX_CD8<64, CD8VT1>;
3569 }
3570 defm VADD : avx512_binop_s_round<0x58, "vadd", fadd, X86faddRnd, SSE_ALU_ITINS_S, 1>;
3571 defm VMUL : avx512_binop_s_round<0x59, "vmul", fmul, X86fmulRnd, SSE_ALU_ITINS_S, 1>;
3572 defm VSUB : avx512_binop_s_round<0x5C, "vsub", fsub, X86fsubRnd, SSE_ALU_ITINS_S, 0>;
3573 defm VDIV : avx512_binop_s_round<0x5E, "vdiv", fdiv, X86fdivRnd, SSE_ALU_ITINS_S, 0>;
3574 defm VMIN : avx512_binop_s_sae  <0x5D, "vmin", X86fmin, X86fminRnd, SSE_ALU_ITINS_S, 1>;
3575 defm VMAX : avx512_binop_s_sae  <0x5F, "vmax", X86fmax, X86fmaxRnd, SSE_ALU_ITINS_S, 1>;
3576
3577 multiclass avx512_fp_packed<bits<8> opc, string OpcodeStr, SDNode OpNode,
3578                             X86VectorVTInfo _, bit IsCommutable> {
3579   defm rr: AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
3580                   (ins _.RC:$src1, _.RC:$src2), OpcodeStr##_.Suffix,
3581                   "$src2, $src1", "$src1, $src2",
3582                   (_.VT (OpNode _.RC:$src1, _.RC:$src2))>, EVEX_4V;
3583   let mayLoad = 1 in {
3584     defm rm: AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
3585                     (ins _.RC:$src1, _.MemOp:$src2), OpcodeStr##_.Suffix,
3586                     "$src2, $src1", "$src1, $src2",
3587                     (OpNode _.RC:$src1, (_.LdFrag addr:$src2))>, EVEX_4V;
3588     defm rmb: AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
3589                      (ins _.RC:$src1, _.ScalarMemOp:$src2), OpcodeStr##_.Suffix,
3590                      "${src2}"##_.BroadcastStr##", $src1",
3591                      "$src1, ${src2}"##_.BroadcastStr,
3592                      (OpNode  _.RC:$src1, (_.VT (X86VBroadcast
3593                                                 (_.ScalarLdFrag addr:$src2))))>,
3594                      EVEX_4V, EVEX_B;
3595   }//let mayLoad = 1
3596 }
3597
3598 multiclass avx512_fp_round_packed<bits<8> opc, string OpcodeStr, SDNode OpNodeRnd,
3599                             X86VectorVTInfo _> {
3600   defm rb: AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
3601                   (ins _.RC:$src1, _.RC:$src2, AVX512RC:$rc), OpcodeStr##_.Suffix,
3602                   "$rc, $src2, $src1", "$src1, $src2, $rc",
3603                   (_.VT (OpNodeRnd _.RC:$src1, _.RC:$src2, (i32 imm:$rc)))>,
3604                   EVEX_4V, EVEX_B, EVEX_RC;
3605 }
3606
3607
3608 multiclass avx512_fp_sae_packed<bits<8> opc, string OpcodeStr, SDNode OpNodeRnd,
3609                             X86VectorVTInfo _> {
3610   defm rb: AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
3611                   (ins _.RC:$src1, _.RC:$src2), OpcodeStr##_.Suffix,
3612                   "{sae}, $src2, $src1", "$src1, $src2, {sae}",
3613                   (_.VT (OpNodeRnd _.RC:$src1, _.RC:$src2, (i32 FROUND_NO_EXC)))>,
3614                   EVEX_4V, EVEX_B;
3615 }
3616
3617 multiclass avx512_fp_binop_p<bits<8> opc, string OpcodeStr, SDNode OpNode,
3618                              bit IsCommutable = 0> {
3619   defm PSZ : avx512_fp_packed<opc, OpcodeStr, OpNode, v16f32_info,
3620                               IsCommutable>, EVEX_V512, PS,
3621                               EVEX_CD8<32, CD8VF>;
3622   defm PDZ : avx512_fp_packed<opc, OpcodeStr, OpNode, v8f64_info,
3623                               IsCommutable>, EVEX_V512, PD, VEX_W,
3624                               EVEX_CD8<64, CD8VF>;
3625
3626     // Define only if AVX512VL feature is present.
3627   let Predicates = [HasVLX] in {
3628     defm PSZ128 : avx512_fp_packed<opc, OpcodeStr, OpNode, v4f32x_info,
3629                                    IsCommutable>, EVEX_V128, PS,
3630                                    EVEX_CD8<32, CD8VF>;
3631     defm PSZ256 : avx512_fp_packed<opc, OpcodeStr, OpNode, v8f32x_info,
3632                                    IsCommutable>, EVEX_V256, PS,
3633                                    EVEX_CD8<32, CD8VF>;
3634     defm PDZ128 : avx512_fp_packed<opc, OpcodeStr, OpNode, v2f64x_info,
3635                                    IsCommutable>, EVEX_V128, PD, VEX_W,
3636                                    EVEX_CD8<64, CD8VF>;
3637     defm PDZ256 : avx512_fp_packed<opc, OpcodeStr, OpNode, v4f64x_info,
3638                                    IsCommutable>, EVEX_V256, PD, VEX_W,
3639                                    EVEX_CD8<64, CD8VF>;
3640   }
3641 }
3642
3643 multiclass avx512_fp_binop_p_round<bits<8> opc, string OpcodeStr, SDNode OpNodeRnd> {
3644   defm PSZ : avx512_fp_round_packed<opc, OpcodeStr, OpNodeRnd, v16f32_info>,
3645                               EVEX_V512, PS, EVEX_CD8<32, CD8VF>;
3646   defm PDZ : avx512_fp_round_packed<opc, OpcodeStr, OpNodeRnd, v8f64_info>,
3647                               EVEX_V512, PD, VEX_W,EVEX_CD8<64, CD8VF>;
3648 }
3649
3650 multiclass avx512_fp_binop_p_sae<bits<8> opc, string OpcodeStr, SDNode OpNodeRnd> {
3651   defm PSZ : avx512_fp_sae_packed<opc, OpcodeStr, OpNodeRnd, v16f32_info>,
3652                               EVEX_V512, PS, EVEX_CD8<32, CD8VF>;
3653   defm PDZ : avx512_fp_sae_packed<opc, OpcodeStr, OpNodeRnd, v8f64_info>,
3654                               EVEX_V512, PD, VEX_W,EVEX_CD8<64, CD8VF>;
3655 }
3656
3657 defm VADD : avx512_fp_binop_p<0x58, "vadd", fadd, 1>,
3658             avx512_fp_binop_p_round<0x58, "vadd", X86faddRnd>;
3659 defm VMUL : avx512_fp_binop_p<0x59, "vmul", fmul, 1>,
3660             avx512_fp_binop_p_round<0x59, "vmul", X86fmulRnd>;
3661 defm VSUB : avx512_fp_binop_p<0x5C, "vsub", fsub>,
3662             avx512_fp_binop_p_round<0x5C, "vsub", X86fsubRnd>;
3663 defm VDIV : avx512_fp_binop_p<0x5E, "vdiv", fdiv>,
3664             avx512_fp_binop_p_round<0x5E, "vdiv", X86fdivRnd>;
3665 defm VMIN : avx512_fp_binop_p<0x5D, "vmin", X86fmin, 1>,
3666             avx512_fp_binop_p_sae<0x5D, "vmin", X86fminRnd>;
3667 defm VMAX : avx512_fp_binop_p<0x5F, "vmax", X86fmax, 1>,
3668             avx512_fp_binop_p_sae<0x5F, "vmax", X86fmaxRnd>;
3669 let Predicates = [HasDQI] in {
3670   defm VAND  : avx512_fp_binop_p<0x54, "vand", X86fand, 1>;
3671   defm VANDN : avx512_fp_binop_p<0x55, "vandn", X86fandn, 0>;
3672   defm VOR   : avx512_fp_binop_p<0x56, "vor", X86for, 1>;
3673   defm VXOR  : avx512_fp_binop_p<0x57, "vxor", X86fxor, 1>;
3674 }
3675
3676 multiclass avx512_fp_scalef_p<bits<8> opc, string OpcodeStr, SDNode OpNode,
3677                             X86VectorVTInfo _> {
3678   defm rr: AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
3679                   (ins _.RC:$src1, _.RC:$src2), OpcodeStr##_.Suffix,
3680                   "$src2, $src1", "$src1, $src2",
3681                   (_.VT (OpNode _.RC:$src1, _.RC:$src2, (i32 FROUND_CURRENT)))>, EVEX_4V;
3682   let mayLoad = 1 in {
3683     defm rm: AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
3684                     (ins _.RC:$src1, _.MemOp:$src2), OpcodeStr##_.Suffix,
3685                     "$src2, $src1", "$src1, $src2",
3686                     (OpNode _.RC:$src1, (_.LdFrag addr:$src2), (i32 FROUND_CURRENT))>, EVEX_4V;
3687     defm rmb: AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
3688                      (ins _.RC:$src1, _.ScalarMemOp:$src2), OpcodeStr##_.Suffix,
3689                      "${src2}"##_.BroadcastStr##", $src1",
3690                      "$src1, ${src2}"##_.BroadcastStr,
3691                      (OpNode  _.RC:$src1, (_.VT (X86VBroadcast
3692                                                 (_.ScalarLdFrag addr:$src2))), (i32 FROUND_CURRENT))>,
3693                      EVEX_4V, EVEX_B;
3694   }//let mayLoad = 1
3695 }
3696
3697 multiclass avx512_fp_scalef_scalar<bits<8> opc, string OpcodeStr, SDNode OpNode,
3698                             X86VectorVTInfo _> {
3699   defm rr: AVX512_maskable_scalar<opc, MRMSrcReg, _, (outs _.RC:$dst),
3700                   (ins _.RC:$src1, _.RC:$src2), OpcodeStr##_.Suffix,
3701                   "$src2, $src1", "$src1, $src2",
3702                   (_.VT (OpNode _.RC:$src1, _.RC:$src2, (i32 FROUND_CURRENT)))>;
3703   let mayLoad = 1 in {
3704     defm rm: AVX512_maskable_scalar<opc, MRMSrcMem, _, (outs _.RC:$dst),
3705                     (ins _.RC:$src1, _.MemOp:$src2), OpcodeStr##_.Suffix,
3706                     "$src2, $src1", "$src1, $src2",
3707                     (OpNode _.RC:$src1, (_.LdFrag addr:$src2), (i32 FROUND_CURRENT))>;
3708   }//let mayLoad = 1
3709 }
3710
3711 multiclass avx512_fp_scalef_all<bits<8> opc, bits<8> opcScaler, string OpcodeStr, SDNode OpNode> {
3712   defm PSZ : avx512_fp_scalef_p<opc, OpcodeStr, OpNode, v16f32_info>,
3713              avx512_fp_round_packed<opc, OpcodeStr, OpNode, v16f32_info>,
3714                               EVEX_V512, EVEX_CD8<32, CD8VF>;
3715   defm PDZ : avx512_fp_scalef_p<opc, OpcodeStr, OpNode, v8f64_info>,
3716              avx512_fp_round_packed<opc, OpcodeStr, OpNode, v8f64_info>,
3717                               EVEX_V512, VEX_W, EVEX_CD8<64, CD8VF>;
3718   defm SSZ128 : avx512_fp_scalef_scalar<opcScaler, OpcodeStr, OpNode, f32x_info>,
3719                 avx512_fp_scalar_round<opcScaler, OpcodeStr##"ss", f32x_info, OpNode, SSE_ALU_ITINS_S.s>,
3720                               EVEX_4V,EVEX_CD8<32, CD8VT1>;
3721   defm SDZ128 : avx512_fp_scalef_scalar<opcScaler, OpcodeStr, OpNode, f64x_info>,
3722                 avx512_fp_scalar_round<opcScaler, OpcodeStr##"sd", f64x_info, OpNode, SSE_ALU_ITINS_S.d>,
3723                               EVEX_4V, EVEX_CD8<64, CD8VT1>, VEX_W;
3724
3725   // Define only if AVX512VL feature is present.
3726   let Predicates = [HasVLX] in {
3727     defm PSZ128 : avx512_fp_scalef_p<opc, OpcodeStr, OpNode, v4f32x_info>,
3728                                    EVEX_V128, EVEX_CD8<32, CD8VF>;
3729     defm PSZ256 : avx512_fp_scalef_p<opc, OpcodeStr, OpNode, v8f32x_info>,
3730                                    EVEX_V256, EVEX_CD8<32, CD8VF>;
3731     defm PDZ128 : avx512_fp_scalef_p<opc, OpcodeStr, OpNode, v2f64x_info>,
3732                                    EVEX_V128, VEX_W, EVEX_CD8<64, CD8VF>;
3733     defm PDZ256 : avx512_fp_scalef_p<opc, OpcodeStr, OpNode, v4f64x_info>,
3734                                    EVEX_V256, VEX_W, EVEX_CD8<64, CD8VF>;
3735   }
3736 }
3737 defm VSCALEF : avx512_fp_scalef_all<0x2C, 0x2D, "vscalef", X86scalef>, T8PD;
3738
3739 //===----------------------------------------------------------------------===//
3740 // AVX-512  VPTESTM instructions
3741 //===----------------------------------------------------------------------===//
3742
3743 multiclass avx512_vptest<bits<8> opc, string OpcodeStr, SDNode OpNode,
3744                             X86VectorVTInfo _> {
3745   defm rr : AVX512_maskable_cmp<opc, MRMSrcReg, _, (outs _.KRC:$dst),
3746                    (ins _.RC:$src1, _.RC:$src2), OpcodeStr,
3747                       "$src2, $src1", "$src1, $src2",
3748                    (OpNode (_.VT _.RC:$src1), (_.VT _.RC:$src2))>,
3749                     EVEX_4V;
3750   let mayLoad = 1 in
3751   defm rm : AVX512_maskable_cmp<opc, MRMSrcMem, _, (outs _.KRC:$dst),
3752                    (ins _.RC:$src1, _.MemOp:$src2), OpcodeStr,
3753                        "$src2, $src1", "$src1, $src2",
3754                    (OpNode (_.VT _.RC:$src1),
3755                     (_.VT (bitconvert (_.LdFrag addr:$src2))))>,
3756                     EVEX_4V,
3757                    EVEX_CD8<_.EltSize, CD8VF>;
3758 }
3759
3760 multiclass avx512_vptest_mb<bits<8> opc, string OpcodeStr, SDNode OpNode,
3761                             X86VectorVTInfo _> {
3762   let mayLoad = 1 in
3763   defm rmb : AVX512_maskable_cmp<opc, MRMSrcMem, _, (outs _.KRC:$dst),
3764                     (ins _.RC:$src1, _.ScalarMemOp:$src2), OpcodeStr,
3765                     "${src2}"##_.BroadcastStr##", $src1",
3766                     "$src1, ${src2}"##_.BroadcastStr,
3767                     (OpNode (_.VT _.RC:$src1), (_.VT (X86VBroadcast
3768                                                 (_.ScalarLdFrag addr:$src2))))>,
3769                     EVEX_B, EVEX_4V, EVEX_CD8<_.EltSize, CD8VF>;
3770 }
3771 multiclass avx512_vptest_dq_sizes<bits<8> opc, string OpcodeStr, SDNode OpNode,
3772                                   AVX512VLVectorVTInfo _> {
3773   let Predicates  = [HasAVX512] in
3774   defm Z : avx512_vptest<opc, OpcodeStr, OpNode, _.info512>,
3775            avx512_vptest_mb<opc, OpcodeStr, OpNode, _.info512>, EVEX_V512;
3776
3777   let Predicates = [HasAVX512, HasVLX] in {
3778   defm Z256 : avx512_vptest<opc, OpcodeStr, OpNode, _.info256>,
3779               avx512_vptest_mb<opc, OpcodeStr, OpNode, _.info256>, EVEX_V256;
3780   defm Z128 : avx512_vptest<opc, OpcodeStr, OpNode, _.info128>,
3781               avx512_vptest_mb<opc, OpcodeStr, OpNode, _.info128>, EVEX_V128;
3782   }
3783 }
3784
3785 multiclass avx512_vptest_dq<bits<8> opc, string OpcodeStr, SDNode OpNode> {
3786   defm D : avx512_vptest_dq_sizes<opc, OpcodeStr#"d", OpNode,
3787                                  avx512vl_i32_info>;
3788   defm Q : avx512_vptest_dq_sizes<opc, OpcodeStr#"q", OpNode,
3789                                  avx512vl_i64_info>, VEX_W;
3790 }
3791
3792 multiclass avx512_vptest_wb<bits<8> opc, string OpcodeStr,
3793                                  SDNode OpNode> {
3794   let Predicates = [HasBWI] in {
3795   defm WZ:    avx512_vptest<opc, OpcodeStr#"w", OpNode, v32i16_info>,
3796               EVEX_V512, VEX_W;
3797   defm BZ:    avx512_vptest<opc, OpcodeStr#"b", OpNode, v64i8_info>,
3798               EVEX_V512;
3799   }
3800   let Predicates = [HasVLX, HasBWI] in {
3801
3802   defm WZ256: avx512_vptest<opc, OpcodeStr#"w", OpNode, v16i16x_info>,
3803               EVEX_V256, VEX_W;
3804   defm WZ128: avx512_vptest<opc, OpcodeStr#"w", OpNode, v8i16x_info>,
3805               EVEX_V128, VEX_W;
3806   defm BZ256: avx512_vptest<opc, OpcodeStr#"b", OpNode, v32i8x_info>,
3807               EVEX_V256;
3808   defm BZ128: avx512_vptest<opc, OpcodeStr#"b", OpNode, v16i8x_info>,
3809               EVEX_V128;
3810   }
3811 }
3812
3813 multiclass avx512_vptest_all_forms<bits<8> opc_wb, bits<8> opc_dq, string OpcodeStr,
3814                                    SDNode OpNode> :
3815   avx512_vptest_wb <opc_wb, OpcodeStr, OpNode>,
3816   avx512_vptest_dq<opc_dq, OpcodeStr, OpNode>;
3817
3818 defm VPTESTM   : avx512_vptest_all_forms<0x26, 0x27, "vptestm", X86testm>, T8PD;
3819 defm VPTESTNM  : avx512_vptest_all_forms<0x26, 0x27, "vptestnm", X86testnm>, T8XS;
3820
3821 def : Pat <(i16 (int_x86_avx512_mask_ptestm_d_512 (v16i32 VR512:$src1),
3822                  (v16i32 VR512:$src2), (i16 -1))),
3823                  (COPY_TO_REGCLASS (VPTESTMDZrr VR512:$src1, VR512:$src2), GR16)>;
3824
3825 def : Pat <(i8 (int_x86_avx512_mask_ptestm_q_512 (v8i64 VR512:$src1),
3826                  (v8i64 VR512:$src2), (i8 -1))),
3827                  (COPY_TO_REGCLASS (VPTESTMQZrr VR512:$src1, VR512:$src2), GR8)>;
3828
3829 //===----------------------------------------------------------------------===//
3830 // AVX-512  Shift instructions
3831 //===----------------------------------------------------------------------===//
3832 multiclass avx512_shift_rmi<bits<8> opc, Format ImmFormR, Format ImmFormM,
3833                          string OpcodeStr, SDNode OpNode, X86VectorVTInfo _> {
3834   defm ri : AVX512_maskable<opc, ImmFormR, _, (outs _.RC:$dst),
3835                    (ins _.RC:$src1, u8imm:$src2), OpcodeStr,
3836                       "$src2, $src1", "$src1, $src2",
3837                    (_.VT (OpNode _.RC:$src1, (i8 imm:$src2))),
3838                    SSE_INTSHIFT_ITINS_P.rr>;
3839   let mayLoad = 1 in
3840   defm mi : AVX512_maskable<opc, ImmFormM, _, (outs _.RC:$dst),
3841                    (ins _.MemOp:$src1, u8imm:$src2), OpcodeStr,
3842                        "$src2, $src1", "$src1, $src2",
3843                    (_.VT (OpNode (_.VT (bitconvert (_.LdFrag addr:$src1))),
3844                           (i8 imm:$src2))),
3845                    SSE_INTSHIFT_ITINS_P.rm>;
3846 }
3847
3848 multiclass avx512_shift_rmbi<bits<8> opc, Format ImmFormM,
3849                          string OpcodeStr, SDNode OpNode, X86VectorVTInfo _> {
3850   let mayLoad = 1 in
3851   defm mbi : AVX512_maskable<opc, ImmFormM, _, (outs _.RC:$dst),
3852                    (ins _.ScalarMemOp:$src1, u8imm:$src2), OpcodeStr,
3853       "$src2, ${src1}"##_.BroadcastStr, "${src1}"##_.BroadcastStr##", $src2",
3854      (_.VT (OpNode (X86VBroadcast (_.ScalarLdFrag addr:$src1)), (i8 imm:$src2))),
3855      SSE_INTSHIFT_ITINS_P.rm>, EVEX_B;
3856 }
3857
3858 multiclass avx512_shift_rrm<bits<8> opc, string OpcodeStr, SDNode OpNode,
3859                          ValueType SrcVT, PatFrag bc_frag, X86VectorVTInfo _> {
3860    // src2 is always 128-bit
3861   defm rr : AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
3862                    (ins _.RC:$src1, VR128X:$src2), OpcodeStr,
3863                       "$src2, $src1", "$src1, $src2",
3864                    (_.VT (OpNode _.RC:$src1, (SrcVT VR128X:$src2))),
3865                    SSE_INTSHIFT_ITINS_P.rr>, AVX512BIBase, EVEX_4V;
3866   defm rm : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
3867                    (ins _.RC:$src1, i128mem:$src2), OpcodeStr,
3868                        "$src2, $src1", "$src1, $src2",
3869                    (_.VT (OpNode _.RC:$src1, (bc_frag (loadv2i64 addr:$src2)))),
3870                    SSE_INTSHIFT_ITINS_P.rm>, AVX512BIBase,
3871                    EVEX_4V;
3872 }
3873
3874 multiclass avx512_shift_sizes<bits<8> opc, string OpcodeStr, SDNode OpNode,
3875                                   ValueType SrcVT, PatFrag bc_frag,
3876                                   AVX512VLVectorVTInfo VTInfo, Predicate prd> {
3877   let Predicates = [prd] in
3878   defm Z    : avx512_shift_rrm<opc, OpcodeStr, OpNode, SrcVT, bc_frag,
3879                             VTInfo.info512>, EVEX_V512,
3880                             EVEX_CD8<VTInfo.info512.EltSize, CD8VQ> ;
3881   let Predicates = [prd, HasVLX] in {
3882   defm Z256 : avx512_shift_rrm<opc, OpcodeStr, OpNode, SrcVT, bc_frag,
3883                             VTInfo.info256>, EVEX_V256,
3884                             EVEX_CD8<VTInfo.info256.EltSize, CD8VH>;
3885   defm Z128 : avx512_shift_rrm<opc, OpcodeStr, OpNode, SrcVT, bc_frag,
3886                             VTInfo.info128>, EVEX_V128,
3887                             EVEX_CD8<VTInfo.info128.EltSize, CD8VF>;
3888   }
3889 }
3890
3891 multiclass avx512_shift_types<bits<8> opcd, bits<8> opcq, bits<8> opcw,
3892                               string OpcodeStr, SDNode OpNode> {
3893   defm D : avx512_shift_sizes<opcd, OpcodeStr#"d", OpNode, v4i32, bc_v4i32,
3894                                  avx512vl_i32_info, HasAVX512>;
3895   defm Q : avx512_shift_sizes<opcq, OpcodeStr#"q", OpNode, v2i64, bc_v2i64,
3896                                  avx512vl_i64_info, HasAVX512>, VEX_W;
3897   defm W : avx512_shift_sizes<opcw, OpcodeStr#"w", OpNode, v8i16, bc_v8i16,
3898                                  avx512vl_i16_info, HasBWI>;
3899 }
3900
3901 multiclass avx512_shift_rmi_sizes<bits<8> opc, Format ImmFormR, Format ImmFormM,
3902                                  string OpcodeStr, SDNode OpNode,
3903                                  AVX512VLVectorVTInfo VTInfo> {
3904   let Predicates = [HasAVX512] in
3905   defm Z:    avx512_shift_rmi<opc, ImmFormR, ImmFormM, OpcodeStr, OpNode,
3906                               VTInfo.info512>,
3907              avx512_shift_rmbi<opc, ImmFormM, OpcodeStr, OpNode,
3908                               VTInfo.info512>, EVEX_V512;
3909   let Predicates = [HasAVX512, HasVLX] in {
3910   defm Z256: avx512_shift_rmi<opc, ImmFormR, ImmFormM, OpcodeStr, OpNode,
3911                               VTInfo.info256>,
3912              avx512_shift_rmbi<opc, ImmFormM, OpcodeStr, OpNode,
3913                               VTInfo.info256>, EVEX_V256;
3914   defm Z128: avx512_shift_rmi<opc, ImmFormR, ImmFormM, OpcodeStr, OpNode,
3915                               VTInfo.info128>,
3916              avx512_shift_rmbi<opc, ImmFormM, OpcodeStr, OpNode,
3917                               VTInfo.info128>, EVEX_V128;
3918   }
3919 }
3920
3921 multiclass avx512_shift_rmi_w<bits<8> opcw,
3922                                  Format ImmFormR, Format ImmFormM,
3923                                  string OpcodeStr, SDNode OpNode> {
3924   let Predicates = [HasBWI] in
3925   defm WZ:    avx512_shift_rmi<opcw, ImmFormR, ImmFormM, OpcodeStr, OpNode,
3926                                v32i16_info>, EVEX_V512;
3927   let Predicates = [HasVLX, HasBWI] in {
3928   defm WZ256: avx512_shift_rmi<opcw, ImmFormR, ImmFormM, OpcodeStr, OpNode,
3929                                v16i16x_info>, EVEX_V256;
3930   defm WZ128: avx512_shift_rmi<opcw, ImmFormR, ImmFormM, OpcodeStr, OpNode,
3931                                v8i16x_info>, EVEX_V128;
3932   }
3933 }
3934
3935 multiclass avx512_shift_rmi_dq<bits<8> opcd, bits<8> opcq,
3936                                  Format ImmFormR, Format ImmFormM,
3937                                  string OpcodeStr, SDNode OpNode> {
3938   defm D: avx512_shift_rmi_sizes<opcd, ImmFormR, ImmFormM, OpcodeStr#"d", OpNode,
3939                                  avx512vl_i32_info>, EVEX_CD8<32, CD8VF>;
3940   defm Q: avx512_shift_rmi_sizes<opcq, ImmFormR, ImmFormM, OpcodeStr#"q", OpNode,
3941                                  avx512vl_i64_info>, EVEX_CD8<64, CD8VF>, VEX_W;
3942 }
3943
3944 defm VPSRL : avx512_shift_rmi_dq<0x72, 0x73, MRM2r, MRM2m, "vpsrl", X86vsrli>,
3945              avx512_shift_rmi_w<0x71, MRM2r, MRM2m, "vpsrlw", X86vsrli>, AVX512BIi8Base, EVEX_4V;
3946
3947 defm VPSLL : avx512_shift_rmi_dq<0x72, 0x73, MRM6r, MRM6m, "vpsll", X86vshli>,
3948              avx512_shift_rmi_w<0x71, MRM6r, MRM6m, "vpsllw", X86vshli>, AVX512BIi8Base, EVEX_4V;
3949
3950 defm VPSRA : avx512_shift_rmi_dq<0x72, 0x72, MRM4r, MRM4m, "vpsra", X86vsrai>,
3951              avx512_shift_rmi_w<0x71, MRM4r, MRM4m, "vpsraw", X86vsrai>, AVX512BIi8Base, EVEX_4V;
3952
3953 defm VPROR : avx512_shift_rmi_dq<0x72, 0x72, MRM0r, MRM0m, "vpror", rotr>, AVX512BIi8Base, EVEX_4V;
3954 defm VPROL : avx512_shift_rmi_dq<0x72, 0x72, MRM1r, MRM1m, "vprol", rotl>, AVX512BIi8Base, EVEX_4V;
3955
3956 defm VPSLL : avx512_shift_types<0xF2, 0xF3, 0xF1, "vpsll", X86vshl>;
3957 defm VPSRA : avx512_shift_types<0xE2, 0xE2, 0xE1, "vpsra", X86vsra>;
3958 defm VPSRL : avx512_shift_types<0xD2, 0xD3, 0xD1, "vpsrl", X86vsrl>;
3959
3960 //===-------------------------------------------------------------------===//
3961 // Variable Bit Shifts
3962 //===-------------------------------------------------------------------===//
3963 multiclass avx512_var_shift<bits<8> opc, string OpcodeStr, SDNode OpNode,
3964                             X86VectorVTInfo _> {
3965   defm rr : AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
3966                    (ins _.RC:$src1, _.RC:$src2), OpcodeStr,
3967                       "$src2, $src1", "$src1, $src2",
3968                    (_.VT (OpNode _.RC:$src1, (_.VT _.RC:$src2))),
3969                    SSE_INTSHIFT_ITINS_P.rr>, AVX5128IBase, EVEX_4V;
3970   let mayLoad = 1 in
3971   defm rm : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
3972                    (ins _.RC:$src1, _.MemOp:$src2), OpcodeStr,
3973                        "$src2, $src1", "$src1, $src2",
3974                    (_.VT (OpNode _.RC:$src1,
3975                    (_.VT (bitconvert (_.LdFrag addr:$src2))))),
3976                    SSE_INTSHIFT_ITINS_P.rm>, AVX5128IBase, EVEX_4V,
3977                    EVEX_CD8<_.EltSize, CD8VF>;
3978 }
3979
3980 multiclass avx512_var_shift_mb<bits<8> opc, string OpcodeStr, SDNode OpNode,
3981                             X86VectorVTInfo _> {
3982   let mayLoad = 1 in
3983   defm rmb : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
3984                     (ins _.RC:$src1, _.ScalarMemOp:$src2), OpcodeStr,
3985                     "${src2}"##_.BroadcastStr##", $src1",
3986                     "$src1, ${src2}"##_.BroadcastStr,
3987                     (_.VT (OpNode _.RC:$src1, (_.VT (X86VBroadcast
3988                                                 (_.ScalarLdFrag addr:$src2))))),
3989                     SSE_INTSHIFT_ITINS_P.rm>, AVX5128IBase, EVEX_B,
3990                     EVEX_4V, EVEX_CD8<_.EltSize, CD8VF>;
3991 }
3992 multiclass avx512_var_shift_sizes<bits<8> opc, string OpcodeStr, SDNode OpNode,
3993                                   AVX512VLVectorVTInfo _> {
3994   let Predicates  = [HasAVX512] in
3995   defm Z : avx512_var_shift<opc, OpcodeStr, OpNode, _.info512>,
3996            avx512_var_shift_mb<opc, OpcodeStr, OpNode, _.info512>, EVEX_V512;
3997
3998   let Predicates = [HasAVX512, HasVLX] in {
3999   defm Z256 : avx512_var_shift<opc, OpcodeStr, OpNode, _.info256>,
4000               avx512_var_shift_mb<opc, OpcodeStr, OpNode, _.info256>, EVEX_V256;
4001   defm Z128 : avx512_var_shift<opc, OpcodeStr, OpNode, _.info128>,
4002               avx512_var_shift_mb<opc, OpcodeStr, OpNode, _.info128>, EVEX_V128;
4003   }
4004 }
4005
4006 multiclass avx512_var_shift_types<bits<8> opc, string OpcodeStr,
4007                                  SDNode OpNode> {
4008   defm D : avx512_var_shift_sizes<opc, OpcodeStr#"d", OpNode,
4009                                  avx512vl_i32_info>;
4010   defm Q : avx512_var_shift_sizes<opc, OpcodeStr#"q", OpNode,
4011                                  avx512vl_i64_info>, VEX_W;
4012 }
4013
4014 multiclass avx512_var_shift_w<bits<8> opc, string OpcodeStr,
4015                                  SDNode OpNode> {
4016   let Predicates = [HasBWI] in
4017   defm WZ:    avx512_var_shift<opc, OpcodeStr, OpNode, v32i16_info>,
4018               EVEX_V512, VEX_W;
4019   let Predicates = [HasVLX, HasBWI] in {
4020
4021   defm WZ256: avx512_var_shift<opc, OpcodeStr, OpNode, v16i16x_info>,
4022               EVEX_V256, VEX_W;
4023   defm WZ128: avx512_var_shift<opc, OpcodeStr, OpNode, v8i16x_info>,
4024               EVEX_V128, VEX_W;
4025   }
4026 }
4027
4028 defm VPSLLV : avx512_var_shift_types<0x47, "vpsllv", shl>,
4029               avx512_var_shift_w<0x12, "vpsllvw", shl>;
4030 defm VPSRAV : avx512_var_shift_types<0x46, "vpsrav", sra>,
4031               avx512_var_shift_w<0x11, "vpsravw", sra>;
4032 defm VPSRLV : avx512_var_shift_types<0x45, "vpsrlv", srl>,
4033               avx512_var_shift_w<0x10, "vpsrlvw", srl>;
4034 defm VPRORV : avx512_var_shift_types<0x14, "vprorv", rotr>;
4035 defm VPROLV : avx512_var_shift_types<0x15, "vprolv", rotl>;
4036
4037 //===-------------------------------------------------------------------===//
4038 // 1-src variable permutation VPERMW/D/Q
4039 //===-------------------------------------------------------------------===//
4040 multiclass avx512_vperm_dq_sizes<bits<8> opc, string OpcodeStr, SDNode OpNode,
4041                                   AVX512VLVectorVTInfo _> {
4042   let Predicates  = [HasAVX512] in
4043   defm Z : avx512_var_shift<opc, OpcodeStr, OpNode, _.info512>,
4044            avx512_var_shift_mb<opc, OpcodeStr, OpNode, _.info512>, EVEX_V512;
4045
4046   let Predicates = [HasAVX512, HasVLX] in
4047   defm Z256 : avx512_var_shift<opc, OpcodeStr, OpNode, _.info256>,
4048               avx512_var_shift_mb<opc, OpcodeStr, OpNode, _.info256>, EVEX_V256;
4049 }
4050
4051 multiclass avx512_vpermi_dq_sizes<bits<8> opc, Format ImmFormR, Format ImmFormM,
4052                                  string OpcodeStr, SDNode OpNode,
4053                                  AVX512VLVectorVTInfo VTInfo> {
4054   let Predicates = [HasAVX512] in
4055   defm Z:    avx512_shift_rmi<opc, ImmFormR, ImmFormM, OpcodeStr, OpNode,
4056                               VTInfo.info512>,
4057              avx512_shift_rmbi<opc, ImmFormM, OpcodeStr, OpNode,
4058                               VTInfo.info512>, EVEX_V512;
4059   let Predicates = [HasAVX512, HasVLX] in
4060   defm Z256: avx512_shift_rmi<opc, ImmFormR, ImmFormM, OpcodeStr, OpNode,
4061                               VTInfo.info256>,
4062              avx512_shift_rmbi<opc, ImmFormM, OpcodeStr, OpNode,
4063                               VTInfo.info256>, EVEX_V256;
4064 }
4065
4066
4067 defm VPERM  : avx512_var_shift_w<0x8D, "vpermw", X86VPermv>;
4068
4069 defm VPERMD : avx512_vperm_dq_sizes<0x36, "vpermd", X86VPermv,
4070                                     avx512vl_i32_info>;
4071 defm VPERMQ : avx512_vperm_dq_sizes<0x36, "vpermq", X86VPermv,
4072                                     avx512vl_i64_info>, VEX_W;
4073 defm VPERMPS : avx512_vperm_dq_sizes<0x16, "vpermps", X86VPermv,
4074                                     avx512vl_f32_info>;
4075 defm VPERMPD : avx512_vperm_dq_sizes<0x16, "vpermpd", X86VPermv,
4076                                     avx512vl_f64_info>, VEX_W;
4077
4078 defm VPERMQ : avx512_vpermi_dq_sizes<0x00, MRMSrcReg, MRMSrcMem, "vpermq",
4079                              X86VPermi, avx512vl_i64_info>,
4080                              EVEX, AVX512AIi8Base, EVEX_CD8<64, CD8VF>, VEX_W;
4081 defm VPERMPD : avx512_vpermi_dq_sizes<0x01, MRMSrcReg, MRMSrcMem, "vpermpd",
4082                              X86VPermi, avx512vl_f64_info>,
4083                              EVEX, AVX512AIi8Base, EVEX_CD8<64, CD8VF>, VEX_W;
4084
4085 //===----------------------------------------------------------------------===//
4086 // AVX-512 - VPSHUFD, VPSHUFLW, VPSHUFHW
4087 //===----------------------------------------------------------------------===//
4088
4089 defm VPSHUFD : avx512_shift_rmi_sizes<0x70, MRMSrcReg, MRMSrcMem, "vpshufd",
4090                              X86PShufd, avx512vl_i32_info>,
4091                              EVEX, AVX512BIi8Base, EVEX_CD8<32, CD8VF>;
4092 defm VPSHUFH : avx512_shift_rmi_w<0x70, MRMSrcReg, MRMSrcMem, "vpshufhw",
4093                                   X86PShufhw>, EVEX, AVX512XSIi8Base, VEX_W;
4094 defm VPSHUFL : avx512_shift_rmi_w<0x70, MRMSrcReg, MRMSrcMem, "vpshuflw",
4095                                   X86PShuflw>, EVEX, AVX512XDIi8Base, VEX_W;
4096
4097 multiclass avx512_pshufb_sizes<bits<8> opc, string OpcodeStr, SDNode OpNode> {
4098   let Predicates = [HasBWI] in
4099   defm Z:    avx512_var_shift<opc, OpcodeStr, OpNode, v64i8_info>, EVEX_V512;
4100
4101   let Predicates = [HasVLX, HasBWI] in {
4102   defm Z256: avx512_var_shift<opc, OpcodeStr, OpNode, v32i8x_info>, EVEX_V256;
4103   defm Z128: avx512_var_shift<opc, OpcodeStr, OpNode, v16i8x_info>, EVEX_V128;
4104   }
4105 }
4106
4107 defm VPSHUFB: avx512_pshufb_sizes<0x00, "vpshufb", X86pshufb>;
4108
4109 //===----------------------------------------------------------------------===//
4110 // AVX-512 - MOVDDUP
4111 //===----------------------------------------------------------------------===//
4112
4113 multiclass avx512_movddup<string OpcodeStr, RegisterClass RC, ValueType VT,
4114                         X86MemOperand x86memop, PatFrag memop_frag> {
4115 def rr  : AVX512PDI<0x12, MRMSrcReg, (outs RC:$dst), (ins RC:$src),
4116                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4117                     [(set RC:$dst, (VT (X86Movddup RC:$src)))]>, EVEX;
4118 def rm  : AVX512PDI<0x12, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
4119                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4120                     [(set RC:$dst,
4121                       (VT (X86Movddup (memop_frag addr:$src))))]>, EVEX;
4122 }
4123
4124 defm VMOVDDUPZ : avx512_movddup<"vmovddup", VR512, v8f64, f512mem, loadv8f64>,
4125                  VEX_W, EVEX_V512, EVEX_CD8<64, CD8VF>;
4126 def : Pat<(X86Movddup (v8f64 (scalar_to_vector (loadf64 addr:$src)))),
4127           (VMOVDDUPZrm addr:$src)>;
4128
4129 //===---------------------------------------------------------------------===//
4130 // Replicate Single FP - MOVSHDUP and MOVSLDUP
4131 //===---------------------------------------------------------------------===//
4132 multiclass avx512_replicate_sfp<bits<8> op, SDNode OpNode, string OpcodeStr,
4133                               ValueType vt, RegisterClass RC, PatFrag mem_frag,
4134                               X86MemOperand x86memop> {
4135   def rr : AVX512XSI<op, MRMSrcReg, (outs RC:$dst), (ins RC:$src),
4136                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4137                       [(set RC:$dst, (vt (OpNode RC:$src)))]>, EVEX;
4138   let mayLoad = 1 in
4139   def rm : AVX512XSI<op, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
4140                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4141                       [(set RC:$dst, (OpNode (mem_frag addr:$src)))]>, EVEX;
4142 }
4143
4144 defm VMOVSHDUPZ  : avx512_replicate_sfp<0x16, X86Movshdup, "vmovshdup",
4145                        v16f32, VR512, loadv16f32, f512mem>, EVEX_V512,
4146                        EVEX_CD8<32, CD8VF>;
4147 defm VMOVSLDUPZ  : avx512_replicate_sfp<0x12, X86Movsldup, "vmovsldup",
4148                        v16f32, VR512, loadv16f32, f512mem>, EVEX_V512,
4149                        EVEX_CD8<32, CD8VF>;
4150
4151 def : Pat<(v16i32 (X86Movshdup VR512:$src)), (VMOVSHDUPZrr VR512:$src)>;
4152 def : Pat<(v16i32 (X86Movshdup (loadv16i32 addr:$src))),
4153            (VMOVSHDUPZrm addr:$src)>;
4154 def : Pat<(v16i32 (X86Movsldup VR512:$src)), (VMOVSLDUPZrr VR512:$src)>;
4155 def : Pat<(v16i32 (X86Movsldup (loadv16i32 addr:$src))),
4156            (VMOVSLDUPZrm addr:$src)>;
4157
4158 //===----------------------------------------------------------------------===//
4159 // Move Low to High and High to Low packed FP Instructions
4160 //===----------------------------------------------------------------------===//
4161 def VMOVLHPSZrr : AVX512PSI<0x16, MRMSrcReg, (outs VR128X:$dst),
4162           (ins VR128X:$src1, VR128X:$src2),
4163           "vmovlhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4164           [(set VR128X:$dst, (v4f32 (X86Movlhps VR128X:$src1, VR128X:$src2)))],
4165            IIC_SSE_MOV_LH>, EVEX_4V;
4166 def VMOVHLPSZrr : AVX512PSI<0x12, MRMSrcReg, (outs VR128X:$dst),
4167           (ins VR128X:$src1, VR128X:$src2),
4168           "vmovhlps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4169           [(set VR128X:$dst, (v4f32 (X86Movhlps VR128X:$src1, VR128X:$src2)))],
4170           IIC_SSE_MOV_LH>, EVEX_4V;
4171
4172 let Predicates = [HasAVX512] in {
4173   // MOVLHPS patterns
4174   def : Pat<(v4i32 (X86Movlhps VR128X:$src1, VR128X:$src2)),
4175             (VMOVLHPSZrr VR128X:$src1, VR128X:$src2)>;
4176   def : Pat<(v2i64 (X86Movlhps VR128X:$src1, VR128X:$src2)),
4177             (VMOVLHPSZrr (v2i64 VR128X:$src1), VR128X:$src2)>;
4178
4179   // MOVHLPS patterns
4180   def : Pat<(v4i32 (X86Movhlps VR128X:$src1, VR128X:$src2)),
4181             (VMOVHLPSZrr VR128X:$src1, VR128X:$src2)>;
4182 }
4183
4184 //===----------------------------------------------------------------------===//
4185 // FMA - Fused Multiply Operations
4186 //
4187
4188 let Constraints = "$src1 = $dst" in {
4189 multiclass avx512_fma3p_213_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
4190                                                             X86VectorVTInfo _> {
4191   defm r: AVX512_maskable_3src<opc, MRMSrcReg, _, (outs _.RC:$dst),
4192           (ins _.RC:$src2, _.RC:$src3),
4193           OpcodeStr, "$src3, $src2", "$src2, $src3",
4194           (_.VT (OpNode _.RC:$src1, _.RC:$src2, _.RC:$src3))>,
4195          AVX512FMA3Base;
4196
4197   let mayLoad = 1 in {
4198     defm m: AVX512_maskable_3src<opc, MRMSrcMem, _, (outs _.RC:$dst),
4199             (ins _.RC:$src2, _.MemOp:$src3),
4200             OpcodeStr, "$src3, $src2", "$src2, $src3",
4201             (_.VT (OpNode _.RC:$src1, _.RC:$src2, (_.LdFrag addr:$src3)))>,
4202             AVX512FMA3Base;
4203
4204     defm mb: AVX512_maskable_3src<opc, MRMSrcMem, _, (outs _.RC:$dst),
4205               (ins _.RC:$src2, _.ScalarMemOp:$src3),
4206               OpcodeStr,   !strconcat("${src3}", _.BroadcastStr,", $src2"),
4207               !strconcat("$src2, ${src3}", _.BroadcastStr ),
4208               (OpNode _.RC:$src1,
4209                _.RC:$src2,(_.VT (X86VBroadcast (_.ScalarLdFrag addr:$src3))))>,
4210               AVX512FMA3Base, EVEX_B;
4211   }
4212 }
4213
4214 multiclass avx512_fma3_213_round<bits<8> opc, string OpcodeStr, SDNode OpNode,
4215                                                             X86VectorVTInfo _> {
4216   defm rb: AVX512_maskable_3src<opc, MRMSrcReg, _, (outs _.RC:$dst),
4217           (ins _.RC:$src2, _.RC:$src3, AVX512RC:$rc),
4218           OpcodeStr, "$rc, $src3, $src2", "$src2, $src3, $rc",
4219           (_.VT ( OpNode _.RC:$src1, _.RC:$src2, _.RC:$src3, (i32 imm:$rc)))>,
4220           AVX512FMA3Base, EVEX_B, EVEX_RC;
4221 }
4222 } // Constraints = "$src1 = $dst"
4223
4224 multiclass avx512_fma3p_213_common<bits<8> opc, string OpcodeStr, SDNode OpNode,
4225                                      SDNode OpNodeRnd, AVX512VLVectorVTInfo _> {
4226   let Predicates = [HasAVX512] in {
4227     defm Z      : avx512_fma3p_213_rm<opc, OpcodeStr, OpNode, _.info512>,
4228                   avx512_fma3_213_round<opc, OpcodeStr, OpNodeRnd, _.info512>,
4229                       EVEX_V512, EVEX_CD8<_.info512.EltSize, CD8VF>;
4230   }
4231   let Predicates = [HasVLX, HasAVX512] in {
4232     defm Z256 : avx512_fma3p_213_rm<opc, OpcodeStr, OpNode, _.info256>,
4233                       EVEX_V256, EVEX_CD8<_.info256.EltSize, CD8VF>;
4234     defm Z128 : avx512_fma3p_213_rm<opc, OpcodeStr, OpNode, _.info128>,
4235                       EVEX_V128, EVEX_CD8<_.info128.EltSize, CD8VF>;
4236   }
4237 }
4238
4239 multiclass avx512_fma3p_213_f<bits<8> opc, string OpcodeStr, SDNode OpNode,
4240                                                             SDNode OpNodeRnd > {
4241     defm PS : avx512_fma3p_213_common<opc, OpcodeStr#"ps", OpNode, OpNodeRnd,
4242                                       avx512vl_f32_info>;
4243     defm PD : avx512_fma3p_213_common<opc, OpcodeStr#"pd", OpNode, OpNodeRnd,
4244                                       avx512vl_f64_info>, VEX_W;
4245 }
4246
4247 defm VFMADD213    : avx512_fma3p_213_f<0xA8, "vfmadd213", X86Fmadd, X86FmaddRnd>;
4248 defm VFMSUB213    : avx512_fma3p_213_f<0xAA, "vfmsub213", X86Fmsub, X86FmsubRnd>;
4249 defm VFMADDSUB213 : avx512_fma3p_213_f<0xA6, "vfmaddsub213", X86Fmaddsub, X86FmaddsubRnd>;
4250 defm VFMSUBADD213 : avx512_fma3p_213_f<0xA7, "vfmsubadd213", X86Fmsubadd, X86FmsubaddRnd>;
4251 defm VFNMADD213   : avx512_fma3p_213_f<0xAC, "vfnmadd213", X86Fnmadd, X86FnmaddRnd>;
4252 defm VFNMSUB213   : avx512_fma3p_213_f<0xAE, "vfnmsub213", X86Fnmsub, X86FnmsubRnd>;
4253
4254
4255 let Constraints = "$src1 = $dst" in {
4256 multiclass avx512_fma3p_231_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
4257                                                             X86VectorVTInfo _> {
4258   defm r: AVX512_maskable_3src<opc, MRMSrcReg, _, (outs _.RC:$dst),
4259           (ins _.RC:$src2, _.RC:$src3),
4260           OpcodeStr, "$src3, $src2", "$src2, $src3",
4261           (_.VT (OpNode _.RC:$src2, _.RC:$src3, _.RC:$src1))>,
4262          AVX512FMA3Base;
4263
4264   let mayLoad = 1 in {
4265     defm m: AVX512_maskable_3src<opc, MRMSrcMem, _, (outs _.RC:$dst),
4266             (ins _.RC:$src2, _.MemOp:$src3),
4267             OpcodeStr, "$src3, $src2", "$src2, $src3",
4268             (_.VT (OpNode _.RC:$src2, (_.LdFrag addr:$src3), _.RC:$src1))>,
4269            AVX512FMA3Base;
4270
4271     defm mb: AVX512_maskable_3src<opc, MRMSrcMem, _, (outs _.RC:$dst),
4272            (ins _.RC:$src2, _.ScalarMemOp:$src3),
4273            OpcodeStr, "${src3}"##_.BroadcastStr##", $src2",
4274            "$src2, ${src3}"##_.BroadcastStr,
4275            (_.VT (OpNode _.RC:$src2,
4276                         (_.VT (X86VBroadcast(_.ScalarLdFrag addr:$src3))),
4277                         _.RC:$src1))>, AVX512FMA3Base, EVEX_B;
4278   }
4279 }
4280
4281 multiclass avx512_fma3_231_round<bits<8> opc, string OpcodeStr, SDNode OpNode,
4282                                                             X86VectorVTInfo _> {
4283   defm rb: AVX512_maskable_3src<opc, MRMSrcReg, _, (outs _.RC:$dst),
4284           (ins _.RC:$src2, _.RC:$src3, AVX512RC:$rc),
4285           OpcodeStr, "$rc, $src3, $src2", "$src2, $src3, $rc",
4286           (_.VT ( OpNode _.RC:$src2, _.RC:$src3, _.RC:$src1, (i32 imm:$rc)))>,
4287           AVX512FMA3Base, EVEX_B, EVEX_RC;
4288 }
4289 } // Constraints = "$src1 = $dst"
4290
4291 multiclass avx512_fma3p_231_common<bits<8> opc, string OpcodeStr, SDNode OpNode,
4292                                      SDNode OpNodeRnd, AVX512VLVectorVTInfo _> {
4293   let Predicates = [HasAVX512] in {
4294     defm Z      : avx512_fma3p_231_rm<opc, OpcodeStr, OpNode, _.info512>,
4295                   avx512_fma3_231_round<opc, OpcodeStr, OpNodeRnd, _.info512>,
4296                       EVEX_V512, EVEX_CD8<_.info512.EltSize, CD8VF>;
4297   }
4298   let Predicates = [HasVLX, HasAVX512] in {
4299     defm Z256 : avx512_fma3p_231_rm<opc, OpcodeStr, OpNode, _.info256>,
4300                       EVEX_V256, EVEX_CD8<_.info256.EltSize, CD8VF>;
4301     defm Z128 : avx512_fma3p_231_rm<opc, OpcodeStr, OpNode, _.info128>,
4302                       EVEX_V128, EVEX_CD8<_.info128.EltSize, CD8VF>;
4303   }
4304 }
4305
4306 multiclass avx512_fma3p_231_f<bits<8> opc, string OpcodeStr, SDNode OpNode,
4307                                                             SDNode OpNodeRnd > {
4308     defm PS : avx512_fma3p_231_common<opc, OpcodeStr#"ps", OpNode, OpNodeRnd,
4309                                       avx512vl_f32_info>;
4310     defm PD : avx512_fma3p_231_common<opc, OpcodeStr#"pd", OpNode, OpNodeRnd,
4311                                       avx512vl_f64_info>, VEX_W;
4312 }
4313
4314 defm VFMADD231    : avx512_fma3p_231_f<0xB8, "vfmadd231", X86Fmadd, X86FmaddRnd>;
4315 defm VFMSUB231    : avx512_fma3p_231_f<0xBA, "vfmsub231", X86Fmsub, X86FmsubRnd>;
4316 defm VFMADDSUB231 : avx512_fma3p_231_f<0xB6, "vfmaddsub231", X86Fmaddsub, X86FmaddsubRnd>;
4317 defm VFMSUBADD231 : avx512_fma3p_231_f<0xB7, "vfmsubadd231", X86Fmsubadd, X86FmsubaddRnd>;
4318 defm VFNMADD231   : avx512_fma3p_231_f<0xBC, "vfnmadd231", X86Fnmadd, X86FnmaddRnd>;
4319 defm VFNMSUB231   : avx512_fma3p_231_f<0xBE, "vfnmsub231", X86Fnmsub, X86FnmsubRnd>;
4320
4321 let Constraints = "$src1 = $dst" in {
4322 multiclass avx512_fma3p_132_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
4323                                                             X86VectorVTInfo _> {
4324   defm r: AVX512_maskable_3src<opc, MRMSrcReg, _, (outs _.RC:$dst),
4325           (ins _.RC:$src3, _.RC:$src2),
4326           OpcodeStr, "$src2, $src3", "$src3, $src2",
4327           (_.VT (OpNode _.RC:$src1, _.RC:$src2, _.RC:$src3))>,
4328          AVX512FMA3Base;
4329
4330   let mayLoad = 1 in {
4331     defm m: AVX512_maskable_3src<opc, MRMSrcMem, _, (outs _.RC:$dst),
4332             (ins _.RC:$src3, _.MemOp:$src2),
4333             OpcodeStr, "$src2, $src3", "$src3, $src2",
4334             (_.VT (OpNode _.RC:$src1, (_.LdFrag addr:$src2), _.RC:$src3))>,
4335            AVX512FMA3Base;
4336
4337     defm mb: AVX512_maskable_3src<opc, MRMSrcMem, _, (outs _.RC:$dst),
4338            (ins _.RC:$src3, _.ScalarMemOp:$src2),
4339            OpcodeStr, "${src2}"##_.BroadcastStr##", $src3",
4340            "$src3, ${src2}"##_.BroadcastStr,
4341            (_.VT (OpNode _.RC:$src1,
4342                         (_.VT (X86VBroadcast(_.ScalarLdFrag addr:$src2))),
4343                         _.RC:$src3))>, AVX512FMA3Base, EVEX_B;
4344   }
4345 }
4346
4347 multiclass avx512_fma3_132_round<bits<8> opc, string OpcodeStr, SDNode OpNode,
4348                                                             X86VectorVTInfo _> {
4349   defm rb: AVX512_maskable_3src<opc, MRMSrcReg, _, (outs _.RC:$dst),
4350           (ins _.RC:$src3, _.RC:$src2, AVX512RC:$rc),
4351           OpcodeStr, "$rc, $src2, $src3", "$src3, $src2, $rc",
4352           (_.VT ( OpNode _.RC:$src1, _.RC:$src2, _.RC:$src3, (i32 imm:$rc)))>,
4353           AVX512FMA3Base, EVEX_B, EVEX_RC;
4354 }
4355 } // Constraints = "$src1 = $dst"
4356
4357 multiclass avx512_fma3p_132_common<bits<8> opc, string OpcodeStr, SDNode OpNode,
4358                                      SDNode OpNodeRnd, AVX512VLVectorVTInfo _> {
4359   let Predicates = [HasAVX512] in {
4360     defm Z      : avx512_fma3p_132_rm<opc, OpcodeStr, OpNode, _.info512>,
4361                   avx512_fma3_132_round<opc, OpcodeStr, OpNodeRnd, _.info512>,
4362                       EVEX_V512, EVEX_CD8<_.info512.EltSize, CD8VF>;
4363   }
4364   let Predicates = [HasVLX, HasAVX512] in {
4365     defm Z256 : avx512_fma3p_132_rm<opc, OpcodeStr, OpNode, _.info256>,
4366                       EVEX_V256, EVEX_CD8<_.info256.EltSize, CD8VF>;
4367     defm Z128 : avx512_fma3p_132_rm<opc, OpcodeStr, OpNode, _.info128>,
4368                       EVEX_V128, EVEX_CD8<_.info128.EltSize, CD8VF>;
4369   }
4370 }
4371
4372 multiclass avx512_fma3p_132_f<bits<8> opc, string OpcodeStr, SDNode OpNode,
4373                                                             SDNode OpNodeRnd > {
4374     defm PS : avx512_fma3p_132_common<opc, OpcodeStr#"ps", OpNode, OpNodeRnd,
4375                                       avx512vl_f32_info>;
4376     defm PD : avx512_fma3p_132_common<opc, OpcodeStr#"pd", OpNode, OpNodeRnd,
4377                                       avx512vl_f64_info>, VEX_W;
4378 }
4379
4380 defm VFMADD132    : avx512_fma3p_132_f<0x98, "vfmadd132", X86Fmadd, X86FmaddRnd>;
4381 defm VFMSUB132    : avx512_fma3p_132_f<0x9A, "vfmsub132", X86Fmsub, X86FmsubRnd>;
4382 defm VFMADDSUB132 : avx512_fma3p_132_f<0x96, "vfmaddsub132", X86Fmaddsub, X86FmaddsubRnd>;
4383 defm VFMSUBADD132 : avx512_fma3p_132_f<0x97, "vfmsubadd132", X86Fmsubadd, X86FmsubaddRnd>;
4384 defm VFNMADD132   : avx512_fma3p_132_f<0x9C, "vfnmadd132", X86Fnmadd, X86FnmaddRnd>;
4385 defm VFNMSUB132   : avx512_fma3p_132_f<0x9E, "vfnmsub132", X86Fnmsub, X86FnmsubRnd>;
4386
4387 // Scalar FMA
4388 let Constraints = "$src1 = $dst" in {
4389 multiclass avx512_fma3s_common<bits<8> opc, string OpcodeStr, X86VectorVTInfo _,
4390                                dag RHS_VEC_r, dag RHS_VEC_m, dag RHS_VEC_rb,
4391                                                         dag RHS_r, dag RHS_m > {
4392   defm r_Int: AVX512_maskable_3src_scalar<opc, MRMSrcReg, _, (outs _.RC:$dst),
4393           (ins _.RC:$src2, _.RC:$src3), OpcodeStr,
4394           "$src3, $src2", "$src2, $src3", RHS_VEC_r>, AVX512FMA3Base;
4395
4396   let mayLoad = 1 in
4397     defm m_Int: AVX512_maskable_3src_scalar<opc, MRMSrcMem, _, (outs _.RC:$dst),
4398             (ins _.RC:$src2, _.MemOp:$src3), OpcodeStr,
4399             "$src3, $src2", "$src2, $src3", RHS_VEC_m>, AVX512FMA3Base;
4400
4401   defm rb_Int: AVX512_maskable_3src_scalar<opc, MRMSrcReg, _, (outs _.RC:$dst),
4402          (ins _.RC:$src2, _.RC:$src3, AVX512RC:$rc),
4403          OpcodeStr, "$rc, $src3, $src2", "$src2, $src3, $rc", RHS_VEC_rb>,
4404                                        AVX512FMA3Base, EVEX_B, EVEX_RC;
4405
4406   let isCodeGenOnly = 1 in {
4407     def r     : AVX512FMA3<opc, MRMSrcReg, (outs _.FRC:$dst),
4408                      (ins _.FRC:$src1, _.FRC:$src2, _.FRC:$src3),
4409                      !strconcat(OpcodeStr,
4410                               "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
4411                      [RHS_r]>;
4412     let mayLoad = 1 in
4413       def m     : AVX512FMA3<opc, MRMSrcMem, (outs _.FRC:$dst),
4414                       (ins _.FRC:$src1, _.FRC:$src2, _.ScalarMemOp:$src3),
4415                       !strconcat(OpcodeStr,
4416                                  "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
4417                       [RHS_m]>;
4418   }// isCodeGenOnly = 1
4419 }
4420 }// Constraints = "$src1 = $dst"
4421
4422 multiclass avx512_fma3s_all<bits<8> opc213, bits<8> opc231, bits<8> opc132,
4423          string OpcodeStr, SDNode OpNode, SDNode OpNodeRnd, X86VectorVTInfo _ ,
4424                                                                   string SUFF> {
4425
4426   defm NAME#213#SUFF: avx512_fma3s_common<opc213, OpcodeStr#"213"#_.Suffix , _ ,
4427                 (_.VT (OpNode _.RC:$src2, _.RC:$src1, _.RC:$src3)),
4428                 (_.VT (OpNode _.RC:$src2, _.RC:$src1,
4429                          (_.VT (scalar_to_vector(_.ScalarLdFrag addr:$src3))))),
4430                 (_.VT ( OpNodeRnd _.RC:$src2, _.RC:$src1, _.RC:$src3,
4431                          (i32 imm:$rc))),
4432                 (set _.FRC:$dst, (_.EltVT (OpNode _.FRC:$src2, _.FRC:$src1,
4433                          _.FRC:$src3))),
4434                 (set _.FRC:$dst, (_.EltVT (OpNode _.FRC:$src2, _.FRC:$src1,
4435                          (_.ScalarLdFrag addr:$src3))))>;
4436
4437   defm NAME#231#SUFF: avx512_fma3s_common<opc231, OpcodeStr#"231"#_.Suffix , _ ,
4438                 (_.VT (OpNode _.RC:$src2, _.RC:$src3, _.RC:$src1)),
4439                 (_.VT (OpNode _.RC:$src2,
4440                        (_.VT (scalar_to_vector(_.ScalarLdFrag addr:$src3))),
4441                               _.RC:$src1)),
4442                 (_.VT ( OpNodeRnd _.RC:$src2, _.RC:$src3, _.RC:$src1,
4443                                   (i32 imm:$rc))),
4444                 (set _.FRC:$dst, (_.EltVT (OpNode _.FRC:$src2, _.FRC:$src3,
4445                                           _.FRC:$src1))),
4446                 (set _.FRC:$dst, (_.EltVT (OpNode _.FRC:$src2,
4447                             (_.ScalarLdFrag addr:$src3), _.FRC:$src1)))>;
4448
4449   defm NAME#132#SUFF: avx512_fma3s_common<opc132, OpcodeStr#"132"#_.Suffix , _ ,
4450                 (_.VT (OpNode _.RC:$src1, _.RC:$src3, _.RC:$src2)),
4451                 (_.VT (OpNode _.RC:$src1,
4452                        (_.VT (scalar_to_vector(_.ScalarLdFrag addr:$src3))),
4453                               _.RC:$src2)),
4454                 (_.VT ( OpNodeRnd _.RC:$src1, _.RC:$src3, _.RC:$src2,
4455                          (i32 imm:$rc))),
4456                 (set _.FRC:$dst, (_.EltVT (OpNode _.FRC:$src1, _.FRC:$src3,
4457                          _.FRC:$src2))),
4458                 (set _.FRC:$dst, (_.EltVT (OpNode _.FRC:$src1,
4459                           (_.ScalarLdFrag addr:$src3), _.FRC:$src2)))>;
4460 }
4461
4462 multiclass avx512_fma3s<bits<8> opc213, bits<8> opc231, bits<8> opc132,
4463                              string OpcodeStr, SDNode OpNode, SDNode OpNodeRnd>{
4464   let Predicates = [HasAVX512] in {
4465     defm NAME : avx512_fma3s_all<opc213, opc231, opc132, OpcodeStr, OpNode,
4466                                    OpNodeRnd, f32x_info, "SS">,
4467                                    EVEX_CD8<32, CD8VT1>, VEX_LIG;
4468     defm NAME : avx512_fma3s_all<opc213, opc231, opc132, OpcodeStr, OpNode,
4469                                    OpNodeRnd, f64x_info, "SD">,
4470                                    EVEX_CD8<64, CD8VT1>, VEX_LIG, VEX_W;
4471   }
4472 }
4473
4474 defm VFMADD  : avx512_fma3s<0xA9, 0xB9, 0x99, "vfmadd", X86Fmadd, X86FmaddRnd>;
4475 defm VFMSUB  : avx512_fma3s<0xAB, 0xBB, 0x9B, "vfmsub", X86Fmsub, X86FmsubRnd>;
4476 defm VFNMADD : avx512_fma3s<0xAD, 0xBD, 0x9D, "vfnmadd", X86Fnmadd, X86FnmaddRnd>;
4477 defm VFNMSUB : avx512_fma3s<0xAF, 0xBF, 0x9F, "vfnmsub", X86Fnmsub, X86FnmsubRnd>;
4478
4479 //===----------------------------------------------------------------------===//
4480 // AVX-512  Scalar convert from sign integer to float/double
4481 //===----------------------------------------------------------------------===//
4482
4483 multiclass avx512_vcvtsi<bits<8> opc, SDNode OpNode, RegisterClass SrcRC,
4484                     X86VectorVTInfo DstVT, X86MemOperand x86memop,
4485                     PatFrag ld_frag, string asm> {
4486   let hasSideEffects = 0 in {
4487     def rr : SI<opc, MRMSrcReg, (outs DstVT.FRC:$dst),
4488               (ins DstVT.FRC:$src1, SrcRC:$src),
4489               !strconcat(asm,"\t{$src, $src1, $dst|$dst, $src1, $src}"), []>,
4490               EVEX_4V;
4491     let mayLoad = 1 in
4492       def rm : SI<opc, MRMSrcMem, (outs DstVT.FRC:$dst),
4493               (ins DstVT.FRC:$src1, x86memop:$src),
4494               !strconcat(asm,"\t{$src, $src1, $dst|$dst, $src1, $src}"), []>,
4495               EVEX_4V;
4496   } // hasSideEffects = 0
4497   let isCodeGenOnly = 1 in {
4498     def rr_Int : SI<opc, MRMSrcReg, (outs DstVT.RC:$dst),
4499                   (ins DstVT.RC:$src1, SrcRC:$src2),
4500                   !strconcat(asm,"\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4501                   [(set DstVT.RC:$dst,
4502                         (OpNode (DstVT.VT DstVT.RC:$src1),
4503                                  SrcRC:$src2,
4504                                  (i32 FROUND_CURRENT)))]>, EVEX_4V;
4505
4506     def rm_Int : SI<opc, MRMSrcMem, (outs DstVT.RC:$dst),
4507                   (ins DstVT.RC:$src1, x86memop:$src2),
4508                   !strconcat(asm,"\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4509                   [(set DstVT.RC:$dst,
4510                         (OpNode (DstVT.VT DstVT.RC:$src1),
4511                                  (ld_frag addr:$src2),
4512                                  (i32 FROUND_CURRENT)))]>, EVEX_4V;
4513   }//isCodeGenOnly = 1
4514 }
4515
4516 multiclass avx512_vcvtsi_round<bits<8> opc, SDNode OpNode, RegisterClass SrcRC,
4517                     X86VectorVTInfo DstVT, string asm> {
4518   def rrb_Int : SI<opc, MRMSrcReg, (outs DstVT.RC:$dst),
4519               (ins DstVT.RC:$src1, SrcRC:$src2, AVX512RC:$rc),
4520               !strconcat(asm,
4521                   "\t{$src2, $rc, $src1, $dst|$dst, $src1, $rc, $src2}"),
4522               [(set DstVT.RC:$dst,
4523                     (OpNode (DstVT.VT DstVT.RC:$src1),
4524                              SrcRC:$src2,
4525                              (i32 imm:$rc)))]>, EVEX_4V, EVEX_B, EVEX_RC;
4526 }
4527
4528 multiclass avx512_vcvtsi_common<bits<8> opc, SDNode OpNode, RegisterClass SrcRC,
4529                     X86VectorVTInfo DstVT, X86MemOperand x86memop,
4530                     PatFrag ld_frag, string asm> {
4531   defm NAME : avx512_vcvtsi_round<opc, OpNode, SrcRC, DstVT, asm>,
4532               avx512_vcvtsi<opc, OpNode, SrcRC, DstVT, x86memop, ld_frag, asm>,
4533                         VEX_LIG;
4534 }
4535
4536 let Predicates = [HasAVX512] in {
4537 defm VCVTSI2SSZ  : avx512_vcvtsi_common<0x2A, X86SintToFpRnd, GR32,
4538                                  v4f32x_info, i32mem, loadi32, "cvtsi2ss{l}">,
4539                                  XS, EVEX_CD8<32, CD8VT1>;
4540 defm VCVTSI642SSZ: avx512_vcvtsi_common<0x2A, X86SintToFpRnd, GR64,
4541                                  v4f32x_info, i64mem, loadi64, "cvtsi2ss{q}">,
4542                                  XS, VEX_W, EVEX_CD8<64, CD8VT1>;
4543 defm VCVTSI2SDZ  : avx512_vcvtsi_common<0x2A, X86SintToFpRnd, GR32,
4544                                  v2f64x_info, i32mem, loadi32, "cvtsi2sd{l}">,
4545                                  XD, EVEX_CD8<32, CD8VT1>;
4546 defm VCVTSI642SDZ: avx512_vcvtsi_common<0x2A, X86SintToFpRnd, GR64,
4547                                  v2f64x_info, i64mem, loadi64, "cvtsi2sd{q}">,
4548                                  XD, VEX_W, EVEX_CD8<64, CD8VT1>;
4549
4550 def : Pat<(f32 (sint_to_fp (loadi32 addr:$src))),
4551           (VCVTSI2SSZrm (f32 (IMPLICIT_DEF)), addr:$src)>;
4552 def : Pat<(f32 (sint_to_fp (loadi64 addr:$src))),
4553           (VCVTSI642SSZrm (f32 (IMPLICIT_DEF)), addr:$src)>;
4554 def : Pat<(f64 (sint_to_fp (loadi32 addr:$src))),
4555           (VCVTSI2SDZrm (f64 (IMPLICIT_DEF)), addr:$src)>;
4556 def : Pat<(f64 (sint_to_fp (loadi64 addr:$src))),
4557           (VCVTSI642SDZrm (f64 (IMPLICIT_DEF)), addr:$src)>;
4558
4559 def : Pat<(f32 (sint_to_fp GR32:$src)),
4560           (VCVTSI2SSZrr (f32 (IMPLICIT_DEF)), GR32:$src)>;
4561 def : Pat<(f32 (sint_to_fp GR64:$src)),
4562           (VCVTSI642SSZrr (f32 (IMPLICIT_DEF)), GR64:$src)>;
4563 def : Pat<(f64 (sint_to_fp GR32:$src)),
4564           (VCVTSI2SDZrr (f64 (IMPLICIT_DEF)), GR32:$src)>;
4565 def : Pat<(f64 (sint_to_fp GR64:$src)),
4566           (VCVTSI642SDZrr (f64 (IMPLICIT_DEF)), GR64:$src)>;
4567
4568 defm VCVTUSI2SSZ   : avx512_vcvtsi_common<0x7B, X86UintToFpRnd, GR32,
4569                                   v4f32x_info, i32mem, loadi32,
4570                                   "cvtusi2ss{l}">, XS, EVEX_CD8<32, CD8VT1>;
4571 defm VCVTUSI642SSZ : avx512_vcvtsi_common<0x7B, X86UintToFpRnd, GR64,
4572                                   v4f32x_info, i64mem, loadi64, "cvtusi2ss{q}">,
4573                                   XS, VEX_W, EVEX_CD8<64, CD8VT1>;
4574 defm VCVTUSI2SDZ   : avx512_vcvtsi<0x7B, X86UintToFpRnd, GR32, v2f64x_info,
4575                                   i32mem, loadi32, "cvtusi2sd{l}">,
4576                                   XD, VEX_LIG, EVEX_CD8<32, CD8VT1>;
4577 defm VCVTUSI642SDZ : avx512_vcvtsi_common<0x7B, X86UintToFpRnd, GR64,
4578                                   v2f64x_info, i64mem, loadi64, "cvtusi2sd{q}">,
4579                                   XD, VEX_W, EVEX_CD8<64, CD8VT1>;
4580
4581 def : Pat<(f32 (uint_to_fp (loadi32 addr:$src))),
4582           (VCVTUSI2SSZrm (f32 (IMPLICIT_DEF)), addr:$src)>;
4583 def : Pat<(f32 (uint_to_fp (loadi64 addr:$src))),
4584           (VCVTUSI642SSZrm (f32 (IMPLICIT_DEF)), addr:$src)>;
4585 def : Pat<(f64 (uint_to_fp (loadi32 addr:$src))),
4586           (VCVTUSI2SDZrm (f64 (IMPLICIT_DEF)), addr:$src)>;
4587 def : Pat<(f64 (uint_to_fp (loadi64 addr:$src))),
4588           (VCVTUSI642SDZrm (f64 (IMPLICIT_DEF)), addr:$src)>;
4589
4590 def : Pat<(f32 (uint_to_fp GR32:$src)),
4591           (VCVTUSI2SSZrr (f32 (IMPLICIT_DEF)), GR32:$src)>;
4592 def : Pat<(f32 (uint_to_fp GR64:$src)),
4593           (VCVTUSI642SSZrr (f32 (IMPLICIT_DEF)), GR64:$src)>;
4594 def : Pat<(f64 (uint_to_fp GR32:$src)),
4595           (VCVTUSI2SDZrr (f64 (IMPLICIT_DEF)), GR32:$src)>;
4596 def : Pat<(f64 (uint_to_fp GR64:$src)),
4597           (VCVTUSI642SDZrr (f64 (IMPLICIT_DEF)), GR64:$src)>;
4598 }
4599
4600 //===----------------------------------------------------------------------===//
4601 // AVX-512  Scalar convert from float/double to integer
4602 //===----------------------------------------------------------------------===//
4603 multiclass avx512_cvt_s_int_round<bits<8> opc, RegisterClass SrcRC,
4604                                   RegisterClass DstRC, Intrinsic Int,
4605                            Operand memop, ComplexPattern mem_cpat, string asm> {
4606   let hasSideEffects = 0, Predicates = [HasAVX512] in {
4607     def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src),
4608                 !strconcat(asm,"\t{$src, $dst|$dst, $src}"),
4609                 [(set DstRC:$dst, (Int SrcRC:$src))]>, EVEX, VEX_LIG;
4610     def rb : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src, AVX512RC:$rc),
4611                 !strconcat(asm,"\t{$rc, $src, $dst|$dst, $src, $rc}"), []>,
4612                 EVEX, VEX_LIG, EVEX_B, EVEX_RC;
4613     let mayLoad = 1 in
4614     def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst), (ins memop:$src),
4615                 !strconcat(asm,"\t{$src, $dst|$dst, $src}"), []>, EVEX, VEX_LIG;
4616   } // hasSideEffects = 0, Predicates = [HasAVX512]
4617 }
4618
4619 // Convert float/double to signed/unsigned int 32/64
4620 defm VCVTSS2SIZ: avx512_cvt_s_int_round<0x2D, VR128X, GR32, int_x86_sse_cvtss2si,
4621                                    ssmem, sse_load_f32, "cvtss2si">,
4622                                    XS, EVEX_CD8<32, CD8VT1>;
4623 defm VCVTSS2SI64Z: avx512_cvt_s_int_round<0x2D, VR128X, GR64,
4624                                   int_x86_sse_cvtss2si64,
4625                                    ssmem, sse_load_f32, "cvtss2si">,
4626                                    XS, VEX_W, EVEX_CD8<32, CD8VT1>;
4627 defm VCVTSS2USIZ: avx512_cvt_s_int_round<0x79, VR128X, GR32,
4628                                   int_x86_avx512_cvtss2usi,
4629                                    ssmem, sse_load_f32, "cvtss2usi">,
4630                                    XS, EVEX_CD8<32, CD8VT1>;
4631 defm VCVTSS2USI64Z: avx512_cvt_s_int_round<0x79, VR128X, GR64,
4632                                    int_x86_avx512_cvtss2usi64, ssmem,
4633                                    sse_load_f32, "cvtss2usi">, XS, VEX_W,
4634                                    EVEX_CD8<32, CD8VT1>;
4635 defm VCVTSD2SIZ: avx512_cvt_s_int_round<0x2D, VR128X, GR32, int_x86_sse2_cvtsd2si,
4636                                    sdmem, sse_load_f64, "cvtsd2si">,
4637                                    XD, EVEX_CD8<64, CD8VT1>;
4638 defm VCVTSD2SI64Z: avx512_cvt_s_int_round<0x2D, VR128X, GR64,
4639                                    int_x86_sse2_cvtsd2si64,
4640                                    sdmem, sse_load_f64, "cvtsd2si">,
4641                                    XD, VEX_W, EVEX_CD8<64, CD8VT1>;
4642 defm VCVTSD2USIZ:   avx512_cvt_s_int_round<0x79, VR128X, GR32,
4643                                    int_x86_avx512_cvtsd2usi,
4644                                    sdmem, sse_load_f64, "cvtsd2usi">,
4645                                    XD, EVEX_CD8<64, CD8VT1>;
4646 defm VCVTSD2USI64Z: avx512_cvt_s_int_round<0x79, VR128X, GR64,
4647                                    int_x86_avx512_cvtsd2usi64, sdmem,
4648                                    sse_load_f64, "cvtsd2usi">, XD, VEX_W,
4649                                    EVEX_CD8<64, CD8VT1>;
4650
4651 let isCodeGenOnly = 1 , Predicates = [HasAVX512] in {
4652   defm Int_VCVTSI2SSZ : sse12_cvt_sint_3addr<0x2A, GR32, VR128X,
4653             int_x86_sse_cvtsi2ss, i32mem, loadi32, "cvtsi2ss{l}",
4654             SSE_CVT_Scalar, 0>, XS, EVEX_4V;
4655   defm Int_VCVTSI2SS64Z : sse12_cvt_sint_3addr<0x2A, GR64, VR128X,
4656             int_x86_sse_cvtsi642ss, i64mem, loadi64, "cvtsi2ss{q}",
4657             SSE_CVT_Scalar, 0>, XS, EVEX_4V, VEX_W;
4658   defm Int_VCVTSI2SDZ : sse12_cvt_sint_3addr<0x2A, GR32, VR128X,
4659             int_x86_sse2_cvtsi2sd, i32mem, loadi32, "cvtsi2sd{l}",
4660             SSE_CVT_Scalar, 0>, XD, EVEX_4V;
4661   defm Int_VCVTSI2SD64Z : sse12_cvt_sint_3addr<0x2A, GR64, VR128X,
4662             int_x86_sse2_cvtsi642sd, i64mem, loadi64, "cvtsi2sd{q}",
4663             SSE_CVT_Scalar, 0>, XD, EVEX_4V, VEX_W;
4664
4665   defm Int_VCVTUSI2SDZ : sse12_cvt_sint_3addr<0x2A, GR32, VR128X,
4666             int_x86_avx512_cvtusi2sd, i32mem, loadi32, "cvtusi2sd{l}",
4667             SSE_CVT_Scalar, 0>, XD, EVEX_4V;
4668 } // isCodeGenOnly = 1, Predicates = [HasAVX512]
4669
4670 // Convert float/double to signed/unsigned int 32/64 with truncation
4671 multiclass avx512_cvt_s_all<bits<8> opc, string asm, X86VectorVTInfo _SrcRC,
4672                             X86VectorVTInfo _DstRC, SDNode OpNode,
4673                             SDNode OpNodeRnd>{
4674 let Predicates = [HasAVX512] in {
4675   def rr : SI<opc, MRMSrcReg, (outs _DstRC.RC:$dst), (ins _SrcRC.FRC:$src),
4676               !strconcat(asm,"\t{$src, $dst|$dst, $src}"),
4677               [(set _DstRC.RC:$dst, (OpNode _SrcRC.FRC:$src))]>, EVEX;
4678   def rb : SI<opc, MRMSrcReg, (outs _DstRC.RC:$dst), (ins _SrcRC.FRC:$src),
4679                 !strconcat(asm,"\t{{sae}, $src, $dst|$dst, $src, {sae}}"),
4680                 []>, EVEX, EVEX_B;
4681   def rm : SI<opc, MRMSrcMem, (outs _DstRC.RC:$dst), (ins _SrcRC.MemOp:$src),
4682               !strconcat(asm,"\t{$src, $dst|$dst, $src}"),
4683               [(set _DstRC.RC:$dst, (OpNode (_SrcRC.ScalarLdFrag addr:$src)))]>,
4684               EVEX;
4685
4686   let isCodeGenOnly = 1,hasSideEffects = 0 in {
4687       def rr_Int : SI<opc, MRMSrcReg, (outs _DstRC.RC:$dst), (ins _SrcRC.RC:$src),
4688                 !strconcat(asm,"\t{$src, $dst|$dst, $src}"),
4689                [(set _DstRC.RC:$dst, (OpNodeRnd _SrcRC.RC:$src,
4690                                      (i32 FROUND_CURRENT)))]>, EVEX, VEX_LIG;
4691       def rb_Int : SI<opc, MRMSrcReg, (outs _DstRC.RC:$dst), (ins _SrcRC.RC:$src),
4692                 !strconcat(asm,"\t{{sae}, $src, $dst|$dst, $src, {sae}}"),
4693                 [(set _DstRC.RC:$dst, (OpNodeRnd _SrcRC.RC:$src,
4694                                       (i32 FROUND_NO_EXC)))]>,
4695                                       EVEX,VEX_LIG , EVEX_B;
4696       let mayLoad = 1 in
4697         def rm_Int : SI<opc, MRMSrcMem, (outs _DstRC.RC:$dst),
4698                     (ins _SrcRC.MemOp:$src),
4699                     !strconcat(asm,"\t{$src, $dst|$dst, $src}"),
4700                     []>, EVEX, VEX_LIG;
4701
4702   } // isCodeGenOnly = 1, hasSideEffects = 0
4703 } //HasAVX512
4704 }
4705
4706
4707 defm VCVTTSS2SIZ: avx512_cvt_s_all<0x2C, "cvttss2si", f32x_info, i32x_info,
4708                         fp_to_sint,X86cvttss2IntRnd>,
4709                         XS, EVEX_CD8<32, CD8VT1>;
4710 defm VCVTTSS2SI64Z: avx512_cvt_s_all<0x2C, "cvttss2si", f32x_info, i64x_info,
4711                         fp_to_sint,X86cvttss2IntRnd>,
4712                         VEX_W, XS, EVEX_CD8<32, CD8VT1>;
4713 defm VCVTTSD2SIZ: avx512_cvt_s_all<0x2C, "cvttsd2si", f64x_info, i32x_info,
4714                         fp_to_sint,X86cvttsd2IntRnd>,
4715                         XD, EVEX_CD8<64, CD8VT1>;
4716 defm VCVTTSD2SI64Z: avx512_cvt_s_all<0x2C, "cvttsd2si", f64x_info, i64x_info,
4717                         fp_to_sint,X86cvttsd2IntRnd>,
4718                         VEX_W, XD, EVEX_CD8<64, CD8VT1>;
4719
4720 defm VCVTTSS2USIZ: avx512_cvt_s_all<0x78, "cvttss2usi", f32x_info, i32x_info,
4721                         fp_to_uint,X86cvttss2UIntRnd>,
4722                         XS, EVEX_CD8<32, CD8VT1>;
4723 defm VCVTTSS2USI64Z: avx512_cvt_s_all<0x78, "cvttss2usi", f32x_info, i64x_info,
4724                         fp_to_uint,X86cvttss2UIntRnd>,
4725                         XS,VEX_W, EVEX_CD8<32, CD8VT1>;
4726 defm VCVTTSD2USIZ: avx512_cvt_s_all<0x78, "cvttsd2usi", f64x_info, i32x_info,
4727                         fp_to_uint,X86cvttsd2UIntRnd>,
4728                         XD, EVEX_CD8<64, CD8VT1>;
4729 defm VCVTTSD2USI64Z: avx512_cvt_s_all<0x78, "cvttsd2usi", f64x_info, i64x_info,
4730                         fp_to_uint,X86cvttsd2UIntRnd>,
4731                         XD, VEX_W, EVEX_CD8<64, CD8VT1>;
4732 let Predicates = [HasAVX512] in {
4733   def : Pat<(i32 (int_x86_sse_cvttss2si (v4f32 VR128X:$src))),
4734             (VCVTTSS2SIZrr_Int (COPY_TO_REGCLASS VR128X:$src, FR32X))>;
4735   def : Pat<(i64 (int_x86_sse_cvttss2si64 (v4f32 VR128X:$src))),
4736             (VCVTTSS2SI64Zrr_Int (COPY_TO_REGCLASS VR128X:$src, FR32X))>;
4737   def : Pat<(i32 (int_x86_sse2_cvttsd2si (v2f64 VR128X:$src))),
4738             (VCVTTSD2SIZrr_Int (COPY_TO_REGCLASS VR128X:$src, FR64X))>;
4739   def : Pat<(i64 (int_x86_sse2_cvttsd2si64 (v2f64 VR128X:$src))),
4740             (VCVTTSD2SI64Zrr_Int (COPY_TO_REGCLASS VR128X:$src, FR64X))>;
4741
4742 } // HasAVX512
4743 //===----------------------------------------------------------------------===//
4744 // AVX-512  Convert form float to double and back
4745 //===----------------------------------------------------------------------===//
4746 multiclass avx512_cvt_fp_scalar<bits<8> opc, string OpcodeStr, X86VectorVTInfo _,
4747                          X86VectorVTInfo _Src, SDNode OpNode> {
4748   defm rr : AVX512_maskable_scalar<opc, MRMSrcReg, _, (outs _.RC:$dst),
4749                          (ins _Src.RC:$src1, _Src.RC:$src2), OpcodeStr,
4750                          "$src2, $src1", "$src1, $src2",
4751                          (_.VT (OpNode (_Src.VT _Src.RC:$src1),
4752                                        (_Src.VT _Src.RC:$src2)))>,
4753                          EVEX_4V, VEX_LIG, Sched<[WriteCvtF2F]>;
4754   defm rm : AVX512_maskable_scalar<opc, MRMSrcMem, _, (outs _.RC:$dst),
4755                          (ins _Src.RC:$src1, _Src.MemOp:$src2), OpcodeStr,
4756                          "$src2, $src1", "$src1, $src2",
4757                          (_.VT (OpNode (_Src.VT _Src.RC:$src1),
4758                                   (_Src.VT (scalar_to_vector
4759                                             (_Src.ScalarLdFrag addr:$src2)))))>,
4760                          EVEX_4V, VEX_LIG, Sched<[WriteCvtF2FLd, ReadAfterLd]>;
4761 }
4762
4763 // Scalar Coversion with SAE - suppress all exceptions
4764 multiclass avx512_cvt_fp_sae_scalar<bits<8> opc, string OpcodeStr, X86VectorVTInfo _,
4765                          X86VectorVTInfo _Src, SDNode OpNodeRnd> {
4766   defm rrb : AVX512_maskable_scalar<opc, MRMSrcReg, _, (outs _.RC:$dst),
4767                         (ins _Src.RC:$src1, _Src.RC:$src2), OpcodeStr,
4768                         "{sae}, $src2, $src1", "$src1, $src2, {sae}",
4769                         (_.VT (OpNodeRnd (_Src.VT _Src.RC:$src1),
4770                                          (_Src.VT _Src.RC:$src2),
4771                                          (i32 FROUND_NO_EXC)))>,
4772                         EVEX_4V, VEX_LIG, EVEX_B;
4773 }
4774
4775 // Scalar Conversion with rounding control (RC)
4776 multiclass avx512_cvt_fp_rc_scalar<bits<8> opc, string OpcodeStr, X86VectorVTInfo _,
4777                          X86VectorVTInfo _Src, SDNode OpNodeRnd> {
4778   defm rrb : AVX512_maskable_scalar<opc, MRMSrcReg, _, (outs _.RC:$dst),
4779                         (ins _Src.RC:$src1, _Src.RC:$src2, AVX512RC:$rc), OpcodeStr,
4780                         "$rc, $src2, $src1", "$src1, $src2, $rc",
4781                         (_.VT (OpNodeRnd (_Src.VT _Src.RC:$src1),
4782                                          (_Src.VT _Src.RC:$src2), (i32 imm:$rc)))>,
4783                         EVEX_4V, VEX_LIG, Sched<[WriteCvtF2FLd, ReadAfterLd]>,
4784                         EVEX_B, EVEX_RC;
4785 }
4786 multiclass avx512_cvt_fp_scalar_sd2ss<bits<8> opc, string OpcodeStr, SDNode OpNode,
4787                                   SDNode OpNodeRnd, X86VectorVTInfo _src,
4788                                                         X86VectorVTInfo _dst> {
4789   let Predicates = [HasAVX512] in {
4790     defm Z : avx512_cvt_fp_scalar<opc, OpcodeStr, _dst, _src, OpNode>,
4791              avx512_cvt_fp_rc_scalar<opc, OpcodeStr, _dst, _src,
4792                                OpNodeRnd>, VEX_W, EVEX_CD8<64, CD8VT1>,
4793                                EVEX_V512, XD;
4794   }
4795 }
4796
4797 multiclass avx512_cvt_fp_scalar_ss2sd<bits<8> opc, string OpcodeStr, SDNode OpNode,
4798                                     SDNode OpNodeRnd, X86VectorVTInfo _src,
4799                                                           X86VectorVTInfo _dst> {
4800   let Predicates = [HasAVX512] in {
4801     defm Z : avx512_cvt_fp_scalar<opc, OpcodeStr, _dst, _src, OpNode>,
4802              avx512_cvt_fp_sae_scalar<opc, OpcodeStr, _dst, _src, OpNodeRnd>,
4803              EVEX_CD8<32, CD8VT1>, XS, EVEX_V512;
4804   }
4805 }
4806 defm VCVTSD2SS : avx512_cvt_fp_scalar_sd2ss<0x5A, "vcvtsd2ss", X86fround,
4807                                          X86froundRnd, f64x_info, f32x_info>;
4808 defm VCVTSS2SD : avx512_cvt_fp_scalar_ss2sd<0x5A, "vcvtss2sd", X86fpext,
4809                                           X86fpextRnd,f32x_info, f64x_info >;
4810
4811 def : Pat<(f64 (fextend FR32X:$src)),
4812           (COPY_TO_REGCLASS (VCVTSS2SDZrr (COPY_TO_REGCLASS FR32X:$src, VR128X),
4813                                (COPY_TO_REGCLASS FR32X:$src, VR128X)), VR128X)>,
4814           Requires<[HasAVX512]>;
4815 def : Pat<(f64 (fextend (loadf32 addr:$src))),
4816           (COPY_TO_REGCLASS (VCVTSS2SDZrm (v4f32 (IMPLICIT_DEF)), addr:$src), VR128X)>,
4817           Requires<[HasAVX512]>;
4818
4819 def : Pat<(f64 (extloadf32 addr:$src)),
4820       (COPY_TO_REGCLASS (VCVTSS2SDZrm (v4f32 (IMPLICIT_DEF)), addr:$src), VR128X)>,
4821       Requires<[HasAVX512, OptForSize]>;
4822
4823 def : Pat<(f64 (extloadf32 addr:$src)),
4824           (COPY_TO_REGCLASS (VCVTSS2SDZrr (v4f32 (IMPLICIT_DEF)),
4825                     (COPY_TO_REGCLASS (VMOVSSZrm addr:$src), VR128X)), VR128X)>,
4826           Requires<[HasAVX512, OptForSpeed]>;
4827
4828 def : Pat<(f32 (fround FR64X:$src)),
4829           (COPY_TO_REGCLASS (VCVTSD2SSZrr (COPY_TO_REGCLASS FR64X:$src, VR128X),
4830                     (COPY_TO_REGCLASS FR64X:$src, VR128X)), VR128X)>,
4831            Requires<[HasAVX512]>;
4832 //===----------------------------------------------------------------------===//
4833 // AVX-512  Vector convert from signed/unsigned integer to float/double
4834 //          and from float/double to signed/unsigned integer
4835 //===----------------------------------------------------------------------===//
4836
4837 multiclass avx512_vcvt_fp<bits<8> opc, string OpcodeStr, X86VectorVTInfo _,
4838                          X86VectorVTInfo _Src, SDNode OpNode,
4839                          string Broadcast = _.BroadcastStr,
4840                          string Alias = ""> {
4841
4842   defm rr : AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
4843                          (ins _Src.RC:$src), OpcodeStr, "$src", "$src",
4844                          (_.VT (OpNode (_Src.VT _Src.RC:$src)))>, EVEX;
4845
4846   defm rm : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
4847                          (ins _Src.MemOp:$src), OpcodeStr#Alias, "$src", "$src",
4848                          (_.VT (OpNode (_Src.VT
4849                              (bitconvert (_Src.LdFrag addr:$src)))))>, EVEX;
4850
4851   defm rmb : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
4852                          (ins _Src.MemOp:$src), OpcodeStr,
4853                          "${src}"##Broadcast, "${src}"##Broadcast,
4854                          (_.VT (OpNode (_Src.VT
4855                                   (X86VBroadcast (_Src.ScalarLdFrag addr:$src)))
4856                             ))>, EVEX, EVEX_B;
4857 }
4858 // Coversion with SAE - suppress all exceptions
4859 multiclass avx512_vcvt_fp_sae<bits<8> opc, string OpcodeStr, X86VectorVTInfo _,
4860                          X86VectorVTInfo _Src, SDNode OpNodeRnd> {
4861   defm rrb : AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
4862                         (ins _Src.RC:$src), OpcodeStr,
4863                         "{sae}, $src", "$src, {sae}",
4864                         (_.VT (OpNodeRnd (_Src.VT _Src.RC:$src),
4865                                (i32 FROUND_NO_EXC)))>,
4866                         EVEX, EVEX_B;
4867 }
4868
4869 // Conversion with rounding control (RC)
4870 multiclass avx512_vcvt_fp_rc<bits<8> opc, string OpcodeStr, X86VectorVTInfo _,
4871                          X86VectorVTInfo _Src, SDNode OpNodeRnd> {
4872   defm rrb : AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
4873                         (ins _Src.RC:$src, AVX512RC:$rc), OpcodeStr,
4874                         "$rc, $src", "$src, $rc",
4875                         (_.VT (OpNodeRnd (_Src.VT _Src.RC:$src), (i32 imm:$rc)))>,
4876                         EVEX, EVEX_B, EVEX_RC;
4877 }
4878
4879 // Extend Float to Double
4880 multiclass avx512_cvtps2pd<bits<8> opc, string OpcodeStr> {
4881   let Predicates = [HasAVX512] in {
4882     defm Z : avx512_vcvt_fp<opc, OpcodeStr, v8f64_info, v8f32x_info, fextend>,
4883              avx512_vcvt_fp_sae<opc, OpcodeStr, v8f64_info, v8f32x_info,
4884                                 X86vfpextRnd>, EVEX_V512;
4885   }
4886   let Predicates = [HasVLX] in {
4887     defm Z128 : avx512_vcvt_fp<opc, OpcodeStr, v2f64x_info, v4f32x_info,
4888                                X86vfpext, "{1to2}">, EVEX_V128;
4889     defm Z256 : avx512_vcvt_fp<opc, OpcodeStr, v4f64x_info, v4f32x_info, fextend>,
4890                                      EVEX_V256;
4891   }
4892 }
4893
4894 // Truncate Double to Float
4895 multiclass avx512_cvtpd2ps<bits<8> opc, string OpcodeStr> {
4896   let Predicates = [HasAVX512] in {
4897     defm Z : avx512_vcvt_fp<opc, OpcodeStr, v8f32x_info, v8f64_info, fround>,
4898              avx512_vcvt_fp_rc<opc, OpcodeStr, v8f32x_info, v8f64_info,
4899                                X86vfproundRnd>, EVEX_V512;
4900   }
4901   let Predicates = [HasVLX] in {
4902     defm Z128 : avx512_vcvt_fp<opc, OpcodeStr, v4f32x_info, v2f64x_info,
4903                                X86vfpround, "{1to2}", "{x}">, EVEX_V128;
4904     defm Z256 : avx512_vcvt_fp<opc, OpcodeStr, v4f32x_info, v4f64x_info, fround,
4905                                "{1to4}", "{y}">, EVEX_V256;
4906   }
4907 }
4908
4909 defm VCVTPD2PS : avx512_cvtpd2ps<0x5A, "vcvtpd2ps">,
4910                                   VEX_W, PD, EVEX_CD8<64, CD8VF>;
4911 defm VCVTPS2PD : avx512_cvtps2pd<0x5A, "vcvtps2pd">,
4912                                   PS, EVEX_CD8<32, CD8VH>;
4913
4914 def : Pat<(v8f64 (extloadv8f32 addr:$src)),
4915             (VCVTPS2PDZrm addr:$src)>;
4916
4917 let Predicates = [HasVLX] in {
4918   def : Pat<(v4f64 (extloadv4f32 addr:$src)),
4919               (VCVTPS2PDZ256rm addr:$src)>;
4920 }
4921
4922 // Convert Signed/Unsigned Doubleword to Double
4923 multiclass avx512_cvtdq2pd<bits<8> opc, string OpcodeStr, SDNode OpNode,
4924                            SDNode OpNode128> {
4925   // No rounding in this op
4926   let Predicates = [HasAVX512] in
4927     defm Z : avx512_vcvt_fp<opc, OpcodeStr, v8f64_info, v8i32x_info, OpNode>,
4928                                      EVEX_V512;
4929
4930   let Predicates = [HasVLX] in {
4931     defm Z128 : avx512_vcvt_fp<opc, OpcodeStr, v2f64x_info, v4i32x_info,
4932                                      OpNode128, "{1to2}">, EVEX_V128;
4933     defm Z256 : avx512_vcvt_fp<opc, OpcodeStr, v4f64x_info, v4i32x_info, OpNode>,
4934                                      EVEX_V256;
4935   }
4936 }
4937
4938 // Convert Signed/Unsigned Doubleword to Float
4939 multiclass avx512_cvtdq2ps<bits<8> opc, string OpcodeStr, SDNode OpNode,
4940                            SDNode OpNodeRnd> {
4941   let Predicates = [HasAVX512] in
4942     defm Z : avx512_vcvt_fp<opc, OpcodeStr, v16f32_info, v16i32_info, OpNode>,
4943              avx512_vcvt_fp_rc<opc, OpcodeStr, v16f32_info, v16i32_info,
4944                                OpNodeRnd>, EVEX_V512;
4945
4946   let Predicates = [HasVLX] in {
4947     defm Z128 : avx512_vcvt_fp<opc, OpcodeStr, v4f32x_info, v4i32x_info, OpNode>,
4948                                      EVEX_V128;
4949     defm Z256 : avx512_vcvt_fp<opc, OpcodeStr, v8f32x_info, v8i32x_info, OpNode>,
4950                                      EVEX_V256;
4951   }
4952 }
4953
4954 // Convert Float to Signed/Unsigned Doubleword with truncation
4955 multiclass avx512_cvttps2dq<bits<8> opc, string OpcodeStr,
4956                                   SDNode OpNode, SDNode OpNodeRnd> {
4957   let Predicates = [HasAVX512] in {
4958     defm Z : avx512_vcvt_fp<opc, OpcodeStr, v16i32_info, v16f32_info, OpNode>,
4959              avx512_vcvt_fp_sae<opc, OpcodeStr, v16i32_info, v16f32_info,
4960                                 OpNodeRnd>, EVEX_V512;
4961   }
4962   let Predicates = [HasVLX] in {
4963     defm Z128 : avx512_vcvt_fp<opc, OpcodeStr, v4i32x_info, v4f32x_info, OpNode>,
4964                                      EVEX_V128;
4965     defm Z256 : avx512_vcvt_fp<opc, OpcodeStr, v8i32x_info, v8f32x_info, OpNode>,
4966                                      EVEX_V256;
4967   }
4968 }
4969
4970 // Convert Float to Signed/Unsigned Doubleword
4971 multiclass avx512_cvtps2dq<bits<8> opc, string OpcodeStr,
4972                                   SDNode OpNode, SDNode OpNodeRnd> {
4973   let Predicates = [HasAVX512] in {
4974     defm Z : avx512_vcvt_fp<opc, OpcodeStr, v16i32_info, v16f32_info, OpNode>,
4975              avx512_vcvt_fp_rc<opc, OpcodeStr, v16i32_info, v16f32_info,
4976                                 OpNodeRnd>, EVEX_V512;
4977   }
4978   let Predicates = [HasVLX] in {
4979     defm Z128 : avx512_vcvt_fp<opc, OpcodeStr, v4i32x_info, v4f32x_info, OpNode>,
4980                                      EVEX_V128;
4981     defm Z256 : avx512_vcvt_fp<opc, OpcodeStr, v8i32x_info, v8f32x_info, OpNode>,
4982                                      EVEX_V256;
4983   }
4984 }
4985
4986 // Convert Double to Signed/Unsigned Doubleword with truncation
4987 multiclass avx512_cvttpd2dq<bits<8> opc, string OpcodeStr,
4988                                   SDNode OpNode, SDNode OpNodeRnd> {
4989   let Predicates = [HasAVX512] in {
4990     defm Z : avx512_vcvt_fp<opc, OpcodeStr, v8i32x_info, v8f64_info, OpNode>,
4991              avx512_vcvt_fp_sae<opc, OpcodeStr, v8i32x_info, v8f64_info,
4992                                 OpNodeRnd>, EVEX_V512;
4993   }
4994   let Predicates = [HasVLX] in {
4995     // we need "x"/"y" suffixes in order to distinguish between 128 and 256
4996     // memory forms of these instructions in Asm Parcer. They have the same
4997     // dest type - 'v4i32x_info'. We also specify the broadcast string explicitly
4998     // due to the same reason.
4999     defm Z128 : avx512_vcvt_fp<opc, OpcodeStr, v4i32x_info, v2f64x_info, OpNode,
5000                                "{1to2}", "{x}">, EVEX_V128;
5001     defm Z256 : avx512_vcvt_fp<opc, OpcodeStr, v4i32x_info, v4f64x_info, OpNode,
5002                                "{1to4}", "{y}">, EVEX_V256;
5003   }
5004 }
5005
5006 // Convert Double to Signed/Unsigned Doubleword
5007 multiclass avx512_cvtpd2dq<bits<8> opc, string OpcodeStr,
5008                                   SDNode OpNode, SDNode OpNodeRnd> {
5009   let Predicates = [HasAVX512] in {
5010     defm Z : avx512_vcvt_fp<opc, OpcodeStr, v8i32x_info, v8f64_info, OpNode>,
5011              avx512_vcvt_fp_rc<opc, OpcodeStr, v8i32x_info, v8f64_info,
5012                                OpNodeRnd>, EVEX_V512;
5013   }
5014   let Predicates = [HasVLX] in {
5015     // we need "x"/"y" suffixes in order to distinguish between 128 and 256
5016     // memory forms of these instructions in Asm Parcer. They have the same
5017     // dest type - 'v4i32x_info'. We also specify the broadcast string explicitly
5018     // due to the same reason.
5019     defm Z128 : avx512_vcvt_fp<opc, OpcodeStr, v4i32x_info, v2f64x_info, OpNode,
5020                                "{1to2}", "{x}">, EVEX_V128;
5021     defm Z256 : avx512_vcvt_fp<opc, OpcodeStr, v4i32x_info, v4f64x_info, OpNode,
5022                                "{1to4}", "{y}">, EVEX_V256;
5023   }
5024 }
5025
5026 // Convert Double to Signed/Unsigned Quardword
5027 multiclass avx512_cvtpd2qq<bits<8> opc, string OpcodeStr,
5028                                   SDNode OpNode, SDNode OpNodeRnd> {
5029   let Predicates = [HasDQI] in {
5030     defm Z : avx512_vcvt_fp<opc, OpcodeStr, v8i64_info, v8f64_info, OpNode>,
5031              avx512_vcvt_fp_rc<opc, OpcodeStr, v8i64_info, v8f64_info,
5032                                OpNodeRnd>, EVEX_V512;
5033   }
5034   let Predicates = [HasDQI, HasVLX] in {
5035     defm Z128 : avx512_vcvt_fp<opc, OpcodeStr, v2i64x_info, v2f64x_info, OpNode>,
5036                                EVEX_V128;
5037     defm Z256 : avx512_vcvt_fp<opc, OpcodeStr, v4i64x_info, v4f64x_info, OpNode>,
5038                                EVEX_V256;
5039   }
5040 }
5041
5042 // Convert Double to Signed/Unsigned Quardword with truncation
5043 multiclass avx512_cvttpd2qq<bits<8> opc, string OpcodeStr,
5044                                   SDNode OpNode, SDNode OpNodeRnd> {
5045   let Predicates = [HasDQI] in {
5046     defm Z : avx512_vcvt_fp<opc, OpcodeStr, v8i64_info, v8f64_info, OpNode>,
5047              avx512_vcvt_fp_sae<opc, OpcodeStr, v8i64_info, v8f64_info,
5048                                OpNodeRnd>, EVEX_V512;
5049   }
5050   let Predicates = [HasDQI, HasVLX] in {
5051     defm Z128 : avx512_vcvt_fp<opc, OpcodeStr, v2i64x_info, v2f64x_info, OpNode>,
5052                                EVEX_V128;
5053     defm Z256 : avx512_vcvt_fp<opc, OpcodeStr, v4i64x_info, v4f64x_info, OpNode>,
5054                                EVEX_V256;
5055   }
5056 }
5057
5058 // Convert Signed/Unsigned Quardword to Double
5059 multiclass avx512_cvtqq2pd<bits<8> opc, string OpcodeStr,
5060                                   SDNode OpNode, SDNode OpNodeRnd> {
5061   let Predicates = [HasDQI] in {
5062     defm Z : avx512_vcvt_fp<opc, OpcodeStr, v8f64_info, v8i64_info, OpNode>,
5063              avx512_vcvt_fp_rc<opc, OpcodeStr, v8f64_info, v8i64_info,
5064                                OpNodeRnd>, EVEX_V512;
5065   }
5066   let Predicates = [HasDQI, HasVLX] in {
5067     defm Z128 : avx512_vcvt_fp<opc, OpcodeStr, v2f64x_info, v2i64x_info, OpNode>,
5068                                EVEX_V128;
5069     defm Z256 : avx512_vcvt_fp<opc, OpcodeStr, v4f64x_info, v4i64x_info, OpNode>,
5070                                EVEX_V256;
5071   }
5072 }
5073
5074 // Convert Float to Signed/Unsigned Quardword
5075 multiclass avx512_cvtps2qq<bits<8> opc, string OpcodeStr,
5076                                   SDNode OpNode, SDNode OpNodeRnd> {
5077   let Predicates = [HasDQI] in {
5078     defm Z : avx512_vcvt_fp<opc, OpcodeStr, v8i64_info, v8f32x_info, OpNode>,
5079              avx512_vcvt_fp_rc<opc, OpcodeStr, v8i64_info, v8f32x_info,
5080                                OpNodeRnd>, EVEX_V512;
5081   }
5082   let Predicates = [HasDQI, HasVLX] in {
5083     // Explicitly specified broadcast string, since we take only 2 elements
5084     // from v4f32x_info source
5085     defm Z128 : avx512_vcvt_fp<opc, OpcodeStr, v2i64x_info, v4f32x_info, OpNode,
5086                                "{1to2}">, EVEX_V128;
5087     defm Z256 : avx512_vcvt_fp<opc, OpcodeStr, v4i64x_info, v4f32x_info, OpNode>,
5088                                EVEX_V256;
5089   }
5090 }
5091
5092 // Convert Float to Signed/Unsigned Quardword with truncation
5093 multiclass avx512_cvttps2qq<bits<8> opc, string OpcodeStr,
5094                                   SDNode OpNode, SDNode OpNodeRnd> {
5095   let Predicates = [HasDQI] in {
5096     defm Z : avx512_vcvt_fp<opc, OpcodeStr, v8i64_info, v8f32x_info, OpNode>,
5097              avx512_vcvt_fp_sae<opc, OpcodeStr, v8i64_info, v8f32x_info,
5098                                OpNodeRnd>, EVEX_V512;
5099   }
5100   let Predicates = [HasDQI, HasVLX] in {
5101     // Explicitly specified broadcast string, since we take only 2 elements
5102     // from v4f32x_info source
5103     defm Z128 : avx512_vcvt_fp<opc, OpcodeStr, v2i64x_info, v4f32x_info, OpNode,
5104                                "{1to2}">, EVEX_V128;
5105     defm Z256 : avx512_vcvt_fp<opc, OpcodeStr, v4i64x_info, v4f32x_info, OpNode>,
5106                                EVEX_V256;
5107   }
5108 }
5109
5110 // Convert Signed/Unsigned Quardword to Float
5111 multiclass avx512_cvtqq2ps<bits<8> opc, string OpcodeStr,
5112                                   SDNode OpNode, SDNode OpNodeRnd> {
5113   let Predicates = [HasDQI] in {
5114     defm Z : avx512_vcvt_fp<opc, OpcodeStr, v8f32x_info, v8i64_info, OpNode>,
5115              avx512_vcvt_fp_rc<opc, OpcodeStr, v8f32x_info, v8i64_info,
5116                                OpNodeRnd>, EVEX_V512;
5117   }
5118   let Predicates = [HasDQI, HasVLX] in {
5119     // we need "x"/"y" suffixes in order to distinguish between 128 and 256
5120     // memory forms of these instructions in Asm Parcer. They have the same
5121     // dest type - 'v4i32x_info'. We also specify the broadcast string explicitly
5122     // due to the same reason.
5123     defm Z128 : avx512_vcvt_fp<opc, OpcodeStr, v4f32x_info, v2i64x_info, OpNode,
5124                                "{1to2}", "{x}">, EVEX_V128;
5125     defm Z256 : avx512_vcvt_fp<opc, OpcodeStr, v4f32x_info, v4i64x_info, OpNode,
5126                                "{1to4}", "{y}">, EVEX_V256;
5127   }
5128 }
5129
5130 defm VCVTDQ2PD : avx512_cvtdq2pd<0xE6, "vcvtdq2pd", sint_to_fp, X86cvtdq2pd>, XS,
5131                                 EVEX_CD8<32, CD8VH>;
5132
5133 defm VCVTDQ2PS : avx512_cvtdq2ps<0x5B, "vcvtdq2ps", sint_to_fp,
5134                                 X86VSintToFpRnd>,
5135                                 PS, EVEX_CD8<32, CD8VF>;
5136
5137 defm VCVTTPS2DQ : avx512_cvttps2dq<0x5B, "vcvttps2dq", fp_to_sint,
5138                                 X86VFpToSintRnd>,
5139                                 XS, EVEX_CD8<32, CD8VF>;
5140
5141 defm VCVTTPD2DQ : avx512_cvttpd2dq<0xE6, "vcvttpd2dq", fp_to_sint,
5142                                  X86VFpToSintRnd>,
5143                                  PD, VEX_W, EVEX_CD8<64, CD8VF>;
5144
5145 defm VCVTTPS2UDQ : avx512_cvttps2dq<0x78, "vcvttps2udq", fp_to_uint,
5146                                  X86VFpToUintRnd>, PS,
5147                                  EVEX_CD8<32, CD8VF>;
5148
5149 defm VCVTTPD2UDQ : avx512_cvttpd2dq<0x78, "vcvttpd2udq", fp_to_uint,
5150                                  X86VFpToUintRnd>, PS, VEX_W,
5151                                  EVEX_CD8<64, CD8VF>;
5152
5153 defm VCVTUDQ2PD : avx512_cvtdq2pd<0x7A, "vcvtudq2pd", uint_to_fp, X86cvtudq2pd>,
5154                                  XS, EVEX_CD8<32, CD8VH>;
5155
5156 defm VCVTUDQ2PS : avx512_cvtdq2ps<0x7A, "vcvtudq2ps", uint_to_fp,
5157                                  X86VUintToFpRnd>, XD,
5158                                  EVEX_CD8<32, CD8VF>;
5159
5160 defm VCVTPS2DQ : avx512_cvtps2dq<0x5B, "vcvtps2dq", X86cvtps2Int,
5161                                  X86cvtps2IntRnd>, PD, EVEX_CD8<32, CD8VF>;
5162
5163 defm VCVTPD2DQ : avx512_cvtpd2dq<0xE6, "vcvtpd2dq", X86cvtpd2Int,
5164                                  X86cvtpd2IntRnd>, XD, VEX_W,
5165                                  EVEX_CD8<64, CD8VF>;
5166
5167 defm VCVTPS2UDQ : avx512_cvtps2dq<0x79, "vcvtps2udq", X86cvtps2UInt,
5168                                  X86cvtps2UIntRnd>,
5169                                  PS, EVEX_CD8<32, CD8VF>;
5170 defm VCVTPD2UDQ : avx512_cvtpd2dq<0x79, "vcvtpd2udq", X86cvtpd2UInt,
5171                                  X86cvtpd2UIntRnd>, VEX_W,
5172                                  PS, EVEX_CD8<64, CD8VF>;
5173
5174 defm VCVTPD2QQ : avx512_cvtpd2qq<0x7B, "vcvtpd2qq", X86cvtpd2Int,
5175                                  X86cvtpd2IntRnd>, VEX_W,
5176                                  PD, EVEX_CD8<64, CD8VF>;
5177
5178 defm VCVTPS2QQ : avx512_cvtps2qq<0x7B, "vcvtps2qq", X86cvtps2Int,
5179                                  X86cvtps2IntRnd>, PD, EVEX_CD8<32, CD8VH>;
5180
5181 defm VCVTPD2UQQ : avx512_cvtpd2qq<0x79, "vcvtpd2uqq", X86cvtpd2UInt,
5182                                  X86cvtpd2UIntRnd>, VEX_W,
5183                                  PD, EVEX_CD8<64, CD8VF>;
5184
5185 defm VCVTPS2UQQ : avx512_cvtps2qq<0x79, "vcvtps2uqq", X86cvtps2UInt,
5186                                  X86cvtps2UIntRnd>, PD, EVEX_CD8<32, CD8VH>;
5187
5188 defm VCVTTPD2QQ : avx512_cvttpd2qq<0x7A, "vcvttpd2qq", fp_to_sint,
5189                                  X86VFpToSlongRnd>, VEX_W,
5190                                  PD, EVEX_CD8<64, CD8VF>;
5191
5192 defm VCVTTPS2QQ : avx512_cvttps2qq<0x7A, "vcvttps2qq", fp_to_sint,
5193                                  X86VFpToSlongRnd>, PD, EVEX_CD8<32, CD8VH>;
5194
5195 defm VCVTTPD2UQQ : avx512_cvttpd2qq<0x78, "vcvttpd2uqq", fp_to_uint,
5196                                  X86VFpToUlongRnd>, VEX_W,
5197                                  PD, EVEX_CD8<64, CD8VF>;
5198
5199 defm VCVTTPS2UQQ : avx512_cvttps2qq<0x78, "vcvttps2uqq", fp_to_uint,
5200                                  X86VFpToUlongRnd>, PD, EVEX_CD8<32, CD8VH>;
5201
5202 defm VCVTQQ2PD : avx512_cvtqq2pd<0xE6, "vcvtqq2pd", sint_to_fp,
5203                             X86VSlongToFpRnd>, VEX_W, XS, EVEX_CD8<64, CD8VF>;
5204
5205 defm VCVTUQQ2PD : avx512_cvtqq2pd<0x7A, "vcvtuqq2pd", uint_to_fp,
5206                             X86VUlongToFpRnd>, VEX_W, XS, EVEX_CD8<64, CD8VF>;
5207
5208 defm VCVTQQ2PS : avx512_cvtqq2ps<0x5B, "vcvtqq2ps", sint_to_fp,
5209                             X86VSlongToFpRnd>, VEX_W, PS, EVEX_CD8<64, CD8VF>;
5210
5211 defm VCVTUQQ2PS : avx512_cvtqq2ps<0x7A, "vcvtuqq2ps", uint_to_fp,
5212                             X86VUlongToFpRnd>, VEX_W, XD, EVEX_CD8<64, CD8VF>;
5213
5214 let Predicates = [NoVLX] in {
5215 def : Pat<(v8i32 (fp_to_uint (v8f32 VR256X:$src1))),
5216           (EXTRACT_SUBREG (v16i32 (VCVTTPS2UDQZrr
5217            (v16f32 (SUBREG_TO_REG (i32 0), VR256X:$src1, sub_ymm)))), sub_ymm)>;
5218
5219 def : Pat<(v4i32 (fp_to_uint (v4f32 VR128X:$src1))),
5220           (EXTRACT_SUBREG (v16i32 (VCVTTPS2UDQZrr
5221            (v16f32 (SUBREG_TO_REG (i32 0), VR128X:$src1, sub_xmm)))), sub_xmm)>;
5222
5223 def : Pat<(v8f32 (uint_to_fp (v8i32 VR256X:$src1))),
5224           (EXTRACT_SUBREG (v16f32 (VCVTUDQ2PSZrr
5225            (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src1, sub_ymm)))), sub_ymm)>;
5226
5227 def : Pat<(v4f32 (uint_to_fp (v4i32 VR128X:$src1))),
5228           (EXTRACT_SUBREG (v16f32 (VCVTUDQ2PSZrr
5229            (v16i32 (SUBREG_TO_REG (i32 0), VR128X:$src1, sub_xmm)))), sub_xmm)>;
5230
5231 def : Pat<(v4f64 (uint_to_fp (v4i32 VR128X:$src1))),
5232           (EXTRACT_SUBREG (v8f64 (VCVTUDQ2PDZrr
5233            (v8i32 (SUBREG_TO_REG (i32 0), VR128X:$src1, sub_xmm)))), sub_ymm)>;
5234 }
5235
5236 let Predicates = [HasAVX512] in {
5237   def : Pat<(v8f32 (fround (loadv8f64 addr:$src))),
5238             (VCVTPD2PSZrm addr:$src)>;
5239   def : Pat<(v8f64 (extloadv8f32 addr:$src)),
5240             (VCVTPS2PDZrm addr:$src)>;
5241 }
5242
5243 //===----------------------------------------------------------------------===//
5244 // Half precision conversion instructions
5245 //===----------------------------------------------------------------------===//
5246 multiclass avx512_cvtph2ps<RegisterClass destRC, RegisterClass srcRC,
5247                              X86MemOperand x86memop> {
5248   def rr : AVX5128I<0x13, MRMSrcReg, (outs destRC:$dst), (ins srcRC:$src),
5249              "vcvtph2ps\t{$src, $dst|$dst, $src}",
5250              []>, EVEX;
5251   let hasSideEffects = 0, mayLoad = 1 in
5252   def rm : AVX5128I<0x13, MRMSrcMem, (outs destRC:$dst), (ins x86memop:$src),
5253              "vcvtph2ps\t{$src, $dst|$dst, $src}", []>, EVEX;
5254 }
5255
5256 multiclass avx512_cvtps2ph<RegisterClass destRC, RegisterClass srcRC,
5257                              X86MemOperand x86memop> {
5258   def rr : AVX512AIi8<0x1D, MRMDestReg, (outs destRC:$dst),
5259                (ins srcRC:$src1, i32u8imm:$src2),
5260                "vcvtps2ph\t{$src2, $src1, $dst|$dst, $src1, $src2}",
5261                []>, EVEX;
5262   let hasSideEffects = 0, mayStore = 1 in
5263   def mr : AVX512AIi8<0x1D, MRMDestMem, (outs),
5264                (ins x86memop:$dst, srcRC:$src1, i32u8imm:$src2),
5265                "vcvtps2ph\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>, EVEX;
5266 }
5267
5268 defm VCVTPH2PSZ : avx512_cvtph2ps<VR512, VR256X, f256mem>, EVEX_V512,
5269                                     EVEX_CD8<32, CD8VH>;
5270 defm VCVTPS2PHZ : avx512_cvtps2ph<VR256X, VR512, f256mem>, EVEX_V512,
5271                                     EVEX_CD8<32, CD8VH>;
5272
5273 def : Pat<(v16i16 (int_x86_avx512_mask_vcvtps2ph_512 (v16f32 VR512:$src),
5274            imm:$rc, (bc_v16i16(v8i32 immAllZerosV)), (i16 -1))),
5275            (VCVTPS2PHZrr VR512:$src, imm:$rc)>;
5276
5277 def : Pat<(v16f32 (int_x86_avx512_mask_vcvtph2ps_512 (v16i16 VR256X:$src),
5278            (bc_v16f32(v16i32 immAllZerosV)), (i16 -1), (i32 FROUND_CURRENT))),
5279            (VCVTPH2PSZrr VR256X:$src)>;
5280
5281 let Defs = [EFLAGS], Predicates = [HasAVX512] in {
5282   defm VUCOMISSZ : sse12_ord_cmp<0x2E, FR32X, X86cmp, f32, f32mem, loadf32,
5283                                  "ucomiss">, PS, EVEX, VEX_LIG,
5284                                  EVEX_CD8<32, CD8VT1>;
5285   defm VUCOMISDZ : sse12_ord_cmp<0x2E, FR64X, X86cmp, f64, f64mem, loadf64,
5286                                   "ucomisd">, PD, EVEX,
5287                                   VEX_LIG, VEX_W, EVEX_CD8<64, CD8VT1>;
5288   let Pattern = []<dag> in {
5289     defm VCOMISSZ  : sse12_ord_cmp<0x2F, FR32X, undef, f32, f32mem, loadf32,
5290                                    "comiss">, PS, EVEX, VEX_LIG,
5291                                    EVEX_CD8<32, CD8VT1>;
5292     defm VCOMISDZ  : sse12_ord_cmp<0x2F, FR64X, undef, f64, f64mem, loadf64,
5293                                    "comisd">, PD, EVEX,
5294                                     VEX_LIG, VEX_W, EVEX_CD8<64, CD8VT1>;
5295   }
5296   let isCodeGenOnly = 1 in {
5297     defm Int_VUCOMISSZ  : sse12_ord_cmp<0x2E, VR128X, X86ucomi, v4f32, f128mem,
5298                               load, "ucomiss">, PS, EVEX, VEX_LIG,
5299                               EVEX_CD8<32, CD8VT1>;
5300     defm Int_VUCOMISDZ  : sse12_ord_cmp<0x2E, VR128X, X86ucomi, v2f64, f128mem,
5301                               load, "ucomisd">, PD, EVEX,
5302                               VEX_LIG, VEX_W, EVEX_CD8<64, CD8VT1>;
5303
5304     defm Int_VCOMISSZ  : sse12_ord_cmp<0x2F, VR128X, X86comi, v4f32, f128mem,
5305                               load, "comiss">, PS, EVEX, VEX_LIG,
5306                               EVEX_CD8<32, CD8VT1>;
5307     defm Int_VCOMISDZ  : sse12_ord_cmp<0x2F, VR128X, X86comi, v2f64, f128mem,
5308                               load, "comisd">, PD, EVEX,
5309                               VEX_LIG, VEX_W, EVEX_CD8<64, CD8VT1>;
5310   }
5311 }
5312
5313 /// avx512_fp14_s rcp14ss, rcp14sd, rsqrt14ss, rsqrt14sd
5314 multiclass avx512_fp14_s<bits<8> opc, string OpcodeStr, RegisterClass RC,
5315                             X86MemOperand x86memop> {
5316   let hasSideEffects = 0 in {
5317   def rr : AVX5128I<opc, MRMSrcReg, (outs RC:$dst),
5318                (ins RC:$src1, RC:$src2),
5319                !strconcat(OpcodeStr,
5320                "\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>, EVEX_4V;
5321   let mayLoad = 1 in {
5322   def rm : AVX5128I<opc, MRMSrcMem, (outs RC:$dst),
5323                (ins RC:$src1, x86memop:$src2),
5324                !strconcat(OpcodeStr,
5325                "\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>, EVEX_4V;
5326   }
5327 }
5328 }
5329
5330 defm VRCP14SS   : avx512_fp14_s<0x4D, "vrcp14ss", FR32X, f32mem>,
5331                   EVEX_CD8<32, CD8VT1>;
5332 defm VRCP14SD   : avx512_fp14_s<0x4D, "vrcp14sd", FR64X, f64mem>,
5333                   VEX_W, EVEX_CD8<64, CD8VT1>;
5334 defm VRSQRT14SS   : avx512_fp14_s<0x4F, "vrsqrt14ss", FR32X, f32mem>,
5335                   EVEX_CD8<32, CD8VT1>;
5336 defm VRSQRT14SD   : avx512_fp14_s<0x4F, "vrsqrt14sd", FR64X, f64mem>,
5337                   VEX_W, EVEX_CD8<64, CD8VT1>;
5338
5339 def : Pat <(v4f32 (int_x86_avx512_rcp14_ss (v4f32 VR128X:$src1),
5340               (v4f32 VR128X:$src2), (bc_v4f32 (v4i32 immAllZerosV)), (i8 -1))),
5341            (COPY_TO_REGCLASS (VRCP14SSrr (COPY_TO_REGCLASS VR128X:$src1, FR32X),
5342                        (COPY_TO_REGCLASS VR128X:$src2, FR32X)), VR128X)>;
5343
5344 def : Pat <(v2f64 (int_x86_avx512_rcp14_sd (v2f64 VR128X:$src1),
5345               (v2f64 VR128X:$src2), (bc_v2f64 (v4i32 immAllZerosV)), (i8 -1))),
5346            (COPY_TO_REGCLASS (VRCP14SDrr (COPY_TO_REGCLASS VR128X:$src1, FR64X),
5347                        (COPY_TO_REGCLASS VR128X:$src2, FR64X)), VR128X)>;
5348
5349 def : Pat <(v4f32 (int_x86_avx512_rsqrt14_ss (v4f32 VR128X:$src1),
5350               (v4f32 VR128X:$src2), (bc_v4f32 (v4i32 immAllZerosV)), (i8 -1))),
5351            (COPY_TO_REGCLASS (VRSQRT14SSrr (COPY_TO_REGCLASS VR128X:$src1, FR32X),
5352                        (COPY_TO_REGCLASS VR128X:$src2, FR32X)), VR128X)>;
5353
5354 def : Pat <(v2f64 (int_x86_avx512_rsqrt14_sd (v2f64 VR128X:$src1),
5355               (v2f64 VR128X:$src2), (bc_v2f64 (v4i32 immAllZerosV)), (i8 -1))),
5356            (COPY_TO_REGCLASS (VRSQRT14SDrr (COPY_TO_REGCLASS VR128X:$src1, FR64X),
5357                        (COPY_TO_REGCLASS VR128X:$src2, FR64X)), VR128X)>;
5358
5359 /// avx512_fp14_p rcp14ps, rcp14pd, rsqrt14ps, rsqrt14pd
5360 multiclass avx512_fp14_p<bits<8> opc, string OpcodeStr, SDNode OpNode,
5361                          X86VectorVTInfo _> {
5362   defm r: AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
5363                          (ins _.RC:$src), OpcodeStr, "$src", "$src",
5364                          (_.FloatVT (OpNode _.RC:$src))>, EVEX, T8PD;
5365   let mayLoad = 1 in {
5366     defm m: AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
5367                            (ins _.MemOp:$src), OpcodeStr, "$src", "$src",
5368                            (OpNode (_.FloatVT
5369                              (bitconvert (_.LdFrag addr:$src))))>, EVEX, T8PD;
5370     defm mb: AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
5371                             (ins _.ScalarMemOp:$src), OpcodeStr,
5372                             "${src}"##_.BroadcastStr, "${src}"##_.BroadcastStr,
5373                             (OpNode (_.FloatVT
5374                               (X86VBroadcast (_.ScalarLdFrag addr:$src))))>,
5375                             EVEX, T8PD, EVEX_B;
5376   }
5377 }
5378
5379 multiclass avx512_fp14_p_vl_all<bits<8> opc, string OpcodeStr, SDNode OpNode> {
5380   defm PSZ : avx512_fp14_p<opc, !strconcat(OpcodeStr, "ps"), OpNode, v16f32_info>,
5381                           EVEX_V512, EVEX_CD8<32, CD8VF>;
5382   defm PDZ : avx512_fp14_p<opc, !strconcat(OpcodeStr, "pd"), OpNode, v8f64_info>,
5383                           EVEX_V512, VEX_W, EVEX_CD8<64, CD8VF>;
5384
5385   // Define only if AVX512VL feature is present.
5386   let Predicates = [HasVLX] in {
5387     defm PSZ128 : avx512_fp14_p<opc, !strconcat(OpcodeStr, "ps"),
5388                                 OpNode, v4f32x_info>,
5389                                EVEX_V128, EVEX_CD8<32, CD8VF>;
5390     defm PSZ256 : avx512_fp14_p<opc, !strconcat(OpcodeStr, "ps"),
5391                                 OpNode, v8f32x_info>,
5392                                EVEX_V256, EVEX_CD8<32, CD8VF>;
5393     defm PDZ128 : avx512_fp14_p<opc, !strconcat(OpcodeStr, "pd"),
5394                                 OpNode, v2f64x_info>,
5395                                EVEX_V128, VEX_W, EVEX_CD8<64, CD8VF>;
5396     defm PDZ256 : avx512_fp14_p<opc, !strconcat(OpcodeStr, "pd"),
5397                                 OpNode, v4f64x_info>,
5398                                EVEX_V256, VEX_W, EVEX_CD8<64, CD8VF>;
5399   }
5400 }
5401
5402 defm VRSQRT14 : avx512_fp14_p_vl_all<0x4E, "vrsqrt14", X86frsqrt>;
5403 defm VRCP14 : avx512_fp14_p_vl_all<0x4C, "vrcp14", X86frcp>;
5404
5405 def : Pat <(v16f32 (int_x86_avx512_rsqrt14_ps_512 (v16f32 VR512:$src),
5406               (bc_v16f32 (v16i32 immAllZerosV)), (i16 -1))),
5407            (VRSQRT14PSZr VR512:$src)>;
5408 def : Pat <(v8f64 (int_x86_avx512_rsqrt14_pd_512 (v8f64 VR512:$src),
5409               (bc_v8f64 (v16i32 immAllZerosV)), (i8 -1))),
5410            (VRSQRT14PDZr VR512:$src)>;
5411
5412 def : Pat <(v16f32 (int_x86_avx512_rcp14_ps_512 (v16f32 VR512:$src),
5413               (bc_v16f32 (v16i32 immAllZerosV)), (i16 -1))),
5414            (VRCP14PSZr VR512:$src)>;
5415 def : Pat <(v8f64 (int_x86_avx512_rcp14_pd_512 (v8f64 VR512:$src),
5416               (bc_v8f64 (v16i32 immAllZerosV)), (i8 -1))),
5417            (VRCP14PDZr VR512:$src)>;
5418
5419 /// avx512_fp28_s rcp28ss, rcp28sd, rsqrt28ss, rsqrt28sd
5420 multiclass avx512_fp28_s<bits<8> opc, string OpcodeStr,X86VectorVTInfo _,
5421                          SDNode OpNode> {
5422
5423   defm r : AVX512_maskable_scalar<opc, MRMSrcReg, _, (outs _.RC:$dst),
5424                            (ins _.RC:$src1, _.RC:$src2), OpcodeStr,
5425                            "$src2, $src1", "$src1, $src2",
5426                            (OpNode (_.VT _.RC:$src1), (_.VT _.RC:$src2),
5427                            (i32 FROUND_CURRENT))>;
5428
5429   defm rb : AVX512_maskable_scalar<opc, MRMSrcReg, _, (outs _.RC:$dst),
5430                             (ins _.RC:$src1, _.RC:$src2), OpcodeStr,
5431                             "{sae}, $src2, $src1", "$src1, $src2, {sae}",
5432                             (OpNode (_.VT _.RC:$src1), (_.VT _.RC:$src2),
5433                             (i32 FROUND_NO_EXC))>, EVEX_B;
5434
5435   defm m : AVX512_maskable_scalar<opc, MRMSrcMem, _, (outs _.RC:$dst),
5436                          (ins _.RC:$src1, _.MemOp:$src2), OpcodeStr,
5437                          "$src2, $src1", "$src1, $src2",
5438                          (OpNode (_.VT _.RC:$src1),
5439                           (_.VT (scalar_to_vector (_.ScalarLdFrag addr:$src2))),
5440                          (i32 FROUND_CURRENT))>;
5441 }
5442
5443 multiclass avx512_eri_s<bits<8> opc, string OpcodeStr, SDNode OpNode> {
5444   defm SS : avx512_fp28_s<opc, OpcodeStr#"ss", f32x_info, OpNode>,
5445               EVEX_CD8<32, CD8VT1>;
5446   defm SD : avx512_fp28_s<opc, OpcodeStr#"sd", f64x_info, OpNode>,
5447               EVEX_CD8<64, CD8VT1>, VEX_W;
5448 }
5449
5450 let hasSideEffects = 0, Predicates = [HasERI] in {
5451   defm VRCP28   : avx512_eri_s<0xCB, "vrcp28",   X86rcp28s>,   T8PD, EVEX_4V;
5452   defm VRSQRT28 : avx512_eri_s<0xCD, "vrsqrt28", X86rsqrt28s>, T8PD, EVEX_4V;
5453 }
5454
5455 defm VGETEXP   : avx512_eri_s<0x43, "vgetexp", X86fgetexpRnds>, T8PD, EVEX_4V;
5456 /// avx512_fp28_p rcp28ps, rcp28pd, rsqrt28ps, rsqrt28pd
5457
5458 multiclass avx512_fp28_p<bits<8> opc, string OpcodeStr, X86VectorVTInfo _,
5459                          SDNode OpNode> {
5460
5461   defm r : AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
5462                          (ins _.RC:$src), OpcodeStr, "$src", "$src",
5463                          (OpNode (_.VT _.RC:$src), (i32 FROUND_CURRENT))>;
5464
5465   defm m : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
5466                          (ins _.MemOp:$src), OpcodeStr, "$src", "$src",
5467                          (OpNode (_.FloatVT
5468                              (bitconvert (_.LdFrag addr:$src))),
5469                           (i32 FROUND_CURRENT))>;
5470
5471   defm mb : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
5472                          (ins _.MemOp:$src), OpcodeStr,
5473                          "${src}"##_.BroadcastStr, "${src}"##_.BroadcastStr,
5474                          (OpNode (_.FloatVT
5475                                   (X86VBroadcast (_.ScalarLdFrag addr:$src))),
5476                                  (i32 FROUND_CURRENT))>, EVEX_B;
5477 }
5478 multiclass avx512_fp28_p_round<bits<8> opc, string OpcodeStr, X86VectorVTInfo _,
5479                          SDNode OpNode> {
5480   defm rb : AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
5481                         (ins _.RC:$src), OpcodeStr,
5482                         "{sae}, $src", "$src, {sae}",
5483                         (OpNode (_.VT _.RC:$src), (i32 FROUND_NO_EXC))>, EVEX_B;
5484 }
5485
5486 multiclass  avx512_eri<bits<8> opc, string OpcodeStr, SDNode OpNode> {
5487    defm PS : avx512_fp28_p<opc, OpcodeStr#"ps", v16f32_info, OpNode>,
5488              avx512_fp28_p_round<opc, OpcodeStr#"ps", v16f32_info, OpNode>,
5489              T8PD, EVEX_V512, EVEX_CD8<32, CD8VF>;
5490    defm PD : avx512_fp28_p<opc, OpcodeStr#"pd", v8f64_info, OpNode>,
5491              avx512_fp28_p_round<opc, OpcodeStr#"pd", v8f64_info, OpNode>,
5492              T8PD, EVEX_V512, VEX_W, EVEX_CD8<64, CD8VF>;
5493 }
5494
5495 multiclass avx512_fp_unaryop_packed<bits<8> opc, string OpcodeStr,
5496                                   SDNode OpNode> {
5497   // Define only if AVX512VL feature is present.
5498   let Predicates = [HasVLX] in {
5499     defm PSZ128 : avx512_fp28_p<opc, OpcodeStr#"ps", v4f32x_info, OpNode>,
5500                                      EVEX_V128, T8PD, EVEX_CD8<32, CD8VF>;
5501     defm PSZ256 : avx512_fp28_p<opc, OpcodeStr#"ps", v8f32x_info, OpNode>,
5502                                      EVEX_V256, T8PD, EVEX_CD8<32, CD8VF>;
5503     defm PDZ128 : avx512_fp28_p<opc, OpcodeStr#"pd", v2f64x_info, OpNode>,
5504                                      EVEX_V128, VEX_W, T8PD, EVEX_CD8<64, CD8VF>;
5505     defm PDZ256 : avx512_fp28_p<opc, OpcodeStr#"pd", v4f64x_info, OpNode>,
5506                                      EVEX_V256, VEX_W, T8PD, EVEX_CD8<64, CD8VF>;
5507   }
5508 }
5509 let Predicates = [HasERI], hasSideEffects = 0 in {
5510
5511  defm VRSQRT28 : avx512_eri<0xCC, "vrsqrt28", X86rsqrt28>, EVEX;
5512  defm VRCP28   : avx512_eri<0xCA, "vrcp28",   X86rcp28>,   EVEX;
5513  defm VEXP2    : avx512_eri<0xC8, "vexp2",    X86exp2>,    EVEX;
5514 }
5515 defm VGETEXP   : avx512_eri<0x42, "vgetexp", X86fgetexpRnd>,
5516                  avx512_fp_unaryop_packed<0x42, "vgetexp", X86fgetexpRnd> , EVEX;
5517
5518 multiclass avx512_sqrt_packed_round<bits<8> opc, string OpcodeStr,
5519                               SDNode OpNodeRnd, X86VectorVTInfo _>{
5520   defm rb: AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
5521                          (ins _.RC:$src, AVX512RC:$rc), OpcodeStr, "$rc, $src", "$src, $rc",
5522                          (_.VT (OpNodeRnd _.RC:$src, (i32 imm:$rc)))>,
5523                          EVEX, EVEX_B, EVEX_RC;
5524 }
5525
5526 multiclass avx512_sqrt_packed<bits<8> opc, string OpcodeStr,
5527                               SDNode OpNode, X86VectorVTInfo _>{
5528   defm r: AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
5529                          (ins _.RC:$src), OpcodeStr, "$src", "$src",
5530                          (_.FloatVT (OpNode _.RC:$src))>, EVEX;
5531   let mayLoad = 1 in {
5532     defm m: AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
5533                            (ins _.MemOp:$src), OpcodeStr, "$src", "$src",
5534                            (OpNode (_.FloatVT
5535                              (bitconvert (_.LdFrag addr:$src))))>, EVEX;
5536
5537     defm mb: AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
5538                             (ins _.ScalarMemOp:$src), OpcodeStr,
5539                             "${src}"##_.BroadcastStr, "${src}"##_.BroadcastStr,
5540                             (OpNode (_.FloatVT
5541                               (X86VBroadcast (_.ScalarLdFrag addr:$src))))>,
5542                             EVEX, EVEX_B;
5543   }
5544 }
5545
5546 multiclass avx512_sqrt_packed_all<bits<8> opc, string OpcodeStr,
5547                                   SDNode OpNode> {
5548   defm PSZ : avx512_sqrt_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode,
5549                                 v16f32_info>,
5550                                 EVEX_V512, PS, EVEX_CD8<32, CD8VF>;
5551   defm PDZ : avx512_sqrt_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode,
5552                                 v8f64_info>,
5553                                 EVEX_V512, VEX_W, PD, EVEX_CD8<64, CD8VF>;
5554   // Define only if AVX512VL feature is present.
5555   let Predicates = [HasVLX] in {
5556     defm PSZ128 : avx512_sqrt_packed<opc, !strconcat(OpcodeStr, "ps"),
5557                                      OpNode, v4f32x_info>,
5558                                      EVEX_V128, PS, EVEX_CD8<32, CD8VF>;
5559     defm PSZ256 : avx512_sqrt_packed<opc, !strconcat(OpcodeStr, "ps"),
5560                                      OpNode, v8f32x_info>,
5561                                      EVEX_V256, PS, EVEX_CD8<32, CD8VF>;
5562     defm PDZ128 : avx512_sqrt_packed<opc, !strconcat(OpcodeStr, "pd"),
5563                                      OpNode, v2f64x_info>,
5564                                      EVEX_V128, VEX_W, PD, EVEX_CD8<64, CD8VF>;
5565     defm PDZ256 : avx512_sqrt_packed<opc, !strconcat(OpcodeStr, "pd"),
5566                                      OpNode, v4f64x_info>,
5567                                      EVEX_V256, VEX_W, PD, EVEX_CD8<64, CD8VF>;
5568   }
5569 }
5570
5571 multiclass avx512_sqrt_packed_all_round<bits<8> opc, string OpcodeStr,
5572                                           SDNode OpNodeRnd> {
5573   defm PSZ : avx512_sqrt_packed_round<opc, !strconcat(OpcodeStr, "ps"), OpNodeRnd,
5574                                 v16f32_info>, EVEX_V512, PS, EVEX_CD8<32, CD8VF>;
5575   defm PDZ : avx512_sqrt_packed_round<opc, !strconcat(OpcodeStr, "pd"), OpNodeRnd,
5576                                 v8f64_info>, EVEX_V512, VEX_W, PD, EVEX_CD8<64, CD8VF>;
5577 }
5578
5579 multiclass avx512_sqrt_scalar<bits<8> opc, string OpcodeStr,X86VectorVTInfo _,
5580                               string SUFF, SDNode OpNode, SDNode OpNodeRnd> {
5581
5582   defm r_Int : AVX512_maskable_scalar<opc, MRMSrcReg, _, (outs _.RC:$dst),
5583                          (ins _.RC:$src1, _.RC:$src2), OpcodeStr,
5584                          "$src2, $src1", "$src1, $src2",
5585                          (OpNodeRnd (_.VT _.RC:$src1),
5586                                     (_.VT _.RC:$src2),
5587                                     (i32 FROUND_CURRENT))>;
5588   let mayLoad = 1 in
5589     defm m_Int : AVX512_maskable_scalar<opc, MRMSrcMem, _, (outs _.RC:$dst),
5590                          (ins _.RC:$src1, _.MemOp:$src2), OpcodeStr,
5591                          "$src2, $src1", "$src1, $src2",
5592                          (OpNodeRnd (_.VT _.RC:$src1),
5593                                     (_.VT (scalar_to_vector
5594                                               (_.ScalarLdFrag addr:$src2))),
5595                                     (i32 FROUND_CURRENT))>;
5596
5597   defm rb_Int : AVX512_maskable_scalar<opc, MRMSrcReg, _, (outs _.RC:$dst),
5598                          (ins _.RC:$src1, _.RC:$src2, AVX512RC:$rc), OpcodeStr,
5599                          "$rc, $src2, $src1", "$src1, $src2, $rc",
5600                          (OpNodeRnd (_.VT _.RC:$src1),
5601                                      (_.VT _.RC:$src2),
5602                                      (i32 imm:$rc))>,
5603                          EVEX_B, EVEX_RC;
5604
5605   let isCodeGenOnly = 1 in {
5606     def r : SI<opc, MRMSrcReg, (outs _.FRC:$dst),
5607                (ins _.FRC:$src1, _.FRC:$src2),
5608                OpcodeStr#"\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>;
5609
5610     let mayLoad = 1 in
5611       def m : SI<opc, MRMSrcMem, (outs _.FRC:$dst),
5612                  (ins _.FRC:$src1, _.ScalarMemOp:$src2),
5613                  OpcodeStr#"\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>;
5614   }
5615
5616   def : Pat<(_.EltVT (OpNode _.FRC:$src)),
5617             (!cast<Instruction>(NAME#SUFF#Zr)
5618                 (_.EltVT (IMPLICIT_DEF)), _.FRC:$src)>;
5619
5620   def : Pat<(_.EltVT (OpNode (load addr:$src))),
5621             (!cast<Instruction>(NAME#SUFF#Zm)
5622                 (_.EltVT (IMPLICIT_DEF)), addr:$src)>, Requires<[OptForSize]>;
5623 }
5624
5625 multiclass avx512_sqrt_scalar_all<bits<8> opc, string OpcodeStr> {
5626   defm SSZ : avx512_sqrt_scalar<opc, OpcodeStr#"ss", f32x_info, "SS", fsqrt,
5627                         X86fsqrtRnds>, EVEX_CD8<32, CD8VT1>, EVEX_4V, XS;
5628   defm SDZ : avx512_sqrt_scalar<opc, OpcodeStr#"sd", f64x_info, "SD", fsqrt,
5629                         X86fsqrtRnds>, EVEX_CD8<64, CD8VT1>, EVEX_4V, XD, VEX_W;
5630 }
5631
5632 defm VSQRT   : avx512_sqrt_packed_all<0x51, "vsqrt", fsqrt>,
5633                avx512_sqrt_packed_all_round<0x51, "vsqrt", X86fsqrtRnd>;
5634
5635 defm VSQRT   : avx512_sqrt_scalar_all<0x51, "vsqrt">, VEX_LIG;
5636
5637 let Predicates = [HasAVX512] in {
5638   def : Pat<(f32 (X86frsqrt FR32X:$src)),
5639             (VRSQRT14SSrr (f32 (IMPLICIT_DEF)), FR32X:$src)>;
5640   def : Pat<(f32 (X86frsqrt (load addr:$src))),
5641             (VRSQRT14SSrm (f32 (IMPLICIT_DEF)), addr:$src)>,
5642             Requires<[OptForSize]>;
5643
5644   def : Pat<(f32 (X86frcp FR32X:$src)),
5645             (VRCP14SSrr (f32 (IMPLICIT_DEF)), FR32X:$src)>;
5646   def : Pat<(f32 (X86frcp (load addr:$src))),
5647             (VRCP14SSrm (f32 (IMPLICIT_DEF)), addr:$src)>,
5648             Requires<[OptForSize]>;
5649 }
5650
5651 multiclass
5652 avx512_rndscale_scalar<bits<8> opc, string OpcodeStr, X86VectorVTInfo _> {
5653
5654   let ExeDomain = _.ExeDomain in {
5655   defm r : AVX512_maskable_scalar<opc, MRMSrcReg, _, (outs _.RC:$dst),
5656                            (ins _.RC:$src1, _.RC:$src2, i32u8imm:$src3), OpcodeStr,
5657                            "$src3, $src2, $src1", "$src1, $src2, $src3",
5658                            (_.VT (X86RndScales (_.VT _.RC:$src1), (_.VT _.RC:$src2),
5659                             (i32 imm:$src3), (i32 FROUND_CURRENT)))>;
5660
5661   defm rb : AVX512_maskable_scalar<opc, MRMSrcReg, _, (outs _.RC:$dst),
5662                          (ins _.RC:$src1, _.RC:$src2, i32u8imm:$src3), OpcodeStr,
5663                          "$src3, {sae}, $src2, $src1", "$src1, $src2, {sae}, $src3",
5664                          (_.VT (X86RndScales (_.VT _.RC:$src1), (_.VT _.RC:$src2),
5665                          (i32 imm:$src3), (i32 FROUND_NO_EXC)))>, EVEX_B;
5666
5667   let mayLoad = 1 in
5668   defm m : AVX512_maskable_scalar<opc, MRMSrcMem, _, (outs _.RC:$dst),
5669                          (ins _.RC:$src1, _.MemOp:$src2, i32u8imm:$src3), OpcodeStr,
5670                          "$src3, $src2, $src1", "$src1, $src2, $src3",
5671                          (_.VT (X86RndScales (_.VT _.RC:$src1),
5672                           (_.VT (scalar_to_vector (_.ScalarLdFrag addr:$src2))),
5673                           (i32 imm:$src3), (i32 FROUND_CURRENT)))>;
5674   }
5675   let Predicates = [HasAVX512] in {
5676   def : Pat<(ffloor _.FRC:$src), (COPY_TO_REGCLASS
5677              (_.VT (!cast<Instruction>(NAME##r) (_.VT (IMPLICIT_DEF)),
5678              (_.VT (COPY_TO_REGCLASS _.FRC:$src, _.RC)), (i32 0x1))), _.FRC)>;
5679   def : Pat<(fceil _.FRC:$src), (COPY_TO_REGCLASS
5680              (_.VT (!cast<Instruction>(NAME##r) (_.VT (IMPLICIT_DEF)),
5681              (_.VT (COPY_TO_REGCLASS _.FRC:$src, _.RC)), (i32 0x2))), _.FRC)>;
5682   def : Pat<(ftrunc _.FRC:$src), (COPY_TO_REGCLASS
5683              (_.VT (!cast<Instruction>(NAME##r) (_.VT (IMPLICIT_DEF)),
5684              (_.VT (COPY_TO_REGCLASS _.FRC:$src, _.RC)), (i32 0x3))), _.FRC)>;
5685   def : Pat<(frint _.FRC:$src), (COPY_TO_REGCLASS
5686              (_.VT (!cast<Instruction>(NAME##r) (_.VT (IMPLICIT_DEF)),
5687              (_.VT (COPY_TO_REGCLASS _.FRC:$src, _.RC)), (i32 0x4))), _.FRC)>;
5688   def : Pat<(fnearbyint _.FRC:$src), (COPY_TO_REGCLASS
5689              (_.VT (!cast<Instruction>(NAME##r) (_.VT (IMPLICIT_DEF)),
5690              (_.VT (COPY_TO_REGCLASS _.FRC:$src, _.RC)), (i32 0xc))), _.FRC)>;
5691
5692   def : Pat<(ffloor (_.ScalarLdFrag addr:$src)), (COPY_TO_REGCLASS
5693              (_.VT (!cast<Instruction>(NAME##m) (_.VT (IMPLICIT_DEF)),
5694              addr:$src, (i32 0x1))), _.FRC)>;
5695   def : Pat<(fceil (_.ScalarLdFrag addr:$src)), (COPY_TO_REGCLASS
5696              (_.VT (!cast<Instruction>(NAME##m) (_.VT (IMPLICIT_DEF)),
5697              addr:$src, (i32 0x2))), _.FRC)>;
5698   def : Pat<(ftrunc (_.ScalarLdFrag addr:$src)), (COPY_TO_REGCLASS
5699              (_.VT (!cast<Instruction>(NAME##m) (_.VT (IMPLICIT_DEF)),
5700              addr:$src, (i32 0x3))), _.FRC)>;
5701   def : Pat<(frint (_.ScalarLdFrag addr:$src)), (COPY_TO_REGCLASS
5702              (_.VT (!cast<Instruction>(NAME##m) (_.VT (IMPLICIT_DEF)),
5703              addr:$src, (i32 0x4))), _.FRC)>;
5704   def : Pat<(fnearbyint (_.ScalarLdFrag addr:$src)), (COPY_TO_REGCLASS
5705              (_.VT (!cast<Instruction>(NAME##m) (_.VT (IMPLICIT_DEF)),
5706              addr:$src, (i32 0xc))), _.FRC)>;
5707   }
5708 }
5709
5710 defm VRNDSCALESS : avx512_rndscale_scalar<0x0A, "vrndscaless", f32x_info>,
5711                                 AVX512AIi8Base, EVEX_4V, EVEX_CD8<32, CD8VT1>;
5712
5713 defm VRNDSCALESD : avx512_rndscale_scalar<0x0B, "vrndscalesd", f64x_info>, VEX_W,
5714                                 AVX512AIi8Base, EVEX_4V, EVEX_CD8<64, CD8VT1>;
5715
5716 //-------------------------------------------------
5717 // Integer truncate and extend operations
5718 //-------------------------------------------------
5719
5720 multiclass avx512_trunc_common<bits<8> opc, string OpcodeStr, SDNode OpNode,
5721                               X86VectorVTInfo SrcInfo, X86VectorVTInfo DestInfo,
5722                               X86MemOperand x86memop> {
5723
5724   defm rr  : AVX512_maskable<opc, MRMDestReg, DestInfo, (outs DestInfo.RC:$dst),
5725                       (ins SrcInfo.RC:$src1), OpcodeStr ,"$src1", "$src1",
5726                       (DestInfo.VT (OpNode (SrcInfo.VT SrcInfo.RC:$src1)))>,
5727                        EVEX, T8XS;
5728
5729   // for intrinsic patter match
5730   def : Pat<(DestInfo.VT (X86select DestInfo.KRCWM:$mask,
5731                            (DestInfo.VT (OpNode (SrcInfo.VT SrcInfo.RC:$src1))),
5732                            undef)),
5733             (!cast<Instruction>(NAME#SrcInfo.ZSuffix##rrkz) DestInfo.KRCWM:$mask ,
5734                                       SrcInfo.RC:$src1)>;
5735
5736   def : Pat<(DestInfo.VT (X86select DestInfo.KRCWM:$mask,
5737                            (DestInfo.VT (OpNode (SrcInfo.VT SrcInfo.RC:$src1))),
5738                            DestInfo.ImmAllZerosV)),
5739             (!cast<Instruction>(NAME#SrcInfo.ZSuffix##rrkz) DestInfo.KRCWM:$mask ,
5740                                       SrcInfo.RC:$src1)>;
5741
5742   def : Pat<(DestInfo.VT (X86select DestInfo.KRCWM:$mask,
5743                            (DestInfo.VT (OpNode (SrcInfo.VT SrcInfo.RC:$src1))),
5744                            DestInfo.RC:$src0)),
5745             (!cast<Instruction>(NAME#SrcInfo.ZSuffix##rrk) DestInfo.RC:$src0,
5746                                       DestInfo.KRCWM:$mask ,
5747                                       SrcInfo.RC:$src1)>;
5748
5749   let mayStore = 1 in {
5750     def mr : AVX512XS8I<opc, MRMDestMem, (outs),
5751                (ins x86memop:$dst, SrcInfo.RC:$src),
5752                OpcodeStr # "\t{$src, $dst |$dst, $src}",
5753                []>, EVEX;
5754
5755     def mrk : AVX512XS8I<opc, MRMDestMem, (outs),
5756                (ins x86memop:$dst, SrcInfo.KRCWM:$mask, SrcInfo.RC:$src),
5757                OpcodeStr # "\t{$src, $dst {${mask}} |$dst {${mask}}, $src}",
5758                []>, EVEX, EVEX_K;
5759   }//mayStore = 1
5760 }
5761
5762 multiclass avx512_trunc_mr_lowering<X86VectorVTInfo SrcInfo,
5763                                     X86VectorVTInfo DestInfo,
5764                                     PatFrag truncFrag, PatFrag mtruncFrag > {
5765
5766   def : Pat<(truncFrag (SrcInfo.VT SrcInfo.RC:$src), addr:$dst),
5767             (!cast<Instruction>(NAME#SrcInfo.ZSuffix##mr)
5768                                     addr:$dst, SrcInfo.RC:$src)>;
5769
5770   def : Pat<(mtruncFrag addr:$dst, SrcInfo.KRCWM:$mask,
5771                                                (SrcInfo.VT SrcInfo.RC:$src)),
5772             (!cast<Instruction>(NAME#SrcInfo.ZSuffix##mrk)
5773                             addr:$dst, SrcInfo.KRCWM:$mask, SrcInfo.RC:$src)>;
5774 }
5775
5776 multiclass avx512_trunc_sat_mr_lowering<X86VectorVTInfo SrcInfo,
5777                                         X86VectorVTInfo DestInfo, string sat > {
5778
5779   def: Pat<(!cast<Intrinsic>("int_x86_avx512_mask_pmov"#sat#"_"#SrcInfo.Suffix#
5780                                DestInfo.Suffix#"_mem_"#SrcInfo.Size)
5781                   addr:$ptr, (SrcInfo.VT SrcInfo.RC:$src), SrcInfo.MRC:$mask),
5782            (!cast<Instruction>(NAME#SrcInfo.ZSuffix##mrk) addr:$ptr,
5783                     (COPY_TO_REGCLASS SrcInfo.MRC:$mask, SrcInfo.KRCWM),
5784                     (SrcInfo.VT SrcInfo.RC:$src))>;
5785
5786   def: Pat<(!cast<Intrinsic>("int_x86_avx512_mask_pmov"#sat#"_"#SrcInfo.Suffix#
5787                                DestInfo.Suffix#"_mem_"#SrcInfo.Size)
5788                   addr:$ptr, (SrcInfo.VT SrcInfo.RC:$src), -1),
5789            (!cast<Instruction>(NAME#SrcInfo.ZSuffix##mr) addr:$ptr,
5790                     (SrcInfo.VT SrcInfo.RC:$src))>;
5791 }
5792
5793 multiclass avx512_trunc<bits<8> opc, string OpcodeStr, SDNode OpNode,
5794          AVX512VLVectorVTInfo VTSrcInfo, X86VectorVTInfo DestInfoZ128,
5795          X86VectorVTInfo DestInfoZ256, X86VectorVTInfo DestInfoZ,
5796          X86MemOperand x86memopZ128, X86MemOperand x86memopZ256,
5797          X86MemOperand x86memopZ, PatFrag truncFrag, PatFrag mtruncFrag,
5798                                                      Predicate prd = HasAVX512>{
5799
5800   let Predicates = [HasVLX, prd] in {
5801     defm Z128:  avx512_trunc_common<opc, OpcodeStr, OpNode, VTSrcInfo.info128,
5802                              DestInfoZ128, x86memopZ128>,
5803                 avx512_trunc_mr_lowering<VTSrcInfo.info128, DestInfoZ128,
5804                              truncFrag, mtruncFrag>, EVEX_V128;
5805
5806     defm Z256:  avx512_trunc_common<opc, OpcodeStr, OpNode, VTSrcInfo.info256,
5807                              DestInfoZ256, x86memopZ256>,
5808                 avx512_trunc_mr_lowering<VTSrcInfo.info256, DestInfoZ256,
5809                              truncFrag, mtruncFrag>, EVEX_V256;
5810   }
5811   let Predicates = [prd] in
5812     defm Z:     avx512_trunc_common<opc, OpcodeStr, OpNode, VTSrcInfo.info512,
5813                              DestInfoZ, x86memopZ>,
5814                 avx512_trunc_mr_lowering<VTSrcInfo.info512, DestInfoZ,
5815                              truncFrag, mtruncFrag>, EVEX_V512;
5816 }
5817
5818 multiclass avx512_trunc_sat<bits<8> opc, string OpcodeStr, SDNode OpNode,
5819          AVX512VLVectorVTInfo VTSrcInfo, X86VectorVTInfo DestInfoZ128,
5820          X86VectorVTInfo DestInfoZ256, X86VectorVTInfo DestInfoZ,
5821          X86MemOperand x86memopZ128, X86MemOperand x86memopZ256,
5822          X86MemOperand x86memopZ, string sat, Predicate prd = HasAVX512>{
5823
5824   let Predicates = [HasVLX, prd] in {
5825     defm Z128:  avx512_trunc_common<opc, OpcodeStr, OpNode, VTSrcInfo.info128,
5826                              DestInfoZ128, x86memopZ128>,
5827                 avx512_trunc_sat_mr_lowering<VTSrcInfo.info128, DestInfoZ128,
5828                              sat>, EVEX_V128;
5829
5830     defm Z256:  avx512_trunc_common<opc, OpcodeStr, OpNode, VTSrcInfo.info256,
5831                              DestInfoZ256, x86memopZ256>,
5832                 avx512_trunc_sat_mr_lowering<VTSrcInfo.info256, DestInfoZ256,
5833                              sat>, EVEX_V256;
5834   }
5835   let Predicates = [prd] in
5836     defm Z:     avx512_trunc_common<opc, OpcodeStr, OpNode, VTSrcInfo.info512,
5837                              DestInfoZ, x86memopZ>,
5838                 avx512_trunc_sat_mr_lowering<VTSrcInfo.info512, DestInfoZ,
5839                              sat>, EVEX_V512;
5840 }
5841
5842 multiclass avx512_trunc_qb<bits<8> opc, string OpcodeStr, SDNode OpNode> {
5843   defm NAME: avx512_trunc<opc, OpcodeStr, OpNode, avx512vl_i64_info,
5844                v16i8x_info, v16i8x_info, v16i8x_info, i16mem, i32mem, i64mem,
5845                truncstorevi8, masked_truncstorevi8>, EVEX_CD8<8, CD8VO>;
5846 }
5847 multiclass avx512_trunc_sat_qb<bits<8> opc, string sat, SDNode OpNode> {
5848   defm NAME: avx512_trunc_sat<opc, "vpmov"##sat##"qb", OpNode, avx512vl_i64_info,
5849                v16i8x_info, v16i8x_info, v16i8x_info, i16mem, i32mem, i64mem,
5850                sat>, EVEX_CD8<8, CD8VO>;
5851 }
5852
5853 multiclass avx512_trunc_qw<bits<8> opc, string OpcodeStr, SDNode OpNode> {
5854   defm NAME: avx512_trunc<opc, OpcodeStr, OpNode, avx512vl_i64_info,
5855                v8i16x_info, v8i16x_info, v8i16x_info, i32mem, i64mem, i128mem,
5856                truncstorevi16, masked_truncstorevi16>, EVEX_CD8<16, CD8VQ>;
5857 }
5858 multiclass avx512_trunc_sat_qw<bits<8> opc, string sat, SDNode OpNode> {
5859   defm NAME: avx512_trunc_sat<opc, "vpmov"##sat##"qw", OpNode, avx512vl_i64_info,
5860                v8i16x_info, v8i16x_info, v8i16x_info, i32mem, i64mem, i128mem,
5861                sat>, EVEX_CD8<16, CD8VQ>;
5862 }
5863
5864 multiclass avx512_trunc_qd<bits<8> opc, string OpcodeStr, SDNode OpNode> {
5865   defm NAME: avx512_trunc<opc, OpcodeStr, OpNode, avx512vl_i64_info,
5866                v4i32x_info, v4i32x_info, v8i32x_info, i64mem, i128mem, i256mem,
5867                truncstorevi32, masked_truncstorevi32>, EVEX_CD8<32, CD8VH>;
5868 }
5869 multiclass avx512_trunc_sat_qd<bits<8> opc, string sat, SDNode OpNode> {
5870   defm NAME: avx512_trunc_sat<opc, "vpmov"##sat##"qd", OpNode, avx512vl_i64_info,
5871                v4i32x_info, v4i32x_info, v8i32x_info, i64mem, i128mem, i256mem,
5872                sat>, EVEX_CD8<32, CD8VH>;
5873 }
5874
5875 multiclass avx512_trunc_db<bits<8> opc, string OpcodeStr, SDNode OpNode> {
5876   defm NAME: avx512_trunc<opc, OpcodeStr, OpNode, avx512vl_i32_info,
5877                v16i8x_info, v16i8x_info, v16i8x_info, i32mem, i64mem, i128mem,
5878                truncstorevi8, masked_truncstorevi8>, EVEX_CD8<8, CD8VQ>;
5879 }
5880 multiclass avx512_trunc_sat_db<bits<8> opc, string sat, SDNode OpNode> {
5881   defm NAME: avx512_trunc_sat<opc, "vpmov"##sat##"db", OpNode, avx512vl_i32_info,
5882                v16i8x_info, v16i8x_info, v16i8x_info, i32mem, i64mem, i128mem,
5883                sat>, EVEX_CD8<8, CD8VQ>;
5884 }
5885
5886 multiclass avx512_trunc_dw<bits<8> opc, string OpcodeStr, SDNode OpNode> {
5887   defm NAME: avx512_trunc<opc, OpcodeStr, OpNode, avx512vl_i32_info,
5888               v8i16x_info, v8i16x_info, v16i16x_info, i64mem, i128mem, i256mem,
5889               truncstorevi16, masked_truncstorevi16>, EVEX_CD8<16, CD8VH>;
5890 }
5891 multiclass avx512_trunc_sat_dw<bits<8> opc, string sat, SDNode OpNode> {
5892   defm NAME: avx512_trunc_sat<opc, "vpmov"##sat##"dw", OpNode, avx512vl_i32_info,
5893               v8i16x_info, v8i16x_info, v16i16x_info, i64mem, i128mem, i256mem,
5894               sat>, EVEX_CD8<16, CD8VH>;
5895 }
5896
5897 multiclass avx512_trunc_wb<bits<8> opc, string OpcodeStr, SDNode OpNode> {
5898   defm NAME: avx512_trunc<opc, OpcodeStr, OpNode, avx512vl_i16_info,
5899               v16i8x_info, v16i8x_info, v32i8x_info, i64mem, i128mem, i256mem,
5900               truncstorevi8, masked_truncstorevi8,HasBWI>, EVEX_CD8<16, CD8VH>;
5901 }
5902 multiclass avx512_trunc_sat_wb<bits<8> opc, string sat, SDNode OpNode> {
5903   defm NAME: avx512_trunc_sat<opc, "vpmov"##sat##"wb", OpNode, avx512vl_i16_info,
5904               v16i8x_info, v16i8x_info, v32i8x_info, i64mem, i128mem, i256mem,
5905               sat, HasBWI>, EVEX_CD8<16, CD8VH>;
5906 }
5907
5908 defm VPMOVQB    : avx512_trunc_qb<0x32, "vpmovqb", X86vtrunc>;
5909 defm VPMOVSQB   : avx512_trunc_sat_qb<0x22, "s",   X86vtruncs>;
5910 defm VPMOVUSQB  : avx512_trunc_sat_qb<0x12, "us",  X86vtruncus>;
5911
5912 defm VPMOVQW    : avx512_trunc_qw<0x34, "vpmovqw", X86vtrunc>;
5913 defm VPMOVSQW   : avx512_trunc_sat_qw<0x24, "s",   X86vtruncs>;
5914 defm VPMOVUSQW  : avx512_trunc_sat_qw<0x14, "us",  X86vtruncus>;
5915
5916 defm VPMOVQD    : avx512_trunc_qd<0x35, "vpmovqd", X86vtrunc>;
5917 defm VPMOVSQD   : avx512_trunc_sat_qd<0x25, "s",   X86vtruncs>;
5918 defm VPMOVUSQD  : avx512_trunc_sat_qd<0x15, "us",  X86vtruncus>;
5919
5920 defm VPMOVDB    : avx512_trunc_db<0x31, "vpmovdb", X86vtrunc>;
5921 defm VPMOVSDB   : avx512_trunc_sat_db<0x21, "s",   X86vtruncs>;
5922 defm VPMOVUSDB  : avx512_trunc_sat_db<0x11, "us",  X86vtruncus>;
5923
5924 defm VPMOVDW    : avx512_trunc_dw<0x33, "vpmovdw", X86vtrunc>;
5925 defm VPMOVSDW   : avx512_trunc_sat_dw<0x23, "s",   X86vtruncs>;
5926 defm VPMOVUSDW  : avx512_trunc_sat_dw<0x13, "us",  X86vtruncus>;
5927
5928 defm VPMOVWB    : avx512_trunc_wb<0x30, "vpmovwb", X86vtrunc>;
5929 defm VPMOVSWB   : avx512_trunc_sat_wb<0x20, "s",   X86vtruncs>;
5930 defm VPMOVUSWB  : avx512_trunc_sat_wb<0x10, "us",  X86vtruncus>;
5931
5932 multiclass avx512_extend_common<bits<8> opc, string OpcodeStr,
5933                   X86VectorVTInfo DestInfo, X86VectorVTInfo SrcInfo,
5934                   X86MemOperand x86memop, PatFrag LdFrag, SDNode OpNode>{
5935
5936   defm rr   : AVX512_maskable<opc, MRMSrcReg, DestInfo, (outs DestInfo.RC:$dst),
5937                     (ins SrcInfo.RC:$src), OpcodeStr ,"$src", "$src",
5938                     (DestInfo.VT (OpNode (SrcInfo.VT SrcInfo.RC:$src)))>,
5939                   EVEX;
5940
5941   let mayLoad = 1 in {
5942     defm rm : AVX512_maskable<opc, MRMSrcMem, DestInfo, (outs DestInfo.RC:$dst),
5943                     (ins x86memop:$src), OpcodeStr ,"$src", "$src",
5944                     (DestInfo.VT (LdFrag addr:$src))>,
5945                   EVEX;
5946   }
5947 }
5948
5949 multiclass avx512_extend_BW<bits<8> opc, string OpcodeStr, SDNode OpNode,
5950           string ExtTy,PatFrag LdFrag = !cast<PatFrag>(ExtTy#"extloadvi8")> {
5951   let Predicates = [HasVLX, HasBWI] in {
5952     defm Z128:  avx512_extend_common<opc, OpcodeStr, v8i16x_info,
5953                     v16i8x_info, i64mem, LdFrag, OpNode>,
5954                      EVEX_CD8<8, CD8VH>, T8PD, EVEX_V128;
5955
5956     defm Z256:  avx512_extend_common<opc, OpcodeStr, v16i16x_info,
5957                     v16i8x_info, i128mem, LdFrag, OpNode>,
5958                      EVEX_CD8<8, CD8VH>, T8PD, EVEX_V256;
5959   }
5960   let Predicates = [HasBWI] in {
5961     defm Z   :  avx512_extend_common<opc, OpcodeStr, v32i16_info,
5962                     v32i8x_info, i256mem, LdFrag, OpNode>,
5963                      EVEX_CD8<8, CD8VH>, T8PD, EVEX_V512;
5964   }
5965 }
5966
5967 multiclass avx512_extend_BD<bits<8> opc, string OpcodeStr, SDNode OpNode,
5968           string ExtTy,PatFrag LdFrag = !cast<PatFrag>(ExtTy#"extloadvi8")> {
5969   let Predicates = [HasVLX, HasAVX512] in {
5970     defm Z128:  avx512_extend_common<opc, OpcodeStr, v4i32x_info,
5971                    v16i8x_info, i32mem, LdFrag, OpNode>,
5972                          EVEX_CD8<8, CD8VQ>, T8PD, EVEX_V128;
5973
5974     defm Z256:  avx512_extend_common<opc, OpcodeStr, v8i32x_info,
5975                    v16i8x_info, i64mem, LdFrag, OpNode>,
5976                          EVEX_CD8<8, CD8VQ>, T8PD, EVEX_V256;
5977   }
5978   let Predicates = [HasAVX512] in {
5979     defm Z   :  avx512_extend_common<opc, OpcodeStr, v16i32_info,
5980                    v16i8x_info, i128mem, LdFrag, OpNode>,
5981                          EVEX_CD8<8, CD8VQ>, T8PD, EVEX_V512;
5982   }
5983 }
5984
5985 multiclass avx512_extend_BQ<bits<8> opc, string OpcodeStr, SDNode OpNode,
5986           string ExtTy,PatFrag LdFrag = !cast<PatFrag>(ExtTy#"extloadvi8")> {
5987   let Predicates = [HasVLX, HasAVX512] in {
5988     defm Z128:  avx512_extend_common<opc, OpcodeStr, v2i64x_info,
5989                    v16i8x_info, i16mem, LdFrag, OpNode>,
5990                      EVEX_CD8<8, CD8VO>, T8PD, EVEX_V128;
5991
5992     defm Z256:  avx512_extend_common<opc, OpcodeStr, v4i64x_info,
5993                    v16i8x_info, i32mem, LdFrag, OpNode>,
5994                      EVEX_CD8<8, CD8VO>, T8PD, EVEX_V256;
5995   }
5996   let Predicates = [HasAVX512] in {
5997     defm Z   :  avx512_extend_common<opc, OpcodeStr, v8i64_info,
5998                    v16i8x_info, i64mem, LdFrag, OpNode>,
5999                      EVEX_CD8<8, CD8VO>, T8PD, EVEX_V512;
6000   }
6001 }
6002
6003 multiclass avx512_extend_WD<bits<8> opc, string OpcodeStr, SDNode OpNode,
6004          string ExtTy,PatFrag LdFrag = !cast<PatFrag>(ExtTy#"extloadvi16")> {
6005   let Predicates = [HasVLX, HasAVX512] in {
6006     defm Z128:  avx512_extend_common<opc, OpcodeStr, v4i32x_info,
6007                    v8i16x_info, i64mem, LdFrag, OpNode>,
6008                      EVEX_CD8<16, CD8VH>, T8PD, EVEX_V128;
6009
6010     defm Z256:  avx512_extend_common<opc, OpcodeStr, v8i32x_info,
6011                    v8i16x_info, i128mem, LdFrag, OpNode>,
6012                      EVEX_CD8<16, CD8VH>, T8PD, EVEX_V256;
6013   }
6014   let Predicates = [HasAVX512] in {
6015     defm Z   :  avx512_extend_common<opc, OpcodeStr, v16i32_info,
6016                    v16i16x_info, i256mem, LdFrag, OpNode>,
6017                      EVEX_CD8<16, CD8VH>, T8PD, EVEX_V512;
6018   }
6019 }
6020
6021 multiclass avx512_extend_WQ<bits<8> opc, string OpcodeStr, SDNode OpNode,
6022          string ExtTy,PatFrag LdFrag = !cast<PatFrag>(ExtTy#"extloadvi16")> {
6023   let Predicates = [HasVLX, HasAVX512] in {
6024     defm Z128:  avx512_extend_common<opc, OpcodeStr, v2i64x_info,
6025                    v8i16x_info, i32mem, LdFrag, OpNode>,
6026                      EVEX_CD8<16, CD8VQ>, T8PD, EVEX_V128;
6027
6028     defm Z256:  avx512_extend_common<opc, OpcodeStr, v4i64x_info,
6029                    v8i16x_info, i64mem, LdFrag, OpNode>,
6030                      EVEX_CD8<16, CD8VQ>, T8PD, EVEX_V256;
6031   }
6032   let Predicates = [HasAVX512] in {
6033     defm Z   :  avx512_extend_common<opc, OpcodeStr, v8i64_info,
6034                    v8i16x_info, i128mem, LdFrag, OpNode>,
6035                      EVEX_CD8<16, CD8VQ>, T8PD, EVEX_V512;
6036   }
6037 }
6038
6039 multiclass avx512_extend_DQ<bits<8> opc, string OpcodeStr, SDNode OpNode,
6040          string ExtTy,PatFrag LdFrag = !cast<PatFrag>(ExtTy#"extloadvi32")> {
6041
6042   let Predicates = [HasVLX, HasAVX512] in {
6043     defm Z128:  avx512_extend_common<opc, OpcodeStr, v2i64x_info,
6044                    v4i32x_info, i64mem, LdFrag, OpNode>,
6045                      EVEX_CD8<32, CD8VH>, T8PD, EVEX_V128;
6046
6047     defm Z256:  avx512_extend_common<opc, OpcodeStr, v4i64x_info,
6048                    v4i32x_info, i128mem, LdFrag, OpNode>,
6049                      EVEX_CD8<32, CD8VH>, T8PD, EVEX_V256;
6050   }
6051   let Predicates = [HasAVX512] in {
6052     defm Z   :  avx512_extend_common<opc, OpcodeStr, v8i64_info,
6053                    v8i32x_info, i256mem, LdFrag, OpNode>,
6054                      EVEX_CD8<32, CD8VH>, T8PD, EVEX_V512;
6055   }
6056 }
6057
6058 defm VPMOVZXBW : avx512_extend_BW<0x30, "vpmovzxbw", X86vzext, "z">;
6059 defm VPMOVZXBD : avx512_extend_BD<0x31, "vpmovzxbd", X86vzext, "z">;
6060 defm VPMOVZXBQ : avx512_extend_BQ<0x32, "vpmovzxbq", X86vzext, "z">;
6061 defm VPMOVZXWD : avx512_extend_WD<0x33, "vpmovzxwd", X86vzext, "z">;
6062 defm VPMOVZXWQ : avx512_extend_WQ<0x34, "vpmovzxwq", X86vzext, "z">;
6063 defm VPMOVZXDQ : avx512_extend_DQ<0x35, "vpmovzxdq", X86vzext, "z">;
6064
6065
6066 defm VPMOVSXBW: avx512_extend_BW<0x20, "vpmovsxbw", X86vsext, "s">;
6067 defm VPMOVSXBD: avx512_extend_BD<0x21, "vpmovsxbd", X86vsext, "s">;
6068 defm VPMOVSXBQ: avx512_extend_BQ<0x22, "vpmovsxbq", X86vsext, "s">;
6069 defm VPMOVSXWD: avx512_extend_WD<0x23, "vpmovsxwd", X86vsext, "s">;
6070 defm VPMOVSXWQ: avx512_extend_WQ<0x24, "vpmovsxwq", X86vsext, "s">;
6071 defm VPMOVSXDQ: avx512_extend_DQ<0x25, "vpmovsxdq", X86vsext, "s">;
6072
6073 //===----------------------------------------------------------------------===//
6074 // GATHER - SCATTER Operations
6075
6076 multiclass avx512_gather<bits<8> opc, string OpcodeStr, X86VectorVTInfo _,
6077                          X86MemOperand memop, PatFrag GatherNode> {
6078   let Constraints = "@earlyclobber $dst, $src1 = $dst, $mask = $mask_wb",
6079       ExeDomain = _.ExeDomain in
6080   def rm  : AVX5128I<opc, MRMSrcMem, (outs _.RC:$dst, _.KRCWM:$mask_wb),
6081             (ins _.RC:$src1, _.KRCWM:$mask, memop:$src2),
6082             !strconcat(OpcodeStr#_.Suffix,
6083             "\t{$src2, ${dst} {${mask}}|${dst} {${mask}}, $src2}"),
6084             [(set _.RC:$dst, _.KRCWM:$mask_wb,
6085               (GatherNode  (_.VT _.RC:$src1), _.KRCWM:$mask,
6086                      vectoraddr:$src2))]>, EVEX, EVEX_K,
6087              EVEX_CD8<_.EltSize, CD8VT1>;
6088 }
6089
6090 multiclass avx512_gather_q_pd<bits<8> dopc, bits<8> qopc,
6091                         AVX512VLVectorVTInfo _, string OpcodeStr, string SUFF> {
6092   defm NAME##D##SUFF##Z: avx512_gather<dopc, OpcodeStr##"d", _.info512,
6093                                       vy32xmem, mgatherv8i32>, EVEX_V512, VEX_W;
6094   defm NAME##Q##SUFF##Z: avx512_gather<qopc, OpcodeStr##"q", _.info512,
6095                                       vz64mem,  mgatherv8i64>, EVEX_V512, VEX_W;
6096 let Predicates = [HasVLX] in {
6097   defm NAME##D##SUFF##Z256: avx512_gather<dopc, OpcodeStr##"d", _.info256,
6098                               vx32xmem, mgatherv4i32>, EVEX_V256, VEX_W;
6099   defm NAME##Q##SUFF##Z256: avx512_gather<qopc, OpcodeStr##"q", _.info256,
6100                               vy64xmem, mgatherv4i64>, EVEX_V256, VEX_W;
6101   defm NAME##D##SUFF##Z128: avx512_gather<dopc, OpcodeStr##"d", _.info128,
6102                               vx32xmem, mgatherv4i32>, EVEX_V128, VEX_W;
6103   defm NAME##Q##SUFF##Z128: avx512_gather<qopc, OpcodeStr##"q", _.info128,
6104                               vx64xmem, mgatherv2i64>, EVEX_V128, VEX_W;
6105 }
6106 }
6107
6108 multiclass avx512_gather_d_ps<bits<8> dopc, bits<8> qopc,
6109                        AVX512VLVectorVTInfo _, string OpcodeStr, string SUFF> {
6110   defm NAME##D##SUFF##Z: avx512_gather<dopc, OpcodeStr##"d", _.info512, vz32mem,
6111                                        mgatherv16i32>, EVEX_V512;
6112   defm NAME##Q##SUFF##Z: avx512_gather<qopc, OpcodeStr##"q", _.info256, vz64mem,
6113                                        mgatherv8i64>, EVEX_V512;
6114 let Predicates = [HasVLX] in {
6115   defm NAME##D##SUFF##Z256: avx512_gather<dopc, OpcodeStr##"d", _.info256,
6116                                           vy32xmem, mgatherv8i32>, EVEX_V256;
6117   defm NAME##Q##SUFF##Z256: avx512_gather<qopc, OpcodeStr##"q", _.info128,
6118                                           vy64xmem, mgatherv4i64>, EVEX_V256;
6119   defm NAME##D##SUFF##Z128: avx512_gather<dopc, OpcodeStr##"d", _.info128,
6120                                           vx32xmem, mgatherv4i32>, EVEX_V128;
6121   defm NAME##Q##SUFF##Z128: avx512_gather<qopc, OpcodeStr##"q", _.info128,
6122                                           vx64xmem, mgatherv2i64>, EVEX_V128;
6123 }
6124 }
6125
6126
6127 defm VGATHER : avx512_gather_q_pd<0x92, 0x93, avx512vl_f64_info, "vgather", "PD">,
6128                avx512_gather_d_ps<0x92, 0x93, avx512vl_f32_info, "vgather", "PS">;
6129
6130 defm VPGATHER : avx512_gather_q_pd<0x90, 0x91, avx512vl_i64_info, "vpgather", "Q">,
6131                 avx512_gather_d_ps<0x90, 0x91, avx512vl_i32_info, "vpgather", "D">;
6132
6133 multiclass avx512_scatter<bits<8> opc, string OpcodeStr, X86VectorVTInfo _,
6134                           X86MemOperand memop, PatFrag ScatterNode> {
6135
6136 let mayStore = 1, Constraints = "$mask = $mask_wb", ExeDomain = _.ExeDomain in
6137
6138   def mr  : AVX5128I<opc, MRMDestMem, (outs _.KRCWM:$mask_wb),
6139             (ins memop:$dst, _.KRCWM:$mask, _.RC:$src),
6140             !strconcat(OpcodeStr#_.Suffix,
6141             "\t{$src, ${dst} {${mask}}|${dst} {${mask}}, $src}"),
6142             [(set _.KRCWM:$mask_wb, (ScatterNode (_.VT _.RC:$src),
6143                                      _.KRCWM:$mask,  vectoraddr:$dst))]>,
6144             EVEX, EVEX_K, EVEX_CD8<_.EltSize, CD8VT1>;
6145 }
6146
6147 multiclass avx512_scatter_q_pd<bits<8> dopc, bits<8> qopc,
6148                         AVX512VLVectorVTInfo _, string OpcodeStr, string SUFF> {
6149   defm NAME##D##SUFF##Z: avx512_scatter<dopc, OpcodeStr##"d", _.info512,
6150                                       vy32xmem, mscatterv8i32>, EVEX_V512, VEX_W;
6151   defm NAME##Q##SUFF##Z: avx512_scatter<qopc, OpcodeStr##"q", _.info512,
6152                                       vz64mem,  mscatterv8i64>, EVEX_V512, VEX_W;
6153 let Predicates = [HasVLX] in {
6154   defm NAME##D##SUFF##Z256: avx512_scatter<dopc, OpcodeStr##"d", _.info256,
6155                               vx32xmem, mscatterv4i32>, EVEX_V256, VEX_W;
6156   defm NAME##Q##SUFF##Z256: avx512_scatter<qopc, OpcodeStr##"q", _.info256,
6157                               vy64xmem, mscatterv4i64>, EVEX_V256, VEX_W;
6158   defm NAME##D##SUFF##Z128: avx512_scatter<dopc, OpcodeStr##"d", _.info128,
6159                               vx32xmem, mscatterv4i32>, EVEX_V128, VEX_W;
6160   defm NAME##Q##SUFF##Z128: avx512_scatter<qopc, OpcodeStr##"q", _.info128,
6161                               vx64xmem, mscatterv2i64>, EVEX_V128, VEX_W;
6162 }
6163 }
6164
6165 multiclass avx512_scatter_d_ps<bits<8> dopc, bits<8> qopc,
6166                        AVX512VLVectorVTInfo _, string OpcodeStr, string SUFF> {
6167   defm NAME##D##SUFF##Z: avx512_scatter<dopc, OpcodeStr##"d", _.info512, vz32mem,
6168                                        mscatterv16i32>, EVEX_V512;
6169   defm NAME##Q##SUFF##Z: avx512_scatter<qopc, OpcodeStr##"q", _.info256, vz64mem,
6170                                        mscatterv8i64>, EVEX_V512;
6171 let Predicates = [HasVLX] in {
6172   defm NAME##D##SUFF##Z256: avx512_scatter<dopc, OpcodeStr##"d", _.info256,
6173                                           vy32xmem, mscatterv8i32>, EVEX_V256;
6174   defm NAME##Q##SUFF##Z256: avx512_scatter<qopc, OpcodeStr##"q", _.info128,
6175                                           vy64xmem, mscatterv4i64>, EVEX_V256;
6176   defm NAME##D##SUFF##Z128: avx512_scatter<dopc, OpcodeStr##"d", _.info128,
6177                                           vx32xmem, mscatterv4i32>, EVEX_V128;
6178   defm NAME##Q##SUFF##Z128: avx512_scatter<qopc, OpcodeStr##"q", _.info128,
6179                                           vx64xmem, mscatterv2i64>, EVEX_V128;
6180 }
6181 }
6182
6183 defm VSCATTER : avx512_scatter_q_pd<0xA2, 0xA3, avx512vl_f64_info, "vscatter", "PD">,
6184                avx512_scatter_d_ps<0xA2, 0xA3, avx512vl_f32_info, "vscatter", "PS">;
6185
6186 defm VPSCATTER : avx512_scatter_q_pd<0xA0, 0xA1, avx512vl_i64_info, "vpscatter", "Q">,
6187                 avx512_scatter_d_ps<0xA0, 0xA1, avx512vl_i32_info, "vpscatter", "D">;
6188
6189 // prefetch
6190 multiclass avx512_gather_scatter_prefetch<bits<8> opc, Format F, string OpcodeStr,
6191                        RegisterClass KRC, X86MemOperand memop> {
6192   let Predicates = [HasPFI], hasSideEffects = 1 in
6193   def m  : AVX5128I<opc, F, (outs), (ins KRC:$mask, memop:$src),
6194             !strconcat(OpcodeStr, "\t{$src {${mask}}|{${mask}}, $src}"),
6195             []>, EVEX, EVEX_K;
6196 }
6197
6198 defm VGATHERPF0DPS: avx512_gather_scatter_prefetch<0xC6, MRM1m, "vgatherpf0dps",
6199                      VK16WM, vz32mem>, EVEX_V512, EVEX_CD8<32, CD8VT1>;
6200
6201 defm VGATHERPF0QPS: avx512_gather_scatter_prefetch<0xC7, MRM1m, "vgatherpf0qps",
6202                      VK8WM, vz64mem>, EVEX_V512, EVEX_CD8<64, CD8VT1>;
6203
6204 defm VGATHERPF0DPD: avx512_gather_scatter_prefetch<0xC6, MRM1m, "vgatherpf0dpd",
6205                      VK8WM, vy32mem>, EVEX_V512, VEX_W, EVEX_CD8<32, CD8VT1>;
6206
6207 defm VGATHERPF0QPD: avx512_gather_scatter_prefetch<0xC7, MRM1m, "vgatherpf0qpd",
6208                      VK8WM, vz64mem>, EVEX_V512, VEX_W, EVEX_CD8<64, CD8VT1>;
6209
6210 defm VGATHERPF1DPS: avx512_gather_scatter_prefetch<0xC6, MRM2m, "vgatherpf1dps",
6211                      VK16WM, vz32mem>, EVEX_V512, EVEX_CD8<32, CD8VT1>;
6212
6213 defm VGATHERPF1QPS: avx512_gather_scatter_prefetch<0xC7, MRM2m, "vgatherpf1qps",
6214                      VK8WM, vz64mem>, EVEX_V512, EVEX_CD8<64, CD8VT1>;
6215
6216 defm VGATHERPF1DPD: avx512_gather_scatter_prefetch<0xC6, MRM2m, "vgatherpf1dpd",
6217                      VK8WM, vy32mem>, EVEX_V512, VEX_W, EVEX_CD8<32, CD8VT1>;
6218
6219 defm VGATHERPF1QPD: avx512_gather_scatter_prefetch<0xC7, MRM2m, "vgatherpf1qpd",
6220                      VK8WM, vz64mem>, EVEX_V512, VEX_W, EVEX_CD8<64, CD8VT1>;
6221
6222 defm VSCATTERPF0DPS: avx512_gather_scatter_prefetch<0xC6, MRM5m, "vscatterpf0dps",
6223                      VK16WM, vz32mem>, EVEX_V512, EVEX_CD8<32, CD8VT1>;
6224
6225 defm VSCATTERPF0QPS: avx512_gather_scatter_prefetch<0xC7, MRM5m, "vscatterpf0qps",
6226                      VK8WM, vz64mem>, EVEX_V512, EVEX_CD8<64, CD8VT1>;
6227
6228 defm VSCATTERPF0DPD: avx512_gather_scatter_prefetch<0xC6, MRM5m, "vscatterpf0dpd",
6229                      VK8WM, vy32mem>, EVEX_V512, VEX_W, EVEX_CD8<32, CD8VT1>;
6230
6231 defm VSCATTERPF0QPD: avx512_gather_scatter_prefetch<0xC7, MRM5m, "vscatterpf0qpd",
6232                      VK8WM, vz64mem>, EVEX_V512, VEX_W, EVEX_CD8<64, CD8VT1>;
6233
6234 defm VSCATTERPF1DPS: avx512_gather_scatter_prefetch<0xC6, MRM6m, "vscatterpf1dps",
6235                      VK16WM, vz32mem>, EVEX_V512, EVEX_CD8<32, CD8VT1>;
6236
6237 defm VSCATTERPF1QPS: avx512_gather_scatter_prefetch<0xC7, MRM6m, "vscatterpf1qps",
6238                      VK8WM, vz64mem>, EVEX_V512, EVEX_CD8<64, CD8VT1>;
6239
6240 defm VSCATTERPF1DPD: avx512_gather_scatter_prefetch<0xC6, MRM6m, "vscatterpf1dpd",
6241                      VK8WM, vy32mem>, EVEX_V512, VEX_W, EVEX_CD8<32, CD8VT1>;
6242
6243 defm VSCATTERPF1QPD: avx512_gather_scatter_prefetch<0xC7, MRM6m, "vscatterpf1qpd",
6244                      VK8WM, vz64mem>, EVEX_V512, VEX_W, EVEX_CD8<64, CD8VT1>;
6245
6246 // Helper fragments to match sext vXi1 to vXiY.
6247 def v16i1sextv16i32  : PatLeaf<(v16i32 (X86vsrai VR512:$src, (i8 31)))>;
6248 def v8i1sextv8i64  : PatLeaf<(v8i64 (X86vsrai VR512:$src, (i8 63)))>;
6249
6250 def : Pat<(store (i1 -1), addr:$dst), (MOV8mi addr:$dst, (i8 1))>;
6251 def : Pat<(store (i1  1), addr:$dst), (MOV8mi addr:$dst, (i8 1))>;
6252 def : Pat<(store (i1  0), addr:$dst), (MOV8mi addr:$dst, (i8 0))>;
6253
6254 def : Pat<(store VK1:$src, addr:$dst),
6255           (MOV8mr addr:$dst,
6256            (EXTRACT_SUBREG (KMOVWrk (COPY_TO_REGCLASS VK1:$src, VK16)),
6257             sub_8bit))>, Requires<[HasAVX512, NoDQI]>;
6258
6259 def : Pat<(store VK8:$src, addr:$dst),
6260           (MOV8mr addr:$dst,
6261            (EXTRACT_SUBREG (KMOVWrk (COPY_TO_REGCLASS VK8:$src, VK16)),
6262             sub_8bit))>, Requires<[HasAVX512, NoDQI]>;
6263
6264 def truncstorei1 : PatFrag<(ops node:$val, node:$ptr),
6265                            (truncstore node:$val, node:$ptr), [{
6266   return cast<StoreSDNode>(N)->getMemoryVT() == MVT::i1;
6267 }]>;
6268
6269 def : Pat<(truncstorei1 GR8:$src, addr:$dst),
6270           (MOV8mr addr:$dst, GR8:$src)>;
6271
6272 multiclass cvt_by_vec_width<bits<8> opc, X86VectorVTInfo Vec, string OpcodeStr > {
6273 def rr : AVX512XS8I<opc, MRMSrcReg, (outs Vec.RC:$dst), (ins Vec.KRC:$src),
6274                   !strconcat(OpcodeStr##Vec.Suffix, "\t{$src, $dst|$dst, $src}"),
6275                   [(set Vec.RC:$dst, (Vec.VT (X86vsext Vec.KRC:$src)))]>, EVEX;
6276 }
6277
6278 multiclass cvt_mask_by_elt_width<bits<8> opc, AVX512VLVectorVTInfo VTInfo,
6279                                  string OpcodeStr, Predicate prd> {
6280 let Predicates = [prd] in
6281   defm Z : cvt_by_vec_width<opc, VTInfo.info512, OpcodeStr>, EVEX_V512;
6282
6283   let Predicates = [prd, HasVLX] in {
6284     defm Z256 : cvt_by_vec_width<opc, VTInfo.info256, OpcodeStr>, EVEX_V256;
6285     defm Z128 : cvt_by_vec_width<opc, VTInfo.info128, OpcodeStr>, EVEX_V128;
6286   }
6287 }
6288
6289 multiclass avx512_convert_mask_to_vector<string OpcodeStr> {
6290   defm NAME##B : cvt_mask_by_elt_width<0x28, avx512vl_i8_info,  OpcodeStr,
6291                                        HasBWI>;
6292   defm NAME##W : cvt_mask_by_elt_width<0x28, avx512vl_i16_info, OpcodeStr,
6293                                        HasBWI>, VEX_W;
6294   defm NAME##D : cvt_mask_by_elt_width<0x38, avx512vl_i32_info, OpcodeStr,
6295                                        HasDQI>;
6296   defm NAME##Q : cvt_mask_by_elt_width<0x38, avx512vl_i64_info, OpcodeStr,
6297                                        HasDQI>, VEX_W;
6298 }
6299
6300 defm VPMOVM2 : avx512_convert_mask_to_vector<"vpmovm2">;
6301
6302 multiclass convert_vector_to_mask_common<bits<8> opc, X86VectorVTInfo _, string OpcodeStr > {
6303 def rr : AVX512XS8I<opc, MRMSrcReg, (outs _.KRC:$dst), (ins _.RC:$src),
6304                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
6305                   [(set _.KRC:$dst, (trunc (_.VT _.RC:$src)))]>, EVEX;
6306 }
6307
6308 multiclass avx512_convert_vector_to_mask<bits<8> opc, string OpcodeStr,
6309                         AVX512VLVectorVTInfo VTInfo, Predicate prd> {
6310 let Predicates = [prd] in
6311   defm Z : convert_vector_to_mask_common <opc, VTInfo.info512, OpcodeStr>,
6312    EVEX_V512;
6313
6314   let Predicates = [prd, HasVLX] in {
6315     defm Z256 : convert_vector_to_mask_common<opc, VTInfo.info256, OpcodeStr>,
6316      EVEX_V256;
6317     defm Z128 : convert_vector_to_mask_common<opc, VTInfo.info128, OpcodeStr>,
6318      EVEX_V128;
6319   }
6320 }
6321
6322 defm VPMOVB2M : avx512_convert_vector_to_mask<0x29, "vpmovb2m",
6323                                               avx512vl_i8_info, HasBWI>;
6324 defm VPMOVW2M : avx512_convert_vector_to_mask<0x29, "vpmovw2m",
6325                                               avx512vl_i16_info, HasBWI>, VEX_W;
6326 defm VPMOVD2M : avx512_convert_vector_to_mask<0x39, "vpmovd2m",
6327                                               avx512vl_i32_info, HasDQI>;
6328 defm VPMOVQ2M : avx512_convert_vector_to_mask<0x39, "vpmovq2m",
6329                                               avx512vl_i64_info, HasDQI>, VEX_W;
6330
6331 //===----------------------------------------------------------------------===//
6332 // AVX-512 - COMPRESS and EXPAND
6333 //
6334
6335 multiclass compress_by_vec_width<bits<8> opc, X86VectorVTInfo _,
6336                                  string OpcodeStr> {
6337   defm rr : AVX512_maskable<opc, MRMDestReg, _, (outs _.RC:$dst),
6338               (ins _.RC:$src1), OpcodeStr, "$src1", "$src1",
6339               (_.VT (X86compress _.RC:$src1))>, AVX5128IBase;
6340
6341   let mayStore = 1 in {
6342   def mr : AVX5128I<opc, MRMDestMem, (outs),
6343               (ins _.MemOp:$dst, _.RC:$src),
6344               OpcodeStr # "\t{$src, $dst |$dst, $src}",
6345               []>, EVEX_CD8<_.EltSize, CD8VT1>;
6346
6347   def mrk : AVX5128I<opc, MRMDestMem, (outs),
6348               (ins _.MemOp:$dst, _.KRCWM:$mask, _.RC:$src),
6349               OpcodeStr # "\t{$src, $dst {${mask}} |$dst {${mask}}, $src}",
6350               [(store (_.VT (vselect _.KRCWM:$mask,
6351                              (_.VT (X86compress  _.RC:$src)), _.ImmAllZerosV)),
6352                 addr:$dst)]>,
6353               EVEX_K, EVEX_CD8<_.EltSize, CD8VT1>;
6354   }
6355 }
6356
6357 multiclass compress_by_elt_width<bits<8> opc, string OpcodeStr,
6358                                  AVX512VLVectorVTInfo VTInfo> {
6359   defm Z : compress_by_vec_width<opc, VTInfo.info512, OpcodeStr>, EVEX_V512;
6360
6361   let Predicates = [HasVLX] in {
6362     defm Z256 : compress_by_vec_width<opc, VTInfo.info256, OpcodeStr>, EVEX_V256;
6363     defm Z128 : compress_by_vec_width<opc, VTInfo.info128, OpcodeStr>, EVEX_V128;
6364   }
6365 }
6366
6367 defm VPCOMPRESSD : compress_by_elt_width <0x8B, "vpcompressd", avx512vl_i32_info>,
6368                                          EVEX;
6369 defm VPCOMPRESSQ : compress_by_elt_width <0x8B, "vpcompressq", avx512vl_i64_info>,
6370                                          EVEX, VEX_W;
6371 defm VCOMPRESSPS : compress_by_elt_width <0x8A, "vcompressps", avx512vl_f32_info>,
6372                                          EVEX;
6373 defm VCOMPRESSPD : compress_by_elt_width <0x8A, "vcompresspd", avx512vl_f64_info>,
6374                                          EVEX, VEX_W;
6375
6376 // expand
6377 multiclass expand_by_vec_width<bits<8> opc, X86VectorVTInfo _,
6378                                  string OpcodeStr> {
6379   defm rr : AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
6380               (ins _.RC:$src1), OpcodeStr, "$src1", "$src1",
6381               (_.VT (X86expand _.RC:$src1))>, AVX5128IBase;
6382
6383   let mayLoad = 1 in
6384   defm rm : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
6385               (ins _.MemOp:$src1), OpcodeStr, "$src1", "$src1",
6386               (_.VT (X86expand (_.VT (bitconvert
6387                                       (_.LdFrag addr:$src1)))))>,
6388             AVX5128IBase, EVEX_CD8<_.EltSize, CD8VT1>;
6389 }
6390
6391 multiclass expand_by_elt_width<bits<8> opc, string OpcodeStr,
6392                                  AVX512VLVectorVTInfo VTInfo> {
6393   defm Z : expand_by_vec_width<opc, VTInfo.info512, OpcodeStr>, EVEX_V512;
6394
6395   let Predicates = [HasVLX] in {
6396     defm Z256 : expand_by_vec_width<opc, VTInfo.info256, OpcodeStr>, EVEX_V256;
6397     defm Z128 : expand_by_vec_width<opc, VTInfo.info128, OpcodeStr>, EVEX_V128;
6398   }
6399 }
6400
6401 defm VPEXPANDD : expand_by_elt_width <0x89, "vpexpandd", avx512vl_i32_info>,
6402                                          EVEX;
6403 defm VPEXPANDQ : expand_by_elt_width <0x89, "vpexpandq", avx512vl_i64_info>,
6404                                          EVEX, VEX_W;
6405 defm VEXPANDPS : expand_by_elt_width <0x88, "vexpandps", avx512vl_f32_info>,
6406                                          EVEX;
6407 defm VEXPANDPD : expand_by_elt_width <0x88, "vexpandpd", avx512vl_f64_info>,
6408                                          EVEX, VEX_W;
6409
6410 //handle instruction  reg_vec1 = op(reg_vec,imm)
6411 //                               op(mem_vec,imm)
6412 //                               op(broadcast(eltVt),imm)
6413 //all instruction created with FROUND_CURRENT
6414 multiclass avx512_unary_fp_packed_imm<bits<8> opc, string OpcodeStr, SDNode OpNode,
6415                                                             X86VectorVTInfo _>{
6416   defm rri : AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
6417                       (ins _.RC:$src1, i32u8imm:$src2),
6418                       OpcodeStr##_.Suffix, "$src2, $src1", "$src2, $src2",
6419                       (OpNode (_.VT _.RC:$src1),
6420                               (i32 imm:$src2),
6421                               (i32 FROUND_CURRENT))>;
6422   let mayLoad = 1 in {
6423     defm rmi : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
6424                       (ins _.MemOp:$src1, i32u8imm:$src2),
6425                       OpcodeStr##_.Suffix, "$src2, $src1", "$src1, $src2",
6426                       (OpNode (_.VT (bitconvert (_.LdFrag addr:$src1))),
6427                               (i32 imm:$src2),
6428                               (i32 FROUND_CURRENT))>;
6429     defm rmbi : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
6430                       (ins _.ScalarMemOp:$src1, i32u8imm:$src2),
6431                       OpcodeStr##_.Suffix, "$src2, ${src1}"##_.BroadcastStr,
6432                       "${src1}"##_.BroadcastStr##", $src2",
6433                       (OpNode (_.VT (X86VBroadcast(_.ScalarLdFrag addr:$src1))),
6434                               (i32 imm:$src2),
6435                               (i32 FROUND_CURRENT))>, EVEX_B;
6436   }
6437 }
6438
6439 //handle instruction  reg_vec1 = op(reg_vec2,reg_vec3,imm),{sae}
6440 multiclass avx512_unary_fp_sae_packed_imm<bits<8> opc, string OpcodeStr,
6441                                              SDNode OpNode, X86VectorVTInfo _>{
6442   defm rrib : AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
6443                       (ins _.RC:$src1, i32u8imm:$src2),
6444                       OpcodeStr##_.Suffix, "$src2,{sae}, $src1",
6445                       "$src1, {sae}, $src2",
6446                       (OpNode (_.VT _.RC:$src1),
6447                               (i32 imm:$src2),
6448                               (i32 FROUND_NO_EXC))>, EVEX_B;
6449 }
6450
6451 multiclass avx512_common_unary_fp_sae_packed_imm<string OpcodeStr,
6452             AVX512VLVectorVTInfo _, bits<8> opc, SDNode OpNode, Predicate prd>{
6453   let Predicates = [prd] in {
6454     defm Z    : avx512_unary_fp_packed_imm<opc, OpcodeStr, OpNode, _.info512>,
6455                 avx512_unary_fp_sae_packed_imm<opc, OpcodeStr, OpNode, _.info512>,
6456                                   EVEX_V512;
6457   }
6458   let Predicates = [prd, HasVLX] in {
6459     defm Z128 : avx512_unary_fp_packed_imm<opc, OpcodeStr, OpNode, _.info128>,
6460                                   EVEX_V128;
6461     defm Z256 : avx512_unary_fp_packed_imm<opc, OpcodeStr, OpNode, _.info256>,
6462                                   EVEX_V256;
6463   }
6464 }
6465
6466 //handle instruction  reg_vec1 = op(reg_vec2,reg_vec3,imm)
6467 //                               op(reg_vec2,mem_vec,imm)
6468 //                               op(reg_vec2,broadcast(eltVt),imm)
6469 //all instruction created with FROUND_CURRENT
6470 multiclass avx512_fp_packed_imm<bits<8> opc, string OpcodeStr, SDNode OpNode,
6471                                                             X86VectorVTInfo _>{
6472   defm rri : AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
6473                       (ins _.RC:$src1, _.RC:$src2, i32u8imm:$src3),
6474                       OpcodeStr, "$src3, $src2, $src1", "$src1, $src2, $src3",
6475                       (OpNode (_.VT _.RC:$src1),
6476                               (_.VT _.RC:$src2),
6477                               (i32 imm:$src3),
6478                               (i32 FROUND_CURRENT))>;
6479   let mayLoad = 1 in {
6480     defm rmi : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
6481                       (ins _.RC:$src1, _.MemOp:$src2, i32u8imm:$src3),
6482                       OpcodeStr, "$src3, $src2, $src1", "$src1, $src2, $src3",
6483                       (OpNode (_.VT _.RC:$src1),
6484                               (_.VT (bitconvert (_.LdFrag addr:$src2))),
6485                               (i32 imm:$src3),
6486                               (i32 FROUND_CURRENT))>;
6487     defm rmbi : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
6488                       (ins _.RC:$src1, _.ScalarMemOp:$src2, i32u8imm:$src3),
6489                       OpcodeStr, "$src3, ${src2}"##_.BroadcastStr##", $src1",
6490                       "$src1, ${src2}"##_.BroadcastStr##", $src3",
6491                       (OpNode (_.VT _.RC:$src1),
6492                               (_.VT (X86VBroadcast(_.ScalarLdFrag addr:$src2))),
6493                               (i32 imm:$src3),
6494                               (i32 FROUND_CURRENT))>, EVEX_B;
6495   }
6496 }
6497
6498 //handle instruction  reg_vec1 = op(reg_vec2,reg_vec3,imm)
6499 //                               op(reg_vec2,mem_vec,imm)
6500 multiclass avx512_3Op_rm_imm8<bits<8> opc, string OpcodeStr, SDNode OpNode,
6501                              X86VectorVTInfo DestInfo, X86VectorVTInfo SrcInfo>{
6502
6503   defm rri : AVX512_maskable<opc, MRMSrcReg, DestInfo, (outs DestInfo.RC:$dst),
6504                   (ins SrcInfo.RC:$src1, SrcInfo.RC:$src2, u8imm:$src3),
6505                   OpcodeStr, "$src3, $src2, $src1", "$src1, $src2, $src3",
6506                   (DestInfo.VT (OpNode (SrcInfo.VT SrcInfo.RC:$src1),
6507                                (SrcInfo.VT SrcInfo.RC:$src2),
6508                                (i8 imm:$src3)))>;
6509   let mayLoad = 1 in
6510     defm rmi : AVX512_maskable<opc, MRMSrcMem, DestInfo, (outs DestInfo.RC:$dst),
6511                   (ins SrcInfo.RC:$src1, SrcInfo.MemOp:$src2, u8imm:$src3),
6512                   OpcodeStr, "$src3, $src2, $src1", "$src1, $src2, $src3",
6513                   (DestInfo.VT (OpNode (SrcInfo.VT SrcInfo.RC:$src1),
6514                                (SrcInfo.VT (bitconvert
6515                                                   (SrcInfo.LdFrag addr:$src2))),
6516                                (i8 imm:$src3)))>;
6517 }
6518
6519 //handle instruction  reg_vec1 = op(reg_vec2,reg_vec3,imm)
6520 //                               op(reg_vec2,mem_vec,imm)
6521 //                               op(reg_vec2,broadcast(eltVt),imm)
6522 multiclass avx512_3Op_imm8<bits<8> opc, string OpcodeStr, SDNode OpNode,
6523                            X86VectorVTInfo _>:
6524   avx512_3Op_rm_imm8<opc, OpcodeStr, OpNode, _, _>{
6525
6526   let mayLoad = 1 in
6527     defm rmbi : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
6528                       (ins _.RC:$src1, _.ScalarMemOp:$src2, u8imm:$src3),
6529                       OpcodeStr, "$src3, ${src2}"##_.BroadcastStr##", $src1",
6530                       "$src1, ${src2}"##_.BroadcastStr##", $src3",
6531                       (OpNode (_.VT _.RC:$src1),
6532                               (_.VT (X86VBroadcast(_.ScalarLdFrag addr:$src2))),
6533                               (i8 imm:$src3))>, EVEX_B;
6534 }
6535
6536 //handle scalar instruction  reg_vec1 = op(reg_vec2,reg_vec3,imm)
6537 //                                      op(reg_vec2,mem_scalar,imm)
6538 //all instruction created with FROUND_CURRENT
6539 multiclass avx512_fp_scalar_imm<bits<8> opc, string OpcodeStr, SDNode OpNode,
6540                                                            X86VectorVTInfo _> {
6541
6542   defm rri : AVX512_maskable_scalar<opc, MRMSrcReg, _, (outs _.RC:$dst),
6543                       (ins _.RC:$src1, _.RC:$src2, i32u8imm:$src3),
6544                       OpcodeStr, "$src3, $src2, $src1", "$src1, $src2, $src3",
6545                       (OpNode (_.VT _.RC:$src1),
6546                               (_.VT _.RC:$src2),
6547                               (i32 imm:$src3),
6548                               (i32 FROUND_CURRENT))>;
6549   let mayLoad = 1 in {
6550     defm rmi : AVX512_maskable_scalar<opc, MRMSrcMem, _, (outs _.RC:$dst),
6551                       (ins _.RC:$src1, _.MemOp:$src2, i32u8imm:$src3),
6552                       OpcodeStr, "$src3, $src2, $src1", "$src1, $src2, $src3",
6553                       (OpNode (_.VT _.RC:$src1),
6554                               (_.VT (scalar_to_vector
6555                                         (_.ScalarLdFrag addr:$src2))),
6556                               (i32 imm:$src3),
6557                               (i32 FROUND_CURRENT))>;
6558
6559     let isAsmParserOnly = 1 in {
6560       defm rmi_alt :AVX512_maskable_in_asm<opc, MRMSrcMem, _, (outs _.FRC:$dst),
6561                       (ins _.FRC:$src1, _.ScalarMemOp:$src2, u8imm:$src3),
6562                       OpcodeStr, "$src3, $src2, $src1", "$src1, $src2, $src3",
6563                       []>;
6564     }
6565   }
6566 }
6567
6568 //handle instruction  reg_vec1 = op(reg_vec2,reg_vec3,imm),{sae}
6569 multiclass avx512_fp_sae_packed_imm<bits<8> opc, string OpcodeStr,
6570                                              SDNode OpNode, X86VectorVTInfo _>{
6571   defm rrib : AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
6572                       (ins _.RC:$src1, _.RC:$src2, i32u8imm:$src3),
6573                       OpcodeStr, "$src3,{sae}, $src2, $src1",
6574                       "$src1, $src2,{sae}, $src3",
6575                       (OpNode (_.VT _.RC:$src1),
6576                               (_.VT _.RC:$src2),
6577                               (i32 imm:$src3),
6578                               (i32 FROUND_NO_EXC))>, EVEX_B;
6579 }
6580 //handle scalar instruction  reg_vec1 = op(reg_vec2,reg_vec3,imm),{sae}
6581 multiclass avx512_fp_sae_scalar_imm<bits<8> opc, string OpcodeStr,
6582                                              SDNode OpNode, X86VectorVTInfo _> {
6583   defm NAME#rrib : AVX512_maskable_scalar<opc, MRMSrcReg, _, (outs _.RC:$dst),
6584                       (ins _.RC:$src1, _.RC:$src2, i32u8imm:$src3),
6585                       OpcodeStr, "$src3,{sae}, $src2, $src1",
6586                       "$src1, $src2,{sae}, $src3",
6587                       (OpNode (_.VT _.RC:$src1),
6588                               (_.VT _.RC:$src2),
6589                               (i32 imm:$src3),
6590                               (i32 FROUND_NO_EXC))>, EVEX_B;
6591 }
6592
6593 multiclass avx512_common_fp_sae_packed_imm<string OpcodeStr,
6594             AVX512VLVectorVTInfo _, bits<8> opc, SDNode OpNode, Predicate prd>{
6595   let Predicates = [prd] in {
6596     defm Z    : avx512_fp_packed_imm<opc, OpcodeStr, OpNode, _.info512>,
6597                 avx512_fp_sae_packed_imm<opc, OpcodeStr, OpNode, _.info512>,
6598                                   EVEX_V512;
6599
6600   }
6601   let Predicates = [prd, HasVLX] in {
6602     defm Z128 : avx512_fp_packed_imm<opc, OpcodeStr, OpNode, _.info128>,
6603                                   EVEX_V128;
6604     defm Z256 : avx512_fp_packed_imm<opc, OpcodeStr, OpNode, _.info256>,
6605                                   EVEX_V256;
6606   }
6607 }
6608
6609 multiclass avx512_common_3Op_rm_imm8<bits<8> opc, SDNode OpNode, string OpStr,
6610                    AVX512VLVectorVTInfo DestInfo, AVX512VLVectorVTInfo SrcInfo>{
6611   let Predicates = [HasBWI] in {
6612     defm Z    : avx512_3Op_rm_imm8<opc, OpStr, OpNode, DestInfo.info512,
6613                            SrcInfo.info512>, EVEX_V512, AVX512AIi8Base, EVEX_4V;
6614   }
6615   let Predicates = [HasBWI, HasVLX] in {
6616     defm Z128 : avx512_3Op_rm_imm8<opc, OpStr, OpNode, DestInfo.info128,
6617                            SrcInfo.info128>, EVEX_V128, AVX512AIi8Base, EVEX_4V;
6618     defm Z256 : avx512_3Op_rm_imm8<opc, OpStr, OpNode,  DestInfo.info256,
6619                            SrcInfo.info256>, EVEX_V256, AVX512AIi8Base, EVEX_4V;
6620   }
6621 }
6622
6623 multiclass avx512_common_3Op_imm8<string OpcodeStr, AVX512VLVectorVTInfo _,
6624                                 bits<8> opc, SDNode OpNode>{
6625   let Predicates = [HasAVX512] in {
6626     defm Z    : avx512_3Op_imm8<opc, OpcodeStr, OpNode, _.info512>, EVEX_V512;
6627   }
6628   let Predicates = [HasAVX512, HasVLX] in {
6629     defm Z128 : avx512_3Op_imm8<opc, OpcodeStr, OpNode, _.info128>, EVEX_V128;
6630     defm Z256 : avx512_3Op_imm8<opc, OpcodeStr, OpNode, _.info256>, EVEX_V256;
6631   }
6632 }
6633
6634 multiclass avx512_common_fp_sae_scalar_imm<string OpcodeStr,
6635                   X86VectorVTInfo _, bits<8> opc, SDNode OpNode, Predicate prd>{
6636   let Predicates = [prd] in {
6637      defm Z128 : avx512_fp_scalar_imm<opc, OpcodeStr, OpNode, _>,
6638                  avx512_fp_sae_scalar_imm<opc, OpcodeStr, OpNode, _>;
6639   }
6640 }
6641
6642 multiclass avx512_common_unary_fp_sae_packed_imm_all<string OpcodeStr,
6643                     bits<8> opcPs, bits<8> opcPd, SDNode OpNode, Predicate prd>{
6644   defm PS : avx512_common_unary_fp_sae_packed_imm<OpcodeStr, avx512vl_f32_info,
6645                             opcPs, OpNode, prd>, EVEX_CD8<32, CD8VF>;
6646   defm PD : avx512_common_unary_fp_sae_packed_imm<OpcodeStr, avx512vl_f64_info,
6647                             opcPd, OpNode, prd>, EVEX_CD8<64, CD8VF>, VEX_W;
6648 }
6649
6650 defm VFIXUPIMMPD : avx512_common_fp_sae_packed_imm<"vfixupimmpd",
6651                               avx512vl_f64_info, 0x54, X86VFixupimm, HasAVX512>,
6652       AVX512AIi8Base, EVEX_4V, EVEX_CD8<64, CD8VF>, VEX_W;
6653 defm VFIXUPIMMPS : avx512_common_fp_sae_packed_imm<"vfixupimmps",
6654                               avx512vl_f32_info, 0x54, X86VFixupimm, HasAVX512>,
6655       AVX512AIi8Base, EVEX_4V, EVEX_CD8<32, CD8VF>;
6656
6657 defm VFIXUPIMMSD: avx512_common_fp_sae_scalar_imm<"vfixupimmsd", f64x_info,
6658                                                  0x55, X86VFixupimm, HasAVX512>,
6659       AVX512AIi8Base, VEX_LIG, EVEX_4V, EVEX_CD8<64, CD8VT1>, VEX_W;
6660 defm VFIXUPIMMSS: avx512_common_fp_sae_scalar_imm<"vfixupimmss", f32x_info,
6661                                                  0x55, X86VFixupimm, HasAVX512>,
6662       AVX512AIi8Base, VEX_LIG, EVEX_4V, EVEX_CD8<32, CD8VT1>;
6663
6664 defm VREDUCE   : avx512_common_unary_fp_sae_packed_imm_all<"vreduce", 0x56, 0x56,
6665                               X86VReduce, HasDQI>, AVX512AIi8Base, EVEX;
6666 defm VRNDSCALE : avx512_common_unary_fp_sae_packed_imm_all<"vrndscale", 0x08, 0x09,
6667                               X86VRndScale, HasAVX512>, AVX512AIi8Base, EVEX;
6668 defm VGETMANT : avx512_common_unary_fp_sae_packed_imm_all<"vgetmant", 0x26, 0x26,
6669                               X86VGetMant, HasAVX512>, AVX512AIi8Base, EVEX;
6670
6671
6672 defm VRANGEPD : avx512_common_fp_sae_packed_imm<"vrangepd", avx512vl_f64_info,
6673                                                        0x50, X86VRange, HasDQI>,
6674       AVX512AIi8Base, EVEX_4V, EVEX_CD8<64, CD8VF>, VEX_W;
6675 defm VRANGEPS : avx512_common_fp_sae_packed_imm<"vrangeps", avx512vl_f32_info,
6676                                                        0x50, X86VRange, HasDQI>,
6677       AVX512AIi8Base, EVEX_4V, EVEX_CD8<32, CD8VF>;
6678
6679 defm VRANGESD: avx512_common_fp_sae_scalar_imm<"vrangesd", f64x_info,
6680                                                  0x51, X86VRange, HasDQI>,
6681       AVX512AIi8Base, VEX_LIG, EVEX_4V, EVEX_CD8<64, CD8VT1>, VEX_W;
6682 defm VRANGESS: avx512_common_fp_sae_scalar_imm<"vrangess", f32x_info,
6683                                                  0x51, X86VRange, HasDQI>,
6684       AVX512AIi8Base, VEX_LIG, EVEX_4V, EVEX_CD8<32, CD8VT1>;
6685
6686 defm VREDUCESD: avx512_common_fp_sae_scalar_imm<"vreducesd", f64x_info,
6687                                                  0x57, X86Reduces, HasDQI>,
6688       AVX512AIi8Base, VEX_LIG, EVEX_4V, EVEX_CD8<64, CD8VT1>, VEX_W;
6689 defm VREDUCESS: avx512_common_fp_sae_scalar_imm<"vreducess", f32x_info,
6690                                                  0x57, X86Reduces, HasDQI>,
6691       AVX512AIi8Base, VEX_LIG, EVEX_4V, EVEX_CD8<32, CD8VT1>;
6692
6693 defm VGETMANTSD: avx512_common_fp_sae_scalar_imm<"vgetmantsd", f64x_info,
6694                                                  0x27, X86GetMants, HasAVX512>,
6695       AVX512AIi8Base, VEX_LIG, EVEX_4V, EVEX_CD8<64, CD8VT1>, VEX_W;
6696 defm VGETMANTSS: avx512_common_fp_sae_scalar_imm<"vgetmantss", f32x_info,
6697                                                  0x27, X86GetMants, HasAVX512>,
6698       AVX512AIi8Base, VEX_LIG, EVEX_4V, EVEX_CD8<32, CD8VT1>;
6699
6700 multiclass avx512_shuff_packed_128<string OpcodeStr, AVX512VLVectorVTInfo _,
6701                                        bits<8> opc, SDNode OpNode = X86Shuf128>{
6702   let Predicates = [HasAVX512] in {
6703     defm Z    : avx512_3Op_imm8<opc, OpcodeStr, OpNode, _.info512>, EVEX_V512;
6704
6705   }
6706   let Predicates = [HasAVX512, HasVLX] in {
6707      defm Z256 : avx512_3Op_imm8<opc, OpcodeStr, OpNode, _.info256>, EVEX_V256;
6708   }
6709 }
6710 let Predicates = [HasAVX512] in {
6711 def : Pat<(v16f32 (ffloor VR512:$src)),
6712           (VRNDSCALEPSZrri VR512:$src, (i32 0x1))>;
6713 def : Pat<(v16f32 (fnearbyint VR512:$src)),
6714           (VRNDSCALEPSZrri VR512:$src, (i32 0xC))>;
6715 def : Pat<(v16f32 (fceil VR512:$src)),
6716           (VRNDSCALEPSZrri VR512:$src, (i32 0x2))>;
6717 def : Pat<(v16f32 (frint VR512:$src)),
6718           (VRNDSCALEPSZrri VR512:$src, (i32 0x4))>;
6719 def : Pat<(v16f32 (ftrunc VR512:$src)),
6720           (VRNDSCALEPSZrri VR512:$src, (i32 0x3))>;
6721
6722 def : Pat<(v8f64 (ffloor VR512:$src)),
6723           (VRNDSCALEPDZrri VR512:$src, (i32 0x1))>;
6724 def : Pat<(v8f64 (fnearbyint VR512:$src)),
6725           (VRNDSCALEPDZrri VR512:$src, (i32 0xC))>;
6726 def : Pat<(v8f64 (fceil VR512:$src)),
6727           (VRNDSCALEPDZrri VR512:$src, (i32 0x2))>;
6728 def : Pat<(v8f64 (frint VR512:$src)),
6729           (VRNDSCALEPDZrri VR512:$src, (i32 0x4))>;
6730 def : Pat<(v8f64 (ftrunc VR512:$src)),
6731           (VRNDSCALEPDZrri VR512:$src, (i32 0x3))>;
6732 }
6733
6734 defm VSHUFF32X4 : avx512_shuff_packed_128<"vshuff32x4",avx512vl_f32_info, 0x23>,
6735       AVX512AIi8Base, EVEX_4V, EVEX_CD8<32, CD8VF>;
6736 defm VSHUFF64X2 : avx512_shuff_packed_128<"vshuff64x2",avx512vl_f64_info, 0x23>,
6737       AVX512AIi8Base, EVEX_4V, EVEX_CD8<64, CD8VF>, VEX_W;
6738 defm VSHUFI32X4 : avx512_shuff_packed_128<"vshufi32x4",avx512vl_i32_info, 0x43>,
6739       AVX512AIi8Base, EVEX_4V, EVEX_CD8<32, CD8VF>;
6740 defm VSHUFI64X2 : avx512_shuff_packed_128<"vshufi64x2",avx512vl_i64_info, 0x43>,
6741       AVX512AIi8Base, EVEX_4V, EVEX_CD8<64, CD8VF>, VEX_W;
6742
6743 multiclass avx512_valign<string OpcodeStr, AVX512VLVectorVTInfo VTInfo_I,
6744                                                 AVX512VLVectorVTInfo VTInfo_FP>{
6745   defm NAME:       avx512_common_3Op_imm8<OpcodeStr, VTInfo_I, 0x03, X86VAlign>,
6746                            AVX512AIi8Base, EVEX_4V;
6747   let isCodeGenOnly = 1 in {
6748     defm NAME#_FP: avx512_common_3Op_imm8<OpcodeStr, VTInfo_FP, 0x03, X86VAlign>,
6749                            AVX512AIi8Base, EVEX_4V;
6750   }
6751 }
6752
6753 defm VALIGND: avx512_valign<"valignd", avx512vl_i32_info, avx512vl_f32_info>,
6754                                                   EVEX_CD8<32, CD8VF>;
6755 defm VALIGNQ: avx512_valign<"valignq", avx512vl_i64_info, avx512vl_f64_info>,
6756                                                   EVEX_CD8<64, CD8VF>, VEX_W;
6757
6758 multiclass avx512_vpalign_lowering<X86VectorVTInfo _ , list<Predicate> p>{
6759   let Predicates = p in
6760     def NAME#_.VTName#rri:
6761           Pat<(_.VT (X86PAlignr _.RC:$src1, _.RC:$src2, (i8 imm:$imm))),
6762               (!cast<Instruction>(NAME#_.ZSuffix#rri)
6763                     _.RC:$src1, _.RC:$src2, imm:$imm)>;
6764 }
6765
6766 multiclass avx512_vpalign_lowering_common<AVX512VLVectorVTInfo _>:
6767       avx512_vpalign_lowering<_.info512, [HasBWI]>,
6768       avx512_vpalign_lowering<_.info128, [HasBWI, HasVLX]>,
6769       avx512_vpalign_lowering<_.info256, [HasBWI, HasVLX]>;
6770
6771 defm VPALIGN:   avx512_common_3Op_rm_imm8<0x0F, X86PAlignr, "vpalignr" ,
6772                                           avx512vl_i8_info, avx512vl_i8_info>,
6773                 avx512_vpalign_lowering_common<avx512vl_i16_info>,
6774                 avx512_vpalign_lowering_common<avx512vl_i32_info>,
6775                 avx512_vpalign_lowering_common<avx512vl_f32_info>,
6776                 avx512_vpalign_lowering_common<avx512vl_i64_info>,
6777                 avx512_vpalign_lowering_common<avx512vl_f64_info>,
6778                 EVEX_CD8<8, CD8VF>;
6779
6780 defm VDBPSADBW: avx512_common_3Op_rm_imm8<0x42, X86dbpsadbw, "vdbpsadbw" ,
6781                     avx512vl_i16_info, avx512vl_i8_info>, EVEX_CD8<8, CD8VF>;
6782
6783 multiclass avx512_unary_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
6784                            X86VectorVTInfo _> {
6785   defm rr : AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
6786                     (ins _.RC:$src1), OpcodeStr##_.Suffix,
6787                     "$src1", "$src1",
6788                     (_.VT (OpNode _.RC:$src1))>, EVEX, AVX5128IBase;
6789
6790   let mayLoad = 1 in
6791     defm rm : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
6792                     (ins _.MemOp:$src1), OpcodeStr##_.Suffix,
6793                     "$src1", "$src1",
6794                     (_.VT (OpNode (bitconvert (_.LdFrag addr:$src1))))>,
6795               EVEX, AVX5128IBase, EVEX_CD8<_.EltSize, CD8VF>;
6796 }
6797
6798 multiclass avx512_unary_rmb<bits<8> opc, string OpcodeStr, SDNode OpNode,
6799                             X86VectorVTInfo _> :
6800            avx512_unary_rm<opc, OpcodeStr, OpNode, _> {
6801   let mayLoad = 1 in
6802     defm rmb : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
6803                     (ins _.ScalarMemOp:$src1), OpcodeStr##_.Suffix,
6804                     "${src1}"##_.BroadcastStr,
6805                     "${src1}"##_.BroadcastStr,
6806                     (_.VT (OpNode (X86VBroadcast
6807                                       (_.ScalarLdFrag addr:$src1))))>,
6808                EVEX, AVX5128IBase, EVEX_B, EVEX_CD8<_.EltSize, CD8VF>;
6809 }
6810
6811 multiclass avx512_unary_rm_vl<bits<8> opc, string OpcodeStr, SDNode OpNode,
6812                               AVX512VLVectorVTInfo VTInfo, Predicate prd> {
6813   let Predicates = [prd] in
6814     defm Z : avx512_unary_rm<opc, OpcodeStr, OpNode, VTInfo.info512>, EVEX_V512;
6815
6816   let Predicates = [prd, HasVLX] in {
6817     defm Z256 : avx512_unary_rm<opc, OpcodeStr, OpNode, VTInfo.info256>,
6818                               EVEX_V256;
6819     defm Z128 : avx512_unary_rm<opc, OpcodeStr, OpNode, VTInfo.info128>,
6820                               EVEX_V128;
6821   }
6822 }
6823
6824 multiclass avx512_unary_rmb_vl<bits<8> opc, string OpcodeStr, SDNode OpNode,
6825                                AVX512VLVectorVTInfo VTInfo, Predicate prd> {
6826   let Predicates = [prd] in
6827     defm Z : avx512_unary_rmb<opc, OpcodeStr, OpNode, VTInfo.info512>,
6828                               EVEX_V512;
6829
6830   let Predicates = [prd, HasVLX] in {
6831     defm Z256 : avx512_unary_rmb<opc, OpcodeStr, OpNode, VTInfo.info256>,
6832                                  EVEX_V256;
6833     defm Z128 : avx512_unary_rmb<opc, OpcodeStr, OpNode, VTInfo.info128>,
6834                                  EVEX_V128;
6835   }
6836 }
6837
6838 multiclass avx512_unary_rm_vl_dq<bits<8> opc_d, bits<8> opc_q, string OpcodeStr,
6839                                  SDNode OpNode, Predicate prd> {
6840   defm Q : avx512_unary_rmb_vl<opc_q, OpcodeStr, OpNode, avx512vl_i64_info,
6841                                prd>, VEX_W;
6842   defm D : avx512_unary_rmb_vl<opc_d, OpcodeStr, OpNode, avx512vl_i32_info, prd>;
6843 }
6844
6845 multiclass avx512_unary_rm_vl_bw<bits<8> opc_b, bits<8> opc_w, string OpcodeStr,
6846                                  SDNode OpNode, Predicate prd> {
6847   defm W : avx512_unary_rm_vl<opc_w, OpcodeStr, OpNode, avx512vl_i16_info, prd>;
6848   defm B : avx512_unary_rm_vl<opc_b, OpcodeStr, OpNode, avx512vl_i8_info, prd>;
6849 }
6850
6851 multiclass avx512_unary_rm_vl_all<bits<8> opc_b, bits<8> opc_w,
6852                                   bits<8> opc_d, bits<8> opc_q,
6853                                   string OpcodeStr, SDNode OpNode> {
6854   defm NAME : avx512_unary_rm_vl_dq<opc_d, opc_q, OpcodeStr, OpNode,
6855                                     HasAVX512>,
6856               avx512_unary_rm_vl_bw<opc_b, opc_w, OpcodeStr, OpNode,
6857                                     HasBWI>;
6858 }
6859
6860 defm VPABS : avx512_unary_rm_vl_all<0x1C, 0x1D, 0x1E, 0x1F, "vpabs", X86Abs>;
6861
6862 def : Pat<(xor
6863           (bc_v16i32 (v16i1sextv16i32)),
6864           (bc_v16i32 (add (v16i32 VR512:$src), (v16i1sextv16i32)))),
6865           (VPABSDZrr VR512:$src)>;
6866 def : Pat<(xor
6867           (bc_v8i64 (v8i1sextv8i64)),
6868           (bc_v8i64 (add (v8i64 VR512:$src), (v8i1sextv8i64)))),
6869           (VPABSQZrr VR512:$src)>;
6870
6871 multiclass avx512_ctlz<bits<8> opc, string OpcodeStr, Predicate prd>{
6872
6873   defm NAME :          avx512_unary_rm_vl_dq<opc, opc, OpcodeStr, ctlz, prd>;
6874   let isCodeGenOnly = 1 in
6875     defm NAME#_UNDEF : avx512_unary_rm_vl_dq<opc, opc, OpcodeStr,
6876                                              ctlz_zero_undef, prd>;
6877 }
6878
6879 defm VPLZCNT    : avx512_ctlz<0x44, "vplzcnt", HasCDI>;
6880 defm VPCONFLICT : avx512_unary_rm_vl_dq<0xC4, 0xC4, "vpconflict", X86Conflict, HasCDI>;
6881
6882 //===----------------------------------------------------------------------===//
6883 // AVX-512 - Unpack Instructions
6884 //===----------------------------------------------------------------------===//
6885 defm VUNPCKH : avx512_fp_binop_p<0x15, "vunpckh", X86Unpckh>;
6886 defm VUNPCKL : avx512_fp_binop_p<0x14, "vunpckl", X86Unpckl>;
6887
6888 defm VPUNPCKLBW : avx512_binop_rm_vl_b<0x60, "vpunpcklbw", X86Unpckl,
6889                                        SSE_INTALU_ITINS_P, HasBWI>;
6890 defm VPUNPCKHBW : avx512_binop_rm_vl_b<0x68, "vpunpckhbw", X86Unpckh,
6891                                        SSE_INTALU_ITINS_P, HasBWI>;
6892 defm VPUNPCKLWD : avx512_binop_rm_vl_w<0x61, "vpunpcklwd", X86Unpckl,
6893                                        SSE_INTALU_ITINS_P, HasBWI>;
6894 defm VPUNPCKHWD : avx512_binop_rm_vl_w<0x69, "vpunpckhwd", X86Unpckh,
6895                                        SSE_INTALU_ITINS_P, HasBWI>;
6896
6897 defm VPUNPCKLDQ : avx512_binop_rm_vl_d<0x62, "vpunpckldq", X86Unpckl,
6898                                        SSE_INTALU_ITINS_P, HasAVX512>;
6899 defm VPUNPCKHDQ : avx512_binop_rm_vl_d<0x6A, "vpunpckhdq", X86Unpckh,
6900                                        SSE_INTALU_ITINS_P, HasAVX512>;
6901 defm VPUNPCKLQDQ : avx512_binop_rm_vl_q<0x6C, "vpunpcklqdq", X86Unpckl,
6902                                        SSE_INTALU_ITINS_P, HasAVX512>;
6903 defm VPUNPCKHQDQ : avx512_binop_rm_vl_q<0x6D, "vpunpckhqdq", X86Unpckh,
6904                                        SSE_INTALU_ITINS_P, HasAVX512>;
6905 //===----------------------------------------------------------------------===//
6906 // VSHUFPS - VSHUFPD Operations
6907 //===----------------------------------------------------------------------===//
6908 multiclass avx512_shufp<string OpcodeStr, AVX512VLVectorVTInfo VTInfo_I,
6909                                                 AVX512VLVectorVTInfo VTInfo_FP>{
6910   defm NAME:     avx512_common_3Op_imm8<OpcodeStr, VTInfo_FP, 0xC6, X86Shufp>,
6911                                    EVEX_CD8<VTInfo_FP.info512.EltSize, CD8VF>,
6912                                    AVX512AIi8Base, EVEX_4V;
6913   let isCodeGenOnly = 1 in {
6914     defm NAME#_I: avx512_common_3Op_imm8<OpcodeStr, VTInfo_I, 0xC6, X86Shufp>,
6915                                    EVEX_CD8<VTInfo_I.info512.EltSize, CD8VF>,
6916                                    AVX512AIi8Base, EVEX_4V;
6917   }
6918 }
6919
6920 defm VSHUFPS: avx512_shufp<"vshufps", avx512vl_i32_info, avx512vl_f32_info>, PS;
6921 defm VSHUFPD: avx512_shufp<"vshufpd", avx512vl_i64_info, avx512vl_f64_info>, PD, VEX_W;
6922 //===----------------------------------------------------------------------===//
6923 // AVX-512 - Byte shift Left/Right
6924 //===----------------------------------------------------------------------===//
6925
6926 multiclass avx512_shift_packed<bits<8> opc, SDNode OpNode, Format MRMr,
6927                              Format MRMm, string OpcodeStr, X86VectorVTInfo _>{
6928   def rr : AVX512<opc, MRMr,
6929              (outs _.RC:$dst), (ins _.RC:$src1, u8imm:$src2),
6930              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6931              [(set _.RC:$dst,(_.VT (OpNode _.RC:$src1, (i8 imm:$src2))))]>;
6932   let mayLoad = 1 in
6933     def rm : AVX512<opc, MRMm,
6934              (outs _.RC:$dst), (ins _.MemOp:$src1, u8imm:$src2),
6935              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6936              [(set _.RC:$dst,(_.VT (OpNode
6937                                    (_.LdFrag addr:$src1), (i8 imm:$src2))))]>;
6938 }
6939
6940 multiclass avx512_shift_packed_all<bits<8> opc, SDNode OpNode, Format MRMr,
6941                                  Format MRMm, string OpcodeStr, Predicate prd>{
6942   let Predicates = [prd] in
6943     defm Z512 : avx512_shift_packed<opc, OpNode, MRMr, MRMm,
6944                                     OpcodeStr, v8i64_info>, EVEX_V512;
6945   let Predicates = [prd, HasVLX] in {
6946     defm Z256 : avx512_shift_packed<opc, OpNode, MRMr, MRMm,
6947                                     OpcodeStr, v4i64x_info>, EVEX_V256;
6948     defm Z128 : avx512_shift_packed<opc, OpNode, MRMr, MRMm,
6949                                     OpcodeStr, v2i64x_info>, EVEX_V128;
6950   }
6951 }
6952 defm VPSLLDQ : avx512_shift_packed_all<0x73, X86vshldq, MRM7r, MRM7m, "vpslldq",
6953                                        HasBWI>, AVX512PDIi8Base, EVEX_4V;
6954 defm VPSRLDQ : avx512_shift_packed_all<0x73, X86vshrdq, MRM3r, MRM3m, "vpsrldq",
6955                                        HasBWI>, AVX512PDIi8Base, EVEX_4V;
6956
6957
6958 multiclass avx512_psadbw_packed<bits<8> opc, SDNode OpNode,
6959                                 string OpcodeStr, X86VectorVTInfo _src>{
6960   def rr : AVX512BI<opc, MRMSrcReg,
6961              (outs _src.RC:$dst), (ins _src.RC:$src1, _src.RC:$src2),
6962              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6963              [(set _src.RC:$dst,(_src.VT
6964                                 (OpNode _src.RC:$src1, _src.RC:$src2)))]>;
6965   let mayLoad = 1 in
6966     def rm : AVX512BI<opc, MRMSrcMem,
6967              (outs _src.RC:$dst), (ins _src.RC:$src1, _src.MemOp:$src2),
6968              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6969              [(set _src.RC:$dst,(_src.VT
6970                                 (OpNode _src.RC:$src1,
6971                                 (_src.VT (bitconvert
6972                                           (_src.LdFrag addr:$src2))))))]>;
6973 }
6974
6975 multiclass avx512_psadbw_packed_all<bits<8> opc, SDNode OpNode,
6976                                     string OpcodeStr, Predicate prd> {
6977   let Predicates = [prd] in
6978     defm Z512 : avx512_psadbw_packed<opc, OpNode, OpcodeStr, v64i8_info>,
6979                                     EVEX_V512;
6980   let Predicates = [prd, HasVLX] in {
6981     defm Z256 : avx512_psadbw_packed<opc, OpNode, OpcodeStr, v32i8x_info>,
6982                                     EVEX_V256;
6983     defm Z128 : avx512_psadbw_packed<opc, OpNode, OpcodeStr, v16i8x_info>,
6984                                     EVEX_V128;
6985   }
6986 }
6987
6988 defm VPSADBW : avx512_psadbw_packed_all<0xf6, X86psadbw, "vpsadbw",
6989                                        HasBWI>, EVEX_4V;