lib/Target/X86/X86InstrAVX512.td

   1 //===-- X86InstrAVX512.td - AVX512 Instruction Set ---------*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the X86 AVX512 instruction set, defining the
  11 // instructions, and properties of the instructions which are needed for code
  12 // generation, machine code emission, and analysis.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 // Group template arguments that can be derived from the vector type (EltNum x
  17 // EltVT).  These are things like the register class for the writemask, etc.
  18 // The idea is to pass one of these as the template argument rather than the
  19 // individual arguments.
  20 // The template is also used for scalar types, in this case numelts is 1.
  21 class X86VectorVTInfo<int numelts, ValueType eltvt, RegisterClass rc,
  22                       string suffix = ""> {
  23   RegisterClass RC = rc;
  24   ValueType EltVT = eltvt;
  25   int NumElts = numelts;
  26
  27   // Corresponding mask register class.
  28   RegisterClass KRC = !cast<RegisterClass>("VK" # NumElts);
  29
  30   // Corresponding write-mask register class.
  31   RegisterClass KRCWM = !cast<RegisterClass>("VK" # NumElts # "WM");
  32
  33   // The GPR register class that can hold the write mask.  Use GR8 for fewer
  34   // than 8 elements.  Use shift-right and equal to work around the lack of
  35   // !lt in tablegen.
  36   RegisterClass MRC =
  37     !cast<RegisterClass>("GR" #
  38                          !if (!eq (!srl(NumElts, 3), 0), 8, NumElts));
  39
  40   // Suffix used in the instruction mnemonic.
  41   string Suffix = suffix;
  42
  43   // VTName is a string name for vector VT. For vector types it will be
  44   // v # NumElts # EltVT, so for vector of 8 elements of i32 it will be v8i32
  45   // It is a little bit complex for scalar types, where NumElts = 1.
  46   // In this case we build v4f32 or v2f64
  47   string VTName = "v" # !if (!eq (NumElts, 1),
  48                         !if (!eq (EltVT.Size, 32), 4,
  49                         !if (!eq (EltVT.Size, 64), 2, NumElts)), NumElts) # EltVT;
  50
  51   // The vector VT.
  52   ValueType VT = !cast<ValueType>(VTName);
  53
  54   string EltTypeName = !cast<string>(EltVT);
  55   // Size of the element type in bits, e.g. 32 for v16i32.
  56   string EltSizeName = !subst("i", "", !subst("f", "", EltTypeName));
  57   int EltSize = EltVT.Size;
  58
  59   // "i" for integer types and "f" for floating-point types
  60   string TypeVariantName = !subst(EltSizeName, "", EltTypeName);
  61
  62   // Size of RC in bits, e.g. 512 for VR512.
  63   int Size = VT.Size;
  64
  65   // The corresponding memory operand, e.g. i512mem for VR512.
  66   X86MemOperand MemOp = !cast<X86MemOperand>(TypeVariantName # Size # "mem");
  67   X86MemOperand ScalarMemOp = !cast<X86MemOperand>(EltVT # "mem");
  68
  69   // Load patterns
  70   // Note: For 128/256-bit integer VT we choose loadv2i64/loadv4i64
  71   //       due to load promotion during legalization
  72   PatFrag LdFrag = !cast<PatFrag>("load" #
  73                                   !if (!eq (TypeVariantName, "i"),
  74                                        !if (!eq (Size, 128), "v2i64",
  75                                        !if (!eq (Size, 256), "v4i64",
  76                                             VTName)), VTName));
  77
  78   PatFrag AlignedLdFrag = !cast<PatFrag>("alignedload" #
  79                           !if (!eq (TypeVariantName, "i"),
  80                                 !if (!eq (Size, 128), "v2i64",
  81                                 !if (!eq (Size, 256), "v4i64",
  82                                 !if (!eq (Size, 512),
  83                                     !if (!eq (EltSize, 64), "v8i64", "v16i32"),
  84                                     VTName))), VTName));
  85
  86   PatFrag ScalarLdFrag = !cast<PatFrag>("load" # EltVT);
  87
  88   // The corresponding float type, e.g. v16f32 for v16i32
  89   // Note: For EltSize < 32, FloatVT is illegal and TableGen
  90   //       fails to compile, so we choose FloatVT = VT
  91   ValueType FloatVT = !cast<ValueType>(
  92                         !if (!eq (!srl(EltSize,5),0),
  93                              VTName,
  94                              !if (!eq(TypeVariantName, "i"),
  95                                   "v" # NumElts # "f" # EltSize,
  96                                   VTName)));
  97
  98   // The string to specify embedded broadcast in assembly.
  99   string BroadcastStr = "{1to" # NumElts # "}";
 100
 101   // 8-bit compressed displacement tuple/subvector format.  This is only
 102   // defined for NumElts <= 8.
 103   CD8VForm CD8TupleForm = !if (!eq (!srl(NumElts, 4), 0),
 104                                !cast<CD8VForm>("CD8VT" # NumElts), ?);
 105
 106   SubRegIndex SubRegIdx = !if (!eq (Size, 128), sub_xmm,
 107                           !if (!eq (Size, 256), sub_ymm, ?));
 108
 109   Domain ExeDomain = !if (!eq (EltTypeName, "f32"), SSEPackedSingle,
 110                      !if (!eq (EltTypeName, "f64"), SSEPackedDouble,
 111                      SSEPackedInt));
 112
 113   RegisterClass FRC = !if (!eq (EltTypeName, "f32"), FR32X, FR64X);
 114
 115   // A vector type of the same width with element type i32.  This is used to
 116   // create the canonical constant zero node ImmAllZerosV.
 117   ValueType i32VT = !cast<ValueType>("v" # !srl(Size, 5) # "i32");
 118   dag ImmAllZerosV = (VT (bitconvert (i32VT immAllZerosV)));
 119
 120   string ZSuffix = !if (!eq (Size, 128), "Z128",
 121                    !if (!eq (Size, 256), "Z256", "Z"));
 122 }
 123
 124 def v64i8_info  : X86VectorVTInfo<64,  i8, VR512, "b">;
 125 def v32i16_info : X86VectorVTInfo<32, i16, VR512, "w">;
 126 def v16i32_info : X86VectorVTInfo<16, i32, VR512, "d">;
 127 def v8i64_info  : X86VectorVTInfo<8,  i64, VR512, "q">;
 128 def v16f32_info : X86VectorVTInfo<16, f32, VR512, "ps">;
 129 def v8f64_info  : X86VectorVTInfo<8,  f64, VR512, "pd">;
 130
 131 // "x" in v32i8x_info means RC = VR256X
 132 def v32i8x_info  : X86VectorVTInfo<32,  i8, VR256X, "b">;
 133 def v16i16x_info : X86VectorVTInfo<16, i16, VR256X, "w">;
 134 def v8i32x_info  : X86VectorVTInfo<8,  i32, VR256X, "d">;
 135 def v4i64x_info  : X86VectorVTInfo<4,  i64, VR256X, "q">;
 136 def v8f32x_info  : X86VectorVTInfo<8,  f32, VR256X, "ps">;
 137 def v4f64x_info  : X86VectorVTInfo<4,  f64, VR256X, "pd">;
 138
 139 def v16i8x_info  : X86VectorVTInfo<16,  i8, VR128X, "b">;
 140 def v8i16x_info  : X86VectorVTInfo<8,  i16, VR128X, "w">;
 141 def v4i32x_info  : X86VectorVTInfo<4,  i32, VR128X, "d">;
 142 def v2i64x_info  : X86VectorVTInfo<2,  i64, VR128X, "q">;
 143 def v4f32x_info  : X86VectorVTInfo<4,  f32, VR128X, "ps">;
 144 def v2f64x_info  : X86VectorVTInfo<2,  f64, VR128X, "pd">;
 145
 146 // We map scalar types to the smallest (128-bit) vector type
 147 // with the appropriate element type. This allows to use the same masking logic.
 148 def f32x_info    : X86VectorVTInfo<1,  f32, VR128X, "ss">;
 149 def f64x_info    : X86VectorVTInfo<1,  f64, VR128X, "sd">;
 150
 151 class AVX512VLVectorVTInfo<X86VectorVTInfo i512, X86VectorVTInfo i256,
 152                            X86VectorVTInfo i128> {
 153   X86VectorVTInfo info512 = i512;
 154   X86VectorVTInfo info256 = i256;
 155   X86VectorVTInfo info128 = i128;
 156 }
 157
 158 def avx512vl_i8_info  : AVX512VLVectorVTInfo<v64i8_info, v32i8x_info,
 159                                              v16i8x_info>;
 160 def avx512vl_i16_info : AVX512VLVectorVTInfo<v32i16_info, v16i16x_info,
 161                                              v8i16x_info>;
 162 def avx512vl_i32_info : AVX512VLVectorVTInfo<v16i32_info, v8i32x_info,
 163                                              v4i32x_info>;
 164 def avx512vl_i64_info : AVX512VLVectorVTInfo<v8i64_info, v4i64x_info,
 165                                              v2i64x_info>;
 166 def avx512vl_f32_info : AVX512VLVectorVTInfo<v16f32_info, v8f32x_info,
 167                                              v4f32x_info>;
 168 def avx512vl_f64_info : AVX512VLVectorVTInfo<v8f64_info, v4f64x_info,
 169                                              v2f64x_info>;
 170
 171 // This multiclass generates the masking variants from the non-masking
 172 // variant.  It only provides the assembly pieces for the masking variants.
 173 // It assumes custom ISel patterns for masking which can be provided as
 174 // template arguments.
 175 multiclass AVX512_maskable_custom<bits<8> O, Format F,
 176                                   dag Outs,
 177                                   dag Ins, dag MaskingIns, dag ZeroMaskingIns,
 178                                   string OpcodeStr,
 179                                   string AttSrcAsm, string IntelSrcAsm,
 180                                   list<dag> Pattern,
 181                                   list<dag> MaskingPattern,
 182                                   list<dag> ZeroMaskingPattern,
 183                                   string MaskingConstraint = "",
 184                                   InstrItinClass itin = NoItinerary,
 185                                   bit IsCommutable = 0> {
 186   let isCommutable = IsCommutable in
 187     def NAME: AVX512<O, F, Outs, Ins,
 188                        OpcodeStr#"\t{"#AttSrcAsm#", $dst|"#
 189                                      "$dst , "#IntelSrcAsm#"}",
 190                        Pattern, itin>;
 191
 192   // Prefer over VMOV*rrk Pat<>
 193   let AddedComplexity = 20 in
 194     def NAME#k: AVX512<O, F, Outs, MaskingIns,
 195                        OpcodeStr#"\t{"#AttSrcAsm#", $dst {${mask}}|"#
 196                                      "$dst {${mask}}, "#IntelSrcAsm#"}",
 197                        MaskingPattern, itin>,
 198               EVEX_K {
 199       // In case of the 3src subclass this is overridden with a let.
 200       string Constraints = MaskingConstraint;
 201   }
 202   let AddedComplexity = 30 in // Prefer over VMOV*rrkz Pat<>
 203     def NAME#kz: AVX512<O, F, Outs, ZeroMaskingIns,
 204                        OpcodeStr#"\t{"#AttSrcAsm#", $dst {${mask}} {z}|"#
 205                                      "$dst {${mask}} {z}, "#IntelSrcAsm#"}",
 206                        ZeroMaskingPattern,
 207                        itin>,
 208               EVEX_KZ;
 209 }
 210
 211
 212 // Common base class of AVX512_maskable and AVX512_maskable_3src.
 213 multiclass AVX512_maskable_common<bits<8> O, Format F, X86VectorVTInfo _,
 214                                   dag Outs,
 215                                   dag Ins, dag MaskingIns, dag ZeroMaskingIns,
 216                                   string OpcodeStr,
 217                                   string AttSrcAsm, string IntelSrcAsm,
 218                                   dag RHS, dag MaskingRHS,
 219                                   SDNode Select = vselect,
 220                                   string MaskingConstraint = "",
 221                                   InstrItinClass itin = NoItinerary,
 222                                   bit IsCommutable = 0> :
 223   AVX512_maskable_custom<O, F, Outs, Ins, MaskingIns, ZeroMaskingIns, OpcodeStr,
 224                          AttSrcAsm, IntelSrcAsm,
 225                          [(set _.RC:$dst, RHS)],
 226                          [(set _.RC:$dst, MaskingRHS)],
 227                          [(set _.RC:$dst,
 228                                (Select _.KRCWM:$mask, RHS, _.ImmAllZerosV))],
 229                          MaskingConstraint, NoItinerary, IsCommutable>;
 230
 231 // This multiclass generates the unconditional/non-masking, the masking and
 232 // the zero-masking variant of the vector instruction.  In the masking case, the
 233 // perserved vector elements come from a new dummy input operand tied to $dst.
 234 multiclass AVX512_maskable<bits<8> O, Format F, X86VectorVTInfo _,
 235                            dag Outs, dag Ins, string OpcodeStr,
 236                            string AttSrcAsm, string IntelSrcAsm,
 237                            dag RHS,
 238                            InstrItinClass itin = NoItinerary,
 239                            bit IsCommutable = 0> :
 240    AVX512_maskable_common<O, F, _, Outs, Ins,
 241                           !con((ins _.RC:$src0, _.KRCWM:$mask), Ins),
 242                           !con((ins _.KRCWM:$mask), Ins),
 243                           OpcodeStr, AttSrcAsm, IntelSrcAsm, RHS,
 244                           (vselect _.KRCWM:$mask, RHS, _.RC:$src0), vselect,
 245                           "$src0 = $dst", itin, IsCommutable>;
 246
 247 // This multiclass generates the unconditional/non-masking, the masking and
 248 // the zero-masking variant of the scalar instruction.
 249 multiclass AVX512_maskable_scalar<bits<8> O, Format F, X86VectorVTInfo _,
 250                            dag Outs, dag Ins, string OpcodeStr,
 251                            string AttSrcAsm, string IntelSrcAsm,
 252                            dag RHS,
 253                            InstrItinClass itin = NoItinerary,
 254                            bit IsCommutable = 0> :
 255    AVX512_maskable_common<O, F, _, Outs, Ins,
 256                           !con((ins _.RC:$src0, _.KRCWM:$mask), Ins),
 257                           !con((ins _.KRCWM:$mask), Ins),
 258                           OpcodeStr, AttSrcAsm, IntelSrcAsm, RHS,
 259                           (X86select _.KRCWM:$mask, RHS, _.RC:$src0), X86select,
 260                           "$src0 = $dst", itin, IsCommutable>;
 261
 262 // Similar to AVX512_maskable but in this case one of the source operands
 263 // ($src1) is already tied to $dst so we just use that for the preserved
 264 // vector elements.  NOTE that the NonTiedIns (the ins dag) should exclude
 265 // $src1.
 266 multiclass AVX512_maskable_3src<bits<8> O, Format F, X86VectorVTInfo _,
 267                                 dag Outs, dag NonTiedIns, string OpcodeStr,
 268                                 string AttSrcAsm, string IntelSrcAsm,
 269                                 dag RHS> :
 270    AVX512_maskable_common<O, F, _, Outs,
 271                           !con((ins _.RC:$src1), NonTiedIns),
 272                           !con((ins _.RC:$src1, _.KRCWM:$mask), NonTiedIns),
 273                           !con((ins _.RC:$src1, _.KRCWM:$mask), NonTiedIns),
 274                           OpcodeStr, AttSrcAsm, IntelSrcAsm, RHS,
 275                           (vselect _.KRCWM:$mask, RHS, _.RC:$src1)>;
 276
 277 multiclass AVX512_maskable_3src_scalar<bits<8> O, Format F, X86VectorVTInfo _,
 278                                      dag Outs, dag NonTiedIns, string OpcodeStr,
 279                                      string AttSrcAsm, string IntelSrcAsm,
 280                                      dag RHS> :
 281    AVX512_maskable_common<O, F, _, Outs,
 282                           !con((ins _.RC:$src1), NonTiedIns),
 283                           !con((ins _.RC:$src1, _.KRCWM:$mask), NonTiedIns),
 284                           !con((ins _.RC:$src1, _.KRCWM:$mask), NonTiedIns),
 285                           OpcodeStr, AttSrcAsm, IntelSrcAsm, RHS,
 286                           (X86select _.KRCWM:$mask, RHS, _.RC:$src1)>;
 287
 288 multiclass AVX512_maskable_in_asm<bits<8> O, Format F, X86VectorVTInfo _,
 289                                   dag Outs, dag Ins,
 290                                   string OpcodeStr,
 291                                   string AttSrcAsm, string IntelSrcAsm,
 292                                   list<dag> Pattern> :
 293    AVX512_maskable_custom<O, F, Outs, Ins,
 294                           !con((ins _.RC:$src0, _.KRCWM:$mask), Ins),
 295                           !con((ins _.KRCWM:$mask), Ins),
 296                           OpcodeStr, AttSrcAsm, IntelSrcAsm, Pattern, [], [],
 297                           "$src0 = $dst">;
 298
 299
 300 // Instruction with mask that puts result in mask register,
 301 // like "compare" and "vptest"
 302 multiclass AVX512_maskable_custom_cmp<bits<8> O, Format F,
 303                                   dag Outs,
 304                                   dag Ins, dag MaskingIns,
 305                                   string OpcodeStr,
 306                                   string AttSrcAsm, string IntelSrcAsm,
 307                                   list<dag> Pattern,
 308                                   list<dag> MaskingPattern,
 309                                   string Round = "",
 310                                   InstrItinClass itin = NoItinerary> {
 311     def NAME: AVX512<O, F, Outs, Ins,
 312                        OpcodeStr#"\t{"#AttSrcAsm#", $dst "#Round#"|"#
 313                                      "$dst "#Round#", "#IntelSrcAsm#"}",
 314                        Pattern, itin>;
 315
 316     def NAME#k: AVX512<O, F, Outs, MaskingIns,
 317                        OpcodeStr#"\t{"#Round#AttSrcAsm#", $dst {${mask}}|"#
 318                                      "$dst {${mask}}, "#IntelSrcAsm#Round#"}",
 319                        MaskingPattern, itin>, EVEX_K;
 320 }
 321
 322 multiclass AVX512_maskable_common_cmp<bits<8> O, Format F, X86VectorVTInfo _,
 323                                   dag Outs,
 324                                   dag Ins, dag MaskingIns,
 325                                   string OpcodeStr,
 326                                   string AttSrcAsm, string IntelSrcAsm,
 327                                   dag RHS, dag MaskingRHS,
 328                                   string Round = "",
 329                                   InstrItinClass itin = NoItinerary> :
 330   AVX512_maskable_custom_cmp<O, F, Outs, Ins, MaskingIns, OpcodeStr,
 331                          AttSrcAsm, IntelSrcAsm,
 332                          [(set _.KRC:$dst, RHS)],
 333                          [(set _.KRC:$dst, MaskingRHS)],
 334                          Round, NoItinerary>;
 335
 336 multiclass AVX512_maskable_cmp<bits<8> O, Format F, X86VectorVTInfo _,
 337                            dag Outs, dag Ins, string OpcodeStr,
 338                            string AttSrcAsm, string IntelSrcAsm,
 339                            dag RHS, string Round = "",
 340                            InstrItinClass itin = NoItinerary> :
 341    AVX512_maskable_common_cmp<O, F, _, Outs, Ins,
 342                           !con((ins _.KRCWM:$mask), Ins),
 343                           OpcodeStr, AttSrcAsm, IntelSrcAsm, RHS,
 344                           (and _.KRCWM:$mask, RHS),
 345                           Round, itin>;
 346
 347 multiclass AVX512_maskable_cmp_alt<bits<8> O, Format F, X86VectorVTInfo _,
 348                            dag Outs, dag Ins, string OpcodeStr,
 349                            string AttSrcAsm, string IntelSrcAsm> :
 350    AVX512_maskable_custom_cmp<O, F, Outs,
 351                              Ins, !con((ins _.KRCWM:$mask),Ins), OpcodeStr,
 352                              AttSrcAsm, IntelSrcAsm,
 353                              [],[],"", NoItinerary>;
 354
 355 // Bitcasts between 512-bit vector types. Return the original type since
 356 // no instruction is needed for the conversion
 357 let Predicates = [HasAVX512] in {
 358   def : Pat<(v8f64  (bitconvert (v8i64 VR512:$src))),  (v8f64 VR512:$src)>;
 359   def : Pat<(v8f64  (bitconvert (v16i32 VR512:$src))), (v8f64 VR512:$src)>;
 360   def : Pat<(v8f64  (bitconvert (v32i16 VR512:$src))),  (v8f64 VR512:$src)>;
 361   def : Pat<(v8f64  (bitconvert (v64i8 VR512:$src))), (v8f64 VR512:$src)>;
 362   def : Pat<(v8f64  (bitconvert (v16f32 VR512:$src))), (v8f64 VR512:$src)>;
 363   def : Pat<(v16f32 (bitconvert (v8i64 VR512:$src))),  (v16f32 VR512:$src)>;
 364   def : Pat<(v16f32 (bitconvert (v16i32 VR512:$src))), (v16f32 VR512:$src)>;
 365   def : Pat<(v16f32 (bitconvert (v32i16 VR512:$src))), (v16f32 VR512:$src)>;
 366   def : Pat<(v16f32 (bitconvert (v64i8 VR512:$src))), (v16f32 VR512:$src)>;
 367   def : Pat<(v16f32 (bitconvert (v8f64 VR512:$src))),  (v16f32 VR512:$src)>;
 368   def : Pat<(v8i64  (bitconvert (v16i32 VR512:$src))), (v8i64 VR512:$src)>;
 369   def : Pat<(v8i64  (bitconvert (v32i16 VR512:$src))), (v8i64 VR512:$src)>;
 370   def : Pat<(v8i64  (bitconvert (v64i8 VR512:$src))), (v8i64 VR512:$src)>;
 371   def : Pat<(v8i64  (bitconvert (v8f64 VR512:$src))),  (v8i64 VR512:$src)>;
 372   def : Pat<(v8i64  (bitconvert (v16f32 VR512:$src))), (v8i64 VR512:$src)>;
 373   def : Pat<(v16i32 (bitconvert (v8i64 VR512:$src))), (v16i32 VR512:$src)>;
 374   def : Pat<(v16i32 (bitconvert (v16f32 VR512:$src))), (v16i32 VR512:$src)>;
 375   def : Pat<(v16i32 (bitconvert (v32i16 VR512:$src))),  (v16i32 VR512:$src)>;
 376   def : Pat<(v16i32 (bitconvert (v64i8 VR512:$src))),  (v16i32 VR512:$src)>;
 377   def : Pat<(v16i32 (bitconvert (v8f64 VR512:$src))),  (v16i32 VR512:$src)>;
 378   def : Pat<(v32i16 (bitconvert (v8i64 VR512:$src))), (v32i16 VR512:$src)>;
 379   def : Pat<(v32i16 (bitconvert (v16i32 VR512:$src))),  (v32i16 VR512:$src)>;
 380   def : Pat<(v32i16 (bitconvert (v64i8 VR512:$src))),  (v32i16 VR512:$src)>;
 381   def : Pat<(v32i16 (bitconvert (v8f64 VR512:$src))),  (v32i16 VR512:$src)>;
 382   def : Pat<(v32i16 (bitconvert (v16f32 VR512:$src))), (v32i16 VR512:$src)>;
 383   def : Pat<(v32i16 (bitconvert (v16f32 VR512:$src))), (v32i16 VR512:$src)>;
 384   def : Pat<(v64i8  (bitconvert (v8i64 VR512:$src))), (v64i8 VR512:$src)>;
 385   def : Pat<(v64i8  (bitconvert (v16i32 VR512:$src))), (v64i8 VR512:$src)>;
 386   def : Pat<(v64i8  (bitconvert (v32i16 VR512:$src))), (v64i8 VR512:$src)>;
 387   def : Pat<(v64i8  (bitconvert (v8f64 VR512:$src))),  (v64i8 VR512:$src)>;
 388   def : Pat<(v64i8  (bitconvert (v16f32 VR512:$src))), (v64i8 VR512:$src)>;
 389
 390   def : Pat<(v2i64 (bitconvert (v4i32 VR128X:$src))), (v2i64 VR128X:$src)>;
 391   def : Pat<(v2i64 (bitconvert (v8i16 VR128X:$src))), (v2i64 VR128X:$src)>;
 392   def : Pat<(v2i64 (bitconvert (v16i8 VR128X:$src))), (v2i64 VR128X:$src)>;
 393   def : Pat<(v2i64 (bitconvert (v2f64 VR128X:$src))), (v2i64 VR128X:$src)>;
 394   def : Pat<(v2i64 (bitconvert (v4f32 VR128X:$src))), (v2i64 VR128X:$src)>;
 395   def : Pat<(v4i32 (bitconvert (v2i64 VR128X:$src))), (v4i32 VR128X:$src)>;
 396   def : Pat<(v4i32 (bitconvert (v8i16 VR128X:$src))), (v4i32 VR128X:$src)>;
 397   def : Pat<(v4i32 (bitconvert (v16i8 VR128X:$src))), (v4i32 VR128X:$src)>;
 398   def : Pat<(v4i32 (bitconvert (v2f64 VR128X:$src))), (v4i32 VR128X:$src)>;
 399   def : Pat<(v4i32 (bitconvert (v4f32 VR128X:$src))), (v4i32 VR128X:$src)>;
 400   def : Pat<(v8i16 (bitconvert (v2i64 VR128X:$src))), (v8i16 VR128X:$src)>;
 401   def : Pat<(v8i16 (bitconvert (v4i32 VR128X:$src))), (v8i16 VR128X:$src)>;
 402   def : Pat<(v8i16 (bitconvert (v16i8 VR128X:$src))), (v8i16 VR128X:$src)>;
 403   def : Pat<(v8i16 (bitconvert (v2f64 VR128X:$src))), (v8i16 VR128X:$src)>;
 404   def : Pat<(v8i16 (bitconvert (v4f32 VR128X:$src))), (v8i16 VR128X:$src)>;
 405   def : Pat<(v16i8 (bitconvert (v2i64 VR128X:$src))), (v16i8 VR128X:$src)>;
 406   def : Pat<(v16i8 (bitconvert (v4i32 VR128X:$src))), (v16i8 VR128X:$src)>;
 407   def : Pat<(v16i8 (bitconvert (v8i16 VR128X:$src))), (v16i8 VR128X:$src)>;
 408   def : Pat<(v16i8 (bitconvert (v2f64 VR128X:$src))), (v16i8 VR128X:$src)>;
 409   def : Pat<(v16i8 (bitconvert (v4f32 VR128X:$src))), (v16i8 VR128X:$src)>;
 410   def : Pat<(v4f32 (bitconvert (v2i64 VR128X:$src))), (v4f32 VR128X:$src)>;
 411   def : Pat<(v4f32 (bitconvert (v4i32 VR128X:$src))), (v4f32 VR128X:$src)>;
 412   def : Pat<(v4f32 (bitconvert (v8i16 VR128X:$src))), (v4f32 VR128X:$src)>;
 413   def : Pat<(v4f32 (bitconvert (v16i8 VR128X:$src))), (v4f32 VR128X:$src)>;
 414   def : Pat<(v4f32 (bitconvert (v2f64 VR128X:$src))), (v4f32 VR128X:$src)>;
 415   def : Pat<(v2f64 (bitconvert (v2i64 VR128X:$src))), (v2f64 VR128X:$src)>;
 416   def : Pat<(v2f64 (bitconvert (v4i32 VR128X:$src))), (v2f64 VR128X:$src)>;
 417   def : Pat<(v2f64 (bitconvert (v8i16 VR128X:$src))), (v2f64 VR128X:$src)>;
 418   def : Pat<(v2f64 (bitconvert (v16i8 VR128X:$src))), (v2f64 VR128X:$src)>;
 419   def : Pat<(v2f64 (bitconvert (v4f32 VR128X:$src))), (v2f64 VR128X:$src)>;
 420
 421 // Bitcasts between 256-bit vector types. Return the original type since
 422 // no instruction is needed for the conversion
 423   def : Pat<(v4f64  (bitconvert (v8f32 VR256X:$src))),  (v4f64 VR256X:$src)>;
 424   def : Pat<(v4f64  (bitconvert (v8i32 VR256X:$src))),  (v4f64 VR256X:$src)>;
 425   def : Pat<(v4f64  (bitconvert (v4i64 VR256X:$src))),  (v4f64 VR256X:$src)>;
 426   def : Pat<(v4f64  (bitconvert (v16i16 VR256X:$src))), (v4f64 VR256X:$src)>;
 427   def : Pat<(v4f64  (bitconvert (v32i8 VR256X:$src))),  (v4f64 VR256X:$src)>;
 428   def : Pat<(v8f32  (bitconvert (v8i32 VR256X:$src))),  (v8f32 VR256X:$src)>;
 429   def : Pat<(v8f32  (bitconvert (v4i64 VR256X:$src))),  (v8f32 VR256X:$src)>;
 430   def : Pat<(v8f32  (bitconvert (v4f64 VR256X:$src))),  (v8f32 VR256X:$src)>;
 431   def : Pat<(v8f32  (bitconvert (v32i8 VR256X:$src))),  (v8f32 VR256X:$src)>;
 432   def : Pat<(v8f32  (bitconvert (v16i16 VR256X:$src))), (v8f32 VR256X:$src)>;
 433   def : Pat<(v4i64  (bitconvert (v8f32 VR256X:$src))),  (v4i64 VR256X:$src)>;
 434   def : Pat<(v4i64  (bitconvert (v8i32 VR256X:$src))),  (v4i64 VR256X:$src)>;
 435   def : Pat<(v4i64  (bitconvert (v4f64 VR256X:$src))),  (v4i64 VR256X:$src)>;
 436   def : Pat<(v4i64  (bitconvert (v32i8 VR256X:$src))),  (v4i64 VR256X:$src)>;
 437   def : Pat<(v4i64  (bitconvert (v16i16 VR256X:$src))), (v4i64 VR256X:$src)>;
 438   def : Pat<(v32i8  (bitconvert (v4f64 VR256X:$src))),  (v32i8 VR256X:$src)>;
 439   def : Pat<(v32i8  (bitconvert (v4i64 VR256X:$src))),  (v32i8 VR256X:$src)>;
 440   def : Pat<(v32i8  (bitconvert (v8f32 VR256X:$src))),  (v32i8 VR256X:$src)>;
 441   def : Pat<(v32i8  (bitconvert (v8i32 VR256X:$src))),  (v32i8 VR256X:$src)>;
 442   def : Pat<(v32i8  (bitconvert (v16i16 VR256X:$src))), (v32i8 VR256X:$src)>;
 443   def : Pat<(v8i32  (bitconvert (v32i8 VR256X:$src))),  (v8i32 VR256X:$src)>;
 444   def : Pat<(v8i32  (bitconvert (v16i16 VR256X:$src))), (v8i32 VR256X:$src)>;
 445   def : Pat<(v8i32  (bitconvert (v8f32 VR256X:$src))),  (v8i32 VR256X:$src)>;
 446   def : Pat<(v8i32  (bitconvert (v4i64 VR256X:$src))),  (v8i32 VR256X:$src)>;
 447   def : Pat<(v8i32  (bitconvert (v4f64 VR256X:$src))),  (v8i32 VR256X:$src)>;
 448   def : Pat<(v16i16 (bitconvert (v8f32 VR256X:$src))),  (v16i16 VR256X:$src)>;
 449   def : Pat<(v16i16 (bitconvert (v8i32 VR256X:$src))),  (v16i16 VR256X:$src)>;
 450   def : Pat<(v16i16 (bitconvert (v4i64 VR256X:$src))),  (v16i16 VR256X:$src)>;
 451   def : Pat<(v16i16 (bitconvert (v4f64 VR256X:$src))),  (v16i16 VR256X:$src)>;
 452   def : Pat<(v16i16 (bitconvert (v32i8 VR256X:$src))),  (v16i16 VR256X:$src)>;
 453 }
 454
 455 //
 456 // AVX-512: VPXOR instruction writes zero to its upper part, it's safe build zeros.
 457 //
 458
 459 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 460     isPseudo = 1, Predicates = [HasAVX512] in {
 461 def AVX512_512_SET0 : I<0, Pseudo, (outs VR512:$dst), (ins), "",
 462                [(set VR512:$dst, (v16f32 immAllZerosV))]>;
 463 }
 464
 465 let Predicates = [HasAVX512] in {
 466 def : Pat<(v8i64 immAllZerosV), (AVX512_512_SET0)>;
 467 def : Pat<(v16i32 immAllZerosV), (AVX512_512_SET0)>;
 468 def : Pat<(v8f64 immAllZerosV), (AVX512_512_SET0)>;
 469 }
 470
 471 //===----------------------------------------------------------------------===//
 472 // AVX-512 - VECTOR INSERT
 473 //
 474 multiclass vinsert_for_size<int Opcode, X86VectorVTInfo From, X86VectorVTInfo To,
 475                                                        PatFrag vinsert_insert> {
 476   let hasSideEffects = 0, ExeDomain = To.ExeDomain in {
 477     defm rr : AVX512_maskable<Opcode, MRMSrcReg, To, (outs To.RC:$dst),
 478                    (ins To.RC:$src1, From.RC:$src2, i32u8imm:$src3),
 479                    "vinsert" # From.EltTypeName # "x" # From.NumElts,
 480                    "$src3, $src2, $src1", "$src1, $src2, $src3",
 481                    (vinsert_insert:$src3 (To.VT To.RC:$src1),
 482                                          (From.VT From.RC:$src2),
 483                                          (iPTR imm))>, AVX512AIi8Base, EVEX_4V;
 484
 485   let mayLoad = 1 in
 486     defm rm : AVX512_maskable<Opcode, MRMSrcMem, To, (outs To.RC:$dst),
 487                    (ins To.RC:$src1, From.MemOp:$src2, i32u8imm:$src3),
 488                    "vinsert" # From.EltTypeName # "x" # From.NumElts,
 489                    "$src3, $src2, $src1", "$src1, $src2, $src3",
 490                    (vinsert_insert:$src3 (To.VT To.RC:$src1),
 491                                (From.VT (bitconvert (From.LdFrag addr:$src2))),
 492                                (iPTR imm))>, AVX512AIi8Base, EVEX_4V,
 493                    EVEX_CD8<From.EltSize, From.CD8TupleForm>;
 494   }
 495 }
 496
 497 multiclass vinsert_for_size_lowering<string InstrStr, X86VectorVTInfo From,
 498                        X86VectorVTInfo To, PatFrag vinsert_insert,
 499                        SDNodeXForm INSERT_get_vinsert_imm , list<Predicate> p> {
 500   let Predicates = p in {
 501     def : Pat<(vinsert_insert:$ins
 502                      (To.VT To.RC:$src1), (From.VT From.RC:$src2), (iPTR imm)),
 503               (To.VT (!cast<Instruction>(InstrStr#"rr")
 504                      To.RC:$src1, From.RC:$src2,
 505                      (INSERT_get_vinsert_imm To.RC:$ins)))>;
 506
 507     def : Pat<(vinsert_insert:$ins
 508                   (To.VT To.RC:$src1),
 509                   (From.VT (bitconvert (From.LdFrag addr:$src2))),
 510                   (iPTR imm)),
 511               (To.VT (!cast<Instruction>(InstrStr#"rm")
 512                   To.RC:$src1, addr:$src2,
 513                   (INSERT_get_vinsert_imm To.RC:$ins)))>;
 514   }
 515 }
 516
 517 multiclass vinsert_for_type<ValueType EltVT32, int Opcode128,
 518                             ValueType EltVT64, int Opcode256> {
 519
 520   let Predicates = [HasVLX] in
 521     defm NAME # "32x4Z256" : vinsert_for_size<Opcode128,
 522                                  X86VectorVTInfo< 4, EltVT32, VR128X>,
 523                                  X86VectorVTInfo< 8, EltVT32, VR256X>,
 524                                  vinsert128_insert>, EVEX_V256;
 525
 526   defm NAME # "32x4Z" : vinsert_for_size<Opcode128,
 527                                  X86VectorVTInfo< 4, EltVT32, VR128X>,
 528                                  X86VectorVTInfo<16, EltVT32, VR512>,
 529                                  vinsert128_insert>, EVEX_V512;
 530
 531   defm NAME # "64x4Z" : vinsert_for_size<Opcode256,
 532                                  X86VectorVTInfo< 4, EltVT64, VR256X>,
 533                                  X86VectorVTInfo< 8, EltVT64, VR512>,
 534                                  vinsert256_insert>, VEX_W, EVEX_V512;
 535
 536   let Predicates = [HasVLX, HasDQI] in
 537     defm NAME # "64x2Z256" : vinsert_for_size<Opcode128,
 538                                    X86VectorVTInfo< 2, EltVT64, VR128X>,
 539                                    X86VectorVTInfo< 4, EltVT64, VR256X>,
 540                                    vinsert128_insert>, VEX_W, EVEX_V256;
 541
 542   let Predicates = [HasDQI] in {
 543     defm NAME # "64x2Z" : vinsert_for_size<Opcode128,
 544                                  X86VectorVTInfo< 2, EltVT64, VR128X>,
 545                                  X86VectorVTInfo< 8, EltVT64, VR512>,
 546                                  vinsert128_insert>, VEX_W, EVEX_V512;
 547
 548     defm NAME # "32x8Z" : vinsert_for_size<Opcode256,
 549                                    X86VectorVTInfo< 8, EltVT32, VR256X>,
 550                                    X86VectorVTInfo<16, EltVT32, VR512>,
 551                                    vinsert256_insert>, EVEX_V512;
 552   }
 553 }
 554
 555 defm VINSERTF : vinsert_for_type<f32, 0x18, f64, 0x1a>;
 556 defm VINSERTI : vinsert_for_type<i32, 0x38, i64, 0x3a>;
 557
 558 // Codegen pattern with the alternative types,
 559 // Only add this if 64x2 and its friends are not supported natively via AVX512DQ.
 560 defm : vinsert_for_size_lowering<"VINSERTF32x4Z256", v2f64x_info, v4f64x_info,
 561               vinsert128_insert, INSERT_get_vinsert128_imm, [HasVLX, NoDQI]>;
 562 defm : vinsert_for_size_lowering<"VINSERTI32x4Z256", v2i64x_info, v4i64x_info,
 563               vinsert128_insert, INSERT_get_vinsert128_imm, [HasVLX, NoDQI]>;
 564
 565 defm : vinsert_for_size_lowering<"VINSERTF32x4Z", v2f64x_info, v8f64_info,
 566               vinsert128_insert, INSERT_get_vinsert128_imm, [HasAVX512, NoDQI]>;
 567 defm : vinsert_for_size_lowering<"VINSERTI32x4Z", v2i64x_info, v8i64_info,
 568               vinsert128_insert, INSERT_get_vinsert128_imm, [HasAVX512, NoDQI]>;
 569
 570 defm : vinsert_for_size_lowering<"VINSERTF64x4Z", v8f32x_info, v16f32_info,
 571               vinsert256_insert, INSERT_get_vinsert256_imm, [HasAVX512, NoDQI]>;
 572 defm : vinsert_for_size_lowering<"VINSERTI64x4Z", v8i32x_info, v16i32_info,
 573               vinsert256_insert, INSERT_get_vinsert256_imm, [HasAVX512, NoDQI]>;
 574
 575 // Codegen pattern with the alternative types insert VEC128 into VEC256
 576 defm : vinsert_for_size_lowering<"VINSERTI32x4Z256", v8i16x_info, v16i16x_info,
 577               vinsert128_insert, INSERT_get_vinsert128_imm, [HasVLX]>;
 578 defm : vinsert_for_size_lowering<"VINSERTI32x4Z256", v16i8x_info, v32i8x_info,
 579               vinsert128_insert, INSERT_get_vinsert128_imm, [HasVLX]>;
 580 // Codegen pattern with the alternative types insert VEC128 into VEC512
 581 defm : vinsert_for_size_lowering<"VINSERTI32x4Z", v8i16x_info, v32i16_info,
 582               vinsert128_insert, INSERT_get_vinsert128_imm, [HasAVX512]>;
 583 defm : vinsert_for_size_lowering<"VINSERTI32x4Z", v16i8x_info, v64i8_info,
 584                vinsert128_insert, INSERT_get_vinsert128_imm, [HasAVX512]>;
 585 // Codegen pattern with the alternative types insert VEC256 into VEC512
 586 defm : vinsert_for_size_lowering<"VINSERTI64x4Z", v16i16x_info, v32i16_info,
 587               vinsert256_insert, INSERT_get_vinsert256_imm, [HasAVX512]>;
 588 defm : vinsert_for_size_lowering<"VINSERTI64x4Z", v32i8x_info, v64i8_info,
 589               vinsert256_insert, INSERT_get_vinsert256_imm, [HasAVX512]>;
 590
 591 // vinsertps - insert f32 to XMM
 592 def VINSERTPSzrr : AVX512AIi8<0x21, MRMSrcReg, (outs VR128X:$dst),
 593       (ins VR128X:$src1, VR128X:$src2, u8imm:$src3),
 594       "vinsertps\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
 595       [(set VR128X:$dst, (X86insertps VR128X:$src1, VR128X:$src2, imm:$src3))]>,
 596       EVEX_4V;
 597 def VINSERTPSzrm: AVX512AIi8<0x21, MRMSrcMem, (outs VR128X:$dst),
 598       (ins VR128X:$src1, f32mem:$src2, u8imm:$src3),
 599       "vinsertps\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
 600       [(set VR128X:$dst, (X86insertps VR128X:$src1,
 601                           (v4f32 (scalar_to_vector (loadf32 addr:$src2))),
 602                           imm:$src3))]>, EVEX_4V, EVEX_CD8<32, CD8VT1>;
 603
 604 //===----------------------------------------------------------------------===//
 605 // AVX-512 VECTOR EXTRACT
 606 //---
 607
 608 multiclass vextract_for_size_first_position_lowering<X86VectorVTInfo From,
 609                                                      X86VectorVTInfo To> {
 610   // A subvector extract from the first vector position is
 611   // a subregister copy that needs no instruction.
 612   def NAME # To.NumElts:
 613       Pat<(To.VT (extract_subvector (From.VT From.RC:$src),(iPTR 0))),
 614           (To.VT (EXTRACT_SUBREG (From.VT From.RC:$src), To.SubRegIdx))>;
 615 }
 616
 617 multiclass vextract_for_size<int Opcode,
 618                                     X86VectorVTInfo From, X86VectorVTInfo To,
 619                                     PatFrag vextract_extract> :
 620   vextract_for_size_first_position_lowering<From, To> {
 621
 622   let hasSideEffects = 0, ExeDomain = To.ExeDomain in {
 623     // use AVX512_maskable_in_asm (AVX512_maskable can't be used due to
 624     // vextract_extract), we interesting only in patterns without mask,
 625     // intrinsics pattern match generated bellow.
 626     defm rr : AVX512_maskable_in_asm<Opcode, MRMDestReg, To, (outs To.RC:$dst),
 627                 (ins From.RC:$src1, i32u8imm:$idx),
 628                 "vextract" # To.EltTypeName # "x" # To.NumElts,
 629                 "$idx, $src1", "$src1, $idx",
 630                 [(set To.RC:$dst, (vextract_extract:$idx (From.VT From.RC:$src1),
 631                                                          (iPTR imm)))]>,
 632               AVX512AIi8Base, EVEX;
 633     let mayStore = 1 in {
 634       def rm  : AVX512AIi8<Opcode, MRMDestMem, (outs),
 635                       (ins To.MemOp:$dst, From.RC:$src1, i32u8imm:$src2),
 636                       "vextract" # To.EltTypeName # "x" # To.NumElts #
 637                           "\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 638                       []>, EVEX;
 639
 640       def rmk : AVX512AIi8<Opcode, MRMDestMem, (outs),
 641                       (ins To.MemOp:$dst, To.KRCWM:$mask,
 642                                           From.RC:$src1, i32u8imm:$src2),
 643                        "vextract" # To.EltTypeName # "x" # To.NumElts #
 644                             "\t{$src2, $src1, $dst {${mask}}|"
 645                             "$dst {${mask}}, $src1, $src2}",
 646                       []>, EVEX_K, EVEX;
 647     }//mayStore = 1
 648   }
 649
 650   // Intrinsic call with masking.
 651   def : Pat<(!cast<Intrinsic>("int_x86_avx512_mask_vextract" # To.EltTypeName #
 652                               "x" # To.NumElts # "_" # From.Size)
 653                 From.RC:$src1, (iPTR imm:$idx), To.RC:$src0, To.MRC:$mask),
 654             (!cast<Instruction>(NAME # To.EltSize # "x" # To.NumElts #
 655                                 From.ZSuffix # "rrk")
 656                 To.RC:$src0,
 657                 (COPY_TO_REGCLASS To.MRC:$mask, To.KRCWM),
 658                 From.RC:$src1, imm:$idx)>;
 659
 660   // Intrinsic call with zero-masking.
 661   def : Pat<(!cast<Intrinsic>("int_x86_avx512_mask_vextract" # To.EltTypeName #
 662                               "x" # To.NumElts # "_" # From.Size)
 663                 From.RC:$src1, (iPTR imm:$idx), To.ImmAllZerosV, To.MRC:$mask),
 664             (!cast<Instruction>(NAME # To.EltSize # "x" # To.NumElts #
 665                                 From.ZSuffix # "rrkz")
 666                 (COPY_TO_REGCLASS To.MRC:$mask, To.KRCWM),
 667                 From.RC:$src1, imm:$idx)>;
 668
 669   // Intrinsic call without masking.
 670   def : Pat<(!cast<Intrinsic>("int_x86_avx512_mask_vextract" # To.EltTypeName #
 671                               "x" # To.NumElts # "_" # From.Size)
 672                 From.RC:$src1, (iPTR imm:$idx), To.ImmAllZerosV, (i8 -1)),
 673             (!cast<Instruction>(NAME # To.EltSize # "x" # To.NumElts #
 674                                 From.ZSuffix # "rr")
 675                 From.RC:$src1, imm:$idx)>;
 676 }
 677
 678 // This multiclass generates patterns for matching vextract with common types
 679 // (X86VectorVTInfo From , X86VectorVTInfo To) and alternative types
 680 // (X86VectorVTInfo AltFrom, X86VectorVTInfo AltTo)
 681 multiclass vextract_for_size_all<int Opcode,
 682                              X86VectorVTInfo From, X86VectorVTInfo To,
 683                              X86VectorVTInfo AltFrom, X86VectorVTInfo AltTo,
 684                              PatFrag vextract_extract,
 685                              SDNodeXForm EXTRACT_get_vextract_imm> :
 686   vextract_for_size<Opcode, From, To, vextract_extract>,
 687   vextract_for_size_first_position_lowering<AltFrom, AltTo> {
 688
 689   // Codegen pattern with the alternative types.
 690   // Only add this if operation not supported natively via AVX512DQ
 691   let Predicates = [NoDQI] in
 692     def : Pat<(vextract_extract:$ext (AltFrom.VT AltFrom.RC:$src1), (iPTR imm)),
 693               (AltTo.VT (!cast<Instruction>(NAME # To.EltSize # "x" #
 694                                             To.NumElts # From.ZSuffix # "rr")
 695                          AltFrom.RC:$src1,
 696                          (EXTRACT_get_vextract_imm To.RC:$ext)))>;
 697 }
 698
 699 multiclass vextract_for_type<ValueType EltVT32, int Opcode128,
 700                              ValueType EltVT64, int Opcode256> {
 701   defm NAME # "32x4Z" : vextract_for_size_all<Opcode128,
 702                                  X86VectorVTInfo<16, EltVT32, VR512>,
 703                                  X86VectorVTInfo< 4, EltVT32, VR128X>,
 704                                  X86VectorVTInfo< 8, EltVT64, VR512>,
 705                                  X86VectorVTInfo< 2, EltVT64, VR128X>,
 706                                  vextract128_extract,
 707                                  EXTRACT_get_vextract128_imm>,
 708                                      EVEX_V512, EVEX_CD8<32, CD8VT4>;
 709   defm NAME # "64x4Z" : vextract_for_size_all<Opcode256,
 710                                  X86VectorVTInfo< 8, EltVT64, VR512>,
 711                                  X86VectorVTInfo< 4, EltVT64, VR256X>,
 712                                  X86VectorVTInfo<16, EltVT32, VR512>,
 713                                  X86VectorVTInfo< 8, EltVT32, VR256>,
 714                                  vextract256_extract,
 715                                  EXTRACT_get_vextract256_imm>,
 716                                      VEX_W, EVEX_V512, EVEX_CD8<64, CD8VT4>;
 717   let Predicates = [HasVLX] in
 718     defm NAME # "32x4Z256" : vextract_for_size_all<Opcode128,
 719                                  X86VectorVTInfo< 8, EltVT32, VR256X>,
 720                                  X86VectorVTInfo< 4, EltVT32, VR128X>,
 721                                  X86VectorVTInfo< 4, EltVT64, VR256X>,
 722                                  X86VectorVTInfo< 2, EltVT64, VR128X>,
 723                                  vextract128_extract,
 724                                  EXTRACT_get_vextract128_imm>,
 725                                      EVEX_V256, EVEX_CD8<32, CD8VT4>;
 726   let Predicates = [HasVLX, HasDQI] in
 727     defm NAME # "64x2Z256" : vextract_for_size<Opcode128,
 728                                  X86VectorVTInfo< 4, EltVT64, VR256X>,
 729                                  X86VectorVTInfo< 2, EltVT64, VR128X>,
 730                                  vextract128_extract>,
 731                                      VEX_W, EVEX_V256, EVEX_CD8<64, CD8VT2>;
 732   let Predicates = [HasDQI] in {
 733     defm NAME # "64x2Z" : vextract_for_size<Opcode128,
 734                                  X86VectorVTInfo< 8, EltVT64, VR512>,
 735                                  X86VectorVTInfo< 2, EltVT64, VR128X>,
 736                                  vextract128_extract>,
 737                                      VEX_W, EVEX_V512, EVEX_CD8<64, CD8VT2>;
 738     defm NAME # "32x8Z" : vextract_for_size<Opcode256,
 739                                  X86VectorVTInfo<16, EltVT32, VR512>,
 740                                  X86VectorVTInfo< 8, EltVT32, VR256X>,
 741                                  vextract256_extract>,
 742                                      EVEX_V512, EVEX_CD8<32, CD8VT8>;
 743   }
 744 }
 745
 746 defm VEXTRACTF : vextract_for_type<f32, 0x19, f64, 0x1b>;
 747 defm VEXTRACTI : vextract_for_type<i32, 0x39, i64, 0x3b>;
 748
 749 // A 128-bit subvector insert to the first 512-bit vector position
 750 // is a subregister copy that needs no instruction.
 751 def : Pat<(insert_subvector undef, (v2i64 VR128X:$src), (iPTR 0)),
 752           (INSERT_SUBREG (v8i64 (IMPLICIT_DEF)),
 753           (INSERT_SUBREG (v4i64 (IMPLICIT_DEF)), VR128X:$src, sub_xmm),
 754           sub_ymm)>;
 755 def : Pat<(insert_subvector undef, (v2f64 VR128X:$src), (iPTR 0)),
 756           (INSERT_SUBREG (v8f64 (IMPLICIT_DEF)),
 757           (INSERT_SUBREG (v4f64 (IMPLICIT_DEF)), VR128X:$src, sub_xmm),
 758           sub_ymm)>;
 759 def : Pat<(insert_subvector undef, (v4i32 VR128X:$src), (iPTR 0)),
 760           (INSERT_SUBREG (v16i32 (IMPLICIT_DEF)),
 761           (INSERT_SUBREG (v8i32 (IMPLICIT_DEF)), VR128X:$src, sub_xmm),
 762           sub_ymm)>;
 763 def : Pat<(insert_subvector undef, (v4f32 VR128X:$src), (iPTR 0)),
 764           (INSERT_SUBREG (v16f32 (IMPLICIT_DEF)),
 765           (INSERT_SUBREG (v8f32 (IMPLICIT_DEF)), VR128X:$src, sub_xmm),
 766           sub_ymm)>;
 767
 768 def : Pat<(insert_subvector undef, (v4i64 VR256X:$src), (iPTR 0)),
 769           (INSERT_SUBREG (v8i64 (IMPLICIT_DEF)), VR256X:$src, sub_ymm)>;
 770 def : Pat<(insert_subvector undef, (v4f64 VR256X:$src), (iPTR 0)),
 771           (INSERT_SUBREG (v8f64 (IMPLICIT_DEF)), VR256X:$src, sub_ymm)>;
 772 def : Pat<(insert_subvector undef, (v8i32 VR256X:$src), (iPTR 0)),
 773           (INSERT_SUBREG (v16i32 (IMPLICIT_DEF)), VR256X:$src, sub_ymm)>;
 774 def : Pat<(insert_subvector undef, (v8f32 VR256X:$src), (iPTR 0)),
 775           (INSERT_SUBREG (v16f32 (IMPLICIT_DEF)), VR256X:$src, sub_ymm)>;
 776
 777 // vextractps - extract 32 bits from XMM
 778 def VEXTRACTPSzrr : AVX512AIi8<0x17, MRMDestReg, (outs GR32:$dst),
 779       (ins VR128X:$src1, u8imm:$src2),
 780       "vextractps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 781       [(set GR32:$dst, (extractelt (bc_v4i32 (v4f32 VR128X:$src1)), imm:$src2))]>,
 782       EVEX;
 783
 784 def VEXTRACTPSzmr : AVX512AIi8<0x17, MRMDestMem, (outs),
 785       (ins f32mem:$dst, VR128X:$src1, u8imm:$src2),
 786       "vextractps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 787       [(store (extractelt (bc_v4i32 (v4f32 VR128X:$src1)), imm:$src2),
 788                           addr:$dst)]>, EVEX, EVEX_CD8<32, CD8VT1>;
 789
 790 //===---------------------------------------------------------------------===//
 791 // AVX-512 BROADCAST
 792 //---
 793 multiclass avx512_fp_broadcast<bits<8> opc, SDNode OpNode, RegisterClass SrcRC,
 794                               ValueType svt, X86VectorVTInfo _> {
 795   defm r : AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
 796                    (ins SrcRC:$src), "vbroadcast"## !subst("p", "s", _.Suffix),
 797                    "$src", "$src", (_.VT (OpNode (svt SrcRC:$src)))>,
 798                    T8PD, EVEX;
 799
 800   let mayLoad = 1 in {
 801     defm m : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
 802                      (ins _.ScalarMemOp:$src),
 803                      "vbroadcast"##!subst("p", "s", _.Suffix), "$src", "$src",
 804                      (_.VT (OpNode (_.ScalarLdFrag addr:$src)))>,
 805                      T8PD, EVEX;
 806   }
 807 }
 808
 809 multiclass avx512_fp_broadcast_vl<bits<8> opc, SDNode OpNode,
 810                                   AVX512VLVectorVTInfo _> {
 811   defm Z  : avx512_fp_broadcast<opc, OpNode, VR128X, _.info128.VT, _.info512>,
 812                              EVEX_V512;
 813
 814   let Predicates = [HasVLX] in {
 815     defm Z256  : avx512_fp_broadcast<opc, OpNode, VR128X, _.info128.VT, _.info256>,
 816                                   EVEX_V256;
 817   }
 818 }
 819
 820 let ExeDomain = SSEPackedSingle in {
 821   defm VBROADCASTSS  : avx512_fp_broadcast_vl<0x18, X86VBroadcast,
 822                               avx512vl_f32_info>, EVEX_CD8<32, CD8VT1>;
 823    let Predicates = [HasVLX] in {
 824      defm VBROADCASTSSZ128  : avx512_fp_broadcast<0x18, X86VBroadcast, VR128X,
 825                                      v4f32, v4f32x_info>, EVEX_V128,
 826                                      EVEX_CD8<32, CD8VT1>;
 827    }
 828 }
 829
 830 let ExeDomain = SSEPackedDouble in {
 831   defm VBROADCASTSD  : avx512_fp_broadcast_vl<0x19, X86VBroadcast,
 832                               avx512vl_f64_info>, VEX_W, EVEX_CD8<64, CD8VT1>;
 833 }
 834
 835 // avx512_broadcast_pat introduces patterns for broadcast with a scalar argument.
 836 // Later, we can canonize broadcast instructions before ISel phase and
 837 // eliminate additional patterns on ISel.
 838 // SrcRC_v and SrcRC_s are RegisterClasses for vector and scalar
 839 // representations of source
 840 multiclass avx512_broadcast_pat<string InstName, SDNode OpNode,
 841                                 X86VectorVTInfo _, RegisterClass SrcRC_v,
 842                                 RegisterClass SrcRC_s> {
 843   def : Pat<(_.VT (OpNode  (_.EltVT SrcRC_s:$src))),
 844             (!cast<Instruction>(InstName##"r")
 845               (COPY_TO_REGCLASS SrcRC_s:$src, SrcRC_v))>;
 846
 847   let AddedComplexity = 30 in {
 848     def : Pat<(_.VT (vselect _.KRCWM:$mask,
 849                 (OpNode (_.EltVT SrcRC_s:$src)), _.RC:$src0)),
 850               (!cast<Instruction>(InstName##"rk") _.RC:$src0, _.KRCWM:$mask,
 851                 (COPY_TO_REGCLASS SrcRC_s:$src, SrcRC_v))>;
 852
 853     def : Pat<(_.VT(vselect _.KRCWM:$mask,
 854                 (OpNode (_.EltVT SrcRC_s:$src)), _.ImmAllZerosV)),
 855               (!cast<Instruction>(InstName##"rkz") _.KRCWM:$mask,
 856                 (COPY_TO_REGCLASS SrcRC_s:$src, SrcRC_v))>;
 857   }
 858 }
 859
 860 defm : avx512_broadcast_pat<"VBROADCASTSSZ", X86VBroadcast, v16f32_info,
 861                             VR128X, FR32X>;
 862 defm : avx512_broadcast_pat<"VBROADCASTSDZ", X86VBroadcast, v8f64_info,
 863                             VR128X, FR64X>;
 864
 865 let Predicates = [HasVLX] in {
 866   defm : avx512_broadcast_pat<"VBROADCASTSSZ256", X86VBroadcast,
 867                               v8f32x_info, VR128X, FR32X>;
 868   defm : avx512_broadcast_pat<"VBROADCASTSSZ128", X86VBroadcast,
 869                               v4f32x_info, VR128X, FR32X>;
 870   defm : avx512_broadcast_pat<"VBROADCASTSDZ256", X86VBroadcast,
 871                               v4f64x_info, VR128X, FR64X>;
 872 }
 873
 874 def : Pat<(v16f32 (X86VBroadcast (loadf32 addr:$src))),
 875           (VBROADCASTSSZm addr:$src)>;
 876 def : Pat<(v8f64 (X86VBroadcast (loadf64 addr:$src))),
 877           (VBROADCASTSDZm addr:$src)>;
 878
 879 def : Pat<(int_x86_avx512_vbroadcast_ss_512 addr:$src),
 880           (VBROADCASTSSZm addr:$src)>;
 881 def : Pat<(int_x86_avx512_vbroadcast_sd_512 addr:$src),
 882           (VBROADCASTSDZm addr:$src)>;
 883
 884 multiclass avx512_int_broadcast_reg<bits<8> opc, X86VectorVTInfo _,
 885                                     RegisterClass SrcRC> {
 886   defm r : AVX512_maskable_in_asm<opc, MRMSrcReg, _, (outs _.RC:$dst),
 887                            (ins SrcRC:$src),  "vpbroadcast"##_.Suffix,
 888                            "$src", "$src", []>, T8PD, EVEX;
 889 }
 890
 891 multiclass avx512_int_broadcast_reg_vl<bits<8> opc, AVX512VLVectorVTInfo _,
 892                                        RegisterClass SrcRC, Predicate prd> {
 893   let Predicates = [prd] in
 894     defm Z : avx512_int_broadcast_reg<opc, _.info512, SrcRC>, EVEX_V512;
 895   let Predicates = [prd, HasVLX] in {
 896     defm Z256 : avx512_int_broadcast_reg<opc, _.info256, SrcRC>, EVEX_V256;
 897     defm Z128 : avx512_int_broadcast_reg<opc, _.info128, SrcRC>, EVEX_V128;
 898   }
 899 }
 900
 901 defm VPBROADCASTBr : avx512_int_broadcast_reg_vl<0x7A, avx512vl_i8_info, GR32,
 902                                                  HasBWI>;
 903 defm VPBROADCASTWr : avx512_int_broadcast_reg_vl<0x7B, avx512vl_i16_info, GR32,
 904                                                  HasBWI>;
 905 defm VPBROADCASTDr : avx512_int_broadcast_reg_vl<0x7C, avx512vl_i32_info, GR32,
 906                                                  HasAVX512>;
 907 defm VPBROADCASTQr : avx512_int_broadcast_reg_vl<0x7C, avx512vl_i64_info, GR64,
 908                                                  HasAVX512>, VEX_W;
 909
 910 def : Pat <(v16i32 (X86vzext VK16WM:$mask)),
 911            (VPBROADCASTDrZrkz VK16WM:$mask, (i32 (MOV32ri 0x1)))>;
 912
 913 def : Pat <(v8i64 (X86vzext VK8WM:$mask)),
 914            (VPBROADCASTQrZrkz VK8WM:$mask, (i64 (MOV64ri 0x1)))>;
 915
 916 def : Pat<(v16i32 (X86VBroadcast (i32 GR32:$src))),
 917         (VPBROADCASTDrZr GR32:$src)>;
 918 def : Pat<(v8i64 (X86VBroadcast (i64 GR64:$src))),
 919         (VPBROADCASTQrZr GR64:$src)>;
 920
 921 def : Pat<(v16i32 (int_x86_avx512_pbroadcastd_i32_512 (i32 GR32:$src))),
 922         (VPBROADCASTDrZr GR32:$src)>;
 923 def : Pat<(v8i64 (int_x86_avx512_pbroadcastq_i64_512 (i64 GR64:$src))),
 924         (VPBROADCASTQrZr GR64:$src)>;
 925
 926 def : Pat<(v16i32 (int_x86_avx512_mask_pbroadcast_d_gpr_512 (i32 GR32:$src),
 927                    (v16i32 immAllZerosV), (i16 GR16:$mask))),
 928           (VPBROADCASTDrZrkz (COPY_TO_REGCLASS GR16:$mask, VK16WM), GR32:$src)>;
 929 def : Pat<(v8i64 (int_x86_avx512_mask_pbroadcast_q_gpr_512 (i64 GR64:$src),
 930                    (bc_v8i64 (v16i32 immAllZerosV)), (i8 GR8:$mask))),
 931           (VPBROADCASTQrZrkz (COPY_TO_REGCLASS GR8:$mask, VK8WM), GR64:$src)>;
 932
 933 multiclass avx512_int_broadcast_rm<bits<8> opc, string OpcodeStr,
 934                           X86MemOperand x86memop, PatFrag ld_frag,
 935                           RegisterClass DstRC, ValueType OpVT, ValueType SrcVT,
 936                           RegisterClass KRC> {
 937   def rr : AVX5128I<opc, MRMSrcReg, (outs DstRC:$dst), (ins VR128X:$src),
 938                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
 939                   [(set DstRC:$dst,
 940                     (OpVT (X86VBroadcast (SrcVT VR128X:$src))))]>, EVEX;
 941   def rrk : AVX5128I<opc, MRMSrcReg, (outs DstRC:$dst), (ins KRC:$mask,
 942                                                          VR128X:$src),
 943                     !strconcat(OpcodeStr,
 944                     "\t{$src, ${dst} {${mask}} |${dst} {${mask}}, $src}"),
 945                     []>, EVEX, EVEX_K;
 946   def rrkz : AVX5128I<opc, MRMSrcReg, (outs DstRC:$dst), (ins KRC:$mask,
 947                                                          VR128X:$src),
 948                     !strconcat(OpcodeStr,
 949                     "\t{$src, ${dst} {${mask}} {z}|${dst} {${mask}} {z}, $src}"),
 950                     []>, EVEX, EVEX_KZ;
 951   let mayLoad = 1 in {
 952   def rm : AVX5128I<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src),
 953                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
 954                   [(set DstRC:$dst,
 955                     (OpVT (X86VBroadcast (ld_frag addr:$src))))]>, EVEX;
 956   def rmk : AVX5128I<opc, MRMSrcMem, (outs DstRC:$dst), (ins KRC:$mask,
 957                                                          x86memop:$src),
 958                   !strconcat(OpcodeStr,
 959                       "\t{$src, ${dst} {${mask}}|${dst} {${mask}} , $src}"),
 960                   []>, EVEX, EVEX_K;
 961   def rmkz : AVX5128I<opc, MRMSrcMem, (outs DstRC:$dst), (ins KRC:$mask,
 962                                                          x86memop:$src),
 963                   !strconcat(OpcodeStr,
 964                       "\t{$src, ${dst} {${mask}} {z}|${dst} {${mask}} {z}, $src}"),
 965                   [(set DstRC:$dst, (OpVT (vselect KRC:$mask,
 966                              (X86VBroadcast (ld_frag addr:$src)),
 967                              (OpVT (bitconvert (v16i32 immAllZerosV))))))]>, EVEX, EVEX_KZ;
 968   }
 969 }
 970
 971 defm VPBROADCASTDZ  : avx512_int_broadcast_rm<0x58, "vpbroadcastd", i32mem,
 972                       loadi32, VR512, v16i32, v4i32, VK16WM>,
 973                       EVEX_V512, EVEX_CD8<32, CD8VT1>;
 974 defm VPBROADCASTQZ  : avx512_int_broadcast_rm<0x59, "vpbroadcastq", i64mem,
 975                       loadi64, VR512, v8i64, v2i64, VK8WM>,  EVEX_V512, VEX_W,
 976                       EVEX_CD8<64, CD8VT1>;
 977
 978 multiclass avx512_subvec_broadcast_rm<bits<8> opc, string OpcodeStr,
 979                           X86VectorVTInfo _Dst, X86VectorVTInfo _Src> {
 980   let mayLoad = 1 in {
 981   def rm : AVX5128I<opc, MRMSrcMem, (outs _Dst.RC:$dst), (ins _Src.MemOp:$src),
 982                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
 983                   [(set _Dst.RC:$dst,
 984                     (_Dst.VT (X86SubVBroadcast
 985                     (_Src.VT (bitconvert (_Src.LdFrag addr:$src))))))]>, EVEX;
 986   def rmk : AVX5128I<opc, MRMSrcMem, (outs _Dst.RC:$dst), (ins _Dst.KRCWM:$mask,
 987                                                          _Src.MemOp:$src),
 988                   !strconcat(OpcodeStr,
 989                       "\t{$src, ${dst} {${mask}}|${dst} {${mask}}, $src}"),
 990                   []>, EVEX, EVEX_K;
 991   def rmkz : AVX5128I<opc, MRMSrcMem, (outs _Dst.RC:$dst), (ins _Dst.KRCWM:$mask,
 992                                                          _Src.MemOp:$src),
 993                   !strconcat(OpcodeStr,
 994                     "\t{$src, ${dst} {${mask}} {z}|${dst} {${mask}} {z}, $src}"),
 995                   []>, EVEX, EVEX_KZ;
 996   }
 997 }
 998
 999 defm VBROADCASTI32X4 : avx512_subvec_broadcast_rm<0x5a, "vbroadcasti32x4",
1000                        v16i32_info, v4i32x_info>,
1001                        EVEX_V512, EVEX_CD8<32, CD8VT4>;
1002 defm VBROADCASTF32X4 : avx512_subvec_broadcast_rm<0x1a, "vbroadcastf32x4",
1003                        v16f32_info, v4f32x_info>,
1004                        EVEX_V512, EVEX_CD8<32, CD8VT4>;
1005 defm VBROADCASTI64X4 : avx512_subvec_broadcast_rm<0x5b, "vbroadcasti64x4",
1006                        v8i64_info, v4i64x_info>, VEX_W,
1007                        EVEX_V512, EVEX_CD8<64, CD8VT4>;
1008 defm VBROADCASTF64X4 : avx512_subvec_broadcast_rm<0x1b, "vbroadcastf64x4",
1009                        v8f64_info, v4f64x_info>, VEX_W,
1010                        EVEX_V512, EVEX_CD8<64, CD8VT4>;
1011
1012 let Predicates = [HasVLX] in {
1013 defm VBROADCASTI32X4Z256 : avx512_subvec_broadcast_rm<0x5a, "vbroadcasti32x4",
1014                            v8i32x_info, v4i32x_info>,
1015                            EVEX_V256, EVEX_CD8<32, CD8VT4>;
1016 defm VBROADCASTF32X4Z256 : avx512_subvec_broadcast_rm<0x1a, "vbroadcastf32x4",
1017                            v8f32x_info, v4f32x_info>,
1018                            EVEX_V256, EVEX_CD8<32, CD8VT4>;
1019 }
1020 let Predicates = [HasVLX, HasDQI] in {
1021 defm VBROADCASTI64X2Z128 : avx512_subvec_broadcast_rm<0x5a, "vbroadcasti64x2",
1022                            v4i64x_info, v2i64x_info>, VEX_W,
1023                            EVEX_V256, EVEX_CD8<64, CD8VT2>;
1024 defm VBROADCASTF64X2Z128 : avx512_subvec_broadcast_rm<0x1a, "vbroadcastf64x2",
1025                            v4f64x_info, v2f64x_info>, VEX_W,
1026                            EVEX_V256, EVEX_CD8<64, CD8VT2>;
1027 }
1028 let Predicates = [HasDQI] in {
1029 defm VBROADCASTI64X2 : avx512_subvec_broadcast_rm<0x5a, "vbroadcasti64x2",
1030                        v8i64_info, v2i64x_info>, VEX_W,
1031                        EVEX_V512, EVEX_CD8<64, CD8VT2>;
1032 defm VBROADCASTI32X8 : avx512_subvec_broadcast_rm<0x5b, "vbroadcasti32x8",
1033                        v16i32_info, v8i32x_info>,
1034                        EVEX_V512, EVEX_CD8<32, CD8VT8>;
1035 defm VBROADCASTF64X2 : avx512_subvec_broadcast_rm<0x1a, "vbroadcastf64x2",
1036                        v8f64_info, v2f64x_info>, VEX_W,
1037                        EVEX_V512, EVEX_CD8<64, CD8VT2>;
1038 defm VBROADCASTF32X8 : avx512_subvec_broadcast_rm<0x1b, "vbroadcastf32x8",
1039                        v16f32_info, v8f32x_info>,
1040                        EVEX_V512, EVEX_CD8<32, CD8VT8>;
1041 }
1042
1043 def : Pat<(v16i32 (int_x86_avx512_pbroadcastd_512 (v4i32 VR128X:$src))),
1044           (VPBROADCASTDZrr VR128X:$src)>;
1045 def : Pat<(v8i64 (int_x86_avx512_pbroadcastq_512 (v2i64 VR128X:$src))),
1046           (VPBROADCASTQZrr VR128X:$src)>;
1047
1048 def : Pat<(v16f32 (X86VBroadcast (v16f32 VR512:$src))),
1049           (VBROADCASTSSZr (EXTRACT_SUBREG (v16f32 VR512:$src), sub_xmm))>;
1050 def : Pat<(v16f32 (X86VBroadcast (v8f32 VR256X:$src))),
1051           (VBROADCASTSSZr (EXTRACT_SUBREG (v8f32 VR256X:$src), sub_xmm))>;
1052
1053 def : Pat<(v8f64 (X86VBroadcast (v8f64 VR512:$src))),
1054           (VBROADCASTSDZr (EXTRACT_SUBREG (v8f64 VR512:$src), sub_xmm))>;
1055 def : Pat<(v8f64 (X86VBroadcast (v4f64 VR256X:$src))),
1056           (VBROADCASTSDZr (EXTRACT_SUBREG (v4f64 VR256X:$src), sub_xmm))>;
1057
1058 def : Pat<(v16i32 (X86VBroadcast (v16i32 VR512:$src))),
1059           (VPBROADCASTDZrr (EXTRACT_SUBREG (v16i32 VR512:$src), sub_xmm))>;
1060 def : Pat<(v16i32 (X86VBroadcast (v8i32 VR256X:$src))),
1061           (VPBROADCASTDZrr (EXTRACT_SUBREG (v8i32 VR256X:$src), sub_xmm))>;
1062
1063 def : Pat<(v8i64 (X86VBroadcast (v8i64 VR512:$src))),
1064           (VPBROADCASTQZrr (EXTRACT_SUBREG (v8i64 VR512:$src), sub_xmm))>;
1065 def : Pat<(v8i64 (X86VBroadcast (v4i64 VR256X:$src))),
1066           (VPBROADCASTQZrr (EXTRACT_SUBREG (v4i64 VR256X:$src), sub_xmm))>;
1067
1068 def : Pat<(v16f32 (int_x86_avx512_vbroadcast_ss_ps_512 (v4f32 VR128X:$src))),
1069           (VBROADCASTSSZr VR128X:$src)>;
1070 def : Pat<(v8f64 (int_x86_avx512_vbroadcast_sd_pd_512 (v2f64 VR128X:$src))),
1071           (VBROADCASTSDZr VR128X:$src)>;
1072
1073 // Provide fallback in case the load node that is used in the patterns above
1074 // is used by additional users, which prevents the pattern selection.
1075 def : Pat<(v16f32 (X86VBroadcast FR32X:$src)),
1076           (VBROADCASTSSZr (COPY_TO_REGCLASS FR32X:$src, VR128X))>;
1077 def : Pat<(v8f64 (X86VBroadcast FR64X:$src)),
1078           (VBROADCASTSDZr (COPY_TO_REGCLASS FR64X:$src, VR128X))>;
1079
1080
1081 //===----------------------------------------------------------------------===//
1082 // AVX-512 BROADCAST MASK TO VECTOR REGISTER
1083 //---
1084
1085 multiclass avx512_mask_broadcast<bits<8> opc, string OpcodeStr,
1086                        RegisterClass KRC> {
1087 let Predicates = [HasCDI] in
1088 def Zrr : AVX512XS8I<opc, MRMSrcReg, (outs VR512:$dst), (ins KRC:$src),
1089                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
1090                   []>, EVEX, EVEX_V512;
1091
1092 let Predicates = [HasCDI, HasVLX] in {
1093 def Z128rr : AVX512XS8I<opc, MRMSrcReg, (outs VR128:$dst), (ins KRC:$src),
1094                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
1095                   []>, EVEX, EVEX_V128;
1096 def Z256rr : AVX512XS8I<opc, MRMSrcReg, (outs VR256:$dst), (ins KRC:$src),
1097                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
1098                   []>, EVEX, EVEX_V256;
1099 }
1100 }
1101
1102 let Predicates = [HasCDI] in {
1103 defm VPBROADCASTMW2D : avx512_mask_broadcast<0x3A, "vpbroadcastmw2d",
1104                                              VK16>;
1105 defm VPBROADCASTMB2Q : avx512_mask_broadcast<0x2A, "vpbroadcastmb2q",
1106                                              VK8>, VEX_W;
1107 }
1108
1109 //===----------------------------------------------------------------------===//
1110 // AVX-512 - VPERM
1111 //
1112 // -- immediate form --
1113 multiclass avx512_perm_imm<bits<8> opc, string OpcodeStr, SDNode OpNode,
1114                            X86VectorVTInfo _> {
1115   let ExeDomain = _.ExeDomain in {
1116   def ri : AVX512AIi8<opc, MRMSrcReg, (outs _.RC:$dst),
1117                      (ins _.RC:$src1, u8imm:$src2),
1118                      !strconcat(OpcodeStr,
1119                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1120                      [(set _.RC:$dst,
1121                        (_.VT (OpNode _.RC:$src1, (i8 imm:$src2))))]>,
1122                      EVEX;
1123   def mi : AVX512AIi8<opc, MRMSrcMem, (outs _.RC:$dst),
1124                      (ins _.MemOp:$src1, u8imm:$src2),
1125                      !strconcat(OpcodeStr,
1126                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1127                      [(set _.RC:$dst,
1128                        (_.VT (OpNode (_.LdFrag addr:$src1),
1129                               (i8 imm:$src2))))]>,
1130            EVEX, EVEX_CD8<_.EltSize, CD8VF>;
1131 }
1132 }
1133
1134 multiclass avx512_permil<bits<8> OpcImm, bits<8> OpcVar, X86VectorVTInfo _,
1135                          X86VectorVTInfo Ctrl> :
1136      avx512_perm_imm<OpcImm, "vpermil" # _.Suffix, X86VPermilpi, _> {
1137   let ExeDomain = _.ExeDomain in {
1138     def rr : AVX5128I<OpcVar, MRMSrcReg, (outs _.RC:$dst),
1139                      (ins _.RC:$src1, _.RC:$src2),
1140                      !strconcat("vpermil" # _.Suffix,
1141                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1142                      [(set _.RC:$dst,
1143                          (_.VT (X86VPermilpv _.RC:$src1,
1144                                   (Ctrl.VT Ctrl.RC:$src2))))]>,
1145              EVEX_4V;
1146     def rm : AVX5128I<OpcVar, MRMSrcMem, (outs _.RC:$dst),
1147                      (ins _.RC:$src1, Ctrl.MemOp:$src2),
1148                      !strconcat("vpermil" # _.Suffix,
1149                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1150                      [(set _.RC:$dst,
1151                          (_.VT (X86VPermilpv _.RC:$src1,
1152                                   (Ctrl.VT (Ctrl.LdFrag addr:$src2)))))]>,
1153              EVEX_4V;
1154   }
1155 }
1156 defm VPERMILPSZ : avx512_permil<0x04, 0x0C, v16f32_info, v16i32_info>,
1157                   EVEX_V512;
1158 defm VPERMILPDZ : avx512_permil<0x05, 0x0D, v8f64_info, v8i64_info>,
1159                   EVEX_V512, VEX_W;
1160
1161 def : Pat<(v16i32 (X86VPermilpi VR512:$src1, (i8 imm:$imm))),
1162           (VPERMILPSZri VR512:$src1, imm:$imm)>;
1163 def : Pat<(v8i64 (X86VPermilpi VR512:$src1, (i8 imm:$imm))),
1164           (VPERMILPDZri VR512:$src1, imm:$imm)>;
1165
1166 // -- VPERM2I - 3 source operands form --
1167 multiclass avx512_perm_3src<bits<8> opc, string OpcodeStr,
1168                             SDNode OpNode, X86VectorVTInfo _> {
1169 let Constraints = "$src1 = $dst" in {
1170   defm rr: AVX512_maskable_3src<opc, MRMSrcReg, _, (outs _.RC:$dst),
1171           (ins _.RC:$src2, _.RC:$src3),
1172           OpcodeStr, "$src3, $src2", "$src2, $src3",
1173           (_.VT (OpNode _.RC:$src1, _.RC:$src2, _.RC:$src3))>, EVEX_4V,
1174          AVX5128IBase;
1175
1176   let mayLoad = 1 in
1177   defm rm: AVX512_maskable_3src<opc, MRMSrcMem, _, (outs _.RC:$dst),
1178             (ins _.RC:$src2, _.MemOp:$src3),
1179             OpcodeStr, "$src3, $src2", "$src2, $src3",
1180             (_.VT (OpNode _.RC:$src1, _.RC:$src2,
1181                    (_.VT (bitconvert (_.LdFrag addr:$src3)))))>,
1182             EVEX_4V, AVX5128IBase;
1183   }
1184 }
1185 multiclass avx512_perm_3src_mb<bits<8> opc, string OpcodeStr,
1186                                SDNode OpNode, X86VectorVTInfo _> {
1187   let mayLoad = 1, Constraints = "$src1 = $dst" in
1188   defm rmb: AVX512_maskable_3src<opc, MRMSrcMem, _, (outs _.RC:$dst),
1189               (ins _.RC:$src2, _.ScalarMemOp:$src3),
1190               OpcodeStr,   !strconcat("${src3}", _.BroadcastStr,", $src2"),
1191               !strconcat("$src2, ${src3}", _.BroadcastStr ),
1192               (_.VT (OpNode _.RC:$src1,
1193                _.RC:$src2,(_.VT (X86VBroadcast (_.ScalarLdFrag addr:$src3)))))>,
1194               AVX5128IBase, EVEX_4V, EVEX_B;
1195 }
1196
1197 multiclass avx512_perm_3src_sizes<bits<8> opc, string OpcodeStr,
1198                                   SDNode OpNode, AVX512VLVectorVTInfo VTInfo> {
1199   let Predicates = [HasAVX512] in
1200   defm NAME: avx512_perm_3src<opc, OpcodeStr, OpNode, VTInfo.info512>,
1201             avx512_perm_3src_mb<opc, OpcodeStr, OpNode, VTInfo.info512>, EVEX_V512;
1202   let Predicates = [HasVLX] in {
1203   defm NAME#128: avx512_perm_3src<opc, OpcodeStr, OpNode, VTInfo.info128>,
1204                  avx512_perm_3src_mb<opc, OpcodeStr, OpNode, VTInfo.info128>,
1205                  EVEX_V128;
1206   defm NAME#256: avx512_perm_3src<opc, OpcodeStr, OpNode, VTInfo.info256>,
1207                  avx512_perm_3src_mb<opc, OpcodeStr, OpNode, VTInfo.info256>,
1208                  EVEX_V256;
1209   }
1210 }
1211 multiclass avx512_perm_3src_sizes_w<bits<8> opc, string OpcodeStr,
1212                                    SDNode OpNode, AVX512VLVectorVTInfo VTInfo> {
1213   let Predicates = [HasBWI] in
1214   defm NAME: avx512_perm_3src<opc, OpcodeStr, OpNode, VTInfo.info512>,
1215              avx512_perm_3src_mb<opc, OpcodeStr, OpNode, VTInfo.info512>,
1216              EVEX_V512;
1217   let Predicates = [HasBWI, HasVLX] in {
1218   defm NAME#128: avx512_perm_3src<opc, OpcodeStr, OpNode, VTInfo.info128>,
1219                  avx512_perm_3src_mb<opc, OpcodeStr, OpNode, VTInfo.info128>,
1220                  EVEX_V128;
1221   defm NAME#256: avx512_perm_3src<opc, OpcodeStr, OpNode, VTInfo.info256>,
1222                  avx512_perm_3src_mb<opc, OpcodeStr, OpNode, VTInfo.info256>,
1223                  EVEX_V256;
1224   }
1225 }
1226 defm VPERMI2D  : avx512_perm_3src_sizes<0x76, "vpermi2d", X86VPermiv3,
1227                                   avx512vl_i32_info>, EVEX_CD8<32, CD8VF>;
1228 defm VPERMI2Q  : avx512_perm_3src_sizes<0x76, "vpermi2q", X86VPermiv3,
1229                                   avx512vl_i64_info>, VEX_W, EVEX_CD8<64, CD8VF>;
1230 defm VPERMI2PS : avx512_perm_3src_sizes<0x77, "vpermi2ps", X86VPermiv3,
1231                                   avx512vl_f32_info>, EVEX_CD8<32, CD8VF>;
1232 defm VPERMI2PD : avx512_perm_3src_sizes<0x77, "vpermi2pd", X86VPermiv3,
1233                                   avx512vl_f64_info>, VEX_W, EVEX_CD8<64, CD8VF>;
1234
1235 defm VPERMT2D  : avx512_perm_3src_sizes<0x7E, "vpermt2d", X86VPermv3,
1236                                   avx512vl_i32_info>, EVEX_CD8<32, CD8VF>;
1237 defm VPERMT2Q  : avx512_perm_3src_sizes<0x7E, "vpermt2q", X86VPermv3,
1238                                   avx512vl_i64_info>, VEX_W, EVEX_CD8<64, CD8VF>;
1239 defm VPERMT2PS : avx512_perm_3src_sizes<0x7F, "vpermt2ps", X86VPermv3,
1240                                   avx512vl_f32_info>, EVEX_CD8<32, CD8VF>;
1241 defm VPERMT2PD : avx512_perm_3src_sizes<0x7F, "vpermt2pd", X86VPermv3,
1242                                   avx512vl_f64_info>, VEX_W, EVEX_CD8<64, CD8VF>;
1243
1244 defm VPERMT2W  : avx512_perm_3src_sizes_w<0x7D, "vpermt2w", X86VPermv3,
1245                                   avx512vl_i16_info>, VEX_W, EVEX_CD8<16, CD8VF>;
1246 defm VPERMI2W  : avx512_perm_3src_sizes_w<0x75, "vpermi2w", X86VPermiv3,
1247                                   avx512vl_i16_info>, VEX_W, EVEX_CD8<16, CD8VF>;
1248
1249 //===----------------------------------------------------------------------===//
1250 // AVX-512 - BLEND using mask
1251 //
1252 multiclass avx512_blendmask<bits<8> opc, string OpcodeStr, X86VectorVTInfo _> {
1253   let ExeDomain = _.ExeDomain in {
1254   def rr : AVX5128I<opc, MRMSrcReg, (outs _.RC:$dst),
1255              (ins _.RC:$src1, _.RC:$src2),
1256              !strconcat(OpcodeStr,
1257              "\t{$src2, $src1, ${dst} |${dst}, $src1, $src2}"),
1258              []>, EVEX_4V;
1259   def rrk : AVX5128I<opc, MRMSrcReg, (outs _.RC:$dst),
1260              (ins _.KRCWM:$mask, _.RC:$src1, _.RC:$src2),
1261              !strconcat(OpcodeStr,
1262              "\t{$src2, $src1, ${dst} {${mask}}|${dst} {${mask}}, $src1, $src2}"),
1263              [(set _.RC:$dst, (X86select _.KRCWM:$mask, (_.VT _.RC:$src1),
1264                  (_.VT _.RC:$src2)))]>, EVEX_4V, EVEX_K;
1265   def rrkz : AVX5128I<opc, MRMSrcReg, (outs _.RC:$dst),
1266              (ins _.KRCWM:$mask, _.RC:$src1, _.RC:$src2),
1267              !strconcat(OpcodeStr,
1268              "\t{$src2, $src1, ${dst} {${mask}} {z}|${dst} {${mask}} {z}, $src1, $src2}"),
1269              []>, EVEX_4V, EVEX_KZ;
1270   let mayLoad = 1 in {
1271   def rm  : AVX5128I<opc, MRMSrcMem, (outs _.RC:$dst),
1272              (ins _.RC:$src1, _.MemOp:$src2),
1273              !strconcat(OpcodeStr,
1274              "\t{$src2, $src1, ${dst} |${dst},  $src1, $src2}"),
1275              []>, EVEX_4V, EVEX_CD8<_.EltSize, CD8VF>;
1276   def rmk : AVX5128I<opc, MRMSrcMem, (outs _.RC:$dst),
1277              (ins _.KRCWM:$mask, _.RC:$src1, _.MemOp:$src2),
1278              !strconcat(OpcodeStr,
1279              "\t{$src2, $src1, ${dst} {${mask}}|${dst} {${mask}}, $src1, $src2}"),
1280              [(set _.RC:$dst, (X86select _.KRCWM:$mask, (_.VT _.RC:$src1),
1281               (_.VT (bitconvert (_.LdFrag addr:$src2)))))]>,
1282               EVEX_4V, EVEX_K, EVEX_CD8<_.EltSize, CD8VF>;
1283   def rmkz : AVX5128I<opc, MRMSrcMem, (outs _.RC:$dst),
1284              (ins _.KRCWM:$mask, _.RC:$src1, _.MemOp:$src2),
1285              !strconcat(OpcodeStr,
1286              "\t{$src2, $src1, ${dst} {${mask}} {z}|${dst} {${mask}} {z}, $src1, $src2}"),
1287              []>, EVEX_4V, EVEX_KZ, EVEX_CD8<_.EltSize, CD8VF>;
1288   }
1289   }
1290 }
1291 multiclass avx512_blendmask_rmb<bits<8> opc, string OpcodeStr, X86VectorVTInfo _> {
1292
1293   def rmbk : AVX5128I<opc, MRMSrcMem, (outs _.RC:$dst),
1294       (ins _.KRCWM:$mask, _.RC:$src1, _.ScalarMemOp:$src2),
1295        !strconcat(OpcodeStr,
1296             "\t{${src2}", _.BroadcastStr, ", $src1, $dst {${mask}}|",
1297             "$dst {${mask}}, $src1, ${src2}", _.BroadcastStr, "}"),
1298       [(set _.RC:$dst,(X86select _.KRCWM:$mask, (_.VT _.RC:$src1),
1299                        (X86VBroadcast (_.ScalarLdFrag addr:$src2))))]>,
1300       EVEX_4V, EVEX_K, EVEX_B, EVEX_CD8<_.EltSize, CD8VF>;
1301
1302   def rmb : AVX5128I<opc, MRMSrcMem, (outs _.RC:$dst),
1303       (ins _.RC:$src1, _.ScalarMemOp:$src2),
1304        !strconcat(OpcodeStr,
1305             "\t{${src2}", _.BroadcastStr, ", $src1, $dst|",
1306             "$dst, $src1, ${src2}", _.BroadcastStr, "}"),
1307       []>,  EVEX_4V, EVEX_B, EVEX_CD8<_.EltSize, CD8VF>;
1308
1309 }
1310
1311 multiclass blendmask_dq <bits<8> opc, string OpcodeStr,
1312                                  AVX512VLVectorVTInfo VTInfo> {
1313   defm Z : avx512_blendmask      <opc, OpcodeStr, VTInfo.info512>,
1314            avx512_blendmask_rmb  <opc, OpcodeStr, VTInfo.info512>, EVEX_V512;
1315
1316   let Predicates = [HasVLX] in {
1317     defm Z256 : avx512_blendmask<opc, OpcodeStr, VTInfo.info256>,
1318                 avx512_blendmask_rmb  <opc, OpcodeStr, VTInfo.info256>, EVEX_V256;
1319     defm Z128 : avx512_blendmask<opc, OpcodeStr, VTInfo.info128>,
1320                 avx512_blendmask_rmb  <opc, OpcodeStr, VTInfo.info128>, EVEX_V128;
1321   }
1322 }
1323
1324 multiclass blendmask_bw <bits<8> opc, string OpcodeStr,
1325                          AVX512VLVectorVTInfo VTInfo> {
1326   let Predicates = [HasBWI] in
1327     defm Z : avx512_blendmask    <opc, OpcodeStr, VTInfo.info512>, EVEX_V512;
1328
1329   let Predicates = [HasBWI, HasVLX] in {
1330     defm Z256 : avx512_blendmask <opc, OpcodeStr, VTInfo.info256>, EVEX_V256;
1331     defm Z128 : avx512_blendmask <opc, OpcodeStr, VTInfo.info128>, EVEX_V128;
1332   }
1333 }
1334
1335
1336 defm VBLENDMPS : blendmask_dq <0x65, "vblendmps", avx512vl_f32_info>;
1337 defm VBLENDMPD : blendmask_dq <0x65, "vblendmpd", avx512vl_f64_info>, VEX_W;
1338 defm VPBLENDMD : blendmask_dq <0x64, "vpblendmd", avx512vl_i32_info>;
1339 defm VPBLENDMQ : blendmask_dq <0x64, "vpblendmq", avx512vl_i64_info>, VEX_W;
1340 defm VPBLENDMB : blendmask_bw <0x66, "vpblendmb", avx512vl_i8_info>;
1341 defm VPBLENDMW : blendmask_bw <0x66, "vpblendmw", avx512vl_i16_info>, VEX_W;
1342
1343
1344 let Predicates = [HasAVX512] in {
1345 def : Pat<(v8f32 (vselect (v8i1 VK8WM:$mask), (v8f32 VR256X:$src1),
1346                             (v8f32 VR256X:$src2))),
1347             (EXTRACT_SUBREG
1348               (v16f32 (VBLENDMPSZrrk (COPY_TO_REGCLASS VK8WM:$mask, VK16WM),
1349             (v16f32 (SUBREG_TO_REG (i32 0), VR256X:$src2, sub_ymm)),
1350             (v16f32 (SUBREG_TO_REG (i32 0), VR256X:$src1, sub_ymm)))), sub_ymm)>;
1351
1352 def : Pat<(v8i32 (vselect (v8i1 VK8WM:$mask), (v8i32 VR256X:$src1),
1353                             (v8i32 VR256X:$src2))),
1354             (EXTRACT_SUBREG
1355                 (v16i32 (VPBLENDMDZrrk (COPY_TO_REGCLASS VK8WM:$mask, VK16WM),
1356             (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src2, sub_ymm)),
1357             (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src1, sub_ymm)))), sub_ymm)>;
1358 }
1359 //===----------------------------------------------------------------------===//
1360 // Compare Instructions
1361 //===----------------------------------------------------------------------===//
1362
1363 // avx512_cmp_scalar - AVX512 CMPSS and CMPSD
1364 multiclass avx512_cmp_scalar<RegisterClass RC, X86MemOperand x86memop,
1365                             SDNode OpNode, ValueType VT,
1366                             PatFrag ld_frag, string Suffix> {
1367   def rr : AVX512Ii8<0xC2, MRMSrcReg,
1368                 (outs VK1:$dst), (ins RC:$src1, RC:$src2, AVXCC:$cc),
1369                 !strconcat("vcmp${cc}", Suffix,
1370                            "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1371                 [(set VK1:$dst, (OpNode (VT RC:$src1), RC:$src2, imm:$cc))],
1372                 IIC_SSE_ALU_F32S_RR>, EVEX_4V;
1373   def rm : AVX512Ii8<0xC2, MRMSrcMem,
1374                 (outs VK1:$dst), (ins RC:$src1, x86memop:$src2, AVXCC:$cc),
1375                 !strconcat("vcmp${cc}", Suffix,
1376                            "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1377                 [(set VK1:$dst, (OpNode (VT RC:$src1),
1378                 (ld_frag addr:$src2), imm:$cc))], IIC_SSE_ALU_F32P_RM>, EVEX_4V;
1379   let isAsmParserOnly = 1, hasSideEffects = 0 in {
1380     def rri_alt : AVX512Ii8<0xC2, MRMSrcReg,
1381                (outs VK1:$dst), (ins RC:$src1, RC:$src2, u8imm:$cc),
1382                !strconcat("vcmp", Suffix,
1383                           "\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}"),
1384                [], IIC_SSE_ALU_F32S_RR>, EVEX_4V;
1385     let mayLoad = 1 in
1386     def rmi_alt : AVX512Ii8<0xC2, MRMSrcMem,
1387                (outs VK1:$dst), (ins RC:$src1, x86memop:$src2, u8imm:$cc),
1388                !strconcat("vcmp", Suffix,
1389                           "\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}"),
1390                [], IIC_SSE_ALU_F32P_RM>, EVEX_4V;
1391   }
1392 }
1393
1394 let Predicates = [HasAVX512] in {
1395 defm VCMPSSZ : avx512_cmp_scalar<FR32X, f32mem, X86cmpms, f32, loadf32, "ss">,
1396                                  XS;
1397 defm VCMPSDZ : avx512_cmp_scalar<FR64X, f64mem, X86cmpms, f64, loadf64, "sd">,
1398                                  XD, VEX_W;
1399 }
1400
1401 multiclass avx512_icmp_packed<bits<8> opc, string OpcodeStr, SDNode OpNode,
1402               X86VectorVTInfo _> {
1403   def rr : AVX512BI<opc, MRMSrcReg,
1404              (outs _.KRC:$dst), (ins _.RC:$src1, _.RC:$src2),
1405              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1406              [(set _.KRC:$dst, (OpNode (_.VT _.RC:$src1), (_.VT _.RC:$src2)))],
1407              IIC_SSE_ALU_F32P_RR>, EVEX_4V;
1408   let mayLoad = 1 in
1409   def rm : AVX512BI<opc, MRMSrcMem,
1410              (outs _.KRC:$dst), (ins _.RC:$src1, _.MemOp:$src2),
1411              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1412              [(set _.KRC:$dst, (OpNode (_.VT _.RC:$src1),
1413                                      (_.VT (bitconvert (_.LdFrag addr:$src2)))))],
1414              IIC_SSE_ALU_F32P_RM>, EVEX_4V;
1415   def rrk : AVX512BI<opc, MRMSrcReg,
1416               (outs _.KRC:$dst), (ins _.KRCWM:$mask, _.RC:$src1, _.RC:$src2),
1417               !strconcat(OpcodeStr, "\t{$src2, $src1, $dst {${mask}}|",
1418                           "$dst {${mask}}, $src1, $src2}"),
1419               [(set _.KRC:$dst, (and _.KRCWM:$mask,
1420                                    (OpNode (_.VT _.RC:$src1), (_.VT _.RC:$src2))))],
1421               IIC_SSE_ALU_F32P_RR>, EVEX_4V, EVEX_K;
1422   let mayLoad = 1 in
1423   def rmk : AVX512BI<opc, MRMSrcMem,
1424               (outs _.KRC:$dst), (ins _.KRCWM:$mask, _.RC:$src1, _.MemOp:$src2),
1425               !strconcat(OpcodeStr, "\t{$src2, $src1, $dst {${mask}}|",
1426                           "$dst {${mask}}, $src1, $src2}"),
1427               [(set _.KRC:$dst, (and _.KRCWM:$mask,
1428                                    (OpNode (_.VT _.RC:$src1),
1429                                        (_.VT (bitconvert
1430                                               (_.LdFrag addr:$src2))))))],
1431               IIC_SSE_ALU_F32P_RM>, EVEX_4V, EVEX_K;
1432 }
1433
1434 multiclass avx512_icmp_packed_rmb<bits<8> opc, string OpcodeStr, SDNode OpNode,
1435               X86VectorVTInfo _> :
1436            avx512_icmp_packed<opc, OpcodeStr, OpNode, _> {
1437   let mayLoad = 1 in {
1438   def rmb : AVX512BI<opc, MRMSrcMem,
1439               (outs _.KRC:$dst), (ins _.RC:$src1, _.ScalarMemOp:$src2),
1440               !strconcat(OpcodeStr, "\t{${src2}", _.BroadcastStr, ", $src1, $dst",
1441                                     "|$dst, $src1, ${src2}", _.BroadcastStr, "}"),
1442               [(set _.KRC:$dst, (OpNode (_.VT _.RC:$src1),
1443                               (X86VBroadcast (_.ScalarLdFrag addr:$src2))))],
1444               IIC_SSE_ALU_F32P_RM>, EVEX_4V, EVEX_B;
1445   def rmbk : AVX512BI<opc, MRMSrcMem,
1446                (outs _.KRC:$dst), (ins _.KRCWM:$mask, _.RC:$src1,
1447                                        _.ScalarMemOp:$src2),
1448                !strconcat(OpcodeStr,
1449                           "\t{${src2}", _.BroadcastStr, ", $src1, $dst {${mask}}|",
1450                           "$dst {${mask}}, $src1, ${src2}", _.BroadcastStr, "}"),
1451                [(set _.KRC:$dst, (and _.KRCWM:$mask,
1452                                       (OpNode (_.VT _.RC:$src1),
1453                                         (X86VBroadcast
1454                                           (_.ScalarLdFrag addr:$src2)))))],
1455                IIC_SSE_ALU_F32P_RM>, EVEX_4V, EVEX_K, EVEX_B;
1456   }
1457 }
1458
1459 multiclass avx512_icmp_packed_vl<bits<8> opc, string OpcodeStr, SDNode OpNode,
1460                                  AVX512VLVectorVTInfo VTInfo, Predicate prd> {
1461   let Predicates = [prd] in
1462   defm Z : avx512_icmp_packed<opc, OpcodeStr, OpNode, VTInfo.info512>,
1463            EVEX_V512;
1464
1465   let Predicates = [prd, HasVLX] in {
1466     defm Z256 : avx512_icmp_packed<opc, OpcodeStr, OpNode, VTInfo.info256>,
1467                 EVEX_V256;
1468     defm Z128 : avx512_icmp_packed<opc, OpcodeStr, OpNode, VTInfo.info128>,
1469                 EVEX_V128;
1470   }
1471 }
1472
1473 multiclass avx512_icmp_packed_rmb_vl<bits<8> opc, string OpcodeStr,
1474                                   SDNode OpNode, AVX512VLVectorVTInfo VTInfo,
1475                                   Predicate prd> {
1476   let Predicates = [prd] in
1477   defm Z : avx512_icmp_packed_rmb<opc, OpcodeStr, OpNode, VTInfo.info512>,
1478            EVEX_V512;
1479
1480   let Predicates = [prd, HasVLX] in {
1481     defm Z256 : avx512_icmp_packed_rmb<opc, OpcodeStr, OpNode, VTInfo.info256>,
1482                 EVEX_V256;
1483     defm Z128 : avx512_icmp_packed_rmb<opc, OpcodeStr, OpNode, VTInfo.info128>,
1484                 EVEX_V128;
1485   }
1486 }
1487
1488 defm VPCMPEQB : avx512_icmp_packed_vl<0x74, "vpcmpeqb", X86pcmpeqm,
1489                       avx512vl_i8_info, HasBWI>,
1490                 EVEX_CD8<8, CD8VF>;
1491
1492 defm VPCMPEQW : avx512_icmp_packed_vl<0x75, "vpcmpeqw", X86pcmpeqm,
1493                       avx512vl_i16_info, HasBWI>,
1494                 EVEX_CD8<16, CD8VF>;
1495
1496 defm VPCMPEQD : avx512_icmp_packed_rmb_vl<0x76, "vpcmpeqd", X86pcmpeqm,
1497                       avx512vl_i32_info, HasAVX512>,
1498                 EVEX_CD8<32, CD8VF>;
1499
1500 defm VPCMPEQQ : avx512_icmp_packed_rmb_vl<0x29, "vpcmpeqq", X86pcmpeqm,
1501                       avx512vl_i64_info, HasAVX512>,
1502                 T8PD, VEX_W, EVEX_CD8<64, CD8VF>;
1503
1504 defm VPCMPGTB : avx512_icmp_packed_vl<0x64, "vpcmpgtb", X86pcmpgtm,
1505                       avx512vl_i8_info, HasBWI>,
1506                 EVEX_CD8<8, CD8VF>;
1507
1508 defm VPCMPGTW : avx512_icmp_packed_vl<0x65, "vpcmpgtw", X86pcmpgtm,
1509                       avx512vl_i16_info, HasBWI>,
1510                 EVEX_CD8<16, CD8VF>;
1511
1512 defm VPCMPGTD : avx512_icmp_packed_rmb_vl<0x66, "vpcmpgtd", X86pcmpgtm,
1513                       avx512vl_i32_info, HasAVX512>,
1514                 EVEX_CD8<32, CD8VF>;
1515
1516 defm VPCMPGTQ : avx512_icmp_packed_rmb_vl<0x37, "vpcmpgtq", X86pcmpgtm,
1517                       avx512vl_i64_info, HasAVX512>,
1518                 T8PD, VEX_W, EVEX_CD8<64, CD8VF>;
1519
1520 def : Pat<(v8i1 (X86pcmpgtm (v8i32 VR256X:$src1), (v8i32 VR256X:$src2))),
1521             (COPY_TO_REGCLASS (VPCMPGTDZrr
1522             (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src1, sub_ymm)),
1523             (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src2, sub_ymm))), VK8)>;
1524
1525 def : Pat<(v8i1 (X86pcmpeqm (v8i32 VR256X:$src1), (v8i32 VR256X:$src2))),
1526             (COPY_TO_REGCLASS (VPCMPEQDZrr
1527             (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src1, sub_ymm)),
1528             (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src2, sub_ymm))), VK8)>;
1529
1530 multiclass avx512_icmp_cc<bits<8> opc, string Suffix, SDNode OpNode,
1531                           X86VectorVTInfo _> {
1532   def rri : AVX512AIi8<opc, MRMSrcReg,
1533              (outs _.KRC:$dst), (ins _.RC:$src1, _.RC:$src2, AVX512ICC:$cc),
1534              !strconcat("vpcmp${cc}", Suffix,
1535                         "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1536              [(set _.KRC:$dst, (OpNode (_.VT _.RC:$src1), (_.VT _.RC:$src2),
1537                                        imm:$cc))],
1538              IIC_SSE_ALU_F32P_RR>, EVEX_4V;
1539   let mayLoad = 1 in
1540   def rmi : AVX512AIi8<opc, MRMSrcMem,
1541              (outs _.KRC:$dst), (ins _.RC:$src1, _.MemOp:$src2, AVX512ICC:$cc),
1542              !strconcat("vpcmp${cc}", Suffix,
1543                         "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1544              [(set _.KRC:$dst, (OpNode (_.VT _.RC:$src1),
1545                               (_.VT (bitconvert (_.LdFrag addr:$src2))),
1546                               imm:$cc))],
1547              IIC_SSE_ALU_F32P_RM>, EVEX_4V;
1548   def rrik : AVX512AIi8<opc, MRMSrcReg,
1549               (outs _.KRC:$dst), (ins _.KRCWM:$mask, _.RC:$src1, _.RC:$src2,
1550                                       AVX512ICC:$cc),
1551               !strconcat("vpcmp${cc}", Suffix,
1552                          "\t{$src2, $src1, $dst {${mask}}|",
1553                          "$dst {${mask}}, $src1, $src2}"),
1554               [(set _.KRC:$dst, (and _.KRCWM:$mask,
1555                                   (OpNode (_.VT _.RC:$src1), (_.VT _.RC:$src2),
1556                                           imm:$cc)))],
1557               IIC_SSE_ALU_F32P_RR>, EVEX_4V, EVEX_K;
1558   let mayLoad = 1 in
1559   def rmik : AVX512AIi8<opc, MRMSrcMem,
1560               (outs _.KRC:$dst), (ins _.KRCWM:$mask, _.RC:$src1, _.MemOp:$src2,
1561                                     AVX512ICC:$cc),
1562               !strconcat("vpcmp${cc}", Suffix,
1563                          "\t{$src2, $src1, $dst {${mask}}|",
1564                          "$dst {${mask}}, $src1, $src2}"),
1565               [(set _.KRC:$dst, (and _.KRCWM:$mask,
1566                                    (OpNode (_.VT _.RC:$src1),
1567                                       (_.VT (bitconvert (_.LdFrag addr:$src2))),
1568                                       imm:$cc)))],
1569               IIC_SSE_ALU_F32P_RM>, EVEX_4V, EVEX_K;
1570
1571   // Accept explicit immediate argument form instead of comparison code.
1572   let isAsmParserOnly = 1, hasSideEffects = 0 in {
1573     def rri_alt : AVX512AIi8<opc, MRMSrcReg,
1574                (outs _.KRC:$dst), (ins _.RC:$src1, _.RC:$src2, u8imm:$cc),
1575                !strconcat("vpcmp", Suffix, "\t{$cc, $src2, $src1, $dst|",
1576                           "$dst, $src1, $src2, $cc}"),
1577                [], IIC_SSE_ALU_F32P_RR>, EVEX_4V;
1578     let mayLoad = 1 in
1579     def rmi_alt : AVX512AIi8<opc, MRMSrcMem,
1580                (outs _.KRC:$dst), (ins _.RC:$src1, _.MemOp:$src2, u8imm:$cc),
1581                !strconcat("vpcmp", Suffix, "\t{$cc, $src2, $src1, $dst|",
1582                           "$dst, $src1, $src2, $cc}"),
1583                [], IIC_SSE_ALU_F32P_RM>, EVEX_4V;
1584     def rrik_alt : AVX512AIi8<opc, MRMSrcReg,
1585                (outs _.KRC:$dst), (ins _.KRCWM:$mask, _.RC:$src1, _.RC:$src2,
1586                                        u8imm:$cc),
1587                !strconcat("vpcmp", Suffix,
1588                           "\t{$cc, $src2, $src1, $dst {${mask}}|",
1589                           "$dst {${mask}}, $src1, $src2, $cc}"),
1590                [], IIC_SSE_ALU_F32P_RR>, EVEX_4V, EVEX_K;
1591     let mayLoad = 1 in
1592     def rmik_alt : AVX512AIi8<opc, MRMSrcMem,
1593                (outs _.KRC:$dst), (ins _.KRCWM:$mask, _.RC:$src1, _.MemOp:$src2,
1594                                        u8imm:$cc),
1595                !strconcat("vpcmp", Suffix,
1596                           "\t{$cc, $src2, $src1, $dst {${mask}}|",
1597                           "$dst {${mask}}, $src1, $src2, $cc}"),
1598                [], IIC_SSE_ALU_F32P_RM>, EVEX_4V, EVEX_K;
1599   }
1600 }
1601
1602 multiclass avx512_icmp_cc_rmb<bits<8> opc, string Suffix, SDNode OpNode,
1603                               X86VectorVTInfo _> :
1604            avx512_icmp_cc<opc, Suffix, OpNode, _> {
1605   def rmib : AVX512AIi8<opc, MRMSrcMem,
1606              (outs _.KRC:$dst), (ins _.RC:$src1, _.ScalarMemOp:$src2,
1607                                      AVX512ICC:$cc),
1608              !strconcat("vpcmp${cc}", Suffix,
1609                         "\t{${src2}", _.BroadcastStr, ", $src1, $dst|",
1610                         "$dst, $src1, ${src2}", _.BroadcastStr, "}"),
1611              [(set _.KRC:$dst, (OpNode (_.VT _.RC:$src1),
1612                                (X86VBroadcast (_.ScalarLdFrag addr:$src2)),
1613                                imm:$cc))],
1614              IIC_SSE_ALU_F32P_RM>, EVEX_4V, EVEX_B;
1615   def rmibk : AVX512AIi8<opc, MRMSrcMem,
1616               (outs _.KRC:$dst), (ins _.KRCWM:$mask, _.RC:$src1,
1617                                        _.ScalarMemOp:$src2, AVX512ICC:$cc),
1618               !strconcat("vpcmp${cc}", Suffix,
1619                        "\t{${src2}", _.BroadcastStr, ", $src1, $dst {${mask}}|",
1620                        "$dst {${mask}}, $src1, ${src2}", _.BroadcastStr, "}"),
1621               [(set _.KRC:$dst, (and _.KRCWM:$mask,
1622                                   (OpNode (_.VT _.RC:$src1),
1623                                     (X86VBroadcast (_.ScalarLdFrag addr:$src2)),
1624                                     imm:$cc)))],
1625               IIC_SSE_ALU_F32P_RM>, EVEX_4V, EVEX_K, EVEX_B;
1626
1627   // Accept explicit immediate argument form instead of comparison code.
1628   let isAsmParserOnly = 1, hasSideEffects = 0, mayLoad = 1 in {
1629     def rmib_alt : AVX512AIi8<opc, MRMSrcMem,
1630                (outs _.KRC:$dst), (ins _.RC:$src1, _.ScalarMemOp:$src2,
1631                                        u8imm:$cc),
1632                !strconcat("vpcmp", Suffix,
1633                    "\t{$cc, ${src2}", _.BroadcastStr, ", $src1, $dst|",
1634                    "$dst, $src1, ${src2}", _.BroadcastStr, ", $cc}"),
1635                [], IIC_SSE_ALU_F32P_RM>, EVEX_4V, EVEX_B;
1636     def rmibk_alt : AVX512AIi8<opc, MRMSrcMem,
1637                (outs _.KRC:$dst), (ins _.KRCWM:$mask, _.RC:$src1,
1638                                        _.ScalarMemOp:$src2, u8imm:$cc),
1639                !strconcat("vpcmp", Suffix,
1640                   "\t{$cc, ${src2}", _.BroadcastStr, ", $src1, $dst {${mask}}|",
1641                   "$dst {${mask}}, $src1, ${src2}", _.BroadcastStr, ", $cc}"),
1642                [], IIC_SSE_ALU_F32P_RM>, EVEX_4V, EVEX_K, EVEX_B;
1643   }
1644 }
1645
1646 multiclass avx512_icmp_cc_vl<bits<8> opc, string Suffix, SDNode OpNode,
1647                              AVX512VLVectorVTInfo VTInfo, Predicate prd> {
1648   let Predicates = [prd] in
1649   defm Z : avx512_icmp_cc<opc, Suffix, OpNode, VTInfo.info512>, EVEX_V512;
1650
1651   let Predicates = [prd, HasVLX] in {
1652     defm Z256 : avx512_icmp_cc<opc, Suffix, OpNode, VTInfo.info256>, EVEX_V256;
1653     defm Z128 : avx512_icmp_cc<opc, Suffix, OpNode, VTInfo.info128>, EVEX_V128;
1654   }
1655 }
1656
1657 multiclass avx512_icmp_cc_rmb_vl<bits<8> opc, string Suffix, SDNode OpNode,
1658                                 AVX512VLVectorVTInfo VTInfo, Predicate prd> {
1659   let Predicates = [prd] in
1660   defm Z : avx512_icmp_cc_rmb<opc, Suffix, OpNode, VTInfo.info512>,
1661            EVEX_V512;
1662
1663   let Predicates = [prd, HasVLX] in {
1664     defm Z256 : avx512_icmp_cc_rmb<opc, Suffix, OpNode, VTInfo.info256>,
1665                 EVEX_V256;
1666     defm Z128 : avx512_icmp_cc_rmb<opc, Suffix, OpNode, VTInfo.info128>,
1667                 EVEX_V128;
1668   }
1669 }
1670
1671 defm VPCMPB : avx512_icmp_cc_vl<0x3F, "b", X86cmpm, avx512vl_i8_info,
1672                                 HasBWI>, EVEX_CD8<8, CD8VF>;
1673 defm VPCMPUB : avx512_icmp_cc_vl<0x3E, "ub", X86cmpmu, avx512vl_i8_info,
1674                                  HasBWI>, EVEX_CD8<8, CD8VF>;
1675
1676 defm VPCMPW : avx512_icmp_cc_vl<0x3F, "w", X86cmpm, avx512vl_i16_info,
1677                                 HasBWI>, VEX_W, EVEX_CD8<16, CD8VF>;
1678 defm VPCMPUW : avx512_icmp_cc_vl<0x3E, "uw", X86cmpmu, avx512vl_i16_info,
1679                                  HasBWI>, VEX_W, EVEX_CD8<16, CD8VF>;
1680
1681 defm VPCMPD : avx512_icmp_cc_rmb_vl<0x1F, "d", X86cmpm, avx512vl_i32_info,
1682                                     HasAVX512>, EVEX_CD8<32, CD8VF>;
1683 defm VPCMPUD : avx512_icmp_cc_rmb_vl<0x1E, "ud", X86cmpmu, avx512vl_i32_info,
1684                                      HasAVX512>, EVEX_CD8<32, CD8VF>;
1685
1686 defm VPCMPQ : avx512_icmp_cc_rmb_vl<0x1F, "q", X86cmpm, avx512vl_i64_info,
1687                                     HasAVX512>, VEX_W, EVEX_CD8<64, CD8VF>;
1688 defm VPCMPUQ : avx512_icmp_cc_rmb_vl<0x1E, "uq", X86cmpmu, avx512vl_i64_info,
1689                                      HasAVX512>, VEX_W, EVEX_CD8<64, CD8VF>;
1690
1691 multiclass avx512_vcmp_common<X86VectorVTInfo _> {
1692
1693   defm  rri  : AVX512_maskable_cmp<0xC2, MRMSrcReg, _,
1694                    (outs _.KRC:$dst), (ins _.RC:$src1, _.RC:$src2,AVXCC:$cc),
1695                    "vcmp${cc}"#_.Suffix,
1696                    "$src2, $src1", "$src1, $src2",
1697                    (X86cmpm (_.VT _.RC:$src1),
1698                          (_.VT _.RC:$src2),
1699                            imm:$cc)>;
1700
1701   let mayLoad = 1 in {
1702     defm  rmi  : AVX512_maskable_cmp<0xC2, MRMSrcMem, _,
1703                   (outs _.KRC:$dst),(ins _.RC:$src1, _.MemOp:$src2, AVXCC:$cc),
1704                   "vcmp${cc}"#_.Suffix,
1705                   "$src2, $src1", "$src1, $src2",
1706                   (X86cmpm (_.VT _.RC:$src1),
1707                           (_.VT (bitconvert (_.LdFrag addr:$src2))),
1708                           imm:$cc)>;
1709
1710     defm  rmbi : AVX512_maskable_cmp<0xC2, MRMSrcMem, _,
1711                   (outs _.KRC:$dst),
1712                   (ins _.RC:$src1, _.ScalarMemOp:$src2, AVXCC:$cc),
1713                   "vcmp${cc}"#_.Suffix,
1714                   "${src2}"##_.BroadcastStr##", $src1",
1715                   "$src1, ${src2}"##_.BroadcastStr,
1716                   (X86cmpm (_.VT _.RC:$src1),
1717                           (_.VT (X86VBroadcast(_.ScalarLdFrag addr:$src2))),
1718                           imm:$cc)>,EVEX_B;
1719   }
1720   // Accept explicit immediate argument form instead of comparison code.
1721   let isAsmParserOnly = 1, hasSideEffects = 0 in {
1722     defm  rri_alt : AVX512_maskable_cmp_alt<0xC2, MRMSrcReg, _,
1723                          (outs _.KRC:$dst),
1724                          (ins _.RC:$src1, _.RC:$src2, u8imm:$cc),
1725                          "vcmp"#_.Suffix,
1726                          "$cc, $src2, $src1", "$src1, $src2, $cc">;
1727
1728     let mayLoad = 1 in {
1729       defm rmi_alt : AVX512_maskable_cmp_alt<0xC2, MRMSrcMem, _,
1730                              (outs _.KRC:$dst),
1731                              (ins _.RC:$src1, _.MemOp:$src2, u8imm:$cc),
1732                              "vcmp"#_.Suffix,
1733                              "$cc, $src2, $src1", "$src1, $src2, $cc">;
1734
1735       defm  rmbi_alt : AVX512_maskable_cmp_alt<0xC2, MRMSrcMem, _,
1736                          (outs _.KRC:$dst),
1737                          (ins _.RC:$src1, _.ScalarMemOp:$src2, u8imm:$cc),
1738                          "vcmp"#_.Suffix,
1739                          "$cc, ${src2}"##_.BroadcastStr##", $src1",
1740                          "$src1, ${src2}"##_.BroadcastStr##", $cc">,EVEX_B;
1741     }
1742  }
1743 }
1744
1745 multiclass avx512_vcmp_sae<X86VectorVTInfo _> {
1746   // comparison code form (VCMP[EQ/LT/LE/...]
1747   defm  rrib  : AVX512_maskable_cmp<0xC2, MRMSrcReg, _,
1748                      (outs _.KRC:$dst),(ins _.RC:$src1, _.RC:$src2, AVXCC:$cc),
1749                      "vcmp${cc}"#_.Suffix,
1750                      "{sae}, $src2, $src1", "$src1, $src2,{sae}",
1751                      (X86cmpmRnd (_.VT _.RC:$src1),
1752                                     (_.VT _.RC:$src2),
1753                                     imm:$cc,
1754                                 (i32 FROUND_NO_EXC))>, EVEX_B;
1755
1756   let isAsmParserOnly = 1, hasSideEffects = 0 in {
1757     defm  rrib_alt  : AVX512_maskable_cmp_alt<0xC2, MRMSrcReg, _,
1758                          (outs _.KRC:$dst),
1759                          (ins _.RC:$src1, _.RC:$src2, u8imm:$cc),
1760                          "vcmp"#_.Suffix,
1761                          "$cc,{sae}, $src2, $src1",
1762                          "$src1, $src2,{sae}, $cc">, EVEX_B;
1763    }
1764 }
1765
1766 multiclass avx512_vcmp<AVX512VLVectorVTInfo _> {
1767   let Predicates = [HasAVX512] in {
1768     defm Z    : avx512_vcmp_common<_.info512>,
1769                 avx512_vcmp_sae<_.info512>, EVEX_V512;
1770
1771   }
1772   let Predicates = [HasAVX512,HasVLX] in {
1773    defm Z128 : avx512_vcmp_common<_.info128>, EVEX_V128;
1774    defm Z256 : avx512_vcmp_common<_.info256>, EVEX_V256;
1775   }
1776 }
1777
1778 defm VCMPPD : avx512_vcmp<avx512vl_f64_info>,
1779                           AVX512PDIi8Base, EVEX_4V, EVEX_CD8<64, CD8VF>, VEX_W;
1780 defm VCMPPS : avx512_vcmp<avx512vl_f32_info>,
1781                           AVX512PSIi8Base, EVEX_4V, EVEX_CD8<32, CD8VF>;
1782
1783 def : Pat<(v8i1 (X86cmpm (v8f32 VR256X:$src1), (v8f32 VR256X:$src2), imm:$cc)),
1784           (COPY_TO_REGCLASS (VCMPPSZrri
1785             (v16f32 (SUBREG_TO_REG (i32 0), VR256X:$src1, sub_ymm)),
1786             (v16f32 (SUBREG_TO_REG (i32 0), VR256X:$src2, sub_ymm)),
1787             imm:$cc), VK8)>;
1788 def : Pat<(v8i1 (X86cmpm (v8i32 VR256X:$src1), (v8i32 VR256X:$src2), imm:$cc)),
1789           (COPY_TO_REGCLASS (VPCMPDZrri
1790             (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src1, sub_ymm)),
1791             (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src2, sub_ymm)),
1792             imm:$cc), VK8)>;
1793 def : Pat<(v8i1 (X86cmpmu (v8i32 VR256X:$src1), (v8i32 VR256X:$src2), imm:$cc)),
1794           (COPY_TO_REGCLASS (VPCMPUDZrri
1795             (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src1, sub_ymm)),
1796             (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src2, sub_ymm)),
1797             imm:$cc), VK8)>;
1798
1799 //-----------------------------------------------------------------
1800 // Mask register copy, including
1801 // - copy between mask registers
1802 // - load/store mask registers
1803 // - copy from GPR to mask register and vice versa
1804 //
1805 multiclass avx512_mask_mov<bits<8> opc_kk, bits<8> opc_km, bits<8> opc_mk,
1806                          string OpcodeStr, RegisterClass KRC,
1807                          ValueType vvt, X86MemOperand x86memop> {
1808   let hasSideEffects = 0 in {
1809     def kk : I<opc_kk, MRMSrcReg, (outs KRC:$dst), (ins KRC:$src),
1810                !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"), []>;
1811     let mayLoad = 1 in
1812     def km : I<opc_km, MRMSrcMem, (outs KRC:$dst), (ins x86memop:$src),
1813                !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
1814                [(set KRC:$dst, (vvt (load addr:$src)))]>;
1815     let mayStore = 1 in
1816     def mk : I<opc_mk, MRMDestMem, (outs), (ins x86memop:$dst, KRC:$src),
1817                !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
1818                [(store KRC:$src, addr:$dst)]>;
1819   }
1820 }
1821
1822 multiclass avx512_mask_mov_gpr<bits<8> opc_kr, bits<8> opc_rk,
1823                              string OpcodeStr,
1824                              RegisterClass KRC, RegisterClass GRC> {
1825   let hasSideEffects = 0 in {
1826     def kr : I<opc_kr, MRMSrcReg, (outs KRC:$dst), (ins GRC:$src),
1827                !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"), []>;
1828     def rk : I<opc_rk, MRMSrcReg, (outs GRC:$dst), (ins KRC:$src),
1829                !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"), []>;
1830   }
1831 }
1832
1833 let Predicates = [HasDQI] in
1834   defm KMOVB : avx512_mask_mov<0x90, 0x90, 0x91, "kmovb", VK8, v8i1, i8mem>,
1835                avx512_mask_mov_gpr<0x92, 0x93, "kmovb", VK8, GR32>,
1836                VEX, PD;
1837
1838 let Predicates = [HasAVX512] in
1839   defm KMOVW : avx512_mask_mov<0x90, 0x90, 0x91, "kmovw", VK16, v16i1, i16mem>,
1840                avx512_mask_mov_gpr<0x92, 0x93, "kmovw", VK16, GR32>,
1841                VEX, PS;
1842
1843 let Predicates = [HasBWI] in {
1844   defm KMOVD : avx512_mask_mov<0x90, 0x90, 0x91, "kmovd", VK32, v32i1,i32mem>,
1845                VEX, PD, VEX_W;
1846   defm KMOVD : avx512_mask_mov_gpr<0x92, 0x93, "kmovd", VK32, GR32>,
1847                VEX, XD;
1848 }
1849
1850 let Predicates = [HasBWI] in {
1851   defm KMOVQ : avx512_mask_mov<0x90, 0x90, 0x91, "kmovq", VK64, v64i1, i64mem>,
1852                VEX, PS, VEX_W;
1853   defm KMOVQ : avx512_mask_mov_gpr<0x92, 0x93, "kmovq", VK64, GR64>,
1854                VEX, XD, VEX_W;
1855 }
1856
1857 // GR from/to mask register
1858 let Predicates = [HasDQI] in {
1859   def : Pat<(v8i1 (bitconvert (i8 GR8:$src))),
1860             (KMOVBkr (SUBREG_TO_REG (i32 0), GR8:$src, sub_8bit))>;
1861   def : Pat<(i8 (bitconvert (v8i1 VK8:$src))),
1862             (EXTRACT_SUBREG (KMOVBrk VK8:$src), sub_8bit)>;
1863 }
1864 let Predicates = [HasAVX512] in {
1865   def : Pat<(v16i1 (bitconvert (i16 GR16:$src))),
1866             (KMOVWkr (SUBREG_TO_REG (i32 0), GR16:$src, sub_16bit))>;
1867   def : Pat<(i16 (bitconvert (v16i1 VK16:$src))),
1868             (EXTRACT_SUBREG (KMOVWrk VK16:$src), sub_16bit)>;
1869 }
1870 let Predicates = [HasBWI] in {
1871   def : Pat<(v32i1 (bitconvert (i32 GR32:$src))), (KMOVDkr GR32:$src)>;
1872   def : Pat<(i32 (bitconvert (v32i1 VK32:$src))), (KMOVDrk VK32:$src)>;
1873 }
1874 let Predicates = [HasBWI] in {
1875   def : Pat<(v64i1 (bitconvert (i64 GR64:$src))), (KMOVQkr GR64:$src)>;
1876   def : Pat<(i64 (bitconvert (v64i1 VK64:$src))), (KMOVQrk VK64:$src)>;
1877 }
1878
1879 // Load/store kreg
1880 let Predicates = [HasDQI] in {
1881   def : Pat<(store (i8 (bitconvert (v8i1 VK8:$src))), addr:$dst),
1882             (KMOVBmk addr:$dst, VK8:$src)>;
1883   def : Pat<(v8i1 (bitconvert (i8 (load addr:$src)))),
1884             (KMOVBkm addr:$src)>;
1885
1886   def : Pat<(store VK4:$src, addr:$dst),
1887             (KMOVBmk addr:$dst, (COPY_TO_REGCLASS VK4:$src, VK8))>;
1888   def : Pat<(store VK2:$src, addr:$dst),
1889             (KMOVBmk addr:$dst, (COPY_TO_REGCLASS VK2:$src, VK8))>;
1890 }
1891 let Predicates = [HasAVX512, NoDQI] in {
1892   def : Pat<(store (i8 (bitconvert (v8i1 VK8:$src))), addr:$dst),
1893             (KMOVWmk addr:$dst, (COPY_TO_REGCLASS VK8:$src, VK16))>;
1894   def : Pat<(v8i1 (bitconvert (i8 (load addr:$src)))),
1895             (COPY_TO_REGCLASS (KMOVWkm addr:$src), VK8)>;
1896 }
1897 let Predicates = [HasAVX512] in {
1898   def : Pat<(store (i16 (bitconvert (v16i1 VK16:$src))), addr:$dst),
1899             (KMOVWmk addr:$dst, VK16:$src)>;
1900   def : Pat<(i1 (load addr:$src)),
1901             (COPY_TO_REGCLASS (AND16ri (i16 (SUBREG_TO_REG (i32 0),
1902                                               (MOV8rm addr:$src), sub_8bit)),
1903                                 (i16 1)), VK1)>;
1904   def : Pat<(v16i1 (bitconvert (i16 (load addr:$src)))),
1905             (KMOVWkm addr:$src)>;
1906 }
1907 let Predicates = [HasBWI] in {
1908   def : Pat<(store (i32 (bitconvert (v32i1 VK32:$src))), addr:$dst),
1909             (KMOVDmk addr:$dst, VK32:$src)>;
1910   def : Pat<(v32i1 (bitconvert (i32 (load addr:$src)))),
1911             (KMOVDkm addr:$src)>;
1912 }
1913 let Predicates = [HasBWI] in {
1914   def : Pat<(store (i64 (bitconvert (v64i1 VK64:$src))), addr:$dst),
1915             (KMOVQmk addr:$dst, VK64:$src)>;
1916   def : Pat<(v64i1 (bitconvert (i64 (load addr:$src)))),
1917             (KMOVQkm addr:$src)>;
1918 }
1919
1920 let Predicates = [HasAVX512] in {
1921   def : Pat<(i1 (trunc (i64 GR64:$src))),
1922             (COPY_TO_REGCLASS (KMOVWkr (AND32ri (EXTRACT_SUBREG $src, sub_32bit),
1923                                         (i32 1))), VK1)>;
1924
1925   def : Pat<(i1 (trunc (i32 GR32:$src))),
1926             (COPY_TO_REGCLASS (KMOVWkr (AND32ri $src, (i32 1))), VK1)>;
1927
1928   def : Pat<(i1 (trunc (i8 GR8:$src))),
1929        (COPY_TO_REGCLASS
1930         (KMOVWkr (AND32ri (SUBREG_TO_REG (i32 0), GR8:$src, sub_8bit), (i32 1))),
1931        VK1)>;
1932   def : Pat<(i1 (trunc (i16 GR16:$src))),
1933        (COPY_TO_REGCLASS
1934         (KMOVWkr (AND32ri (SUBREG_TO_REG (i32 0), $src, sub_16bit), (i32 1))),
1935        VK1)>;
1936
1937   def : Pat<(i32 (zext VK1:$src)),
1938             (AND32ri (KMOVWrk (COPY_TO_REGCLASS VK1:$src, VK16)), (i32 1))>;
1939   def : Pat<(i32 (anyext VK1:$src)),
1940             (KMOVWrk (COPY_TO_REGCLASS VK1:$src, VK16))>;
1941   def : Pat<(i8 (zext VK1:$src)),
1942             (EXTRACT_SUBREG
1943              (AND32ri (KMOVWrk
1944                        (COPY_TO_REGCLASS VK1:$src, VK16)), (i32 1)), sub_8bit)>;
1945   def : Pat<(i64 (zext VK1:$src)),
1946             (AND64ri8 (SUBREG_TO_REG (i64 0),
1947              (KMOVWrk (COPY_TO_REGCLASS VK1:$src, VK16)), sub_32bit), (i64 1))>;
1948   def : Pat<(i16 (zext VK1:$src)),
1949             (EXTRACT_SUBREG
1950              (AND32ri (KMOVWrk (COPY_TO_REGCLASS VK1:$src, VK16)), (i32 1)),
1951               sub_16bit)>;
1952   def : Pat<(v16i1 (scalar_to_vector VK1:$src)),
1953             (COPY_TO_REGCLASS VK1:$src, VK16)>;
1954   def : Pat<(v8i1 (scalar_to_vector VK1:$src)),
1955             (COPY_TO_REGCLASS VK1:$src, VK8)>;
1956 }
1957 let Predicates = [HasBWI] in {
1958   def : Pat<(v32i1 (scalar_to_vector VK1:$src)),
1959             (COPY_TO_REGCLASS VK1:$src, VK32)>;
1960   def : Pat<(v64i1 (scalar_to_vector VK1:$src)),
1961             (COPY_TO_REGCLASS VK1:$src, VK64)>;
1962 }
1963
1964
1965 // With AVX-512 only, 8-bit mask is promoted to 16-bit mask.
1966 let Predicates = [HasAVX512, NoDQI] in {
1967   // GR from/to 8-bit mask without native support
1968   def : Pat<(v8i1 (bitconvert (i8 GR8:$src))),
1969             (COPY_TO_REGCLASS
1970              (KMOVWkr (MOVZX32rr8 GR8 :$src)), VK8)>;
1971   def : Pat<(i8 (bitconvert (v8i1 VK8:$src))),
1972             (EXTRACT_SUBREG
1973               (KMOVWrk (COPY_TO_REGCLASS VK8:$src, VK16)),
1974               sub_8bit)>;
1975 }
1976
1977 let Predicates = [HasAVX512] in {
1978   def : Pat<(i1 (X86Vextract VK16:$src, (iPTR 0))),
1979             (COPY_TO_REGCLASS VK16:$src, VK1)>;
1980   def : Pat<(i1 (X86Vextract VK8:$src, (iPTR 0))),
1981             (COPY_TO_REGCLASS VK8:$src, VK1)>;
1982 }
1983 let Predicates = [HasBWI] in {
1984   def : Pat<(i1 (X86Vextract VK32:$src, (iPTR 0))),
1985             (COPY_TO_REGCLASS VK32:$src, VK1)>;
1986   def : Pat<(i1 (X86Vextract VK64:$src, (iPTR 0))),
1987             (COPY_TO_REGCLASS VK64:$src, VK1)>;
1988 }
1989
1990 // Mask unary operation
1991 // - KNOT
1992 multiclass avx512_mask_unop<bits<8> opc, string OpcodeStr,
1993                             RegisterClass KRC, SDPatternOperator OpNode,
1994                             Predicate prd> {
1995   let Predicates = [prd] in
1996     def rr : I<opc, MRMSrcReg, (outs KRC:$dst), (ins KRC:$src),
1997                !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
1998                [(set KRC:$dst, (OpNode KRC:$src))]>;
1999 }
2000
2001 multiclass avx512_mask_unop_all<bits<8> opc, string OpcodeStr,
2002                                 SDPatternOperator OpNode> {
2003   defm B : avx512_mask_unop<opc, !strconcat(OpcodeStr, "b"), VK8, OpNode,
2004                             HasDQI>, VEX, PD;
2005   defm W : avx512_mask_unop<opc, !strconcat(OpcodeStr, "w"), VK16, OpNode,
2006                             HasAVX512>, VEX, PS;
2007   defm D : avx512_mask_unop<opc, !strconcat(OpcodeStr, "d"), VK32, OpNode,
2008                             HasBWI>, VEX, PD, VEX_W;
2009   defm Q : avx512_mask_unop<opc, !strconcat(OpcodeStr, "q"), VK64, OpNode,
2010                             HasBWI>, VEX, PS, VEX_W;
2011 }
2012
2013 defm KNOT : avx512_mask_unop_all<0x44, "knot", not>;
2014
2015 multiclass avx512_mask_unop_int<string IntName, string InstName> {
2016   let Predicates = [HasAVX512] in
2017     def : Pat<(!cast<Intrinsic>("int_x86_avx512_"##IntName##"_w")
2018                 (i16 GR16:$src)),
2019               (COPY_TO_REGCLASS (!cast<Instruction>(InstName##"Wrr")
2020               (v16i1 (COPY_TO_REGCLASS GR16:$src, VK16))), GR16)>;
2021 }
2022 defm : avx512_mask_unop_int<"knot", "KNOT">;
2023
2024 let Predicates = [HasDQI] in
2025 def : Pat<(xor VK8:$src1, (v8i1 immAllOnesV)), (KNOTBrr VK8:$src1)>;
2026 let Predicates = [HasAVX512] in
2027 def : Pat<(xor VK16:$src1, (v16i1 immAllOnesV)), (KNOTWrr VK16:$src1)>;
2028 let Predicates = [HasBWI] in
2029 def : Pat<(xor VK32:$src1, (v32i1 immAllOnesV)), (KNOTDrr VK32:$src1)>;
2030 let Predicates = [HasBWI] in
2031 def : Pat<(xor VK64:$src1, (v64i1 immAllOnesV)), (KNOTQrr VK64:$src1)>;
2032
2033 // KNL does not support KMOVB, 8-bit mask is promoted to 16-bit
2034 let Predicates = [HasAVX512, NoDQI] in {
2035 def : Pat<(xor VK8:$src1,  (v8i1 immAllOnesV)),
2036           (COPY_TO_REGCLASS (KNOTWrr (COPY_TO_REGCLASS VK8:$src1, VK16)), VK8)>;
2037 def : Pat<(not VK8:$src),
2038           (COPY_TO_REGCLASS
2039             (KNOTWrr (COPY_TO_REGCLASS VK8:$src, VK16)), VK8)>;
2040 }
2041 def : Pat<(xor VK4:$src1,  (v4i1 immAllOnesV)),
2042           (COPY_TO_REGCLASS (KNOTWrr (COPY_TO_REGCLASS VK4:$src1, VK16)), VK4)>;
2043 def : Pat<(xor VK2:$src1,  (v2i1 immAllOnesV)),
2044           (COPY_TO_REGCLASS (KNOTWrr (COPY_TO_REGCLASS VK2:$src1, VK16)), VK2)>;
2045
2046 // Mask binary operation
2047 // - KAND, KANDN, KOR, KXNOR, KXOR
2048 multiclass avx512_mask_binop<bits<8> opc, string OpcodeStr,
2049                            RegisterClass KRC, SDPatternOperator OpNode,
2050                            Predicate prd, bit IsCommutable> {
2051   let Predicates = [prd], isCommutable = IsCommutable in
2052     def rr : I<opc, MRMSrcReg, (outs KRC:$dst), (ins KRC:$src1, KRC:$src2),
2053                !strconcat(OpcodeStr,
2054                           "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
2055                [(set KRC:$dst, (OpNode KRC:$src1, KRC:$src2))]>;
2056 }
2057
2058 multiclass avx512_mask_binop_all<bits<8> opc, string OpcodeStr,
2059                                SDPatternOperator OpNode, bit IsCommutable,
2060                                Predicate prdW = HasAVX512> {
2061   defm B : avx512_mask_binop<opc, !strconcat(OpcodeStr, "b"), VK8, OpNode,
2062                              HasDQI, IsCommutable>, VEX_4V, VEX_L, PD;
2063   defm W : avx512_mask_binop<opc, !strconcat(OpcodeStr, "w"), VK16, OpNode,
2064                              prdW, IsCommutable>, VEX_4V, VEX_L, PS;
2065   defm D : avx512_mask_binop<opc, !strconcat(OpcodeStr, "d"), VK32, OpNode,
2066                              HasBWI, IsCommutable>, VEX_4V, VEX_L, VEX_W, PD;
2067   defm Q : avx512_mask_binop<opc, !strconcat(OpcodeStr, "q"), VK64, OpNode,
2068                              HasBWI, IsCommutable>, VEX_4V, VEX_L, VEX_W, PS;
2069 }
2070
2071 def andn : PatFrag<(ops node:$i0, node:$i1), (and (not node:$i0), node:$i1)>;
2072 def xnor : PatFrag<(ops node:$i0, node:$i1), (not (xor node:$i0, node:$i1))>;
2073
2074 defm KAND  : avx512_mask_binop_all<0x41, "kand",  and,  1>;
2075 defm KOR   : avx512_mask_binop_all<0x45, "kor",   or,   1>;
2076 defm KXNOR : avx512_mask_binop_all<0x46, "kxnor", xnor, 1>;
2077 defm KXOR  : avx512_mask_binop_all<0x47, "kxor",  xor,  1>;
2078 defm KANDN : avx512_mask_binop_all<0x42, "kandn", andn, 0>;
2079 defm KADD  : avx512_mask_binop_all<0x4A, "kadd",  add,  1, HasDQI>;
2080
2081 multiclass avx512_mask_binop_int<string IntName, string InstName> {
2082   let Predicates = [HasAVX512] in
2083     def : Pat<(!cast<Intrinsic>("int_x86_avx512_"##IntName##"_w")
2084                 (i16 GR16:$src1), (i16 GR16:$src2)),
2085               (COPY_TO_REGCLASS (!cast<Instruction>(InstName##"Wrr")
2086               (v16i1 (COPY_TO_REGCLASS GR16:$src1, VK16)),
2087               (v16i1 (COPY_TO_REGCLASS GR16:$src2, VK16))), GR16)>;
2088 }
2089
2090 defm : avx512_mask_binop_int<"kand",  "KAND">;
2091 defm : avx512_mask_binop_int<"kandn", "KANDN">;
2092 defm : avx512_mask_binop_int<"kor",   "KOR">;
2093 defm : avx512_mask_binop_int<"kxnor", "KXNOR">;
2094 defm : avx512_mask_binop_int<"kxor",  "KXOR">;
2095
2096 multiclass avx512_binop_pat<SDPatternOperator OpNode, Instruction Inst> {
2097   // With AVX512F, 8-bit mask is promoted to 16-bit mask,
2098   // for the DQI set, this type is legal and KxxxB instruction is used
2099   let Predicates = [NoDQI] in
2100   def : Pat<(OpNode VK8:$src1, VK8:$src2),
2101             (COPY_TO_REGCLASS
2102               (Inst (COPY_TO_REGCLASS VK8:$src1, VK16),
2103                     (COPY_TO_REGCLASS VK8:$src2, VK16)), VK8)>;
2104
2105   // All types smaller than 8 bits require conversion anyway
2106   def : Pat<(OpNode VK1:$src1, VK1:$src2),
2107         (COPY_TO_REGCLASS (Inst
2108                            (COPY_TO_REGCLASS VK1:$src1, VK16),
2109                            (COPY_TO_REGCLASS VK1:$src2, VK16)), VK1)>;
2110   def : Pat<(OpNode VK2:$src1, VK2:$src2),
2111         (COPY_TO_REGCLASS (Inst
2112                            (COPY_TO_REGCLASS VK2:$src1, VK16),
2113                            (COPY_TO_REGCLASS VK2:$src2, VK16)), VK1)>;
2114   def : Pat<(OpNode VK4:$src1, VK4:$src2),
2115         (COPY_TO_REGCLASS (Inst
2116                            (COPY_TO_REGCLASS VK4:$src1, VK16),
2117                            (COPY_TO_REGCLASS VK4:$src2, VK16)), VK1)>;
2118 }
2119
2120 defm : avx512_binop_pat<and,  KANDWrr>;
2121 defm : avx512_binop_pat<andn, KANDNWrr>;
2122 defm : avx512_binop_pat<or,   KORWrr>;
2123 defm : avx512_binop_pat<xnor, KXNORWrr>;
2124 defm : avx512_binop_pat<xor,  KXORWrr>;
2125
2126 def : Pat<(xor (xor VK16:$src1, VK16:$src2), (v16i1 immAllOnesV)),
2127           (KXNORWrr VK16:$src1, VK16:$src2)>;
2128 def : Pat<(xor (xor VK8:$src1, VK8:$src2), (v8i1 immAllOnesV)),
2129           (KXNORBrr VK8:$src1, VK8:$src2)>, Requires<[HasDQI]>;
2130 def : Pat<(xor (xor VK32:$src1, VK32:$src2), (v32i1 immAllOnesV)),
2131           (KXNORDrr VK32:$src1, VK32:$src2)>, Requires<[HasBWI]>;
2132 def : Pat<(xor (xor VK64:$src1, VK64:$src2), (v64i1 immAllOnesV)),
2133           (KXNORQrr VK64:$src1, VK64:$src2)>, Requires<[HasBWI]>;
2134
2135 let Predicates = [NoDQI] in
2136 def : Pat<(xor (xor VK8:$src1, VK8:$src2), (v8i1 immAllOnesV)),
2137           (COPY_TO_REGCLASS (KXNORWrr (COPY_TO_REGCLASS VK8:$src1, VK16),
2138                              (COPY_TO_REGCLASS VK8:$src2, VK16)), VK8)>;
2139
2140 def : Pat<(xor (xor VK4:$src1, VK4:$src2), (v4i1 immAllOnesV)),
2141           (COPY_TO_REGCLASS (KXNORWrr (COPY_TO_REGCLASS VK4:$src1, VK16),
2142                              (COPY_TO_REGCLASS VK4:$src2, VK16)), VK4)>;
2143
2144 def : Pat<(xor (xor VK2:$src1, VK2:$src2), (v2i1 immAllOnesV)),
2145           (COPY_TO_REGCLASS (KXNORWrr (COPY_TO_REGCLASS VK2:$src1, VK16),
2146                              (COPY_TO_REGCLASS VK2:$src2, VK16)), VK2)>;
2147
2148 def : Pat<(xor (xor VK1:$src1, VK1:$src2), (i1 1)),
2149           (COPY_TO_REGCLASS (KXNORWrr (COPY_TO_REGCLASS VK1:$src1, VK16),
2150                              (COPY_TO_REGCLASS VK1:$src2, VK16)), VK1)>;
2151
2152 // Mask unpacking
2153 multiclass avx512_mask_unpck<string Suffix,RegisterClass KRC, ValueType VT,
2154                              RegisterClass KRCSrc, Predicate prd> {
2155   let Predicates = [prd] in {
2156     def rr : I<0x4b, MRMSrcReg, (outs KRC:$dst),
2157                (ins KRC:$src1, KRC:$src2),
2158                "kunpck"#Suffix#"\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
2159                VEX_4V, VEX_L;
2160
2161     def : Pat<(VT (concat_vectors KRCSrc:$src1, KRCSrc:$src2)),
2162               (!cast<Instruction>(NAME##rr)
2163                         (COPY_TO_REGCLASS KRCSrc:$src2, KRC),
2164                         (COPY_TO_REGCLASS KRCSrc:$src1, KRC))>;
2165   }
2166 }
2167
2168 defm KUNPCKBW : avx512_mask_unpck<"bw", VK16, v16i1, VK8, HasAVX512>, PD;
2169 defm KUNPCKWD : avx512_mask_unpck<"wd", VK32, v32i1, VK16, HasBWI>, PS;
2170 defm KUNPCKDQ : avx512_mask_unpck<"dq", VK64, v64i1, VK32, HasBWI>, PS, VEX_W;
2171
2172 multiclass avx512_mask_unpck_int<string IntName, string InstName> {
2173   let Predicates = [HasAVX512] in
2174     def : Pat<(!cast<Intrinsic>("int_x86_avx512_"##IntName##"_bw")
2175                 (i16 GR16:$src1), (i16 GR16:$src2)),
2176               (COPY_TO_REGCLASS (!cast<Instruction>(InstName##"BWrr")
2177               (v16i1 (COPY_TO_REGCLASS GR16:$src1, VK16)),
2178               (v16i1 (COPY_TO_REGCLASS GR16:$src2, VK16))), GR16)>;
2179 }
2180 defm : avx512_mask_unpck_int<"kunpck",  "KUNPCK">;
2181
2182 // Mask bit testing
2183 multiclass avx512_mask_testop<bits<8> opc, string OpcodeStr, RegisterClass KRC,
2184                               SDNode OpNode, Predicate prd> {
2185   let Predicates = [prd], Defs = [EFLAGS] in
2186     def rr : I<opc, MRMSrcReg, (outs), (ins KRC:$src1, KRC:$src2),
2187                !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
2188                [(set EFLAGS, (OpNode KRC:$src1, KRC:$src2))]>;
2189 }
2190
2191 multiclass avx512_mask_testop_w<bits<8> opc, string OpcodeStr, SDNode OpNode,
2192                                 Predicate prdW = HasAVX512> {
2193   defm B : avx512_mask_testop<opc, OpcodeStr#"b", VK8, OpNode, HasDQI>,
2194                                                                 VEX, PD;
2195   defm W : avx512_mask_testop<opc, OpcodeStr#"w", VK16, OpNode, prdW>,
2196                                                                 VEX, PS;
2197   defm Q : avx512_mask_testop<opc, OpcodeStr#"q", VK64, OpNode, HasBWI>,
2198                                                                 VEX, PS, VEX_W;
2199   defm D : avx512_mask_testop<opc, OpcodeStr#"d", VK32, OpNode, HasBWI>,
2200                                                                 VEX, PD, VEX_W;
2201 }
2202
2203 defm KORTEST : avx512_mask_testop_w<0x98, "kortest", X86kortest>;
2204 defm KTEST   : avx512_mask_testop_w<0x99, "ktest", X86ktest, HasDQI>;
2205
2206 // Mask shift
2207 multiclass avx512_mask_shiftop<bits<8> opc, string OpcodeStr, RegisterClass KRC,
2208                              SDNode OpNode> {
2209   let Predicates = [HasAVX512] in
2210     def ri : Ii8<opc, MRMSrcReg, (outs KRC:$dst), (ins KRC:$src, u8imm:$imm),
2211                  !strconcat(OpcodeStr,
2212                             "\t{$imm, $src, $dst|$dst, $src, $imm}"),
2213                             [(set KRC:$dst, (OpNode KRC:$src, (i8 imm:$imm)))]>;
2214 }
2215
2216 multiclass avx512_mask_shiftop_w<bits<8> opc1, bits<8> opc2, string OpcodeStr,
2217                                SDNode OpNode> {
2218   defm W : avx512_mask_shiftop<opc1, !strconcat(OpcodeStr, "w"), VK16, OpNode>,
2219                                VEX, TAPD, VEX_W;
2220   let Predicates = [HasDQI] in
2221   defm B : avx512_mask_shiftop<opc1, !strconcat(OpcodeStr, "b"), VK8, OpNode>,
2222                                VEX, TAPD;
2223   let Predicates = [HasBWI] in {
2224   defm Q : avx512_mask_shiftop<opc2, !strconcat(OpcodeStr, "q"), VK64, OpNode>,
2225                                VEX, TAPD, VEX_W;
2226   let Predicates = [HasDQI] in
2227   defm D : avx512_mask_shiftop<opc2, !strconcat(OpcodeStr, "d"), VK32, OpNode>,
2228                                VEX, TAPD;
2229   }
2230 }
2231
2232 defm KSHIFTL : avx512_mask_shiftop_w<0x32, 0x33, "kshiftl", X86vshli>;
2233 defm KSHIFTR : avx512_mask_shiftop_w<0x30, 0x31, "kshiftr", X86vsrli>;
2234
2235 // Mask setting all 0s or 1s
2236 multiclass avx512_mask_setop<RegisterClass KRC, ValueType VT, PatFrag Val> {
2237   let Predicates = [HasAVX512] in
2238     let isReMaterializable = 1, isAsCheapAsAMove = 1, isPseudo = 1 in
2239       def #NAME# : I<0, Pseudo, (outs KRC:$dst), (ins), "",
2240                      [(set KRC:$dst, (VT Val))]>;
2241 }
2242
2243 multiclass avx512_mask_setop_w<PatFrag Val> {
2244   defm B : avx512_mask_setop<VK8,   v8i1, Val>;
2245   defm W : avx512_mask_setop<VK16, v16i1, Val>;
2246   defm D : avx512_mask_setop<VK32,  v32i1, Val>;
2247   defm Q : avx512_mask_setop<VK64, v64i1, Val>;
2248 }
2249
2250 defm KSET0 : avx512_mask_setop_w<immAllZerosV>;
2251 defm KSET1 : avx512_mask_setop_w<immAllOnesV>;
2252
2253 // With AVX-512 only, 8-bit mask is promoted to 16-bit mask.
2254 let Predicates = [HasAVX512] in {
2255   def : Pat<(v8i1 immAllZerosV), (COPY_TO_REGCLASS (KSET0W), VK8)>;
2256   def : Pat<(v8i1 immAllOnesV),  (COPY_TO_REGCLASS (KSET1W), VK8)>;
2257   def : Pat<(v4i1 immAllOnesV),  (COPY_TO_REGCLASS (KSET1W), VK4)>;
2258   def : Pat<(v2i1 immAllOnesV),  (COPY_TO_REGCLASS (KSET1W), VK2)>;
2259   def : Pat<(i1 0), (COPY_TO_REGCLASS (KSET0W), VK1)>;
2260   def : Pat<(i1 1), (COPY_TO_REGCLASS (KSHIFTRWri (KSET1W), (i8 15)), VK1)>;
2261   def : Pat<(i1 -1), (COPY_TO_REGCLASS (KSHIFTRWri (KSET1W), (i8 15)), VK1)>;
2262 }
2263 def : Pat<(v8i1 (extract_subvector (v16i1 VK16:$src), (iPTR 0))),
2264           (v8i1 (COPY_TO_REGCLASS VK16:$src, VK8))>;
2265
2266 def : Pat<(v16i1 (insert_subvector undef, (v8i1 VK8:$src), (iPTR 0))),
2267           (v16i1 (COPY_TO_REGCLASS VK8:$src, VK16))>;
2268
2269 def : Pat<(v8i1 (extract_subvector (v16i1 VK16:$src), (iPTR 8))),
2270           (v8i1 (COPY_TO_REGCLASS (KSHIFTRWri VK16:$src, (i8 8)), VK8))>;
2271
2272 def : Pat<(v32i1 (extract_subvector (v64i1 VK64:$src), (iPTR 0))),
2273           (v32i1 (COPY_TO_REGCLASS VK64:$src, VK32))>;
2274
2275 def : Pat<(v32i1 (extract_subvector (v64i1 VK64:$src), (iPTR 32))),
2276           (v32i1 (COPY_TO_REGCLASS (KSHIFTRQri VK64:$src, (i8 32)), VK32))>;
2277
2278 let Predicates = [HasVLX] in {
2279   def : Pat<(v8i1 (insert_subvector undef, (v4i1 VK4:$src), (iPTR 0))),
2280             (v8i1 (COPY_TO_REGCLASS VK4:$src, VK8))>;
2281   def : Pat<(v8i1 (insert_subvector undef, (v2i1 VK2:$src), (iPTR 0))),
2282             (v8i1 (COPY_TO_REGCLASS VK2:$src, VK8))>;
2283   def : Pat<(v4i1 (insert_subvector undef, (v2i1 VK2:$src), (iPTR 0))),
2284             (v4i1 (COPY_TO_REGCLASS VK2:$src, VK4))>;
2285   def : Pat<(v4i1 (extract_subvector (v8i1 VK8:$src), (iPTR 0))),
2286             (v4i1 (COPY_TO_REGCLASS VK8:$src, VK4))>;
2287   def : Pat<(v2i1 (extract_subvector (v8i1 VK8:$src), (iPTR 0))),
2288             (v2i1 (COPY_TO_REGCLASS VK8:$src, VK2))>;
2289 }
2290
2291 def : Pat<(v8i1 (X86vshli VK8:$src, (i8 imm:$imm))),
2292           (v8i1 (COPY_TO_REGCLASS
2293                  (KSHIFTLWri (COPY_TO_REGCLASS VK8:$src, VK16),
2294                   (I8Imm $imm)), VK8))>, Requires<[HasAVX512, NoDQI]>;
2295
2296 def : Pat<(v8i1 (X86vsrli VK8:$src, (i8 imm:$imm))),
2297           (v8i1 (COPY_TO_REGCLASS
2298                  (KSHIFTRWri (COPY_TO_REGCLASS VK8:$src, VK16),
2299                   (I8Imm $imm)), VK8))>, Requires<[HasAVX512, NoDQI]>;
2300
2301 def : Pat<(v4i1 (X86vshli VK4:$src, (i8 imm:$imm))),
2302           (v4i1 (COPY_TO_REGCLASS
2303                  (KSHIFTLWri (COPY_TO_REGCLASS VK4:$src, VK16),
2304                   (I8Imm $imm)), VK4))>, Requires<[HasAVX512]>;
2305
2306 def : Pat<(v4i1 (X86vsrli VK4:$src, (i8 imm:$imm))),
2307           (v4i1 (COPY_TO_REGCLASS
2308                  (KSHIFTRWri (COPY_TO_REGCLASS VK4:$src, VK16),
2309                   (I8Imm $imm)), VK4))>, Requires<[HasAVX512]>;
2310
2311 //===----------------------------------------------------------------------===//
2312 // AVX-512 - Aligned and unaligned load and store
2313 //
2314
2315
2316 multiclass avx512_load<bits<8> opc, string OpcodeStr, X86VectorVTInfo _,
2317                          PatFrag ld_frag, PatFrag mload,
2318                          bit IsReMaterializable = 1> {
2319   let hasSideEffects = 0 in {
2320   def rr : AVX512PI<opc, MRMSrcReg, (outs _.RC:$dst), (ins _.RC:$src),
2321                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"), [],
2322                     _.ExeDomain>, EVEX;
2323   def rrkz : AVX512PI<opc, MRMSrcReg, (outs _.RC:$dst),
2324                       (ins _.KRCWM:$mask,  _.RC:$src),
2325                       !strconcat(OpcodeStr, "\t{$src, ${dst} {${mask}} {z}|",
2326                        "${dst} {${mask}} {z}, $src}"), [], _.ExeDomain>,
2327                        EVEX, EVEX_KZ;
2328
2329   let canFoldAsLoad = 1, isReMaterializable = IsReMaterializable,
2330       SchedRW = [WriteLoad] in
2331   def rm : AVX512PI<opc, MRMSrcMem, (outs _.RC:$dst), (ins _.MemOp:$src),
2332                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2333                     [(set _.RC:$dst, (_.VT (bitconvert (ld_frag addr:$src))))],
2334                     _.ExeDomain>, EVEX;
2335
2336   let Constraints = "$src0 = $dst" in {
2337   def rrk : AVX512PI<opc, MRMSrcReg, (outs _.RC:$dst),
2338                     (ins _.RC:$src0, _.KRCWM:$mask, _.RC:$src1),
2339                     !strconcat(OpcodeStr, "\t{$src1, ${dst} {${mask}}|",
2340                     "${dst} {${mask}}, $src1}"),
2341                     [(set _.RC:$dst, (_.VT (vselect _.KRCWM:$mask,
2342                                         (_.VT _.RC:$src1),
2343                                         (_.VT _.RC:$src0))))], _.ExeDomain>,
2344                      EVEX, EVEX_K;
2345   let mayLoad = 1, SchedRW = [WriteLoad] in
2346     def rmk : AVX512PI<opc, MRMSrcMem, (outs _.RC:$dst),
2347                      (ins _.RC:$src0, _.KRCWM:$mask, _.MemOp:$src1),
2348                      !strconcat(OpcodeStr, "\t{$src1, ${dst} {${mask}}|",
2349                       "${dst} {${mask}}, $src1}"),
2350                      [(set _.RC:$dst, (_.VT
2351                          (vselect _.KRCWM:$mask,
2352                           (_.VT (bitconvert (ld_frag addr:$src1))),
2353                            (_.VT _.RC:$src0))))], _.ExeDomain>, EVEX, EVEX_K;
2354   }
2355   let mayLoad = 1, SchedRW = [WriteLoad] in
2356   def rmkz : AVX512PI<opc, MRMSrcMem, (outs _.RC:$dst),
2357                   (ins _.KRCWM:$mask, _.MemOp:$src),
2358                   OpcodeStr #"\t{$src, ${dst} {${mask}} {z}|"#
2359                                 "${dst} {${mask}} {z}, $src}",
2360                   [(set _.RC:$dst, (_.VT (vselect _.KRCWM:$mask,
2361                     (_.VT (bitconvert (ld_frag addr:$src))), _.ImmAllZerosV)))],
2362                   _.ExeDomain>, EVEX, EVEX_KZ;
2363   }
2364   def : Pat<(_.VT (mload addr:$ptr, _.KRCWM:$mask, undef)),
2365             (!cast<Instruction>(NAME#_.ZSuffix##rmkz) _.KRCWM:$mask, addr:$ptr)>;
2366
2367   def : Pat<(_.VT (mload addr:$ptr, _.KRCWM:$mask, _.ImmAllZerosV)),
2368             (!cast<Instruction>(NAME#_.ZSuffix##rmkz) _.KRCWM:$mask, addr:$ptr)>;
2369
2370   def : Pat<(_.VT (mload addr:$ptr, _.KRCWM:$mask, (_.VT _.RC:$src0))),
2371             (!cast<Instruction>(NAME#_.ZSuffix##rmk) _.RC:$src0,
2372              _.KRCWM:$mask, addr:$ptr)>;
2373 }
2374
2375 multiclass avx512_alignedload_vl<bits<8> opc, string OpcodeStr,
2376                                   AVX512VLVectorVTInfo _,
2377                                   Predicate prd,
2378                                   bit IsReMaterializable = 1> {
2379   let Predicates = [prd] in
2380   defm Z : avx512_load<opc, OpcodeStr, _.info512, _.info512.AlignedLdFrag,
2381                        masked_load_aligned512, IsReMaterializable>, EVEX_V512;
2382
2383   let Predicates = [prd, HasVLX] in {
2384   defm Z256 : avx512_load<opc, OpcodeStr, _.info256, _.info256.AlignedLdFrag,
2385                           masked_load_aligned256, IsReMaterializable>, EVEX_V256;
2386   defm Z128 : avx512_load<opc, OpcodeStr, _.info128, _.info128.AlignedLdFrag,
2387                           masked_load_aligned128, IsReMaterializable>, EVEX_V128;
2388   }
2389 }
2390
2391 multiclass avx512_load_vl<bits<8> opc, string OpcodeStr,
2392                                   AVX512VLVectorVTInfo _,
2393                                   Predicate prd,
2394                                   bit IsReMaterializable = 1> {
2395   let Predicates = [prd] in
2396   defm Z : avx512_load<opc, OpcodeStr, _.info512, _.info512.LdFrag,
2397                        masked_load_unaligned, IsReMaterializable>, EVEX_V512;
2398
2399   let Predicates = [prd, HasVLX] in {
2400   defm Z256 : avx512_load<opc, OpcodeStr, _.info256, _.info256.LdFrag,
2401                          masked_load_unaligned, IsReMaterializable>, EVEX_V256;
2402   defm Z128 : avx512_load<opc, OpcodeStr, _.info128, _.info128.LdFrag,
2403                          masked_load_unaligned, IsReMaterializable>, EVEX_V128;
2404   }
2405 }
2406
2407 multiclass avx512_store<bits<8> opc, string OpcodeStr, X86VectorVTInfo _,
2408                         PatFrag st_frag, PatFrag mstore> {
2409   let isCodeGenOnly = 1, ForceDisassemble = 1, hasSideEffects = 0 in {
2410   def rr_alt : AVX512PI<opc, MRMDestReg, (outs _.RC:$dst), (ins _.RC:$src),
2411                         OpcodeStr # "\t{$src, $dst|$dst, $src}", [],
2412                         _.ExeDomain>, EVEX;
2413   let Constraints = "$src1 = $dst" in
2414   def rrk_alt : AVX512PI<opc, MRMDestReg, (outs  _.RC:$dst),
2415                          (ins _.RC:$src1, _.KRCWM:$mask, _.RC:$src2),
2416                          OpcodeStr #
2417                          "\t{$src2, ${dst} {${mask}}|${dst} {${mask}}, $src2}",
2418                          [], _.ExeDomain>,  EVEX, EVEX_K;
2419   def rrkz_alt : AVX512PI<opc, MRMDestReg, (outs  _.RC:$dst),
2420                           (ins _.KRCWM:$mask, _.RC:$src),
2421                           OpcodeStr #
2422                           "\t{$src, ${dst} {${mask}} {z}|" #
2423                           "${dst} {${mask}} {z}, $src}",
2424                           [], _.ExeDomain>, EVEX, EVEX_KZ;
2425   }
2426   let mayStore = 1 in {
2427   def mr : AVX512PI<opc, MRMDestMem, (outs), (ins _.MemOp:$dst, _.RC:$src),
2428                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2429                     [(st_frag (_.VT _.RC:$src), addr:$dst)], _.ExeDomain>, EVEX;
2430   def mrk : AVX512PI<opc, MRMDestMem, (outs),
2431                      (ins _.MemOp:$dst, _.KRCWM:$mask, _.RC:$src),
2432               OpcodeStr # "\t{$src, ${dst} {${mask}}|${dst} {${mask}}, $src}",
2433                [], _.ExeDomain>, EVEX, EVEX_K;
2434   }
2435
2436   def: Pat<(mstore addr:$ptr, _.KRCWM:$mask, (_.VT _.RC:$src)),
2437            (!cast<Instruction>(NAME#_.ZSuffix##mrk) addr:$ptr,
2438                                                     _.KRCWM:$mask, _.RC:$src)>;
2439 }
2440
2441
2442 multiclass avx512_store_vl< bits<8> opc, string OpcodeStr,
2443                             AVX512VLVectorVTInfo _, Predicate prd> {
2444   let Predicates = [prd] in
2445   defm Z : avx512_store<opc, OpcodeStr, _.info512, store,
2446                         masked_store_unaligned>, EVEX_V512;
2447
2448   let Predicates = [prd, HasVLX] in {
2449     defm Z256 : avx512_store<opc, OpcodeStr, _.info256, store,
2450                              masked_store_unaligned>, EVEX_V256;
2451     defm Z128 : avx512_store<opc, OpcodeStr, _.info128, store,
2452                              masked_store_unaligned>, EVEX_V128;
2453   }
2454 }
2455
2456 multiclass avx512_alignedstore_vl<bits<8> opc, string OpcodeStr,
2457                                   AVX512VLVectorVTInfo _,  Predicate prd> {
2458   let Predicates = [prd] in
2459   defm Z : avx512_store<opc, OpcodeStr, _.info512, alignedstore512,
2460                         masked_store_aligned512>, EVEX_V512;
2461
2462   let Predicates = [prd, HasVLX] in {
2463     defm Z256 : avx512_store<opc, OpcodeStr, _.info256, alignedstore256,
2464                              masked_store_aligned256>, EVEX_V256;
2465     defm Z128 : avx512_store<opc, OpcodeStr, _.info128, alignedstore,
2466                              masked_store_aligned128>, EVEX_V128;
2467   }
2468 }
2469
2470 defm VMOVAPS : avx512_alignedload_vl<0x28, "vmovaps", avx512vl_f32_info,
2471                                      HasAVX512>,
2472                avx512_alignedstore_vl<0x29, "vmovaps", avx512vl_f32_info,
2473                                       HasAVX512>,  PS, EVEX_CD8<32, CD8VF>;
2474
2475 defm VMOVAPD : avx512_alignedload_vl<0x28, "vmovapd", avx512vl_f64_info,
2476                                      HasAVX512>,
2477                avx512_alignedstore_vl<0x29, "vmovapd", avx512vl_f64_info,
2478                                      HasAVX512>, PD, VEX_W, EVEX_CD8<64, CD8VF>;
2479
2480 defm VMOVUPS : avx512_load_vl<0x10, "vmovups", avx512vl_f32_info, HasAVX512>,
2481                avx512_store_vl<0x11, "vmovups", avx512vl_f32_info, HasAVX512>,
2482                               PS, EVEX_CD8<32, CD8VF>;
2483
2484 defm VMOVUPD : avx512_load_vl<0x10, "vmovupd", avx512vl_f64_info, HasAVX512, 0>,
2485                avx512_store_vl<0x11, "vmovupd", avx512vl_f64_info, HasAVX512>,
2486                PD, VEX_W, EVEX_CD8<64, CD8VF>;
2487
2488 def: Pat<(v8f64 (int_x86_avx512_mask_loadu_pd_512 addr:$ptr,
2489                 (bc_v8f64 (v16i32 immAllZerosV)), GR8:$mask)),
2490        (VMOVUPDZrmkz (v8i1 (COPY_TO_REGCLASS GR8:$mask, VK8WM)), addr:$ptr)>;
2491
2492 def: Pat<(v16f32 (int_x86_avx512_mask_loadu_ps_512 addr:$ptr,
2493                  (bc_v16f32 (v16i32 immAllZerosV)), GR16:$mask)),
2494        (VMOVUPSZrmkz (v16i1 (COPY_TO_REGCLASS GR16:$mask, VK16WM)), addr:$ptr)>;
2495
2496 def: Pat<(v8f64 (int_x86_avx512_mask_load_pd_512 addr:$ptr,
2497                 (bc_v8f64 (v16i32 immAllZerosV)), GR8:$mask)),
2498        (VMOVAPDZrmkz (v8i1 (COPY_TO_REGCLASS GR8:$mask, VK8WM)), addr:$ptr)>;
2499
2500 def: Pat<(v16f32 (int_x86_avx512_mask_load_ps_512 addr:$ptr,
2501                  (bc_v16f32 (v16i32 immAllZerosV)), GR16:$mask)),
2502        (VMOVAPSZrmkz (v16i1 (COPY_TO_REGCLASS GR16:$mask, VK16WM)), addr:$ptr)>;
2503
2504 def: Pat<(v8f64 (int_x86_avx512_mask_load_pd_512 addr:$ptr,
2505                 (bc_v8f64 (v16i32 immAllZerosV)), (i8 -1))),
2506        (VMOVAPDZrm addr:$ptr)>;
2507
2508 def: Pat<(v16f32 (int_x86_avx512_mask_load_ps_512 addr:$ptr,
2509                  (bc_v16f32 (v16i32 immAllZerosV)), (i16 -1))),
2510        (VMOVAPSZrm addr:$ptr)>;
2511
2512 def: Pat<(int_x86_avx512_mask_storeu_ps_512 addr:$ptr, (v16f32 VR512:$src),
2513           GR16:$mask),
2514          (VMOVUPSZmrk addr:$ptr, (v16i1 (COPY_TO_REGCLASS GR16:$mask, VK16WM)),
2515             VR512:$src)>;
2516 def: Pat<(int_x86_avx512_mask_storeu_pd_512 addr:$ptr, (v8f64 VR512:$src),
2517           GR8:$mask),
2518          (VMOVUPDZmrk addr:$ptr, (v8i1 (COPY_TO_REGCLASS GR8:$mask, VK8WM)),
2519             VR512:$src)>;
2520
2521 def: Pat<(int_x86_avx512_mask_store_ps_512 addr:$ptr, (v16f32 VR512:$src),
2522           GR16:$mask),
2523          (VMOVAPSZmrk addr:$ptr, (v16i1 (COPY_TO_REGCLASS GR16:$mask, VK16WM)),
2524             VR512:$src)>;
2525 def: Pat<(int_x86_avx512_mask_store_pd_512 addr:$ptr, (v8f64 VR512:$src),
2526           GR8:$mask),
2527          (VMOVAPDZmrk addr:$ptr, (v8i1 (COPY_TO_REGCLASS GR8:$mask, VK8WM)),
2528             VR512:$src)>;
2529
2530 let Predicates = [HasAVX512, NoVLX] in {
2531 def: Pat<(X86mstore addr:$ptr, VK8WM:$mask, (v8f32 VR256:$src)),
2532          (VMOVUPSZmrk addr:$ptr,
2533          (v16i1 (COPY_TO_REGCLASS VK8WM:$mask, VK16WM)),
2534          (INSERT_SUBREG (v16f32 (IMPLICIT_DEF)), VR256:$src, sub_ymm))>;
2535
2536 def: Pat<(v8f32 (masked_load addr:$ptr, VK8WM:$mask, undef)),
2537          (v8f32 (EXTRACT_SUBREG (v16f32 (VMOVUPSZrmkz
2538           (v16i1 (COPY_TO_REGCLASS VK8WM:$mask, VK16WM)), addr:$ptr)), sub_ymm))>;
2539
2540 def: Pat<(v8f32 (masked_load addr:$ptr, VK8WM:$mask, (v8f32 VR256:$src0))),
2541          (v8f32 (EXTRACT_SUBREG (v16f32 (VMOVUPSZrmk
2542          (INSERT_SUBREG (v16f32 (IMPLICIT_DEF)), VR256:$src0, sub_ymm),
2543           (v16i1 (COPY_TO_REGCLASS VK8WM:$mask, VK16WM)), addr:$ptr)), sub_ymm))>;
2544 }
2545
2546 defm VMOVDQA32 : avx512_alignedload_vl<0x6F, "vmovdqa32", avx512vl_i32_info,
2547                                        HasAVX512>,
2548                  avx512_alignedstore_vl<0x7F, "vmovdqa32", avx512vl_i32_info,
2549                                        HasAVX512>, PD, EVEX_CD8<32, CD8VF>;
2550
2551 defm VMOVDQA64 : avx512_alignedload_vl<0x6F, "vmovdqa64", avx512vl_i64_info,
2552                                        HasAVX512>,
2553                  avx512_alignedstore_vl<0x7F, "vmovdqa64", avx512vl_i64_info,
2554                                     HasAVX512>, PD, VEX_W, EVEX_CD8<64, CD8VF>;
2555
2556 defm VMOVDQU8 : avx512_load_vl<0x6F, "vmovdqu8", avx512vl_i8_info, HasBWI>,
2557                  avx512_store_vl<0x7F, "vmovdqu8", avx512vl_i8_info,
2558                                  HasBWI>, XD, EVEX_CD8<8, CD8VF>;
2559
2560 defm VMOVDQU16 : avx512_load_vl<0x6F, "vmovdqu16", avx512vl_i16_info, HasBWI>,
2561                  avx512_store_vl<0x7F, "vmovdqu16", avx512vl_i16_info,
2562                                  HasBWI>, XD, VEX_W, EVEX_CD8<16, CD8VF>;
2563
2564 defm VMOVDQU32 : avx512_load_vl<0x6F, "vmovdqu32", avx512vl_i32_info, HasAVX512>,
2565                  avx512_store_vl<0x7F, "vmovdqu32", avx512vl_i32_info,
2566                                  HasAVX512>, XS, EVEX_CD8<32, CD8VF>;
2567
2568 defm VMOVDQU64 : avx512_load_vl<0x6F, "vmovdqu64", avx512vl_i64_info, HasAVX512>,
2569                  avx512_store_vl<0x7F, "vmovdqu64", avx512vl_i64_info,
2570                                  HasAVX512>, XS, VEX_W, EVEX_CD8<64, CD8VF>;
2571
2572 def: Pat<(v16i32 (int_x86_avx512_mask_loadu_d_512 addr:$ptr,
2573                  (v16i32 immAllZerosV), GR16:$mask)),
2574        (VMOVDQU32Zrmkz (v16i1 (COPY_TO_REGCLASS GR16:$mask, VK16WM)), addr:$ptr)>;
2575
2576 def: Pat<(v8i64 (int_x86_avx512_mask_loadu_q_512 addr:$ptr,
2577                 (bc_v8i64 (v16i32 immAllZerosV)), GR8:$mask)),
2578        (VMOVDQU64Zrmkz (v8i1 (COPY_TO_REGCLASS GR8:$mask, VK8WM)), addr:$ptr)>;
2579
2580 def: Pat<(int_x86_avx512_mask_storeu_d_512 addr:$ptr, (v16i32 VR512:$src),
2581             GR16:$mask),
2582          (VMOVDQU32Zmrk addr:$ptr, (v16i1 (COPY_TO_REGCLASS GR16:$mask, VK16WM)),
2583             VR512:$src)>;
2584 def: Pat<(int_x86_avx512_mask_storeu_q_512 addr:$ptr, (v8i64 VR512:$src),
2585             GR8:$mask),
2586          (VMOVDQU64Zmrk addr:$ptr, (v8i1 (COPY_TO_REGCLASS GR8:$mask, VK8WM)),
2587             VR512:$src)>;
2588
2589 let AddedComplexity = 20 in {
2590 def : Pat<(v8i64 (vselect VK8WM:$mask, (v8i64 VR512:$src),
2591                           (bc_v8i64 (v16i32 immAllZerosV)))),
2592                   (VMOVDQU64Zrrkz VK8WM:$mask, VR512:$src)>;
2593
2594 def : Pat<(v8i64 (vselect VK8WM:$mask, (bc_v8i64 (v16i32 immAllZerosV)),
2595                           (v8i64 VR512:$src))),
2596    (VMOVDQU64Zrrkz (COPY_TO_REGCLASS (KNOTWrr (COPY_TO_REGCLASS VK8:$mask, VK16)),
2597                                               VK8), VR512:$src)>;
2598
2599 def : Pat<(v16i32 (vselect VK16WM:$mask, (v16i32 VR512:$src),
2600                            (v16i32 immAllZerosV))),
2601                   (VMOVDQU32Zrrkz VK16WM:$mask, VR512:$src)>;
2602
2603 def : Pat<(v16i32 (vselect VK16WM:$mask, (v16i32 immAllZerosV),
2604                            (v16i32 VR512:$src))),
2605                   (VMOVDQU32Zrrkz (KNOTWrr VK16WM:$mask), VR512:$src)>;
2606 }
2607 // NoVLX patterns
2608 let Predicates = [HasAVX512, NoVLX] in {
2609 def: Pat<(X86mstore addr:$ptr, VK8WM:$mask, (v8i32 VR256:$src)),
2610          (VMOVDQU32Zmrk addr:$ptr,
2611          (v16i1 (COPY_TO_REGCLASS VK8WM:$mask, VK16WM)),
2612          (INSERT_SUBREG (v16i32 (IMPLICIT_DEF)), VR256:$src, sub_ymm))>;
2613
2614 def: Pat<(v8i32 (masked_load addr:$ptr, VK8WM:$mask, undef)),
2615          (v8i32 (EXTRACT_SUBREG (v16i32 (VMOVDQU32Zrmkz
2616           (v16i1 (COPY_TO_REGCLASS VK8WM:$mask, VK16WM)), addr:$ptr)), sub_ymm))>;
2617 }
2618
2619 // Move Int Doubleword to Packed Double Int
2620 //
2621 def VMOVDI2PDIZrr : AVX512BI<0x6E, MRMSrcReg, (outs VR128X:$dst), (ins GR32:$src),
2622                       "vmovd\t{$src, $dst|$dst, $src}",
2623                       [(set VR128X:$dst,
2624                         (v4i32 (scalar_to_vector GR32:$src)))], IIC_SSE_MOVDQ>,
2625                         EVEX, VEX_LIG;
2626 def VMOVDI2PDIZrm : AVX512BI<0x6E, MRMSrcMem, (outs VR128X:$dst), (ins i32mem:$src),
2627                       "vmovd\t{$src, $dst|$dst, $src}",
2628                       [(set VR128X:$dst,
2629                         (v4i32 (scalar_to_vector (loadi32 addr:$src))))],
2630                         IIC_SSE_MOVDQ>, EVEX, VEX_LIG, EVEX_CD8<32, CD8VT1>;
2631 def VMOV64toPQIZrr : AVX512BI<0x6E, MRMSrcReg, (outs VR128X:$dst), (ins GR64:$src),
2632                       "vmovq\t{$src, $dst|$dst, $src}",
2633                         [(set VR128X:$dst,
2634                           (v2i64 (scalar_to_vector GR64:$src)))],
2635                           IIC_SSE_MOVDQ>, EVEX, VEX_W, VEX_LIG;
2636 let isCodeGenOnly = 1 in {
2637 def VMOV64toSDZrr : AVX512BI<0x6E, MRMSrcReg, (outs FR64:$dst), (ins GR64:$src),
2638                        "vmovq\t{$src, $dst|$dst, $src}",
2639                        [(set FR64:$dst, (bitconvert GR64:$src))],
2640                        IIC_SSE_MOVDQ>, EVEX, VEX_W, Sched<[WriteMove]>;
2641 def VMOVSDto64Zrr : AVX512BI<0x7E, MRMDestReg, (outs GR64:$dst), (ins FR64:$src),
2642                          "vmovq\t{$src, $dst|$dst, $src}",
2643                          [(set GR64:$dst, (bitconvert FR64:$src))],
2644                          IIC_SSE_MOVDQ>, EVEX, VEX_W, Sched<[WriteMove]>;
2645 }
2646 def VMOVSDto64Zmr : AVX512BI<0x7E, MRMDestMem, (outs), (ins i64mem:$dst, FR64:$src),
2647                          "vmovq\t{$src, $dst|$dst, $src}",
2648                          [(store (i64 (bitconvert FR64:$src)), addr:$dst)],
2649                          IIC_SSE_MOVDQ>, EVEX, VEX_W, Sched<[WriteStore]>,
2650                          EVEX_CD8<64, CD8VT1>;
2651
2652 // Move Int Doubleword to Single Scalar
2653 //
2654 let isCodeGenOnly = 1 in {
2655 def VMOVDI2SSZrr  : AVX512BI<0x6E, MRMSrcReg, (outs FR32X:$dst), (ins GR32:$src),
2656                       "vmovd\t{$src, $dst|$dst, $src}",
2657                       [(set FR32X:$dst, (bitconvert GR32:$src))],
2658                       IIC_SSE_MOVDQ>, EVEX, VEX_LIG;
2659
2660 def VMOVDI2SSZrm  : AVX512BI<0x6E, MRMSrcMem, (outs FR32X:$dst), (ins i32mem:$src),
2661                       "vmovd\t{$src, $dst|$dst, $src}",
2662                       [(set FR32X:$dst, (bitconvert (loadi32 addr:$src)))],
2663                       IIC_SSE_MOVDQ>, EVEX, VEX_LIG, EVEX_CD8<32, CD8VT1>;
2664 }
2665
2666 // Move doubleword from xmm register to r/m32
2667 //
2668 def VMOVPDI2DIZrr  : AVX512BI<0x7E, MRMDestReg, (outs GR32:$dst), (ins VR128X:$src),
2669                        "vmovd\t{$src, $dst|$dst, $src}",
2670                        [(set GR32:$dst, (vector_extract (v4i32 VR128X:$src),
2671                                         (iPTR 0)))], IIC_SSE_MOVD_ToGP>,
2672                        EVEX, VEX_LIG;
2673 def VMOVPDI2DIZmr  : AVX512BI<0x7E, MRMDestMem, (outs),
2674                        (ins i32mem:$dst, VR128X:$src),
2675                        "vmovd\t{$src, $dst|$dst, $src}",
2676                        [(store (i32 (vector_extract (v4i32 VR128X:$src),
2677                                      (iPTR 0))), addr:$dst)], IIC_SSE_MOVDQ>,
2678                        EVEX, VEX_LIG, EVEX_CD8<32, CD8VT1>;
2679
2680 // Move quadword from xmm1 register to r/m64
2681 //
2682 def VMOVPQIto64Zrr : I<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128X:$src),
2683                       "vmovq\t{$src, $dst|$dst, $src}",
2684                       [(set GR64:$dst, (extractelt (v2i64 VR128X:$src),
2685                                                    (iPTR 0)))],
2686                       IIC_SSE_MOVD_ToGP>, PD, EVEX, VEX_LIG, VEX_W,
2687                       Requires<[HasAVX512, In64BitMode]>;
2688
2689 def VMOVPQIto64Zmr : I<0xD6, MRMDestMem, (outs),
2690                        (ins i64mem:$dst, VR128X:$src),
2691                        "vmovq\t{$src, $dst|$dst, $src}",
2692                        [(store (extractelt (v2i64 VR128X:$src), (iPTR 0)),
2693                                addr:$dst)], IIC_SSE_MOVDQ>,
2694                        EVEX, PD, VEX_LIG, VEX_W, EVEX_CD8<64, CD8VT1>,
2695                        Sched<[WriteStore]>, Requires<[HasAVX512, In64BitMode]>;
2696
2697 // Move Scalar Single to Double Int
2698 //
2699 let isCodeGenOnly = 1 in {
2700 def VMOVSS2DIZrr  : AVX512BI<0x7E, MRMDestReg, (outs GR32:$dst),
2701                       (ins FR32X:$src),
2702                       "vmovd\t{$src, $dst|$dst, $src}",
2703                       [(set GR32:$dst, (bitconvert FR32X:$src))],
2704                       IIC_SSE_MOVD_ToGP>, EVEX, VEX_LIG;
2705 def VMOVSS2DIZmr  : AVX512BI<0x7E, MRMDestMem, (outs),
2706                       (ins i32mem:$dst, FR32X:$src),
2707                       "vmovd\t{$src, $dst|$dst, $src}",
2708                       [(store (i32 (bitconvert FR32X:$src)), addr:$dst)],
2709                       IIC_SSE_MOVDQ>, EVEX, VEX_LIG, EVEX_CD8<32, CD8VT1>;
2710 }
2711
2712 // Move Quadword Int to Packed Quadword Int
2713 //
2714 def VMOVQI2PQIZrm : AVX512BI<0x6E, MRMSrcMem, (outs VR128X:$dst),
2715                       (ins i64mem:$src),
2716                       "vmovq\t{$src, $dst|$dst, $src}",
2717                       [(set VR128X:$dst,
2718                         (v2i64 (scalar_to_vector (loadi64 addr:$src))))]>,
2719                       EVEX, VEX_LIG, VEX_W, EVEX_CD8<64, CD8VT1>;
2720
2721 //===----------------------------------------------------------------------===//
2722 // AVX-512  MOVSS, MOVSD
2723 //===----------------------------------------------------------------------===//
2724
2725 multiclass avx512_move_scalar <string asm, RegisterClass RC,
2726                               SDNode OpNode, ValueType vt,
2727                               X86MemOperand x86memop, PatFrag mem_pat> {
2728   let hasSideEffects = 0 in {
2729   def rr : SI<0x10, MRMSrcReg, (outs VR128X:$dst), (ins VR128X:$src1, RC:$src2),
2730               !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
2731               [(set VR128X:$dst, (vt (OpNode VR128X:$src1,
2732                                       (scalar_to_vector RC:$src2))))],
2733               IIC_SSE_MOV_S_RR>, EVEX_4V, VEX_LIG;
2734   let Constraints = "$src1 = $dst" in
2735   def rrk : SI<0x10, MRMSrcReg, (outs VR128X:$dst),
2736               (ins VR128X:$src1, VK1WM:$mask, RC:$src2, RC:$src3),
2737               !strconcat(asm,
2738                 "\t{$src3, $src2, $dst {${mask}}|$dst {${mask}}, $src2, $src3}"),
2739               [], IIC_SSE_MOV_S_RR>, EVEX_4V, VEX_LIG, EVEX_K;
2740   def rm : SI<0x10, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
2741               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
2742               [(set RC:$dst, (mem_pat addr:$src))], IIC_SSE_MOV_S_RM>,
2743               EVEX, VEX_LIG;
2744   let mayStore = 1 in {
2745   def mr: SI<0x11, MRMDestMem, (outs), (ins x86memop:$dst, RC:$src),
2746              !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
2747              [(store RC:$src, addr:$dst)], IIC_SSE_MOV_S_MR>,
2748              EVEX, VEX_LIG;
2749   def mrk: SI<0x11, MRMDestMem, (outs), (ins x86memop:$dst, VK1WM:$mask, RC:$src),
2750              !strconcat(asm, "\t{$src, $dst {${mask}}|$dst {${mask}}, $src}"),
2751              [], IIC_SSE_MOV_S_MR>,
2752              EVEX, VEX_LIG, EVEX_K;
2753   } // mayStore
2754   } //hasSideEffects = 0
2755 }
2756
2757 let ExeDomain = SSEPackedSingle in
2758 defm VMOVSSZ : avx512_move_scalar<"movss", FR32X, X86Movss, v4f32, f32mem,
2759                                  loadf32>, XS, EVEX_CD8<32, CD8VT1>;
2760
2761 let ExeDomain = SSEPackedDouble in
2762 defm VMOVSDZ : avx512_move_scalar<"movsd", FR64X, X86Movsd, v2f64, f64mem,
2763                                  loadf64>, XD, VEX_W, EVEX_CD8<64, CD8VT1>;
2764
2765 def : Pat<(f32 (X86select VK1WM:$mask, (f32 FR32X:$src1), (f32 FR32X:$src2))),
2766           (COPY_TO_REGCLASS (VMOVSSZrrk (COPY_TO_REGCLASS FR32X:$src2, VR128X),
2767            VK1WM:$mask, (f32 (IMPLICIT_DEF)), FR32X:$src1), FR32X)>;
2768
2769 def : Pat<(f64 (X86select VK1WM:$mask, (f64 FR64X:$src1), (f64 FR64X:$src2))),
2770           (COPY_TO_REGCLASS (VMOVSDZrrk (COPY_TO_REGCLASS FR64X:$src2, VR128X),
2771            VK1WM:$mask, (f64 (IMPLICIT_DEF)), FR64X:$src1), FR64X)>;
2772
2773 def : Pat<(int_x86_avx512_mask_store_ss addr:$dst, VR128X:$src, GR8:$mask),
2774           (VMOVSSZmrk addr:$dst, (i1 (COPY_TO_REGCLASS GR8:$mask, VK1WM)),
2775            (COPY_TO_REGCLASS VR128X:$src, FR32X))>;
2776
2777 // For the disassembler
2778 let isCodeGenOnly = 1, ForceDisassemble = 1, hasSideEffects = 0 in {
2779   def VMOVSSZrr_REV : SI<0x11, MRMDestReg, (outs VR128X:$dst),
2780                         (ins VR128X:$src1, FR32X:$src2),
2781                         "movss\t{$src2, $src1, $dst|$dst, $src1, $src2}", [],
2782                         IIC_SSE_MOV_S_RR>,
2783                         XS, EVEX_4V, VEX_LIG;
2784   def VMOVSDZrr_REV : SI<0x11, MRMDestReg, (outs VR128X:$dst),
2785                         (ins VR128X:$src1, FR64X:$src2),
2786                         "movsd\t{$src2, $src1, $dst|$dst, $src1, $src2}", [],
2787                         IIC_SSE_MOV_S_RR>,
2788                         XD, EVEX_4V, VEX_LIG, VEX_W;
2789 }
2790
2791 let Predicates = [HasAVX512] in {
2792   let AddedComplexity = 15 in {
2793   // Move scalar to XMM zero-extended, zeroing a VR128X then do a
2794   // MOVS{S,D} to the lower bits.
2795   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector FR32X:$src)))),
2796             (VMOVSSZrr (v4f32 (V_SET0)), FR32X:$src)>;
2797   def : Pat<(v4f32 (X86vzmovl (v4f32 VR128X:$src))),
2798             (VMOVSSZrr (v4f32 (V_SET0)), (COPY_TO_REGCLASS VR128X:$src, FR32X))>;
2799   def : Pat<(v4i32 (X86vzmovl (v4i32 VR128X:$src))),
2800             (VMOVSSZrr (v4i32 (V_SET0)), (COPY_TO_REGCLASS VR128X:$src, FR32X))>;
2801   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector FR64X:$src)))),
2802             (VMOVSDZrr (v2f64 (V_SET0)), FR64X:$src)>;
2803
2804   // Move low f32 and clear high bits.
2805   def : Pat<(v8f32 (X86vzmovl (v8f32 VR256X:$src))),
2806             (SUBREG_TO_REG (i32 0),
2807              (VMOVSSZrr (v4f32 (V_SET0)),
2808               (EXTRACT_SUBREG (v8f32 VR256X:$src), sub_xmm)), sub_xmm)>;
2809   def : Pat<(v8i32 (X86vzmovl (v8i32 VR256X:$src))),
2810             (SUBREG_TO_REG (i32 0),
2811              (VMOVSSZrr (v4i32 (V_SET0)),
2812                        (EXTRACT_SUBREG (v8i32 VR256X:$src), sub_xmm)), sub_xmm)>;
2813   }
2814
2815   let AddedComplexity = 20 in {
2816   // MOVSSrm zeros the high parts of the register; represent this
2817   // with SUBREG_TO_REG. The AVX versions also write: DST[255:128] <- 0
2818   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector (loadf32 addr:$src))))),
2819             (COPY_TO_REGCLASS (VMOVSSZrm addr:$src), VR128X)>;
2820   def : Pat<(v4f32 (scalar_to_vector (loadf32 addr:$src))),
2821             (COPY_TO_REGCLASS (VMOVSSZrm addr:$src), VR128X)>;
2822   def : Pat<(v4f32 (X86vzmovl (loadv4f32 addr:$src))),
2823             (COPY_TO_REGCLASS (VMOVSSZrm addr:$src), VR128X)>;
2824
2825   // MOVSDrm zeros the high parts of the register; represent this
2826   // with SUBREG_TO_REG. The AVX versions also write: DST[255:128] <- 0
2827   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector (loadf64 addr:$src))))),
2828             (COPY_TO_REGCLASS (VMOVSDZrm addr:$src), VR128X)>;
2829   def : Pat<(v2f64 (scalar_to_vector (loadf64 addr:$src))),
2830             (COPY_TO_REGCLASS (VMOVSDZrm addr:$src), VR128X)>;
2831   def : Pat<(v2f64 (X86vzmovl (loadv2f64 addr:$src))),
2832             (COPY_TO_REGCLASS (VMOVSDZrm addr:$src), VR128X)>;
2833   def : Pat<(v2f64 (X86vzmovl (bc_v2f64 (loadv4f32 addr:$src)))),
2834             (COPY_TO_REGCLASS (VMOVSDZrm addr:$src), VR128X)>;
2835   def : Pat<(v2f64 (X86vzload addr:$src)),
2836             (COPY_TO_REGCLASS (VMOVSDZrm addr:$src), VR128X)>;
2837
2838   // Represent the same patterns above but in the form they appear for
2839   // 256-bit types
2840   def : Pat<(v8i32 (X86vzmovl (insert_subvector undef,
2841                    (v4i32 (scalar_to_vector (loadi32 addr:$src))), (iPTR 0)))),
2842             (SUBREG_TO_REG (i32 0), (VMOVDI2PDIZrm addr:$src), sub_xmm)>;
2843   def : Pat<(v8f32 (X86vzmovl (insert_subvector undef,
2844                    (v4f32 (scalar_to_vector (loadf32 addr:$src))), (iPTR 0)))),
2845             (SUBREG_TO_REG (i32 0), (VMOVSSZrm addr:$src), sub_xmm)>;
2846   def : Pat<(v4f64 (X86vzmovl (insert_subvector undef,
2847                    (v2f64 (scalar_to_vector (loadf64 addr:$src))), (iPTR 0)))),
2848             (SUBREG_TO_REG (i32 0), (VMOVSDZrm addr:$src), sub_xmm)>;
2849   }
2850   def : Pat<(v8f32 (X86vzmovl (insert_subvector undef,
2851                    (v4f32 (scalar_to_vector FR32X:$src)), (iPTR 0)))),
2852             (SUBREG_TO_REG (i32 0), (v4f32 (VMOVSSZrr (v4f32 (V_SET0)),
2853                                             FR32X:$src)), sub_xmm)>;
2854   def : Pat<(v4f64 (X86vzmovl (insert_subvector undef,
2855                    (v2f64 (scalar_to_vector FR64X:$src)), (iPTR 0)))),
2856             (SUBREG_TO_REG (i64 0), (v2f64 (VMOVSDZrr (v2f64 (V_SET0)),
2857                                      FR64X:$src)), sub_xmm)>;
2858   def : Pat<(v4i64 (X86vzmovl (insert_subvector undef,
2859                    (v2i64 (scalar_to_vector (loadi64 addr:$src))), (iPTR 0)))),
2860             (SUBREG_TO_REG (i64 0), (VMOVQI2PQIZrm addr:$src), sub_xmm)>;
2861
2862   // Move low f64 and clear high bits.
2863   def : Pat<(v4f64 (X86vzmovl (v4f64 VR256X:$src))),
2864             (SUBREG_TO_REG (i32 0),
2865              (VMOVSDZrr (v2f64 (V_SET0)),
2866                        (EXTRACT_SUBREG (v4f64 VR256X:$src), sub_xmm)), sub_xmm)>;
2867
2868   def : Pat<(v4i64 (X86vzmovl (v4i64 VR256X:$src))),
2869             (SUBREG_TO_REG (i32 0), (VMOVSDZrr (v2i64 (V_SET0)),
2870                        (EXTRACT_SUBREG (v4i64 VR256X:$src), sub_xmm)), sub_xmm)>;
2871
2872   // Extract and store.
2873   def : Pat<(store (f32 (vector_extract (v4f32 VR128X:$src), (iPTR 0))),
2874                    addr:$dst),
2875             (VMOVSSZmr addr:$dst, (COPY_TO_REGCLASS (v4f32 VR128X:$src), FR32X))>;
2876   def : Pat<(store (f64 (vector_extract (v2f64 VR128X:$src), (iPTR 0))),
2877                    addr:$dst),
2878             (VMOVSDZmr addr:$dst, (COPY_TO_REGCLASS (v2f64 VR128X:$src), FR64X))>;
2879
2880   // Shuffle with VMOVSS
2881   def : Pat<(v4i32 (X86Movss VR128X:$src1, VR128X:$src2)),
2882             (VMOVSSZrr (v4i32 VR128X:$src1),
2883                       (COPY_TO_REGCLASS (v4i32 VR128X:$src2), FR32X))>;
2884   def : Pat<(v4f32 (X86Movss VR128X:$src1, VR128X:$src2)),
2885             (VMOVSSZrr (v4f32 VR128X:$src1),
2886                       (COPY_TO_REGCLASS (v4f32 VR128X:$src2), FR32X))>;
2887
2888   // 256-bit variants
2889   def : Pat<(v8i32 (X86Movss VR256X:$src1, VR256X:$src2)),
2890             (SUBREG_TO_REG (i32 0),
2891               (VMOVSSZrr (EXTRACT_SUBREG (v8i32 VR256X:$src1), sub_xmm),
2892                         (EXTRACT_SUBREG (v8i32 VR256X:$src2), sub_xmm)),
2893               sub_xmm)>;
2894   def : Pat<(v8f32 (X86Movss VR256X:$src1, VR256X:$src2)),
2895             (SUBREG_TO_REG (i32 0),
2896               (VMOVSSZrr (EXTRACT_SUBREG (v8f32 VR256X:$src1), sub_xmm),
2897                         (EXTRACT_SUBREG (v8f32 VR256X:$src2), sub_xmm)),
2898               sub_xmm)>;
2899
2900   // Shuffle with VMOVSD
2901   def : Pat<(v2i64 (X86Movsd VR128X:$src1, VR128X:$src2)),
2902             (VMOVSDZrr VR128X:$src1, (COPY_TO_REGCLASS VR128X:$src2, FR64X))>;
2903   def : Pat<(v2f64 (X86Movsd VR128X:$src1, VR128X:$src2)),
2904             (VMOVSDZrr VR128X:$src1, (COPY_TO_REGCLASS VR128X:$src2, FR64X))>;
2905   def : Pat<(v4f32 (X86Movsd VR128X:$src1, VR128X:$src2)),
2906             (VMOVSDZrr VR128X:$src1, (COPY_TO_REGCLASS VR128X:$src2, FR64X))>;
2907   def : Pat<(v4i32 (X86Movsd VR128X:$src1, VR128X:$src2)),
2908             (VMOVSDZrr VR128X:$src1, (COPY_TO_REGCLASS VR128X:$src2, FR64X))>;
2909
2910   // 256-bit variants
2911   def : Pat<(v4i64 (X86Movsd VR256X:$src1, VR256X:$src2)),
2912             (SUBREG_TO_REG (i32 0),
2913               (VMOVSDZrr (EXTRACT_SUBREG (v4i64 VR256X:$src1), sub_xmm),
2914                         (EXTRACT_SUBREG (v4i64 VR256X:$src2), sub_xmm)),
2915               sub_xmm)>;
2916   def : Pat<(v4f64 (X86Movsd VR256X:$src1, VR256X:$src2)),
2917             (SUBREG_TO_REG (i32 0),
2918               (VMOVSDZrr (EXTRACT_SUBREG (v4f64 VR256X:$src1), sub_xmm),
2919                         (EXTRACT_SUBREG (v4f64 VR256X:$src2), sub_xmm)),
2920               sub_xmm)>;
2921
2922   def : Pat<(v2f64 (X86Movlpd VR128X:$src1, VR128X:$src2)),
2923             (VMOVSDZrr VR128X:$src1, (COPY_TO_REGCLASS VR128X:$src2, FR64X))>;
2924   def : Pat<(v2i64 (X86Movlpd VR128X:$src1, VR128X:$src2)),
2925             (VMOVSDZrr VR128X:$src1, (COPY_TO_REGCLASS VR128X:$src2, FR64X))>;
2926   def : Pat<(v4f32 (X86Movlps VR128X:$src1, VR128X:$src2)),
2927             (VMOVSDZrr VR128X:$src1, (COPY_TO_REGCLASS VR128X:$src2, FR64X))>;
2928   def : Pat<(v4i32 (X86Movlps VR128X:$src1, VR128X:$src2)),
2929             (VMOVSDZrr VR128X:$src1, (COPY_TO_REGCLASS VR128X:$src2, FR64X))>;
2930 }
2931
2932 let AddedComplexity = 15 in
2933 def VMOVZPQILo2PQIZrr : AVX512XSI<0x7E, MRMSrcReg, (outs VR128X:$dst),
2934                                 (ins VR128X:$src),
2935                                 "vmovq\t{$src, $dst|$dst, $src}",
2936                                 [(set VR128X:$dst, (v2i64 (X86vzmovl
2937                                                    (v2i64 VR128X:$src))))],
2938                                 IIC_SSE_MOVQ_RR>, EVEX, VEX_W;
2939
2940 let AddedComplexity = 20 in
2941 def VMOVZPQILo2PQIZrm : AVX512XSI<0x7E, MRMSrcMem, (outs VR128X:$dst),
2942                                  (ins i128mem:$src),
2943                                  "vmovq\t{$src, $dst|$dst, $src}",
2944                                  [(set VR128X:$dst, (v2i64 (X86vzmovl
2945                                                      (loadv2i64 addr:$src))))],
2946                                  IIC_SSE_MOVDQ>, EVEX, VEX_W,
2947                                  EVEX_CD8<8, CD8VT8>;
2948
2949 let Predicates = [HasAVX512] in {
2950   // AVX 128-bit movd/movq instruction write zeros in the high 128-bit part.
2951   let AddedComplexity = 20 in {
2952     def : Pat<(v4i32 (X86vzmovl (v4i32 (scalar_to_vector (loadi32 addr:$src))))),
2953               (VMOVDI2PDIZrm addr:$src)>;
2954     def : Pat<(v2i64 (X86vzmovl (v2i64 (scalar_to_vector GR64:$src)))),
2955               (VMOV64toPQIZrr GR64:$src)>;
2956     def : Pat<(v4i32 (X86vzmovl (v4i32 (scalar_to_vector GR32:$src)))),
2957               (VMOVDI2PDIZrr GR32:$src)>;
2958
2959     def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv4f32 addr:$src)))),
2960               (VMOVDI2PDIZrm addr:$src)>;
2961     def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv2i64 addr:$src)))),
2962               (VMOVDI2PDIZrm addr:$src)>;
2963     def : Pat<(v2i64 (X86vzmovl (loadv2i64 addr:$src))),
2964             (VMOVZPQILo2PQIZrm addr:$src)>;
2965     def : Pat<(v2f64 (X86vzmovl (v2f64 VR128X:$src))),
2966             (VMOVZPQILo2PQIZrr VR128X:$src)>;
2967     def : Pat<(v2i64 (X86vzload addr:$src)),
2968             (VMOVZPQILo2PQIZrm addr:$src)>;
2969   }
2970
2971   // Use regular 128-bit instructions to match 256-bit scalar_to_vec+zext.
2972   def : Pat<(v8i32 (X86vzmovl (insert_subvector undef,
2973                                (v4i32 (scalar_to_vector GR32:$src)),(iPTR 0)))),
2974             (SUBREG_TO_REG (i32 0), (VMOVDI2PDIZrr GR32:$src), sub_xmm)>;
2975   def : Pat<(v4i64 (X86vzmovl (insert_subvector undef,
2976                                (v2i64 (scalar_to_vector GR64:$src)),(iPTR 0)))),
2977             (SUBREG_TO_REG (i64 0), (VMOV64toPQIZrr GR64:$src), sub_xmm)>;
2978 }
2979
2980 def : Pat<(v16i32 (X86Vinsert (v16i32 immAllZerosV), GR32:$src2, (iPTR 0))),
2981         (SUBREG_TO_REG (i32 0), (VMOVDI2PDIZrr GR32:$src2), sub_xmm)>;
2982
2983 def : Pat<(v8i64 (X86Vinsert (bc_v8i64 (v16i32 immAllZerosV)), GR64:$src2, (iPTR 0))),
2984         (SUBREG_TO_REG (i32 0), (VMOV64toPQIZrr GR64:$src2), sub_xmm)>;
2985
2986 def : Pat<(v16i32 (X86Vinsert undef, GR32:$src2, (iPTR 0))),
2987         (SUBREG_TO_REG (i32 0), (VMOVDI2PDIZrr GR32:$src2), sub_xmm)>;
2988
2989 def : Pat<(v8i64 (X86Vinsert undef, GR64:$src2, (iPTR 0))),
2990         (SUBREG_TO_REG (i32 0), (VMOV64toPQIZrr GR64:$src2), sub_xmm)>;
2991
2992 //===----------------------------------------------------------------------===//
2993 // AVX-512 - Non-temporals
2994 //===----------------------------------------------------------------------===//
2995 let SchedRW = [WriteLoad] in {
2996   def VMOVNTDQAZrm : AVX512PI<0x2A, MRMSrcMem, (outs VR512:$dst),
2997                         (ins i512mem:$src), "vmovntdqa\t{$src, $dst|$dst, $src}",
2998                         [(set VR512:$dst, (int_x86_avx512_movntdqa addr:$src))],
2999                         SSEPackedInt>, EVEX, T8PD, EVEX_V512,
3000                         EVEX_CD8<64, CD8VF>;
3001
3002   let Predicates = [HasAVX512, HasVLX] in {
3003     def VMOVNTDQAZ256rm : AVX512PI<0x2A, MRMSrcMem, (outs VR256X:$dst),
3004                              (ins i256mem:$src),
3005                              "vmovntdqa\t{$src, $dst|$dst, $src}", [],
3006                              SSEPackedInt>, EVEX, T8PD, EVEX_V256,
3007                              EVEX_CD8<64, CD8VF>;
3008
3009     def VMOVNTDQAZ128rm : AVX512PI<0x2A, MRMSrcMem, (outs VR128X:$dst),
3010                              (ins i128mem:$src),
3011                              "vmovntdqa\t{$src, $dst|$dst, $src}", [],
3012                              SSEPackedInt>, EVEX, T8PD, EVEX_V128,
3013                              EVEX_CD8<64, CD8VF>;
3014   }
3015 }
3016
3017 multiclass avx512_movnt<bits<8> opc, string OpcodeStr, PatFrag st_frag,
3018                         ValueType OpVT, RegisterClass RC, X86MemOperand memop,
3019                         Domain d, InstrItinClass itin = IIC_SSE_MOVNT> {
3020   let SchedRW = [WriteStore], mayStore = 1,
3021       AddedComplexity = 400 in
3022   def mr : AVX512PI<opc, MRMDestMem, (outs), (ins memop:$dst, RC:$src),
3023                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3024                     [(st_frag (OpVT RC:$src), addr:$dst)], d, itin>, EVEX;
3025 }
3026
3027 multiclass avx512_movnt_vl<bits<8> opc, string OpcodeStr, PatFrag st_frag,
3028                            string elty, string elsz, string vsz512,
3029                            string vsz256, string vsz128, Domain d,
3030                            Predicate prd, InstrItinClass itin = IIC_SSE_MOVNT> {
3031   let Predicates = [prd] in
3032   defm Z : avx512_movnt<opc, OpcodeStr, st_frag,
3033                         !cast<ValueType>("v"##vsz512##elty##elsz), VR512,
3034                         !cast<X86MemOperand>(elty##"512mem"), d, itin>,
3035                         EVEX_V512;
3036
3037   let Predicates = [prd, HasVLX] in {
3038     defm Z256 : avx512_movnt<opc, OpcodeStr, st_frag,
3039                              !cast<ValueType>("v"##vsz256##elty##elsz), VR256X,
3040                              !cast<X86MemOperand>(elty##"256mem"), d, itin>,
3041                              EVEX_V256;
3042
3043     defm Z128 : avx512_movnt<opc, OpcodeStr, st_frag,
3044                              !cast<ValueType>("v"##vsz128##elty##elsz), VR128X,
3045                              !cast<X86MemOperand>(elty##"128mem"), d, itin>,
3046                              EVEX_V128;
3047   }
3048 }
3049
3050 defm VMOVNTDQ : avx512_movnt_vl<0xE7, "vmovntdq", alignednontemporalstore,
3051                                 "i", "64", "8", "4", "2", SSEPackedInt,
3052                                 HasAVX512>, PD, EVEX_CD8<64, CD8VF>;
3053
3054 defm VMOVNTPD : avx512_movnt_vl<0x2B, "vmovntpd", alignednontemporalstore,
3055                                 "f", "64", "8", "4", "2", SSEPackedDouble,
3056                                 HasAVX512>, PD, VEX_W, EVEX_CD8<64, CD8VF>;
3057
3058 defm VMOVNTPS : avx512_movnt_vl<0x2B, "vmovntps", alignednontemporalstore,
3059                                 "f", "32", "16", "8", "4", SSEPackedSingle,
3060                                 HasAVX512>, PS, EVEX_CD8<32, CD8VF>;
3061
3062 //===----------------------------------------------------------------------===//
3063 // AVX-512 - Integer arithmetic
3064 //
3065 multiclass avx512_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
3066                            X86VectorVTInfo _, OpndItins itins,
3067                            bit IsCommutable = 0> {
3068   defm rr : AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
3069                     (ins _.RC:$src1, _.RC:$src2), OpcodeStr,
3070                     "$src2, $src1", "$src1, $src2",
3071                     (_.VT (OpNode _.RC:$src1, _.RC:$src2)),
3072                     itins.rr, IsCommutable>,
3073             AVX512BIBase, EVEX_4V;
3074
3075   let mayLoad = 1 in
3076     defm rm : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
3077                     (ins _.RC:$src1, _.MemOp:$src2), OpcodeStr,
3078                     "$src2, $src1", "$src1, $src2",
3079                     (_.VT (OpNode _.RC:$src1,
3080                                   (bitconvert (_.LdFrag addr:$src2)))),
3081                     itins.rm>,
3082               AVX512BIBase, EVEX_4V;
3083 }
3084
3085 multiclass avx512_binop_rmb<bits<8> opc, string OpcodeStr, SDNode OpNode,
3086                             X86VectorVTInfo _, OpndItins itins,
3087                             bit IsCommutable = 0> :
3088            avx512_binop_rm<opc, OpcodeStr, OpNode, _, itins, IsCommutable> {
3089   let mayLoad = 1 in
3090     defm rmb : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
3091                     (ins _.RC:$src1, _.ScalarMemOp:$src2), OpcodeStr,
3092                     "${src2}"##_.BroadcastStr##", $src1",
3093                     "$src1, ${src2}"##_.BroadcastStr,
3094                     (_.VT (OpNode _.RC:$src1,
3095                                   (X86VBroadcast
3096                                       (_.ScalarLdFrag addr:$src2)))),
3097                     itins.rm>,
3098                AVX512BIBase, EVEX_4V, EVEX_B;
3099 }
3100
3101 multiclass avx512_binop_rm_vl<bits<8> opc, string OpcodeStr, SDNode OpNode,
3102                               AVX512VLVectorVTInfo VTInfo, OpndItins itins,
3103                               Predicate prd, bit IsCommutable = 0> {
3104   let Predicates = [prd] in
3105     defm Z : avx512_binop_rm<opc, OpcodeStr, OpNode, VTInfo.info512, itins,
3106                              IsCommutable>, EVEX_V512;
3107
3108   let Predicates = [prd, HasVLX] in {
3109     defm Z256 : avx512_binop_rm<opc, OpcodeStr, OpNode, VTInfo.info256, itins,
3110                              IsCommutable>, EVEX_V256;
3111     defm Z128 : avx512_binop_rm<opc, OpcodeStr, OpNode, VTInfo.info128, itins,
3112                              IsCommutable>, EVEX_V128;
3113   }
3114 }
3115
3116 multiclass avx512_binop_rmb_vl<bits<8> opc, string OpcodeStr, SDNode OpNode,
3117                                AVX512VLVectorVTInfo VTInfo, OpndItins itins,
3118                                Predicate prd, bit IsCommutable = 0> {
3119   let Predicates = [prd] in
3120     defm Z : avx512_binop_rmb<opc, OpcodeStr, OpNode, VTInfo.info512, itins,
3121                              IsCommutable>, EVEX_V512;
3122
3123   let Predicates = [prd, HasVLX] in {
3124     defm Z256 : avx512_binop_rmb<opc, OpcodeStr, OpNode, VTInfo.info256, itins,
3125                              IsCommutable>, EVEX_V256;
3126     defm Z128 : avx512_binop_rmb<opc, OpcodeStr, OpNode, VTInfo.info128, itins,
3127                              IsCommutable>, EVEX_V128;
3128   }
3129 }
3130
3131 multiclass avx512_binop_rm_vl_q<bits<8> opc, string OpcodeStr, SDNode OpNode,
3132                                 OpndItins itins, Predicate prd,
3133                                 bit IsCommutable = 0> {
3134   defm NAME : avx512_binop_rmb_vl<opc, OpcodeStr, OpNode, avx512vl_i64_info,
3135                                itins, prd, IsCommutable>,
3136                                VEX_W, EVEX_CD8<64, CD8VF>;
3137 }
3138
3139 multiclass avx512_binop_rm_vl_d<bits<8> opc, string OpcodeStr, SDNode OpNode,
3140                                 OpndItins itins, Predicate prd,
3141                                 bit IsCommutable = 0> {
3142   defm NAME : avx512_binop_rmb_vl<opc, OpcodeStr, OpNode, avx512vl_i32_info,
3143                                itins, prd, IsCommutable>, EVEX_CD8<32, CD8VF>;
3144 }
3145
3146 multiclass avx512_binop_rm_vl_w<bits<8> opc, string OpcodeStr, SDNode OpNode,
3147                                 OpndItins itins, Predicate prd,
3148                                 bit IsCommutable = 0> {
3149   defm NAME : avx512_binop_rm_vl<opc, OpcodeStr, OpNode, avx512vl_i16_info,
3150                               itins, prd, IsCommutable>, EVEX_CD8<16, CD8VF>;
3151 }
3152
3153 multiclass avx512_binop_rm_vl_b<bits<8> opc, string OpcodeStr, SDNode OpNode,
3154                                 OpndItins itins, Predicate prd,
3155                                 bit IsCommutable = 0> {
3156   defm NAME : avx512_binop_rm_vl<opc, OpcodeStr, OpNode, avx512vl_i8_info,
3157                               itins, prd, IsCommutable>, EVEX_CD8<8, CD8VF>;
3158 }
3159
3160 multiclass avx512_binop_rm_vl_dq<bits<8> opc_d, bits<8> opc_q, string OpcodeStr,
3161                                  SDNode OpNode, OpndItins itins, Predicate prd,
3162                                  bit IsCommutable = 0> {
3163   defm Q : avx512_binop_rm_vl_q<opc_q, OpcodeStr#"q", OpNode, itins, prd,
3164                                    IsCommutable>;
3165
3166   defm D : avx512_binop_rm_vl_d<opc_d, OpcodeStr#"d", OpNode, itins, prd,
3167                                    IsCommutable>;
3168 }
3169
3170 multiclass avx512_binop_rm_vl_bw<bits<8> opc_b, bits<8> opc_w, string OpcodeStr,
3171                                  SDNode OpNode, OpndItins itins, Predicate prd,
3172                                  bit IsCommutable = 0> {
3173   defm W : avx512_binop_rm_vl_w<opc_w, OpcodeStr#"w", OpNode, itins, prd,
3174                                    IsCommutable>;
3175
3176   defm B : avx512_binop_rm_vl_b<opc_b, OpcodeStr#"b", OpNode, itins, prd,
3177                                    IsCommutable>;
3178 }
3179
3180 multiclass avx512_binop_rm_vl_all<bits<8> opc_b, bits<8> opc_w,
3181                                   bits<8> opc_d, bits<8> opc_q,
3182                                   string OpcodeStr, SDNode OpNode,
3183                                   OpndItins itins, bit IsCommutable = 0> {
3184   defm NAME : avx512_binop_rm_vl_dq<opc_d, opc_q, OpcodeStr, OpNode,
3185                                     itins, HasAVX512, IsCommutable>,
3186               avx512_binop_rm_vl_bw<opc_b, opc_w, OpcodeStr, OpNode,
3187                                     itins, HasBWI, IsCommutable>;
3188 }
3189
3190 multiclass avx512_binop_rm2<bits<8> opc, string OpcodeStr, OpndItins itins,
3191                             SDNode OpNode,X86VectorVTInfo _Src,
3192                             X86VectorVTInfo _Dst, bit IsCommutable = 0> {
3193   defm rr : AVX512_maskable<opc, MRMSrcReg, _Dst, (outs _Dst.RC:$dst),
3194                             (ins _Src.RC:$src1, _Src.RC:$src2), OpcodeStr,
3195                             "$src2, $src1","$src1, $src2",
3196                             (_Dst.VT (OpNode
3197                                          (_Src.VT _Src.RC:$src1),
3198                                          (_Src.VT _Src.RC:$src2))),
3199                             itins.rr, IsCommutable>,
3200                             AVX512BIBase, EVEX_4V;
3201   let mayLoad = 1 in {
3202       defm rm : AVX512_maskable<opc, MRMSrcMem, _Dst, (outs _Dst.RC:$dst),
3203                             (ins _Src.RC:$src1, _Src.MemOp:$src2), OpcodeStr,
3204                             "$src2, $src1", "$src1, $src2",
3205                             (_Dst.VT (OpNode (_Src.VT _Src.RC:$src1),
3206                                           (bitconvert (_Src.LdFrag addr:$src2)))),
3207                             itins.rm>,
3208                             AVX512BIBase, EVEX_4V;
3209
3210       defm rmb : AVX512_maskable<opc, MRMSrcMem, _Dst, (outs _Dst.RC:$dst),
3211                         (ins _Src.RC:$src1, _Dst.ScalarMemOp:$src2),
3212                         OpcodeStr,
3213                         "${src2}"##_Dst.BroadcastStr##", $src1",
3214                          "$src1, ${src2}"##_Dst.BroadcastStr,
3215                         (_Dst.VT (OpNode (_Src.VT _Src.RC:$src1), (bitconvert
3216                                      (_Dst.VT (X86VBroadcast
3217                                               (_Dst.ScalarLdFrag addr:$src2)))))),
3218                         itins.rm>,
3219                         AVX512BIBase, EVEX_4V, EVEX_B;
3220   }
3221 }
3222
3223 defm VPADD : avx512_binop_rm_vl_all<0xFC, 0xFD, 0xFE, 0xD4, "vpadd", add,
3224                                     SSE_INTALU_ITINS_P, 1>;
3225 defm VPSUB : avx512_binop_rm_vl_all<0xF8, 0xF9, 0xFA, 0xFB, "vpsub", sub,
3226                                     SSE_INTALU_ITINS_P, 0>;
3227 defm VPADDS : avx512_binop_rm_vl_bw<0xEC, 0xED, "vpadds", X86adds,
3228                                     SSE_INTALU_ITINS_P, HasBWI, 1>;
3229 defm VPSUBS : avx512_binop_rm_vl_bw<0xE8, 0xE9, "vpsubs", X86subs,
3230                                     SSE_INTALU_ITINS_P, HasBWI, 0>;
3231 defm VPADDUS : avx512_binop_rm_vl_bw<0xDC, 0xDD, "vpaddus", X86addus,
3232                                      SSE_INTALU_ITINS_P, HasBWI, 1>;
3233 defm VPSUBUS : avx512_binop_rm_vl_bw<0xD8, 0xD9, "vpsubus", X86subus,
3234                                      SSE_INTALU_ITINS_P, HasBWI, 0>;
3235 defm VPMULLD : avx512_binop_rm_vl_d<0x40, "vpmulld", mul,
3236                                     SSE_INTALU_ITINS_P, HasAVX512, 1>, T8PD;
3237 defm VPMULLW : avx512_binop_rm_vl_w<0xD5, "vpmullw", mul,
3238                                     SSE_INTALU_ITINS_P, HasBWI, 1>;
3239 defm VPMULLQ : avx512_binop_rm_vl_q<0x40, "vpmullq", mul,
3240                                     SSE_INTALU_ITINS_P, HasDQI, 1>, T8PD;
3241 defm VPMULHW : avx512_binop_rm_vl_w<0xE5, "vpmulhw", mulhs, SSE_INTALU_ITINS_P,
3242                                     HasBWI, 1>;
3243 defm VPMULHUW : avx512_binop_rm_vl_w<0xE4, "vpmulhuw", mulhu, SSE_INTMUL_ITINS_P,
3244                                      HasBWI, 1>;
3245 defm VPMULHRSW : avx512_binop_rm_vl_w<0x0B, "vpmulhrsw", X86mulhrs, SSE_INTMUL_ITINS_P,
3246                                       HasBWI, 1>, T8PD;
3247 defm VPAVG : avx512_binop_rm_vl_bw<0xE0, 0xE3, "vpavg", X86avg,
3248                                    SSE_INTALU_ITINS_P, HasBWI, 1>;
3249
3250 multiclass avx512_binop_all<bits<8> opc, string OpcodeStr, OpndItins itins,
3251                             SDNode OpNode, bit IsCommutable = 0> {
3252
3253   defm NAME#Z : avx512_binop_rm2<opc, OpcodeStr, itins, OpNode,
3254                                  v16i32_info, v8i64_info, IsCommutable>,
3255                                 EVEX_V512, EVEX_CD8<64, CD8VF>, VEX_W;
3256   let Predicates = [HasVLX] in {
3257     defm NAME#Z256 : avx512_binop_rm2<opc, OpcodeStr, itins, OpNode,
3258                                       v8i32x_info, v4i64x_info, IsCommutable>,
3259                                      EVEX_V256, EVEX_CD8<64, CD8VF>, VEX_W;
3260     defm NAME#Z128 : avx512_binop_rm2<opc, OpcodeStr, itins, OpNode,
3261                                       v4i32x_info, v2i64x_info, IsCommutable>,
3262                                      EVEX_V128, EVEX_CD8<64, CD8VF>, VEX_W;
3263   }
3264 }
3265
3266 defm VPMULDQ : avx512_binop_all<0x28, "vpmuldq", SSE_INTALU_ITINS_P,
3267                    X86pmuldq, 1>,T8PD;
3268 defm VPMULUDQ : avx512_binop_all<0xF4, "vpmuludq", SSE_INTMUL_ITINS_P,
3269                    X86pmuludq, 1>;
3270
3271 multiclass avx512_packs_rmb<bits<8> opc, string OpcodeStr, SDNode OpNode,
3272                             X86VectorVTInfo _Src, X86VectorVTInfo _Dst> {
3273   let mayLoad = 1 in {
3274       defm rmb : AVX512_maskable<opc, MRMSrcMem, _Dst, (outs _Dst.RC:$dst),
3275                         (ins _Src.RC:$src1, _Src.ScalarMemOp:$src2),
3276                         OpcodeStr,
3277                         "${src2}"##_Src.BroadcastStr##", $src1",
3278                          "$src1, ${src2}"##_Src.BroadcastStr,
3279                         (_Dst.VT (OpNode (_Src.VT _Src.RC:$src1), (bitconvert
3280                                      (_Src.VT (X86VBroadcast
3281                                               (_Src.ScalarLdFrag addr:$src2))))))>,
3282                         EVEX_4V, EVEX_B, EVEX_CD8<_Src.EltSize, CD8VF>;
3283   }
3284 }
3285
3286 multiclass avx512_packs_rm<bits<8> opc, string OpcodeStr,
3287                             SDNode OpNode,X86VectorVTInfo _Src,
3288                             X86VectorVTInfo _Dst> {
3289   defm rr : AVX512_maskable<opc, MRMSrcReg, _Dst, (outs _Dst.RC:$dst),
3290                             (ins _Src.RC:$src1, _Src.RC:$src2), OpcodeStr,
3291                             "$src2, $src1","$src1, $src2",
3292                             (_Dst.VT (OpNode
3293                                          (_Src.VT _Src.RC:$src1),
3294                                          (_Src.VT _Src.RC:$src2)))>,
3295                             EVEX_CD8<_Src.EltSize, CD8VF>, EVEX_4V;
3296   let mayLoad = 1 in {
3297     defm rm : AVX512_maskable<opc, MRMSrcMem, _Dst, (outs _Dst.RC:$dst),
3298                           (ins _Src.RC:$src1, _Src.MemOp:$src2), OpcodeStr,
3299                           "$src2, $src1", "$src1, $src2",
3300                           (_Dst.VT (OpNode (_Src.VT _Src.RC:$src1),
3301                                         (bitconvert (_Src.LdFrag addr:$src2))))>,
3302                            EVEX_4V, EVEX_CD8<_Src.EltSize, CD8VF>;
3303   }
3304 }
3305
3306 multiclass avx512_packs_all_i32_i16<bits<8> opc, string OpcodeStr,
3307                                     SDNode OpNode> {
3308   defm NAME#Z : avx512_packs_rm<opc, OpcodeStr, OpNode, v16i32_info,
3309                                  v32i16_info>,
3310                 avx512_packs_rmb<opc, OpcodeStr, OpNode, v16i32_info,
3311                                  v32i16_info>, EVEX_V512;
3312   let Predicates = [HasVLX] in {
3313     defm NAME#Z256 : avx512_packs_rm<opc, OpcodeStr, OpNode, v8i32x_info,
3314                                      v16i16x_info>,
3315                      avx512_packs_rmb<opc, OpcodeStr, OpNode, v8i32x_info,
3316                                      v16i16x_info>, EVEX_V256;
3317     defm NAME#Z128 : avx512_packs_rm<opc, OpcodeStr, OpNode, v4i32x_info,
3318                                      v8i16x_info>,
3319                      avx512_packs_rmb<opc, OpcodeStr, OpNode, v4i32x_info,
3320                                      v8i16x_info>, EVEX_V128;
3321   }
3322 }
3323 multiclass avx512_packs_all_i16_i8<bits<8> opc, string OpcodeStr,
3324                             SDNode OpNode> {
3325   defm NAME#Z : avx512_packs_rm<opc, OpcodeStr, OpNode, v32i16_info,
3326                                 v64i8_info>, EVEX_V512;
3327   let Predicates = [HasVLX] in {
3328     defm NAME#Z256 : avx512_packs_rm<opc, OpcodeStr, OpNode, v16i16x_info,
3329                                     v32i8x_info>, EVEX_V256;
3330     defm NAME#Z128 : avx512_packs_rm<opc, OpcodeStr, OpNode, v8i16x_info,
3331                                     v16i8x_info>, EVEX_V128;
3332   }
3333 }
3334
3335 multiclass avx512_vpmadd<bits<8> opc, string OpcodeStr,
3336                             SDNode OpNode, AVX512VLVectorVTInfo _Src,
3337                             AVX512VLVectorVTInfo _Dst> {
3338   defm NAME#Z : avx512_packs_rm<opc, OpcodeStr, OpNode, _Src.info512,
3339                                 _Dst.info512>, EVEX_V512;
3340   let Predicates = [HasVLX] in {
3341     defm NAME#Z256 : avx512_packs_rm<opc, OpcodeStr, OpNode, _Src.info256,
3342                                      _Dst.info256>, EVEX_V256;
3343     defm NAME#Z128 : avx512_packs_rm<opc, OpcodeStr, OpNode, _Src.info128,
3344                                      _Dst.info128>, EVEX_V128;
3345   }
3346 }
3347
3348 let Predicates = [HasBWI] in {
3349   defm VPACKSSDW : avx512_packs_all_i32_i16<0x6B, "vpackssdw", X86Packss>, PD;
3350   defm VPACKUSDW : avx512_packs_all_i32_i16<0x2b, "vpackusdw", X86Packus>, T8PD;
3351   defm VPACKSSWB : avx512_packs_all_i16_i8 <0x63, "vpacksswb", X86Packss>, AVX512BIBase, VEX_W;
3352   defm VPACKUSWB : avx512_packs_all_i16_i8 <0x67, "vpackuswb", X86Packus>, AVX512BIBase, VEX_W;
3353
3354   defm VPMADDUBSW : avx512_vpmadd<0x04, "vpmaddubsw", X86vpmaddubsw,
3355                        avx512vl_i8_info, avx512vl_i16_info>, AVX512BIBase, T8PD;
3356   defm VPMADDWD   : avx512_vpmadd<0xF5, "vpmaddwd", X86vpmaddwd,
3357                        avx512vl_i16_info, avx512vl_i32_info>, AVX512BIBase;
3358 }
3359
3360 defm VPMAXSB : avx512_binop_rm_vl_b<0x3C, "vpmaxsb", smax,
3361                                      SSE_INTALU_ITINS_P, HasBWI, 1>, T8PD;
3362 defm VPMAXSW : avx512_binop_rm_vl_w<0xEE, "vpmaxsw", smax,
3363                                      SSE_INTALU_ITINS_P, HasBWI, 1>;
3364 defm VPMAXS : avx512_binop_rm_vl_dq<0x3D, 0x3D, "vpmaxs", smax,
3365                                      SSE_INTALU_ITINS_P, HasAVX512, 1>, T8PD;
3366
3367 defm VPMAXUB : avx512_binop_rm_vl_b<0xDE, "vpmaxub", umax,
3368                                      SSE_INTALU_ITINS_P, HasBWI, 1>;
3369 defm VPMAXUW : avx512_binop_rm_vl_w<0x3E, "vpmaxuw", umax,
3370                                      SSE_INTALU_ITINS_P, HasBWI, 1>, T8PD;
3371 defm VPMAXU : avx512_binop_rm_vl_dq<0x3F, 0x3F, "vpmaxu", umax,
3372                                      SSE_INTALU_ITINS_P, HasAVX512, 1>, T8PD;
3373
3374 defm VPMINSB : avx512_binop_rm_vl_b<0x38, "vpminsb", smin,
3375                                      SSE_INTALU_ITINS_P, HasBWI, 1>, T8PD;
3376 defm VPMINSW : avx512_binop_rm_vl_w<0xEA, "vpminsw", smin,
3377                                      SSE_INTALU_ITINS_P, HasBWI, 1>;
3378 defm VPMINS : avx512_binop_rm_vl_dq<0x39, 0x39, "vpmins", smin,
3379                                      SSE_INTALU_ITINS_P, HasAVX512, 1>, T8PD;
3380
3381 defm VPMINUB : avx512_binop_rm_vl_b<0xDA, "vpminub", umin,
3382                                      SSE_INTALU_ITINS_P, HasBWI, 1>;
3383 defm VPMINUW : avx512_binop_rm_vl_w<0x3A, "vpminuw", umin,
3384                                      SSE_INTALU_ITINS_P, HasBWI, 1>, T8PD;
3385 defm VPMINU : avx512_binop_rm_vl_dq<0x3B, 0x3B, "vpminu", umin,
3386                                      SSE_INTALU_ITINS_P, HasAVX512, 1>, T8PD;
3387 //===----------------------------------------------------------------------===//
3388 // AVX-512  Logical Instructions
3389 //===----------------------------------------------------------------------===//
3390
3391 defm VPAND : avx512_binop_rm_vl_dq<0xDB, 0xDB, "vpand", and,
3392                                   SSE_INTALU_ITINS_P, HasAVX512, 1>;
3393 defm VPOR : avx512_binop_rm_vl_dq<0xEB, 0xEB, "vpor", or,
3394                                   SSE_INTALU_ITINS_P, HasAVX512, 1>;
3395 defm VPXOR : avx512_binop_rm_vl_dq<0xEF, 0xEF, "vpxor", xor,
3396                                   SSE_INTALU_ITINS_P, HasAVX512, 1>;
3397 defm VPANDN : avx512_binop_rm_vl_dq<0xDF, 0xDF, "vpandn", X86andnp,
3398                                   SSE_INTALU_ITINS_P, HasAVX512, 0>;
3399
3400 //===----------------------------------------------------------------------===//
3401 // AVX-512  FP arithmetic
3402 //===----------------------------------------------------------------------===//
3403 multiclass avx512_fp_scalar<bits<8> opc, string OpcodeStr,X86VectorVTInfo _,
3404                          SDNode OpNode, SDNode VecNode, OpndItins itins,
3405                          bit IsCommutable> {
3406
3407   defm rr_Int : AVX512_maskable_scalar<opc, MRMSrcReg, _, (outs _.RC:$dst),
3408                            (ins _.RC:$src1, _.RC:$src2), OpcodeStr,
3409                            "$src2, $src1", "$src1, $src2",
3410                            (VecNode (_.VT _.RC:$src1), (_.VT _.RC:$src2),
3411                            (i32 FROUND_CURRENT)),
3412                            itins.rr, IsCommutable>;
3413
3414   defm rm_Int : AVX512_maskable_scalar<opc, MRMSrcMem, _, (outs _.RC:$dst),
3415                          (ins _.RC:$src1, _.MemOp:$src2), OpcodeStr,
3416                          "$src2, $src1", "$src1, $src2",
3417                          (VecNode (_.VT _.RC:$src1),
3418                           (_.VT (scalar_to_vector (_.ScalarLdFrag addr:$src2))),
3419                            (i32 FROUND_CURRENT)),
3420                          itins.rm, IsCommutable>;
3421   let isCodeGenOnly = 1, isCommutable = IsCommutable,
3422       Predicates = [HasAVX512] in {
3423   def rr : I< opc, MRMSrcReg, (outs _.FRC:$dst),
3424                          (ins _.FRC:$src1, _.FRC:$src2),
3425                           OpcodeStr#"\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3426                           [(set _.FRC:$dst, (OpNode _.FRC:$src1, _.FRC:$src2))],
3427                           itins.rr>;
3428   def rm : I< opc, MRMSrcMem, (outs _.FRC:$dst),
3429                          (ins _.FRC:$src1, _.ScalarMemOp:$src2),
3430                          OpcodeStr#"\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3431                          [(set _.FRC:$dst, (OpNode _.FRC:$src1,
3432                          (_.ScalarLdFrag addr:$src2)))], itins.rr>;
3433   }
3434 }
3435
3436 multiclass avx512_fp_scalar_round<bits<8> opc, string OpcodeStr,X86VectorVTInfo _,
3437                          SDNode VecNode, OpndItins itins, bit IsCommutable = 0> {
3438
3439   defm rrb : AVX512_maskable_scalar<opc, MRMSrcReg, _, (outs _.RC:$dst),
3440                           (ins _.RC:$src1, _.RC:$src2, AVX512RC:$rc), OpcodeStr,
3441                           "$rc, $src2, $src1", "$src1, $src2, $rc",
3442                           (VecNode (_.VT _.RC:$src1), (_.VT _.RC:$src2),
3443                           (i32 imm:$rc)), itins.rr, IsCommutable>,
3444                           EVEX_B, EVEX_RC;
3445 }
3446 multiclass avx512_fp_scalar_sae<bits<8> opc, string OpcodeStr,X86VectorVTInfo _,
3447                          SDNode VecNode, OpndItins itins, bit IsCommutable> {
3448
3449   defm rrb : AVX512_maskable_scalar<opc, MRMSrcReg, _, (outs _.RC:$dst),
3450                             (ins _.RC:$src1, _.RC:$src2), OpcodeStr,
3451                             "{sae}, $src2, $src1", "$src1, $src2, {sae}",
3452                             (VecNode (_.VT _.RC:$src1), (_.VT _.RC:$src2),
3453                             (i32 FROUND_NO_EXC))>, EVEX_B;
3454 }
3455
3456 multiclass avx512_binop_s_round<bits<8> opc, string OpcodeStr, SDNode OpNode,
3457                                   SDNode VecNode,
3458                                   SizeItins itins, bit IsCommutable> {
3459   defm SSZ : avx512_fp_scalar<opc, OpcodeStr#"ss", f32x_info, OpNode, VecNode,
3460                               itins.s, IsCommutable>,
3461              avx512_fp_scalar_round<opc, OpcodeStr#"ss", f32x_info, VecNode,
3462                               itins.s, IsCommutable>,
3463                               XS, EVEX_4V, VEX_LIG,  EVEX_CD8<32, CD8VT1>;
3464   defm SDZ : avx512_fp_scalar<opc, OpcodeStr#"sd", f64x_info, OpNode, VecNode,
3465                               itins.d,                  IsCommutable>,
3466              avx512_fp_scalar_round<opc, OpcodeStr#"sd", f64x_info, VecNode,
3467                               itins.d, IsCommutable>,
3468                               XD, VEX_W, EVEX_4V, VEX_LIG, EVEX_CD8<64, CD8VT1>;
3469 }
3470
3471 multiclass avx512_binop_s_sae<bits<8> opc, string OpcodeStr, SDNode OpNode,
3472                                   SDNode VecNode,
3473                                   SizeItins itins, bit IsCommutable> {
3474   defm SSZ : avx512_fp_scalar<opc, OpcodeStr#"ss", f32x_info, OpNode, VecNode,
3475                               itins.s, IsCommutable>,
3476              avx512_fp_scalar_sae<opc, OpcodeStr#"ss", f32x_info, VecNode,
3477                               itins.s, IsCommutable>,
3478                               XS, EVEX_4V, VEX_LIG,  EVEX_CD8<32, CD8VT1>;
3479   defm SDZ : avx512_fp_scalar<opc, OpcodeStr#"sd", f64x_info, OpNode, VecNode,
3480                               itins.d,                  IsCommutable>,
3481              avx512_fp_scalar_sae<opc, OpcodeStr#"sd", f64x_info, VecNode,
3482                               itins.d, IsCommutable>,
3483                               XD, VEX_W, EVEX_4V, VEX_LIG, EVEX_CD8<64, CD8VT1>;
3484 }
3485 defm VADD : avx512_binop_s_round<0x58, "vadd", fadd, X86faddRnd, SSE_ALU_ITINS_S, 1>;
3486 defm VMUL : avx512_binop_s_round<0x59, "vmul", fmul, X86fmulRnd, SSE_ALU_ITINS_S, 1>;
3487 defm VSUB : avx512_binop_s_round<0x5C, "vsub", fsub, X86fsubRnd, SSE_ALU_ITINS_S, 0>;
3488 defm VDIV : avx512_binop_s_round<0x5E, "vdiv", fdiv, X86fdivRnd, SSE_ALU_ITINS_S, 0>;
3489 defm VMIN : avx512_binop_s_sae  <0x5D, "vmin", X86fmin, X86fminRnd, SSE_ALU_ITINS_S, 1>;
3490 defm VMAX : avx512_binop_s_sae  <0x5F, "vmax", X86fmax, X86fmaxRnd, SSE_ALU_ITINS_S, 1>;
3491
3492 multiclass avx512_fp_packed<bits<8> opc, string OpcodeStr, SDNode OpNode,
3493                             X86VectorVTInfo _, bit IsCommutable> {
3494   defm rr: AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
3495                   (ins _.RC:$src1, _.RC:$src2), OpcodeStr##_.Suffix,
3496                   "$src2, $src1", "$src1, $src2",
3497                   (_.VT (OpNode _.RC:$src1, _.RC:$src2))>, EVEX_4V;
3498   let mayLoad = 1 in {
3499     defm rm: AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
3500                     (ins _.RC:$src1, _.MemOp:$src2), OpcodeStr##_.Suffix,
3501                     "$src2, $src1", "$src1, $src2",
3502                     (OpNode _.RC:$src1, (_.LdFrag addr:$src2))>, EVEX_4V;
3503     defm rmb: AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
3504                      (ins _.RC:$src1, _.ScalarMemOp:$src2), OpcodeStr##_.Suffix,
3505                      "${src2}"##_.BroadcastStr##", $src1",
3506                      "$src1, ${src2}"##_.BroadcastStr,
3507                      (OpNode  _.RC:$src1, (_.VT (X86VBroadcast
3508                                                 (_.ScalarLdFrag addr:$src2))))>,
3509                      EVEX_4V, EVEX_B;
3510   }//let mayLoad = 1
3511 }
3512
3513 multiclass avx512_fp_round_packed<bits<8> opc, string OpcodeStr, SDNode OpNodeRnd,
3514                             X86VectorVTInfo _> {
3515   defm rb: AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
3516                   (ins _.RC:$src1, _.RC:$src2, AVX512RC:$rc), OpcodeStr##_.Suffix,
3517                   "$rc, $src2, $src1", "$src1, $src2, $rc",
3518                   (_.VT (OpNodeRnd _.RC:$src1, _.RC:$src2, (i32 imm:$rc)))>,
3519                   EVEX_4V, EVEX_B, EVEX_RC;
3520 }
3521
3522
3523 multiclass avx512_fp_sae_packed<bits<8> opc, string OpcodeStr, SDNode OpNodeRnd,
3524                             X86VectorVTInfo _> {
3525   defm rb: AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
3526                   (ins _.RC:$src1, _.RC:$src2), OpcodeStr##_.Suffix,
3527                   "{sae}, $src2, $src1", "$src1, $src2, {sae}",
3528                   (_.VT (OpNodeRnd _.RC:$src1, _.RC:$src2, (i32 FROUND_NO_EXC)))>,
3529                   EVEX_4V, EVEX_B;
3530 }
3531
3532 multiclass avx512_fp_binop_p<bits<8> opc, string OpcodeStr, SDNode OpNode,
3533                              bit IsCommutable = 0> {
3534   defm PSZ : avx512_fp_packed<opc, OpcodeStr, OpNode, v16f32_info,
3535                               IsCommutable>, EVEX_V512, PS,
3536                               EVEX_CD8<32, CD8VF>;
3537   defm PDZ : avx512_fp_packed<opc, OpcodeStr, OpNode, v8f64_info,
3538                               IsCommutable>, EVEX_V512, PD, VEX_W,
3539                               EVEX_CD8<64, CD8VF>;
3540
3541     // Define only if AVX512VL feature is present.
3542   let Predicates = [HasVLX] in {
3543     defm PSZ128 : avx512_fp_packed<opc, OpcodeStr, OpNode, v4f32x_info,
3544                                    IsCommutable>, EVEX_V128, PS,
3545                                    EVEX_CD8<32, CD8VF>;
3546     defm PSZ256 : avx512_fp_packed<opc, OpcodeStr, OpNode, v8f32x_info,
3547                                    IsCommutable>, EVEX_V256, PS,
3548                                    EVEX_CD8<32, CD8VF>;
3549     defm PDZ128 : avx512_fp_packed<opc, OpcodeStr, OpNode, v2f64x_info,
3550                                    IsCommutable>, EVEX_V128, PD, VEX_W,
3551                                    EVEX_CD8<64, CD8VF>;
3552     defm PDZ256 : avx512_fp_packed<opc, OpcodeStr, OpNode, v4f64x_info,
3553                                    IsCommutable>, EVEX_V256, PD, VEX_W,
3554                                    EVEX_CD8<64, CD8VF>;
3555   }
3556 }
3557
3558 multiclass avx512_fp_binop_p_round<bits<8> opc, string OpcodeStr, SDNode OpNodeRnd> {
3559   defm PSZ : avx512_fp_round_packed<opc, OpcodeStr, OpNodeRnd, v16f32_info>,
3560                               EVEX_V512, PS, EVEX_CD8<32, CD8VF>;
3561   defm PDZ : avx512_fp_round_packed<opc, OpcodeStr, OpNodeRnd, v8f64_info>,
3562                               EVEX_V512, PD, VEX_W,EVEX_CD8<64, CD8VF>;
3563 }
3564
3565 multiclass avx512_fp_binop_p_sae<bits<8> opc, string OpcodeStr, SDNode OpNodeRnd> {
3566   defm PSZ : avx512_fp_sae_packed<opc, OpcodeStr, OpNodeRnd, v16f32_info>,
3567                               EVEX_V512, PS, EVEX_CD8<32, CD8VF>;
3568   defm PDZ : avx512_fp_sae_packed<opc, OpcodeStr, OpNodeRnd, v8f64_info>,
3569                               EVEX_V512, PD, VEX_W,EVEX_CD8<64, CD8VF>;
3570 }
3571
3572 defm VADD : avx512_fp_binop_p<0x58, "vadd", fadd, 1>,
3573             avx512_fp_binop_p_round<0x58, "vadd", X86faddRnd>;
3574 defm VMUL : avx512_fp_binop_p<0x59, "vmul", fmul, 1>,
3575             avx512_fp_binop_p_round<0x59, "vmul", X86fmulRnd>;
3576 defm VSUB : avx512_fp_binop_p<0x5C, "vsub", fsub>,
3577             avx512_fp_binop_p_round<0x5C, "vsub", X86fsubRnd>;
3578 defm VDIV : avx512_fp_binop_p<0x5E, "vdiv", fdiv>,
3579             avx512_fp_binop_p_round<0x5E, "vdiv", X86fdivRnd>;
3580 defm VMIN : avx512_fp_binop_p<0x5D, "vmin", X86fmin, 1>,
3581             avx512_fp_binop_p_sae<0x5D, "vmin", X86fminRnd>;
3582 defm VMAX : avx512_fp_binop_p<0x5F, "vmax", X86fmax, 1>,
3583             avx512_fp_binop_p_sae<0x5F, "vmax", X86fmaxRnd>;
3584 let Predicates = [HasDQI] in {
3585   defm VAND  : avx512_fp_binop_p<0x54, "vand", X86fand, 1>;
3586   defm VANDN : avx512_fp_binop_p<0x55, "vandn", X86fandn, 0>;
3587   defm VOR   : avx512_fp_binop_p<0x56, "vor", X86for, 1>;
3588   defm VXOR  : avx512_fp_binop_p<0x57, "vxor", X86fxor, 1>;
3589 }
3590
3591 multiclass avx512_fp_scalef_p<bits<8> opc, string OpcodeStr, SDNode OpNode,
3592                             X86VectorVTInfo _> {
3593   defm rr: AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
3594                   (ins _.RC:$src1, _.RC:$src2), OpcodeStr##_.Suffix,
3595                   "$src2, $src1", "$src1, $src2",
3596                   (_.VT (OpNode _.RC:$src1, _.RC:$src2, (i32 FROUND_CURRENT)))>, EVEX_4V;
3597   let mayLoad = 1 in {
3598     defm rm: AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
3599                     (ins _.RC:$src1, _.MemOp:$src2), OpcodeStr##_.Suffix,
3600                     "$src2, $src1", "$src1, $src2",
3601                     (OpNode _.RC:$src1, (_.LdFrag addr:$src2), (i32 FROUND_CURRENT))>, EVEX_4V;
3602     defm rmb: AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
3603                      (ins _.RC:$src1, _.ScalarMemOp:$src2), OpcodeStr##_.Suffix,
3604                      "${src2}"##_.BroadcastStr##", $src1",
3605                      "$src1, ${src2}"##_.BroadcastStr,
3606                      (OpNode  _.RC:$src1, (_.VT (X86VBroadcast
3607                                                 (_.ScalarLdFrag addr:$src2))), (i32 FROUND_CURRENT))>,
3608                      EVEX_4V, EVEX_B;
3609   }//let mayLoad = 1
3610 }
3611
3612 multiclass avx512_fp_scalef_scalar<bits<8> opc, string OpcodeStr, SDNode OpNode,
3613                             X86VectorVTInfo _> {
3614   defm rr: AVX512_maskable_scalar<opc, MRMSrcReg, _, (outs _.RC:$dst),
3615                   (ins _.RC:$src1, _.RC:$src2), OpcodeStr##_.Suffix,
3616                   "$src2, $src1", "$src1, $src2",
3617                   (_.VT (OpNode _.RC:$src1, _.RC:$src2, (i32 FROUND_CURRENT)))>;
3618   let mayLoad = 1 in {
3619     defm rm: AVX512_maskable_scalar<opc, MRMSrcMem, _, (outs _.RC:$dst),
3620                     (ins _.RC:$src1, _.MemOp:$src2), OpcodeStr##_.Suffix,
3621                     "$src2, $src1", "$src1, $src2",
3622                     (OpNode _.RC:$src1, (_.LdFrag addr:$src2), (i32 FROUND_CURRENT))>;
3623   }//let mayLoad = 1
3624 }
3625
3626 multiclass avx512_fp_scalef_all<bits<8> opc, bits<8> opcScaler, string OpcodeStr, SDNode OpNode> {
3627   defm PSZ : avx512_fp_scalef_p<opc, OpcodeStr, OpNode, v16f32_info>,
3628              avx512_fp_round_packed<opc, OpcodeStr, OpNode, v16f32_info>,
3629                               EVEX_V512, EVEX_CD8<32, CD8VF>;
3630   defm PDZ : avx512_fp_scalef_p<opc, OpcodeStr, OpNode, v8f64_info>,
3631              avx512_fp_round_packed<opc, OpcodeStr, OpNode, v8f64_info>,
3632                               EVEX_V512, VEX_W, EVEX_CD8<64, CD8VF>;
3633   defm SSZ128 : avx512_fp_scalef_scalar<opcScaler, OpcodeStr, OpNode, f32x_info>,
3634                 avx512_fp_scalar_round<opcScaler, OpcodeStr##"ss", f32x_info, OpNode, SSE_ALU_ITINS_S.s>,
3635                               EVEX_4V,EVEX_CD8<32, CD8VT1>;
3636   defm SDZ128 : avx512_fp_scalef_scalar<opcScaler, OpcodeStr, OpNode, f64x_info>,
3637                 avx512_fp_scalar_round<opcScaler, OpcodeStr##"sd", f64x_info, OpNode, SSE_ALU_ITINS_S.d>,
3638                               EVEX_4V, EVEX_CD8<64, CD8VT1>, VEX_W;
3639
3640   // Define only if AVX512VL feature is present.
3641   let Predicates = [HasVLX] in {
3642     defm PSZ128 : avx512_fp_scalef_p<opc, OpcodeStr, OpNode, v4f32x_info>,
3643                                    EVEX_V128, EVEX_CD8<32, CD8VF>;
3644     defm PSZ256 : avx512_fp_scalef_p<opc, OpcodeStr, OpNode, v8f32x_info>,
3645                                    EVEX_V256, EVEX_CD8<32, CD8VF>;
3646     defm PDZ128 : avx512_fp_scalef_p<opc, OpcodeStr, OpNode, v2f64x_info>,
3647                                    EVEX_V128, VEX_W, EVEX_CD8<64, CD8VF>;
3648     defm PDZ256 : avx512_fp_scalef_p<opc, OpcodeStr, OpNode, v4f64x_info>,
3649                                    EVEX_V256, VEX_W, EVEX_CD8<64, CD8VF>;
3650   }
3651 }
3652 defm VSCALEF : avx512_fp_scalef_all<0x2C, 0x2D, "vscalef", X86scalef>, T8PD;
3653
3654 //===----------------------------------------------------------------------===//
3655 // AVX-512  VPTESTM instructions
3656 //===----------------------------------------------------------------------===//
3657
3658 multiclass avx512_vptest<bits<8> opc, string OpcodeStr, SDNode OpNode,
3659                             X86VectorVTInfo _> {
3660   defm rr : AVX512_maskable_cmp<opc, MRMSrcReg, _, (outs _.KRC:$dst),
3661                    (ins _.RC:$src1, _.RC:$src2), OpcodeStr,
3662                       "$src2, $src1", "$src1, $src2",
3663                    (OpNode (_.VT _.RC:$src1), (_.VT _.RC:$src2))>,
3664                     EVEX_4V;
3665   let mayLoad = 1 in
3666   defm rm : AVX512_maskable_cmp<opc, MRMSrcMem, _, (outs _.KRC:$dst),
3667                    (ins _.RC:$src1, _.MemOp:$src2), OpcodeStr,
3668                        "$src2, $src1", "$src1, $src2",
3669                    (OpNode (_.VT _.RC:$src1),
3670                     (_.VT (bitconvert (_.LdFrag addr:$src2))))>,
3671                     EVEX_4V,
3672                    EVEX_CD8<_.EltSize, CD8VF>;
3673 }
3674
3675 multiclass avx512_vptest_mb<bits<8> opc, string OpcodeStr, SDNode OpNode,
3676                             X86VectorVTInfo _> {
3677   let mayLoad = 1 in
3678   defm rmb : AVX512_maskable_cmp<opc, MRMSrcMem, _, (outs _.KRC:$dst),
3679                     (ins _.RC:$src1, _.ScalarMemOp:$src2), OpcodeStr,
3680                     "${src2}"##_.BroadcastStr##", $src1",
3681                     "$src1, ${src2}"##_.BroadcastStr,
3682                     (OpNode (_.VT _.RC:$src1), (_.VT (X86VBroadcast
3683                                                 (_.ScalarLdFrag addr:$src2))))>,
3684                     EVEX_B, EVEX_4V, EVEX_CD8<_.EltSize, CD8VF>;
3685 }
3686 multiclass avx512_vptest_dq_sizes<bits<8> opc, string OpcodeStr, SDNode OpNode,
3687                                   AVX512VLVectorVTInfo _> {
3688   let Predicates  = [HasAVX512] in
3689   defm Z : avx512_vptest<opc, OpcodeStr, OpNode, _.info512>,
3690            avx512_vptest_mb<opc, OpcodeStr, OpNode, _.info512>, EVEX_V512;
3691
3692   let Predicates = [HasAVX512, HasVLX] in {
3693   defm Z256 : avx512_vptest<opc, OpcodeStr, OpNode, _.info256>,
3694               avx512_vptest_mb<opc, OpcodeStr, OpNode, _.info256>, EVEX_V256;
3695   defm Z128 : avx512_vptest<opc, OpcodeStr, OpNode, _.info128>,
3696               avx512_vptest_mb<opc, OpcodeStr, OpNode, _.info128>, EVEX_V128;
3697   }
3698 }
3699
3700 multiclass avx512_vptest_dq<bits<8> opc, string OpcodeStr, SDNode OpNode> {
3701   defm D : avx512_vptest_dq_sizes<opc, OpcodeStr#"d", OpNode,
3702                                  avx512vl_i32_info>;
3703   defm Q : avx512_vptest_dq_sizes<opc, OpcodeStr#"q", OpNode,
3704                                  avx512vl_i64_info>, VEX_W;
3705 }
3706
3707 multiclass avx512_vptest_wb<bits<8> opc, string OpcodeStr,
3708                                  SDNode OpNode> {
3709   let Predicates = [HasBWI] in {
3710   defm WZ:    avx512_vptest<opc, OpcodeStr#"w", OpNode, v32i16_info>,
3711               EVEX_V512, VEX_W;
3712   defm BZ:    avx512_vptest<opc, OpcodeStr#"b", OpNode, v64i8_info>,
3713               EVEX_V512;
3714   }
3715   let Predicates = [HasVLX, HasBWI] in {
3716
3717   defm WZ256: avx512_vptest<opc, OpcodeStr#"w", OpNode, v16i16x_info>,
3718               EVEX_V256, VEX_W;
3719   defm WZ128: avx512_vptest<opc, OpcodeStr#"w", OpNode, v8i16x_info>,
3720               EVEX_V128, VEX_W;
3721   defm BZ256: avx512_vptest<opc, OpcodeStr#"b", OpNode, v32i8x_info>,
3722               EVEX_V256;
3723   defm BZ128: avx512_vptest<opc, OpcodeStr#"b", OpNode, v16i8x_info>,
3724               EVEX_V128;
3725   }
3726 }
3727
3728 multiclass avx512_vptest_all_forms<bits<8> opc_wb, bits<8> opc_dq, string OpcodeStr,
3729                                    SDNode OpNode> :
3730   avx512_vptest_wb <opc_wb, OpcodeStr, OpNode>,
3731   avx512_vptest_dq<opc_dq, OpcodeStr, OpNode>;
3732
3733 defm VPTESTM   : avx512_vptest_all_forms<0x26, 0x27, "vptestm", X86testm>, T8PD;
3734 defm VPTESTNM  : avx512_vptest_all_forms<0x26, 0x27, "vptestnm", X86testnm>, T8XS;
3735
3736 def : Pat <(i16 (int_x86_avx512_mask_ptestm_d_512 (v16i32 VR512:$src1),
3737                  (v16i32 VR512:$src2), (i16 -1))),
3738                  (COPY_TO_REGCLASS (VPTESTMDZrr VR512:$src1, VR512:$src2), GR16)>;
3739
3740 def : Pat <(i8 (int_x86_avx512_mask_ptestm_q_512 (v8i64 VR512:$src1),
3741                  (v8i64 VR512:$src2), (i8 -1))),
3742                  (COPY_TO_REGCLASS (VPTESTMQZrr VR512:$src1, VR512:$src2), GR8)>;
3743
3744 //===----------------------------------------------------------------------===//
3745 // AVX-512  Shift instructions
3746 //===----------------------------------------------------------------------===//
3747 multiclass avx512_shift_rmi<bits<8> opc, Format ImmFormR, Format ImmFormM,
3748                          string OpcodeStr, SDNode OpNode, X86VectorVTInfo _> {
3749   defm ri : AVX512_maskable<opc, ImmFormR, _, (outs _.RC:$dst),
3750                    (ins _.RC:$src1, u8imm:$src2), OpcodeStr,
3751                       "$src2, $src1", "$src1, $src2",
3752                    (_.VT (OpNode _.RC:$src1, (i8 imm:$src2))),
3753                    SSE_INTSHIFT_ITINS_P.rr>;
3754   let mayLoad = 1 in
3755   defm mi : AVX512_maskable<opc, ImmFormM, _, (outs _.RC:$dst),
3756                    (ins _.MemOp:$src1, u8imm:$src2), OpcodeStr,
3757                        "$src2, $src1", "$src1, $src2",
3758                    (_.VT (OpNode (_.VT (bitconvert (_.LdFrag addr:$src1))),
3759                           (i8 imm:$src2))),
3760                    SSE_INTSHIFT_ITINS_P.rm>;
3761 }
3762
3763 multiclass avx512_shift_rmbi<bits<8> opc, Format ImmFormM,
3764                          string OpcodeStr, SDNode OpNode, X86VectorVTInfo _> {
3765   let mayLoad = 1 in
3766   defm mbi : AVX512_maskable<opc, ImmFormM, _, (outs _.RC:$dst),
3767                    (ins _.ScalarMemOp:$src1, u8imm:$src2), OpcodeStr,
3768       "$src2, ${src1}"##_.BroadcastStr, "${src1}"##_.BroadcastStr##", $src2",
3769      (_.VT (OpNode (X86VBroadcast (_.ScalarLdFrag addr:$src1)), (i8 imm:$src2))),
3770      SSE_INTSHIFT_ITINS_P.rm>, EVEX_B;
3771 }
3772
3773 multiclass avx512_shift_rrm<bits<8> opc, string OpcodeStr, SDNode OpNode,
3774                          ValueType SrcVT, PatFrag bc_frag, X86VectorVTInfo _> {
3775    // src2 is always 128-bit
3776   defm rr : AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
3777                    (ins _.RC:$src1, VR128X:$src2), OpcodeStr,
3778                       "$src2, $src1", "$src1, $src2",
3779                    (_.VT (OpNode _.RC:$src1, (SrcVT VR128X:$src2))),
3780                    SSE_INTSHIFT_ITINS_P.rr>, AVX512BIBase, EVEX_4V;
3781   defm rm : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
3782                    (ins _.RC:$src1, i128mem:$src2), OpcodeStr,
3783                        "$src2, $src1", "$src1, $src2",
3784                    (_.VT (OpNode _.RC:$src1, (bc_frag (loadv2i64 addr:$src2)))),
3785                    SSE_INTSHIFT_ITINS_P.rm>, AVX512BIBase,
3786                    EVEX_4V;
3787 }
3788
3789 multiclass avx512_shift_sizes<bits<8> opc, string OpcodeStr, SDNode OpNode,
3790                                   ValueType SrcVT, PatFrag bc_frag,
3791                                   AVX512VLVectorVTInfo VTInfo, Predicate prd> {
3792   let Predicates = [prd] in
3793   defm Z    : avx512_shift_rrm<opc, OpcodeStr, OpNode, SrcVT, bc_frag,
3794                             VTInfo.info512>, EVEX_V512,
3795                             EVEX_CD8<VTInfo.info512.EltSize, CD8VQ> ;
3796   let Predicates = [prd, HasVLX] in {
3797   defm Z256 : avx512_shift_rrm<opc, OpcodeStr, OpNode, SrcVT, bc_frag,
3798                             VTInfo.info256>, EVEX_V256,
3799                             EVEX_CD8<VTInfo.info256.EltSize, CD8VH>;
3800   defm Z128 : avx512_shift_rrm<opc, OpcodeStr, OpNode, SrcVT, bc_frag,
3801                             VTInfo.info128>, EVEX_V128,
3802                             EVEX_CD8<VTInfo.info128.EltSize, CD8VF>;
3803   }
3804 }
3805
3806 multiclass avx512_shift_types<bits<8> opcd, bits<8> opcq, bits<8> opcw,
3807                               string OpcodeStr, SDNode OpNode> {
3808   defm D : avx512_shift_sizes<opcd, OpcodeStr#"d", OpNode, v4i32, bc_v4i32,
3809                                  avx512vl_i32_info, HasAVX512>;
3810   defm Q : avx512_shift_sizes<opcq, OpcodeStr#"q", OpNode, v2i64, bc_v2i64,
3811                                  avx512vl_i64_info, HasAVX512>, VEX_W;
3812   defm W : avx512_shift_sizes<opcw, OpcodeStr#"w", OpNode, v8i16, bc_v8i16,
3813                                  avx512vl_i16_info, HasBWI>;
3814 }
3815
3816 multiclass avx512_shift_rmi_sizes<bits<8> opc, Format ImmFormR, Format ImmFormM,
3817                                  string OpcodeStr, SDNode OpNode,
3818                                  AVX512VLVectorVTInfo VTInfo> {
3819   let Predicates = [HasAVX512] in
3820   defm Z:    avx512_shift_rmi<opc, ImmFormR, ImmFormM, OpcodeStr, OpNode,
3821                               VTInfo.info512>,
3822              avx512_shift_rmbi<opc, ImmFormM, OpcodeStr, OpNode,
3823                               VTInfo.info512>, EVEX_V512;
3824   let Predicates = [HasAVX512, HasVLX] in {
3825   defm Z256: avx512_shift_rmi<opc, ImmFormR, ImmFormM, OpcodeStr, OpNode,
3826                               VTInfo.info256>,
3827              avx512_shift_rmbi<opc, ImmFormM, OpcodeStr, OpNode,
3828                               VTInfo.info256>, EVEX_V256;
3829   defm Z128: avx512_shift_rmi<opc, ImmFormR, ImmFormM, OpcodeStr, OpNode,
3830                               VTInfo.info128>,
3831              avx512_shift_rmbi<opc, ImmFormM, OpcodeStr, OpNode,
3832                               VTInfo.info128>, EVEX_V128;
3833   }
3834 }
3835
3836 multiclass avx512_shift_rmi_w<bits<8> opcw,
3837                                  Format ImmFormR, Format ImmFormM,
3838                                  string OpcodeStr, SDNode OpNode> {
3839   let Predicates = [HasBWI] in
3840   defm WZ:    avx512_shift_rmi<opcw, ImmFormR, ImmFormM, OpcodeStr, OpNode,
3841                                v32i16_info>, EVEX_V512;
3842   let Predicates = [HasVLX, HasBWI] in {
3843   defm WZ256: avx512_shift_rmi<opcw, ImmFormR, ImmFormM, OpcodeStr, OpNode,
3844                                v16i16x_info>, EVEX_V256;
3845   defm WZ128: avx512_shift_rmi<opcw, ImmFormR, ImmFormM, OpcodeStr, OpNode,
3846                                v8i16x_info>, EVEX_V128;
3847   }
3848 }
3849
3850 multiclass avx512_shift_rmi_dq<bits<8> opcd, bits<8> opcq,
3851                                  Format ImmFormR, Format ImmFormM,
3852                                  string OpcodeStr, SDNode OpNode> {
3853   defm D: avx512_shift_rmi_sizes<opcd, ImmFormR, ImmFormM, OpcodeStr#"d", OpNode,
3854                                  avx512vl_i32_info>, EVEX_CD8<32, CD8VF>;
3855   defm Q: avx512_shift_rmi_sizes<opcq, ImmFormR, ImmFormM, OpcodeStr#"q", OpNode,
3856                                  avx512vl_i64_info>, EVEX_CD8<64, CD8VF>, VEX_W;
3857 }
3858
3859 defm VPSRL : avx512_shift_rmi_dq<0x72, 0x73, MRM2r, MRM2m, "vpsrl", X86vsrli>,
3860              avx512_shift_rmi_w<0x71, MRM2r, MRM2m, "vpsrlw", X86vsrli>, AVX512BIi8Base, EVEX_4V;
3861
3862 defm VPSLL : avx512_shift_rmi_dq<0x72, 0x73, MRM6r, MRM6m, "vpsll", X86vshli>,
3863              avx512_shift_rmi_w<0x71, MRM6r, MRM6m, "vpsllw", X86vshli>, AVX512BIi8Base, EVEX_4V;
3864
3865 defm VPSRA : avx512_shift_rmi_dq<0x72, 0x72, MRM4r, MRM4m, "vpsra", X86vsrai>,
3866              avx512_shift_rmi_w<0x71, MRM4r, MRM4m, "vpsraw", X86vsrai>, AVX512BIi8Base, EVEX_4V;
3867
3868 defm VPROR : avx512_shift_rmi_dq<0x72, 0x72, MRM0r, MRM0m, "vpror", rotr>, AVX512BIi8Base, EVEX_4V;
3869 defm VPROL : avx512_shift_rmi_dq<0x72, 0x72, MRM1r, MRM1m, "vprol", rotl>, AVX512BIi8Base, EVEX_4V;
3870
3871 defm VPSLL : avx512_shift_types<0xF2, 0xF3, 0xF1, "vpsll", X86vshl>;
3872 defm VPSRA : avx512_shift_types<0xE2, 0xE2, 0xE1, "vpsra", X86vsra>;
3873 defm VPSRL : avx512_shift_types<0xD2, 0xD3, 0xD1, "vpsrl", X86vsrl>;
3874
3875 //===-------------------------------------------------------------------===//
3876 // Variable Bit Shifts
3877 //===-------------------------------------------------------------------===//
3878 multiclass avx512_var_shift<bits<8> opc, string OpcodeStr, SDNode OpNode,
3879                             X86VectorVTInfo _> {
3880   defm rr : AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
3881                    (ins _.RC:$src1, _.RC:$src2), OpcodeStr,
3882                       "$src2, $src1", "$src1, $src2",
3883                    (_.VT (OpNode _.RC:$src1, (_.VT _.RC:$src2))),
3884                    SSE_INTSHIFT_ITINS_P.rr>, AVX5128IBase, EVEX_4V;
3885   let mayLoad = 1 in
3886   defm rm : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
3887                    (ins _.RC:$src1, _.MemOp:$src2), OpcodeStr,
3888                        "$src2, $src1", "$src1, $src2",
3889                    (_.VT (OpNode _.RC:$src1,
3890                    (_.VT (bitconvert (_.LdFrag addr:$src2))))),
3891                    SSE_INTSHIFT_ITINS_P.rm>, AVX5128IBase, EVEX_4V,
3892                    EVEX_CD8<_.EltSize, CD8VF>;
3893 }
3894
3895 multiclass avx512_var_shift_mb<bits<8> opc, string OpcodeStr, SDNode OpNode,
3896                             X86VectorVTInfo _> {
3897   let mayLoad = 1 in
3898   defm rmb : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
3899                     (ins _.RC:$src1, _.ScalarMemOp:$src2), OpcodeStr,
3900                     "${src2}"##_.BroadcastStr##", $src1",
3901                     "$src1, ${src2}"##_.BroadcastStr,
3902                     (_.VT (OpNode _.RC:$src1, (_.VT (X86VBroadcast
3903                                                 (_.ScalarLdFrag addr:$src2))))),
3904                     SSE_INTSHIFT_ITINS_P.rm>, AVX5128IBase, EVEX_B,
3905                     EVEX_4V, EVEX_CD8<_.EltSize, CD8VF>;
3906 }
3907 multiclass avx512_var_shift_sizes<bits<8> opc, string OpcodeStr, SDNode OpNode,
3908                                   AVX512VLVectorVTInfo _> {
3909   let Predicates  = [HasAVX512] in
3910   defm Z : avx512_var_shift<opc, OpcodeStr, OpNode, _.info512>,
3911            avx512_var_shift_mb<opc, OpcodeStr, OpNode, _.info512>, EVEX_V512;
3912
3913   let Predicates = [HasAVX512, HasVLX] in {
3914   defm Z256 : avx512_var_shift<opc, OpcodeStr, OpNode, _.info256>,
3915               avx512_var_shift_mb<opc, OpcodeStr, OpNode, _.info256>, EVEX_V256;
3916   defm Z128 : avx512_var_shift<opc, OpcodeStr, OpNode, _.info128>,
3917               avx512_var_shift_mb<opc, OpcodeStr, OpNode, _.info128>, EVEX_V128;
3918   }
3919 }
3920
3921 multiclass avx512_var_shift_types<bits<8> opc, string OpcodeStr,
3922                                  SDNode OpNode> {
3923   defm D : avx512_var_shift_sizes<opc, OpcodeStr#"d", OpNode,
3924                                  avx512vl_i32_info>;
3925   defm Q : avx512_var_shift_sizes<opc, OpcodeStr#"q", OpNode,
3926                                  avx512vl_i64_info>, VEX_W;
3927 }
3928
3929 multiclass avx512_var_shift_w<bits<8> opc, string OpcodeStr,
3930                                  SDNode OpNode> {
3931   let Predicates = [HasBWI] in
3932   defm WZ:    avx512_var_shift<opc, OpcodeStr, OpNode, v32i16_info>,
3933               EVEX_V512, VEX_W;
3934   let Predicates = [HasVLX, HasBWI] in {
3935
3936   defm WZ256: avx512_var_shift<opc, OpcodeStr, OpNode, v16i16x_info>,
3937               EVEX_V256, VEX_W;
3938   defm WZ128: avx512_var_shift<opc, OpcodeStr, OpNode, v8i16x_info>,
3939               EVEX_V128, VEX_W;
3940   }
3941 }
3942
3943 defm VPSLLV : avx512_var_shift_types<0x47, "vpsllv", shl>,
3944               avx512_var_shift_w<0x12, "vpsllvw", shl>;
3945 defm VPSRAV : avx512_var_shift_types<0x46, "vpsrav", sra>,
3946               avx512_var_shift_w<0x11, "vpsravw", sra>;
3947 defm VPSRLV : avx512_var_shift_types<0x45, "vpsrlv", srl>,
3948               avx512_var_shift_w<0x10, "vpsrlvw", srl>;
3949 defm VPRORV : avx512_var_shift_types<0x14, "vprorv", rotr>;
3950 defm VPROLV : avx512_var_shift_types<0x15, "vprolv", rotl>;
3951
3952 //===-------------------------------------------------------------------===//
3953 // 1-src variable permutation VPERMW/D/Q
3954 //===-------------------------------------------------------------------===//
3955 multiclass avx512_vperm_dq_sizes<bits<8> opc, string OpcodeStr, SDNode OpNode,
3956                                   AVX512VLVectorVTInfo _> {
3957   let Predicates  = [HasAVX512] in
3958   defm Z : avx512_var_shift<opc, OpcodeStr, OpNode, _.info512>,
3959            avx512_var_shift_mb<opc, OpcodeStr, OpNode, _.info512>, EVEX_V512;
3960
3961   let Predicates = [HasAVX512, HasVLX] in
3962   defm Z256 : avx512_var_shift<opc, OpcodeStr, OpNode, _.info256>,
3963               avx512_var_shift_mb<opc, OpcodeStr, OpNode, _.info256>, EVEX_V256;
3964 }
3965
3966 multiclass avx512_vpermi_dq_sizes<bits<8> opc, Format ImmFormR, Format ImmFormM,
3967                                  string OpcodeStr, SDNode OpNode,
3968                                  AVX512VLVectorVTInfo VTInfo> {
3969   let Predicates = [HasAVX512] in
3970   defm Z:    avx512_shift_rmi<opc, ImmFormR, ImmFormM, OpcodeStr, OpNode,
3971                               VTInfo.info512>,
3972              avx512_shift_rmbi<opc, ImmFormM, OpcodeStr, OpNode,
3973                               VTInfo.info512>, EVEX_V512;
3974   let Predicates = [HasAVX512, HasVLX] in
3975   defm Z256: avx512_shift_rmi<opc, ImmFormR, ImmFormM, OpcodeStr, OpNode,
3976                               VTInfo.info256>,
3977              avx512_shift_rmbi<opc, ImmFormM, OpcodeStr, OpNode,
3978                               VTInfo.info256>, EVEX_V256;
3979 }
3980
3981
3982 defm VPERM  : avx512_var_shift_w<0x8D, "vpermw", X86VPermv>;
3983
3984 defm VPERMD : avx512_vperm_dq_sizes<0x36, "vpermd", X86VPermv,
3985                                     avx512vl_i32_info>;
3986 defm VPERMQ : avx512_vperm_dq_sizes<0x36, "vpermq", X86VPermv,
3987                                     avx512vl_i64_info>, VEX_W;
3988 defm VPERMPS : avx512_vperm_dq_sizes<0x16, "vpermps", X86VPermv,
3989                                     avx512vl_f32_info>;
3990 defm VPERMPD : avx512_vperm_dq_sizes<0x16, "vpermpd", X86VPermv,
3991                                     avx512vl_f64_info>, VEX_W;
3992
3993 defm VPERMQ : avx512_vpermi_dq_sizes<0x00, MRMSrcReg, MRMSrcMem, "vpermq",
3994                              X86VPermi, avx512vl_i64_info>,
3995                              EVEX, AVX512AIi8Base, EVEX_CD8<64, CD8VF>, VEX_W;
3996 defm VPERMPD : avx512_vpermi_dq_sizes<0x01, MRMSrcReg, MRMSrcMem, "vpermpd",
3997                              X86VPermi, avx512vl_f64_info>,
3998                              EVEX, AVX512AIi8Base, EVEX_CD8<64, CD8VF>, VEX_W;
3999
4000 //===----------------------------------------------------------------------===//
4001 // AVX-512 - VPSHUFD, VPSHUFLW, VPSHUFHW
4002 //===----------------------------------------------------------------------===//
4003
4004 defm VPSHUFD : avx512_shift_rmi_sizes<0x70, MRMSrcReg, MRMSrcMem, "vpshufd",
4005                              X86PShufd, avx512vl_i32_info>,
4006                              EVEX, AVX512BIi8Base, EVEX_CD8<32, CD8VF>;
4007 defm VPSHUFH : avx512_shift_rmi_w<0x70, MRMSrcReg, MRMSrcMem, "vpshufhw",
4008                                   X86PShufhw>, EVEX, AVX512XSIi8Base, VEX_W;
4009 defm VPSHUFL : avx512_shift_rmi_w<0x70, MRMSrcReg, MRMSrcMem, "vpshuflw",
4010                                   X86PShuflw>, EVEX, AVX512XDIi8Base, VEX_W;
4011
4012 multiclass avx512_pshufb_sizes<bits<8> opc, string OpcodeStr, SDNode OpNode> {
4013   let Predicates = [HasBWI] in
4014   defm Z:    avx512_var_shift<opc, OpcodeStr, OpNode, v64i8_info>, EVEX_V512;
4015
4016   let Predicates = [HasVLX, HasBWI] in {
4017   defm Z256: avx512_var_shift<opc, OpcodeStr, OpNode, v32i8x_info>, EVEX_V256;
4018   defm Z128: avx512_var_shift<opc, OpcodeStr, OpNode, v16i8x_info>, EVEX_V128;
4019   }
4020 }
4021
4022 defm VPSHUFB: avx512_pshufb_sizes<0x00, "vpshufb", X86pshufb>;
4023
4024 //===----------------------------------------------------------------------===//
4025 // AVX-512 - MOVDDUP
4026 //===----------------------------------------------------------------------===//
4027
4028 multiclass avx512_movddup<string OpcodeStr, RegisterClass RC, ValueType VT,
4029                         X86MemOperand x86memop, PatFrag memop_frag> {
4030 def rr  : AVX512PDI<0x12, MRMSrcReg, (outs RC:$dst), (ins RC:$src),
4031                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4032                     [(set RC:$dst, (VT (X86Movddup RC:$src)))]>, EVEX;
4033 def rm  : AVX512PDI<0x12, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
4034                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4035                     [(set RC:$dst,
4036                       (VT (X86Movddup (memop_frag addr:$src))))]>, EVEX;
4037 }
4038
4039 defm VMOVDDUPZ : avx512_movddup<"vmovddup", VR512, v8f64, f512mem, loadv8f64>,
4040                  VEX_W, EVEX_V512, EVEX_CD8<64, CD8VF>;
4041 def : Pat<(X86Movddup (v8f64 (scalar_to_vector (loadf64 addr:$src)))),
4042           (VMOVDDUPZrm addr:$src)>;
4043
4044 //===---------------------------------------------------------------------===//
4045 // Replicate Single FP - MOVSHDUP and MOVSLDUP
4046 //===---------------------------------------------------------------------===//
4047 multiclass avx512_replicate_sfp<bits<8> op, SDNode OpNode, string OpcodeStr,
4048                               ValueType vt, RegisterClass RC, PatFrag mem_frag,
4049                               X86MemOperand x86memop> {
4050   def rr : AVX512XSI<op, MRMSrcReg, (outs RC:$dst), (ins RC:$src),
4051                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4052                       [(set RC:$dst, (vt (OpNode RC:$src)))]>, EVEX;
4053   let mayLoad = 1 in
4054   def rm : AVX512XSI<op, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
4055                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4056                       [(set RC:$dst, (OpNode (mem_frag addr:$src)))]>, EVEX;
4057 }
4058
4059 defm VMOVSHDUPZ  : avx512_replicate_sfp<0x16, X86Movshdup, "vmovshdup",
4060                        v16f32, VR512, loadv16f32, f512mem>, EVEX_V512,
4061                        EVEX_CD8<32, CD8VF>;
4062 defm VMOVSLDUPZ  : avx512_replicate_sfp<0x12, X86Movsldup, "vmovsldup",
4063                        v16f32, VR512, loadv16f32, f512mem>, EVEX_V512,
4064                        EVEX_CD8<32, CD8VF>;
4065
4066 def : Pat<(v16i32 (X86Movshdup VR512:$src)), (VMOVSHDUPZrr VR512:$src)>;
4067 def : Pat<(v16i32 (X86Movshdup (loadv16i32 addr:$src))),
4068            (VMOVSHDUPZrm addr:$src)>;
4069 def : Pat<(v16i32 (X86Movsldup VR512:$src)), (VMOVSLDUPZrr VR512:$src)>;
4070 def : Pat<(v16i32 (X86Movsldup (loadv16i32 addr:$src))),
4071            (VMOVSLDUPZrm addr:$src)>;
4072
4073 //===----------------------------------------------------------------------===//
4074 // Move Low to High and High to Low packed FP Instructions
4075 //===----------------------------------------------------------------------===//
4076 def VMOVLHPSZrr : AVX512PSI<0x16, MRMSrcReg, (outs VR128X:$dst),
4077           (ins VR128X:$src1, VR128X:$src2),
4078           "vmovlhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4079           [(set VR128X:$dst, (v4f32 (X86Movlhps VR128X:$src1, VR128X:$src2)))],
4080            IIC_SSE_MOV_LH>, EVEX_4V;
4081 def VMOVHLPSZrr : AVX512PSI<0x12, MRMSrcReg, (outs VR128X:$dst),
4082           (ins VR128X:$src1, VR128X:$src2),
4083           "vmovhlps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4084           [(set VR128X:$dst, (v4f32 (X86Movhlps VR128X:$src1, VR128X:$src2)))],
4085           IIC_SSE_MOV_LH>, EVEX_4V;
4086
4087 let Predicates = [HasAVX512] in {
4088   // MOVLHPS patterns
4089   def : Pat<(v4i32 (X86Movlhps VR128X:$src1, VR128X:$src2)),
4090             (VMOVLHPSZrr VR128X:$src1, VR128X:$src2)>;
4091   def : Pat<(v2i64 (X86Movlhps VR128X:$src1, VR128X:$src2)),
4092             (VMOVLHPSZrr (v2i64 VR128X:$src1), VR128X:$src2)>;
4093
4094   // MOVHLPS patterns
4095   def : Pat<(v4i32 (X86Movhlps VR128X:$src1, VR128X:$src2)),
4096             (VMOVHLPSZrr VR128X:$src1, VR128X:$src2)>;
4097 }
4098
4099 //===----------------------------------------------------------------------===//
4100 // FMA - Fused Multiply Operations
4101 //
4102
4103 let Constraints = "$src1 = $dst" in {
4104 multiclass avx512_fma3p_213_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
4105                                                             X86VectorVTInfo _> {
4106   defm r: AVX512_maskable_3src<opc, MRMSrcReg, _, (outs _.RC:$dst),
4107           (ins _.RC:$src2, _.RC:$src3),
4108           OpcodeStr, "$src3, $src2", "$src2, $src3",
4109           (_.VT (OpNode _.RC:$src1, _.RC:$src2, _.RC:$src3))>,
4110          AVX512FMA3Base;
4111
4112   let mayLoad = 1 in {
4113     defm m: AVX512_maskable_3src<opc, MRMSrcMem, _, (outs _.RC:$dst),
4114             (ins _.RC:$src2, _.MemOp:$src3),
4115             OpcodeStr, "$src3, $src2", "$src2, $src3",
4116             (_.VT (OpNode _.RC:$src1, _.RC:$src2, (_.LdFrag addr:$src3)))>,
4117             AVX512FMA3Base;
4118
4119     defm mb: AVX512_maskable_3src<opc, MRMSrcMem, _, (outs _.RC:$dst),
4120               (ins _.RC:$src2, _.ScalarMemOp:$src3),
4121               OpcodeStr,   !strconcat("${src3}", _.BroadcastStr,", $src2"),
4122               !strconcat("$src2, ${src3}", _.BroadcastStr ),
4123               (OpNode _.RC:$src1,
4124                _.RC:$src2,(_.VT (X86VBroadcast (_.ScalarLdFrag addr:$src3))))>,
4125               AVX512FMA3Base, EVEX_B;
4126   }
4127 }
4128
4129 multiclass avx512_fma3_213_round<bits<8> opc, string OpcodeStr, SDNode OpNode,
4130                                                             X86VectorVTInfo _> {
4131   defm rb: AVX512_maskable_3src<opc, MRMSrcReg, _, (outs _.RC:$dst),
4132           (ins _.RC:$src2, _.RC:$src3, AVX512RC:$rc),
4133           OpcodeStr, "$rc, $src3, $src2", "$src2, $src3, $rc",
4134           (_.VT ( OpNode _.RC:$src1, _.RC:$src2, _.RC:$src3, (i32 imm:$rc)))>,
4135           AVX512FMA3Base, EVEX_B, EVEX_RC;
4136 }
4137 } // Constraints = "$src1 = $dst"
4138
4139 multiclass avx512_fma3p_213_common<bits<8> opc, string OpcodeStr, SDNode OpNode,
4140                                      SDNode OpNodeRnd, AVX512VLVectorVTInfo _> {
4141   let Predicates = [HasAVX512] in {
4142     defm Z      : avx512_fma3p_213_rm<opc, OpcodeStr, OpNode, _.info512>,
4143                   avx512_fma3_213_round<opc, OpcodeStr, OpNodeRnd, _.info512>,
4144                       EVEX_V512, EVEX_CD8<_.info512.EltSize, CD8VF>;
4145   }
4146   let Predicates = [HasVLX, HasAVX512] in {
4147     defm Z256 : avx512_fma3p_213_rm<opc, OpcodeStr, OpNode, _.info256>,
4148                       EVEX_V256, EVEX_CD8<_.info256.EltSize, CD8VF>;
4149     defm Z128 : avx512_fma3p_213_rm<opc, OpcodeStr, OpNode, _.info128>,
4150                       EVEX_V128, EVEX_CD8<_.info128.EltSize, CD8VF>;
4151   }
4152 }
4153
4154 multiclass avx512_fma3p_213_f<bits<8> opc, string OpcodeStr, SDNode OpNode,
4155                                                             SDNode OpNodeRnd > {
4156     defm PS : avx512_fma3p_213_common<opc, OpcodeStr#"ps", OpNode, OpNodeRnd,
4157                                       avx512vl_f32_info>;
4158     defm PD : avx512_fma3p_213_common<opc, OpcodeStr#"pd", OpNode, OpNodeRnd,
4159                                       avx512vl_f64_info>, VEX_W;
4160 }
4161
4162 defm VFMADD213    : avx512_fma3p_213_f<0xA8, "vfmadd213", X86Fmadd, X86FmaddRnd>;
4163 defm VFMSUB213    : avx512_fma3p_213_f<0xAA, "vfmsub213", X86Fmsub, X86FmsubRnd>;
4164 defm VFMADDSUB213 : avx512_fma3p_213_f<0xA6, "vfmaddsub213", X86Fmaddsub, X86FmaddsubRnd>;
4165 defm VFMSUBADD213 : avx512_fma3p_213_f<0xA7, "vfmsubadd213", X86Fmsubadd, X86FmsubaddRnd>;
4166 defm VFNMADD213   : avx512_fma3p_213_f<0xAC, "vfnmadd213", X86Fnmadd, X86FnmaddRnd>;
4167 defm VFNMSUB213   : avx512_fma3p_213_f<0xAE, "vfnmsub213", X86Fnmsub, X86FnmsubRnd>;
4168
4169
4170 let Constraints = "$src1 = $dst" in {
4171 multiclass avx512_fma3p_231_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
4172                                                             X86VectorVTInfo _> {
4173   defm r: AVX512_maskable_3src<opc, MRMSrcReg, _, (outs _.RC:$dst),
4174           (ins _.RC:$src2, _.RC:$src3),
4175           OpcodeStr, "$src3, $src2", "$src2, $src3",
4176           (_.VT (OpNode _.RC:$src2, _.RC:$src3, _.RC:$src1))>,
4177          AVX512FMA3Base;
4178
4179   let mayLoad = 1 in {
4180     defm m: AVX512_maskable_3src<opc, MRMSrcMem, _, (outs _.RC:$dst),
4181             (ins _.RC:$src2, _.MemOp:$src3),
4182             OpcodeStr, "$src3, $src2", "$src2, $src3",
4183             (_.VT (OpNode _.RC:$src2, (_.LdFrag addr:$src3), _.RC:$src1))>,
4184            AVX512FMA3Base;
4185
4186     defm mb: AVX512_maskable_3src<opc, MRMSrcMem, _, (outs _.RC:$dst),
4187            (ins _.RC:$src2, _.ScalarMemOp:$src3),
4188            OpcodeStr, "${src3}"##_.BroadcastStr##", $src2",
4189            "$src2, ${src3}"##_.BroadcastStr,
4190            (_.VT (OpNode _.RC:$src2,
4191                         (_.VT (X86VBroadcast(_.ScalarLdFrag addr:$src3))),
4192                         _.RC:$src1))>, AVX512FMA3Base, EVEX_B;
4193   }
4194 }
4195
4196 multiclass avx512_fma3_231_round<bits<8> opc, string OpcodeStr, SDNode OpNode,
4197                                                             X86VectorVTInfo _> {
4198   defm rb: AVX512_maskable_3src<opc, MRMSrcReg, _, (outs _.RC:$dst),
4199           (ins _.RC:$src2, _.RC:$src3, AVX512RC:$rc),
4200           OpcodeStr, "$rc, $src3, $src2", "$src2, $src3, $rc",
4201           (_.VT ( OpNode _.RC:$src2, _.RC:$src3, _.RC:$src1, (i32 imm:$rc)))>,
4202           AVX512FMA3Base, EVEX_B, EVEX_RC;
4203 }
4204 } // Constraints = "$src1 = $dst"
4205
4206 multiclass avx512_fma3p_231_common<bits<8> opc, string OpcodeStr, SDNode OpNode,
4207                                      SDNode OpNodeRnd, AVX512VLVectorVTInfo _> {
4208   let Predicates = [HasAVX512] in {
4209     defm Z      : avx512_fma3p_231_rm<opc, OpcodeStr, OpNode, _.info512>,
4210                   avx512_fma3_231_round<opc, OpcodeStr, OpNodeRnd, _.info512>,
4211                       EVEX_V512, EVEX_CD8<_.info512.EltSize, CD8VF>;
4212   }
4213   let Predicates = [HasVLX, HasAVX512] in {
4214     defm Z256 : avx512_fma3p_231_rm<opc, OpcodeStr, OpNode, _.info256>,
4215                       EVEX_V256, EVEX_CD8<_.info256.EltSize, CD8VF>;
4216     defm Z128 : avx512_fma3p_231_rm<opc, OpcodeStr, OpNode, _.info128>,
4217                       EVEX_V128, EVEX_CD8<_.info128.EltSize, CD8VF>;
4218   }
4219 }
4220
4221 multiclass avx512_fma3p_231_f<bits<8> opc, string OpcodeStr, SDNode OpNode,
4222                                                             SDNode OpNodeRnd > {
4223     defm PS : avx512_fma3p_231_common<opc, OpcodeStr#"ps", OpNode, OpNodeRnd,
4224                                       avx512vl_f32_info>;
4225     defm PD : avx512_fma3p_231_common<opc, OpcodeStr#"pd", OpNode, OpNodeRnd,
4226                                       avx512vl_f64_info>, VEX_W;
4227 }
4228
4229 defm VFMADD231    : avx512_fma3p_231_f<0xB8, "vfmadd231", X86Fmadd, X86FmaddRnd>;
4230 defm VFMSUB231    : avx512_fma3p_231_f<0xBA, "vfmsub231", X86Fmsub, X86FmsubRnd>;
4231 defm VFMADDSUB231 : avx512_fma3p_231_f<0xB6, "vfmaddsub231", X86Fmaddsub, X86FmaddsubRnd>;
4232 defm VFMSUBADD231 : avx512_fma3p_231_f<0xB7, "vfmsubadd231", X86Fmsubadd, X86FmsubaddRnd>;
4233 defm VFNMADD231   : avx512_fma3p_231_f<0xBC, "vfnmadd231", X86Fnmadd, X86FnmaddRnd>;
4234 defm VFNMSUB231   : avx512_fma3p_231_f<0xBE, "vfnmsub231", X86Fnmsub, X86FnmsubRnd>;
4235
4236 let Constraints = "$src1 = $dst" in {
4237 multiclass avx512_fma3p_132_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
4238                                                             X86VectorVTInfo _> {
4239   defm r: AVX512_maskable_3src<opc, MRMSrcReg, _, (outs _.RC:$dst),
4240           (ins _.RC:$src3, _.RC:$src2),
4241           OpcodeStr, "$src2, $src3", "$src3, $src2",
4242           (_.VT (OpNode _.RC:$src1, _.RC:$src2, _.RC:$src3))>,
4243          AVX512FMA3Base;
4244
4245   let mayLoad = 1 in {
4246     defm m: AVX512_maskable_3src<opc, MRMSrcMem, _, (outs _.RC:$dst),
4247             (ins _.RC:$src3, _.MemOp:$src2),
4248             OpcodeStr, "$src2, $src3", "$src3, $src2",
4249             (_.VT (OpNode _.RC:$src1, (_.LdFrag addr:$src2), _.RC:$src3))>,
4250            AVX512FMA3Base;
4251
4252     defm mb: AVX512_maskable_3src<opc, MRMSrcMem, _, (outs _.RC:$dst),
4253            (ins _.RC:$src3, _.ScalarMemOp:$src2),
4254            OpcodeStr, "${src2}"##_.BroadcastStr##", $src3",
4255            "$src3, ${src2}"##_.BroadcastStr,
4256            (_.VT (OpNode _.RC:$src1,
4257                         (_.VT (X86VBroadcast(_.ScalarLdFrag addr:$src2))),
4258                         _.RC:$src3))>, AVX512FMA3Base, EVEX_B;
4259   }
4260 }
4261
4262 multiclass avx512_fma3_132_round<bits<8> opc, string OpcodeStr, SDNode OpNode,
4263                                                             X86VectorVTInfo _> {
4264   defm rb: AVX512_maskable_3src<opc, MRMSrcReg, _, (outs _.RC:$dst),
4265           (ins _.RC:$src3, _.RC:$src2, AVX512RC:$rc),
4266           OpcodeStr, "$rc, $src2, $src3", "$src3, $src2, $rc",
4267           (_.VT ( OpNode _.RC:$src1, _.RC:$src2, _.RC:$src3, (i32 imm:$rc)))>,
4268           AVX512FMA3Base, EVEX_B, EVEX_RC;
4269 }
4270 } // Constraints = "$src1 = $dst"
4271
4272 multiclass avx512_fma3p_132_common<bits<8> opc, string OpcodeStr, SDNode OpNode,
4273                                      SDNode OpNodeRnd, AVX512VLVectorVTInfo _> {
4274   let Predicates = [HasAVX512] in {
4275     defm Z      : avx512_fma3p_132_rm<opc, OpcodeStr, OpNode, _.info512>,
4276                   avx512_fma3_132_round<opc, OpcodeStr, OpNodeRnd, _.info512>,
4277                       EVEX_V512, EVEX_CD8<_.info512.EltSize, CD8VF>;
4278   }
4279   let Predicates = [HasVLX, HasAVX512] in {
4280     defm Z256 : avx512_fma3p_132_rm<opc, OpcodeStr, OpNode, _.info256>,
4281                       EVEX_V256, EVEX_CD8<_.info256.EltSize, CD8VF>;
4282     defm Z128 : avx512_fma3p_132_rm<opc, OpcodeStr, OpNode, _.info128>,
4283                       EVEX_V128, EVEX_CD8<_.info128.EltSize, CD8VF>;
4284   }
4285 }
4286
4287 multiclass avx512_fma3p_132_f<bits<8> opc, string OpcodeStr, SDNode OpNode,
4288                                                             SDNode OpNodeRnd > {
4289     defm PS : avx512_fma3p_132_common<opc, OpcodeStr#"ps", OpNode, OpNodeRnd,
4290                                       avx512vl_f32_info>;
4291     defm PD : avx512_fma3p_132_common<opc, OpcodeStr#"pd", OpNode, OpNodeRnd,
4292                                       avx512vl_f64_info>, VEX_W;
4293 }
4294
4295 defm VFMADD132    : avx512_fma3p_132_f<0x98, "vfmadd132", X86Fmadd, X86FmaddRnd>;
4296 defm VFMSUB132    : avx512_fma3p_132_f<0x9A, "vfmsub132", X86Fmsub, X86FmsubRnd>;
4297 defm VFMADDSUB132 : avx512_fma3p_132_f<0x96, "vfmaddsub132", X86Fmaddsub, X86FmaddsubRnd>;
4298 defm VFMSUBADD132 : avx512_fma3p_132_f<0x97, "vfmsubadd132", X86Fmsubadd, X86FmsubaddRnd>;
4299 defm VFNMADD132   : avx512_fma3p_132_f<0x9C, "vfnmadd132", X86Fnmadd, X86FnmaddRnd>;
4300 defm VFNMSUB132   : avx512_fma3p_132_f<0x9E, "vfnmsub132", X86Fnmsub, X86FnmsubRnd>;
4301
4302 // Scalar FMA
4303 let Constraints = "$src1 = $dst" in {
4304 multiclass avx512_fma3s_common<bits<8> opc, string OpcodeStr, X86VectorVTInfo _,
4305                                dag RHS_VEC_r, dag RHS_VEC_m, dag RHS_VEC_rb,
4306                                                         dag RHS_r, dag RHS_m > {
4307   defm r_Int: AVX512_maskable_3src_scalar<opc, MRMSrcReg, _, (outs _.RC:$dst),
4308           (ins _.RC:$src2, _.RC:$src3), OpcodeStr,
4309           "$src3, $src2", "$src2, $src3", RHS_VEC_r>, AVX512FMA3Base;
4310
4311   let mayLoad = 1 in
4312     defm m_Int: AVX512_maskable_3src_scalar<opc, MRMSrcMem, _, (outs _.RC:$dst),
4313             (ins _.RC:$src2, _.MemOp:$src3), OpcodeStr,
4314             "$src3, $src2", "$src2, $src3", RHS_VEC_m>, AVX512FMA3Base;
4315
4316   defm rb_Int: AVX512_maskable_3src_scalar<opc, MRMSrcReg, _, (outs _.RC:$dst),
4317          (ins _.RC:$src2, _.RC:$src3, AVX512RC:$rc),
4318          OpcodeStr, "$rc, $src3, $src2", "$src2, $src3, $rc", RHS_VEC_rb>,
4319                                        AVX512FMA3Base, EVEX_B, EVEX_RC;
4320
4321   let isCodeGenOnly = 1 in {
4322     def r     : AVX512FMA3<opc, MRMSrcReg, (outs _.FRC:$dst),
4323                      (ins _.FRC:$src1, _.FRC:$src2, _.FRC:$src3),
4324                      !strconcat(OpcodeStr,
4325                               "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
4326                      [RHS_r]>;
4327     let mayLoad = 1 in
4328       def m     : AVX512FMA3<opc, MRMSrcMem, (outs _.FRC:$dst),
4329                       (ins _.FRC:$src1, _.FRC:$src2, _.ScalarMemOp:$src3),
4330                       !strconcat(OpcodeStr,
4331                                  "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
4332                       [RHS_m]>;
4333   }// isCodeGenOnly = 1
4334 }
4335 }// Constraints = "$src1 = $dst"
4336
4337 multiclass avx512_fma3s_all<bits<8> opc213, bits<8> opc231, bits<8> opc132,
4338          string OpcodeStr, SDNode OpNode, SDNode OpNodeRnd, X86VectorVTInfo _ ,
4339                                                                   string SUFF> {
4340
4341   defm NAME#213#SUFF: avx512_fma3s_common<opc213, OpcodeStr#"213"#_.Suffix , _ ,
4342                 (_.VT (OpNode _.RC:$src2, _.RC:$src1, _.RC:$src3)),
4343                 (_.VT (OpNode _.RC:$src2, _.RC:$src1,
4344                          (_.VT (scalar_to_vector(_.ScalarLdFrag addr:$src3))))),
4345                 (_.VT ( OpNodeRnd _.RC:$src2, _.RC:$src1, _.RC:$src3,
4346                          (i32 imm:$rc))),
4347                 (set _.FRC:$dst, (_.EltVT (OpNode _.FRC:$src2, _.FRC:$src1,
4348                          _.FRC:$src3))),
4349                 (set _.FRC:$dst, (_.EltVT (OpNode _.FRC:$src2, _.FRC:$src1,
4350                          (_.ScalarLdFrag addr:$src3))))>;
4351
4352   defm NAME#231#SUFF: avx512_fma3s_common<opc231, OpcodeStr#"231"#_.Suffix , _ ,
4353                 (_.VT (OpNode _.RC:$src2, _.RC:$src3, _.RC:$src1)),
4354                 (_.VT (OpNode _.RC:$src2,
4355                        (_.VT (scalar_to_vector(_.ScalarLdFrag addr:$src3))),
4356                               _.RC:$src1)),
4357                 (_.VT ( OpNodeRnd _.RC:$src2, _.RC:$src3, _.RC:$src1,
4358                                   (i32 imm:$rc))),
4359                 (set _.FRC:$dst, (_.EltVT (OpNode _.FRC:$src2, _.FRC:$src3,
4360                                           _.FRC:$src1))),
4361                 (set _.FRC:$dst, (_.EltVT (OpNode _.FRC:$src2,
4362                             (_.ScalarLdFrag addr:$src3), _.FRC:$src1)))>;
4363
4364   defm NAME#132#SUFF: avx512_fma3s_common<opc132, OpcodeStr#"132"#_.Suffix , _ ,
4365                 (_.VT (OpNode _.RC:$src1, _.RC:$src3, _.RC:$src2)),
4366                 (_.VT (OpNode _.RC:$src1,
4367                        (_.VT (scalar_to_vector(_.ScalarLdFrag addr:$src3))),
4368                               _.RC:$src2)),
4369                 (_.VT ( OpNodeRnd _.RC:$src1, _.RC:$src3, _.RC:$src2,
4370                          (i32 imm:$rc))),
4371                 (set _.FRC:$dst, (_.EltVT (OpNode _.FRC:$src1, _.FRC:$src3,
4372                          _.FRC:$src2))),
4373                 (set _.FRC:$dst, (_.EltVT (OpNode _.FRC:$src1,
4374                           (_.ScalarLdFrag addr:$src3), _.FRC:$src2)))>;
4375 }
4376
4377 multiclass avx512_fma3s<bits<8> opc213, bits<8> opc231, bits<8> opc132,
4378                              string OpcodeStr, SDNode OpNode, SDNode OpNodeRnd>{
4379   let Predicates = [HasAVX512] in {
4380     defm NAME : avx512_fma3s_all<opc213, opc231, opc132, OpcodeStr, OpNode,
4381                                    OpNodeRnd, f32x_info, "SS">,
4382                                    EVEX_CD8<32, CD8VT1>, VEX_LIG;
4383     defm NAME : avx512_fma3s_all<opc213, opc231, opc132, OpcodeStr, OpNode,
4384                                    OpNodeRnd, f64x_info, "SD">,
4385                                    EVEX_CD8<64, CD8VT1>, VEX_LIG, VEX_W;
4386   }
4387 }
4388
4389 defm VFMADD  : avx512_fma3s<0xA9, 0xB9, 0x99, "vfmadd", X86Fmadd, X86FmaddRnd>;
4390 defm VFMSUB  : avx512_fma3s<0xAB, 0xBB, 0x9B, "vfmsub", X86Fmsub, X86FmsubRnd>;
4391 defm VFNMADD : avx512_fma3s<0xAD, 0xBD, 0x9D, "vfnmadd", X86Fnmadd, X86FnmaddRnd>;
4392 defm VFNMSUB : avx512_fma3s<0xAF, 0xBF, 0x9F, "vfnmsub", X86Fnmsub, X86FnmsubRnd>;
4393
4394 //===----------------------------------------------------------------------===//
4395 // AVX-512  Scalar convert from sign integer to float/double
4396 //===----------------------------------------------------------------------===//
4397
4398 multiclass avx512_vcvtsi<bits<8> opc, SDNode OpNode, RegisterClass SrcRC,
4399                     X86VectorVTInfo DstVT, X86MemOperand x86memop,
4400                     PatFrag ld_frag, string asm> {
4401   let hasSideEffects = 0 in {
4402     def rr : SI<opc, MRMSrcReg, (outs DstVT.FRC:$dst),
4403               (ins DstVT.FRC:$src1, SrcRC:$src),
4404               !strconcat(asm,"\t{$src, $src1, $dst|$dst, $src1, $src}"), []>,
4405               EVEX_4V;
4406     let mayLoad = 1 in
4407       def rm : SI<opc, MRMSrcMem, (outs DstVT.FRC:$dst),
4408               (ins DstVT.FRC:$src1, x86memop:$src),
4409               !strconcat(asm,"\t{$src, $src1, $dst|$dst, $src1, $src}"), []>,
4410               EVEX_4V;
4411   } // hasSideEffects = 0
4412   let isCodeGenOnly = 1 in {
4413     def rr_Int : SI<opc, MRMSrcReg, (outs DstVT.RC:$dst),
4414                   (ins DstVT.RC:$src1, SrcRC:$src2),
4415                   !strconcat(asm,"\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4416                   [(set DstVT.RC:$dst,
4417                         (OpNode (DstVT.VT DstVT.RC:$src1),
4418                                  SrcRC:$src2,
4419                                  (i32 FROUND_CURRENT)))]>, EVEX_4V;
4420
4421     def rm_Int : SI<opc, MRMSrcMem, (outs DstVT.RC:$dst),
4422                   (ins DstVT.RC:$src1, x86memop:$src2),
4423                   !strconcat(asm,"\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4424                   [(set DstVT.RC:$dst,
4425                         (OpNode (DstVT.VT DstVT.RC:$src1),
4426                                  (ld_frag addr:$src2),
4427                                  (i32 FROUND_CURRENT)))]>, EVEX_4V;
4428   }//isCodeGenOnly = 1
4429 }
4430
4431 multiclass avx512_vcvtsi_round<bits<8> opc, SDNode OpNode, RegisterClass SrcRC,
4432                     X86VectorVTInfo DstVT, string asm> {
4433   def rrb_Int : SI<opc, MRMSrcReg, (outs DstVT.RC:$dst),
4434               (ins DstVT.RC:$src1, SrcRC:$src2, AVX512RC:$rc),
4435               !strconcat(asm,
4436                   "\t{$src2, $rc, $src1, $dst|$dst, $src1, $rc, $src2}"),
4437               [(set DstVT.RC:$dst,
4438                     (OpNode (DstVT.VT DstVT.RC:$src1),
4439                              SrcRC:$src2,
4440                              (i32 imm:$rc)))]>, EVEX_4V, EVEX_B, EVEX_RC;
4441 }
4442
4443 multiclass avx512_vcvtsi_common<bits<8> opc, SDNode OpNode, RegisterClass SrcRC,
4444                     X86VectorVTInfo DstVT, X86MemOperand x86memop,
4445                     PatFrag ld_frag, string asm> {
4446   defm NAME : avx512_vcvtsi_round<opc, OpNode, SrcRC, DstVT, asm>,
4447               avx512_vcvtsi<opc, OpNode, SrcRC, DstVT, x86memop, ld_frag, asm>,
4448                         VEX_LIG;
4449 }
4450
4451 let Predicates = [HasAVX512] in {
4452 defm VCVTSI2SSZ  : avx512_vcvtsi_common<0x2A, X86SintToFpRnd, GR32,
4453                                  v4f32x_info, i32mem, loadi32, "cvtsi2ss{l}">,
4454                                  XS, EVEX_CD8<32, CD8VT1>;
4455 defm VCVTSI642SSZ: avx512_vcvtsi_common<0x2A, X86SintToFpRnd, GR64,
4456                                  v4f32x_info, i64mem, loadi64, "cvtsi2ss{q}">,
4457                                  XS, VEX_W, EVEX_CD8<64, CD8VT1>;
4458 defm VCVTSI2SDZ  : avx512_vcvtsi_common<0x2A, X86SintToFpRnd, GR32,
4459                                  v2f64x_info, i32mem, loadi32, "cvtsi2sd{l}">,
4460                                  XD, EVEX_CD8<32, CD8VT1>;
4461 defm VCVTSI642SDZ: avx512_vcvtsi_common<0x2A, X86SintToFpRnd, GR64,
4462                                  v2f64x_info, i64mem, loadi64, "cvtsi2sd{q}">,
4463                                  XD, VEX_W, EVEX_CD8<64, CD8VT1>;
4464
4465 def : Pat<(f32 (sint_to_fp (loadi32 addr:$src))),
4466           (VCVTSI2SSZrm (f32 (IMPLICIT_DEF)), addr:$src)>;
4467 def : Pat<(f32 (sint_to_fp (loadi64 addr:$src))),
4468           (VCVTSI642SSZrm (f32 (IMPLICIT_DEF)), addr:$src)>;
4469 def : Pat<(f64 (sint_to_fp (loadi32 addr:$src))),
4470           (VCVTSI2SDZrm (f64 (IMPLICIT_DEF)), addr:$src)>;
4471 def : Pat<(f64 (sint_to_fp (loadi64 addr:$src))),
4472           (VCVTSI642SDZrm (f64 (IMPLICIT_DEF)), addr:$src)>;
4473
4474 def : Pat<(f32 (sint_to_fp GR32:$src)),
4475           (VCVTSI2SSZrr (f32 (IMPLICIT_DEF)), GR32:$src)>;
4476 def : Pat<(f32 (sint_to_fp GR64:$src)),
4477           (VCVTSI642SSZrr (f32 (IMPLICIT_DEF)), GR64:$src)>;
4478 def : Pat<(f64 (sint_to_fp GR32:$src)),
4479           (VCVTSI2SDZrr (f64 (IMPLICIT_DEF)), GR32:$src)>;
4480 def : Pat<(f64 (sint_to_fp GR64:$src)),
4481           (VCVTSI642SDZrr (f64 (IMPLICIT_DEF)), GR64:$src)>;
4482
4483 defm VCVTUSI2SSZ   : avx512_vcvtsi_common<0x7B, X86UintToFpRnd, GR32,
4484                                   v4f32x_info, i32mem, loadi32,
4485                                   "cvtusi2ss{l}">, XS, EVEX_CD8<32, CD8VT1>;
4486 defm VCVTUSI642SSZ : avx512_vcvtsi_common<0x7B, X86UintToFpRnd, GR64,
4487                                   v4f32x_info, i64mem, loadi64, "cvtusi2ss{q}">,
4488                                   XS, VEX_W, EVEX_CD8<64, CD8VT1>;
4489 defm VCVTUSI2SDZ   : avx512_vcvtsi<0x7B, X86UintToFpRnd, GR32, v2f64x_info,
4490                                   i32mem, loadi32, "cvtusi2sd{l}">,
4491                                   XD, VEX_LIG, EVEX_CD8<32, CD8VT1>;
4492 defm VCVTUSI642SDZ : avx512_vcvtsi_common<0x7B, X86UintToFpRnd, GR64,
4493                                   v2f64x_info, i64mem, loadi64, "cvtusi2sd{q}">,
4494                                   XD, VEX_W, EVEX_CD8<64, CD8VT1>;
4495
4496 def : Pat<(f32 (uint_to_fp (loadi32 addr:$src))),
4497           (VCVTUSI2SSZrm (f32 (IMPLICIT_DEF)), addr:$src)>;
4498 def : Pat<(f32 (uint_to_fp (loadi64 addr:$src))),
4499           (VCVTUSI642SSZrm (f32 (IMPLICIT_DEF)), addr:$src)>;
4500 def : Pat<(f64 (uint_to_fp (loadi32 addr:$src))),
4501           (VCVTUSI2SDZrm (f64 (IMPLICIT_DEF)), addr:$src)>;
4502 def : Pat<(f64 (uint_to_fp (loadi64 addr:$src))),
4503           (VCVTUSI642SDZrm (f64 (IMPLICIT_DEF)), addr:$src)>;
4504
4505 def : Pat<(f32 (uint_to_fp GR32:$src)),
4506           (VCVTUSI2SSZrr (f32 (IMPLICIT_DEF)), GR32:$src)>;
4507 def : Pat<(f32 (uint_to_fp GR64:$src)),
4508           (VCVTUSI642SSZrr (f32 (IMPLICIT_DEF)), GR64:$src)>;
4509 def : Pat<(f64 (uint_to_fp GR32:$src)),
4510           (VCVTUSI2SDZrr (f64 (IMPLICIT_DEF)), GR32:$src)>;
4511 def : Pat<(f64 (uint_to_fp GR64:$src)),
4512           (VCVTUSI642SDZrr (f64 (IMPLICIT_DEF)), GR64:$src)>;
4513 }
4514
4515 //===----------------------------------------------------------------------===//
4516 // AVX-512  Scalar convert from float/double to integer
4517 //===----------------------------------------------------------------------===//
4518 multiclass avx512_cvt_s_int<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
4519                           Intrinsic Int, Operand memop, ComplexPattern mem_cpat,
4520                           string asm> {
4521 let hasSideEffects = 0 in {
4522   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src),
4523               !strconcat(asm,"\t{$src, $dst|$dst, $src}"),
4524               [(set DstRC:$dst, (Int SrcRC:$src))]>, EVEX, VEX_LIG,
4525               Requires<[HasAVX512]>;
4526   let mayLoad = 1 in
4527   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst), (ins memop:$src),
4528               !strconcat(asm,"\t{$src, $dst|$dst, $src}"), []>, EVEX, VEX_LIG,
4529               Requires<[HasAVX512]>;
4530 } // hasSideEffects = 0
4531 }
4532 let Predicates = [HasAVX512] in {
4533 // Convert float/double to signed/unsigned int 32/64
4534 defm VCVTSS2SIZ:    avx512_cvt_s_int<0x2D, VR128X, GR32, int_x86_sse_cvtss2si,
4535                                    ssmem, sse_load_f32, "cvtss2si">,
4536                                    XS, EVEX_CD8<32, CD8VT1>;
4537 defm VCVTSS2SI64Z:  avx512_cvt_s_int<0x2D, VR128X, GR64, int_x86_sse_cvtss2si64,
4538                                    ssmem, sse_load_f32, "cvtss2si">,
4539                                    XS, VEX_W, EVEX_CD8<32, CD8VT1>;
4540 defm VCVTSS2USIZ:   avx512_cvt_s_int<0x79, VR128X, GR32, int_x86_avx512_cvtss2usi,
4541                                    ssmem, sse_load_f32, "cvtss2usi">,
4542                                    XS, EVEX_CD8<32, CD8VT1>;
4543 defm VCVTSS2USI64Z: avx512_cvt_s_int<0x79, VR128X, GR64,
4544                                    int_x86_avx512_cvtss2usi64, ssmem,
4545                                    sse_load_f32, "cvtss2usi">, XS, VEX_W,
4546                                    EVEX_CD8<32, CD8VT1>;
4547 defm VCVTSD2SIZ:    avx512_cvt_s_int<0x2D, VR128X, GR32, int_x86_sse2_cvtsd2si,
4548                                    sdmem, sse_load_f64, "cvtsd2si">,
4549                                    XD, EVEX_CD8<64, CD8VT1>;
4550 defm VCVTSD2SI64Z:  avx512_cvt_s_int<0x2D, VR128X, GR64, int_x86_sse2_cvtsd2si64,
4551                                    sdmem, sse_load_f64, "cvtsd2si">,
4552                                    XD, VEX_W, EVEX_CD8<64, CD8VT1>;
4553 defm VCVTSD2USIZ:   avx512_cvt_s_int<0x79, VR128X, GR32, int_x86_avx512_cvtsd2usi,
4554                                    sdmem, sse_load_f64, "cvtsd2usi">,
4555                                    XD, EVEX_CD8<64, CD8VT1>;
4556 defm VCVTSD2USI64Z: avx512_cvt_s_int<0x79, VR128X, GR64,
4557                                    int_x86_avx512_cvtsd2usi64, sdmem,
4558                                    sse_load_f64, "cvtsd2usi">, XD, VEX_W,
4559                                    EVEX_CD8<64, CD8VT1>;
4560
4561 let isCodeGenOnly = 1 in {
4562   defm Int_VCVTSI2SSZ : sse12_cvt_sint_3addr<0x2A, GR32, VR128X,
4563             int_x86_sse_cvtsi2ss, i32mem, loadi32, "cvtsi2ss{l}",
4564             SSE_CVT_Scalar, 0>, XS, EVEX_4V;
4565   defm Int_VCVTSI2SS64Z : sse12_cvt_sint_3addr<0x2A, GR64, VR128X,
4566             int_x86_sse_cvtsi642ss, i64mem, loadi64, "cvtsi2ss{q}",
4567             SSE_CVT_Scalar, 0>, XS, EVEX_4V, VEX_W;
4568   defm Int_VCVTSI2SDZ : sse12_cvt_sint_3addr<0x2A, GR32, VR128X,
4569             int_x86_sse2_cvtsi2sd, i32mem, loadi32, "cvtsi2sd{l}",
4570             SSE_CVT_Scalar, 0>, XD, EVEX_4V;
4571   defm Int_VCVTSI2SD64Z : sse12_cvt_sint_3addr<0x2A, GR64, VR128X,
4572             int_x86_sse2_cvtsi642sd, i64mem, loadi64, "cvtsi2sd{q}",
4573             SSE_CVT_Scalar, 0>, XD, EVEX_4V, VEX_W;
4574
4575   defm Int_VCVTUSI2SDZ : sse12_cvt_sint_3addr<0x2A, GR32, VR128X,
4576             int_x86_avx512_cvtusi2sd, i32mem, loadi32, "cvtusi2sd{l}",
4577             SSE_CVT_Scalar, 0>, XD, EVEX_4V;
4578 } // isCodeGenOnly = 1
4579
4580 // Convert float/double to signed/unsigned int 32/64 with truncation
4581 let isCodeGenOnly = 1 in {
4582   defm Int_VCVTTSS2SIZ : avx512_cvt_s_int<0x2C, VR128X, GR32, int_x86_sse_cvttss2si,
4583                                      ssmem, sse_load_f32, "cvttss2si">,
4584                                      XS, EVEX_CD8<32, CD8VT1>;
4585   defm Int_VCVTTSS2SI64Z : avx512_cvt_s_int<0x2C, VR128X, GR64,
4586                                      int_x86_sse_cvttss2si64, ssmem, sse_load_f32,
4587                                      "cvttss2si">, XS, VEX_W,
4588                                      EVEX_CD8<32, CD8VT1>;
4589   defm Int_VCVTTSD2SIZ : avx512_cvt_s_int<0x2C, VR128X, GR32, int_x86_sse2_cvttsd2si,
4590                                      sdmem, sse_load_f64, "cvttsd2si">, XD,
4591                                      EVEX_CD8<64, CD8VT1>;
4592   defm Int_VCVTTSD2SI64Z : avx512_cvt_s_int<0x2C, VR128X, GR64,
4593                                      int_x86_sse2_cvttsd2si64, sdmem, sse_load_f64,
4594                                      "cvttsd2si">, XD, VEX_W,
4595                                      EVEX_CD8<64, CD8VT1>;
4596   defm Int_VCVTTSS2USIZ : avx512_cvt_s_int<0x78, VR128X, GR32,
4597                                      int_x86_avx512_cvttss2usi, ssmem, sse_load_f32,
4598                                      "cvttss2usi">, XS, EVEX_CD8<32, CD8VT1>;
4599   defm Int_VCVTTSS2USI64Z : avx512_cvt_s_int<0x78, VR128X, GR64,
4600                                      int_x86_avx512_cvttss2usi64, ssmem,
4601                                      sse_load_f32, "cvttss2usi">, XS, VEX_W,
4602                                      EVEX_CD8<32, CD8VT1>;
4603   defm Int_VCVTTSD2USIZ : avx512_cvt_s_int<0x78, VR128X, GR32,
4604                                      int_x86_avx512_cvttsd2usi,
4605                                      sdmem, sse_load_f64, "cvttsd2usi">, XD,
4606                                      EVEX_CD8<64, CD8VT1>;
4607   defm Int_VCVTTSD2USI64Z : avx512_cvt_s_int<0x78, VR128X, GR64,
4608                                      int_x86_avx512_cvttsd2usi64, sdmem,
4609                                      sse_load_f64, "cvttsd2usi">, XD, VEX_W,
4610                                      EVEX_CD8<64, CD8VT1>;
4611 } // isCodeGenOnly = 1
4612
4613 multiclass avx512_cvt_s<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
4614                          SDNode OpNode, X86MemOperand x86memop, PatFrag ld_frag,
4615                          string asm> {
4616   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src),
4617               !strconcat(asm,"\t{$src, $dst|$dst, $src}"),
4618               [(set DstRC:$dst, (OpNode SrcRC:$src))]>, EVEX;
4619   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src),
4620               !strconcat(asm,"\t{$src, $dst|$dst, $src}"),
4621               [(set DstRC:$dst, (OpNode (ld_frag addr:$src)))]>, EVEX;
4622 }
4623
4624 defm VCVTTSS2SIZ    : avx512_cvt_s<0x2C, FR32X, GR32, fp_to_sint, f32mem,
4625                                   loadf32, "cvttss2si">, XS,
4626                                   EVEX_CD8<32, CD8VT1>;
4627 defm VCVTTSS2USIZ   : avx512_cvt_s<0x78, FR32X, GR32, fp_to_uint, f32mem,
4628                                   loadf32, "cvttss2usi">, XS,
4629                                   EVEX_CD8<32, CD8VT1>;
4630 defm VCVTTSS2SI64Z  : avx512_cvt_s<0x2C, FR32X, GR64, fp_to_sint, f32mem,
4631                                   loadf32, "cvttss2si">, XS, VEX_W,
4632                                   EVEX_CD8<32, CD8VT1>;
4633 defm VCVTTSS2USI64Z : avx512_cvt_s<0x78, FR32X, GR64, fp_to_uint, f32mem,
4634                                   loadf32, "cvttss2usi">, XS, VEX_W,
4635                                   EVEX_CD8<32, CD8VT1>;
4636 defm VCVTTSD2SIZ    : avx512_cvt_s<0x2C, FR64X, GR32, fp_to_sint, f64mem,
4637                                   loadf64, "cvttsd2si">, XD,
4638                                   EVEX_CD8<64, CD8VT1>;
4639 defm VCVTTSD2USIZ   : avx512_cvt_s<0x78, FR64X, GR32, fp_to_uint, f64mem,
4640                                   loadf64, "cvttsd2usi">, XD,
4641                                   EVEX_CD8<64, CD8VT1>;
4642 defm VCVTTSD2SI64Z  : avx512_cvt_s<0x2C, FR64X, GR64, fp_to_sint, f64mem,
4643                                   loadf64, "cvttsd2si">, XD, VEX_W,
4644                                   EVEX_CD8<64, CD8VT1>;
4645 defm VCVTTSD2USI64Z : avx512_cvt_s<0x78, FR64X, GR64, fp_to_uint, f64mem,
4646                                   loadf64, "cvttsd2usi">, XD, VEX_W,
4647                                   EVEX_CD8<64, CD8VT1>;
4648 } // HasAVX512
4649 //===----------------------------------------------------------------------===//
4650 // AVX-512  Convert form float to double and back
4651 //===----------------------------------------------------------------------===//
4652 let hasSideEffects = 0 in {
4653 def VCVTSS2SDZrr : AVX512XSI<0x5A, MRMSrcReg, (outs FR64X:$dst),
4654                     (ins FR32X:$src1, FR32X:$src2),
4655                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4656                     []>, EVEX_4V, VEX_LIG, Sched<[WriteCvtF2F]>;
4657 let mayLoad = 1 in
4658 def VCVTSS2SDZrm : AVX512XSI<0x5A, MRMSrcMem, (outs FR64X:$dst),
4659                     (ins FR32X:$src1, f32mem:$src2),
4660                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4661                     []>, EVEX_4V, VEX_LIG, Sched<[WriteCvtF2FLd, ReadAfterLd]>,
4662                     EVEX_CD8<32, CD8VT1>;
4663
4664 // Convert scalar double to scalar single
4665 def VCVTSD2SSZrr  : AVX512XDI<0x5A, MRMSrcReg, (outs FR32X:$dst),
4666                       (ins FR64X:$src1, FR64X:$src2),
4667                       "vcvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4668                       []>, EVEX_4V, VEX_LIG, VEX_W, Sched<[WriteCvtF2F]>;
4669 let mayLoad = 1 in
4670 def VCVTSD2SSZrm  : AVX512XDI<0x5A, MRMSrcMem, (outs FR32X:$dst),
4671                       (ins FR64X:$src1, f64mem:$src2),
4672                       "vcvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4673                       []>, EVEX_4V, VEX_LIG, VEX_W,
4674                       Sched<[WriteCvtF2FLd, ReadAfterLd]>, EVEX_CD8<64, CD8VT1>;
4675 }
4676
4677 def : Pat<(f64 (fextend FR32X:$src)), (VCVTSS2SDZrr FR32X:$src, FR32X:$src)>,
4678       Requires<[HasAVX512]>;
4679 def : Pat<(fextend (loadf32 addr:$src)),
4680     (VCVTSS2SDZrm (f32 (IMPLICIT_DEF)), addr:$src)>, Requires<[HasAVX512]>;
4681
4682 def : Pat<(extloadf32 addr:$src),
4683     (VCVTSS2SDZrm (f32 (IMPLICIT_DEF)), addr:$src)>,
4684       Requires<[HasAVX512, OptForSize]>;
4685
4686 def : Pat<(extloadf32 addr:$src),
4687     (VCVTSS2SDZrr (f32 (IMPLICIT_DEF)), (VMOVSSZrm addr:$src))>,
4688     Requires<[HasAVX512, OptForSpeed]>;
4689
4690 def : Pat<(f32 (fround FR64X:$src)), (VCVTSD2SSZrr FR64X:$src, FR64X:$src)>,
4691            Requires<[HasAVX512]>;
4692
4693 //===----------------------------------------------------------------------===//
4694 // AVX-512  Vector convert from signed/unsigned integer to float/double
4695 //          and from float/double to signed/unsigned integer
4696 //===----------------------------------------------------------------------===//
4697
4698 multiclass avx512_vcvt_fp<bits<8> opc, string OpcodeStr, X86VectorVTInfo _,
4699                          X86VectorVTInfo _Src, SDNode OpNode,
4700                          string Broadcast = _.BroadcastStr,
4701                          string Alias = ""> {
4702
4703   defm rr : AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
4704                          (ins _Src.RC:$src), OpcodeStr, "$src", "$src",
4705                          (_.VT (OpNode (_Src.VT _Src.RC:$src)))>, EVEX;
4706
4707   defm rm : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
4708                          (ins _Src.MemOp:$src), OpcodeStr#Alias, "$src", "$src",
4709                          (_.VT (OpNode (_Src.VT
4710                              (bitconvert (_Src.LdFrag addr:$src)))))>, EVEX;
4711
4712   defm rmb : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
4713                          (ins _Src.MemOp:$src), OpcodeStr,
4714                          "${src}"##Broadcast, "${src}"##Broadcast,
4715                          (_.VT (OpNode (_Src.VT
4716                                   (X86VBroadcast (_Src.ScalarLdFrag addr:$src)))
4717                             ))>, EVEX, EVEX_B;
4718 }
4719 // Coversion with SAE - suppress all exceptions
4720 multiclass avx512_vcvt_fp_sae<bits<8> opc, string OpcodeStr, X86VectorVTInfo _,
4721                          X86VectorVTInfo _Src, SDNode OpNodeRnd> {
4722   defm rrb : AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
4723                         (ins _Src.RC:$src), OpcodeStr,
4724                         "{sae}, $src", "$src, {sae}",
4725                         (_.VT (OpNodeRnd (_Src.VT _Src.RC:$src),
4726                                (i32 FROUND_NO_EXC)))>,
4727                         EVEX, EVEX_B;
4728 }
4729
4730 // Conversion with rounding control (RC)
4731 multiclass avx512_vcvt_fp_rc<bits<8> opc, string OpcodeStr, X86VectorVTInfo _,
4732                          X86VectorVTInfo _Src, SDNode OpNodeRnd> {
4733   defm rrb : AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
4734                         (ins _Src.RC:$src, AVX512RC:$rc), OpcodeStr,
4735                         "$rc, $src", "$src, $rc",
4736                         (_.VT (OpNodeRnd (_Src.VT _Src.RC:$src), (i32 imm:$rc)))>,
4737                         EVEX, EVEX_B, EVEX_RC;
4738 }
4739
4740 // Extend Float to Double
4741 multiclass avx512_cvtps2pd<bits<8> opc, string OpcodeStr> {
4742   let Predicates = [HasAVX512] in {
4743     defm Z : avx512_vcvt_fp<opc, OpcodeStr, v8f64_info, v8f32x_info, fextend>,
4744              avx512_vcvt_fp_sae<opc, OpcodeStr, v8f64_info, v8f32x_info,
4745                                 X86vfpextRnd>, EVEX_V512;
4746   }
4747   let Predicates = [HasVLX] in {
4748     defm Z128 : avx512_vcvt_fp<opc, OpcodeStr, v2f64x_info, v4f32x_info,
4749                                X86vfpext, "{1to2}">, EVEX_V128;
4750     defm Z256 : avx512_vcvt_fp<opc, OpcodeStr, v4f64x_info, v4f32x_info, fextend>,
4751                                      EVEX_V256;
4752   }
4753 }
4754
4755 // Truncate Double to Float
4756 multiclass avx512_cvtpd2ps<bits<8> opc, string OpcodeStr> {
4757   let Predicates = [HasAVX512] in {
4758     defm Z : avx512_vcvt_fp<opc, OpcodeStr, v8f32x_info, v8f64_info, fround>,
4759              avx512_vcvt_fp_rc<opc, OpcodeStr, v8f32x_info, v8f64_info,
4760                                X86vfproundRnd>, EVEX_V512;
4761   }
4762   let Predicates = [HasVLX] in {
4763     defm Z128 : avx512_vcvt_fp<opc, OpcodeStr, v4f32x_info, v2f64x_info,
4764                                X86vfpround, "{1to2}", "{x}">, EVEX_V128;
4765     defm Z256 : avx512_vcvt_fp<opc, OpcodeStr, v4f32x_info, v4f64x_info, fround,
4766                                "{1to4}", "{y}">, EVEX_V256;
4767   }
4768 }
4769
4770 defm VCVTPD2PS : avx512_cvtpd2ps<0x5A, "vcvtpd2ps">,
4771                                   VEX_W, PD, EVEX_CD8<64, CD8VF>;
4772 defm VCVTPS2PD : avx512_cvtps2pd<0x5A, "vcvtps2pd">,
4773                                   PS, EVEX_CD8<32, CD8VH>;
4774
4775 def : Pat<(v8f64 (extloadv8f32 addr:$src)),
4776             (VCVTPS2PDZrm addr:$src)>;
4777
4778 let Predicates = [HasVLX] in {
4779   def : Pat<(v4f64 (extloadv4f32 addr:$src)),
4780               (VCVTPS2PDZ256rm addr:$src)>;
4781 }
4782
4783 // Convert Signed/Unsigned Doubleword to Double
4784 multiclass avx512_cvtdq2pd<bits<8> opc, string OpcodeStr, SDNode OpNode,
4785                            SDNode OpNode128> {
4786   // No rounding in this op
4787   let Predicates = [HasAVX512] in
4788     defm Z : avx512_vcvt_fp<opc, OpcodeStr, v8f64_info, v8i32x_info, OpNode>,
4789                                      EVEX_V512;
4790
4791   let Predicates = [HasVLX] in {
4792     defm Z128 : avx512_vcvt_fp<opc, OpcodeStr, v2f64x_info, v4i32x_info,
4793                                      OpNode128, "{1to2}">, EVEX_V128;
4794     defm Z256 : avx512_vcvt_fp<opc, OpcodeStr, v4f64x_info, v4i32x_info, OpNode>,
4795                                      EVEX_V256;
4796   }
4797 }
4798
4799 // Convert Signed/Unsigned Doubleword to Float
4800 multiclass avx512_cvtdq2ps<bits<8> opc, string OpcodeStr, SDNode OpNode,
4801                            SDNode OpNodeRnd> {
4802   let Predicates = [HasAVX512] in
4803     defm Z : avx512_vcvt_fp<opc, OpcodeStr, v16f32_info, v16i32_info, OpNode>,
4804              avx512_vcvt_fp_rc<opc, OpcodeStr, v16f32_info, v16i32_info,
4805                                OpNodeRnd>, EVEX_V512;
4806
4807   let Predicates = [HasVLX] in {
4808     defm Z128 : avx512_vcvt_fp<opc, OpcodeStr, v4f32x_info, v4i32x_info, OpNode>,
4809                                      EVEX_V128;
4810     defm Z256 : avx512_vcvt_fp<opc, OpcodeStr, v8f32x_info, v8i32x_info, OpNode>,
4811                                      EVEX_V256;
4812   }
4813 }
4814
4815 // Convert Float to Signed/Unsigned Doubleword with truncation
4816 multiclass avx512_cvttps2dq<bits<8> opc, string OpcodeStr,
4817                                   SDNode OpNode, SDNode OpNodeRnd> {
4818   let Predicates = [HasAVX512] in {
4819     defm Z : avx512_vcvt_fp<opc, OpcodeStr, v16i32_info, v16f32_info, OpNode>,
4820              avx512_vcvt_fp_sae<opc, OpcodeStr, v16i32_info, v16f32_info,
4821                                 OpNodeRnd>, EVEX_V512;
4822   }
4823   let Predicates = [HasVLX] in {
4824     defm Z128 : avx512_vcvt_fp<opc, OpcodeStr, v4i32x_info, v4f32x_info, OpNode>,
4825                                      EVEX_V128;
4826     defm Z256 : avx512_vcvt_fp<opc, OpcodeStr, v8i32x_info, v8f32x_info, OpNode>,
4827                                      EVEX_V256;
4828   }
4829 }
4830
4831 // Convert Float to Signed/Unsigned Doubleword
4832 multiclass avx512_cvtps2dq<bits<8> opc, string OpcodeStr,
4833                                   SDNode OpNode, SDNode OpNodeRnd> {
4834   let Predicates = [HasAVX512] in {
4835     defm Z : avx512_vcvt_fp<opc, OpcodeStr, v16i32_info, v16f32_info, OpNode>,
4836              avx512_vcvt_fp_rc<opc, OpcodeStr, v16i32_info, v16f32_info,
4837                                 OpNodeRnd>, EVEX_V512;
4838   }
4839   let Predicates = [HasVLX] in {
4840     defm Z128 : avx512_vcvt_fp<opc, OpcodeStr, v4i32x_info, v4f32x_info, OpNode>,
4841                                      EVEX_V128;
4842     defm Z256 : avx512_vcvt_fp<opc, OpcodeStr, v8i32x_info, v8f32x_info, OpNode>,
4843                                      EVEX_V256;
4844   }
4845 }
4846
4847 // Convert Double to Signed/Unsigned Doubleword with truncation
4848 multiclass avx512_cvttpd2dq<bits<8> opc, string OpcodeStr,
4849                                   SDNode OpNode, SDNode OpNodeRnd> {
4850   let Predicates = [HasAVX512] in {
4851     defm Z : avx512_vcvt_fp<opc, OpcodeStr, v8i32x_info, v8f64_info, OpNode>,
4852              avx512_vcvt_fp_sae<opc, OpcodeStr, v8i32x_info, v8f64_info,
4853                                 OpNodeRnd>, EVEX_V512;
4854   }
4855   let Predicates = [HasVLX] in {
4856     // we need "x"/"y" suffixes in order to distinguish between 128 and 256
4857     // memory forms of these instructions in Asm Parcer. They have the same
4858     // dest type - 'v4i32x_info'. We also specify the broadcast string explicitly
4859     // due to the same reason.
4860     defm Z128 : avx512_vcvt_fp<opc, OpcodeStr, v4i32x_info, v2f64x_info, OpNode,
4861                                "{1to2}", "{x}">, EVEX_V128;
4862     defm Z256 : avx512_vcvt_fp<opc, OpcodeStr, v4i32x_info, v4f64x_info, OpNode,
4863                                "{1to4}", "{y}">, EVEX_V256;
4864   }
4865 }
4866
4867 // Convert Double to Signed/Unsigned Doubleword
4868 multiclass avx512_cvtpd2dq<bits<8> opc, string OpcodeStr,
4869                                   SDNode OpNode, SDNode OpNodeRnd> {
4870   let Predicates = [HasAVX512] in {
4871     defm Z : avx512_vcvt_fp<opc, OpcodeStr, v8i32x_info, v8f64_info, OpNode>,
4872              avx512_vcvt_fp_rc<opc, OpcodeStr, v8i32x_info, v8f64_info,
4873                                OpNodeRnd>, EVEX_V512;
4874   }
4875   let Predicates = [HasVLX] in {
4876     // we need "x"/"y" suffixes in order to distinguish between 128 and 256
4877     // memory forms of these instructions in Asm Parcer. They have the same
4878     // dest type - 'v4i32x_info'. We also specify the broadcast string explicitly
4879     // due to the same reason.
4880     defm Z128 : avx512_vcvt_fp<opc, OpcodeStr, v4i32x_info, v2f64x_info, OpNode,
4881                                "{1to2}", "{x}">, EVEX_V128;
4882     defm Z256 : avx512_vcvt_fp<opc, OpcodeStr, v4i32x_info, v4f64x_info, OpNode,
4883                                "{1to4}", "{y}">, EVEX_V256;
4884   }
4885 }
4886
4887 // Convert Double to Signed/Unsigned Quardword
4888 multiclass avx512_cvtpd2qq<bits<8> opc, string OpcodeStr,
4889                                   SDNode OpNode, SDNode OpNodeRnd> {
4890   let Predicates = [HasDQI] in {
4891     defm Z : avx512_vcvt_fp<opc, OpcodeStr, v8i64_info, v8f64_info, OpNode>,
4892              avx512_vcvt_fp_rc<opc, OpcodeStr, v8i64_info, v8f64_info,
4893                                OpNodeRnd>, EVEX_V512;
4894   }
4895   let Predicates = [HasDQI, HasVLX] in {
4896     defm Z128 : avx512_vcvt_fp<opc, OpcodeStr, v2i64x_info, v2f64x_info, OpNode>,
4897                                EVEX_V128;
4898     defm Z256 : avx512_vcvt_fp<opc, OpcodeStr, v4i64x_info, v4f64x_info, OpNode>,
4899                                EVEX_V256;
4900   }
4901 }
4902
4903 // Convert Double to Signed/Unsigned Quardword with truncation
4904 multiclass avx512_cvttpd2qq<bits<8> opc, string OpcodeStr,
4905                                   SDNode OpNode, SDNode OpNodeRnd> {
4906   let Predicates = [HasDQI] in {
4907     defm Z : avx512_vcvt_fp<opc, OpcodeStr, v8i64_info, v8f64_info, OpNode>,
4908              avx512_vcvt_fp_sae<opc, OpcodeStr, v8i64_info, v8f64_info,
4909                                OpNodeRnd>, EVEX_V512;
4910   }
4911   let Predicates = [HasDQI, HasVLX] in {
4912     defm Z128 : avx512_vcvt_fp<opc, OpcodeStr, v2i64x_info, v2f64x_info, OpNode>,
4913                                EVEX_V128;
4914     defm Z256 : avx512_vcvt_fp<opc, OpcodeStr, v4i64x_info, v4f64x_info, OpNode>,
4915                                EVEX_V256;
4916   }
4917 }
4918
4919 // Convert Signed/Unsigned Quardword to Double
4920 multiclass avx512_cvtqq2pd<bits<8> opc, string OpcodeStr,
4921                                   SDNode OpNode, SDNode OpNodeRnd> {
4922   let Predicates = [HasDQI] in {
4923     defm Z : avx512_vcvt_fp<opc, OpcodeStr, v8f64_info, v8i64_info, OpNode>,
4924              avx512_vcvt_fp_rc<opc, OpcodeStr, v8f64_info, v8i64_info,
4925                                OpNodeRnd>, EVEX_V512;
4926   }
4927   let Predicates = [HasDQI, HasVLX] in {
4928     defm Z128 : avx512_vcvt_fp<opc, OpcodeStr, v2f64x_info, v2i64x_info, OpNode>,
4929                                EVEX_V128;
4930     defm Z256 : avx512_vcvt_fp<opc, OpcodeStr, v4f64x_info, v4i64x_info, OpNode>,
4931                                EVEX_V256;
4932   }
4933 }
4934
4935 // Convert Float to Signed/Unsigned Quardword
4936 multiclass avx512_cvtps2qq<bits<8> opc, string OpcodeStr,
4937                                   SDNode OpNode, SDNode OpNodeRnd> {
4938   let Predicates = [HasDQI] in {
4939     defm Z : avx512_vcvt_fp<opc, OpcodeStr, v8i64_info, v8f32x_info, OpNode>,
4940              avx512_vcvt_fp_rc<opc, OpcodeStr, v8i64_info, v8f32x_info,
4941                                OpNodeRnd>, EVEX_V512;
4942   }
4943   let Predicates = [HasDQI, HasVLX] in {
4944     // Explicitly specified broadcast string, since we take only 2 elements
4945     // from v4f32x_info source
4946     defm Z128 : avx512_vcvt_fp<opc, OpcodeStr, v2i64x_info, v4f32x_info, OpNode,
4947                                "{1to2}">, EVEX_V128;
4948     defm Z256 : avx512_vcvt_fp<opc, OpcodeStr, v4i64x_info, v4f32x_info, OpNode>,
4949                                EVEX_V256;
4950   }
4951 }
4952
4953 // Convert Float to Signed/Unsigned Quardword with truncation
4954 multiclass avx512_cvttps2qq<bits<8> opc, string OpcodeStr,
4955                                   SDNode OpNode, SDNode OpNodeRnd> {
4956   let Predicates = [HasDQI] in {
4957     defm Z : avx512_vcvt_fp<opc, OpcodeStr, v8i64_info, v8f32x_info, OpNode>,
4958              avx512_vcvt_fp_sae<opc, OpcodeStr, v8i64_info, v8f32x_info,
4959                                OpNodeRnd>, EVEX_V512;
4960   }
4961   let Predicates = [HasDQI, HasVLX] in {
4962     // Explicitly specified broadcast string, since we take only 2 elements
4963     // from v4f32x_info source
4964     defm Z128 : avx512_vcvt_fp<opc, OpcodeStr, v2i64x_info, v4f32x_info, OpNode,
4965                                "{1to2}">, EVEX_V128;
4966     defm Z256 : avx512_vcvt_fp<opc, OpcodeStr, v4i64x_info, v4f32x_info, OpNode>,
4967                                EVEX_V256;
4968   }
4969 }
4970
4971 // Convert Signed/Unsigned Quardword to Float
4972 multiclass avx512_cvtqq2ps<bits<8> opc, string OpcodeStr,
4973                                   SDNode OpNode, SDNode OpNodeRnd> {
4974   let Predicates = [HasDQI] in {
4975     defm Z : avx512_vcvt_fp<opc, OpcodeStr, v8f32x_info, v8i64_info, OpNode>,
4976              avx512_vcvt_fp_rc<opc, OpcodeStr, v8f32x_info, v8i64_info,
4977                                OpNodeRnd>, EVEX_V512;
4978   }
4979   let Predicates = [HasDQI, HasVLX] in {
4980     // we need "x"/"y" suffixes in order to distinguish between 128 and 256
4981     // memory forms of these instructions in Asm Parcer. They have the same
4982     // dest type - 'v4i32x_info'. We also specify the broadcast string explicitly
4983     // due to the same reason.
4984     defm Z128 : avx512_vcvt_fp<opc, OpcodeStr, v4f32x_info, v2i64x_info, OpNode,
4985                                "{1to2}", "{x}">, EVEX_V128;
4986     defm Z256 : avx512_vcvt_fp<opc, OpcodeStr, v4f32x_info, v4i64x_info, OpNode,
4987                                "{1to4}", "{y}">, EVEX_V256;
4988   }
4989 }
4990
4991 defm VCVTDQ2PD : avx512_cvtdq2pd<0xE6, "vcvtdq2pd", sint_to_fp, X86cvtdq2pd>, XS,
4992                                 EVEX_CD8<32, CD8VH>;
4993
4994 defm VCVTDQ2PS : avx512_cvtdq2ps<0x5B, "vcvtdq2ps", sint_to_fp,
4995                                 X86VSintToFpRnd>,
4996                                 PS, EVEX_CD8<32, CD8VF>;
4997
4998 defm VCVTTPS2DQ : avx512_cvttps2dq<0x5B, "vcvttps2dq", fp_to_sint,
4999                                 X86VFpToSintRnd>,
5000                                 XS, EVEX_CD8<32, CD8VF>;
5001
5002 defm VCVTTPD2DQ : avx512_cvttpd2dq<0xE6, "vcvttpd2dq", fp_to_sint,
5003                                  X86VFpToSintRnd>,
5004                                  PD, VEX_W, EVEX_CD8<64, CD8VF>;
5005
5006 defm VCVTTPS2UDQ : avx512_cvttps2dq<0x78, "vcvttps2udq", fp_to_uint,
5007                                  X86VFpToUintRnd>, PS,
5008                                  EVEX_CD8<32, CD8VF>;
5009
5010 defm VCVTTPD2UDQ : avx512_cvttpd2dq<0x78, "vcvttpd2udq", fp_to_uint,
5011                                  X86VFpToUintRnd>, PS, VEX_W,
5012                                  EVEX_CD8<64, CD8VF>;
5013
5014 defm VCVTUDQ2PD : avx512_cvtdq2pd<0x7A, "vcvtudq2pd", uint_to_fp, X86cvtudq2pd>,
5015                                  XS, EVEX_CD8<32, CD8VH>;
5016
5017 defm VCVTUDQ2PS : avx512_cvtdq2ps<0x7A, "vcvtudq2ps", uint_to_fp,
5018                                  X86VUintToFpRnd>, XD,
5019                                  EVEX_CD8<32, CD8VF>;
5020
5021 defm VCVTPS2DQ : avx512_cvtps2dq<0x5B, "vcvtps2dq", X86cvtps2Int,
5022                                  X86cvtps2IntRnd>, PD, EVEX_CD8<32, CD8VF>;
5023
5024 defm VCVTPD2DQ : avx512_cvtpd2dq<0xE6, "vcvtpd2dq", X86cvtpd2Int,
5025                                  X86cvtpd2IntRnd>, XD, VEX_W,
5026                                  EVEX_CD8<64, CD8VF>;
5027
5028 defm VCVTPS2UDQ : avx512_cvtps2dq<0x79, "vcvtps2udq", X86cvtps2UInt,
5029                                  X86cvtps2UIntRnd>,
5030                                  PS, EVEX_CD8<32, CD8VF>;
5031 defm VCVTPD2UDQ : avx512_cvtpd2dq<0x79, "vcvtpd2udq", X86cvtpd2UInt,
5032                                  X86cvtpd2UIntRnd>, VEX_W,
5033                                  PS, EVEX_CD8<64, CD8VF>;
5034
5035 defm VCVTPD2QQ : avx512_cvtpd2qq<0x7B, "vcvtpd2qq", X86cvtpd2Int,
5036                                  X86cvtpd2IntRnd>, VEX_W,
5037                                  PD, EVEX_CD8<64, CD8VF>;
5038
5039 defm VCVTPS2QQ : avx512_cvtps2qq<0x7B, "vcvtps2qq", X86cvtps2Int,
5040                                  X86cvtps2IntRnd>, PD, EVEX_CD8<32, CD8VH>;
5041
5042 defm VCVTPD2UQQ : avx512_cvtpd2qq<0x79, "vcvtpd2uqq", X86cvtpd2UInt,
5043                                  X86cvtpd2UIntRnd>, VEX_W,
5044                                  PD, EVEX_CD8<64, CD8VF>;
5045
5046 defm VCVTPS2UQQ : avx512_cvtps2qq<0x79, "vcvtps2uqq", X86cvtps2UInt,
5047                                  X86cvtps2UIntRnd>, PD, EVEX_CD8<32, CD8VH>;
5048
5049 defm VCVTTPD2QQ : avx512_cvttpd2qq<0x7A, "vcvttpd2qq", fp_to_sint,
5050                                  X86VFpToSlongRnd>, VEX_W,
5051                                  PD, EVEX_CD8<64, CD8VF>;
5052
5053 defm VCVTTPS2QQ : avx512_cvttps2qq<0x7A, "vcvttps2qq", fp_to_sint,
5054                                  X86VFpToSlongRnd>, PD, EVEX_CD8<32, CD8VH>;
5055
5056 defm VCVTTPD2UQQ : avx512_cvttpd2qq<0x78, "vcvttpd2uqq", fp_to_uint,
5057                                  X86VFpToUlongRnd>, VEX_W,
5058                                  PD, EVEX_CD8<64, CD8VF>;
5059
5060 defm VCVTTPS2UQQ : avx512_cvttps2qq<0x78, "vcvttps2uqq", fp_to_uint,
5061                                  X86VFpToUlongRnd>, PD, EVEX_CD8<32, CD8VH>;
5062
5063 defm VCVTQQ2PD : avx512_cvtqq2pd<0xE6, "vcvtqq2pd", sint_to_fp,
5064                             X86VSlongToFpRnd>, VEX_W, XS, EVEX_CD8<64, CD8VF>;
5065
5066 defm VCVTUQQ2PD : avx512_cvtqq2pd<0x7A, "vcvtuqq2pd", uint_to_fp,
5067                             X86VUlongToFpRnd>, VEX_W, XS, EVEX_CD8<64, CD8VF>;
5068
5069 defm VCVTQQ2PS : avx512_cvtqq2ps<0x5B, "vcvtqq2ps", sint_to_fp,
5070                             X86VSlongToFpRnd>, VEX_W, PS, EVEX_CD8<64, CD8VF>;
5071
5072 defm VCVTUQQ2PS : avx512_cvtqq2ps<0x7A, "vcvtuqq2ps", uint_to_fp,
5073                             X86VUlongToFpRnd>, VEX_W, XD, EVEX_CD8<64, CD8VF>;
5074
5075 let Predicates = [NoVLX] in {
5076 def : Pat<(v8i32 (fp_to_uint (v8f32 VR256X:$src1))),
5077           (EXTRACT_SUBREG (v16i32 (VCVTTPS2UDQZrr
5078            (v16f32 (SUBREG_TO_REG (i32 0), VR256X:$src1, sub_ymm)))), sub_ymm)>;
5079
5080 def : Pat<(v4i32 (fp_to_uint (v4f32 VR128X:$src1))),
5081           (EXTRACT_SUBREG (v16i32 (VCVTTPS2UDQZrr
5082            (v16f32 (SUBREG_TO_REG (i32 0), VR128X:$src1, sub_xmm)))), sub_xmm)>;
5083
5084 def : Pat<(v8f32 (uint_to_fp (v8i32 VR256X:$src1))),
5085           (EXTRACT_SUBREG (v16f32 (VCVTUDQ2PSZrr
5086            (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src1, sub_ymm)))), sub_ymm)>;
5087
5088 def : Pat<(v4f32 (uint_to_fp (v4i32 VR128X:$src1))),
5089           (EXTRACT_SUBREG (v16f32 (VCVTUDQ2PSZrr
5090            (v16i32 (SUBREG_TO_REG (i32 0), VR128X:$src1, sub_xmm)))), sub_xmm)>;
5091
5092 def : Pat<(v4f64 (uint_to_fp (v4i32 VR128X:$src1))),
5093           (EXTRACT_SUBREG (v8f64 (VCVTUDQ2PDZrr
5094            (v8i32 (SUBREG_TO_REG (i32 0), VR128X:$src1, sub_xmm)))), sub_ymm)>;
5095 }
5096
5097 let Predicates = [HasAVX512] in {
5098   def : Pat<(v8f32 (fround (loadv8f64 addr:$src))),
5099             (VCVTPD2PSZrm addr:$src)>;
5100   def : Pat<(v8f64 (extloadv8f32 addr:$src)),
5101             (VCVTPS2PDZrm addr:$src)>;
5102 }
5103
5104 //===----------------------------------------------------------------------===//
5105 // Half precision conversion instructions
5106 //===----------------------------------------------------------------------===//
5107 multiclass avx512_cvtph2ps<RegisterClass destRC, RegisterClass srcRC,
5108                              X86MemOperand x86memop> {
5109   def rr : AVX5128I<0x13, MRMSrcReg, (outs destRC:$dst), (ins srcRC:$src),
5110              "vcvtph2ps\t{$src, $dst|$dst, $src}",
5111              []>, EVEX;
5112   let hasSideEffects = 0, mayLoad = 1 in
5113   def rm : AVX5128I<0x13, MRMSrcMem, (outs destRC:$dst), (ins x86memop:$src),
5114              "vcvtph2ps\t{$src, $dst|$dst, $src}", []>, EVEX;
5115 }
5116
5117 multiclass avx512_cvtps2ph<RegisterClass destRC, RegisterClass srcRC,
5118                              X86MemOperand x86memop> {
5119   def rr : AVX512AIi8<0x1D, MRMDestReg, (outs destRC:$dst),
5120                (ins srcRC:$src1, i32u8imm:$src2),
5121                "vcvtps2ph\t{$src2, $src1, $dst|$dst, $src1, $src2}",
5122                []>, EVEX;
5123   let hasSideEffects = 0, mayStore = 1 in
5124   def mr : AVX512AIi8<0x1D, MRMDestMem, (outs),
5125                (ins x86memop:$dst, srcRC:$src1, i32u8imm:$src2),
5126                "vcvtps2ph\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>, EVEX;
5127 }
5128
5129 defm VCVTPH2PSZ : avx512_cvtph2ps<VR512, VR256X, f256mem>, EVEX_V512,
5130                                     EVEX_CD8<32, CD8VH>;
5131 defm VCVTPS2PHZ : avx512_cvtps2ph<VR256X, VR512, f256mem>, EVEX_V512,
5132                                     EVEX_CD8<32, CD8VH>;
5133
5134 def : Pat<(v16i16 (int_x86_avx512_mask_vcvtps2ph_512 (v16f32 VR512:$src),
5135            imm:$rc, (bc_v16i16(v8i32 immAllZerosV)), (i16 -1))),
5136            (VCVTPS2PHZrr VR512:$src, imm:$rc)>;
5137
5138 def : Pat<(v16f32 (int_x86_avx512_mask_vcvtph2ps_512 (v16i16 VR256X:$src),
5139            (bc_v16f32(v16i32 immAllZerosV)), (i16 -1), (i32 FROUND_CURRENT))),
5140            (VCVTPH2PSZrr VR256X:$src)>;
5141
5142 let Defs = [EFLAGS], Predicates = [HasAVX512] in {
5143   defm VUCOMISSZ : sse12_ord_cmp<0x2E, FR32X, X86cmp, f32, f32mem, loadf32,
5144                                  "ucomiss">, PS, EVEX, VEX_LIG,
5145                                  EVEX_CD8<32, CD8VT1>;
5146   defm VUCOMISDZ : sse12_ord_cmp<0x2E, FR64X, X86cmp, f64, f64mem, loadf64,
5147                                   "ucomisd">, PD, EVEX,
5148                                   VEX_LIG, VEX_W, EVEX_CD8<64, CD8VT1>;
5149   let Pattern = []<dag> in {
5150     defm VCOMISSZ  : sse12_ord_cmp<0x2F, FR32X, undef, f32, f32mem, loadf32,
5151                                    "comiss">, PS, EVEX, VEX_LIG,
5152                                    EVEX_CD8<32, CD8VT1>;
5153     defm VCOMISDZ  : sse12_ord_cmp<0x2F, FR64X, undef, f64, f64mem, loadf64,
5154                                    "comisd">, PD, EVEX,
5155                                     VEX_LIG, VEX_W, EVEX_CD8<64, CD8VT1>;
5156   }
5157   let isCodeGenOnly = 1 in {
5158     defm Int_VUCOMISSZ  : sse12_ord_cmp<0x2E, VR128X, X86ucomi, v4f32, f128mem,
5159                               load, "ucomiss">, PS, EVEX, VEX_LIG,
5160                               EVEX_CD8<32, CD8VT1>;
5161     defm Int_VUCOMISDZ  : sse12_ord_cmp<0x2E, VR128X, X86ucomi, v2f64, f128mem,
5162                               load, "ucomisd">, PD, EVEX,
5163                               VEX_LIG, VEX_W, EVEX_CD8<64, CD8VT1>;
5164
5165     defm Int_VCOMISSZ  : sse12_ord_cmp<0x2F, VR128X, X86comi, v4f32, f128mem,
5166                               load, "comiss">, PS, EVEX, VEX_LIG,
5167                               EVEX_CD8<32, CD8VT1>;
5168     defm Int_VCOMISDZ  : sse12_ord_cmp<0x2F, VR128X, X86comi, v2f64, f128mem,
5169                               load, "comisd">, PD, EVEX,
5170                               VEX_LIG, VEX_W, EVEX_CD8<64, CD8VT1>;
5171   }
5172 }
5173
5174 /// avx512_fp14_s rcp14ss, rcp14sd, rsqrt14ss, rsqrt14sd
5175 multiclass avx512_fp14_s<bits<8> opc, string OpcodeStr, RegisterClass RC,
5176                             X86MemOperand x86memop> {
5177   let hasSideEffects = 0 in {
5178   def rr : AVX5128I<opc, MRMSrcReg, (outs RC:$dst),
5179                (ins RC:$src1, RC:$src2),
5180                !strconcat(OpcodeStr,
5181                "\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>, EVEX_4V;
5182   let mayLoad = 1 in {
5183   def rm : AVX5128I<opc, MRMSrcMem, (outs RC:$dst),
5184                (ins RC:$src1, x86memop:$src2),
5185                !strconcat(OpcodeStr,
5186                "\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>, EVEX_4V;
5187   }
5188 }
5189 }
5190
5191 defm VRCP14SS   : avx512_fp14_s<0x4D, "vrcp14ss", FR32X, f32mem>,
5192                   EVEX_CD8<32, CD8VT1>;
5193 defm VRCP14SD   : avx512_fp14_s<0x4D, "vrcp14sd", FR64X, f64mem>,
5194                   VEX_W, EVEX_CD8<64, CD8VT1>;
5195 defm VRSQRT14SS   : avx512_fp14_s<0x4F, "vrsqrt14ss", FR32X, f32mem>,
5196                   EVEX_CD8<32, CD8VT1>;
5197 defm VRSQRT14SD   : avx512_fp14_s<0x4F, "vrsqrt14sd", FR64X, f64mem>,
5198                   VEX_W, EVEX_CD8<64, CD8VT1>;
5199
5200 def : Pat <(v4f32 (int_x86_avx512_rcp14_ss (v4f32 VR128X:$src1),
5201               (v4f32 VR128X:$src2), (bc_v4f32 (v4i32 immAllZerosV)), (i8 -1))),
5202            (COPY_TO_REGCLASS (VRCP14SSrr (COPY_TO_REGCLASS VR128X:$src1, FR32X),
5203                        (COPY_TO_REGCLASS VR128X:$src2, FR32X)), VR128X)>;
5204
5205 def : Pat <(v2f64 (int_x86_avx512_rcp14_sd (v2f64 VR128X:$src1),
5206               (v2f64 VR128X:$src2), (bc_v2f64 (v4i32 immAllZerosV)), (i8 -1))),
5207            (COPY_TO_REGCLASS (VRCP14SDrr (COPY_TO_REGCLASS VR128X:$src1, FR64X),
5208                        (COPY_TO_REGCLASS VR128X:$src2, FR64X)), VR128X)>;
5209
5210 def : Pat <(v4f32 (int_x86_avx512_rsqrt14_ss (v4f32 VR128X:$src1),
5211               (v4f32 VR128X:$src2), (bc_v4f32 (v4i32 immAllZerosV)), (i8 -1))),
5212            (COPY_TO_REGCLASS (VRSQRT14SSrr (COPY_TO_REGCLASS VR128X:$src1, FR32X),
5213                        (COPY_TO_REGCLASS VR128X:$src2, FR32X)), VR128X)>;
5214
5215 def : Pat <(v2f64 (int_x86_avx512_rsqrt14_sd (v2f64 VR128X:$src1),
5216               (v2f64 VR128X:$src2), (bc_v2f64 (v4i32 immAllZerosV)), (i8 -1))),
5217            (COPY_TO_REGCLASS (VRSQRT14SDrr (COPY_TO_REGCLASS VR128X:$src1, FR64X),
5218                        (COPY_TO_REGCLASS VR128X:$src2, FR64X)), VR128X)>;
5219
5220 /// avx512_fp14_p rcp14ps, rcp14pd, rsqrt14ps, rsqrt14pd
5221 multiclass avx512_fp14_p<bits<8> opc, string OpcodeStr, SDNode OpNode,
5222                          X86VectorVTInfo _> {
5223   defm r: AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
5224                          (ins _.RC:$src), OpcodeStr, "$src", "$src",
5225                          (_.FloatVT (OpNode _.RC:$src))>, EVEX, T8PD;
5226   let mayLoad = 1 in {
5227     defm m: AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
5228                            (ins _.MemOp:$src), OpcodeStr, "$src", "$src",
5229                            (OpNode (_.FloatVT
5230                              (bitconvert (_.LdFrag addr:$src))))>, EVEX, T8PD;
5231     defm mb: AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
5232                             (ins _.ScalarMemOp:$src), OpcodeStr,
5233                             "${src}"##_.BroadcastStr, "${src}"##_.BroadcastStr,
5234                             (OpNode (_.FloatVT
5235                               (X86VBroadcast (_.ScalarLdFrag addr:$src))))>,
5236                             EVEX, T8PD, EVEX_B;
5237   }
5238 }
5239
5240 multiclass avx512_fp14_p_vl_all<bits<8> opc, string OpcodeStr, SDNode OpNode> {
5241   defm PSZ : avx512_fp14_p<opc, !strconcat(OpcodeStr, "ps"), OpNode, v16f32_info>,
5242                           EVEX_V512, EVEX_CD8<32, CD8VF>;
5243   defm PDZ : avx512_fp14_p<opc, !strconcat(OpcodeStr, "pd"), OpNode, v8f64_info>,
5244                           EVEX_V512, VEX_W, EVEX_CD8<64, CD8VF>;
5245
5246   // Define only if AVX512VL feature is present.
5247   let Predicates = [HasVLX] in {
5248     defm PSZ128 : avx512_fp14_p<opc, !strconcat(OpcodeStr, "ps"),
5249                                 OpNode, v4f32x_info>,
5250                                EVEX_V128, EVEX_CD8<32, CD8VF>;
5251     defm PSZ256 : avx512_fp14_p<opc, !strconcat(OpcodeStr, "ps"),
5252                                 OpNode, v8f32x_info>,
5253                                EVEX_V256, EVEX_CD8<32, CD8VF>;
5254     defm PDZ128 : avx512_fp14_p<opc, !strconcat(OpcodeStr, "pd"),
5255                                 OpNode, v2f64x_info>,
5256                                EVEX_V128, VEX_W, EVEX_CD8<64, CD8VF>;
5257     defm PDZ256 : avx512_fp14_p<opc, !strconcat(OpcodeStr, "pd"),
5258                                 OpNode, v4f64x_info>,
5259                                EVEX_V256, VEX_W, EVEX_CD8<64, CD8VF>;
5260   }
5261 }
5262
5263 defm VRSQRT14 : avx512_fp14_p_vl_all<0x4E, "vrsqrt14", X86frsqrt>;
5264 defm VRCP14 : avx512_fp14_p_vl_all<0x4C, "vrcp14", X86frcp>;
5265
5266 def : Pat <(v16f32 (int_x86_avx512_rsqrt14_ps_512 (v16f32 VR512:$src),
5267               (bc_v16f32 (v16i32 immAllZerosV)), (i16 -1))),
5268            (VRSQRT14PSZr VR512:$src)>;
5269 def : Pat <(v8f64 (int_x86_avx512_rsqrt14_pd_512 (v8f64 VR512:$src),
5270               (bc_v8f64 (v16i32 immAllZerosV)), (i8 -1))),
5271            (VRSQRT14PDZr VR512:$src)>;
5272
5273 def : Pat <(v16f32 (int_x86_avx512_rcp14_ps_512 (v16f32 VR512:$src),
5274               (bc_v16f32 (v16i32 immAllZerosV)), (i16 -1))),
5275            (VRCP14PSZr VR512:$src)>;
5276 def : Pat <(v8f64 (int_x86_avx512_rcp14_pd_512 (v8f64 VR512:$src),
5277               (bc_v8f64 (v16i32 immAllZerosV)), (i8 -1))),
5278            (VRCP14PDZr VR512:$src)>;
5279
5280 /// avx512_fp28_s rcp28ss, rcp28sd, rsqrt28ss, rsqrt28sd
5281 multiclass avx512_fp28_s<bits<8> opc, string OpcodeStr,X86VectorVTInfo _,
5282                          SDNode OpNode> {
5283
5284   defm r : AVX512_maskable_scalar<opc, MRMSrcReg, _, (outs _.RC:$dst),
5285                            (ins _.RC:$src1, _.RC:$src2), OpcodeStr,
5286                            "$src2, $src1", "$src1, $src2",
5287                            (OpNode (_.VT _.RC:$src1), (_.VT _.RC:$src2),
5288                            (i32 FROUND_CURRENT))>;
5289
5290   defm rb : AVX512_maskable_scalar<opc, MRMSrcReg, _, (outs _.RC:$dst),
5291                             (ins _.RC:$src1, _.RC:$src2), OpcodeStr,
5292                             "{sae}, $src2, $src1", "$src1, $src2, {sae}",
5293                             (OpNode (_.VT _.RC:$src1), (_.VT _.RC:$src2),
5294                             (i32 FROUND_NO_EXC))>, EVEX_B;
5295
5296   defm m : AVX512_maskable_scalar<opc, MRMSrcMem, _, (outs _.RC:$dst),
5297                          (ins _.RC:$src1, _.MemOp:$src2), OpcodeStr,
5298                          "$src2, $src1", "$src1, $src2",
5299                          (OpNode (_.VT _.RC:$src1),
5300                           (_.VT (scalar_to_vector (_.ScalarLdFrag addr:$src2))),
5301                          (i32 FROUND_CURRENT))>;
5302 }
5303
5304 multiclass avx512_eri_s<bits<8> opc, string OpcodeStr, SDNode OpNode> {
5305   defm SS : avx512_fp28_s<opc, OpcodeStr#"ss", f32x_info, OpNode>,
5306               EVEX_CD8<32, CD8VT1>;
5307   defm SD : avx512_fp28_s<opc, OpcodeStr#"sd", f64x_info, OpNode>,
5308               EVEX_CD8<64, CD8VT1>, VEX_W;
5309 }
5310
5311 let hasSideEffects = 0, Predicates = [HasERI] in {
5312   defm VRCP28   : avx512_eri_s<0xCB, "vrcp28",   X86rcp28s>,   T8PD, EVEX_4V;
5313   defm VRSQRT28 : avx512_eri_s<0xCD, "vrsqrt28", X86rsqrt28s>, T8PD, EVEX_4V;
5314 }
5315
5316 defm VGETEXP   : avx512_eri_s<0x43, "vgetexp", X86fgetexpRnds>, T8PD, EVEX_4V;
5317 /// avx512_fp28_p rcp28ps, rcp28pd, rsqrt28ps, rsqrt28pd
5318
5319 multiclass avx512_fp28_p<bits<8> opc, string OpcodeStr, X86VectorVTInfo _,
5320                          SDNode OpNode> {
5321
5322   defm r : AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
5323                          (ins _.RC:$src), OpcodeStr, "$src", "$src",
5324                          (OpNode (_.VT _.RC:$src), (i32 FROUND_CURRENT))>;
5325
5326   defm m : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
5327                          (ins _.MemOp:$src), OpcodeStr, "$src", "$src",
5328                          (OpNode (_.FloatVT
5329                              (bitconvert (_.LdFrag addr:$src))),
5330                           (i32 FROUND_CURRENT))>;
5331
5332   defm mb : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
5333                          (ins _.MemOp:$src), OpcodeStr,
5334                          "${src}"##_.BroadcastStr, "${src}"##_.BroadcastStr,
5335                          (OpNode (_.FloatVT
5336                                   (X86VBroadcast (_.ScalarLdFrag addr:$src))),
5337                                  (i32 FROUND_CURRENT))>, EVEX_B;
5338 }
5339 multiclass avx512_fp28_p_round<bits<8> opc, string OpcodeStr, X86VectorVTInfo _,
5340                          SDNode OpNode> {
5341   defm rb : AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
5342                         (ins _.RC:$src), OpcodeStr,
5343                         "{sae}, $src", "$src, {sae}",
5344                         (OpNode (_.VT _.RC:$src), (i32 FROUND_NO_EXC))>, EVEX_B;
5345 }
5346
5347 multiclass  avx512_eri<bits<8> opc, string OpcodeStr, SDNode OpNode> {
5348    defm PS : avx512_fp28_p<opc, OpcodeStr#"ps", v16f32_info, OpNode>,
5349              avx512_fp28_p_round<opc, OpcodeStr#"ps", v16f32_info, OpNode>,
5350              T8PD, EVEX_V512, EVEX_CD8<32, CD8VF>;
5351    defm PD : avx512_fp28_p<opc, OpcodeStr#"pd", v8f64_info, OpNode>,
5352              avx512_fp28_p_round<opc, OpcodeStr#"pd", v8f64_info, OpNode>,
5353              T8PD, EVEX_V512, VEX_W, EVEX_CD8<64, CD8VF>;
5354 }
5355
5356 multiclass avx512_fp_unaryop_packed<bits<8> opc, string OpcodeStr,
5357                                   SDNode OpNode> {
5358   // Define only if AVX512VL feature is present.
5359   let Predicates = [HasVLX] in {
5360     defm PSZ128 : avx512_fp28_p<opc, OpcodeStr#"ps", v4f32x_info, OpNode>,
5361                                      EVEX_V128, T8PD, EVEX_CD8<32, CD8VF>;
5362     defm PSZ256 : avx512_fp28_p<opc, OpcodeStr#"ps", v8f32x_info, OpNode>,
5363                                      EVEX_V256, T8PD, EVEX_CD8<32, CD8VF>;
5364     defm PDZ128 : avx512_fp28_p<opc, OpcodeStr#"pd", v2f64x_info, OpNode>,
5365                                      EVEX_V128, VEX_W, T8PD, EVEX_CD8<64, CD8VF>;
5366     defm PDZ256 : avx512_fp28_p<opc, OpcodeStr#"pd", v4f64x_info, OpNode>,
5367                                      EVEX_V256, VEX_W, T8PD, EVEX_CD8<64, CD8VF>;
5368   }
5369 }
5370 let Predicates = [HasERI], hasSideEffects = 0 in {
5371
5372  defm VRSQRT28 : avx512_eri<0xCC, "vrsqrt28", X86rsqrt28>, EVEX;
5373  defm VRCP28   : avx512_eri<0xCA, "vrcp28",   X86rcp28>,   EVEX;
5374  defm VEXP2    : avx512_eri<0xC8, "vexp2",    X86exp2>,    EVEX;
5375 }
5376 defm VGETEXP   : avx512_eri<0x42, "vgetexp", X86fgetexpRnd>,
5377                  avx512_fp_unaryop_packed<0x42, "vgetexp", X86fgetexpRnd> , EVEX;
5378
5379 multiclass avx512_sqrt_packed_round<bits<8> opc, string OpcodeStr,
5380                               SDNode OpNodeRnd, X86VectorVTInfo _>{
5381   defm rb: AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
5382                          (ins _.RC:$src, AVX512RC:$rc), OpcodeStr, "$rc, $src", "$src, $rc",
5383                          (_.VT (OpNodeRnd _.RC:$src, (i32 imm:$rc)))>,
5384                          EVEX, EVEX_B, EVEX_RC;
5385 }
5386
5387 multiclass avx512_sqrt_packed<bits<8> opc, string OpcodeStr,
5388                               SDNode OpNode, X86VectorVTInfo _>{
5389   defm r: AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
5390                          (ins _.RC:$src), OpcodeStr, "$src", "$src",
5391                          (_.FloatVT (OpNode _.RC:$src))>, EVEX;
5392   let mayLoad = 1 in {
5393     defm m: AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
5394                            (ins _.MemOp:$src), OpcodeStr, "$src", "$src",
5395                            (OpNode (_.FloatVT
5396                              (bitconvert (_.LdFrag addr:$src))))>, EVEX;
5397
5398     defm mb: AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
5399                             (ins _.ScalarMemOp:$src), OpcodeStr,
5400                             "${src}"##_.BroadcastStr, "${src}"##_.BroadcastStr,
5401                             (OpNode (_.FloatVT
5402                               (X86VBroadcast (_.ScalarLdFrag addr:$src))))>,
5403                             EVEX, EVEX_B;
5404   }
5405 }
5406
5407 multiclass avx512_sqrt_scalar<bits<8> opc, string OpcodeStr,
5408                           Intrinsic F32Int, Intrinsic F64Int,
5409                           OpndItins itins_s, OpndItins itins_d> {
5410   def SSZr : SI<opc, MRMSrcReg, (outs FR32X:$dst),
5411                (ins FR32X:$src1, FR32X:$src2),
5412                !strconcat(OpcodeStr,
5413                           "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5414                       [], itins_s.rr>, XS, EVEX_4V;
5415   let isCodeGenOnly = 1 in
5416   def SSZr_Int : SIi8<opc, MRMSrcReg, (outs VR128X:$dst),
5417                (ins VR128X:$src1, VR128X:$src2),
5418                !strconcat(OpcodeStr,
5419                 "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5420                [(set VR128X:$dst,
5421                  (F32Int VR128X:$src1, VR128X:$src2))],
5422                itins_s.rr>, XS, EVEX_4V;
5423   let mayLoad = 1 in {
5424   def SSZm : SI<opc, MRMSrcMem, (outs FR32X:$dst),
5425                (ins FR32X:$src1, f32mem:$src2),
5426                !strconcat(OpcodeStr,
5427                           "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5428                       [], itins_s.rm>, XS, EVEX_4V, EVEX_CD8<32, CD8VT1>;
5429   let isCodeGenOnly = 1 in
5430   def SSZm_Int : SIi8<opc, MRMSrcMem, (outs VR128X:$dst),
5431                    (ins VR128X:$src1, ssmem:$src2),
5432                    !strconcat(OpcodeStr,
5433                  "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5434                    [(set VR128X:$dst,
5435                      (F32Int VR128X:$src1, sse_load_f32:$src2))],
5436                    itins_s.rm>, XS, EVEX_4V, EVEX_CD8<32, CD8VT1>;
5437   }
5438   def SDZr : SI<opc, MRMSrcReg, (outs FR64X:$dst),
5439                (ins FR64X:$src1, FR64X:$src2),
5440                !strconcat(OpcodeStr,
5441                           "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>,
5442                       XD, EVEX_4V, VEX_W;
5443   let isCodeGenOnly = 1 in
5444   def SDZr_Int : SIi8<opc, MRMSrcReg, (outs VR128X:$dst),
5445                (ins VR128X:$src1, VR128X:$src2),
5446                !strconcat(OpcodeStr,
5447                 "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5448                [(set VR128X:$dst,
5449                  (F64Int VR128X:$src1, VR128X:$src2))],
5450                itins_s.rr>, XD, EVEX_4V, VEX_W;
5451   let mayLoad = 1 in {
5452   def SDZm : SI<opc, MRMSrcMem, (outs FR64X:$dst),
5453                (ins FR64X:$src1, f64mem:$src2),
5454                !strconcat(OpcodeStr,
5455                   "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>,
5456                XD, EVEX_4V, VEX_W, EVEX_CD8<64, CD8VT1>;
5457   let isCodeGenOnly = 1 in
5458   def SDZm_Int : SIi8<opc, MRMSrcMem, (outs VR128X:$dst),
5459                   (ins VR128X:$src1, sdmem:$src2),
5460                    !strconcat(OpcodeStr,
5461                   "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5462                   [(set VR128X:$dst,
5463                     (F64Int VR128X:$src1, sse_load_f64:$src2))]>,
5464                   XD, EVEX_4V, VEX_W, EVEX_CD8<64, CD8VT1>;
5465   }
5466 }
5467
5468 multiclass avx512_sqrt_packed_all<bits<8> opc, string OpcodeStr,
5469                                   SDNode OpNode> {
5470   defm PSZ : avx512_sqrt_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode,
5471                                 v16f32_info>,
5472                                 EVEX_V512, PS, EVEX_CD8<32, CD8VF>;
5473   defm PDZ : avx512_sqrt_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode,
5474                                 v8f64_info>,
5475                                 EVEX_V512, VEX_W, PD, EVEX_CD8<64, CD8VF>;
5476   // Define only if AVX512VL feature is present.
5477   let Predicates = [HasVLX] in {
5478     defm PSZ128 : avx512_sqrt_packed<opc, !strconcat(OpcodeStr, "ps"),
5479                                      OpNode, v4f32x_info>,
5480                                      EVEX_V128, PS, EVEX_CD8<32, CD8VF>;
5481     defm PSZ256 : avx512_sqrt_packed<opc, !strconcat(OpcodeStr, "ps"),
5482                                      OpNode, v8f32x_info>,
5483                                      EVEX_V256, PS, EVEX_CD8<32, CD8VF>;
5484     defm PDZ128 : avx512_sqrt_packed<opc, !strconcat(OpcodeStr, "pd"),
5485                                      OpNode, v2f64x_info>,
5486                                      EVEX_V128, VEX_W, PD, EVEX_CD8<64, CD8VF>;
5487     defm PDZ256 : avx512_sqrt_packed<opc, !strconcat(OpcodeStr, "pd"),
5488                                      OpNode, v4f64x_info>,
5489                                      EVEX_V256, VEX_W, PD, EVEX_CD8<64, CD8VF>;
5490   }
5491 }
5492
5493 multiclass avx512_sqrt_packed_all_round<bits<8> opc, string OpcodeStr,
5494                                           SDNode OpNodeRnd> {
5495   defm PSZ : avx512_sqrt_packed_round<opc, !strconcat(OpcodeStr, "ps"), OpNodeRnd,
5496                                 v16f32_info>, EVEX_V512, PS, EVEX_CD8<32, CD8VF>;
5497   defm PDZ : avx512_sqrt_packed_round<opc, !strconcat(OpcodeStr, "pd"), OpNodeRnd,
5498                                 v8f64_info>, EVEX_V512, VEX_W, PD, EVEX_CD8<64, CD8VF>;
5499 }
5500
5501 defm VSQRT   : avx512_sqrt_packed_all<0x51, "vsqrt", fsqrt>,
5502                avx512_sqrt_packed_all_round<0x51, "vsqrt", X86fsqrtRnd>;
5503
5504 defm VSQRT  : avx512_sqrt_scalar<0x51, "sqrt",
5505                 int_x86_avx512_sqrt_ss, int_x86_avx512_sqrt_sd,
5506                 SSE_SQRTSS, SSE_SQRTSD>;
5507
5508 let Predicates = [HasAVX512] in {
5509   def : Pat<(f32 (fsqrt FR32X:$src)),
5510             (VSQRTSSZr (f32 (IMPLICIT_DEF)), FR32X:$src)>;
5511   def : Pat<(f32 (fsqrt (load addr:$src))),
5512             (VSQRTSSZm (f32 (IMPLICIT_DEF)), addr:$src)>,
5513             Requires<[OptForSize]>;
5514   def : Pat<(f64 (fsqrt FR64X:$src)),
5515             (VSQRTSDZr (f64 (IMPLICIT_DEF)), FR64X:$src)>;
5516   def : Pat<(f64 (fsqrt (load addr:$src))),
5517             (VSQRTSDZm (f64 (IMPLICIT_DEF)), addr:$src)>,
5518             Requires<[OptForSize]>;
5519
5520   def : Pat<(f32 (X86frsqrt FR32X:$src)),
5521             (VRSQRT14SSrr (f32 (IMPLICIT_DEF)), FR32X:$src)>;
5522   def : Pat<(f32 (X86frsqrt (load addr:$src))),
5523             (VRSQRT14SSrm (f32 (IMPLICIT_DEF)), addr:$src)>,
5524             Requires<[OptForSize]>;
5525
5526   def : Pat<(f32 (X86frcp FR32X:$src)),
5527             (VRCP14SSrr (f32 (IMPLICIT_DEF)), FR32X:$src)>;
5528   def : Pat<(f32 (X86frcp (load addr:$src))),
5529             (VRCP14SSrm (f32 (IMPLICIT_DEF)), addr:$src)>,
5530             Requires<[OptForSize]>;
5531
5532   def : Pat<(int_x86_sse_sqrt_ss VR128X:$src),
5533             (COPY_TO_REGCLASS (VSQRTSSZr (f32 (IMPLICIT_DEF)),
5534                                         (COPY_TO_REGCLASS VR128X:$src, FR32)),
5535                               VR128X)>;
5536   def : Pat<(int_x86_sse_sqrt_ss sse_load_f32:$src),
5537             (VSQRTSSZm_Int (v4f32 (IMPLICIT_DEF)), sse_load_f32:$src)>;
5538
5539   def : Pat<(int_x86_sse2_sqrt_sd VR128X:$src),
5540             (COPY_TO_REGCLASS (VSQRTSDZr (f64 (IMPLICIT_DEF)),
5541                                         (COPY_TO_REGCLASS VR128X:$src, FR64)),
5542                               VR128X)>;
5543   def : Pat<(int_x86_sse2_sqrt_sd sse_load_f64:$src),
5544             (VSQRTSDZm_Int (v2f64 (IMPLICIT_DEF)), sse_load_f64:$src)>;
5545 }
5546
5547 multiclass
5548 avx512_rndscale_scalar<bits<8> opc, string OpcodeStr, X86VectorVTInfo _> {
5549
5550   let ExeDomain = _.ExeDomain in {
5551   defm r : AVX512_maskable_scalar<opc, MRMSrcReg, _, (outs _.RC:$dst),
5552                            (ins _.RC:$src1, _.RC:$src2, i32u8imm:$src3), OpcodeStr,
5553                            "$src3, $src2, $src1", "$src1, $src2, $src3",
5554                            (_.VT (X86RndScales (_.VT _.RC:$src1), (_.VT _.RC:$src2),
5555                             (i32 imm:$src3), (i32 FROUND_CURRENT)))>;
5556
5557   defm rb : AVX512_maskable_scalar<opc, MRMSrcReg, _, (outs _.RC:$dst),
5558                          (ins _.RC:$src1, _.RC:$src2, i32u8imm:$src3), OpcodeStr,
5559                          "$src3, {sae}, $src2, $src1", "$src1, $src2, {sae}, $src3",
5560                          (_.VT (X86RndScales (_.VT _.RC:$src1), (_.VT _.RC:$src2),
5561                          (i32 imm:$src3), (i32 FROUND_NO_EXC)))>, EVEX_B;
5562
5563   let mayLoad = 1 in
5564   defm m : AVX512_maskable_scalar<opc, MRMSrcMem, _, (outs _.RC:$dst),
5565                          (ins _.RC:$src1, _.MemOp:$src2, i32u8imm:$src3), OpcodeStr,
5566                          "$src3, $src2, $src1", "$src1, $src2, $src3",
5567                          (_.VT (X86RndScales (_.VT _.RC:$src1),
5568                           (_.VT (scalar_to_vector (_.ScalarLdFrag addr:$src2))),
5569                           (i32 imm:$src3), (i32 FROUND_CURRENT)))>;
5570   }
5571   let Predicates = [HasAVX512] in {
5572   def : Pat<(ffloor _.FRC:$src), (COPY_TO_REGCLASS
5573              (_.VT (!cast<Instruction>(NAME##r) (_.VT (IMPLICIT_DEF)),
5574              (_.VT (COPY_TO_REGCLASS _.FRC:$src, _.RC)), (i32 0x1))), _.FRC)>;
5575   def : Pat<(fceil _.FRC:$src), (COPY_TO_REGCLASS
5576              (_.VT (!cast<Instruction>(NAME##r) (_.VT (IMPLICIT_DEF)),
5577              (_.VT (COPY_TO_REGCLASS _.FRC:$src, _.RC)), (i32 0x2))), _.FRC)>;
5578   def : Pat<(ftrunc _.FRC:$src), (COPY_TO_REGCLASS
5579              (_.VT (!cast<Instruction>(NAME##r) (_.VT (IMPLICIT_DEF)),
5580              (_.VT (COPY_TO_REGCLASS _.FRC:$src, _.RC)), (i32 0x3))), _.FRC)>;
5581   def : Pat<(frint _.FRC:$src), (COPY_TO_REGCLASS
5582              (_.VT (!cast<Instruction>(NAME##r) (_.VT (IMPLICIT_DEF)),
5583              (_.VT (COPY_TO_REGCLASS _.FRC:$src, _.RC)), (i32 0x4))), _.FRC)>;
5584   def : Pat<(fnearbyint _.FRC:$src), (COPY_TO_REGCLASS
5585              (_.VT (!cast<Instruction>(NAME##r) (_.VT (IMPLICIT_DEF)),
5586              (_.VT (COPY_TO_REGCLASS _.FRC:$src, _.RC)), (i32 0xc))), _.FRC)>;
5587
5588   def : Pat<(ffloor (_.ScalarLdFrag addr:$src)), (COPY_TO_REGCLASS
5589              (_.VT (!cast<Instruction>(NAME##m) (_.VT (IMPLICIT_DEF)),
5590              addr:$src, (i32 0x1))), _.FRC)>;
5591   def : Pat<(fceil (_.ScalarLdFrag addr:$src)), (COPY_TO_REGCLASS
5592              (_.VT (!cast<Instruction>(NAME##m) (_.VT (IMPLICIT_DEF)),
5593              addr:$src, (i32 0x2))), _.FRC)>;
5594   def : Pat<(ftrunc (_.ScalarLdFrag addr:$src)), (COPY_TO_REGCLASS
5595              (_.VT (!cast<Instruction>(NAME##m) (_.VT (IMPLICIT_DEF)),
5596              addr:$src, (i32 0x3))), _.FRC)>;
5597   def : Pat<(frint (_.ScalarLdFrag addr:$src)), (COPY_TO_REGCLASS
5598              (_.VT (!cast<Instruction>(NAME##m) (_.VT (IMPLICIT_DEF)),
5599              addr:$src, (i32 0x4))), _.FRC)>;
5600   def : Pat<(fnearbyint (_.ScalarLdFrag addr:$src)), (COPY_TO_REGCLASS
5601              (_.VT (!cast<Instruction>(NAME##m) (_.VT (IMPLICIT_DEF)),
5602              addr:$src, (i32 0xc))), _.FRC)>;
5603   }
5604 }
5605
5606 defm VRNDSCALESS : avx512_rndscale_scalar<0x0A, "vrndscaless", f32x_info>,
5607                                 AVX512AIi8Base, EVEX_4V, EVEX_CD8<32, CD8VT1>;
5608
5609 defm VRNDSCALESD : avx512_rndscale_scalar<0x0B, "vrndscalesd", f64x_info>, VEX_W,
5610                                 AVX512AIi8Base, EVEX_4V, EVEX_CD8<64, CD8VT1>;
5611
5612 //-------------------------------------------------
5613 // Integer truncate and extend operations
5614 //-------------------------------------------------
5615
5616 multiclass avx512_trunc_common<bits<8> opc, string OpcodeStr, SDNode OpNode,
5617                               X86VectorVTInfo SrcInfo, X86VectorVTInfo DestInfo,
5618                               X86MemOperand x86memop> {
5619
5620   defm rr  : AVX512_maskable<opc, MRMDestReg, DestInfo, (outs DestInfo.RC:$dst),
5621                       (ins SrcInfo.RC:$src1), OpcodeStr ,"$src1", "$src1",
5622                       (DestInfo.VT (OpNode (SrcInfo.VT SrcInfo.RC:$src1)))>,
5623                        EVEX, T8XS;
5624
5625   // for intrinsic patter match
5626   def : Pat<(DestInfo.VT (X86select DestInfo.KRCWM:$mask,
5627                            (DestInfo.VT (OpNode (SrcInfo.VT SrcInfo.RC:$src1))),
5628                            undef)),
5629             (!cast<Instruction>(NAME#SrcInfo.ZSuffix##rrkz) DestInfo.KRCWM:$mask ,
5630                                       SrcInfo.RC:$src1)>;
5631
5632   def : Pat<(DestInfo.VT (X86select DestInfo.KRCWM:$mask,
5633                            (DestInfo.VT (OpNode (SrcInfo.VT SrcInfo.RC:$src1))),
5634                            DestInfo.ImmAllZerosV)),
5635             (!cast<Instruction>(NAME#SrcInfo.ZSuffix##rrkz) DestInfo.KRCWM:$mask ,
5636                                       SrcInfo.RC:$src1)>;
5637
5638   def : Pat<(DestInfo.VT (X86select DestInfo.KRCWM:$mask,
5639                            (DestInfo.VT (OpNode (SrcInfo.VT SrcInfo.RC:$src1))),
5640                            DestInfo.RC:$src0)),
5641             (!cast<Instruction>(NAME#SrcInfo.ZSuffix##rrk) DestInfo.RC:$src0,
5642                                       DestInfo.KRCWM:$mask ,
5643                                       SrcInfo.RC:$src1)>;
5644
5645   let mayStore = 1 in {
5646     def mr : AVX512XS8I<opc, MRMDestMem, (outs),
5647                (ins x86memop:$dst, SrcInfo.RC:$src),
5648                OpcodeStr # "\t{$src, $dst |$dst, $src}",
5649                []>, EVEX;
5650
5651     def mrk : AVX512XS8I<opc, MRMDestMem, (outs),
5652                (ins x86memop:$dst, SrcInfo.KRCWM:$mask, SrcInfo.RC:$src),
5653                OpcodeStr # "\t{$src, $dst {${mask}} |$dst {${mask}}, $src}",
5654                []>, EVEX, EVEX_K;
5655   }//mayStore = 1
5656 }
5657
5658 multiclass avx512_trunc_mr_lowering<X86VectorVTInfo SrcInfo,
5659                                     X86VectorVTInfo DestInfo,
5660                                     PatFrag truncFrag, PatFrag mtruncFrag > {
5661
5662   def : Pat<(truncFrag (SrcInfo.VT SrcInfo.RC:$src), addr:$dst),
5663             (!cast<Instruction>(NAME#SrcInfo.ZSuffix##mr)
5664                                     addr:$dst, SrcInfo.RC:$src)>;
5665
5666   def : Pat<(mtruncFrag addr:$dst, SrcInfo.KRCWM:$mask,
5667                                                (SrcInfo.VT SrcInfo.RC:$src)),
5668             (!cast<Instruction>(NAME#SrcInfo.ZSuffix##mrk)
5669                             addr:$dst, SrcInfo.KRCWM:$mask, SrcInfo.RC:$src)>;
5670 }
5671
5672 multiclass avx512_trunc_sat_mr_lowering<X86VectorVTInfo SrcInfo,
5673                                         X86VectorVTInfo DestInfo, string sat > {
5674
5675   def: Pat<(!cast<Intrinsic>("int_x86_avx512_mask_pmov"#sat#"_"#SrcInfo.Suffix#
5676                                DestInfo.Suffix#"_mem_"#SrcInfo.Size)
5677                   addr:$ptr, (SrcInfo.VT SrcInfo.RC:$src), SrcInfo.MRC:$mask),
5678            (!cast<Instruction>(NAME#SrcInfo.ZSuffix##mrk) addr:$ptr,
5679                     (COPY_TO_REGCLASS SrcInfo.MRC:$mask, SrcInfo.KRCWM),
5680                     (SrcInfo.VT SrcInfo.RC:$src))>;
5681
5682   def: Pat<(!cast<Intrinsic>("int_x86_avx512_mask_pmov"#sat#"_"#SrcInfo.Suffix#
5683                                DestInfo.Suffix#"_mem_"#SrcInfo.Size)
5684                   addr:$ptr, (SrcInfo.VT SrcInfo.RC:$src), -1),
5685            (!cast<Instruction>(NAME#SrcInfo.ZSuffix##mr) addr:$ptr,
5686                     (SrcInfo.VT SrcInfo.RC:$src))>;
5687 }
5688
5689 multiclass avx512_trunc<bits<8> opc, string OpcodeStr, SDNode OpNode,
5690          AVX512VLVectorVTInfo VTSrcInfo, X86VectorVTInfo DestInfoZ128,
5691          X86VectorVTInfo DestInfoZ256, X86VectorVTInfo DestInfoZ,
5692          X86MemOperand x86memopZ128, X86MemOperand x86memopZ256,
5693          X86MemOperand x86memopZ, PatFrag truncFrag, PatFrag mtruncFrag,
5694                                                      Predicate prd = HasAVX512>{
5695
5696   let Predicates = [HasVLX, prd] in {
5697     defm Z128:  avx512_trunc_common<opc, OpcodeStr, OpNode, VTSrcInfo.info128,
5698                              DestInfoZ128, x86memopZ128>,
5699                 avx512_trunc_mr_lowering<VTSrcInfo.info128, DestInfoZ128,
5700                              truncFrag, mtruncFrag>, EVEX_V128;
5701
5702     defm Z256:  avx512_trunc_common<opc, OpcodeStr, OpNode, VTSrcInfo.info256,
5703                              DestInfoZ256, x86memopZ256>,
5704                 avx512_trunc_mr_lowering<VTSrcInfo.info256, DestInfoZ256,
5705                              truncFrag, mtruncFrag>, EVEX_V256;
5706   }
5707   let Predicates = [prd] in
5708     defm Z:     avx512_trunc_common<opc, OpcodeStr, OpNode, VTSrcInfo.info512,
5709                              DestInfoZ, x86memopZ>,
5710                 avx512_trunc_mr_lowering<VTSrcInfo.info512, DestInfoZ,
5711                              truncFrag, mtruncFrag>, EVEX_V512;
5712 }
5713
5714 multiclass avx512_trunc_sat<bits<8> opc, string OpcodeStr, SDNode OpNode,
5715          AVX512VLVectorVTInfo VTSrcInfo, X86VectorVTInfo DestInfoZ128,
5716          X86VectorVTInfo DestInfoZ256, X86VectorVTInfo DestInfoZ,
5717          X86MemOperand x86memopZ128, X86MemOperand x86memopZ256,
5718          X86MemOperand x86memopZ, string sat, Predicate prd = HasAVX512>{
5719
5720   let Predicates = [HasVLX, prd] in {
5721     defm Z128:  avx512_trunc_common<opc, OpcodeStr, OpNode, VTSrcInfo.info128,
5722                              DestInfoZ128, x86memopZ128>,
5723                 avx512_trunc_sat_mr_lowering<VTSrcInfo.info128, DestInfoZ128,
5724                              sat>, EVEX_V128;
5725
5726     defm Z256:  avx512_trunc_common<opc, OpcodeStr, OpNode, VTSrcInfo.info256,
5727                              DestInfoZ256, x86memopZ256>,
5728                 avx512_trunc_sat_mr_lowering<VTSrcInfo.info256, DestInfoZ256,
5729                              sat>, EVEX_V256;
5730   }
5731   let Predicates = [prd] in
5732     defm Z:     avx512_trunc_common<opc, OpcodeStr, OpNode, VTSrcInfo.info512,
5733                              DestInfoZ, x86memopZ>,
5734                 avx512_trunc_sat_mr_lowering<VTSrcInfo.info512, DestInfoZ,
5735                              sat>, EVEX_V512;
5736 }
5737
5738 multiclass avx512_trunc_qb<bits<8> opc, string OpcodeStr, SDNode OpNode> {
5739   defm NAME: avx512_trunc<opc, OpcodeStr, OpNode, avx512vl_i64_info,
5740                v16i8x_info, v16i8x_info, v16i8x_info, i16mem, i32mem, i64mem,
5741                truncstorevi8, masked_truncstorevi8>, EVEX_CD8<8, CD8VO>;
5742 }
5743 multiclass avx512_trunc_sat_qb<bits<8> opc, string sat, SDNode OpNode> {
5744   defm NAME: avx512_trunc_sat<opc, "vpmov"##sat##"qb", OpNode, avx512vl_i64_info,
5745                v16i8x_info, v16i8x_info, v16i8x_info, i16mem, i32mem, i64mem,
5746                sat>, EVEX_CD8<8, CD8VO>;
5747 }
5748
5749 multiclass avx512_trunc_qw<bits<8> opc, string OpcodeStr, SDNode OpNode> {
5750   defm NAME: avx512_trunc<opc, OpcodeStr, OpNode, avx512vl_i64_info,
5751                v8i16x_info, v8i16x_info, v8i16x_info, i32mem, i64mem, i128mem,
5752                truncstorevi16, masked_truncstorevi16>, EVEX_CD8<16, CD8VQ>;
5753 }
5754 multiclass avx512_trunc_sat_qw<bits<8> opc, string sat, SDNode OpNode> {
5755   defm NAME: avx512_trunc_sat<opc, "vpmov"##sat##"qw", OpNode, avx512vl_i64_info,
5756                v8i16x_info, v8i16x_info, v8i16x_info, i32mem, i64mem, i128mem,
5757                sat>, EVEX_CD8<16, CD8VQ>;
5758 }
5759
5760 multiclass avx512_trunc_qd<bits<8> opc, string OpcodeStr, SDNode OpNode> {
5761   defm NAME: avx512_trunc<opc, OpcodeStr, OpNode, avx512vl_i64_info,
5762                v4i32x_info, v4i32x_info, v8i32x_info, i64mem, i128mem, i256mem,
5763                truncstorevi32, masked_truncstorevi32>, EVEX_CD8<32, CD8VH>;
5764 }
5765 multiclass avx512_trunc_sat_qd<bits<8> opc, string sat, SDNode OpNode> {
5766   defm NAME: avx512_trunc_sat<opc, "vpmov"##sat##"qd", OpNode, avx512vl_i64_info,
5767                v4i32x_info, v4i32x_info, v8i32x_info, i64mem, i128mem, i256mem,
5768                sat>, EVEX_CD8<32, CD8VH>;
5769 }
5770
5771 multiclass avx512_trunc_db<bits<8> opc, string OpcodeStr, SDNode OpNode> {
5772   defm NAME: avx512_trunc<opc, OpcodeStr, OpNode, avx512vl_i32_info,
5773                v16i8x_info, v16i8x_info, v16i8x_info, i32mem, i64mem, i128mem,
5774                truncstorevi8, masked_truncstorevi8>, EVEX_CD8<8, CD8VQ>;
5775 }
5776 multiclass avx512_trunc_sat_db<bits<8> opc, string sat, SDNode OpNode> {
5777   defm NAME: avx512_trunc_sat<opc, "vpmov"##sat##"db", OpNode, avx512vl_i32_info,
5778                v16i8x_info, v16i8x_info, v16i8x_info, i32mem, i64mem, i128mem,
5779                sat>, EVEX_CD8<8, CD8VQ>;
5780 }
5781
5782 multiclass avx512_trunc_dw<bits<8> opc, string OpcodeStr, SDNode OpNode> {
5783   defm NAME: avx512_trunc<opc, OpcodeStr, OpNode, avx512vl_i32_info,
5784               v8i16x_info, v8i16x_info, v16i16x_info, i64mem, i128mem, i256mem,
5785               truncstorevi16, masked_truncstorevi16>, EVEX_CD8<16, CD8VH>;
5786 }
5787 multiclass avx512_trunc_sat_dw<bits<8> opc, string sat, SDNode OpNode> {
5788   defm NAME: avx512_trunc_sat<opc, "vpmov"##sat##"dw", OpNode, avx512vl_i32_info,
5789               v8i16x_info, v8i16x_info, v16i16x_info, i64mem, i128mem, i256mem,
5790               sat>, EVEX_CD8<16, CD8VH>;
5791 }
5792
5793 multiclass avx512_trunc_wb<bits<8> opc, string OpcodeStr, SDNode OpNode> {
5794   defm NAME: avx512_trunc<opc, OpcodeStr, OpNode, avx512vl_i16_info,
5795               v16i8x_info, v16i8x_info, v32i8x_info, i64mem, i128mem, i256mem,
5796               truncstorevi8, masked_truncstorevi8,HasBWI>, EVEX_CD8<16, CD8VH>;
5797 }
5798 multiclass avx512_trunc_sat_wb<bits<8> opc, string sat, SDNode OpNode> {
5799   defm NAME: avx512_trunc_sat<opc, "vpmov"##sat##"wb", OpNode, avx512vl_i16_info,
5800               v16i8x_info, v16i8x_info, v32i8x_info, i64mem, i128mem, i256mem,
5801               sat, HasBWI>, EVEX_CD8<16, CD8VH>;
5802 }
5803
5804 defm VPMOVQB    : avx512_trunc_qb<0x32, "vpmovqb", X86vtrunc>;
5805 defm VPMOVSQB   : avx512_trunc_sat_qb<0x22, "s",   X86vtruncs>;
5806 defm VPMOVUSQB  : avx512_trunc_sat_qb<0x12, "us",  X86vtruncus>;
5807
5808 defm VPMOVQW    : avx512_trunc_qw<0x34, "vpmovqw", X86vtrunc>;
5809 defm VPMOVSQW   : avx512_trunc_sat_qw<0x24, "s",   X86vtruncs>;
5810 defm VPMOVUSQW  : avx512_trunc_sat_qw<0x14, "us",  X86vtruncus>;
5811
5812 defm VPMOVQD    : avx512_trunc_qd<0x35, "vpmovqd", X86vtrunc>;
5813 defm VPMOVSQD   : avx512_trunc_sat_qd<0x25, "s",   X86vtruncs>;
5814 defm VPMOVUSQD  : avx512_trunc_sat_qd<0x15, "us",  X86vtruncus>;
5815
5816 defm VPMOVDB    : avx512_trunc_db<0x31, "vpmovdb", X86vtrunc>;
5817 defm VPMOVSDB   : avx512_trunc_sat_db<0x21, "s",   X86vtruncs>;
5818 defm VPMOVUSDB  : avx512_trunc_sat_db<0x11, "us",  X86vtruncus>;
5819
5820 defm VPMOVDW    : avx512_trunc_dw<0x33, "vpmovdw", X86vtrunc>;
5821 defm VPMOVSDW   : avx512_trunc_sat_dw<0x23, "s",   X86vtruncs>;
5822 defm VPMOVUSDW  : avx512_trunc_sat_dw<0x13, "us",  X86vtruncus>;
5823
5824 defm VPMOVWB    : avx512_trunc_wb<0x30, "vpmovwb", X86vtrunc>;
5825 defm VPMOVSWB   : avx512_trunc_sat_wb<0x20, "s",   X86vtruncs>;
5826 defm VPMOVUSWB  : avx512_trunc_sat_wb<0x10, "us",  X86vtruncus>;
5827
5828 multiclass avx512_extend_common<bits<8> opc, string OpcodeStr,
5829                   X86VectorVTInfo DestInfo, X86VectorVTInfo SrcInfo,
5830                   X86MemOperand x86memop, PatFrag LdFrag, SDNode OpNode>{
5831
5832   defm rr   : AVX512_maskable<opc, MRMSrcReg, DestInfo, (outs DestInfo.RC:$dst),
5833                     (ins SrcInfo.RC:$src), OpcodeStr ,"$src", "$src",
5834                     (DestInfo.VT (OpNode (SrcInfo.VT SrcInfo.RC:$src)))>,
5835                   EVEX;
5836
5837   let mayLoad = 1 in {
5838     defm rm : AVX512_maskable<opc, MRMSrcMem, DestInfo, (outs DestInfo.RC:$dst),
5839                     (ins x86memop:$src), OpcodeStr ,"$src", "$src",
5840                     (DestInfo.VT (LdFrag addr:$src))>,
5841                   EVEX;
5842   }
5843 }
5844
5845 multiclass avx512_extend_BW<bits<8> opc, string OpcodeStr, SDNode OpNode,
5846           string ExtTy,PatFrag LdFrag = !cast<PatFrag>(ExtTy#"extloadvi8")> {
5847   let Predicates = [HasVLX, HasBWI] in {
5848     defm Z128:  avx512_extend_common<opc, OpcodeStr, v8i16x_info,
5849                     v16i8x_info, i64mem, LdFrag, OpNode>,
5850                      EVEX_CD8<8, CD8VH>, T8PD, EVEX_V128;
5851
5852     defm Z256:  avx512_extend_common<opc, OpcodeStr, v16i16x_info,
5853                     v16i8x_info, i128mem, LdFrag, OpNode>,
5854                      EVEX_CD8<8, CD8VH>, T8PD, EVEX_V256;
5855   }
5856   let Predicates = [HasBWI] in {
5857     defm Z   :  avx512_extend_common<opc, OpcodeStr, v32i16_info,
5858                     v32i8x_info, i256mem, LdFrag, OpNode>,
5859                      EVEX_CD8<8, CD8VH>, T8PD, EVEX_V512;
5860   }
5861 }
5862
5863 multiclass avx512_extend_BD<bits<8> opc, string OpcodeStr, SDNode OpNode,
5864           string ExtTy,PatFrag LdFrag = !cast<PatFrag>(ExtTy#"extloadvi8")> {
5865   let Predicates = [HasVLX, HasAVX512] in {
5866     defm Z128:  avx512_extend_common<opc, OpcodeStr, v4i32x_info,
5867                    v16i8x_info, i32mem, LdFrag, OpNode>,
5868                          EVEX_CD8<8, CD8VQ>, T8PD, EVEX_V128;
5869
5870     defm Z256:  avx512_extend_common<opc, OpcodeStr, v8i32x_info,
5871                    v16i8x_info, i64mem, LdFrag, OpNode>,
5872                          EVEX_CD8<8, CD8VQ>, T8PD, EVEX_V256;
5873   }
5874   let Predicates = [HasAVX512] in {
5875     defm Z   :  avx512_extend_common<opc, OpcodeStr, v16i32_info,
5876                    v16i8x_info, i128mem, LdFrag, OpNode>,
5877                          EVEX_CD8<8, CD8VQ>, T8PD, EVEX_V512;
5878   }
5879 }
5880
5881 multiclass avx512_extend_BQ<bits<8> opc, string OpcodeStr, SDNode OpNode,
5882           string ExtTy,PatFrag LdFrag = !cast<PatFrag>(ExtTy#"extloadvi8")> {
5883   let Predicates = [HasVLX, HasAVX512] in {
5884     defm Z128:  avx512_extend_common<opc, OpcodeStr, v2i64x_info,
5885                    v16i8x_info, i16mem, LdFrag, OpNode>,
5886                      EVEX_CD8<8, CD8VO>, T8PD, EVEX_V128;
5887
5888     defm Z256:  avx512_extend_common<opc, OpcodeStr, v4i64x_info,
5889                    v16i8x_info, i32mem, LdFrag, OpNode>,
5890                      EVEX_CD8<8, CD8VO>, T8PD, EVEX_V256;
5891   }
5892   let Predicates = [HasAVX512] in {
5893     defm Z   :  avx512_extend_common<opc, OpcodeStr, v8i64_info,
5894                    v16i8x_info, i64mem, LdFrag, OpNode>,
5895                      EVEX_CD8<8, CD8VO>, T8PD, EVEX_V512;
5896   }
5897 }
5898
5899 multiclass avx512_extend_WD<bits<8> opc, string OpcodeStr, SDNode OpNode,
5900          string ExtTy,PatFrag LdFrag = !cast<PatFrag>(ExtTy#"extloadvi16")> {
5901   let Predicates = [HasVLX, HasAVX512] in {
5902     defm Z128:  avx512_extend_common<opc, OpcodeStr, v4i32x_info,
5903                    v8i16x_info, i64mem, LdFrag, OpNode>,
5904                      EVEX_CD8<16, CD8VH>, T8PD, EVEX_V128;
5905
5906     defm Z256:  avx512_extend_common<opc, OpcodeStr, v8i32x_info,
5907                    v8i16x_info, i128mem, LdFrag, OpNode>,
5908                      EVEX_CD8<16, CD8VH>, T8PD, EVEX_V256;
5909   }
5910   let Predicates = [HasAVX512] in {
5911     defm Z   :  avx512_extend_common<opc, OpcodeStr, v16i32_info,
5912                    v16i16x_info, i256mem, LdFrag, OpNode>,
5913                      EVEX_CD8<16, CD8VH>, T8PD, EVEX_V512;
5914   }
5915 }
5916
5917 multiclass avx512_extend_WQ<bits<8> opc, string OpcodeStr, SDNode OpNode,
5918          string ExtTy,PatFrag LdFrag = !cast<PatFrag>(ExtTy#"extloadvi16")> {
5919   let Predicates = [HasVLX, HasAVX512] in {
5920     defm Z128:  avx512_extend_common<opc, OpcodeStr, v2i64x_info,
5921                    v8i16x_info, i32mem, LdFrag, OpNode>,
5922                      EVEX_CD8<16, CD8VQ>, T8PD, EVEX_V128;
5923
5924     defm Z256:  avx512_extend_common<opc, OpcodeStr, v4i64x_info,
5925                    v8i16x_info, i64mem, LdFrag, OpNode>,
5926                      EVEX_CD8<16, CD8VQ>, T8PD, EVEX_V256;
5927   }
5928   let Predicates = [HasAVX512] in {
5929     defm Z   :  avx512_extend_common<opc, OpcodeStr, v8i64_info,
5930                    v8i16x_info, i128mem, LdFrag, OpNode>,
5931                      EVEX_CD8<16, CD8VQ>, T8PD, EVEX_V512;
5932   }
5933 }
5934
5935 multiclass avx512_extend_DQ<bits<8> opc, string OpcodeStr, SDNode OpNode,
5936          string ExtTy,PatFrag LdFrag = !cast<PatFrag>(ExtTy#"extloadvi32")> {
5937
5938   let Predicates = [HasVLX, HasAVX512] in {
5939     defm Z128:  avx512_extend_common<opc, OpcodeStr, v2i64x_info,
5940                    v4i32x_info, i64mem, LdFrag, OpNode>,
5941                      EVEX_CD8<32, CD8VH>, T8PD, EVEX_V128;
5942
5943     defm Z256:  avx512_extend_common<opc, OpcodeStr, v4i64x_info,
5944                    v4i32x_info, i128mem, LdFrag, OpNode>,
5945                      EVEX_CD8<32, CD8VH>, T8PD, EVEX_V256;
5946   }
5947   let Predicates = [HasAVX512] in {
5948     defm Z   :  avx512_extend_common<opc, OpcodeStr, v8i64_info,
5949                    v8i32x_info, i256mem, LdFrag, OpNode>,
5950                      EVEX_CD8<32, CD8VH>, T8PD, EVEX_V512;
5951   }
5952 }
5953
5954 defm VPMOVZXBW : avx512_extend_BW<0x30, "vpmovzxbw", X86vzext, "z">;
5955 defm VPMOVZXBD : avx512_extend_BD<0x31, "vpmovzxbd", X86vzext, "z">;
5956 defm VPMOVZXBQ : avx512_extend_BQ<0x32, "vpmovzxbq", X86vzext, "z">;
5957 defm VPMOVZXWD : avx512_extend_WD<0x33, "vpmovzxwd", X86vzext, "z">;
5958 defm VPMOVZXWQ : avx512_extend_WQ<0x34, "vpmovzxwq", X86vzext, "z">;
5959 defm VPMOVZXDQ : avx512_extend_DQ<0x35, "vpmovzxdq", X86vzext, "z">;
5960
5961
5962 defm VPMOVSXBW: avx512_extend_BW<0x20, "vpmovsxbw", X86vsext, "s">;
5963 defm VPMOVSXBD: avx512_extend_BD<0x21, "vpmovsxbd", X86vsext, "s">;
5964 defm VPMOVSXBQ: avx512_extend_BQ<0x22, "vpmovsxbq", X86vsext, "s">;
5965 defm VPMOVSXWD: avx512_extend_WD<0x23, "vpmovsxwd", X86vsext, "s">;
5966 defm VPMOVSXWQ: avx512_extend_WQ<0x24, "vpmovsxwq", X86vsext, "s">;
5967 defm VPMOVSXDQ: avx512_extend_DQ<0x25, "vpmovsxdq", X86vsext, "s">;
5968
5969 //===----------------------------------------------------------------------===//
5970 // GATHER - SCATTER Operations
5971
5972 multiclass avx512_gather<bits<8> opc, string OpcodeStr, X86VectorVTInfo _,
5973                          X86MemOperand memop, PatFrag GatherNode> {
5974   let Constraints = "@earlyclobber $dst, $src1 = $dst, $mask = $mask_wb",
5975       ExeDomain = _.ExeDomain in
5976   def rm  : AVX5128I<opc, MRMSrcMem, (outs _.RC:$dst, _.KRCWM:$mask_wb),
5977             (ins _.RC:$src1, _.KRCWM:$mask, memop:$src2),
5978             !strconcat(OpcodeStr#_.Suffix,
5979             "\t{$src2, ${dst} {${mask}}|${dst} {${mask}}, $src2}"),
5980             [(set _.RC:$dst, _.KRCWM:$mask_wb,
5981               (GatherNode  (_.VT _.RC:$src1), _.KRCWM:$mask,
5982                      vectoraddr:$src2))]>, EVEX, EVEX_K,
5983              EVEX_CD8<_.EltSize, CD8VT1>;
5984 }
5985
5986 multiclass avx512_gather_q_pd<bits<8> dopc, bits<8> qopc,
5987                         AVX512VLVectorVTInfo _, string OpcodeStr, string SUFF> {
5988   defm NAME##D##SUFF##Z: avx512_gather<dopc, OpcodeStr##"d", _.info512,
5989                                       vy32xmem, mgatherv8i32>, EVEX_V512, VEX_W;
5990   defm NAME##Q##SUFF##Z: avx512_gather<qopc, OpcodeStr##"q", _.info512,
5991                                       vz64mem,  mgatherv8i64>, EVEX_V512, VEX_W;
5992 let Predicates = [HasVLX] in {
5993   defm NAME##D##SUFF##Z256: avx512_gather<dopc, OpcodeStr##"d", _.info256,
5994                               vx32xmem, mgatherv4i32>, EVEX_V256, VEX_W;
5995   defm NAME##Q##SUFF##Z256: avx512_gather<qopc, OpcodeStr##"q", _.info256,
5996                               vy64xmem, mgatherv4i64>, EVEX_V256, VEX_W;
5997   defm NAME##D##SUFF##Z128: avx512_gather<dopc, OpcodeStr##"d", _.info128,
5998                               vx32xmem, mgatherv4i32>, EVEX_V128, VEX_W;
5999   defm NAME##Q##SUFF##Z128: avx512_gather<qopc, OpcodeStr##"q", _.info128,
6000                               vx64xmem, mgatherv2i64>, EVEX_V128, VEX_W;
6001 }
6002 }
6003
6004 multiclass avx512_gather_d_ps<bits<8> dopc, bits<8> qopc,
6005                        AVX512VLVectorVTInfo _, string OpcodeStr, string SUFF> {
6006   defm NAME##D##SUFF##Z: avx512_gather<dopc, OpcodeStr##"d", _.info512, vz32mem,
6007                                        mgatherv16i32>, EVEX_V512;
6008   defm NAME##Q##SUFF##Z: avx512_gather<qopc, OpcodeStr##"q", _.info256, vz64mem,
6009                                        mgatherv8i64>, EVEX_V512;
6010 let Predicates = [HasVLX] in {
6011   defm NAME##D##SUFF##Z256: avx512_gather<dopc, OpcodeStr##"d", _.info256,
6012                                           vy32xmem, mgatherv8i32>, EVEX_V256;
6013   defm NAME##Q##SUFF##Z256: avx512_gather<qopc, OpcodeStr##"q", _.info128,
6014                                           vy64xmem, mgatherv4i64>, EVEX_V256;
6015   defm NAME##D##SUFF##Z128: avx512_gather<dopc, OpcodeStr##"d", _.info128,
6016                                           vx32xmem, mgatherv4i32>, EVEX_V128;
6017   defm NAME##Q##SUFF##Z128: avx512_gather<qopc, OpcodeStr##"q", _.info128,
6018                                           vx64xmem, mgatherv2i64>, EVEX_V128;
6019 }
6020 }
6021
6022
6023 defm VGATHER : avx512_gather_q_pd<0x92, 0x93, avx512vl_f64_info, "vgather", "PD">,
6024                avx512_gather_d_ps<0x92, 0x93, avx512vl_f32_info, "vgather", "PS">;
6025
6026 defm VPGATHER : avx512_gather_q_pd<0x90, 0x91, avx512vl_i64_info, "vpgather", "Q">,
6027                 avx512_gather_d_ps<0x90, 0x91, avx512vl_i32_info, "vpgather", "D">;
6028
6029 multiclass avx512_scatter<bits<8> opc, string OpcodeStr, X86VectorVTInfo _,
6030                           X86MemOperand memop, PatFrag ScatterNode> {
6031
6032 let mayStore = 1, Constraints = "$mask = $mask_wb", ExeDomain = _.ExeDomain in
6033
6034   def mr  : AVX5128I<opc, MRMDestMem, (outs _.KRCWM:$mask_wb),
6035             (ins memop:$dst, _.KRCWM:$mask, _.RC:$src),
6036             !strconcat(OpcodeStr#_.Suffix,
6037             "\t{$src, ${dst} {${mask}}|${dst} {${mask}}, $src}"),
6038             [(set _.KRCWM:$mask_wb, (ScatterNode (_.VT _.RC:$src),
6039                                      _.KRCWM:$mask,  vectoraddr:$dst))]>,
6040             EVEX, EVEX_K, EVEX_CD8<_.EltSize, CD8VT1>;
6041 }
6042
6043 multiclass avx512_scatter_q_pd<bits<8> dopc, bits<8> qopc,
6044                         AVX512VLVectorVTInfo _, string OpcodeStr, string SUFF> {
6045   defm NAME##D##SUFF##Z: avx512_scatter<dopc, OpcodeStr##"d", _.info512,
6046                                       vy32xmem, mscatterv8i32>, EVEX_V512, VEX_W;
6047   defm NAME##Q##SUFF##Z: avx512_scatter<qopc, OpcodeStr##"q", _.info512,
6048                                       vz64mem,  mscatterv8i64>, EVEX_V512, VEX_W;
6049 let Predicates = [HasVLX] in {
6050   defm NAME##D##SUFF##Z256: avx512_scatter<dopc, OpcodeStr##"d", _.info256,
6051                               vx32xmem, mscatterv4i32>, EVEX_V256, VEX_W;
6052   defm NAME##Q##SUFF##Z256: avx512_scatter<qopc, OpcodeStr##"q", _.info256,
6053                               vy64xmem, mscatterv4i64>, EVEX_V256, VEX_W;
6054   defm NAME##D##SUFF##Z128: avx512_scatter<dopc, OpcodeStr##"d", _.info128,
6055                               vx32xmem, mscatterv4i32>, EVEX_V128, VEX_W;
6056   defm NAME##Q##SUFF##Z128: avx512_scatter<qopc, OpcodeStr##"q", _.info128,
6057                               vx64xmem, mscatterv2i64>, EVEX_V128, VEX_W;
6058 }
6059 }
6060
6061 multiclass avx512_scatter_d_ps<bits<8> dopc, bits<8> qopc,
6062                        AVX512VLVectorVTInfo _, string OpcodeStr, string SUFF> {
6063   defm NAME##D##SUFF##Z: avx512_scatter<dopc, OpcodeStr##"d", _.info512, vz32mem,
6064                                        mscatterv16i32>, EVEX_V512;
6065   defm NAME##Q##SUFF##Z: avx512_scatter<qopc, OpcodeStr##"q", _.info256, vz64mem,
6066                                        mscatterv8i64>, EVEX_V512;
6067 let Predicates = [HasVLX] in {
6068   defm NAME##D##SUFF##Z256: avx512_scatter<dopc, OpcodeStr##"d", _.info256,
6069                                           vy32xmem, mscatterv8i32>, EVEX_V256;
6070   defm NAME##Q##SUFF##Z256: avx512_scatter<qopc, OpcodeStr##"q", _.info128,
6071                                           vy64xmem, mscatterv4i64>, EVEX_V256;
6072   defm NAME##D##SUFF##Z128: avx512_scatter<dopc, OpcodeStr##"d", _.info128,
6073                                           vx32xmem, mscatterv4i32>, EVEX_V128;
6074   defm NAME##Q##SUFF##Z128: avx512_scatter<qopc, OpcodeStr##"q", _.info128,
6075                                           vx64xmem, mscatterv2i64>, EVEX_V128;
6076 }
6077 }
6078
6079 defm VSCATTER : avx512_scatter_q_pd<0xA2, 0xA3, avx512vl_f64_info, "vscatter", "PD">,
6080                avx512_scatter_d_ps<0xA2, 0xA3, avx512vl_f32_info, "vscatter", "PS">;
6081
6082 defm VPSCATTER : avx512_scatter_q_pd<0xA0, 0xA1, avx512vl_i64_info, "vpscatter", "Q">,
6083                 avx512_scatter_d_ps<0xA0, 0xA1, avx512vl_i32_info, "vpscatter", "D">;
6084
6085 // prefetch
6086 multiclass avx512_gather_scatter_prefetch<bits<8> opc, Format F, string OpcodeStr,
6087                        RegisterClass KRC, X86MemOperand memop> {
6088   let Predicates = [HasPFI], hasSideEffects = 1 in
6089   def m  : AVX5128I<opc, F, (outs), (ins KRC:$mask, memop:$src),
6090             !strconcat(OpcodeStr, "\t{$src {${mask}}|{${mask}}, $src}"),
6091             []>, EVEX, EVEX_K;
6092 }
6093
6094 defm VGATHERPF0DPS: avx512_gather_scatter_prefetch<0xC6, MRM1m, "vgatherpf0dps",
6095                      VK16WM, vz32mem>, EVEX_V512, EVEX_CD8<32, CD8VT1>;
6096
6097 defm VGATHERPF0QPS: avx512_gather_scatter_prefetch<0xC7, MRM1m, "vgatherpf0qps",
6098                      VK8WM, vz64mem>, EVEX_V512, EVEX_CD8<64, CD8VT1>;
6099
6100 defm VGATHERPF0DPD: avx512_gather_scatter_prefetch<0xC6, MRM1m, "vgatherpf0dpd",
6101                      VK8WM, vy32mem>, EVEX_V512, VEX_W, EVEX_CD8<32, CD8VT1>;
6102
6103 defm VGATHERPF0QPD: avx512_gather_scatter_prefetch<0xC7, MRM1m, "vgatherpf0qpd",
6104                      VK8WM, vz64mem>, EVEX_V512, VEX_W, EVEX_CD8<64, CD8VT1>;
6105
6106 defm VGATHERPF1DPS: avx512_gather_scatter_prefetch<0xC6, MRM2m, "vgatherpf1dps",
6107                      VK16WM, vz32mem>, EVEX_V512, EVEX_CD8<32, CD8VT1>;
6108
6109 defm VGATHERPF1QPS: avx512_gather_scatter_prefetch<0xC7, MRM2m, "vgatherpf1qps",
6110                      VK8WM, vz64mem>, EVEX_V512, EVEX_CD8<64, CD8VT1>;
6111
6112 defm VGATHERPF1DPD: avx512_gather_scatter_prefetch<0xC6, MRM2m, "vgatherpf1dpd",
6113                      VK8WM, vy32mem>, EVEX_V512, VEX_W, EVEX_CD8<32, CD8VT1>;
6114
6115 defm VGATHERPF1QPD: avx512_gather_scatter_prefetch<0xC7, MRM2m, "vgatherpf1qpd",
6116                      VK8WM, vz64mem>, EVEX_V512, VEX_W, EVEX_CD8<64, CD8VT1>;
6117
6118 defm VSCATTERPF0DPS: avx512_gather_scatter_prefetch<0xC6, MRM5m, "vscatterpf0dps",
6119                      VK16WM, vz32mem>, EVEX_V512, EVEX_CD8<32, CD8VT1>;
6120
6121 defm VSCATTERPF0QPS: avx512_gather_scatter_prefetch<0xC7, MRM5m, "vscatterpf0qps",
6122                      VK8WM, vz64mem>, EVEX_V512, EVEX_CD8<64, CD8VT1>;
6123
6124 defm VSCATTERPF0DPD: avx512_gather_scatter_prefetch<0xC6, MRM5m, "vscatterpf0dpd",
6125                      VK8WM, vy32mem>, EVEX_V512, VEX_W, EVEX_CD8<32, CD8VT1>;
6126
6127 defm VSCATTERPF0QPD: avx512_gather_scatter_prefetch<0xC7, MRM5m, "vscatterpf0qpd",
6128                      VK8WM, vz64mem>, EVEX_V512, VEX_W, EVEX_CD8<64, CD8VT1>;
6129
6130 defm VSCATTERPF1DPS: avx512_gather_scatter_prefetch<0xC6, MRM6m, "vscatterpf1dps",
6131                      VK16WM, vz32mem>, EVEX_V512, EVEX_CD8<32, CD8VT1>;
6132
6133 defm VSCATTERPF1QPS: avx512_gather_scatter_prefetch<0xC7, MRM6m, "vscatterpf1qps",
6134                      VK8WM, vz64mem>, EVEX_V512, EVEX_CD8<64, CD8VT1>;
6135
6136 defm VSCATTERPF1DPD: avx512_gather_scatter_prefetch<0xC6, MRM6m, "vscatterpf1dpd",
6137                      VK8WM, vy32mem>, EVEX_V512, VEX_W, EVEX_CD8<32, CD8VT1>;
6138
6139 defm VSCATTERPF1QPD: avx512_gather_scatter_prefetch<0xC7, MRM6m, "vscatterpf1qpd",
6140                      VK8WM, vz64mem>, EVEX_V512, VEX_W, EVEX_CD8<64, CD8VT1>;
6141
6142 // Helper fragments to match sext vXi1 to vXiY.
6143 def v16i1sextv16i32  : PatLeaf<(v16i32 (X86vsrai VR512:$src, (i8 31)))>;
6144 def v8i1sextv8i64  : PatLeaf<(v8i64 (X86vsrai VR512:$src, (i8 63)))>;
6145
6146 def : Pat<(store (i1 -1), addr:$dst), (MOV8mi addr:$dst, (i8 1))>;
6147 def : Pat<(store (i1  1), addr:$dst), (MOV8mi addr:$dst, (i8 1))>;
6148 def : Pat<(store (i1  0), addr:$dst), (MOV8mi addr:$dst, (i8 0))>;
6149
6150 def : Pat<(store VK1:$src, addr:$dst),
6151           (MOV8mr addr:$dst,
6152            (EXTRACT_SUBREG (KMOVWrk (COPY_TO_REGCLASS VK1:$src, VK16)),
6153             sub_8bit))>, Requires<[HasAVX512, NoDQI]>;
6154
6155 def : Pat<(store VK8:$src, addr:$dst),
6156           (MOV8mr addr:$dst,
6157            (EXTRACT_SUBREG (KMOVWrk (COPY_TO_REGCLASS VK8:$src, VK16)),
6158             sub_8bit))>, Requires<[HasAVX512, NoDQI]>;
6159
6160 def truncstorei1 : PatFrag<(ops node:$val, node:$ptr),
6161                            (truncstore node:$val, node:$ptr), [{
6162   return cast<StoreSDNode>(N)->getMemoryVT() == MVT::i1;
6163 }]>;
6164
6165 def : Pat<(truncstorei1 GR8:$src, addr:$dst),
6166           (MOV8mr addr:$dst, GR8:$src)>;
6167
6168 multiclass cvt_by_vec_width<bits<8> opc, X86VectorVTInfo Vec, string OpcodeStr > {
6169 def rr : AVX512XS8I<opc, MRMSrcReg, (outs Vec.RC:$dst), (ins Vec.KRC:$src),
6170                   !strconcat(OpcodeStr##Vec.Suffix, "\t{$src, $dst|$dst, $src}"),
6171                   [(set Vec.RC:$dst, (Vec.VT (X86vsext Vec.KRC:$src)))]>, EVEX;
6172 }
6173
6174 multiclass cvt_mask_by_elt_width<bits<8> opc, AVX512VLVectorVTInfo VTInfo,
6175                                  string OpcodeStr, Predicate prd> {
6176 let Predicates = [prd] in
6177   defm Z : cvt_by_vec_width<opc, VTInfo.info512, OpcodeStr>, EVEX_V512;
6178
6179   let Predicates = [prd, HasVLX] in {
6180     defm Z256 : cvt_by_vec_width<opc, VTInfo.info256, OpcodeStr>, EVEX_V256;
6181     defm Z128 : cvt_by_vec_width<opc, VTInfo.info128, OpcodeStr>, EVEX_V128;
6182   }
6183 }
6184
6185 multiclass avx512_convert_mask_to_vector<string OpcodeStr> {
6186   defm NAME##B : cvt_mask_by_elt_width<0x28, avx512vl_i8_info,  OpcodeStr,
6187                                        HasBWI>;
6188   defm NAME##W : cvt_mask_by_elt_width<0x28, avx512vl_i16_info, OpcodeStr,
6189                                        HasBWI>, VEX_W;
6190   defm NAME##D : cvt_mask_by_elt_width<0x38, avx512vl_i32_info, OpcodeStr,
6191                                        HasDQI>;
6192   defm NAME##Q : cvt_mask_by_elt_width<0x38, avx512vl_i64_info, OpcodeStr,
6193                                        HasDQI>, VEX_W;
6194 }
6195
6196 defm VPMOVM2 : avx512_convert_mask_to_vector<"vpmovm2">;
6197
6198 multiclass convert_vector_to_mask_common<bits<8> opc, X86VectorVTInfo _, string OpcodeStr > {
6199 def rr : AVX512XS8I<opc, MRMSrcReg, (outs _.KRC:$dst), (ins _.RC:$src),
6200                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
6201                   [(set _.KRC:$dst, (trunc (_.VT _.RC:$src)))]>, EVEX;
6202 }
6203
6204 multiclass avx512_convert_vector_to_mask<bits<8> opc, string OpcodeStr,
6205                         AVX512VLVectorVTInfo VTInfo, Predicate prd> {
6206 let Predicates = [prd] in
6207   defm Z : convert_vector_to_mask_common <opc, VTInfo.info512, OpcodeStr>,
6208    EVEX_V512;
6209
6210   let Predicates = [prd, HasVLX] in {
6211     defm Z256 : convert_vector_to_mask_common<opc, VTInfo.info256, OpcodeStr>,
6212      EVEX_V256;
6213     defm Z128 : convert_vector_to_mask_common<opc, VTInfo.info128, OpcodeStr>,
6214      EVEX_V128;
6215   }
6216 }
6217
6218 defm VPMOVB2M : avx512_convert_vector_to_mask<0x29, "vpmovb2m",
6219                                               avx512vl_i8_info, HasBWI>;
6220 defm VPMOVW2M : avx512_convert_vector_to_mask<0x29, "vpmovw2m",
6221                                               avx512vl_i16_info, HasBWI>, VEX_W;
6222 defm VPMOVD2M : avx512_convert_vector_to_mask<0x39, "vpmovd2m",
6223                                               avx512vl_i32_info, HasDQI>;
6224 defm VPMOVQ2M : avx512_convert_vector_to_mask<0x39, "vpmovq2m",
6225                                               avx512vl_i64_info, HasDQI>, VEX_W;
6226
6227 //===----------------------------------------------------------------------===//
6228 // AVX-512 - COMPRESS and EXPAND
6229 //
6230
6231 multiclass compress_by_vec_width<bits<8> opc, X86VectorVTInfo _,
6232                                  string OpcodeStr> {
6233   defm rr : AVX512_maskable<opc, MRMDestReg, _, (outs _.RC:$dst),
6234               (ins _.RC:$src1), OpcodeStr, "$src1", "$src1",
6235               (_.VT (X86compress _.RC:$src1))>, AVX5128IBase;
6236
6237   let mayStore = 1 in {
6238   def mr : AVX5128I<opc, MRMDestMem, (outs),
6239               (ins _.MemOp:$dst, _.RC:$src),
6240               OpcodeStr # "\t{$src, $dst |$dst, $src}",
6241               []>, EVEX_CD8<_.EltSize, CD8VT1>;
6242
6243   def mrk : AVX5128I<opc, MRMDestMem, (outs),
6244               (ins _.MemOp:$dst, _.KRCWM:$mask, _.RC:$src),
6245               OpcodeStr # "\t{$src, $dst {${mask}} |$dst {${mask}}, $src}",
6246               [(store (_.VT (vselect _.KRCWM:$mask,
6247                              (_.VT (X86compress  _.RC:$src)), _.ImmAllZerosV)),
6248                 addr:$dst)]>,
6249               EVEX_K, EVEX_CD8<_.EltSize, CD8VT1>;
6250   }
6251 }
6252
6253 multiclass compress_by_elt_width<bits<8> opc, string OpcodeStr,
6254                                  AVX512VLVectorVTInfo VTInfo> {
6255   defm Z : compress_by_vec_width<opc, VTInfo.info512, OpcodeStr>, EVEX_V512;
6256
6257   let Predicates = [HasVLX] in {
6258     defm Z256 : compress_by_vec_width<opc, VTInfo.info256, OpcodeStr>, EVEX_V256;
6259     defm Z128 : compress_by_vec_width<opc, VTInfo.info128, OpcodeStr>, EVEX_V128;
6260   }
6261 }
6262
6263 defm VPCOMPRESSD : compress_by_elt_width <0x8B, "vpcompressd", avx512vl_i32_info>,
6264                                          EVEX;
6265 defm VPCOMPRESSQ : compress_by_elt_width <0x8B, "vpcompressq", avx512vl_i64_info>,
6266                                          EVEX, VEX_W;
6267 defm VCOMPRESSPS : compress_by_elt_width <0x8A, "vcompressps", avx512vl_f32_info>,
6268                                          EVEX;
6269 defm VCOMPRESSPD : compress_by_elt_width <0x8A, "vcompresspd", avx512vl_f64_info>,
6270                                          EVEX, VEX_W;
6271
6272 // expand
6273 multiclass expand_by_vec_width<bits<8> opc, X86VectorVTInfo _,
6274                                  string OpcodeStr> {
6275   defm rr : AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
6276               (ins _.RC:$src1), OpcodeStr, "$src1", "$src1",
6277               (_.VT (X86expand _.RC:$src1))>, AVX5128IBase;
6278
6279   let mayLoad = 1 in
6280   defm rm : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
6281               (ins _.MemOp:$src1), OpcodeStr, "$src1", "$src1",
6282               (_.VT (X86expand (_.VT (bitconvert
6283                                       (_.LdFrag addr:$src1)))))>,
6284             AVX5128IBase, EVEX_CD8<_.EltSize, CD8VT1>;
6285 }
6286
6287 multiclass expand_by_elt_width<bits<8> opc, string OpcodeStr,
6288                                  AVX512VLVectorVTInfo VTInfo> {
6289   defm Z : expand_by_vec_width<opc, VTInfo.info512, OpcodeStr>, EVEX_V512;
6290
6291   let Predicates = [HasVLX] in {
6292     defm Z256 : expand_by_vec_width<opc, VTInfo.info256, OpcodeStr>, EVEX_V256;
6293     defm Z128 : expand_by_vec_width<opc, VTInfo.info128, OpcodeStr>, EVEX_V128;
6294   }
6295 }
6296
6297 defm VPEXPANDD : expand_by_elt_width <0x89, "vpexpandd", avx512vl_i32_info>,
6298                                          EVEX;
6299 defm VPEXPANDQ : expand_by_elt_width <0x89, "vpexpandq", avx512vl_i64_info>,
6300                                          EVEX, VEX_W;
6301 defm VEXPANDPS : expand_by_elt_width <0x88, "vexpandps", avx512vl_f32_info>,
6302                                          EVEX;
6303 defm VEXPANDPD : expand_by_elt_width <0x88, "vexpandpd", avx512vl_f64_info>,
6304                                          EVEX, VEX_W;
6305
6306 //handle instruction  reg_vec1 = op(reg_vec,imm)
6307 //                               op(mem_vec,imm)
6308 //                               op(broadcast(eltVt),imm)
6309 //all instruction created with FROUND_CURRENT
6310 multiclass avx512_unary_fp_packed_imm<bits<8> opc, string OpcodeStr, SDNode OpNode,
6311                                                             X86VectorVTInfo _>{
6312   defm rri : AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
6313                       (ins _.RC:$src1, i32u8imm:$src2),
6314                       OpcodeStr##_.Suffix, "$src2, $src1", "$src2, $src2",
6315                       (OpNode (_.VT _.RC:$src1),
6316                               (i32 imm:$src2),
6317                               (i32 FROUND_CURRENT))>;
6318   let mayLoad = 1 in {
6319     defm rmi : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
6320                       (ins _.MemOp:$src1, i32u8imm:$src2),
6321                       OpcodeStr##_.Suffix, "$src2, $src1", "$src1, $src2",
6322                       (OpNode (_.VT (bitconvert (_.LdFrag addr:$src1))),
6323                               (i32 imm:$src2),
6324                               (i32 FROUND_CURRENT))>;
6325     defm rmbi : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
6326                       (ins _.ScalarMemOp:$src1, i32u8imm:$src2),
6327                       OpcodeStr##_.Suffix, "$src2, ${src1}"##_.BroadcastStr,
6328                       "${src1}"##_.BroadcastStr##", $src2",
6329                       (OpNode (_.VT (X86VBroadcast(_.ScalarLdFrag addr:$src1))),
6330                               (i32 imm:$src2),
6331                               (i32 FROUND_CURRENT))>, EVEX_B;
6332   }
6333 }
6334
6335 //handle instruction  reg_vec1 = op(reg_vec2,reg_vec3,imm),{sae}
6336 multiclass avx512_unary_fp_sae_packed_imm<bits<8> opc, string OpcodeStr,
6337                                              SDNode OpNode, X86VectorVTInfo _>{
6338   defm rrib : AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
6339                       (ins _.RC:$src1, i32u8imm:$src2),
6340                       OpcodeStr##_.Suffix, "$src2,{sae}, $src1",
6341                       "$src1, {sae}, $src2",
6342                       (OpNode (_.VT _.RC:$src1),
6343                               (i32 imm:$src2),
6344                               (i32 FROUND_NO_EXC))>, EVEX_B;
6345 }
6346
6347 multiclass avx512_common_unary_fp_sae_packed_imm<string OpcodeStr,
6348             AVX512VLVectorVTInfo _, bits<8> opc, SDNode OpNode, Predicate prd>{
6349   let Predicates = [prd] in {
6350     defm Z    : avx512_unary_fp_packed_imm<opc, OpcodeStr, OpNode, _.info512>,
6351                 avx512_unary_fp_sae_packed_imm<opc, OpcodeStr, OpNode, _.info512>,
6352                                   EVEX_V512;
6353   }
6354   let Predicates = [prd, HasVLX] in {
6355     defm Z128 : avx512_unary_fp_packed_imm<opc, OpcodeStr, OpNode, _.info128>,
6356                                   EVEX_V128;
6357     defm Z256 : avx512_unary_fp_packed_imm<opc, OpcodeStr, OpNode, _.info256>,
6358                                   EVEX_V256;
6359   }
6360 }
6361
6362 //handle instruction  reg_vec1 = op(reg_vec2,reg_vec3,imm)
6363 //                               op(reg_vec2,mem_vec,imm)
6364 //                               op(reg_vec2,broadcast(eltVt),imm)
6365 //all instruction created with FROUND_CURRENT
6366 multiclass avx512_fp_packed_imm<bits<8> opc, string OpcodeStr, SDNode OpNode,
6367                                                             X86VectorVTInfo _>{
6368   defm rri : AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
6369                       (ins _.RC:$src1, _.RC:$src2, i32u8imm:$src3),
6370                       OpcodeStr, "$src3, $src2, $src1", "$src1, $src2, $src3",
6371                       (OpNode (_.VT _.RC:$src1),
6372                               (_.VT _.RC:$src2),
6373                               (i32 imm:$src3),
6374                               (i32 FROUND_CURRENT))>;
6375   let mayLoad = 1 in {
6376     defm rmi : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
6377                       (ins _.RC:$src1, _.MemOp:$src2, i32u8imm:$src3),
6378                       OpcodeStr, "$src3, $src2, $src1", "$src1, $src2, $src3",
6379                       (OpNode (_.VT _.RC:$src1),
6380                               (_.VT (bitconvert (_.LdFrag addr:$src2))),
6381                               (i32 imm:$src3),
6382                               (i32 FROUND_CURRENT))>;
6383     defm rmbi : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
6384                       (ins _.RC:$src1, _.ScalarMemOp:$src2, i32u8imm:$src3),
6385                       OpcodeStr, "$src3, ${src2}"##_.BroadcastStr##", $src1",
6386                       "$src1, ${src2}"##_.BroadcastStr##", $src3",
6387                       (OpNode (_.VT _.RC:$src1),
6388                               (_.VT (X86VBroadcast(_.ScalarLdFrag addr:$src2))),
6389                               (i32 imm:$src3),
6390                               (i32 FROUND_CURRENT))>, EVEX_B;
6391   }
6392 }
6393
6394 //handle instruction  reg_vec1 = op(reg_vec2,reg_vec3,imm)
6395 //                               op(reg_vec2,mem_vec,imm)
6396 multiclass avx512_3Op_rm_imm8<bits<8> opc, string OpcodeStr, SDNode OpNode,
6397                              X86VectorVTInfo DestInfo, X86VectorVTInfo SrcInfo>{
6398
6399   defm rri : AVX512_maskable<opc, MRMSrcReg, DestInfo, (outs DestInfo.RC:$dst),
6400                   (ins SrcInfo.RC:$src1, SrcInfo.RC:$src2, u8imm:$src3),
6401                   OpcodeStr, "$src3, $src2, $src1", "$src1, $src2, $src3",
6402                   (DestInfo.VT (OpNode (SrcInfo.VT SrcInfo.RC:$src1),
6403                                (SrcInfo.VT SrcInfo.RC:$src2),
6404                                (i8 imm:$src3)))>;
6405   let mayLoad = 1 in
6406     defm rmi : AVX512_maskable<opc, MRMSrcMem, DestInfo, (outs DestInfo.RC:$dst),
6407                   (ins SrcInfo.RC:$src1, SrcInfo.MemOp:$src2, u8imm:$src3),
6408                   OpcodeStr, "$src3, $src2, $src1", "$src1, $src2, $src3",
6409                   (DestInfo.VT (OpNode (SrcInfo.VT SrcInfo.RC:$src1),
6410                                (SrcInfo.VT (bitconvert
6411                                                   (SrcInfo.LdFrag addr:$src2))),
6412                                (i8 imm:$src3)))>;
6413 }
6414
6415 //handle instruction  reg_vec1 = op(reg_vec2,reg_vec3,imm)
6416 //                               op(reg_vec2,mem_vec,imm)
6417 //                               op(reg_vec2,broadcast(eltVt),imm)
6418 multiclass avx512_3Op_imm8<bits<8> opc, string OpcodeStr, SDNode OpNode,
6419                            X86VectorVTInfo _>:
6420   avx512_3Op_rm_imm8<opc, OpcodeStr, OpNode, _, _>{
6421
6422   let mayLoad = 1 in
6423     defm rmbi : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
6424                       (ins _.RC:$src1, _.ScalarMemOp:$src2, u8imm:$src3),
6425                       OpcodeStr, "$src3, ${src2}"##_.BroadcastStr##", $src1",
6426                       "$src1, ${src2}"##_.BroadcastStr##", $src3",
6427                       (OpNode (_.VT _.RC:$src1),
6428                               (_.VT (X86VBroadcast(_.ScalarLdFrag addr:$src2))),
6429                               (i8 imm:$src3))>, EVEX_B;
6430 }
6431
6432 //handle scalar instruction  reg_vec1 = op(reg_vec2,reg_vec3,imm)
6433 //                                      op(reg_vec2,mem_scalar,imm)
6434 //all instruction created with FROUND_CURRENT
6435 multiclass avx512_fp_scalar_imm<bits<8> opc, string OpcodeStr, SDNode OpNode,
6436                                                            X86VectorVTInfo _> {
6437
6438   defm rri : AVX512_maskable_scalar<opc, MRMSrcReg, _, (outs _.RC:$dst),
6439                       (ins _.RC:$src1, _.RC:$src2, i32u8imm:$src3),
6440                       OpcodeStr, "$src3, $src2, $src1", "$src1, $src2, $src3",
6441                       (OpNode (_.VT _.RC:$src1),
6442                               (_.VT _.RC:$src2),
6443                               (i32 imm:$src3),
6444                               (i32 FROUND_CURRENT))>;
6445   let mayLoad = 1 in {
6446     defm rmi : AVX512_maskable_scalar<opc, MRMSrcMem, _, (outs _.RC:$dst),
6447                       (ins _.RC:$src1, _.MemOp:$src2, i32u8imm:$src3),
6448                       OpcodeStr, "$src3, $src2, $src1", "$src1, $src2, $src3",
6449                       (OpNode (_.VT _.RC:$src1),
6450                               (_.VT (scalar_to_vector
6451                                         (_.ScalarLdFrag addr:$src2))),
6452                               (i32 imm:$src3),
6453                               (i32 FROUND_CURRENT))>;
6454
6455     let isAsmParserOnly = 1 in {
6456       defm rmi_alt :AVX512_maskable_in_asm<opc, MRMSrcMem, _, (outs _.FRC:$dst),
6457                       (ins _.FRC:$src1, _.ScalarMemOp:$src2, u8imm:$src3),
6458                       OpcodeStr, "$src3, $src2, $src1", "$src1, $src2, $src3",
6459                       []>;
6460     }
6461   }
6462 }
6463
6464 //handle instruction  reg_vec1 = op(reg_vec2,reg_vec3,imm),{sae}
6465 multiclass avx512_fp_sae_packed_imm<bits<8> opc, string OpcodeStr,
6466                                              SDNode OpNode, X86VectorVTInfo _>{
6467   defm rrib : AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
6468                       (ins _.RC:$src1, _.RC:$src2, i32u8imm:$src3),
6469                       OpcodeStr, "$src3,{sae}, $src2, $src1",
6470                       "$src1, $src2,{sae}, $src3",
6471                       (OpNode (_.VT _.RC:$src1),
6472                               (_.VT _.RC:$src2),
6473                               (i32 imm:$src3),
6474                               (i32 FROUND_NO_EXC))>, EVEX_B;
6475 }
6476 //handle scalar instruction  reg_vec1 = op(reg_vec2,reg_vec3,imm),{sae}
6477 multiclass avx512_fp_sae_scalar_imm<bits<8> opc, string OpcodeStr,
6478                                              SDNode OpNode, X86VectorVTInfo _> {
6479   defm NAME#rrib : AVX512_maskable_scalar<opc, MRMSrcReg, _, (outs _.RC:$dst),
6480                       (ins _.RC:$src1, _.RC:$src2, i32u8imm:$src3),
6481                       OpcodeStr, "$src3,{sae}, $src2, $src1",
6482                       "$src1, $src2,{sae}, $src3",
6483                       (OpNode (_.VT _.RC:$src1),
6484                               (_.VT _.RC:$src2),
6485                               (i32 imm:$src3),
6486                               (i32 FROUND_NO_EXC))>, EVEX_B;
6487 }
6488
6489 multiclass avx512_common_fp_sae_packed_imm<string OpcodeStr,
6490             AVX512VLVectorVTInfo _, bits<8> opc, SDNode OpNode, Predicate prd>{
6491   let Predicates = [prd] in {
6492     defm Z    : avx512_fp_packed_imm<opc, OpcodeStr, OpNode, _.info512>,
6493                 avx512_fp_sae_packed_imm<opc, OpcodeStr, OpNode, _.info512>,
6494                                   EVEX_V512;
6495
6496   }
6497   let Predicates = [prd, HasVLX] in {
6498     defm Z128 : avx512_fp_packed_imm<opc, OpcodeStr, OpNode, _.info128>,
6499                                   EVEX_V128;
6500     defm Z256 : avx512_fp_packed_imm<opc, OpcodeStr, OpNode, _.info256>,
6501                                   EVEX_V256;
6502   }
6503 }
6504
6505 multiclass avx512_common_3Op_rm_imm8<bits<8> opc, SDNode OpNode, string OpStr,
6506                    AVX512VLVectorVTInfo DestInfo, AVX512VLVectorVTInfo SrcInfo>{
6507   let Predicates = [HasBWI] in {
6508     defm Z    : avx512_3Op_rm_imm8<opc, OpStr, OpNode, DestInfo.info512,
6509                            SrcInfo.info512>, EVEX_V512, AVX512AIi8Base, EVEX_4V;
6510   }
6511   let Predicates = [HasBWI, HasVLX] in {
6512     defm Z128 : avx512_3Op_rm_imm8<opc, OpStr, OpNode, DestInfo.info128,
6513                            SrcInfo.info128>, EVEX_V128, AVX512AIi8Base, EVEX_4V;
6514     defm Z256 : avx512_3Op_rm_imm8<opc, OpStr, OpNode,  DestInfo.info256,
6515                            SrcInfo.info256>, EVEX_V256, AVX512AIi8Base, EVEX_4V;
6516   }
6517 }
6518
6519 multiclass avx512_common_3Op_imm8<string OpcodeStr, AVX512VLVectorVTInfo _,
6520                                 bits<8> opc, SDNode OpNode>{
6521   let Predicates = [HasAVX512] in {
6522     defm Z    : avx512_3Op_imm8<opc, OpcodeStr, OpNode, _.info512>, EVEX_V512;
6523   }
6524   let Predicates = [HasAVX512, HasVLX] in {
6525     defm Z128 : avx512_3Op_imm8<opc, OpcodeStr, OpNode, _.info128>, EVEX_V128;
6526     defm Z256 : avx512_3Op_imm8<opc, OpcodeStr, OpNode, _.info256>, EVEX_V256;
6527   }
6528 }
6529
6530 multiclass avx512_common_fp_sae_scalar_imm<string OpcodeStr,
6531                   X86VectorVTInfo _, bits<8> opc, SDNode OpNode, Predicate prd>{
6532   let Predicates = [prd] in {
6533      defm Z128 : avx512_fp_scalar_imm<opc, OpcodeStr, OpNode, _>,
6534                  avx512_fp_sae_scalar_imm<opc, OpcodeStr, OpNode, _>;
6535   }
6536 }
6537
6538 multiclass avx512_common_unary_fp_sae_packed_imm_all<string OpcodeStr,
6539                     bits<8> opcPs, bits<8> opcPd, SDNode OpNode, Predicate prd>{
6540   defm PS : avx512_common_unary_fp_sae_packed_imm<OpcodeStr, avx512vl_f32_info,
6541                             opcPs, OpNode, prd>, EVEX_CD8<32, CD8VF>;
6542   defm PD : avx512_common_unary_fp_sae_packed_imm<OpcodeStr, avx512vl_f64_info,
6543                             opcPd, OpNode, prd>, EVEX_CD8<64, CD8VF>, VEX_W;
6544 }
6545
6546 defm VFIXUPIMMPD : avx512_common_fp_sae_packed_imm<"vfixupimmpd",
6547                               avx512vl_f64_info, 0x54, X86VFixupimm, HasAVX512>,
6548       AVX512AIi8Base, EVEX_4V, EVEX_CD8<64, CD8VF>, VEX_W;
6549 defm VFIXUPIMMPS : avx512_common_fp_sae_packed_imm<"vfixupimmps",
6550                               avx512vl_f32_info, 0x54, X86VFixupimm, HasAVX512>,
6551       AVX512AIi8Base, EVEX_4V, EVEX_CD8<32, CD8VF>;
6552
6553 defm VFIXUPIMMSD: avx512_common_fp_sae_scalar_imm<"vfixupimmsd", f64x_info,
6554                                                  0x55, X86VFixupimm, HasAVX512>,
6555       AVX512AIi8Base, VEX_LIG, EVEX_4V, EVEX_CD8<64, CD8VT1>, VEX_W;
6556 defm VFIXUPIMMSS: avx512_common_fp_sae_scalar_imm<"vfixupimmss", f32x_info,
6557                                                  0x55, X86VFixupimm, HasAVX512>,
6558       AVX512AIi8Base, VEX_LIG, EVEX_4V, EVEX_CD8<32, CD8VT1>;
6559
6560 defm VREDUCE   : avx512_common_unary_fp_sae_packed_imm_all<"vreduce", 0x56, 0x56,
6561                               X86VReduce, HasDQI>, AVX512AIi8Base, EVEX;
6562 defm VRNDSCALE : avx512_common_unary_fp_sae_packed_imm_all<"vrndscale", 0x08, 0x09,
6563                               X86VRndScale, HasAVX512>, AVX512AIi8Base, EVEX;
6564 defm VGETMANT : avx512_common_unary_fp_sae_packed_imm_all<"vgetmant", 0x26, 0x26,
6565                               X86VGetMant, HasAVX512>, AVX512AIi8Base, EVEX;
6566
6567
6568 defm VRANGEPD : avx512_common_fp_sae_packed_imm<"vrangepd", avx512vl_f64_info,
6569                                                        0x50, X86VRange, HasDQI>,
6570       AVX512AIi8Base, EVEX_4V, EVEX_CD8<64, CD8VF>, VEX_W;
6571 defm VRANGEPS : avx512_common_fp_sae_packed_imm<"vrangeps", avx512vl_f32_info,
6572                                                        0x50, X86VRange, HasDQI>,
6573       AVX512AIi8Base, EVEX_4V, EVEX_CD8<32, CD8VF>;
6574
6575 defm VRANGESD: avx512_common_fp_sae_scalar_imm<"vrangesd", f64x_info,
6576                                                  0x51, X86VRange, HasDQI>,
6577       AVX512AIi8Base, VEX_LIG, EVEX_4V, EVEX_CD8<64, CD8VT1>, VEX_W;
6578 defm VRANGESS: avx512_common_fp_sae_scalar_imm<"vrangess", f32x_info,
6579                                                  0x51, X86VRange, HasDQI>,
6580       AVX512AIi8Base, VEX_LIG, EVEX_4V, EVEX_CD8<32, CD8VT1>;
6581
6582 defm VREDUCESD: avx512_common_fp_sae_scalar_imm<"vreducesd", f64x_info,
6583                                                  0x57, X86Reduces, HasDQI>,
6584       AVX512AIi8Base, VEX_LIG, EVEX_4V, EVEX_CD8<64, CD8VT1>, VEX_W;
6585 defm VREDUCESS: avx512_common_fp_sae_scalar_imm<"vreducess", f32x_info,
6586                                                  0x57, X86Reduces, HasDQI>,
6587       AVX512AIi8Base, VEX_LIG, EVEX_4V, EVEX_CD8<32, CD8VT1>;
6588
6589 defm VGETMANTSD: avx512_common_fp_sae_scalar_imm<"vgetmantsd", f64x_info,
6590                                                  0x27, X86GetMants, HasAVX512>,
6591       AVX512AIi8Base, VEX_LIG, EVEX_4V, EVEX_CD8<64, CD8VT1>, VEX_W;
6592 defm VGETMANTSS: avx512_common_fp_sae_scalar_imm<"vgetmantss", f32x_info,
6593                                                  0x27, X86GetMants, HasAVX512>,
6594       AVX512AIi8Base, VEX_LIG, EVEX_4V, EVEX_CD8<32, CD8VT1>;
6595
6596 multiclass avx512_shuff_packed_128<string OpcodeStr, AVX512VLVectorVTInfo _,
6597                                        bits<8> opc, SDNode OpNode = X86Shuf128>{
6598   let Predicates = [HasAVX512] in {
6599     defm Z    : avx512_3Op_imm8<opc, OpcodeStr, OpNode, _.info512>, EVEX_V512;
6600
6601   }
6602   let Predicates = [HasAVX512, HasVLX] in {
6603      defm Z256 : avx512_3Op_imm8<opc, OpcodeStr, OpNode, _.info256>, EVEX_V256;
6604   }
6605 }
6606 let Predicates = [HasAVX512] in {
6607 def : Pat<(v16f32 (ffloor VR512:$src)),
6608           (VRNDSCALEPSZrri VR512:$src, (i32 0x1))>;
6609 def : Pat<(v16f32 (fnearbyint VR512:$src)),
6610           (VRNDSCALEPSZrri VR512:$src, (i32 0xC))>;
6611 def : Pat<(v16f32 (fceil VR512:$src)),
6612           (VRNDSCALEPSZrri VR512:$src, (i32 0x2))>;
6613 def : Pat<(v16f32 (frint VR512:$src)),
6614           (VRNDSCALEPSZrri VR512:$src, (i32 0x4))>;
6615 def : Pat<(v16f32 (ftrunc VR512:$src)),
6616           (VRNDSCALEPSZrri VR512:$src, (i32 0x3))>;
6617
6618 def : Pat<(v8f64 (ffloor VR512:$src)),
6619           (VRNDSCALEPDZrri VR512:$src, (i32 0x1))>;
6620 def : Pat<(v8f64 (fnearbyint VR512:$src)),
6621           (VRNDSCALEPDZrri VR512:$src, (i32 0xC))>;
6622 def : Pat<(v8f64 (fceil VR512:$src)),
6623           (VRNDSCALEPDZrri VR512:$src, (i32 0x2))>;
6624 def : Pat<(v8f64 (frint VR512:$src)),
6625           (VRNDSCALEPDZrri VR512:$src, (i32 0x4))>;
6626 def : Pat<(v8f64 (ftrunc VR512:$src)),
6627           (VRNDSCALEPDZrri VR512:$src, (i32 0x3))>;
6628 }
6629
6630 defm VSHUFF32X4 : avx512_shuff_packed_128<"vshuff32x4",avx512vl_f32_info, 0x23>,
6631       AVX512AIi8Base, EVEX_4V, EVEX_CD8<32, CD8VF>;
6632 defm VSHUFF64X2 : avx512_shuff_packed_128<"vshuff64x2",avx512vl_f64_info, 0x23>,
6633       AVX512AIi8Base, EVEX_4V, EVEX_CD8<64, CD8VF>, VEX_W;
6634 defm VSHUFI32X4 : avx512_shuff_packed_128<"vshufi32x4",avx512vl_i32_info, 0x43>,
6635       AVX512AIi8Base, EVEX_4V, EVEX_CD8<32, CD8VF>;
6636 defm VSHUFI64X2 : avx512_shuff_packed_128<"vshufi64x2",avx512vl_i64_info, 0x43>,
6637       AVX512AIi8Base, EVEX_4V, EVEX_CD8<64, CD8VF>, VEX_W;
6638
6639 multiclass avx512_valign<string OpcodeStr, AVX512VLVectorVTInfo VTInfo_I,
6640                                                 AVX512VLVectorVTInfo VTInfo_FP>{
6641   defm NAME:       avx512_common_3Op_imm8<OpcodeStr, VTInfo_I, 0x03, X86VAlign>,
6642                            AVX512AIi8Base, EVEX_4V;
6643   let isCodeGenOnly = 1 in {
6644     defm NAME#_FP: avx512_common_3Op_imm8<OpcodeStr, VTInfo_FP, 0x03, X86VAlign>,
6645                            AVX512AIi8Base, EVEX_4V;
6646   }
6647 }
6648
6649 defm VALIGND: avx512_valign<"valignd", avx512vl_i32_info, avx512vl_f32_info>,
6650                                                   EVEX_CD8<32, CD8VF>;
6651 defm VALIGNQ: avx512_valign<"valignq", avx512vl_i64_info, avx512vl_f64_info>,
6652                                                   EVEX_CD8<64, CD8VF>, VEX_W;
6653
6654 multiclass avx512_vpalign_lowering<X86VectorVTInfo _ , list<Predicate> p>{
6655   let Predicates = p in
6656     def NAME#_.VTName#rri:
6657           Pat<(_.VT (X86PAlignr _.RC:$src1, _.RC:$src2, (i8 imm:$imm))),
6658               (!cast<Instruction>(NAME#_.ZSuffix#rri)
6659                     _.RC:$src1, _.RC:$src2, imm:$imm)>;
6660 }
6661
6662 multiclass avx512_vpalign_lowering_common<AVX512VLVectorVTInfo _>:
6663       avx512_vpalign_lowering<_.info512, [HasBWI]>,
6664       avx512_vpalign_lowering<_.info128, [HasBWI, HasVLX]>,
6665       avx512_vpalign_lowering<_.info256, [HasBWI, HasVLX]>;
6666
6667 defm VPALIGN:   avx512_common_3Op_rm_imm8<0x0F, X86PAlignr, "vpalignr" ,
6668                                           avx512vl_i8_info, avx512vl_i8_info>,
6669                 avx512_vpalign_lowering_common<avx512vl_i16_info>,
6670                 avx512_vpalign_lowering_common<avx512vl_i32_info>,
6671                 avx512_vpalign_lowering_common<avx512vl_f32_info>,
6672                 avx512_vpalign_lowering_common<avx512vl_i64_info>,
6673                 avx512_vpalign_lowering_common<avx512vl_f64_info>,
6674                 EVEX_CD8<8, CD8VF>;
6675
6676 defm VDBPSADBW: avx512_common_3Op_rm_imm8<0x42, X86dbpsadbw, "vdbpsadbw" ,
6677                     avx512vl_i16_info, avx512vl_i8_info>, EVEX_CD8<8, CD8VF>;
6678
6679 multiclass avx512_unary_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
6680                            X86VectorVTInfo _> {
6681   defm rr : AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
6682                     (ins _.RC:$src1), OpcodeStr##_.Suffix,
6683                     "$src1", "$src1",
6684                     (_.VT (OpNode _.RC:$src1))>, EVEX, AVX5128IBase;
6685
6686   let mayLoad = 1 in
6687     defm rm : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
6688                     (ins _.MemOp:$src1), OpcodeStr##_.Suffix,
6689                     "$src1", "$src1",
6690                     (_.VT (OpNode (bitconvert (_.LdFrag addr:$src1))))>,
6691               EVEX, AVX5128IBase, EVEX_CD8<_.EltSize, CD8VF>;
6692 }
6693
6694 multiclass avx512_unary_rmb<bits<8> opc, string OpcodeStr, SDNode OpNode,
6695                             X86VectorVTInfo _> :
6696            avx512_unary_rm<opc, OpcodeStr, OpNode, _> {
6697   let mayLoad = 1 in
6698     defm rmb : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
6699                     (ins _.ScalarMemOp:$src1), OpcodeStr##_.Suffix,
6700                     "${src1}"##_.BroadcastStr,
6701                     "${src1}"##_.BroadcastStr,
6702                     (_.VT (OpNode (X86VBroadcast
6703                                       (_.ScalarLdFrag addr:$src1))))>,
6704                EVEX, AVX5128IBase, EVEX_B, EVEX_CD8<_.EltSize, CD8VF>;
6705 }
6706
6707 multiclass avx512_unary_rm_vl<bits<8> opc, string OpcodeStr, SDNode OpNode,
6708                               AVX512VLVectorVTInfo VTInfo, Predicate prd> {
6709   let Predicates = [prd] in
6710     defm Z : avx512_unary_rm<opc, OpcodeStr, OpNode, VTInfo.info512>, EVEX_V512;
6711
6712   let Predicates = [prd, HasVLX] in {
6713     defm Z256 : avx512_unary_rm<opc, OpcodeStr, OpNode, VTInfo.info256>,
6714                               EVEX_V256;
6715     defm Z128 : avx512_unary_rm<opc, OpcodeStr, OpNode, VTInfo.info128>,
6716                               EVEX_V128;
6717   }
6718 }
6719
6720 multiclass avx512_unary_rmb_vl<bits<8> opc, string OpcodeStr, SDNode OpNode,
6721                                AVX512VLVectorVTInfo VTInfo, Predicate prd> {
6722   let Predicates = [prd] in
6723     defm Z : avx512_unary_rmb<opc, OpcodeStr, OpNode, VTInfo.info512>,
6724                               EVEX_V512;
6725
6726   let Predicates = [prd, HasVLX] in {
6727     defm Z256 : avx512_unary_rmb<opc, OpcodeStr, OpNode, VTInfo.info256>,
6728                                  EVEX_V256;
6729     defm Z128 : avx512_unary_rmb<opc, OpcodeStr, OpNode, VTInfo.info128>,
6730                                  EVEX_V128;
6731   }
6732 }
6733
6734 multiclass avx512_unary_rm_vl_dq<bits<8> opc_d, bits<8> opc_q, string OpcodeStr,
6735                                  SDNode OpNode, Predicate prd> {
6736   defm Q : avx512_unary_rmb_vl<opc_q, OpcodeStr, OpNode, avx512vl_i64_info,
6737                                prd>, VEX_W;
6738   defm D : avx512_unary_rmb_vl<opc_d, OpcodeStr, OpNode, avx512vl_i32_info, prd>;
6739 }
6740
6741 multiclass avx512_unary_rm_vl_bw<bits<8> opc_b, bits<8> opc_w, string OpcodeStr,
6742                                  SDNode OpNode, Predicate prd> {
6743   defm W : avx512_unary_rm_vl<opc_w, OpcodeStr, OpNode, avx512vl_i16_info, prd>;
6744   defm B : avx512_unary_rm_vl<opc_b, OpcodeStr, OpNode, avx512vl_i8_info, prd>;
6745 }
6746
6747 multiclass avx512_unary_rm_vl_all<bits<8> opc_b, bits<8> opc_w,
6748                                   bits<8> opc_d, bits<8> opc_q,
6749                                   string OpcodeStr, SDNode OpNode> {
6750   defm NAME : avx512_unary_rm_vl_dq<opc_d, opc_q, OpcodeStr, OpNode,
6751                                     HasAVX512>,
6752               avx512_unary_rm_vl_bw<opc_b, opc_w, OpcodeStr, OpNode,
6753                                     HasBWI>;
6754 }
6755
6756 defm VPABS : avx512_unary_rm_vl_all<0x1C, 0x1D, 0x1E, 0x1F, "vpabs", X86Abs>;
6757
6758 def : Pat<(xor
6759           (bc_v16i32 (v16i1sextv16i32)),
6760           (bc_v16i32 (add (v16i32 VR512:$src), (v16i1sextv16i32)))),
6761           (VPABSDZrr VR512:$src)>;
6762 def : Pat<(xor
6763           (bc_v8i64 (v8i1sextv8i64)),
6764           (bc_v8i64 (add (v8i64 VR512:$src), (v8i1sextv8i64)))),
6765           (VPABSQZrr VR512:$src)>;
6766
6767 multiclass avx512_ctlz<bits<8> opc, string OpcodeStr, Predicate prd>{
6768
6769   defm NAME :          avx512_unary_rm_vl_dq<opc, opc, OpcodeStr, ctlz, prd>;
6770   let isCodeGenOnly = 1 in
6771     defm NAME#_UNDEF : avx512_unary_rm_vl_dq<opc, opc, OpcodeStr,
6772                                              ctlz_zero_undef, prd>;
6773 }
6774
6775 defm VPLZCNT    : avx512_ctlz<0x44, "vplzcnt", HasCDI>;
6776 defm VPCONFLICT : avx512_unary_rm_vl_dq<0xC4, 0xC4, "vpconflict", X86Conflict, HasCDI>;
6777
6778 //===----------------------------------------------------------------------===//
6779 // AVX-512 - Unpack Instructions
6780 //===----------------------------------------------------------------------===//
6781 defm VUNPCKH : avx512_fp_binop_p<0x15, "vunpckh", X86Unpckh>;
6782 defm VUNPCKL : avx512_fp_binop_p<0x14, "vunpckl", X86Unpckl>;
6783
6784 defm VPUNPCKLBW : avx512_binop_rm_vl_b<0x60, "vpunpcklbw", X86Unpckl,
6785                                        SSE_INTALU_ITINS_P, HasBWI>;
6786 defm VPUNPCKHBW : avx512_binop_rm_vl_b<0x68, "vpunpckhbw", X86Unpckh,
6787                                        SSE_INTALU_ITINS_P, HasBWI>;
6788 defm VPUNPCKLWD : avx512_binop_rm_vl_w<0x61, "vpunpcklwd", X86Unpckl,
6789                                        SSE_INTALU_ITINS_P, HasBWI>;
6790 defm VPUNPCKHWD : avx512_binop_rm_vl_w<0x69, "vpunpckhwd", X86Unpckh,
6791                                        SSE_INTALU_ITINS_P, HasBWI>;
6792
6793 defm VPUNPCKLDQ : avx512_binop_rm_vl_d<0x62, "vpunpckldq", X86Unpckl,
6794                                        SSE_INTALU_ITINS_P, HasAVX512>;
6795 defm VPUNPCKHDQ : avx512_binop_rm_vl_d<0x6A, "vpunpckhdq", X86Unpckh,
6796                                        SSE_INTALU_ITINS_P, HasAVX512>;
6797 defm VPUNPCKLQDQ : avx512_binop_rm_vl_q<0x6C, "vpunpcklqdq", X86Unpckl,
6798                                        SSE_INTALU_ITINS_P, HasAVX512>;
6799 defm VPUNPCKHQDQ : avx512_binop_rm_vl_q<0x6D, "vpunpckhqdq", X86Unpckh,
6800                                        SSE_INTALU_ITINS_P, HasAVX512>;
6801 //===----------------------------------------------------------------------===//
6802 // VSHUFPS - VSHUFPD Operations
6803 //===----------------------------------------------------------------------===//
6804 multiclass avx512_shufp<string OpcodeStr, AVX512VLVectorVTInfo VTInfo_I,
6805                                                 AVX512VLVectorVTInfo VTInfo_FP>{
6806   defm NAME:     avx512_common_3Op_imm8<OpcodeStr, VTInfo_FP, 0xC6, X86Shufp>,
6807                                    EVEX_CD8<VTInfo_FP.info512.EltSize, CD8VF>,
6808                                    AVX512AIi8Base, EVEX_4V;
6809   let isCodeGenOnly = 1 in {
6810     defm NAME#_I: avx512_common_3Op_imm8<OpcodeStr, VTInfo_I, 0xC6, X86Shufp>,
6811                                    EVEX_CD8<VTInfo_I.info512.EltSize, CD8VF>,
6812                                    AVX512AIi8Base, EVEX_4V;
6813   }
6814 }
6815
6816 defm VSHUFPS: avx512_shufp<"vshufps", avx512vl_i32_info, avx512vl_f32_info>, PS;
6817 defm VSHUFPD: avx512_shufp<"vshufpd", avx512vl_i64_info, avx512vl_f64_info>, PD, VEX_W;
6818 //===----------------------------------------------------------------------===//
6819 // AVX-512 - Byte shift Left/Right
6820 //===----------------------------------------------------------------------===//
6821
6822 multiclass avx512_shift_packed<bits<8> opc, SDNode OpNode, Format MRMr,
6823                              Format MRMm, string OpcodeStr, X86VectorVTInfo _>{
6824   def rr : AVX512<opc, MRMr,
6825              (outs _.RC:$dst), (ins _.RC:$src1, u8imm:$src2),
6826              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6827              [(set _.RC:$dst,(_.VT (OpNode _.RC:$src1, (i8 imm:$src2))))]>;
6828   let mayLoad = 1 in
6829     def rm : AVX512<opc, MRMm,
6830              (outs _.RC:$dst), (ins _.MemOp:$src1, u8imm:$src2),
6831              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6832              [(set _.RC:$dst,(_.VT (OpNode
6833                                    (_.LdFrag addr:$src1), (i8 imm:$src2))))]>;
6834 }
6835
6836 multiclass avx512_shift_packed_all<bits<8> opc, SDNode OpNode, Format MRMr,
6837                                  Format MRMm, string OpcodeStr, Predicate prd>{
6838   let Predicates = [prd] in
6839     defm Z512 : avx512_shift_packed<opc, OpNode, MRMr, MRMm,
6840                                     OpcodeStr, v8i64_info>, EVEX_V512;
6841   let Predicates = [prd, HasVLX] in {
6842     defm Z256 : avx512_shift_packed<opc, OpNode, MRMr, MRMm,
6843                                     OpcodeStr, v4i64x_info>, EVEX_V256;
6844     defm Z128 : avx512_shift_packed<opc, OpNode, MRMr, MRMm,
6845                                     OpcodeStr, v2i64x_info>, EVEX_V128;
6846   }
6847 }
6848 defm VPSLLDQ : avx512_shift_packed_all<0x73, X86vshldq, MRM7r, MRM7m, "vpslldq",
6849                                        HasBWI>, AVX512PDIi8Base, EVEX_4V;
6850 defm VPSRLDQ : avx512_shift_packed_all<0x73, X86vshrdq, MRM3r, MRM3m, "vpsrldq",
6851                                        HasBWI>, AVX512PDIi8Base, EVEX_4V;
6852
6853
6854 multiclass avx512_psadbw_packed<bits<8> opc, SDNode OpNode,
6855                                 string OpcodeStr, X86VectorVTInfo _src>{
6856   def rr : AVX512BI<opc, MRMSrcReg,
6857              (outs _src.RC:$dst), (ins _src.RC:$src1, _src.RC:$src2),
6858              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6859              [(set _src.RC:$dst,(_src.VT
6860                                 (OpNode _src.RC:$src1, _src.RC:$src2)))]>;
6861   let mayLoad = 1 in
6862     def rm : AVX512BI<opc, MRMSrcMem,
6863              (outs _src.RC:$dst), (ins _src.RC:$src1, _src.MemOp:$src2),
6864              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6865              [(set _src.RC:$dst,(_src.VT
6866                                 (OpNode _src.RC:$src1,
6867                                 (_src.VT (bitconvert
6868                                           (_src.LdFrag addr:$src2))))))]>;
6869 }
6870
6871 multiclass avx512_psadbw_packed_all<bits<8> opc, SDNode OpNode,
6872                                     string OpcodeStr, Predicate prd> {
6873   let Predicates = [prd] in
6874     defm Z512 : avx512_psadbw_packed<opc, OpNode, OpcodeStr, v64i8_info>,
6875                                     EVEX_V512;
6876   let Predicates = [prd, HasVLX] in {
6877     defm Z256 : avx512_psadbw_packed<opc, OpNode, OpcodeStr, v32i8x_info>,
6878                                     EVEX_V256;
6879     defm Z128 : avx512_psadbw_packed<opc, OpNode, OpcodeStr, v16i8x_info>,
6880                                     EVEX_V128;
6881   }
6882 }
6883
6884 defm VPSADBW : avx512_psadbw_packed_all<0xf6, X86psadbw, "vpsadbw",
6885                                        HasBWI>, EVEX_4V;