lib/Target/X86/X86Instr64bit.td

   1 //====- X86Instr64bit.td - Describe X86-64 Instructions ----*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the X86-64 instruction set, defining the instructions,
  11 // and properties of the instructions which are needed for code generation,
  12 // machine code emission, and analysis.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 //===----------------------------------------------------------------------===//
  17 // Operand Definitions.
  18 //
  19
  20 // 64-bits but only 32 bits are significant.
  21 def i64i32imm  : Operand<i64>;
  22
  23 // 64-bits but only 32 bits are significant, and those bits are treated as being
  24 // pc relative.
  25 def i64i32imm_pcrel : Operand<i64> {
  26   let PrintMethod = "print_pcrel_imm";
  27 }
  28
  29
  30 // 64-bits but only 8 bits are significant.
  31 def i64i8imm   : Operand<i64>;
  32
  33 def lea64mem : Operand<i64> {
  34   let PrintMethod = "printlea64mem";
  35   let MIOperandInfo = (ops GR64, i8imm, GR64, i32imm);
  36 }
  37
  38 def lea64_32mem : Operand<i32> {
  39   let PrintMethod = "printlea64_32mem";
  40   let AsmOperandLowerMethod = "lower_lea64_32mem";
  41   let MIOperandInfo = (ops GR32, i8imm, GR32, i32imm);
  42 }
  43
  44 //===----------------------------------------------------------------------===//
  45 // Complex Pattern Definitions.
  46 //
  47 def lea64addr : ComplexPattern<i64, 4, "SelectLEAAddr",
  48                         [add, sub, mul, X86mul_imm, shl, or, frameindex,
  49                          X86WrapperRIP], []>;
  50
  51 def tls64addr : ComplexPattern<i64, 4, "SelectTLSADDRAddr",
  52                                [tglobaltlsaddr], []>;
  53
  54 //===----------------------------------------------------------------------===//
  55 // Pattern fragments.
  56 //
  57
  58 def i64immSExt8  : PatLeaf<(i64 imm), [{
  59   // i64immSExt8 predicate - True if the 64-bit immediate fits in a 8-bit
  60   // sign extended field.
  61   return (int64_t)N->getZExtValue() == (int8_t)N->getZExtValue();
  62 }]>;
  63
  64 def i64immSExt32  : PatLeaf<(i64 imm), [{
  65   // i64immSExt32 predicate - True if the 64-bit immediate fits in a 32-bit
  66   // sign extended field.
  67   return (int64_t)N->getZExtValue() == (int32_t)N->getZExtValue();
  68 }]>;
  69
  70 def i64immZExt32  : PatLeaf<(i64 imm), [{
  71   // i64immZExt32 predicate - True if the 64-bit immediate fits in a 32-bit
  72   // unsignedsign extended field.
  73   return (uint64_t)N->getZExtValue() == (uint32_t)N->getZExtValue();
  74 }]>;
  75
  76 def sextloadi64i8  : PatFrag<(ops node:$ptr), (i64 (sextloadi8 node:$ptr))>;
  77 def sextloadi64i16 : PatFrag<(ops node:$ptr), (i64 (sextloadi16 node:$ptr))>;
  78 def sextloadi64i32 : PatFrag<(ops node:$ptr), (i64 (sextloadi32 node:$ptr))>;
  79
  80 def zextloadi64i1  : PatFrag<(ops node:$ptr), (i64 (zextloadi1 node:$ptr))>;
  81 def zextloadi64i8  : PatFrag<(ops node:$ptr), (i64 (zextloadi8 node:$ptr))>;
  82 def zextloadi64i16 : PatFrag<(ops node:$ptr), (i64 (zextloadi16 node:$ptr))>;
  83 def zextloadi64i32 : PatFrag<(ops node:$ptr), (i64 (zextloadi32 node:$ptr))>;
  84
  85 def extloadi64i1   : PatFrag<(ops node:$ptr), (i64 (extloadi1 node:$ptr))>;
  86 def extloadi64i8   : PatFrag<(ops node:$ptr), (i64 (extloadi8 node:$ptr))>;
  87 def extloadi64i16  : PatFrag<(ops node:$ptr), (i64 (extloadi16 node:$ptr))>;
  88 def extloadi64i32  : PatFrag<(ops node:$ptr), (i64 (extloadi32 node:$ptr))>;
  89
  90 //===----------------------------------------------------------------------===//
  91 // Instruction list...
  92 //
  93
  94 // ADJCALLSTACKDOWN/UP implicitly use/def RSP because they may be expanded into
  95 // a stack adjustment and the codegen must know that they may modify the stack
  96 // pointer before prolog-epilog rewriting occurs.
  97 // Pessimistically assume ADJCALLSTACKDOWN / ADJCALLSTACKUP will become
  98 // sub / add which can clobber EFLAGS.
  99 let Defs = [RSP, EFLAGS], Uses = [RSP] in {
 100 def ADJCALLSTACKDOWN64 : I<0, Pseudo, (outs), (ins i32imm:$amt),
 101                            "#ADJCALLSTACKDOWN",
 102                            [(X86callseq_start timm:$amt)]>,
 103                           Requires<[In64BitMode]>;
 104 def ADJCALLSTACKUP64   : I<0, Pseudo, (outs), (ins i32imm:$amt1, i32imm:$amt2),
 105                            "#ADJCALLSTACKUP",
 106                            [(X86callseq_end timm:$amt1, timm:$amt2)]>,
 107                           Requires<[In64BitMode]>;
 108 }
 109
 110 //===----------------------------------------------------------------------===//
 111 //  Call Instructions...
 112 //
 113 let isCall = 1 in
 114   // All calls clobber the non-callee saved registers. RSP is marked as
 115   // a use to prevent stack-pointer assignments that appear immediately
 116   // before calls from potentially appearing dead. Uses for argument
 117   // registers are added manually.
 118   let Defs = [RAX, RCX, RDX, RSI, RDI, R8, R9, R10, R11,
 119               FP0, FP1, FP2, FP3, FP4, FP5, FP6, ST0, ST1,
 120               MM0, MM1, MM2, MM3, MM4, MM5, MM6, MM7,
 121               XMM0, XMM1, XMM2, XMM3, XMM4, XMM5, XMM6, XMM7,
 122               XMM8, XMM9, XMM10, XMM11, XMM12, XMM13, XMM14, XMM15, EFLAGS],
 123       Uses = [RSP] in {
 124
 125     // NOTE: this pattern doesn't match "X86call imm", because we do not know
 126     // that the offset between an arbitrary immediate and the call will fit in
 127     // the 32-bit pcrel field that we have.
 128     def CALL64pcrel32 : Ii32<0xE8, RawFrm,
 129                           (outs), (ins i64i32imm_pcrel:$dst, variable_ops),
 130                           "call\t$dst", []>,
 131                         Requires<[In64BitMode]>;
 132     def CALL64r       : I<0xFF, MRM2r, (outs), (ins GR64:$dst, variable_ops),
 133                           "call\t{*}$dst", [(X86call GR64:$dst)]>;
 134     def CALL64m       : I<0xFF, MRM2m, (outs), (ins i64mem:$dst, variable_ops),
 135                           "call\t{*}$dst", [(X86call (loadi64 addr:$dst))]>;
 136   }
 137
 138
 139
 140 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1 in
 141 def TCRETURNdi64 : I<0, Pseudo, (outs), (ins i64imm:$dst, i32imm:$offset,
 142                                          variable_ops),
 143                  "#TC_RETURN $dst $offset",
 144                  []>;
 145
 146 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1 in
 147 def TCRETURNri64 : I<0, Pseudo, (outs), (ins GR64:$dst, i32imm:$offset,
 148                                          variable_ops),
 149                  "#TC_RETURN $dst $offset",
 150                  []>;
 151
 152
 153 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1 in
 154   def TAILJMPr64 : I<0xFF, MRM4r, (outs), (ins GR64:$dst),
 155                    "jmp{q}\t{*}$dst  # TAILCALL",
 156                    []>;
 157
 158 // Branches
 159 let isBranch = 1, isTerminator = 1, isBarrier = 1, isIndirectBranch = 1 in {
 160   def JMP64r     : I<0xFF, MRM4r, (outs), (ins GR64:$dst), "jmp{q}\t{*}$dst",
 161                      [(brind GR64:$dst)]>;
 162   def JMP64m     : I<0xFF, MRM4m, (outs), (ins i64mem:$dst), "jmp{q}\t{*}$dst",
 163                      [(brind (loadi64 addr:$dst))]>;
 164 }
 165
 166 //===----------------------------------------------------------------------===//
 167 // EH Pseudo Instructions
 168 //
 169 let isTerminator = 1, isReturn = 1, isBarrier = 1,
 170     hasCtrlDep = 1 in {
 171 def EH_RETURN64   : I<0xC3, RawFrm, (outs), (ins GR64:$addr),
 172                      "ret\t#eh_return, addr: $addr",
 173                      [(X86ehret GR64:$addr)]>;
 174
 175 }
 176
 177 //===----------------------------------------------------------------------===//
 178 //  Miscellaneous Instructions...
 179 //
 180 let Defs = [RBP,RSP], Uses = [RBP,RSP], mayLoad = 1, neverHasSideEffects = 1 in
 181 def LEAVE64  : I<0xC9, RawFrm,
 182                  (outs), (ins), "leave", []>;
 183 let Defs = [RSP], Uses = [RSP], neverHasSideEffects=1 in {
 184 let mayLoad = 1 in
 185 def POP64r   : I<0x58, AddRegFrm,
 186                  (outs GR64:$reg), (ins), "pop{q}\t$reg", []>;
 187 let mayStore = 1 in
 188 def PUSH64r  : I<0x50, AddRegFrm,
 189                  (outs), (ins GR64:$reg), "push{q}\t$reg", []>;
 190 }
 191
 192 let Defs = [RSP], Uses = [RSP], neverHasSideEffects = 1, mayStore = 1 in {
 193 def PUSH64i8   : Ii8<0x6a, RawFrm, (outs), (ins i8imm:$imm),
 194                      "push{q}\t$imm", []>;
 195 def PUSH64i16  : Ii16<0x68, RawFrm, (outs), (ins i16imm:$imm),
 196                       "push{q}\t$imm", []>;
 197 def PUSH64i32  : Ii32<0x68, RawFrm, (outs), (ins i32imm:$imm),
 198                       "push{q}\t$imm", []>;
 199 }
 200
 201 let Defs = [RSP, EFLAGS], Uses = [RSP], mayLoad = 1 in
 202 def POPFQ    : I<0x9D, RawFrm, (outs), (ins), "popf", []>, REX_W;
 203 let Defs = [RSP], Uses = [RSP, EFLAGS], mayStore = 1 in
 204 def PUSHFQ   : I<0x9C, RawFrm, (outs), (ins), "pushf", []>;
 205
 206 def LEA64_32r : I<0x8D, MRMSrcMem,
 207                   (outs GR32:$dst), (ins lea64_32mem:$src),
 208                   "lea{l}\t{$src|$dst}, {$dst|$src}",
 209                   [(set GR32:$dst, lea32addr:$src)]>, Requires<[In64BitMode]>;
 210
 211 let isReMaterializable = 1 in
 212 def LEA64r   : RI<0x8D, MRMSrcMem, (outs GR64:$dst), (ins lea64mem:$src),
 213                   "lea{q}\t{$src|$dst}, {$dst|$src}",
 214                   [(set GR64:$dst, lea64addr:$src)]>;
 215
 216 let isTwoAddress = 1 in
 217 def BSWAP64r : RI<0xC8, AddRegFrm, (outs GR64:$dst), (ins GR64:$src),
 218                   "bswap{q}\t$dst",
 219                   [(set GR64:$dst, (bswap GR64:$src))]>, TB;
 220
 221 // Bit scan instructions.
 222 let Defs = [EFLAGS] in {
 223 def BSF64rr  : RI<0xBC, MRMSrcReg, (outs GR64:$dst), (ins GR64:$src),
 224                   "bsf{q}\t{$src, $dst|$dst, $src}",
 225                   [(set GR64:$dst, (X86bsf GR64:$src)), (implicit EFLAGS)]>, TB;
 226 def BSF64rm  : RI<0xBC, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
 227                   "bsf{q}\t{$src, $dst|$dst, $src}",
 228                   [(set GR64:$dst, (X86bsf (loadi64 addr:$src))),
 229                    (implicit EFLAGS)]>, TB;
 230
 231 def BSR64rr  : RI<0xBD, MRMSrcReg, (outs GR64:$dst), (ins GR64:$src),
 232                   "bsr{q}\t{$src, $dst|$dst, $src}",
 233                   [(set GR64:$dst, (X86bsr GR64:$src)), (implicit EFLAGS)]>, TB;
 234 def BSR64rm  : RI<0xBD, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
 235                   "bsr{q}\t{$src, $dst|$dst, $src}",
 236                   [(set GR64:$dst, (X86bsr (loadi64 addr:$src))),
 237                    (implicit EFLAGS)]>, TB;
 238 } // Defs = [EFLAGS]
 239
 240 // Repeat string ops
 241 let Defs = [RCX,RDI,RSI], Uses = [RCX,RDI,RSI] in
 242 def REP_MOVSQ : RI<0xA5, RawFrm, (outs), (ins), "{rep;movsq|rep movsq}",
 243                    [(X86rep_movs i64)]>, REP;
 244 let Defs = [RCX,RDI], Uses = [RAX,RCX,RDI] in
 245 def REP_STOSQ : RI<0xAB, RawFrm, (outs), (ins), "{rep;stosq|rep stosq}",
 246                    [(X86rep_stos i64)]>, REP;
 247
 248 // Fast system-call instructions
 249 def SYSCALL  : I<0x05, RawFrm,
 250                  (outs), (ins), "syscall", []>, TB;
 251 def SYSENTER  : I<0x34, RawFrm,
 252                   (outs), (ins), "sysenter", []>, TB;
 253 def SYSEXIT : I<0x35, RawFrm,
 254                 (outs), (ins), "sysexit", []>, TB;
 255 def SYSEXIT64 : RI<0x35, RawFrm,
 256                    (outs), (ins), "sysexit", []>, TB;
 257 def SYSRET : I<0x07, RawFrm,
 258                (outs), (ins), "sysret", []>, TB;
 259
 260 //===----------------------------------------------------------------------===//
 261 //  Move Instructions...
 262 //
 263
 264 let neverHasSideEffects = 1 in
 265 def MOV64rr : RI<0x89, MRMDestReg, (outs GR64:$dst), (ins GR64:$src),
 266                  "mov{q}\t{$src, $dst|$dst, $src}", []>;
 267
 268 let isReMaterializable = 1, isAsCheapAsAMove = 1  in {
 269 def MOV64ri : RIi64<0xB8, AddRegFrm, (outs GR64:$dst), (ins i64imm:$src),
 270                     "movabs{q}\t{$src, $dst|$dst, $src}",
 271                     [(set GR64:$dst, imm:$src)]>;
 272 def MOV64ri32 : RIi32<0xC7, MRM0r, (outs GR64:$dst), (ins i64i32imm:$src),
 273                       "mov{q}\t{$src, $dst|$dst, $src}",
 274                       [(set GR64:$dst, i64immSExt32:$src)]>;
 275 }
 276
 277 let canFoldAsLoad = 1 in
 278 def MOV64rm : RI<0x8B, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
 279                  "mov{q}\t{$src, $dst|$dst, $src}",
 280                  [(set GR64:$dst, (load addr:$src))]>;
 281
 282 def MOV64mr : RI<0x89, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src),
 283                  "mov{q}\t{$src, $dst|$dst, $src}",
 284                  [(store GR64:$src, addr:$dst)]>;
 285 def MOV64mi32 : RIi32<0xC7, MRM0m, (outs), (ins i64mem:$dst, i64i32imm:$src),
 286                       "mov{q}\t{$src, $dst|$dst, $src}",
 287                       [(store i64immSExt32:$src, addr:$dst)]>;
 288
 289 // Sign/Zero extenders
 290
 291 // MOVSX64rr8 always has a REX prefix and it has an 8-bit register
 292 // operand, which makes it a rare instruction with an 8-bit register
 293 // operand that can never access an h register. If support for h registers
 294 // were generalized, this would require a special register class.
 295 def MOVSX64rr8 : RI<0xBE, MRMSrcReg, (outs GR64:$dst), (ins GR8 :$src),
 296                     "movs{bq|x}\t{$src, $dst|$dst, $src}",
 297                     [(set GR64:$dst, (sext GR8:$src))]>, TB;
 298 def MOVSX64rm8 : RI<0xBE, MRMSrcMem, (outs GR64:$dst), (ins i8mem :$src),
 299                     "movs{bq|x}\t{$src, $dst|$dst, $src}",
 300                     [(set GR64:$dst, (sextloadi64i8 addr:$src))]>, TB;
 301 def MOVSX64rr16: RI<0xBF, MRMSrcReg, (outs GR64:$dst), (ins GR16:$src),
 302                     "movs{wq|x}\t{$src, $dst|$dst, $src}",
 303                     [(set GR64:$dst, (sext GR16:$src))]>, TB;
 304 def MOVSX64rm16: RI<0xBF, MRMSrcMem, (outs GR64:$dst), (ins i16mem:$src),
 305                     "movs{wq|x}\t{$src, $dst|$dst, $src}",
 306                     [(set GR64:$dst, (sextloadi64i16 addr:$src))]>, TB;
 307 def MOVSX64rr32: RI<0x63, MRMSrcReg, (outs GR64:$dst), (ins GR32:$src),
 308                     "movs{lq|xd}\t{$src, $dst|$dst, $src}",
 309                     [(set GR64:$dst, (sext GR32:$src))]>;
 310 def MOVSX64rm32: RI<0x63, MRMSrcMem, (outs GR64:$dst), (ins i32mem:$src),
 311                     "movs{lq|xd}\t{$src, $dst|$dst, $src}",
 312                     [(set GR64:$dst, (sextloadi64i32 addr:$src))]>;
 313
 314 // Use movzbl instead of movzbq when the destination is a register; it's
 315 // equivalent due to implicit zero-extending, and it has a smaller encoding.
 316 def MOVZX64rr8 : I<0xB6, MRMSrcReg, (outs GR64:$dst), (ins GR8 :$src),
 317                    "movz{bl|x}\t{$src, ${dst:subreg32}|${dst:subreg32}, $src}",
 318                    [(set GR64:$dst, (zext GR8:$src))]>, TB;
 319 def MOVZX64rm8 : I<0xB6, MRMSrcMem, (outs GR64:$dst), (ins i8mem :$src),
 320                    "movz{bl|x}\t{$src, ${dst:subreg32}|${dst:subreg32}, $src}",
 321                    [(set GR64:$dst, (zextloadi64i8 addr:$src))]>, TB;
 322 // Use movzwl instead of movzwq when the destination is a register; it's
 323 // equivalent due to implicit zero-extending, and it has a smaller encoding.
 324 def MOVZX64rr16: I<0xB7, MRMSrcReg, (outs GR64:$dst), (ins GR16:$src),
 325                    "movz{wl|x}\t{$src, ${dst:subreg32}|${dst:subreg32}, $src}",
 326                    [(set GR64:$dst, (zext GR16:$src))]>, TB;
 327 def MOVZX64rm16: I<0xB7, MRMSrcMem, (outs GR64:$dst), (ins i16mem:$src),
 328                    "movz{wl|x}\t{$src, ${dst:subreg32}|${dst:subreg32}, $src}",
 329                    [(set GR64:$dst, (zextloadi64i16 addr:$src))]>, TB;
 330
 331 // There's no movzlq instruction, but movl can be used for this purpose, using
 332 // implicit zero-extension. The preferred way to do 32-bit-to-64-bit zero
 333 // extension on x86-64 is to use a SUBREG_TO_REG to utilize implicit
 334 // zero-extension, however this isn't possible when the 32-bit value is
 335 // defined by a truncate or is copied from something where the high bits aren't
 336 // necessarily all zero. In such cases, we fall back to these explicit zext
 337 // instructions.
 338 def MOVZX64rr32 : I<0x89, MRMDestReg, (outs GR64:$dst), (ins GR32:$src),
 339                     "mov{l}\t{$src, ${dst:subreg32}|${dst:subreg32}, $src}",
 340                     [(set GR64:$dst, (zext GR32:$src))]>;
 341 def MOVZX64rm32 : I<0x8B, MRMSrcMem, (outs GR64:$dst), (ins i32mem:$src),
 342                     "mov{l}\t{$src, ${dst:subreg32}|${dst:subreg32}, $src}",
 343                     [(set GR64:$dst, (zextloadi64i32 addr:$src))]>;
 344
 345 // Any instruction that defines a 32-bit result leaves the high half of the
 346 // register. Truncate can be lowered to EXTRACT_SUBREG, and CopyFromReg may
 347 // be copying from a truncate, but any other 32-bit operation will zero-extend
 348 // up to 64 bits.
 349 def def32 : PatLeaf<(i32 GR32:$src), [{
 350   return N->getOpcode() != ISD::TRUNCATE &&
 351          N->getOpcode() != TargetInstrInfo::EXTRACT_SUBREG &&
 352          N->getOpcode() != ISD::CopyFromReg;
 353 }]>;
 354
 355 // In the case of a 32-bit def that is known to implicitly zero-extend,
 356 // we can use a SUBREG_TO_REG.
 357 def : Pat<(i64 (zext def32:$src)),
 358           (SUBREG_TO_REG (i64 0), GR32:$src, x86_subreg_32bit)>;
 359
 360 let neverHasSideEffects = 1 in {
 361   let Defs = [RAX], Uses = [EAX] in
 362   def CDQE : RI<0x98, RawFrm, (outs), (ins),
 363                "{cltq|cdqe}", []>;     // RAX = signext(EAX)
 364
 365   let Defs = [RAX,RDX], Uses = [RAX] in
 366   def CQO  : RI<0x99, RawFrm, (outs), (ins),
 367                 "{cqto|cqo}", []>; // RDX:RAX = signext(RAX)
 368 }
 369
 370 //===----------------------------------------------------------------------===//
 371 //  Arithmetic Instructions...
 372 //
 373
 374 let Defs = [EFLAGS] in {
 375 let isTwoAddress = 1 in {
 376 let isConvertibleToThreeAddress = 1 in {
 377 let isCommutable = 1 in
 378 // Register-Register Addition
 379 def ADD64rr    : RI<0x01, MRMDestReg, (outs GR64:$dst), (ins GR64:$src1, GR64:$src2),
 380                     "add{q}\t{$src2, $dst|$dst, $src2}",
 381                     [(set GR64:$dst, (add GR64:$src1, GR64:$src2)),
 382                      (implicit EFLAGS)]>;
 383
 384 // Register-Integer Addition
 385 def ADD64ri8  : RIi8<0x83, MRM0r, (outs GR64:$dst), (ins GR64:$src1, i64i8imm:$src2),
 386                      "add{q}\t{$src2, $dst|$dst, $src2}",
 387                      [(set GR64:$dst, (add GR64:$src1, i64immSExt8:$src2)),
 388                       (implicit EFLAGS)]>;
 389 def ADD64ri32 : RIi32<0x81, MRM0r, (outs GR64:$dst), (ins GR64:$src1, i64i32imm:$src2),
 390                       "add{q}\t{$src2, $dst|$dst, $src2}",
 391                       [(set GR64:$dst, (add GR64:$src1, i64immSExt32:$src2)),
 392                        (implicit EFLAGS)]>;
 393 } // isConvertibleToThreeAddress
 394
 395 // Register-Memory Addition
 396 def ADD64rm     : RI<0x03, MRMSrcMem, (outs GR64:$dst), (ins GR64:$src1, i64mem:$src2),
 397                      "add{q}\t{$src2, $dst|$dst, $src2}",
 398                      [(set GR64:$dst, (add GR64:$src1, (load addr:$src2))),
 399                       (implicit EFLAGS)]>;
 400 } // isTwoAddress
 401
 402 // Memory-Register Addition
 403 def ADD64mr  : RI<0x01, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src2),
 404                   "add{q}\t{$src2, $dst|$dst, $src2}",
 405                   [(store (add (load addr:$dst), GR64:$src2), addr:$dst),
 406                    (implicit EFLAGS)]>;
 407 def ADD64mi8 : RIi8<0x83, MRM0m, (outs), (ins i64mem:$dst, i64i8imm :$src2),
 408                     "add{q}\t{$src2, $dst|$dst, $src2}",
 409                 [(store (add (load addr:$dst), i64immSExt8:$src2), addr:$dst),
 410                  (implicit EFLAGS)]>;
 411 def ADD64mi32 : RIi32<0x81, MRM0m, (outs), (ins i64mem:$dst, i64i32imm :$src2),
 412                       "add{q}\t{$src2, $dst|$dst, $src2}",
 413                [(store (add (load addr:$dst), i64immSExt32:$src2), addr:$dst),
 414                 (implicit EFLAGS)]>;
 415
 416 let Uses = [EFLAGS] in {
 417 let isTwoAddress = 1 in {
 418 let isCommutable = 1 in
 419 def ADC64rr  : RI<0x11, MRMDestReg, (outs GR64:$dst), (ins GR64:$src1, GR64:$src2),
 420                   "adc{q}\t{$src2, $dst|$dst, $src2}",
 421                   [(set GR64:$dst, (adde GR64:$src1, GR64:$src2))]>;
 422
 423 def ADC64rm  : RI<0x13, MRMSrcMem , (outs GR64:$dst), (ins GR64:$src1, i64mem:$src2),
 424                   "adc{q}\t{$src2, $dst|$dst, $src2}",
 425                   [(set GR64:$dst, (adde GR64:$src1, (load addr:$src2)))]>;
 426
 427 def ADC64ri8 : RIi8<0x83, MRM2r, (outs GR64:$dst), (ins GR64:$src1, i64i8imm:$src2),
 428                     "adc{q}\t{$src2, $dst|$dst, $src2}",
 429                     [(set GR64:$dst, (adde GR64:$src1, i64immSExt8:$src2))]>;
 430 def ADC64ri32 : RIi32<0x81, MRM2r, (outs GR64:$dst), (ins GR64:$src1, i64i32imm:$src2),
 431                       "adc{q}\t{$src2, $dst|$dst, $src2}",
 432                       [(set GR64:$dst, (adde GR64:$src1, i64immSExt32:$src2))]>;
 433 } // isTwoAddress
 434
 435 def ADC64mr  : RI<0x11, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src2),
 436                   "adc{q}\t{$src2, $dst|$dst, $src2}",
 437                   [(store (adde (load addr:$dst), GR64:$src2), addr:$dst)]>;
 438 def ADC64mi8 : RIi8<0x83, MRM2m, (outs), (ins i64mem:$dst, i64i8imm :$src2),
 439                     "adc{q}\t{$src2, $dst|$dst, $src2}",
 440                  [(store (adde (load addr:$dst), i64immSExt8:$src2), addr:$dst)]>;
 441 def ADC64mi32 : RIi32<0x81, MRM2m, (outs), (ins i64mem:$dst, i64i32imm:$src2),
 442                       "adc{q}\t{$src2, $dst|$dst, $src2}",
 443                  [(store (adde (load addr:$dst), i64immSExt8:$src2), addr:$dst)]>;
 444 } // Uses = [EFLAGS]
 445
 446 let isTwoAddress = 1 in {
 447 // Register-Register Subtraction
 448 def SUB64rr  : RI<0x29, MRMDestReg, (outs GR64:$dst), (ins GR64:$src1, GR64:$src2),
 449                   "sub{q}\t{$src2, $dst|$dst, $src2}",
 450                   [(set GR64:$dst, (sub GR64:$src1, GR64:$src2)),
 451                    (implicit EFLAGS)]>;
 452
 453 // Register-Memory Subtraction
 454 def SUB64rm  : RI<0x2B, MRMSrcMem, (outs GR64:$dst), (ins GR64:$src1, i64mem:$src2),
 455                   "sub{q}\t{$src2, $dst|$dst, $src2}",
 456                   [(set GR64:$dst, (sub GR64:$src1, (load addr:$src2))),
 457                    (implicit EFLAGS)]>;
 458
 459 // Register-Integer Subtraction
 460 def SUB64ri8 : RIi8<0x83, MRM5r, (outs GR64:$dst),
 461                                  (ins GR64:$src1, i64i8imm:$src2),
 462                     "sub{q}\t{$src2, $dst|$dst, $src2}",
 463                     [(set GR64:$dst, (sub GR64:$src1, i64immSExt8:$src2)),
 464                      (implicit EFLAGS)]>;
 465 def SUB64ri32 : RIi32<0x81, MRM5r, (outs GR64:$dst),
 466                                    (ins GR64:$src1, i64i32imm:$src2),
 467                       "sub{q}\t{$src2, $dst|$dst, $src2}",
 468                       [(set GR64:$dst, (sub GR64:$src1, i64immSExt32:$src2)),
 469                        (implicit EFLAGS)]>;
 470 } // isTwoAddress
 471
 472 // Memory-Register Subtraction
 473 def SUB64mr  : RI<0x29, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src2),
 474                   "sub{q}\t{$src2, $dst|$dst, $src2}",
 475                   [(store (sub (load addr:$dst), GR64:$src2), addr:$dst),
 476                    (implicit EFLAGS)]>;
 477
 478 // Memory-Integer Subtraction
 479 def SUB64mi8 : RIi8<0x83, MRM5m, (outs), (ins i64mem:$dst, i64i8imm :$src2),
 480                     "sub{q}\t{$src2, $dst|$dst, $src2}",
 481                     [(store (sub (load addr:$dst), i64immSExt8:$src2),
 482                             addr:$dst),
 483                      (implicit EFLAGS)]>;
 484 def SUB64mi32 : RIi32<0x81, MRM5m, (outs), (ins i64mem:$dst, i64i32imm:$src2),
 485                       "sub{q}\t{$src2, $dst|$dst, $src2}",
 486                       [(store (sub (load addr:$dst), i64immSExt32:$src2),
 487                               addr:$dst),
 488                        (implicit EFLAGS)]>;
 489
 490 let Uses = [EFLAGS] in {
 491 let isTwoAddress = 1 in {
 492 def SBB64rr    : RI<0x19, MRMDestReg, (outs GR64:$dst), (ins GR64:$src1, GR64:$src2),
 493                     "sbb{q}\t{$src2, $dst|$dst, $src2}",
 494                     [(set GR64:$dst, (sube GR64:$src1, GR64:$src2))]>;
 495
 496 def SBB64rm  : RI<0x1B, MRMSrcMem, (outs GR64:$dst), (ins GR64:$src1, i64mem:$src2),
 497                   "sbb{q}\t{$src2, $dst|$dst, $src2}",
 498                   [(set GR64:$dst, (sube GR64:$src1, (load addr:$src2)))]>;
 499
 500 def SBB64ri8 : RIi8<0x83, MRM3r, (outs GR64:$dst), (ins GR64:$src1, i64i8imm:$src2),
 501                     "sbb{q}\t{$src2, $dst|$dst, $src2}",
 502                     [(set GR64:$dst, (sube GR64:$src1, i64immSExt8:$src2))]>;
 503 def SBB64ri32 : RIi32<0x81, MRM3r, (outs GR64:$dst), (ins GR64:$src1, i64i32imm:$src2),
 504                       "sbb{q}\t{$src2, $dst|$dst, $src2}",
 505                       [(set GR64:$dst, (sube GR64:$src1, i64immSExt32:$src2))]>;
 506 } // isTwoAddress
 507
 508 def SBB64mr  : RI<0x19, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src2),
 509                   "sbb{q}\t{$src2, $dst|$dst, $src2}",
 510                   [(store (sube (load addr:$dst), GR64:$src2), addr:$dst)]>;
 511 def SBB64mi8 : RIi8<0x83, MRM3m, (outs), (ins i64mem:$dst, i64i8imm :$src2),
 512                     "sbb{q}\t{$src2, $dst|$dst, $src2}",
 513                [(store (sube (load addr:$dst), i64immSExt8:$src2), addr:$dst)]>;
 514 def SBB64mi32 : RIi32<0x81, MRM3m, (outs), (ins i64mem:$dst, i64i32imm:$src2),
 515                       "sbb{q}\t{$src2, $dst|$dst, $src2}",
 516               [(store (sube (load addr:$dst), i64immSExt32:$src2), addr:$dst)]>;
 517 } // Uses = [EFLAGS]
 518 } // Defs = [EFLAGS]
 519
 520 // Unsigned multiplication
 521 let Defs = [RAX,RDX,EFLAGS], Uses = [RAX], neverHasSideEffects = 1 in {
 522 def MUL64r : RI<0xF7, MRM4r, (outs), (ins GR64:$src),
 523                 "mul{q}\t$src", []>;         // RAX,RDX = RAX*GR64
 524 let mayLoad = 1 in
 525 def MUL64m : RI<0xF7, MRM4m, (outs), (ins i64mem:$src),
 526                 "mul{q}\t$src", []>;         // RAX,RDX = RAX*[mem64]
 527
 528 // Signed multiplication
 529 def IMUL64r : RI<0xF7, MRM5r, (outs), (ins GR64:$src),
 530                  "imul{q}\t$src", []>;         // RAX,RDX = RAX*GR64
 531 let mayLoad = 1 in
 532 def IMUL64m : RI<0xF7, MRM5m, (outs), (ins i64mem:$src),
 533                  "imul{q}\t$src", []>;         // RAX,RDX = RAX*[mem64]
 534 }
 535
 536 let Defs = [EFLAGS] in {
 537 let isTwoAddress = 1 in {
 538 let isCommutable = 1 in
 539 // Register-Register Signed Integer Multiplication
 540 def IMUL64rr : RI<0xAF, MRMSrcReg, (outs GR64:$dst),
 541                                    (ins GR64:$src1, GR64:$src2),
 542                   "imul{q}\t{$src2, $dst|$dst, $src2}",
 543                   [(set GR64:$dst, (mul GR64:$src1, GR64:$src2)),
 544                    (implicit EFLAGS)]>, TB;
 545
 546 // Register-Memory Signed Integer Multiplication
 547 def IMUL64rm : RI<0xAF, MRMSrcMem, (outs GR64:$dst),
 548                                    (ins GR64:$src1, i64mem:$src2),
 549                   "imul{q}\t{$src2, $dst|$dst, $src2}",
 550                   [(set GR64:$dst, (mul GR64:$src1, (load addr:$src2))),
 551                    (implicit EFLAGS)]>, TB;
 552 } // isTwoAddress
 553
 554 // Suprisingly enough, these are not two address instructions!
 555
 556 // Register-Integer Signed Integer Multiplication
 557 def IMUL64rri8 : RIi8<0x6B, MRMSrcReg,                      // GR64 = GR64*I8
 558                       (outs GR64:$dst), (ins GR64:$src1, i64i8imm:$src2),
 559                       "imul{q}\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 560                       [(set GR64:$dst, (mul GR64:$src1, i64immSExt8:$src2)),
 561                        (implicit EFLAGS)]>;
 562 def IMUL64rri32 : RIi32<0x69, MRMSrcReg,                    // GR64 = GR64*I32
 563                         (outs GR64:$dst), (ins GR64:$src1, i64i32imm:$src2),
 564                         "imul{q}\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 565                        [(set GR64:$dst, (mul GR64:$src1, i64immSExt32:$src2)),
 566                         (implicit EFLAGS)]>;
 567
 568 // Memory-Integer Signed Integer Multiplication
 569 def IMUL64rmi8 : RIi8<0x6B, MRMSrcMem,                      // GR64 = [mem64]*I8
 570                       (outs GR64:$dst), (ins i64mem:$src1, i64i8imm: $src2),
 571                       "imul{q}\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 572                       [(set GR64:$dst, (mul (load addr:$src1),
 573                                             i64immSExt8:$src2)),
 574                        (implicit EFLAGS)]>;
 575 def IMUL64rmi32 : RIi32<0x69, MRMSrcMem,                   // GR64 = [mem64]*I32
 576                         (outs GR64:$dst), (ins i64mem:$src1, i64i32imm:$src2),
 577                         "imul{q}\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 578                         [(set GR64:$dst, (mul (load addr:$src1),
 579                                               i64immSExt32:$src2)),
 580                          (implicit EFLAGS)]>;
 581 } // Defs = [EFLAGS]
 582
 583 // Unsigned division / remainder
 584 let Defs = [RAX,RDX,EFLAGS], Uses = [RAX,RDX] in {
 585 def DIV64r : RI<0xF7, MRM6r, (outs), (ins GR64:$src),        // RDX:RAX/r64 = RAX,RDX
 586                 "div{q}\t$src", []>;
 587 // Signed division / remainder
 588 def IDIV64r: RI<0xF7, MRM7r, (outs), (ins GR64:$src),        // RDX:RAX/r64 = RAX,RDX
 589                 "idiv{q}\t$src", []>;
 590 let mayLoad = 1 in {
 591 def DIV64m : RI<0xF7, MRM6m, (outs), (ins i64mem:$src),      // RDX:RAX/[mem64] = RAX,RDX
 592                 "div{q}\t$src", []>;
 593 def IDIV64m: RI<0xF7, MRM7m, (outs), (ins i64mem:$src),      // RDX:RAX/[mem64] = RAX,RDX
 594                 "idiv{q}\t$src", []>;
 595 }
 596 }
 597
 598 // Unary instructions
 599 let Defs = [EFLAGS], CodeSize = 2 in {
 600 let isTwoAddress = 1 in
 601 def NEG64r : RI<0xF7, MRM3r, (outs GR64:$dst), (ins GR64:$src), "neg{q}\t$dst",
 602                 [(set GR64:$dst, (ineg GR64:$src)),
 603                  (implicit EFLAGS)]>;
 604 def NEG64m : RI<0xF7, MRM3m, (outs), (ins i64mem:$dst), "neg{q}\t$dst",
 605                 [(store (ineg (loadi64 addr:$dst)), addr:$dst),
 606                  (implicit EFLAGS)]>;
 607
 608 let isTwoAddress = 1, isConvertibleToThreeAddress = 1 in
 609 def INC64r : RI<0xFF, MRM0r, (outs GR64:$dst), (ins GR64:$src), "inc{q}\t$dst",
 610                 [(set GR64:$dst, (add GR64:$src, 1)),
 611                  (implicit EFLAGS)]>;
 612 def INC64m : RI<0xFF, MRM0m, (outs), (ins i64mem:$dst), "inc{q}\t$dst",
 613                 [(store (add (loadi64 addr:$dst), 1), addr:$dst),
 614                  (implicit EFLAGS)]>;
 615
 616 let isTwoAddress = 1, isConvertibleToThreeAddress = 1 in
 617 def DEC64r : RI<0xFF, MRM1r, (outs GR64:$dst), (ins GR64:$src), "dec{q}\t$dst",
 618                 [(set GR64:$dst, (add GR64:$src, -1)),
 619                  (implicit EFLAGS)]>;
 620 def DEC64m : RI<0xFF, MRM1m, (outs), (ins i64mem:$dst), "dec{q}\t$dst",
 621                 [(store (add (loadi64 addr:$dst), -1), addr:$dst),
 622                  (implicit EFLAGS)]>;
 623
 624 // In 64-bit mode, single byte INC and DEC cannot be encoded.
 625 let isTwoAddress = 1, isConvertibleToThreeAddress = 1 in {
 626 // Can transform into LEA.
 627 def INC64_16r : I<0xFF, MRM0r, (outs GR16:$dst), (ins GR16:$src), "inc{w}\t$dst",
 628                   [(set GR16:$dst, (add GR16:$src, 1)),
 629                    (implicit EFLAGS)]>,
 630                 OpSize, Requires<[In64BitMode]>;
 631 def INC64_32r : I<0xFF, MRM0r, (outs GR32:$dst), (ins GR32:$src), "inc{l}\t$dst",
 632                   [(set GR32:$dst, (add GR32:$src, 1)),
 633                    (implicit EFLAGS)]>,
 634                 Requires<[In64BitMode]>;
 635 def DEC64_16r : I<0xFF, MRM1r, (outs GR16:$dst), (ins GR16:$src), "dec{w}\t$dst",
 636                   [(set GR16:$dst, (add GR16:$src, -1)),
 637                    (implicit EFLAGS)]>,
 638                 OpSize, Requires<[In64BitMode]>;
 639 def DEC64_32r : I<0xFF, MRM1r, (outs GR32:$dst), (ins GR32:$src), "dec{l}\t$dst",
 640                   [(set GR32:$dst, (add GR32:$src, -1)),
 641                    (implicit EFLAGS)]>,
 642                 Requires<[In64BitMode]>;
 643 } // isConvertibleToThreeAddress
 644
 645 // These are duplicates of their 32-bit counterparts. Only needed so X86 knows
 646 // how to unfold them.
 647 let isTwoAddress = 0, CodeSize = 2 in {
 648   def INC64_16m : I<0xFF, MRM0m, (outs), (ins i16mem:$dst), "inc{w}\t$dst",
 649                     [(store (add (loadi16 addr:$dst), 1), addr:$dst),
 650                      (implicit EFLAGS)]>,
 651                   OpSize, Requires<[In64BitMode]>;
 652   def INC64_32m : I<0xFF, MRM0m, (outs), (ins i32mem:$dst), "inc{l}\t$dst",
 653                     [(store (add (loadi32 addr:$dst), 1), addr:$dst),
 654                      (implicit EFLAGS)]>,
 655                   Requires<[In64BitMode]>;
 656   def DEC64_16m : I<0xFF, MRM1m, (outs), (ins i16mem:$dst), "dec{w}\t$dst",
 657                     [(store (add (loadi16 addr:$dst), -1), addr:$dst),
 658                      (implicit EFLAGS)]>,
 659                   OpSize, Requires<[In64BitMode]>;
 660   def DEC64_32m : I<0xFF, MRM1m, (outs), (ins i32mem:$dst), "dec{l}\t$dst",
 661                     [(store (add (loadi32 addr:$dst), -1), addr:$dst),
 662                      (implicit EFLAGS)]>,
 663                   Requires<[In64BitMode]>;
 664 }
 665 } // Defs = [EFLAGS], CodeSize
 666
 667
 668 let Defs = [EFLAGS] in {
 669 // Shift instructions
 670 let isTwoAddress = 1 in {
 671 let Uses = [CL] in
 672 def SHL64rCL : RI<0xD3, MRM4r, (outs GR64:$dst), (ins GR64:$src),
 673                   "shl{q}\t{%cl, $dst|$dst, %CL}",
 674                   [(set GR64:$dst, (shl GR64:$src, CL))]>;
 675 let isConvertibleToThreeAddress = 1 in   // Can transform into LEA.
 676 def SHL64ri  : RIi8<0xC1, MRM4r, (outs GR64:$dst), (ins GR64:$src1, i8imm:$src2),
 677                     "shl{q}\t{$src2, $dst|$dst, $src2}",
 678                     [(set GR64:$dst, (shl GR64:$src1, (i8 imm:$src2)))]>;
 679 // NOTE: We don't use shifts of a register by one, because 'add reg,reg' is
 680 // cheaper.
 681 } // isTwoAddress
 682
 683 let Uses = [CL] in
 684 def SHL64mCL : RI<0xD3, MRM4m, (outs), (ins i64mem:$dst),
 685                   "shl{q}\t{%cl, $dst|$dst, %CL}",
 686                   [(store (shl (loadi64 addr:$dst), CL), addr:$dst)]>;
 687 def SHL64mi : RIi8<0xC1, MRM4m, (outs), (ins i64mem:$dst, i8imm:$src),
 688                   "shl{q}\t{$src, $dst|$dst, $src}",
 689                  [(store (shl (loadi64 addr:$dst), (i8 imm:$src)), addr:$dst)]>;
 690 def SHL64m1 : RI<0xD1, MRM4m, (outs), (ins i64mem:$dst),
 691                   "shl{q}\t$dst",
 692                  [(store (shl (loadi64 addr:$dst), (i8 1)), addr:$dst)]>;
 693
 694 let isTwoAddress = 1 in {
 695 let Uses = [CL] in
 696 def SHR64rCL : RI<0xD3, MRM5r, (outs GR64:$dst), (ins GR64:$src),
 697                   "shr{q}\t{%cl, $dst|$dst, %CL}",
 698                   [(set GR64:$dst, (srl GR64:$src, CL))]>;
 699 def SHR64ri : RIi8<0xC1, MRM5r, (outs GR64:$dst), (ins GR64:$src1, i8imm:$src2),
 700                   "shr{q}\t{$src2, $dst|$dst, $src2}",
 701                   [(set GR64:$dst, (srl GR64:$src1, (i8 imm:$src2)))]>;
 702 def SHR64r1  : RI<0xD1, MRM5r, (outs GR64:$dst), (ins GR64:$src1),
 703                  "shr{q}\t$dst",
 704                  [(set GR64:$dst, (srl GR64:$src1, (i8 1)))]>;
 705 } // isTwoAddress
 706
 707 let Uses = [CL] in
 708 def SHR64mCL : RI<0xD3, MRM5m, (outs), (ins i64mem:$dst),
 709                   "shr{q}\t{%cl, $dst|$dst, %CL}",
 710                   [(store (srl (loadi64 addr:$dst), CL), addr:$dst)]>;
 711 def SHR64mi : RIi8<0xC1, MRM5m, (outs), (ins i64mem:$dst, i8imm:$src),
 712                   "shr{q}\t{$src, $dst|$dst, $src}",
 713                  [(store (srl (loadi64 addr:$dst), (i8 imm:$src)), addr:$dst)]>;
 714 def SHR64m1 : RI<0xD1, MRM5m, (outs), (ins i64mem:$dst),
 715                   "shr{q}\t$dst",
 716                  [(store (srl (loadi64 addr:$dst), (i8 1)), addr:$dst)]>;
 717
 718 let isTwoAddress = 1 in {
 719 let Uses = [CL] in
 720 def SAR64rCL : RI<0xD3, MRM7r, (outs GR64:$dst), (ins GR64:$src),
 721                  "sar{q}\t{%cl, $dst|$dst, %CL}",
 722                  [(set GR64:$dst, (sra GR64:$src, CL))]>;
 723 def SAR64ri  : RIi8<0xC1, MRM7r, (outs GR64:$dst), (ins GR64:$src1, i8imm:$src2),
 724                    "sar{q}\t{$src2, $dst|$dst, $src2}",
 725                    [(set GR64:$dst, (sra GR64:$src1, (i8 imm:$src2)))]>;
 726 def SAR64r1  : RI<0xD1, MRM7r, (outs GR64:$dst), (ins GR64:$src1),
 727                  "sar{q}\t$dst",
 728                  [(set GR64:$dst, (sra GR64:$src1, (i8 1)))]>;
 729 } // isTwoAddress
 730
 731 let Uses = [CL] in
 732 def SAR64mCL : RI<0xD3, MRM7m, (outs), (ins i64mem:$dst),
 733                  "sar{q}\t{%cl, $dst|$dst, %CL}",
 734                  [(store (sra (loadi64 addr:$dst), CL), addr:$dst)]>;
 735 def SAR64mi  : RIi8<0xC1, MRM7m, (outs), (ins i64mem:$dst, i8imm:$src),
 736                     "sar{q}\t{$src, $dst|$dst, $src}",
 737                  [(store (sra (loadi64 addr:$dst), (i8 imm:$src)), addr:$dst)]>;
 738 def SAR64m1 : RI<0xD1, MRM7m, (outs), (ins i64mem:$dst),
 739                   "sar{q}\t$dst",
 740                  [(store (sra (loadi64 addr:$dst), (i8 1)), addr:$dst)]>;
 741
 742 // Rotate instructions
 743 let isTwoAddress = 1 in {
 744 let Uses = [CL] in
 745 def ROL64rCL : RI<0xD3, MRM0r, (outs GR64:$dst), (ins GR64:$src),
 746                   "rol{q}\t{%cl, $dst|$dst, %CL}",
 747                   [(set GR64:$dst, (rotl GR64:$src, CL))]>;
 748 def ROL64ri  : RIi8<0xC1, MRM0r, (outs GR64:$dst), (ins GR64:$src1, i8imm:$src2),
 749                     "rol{q}\t{$src2, $dst|$dst, $src2}",
 750                     [(set GR64:$dst, (rotl GR64:$src1, (i8 imm:$src2)))]>;
 751 def ROL64r1  : RI<0xD1, MRM0r, (outs GR64:$dst), (ins GR64:$src1),
 752                   "rol{q}\t$dst",
 753                   [(set GR64:$dst, (rotl GR64:$src1, (i8 1)))]>;
 754 } // isTwoAddress
 755
 756 let Uses = [CL] in
 757 def ROL64mCL :  I<0xD3, MRM0m, (outs), (ins i64mem:$dst),
 758                   "rol{q}\t{%cl, $dst|$dst, %CL}",
 759                   [(store (rotl (loadi64 addr:$dst), CL), addr:$dst)]>;
 760 def ROL64mi  : RIi8<0xC1, MRM0m, (outs), (ins i64mem:$dst, i8imm:$src),
 761                     "rol{q}\t{$src, $dst|$dst, $src}",
 762                 [(store (rotl (loadi64 addr:$dst), (i8 imm:$src)), addr:$dst)]>;
 763 def ROL64m1  : RI<0xD1, MRM0m, (outs), (ins i64mem:$dst),
 764                  "rol{q}\t$dst",
 765                [(store (rotl (loadi64 addr:$dst), (i8 1)), addr:$dst)]>;
 766
 767 let isTwoAddress = 1 in {
 768 let Uses = [CL] in
 769 def ROR64rCL : RI<0xD3, MRM1r, (outs GR64:$dst), (ins GR64:$src),
 770                   "ror{q}\t{%cl, $dst|$dst, %CL}",
 771                   [(set GR64:$dst, (rotr GR64:$src, CL))]>;
 772 def ROR64ri  : RIi8<0xC1, MRM1r, (outs GR64:$dst), (ins GR64:$src1, i8imm:$src2),
 773                     "ror{q}\t{$src2, $dst|$dst, $src2}",
 774                     [(set GR64:$dst, (rotr GR64:$src1, (i8 imm:$src2)))]>;
 775 def ROR64r1  : RI<0xD1, MRM1r, (outs GR64:$dst), (ins GR64:$src1),
 776                   "ror{q}\t$dst",
 777                   [(set GR64:$dst, (rotr GR64:$src1, (i8 1)))]>;
 778 } // isTwoAddress
 779
 780 let Uses = [CL] in
 781 def ROR64mCL : RI<0xD3, MRM1m, (outs), (ins i64mem:$dst),
 782                   "ror{q}\t{%cl, $dst|$dst, %CL}",
 783                   [(store (rotr (loadi64 addr:$dst), CL), addr:$dst)]>;
 784 def ROR64mi  : RIi8<0xC1, MRM1m, (outs), (ins i64mem:$dst, i8imm:$src),
 785                     "ror{q}\t{$src, $dst|$dst, $src}",
 786                 [(store (rotr (loadi64 addr:$dst), (i8 imm:$src)), addr:$dst)]>;
 787 def ROR64m1  : RI<0xD1, MRM1m, (outs), (ins i64mem:$dst),
 788                  "ror{q}\t$dst",
 789                [(store (rotr (loadi64 addr:$dst), (i8 1)), addr:$dst)]>;
 790
 791 // Double shift instructions (generalizations of rotate)
 792 let isTwoAddress = 1 in {
 793 let Uses = [CL] in {
 794 def SHLD64rrCL : RI<0xA5, MRMDestReg, (outs GR64:$dst), (ins GR64:$src1, GR64:$src2),
 795                     "shld{q}\t{%cl, $src2, $dst|$dst, $src2, %CL}",
 796                     [(set GR64:$dst, (X86shld GR64:$src1, GR64:$src2, CL))]>, TB;
 797 def SHRD64rrCL : RI<0xAD, MRMDestReg, (outs GR64:$dst), (ins GR64:$src1, GR64:$src2),
 798                     "shrd{q}\t{%cl, $src2, $dst|$dst, $src2, %CL}",
 799                     [(set GR64:$dst, (X86shrd GR64:$src1, GR64:$src2, CL))]>, TB;
 800 }
 801
 802 let isCommutable = 1 in {  // FIXME: Update X86InstrInfo::commuteInstruction
 803 def SHLD64rri8 : RIi8<0xA4, MRMDestReg,
 804                       (outs GR64:$dst), (ins GR64:$src1, GR64:$src2, i8imm:$src3),
 805                       "shld{q}\t{$src3, $src2, $dst|$dst, $src2, $src3}",
 806                       [(set GR64:$dst, (X86shld GR64:$src1, GR64:$src2,
 807                                        (i8 imm:$src3)))]>,
 808                  TB;
 809 def SHRD64rri8 : RIi8<0xAC, MRMDestReg,
 810                       (outs GR64:$dst), (ins GR64:$src1, GR64:$src2, i8imm:$src3),
 811                       "shrd{q}\t{$src3, $src2, $dst|$dst, $src2, $src3}",
 812                       [(set GR64:$dst, (X86shrd GR64:$src1, GR64:$src2,
 813                                        (i8 imm:$src3)))]>,
 814                  TB;
 815 } // isCommutable
 816 } // isTwoAddress
 817
 818 let Uses = [CL] in {
 819 def SHLD64mrCL : RI<0xA5, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src2),
 820                     "shld{q}\t{%cl, $src2, $dst|$dst, $src2, %CL}",
 821                     [(store (X86shld (loadi64 addr:$dst), GR64:$src2, CL),
 822                       addr:$dst)]>, TB;
 823 def SHRD64mrCL : RI<0xAD, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src2),
 824                     "shrd{q}\t{%cl, $src2, $dst|$dst, $src2, %CL}",
 825                     [(store (X86shrd (loadi64 addr:$dst), GR64:$src2, CL),
 826                       addr:$dst)]>, TB;
 827 }
 828 def SHLD64mri8 : RIi8<0xA4, MRMDestMem,
 829                       (outs), (ins i64mem:$dst, GR64:$src2, i8imm:$src3),
 830                       "shld{q}\t{$src3, $src2, $dst|$dst, $src2, $src3}",
 831                       [(store (X86shld (loadi64 addr:$dst), GR64:$src2,
 832                                        (i8 imm:$src3)), addr:$dst)]>,
 833                  TB;
 834 def SHRD64mri8 : RIi8<0xAC, MRMDestMem,
 835                       (outs), (ins i64mem:$dst, GR64:$src2, i8imm:$src3),
 836                       "shrd{q}\t{$src3, $src2, $dst|$dst, $src2, $src3}",
 837                       [(store (X86shrd (loadi64 addr:$dst), GR64:$src2,
 838                                        (i8 imm:$src3)), addr:$dst)]>,
 839                  TB;
 840 } // Defs = [EFLAGS]
 841
 842 //===----------------------------------------------------------------------===//
 843 //  Logical Instructions...
 844 //
 845
 846 let isTwoAddress = 1 , AddedComplexity = 15 in
 847 def NOT64r : RI<0xF7, MRM2r, (outs GR64:$dst), (ins GR64:$src), "not{q}\t$dst",
 848                 [(set GR64:$dst, (not GR64:$src))]>;
 849 def NOT64m : RI<0xF7, MRM2m, (outs), (ins i64mem:$dst), "not{q}\t$dst",
 850                 [(store (not (loadi64 addr:$dst)), addr:$dst)]>;
 851
 852 let Defs = [EFLAGS] in {
 853 let isTwoAddress = 1 in {
 854 let isCommutable = 1 in
 855 def AND64rr  : RI<0x21, MRMDestReg,
 856                   (outs GR64:$dst), (ins GR64:$src1, GR64:$src2),
 857                   "and{q}\t{$src2, $dst|$dst, $src2}",
 858                   [(set GR64:$dst, (and GR64:$src1, GR64:$src2)),
 859                    (implicit EFLAGS)]>;
 860 def AND64rm  : RI<0x23, MRMSrcMem,
 861                   (outs GR64:$dst), (ins GR64:$src1, i64mem:$src2),
 862                   "and{q}\t{$src2, $dst|$dst, $src2}",
 863                   [(set GR64:$dst, (and GR64:$src1, (load addr:$src2))),
 864                    (implicit EFLAGS)]>;
 865 def AND64ri8 : RIi8<0x83, MRM4r,
 866                     (outs GR64:$dst), (ins GR64:$src1, i64i8imm:$src2),
 867                     "and{q}\t{$src2, $dst|$dst, $src2}",
 868                     [(set GR64:$dst, (and GR64:$src1, i64immSExt8:$src2)),
 869                      (implicit EFLAGS)]>;
 870 def AND64ri32  : RIi32<0x81, MRM4r,
 871                        (outs GR64:$dst), (ins GR64:$src1, i64i32imm:$src2),
 872                        "and{q}\t{$src2, $dst|$dst, $src2}",
 873                        [(set GR64:$dst, (and GR64:$src1, i64immSExt32:$src2)),
 874                         (implicit EFLAGS)]>;
 875 } // isTwoAddress
 876
 877 def AND64mr  : RI<0x21, MRMDestMem,
 878                   (outs), (ins i64mem:$dst, GR64:$src),
 879                   "and{q}\t{$src, $dst|$dst, $src}",
 880                   [(store (and (load addr:$dst), GR64:$src), addr:$dst),
 881                    (implicit EFLAGS)]>;
 882 def AND64mi8 : RIi8<0x83, MRM4m,
 883                     (outs), (ins i64mem:$dst, i64i8imm :$src),
 884                     "and{q}\t{$src, $dst|$dst, $src}",
 885                  [(store (and (load addr:$dst), i64immSExt8:$src), addr:$dst),
 886                   (implicit EFLAGS)]>;
 887 def AND64mi32  : RIi32<0x81, MRM4m,
 888                        (outs), (ins i64mem:$dst, i64i32imm:$src),
 889                        "and{q}\t{$src, $dst|$dst, $src}",
 890              [(store (and (loadi64 addr:$dst), i64immSExt32:$src), addr:$dst),
 891               (implicit EFLAGS)]>;
 892
 893 let isTwoAddress = 1 in {
 894 let isCommutable = 1 in
 895 def OR64rr   : RI<0x09, MRMDestReg, (outs GR64:$dst), (ins GR64:$src1, GR64:$src2),
 896                   "or{q}\t{$src2, $dst|$dst, $src2}",
 897                   [(set GR64:$dst, (or GR64:$src1, GR64:$src2)),
 898                    (implicit EFLAGS)]>;
 899 def OR64rm   : RI<0x0B, MRMSrcMem , (outs GR64:$dst), (ins GR64:$src1, i64mem:$src2),
 900                   "or{q}\t{$src2, $dst|$dst, $src2}",
 901                   [(set GR64:$dst, (or GR64:$src1, (load addr:$src2))),
 902                    (implicit EFLAGS)]>;
 903 def OR64ri8  : RIi8<0x83, MRM1r, (outs GR64:$dst), (ins GR64:$src1, i64i8imm:$src2),
 904                     "or{q}\t{$src2, $dst|$dst, $src2}",
 905                     [(set GR64:$dst, (or GR64:$src1, i64immSExt8:$src2)),
 906                      (implicit EFLAGS)]>;
 907 def OR64ri32 : RIi32<0x81, MRM1r, (outs GR64:$dst), (ins GR64:$src1, i64i32imm:$src2),
 908                      "or{q}\t{$src2, $dst|$dst, $src2}",
 909                      [(set GR64:$dst, (or GR64:$src1, i64immSExt32:$src2)),
 910                       (implicit EFLAGS)]>;
 911 } // isTwoAddress
 912
 913 def OR64mr : RI<0x09, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src),
 914                 "or{q}\t{$src, $dst|$dst, $src}",
 915                 [(store (or (load addr:$dst), GR64:$src), addr:$dst),
 916                  (implicit EFLAGS)]>;
 917 def OR64mi8  : RIi8<0x83, MRM1m, (outs), (ins i64mem:$dst, i64i8imm:$src),
 918                     "or{q}\t{$src, $dst|$dst, $src}",
 919                   [(store (or (load addr:$dst), i64immSExt8:$src), addr:$dst),
 920                    (implicit EFLAGS)]>;
 921 def OR64mi32 : RIi32<0x81, MRM1m, (outs), (ins i64mem:$dst, i64i32imm:$src),
 922                      "or{q}\t{$src, $dst|$dst, $src}",
 923               [(store (or (loadi64 addr:$dst), i64immSExt32:$src), addr:$dst),
 924                (implicit EFLAGS)]>;
 925
 926 let isTwoAddress = 1 in {
 927 let isCommutable = 1 in
 928 def XOR64rr  : RI<0x31, MRMDestReg,  (outs GR64:$dst), (ins GR64:$src1, GR64:$src2),
 929                   "xor{q}\t{$src2, $dst|$dst, $src2}",
 930                   [(set GR64:$dst, (xor GR64:$src1, GR64:$src2)),
 931                    (implicit EFLAGS)]>;
 932 def XOR64rm  : RI<0x33, MRMSrcMem, (outs GR64:$dst), (ins GR64:$src1, i64mem:$src2),
 933                   "xor{q}\t{$src2, $dst|$dst, $src2}",
 934                   [(set GR64:$dst, (xor GR64:$src1, (load addr:$src2))),
 935                    (implicit EFLAGS)]>;
 936 def XOR64ri8 : RIi8<0x83, MRM6r,  (outs GR64:$dst), (ins GR64:$src1, i64i8imm:$src2),
 937                     "xor{q}\t{$src2, $dst|$dst, $src2}",
 938                     [(set GR64:$dst, (xor GR64:$src1, i64immSExt8:$src2)),
 939                      (implicit EFLAGS)]>;
 940 def XOR64ri32 : RIi32<0x81, MRM6r,
 941                       (outs GR64:$dst), (ins GR64:$src1, i64i32imm:$src2),
 942                       "xor{q}\t{$src2, $dst|$dst, $src2}",
 943                       [(set GR64:$dst, (xor GR64:$src1, i64immSExt32:$src2)),
 944                        (implicit EFLAGS)]>;
 945 } // isTwoAddress
 946
 947 def XOR64mr  : RI<0x31, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src),
 948                   "xor{q}\t{$src, $dst|$dst, $src}",
 949                   [(store (xor (load addr:$dst), GR64:$src), addr:$dst),
 950                    (implicit EFLAGS)]>;
 951 def XOR64mi8 : RIi8<0x83, MRM6m, (outs), (ins i64mem:$dst, i64i8imm :$src),
 952                     "xor{q}\t{$src, $dst|$dst, $src}",
 953                  [(store (xor (load addr:$dst), i64immSExt8:$src), addr:$dst),
 954                   (implicit EFLAGS)]>;
 955 def XOR64mi32 : RIi32<0x81, MRM6m, (outs), (ins i64mem:$dst, i64i32imm:$src),
 956                       "xor{q}\t{$src, $dst|$dst, $src}",
 957              [(store (xor (loadi64 addr:$dst), i64immSExt32:$src), addr:$dst),
 958               (implicit EFLAGS)]>;
 959 } // Defs = [EFLAGS]
 960
 961 //===----------------------------------------------------------------------===//
 962 //  Comparison Instructions...
 963 //
 964
 965 // Integer comparison
 966 let Defs = [EFLAGS] in {
 967 let isCommutable = 1 in
 968 def TEST64rr : RI<0x85, MRMDestReg, (outs), (ins GR64:$src1, GR64:$src2),
 969                   "test{q}\t{$src2, $src1|$src1, $src2}",
 970                   [(X86cmp (and GR64:$src1, GR64:$src2), 0),
 971                    (implicit EFLAGS)]>;
 972 def TEST64rm : RI<0x85, MRMSrcMem, (outs), (ins GR64:$src1, i64mem:$src2),
 973                   "test{q}\t{$src2, $src1|$src1, $src2}",
 974                   [(X86cmp (and GR64:$src1, (loadi64 addr:$src2)), 0),
 975                    (implicit EFLAGS)]>;
 976 def TEST64ri32 : RIi32<0xF7, MRM0r, (outs),
 977                                         (ins GR64:$src1, i64i32imm:$src2),
 978                        "test{q}\t{$src2, $src1|$src1, $src2}",
 979                      [(X86cmp (and GR64:$src1, i64immSExt32:$src2), 0),
 980                       (implicit EFLAGS)]>;
 981 def TEST64mi32 : RIi32<0xF7, MRM0m, (outs),
 982                                         (ins i64mem:$src1, i64i32imm:$src2),
 983                        "test{q}\t{$src2, $src1|$src1, $src2}",
 984                 [(X86cmp (and (loadi64 addr:$src1), i64immSExt32:$src2), 0),
 985                  (implicit EFLAGS)]>;
 986
 987 def CMP64rr : RI<0x39, MRMDestReg, (outs), (ins GR64:$src1, GR64:$src2),
 988                  "cmp{q}\t{$src2, $src1|$src1, $src2}",
 989                  [(X86cmp GR64:$src1, GR64:$src2),
 990                   (implicit EFLAGS)]>;
 991 def CMP64mr : RI<0x39, MRMDestMem, (outs), (ins i64mem:$src1, GR64:$src2),
 992                  "cmp{q}\t{$src2, $src1|$src1, $src2}",
 993                  [(X86cmp (loadi64 addr:$src1), GR64:$src2),
 994                    (implicit EFLAGS)]>;
 995 def CMP64rm : RI<0x3B, MRMSrcMem, (outs), (ins GR64:$src1, i64mem:$src2),
 996                  "cmp{q}\t{$src2, $src1|$src1, $src2}",
 997                  [(X86cmp GR64:$src1, (loadi64 addr:$src2)),
 998                   (implicit EFLAGS)]>;
 999 def CMP64ri8 : RIi8<0x83, MRM7r, (outs), (ins GR64:$src1, i64i8imm:$src2),
1000                     "cmp{q}\t{$src2, $src1|$src1, $src2}",
1001                     [(X86cmp GR64:$src1, i64immSExt8:$src2),
1002                      (implicit EFLAGS)]>;
1003 def CMP64ri32 : RIi32<0x81, MRM7r, (outs), (ins GR64:$src1, i64i32imm:$src2),
1004                       "cmp{q}\t{$src2, $src1|$src1, $src2}",
1005                       [(X86cmp GR64:$src1, i64immSExt32:$src2),
1006                        (implicit EFLAGS)]>;
1007 def CMP64mi8 : RIi8<0x83, MRM7m, (outs), (ins i64mem:$src1, i64i8imm:$src2),
1008                     "cmp{q}\t{$src2, $src1|$src1, $src2}",
1009                     [(X86cmp (loadi64 addr:$src1), i64immSExt8:$src2),
1010                      (implicit EFLAGS)]>;
1011 def CMP64mi32 : RIi32<0x81, MRM7m, (outs),
1012                                        (ins i64mem:$src1, i64i32imm:$src2),
1013                       "cmp{q}\t{$src2, $src1|$src1, $src2}",
1014                       [(X86cmp (loadi64 addr:$src1), i64immSExt32:$src2),
1015                        (implicit EFLAGS)]>;
1016 } // Defs = [EFLAGS]
1017
1018 // Bit tests.
1019 // TODO: BTC, BTR, and BTS
1020 let Defs = [EFLAGS] in {
1021 def BT64rr : RI<0xA3, MRMDestReg, (outs), (ins GR64:$src1, GR64:$src2),
1022                "bt{q}\t{$src2, $src1|$src1, $src2}",
1023                [(X86bt GR64:$src1, GR64:$src2),
1024                 (implicit EFLAGS)]>, TB;
1025
1026 // Unlike with the register+register form, the memory+register form of the
1027 // bt instruction does not ignore the high bits of the index. From ISel's
1028 // perspective, this is pretty bizarre. Disable these instructions for now.
1029 //def BT64mr : RI<0xA3, MRMDestMem, (outs), (ins i64mem:$src1, GR64:$src2),
1030 //               "bt{q}\t{$src2, $src1|$src1, $src2}",
1031 //               [(X86bt (loadi64 addr:$src1), GR64:$src2),
1032 //                (implicit EFLAGS)]>, TB;
1033
1034 def BT64ri8 : Ii8<0xBA, MRM4r, (outs), (ins GR64:$src1, i64i8imm:$src2),
1035                 "bt{q}\t{$src2, $src1|$src1, $src2}",
1036                 [(X86bt GR64:$src1, i64immSExt8:$src2),
1037                  (implicit EFLAGS)]>, TB;
1038 // Note that these instructions don't need FastBTMem because that
1039 // only applies when the other operand is in a register. When it's
1040 // an immediate, bt is still fast.
1041 def BT64mi8 : Ii8<0xBA, MRM4m, (outs), (ins i64mem:$src1, i64i8imm:$src2),
1042                 "bt{q}\t{$src2, $src1|$src1, $src2}",
1043                 [(X86bt (loadi64 addr:$src1), i64immSExt8:$src2),
1044                  (implicit EFLAGS)]>, TB;
1045 } // Defs = [EFLAGS]
1046
1047 // Conditional moves
1048 let Uses = [EFLAGS], isTwoAddress = 1 in {
1049 let isCommutable = 1 in {
1050 def CMOVB64rr : RI<0x42, MRMSrcReg,       // if <u, GR64 = GR64
1051                    (outs GR64:$dst), (ins GR64:$src1, GR64:$src2),
1052                    "cmovb\t{$src2, $dst|$dst, $src2}",
1053                    [(set GR64:$dst, (X86cmov GR64:$src1, GR64:$src2,
1054                                      X86_COND_B, EFLAGS))]>, TB;
1055 def CMOVAE64rr: RI<0x43, MRMSrcReg,       // if >=u, GR64 = GR64
1056                    (outs GR64:$dst), (ins GR64:$src1, GR64:$src2),
1057                    "cmovae\t{$src2, $dst|$dst, $src2}",
1058                    [(set GR64:$dst, (X86cmov GR64:$src1, GR64:$src2,
1059                                      X86_COND_AE, EFLAGS))]>, TB;
1060 def CMOVE64rr : RI<0x44, MRMSrcReg,       // if ==, GR64 = GR64
1061                    (outs GR64:$dst), (ins GR64:$src1, GR64:$src2),
1062                    "cmove\t{$src2, $dst|$dst, $src2}",
1063                    [(set GR64:$dst, (X86cmov GR64:$src1, GR64:$src2,
1064                                      X86_COND_E, EFLAGS))]>, TB;
1065 def CMOVNE64rr: RI<0x45, MRMSrcReg,       // if !=, GR64 = GR64
1066                    (outs GR64:$dst), (ins GR64:$src1, GR64:$src2),
1067                    "cmovne\t{$src2, $dst|$dst, $src2}",
1068                    [(set GR64:$dst, (X86cmov GR64:$src1, GR64:$src2,
1069                                     X86_COND_NE, EFLAGS))]>, TB;
1070 def CMOVBE64rr: RI<0x46, MRMSrcReg,       // if <=u, GR64 = GR64
1071                    (outs GR64:$dst), (ins GR64:$src1, GR64:$src2),
1072                    "cmovbe\t{$src2, $dst|$dst, $src2}",
1073                    [(set GR64:$dst, (X86cmov GR64:$src1, GR64:$src2,
1074                                     X86_COND_BE, EFLAGS))]>, TB;
1075 def CMOVA64rr : RI<0x47, MRMSrcReg,       // if >u, GR64 = GR64
1076                    (outs GR64:$dst), (ins GR64:$src1, GR64:$src2),
1077                    "cmova\t{$src2, $dst|$dst, $src2}",
1078                    [(set GR64:$dst, (X86cmov GR64:$src1, GR64:$src2,
1079                                     X86_COND_A, EFLAGS))]>, TB;
1080 def CMOVL64rr : RI<0x4C, MRMSrcReg,       // if <s, GR64 = GR64
1081                    (outs GR64:$dst), (ins GR64:$src1, GR64:$src2),
1082                    "cmovl\t{$src2, $dst|$dst, $src2}",
1083                    [(set GR64:$dst, (X86cmov GR64:$src1, GR64:$src2,
1084                                     X86_COND_L, EFLAGS))]>, TB;
1085 def CMOVGE64rr: RI<0x4D, MRMSrcReg,       // if >=s, GR64 = GR64
1086                    (outs GR64:$dst), (ins GR64:$src1, GR64:$src2),
1087                    "cmovge\t{$src2, $dst|$dst, $src2}",
1088                    [(set GR64:$dst, (X86cmov GR64:$src1, GR64:$src2,
1089                                     X86_COND_GE, EFLAGS))]>, TB;
1090 def CMOVLE64rr: RI<0x4E, MRMSrcReg,       // if <=s, GR64 = GR64
1091                    (outs GR64:$dst), (ins GR64:$src1, GR64:$src2),
1092                    "cmovle\t{$src2, $dst|$dst, $src2}",
1093                    [(set GR64:$dst, (X86cmov GR64:$src1, GR64:$src2,
1094                                     X86_COND_LE, EFLAGS))]>, TB;
1095 def CMOVG64rr : RI<0x4F, MRMSrcReg,       // if >s, GR64 = GR64
1096                    (outs GR64:$dst), (ins GR64:$src1, GR64:$src2),
1097                    "cmovg\t{$src2, $dst|$dst, $src2}",
1098                    [(set GR64:$dst, (X86cmov GR64:$src1, GR64:$src2,
1099                                     X86_COND_G, EFLAGS))]>, TB;
1100 def CMOVS64rr : RI<0x48, MRMSrcReg,       // if signed, GR64 = GR64
1101                    (outs GR64:$dst), (ins GR64:$src1, GR64:$src2),
1102                    "cmovs\t{$src2, $dst|$dst, $src2}",
1103                    [(set GR64:$dst, (X86cmov GR64:$src1, GR64:$src2,
1104                                     X86_COND_S, EFLAGS))]>, TB;
1105 def CMOVNS64rr: RI<0x49, MRMSrcReg,       // if !signed, GR64 = GR64
1106                    (outs GR64:$dst), (ins GR64:$src1, GR64:$src2),
1107                    "cmovns\t{$src2, $dst|$dst, $src2}",
1108                    [(set GR64:$dst, (X86cmov GR64:$src1, GR64:$src2,
1109                                     X86_COND_NS, EFLAGS))]>, TB;
1110 def CMOVP64rr : RI<0x4A, MRMSrcReg,       // if parity, GR64 = GR64
1111                    (outs GR64:$dst), (ins GR64:$src1, GR64:$src2),
1112                    "cmovp\t{$src2, $dst|$dst, $src2}",
1113                    [(set GR64:$dst, (X86cmov GR64:$src1, GR64:$src2,
1114                                     X86_COND_P, EFLAGS))]>, TB;
1115 def CMOVNP64rr : RI<0x4B, MRMSrcReg,       // if !parity, GR64 = GR64
1116                    (outs GR64:$dst), (ins GR64:$src1, GR64:$src2),
1117                    "cmovnp\t{$src2, $dst|$dst, $src2}",
1118                     [(set GR64:$dst, (X86cmov GR64:$src1, GR64:$src2,
1119                                      X86_COND_NP, EFLAGS))]>, TB;
1120 def CMOVO64rr : RI<0x40, MRMSrcReg,       // if overflow, GR64 = GR64
1121                    (outs GR64:$dst), (ins GR64:$src1, GR64:$src2),
1122                    "cmovo\t{$src2, $dst|$dst, $src2}",
1123                    [(set GR64:$dst, (X86cmov GR64:$src1, GR64:$src2,
1124                                     X86_COND_O, EFLAGS))]>, TB;
1125 def CMOVNO64rr : RI<0x41, MRMSrcReg,       // if !overflow, GR64 = GR64
1126                    (outs GR64:$dst), (ins GR64:$src1, GR64:$src2),
1127                    "cmovno\t{$src2, $dst|$dst, $src2}",
1128                     [(set GR64:$dst, (X86cmov GR64:$src1, GR64:$src2,
1129                                      X86_COND_NO, EFLAGS))]>, TB;
1130 } // isCommutable = 1
1131
1132 def CMOVB64rm : RI<0x42, MRMSrcMem,       // if <u, GR64 = [mem64]
1133                    (outs GR64:$dst), (ins GR64:$src1, i64mem:$src2),
1134                    "cmovb\t{$src2, $dst|$dst, $src2}",
1135                    [(set GR64:$dst, (X86cmov GR64:$src1, (loadi64 addr:$src2),
1136                                      X86_COND_B, EFLAGS))]>, TB;
1137 def CMOVAE64rm: RI<0x43, MRMSrcMem,       // if >=u, GR64 = [mem64]
1138                    (outs GR64:$dst), (ins GR64:$src1, i64mem:$src2),
1139                    "cmovae\t{$src2, $dst|$dst, $src2}",
1140                    [(set GR64:$dst, (X86cmov GR64:$src1, (loadi64 addr:$src2),
1141                                      X86_COND_AE, EFLAGS))]>, TB;
1142 def CMOVE64rm : RI<0x44, MRMSrcMem,       // if ==, GR64 = [mem64]
1143                    (outs GR64:$dst), (ins GR64:$src1, i64mem:$src2),
1144                    "cmove\t{$src2, $dst|$dst, $src2}",
1145                    [(set GR64:$dst, (X86cmov GR64:$src1, (loadi64 addr:$src2),
1146                                      X86_COND_E, EFLAGS))]>, TB;
1147 def CMOVNE64rm: RI<0x45, MRMSrcMem,       // if !=, GR64 = [mem64]
1148                    (outs GR64:$dst), (ins GR64:$src1, i64mem:$src2),
1149                    "cmovne\t{$src2, $dst|$dst, $src2}",
1150                    [(set GR64:$dst, (X86cmov GR64:$src1, (loadi64 addr:$src2),
1151                                     X86_COND_NE, EFLAGS))]>, TB;
1152 def CMOVBE64rm: RI<0x46, MRMSrcMem,       // if <=u, GR64 = [mem64]
1153                    (outs GR64:$dst), (ins GR64:$src1, i64mem:$src2),
1154                    "cmovbe\t{$src2, $dst|$dst, $src2}",
1155                    [(set GR64:$dst, (X86cmov GR64:$src1, (loadi64 addr:$src2),
1156                                     X86_COND_BE, EFLAGS))]>, TB;
1157 def CMOVA64rm : RI<0x47, MRMSrcMem,       // if >u, GR64 = [mem64]
1158                    (outs GR64:$dst), (ins GR64:$src1, i64mem:$src2),
1159                    "cmova\t{$src2, $dst|$dst, $src2}",
1160                    [(set GR64:$dst, (X86cmov GR64:$src1, (loadi64 addr:$src2),
1161                                     X86_COND_A, EFLAGS))]>, TB;
1162 def CMOVL64rm : RI<0x4C, MRMSrcMem,       // if <s, GR64 = [mem64]
1163                    (outs GR64:$dst), (ins GR64:$src1, i64mem:$src2),
1164                    "cmovl\t{$src2, $dst|$dst, $src2}",
1165                    [(set GR64:$dst, (X86cmov GR64:$src1, (loadi64 addr:$src2),
1166                                     X86_COND_L, EFLAGS))]>, TB;
1167 def CMOVGE64rm: RI<0x4D, MRMSrcMem,       // if >=s, GR64 = [mem64]
1168                    (outs GR64:$dst), (ins GR64:$src1, i64mem:$src2),
1169                    "cmovge\t{$src2, $dst|$dst, $src2}",
1170                    [(set GR64:$dst, (X86cmov GR64:$src1, (loadi64 addr:$src2),
1171                                     X86_COND_GE, EFLAGS))]>, TB;
1172 def CMOVLE64rm: RI<0x4E, MRMSrcMem,       // if <=s, GR64 = [mem64]
1173                    (outs GR64:$dst), (ins GR64:$src1, i64mem:$src2),
1174                    "cmovle\t{$src2, $dst|$dst, $src2}",
1175                    [(set GR64:$dst, (X86cmov GR64:$src1, (loadi64 addr:$src2),
1176                                     X86_COND_LE, EFLAGS))]>, TB;
1177 def CMOVG64rm : RI<0x4F, MRMSrcMem,       // if >s, GR64 = [mem64]
1178                    (outs GR64:$dst), (ins GR64:$src1, i64mem:$src2),
1179                    "cmovg\t{$src2, $dst|$dst, $src2}",
1180                    [(set GR64:$dst, (X86cmov GR64:$src1, (loadi64 addr:$src2),
1181                                     X86_COND_G, EFLAGS))]>, TB;
1182 def CMOVS64rm : RI<0x48, MRMSrcMem,       // if signed, GR64 = [mem64]
1183                    (outs GR64:$dst), (ins GR64:$src1, i64mem:$src2),
1184                    "cmovs\t{$src2, $dst|$dst, $src2}",
1185                    [(set GR64:$dst, (X86cmov GR64:$src1, (loadi64 addr:$src2),
1186                                     X86_COND_S, EFLAGS))]>, TB;
1187 def CMOVNS64rm: RI<0x49, MRMSrcMem,       // if !signed, GR64 = [mem64]
1188                    (outs GR64:$dst), (ins GR64:$src1, i64mem:$src2),
1189                    "cmovns\t{$src2, $dst|$dst, $src2}",
1190                    [(set GR64:$dst, (X86cmov GR64:$src1, (loadi64 addr:$src2),
1191                                     X86_COND_NS, EFLAGS))]>, TB;
1192 def CMOVP64rm : RI<0x4A, MRMSrcMem,       // if parity, GR64 = [mem64]
1193                    (outs GR64:$dst), (ins GR64:$src1, i64mem:$src2),
1194                    "cmovp\t{$src2, $dst|$dst, $src2}",
1195                    [(set GR64:$dst, (X86cmov GR64:$src1, (loadi64 addr:$src2),
1196                                     X86_COND_P, EFLAGS))]>, TB;
1197 def CMOVNP64rm : RI<0x4B, MRMSrcMem,       // if !parity, GR64 = [mem64]
1198                    (outs GR64:$dst), (ins GR64:$src1, i64mem:$src2),
1199                    "cmovnp\t{$src2, $dst|$dst, $src2}",
1200                     [(set GR64:$dst, (X86cmov GR64:$src1, (loadi64 addr:$src2),
1201                                      X86_COND_NP, EFLAGS))]>, TB;
1202 def CMOVO64rm : RI<0x40, MRMSrcMem,       // if overflow, GR64 = [mem64]
1203                    (outs GR64:$dst), (ins GR64:$src1, i64mem:$src2),
1204                    "cmovo\t{$src2, $dst|$dst, $src2}",
1205                    [(set GR64:$dst, (X86cmov GR64:$src1, (loadi64 addr:$src2),
1206                                     X86_COND_O, EFLAGS))]>, TB;
1207 def CMOVNO64rm : RI<0x41, MRMSrcMem,       // if !overflow, GR64 = [mem64]
1208                    (outs GR64:$dst), (ins GR64:$src1, i64mem:$src2),
1209                    "cmovno\t{$src2, $dst|$dst, $src2}",
1210                     [(set GR64:$dst, (X86cmov GR64:$src1, (loadi64 addr:$src2),
1211                                      X86_COND_NO, EFLAGS))]>, TB;
1212 } // isTwoAddress
1213
1214 //===----------------------------------------------------------------------===//
1215 //  Conversion Instructions...
1216 //
1217
1218 // f64 -> signed i64
1219 def Int_CVTSD2SI64rr: RSDI<0x2D, MRMSrcReg, (outs GR64:$dst), (ins VR128:$src),
1220                            "cvtsd2si{q}\t{$src, $dst|$dst, $src}",
1221                            [(set GR64:$dst,
1222                              (int_x86_sse2_cvtsd2si64 VR128:$src))]>;
1223 def Int_CVTSD2SI64rm: RSDI<0x2D, MRMSrcMem, (outs GR64:$dst), (ins f128mem:$src),
1224                            "cvtsd2si{q}\t{$src, $dst|$dst, $src}",
1225                            [(set GR64:$dst, (int_x86_sse2_cvtsd2si64
1226                                              (load addr:$src)))]>;
1227 def CVTTSD2SI64rr: RSDI<0x2C, MRMSrcReg, (outs GR64:$dst), (ins FR64:$src),
1228                         "cvttsd2si{q}\t{$src, $dst|$dst, $src}",
1229                         [(set GR64:$dst, (fp_to_sint FR64:$src))]>;
1230 def CVTTSD2SI64rm: RSDI<0x2C, MRMSrcMem, (outs GR64:$dst), (ins f64mem:$src),
1231                         "cvttsd2si{q}\t{$src, $dst|$dst, $src}",
1232                         [(set GR64:$dst, (fp_to_sint (loadf64 addr:$src)))]>;
1233 def Int_CVTTSD2SI64rr: RSDI<0x2C, MRMSrcReg, (outs GR64:$dst), (ins VR128:$src),
1234                             "cvttsd2si{q}\t{$src, $dst|$dst, $src}",
1235                             [(set GR64:$dst,
1236                               (int_x86_sse2_cvttsd2si64 VR128:$src))]>;
1237 def Int_CVTTSD2SI64rm: RSDI<0x2C, MRMSrcMem, (outs GR64:$dst), (ins f128mem:$src),
1238                             "cvttsd2si{q}\t{$src, $dst|$dst, $src}",
1239                             [(set GR64:$dst,
1240                               (int_x86_sse2_cvttsd2si64
1241                                (load addr:$src)))]>;
1242
1243 // Signed i64 -> f64
1244 def CVTSI2SD64rr: RSDI<0x2A, MRMSrcReg, (outs FR64:$dst), (ins GR64:$src),
1245                        "cvtsi2sd{q}\t{$src, $dst|$dst, $src}",
1246                        [(set FR64:$dst, (sint_to_fp GR64:$src))]>;
1247 def CVTSI2SD64rm: RSDI<0x2A, MRMSrcMem, (outs FR64:$dst), (ins i64mem:$src),
1248                        "cvtsi2sd{q}\t{$src, $dst|$dst, $src}",
1249                        [(set FR64:$dst, (sint_to_fp (loadi64 addr:$src)))]>;
1250
1251 let isTwoAddress = 1 in {
1252 def Int_CVTSI2SD64rr: RSDI<0x2A, MRMSrcReg,
1253                            (outs VR128:$dst), (ins VR128:$src1, GR64:$src2),
1254                            "cvtsi2sd{q}\t{$src2, $dst|$dst, $src2}",
1255                            [(set VR128:$dst,
1256                              (int_x86_sse2_cvtsi642sd VR128:$src1,
1257                               GR64:$src2))]>;
1258 def Int_CVTSI2SD64rm: RSDI<0x2A, MRMSrcMem,
1259                            (outs VR128:$dst), (ins VR128:$src1, i64mem:$src2),
1260                            "cvtsi2sd{q}\t{$src2, $dst|$dst, $src2}",
1261                            [(set VR128:$dst,
1262                              (int_x86_sse2_cvtsi642sd VR128:$src1,
1263                               (loadi64 addr:$src2)))]>;
1264 } // isTwoAddress
1265
1266 // Signed i64 -> f32
1267 def CVTSI2SS64rr: RSSI<0x2A, MRMSrcReg, (outs FR32:$dst), (ins GR64:$src),
1268                        "cvtsi2ss{q}\t{$src, $dst|$dst, $src}",
1269                        [(set FR32:$dst, (sint_to_fp GR64:$src))]>;
1270 def CVTSI2SS64rm: RSSI<0x2A, MRMSrcMem, (outs FR32:$dst), (ins i64mem:$src),
1271                        "cvtsi2ss{q}\t{$src, $dst|$dst, $src}",
1272                        [(set FR32:$dst, (sint_to_fp (loadi64 addr:$src)))]>;
1273
1274 let isTwoAddress = 1 in {
1275   def Int_CVTSI2SS64rr : RSSI<0x2A, MRMSrcReg,
1276                               (outs VR128:$dst), (ins VR128:$src1, GR64:$src2),
1277                               "cvtsi2ss{q}\t{$src2, $dst|$dst, $src2}",
1278                               [(set VR128:$dst,
1279                                 (int_x86_sse_cvtsi642ss VR128:$src1,
1280                                  GR64:$src2))]>;
1281   def Int_CVTSI2SS64rm : RSSI<0x2A, MRMSrcMem,
1282                               (outs VR128:$dst), (ins VR128:$src1, i64mem:$src2),
1283                               "cvtsi2ss{q}\t{$src2, $dst|$dst, $src2}",
1284                               [(set VR128:$dst,
1285                                 (int_x86_sse_cvtsi642ss VR128:$src1,
1286                                  (loadi64 addr:$src2)))]>;
1287 }
1288
1289 // f32 -> signed i64
1290 def Int_CVTSS2SI64rr: RSSI<0x2D, MRMSrcReg, (outs GR64:$dst), (ins VR128:$src),
1291                            "cvtss2si{q}\t{$src, $dst|$dst, $src}",
1292                            [(set GR64:$dst,
1293                              (int_x86_sse_cvtss2si64 VR128:$src))]>;
1294 def Int_CVTSS2SI64rm: RSSI<0x2D, MRMSrcMem, (outs GR64:$dst), (ins f32mem:$src),
1295                            "cvtss2si{q}\t{$src, $dst|$dst, $src}",
1296                            [(set GR64:$dst, (int_x86_sse_cvtss2si64
1297                                              (load addr:$src)))]>;
1298 def CVTTSS2SI64rr: RSSI<0x2C, MRMSrcReg, (outs GR64:$dst), (ins FR32:$src),
1299                         "cvttss2si{q}\t{$src, $dst|$dst, $src}",
1300                         [(set GR64:$dst, (fp_to_sint FR32:$src))]>;
1301 def CVTTSS2SI64rm: RSSI<0x2C, MRMSrcMem, (outs GR64:$dst), (ins f32mem:$src),
1302                         "cvttss2si{q}\t{$src, $dst|$dst, $src}",
1303                         [(set GR64:$dst, (fp_to_sint (loadf32 addr:$src)))]>;
1304 def Int_CVTTSS2SI64rr: RSSI<0x2C, MRMSrcReg, (outs GR64:$dst), (ins VR128:$src),
1305                             "cvttss2si{q}\t{$src, $dst|$dst, $src}",
1306                             [(set GR64:$dst,
1307                               (int_x86_sse_cvttss2si64 VR128:$src))]>;
1308 def Int_CVTTSS2SI64rm: RSSI<0x2C, MRMSrcMem, (outs GR64:$dst), (ins f32mem:$src),
1309                             "cvttss2si{q}\t{$src, $dst|$dst, $src}",
1310                             [(set GR64:$dst,
1311                               (int_x86_sse_cvttss2si64 (load addr:$src)))]>;
1312
1313 //===----------------------------------------------------------------------===//
1314 // Alias Instructions
1315 //===----------------------------------------------------------------------===//
1316
1317 // Alias instructions that map movr0 to xor. Use xorl instead of xorq; it's
1318 // equivalent due to implicit zero-extending, and it sometimes has a smaller
1319 // encoding.
1320 // FIXME: AddedComplexity gives this a higher priority than MOV64ri32. Remove
1321 // when we have a better way to specify isel priority.
1322 let AddedComplexity = 1 in
1323 def : Pat<(i64 0),
1324           (SUBREG_TO_REG (i64 0), (MOV32r0), x86_subreg_32bit)>;
1325
1326
1327 // Materialize i64 constant where top 32-bits are zero.
1328 let AddedComplexity = 1, isReMaterializable = 1, isAsCheapAsAMove = 1 in
1329 def MOV64ri64i32 : Ii32<0xB8, AddRegFrm, (outs GR64:$dst), (ins i64i32imm:$src),
1330                         "mov{l}\t{$src, ${dst:subreg32}|${dst:subreg32}, $src}",
1331                         [(set GR64:$dst, i64immZExt32:$src)]>;
1332
1333 //===----------------------------------------------------------------------===//
1334 // Thread Local Storage Instructions
1335 //===----------------------------------------------------------------------===//
1336
1337 // All calls clobber the non-callee saved registers. RSP is marked as
1338 // a use to prevent stack-pointer assignments that appear immediately
1339 // before calls from potentially appearing dead.
1340 let Defs = [RAX, RCX, RDX, RSI, RDI, R8, R9, R10, R11,
1341             FP0, FP1, FP2, FP3, FP4, FP5, FP6, ST0, ST1,
1342             MM0, MM1, MM2, MM3, MM4, MM5, MM6, MM7,
1343             XMM0, XMM1, XMM2, XMM3, XMM4, XMM5, XMM6, XMM7,
1344             XMM8, XMM9, XMM10, XMM11, XMM12, XMM13, XMM14, XMM15, EFLAGS],
1345     Uses = [RSP] in
1346 def TLS_addr64 : I<0, Pseudo, (outs), (ins lea64mem:$sym),
1347                    ".byte\t0x66; "
1348                    "leaq\t$sym(%rip), %rdi; "
1349                    ".word\t0x6666; "
1350                    "rex64; "
1351                    "call\t__tls_get_addr@PLT",
1352                   [(X86tlsaddr tls64addr:$sym)]>,
1353                   Requires<[In64BitMode]>;
1354
1355 let AddedComplexity = 5 in
1356 def MOV64GSrm : RI<0x8B, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
1357                  "movq\t%gs:$src, $dst",
1358                  [(set GR64:$dst, (gsload addr:$src))]>, SegGS;
1359
1360 let AddedComplexity = 5 in
1361 def MOV64FSrm : RI<0x8B, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
1362                  "movq\t%fs:$src, $dst",
1363                  [(set GR64:$dst, (fsload addr:$src))]>, SegFS;
1364
1365 //===----------------------------------------------------------------------===//
1366 // Atomic Instructions
1367 //===----------------------------------------------------------------------===//
1368
1369 let Defs = [RAX, EFLAGS], Uses = [RAX] in {
1370 def LCMPXCHG64 : RI<0xB1, MRMDestMem, (outs), (ins i64mem:$ptr, GR64:$swap),
1371                "lock\n\t"
1372                "cmpxchgq\t$swap,$ptr",
1373                [(X86cas addr:$ptr, GR64:$swap, 8)]>, TB, LOCK;
1374 }
1375
1376 let Constraints = "$val = $dst" in {
1377 let Defs = [EFLAGS] in
1378 def LXADD64 : RI<0xC1, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$ptr,GR64:$val),
1379                "lock\n\t"
1380                "xadd\t$val, $ptr",
1381                [(set GR64:$dst, (atomic_load_add_64 addr:$ptr, GR64:$val))]>,
1382                 TB, LOCK;
1383
1384 def XCHG64rm : RI<0x87, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$ptr,GR64:$val),
1385                   "xchg\t$val, $ptr",
1386                   [(set GR64:$dst, (atomic_swap_64 addr:$ptr, GR64:$val))]>;
1387 }
1388
1389 // Optimized codegen when the non-memory output is not used.
1390 // FIXME: Use normal add / sub instructions and add lock prefix dynamically.
1391 def LOCK_ADD64mr : RI<0x03, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src2),
1392                       "lock\n\t"
1393                       "add{q}\t{$src2, $dst|$dst, $src2}", []>, LOCK;
1394 def LOCK_ADD64mi8 : RIi8<0x83, MRM0m, (outs),
1395                                       (ins i64mem:$dst, i64i8imm :$src2),
1396                     "lock\n\t"
1397                     "add{q}\t{$src2, $dst|$dst, $src2}", []>, LOCK;
1398 def LOCK_ADD64mi32 : RIi32<0x81, MRM0m, (outs),
1399                                         (ins i64mem:$dst, i64i32imm :$src2),
1400                       "lock\n\t"
1401                       "add{q}\t{$src2, $dst|$dst, $src2}", []>, LOCK;
1402 def LOCK_SUB64mr : RI<0x29, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src2),
1403                       "lock\n\t"
1404                       "sub{q}\t{$src2, $dst|$dst, $src2}", []>, LOCK;
1405 def LOCK_SUB64mi8 : RIi8<0x83, MRM5m, (outs),
1406                                       (ins i64mem:$dst, i64i8imm :$src2),
1407                       "lock\n\t"
1408                       "sub{q}\t{$src2, $dst|$dst, $src2}", []>, LOCK;
1409 def LOCK_SUB64mi32 : RIi32<0x81, MRM5m, (outs),
1410                                         (ins i64mem:$dst, i64i32imm:$src2),
1411                       "lock\n\t"
1412                       "sub{q}\t{$src2, $dst|$dst, $src2}", []>, LOCK;
1413 def LOCK_INC64m : RI<0xFF, MRM0m, (outs), (ins i64mem:$dst),
1414                      "lock\n\t"
1415                      "inc{q}\t$dst", []>, LOCK;
1416 def LOCK_DEC64m : RI<0xFF, MRM1m, (outs), (ins i64mem:$dst),
1417                       "lock\n\t"
1418                       "dec{q}\t$dst", []>, LOCK;
1419
1420 // Atomic exchange, and, or, xor
1421 let Constraints = "$val = $dst", Defs = [EFLAGS],
1422                   usesCustomDAGSchedInserter = 1 in {
1423 def ATOMAND64 : I<0, Pseudo, (outs GR64:$dst),(ins i64mem:$ptr, GR64:$val),
1424                "#ATOMAND64 PSEUDO!",
1425                [(set GR64:$dst, (atomic_load_and_64 addr:$ptr, GR64:$val))]>;
1426 def ATOMOR64 : I<0, Pseudo, (outs GR64:$dst),(ins i64mem:$ptr, GR64:$val),
1427                "#ATOMOR64 PSEUDO!",
1428                [(set GR64:$dst, (atomic_load_or_64 addr:$ptr, GR64:$val))]>;
1429 def ATOMXOR64 : I<0, Pseudo,(outs GR64:$dst),(ins i64mem:$ptr, GR64:$val),
1430                "#ATOMXOR64 PSEUDO!",
1431                [(set GR64:$dst, (atomic_load_xor_64 addr:$ptr, GR64:$val))]>;
1432 def ATOMNAND64 : I<0, Pseudo,(outs GR64:$dst),(ins i64mem:$ptr, GR64:$val),
1433                "#ATOMNAND64 PSEUDO!",
1434                [(set GR64:$dst, (atomic_load_nand_64 addr:$ptr, GR64:$val))]>;
1435 def ATOMMIN64: I<0, Pseudo, (outs GR64:$dst), (ins i64mem:$ptr, GR64:$val),
1436                "#ATOMMIN64 PSEUDO!",
1437                [(set GR64:$dst, (atomic_load_min_64 addr:$ptr, GR64:$val))]>;
1438 def ATOMMAX64: I<0, Pseudo, (outs GR64:$dst),(ins i64mem:$ptr, GR64:$val),
1439                "#ATOMMAX64 PSEUDO!",
1440                [(set GR64:$dst, (atomic_load_max_64 addr:$ptr, GR64:$val))]>;
1441 def ATOMUMIN64: I<0, Pseudo, (outs GR64:$dst),(ins i64mem:$ptr, GR64:$val),
1442                "#ATOMUMIN64 PSEUDO!",
1443                [(set GR64:$dst, (atomic_load_umin_64 addr:$ptr, GR64:$val))]>;
1444 def ATOMUMAX64: I<0, Pseudo, (outs GR64:$dst),(ins i64mem:$ptr, GR64:$val),
1445                "#ATOMUMAX64 PSEUDO!",
1446                [(set GR64:$dst, (atomic_load_umax_64 addr:$ptr, GR64:$val))]>;
1447 }
1448
1449 //===----------------------------------------------------------------------===//
1450 // Non-Instruction Patterns
1451 //===----------------------------------------------------------------------===//
1452
1453 // ConstantPool GlobalAddress, ExternalSymbol, and JumpTable when not in small
1454 // code model mode, should use 'movabs'.  FIXME: This is really a hack, the
1455 //  'movabs' predicate should handle this sort of thing.
1456 def : Pat<(i64 (X86Wrapper tconstpool  :$dst)),
1457           (MOV64ri tconstpool  :$dst)>, Requires<[NotSmallCode]>;
1458 def : Pat<(i64 (X86Wrapper tjumptable  :$dst)),
1459           (MOV64ri tjumptable  :$dst)>, Requires<[NotSmallCode]>;
1460 def : Pat<(i64 (X86Wrapper tglobaladdr :$dst)),
1461           (MOV64ri tglobaladdr :$dst)>, Requires<[NotSmallCode]>;
1462 def : Pat<(i64 (X86Wrapper texternalsym:$dst)),
1463           (MOV64ri texternalsym:$dst)>, Requires<[NotSmallCode]>;
1464
1465 // In static codegen with small code model, we can get the address of a label
1466 // into a register with 'movl'.  FIXME: This is a hack, the 'imm' predicate of
1467 // the MOV64ri64i32 should accept these.
1468 def : Pat<(i64 (X86Wrapper tconstpool  :$dst)),
1469           (MOV64ri64i32 tconstpool  :$dst)>, Requires<[SmallCode]>;
1470 def : Pat<(i64 (X86Wrapper tjumptable  :$dst)),
1471           (MOV64ri64i32 tjumptable  :$dst)>, Requires<[SmallCode]>;
1472 def : Pat<(i64 (X86Wrapper tglobaladdr :$dst)),
1473           (MOV64ri64i32 tglobaladdr :$dst)>, Requires<[SmallCode]>;
1474 def : Pat<(i64 (X86Wrapper texternalsym:$dst)),
1475           (MOV64ri64i32 texternalsym:$dst)>, Requires<[SmallCode]>;
1476
1477
1478 // If we have small model and -static mode, it is safe to store global addresses
1479 // directly as immediates.  FIXME: This is really a hack, the 'imm' predicate
1480 // for MOV64mi32 should handle this sort of thing.
1481 def : Pat<(store (i64 (X86Wrapper tconstpool:$src)), addr:$dst),
1482           (MOV64mi32 addr:$dst, tconstpool:$src)>,
1483           Requires<[SmallCode, IsStatic]>;
1484 def : Pat<(store (i64 (X86Wrapper tjumptable:$src)), addr:$dst),
1485           (MOV64mi32 addr:$dst, tjumptable:$src)>,
1486           Requires<[SmallCode, IsStatic]>;
1487 def : Pat<(store (i64 (X86Wrapper tglobaladdr:$src)), addr:$dst),
1488           (MOV64mi32 addr:$dst, tglobaladdr:$src)>,
1489           Requires<[SmallCode, IsStatic]>;
1490 def : Pat<(store (i64 (X86Wrapper texternalsym:$src)), addr:$dst),
1491           (MOV64mi32 addr:$dst, texternalsym:$src)>,
1492           Requires<[SmallCode, IsStatic]>;
1493
1494 // Calls
1495 // Direct PC relative function call for small code model. 32-bit displacement
1496 // sign extended to 64-bit.
1497 def : Pat<(X86call (i64 tglobaladdr:$dst)),
1498           (CALL64pcrel32 tglobaladdr:$dst)>;
1499 def : Pat<(X86call (i64 texternalsym:$dst)),
1500           (CALL64pcrel32 texternalsym:$dst)>;
1501
1502 def : Pat<(X86tailcall (i64 tglobaladdr:$dst)),
1503           (CALL64pcrel32 tglobaladdr:$dst)>;
1504 def : Pat<(X86tailcall (i64 texternalsym:$dst)),
1505           (CALL64pcrel32 texternalsym:$dst)>;
1506
1507 def : Pat<(X86tailcall GR64:$dst),
1508           (CALL64r GR64:$dst)>;
1509
1510
1511 // tailcall stuff
1512 def : Pat<(X86tailcall GR32:$dst),
1513           (TAILCALL)>;
1514 def : Pat<(X86tailcall (i64 tglobaladdr:$dst)),
1515           (TAILCALL)>;
1516 def : Pat<(X86tailcall (i64 texternalsym:$dst)),
1517           (TAILCALL)>;
1518
1519 def : Pat<(X86tcret GR64:$dst, imm:$off),
1520           (TCRETURNri64 GR64:$dst, imm:$off)>;
1521
1522 def : Pat<(X86tcret (i64 tglobaladdr:$dst), imm:$off),
1523           (TCRETURNdi64 texternalsym:$dst, imm:$off)>;
1524
1525 def : Pat<(X86tcret (i64 texternalsym:$dst), imm:$off),
1526           (TCRETURNdi64 texternalsym:$dst, imm:$off)>;
1527
1528 // Comparisons.
1529
1530 // TEST R,R is smaller than CMP R,0
1531 def : Pat<(parallel (X86cmp GR64:$src1, 0), (implicit EFLAGS)),
1532           (TEST64rr GR64:$src1, GR64:$src1)>;
1533
1534 // Conditional moves with folded loads with operands swapped and conditions
1535 // inverted.
1536 def : Pat<(X86cmov (loadi64 addr:$src1), GR64:$src2, X86_COND_B, EFLAGS),
1537           (CMOVAE64rm GR64:$src2, addr:$src1)>;
1538 def : Pat<(X86cmov (loadi64 addr:$src1), GR64:$src2, X86_COND_AE, EFLAGS),
1539           (CMOVB64rm GR64:$src2, addr:$src1)>;
1540 def : Pat<(X86cmov (loadi64 addr:$src1), GR64:$src2, X86_COND_E, EFLAGS),
1541           (CMOVNE64rm GR64:$src2, addr:$src1)>;
1542 def : Pat<(X86cmov (loadi64 addr:$src1), GR64:$src2, X86_COND_NE, EFLAGS),
1543           (CMOVE64rm GR64:$src2, addr:$src1)>;
1544 def : Pat<(X86cmov (loadi64 addr:$src1), GR64:$src2, X86_COND_BE, EFLAGS),
1545           (CMOVA64rm GR64:$src2, addr:$src1)>;
1546 def : Pat<(X86cmov (loadi64 addr:$src1), GR64:$src2, X86_COND_A, EFLAGS),
1547           (CMOVBE64rm GR64:$src2, addr:$src1)>;
1548 def : Pat<(X86cmov (loadi64 addr:$src1), GR64:$src2, X86_COND_L, EFLAGS),
1549           (CMOVGE64rm GR64:$src2, addr:$src1)>;
1550 def : Pat<(X86cmov (loadi64 addr:$src1), GR64:$src2, X86_COND_GE, EFLAGS),
1551           (CMOVL64rm GR64:$src2, addr:$src1)>;
1552 def : Pat<(X86cmov (loadi64 addr:$src1), GR64:$src2, X86_COND_LE, EFLAGS),
1553           (CMOVG64rm GR64:$src2, addr:$src1)>;
1554 def : Pat<(X86cmov (loadi64 addr:$src1), GR64:$src2, X86_COND_G, EFLAGS),
1555           (CMOVLE64rm GR64:$src2, addr:$src1)>;
1556 def : Pat<(X86cmov (loadi64 addr:$src1), GR64:$src2, X86_COND_P, EFLAGS),
1557           (CMOVNP64rm GR64:$src2, addr:$src1)>;
1558 def : Pat<(X86cmov (loadi64 addr:$src1), GR64:$src2, X86_COND_NP, EFLAGS),
1559           (CMOVP64rm GR64:$src2, addr:$src1)>;
1560 def : Pat<(X86cmov (loadi64 addr:$src1), GR64:$src2, X86_COND_S, EFLAGS),
1561           (CMOVNS64rm GR64:$src2, addr:$src1)>;
1562 def : Pat<(X86cmov (loadi64 addr:$src1), GR64:$src2, X86_COND_NS, EFLAGS),
1563           (CMOVS64rm GR64:$src2, addr:$src1)>;
1564 def : Pat<(X86cmov (loadi64 addr:$src1), GR64:$src2, X86_COND_O, EFLAGS),
1565           (CMOVNO64rm GR64:$src2, addr:$src1)>;
1566 def : Pat<(X86cmov (loadi64 addr:$src1), GR64:$src2, X86_COND_NO, EFLAGS),
1567           (CMOVO64rm GR64:$src2, addr:$src1)>;
1568
1569 // zextload bool -> zextload byte
1570 def : Pat<(zextloadi64i1 addr:$src), (MOVZX64rm8 addr:$src)>;
1571
1572 // extload
1573 // When extloading from 16-bit and smaller memory locations into 64-bit registers,
1574 // use zero-extending loads so that the entire 64-bit register is defined, avoiding
1575 // partial-register updates.
1576 def : Pat<(extloadi64i1 addr:$src),  (MOVZX64rm8  addr:$src)>;
1577 def : Pat<(extloadi64i8 addr:$src),  (MOVZX64rm8  addr:$src)>;
1578 def : Pat<(extloadi64i16 addr:$src), (MOVZX64rm16 addr:$src)>;
1579 // For other extloads, use subregs, since the high contents of the register are
1580 // defined after an extload.
1581 def : Pat<(extloadi64i32 addr:$src),
1582           (INSERT_SUBREG (i64 (IMPLICIT_DEF)), (MOV32rm addr:$src),
1583                          x86_subreg_32bit)>;
1584 def : Pat<(extloadi16i1 addr:$src),
1585           (INSERT_SUBREG (i16 (IMPLICIT_DEF)), (MOV8rm addr:$src),
1586                          x86_subreg_8bit)>,
1587          Requires<[In64BitMode]>;
1588 def : Pat<(extloadi16i8 addr:$src),
1589           (INSERT_SUBREG (i16 (IMPLICIT_DEF)), (MOV8rm addr:$src),
1590                          x86_subreg_8bit)>,
1591          Requires<[In64BitMode]>;
1592
1593 // anyext
1594 def : Pat<(i64 (anyext GR8:$src)),
1595           (INSERT_SUBREG (i64 (IMPLICIT_DEF)), GR8:$src, x86_subreg_8bit)>;
1596 def : Pat<(i64 (anyext GR16:$src)),
1597           (INSERT_SUBREG (i64 (IMPLICIT_DEF)), GR16:$src, x86_subreg_16bit)>;
1598 def : Pat<(i64 (anyext GR32:$src)),
1599           (INSERT_SUBREG (i64 (IMPLICIT_DEF)), GR32:$src, x86_subreg_32bit)>;
1600 def : Pat<(i16 (anyext GR8:$src)),
1601           (INSERT_SUBREG (i16 (IMPLICIT_DEF)), GR8:$src, x86_subreg_8bit)>,
1602          Requires<[In64BitMode]>;
1603 def : Pat<(i32 (anyext GR8:$src)),
1604           (INSERT_SUBREG (i32 (IMPLICIT_DEF)), GR8:$src, x86_subreg_8bit)>,
1605          Requires<[In64BitMode]>;
1606
1607 //===----------------------------------------------------------------------===//
1608 // Some peepholes
1609 //===----------------------------------------------------------------------===//
1610
1611 // Odd encoding trick: -128 fits into an 8-bit immediate field while
1612 // +128 doesn't, so in this special case use a sub instead of an add.
1613 def : Pat<(add GR64:$src1, 128),
1614           (SUB64ri8 GR64:$src1, -128)>;
1615 def : Pat<(store (add (loadi64 addr:$dst), 128), addr:$dst),
1616           (SUB64mi8 addr:$dst, -128)>;
1617
1618 // The same trick applies for 32-bit immediate fields in 64-bit
1619 // instructions.
1620 def : Pat<(add GR64:$src1, 0x0000000080000000),
1621           (SUB64ri32 GR64:$src1, 0xffffffff80000000)>;
1622 def : Pat<(store (add (loadi64 addr:$dst), 0x00000000800000000), addr:$dst),
1623           (SUB64mi32 addr:$dst, 0xffffffff80000000)>;
1624
1625 // r & (2^32-1) ==> movz
1626 def : Pat<(and GR64:$src, 0x00000000FFFFFFFF),
1627           (MOVZX64rr32 (EXTRACT_SUBREG GR64:$src, x86_subreg_32bit))>;
1628 // r & (2^16-1) ==> movz
1629 def : Pat<(and GR64:$src, 0xffff),
1630           (MOVZX64rr16 (i16 (EXTRACT_SUBREG GR64:$src, x86_subreg_16bit)))>;
1631 // r & (2^8-1) ==> movz
1632 def : Pat<(and GR64:$src, 0xff),
1633           (MOVZX64rr8 (i8 (EXTRACT_SUBREG GR64:$src, x86_subreg_8bit)))>;
1634 // r & (2^8-1) ==> movz
1635 def : Pat<(and GR32:$src1, 0xff),
1636            (MOVZX32rr8 (EXTRACT_SUBREG GR32:$src1, x86_subreg_8bit))>,
1637       Requires<[In64BitMode]>;
1638 // r & (2^8-1) ==> movz
1639 def : Pat<(and GR16:$src1, 0xff),
1640            (MOVZX16rr8 (i8 (EXTRACT_SUBREG GR16:$src1, x86_subreg_8bit)))>,
1641       Requires<[In64BitMode]>;
1642
1643 // sext_inreg patterns
1644 def : Pat<(sext_inreg GR64:$src, i32),
1645           (MOVSX64rr32 (EXTRACT_SUBREG GR64:$src, x86_subreg_32bit))>;
1646 def : Pat<(sext_inreg GR64:$src, i16),
1647           (MOVSX64rr16 (EXTRACT_SUBREG GR64:$src, x86_subreg_16bit))>;
1648 def : Pat<(sext_inreg GR64:$src, i8),
1649           (MOVSX64rr8 (EXTRACT_SUBREG GR64:$src, x86_subreg_8bit))>;
1650 def : Pat<(sext_inreg GR32:$src, i8),
1651           (MOVSX32rr8 (EXTRACT_SUBREG GR32:$src, x86_subreg_8bit))>,
1652       Requires<[In64BitMode]>;
1653 def : Pat<(sext_inreg GR16:$src, i8),
1654           (MOVSX16rr8 (i8 (EXTRACT_SUBREG GR16:$src, x86_subreg_8bit)))>,
1655       Requires<[In64BitMode]>;
1656
1657 // trunc patterns
1658 def : Pat<(i32 (trunc GR64:$src)),
1659           (EXTRACT_SUBREG GR64:$src, x86_subreg_32bit)>;
1660 def : Pat<(i16 (trunc GR64:$src)),
1661           (EXTRACT_SUBREG GR64:$src, x86_subreg_16bit)>;
1662 def : Pat<(i8 (trunc GR64:$src)),
1663           (EXTRACT_SUBREG GR64:$src, x86_subreg_8bit)>;
1664 def : Pat<(i8 (trunc GR32:$src)),
1665           (EXTRACT_SUBREG GR32:$src, x86_subreg_8bit)>,
1666       Requires<[In64BitMode]>;
1667 def : Pat<(i8 (trunc GR16:$src)),
1668           (EXTRACT_SUBREG GR16:$src, x86_subreg_8bit)>,
1669       Requires<[In64BitMode]>;
1670
1671 // h-register tricks.
1672 // For now, be conservative on x86-64 and use an h-register extract only if the
1673 // value is immediately zero-extended or stored, which are somewhat common
1674 // cases. This uses a bunch of code to prevent a register requiring a REX prefix
1675 // from being allocated in the same instruction as the h register, as there's
1676 // currently no way to describe this requirement to the register allocator.
1677
1678 // h-register extract and zero-extend.
1679 def : Pat<(and (srl_su GR64:$src, (i8 8)), (i64 255)),
1680           (SUBREG_TO_REG
1681             (i64 0),
1682             (MOVZX32_NOREXrr8
1683               (EXTRACT_SUBREG (COPY_TO_REGCLASS GR64:$src, GR64_ABCD),
1684                               x86_subreg_8bit_hi)),
1685             x86_subreg_32bit)>;
1686 def : Pat<(and (srl_su GR32:$src, (i8 8)), (i32 255)),
1687           (MOVZX32_NOREXrr8
1688             (EXTRACT_SUBREG (COPY_TO_REGCLASS GR32:$src, GR32_ABCD),
1689                             x86_subreg_8bit_hi))>,
1690       Requires<[In64BitMode]>;
1691 def : Pat<(srl_su GR16:$src, (i8 8)),
1692           (EXTRACT_SUBREG
1693             (MOVZX32_NOREXrr8
1694               (EXTRACT_SUBREG (COPY_TO_REGCLASS GR16:$src, GR16_ABCD),
1695                               x86_subreg_8bit_hi)),
1696             x86_subreg_16bit)>,
1697       Requires<[In64BitMode]>;
1698 def : Pat<(i32 (zext (srl_su GR16:$src, (i8 8)))),
1699           (MOVZX32_NOREXrr8
1700             (EXTRACT_SUBREG (COPY_TO_REGCLASS GR16:$src, GR16_ABCD),
1701                             x86_subreg_8bit_hi))>,
1702       Requires<[In64BitMode]>;
1703 def : Pat<(i64 (zext (srl_su GR16:$src, (i8 8)))),
1704           (SUBREG_TO_REG
1705             (i64 0),
1706             (MOVZX32_NOREXrr8
1707               (EXTRACT_SUBREG (COPY_TO_REGCLASS GR16:$src, GR16_ABCD),
1708                               x86_subreg_8bit_hi)),
1709             x86_subreg_32bit)>;
1710
1711 // h-register extract and store.
1712 def : Pat<(store (i8 (trunc_su (srl_su GR64:$src, (i8 8)))), addr:$dst),
1713           (MOV8mr_NOREX
1714             addr:$dst,
1715             (EXTRACT_SUBREG (COPY_TO_REGCLASS GR64:$src, GR64_ABCD),
1716                             x86_subreg_8bit_hi))>;
1717 def : Pat<(store (i8 (trunc_su (srl_su GR32:$src, (i8 8)))), addr:$dst),
1718           (MOV8mr_NOREX
1719             addr:$dst,
1720             (EXTRACT_SUBREG (COPY_TO_REGCLASS GR32:$src, GR32_ABCD),
1721                             x86_subreg_8bit_hi))>,
1722       Requires<[In64BitMode]>;
1723 def : Pat<(store (i8 (trunc_su (srl_su GR16:$src, (i8 8)))), addr:$dst),
1724           (MOV8mr_NOREX
1725             addr:$dst,
1726             (EXTRACT_SUBREG (COPY_TO_REGCLASS GR16:$src, GR16_ABCD),
1727                             x86_subreg_8bit_hi))>,
1728       Requires<[In64BitMode]>;
1729
1730 // (shl x, 1) ==> (add x, x)
1731 def : Pat<(shl GR64:$src1, (i8 1)), (ADD64rr GR64:$src1, GR64:$src1)>;
1732
1733 // (shl x (and y, 63)) ==> (shl x, y)
1734 def : Pat<(shl GR64:$src1, (and CL:$amt, 63)),
1735           (SHL64rCL GR64:$src1)>;
1736 def : Pat<(store (shl (loadi64 addr:$dst), (and CL:$amt, 63)), addr:$dst),
1737           (SHL64mCL addr:$dst)>;
1738
1739 def : Pat<(srl GR64:$src1, (and CL:$amt, 63)),
1740           (SHR64rCL GR64:$src1)>;
1741 def : Pat<(store (srl (loadi64 addr:$dst), (and CL:$amt, 63)), addr:$dst),
1742           (SHR64mCL addr:$dst)>;
1743
1744 def : Pat<(sra GR64:$src1, (and CL:$amt, 63)),
1745           (SAR64rCL GR64:$src1)>;
1746 def : Pat<(store (sra (loadi64 addr:$dst), (and CL:$amt, 63)), addr:$dst),
1747           (SAR64mCL addr:$dst)>;
1748
1749 // (or (x >> c) | (y << (64 - c))) ==> (shrd64 x, y, c)
1750 def : Pat<(or (srl GR64:$src1, CL:$amt),
1751               (shl GR64:$src2, (sub 64, CL:$amt))),
1752           (SHRD64rrCL GR64:$src1, GR64:$src2)>;
1753
1754 def : Pat<(store (or (srl (loadi64 addr:$dst), CL:$amt),
1755                      (shl GR64:$src2, (sub 64, CL:$amt))), addr:$dst),
1756           (SHRD64mrCL addr:$dst, GR64:$src2)>;
1757
1758 def : Pat<(or (srl GR64:$src1, (i8 (trunc RCX:$amt))),
1759               (shl GR64:$src2, (i8 (trunc (sub 64, RCX:$amt))))),
1760           (SHRD64rrCL GR64:$src1, GR64:$src2)>;
1761
1762 def : Pat<(store (or (srl (loadi64 addr:$dst), (i8 (trunc RCX:$amt))),
1763                      (shl GR64:$src2, (i8 (trunc (sub 64, RCX:$amt))))),
1764                  addr:$dst),
1765           (SHRD64mrCL addr:$dst, GR64:$src2)>;
1766
1767 def : Pat<(shrd GR64:$src1, (i8 imm:$amt1), GR64:$src2, (i8 imm:$amt2)),
1768           (SHRD64rri8 GR64:$src1, GR64:$src2, (i8 imm:$amt1))>;
1769
1770 def : Pat<(store (shrd (loadi64 addr:$dst), (i8 imm:$amt1),
1771                        GR64:$src2, (i8 imm:$amt2)), addr:$dst),
1772           (SHRD64mri8 addr:$dst, GR64:$src2, (i8 imm:$amt1))>;
1773
1774 // (or (x << c) | (y >> (64 - c))) ==> (shld64 x, y, c)
1775 def : Pat<(or (shl GR64:$src1, CL:$amt),
1776               (srl GR64:$src2, (sub 64, CL:$amt))),
1777           (SHLD64rrCL GR64:$src1, GR64:$src2)>;
1778
1779 def : Pat<(store (or (shl (loadi64 addr:$dst), CL:$amt),
1780                      (srl GR64:$src2, (sub 64, CL:$amt))), addr:$dst),
1781           (SHLD64mrCL addr:$dst, GR64:$src2)>;
1782
1783 def : Pat<(or (shl GR64:$src1, (i8 (trunc RCX:$amt))),
1784               (srl GR64:$src2, (i8 (trunc (sub 64, RCX:$amt))))),
1785           (SHLD64rrCL GR64:$src1, GR64:$src2)>;
1786
1787 def : Pat<(store (or (shl (loadi64 addr:$dst), (i8 (trunc RCX:$amt))),
1788                      (srl GR64:$src2, (i8 (trunc (sub 64, RCX:$amt))))),
1789                  addr:$dst),
1790           (SHLD64mrCL addr:$dst, GR64:$src2)>;
1791
1792 def : Pat<(shld GR64:$src1, (i8 imm:$amt1), GR64:$src2, (i8 imm:$amt2)),
1793           (SHLD64rri8 GR64:$src1, GR64:$src2, (i8 imm:$amt1))>;
1794
1795 def : Pat<(store (shld (loadi64 addr:$dst), (i8 imm:$amt1),
1796                        GR64:$src2, (i8 imm:$amt2)), addr:$dst),
1797           (SHLD64mri8 addr:$dst, GR64:$src2, (i8 imm:$amt1))>;
1798
1799 // X86 specific add which produces a flag.
1800 def : Pat<(addc GR64:$src1, GR64:$src2),
1801           (ADD64rr GR64:$src1, GR64:$src2)>;
1802 def : Pat<(addc GR64:$src1, (load addr:$src2)),
1803           (ADD64rm GR64:$src1, addr:$src2)>;
1804 def : Pat<(addc GR64:$src1, i64immSExt8:$src2),
1805           (ADD64ri8 GR64:$src1, i64immSExt8:$src2)>;
1806 def : Pat<(addc GR64:$src1, i64immSExt32:$src2),
1807           (ADD64ri32 GR64:$src1, imm:$src2)>;
1808
1809 def : Pat<(subc GR64:$src1, GR64:$src2),
1810           (SUB64rr GR64:$src1, GR64:$src2)>;
1811 def : Pat<(subc GR64:$src1, (load addr:$src2)),
1812           (SUB64rm GR64:$src1, addr:$src2)>;
1813 def : Pat<(subc GR64:$src1, i64immSExt8:$src2),
1814           (SUB64ri8 GR64:$src1, i64immSExt8:$src2)>;
1815 def : Pat<(subc GR64:$src1, imm:$src2),
1816           (SUB64ri32 GR64:$src1, i64immSExt32:$src2)>;
1817
1818 //===----------------------------------------------------------------------===//
1819 // EFLAGS-defining Patterns
1820 //===----------------------------------------------------------------------===//
1821
1822 // Register-Register Addition with EFLAGS result
1823 def : Pat<(parallel (X86add_flag GR64:$src1, GR64:$src2),
1824                     (implicit EFLAGS)),
1825           (ADD64rr GR64:$src1, GR64:$src2)>;
1826
1827 // Register-Integer Addition with EFLAGS result
1828 def : Pat<(parallel (X86add_flag GR64:$src1, i64immSExt8:$src2),
1829                     (implicit EFLAGS)),
1830           (ADD64ri8 GR64:$src1, i64immSExt8:$src2)>;
1831 def : Pat<(parallel (X86add_flag GR64:$src1, i64immSExt32:$src2),
1832                     (implicit EFLAGS)),
1833           (ADD64ri32 GR64:$src1, i64immSExt32:$src2)>;
1834
1835 // Register-Memory Addition with EFLAGS result
1836 def : Pat<(parallel (X86add_flag GR64:$src1, (loadi64 addr:$src2)),
1837                     (implicit EFLAGS)),
1838           (ADD64rm GR64:$src1, addr:$src2)>;
1839
1840 // Memory-Register Addition with EFLAGS result
1841 def : Pat<(parallel (store (X86add_flag (loadi64 addr:$dst), GR64:$src2),
1842                            addr:$dst),
1843                     (implicit EFLAGS)),
1844           (ADD64mr addr:$dst, GR64:$src2)>;
1845 def : Pat<(parallel (store (X86add_flag (loadi64 addr:$dst), i64immSExt8:$src2),
1846                            addr:$dst),
1847                     (implicit EFLAGS)),
1848           (ADD64mi8 addr:$dst, i64immSExt8:$src2)>;
1849 def : Pat<(parallel (store (X86add_flag (loadi64 addr:$dst), i64immSExt32:$src2),
1850                            addr:$dst),
1851                     (implicit EFLAGS)),
1852           (ADD64mi32 addr:$dst, i64immSExt32:$src2)>;
1853
1854 // Register-Register Subtraction with EFLAGS result
1855 def : Pat<(parallel (X86sub_flag GR64:$src1, GR64:$src2),
1856                     (implicit EFLAGS)),
1857           (SUB64rr GR64:$src1, GR64:$src2)>;
1858
1859 // Register-Memory Subtraction with EFLAGS result
1860 def : Pat<(parallel (X86sub_flag GR64:$src1, (loadi64 addr:$src2)),
1861                     (implicit EFLAGS)),
1862           (SUB64rm GR64:$src1, addr:$src2)>;
1863
1864 // Register-Integer Subtraction with EFLAGS result
1865 def : Pat<(parallel (X86sub_flag GR64:$src1, i64immSExt8:$src2),
1866                     (implicit EFLAGS)),
1867           (SUB64ri8 GR64:$src1, i64immSExt8:$src2)>;
1868 def : Pat<(parallel (X86sub_flag GR64:$src1, i64immSExt32:$src2),
1869                     (implicit EFLAGS)),
1870           (SUB64ri32 GR64:$src1, i64immSExt32:$src2)>;
1871
1872 // Memory-Register Subtraction with EFLAGS result
1873 def : Pat<(parallel (store (X86sub_flag (loadi64 addr:$dst), GR64:$src2),
1874                            addr:$dst),
1875                     (implicit EFLAGS)),
1876           (SUB64mr addr:$dst, GR64:$src2)>;
1877
1878 // Memory-Integer Subtraction with EFLAGS result
1879 def : Pat<(parallel (store (X86sub_flag (loadi64 addr:$dst), i64immSExt8:$src2),
1880                            addr:$dst),
1881                     (implicit EFLAGS)),
1882           (SUB64mi8 addr:$dst, i64immSExt8:$src2)>;
1883 def : Pat<(parallel (store (X86sub_flag (loadi64 addr:$dst), i64immSExt32:$src2),
1884                            addr:$dst),
1885                     (implicit EFLAGS)),
1886           (SUB64mi32 addr:$dst, i64immSExt32:$src2)>;
1887
1888 // Register-Register Signed Integer Multiplication with EFLAGS result
1889 def : Pat<(parallel (X86smul_flag GR64:$src1, GR64:$src2),
1890                     (implicit EFLAGS)),
1891           (IMUL64rr GR64:$src1, GR64:$src2)>;
1892
1893 // Register-Memory Signed Integer Multiplication with EFLAGS result
1894 def : Pat<(parallel (X86smul_flag GR64:$src1, (loadi64 addr:$src2)),
1895                     (implicit EFLAGS)),
1896           (IMUL64rm GR64:$src1, addr:$src2)>;
1897
1898 // Register-Integer Signed Integer Multiplication with EFLAGS result
1899 def : Pat<(parallel (X86smul_flag GR64:$src1, i64immSExt8:$src2),
1900                     (implicit EFLAGS)),
1901           (IMUL64rri8 GR64:$src1, i64immSExt8:$src2)>;
1902 def : Pat<(parallel (X86smul_flag GR64:$src1, i64immSExt32:$src2),
1903                     (implicit EFLAGS)),
1904           (IMUL64rri32 GR64:$src1, i64immSExt32:$src2)>;
1905
1906 // Memory-Integer Signed Integer Multiplication with EFLAGS result
1907 def : Pat<(parallel (X86smul_flag (loadi64 addr:$src1), i64immSExt8:$src2),
1908                     (implicit EFLAGS)),
1909           (IMUL64rmi8 addr:$src1, i64immSExt8:$src2)>;
1910 def : Pat<(parallel (X86smul_flag (loadi64 addr:$src1), i64immSExt32:$src2),
1911                     (implicit EFLAGS)),
1912           (IMUL64rmi32 addr:$src1, i64immSExt32:$src2)>;
1913
1914 // INC and DEC with EFLAGS result. Note that these do not set CF.
1915 def : Pat<(parallel (X86inc_flag GR16:$src), (implicit EFLAGS)),
1916           (INC64_16r GR16:$src)>, Requires<[In64BitMode]>;
1917 def : Pat<(parallel (store (i16 (X86inc_flag (loadi16 addr:$dst))), addr:$dst),
1918                     (implicit EFLAGS)),
1919           (INC64_16m addr:$dst)>, Requires<[In64BitMode]>;
1920 def : Pat<(parallel (X86dec_flag GR16:$src), (implicit EFLAGS)),
1921           (DEC64_16r GR16:$src)>, Requires<[In64BitMode]>;
1922 def : Pat<(parallel (store (i16 (X86dec_flag (loadi16 addr:$dst))), addr:$dst),
1923                     (implicit EFLAGS)),
1924           (DEC64_16m addr:$dst)>, Requires<[In64BitMode]>;
1925
1926 def : Pat<(parallel (X86inc_flag GR32:$src), (implicit EFLAGS)),
1927           (INC64_32r GR32:$src)>, Requires<[In64BitMode]>;
1928 def : Pat<(parallel (store (i32 (X86inc_flag (loadi32 addr:$dst))), addr:$dst),
1929                     (implicit EFLAGS)),
1930           (INC64_32m addr:$dst)>, Requires<[In64BitMode]>;
1931 def : Pat<(parallel (X86dec_flag GR32:$src), (implicit EFLAGS)),
1932           (DEC64_32r GR32:$src)>, Requires<[In64BitMode]>;
1933 def : Pat<(parallel (store (i32 (X86dec_flag (loadi32 addr:$dst))), addr:$dst),
1934                     (implicit EFLAGS)),
1935           (DEC64_32m addr:$dst)>, Requires<[In64BitMode]>;
1936
1937 def : Pat<(parallel (X86inc_flag GR64:$src), (implicit EFLAGS)),
1938           (INC64r GR64:$src)>;
1939 def : Pat<(parallel (store (i64 (X86inc_flag (loadi64 addr:$dst))), addr:$dst),
1940                     (implicit EFLAGS)),
1941           (INC64m addr:$dst)>;
1942 def : Pat<(parallel (X86dec_flag GR64:$src), (implicit EFLAGS)),
1943           (DEC64r GR64:$src)>;
1944 def : Pat<(parallel (store (i64 (X86dec_flag (loadi64 addr:$dst))), addr:$dst),
1945                     (implicit EFLAGS)),
1946           (DEC64m addr:$dst)>;
1947
1948 //===----------------------------------------------------------------------===//
1949 // X86-64 SSE Instructions
1950 //===----------------------------------------------------------------------===//
1951
1952 // Move instructions...
1953
1954 def MOV64toPQIrr : RPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
1955                         "mov{d|q}\t{$src, $dst|$dst, $src}",
1956                         [(set VR128:$dst,
1957                           (v2i64 (scalar_to_vector GR64:$src)))]>;
1958 def MOVPQIto64rr  : RPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128:$src),
1959                          "mov{d|q}\t{$src, $dst|$dst, $src}",
1960                          [(set GR64:$dst, (vector_extract (v2i64 VR128:$src),
1961                                            (iPTR 0)))]>;
1962
1963 def MOV64toSDrr : RPDI<0x6E, MRMSrcReg, (outs FR64:$dst), (ins GR64:$src),
1964                        "mov{d|q}\t{$src, $dst|$dst, $src}",
1965                        [(set FR64:$dst, (bitconvert GR64:$src))]>;
1966 def MOV64toSDrm : RPDI<0x6E, MRMSrcMem, (outs FR64:$dst), (ins i64mem:$src),
1967                        "movq\t{$src, $dst|$dst, $src}",
1968                        [(set FR64:$dst, (bitconvert (loadi64 addr:$src)))]>;
1969
1970 def MOVSDto64rr  : RPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins FR64:$src),
1971                         "mov{d|q}\t{$src, $dst|$dst, $src}",
1972                         [(set GR64:$dst, (bitconvert FR64:$src))]>;
1973 def MOVSDto64mr  : RPDI<0x7E, MRMDestMem, (outs), (ins i64mem:$dst, FR64:$src),
1974                         "movq\t{$src, $dst|$dst, $src}",
1975                         [(store (i64 (bitconvert FR64:$src)), addr:$dst)]>;
1976
1977 //===----------------------------------------------------------------------===//
1978 // X86-64 SSE4.1 Instructions
1979 //===----------------------------------------------------------------------===//
1980
1981 /// SS41I_extract32 - SSE 4.1 extract 32 bits to int reg or memory destination
1982 multiclass SS41I_extract64<bits<8> opc, string OpcodeStr> {
1983   def rr : SS4AIi8<opc, MRMDestReg, (outs GR64:$dst),
1984                  (ins VR128:$src1, i32i8imm:$src2),
1985                  !strconcat(OpcodeStr,
1986                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1987                  [(set GR64:$dst,
1988                   (extractelt (v2i64 VR128:$src1), imm:$src2))]>, OpSize, REX_W;
1989   def mr : SS4AIi8<opc, MRMDestMem, (outs),
1990                  (ins i64mem:$dst, VR128:$src1, i32i8imm:$src2),
1991                  !strconcat(OpcodeStr,
1992                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1993                  [(store (extractelt (v2i64 VR128:$src1), imm:$src2),
1994                           addr:$dst)]>, OpSize, REX_W;
1995 }
1996
1997 defm PEXTRQ      : SS41I_extract64<0x16, "pextrq">;
1998
1999 let isTwoAddress = 1 in {
2000   multiclass SS41I_insert64<bits<8> opc, string OpcodeStr> {
2001     def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
2002                    (ins VR128:$src1, GR64:$src2, i32i8imm:$src3),
2003                    !strconcat(OpcodeStr,
2004                     "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
2005                    [(set VR128:$dst,
2006                      (v2i64 (insertelt VR128:$src1, GR64:$src2, imm:$src3)))]>,
2007                    OpSize, REX_W;
2008     def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
2009                    (ins VR128:$src1, i64mem:$src2, i32i8imm:$src3),
2010                    !strconcat(OpcodeStr,
2011                     "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
2012                    [(set VR128:$dst,
2013                      (v2i64 (insertelt VR128:$src1, (loadi64 addr:$src2),
2014                                        imm:$src3)))]>, OpSize, REX_W;
2015   }
2016 }
2017
2018 defm PINSRQ      : SS41I_insert64<0x22, "pinsrq">;