lib/Target/X86/X86ISelLowering.h

   1 //===-- X86ISelLowering.h - X86 DAG Lowering Interface ----------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that X86 uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #ifndef X86ISELLOWERING_H
  16 #define X86ISELLOWERING_H
  17
  18 #include "X86MachineFunctionInfo.h"
  19 #include "X86RegisterInfo.h"
  20 #include "X86Subtarget.h"
  21 #include "llvm/CodeGen/CallingConvLower.h"
  22 #include "llvm/CodeGen/FastISel.h"
  23 #include "llvm/CodeGen/SelectionDAG.h"
  24 #include "llvm/Target/TargetLowering.h"
  25 #include "llvm/Target/TargetOptions.h"
  26
  27 namespace llvm {
  28   namespace X86ISD {
  29     // X86 Specific DAG Nodes
  30     enum NodeType {
  31       // Start the numbering where the builtin ops leave off.
  32       FIRST_NUMBER = ISD::BUILTIN_OP_END,
  33
  34       /// BSF - Bit scan forward.
  35       /// BSR - Bit scan reverse.
  36       BSF,
  37       BSR,
  38
  39       /// SHLD, SHRD - Double shift instructions. These correspond to
  40       /// X86::SHLDxx and X86::SHRDxx instructions.
  41       SHLD,
  42       SHRD,
  43
  44       /// FAND - Bitwise logical AND of floating point values. This corresponds
  45       /// to X86::ANDPS or X86::ANDPD.
  46       FAND,
  47
  48       /// FOR - Bitwise logical OR of floating point values. This corresponds
  49       /// to X86::ORPS or X86::ORPD.
  50       FOR,
  51
  52       /// FXOR - Bitwise logical XOR of floating point values. This corresponds
  53       /// to X86::XORPS or X86::XORPD.
  54       FXOR,
  55
  56       /// FSRL - Bitwise logical right shift of floating point values. These
  57       /// corresponds to X86::PSRLDQ.
  58       FSRL,
  59
  60       /// CALL - These operations represent an abstract X86 call
  61       /// instruction, which includes a bunch of information.  In particular the
  62       /// operands of these node are:
  63       ///
  64       ///     #0 - The incoming token chain
  65       ///     #1 - The callee
  66       ///     #2 - The number of arg bytes the caller pushes on the stack.
  67       ///     #3 - The number of arg bytes the callee pops off the stack.
  68       ///     #4 - The value to pass in AL/AX/EAX (optional)
  69       ///     #5 - The value to pass in DL/DX/EDX (optional)
  70       ///
  71       /// The result values of these nodes are:
  72       ///
  73       ///     #0 - The outgoing token chain
  74       ///     #1 - The first register result value (optional)
  75       ///     #2 - The second register result value (optional)
  76       ///
  77       CALL,
  78
  79       /// RDTSC_DAG - This operation implements the lowering for
  80       /// readcyclecounter
  81       RDTSC_DAG,
  82
  83       /// X86 compare and logical compare instructions.
  84       CMP, COMI, UCOMI,
  85
  86       /// X86 bit-test instructions.
  87       BT,
  88
  89       /// X86 SetCC. Operand 0 is condition code, and operand 1 is the EFLAGS
  90       /// operand, usually produced by a CMP instruction.
  91       SETCC,
  92
  93       // Same as SETCC except it's materialized with a sbb and the value is all
  94       // one's or all zero's.
  95       SETCC_CARRY,  // R = carry_bit ? ~0 : 0
  96
  97       /// X86 FP SETCC, implemented with CMP{cc}SS/CMP{cc}SD.
  98       /// Operands are two FP values to compare; result is a mask of
  99       /// 0s or 1s.  Generally DTRT for C/C++ with NaNs.
 100       FSETCCss, FSETCCsd,
 101
 102       /// X86 MOVMSK{pd|ps}, extracts sign bits of two or four FP values,
 103       /// result in an integer GPR.  Needs masking for scalar result.
 104       FGETSIGNx86,
 105
 106       /// X86 conditional moves. Operand 0 and operand 1 are the two values
 107       /// to select from. Operand 2 is the condition code, and operand 3 is the
 108       /// flag operand produced by a CMP or TEST instruction. It also writes a
 109       /// flag result.
 110       CMOV,
 111
 112       /// X86 conditional branches. Operand 0 is the chain operand, operand 1
 113       /// is the block to branch if condition is true, operand 2 is the
 114       /// condition code, and operand 3 is the flag operand produced by a CMP
 115       /// or TEST instruction.
 116       BRCOND,
 117
 118       /// Return with a flag operand. Operand 0 is the chain operand, operand
 119       /// 1 is the number of bytes of stack to pop.
 120       RET_FLAG,
 121
 122       /// REP_STOS - Repeat fill, corresponds to X86::REP_STOSx.
 123       REP_STOS,
 124
 125       /// REP_MOVS - Repeat move, corresponds to X86::REP_MOVSx.
 126       REP_MOVS,
 127
 128       /// GlobalBaseReg - On Darwin, this node represents the result of the popl
 129       /// at function entry, used for PIC code.
 130       GlobalBaseReg,
 131
 132       /// Wrapper - A wrapper node for TargetConstantPool,
 133       /// TargetExternalSymbol, and TargetGlobalAddress.
 134       Wrapper,
 135
 136       /// WrapperRIP - Special wrapper used under X86-64 PIC mode for RIP
 137       /// relative displacements.
 138       WrapperRIP,
 139
 140       /// MOVDQ2Q - Copies a 64-bit value from the low word of an XMM vector
 141       /// to an MMX vector.  If you think this is too close to the previous
 142       /// mnemonic, so do I; blame Intel.
 143       MOVDQ2Q,
 144
 145       /// MMX_MOVD2W - Copies a 32-bit value from the low word of a MMX
 146       /// vector to a GPR.
 147       MMX_MOVD2W,
 148
 149       /// PEXTRB - Extract an 8-bit value from a vector and zero extend it to
 150       /// i32, corresponds to X86::PEXTRB.
 151       PEXTRB,
 152
 153       /// PEXTRW - Extract a 16-bit value from a vector and zero extend it to
 154       /// i32, corresponds to X86::PEXTRW.
 155       PEXTRW,
 156
 157       /// INSERTPS - Insert any element of a 4 x float vector into any element
 158       /// of a destination 4 x floatvector.
 159       INSERTPS,
 160
 161       /// PINSRB - Insert the lower 8-bits of a 32-bit value to a vector,
 162       /// corresponds to X86::PINSRB.
 163       PINSRB,
 164
 165       /// PINSRW - Insert the lower 16-bits of a 32-bit value to a vector,
 166       /// corresponds to X86::PINSRW.
 167       PINSRW, MMX_PINSRW,
 168
 169       /// PSHUFB - Shuffle 16 8-bit values within a vector.
 170       PSHUFB,
 171
 172       /// ANDNP - Bitwise Logical AND NOT of Packed FP values.
 173       ANDNP,
 174
 175       /// PSIGN - Copy integer sign.
 176       PSIGN,
 177
 178       /// BLENDV - Blend where the selector is a register.
 179       BLENDV,
 180
 181       /// BLENDI - Blend where the selector is an immediate.
 182       BLENDI,
 183
 184       // SUBUS - Integer sub with unsigned saturation.
 185       SUBUS,
 186
 187       /// HADD - Integer horizontal add.
 188       HADD,
 189
 190       /// HSUB - Integer horizontal sub.
 191       HSUB,
 192
 193       /// FHADD - Floating point horizontal add.
 194       FHADD,
 195
 196       /// FHSUB - Floating point horizontal sub.
 197       FHSUB,
 198
 199       /// UMAX, UMIN - Unsigned integer max and min.
 200       UMAX, UMIN,
 201
 202       /// SMAX, SMIN - Signed integer max and min.
 203       SMAX, SMIN,
 204
 205       /// FMAX, FMIN - Floating point max and min.
 206       ///
 207       FMAX, FMIN,
 208
 209       /// FMAXC, FMINC - Commutative FMIN and FMAX.
 210       FMAXC, FMINC,
 211
 212       /// FRSQRT, FRCP - Floating point reciprocal-sqrt and reciprocal
 213       /// approximation.  Note that these typically require refinement
 214       /// in order to obtain suitable precision.
 215       FRSQRT, FRCP,
 216
 217       // TLSADDR - Thread Local Storage.
 218       TLSADDR,
 219
 220       // TLSBASEADDR - Thread Local Storage. A call to get the start address
 221       // of the TLS block for the current module.
 222       TLSBASEADDR,
 223
 224       // TLSCALL - Thread Local Storage.  When calling to an OS provided
 225       // thunk at the address from an earlier relocation.
 226       TLSCALL,
 227
 228       // EH_RETURN - Exception Handling helpers.
 229       EH_RETURN,
 230
 231       // EH_SJLJ_SETJMP - SjLj exception handling setjmp.
 232       EH_SJLJ_SETJMP,
 233
 234       // EH_SJLJ_LONGJMP - SjLj exception handling longjmp.
 235       EH_SJLJ_LONGJMP,
 236
 237       /// TC_RETURN - Tail call return. See X86TargetLowering::LowerCall for
 238       /// the list of operands.
 239       TC_RETURN,
 240
 241       // VZEXT_MOVL - Vector move low and zero extend.
 242       VZEXT_MOVL,
 243
 244       // VSEXT_MOVL - Vector move low and sign extend.
 245       VSEXT_MOVL,
 246
 247       // VZEXT - Vector integer zero-extend.
 248       VZEXT,
 249
 250       // VSEXT - Vector integer signed-extend.
 251       VSEXT,
 252
 253       // VFPEXT - Vector FP extend.
 254       VFPEXT,
 255
 256       // VFPROUND - Vector FP round.
 257       VFPROUND,
 258
 259       // VSHL, VSRL - 128-bit vector logical left / right shift
 260       VSHLDQ, VSRLDQ,
 261
 262       // VSHL, VSRL, VSRA - Vector shift elements
 263       VSHL, VSRL, VSRA,
 264
 265       // VSHLI, VSRLI, VSRAI - Vector shift elements by immediate
 266       VSHLI, VSRLI, VSRAI,
 267
 268       // CMPP - Vector packed double/float comparison.
 269       CMPP,
 270
 271       // PCMP* - Vector integer comparisons.
 272       PCMPEQ, PCMPGT,
 273
 274       // ADD, SUB, SMUL, etc. - Arithmetic operations with FLAGS results.
 275       ADD, SUB, ADC, SBB, SMUL,
 276       INC, DEC, OR, XOR, AND,
 277
 278       BLSI,   // BLSI - Extract lowest set isolated bit
 279       BLSMSK, // BLSMSK - Get mask up to lowest set bit
 280       BLSR,   // BLSR - Reset lowest set bit
 281
 282       UMUL, // LOW, HI, FLAGS = umul LHS, RHS
 283
 284       // MUL_IMM - X86 specific multiply by immediate.
 285       MUL_IMM,
 286
 287       // PTEST - Vector bitwise comparisons
 288       PTEST,
 289
 290       // TESTP - Vector packed fp sign bitwise comparisons
 291       TESTP,
 292
 293       // Several flavors of instructions with vector shuffle behaviors.
 294       PALIGNR,
 295       PSHUFD,
 296       PSHUFHW,
 297       PSHUFLW,
 298       SHUFP,
 299       MOVDDUP,
 300       MOVSHDUP,
 301       MOVSLDUP,
 302       MOVLHPS,
 303       MOVLHPD,
 304       MOVHLPS,
 305       MOVLPS,
 306       MOVLPD,
 307       MOVSD,
 308       MOVSS,
 309       UNPCKL,
 310       UNPCKH,
 311       VPERMILP,
 312       VPERMV,
 313       VPERMI,
 314       VPERM2X128,
 315       VBROADCAST,
 316
 317       // PMULUDQ - Vector multiply packed unsigned doubleword integers
 318       PMULUDQ,
 319
 320       // FMA nodes
 321       FMADD,
 322       FNMADD,
 323       FMSUB,
 324       FNMSUB,
 325       FMADDSUB,
 326       FMSUBADD,
 327
 328       // VASTART_SAVE_XMM_REGS - Save xmm argument registers to the stack,
 329       // according to %al. An operator is needed so that this can be expanded
 330       // with control flow.
 331       VASTART_SAVE_XMM_REGS,
 332
 333       // WIN_ALLOCA - Windows's _chkstk call to do stack probing.
 334       WIN_ALLOCA,
 335
 336       // SEG_ALLOCA - For allocating variable amounts of stack space when using
 337       // segmented stacks. Check if the current stacklet has enough space, and
 338       // falls back to heap allocation if not.
 339       SEG_ALLOCA,
 340
 341       // WIN_FTOL - Windows's _ftol2 runtime routine to do fptoui.
 342       WIN_FTOL,
 343
 344       // Memory barrier
 345       MEMBARRIER,
 346       MFENCE,
 347       SFENCE,
 348       LFENCE,
 349
 350       // FNSTSW16r - Store FP status word into i16 register.
 351       FNSTSW16r,
 352
 353       // SAHF - Store contents of %ah into %eflags.
 354       SAHF,
 355
 356       // RDRAND - Get a random integer and indicate whether it is valid in CF.
 357       RDRAND,
 358
 359       // RDSEED - Get a NIST SP800-90B & C compliant random integer and
 360       // indicate whether it is valid in CF.
 361       RDSEED,
 362
 363       // PCMP*STRI
 364       PCMPISTRI,
 365       PCMPESTRI,
 366
 367       // XTEST - Test if in transactional execution.
 368       XTEST,
 369
 370       // ATOMADD64_DAG, ATOMSUB64_DAG, ATOMOR64_DAG, ATOMAND64_DAG,
 371       // ATOMXOR64_DAG, ATOMNAND64_DAG, ATOMSWAP64_DAG -
 372       // Atomic 64-bit binary operations.
 373       ATOMADD64_DAG = ISD::FIRST_TARGET_MEMORY_OPCODE,
 374       ATOMSUB64_DAG,
 375       ATOMOR64_DAG,
 376       ATOMXOR64_DAG,
 377       ATOMAND64_DAG,
 378       ATOMNAND64_DAG,
 379       ATOMMAX64_DAG,
 380       ATOMMIN64_DAG,
 381       ATOMUMAX64_DAG,
 382       ATOMUMIN64_DAG,
 383       ATOMSWAP64_DAG,
 384
 385       // LCMPXCHG_DAG, LCMPXCHG8_DAG, LCMPXCHG16_DAG - Compare and swap.
 386       LCMPXCHG_DAG,
 387       LCMPXCHG8_DAG,
 388       LCMPXCHG16_DAG,
 389
 390       // VZEXT_LOAD - Load, scalar_to_vector, and zero extend.
 391       VZEXT_LOAD,
 392
 393       // FNSTCW16m - Store FP control world into i16 memory.
 394       FNSTCW16m,
 395
 396       /// FP_TO_INT*_IN_MEM - This instruction implements FP_TO_SINT with the
 397       /// integer destination in memory and a FP reg source.  This corresponds
 398       /// to the X86::FIST*m instructions and the rounding mode change stuff. It
 399       /// has two inputs (token chain and address) and two outputs (int value
 400       /// and token chain).
 401       FP_TO_INT16_IN_MEM,
 402       FP_TO_INT32_IN_MEM,
 403       FP_TO_INT64_IN_MEM,
 404
 405       /// FILD, FILD_FLAG - This instruction implements SINT_TO_FP with the
 406       /// integer source in memory and FP reg result.  This corresponds to the
 407       /// X86::FILD*m instructions. It has three inputs (token chain, address,
 408       /// and source type) and two outputs (FP value and token chain). FILD_FLAG
 409       /// also produces a flag).
 410       FILD,
 411       FILD_FLAG,
 412
 413       /// FLD - This instruction implements an extending load to FP stack slots.
 414       /// This corresponds to the X86::FLD32m / X86::FLD64m. It takes a chain
 415       /// operand, ptr to load from, and a ValueType node indicating the type
 416       /// to load to.
 417       FLD,
 418
 419       /// FST - This instruction implements a truncating store to FP stack
 420       /// slots. This corresponds to the X86::FST32m / X86::FST64m. It takes a
 421       /// chain operand, value to store, address, and a ValueType to store it
 422       /// as.
 423       FST,
 424
 425       /// VAARG_64 - This instruction grabs the address of the next argument
 426       /// from a va_list. (reads and modifies the va_list in memory)
 427       VAARG_64
 428
 429       // WARNING: Do not add anything in the end unless you want the node to
 430       // have memop! In fact, starting from ATOMADD64_DAG all opcodes will be
 431       // thought as target memory ops!
 432     };
 433   }
 434
 435   /// Define some predicates that are used for node matching.
 436   namespace X86 {
 437     /// isVEXTRACT128Index - Return true if the specified
 438     /// EXTRACT_SUBVECTOR operand specifies a vector extract that is
 439     /// suitable for input to VEXTRACTF128, VEXTRACTI128 instructions.
 440     bool isVEXTRACT128Index(SDNode *N);
 441
 442     /// isVINSERT128Index - Return true if the specified
 443     /// INSERT_SUBVECTOR operand specifies a subvector insert that is
 444     /// suitable for input to VINSERTF128, VINSERTI128 instructions.
 445     bool isVINSERT128Index(SDNode *N);
 446
 447     /// isVEXTRACT256Index - Return true if the specified
 448     /// EXTRACT_SUBVECTOR operand specifies a vector extract that is
 449     /// suitable for input to VEXTRACTF64X4, VEXTRACTI64X4 instructions.
 450     bool isVEXTRACT256Index(SDNode *N);
 451
 452     /// isVINSERT256Index - Return true if the specified
 453     /// INSERT_SUBVECTOR operand specifies a subvector insert that is
 454     /// suitable for input to VINSERTF64X4, VINSERTI64X4 instructions.
 455     bool isVINSERT256Index(SDNode *N);
 456
 457     /// getExtractVEXTRACT128Immediate - Return the appropriate
 458     /// immediate to extract the specified EXTRACT_SUBVECTOR index
 459     /// with VEXTRACTF128, VEXTRACTI128 instructions.
 460     unsigned getExtractVEXTRACT128Immediate(SDNode *N);
 461
 462     /// getInsertVINSERT128Immediate - Return the appropriate
 463     /// immediate to insert at the specified INSERT_SUBVECTOR index
 464     /// with VINSERTF128, VINSERT128 instructions.
 465     unsigned getInsertVINSERT128Immediate(SDNode *N);
 466
 467     /// getExtractVEXTRACT256Immediate - Return the appropriate
 468     /// immediate to extract the specified EXTRACT_SUBVECTOR index
 469     /// with VEXTRACTF64X4, VEXTRACTI64x4 instructions.
 470     unsigned getExtractVEXTRACT256Immediate(SDNode *N);
 471
 472     /// getInsertVINSERT256Immediate - Return the appropriate
 473     /// immediate to insert at the specified INSERT_SUBVECTOR index
 474     /// with VINSERTF64x4, VINSERTI64x4 instructions.
 475     unsigned getInsertVINSERT256Immediate(SDNode *N);
 476
 477     /// isZeroNode - Returns true if Elt is a constant zero or a floating point
 478     /// constant +0.0.
 479     bool isZeroNode(SDValue Elt);
 480
 481     /// isOffsetSuitableForCodeModel - Returns true of the given offset can be
 482     /// fit into displacement field of the instruction.
 483     bool isOffsetSuitableForCodeModel(int64_t Offset, CodeModel::Model M,
 484                                       bool hasSymbolicDisplacement = true);
 485
 486
 487     /// isCalleePop - Determines whether the callee is required to pop its
 488     /// own arguments. Callee pop is necessary to support tail calls.
 489     bool isCalleePop(CallingConv::ID CallingConv,
 490                      bool is64Bit, bool IsVarArg, bool TailCallOpt);
 491   }
 492
 493   //===--------------------------------------------------------------------===//
 494   //  X86TargetLowering - X86 Implementation of the TargetLowering interface
 495   class X86TargetLowering : public TargetLowering {
 496   public:
 497     explicit X86TargetLowering(X86TargetMachine &TM);
 498
 499     virtual unsigned getJumpTableEncoding() const;
 500
 501     virtual MVT getScalarShiftAmountTy(EVT LHSTy) const { return MVT::i8; }
 502
 503     virtual const MCExpr *
 504     LowerCustomJumpTableEntry(const MachineJumpTableInfo *MJTI,
 505                               const MachineBasicBlock *MBB, unsigned uid,
 506                               MCContext &Ctx) const;
 507
 508     /// getPICJumpTableRelocaBase - Returns relocation base for the given PIC
 509     /// jumptable.
 510     virtual SDValue getPICJumpTableRelocBase(SDValue Table,
 511                                              SelectionDAG &DAG) const;
 512     virtual const MCExpr *
 513     getPICJumpTableRelocBaseExpr(const MachineFunction *MF,
 514                                  unsigned JTI, MCContext &Ctx) const;
 515
 516     /// getByValTypeAlignment - Return the desired alignment for ByVal aggregate
 517     /// function arguments in the caller parameter area. For X86, aggregates
 518     /// that contains are placed at 16-byte boundaries while the rest are at
 519     /// 4-byte boundaries.
 520     virtual unsigned getByValTypeAlignment(Type *Ty) const;
 521
 522     /// getOptimalMemOpType - Returns the target specific optimal type for load
 523     /// and store operations as a result of memset, memcpy, and memmove
 524     /// lowering. If DstAlign is zero that means it's safe to destination
 525     /// alignment can satisfy any constraint. Similarly if SrcAlign is zero it
 526     /// means there isn't a need to check it against alignment requirement,
 527     /// probably because the source does not need to be loaded. If 'IsMemset' is
 528     /// true, that means it's expanding a memset. If 'ZeroMemset' is true, that
 529     /// means it's a memset of zero. 'MemcpyStrSrc' indicates whether the memcpy
 530     /// source is constant so it does not need to be loaded.
 531     /// It returns EVT::Other if the type should be determined using generic
 532     /// target-independent logic.
 533     virtual EVT
 534     getOptimalMemOpType(uint64_t Size, unsigned DstAlign, unsigned SrcAlign,
 535                         bool IsMemset, bool ZeroMemset, bool MemcpyStrSrc,
 536                         MachineFunction &MF) const;
 537
 538     /// isSafeMemOpType - Returns true if it's safe to use load / store of the
 539     /// specified type to expand memcpy / memset inline. This is mostly true
 540     /// for all types except for some special cases. For example, on X86
 541     /// targets without SSE2 f64 load / store are done with fldl / fstpl which
 542     /// also does type conversion. Note the specified type doesn't have to be
 543     /// legal as the hook is used before type legalization.
 544     virtual bool isSafeMemOpType(MVT VT) const;
 545
 546     /// allowsUnalignedMemoryAccesses - Returns true if the target allows
 547     /// unaligned memory accesses. of the specified type. Returns whether it
 548     /// is "fast" by reference in the second argument.
 549     virtual bool allowsUnalignedMemoryAccesses(EVT VT, bool *Fast) const;
 550
 551     /// LowerOperation - Provide custom lowering hooks for some operations.
 552     ///
 553     virtual SDValue LowerOperation(SDValue Op, SelectionDAG &DAG) const;
 554
 555     /// ReplaceNodeResults - Replace the results of node with an illegal result
 556     /// type with new values built out of custom code.
 557     ///
 558     virtual void ReplaceNodeResults(SDNode *N, SmallVectorImpl<SDValue>&Results,
 559                                     SelectionDAG &DAG) const;
 560
 561
 562     virtual SDValue PerformDAGCombine(SDNode *N, DAGCombinerInfo &DCI) const;
 563
 564     /// isTypeDesirableForOp - Return true if the target has native support for
 565     /// the specified value type and it is 'desirable' to use the type for the
 566     /// given node type. e.g. On x86 i16 is legal, but undesirable since i16
 567     /// instruction encodings are longer and some i16 instructions are slow.
 568     virtual bool isTypeDesirableForOp(unsigned Opc, EVT VT) const;
 569
 570     /// isTypeDesirable - Return true if the target has native support for the
 571     /// specified value type and it is 'desirable' to use the type. e.g. On x86
 572     /// i16 is legal, but undesirable since i16 instruction encodings are longer
 573     /// and some i16 instructions are slow.
 574     virtual bool IsDesirableToPromoteOp(SDValue Op, EVT &PVT) const;
 575
 576     virtual MachineBasicBlock *
 577       EmitInstrWithCustomInserter(MachineInstr *MI,
 578                                   MachineBasicBlock *MBB) const;
 579
 580
 581     /// getTargetNodeName - This method returns the name of a target specific
 582     /// DAG node.
 583     virtual const char *getTargetNodeName(unsigned Opcode) const;
 584
 585     /// getSetCCResultType - Return the value type to use for ISD::SETCC.
 586     virtual EVT getSetCCResultType(LLVMContext &Context, EVT VT) const;
 587
 588     /// computeMaskedBitsForTargetNode - Determine which of the bits specified
 589     /// in Mask are known to be either zero or one and return them in the
 590     /// KnownZero/KnownOne bitsets.
 591     virtual void computeMaskedBitsForTargetNode(const SDValue Op,
 592                                                 APInt &KnownZero,
 593                                                 APInt &KnownOne,
 594                                                 const SelectionDAG &DAG,
 595                                                 unsigned Depth = 0) const;
 596
 597     // ComputeNumSignBitsForTargetNode - Determine the number of bits in the
 598     // operation that are sign bits.
 599     virtual unsigned ComputeNumSignBitsForTargetNode(SDValue Op,
 600                                                      unsigned Depth) const;
 601
 602     virtual bool
 603     isGAPlusOffset(SDNode *N, const GlobalValue* &GA, int64_t &Offset) const;
 604
 605     SDValue getReturnAddressFrameIndex(SelectionDAG &DAG) const;
 606
 607     virtual bool ExpandInlineAsm(CallInst *CI) const;
 608
 609     ConstraintType getConstraintType(const std::string &Constraint) const;
 610
 611     /// Examine constraint string and operand type and determine a weight value.
 612     /// The operand object must already have been set up with the operand type.
 613     virtual ConstraintWeight getSingleConstraintMatchWeight(
 614       AsmOperandInfo &info, const char *constraint) const;
 615
 616     virtual const char *LowerXConstraint(EVT ConstraintVT) const;
 617
 618     /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
 619     /// vector.  If it is invalid, don't add anything to Ops. If hasMemory is
 620     /// true it means one of the asm constraint of the inline asm instruction
 621     /// being processed is 'm'.
 622     virtual void LowerAsmOperandForConstraint(SDValue Op,
 623                                               std::string &Constraint,
 624                                               std::vector<SDValue> &Ops,
 625                                               SelectionDAG &DAG) const;
 626
 627     /// getRegForInlineAsmConstraint - Given a physical register constraint
 628     /// (e.g. {edx}), return the register number and the register class for the
 629     /// register.  This should only be used for C_Register constraints.  On
 630     /// error, this returns a register number of 0.
 631     std::pair<unsigned, const TargetRegisterClass*>
 632       getRegForInlineAsmConstraint(const std::string &Constraint,
 633                                    MVT VT) const;
 634
 635     /// isLegalAddressingMode - Return true if the addressing mode represented
 636     /// by AM is legal for this target, for a load/store of the specified type.
 637     virtual bool isLegalAddressingMode(const AddrMode &AM, Type *Ty)const;
 638
 639     /// isLegalICmpImmediate - Return true if the specified immediate is legal
 640     /// icmp immediate, that is the target has icmp instructions which can
 641     /// compare a register against the immediate without having to materialize
 642     /// the immediate into a register.
 643     virtual bool isLegalICmpImmediate(int64_t Imm) const;
 644
 645     /// isLegalAddImmediate - Return true if the specified immediate is legal
 646     /// add immediate, that is the target has add instructions which can
 647     /// add a register and the immediate without having to materialize
 648     /// the immediate into a register.
 649     virtual bool isLegalAddImmediate(int64_t Imm) const;
 650
 651     /// isTruncateFree - Return true if it's free to truncate a value of
 652     /// type Ty1 to type Ty2. e.g. On x86 it's free to truncate a i32 value in
 653     /// register EAX to i16 by referencing its sub-register AX.
 654     virtual bool isTruncateFree(Type *Ty1, Type *Ty2) const;
 655     virtual bool isTruncateFree(EVT VT1, EVT VT2) const;
 656
 657     /// isZExtFree - Return true if any actual instruction that defines a
 658     /// value of type Ty1 implicit zero-extends the value to Ty2 in the result
 659     /// register. This does not necessarily include registers defined in
 660     /// unknown ways, such as incoming arguments, or copies from unknown
 661     /// virtual registers. Also, if isTruncateFree(Ty2, Ty1) is true, this
 662     /// does not necessarily apply to truncate instructions. e.g. on x86-64,
 663     /// all instructions that define 32-bit values implicit zero-extend the
 664     /// result out to 64 bits.
 665     virtual bool isZExtFree(Type *Ty1, Type *Ty2) const;
 666     virtual bool isZExtFree(EVT VT1, EVT VT2) const;
 667     virtual bool isZExtFree(SDValue Val, EVT VT2) const;
 668
 669     /// isFMAFasterThanFMulAndFAdd - Return true if an FMA operation is faster
 670     /// than a pair of fmul and fadd instructions. fmuladd intrinsics will be
 671     /// expanded to FMAs when this method returns true, otherwise fmuladd is
 672     /// expanded to fmul + fadd.
 673     virtual bool isFMAFasterThanFMulAndFAdd(EVT VT) const;
 674
 675     /// isNarrowingProfitable - Return true if it's profitable to narrow
 676     /// operations of type VT1 to VT2. e.g. on x86, it's profitable to narrow
 677     /// from i32 to i8 but not from i32 to i16.
 678     virtual bool isNarrowingProfitable(EVT VT1, EVT VT2) const;
 679
 680     /// isFPImmLegal - Returns true if the target can instruction select the
 681     /// specified FP immediate natively. If false, the legalizer will
 682     /// materialize the FP immediate as a load from a constant pool.
 683     virtual bool isFPImmLegal(const APFloat &Imm, EVT VT) const;
 684
 685     /// isShuffleMaskLegal - Targets can use this to indicate that they only
 686     /// support *some* VECTOR_SHUFFLE operations, those with specific masks.
 687     /// By default, if a target supports the VECTOR_SHUFFLE node, all mask
 688     /// values are assumed to be legal.
 689     virtual bool isShuffleMaskLegal(const SmallVectorImpl<int> &Mask,
 690                                     EVT VT) const;
 691
 692     /// isVectorClearMaskLegal - Similar to isShuffleMaskLegal. This is
 693     /// used by Targets can use this to indicate if there is a suitable
 694     /// VECTOR_SHUFFLE that can be used to replace a VAND with a constant
 695     /// pool entry.
 696     virtual bool isVectorClearMaskLegal(const SmallVectorImpl<int> &Mask,
 697                                         EVT VT) const;
 698
 699     /// ShouldShrinkFPConstant - If true, then instruction selection should
 700     /// seek to shrink the FP constant of the specified type to a smaller type
 701     /// in order to save space and / or reduce runtime.
 702     virtual bool ShouldShrinkFPConstant(EVT VT) const {
 703       // Don't shrink FP constpool if SSE2 is available since cvtss2sd is more
 704       // expensive than a straight movsd. On the other hand, it's important to
 705       // shrink long double fp constant since fldt is very slow.
 706       return !X86ScalarSSEf64 || VT == MVT::f80;
 707     }
 708
 709     const X86Subtarget* getSubtarget() const {
 710       return Subtarget;
 711     }
 712
 713     /// isScalarFPTypeInSSEReg - Return true if the specified scalar FP type is
 714     /// computed in an SSE register, not on the X87 floating point stack.
 715     bool isScalarFPTypeInSSEReg(EVT VT) const {
 716       return (VT == MVT::f64 && X86ScalarSSEf64) || // f64 is when SSE2
 717       (VT == MVT::f32 && X86ScalarSSEf32);   // f32 is when SSE1
 718     }
 719
 720     /// isTargetFTOL - Return true if the target uses the MSVC _ftol2 routine
 721     /// for fptoui.
 722     bool isTargetFTOL() const {
 723       return Subtarget->isTargetWindows() && !Subtarget->is64Bit();
 724     }
 725
 726     /// isIntegerTypeFTOL - Return true if the MSVC _ftol2 routine should be
 727     /// used for fptoui to the given type.
 728     bool isIntegerTypeFTOL(EVT VT) const {
 729       return isTargetFTOL() && VT == MVT::i64;
 730     }
 731
 732     /// createFastISel - This method returns a target specific FastISel object,
 733     /// or null if the target does not support "fast" ISel.
 734     virtual FastISel *createFastISel(FunctionLoweringInfo &funcInfo,
 735                                      const TargetLibraryInfo *libInfo) const;
 736
 737     /// getStackCookieLocation - Return true if the target stores stack
 738     /// protector cookies at a fixed offset in some non-standard address
 739     /// space, and populates the address space and offset as
 740     /// appropriate.
 741     virtual bool getStackCookieLocation(unsigned &AddressSpace, unsigned &Offset) const;
 742
 743     SDValue BuildFILD(SDValue Op, EVT SrcVT, SDValue Chain, SDValue StackSlot,
 744                       SelectionDAG &DAG) const;
 745
 746     /// \brief Reset the operation actions based on target options.
 747     virtual void resetOperationActions();
 748
 749   protected:
 750     std::pair<const TargetRegisterClass*, uint8_t>
 751     findRepresentativeClass(MVT VT) const;
 752
 753   private:
 754     /// Subtarget - Keep a pointer to the X86Subtarget around so that we can
 755     /// make the right decision when generating code for different targets.
 756     const X86Subtarget *Subtarget;
 757     const DataLayout *TD;
 758
 759     /// Used to store the TargetOptions so that we don't waste time resetting
 760     /// the operation actions unless we have to.
 761     TargetOptions TO;
 762
 763     /// X86ScalarSSEf32, X86ScalarSSEf64 - Select between SSE or x87
 764     /// floating point ops.
 765     /// When SSE is available, use it for f32 operations.
 766     /// When SSE2 is available, use it for f64 operations.
 767     bool X86ScalarSSEf32;
 768     bool X86ScalarSSEf64;
 769
 770     /// LegalFPImmediates - A list of legal fp immediates.
 771     std::vector<APFloat> LegalFPImmediates;
 772
 773     /// addLegalFPImmediate - Indicate that this x86 target can instruction
 774     /// select the specified FP immediate natively.
 775     void addLegalFPImmediate(const APFloat& Imm) {
 776       LegalFPImmediates.push_back(Imm);
 777     }
 778
 779     SDValue LowerCallResult(SDValue Chain, SDValue InFlag,
 780                             CallingConv::ID CallConv, bool isVarArg,
 781                             const SmallVectorImpl<ISD::InputArg> &Ins,
 782                             SDLoc dl, SelectionDAG &DAG,
 783                             SmallVectorImpl<SDValue> &InVals) const;
 784     SDValue LowerMemArgument(SDValue Chain,
 785                              CallingConv::ID CallConv,
 786                              const SmallVectorImpl<ISD::InputArg> &ArgInfo,
 787                              SDLoc dl, SelectionDAG &DAG,
 788                              const CCValAssign &VA,  MachineFrameInfo *MFI,
 789                               unsigned i) const;
 790     SDValue LowerMemOpCallTo(SDValue Chain, SDValue StackPtr, SDValue Arg,
 791                              SDLoc dl, SelectionDAG &DAG,
 792                              const CCValAssign &VA,
 793                              ISD::ArgFlagsTy Flags) const;
 794
 795     // Call lowering helpers.
 796
 797     /// IsEligibleForTailCallOptimization - Check whether the call is eligible
 798     /// for tail call optimization. Targets which want to do tail call
 799     /// optimization should implement this function.
 800     bool IsEligibleForTailCallOptimization(SDValue Callee,
 801                                            CallingConv::ID CalleeCC,
 802                                            bool isVarArg,
 803                                            bool isCalleeStructRet,
 804                                            bool isCallerStructRet,
 805                                            Type *RetTy,
 806                                     const SmallVectorImpl<ISD::OutputArg> &Outs,
 807                                     const SmallVectorImpl<SDValue> &OutVals,
 808                                     const SmallVectorImpl<ISD::InputArg> &Ins,
 809                                            SelectionDAG& DAG) const;
 810     bool IsCalleePop(bool isVarArg, CallingConv::ID CallConv) const;
 811     SDValue EmitTailCallLoadRetAddr(SelectionDAG &DAG, SDValue &OutRetAddr,
 812                                 SDValue Chain, bool IsTailCall, bool Is64Bit,
 813                                 int FPDiff, SDLoc dl) const;
 814
 815     unsigned GetAlignedArgumentStackSize(unsigned StackSize,
 816                                          SelectionDAG &DAG) const;
 817
 818     std::pair<SDValue,SDValue> FP_TO_INTHelper(SDValue Op, SelectionDAG &DAG,
 819                                                bool isSigned,
 820                                                bool isReplace) const;
 821
 822     SDValue LowerAsSplatVectorLoad(SDValue SrcOp, EVT VT, SDLoc dl,
 823                                    SelectionDAG &DAG) const;
 824     SDValue LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG) const;
 825     SDValue LowerVECTOR_SHUFFLE(SDValue Op, SelectionDAG &DAG) const;
 826     SDValue LowerEXTRACT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) const;
 827     SDValue LowerINSERT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) const;
 828     SDValue LowerConstantPool(SDValue Op, SelectionDAG &DAG) const;
 829     SDValue LowerBlockAddress(SDValue Op, SelectionDAG &DAG) const;
 830     SDValue LowerGlobalAddress(const GlobalValue *GV, SDLoc dl,
 831                                int64_t Offset, SelectionDAG &DAG) const;
 832     SDValue LowerGlobalAddress(SDValue Op, SelectionDAG &DAG) const;
 833     SDValue LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) const;
 834     SDValue LowerExternalSymbol(SDValue Op, SelectionDAG &DAG) const;
 835     SDValue LowerShiftParts(SDValue Op, SelectionDAG &DAG) const;
 836     SDValue LowerBITCAST(SDValue op, SelectionDAG &DAG) const;
 837     SDValue LowerSINT_TO_FP(SDValue Op, SelectionDAG &DAG) const;
 838     SDValue LowerUINT_TO_FP(SDValue Op, SelectionDAG &DAG) const;
 839     SDValue LowerUINT_TO_FP_i64(SDValue Op, SelectionDAG &DAG) const;
 840     SDValue LowerUINT_TO_FP_i32(SDValue Op, SelectionDAG &DAG) const;
 841     SDValue lowerUINT_TO_FP_vec(SDValue Op, SelectionDAG &DAG) const;
 842     SDValue LowerTRUNCATE(SDValue Op, SelectionDAG &DAG) const;
 843     SDValue LowerZERO_EXTEND(SDValue Op, SelectionDAG &DAG) const;
 844     SDValue LowerSIGN_EXTEND(SDValue Op, SelectionDAG &DAG) const;
 845     SDValue LowerANY_EXTEND(SDValue Op, SelectionDAG &DAG) const;
 846     SDValue LowerFP_TO_SINT(SDValue Op, SelectionDAG &DAG) const;
 847     SDValue LowerFP_TO_UINT(SDValue Op, SelectionDAG &DAG) const;
 848     SDValue LowerFABS(SDValue Op, SelectionDAG &DAG) const;
 849     SDValue LowerFNEG(SDValue Op, SelectionDAG &DAG) const;
 850     SDValue LowerFCOPYSIGN(SDValue Op, SelectionDAG &DAG) const;
 851     SDValue LowerToBT(SDValue And, ISD::CondCode CC,
 852                       SDLoc dl, SelectionDAG &DAG) const;
 853     SDValue LowerSETCC(SDValue Op, SelectionDAG &DAG) const;
 854     SDValue LowerSELECT(SDValue Op, SelectionDAG &DAG) const;
 855     SDValue LowerBRCOND(SDValue Op, SelectionDAG &DAG) const;
 856     SDValue LowerMEMSET(SDValue Op, SelectionDAG &DAG) const;
 857     SDValue LowerJumpTable(SDValue Op, SelectionDAG &DAG) const;
 858     SDValue LowerDYNAMIC_STACKALLOC(SDValue Op, SelectionDAG &DAG) const;
 859     SDValue LowerVASTART(SDValue Op, SelectionDAG &DAG) const;
 860     SDValue LowerVAARG(SDValue Op, SelectionDAG &DAG) const;
 861     SDValue LowerRETURNADDR(SDValue Op, SelectionDAG &DAG) const;
 862     SDValue LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) const;
 863     SDValue LowerFRAME_TO_ARGS_OFFSET(SDValue Op, SelectionDAG &DAG) const;
 864     SDValue LowerEH_RETURN(SDValue Op, SelectionDAG &DAG) const;
 865     SDValue lowerEH_SJLJ_SETJMP(SDValue Op, SelectionDAG &DAG) const;
 866     SDValue lowerEH_SJLJ_LONGJMP(SDValue Op, SelectionDAG &DAG) const;
 867     SDValue LowerINIT_TRAMPOLINE(SDValue Op, SelectionDAG &DAG) const;
 868     SDValue LowerFLT_ROUNDS_(SDValue Op, SelectionDAG &DAG) const;
 869     SDValue LowerShift(SDValue Op, SelectionDAG &DAG) const;
 870     SDValue LowerSDIV(SDValue Op, SelectionDAG &DAG) const;
 871     SDValue LowerSIGN_EXTEND_INREG(SDValue Op, SelectionDAG &DAG) const;
 872     SDValue LowerFSINCOS(SDValue Op, SelectionDAG &DAG) const;
 873
 874     // Utility functions to help LowerVECTOR_SHUFFLE & LowerBUILD_VECTOR
 875     SDValue LowerVectorBroadcast(SDValue Op, SelectionDAG &DAG) const;
 876     SDValue NormalizeVectorShuffle(SDValue Op, SelectionDAG &DAG) const;
 877     SDValue buildFromShuffleMostly(SDValue Op, SelectionDAG &DAG) const;
 878
 879     SDValue LowerVectorAllZeroTest(SDValue Op, SelectionDAG &DAG) const;
 880
 881     SDValue LowerVectorIntExtend(SDValue Op, SelectionDAG &DAG) const;
 882
 883     virtual SDValue
 884       LowerFormalArguments(SDValue Chain,
 885                            CallingConv::ID CallConv, bool isVarArg,
 886                            const SmallVectorImpl<ISD::InputArg> &Ins,
 887                            SDLoc dl, SelectionDAG &DAG,
 888                            SmallVectorImpl<SDValue> &InVals) const;
 889     virtual SDValue
 890       LowerCall(CallLoweringInfo &CLI,
 891                 SmallVectorImpl<SDValue> &InVals) const;
 892
 893     virtual SDValue
 894       LowerReturn(SDValue Chain,
 895                   CallingConv::ID CallConv, bool isVarArg,
 896                   const SmallVectorImpl<ISD::OutputArg> &Outs,
 897                   const SmallVectorImpl<SDValue> &OutVals,
 898                   SDLoc dl, SelectionDAG &DAG) const;
 899
 900     virtual bool isUsedByReturnOnly(SDNode *N, SDValue &Chain) const;
 901
 902     virtual bool mayBeEmittedAsTailCall(CallInst *CI) const;
 903
 904     virtual MVT
 905     getTypeForExtArgOrReturn(MVT VT, ISD::NodeType ExtendKind) const;
 906
 907     virtual bool
 908     CanLowerReturn(CallingConv::ID CallConv, MachineFunction &MF,
 909                    bool isVarArg,
 910                    const SmallVectorImpl<ISD::OutputArg> &Outs,
 911                    LLVMContext &Context) const;
 912
 913     /// Utility function to emit atomic-load-arith operations (and, or, xor,
 914     /// nand, max, min, umax, umin). It takes the corresponding instruction to
 915     /// expand, the associated machine basic block, and the associated X86
 916     /// opcodes for reg/reg.
 917     MachineBasicBlock *EmitAtomicLoadArith(MachineInstr *MI,
 918                                            MachineBasicBlock *MBB) const;
 919
 920     /// Utility function to emit atomic-load-arith operations (and, or, xor,
 921     /// nand, add, sub, swap) for 64-bit operands on 32-bit target.
 922     MachineBasicBlock *EmitAtomicLoadArith6432(MachineInstr *MI,
 923                                                MachineBasicBlock *MBB) const;
 924
 925     // Utility function to emit the low-level va_arg code for X86-64.
 926     MachineBasicBlock *EmitVAARG64WithCustomInserter(
 927                        MachineInstr *MI,
 928                        MachineBasicBlock *MBB) const;
 929
 930     /// Utility function to emit the xmm reg save portion of va_start.
 931     MachineBasicBlock *EmitVAStartSaveXMMRegsWithCustomInserter(
 932                                                    MachineInstr *BInstr,
 933                                                    MachineBasicBlock *BB) const;
 934
 935     MachineBasicBlock *EmitLoweredSelect(MachineInstr *I,
 936                                          MachineBasicBlock *BB) const;
 937
 938     MachineBasicBlock *EmitLoweredWinAlloca(MachineInstr *MI,
 939                                               MachineBasicBlock *BB) const;
 940
 941     MachineBasicBlock *EmitLoweredSegAlloca(MachineInstr *MI,
 942                                             MachineBasicBlock *BB,
 943                                             bool Is64Bit) const;
 944
 945     MachineBasicBlock *EmitLoweredTLSCall(MachineInstr *MI,
 946                                           MachineBasicBlock *BB) const;
 947
 948     MachineBasicBlock *emitLoweredTLSAddr(MachineInstr *MI,
 949                                           MachineBasicBlock *BB) const;
 950
 951     MachineBasicBlock *emitEHSjLjSetJmp(MachineInstr *MI,
 952                                         MachineBasicBlock *MBB) const;
 953
 954     MachineBasicBlock *emitEHSjLjLongJmp(MachineInstr *MI,
 955                                          MachineBasicBlock *MBB) const;
 956
 957     /// Emit nodes that will be selected as "test Op0,Op0", or something
 958     /// equivalent, for use with the given x86 condition code.
 959     SDValue EmitTest(SDValue Op0, unsigned X86CC, SelectionDAG &DAG) const;
 960
 961     /// Emit nodes that will be selected as "cmp Op0,Op1", or something
 962     /// equivalent, for use with the given x86 condition code.
 963     SDValue EmitCmp(SDValue Op0, SDValue Op1, unsigned X86CC,
 964                     SelectionDAG &DAG) const;
 965
 966     /// Convert a comparison if required by the subtarget.
 967     SDValue ConvertCmpIfNecessary(SDValue Cmp, SelectionDAG &DAG) const;
 968   };
 969
 970   namespace X86 {
 971     FastISel *createFastISel(FunctionLoweringInfo &funcInfo,
 972                              const TargetLibraryInfo *libInfo);
 973   }
 974 }
 975
 976 #endif    // X86ISELLOWERING_H