lib/Target/X86/X86ISelLowering.h

   1 //===-- X86ISelLowering.h - X86 DAG Lowering Interface ----------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that X86 uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #ifndef X86ISELLOWERING_H
  16 #define X86ISELLOWERING_H
  17
  18 #include "X86Subtarget.h"
  19 #include "X86RegisterInfo.h"
  20 #include "X86MachineFunctionInfo.h"
  21 #include "llvm/Target/TargetLowering.h"
  22 #include "llvm/Target/TargetOptions.h"
  23 #include "llvm/CodeGen/FastISel.h"
  24 #include "llvm/CodeGen/SelectionDAG.h"
  25 #include "llvm/CodeGen/CallingConvLower.h"
  26
  27 namespace llvm {
  28   namespace X86ISD {
  29     // X86 Specific DAG Nodes
  30     enum NodeType {
  31       // Start the numbering where the builtin ops leave off.
  32       FIRST_NUMBER = ISD::BUILTIN_OP_END,
  33
  34       /// BSF - Bit scan forward.
  35       /// BSR - Bit scan reverse.
  36       BSF,
  37       BSR,
  38
  39       /// SHLD, SHRD - Double shift instructions. These correspond to
  40       /// X86::SHLDxx and X86::SHRDxx instructions.
  41       SHLD,
  42       SHRD,
  43
  44       /// FAND - Bitwise logical AND of floating point values. This corresponds
  45       /// to X86::ANDPS or X86::ANDPD.
  46       FAND,
  47
  48       /// FOR - Bitwise logical OR of floating point values. This corresponds
  49       /// to X86::ORPS or X86::ORPD.
  50       FOR,
  51
  52       /// FXOR - Bitwise logical XOR of floating point values. This corresponds
  53       /// to X86::XORPS or X86::XORPD.
  54       FXOR,
  55
  56       /// FSRL - Bitwise logical right shift of floating point values. These
  57       /// corresponds to X86::PSRLDQ.
  58       FSRL,
  59
  60       /// CALL - These operations represent an abstract X86 call
  61       /// instruction, which includes a bunch of information.  In particular the
  62       /// operands of these node are:
  63       ///
  64       ///     #0 - The incoming token chain
  65       ///     #1 - The callee
  66       ///     #2 - The number of arg bytes the caller pushes on the stack.
  67       ///     #3 - The number of arg bytes the callee pops off the stack.
  68       ///     #4 - The value to pass in AL/AX/EAX (optional)
  69       ///     #5 - The value to pass in DL/DX/EDX (optional)
  70       ///
  71       /// The result values of these nodes are:
  72       ///
  73       ///     #0 - The outgoing token chain
  74       ///     #1 - The first register result value (optional)
  75       ///     #2 - The second register result value (optional)
  76       ///
  77       CALL,
  78
  79       /// RDTSC_DAG - This operation implements the lowering for
  80       /// readcyclecounter
  81       RDTSC_DAG,
  82
  83       /// X86 compare and logical compare instructions.
  84       CMP, COMI, UCOMI,
  85
  86       /// X86 bit-test instructions.
  87       BT,
  88
  89       /// X86 SetCC. Operand 0 is condition code, and operand 1 is the EFLAGS
  90       /// operand, usually produced by a CMP instruction.
  91       SETCC,
  92
  93       // Same as SETCC except it's materialized with a sbb and the value is all
  94       // one's or all zero's.
  95       SETCC_CARRY,  // R = carry_bit ? ~0 : 0
  96
  97       /// X86 FP SETCC, implemented with CMP{cc}SS/CMP{cc}SD.
  98       /// Operands are two FP values to compare; result is a mask of
  99       /// 0s or 1s.  Generally DTRT for C/C++ with NaNs.
 100       FSETCCss, FSETCCsd,
 101
 102       /// X86 MOVMSK{pd|ps}, extracts sign bits of two or four FP values,
 103       /// result in an integer GPR.  Needs masking for scalar result.
 104       FGETSIGNx86,
 105
 106       /// X86 conditional moves. Operand 0 and operand 1 are the two values
 107       /// to select from. Operand 2 is the condition code, and operand 3 is the
 108       /// flag operand produced by a CMP or TEST instruction. It also writes a
 109       /// flag result.
 110       CMOV,
 111
 112       /// X86 conditional branches. Operand 0 is the chain operand, operand 1
 113       /// is the block to branch if condition is true, operand 2 is the
 114       /// condition code, and operand 3 is the flag operand produced by a CMP
 115       /// or TEST instruction.
 116       BRCOND,
 117
 118       /// Return with a flag operand. Operand 0 is the chain operand, operand
 119       /// 1 is the number of bytes of stack to pop.
 120       RET_FLAG,
 121
 122       /// REP_STOS - Repeat fill, corresponds to X86::REP_STOSx.
 123       REP_STOS,
 124
 125       /// REP_MOVS - Repeat move, corresponds to X86::REP_MOVSx.
 126       REP_MOVS,
 127
 128       /// GlobalBaseReg - On Darwin, this node represents the result of the popl
 129       /// at function entry, used for PIC code.
 130       GlobalBaseReg,
 131
 132       /// Wrapper - A wrapper node for TargetConstantPool,
 133       /// TargetExternalSymbol, and TargetGlobalAddress.
 134       Wrapper,
 135
 136       /// WrapperRIP - Special wrapper used under X86-64 PIC mode for RIP
 137       /// relative displacements.
 138       WrapperRIP,
 139
 140       /// MOVQ2DQ - Copies a 64-bit value from an MMX vector to the low word
 141       /// of an XMM vector, with the high word zero filled.
 142       MOVQ2DQ,
 143
 144       /// MOVDQ2Q - Copies a 64-bit value from the low word of an XMM vector
 145       /// to an MMX vector.  If you think this is too close to the previous
 146       /// mnemonic, so do I; blame Intel.
 147       MOVDQ2Q,
 148
 149       /// PEXTRB - Extract an 8-bit value from a vector and zero extend it to
 150       /// i32, corresponds to X86::PEXTRB.
 151       PEXTRB,
 152
 153       /// PEXTRW - Extract a 16-bit value from a vector and zero extend it to
 154       /// i32, corresponds to X86::PEXTRW.
 155       PEXTRW,
 156
 157       /// INSERTPS - Insert any element of a 4 x float vector into any element
 158       /// of a destination 4 x floatvector.
 159       INSERTPS,
 160
 161       /// PINSRB - Insert the lower 8-bits of a 32-bit value to a vector,
 162       /// corresponds to X86::PINSRB.
 163       PINSRB,
 164
 165       /// PINSRW - Insert the lower 16-bits of a 32-bit value to a vector,
 166       /// corresponds to X86::PINSRW.
 167       PINSRW, MMX_PINSRW,
 168
 169       /// PSHUFB - Shuffle 16 8-bit values within a vector.
 170       PSHUFB,
 171
 172       /// ANDNP - Bitwise Logical AND NOT of Packed FP values.
 173       ANDNP,
 174
 175       /// PSIGN - Copy integer sign.
 176       PSIGN,
 177
 178       /// BLENDV - Blend where the selector is an XMM.
 179       BLENDV,
 180
 181       /// BLENDxx - Blend where the selector is an immediate.
 182       BLENDPW,
 183       BLENDPS,
 184       BLENDPD,
 185
 186       /// HADD - Integer horizontal add.
 187       HADD,
 188
 189       /// HSUB - Integer horizontal sub.
 190       HSUB,
 191
 192       /// FHADD - Floating point horizontal add.
 193       FHADD,
 194
 195       /// FHSUB - Floating point horizontal sub.
 196       FHSUB,
 197
 198       /// FMAX, FMIN - Floating point max and min.
 199       ///
 200       FMAX, FMIN,
 201
 202       /// FRSQRT, FRCP - Floating point reciprocal-sqrt and reciprocal
 203       /// approximation.  Note that these typically require refinement
 204       /// in order to obtain suitable precision.
 205       FRSQRT, FRCP,
 206
 207       // TLSADDR - Thread Local Storage.
 208       TLSADDR,
 209
 210       // TLSCALL - Thread Local Storage.  When calling to an OS provided
 211       // thunk at the address from an earlier relocation.
 212       TLSCALL,
 213
 214       // EH_RETURN - Exception Handling helpers.
 215       EH_RETURN,
 216
 217       /// TC_RETURN - Tail call return.
 218       ///   operand #0 chain
 219       ///   operand #1 callee (register or absolute)
 220       ///   operand #2 stack adjustment
 221       ///   operand #3 optional in flag
 222       TC_RETURN,
 223
 224       // VZEXT_MOVL - Vector move low and zero extend.
 225       VZEXT_MOVL,
 226
 227       // VSEXT_MOVL - Vector move low and sign extend.
 228       VSEXT_MOVL,
 229
 230       // VSHL, VSRL - 128-bit vector logical left / right shift
 231       VSHLDQ, VSRLDQ,
 232
 233       // VSHL, VSRL, VSRA - Vector shift elements
 234       VSHL, VSRL, VSRA,
 235
 236       // VSHLI, VSRLI, VSRAI - Vector shift elements by immediate
 237       VSHLI, VSRLI, VSRAI,
 238
 239       // CMPP - Vector packed double/float comparison.
 240       CMPP,
 241
 242       // PCMP* - Vector integer comparisons.
 243       PCMPEQ, PCMPGT,
 244
 245       // VPCOM, VPCOMU - XOP Vector integer comparisons.
 246       VPCOM, VPCOMU,
 247
 248       // ADD, SUB, SMUL, etc. - Arithmetic operations with FLAGS results.
 249       ADD, SUB, ADC, SBB, SMUL,
 250       INC, DEC, OR, XOR, AND,
 251
 252       ANDN, // ANDN - Bitwise AND NOT with FLAGS results.
 253
 254       BLSI,   // BLSI - Extract lowest set isolated bit
 255       BLSMSK, // BLSMSK - Get mask up to lowest set bit
 256       BLSR,   // BLSR - Reset lowest set bit
 257
 258       UMUL, // LOW, HI, FLAGS = umul LHS, RHS
 259
 260       // MUL_IMM - X86 specific multiply by immediate.
 261       MUL_IMM,
 262
 263       // PTEST - Vector bitwise comparisons
 264       PTEST,
 265
 266       // TESTP - Vector packed fp sign bitwise comparisons
 267       TESTP,
 268
 269       // Several flavors of instructions with vector shuffle behaviors.
 270       PALIGN,
 271       PSHUFD,
 272       PSHUFHW,
 273       PSHUFLW,
 274       SHUFP,
 275       MOVDDUP,
 276       MOVSHDUP,
 277       MOVSLDUP,
 278       MOVLHPS,
 279       MOVLHPD,
 280       MOVHLPS,
 281       MOVLPS,
 282       MOVLPD,
 283       MOVSD,
 284       MOVSS,
 285       UNPCKL,
 286       UNPCKH,
 287       VPERMILP,
 288       VPERMD,
 289       VPERMQ,
 290       VPERMPS,
 291       VPERMPD,
 292       VPERM2X128,
 293       VBROADCAST,
 294
 295       // PMULUDQ - Vector multiply packed unsigned doubleword integers
 296       PMULUDQ,
 297
 298       // VASTART_SAVE_XMM_REGS - Save xmm argument registers to the stack,
 299       // according to %al. An operator is needed so that this can be expanded
 300       // with control flow.
 301       VASTART_SAVE_XMM_REGS,
 302
 303       // WIN_ALLOCA - Windows's _chkstk call to do stack probing.
 304       WIN_ALLOCA,
 305
 306       // SEG_ALLOCA - For allocating variable amounts of stack space when using
 307       // segmented stacks. Check if the current stacklet has enough space, and
 308       // falls back to heap allocation if not.
 309       SEG_ALLOCA,
 310
 311       // WIN_FTOL - Windows's _ftol2 runtime routine to do fptoui.
 312       WIN_FTOL,
 313
 314       // Memory barrier
 315       MEMBARRIER,
 316       MFENCE,
 317       SFENCE,
 318       LFENCE,
 319
 320       // ATOMADD64_DAG, ATOMSUB64_DAG, ATOMOR64_DAG, ATOMAND64_DAG,
 321       // ATOMXOR64_DAG, ATOMNAND64_DAG, ATOMSWAP64_DAG -
 322       // Atomic 64-bit binary operations.
 323       ATOMADD64_DAG = ISD::FIRST_TARGET_MEMORY_OPCODE,
 324       ATOMSUB64_DAG,
 325       ATOMOR64_DAG,
 326       ATOMXOR64_DAG,
 327       ATOMAND64_DAG,
 328       ATOMNAND64_DAG,
 329       ATOMSWAP64_DAG,
 330
 331       // LCMPXCHG_DAG, LCMPXCHG8_DAG, LCMPXCHG16_DAG - Compare and swap.
 332       LCMPXCHG_DAG,
 333       LCMPXCHG8_DAG,
 334       LCMPXCHG16_DAG,
 335
 336       // VZEXT_LOAD - Load, scalar_to_vector, and zero extend.
 337       VZEXT_LOAD,
 338
 339       // FNSTCW16m - Store FP control world into i16 memory.
 340       FNSTCW16m,
 341
 342       /// FP_TO_INT*_IN_MEM - This instruction implements FP_TO_SINT with the
 343       /// integer destination in memory and a FP reg source.  This corresponds
 344       /// to the X86::FIST*m instructions and the rounding mode change stuff. It
 345       /// has two inputs (token chain and address) and two outputs (int value
 346       /// and token chain).
 347       FP_TO_INT16_IN_MEM,
 348       FP_TO_INT32_IN_MEM,
 349       FP_TO_INT64_IN_MEM,
 350
 351       /// FILD, FILD_FLAG - This instruction implements SINT_TO_FP with the
 352       /// integer source in memory and FP reg result.  This corresponds to the
 353       /// X86::FILD*m instructions. It has three inputs (token chain, address,
 354       /// and source type) and two outputs (FP value and token chain). FILD_FLAG
 355       /// also produces a flag).
 356       FILD,
 357       FILD_FLAG,
 358
 359       /// FLD - This instruction implements an extending load to FP stack slots.
 360       /// This corresponds to the X86::FLD32m / X86::FLD64m. It takes a chain
 361       /// operand, ptr to load from, and a ValueType node indicating the type
 362       /// to load to.
 363       FLD,
 364
 365       /// FST - This instruction implements a truncating store to FP stack
 366       /// slots. This corresponds to the X86::FST32m / X86::FST64m. It takes a
 367       /// chain operand, value to store, address, and a ValueType to store it
 368       /// as.
 369       FST,
 370
 371       /// VAARG_64 - This instruction grabs the address of the next argument
 372       /// from a va_list. (reads and modifies the va_list in memory)
 373       VAARG_64
 374
 375       // WARNING: Do not add anything in the end unless you want the node to
 376       // have memop! In fact, starting from ATOMADD64_DAG all opcodes will be
 377       // thought as target memory ops!
 378     };
 379   }
 380
 381   /// Define some predicates that are used for node matching.
 382   namespace X86 {
 383     /// isVEXTRACTF128Index - Return true if the specified
 384     /// EXTRACT_SUBVECTOR operand specifies a vector extract that is
 385     /// suitable for input to VEXTRACTF128.
 386     bool isVEXTRACTF128Index(SDNode *N);
 387
 388     /// isVINSERTF128Index - Return true if the specified
 389     /// INSERT_SUBVECTOR operand specifies a subvector insert that is
 390     /// suitable for input to VINSERTF128.
 391     bool isVINSERTF128Index(SDNode *N);
 392
 393     /// getExtractVEXTRACTF128Immediate - Return the appropriate
 394     /// immediate to extract the specified EXTRACT_SUBVECTOR index
 395     /// with VEXTRACTF128 instructions.
 396     unsigned getExtractVEXTRACTF128Immediate(SDNode *N);
 397
 398     /// getInsertVINSERTF128Immediate - Return the appropriate
 399     /// immediate to insert at the specified INSERT_SUBVECTOR index
 400     /// with VINSERTF128 instructions.
 401     unsigned getInsertVINSERTF128Immediate(SDNode *N);
 402
 403     /// isZeroNode - Returns true if Elt is a constant zero or a floating point
 404     /// constant +0.0.
 405     bool isZeroNode(SDValue Elt);
 406
 407     /// isOffsetSuitableForCodeModel - Returns true of the given offset can be
 408     /// fit into displacement field of the instruction.
 409     bool isOffsetSuitableForCodeModel(int64_t Offset, CodeModel::Model M,
 410                                       bool hasSymbolicDisplacement = true);
 411
 412
 413     /// isCalleePop - Determines whether the callee is required to pop its
 414     /// own arguments. Callee pop is necessary to support tail calls.
 415     bool isCalleePop(CallingConv::ID CallingConv,
 416                      bool is64Bit, bool IsVarArg, bool TailCallOpt);
 417   }
 418
 419   //===--------------------------------------------------------------------===//
 420   //  X86TargetLowering - X86 Implementation of the TargetLowering interface
 421   class X86TargetLowering : public TargetLowering {
 422   public:
 423     explicit X86TargetLowering(X86TargetMachine &TM);
 424
 425     virtual unsigned getJumpTableEncoding() const;
 426
 427     virtual MVT getShiftAmountTy(EVT LHSTy) const { return MVT::i8; }
 428
 429     virtual const MCExpr *
 430     LowerCustomJumpTableEntry(const MachineJumpTableInfo *MJTI,
 431                               const MachineBasicBlock *MBB, unsigned uid,
 432                               MCContext &Ctx) const;
 433
 434     /// getPICJumpTableRelocaBase - Returns relocation base for the given PIC
 435     /// jumptable.
 436     virtual SDValue getPICJumpTableRelocBase(SDValue Table,
 437                                              SelectionDAG &DAG) const;
 438     virtual const MCExpr *
 439     getPICJumpTableRelocBaseExpr(const MachineFunction *MF,
 440                                  unsigned JTI, MCContext &Ctx) const;
 441
 442     /// getStackPtrReg - Return the stack pointer register we are using: either
 443     /// ESP or RSP.
 444     unsigned getStackPtrReg() const { return X86StackPtr; }
 445
 446     /// getByValTypeAlignment - Return the desired alignment for ByVal aggregate
 447     /// function arguments in the caller parameter area. For X86, aggregates
 448     /// that contains are placed at 16-byte boundaries while the rest are at
 449     /// 4-byte boundaries.
 450     virtual unsigned getByValTypeAlignment(Type *Ty) const;
 451
 452     /// getOptimalMemOpType - Returns the target specific optimal type for load
 453     /// and store operations as a result of memset, memcpy, and memmove
 454     /// lowering. If DstAlign is zero that means it's safe to destination
 455     /// alignment can satisfy any constraint. Similarly if SrcAlign is zero it
 456     /// means there isn't a need to check it against alignment requirement,
 457     /// probably because the source does not need to be loaded. If
 458     /// 'IsZeroVal' is true, that means it's safe to return a
 459     /// non-scalar-integer type, e.g. empty string source, constant, or loaded
 460     /// from memory. 'MemcpyStrSrc' indicates whether the memcpy source is
 461     /// constant so it does not need to be loaded.
 462     /// It returns EVT::Other if the type should be determined using generic
 463     /// target-independent logic.
 464     virtual EVT
 465     getOptimalMemOpType(uint64_t Size, unsigned DstAlign, unsigned SrcAlign,
 466                         bool IsZeroVal, bool MemcpyStrSrc,
 467                         MachineFunction &MF) const;
 468
 469     /// allowsUnalignedMemoryAccesses - Returns true if the target allows
 470     /// unaligned memory accesses. of the specified type.
 471     virtual bool allowsUnalignedMemoryAccesses(EVT VT) const {
 472       return true;
 473     }
 474
 475     /// LowerOperation - Provide custom lowering hooks for some operations.
 476     ///
 477     virtual SDValue LowerOperation(SDValue Op, SelectionDAG &DAG) const;
 478
 479     /// ReplaceNodeResults - Replace the results of node with an illegal result
 480     /// type with new values built out of custom code.
 481     ///
 482     virtual void ReplaceNodeResults(SDNode *N, SmallVectorImpl<SDValue>&Results,
 483                                     SelectionDAG &DAG) const;
 484
 485
 486     virtual SDValue PerformDAGCombine(SDNode *N, DAGCombinerInfo &DCI) const;
 487
 488     /// isTypeDesirableForOp - Return true if the target has native support for
 489     /// the specified value type and it is 'desirable' to use the type for the
 490     /// given node type. e.g. On x86 i16 is legal, but undesirable since i16
 491     /// instruction encodings are longer and some i16 instructions are slow.
 492     virtual bool isTypeDesirableForOp(unsigned Opc, EVT VT) const;
 493
 494     /// isTypeDesirable - Return true if the target has native support for the
 495     /// specified value type and it is 'desirable' to use the type. e.g. On x86
 496     /// i16 is legal, but undesirable since i16 instruction encodings are longer
 497     /// and some i16 instructions are slow.
 498     virtual bool IsDesirableToPromoteOp(SDValue Op, EVT &PVT) const;
 499
 500     virtual MachineBasicBlock *
 501       EmitInstrWithCustomInserter(MachineInstr *MI,
 502                                   MachineBasicBlock *MBB) const;
 503
 504
 505     /// getTargetNodeName - This method returns the name of a target specific
 506     /// DAG node.
 507     virtual const char *getTargetNodeName(unsigned Opcode) const;
 508
 509     /// getSetCCResultType - Return the value type to use for ISD::SETCC.
 510     virtual EVT getSetCCResultType(EVT VT) const;
 511
 512     /// computeMaskedBitsForTargetNode - Determine which of the bits specified
 513     /// in Mask are known to be either zero or one and return them in the
 514     /// KnownZero/KnownOne bitsets.
 515     virtual void computeMaskedBitsForTargetNode(const SDValue Op,
 516                                                 APInt &KnownZero,
 517                                                 APInt &KnownOne,
 518                                                 const SelectionDAG &DAG,
 519                                                 unsigned Depth = 0) const;
 520
 521     // ComputeNumSignBitsForTargetNode - Determine the number of bits in the
 522     // operation that are sign bits.
 523     virtual unsigned ComputeNumSignBitsForTargetNode(SDValue Op,
 524                                                      unsigned Depth) const;
 525
 526     virtual bool
 527     isGAPlusOffset(SDNode *N, const GlobalValue* &GA, int64_t &Offset) const;
 528
 529     SDValue getReturnAddressFrameIndex(SelectionDAG &DAG) const;
 530
 531     virtual bool ExpandInlineAsm(CallInst *CI) const;
 532
 533     ConstraintType getConstraintType(const std::string &Constraint) const;
 534
 535     /// Examine constraint string and operand type and determine a weight value.
 536     /// The operand object must already have been set up with the operand type.
 537     virtual ConstraintWeight getSingleConstraintMatchWeight(
 538       AsmOperandInfo &info, const char *constraint) const;
 539
 540     virtual const char *LowerXConstraint(EVT ConstraintVT) const;
 541
 542     /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
 543     /// vector.  If it is invalid, don't add anything to Ops. If hasMemory is
 544     /// true it means one of the asm constraint of the inline asm instruction
 545     /// being processed is 'm'.
 546     virtual void LowerAsmOperandForConstraint(SDValue Op,
 547                                               std::string &Constraint,
 548                                               std::vector<SDValue> &Ops,
 549                                               SelectionDAG &DAG) const;
 550
 551     /// getRegForInlineAsmConstraint - Given a physical register constraint
 552     /// (e.g. {edx}), return the register number and the register class for the
 553     /// register.  This should only be used for C_Register constraints.  On
 554     /// error, this returns a register number of 0.
 555     std::pair<unsigned, const TargetRegisterClass*>
 556       getRegForInlineAsmConstraint(const std::string &Constraint,
 557                                    EVT VT) const;
 558
 559     /// isLegalAddressingMode - Return true if the addressing mode represented
 560     /// by AM is legal for this target, for a load/store of the specified type.
 561     virtual bool isLegalAddressingMode(const AddrMode &AM, Type *Ty)const;
 562
 563     /// isTruncateFree - Return true if it's free to truncate a value of
 564     /// type Ty1 to type Ty2. e.g. On x86 it's free to truncate a i32 value in
 565     /// register EAX to i16 by referencing its sub-register AX.
 566     virtual bool isTruncateFree(Type *Ty1, Type *Ty2) const;
 567     virtual bool isTruncateFree(EVT VT1, EVT VT2) const;
 568
 569     /// isZExtFree - Return true if any actual instruction that defines a
 570     /// value of type Ty1 implicit zero-extends the value to Ty2 in the result
 571     /// register. This does not necessarily include registers defined in
 572     /// unknown ways, such as incoming arguments, or copies from unknown
 573     /// virtual registers. Also, if isTruncateFree(Ty2, Ty1) is true, this
 574     /// does not necessarily apply to truncate instructions. e.g. on x86-64,
 575     /// all instructions that define 32-bit values implicit zero-extend the
 576     /// result out to 64 bits.
 577     virtual bool isZExtFree(Type *Ty1, Type *Ty2) const;
 578     virtual bool isZExtFree(EVT VT1, EVT VT2) const;
 579
 580     /// isNarrowingProfitable - Return true if it's profitable to narrow
 581     /// operations of type VT1 to VT2. e.g. on x86, it's profitable to narrow
 582     /// from i32 to i8 but not from i32 to i16.
 583     virtual bool isNarrowingProfitable(EVT VT1, EVT VT2) const;
 584
 585     /// isFPImmLegal - Returns true if the target can instruction select the
 586     /// specified FP immediate natively. If false, the legalizer will
 587     /// materialize the FP immediate as a load from a constant pool.
 588     virtual bool isFPImmLegal(const APFloat &Imm, EVT VT) const;
 589
 590     /// isShuffleMaskLegal - Targets can use this to indicate that they only
 591     /// support *some* VECTOR_SHUFFLE operations, those with specific masks.
 592     /// By default, if a target supports the VECTOR_SHUFFLE node, all mask
 593     /// values are assumed to be legal.
 594     virtual bool isShuffleMaskLegal(const SmallVectorImpl<int> &Mask,
 595                                     EVT VT) const;
 596
 597     /// isVectorClearMaskLegal - Similar to isShuffleMaskLegal. This is
 598     /// used by Targets can use this to indicate if there is a suitable
 599     /// VECTOR_SHUFFLE that can be used to replace a VAND with a constant
 600     /// pool entry.
 601     virtual bool isVectorClearMaskLegal(const SmallVectorImpl<int> &Mask,
 602                                         EVT VT) const;
 603
 604     /// ShouldShrinkFPConstant - If true, then instruction selection should
 605     /// seek to shrink the FP constant of the specified type to a smaller type
 606     /// in order to save space and / or reduce runtime.
 607     virtual bool ShouldShrinkFPConstant(EVT VT) const {
 608       // Don't shrink FP constpool if SSE2 is available since cvtss2sd is more
 609       // expensive than a straight movsd. On the other hand, it's important to
 610       // shrink long double fp constant since fldt is very slow.
 611       return !X86ScalarSSEf64 || VT == MVT::f80;
 612     }
 613
 614     const X86Subtarget* getSubtarget() const {
 615       return Subtarget;
 616     }
 617
 618     /// isScalarFPTypeInSSEReg - Return true if the specified scalar FP type is
 619     /// computed in an SSE register, not on the X87 floating point stack.
 620     bool isScalarFPTypeInSSEReg(EVT VT) const {
 621       return (VT == MVT::f64 && X86ScalarSSEf64) || // f64 is when SSE2
 622       (VT == MVT::f32 && X86ScalarSSEf32);   // f32 is when SSE1
 623     }
 624
 625     /// isTargetFTOL - Return true if the target uses the MSVC _ftol2 routine
 626     /// for fptoui.
 627     bool isTargetFTOL() const {
 628       return Subtarget->isTargetWindows() && !Subtarget->is64Bit();
 629     }
 630
 631     /// isIntegerTypeFTOL - Return true if the MSVC _ftol2 routine should be
 632     /// used for fptoui to the given type.
 633     bool isIntegerTypeFTOL(EVT VT) const {
 634       return isTargetFTOL() && VT == MVT::i64;
 635     }
 636
 637     /// createFastISel - This method returns a target specific FastISel object,
 638     /// or null if the target does not support "fast" ISel.
 639     virtual FastISel *createFastISel(FunctionLoweringInfo &funcInfo) const;
 640
 641     /// getStackCookieLocation - Return true if the target stores stack
 642     /// protector cookies at a fixed offset in some non-standard address
 643     /// space, and populates the address space and offset as
 644     /// appropriate.
 645     virtual bool getStackCookieLocation(unsigned &AddressSpace, unsigned &Offset) const;
 646
 647     SDValue BuildFILD(SDValue Op, EVT SrcVT, SDValue Chain, SDValue StackSlot,
 648                       SelectionDAG &DAG) const;
 649
 650   protected:
 651     std::pair<const TargetRegisterClass*, uint8_t>
 652     findRepresentativeClass(EVT VT) const;
 653
 654   private:
 655     /// Subtarget - Keep a pointer to the X86Subtarget around so that we can
 656     /// make the right decision when generating code for different targets.
 657     const X86Subtarget *Subtarget;
 658     const X86RegisterInfo *RegInfo;
 659     const TargetData *TD;
 660
 661     /// X86StackPtr - X86 physical register used as stack ptr.
 662     unsigned X86StackPtr;
 663
 664     /// X86ScalarSSEf32, X86ScalarSSEf64 - Select between SSE or x87
 665     /// floating point ops.
 666     /// When SSE is available, use it for f32 operations.
 667     /// When SSE2 is available, use it for f64 operations.
 668     bool X86ScalarSSEf32;
 669     bool X86ScalarSSEf64;
 670
 671     /// LegalFPImmediates - A list of legal fp immediates.
 672     std::vector<APFloat> LegalFPImmediates;
 673
 674     /// addLegalFPImmediate - Indicate that this x86 target can instruction
 675     /// select the specified FP immediate natively.
 676     void addLegalFPImmediate(const APFloat& Imm) {
 677       LegalFPImmediates.push_back(Imm);
 678     }
 679
 680     SDValue LowerCallResult(SDValue Chain, SDValue InFlag,
 681                             CallingConv::ID CallConv, bool isVarArg,
 682                             const SmallVectorImpl<ISD::InputArg> &Ins,
 683                             DebugLoc dl, SelectionDAG &DAG,
 684                             SmallVectorImpl<SDValue> &InVals) const;
 685     SDValue LowerMemArgument(SDValue Chain,
 686                              CallingConv::ID CallConv,
 687                              const SmallVectorImpl<ISD::InputArg> &ArgInfo,
 688                              DebugLoc dl, SelectionDAG &DAG,
 689                              const CCValAssign &VA,  MachineFrameInfo *MFI,
 690                               unsigned i) const;
 691     SDValue LowerMemOpCallTo(SDValue Chain, SDValue StackPtr, SDValue Arg,
 692                              DebugLoc dl, SelectionDAG &DAG,
 693                              const CCValAssign &VA,
 694                              ISD::ArgFlagsTy Flags) const;
 695
 696     // Call lowering helpers.
 697
 698     /// IsEligibleForTailCallOptimization - Check whether the call is eligible
 699     /// for tail call optimization. Targets which want to do tail call
 700     /// optimization should implement this function.
 701     bool IsEligibleForTailCallOptimization(SDValue Callee,
 702                                            CallingConv::ID CalleeCC,
 703                                            bool isVarArg,
 704                                            bool isCalleeStructRet,
 705                                            bool isCallerStructRet,
 706                                     const SmallVectorImpl<ISD::OutputArg> &Outs,
 707                                     const SmallVectorImpl<SDValue> &OutVals,
 708                                     const SmallVectorImpl<ISD::InputArg> &Ins,
 709                                            SelectionDAG& DAG) const;
 710     bool IsCalleePop(bool isVarArg, CallingConv::ID CallConv) const;
 711     SDValue EmitTailCallLoadRetAddr(SelectionDAG &DAG, SDValue &OutRetAddr,
 712                                 SDValue Chain, bool IsTailCall, bool Is64Bit,
 713                                 int FPDiff, DebugLoc dl) const;
 714
 715     unsigned GetAlignedArgumentStackSize(unsigned StackSize,
 716                                          SelectionDAG &DAG) const;
 717
 718     std::pair<SDValue,SDValue> FP_TO_INTHelper(SDValue Op, SelectionDAG &DAG,
 719                                                bool isSigned,
 720                                                bool isReplace) const;
 721
 722     SDValue LowerAsSplatVectorLoad(SDValue SrcOp, EVT VT, DebugLoc dl,
 723                                    SelectionDAG &DAG) const;
 724     SDValue LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG) const;
 725     SDValue LowerCONCAT_VECTORS(SDValue Op, SelectionDAG &DAG) const;
 726     SDValue LowerVECTOR_SHUFFLE(SDValue Op, SelectionDAG &DAG) const;
 727     SDValue LowerEXTRACT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) const;
 728     SDValue LowerEXTRACT_VECTOR_ELT_SSE4(SDValue Op, SelectionDAG &DAG) const;
 729     SDValue LowerINSERT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) const;
 730     SDValue LowerINSERT_VECTOR_ELT_SSE4(SDValue Op, SelectionDAG &DAG) const;
 731     SDValue LowerSCALAR_TO_VECTOR(SDValue Op, SelectionDAG &DAG) const;
 732     SDValue LowerEXTRACT_SUBVECTOR(SDValue Op, SelectionDAG &DAG) const;
 733     SDValue LowerINSERT_SUBVECTOR(SDValue Op, SelectionDAG &DAG) const;
 734     SDValue LowerConstantPool(SDValue Op, SelectionDAG &DAG) const;
 735     SDValue LowerBlockAddress(SDValue Op, SelectionDAG &DAG) const;
 736     SDValue LowerGlobalAddress(const GlobalValue *GV, DebugLoc dl,
 737                                int64_t Offset, SelectionDAG &DAG) const;
 738     SDValue LowerGlobalAddress(SDValue Op, SelectionDAG &DAG) const;
 739     SDValue LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) const;
 740     SDValue LowerExternalSymbol(SDValue Op, SelectionDAG &DAG) const;
 741     SDValue LowerShiftParts(SDValue Op, SelectionDAG &DAG) const;
 742     SDValue LowerBITCAST(SDValue op, SelectionDAG &DAG) const;
 743     SDValue LowerSINT_TO_FP(SDValue Op, SelectionDAG &DAG) const;
 744     SDValue LowerUINT_TO_FP(SDValue Op, SelectionDAG &DAG) const;
 745     SDValue LowerUINT_TO_FP_i64(SDValue Op, SelectionDAG &DAG) const;
 746     SDValue LowerUINT_TO_FP_i32(SDValue Op, SelectionDAG &DAG) const;
 747     SDValue LowerFP_TO_SINT(SDValue Op, SelectionDAG &DAG) const;
 748     SDValue LowerFP_TO_UINT(SDValue Op, SelectionDAG &DAG) const;
 749     SDValue LowerFABS(SDValue Op, SelectionDAG &DAG) const;
 750     SDValue LowerFNEG(SDValue Op, SelectionDAG &DAG) const;
 751     SDValue LowerFCOPYSIGN(SDValue Op, SelectionDAG &DAG) const;
 752     SDValue LowerFGETSIGN(SDValue Op, SelectionDAG &DAG) const;
 753     SDValue LowerToBT(SDValue And, ISD::CondCode CC,
 754                       DebugLoc dl, SelectionDAG &DAG) const;
 755     SDValue LowerSETCC(SDValue Op, SelectionDAG &DAG) const;
 756     SDValue LowerVSETCC(SDValue Op, SelectionDAG &DAG) const;
 757     SDValue LowerSELECT(SDValue Op, SelectionDAG &DAG) const;
 758     SDValue LowerBRCOND(SDValue Op, SelectionDAG &DAG) const;
 759     SDValue LowerMEMSET(SDValue Op, SelectionDAG &DAG) const;
 760     SDValue LowerJumpTable(SDValue Op, SelectionDAG &DAG) const;
 761     SDValue LowerDYNAMIC_STACKALLOC(SDValue Op, SelectionDAG &DAG) const;
 762     SDValue LowerVASTART(SDValue Op, SelectionDAG &DAG) const;
 763     SDValue LowerVAARG(SDValue Op, SelectionDAG &DAG) const;
 764     SDValue LowerVACOPY(SDValue Op, SelectionDAG &DAG) const;
 765     SDValue LowerINTRINSIC_WO_CHAIN(SDValue Op, SelectionDAG &DAG) const;
 766     SDValue LowerRETURNADDR(SDValue Op, SelectionDAG &DAG) const;
 767     SDValue LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) const;
 768     SDValue LowerFRAME_TO_ARGS_OFFSET(SDValue Op, SelectionDAG &DAG) const;
 769     SDValue LowerEH_RETURN(SDValue Op, SelectionDAG &DAG) const;
 770     SDValue LowerINIT_TRAMPOLINE(SDValue Op, SelectionDAG &DAG) const;
 771     SDValue LowerADJUST_TRAMPOLINE(SDValue Op, SelectionDAG &DAG) const;
 772     SDValue LowerFLT_ROUNDS_(SDValue Op, SelectionDAG &DAG) const;
 773     SDValue LowerCTLZ(SDValue Op, SelectionDAG &DAG) const;
 774     SDValue LowerCTLZ_ZERO_UNDEF(SDValue Op, SelectionDAG &DAG) const;
 775     SDValue LowerCTTZ(SDValue Op, SelectionDAG &DAG) const;
 776     SDValue LowerADD(SDValue Op, SelectionDAG &DAG) const;
 777     SDValue LowerSUB(SDValue Op, SelectionDAG &DAG) const;
 778     SDValue LowerMUL(SDValue Op, SelectionDAG &DAG) const;
 779     SDValue LowerShift(SDValue Op, SelectionDAG &DAG) const;
 780     SDValue LowerXALUO(SDValue Op, SelectionDAG &DAG) const;
 781
 782     SDValue LowerCMP_SWAP(SDValue Op, SelectionDAG &DAG) const;
 783     SDValue LowerLOAD_SUB(SDValue Op, SelectionDAG &DAG) const;
 784     SDValue LowerREADCYCLECOUNTER(SDValue Op, SelectionDAG &DAG) const;
 785     SDValue LowerMEMBARRIER(SDValue Op, SelectionDAG &DAG) const;
 786     SDValue LowerATOMIC_FENCE(SDValue Op, SelectionDAG &DAG) const;
 787     SDValue LowerSIGN_EXTEND_INREG(SDValue Op, SelectionDAG &DAG) const;
 788     SDValue PerformTruncateCombine(SDNode* N, SelectionDAG &DAG, DAGCombinerInfo &DCI) const;
 789
 790     // Utility functions to help LowerVECTOR_SHUFFLE
 791     SDValue LowerVECTOR_SHUFFLEv8i16(SDValue Op, SelectionDAG &DAG) const;
 792     SDValue LowerVectorBroadcast(SDValue &Op, SelectionDAG &DAG) const;
 793     SDValue NormalizeVectorShuffle(SDValue Op, SelectionDAG &DAG) const;
 794
 795     virtual SDValue
 796       LowerFormalArguments(SDValue Chain,
 797                            CallingConv::ID CallConv, bool isVarArg,
 798                            const SmallVectorImpl<ISD::InputArg> &Ins,
 799                            DebugLoc dl, SelectionDAG &DAG,
 800                            SmallVectorImpl<SDValue> &InVals) const;
 801     virtual SDValue
 802       LowerCall(SDValue Chain, SDValue Callee, CallingConv::ID CallConv,
 803                 bool isVarArg, bool doesNotRet, bool &isTailCall,
 804                 const SmallVectorImpl<ISD::OutputArg> &Outs,
 805                 const SmallVectorImpl<SDValue> &OutVals,
 806                 const SmallVectorImpl<ISD::InputArg> &Ins,
 807                 DebugLoc dl, SelectionDAG &DAG,
 808                 SmallVectorImpl<SDValue> &InVals) const;
 809
 810     virtual SDValue
 811       LowerReturn(SDValue Chain,
 812                   CallingConv::ID CallConv, bool isVarArg,
 813                   const SmallVectorImpl<ISD::OutputArg> &Outs,
 814                   const SmallVectorImpl<SDValue> &OutVals,
 815                   DebugLoc dl, SelectionDAG &DAG) const;
 816
 817     virtual bool isUsedByReturnOnly(SDNode *N, SDValue &Chain) const;
 818
 819     virtual bool mayBeEmittedAsTailCall(CallInst *CI) const;
 820
 821     virtual EVT
 822     getTypeForExtArgOrReturn(LLVMContext &Context, EVT VT,
 823                              ISD::NodeType ExtendKind) const;
 824
 825     virtual bool
 826     CanLowerReturn(CallingConv::ID CallConv, MachineFunction &MF,
 827                    bool isVarArg,
 828                    const SmallVectorImpl<ISD::OutputArg> &Outs,
 829                    LLVMContext &Context) const;
 830
 831     void ReplaceATOMIC_BINARY_64(SDNode *N, SmallVectorImpl<SDValue> &Results,
 832                                  SelectionDAG &DAG, unsigned NewOp) const;
 833
 834     /// Utility function to emit string processing sse4.2 instructions
 835     /// that return in xmm0.
 836     /// This takes the instruction to expand, the associated machine basic
 837     /// block, the number of args, and whether or not the second arg is
 838     /// in memory or not.
 839     MachineBasicBlock *EmitPCMP(MachineInstr *BInstr, MachineBasicBlock *BB,
 840                                 unsigned argNum, bool inMem) const;
 841
 842     /// Utility functions to emit monitor and mwait instructions. These
 843     /// need to make sure that the arguments to the intrinsic are in the
 844     /// correct registers.
 845     MachineBasicBlock *EmitMonitor(MachineInstr *MI,
 846                                    MachineBasicBlock *BB) const;
 847     MachineBasicBlock *EmitMwait(MachineInstr *MI, MachineBasicBlock *BB) const;
 848
 849     /// Utility function to emit atomic bitwise operations (and, or, xor).
 850     /// It takes the bitwise instruction to expand, the associated machine basic
 851     /// block, and the associated X86 opcodes for reg/reg and reg/imm.
 852     MachineBasicBlock *EmitAtomicBitwiseWithCustomInserter(
 853                                                     MachineInstr *BInstr,
 854                                                     MachineBasicBlock *BB,
 855                                                     unsigned regOpc,
 856                                                     unsigned immOpc,
 857                                                     unsigned loadOpc,
 858                                                     unsigned cxchgOpc,
 859                                                     unsigned notOpc,
 860                                                     unsigned EAXreg,
 861                                               const TargetRegisterClass *RC,
 862                                                     bool Invert = false) const;
 863
 864     MachineBasicBlock *EmitAtomicBit6432WithCustomInserter(
 865                                                     MachineInstr *BInstr,
 866                                                     MachineBasicBlock *BB,
 867                                                     unsigned regOpcL,
 868                                                     unsigned regOpcH,
 869                                                     unsigned immOpcL,
 870                                                     unsigned immOpcH,
 871                                                     bool Invert = false) const;
 872
 873     /// Utility function to emit atomic min and max.  It takes the min/max
 874     /// instruction to expand, the associated basic block, and the associated
 875     /// cmov opcode for moving the min or max value.
 876     MachineBasicBlock *EmitAtomicMinMaxWithCustomInserter(MachineInstr *BInstr,
 877                                                           MachineBasicBlock *BB,
 878                                                         unsigned cmovOpc) const;
 879
 880     // Utility function to emit the low-level va_arg code for X86-64.
 881     MachineBasicBlock *EmitVAARG64WithCustomInserter(
 882                        MachineInstr *MI,
 883                        MachineBasicBlock *MBB) const;
 884
 885     /// Utility function to emit the xmm reg save portion of va_start.
 886     MachineBasicBlock *EmitVAStartSaveXMMRegsWithCustomInserter(
 887                                                    MachineInstr *BInstr,
 888                                                    MachineBasicBlock *BB) const;
 889
 890     MachineBasicBlock *EmitLoweredSelect(MachineInstr *I,
 891                                          MachineBasicBlock *BB) const;
 892
 893     MachineBasicBlock *EmitLoweredWinAlloca(MachineInstr *MI,
 894                                               MachineBasicBlock *BB) const;
 895
 896     MachineBasicBlock *EmitLoweredSegAlloca(MachineInstr *MI,
 897                                             MachineBasicBlock *BB,
 898                                             bool Is64Bit) const;
 899
 900     MachineBasicBlock *EmitLoweredTLSCall(MachineInstr *MI,
 901                                           MachineBasicBlock *BB) const;
 902
 903     MachineBasicBlock *emitLoweredTLSAddr(MachineInstr *MI,
 904                                           MachineBasicBlock *BB) const;
 905
 906     /// Emit nodes that will be selected as "test Op0,Op0", or something
 907     /// equivalent, for use with the given x86 condition code.
 908     SDValue EmitTest(SDValue Op0, unsigned X86CC, SelectionDAG &DAG) const;
 909
 910     /// Emit nodes that will be selected as "cmp Op0,Op1", or something
 911     /// equivalent, for use with the given x86 condition code.
 912     SDValue EmitCmp(SDValue Op0, SDValue Op1, unsigned X86CC,
 913                     SelectionDAG &DAG) const;
 914   };
 915
 916   namespace X86 {
 917     FastISel *createFastISel(FunctionLoweringInfo &funcInfo);
 918   }
 919 }
 920
 921 #endif    // X86ISELLOWERING_H