lib/Target/X86/X86ISelLowering.h

   1 //===-- X86ISelLowering.h - X86 DAG Lowering Interface ----------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that X86 uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #ifndef X86ISELLOWERING_H
  16 #define X86ISELLOWERING_H
  17
  18 #include "X86Subtarget.h"
  19 #include "X86RegisterInfo.h"
  20 #include "X86MachineFunctionInfo.h"
  21 #include "llvm/Target/TargetLowering.h"
  22 #include "llvm/CodeGen/FastISel.h"
  23 #include "llvm/CodeGen/SelectionDAG.h"
  24 #include "llvm/CodeGen/CallingConvLower.h"
  25
  26 namespace llvm {
  27   namespace X86ISD {
  28     // X86 Specific DAG Nodes
  29     enum NodeType {
  30       // Start the numbering where the builtin ops leave off.
  31       FIRST_NUMBER = ISD::BUILTIN_OP_END,
  32
  33       /// BSF - Bit scan forward.
  34       /// BSR - Bit scan reverse.
  35       BSF,
  36       BSR,
  37
  38       /// SHLD, SHRD - Double shift instructions. These correspond to
  39       /// X86::SHLDxx and X86::SHRDxx instructions.
  40       SHLD,
  41       SHRD,
  42
  43       /// FAND - Bitwise logical AND of floating point values. This corresponds
  44       /// to X86::ANDPS or X86::ANDPD.
  45       FAND,
  46
  47       /// FOR - Bitwise logical OR of floating point values. This corresponds
  48       /// to X86::ORPS or X86::ORPD.
  49       FOR,
  50
  51       /// FXOR - Bitwise logical XOR of floating point values. This corresponds
  52       /// to X86::XORPS or X86::XORPD.
  53       FXOR,
  54
  55       /// FSRL - Bitwise logical right shift of floating point values. These
  56       /// corresponds to X86::PSRLDQ.
  57       FSRL,
  58
  59       /// FILD, FILD_FLAG - This instruction implements SINT_TO_FP with the
  60       /// integer source in memory and FP reg result.  This corresponds to the
  61       /// X86::FILD*m instructions. It has three inputs (token chain, address,
  62       /// and source type) and two outputs (FP value and token chain). FILD_FLAG
  63       /// also produces a flag).
  64       FILD,
  65       FILD_FLAG,
  66
  67       /// FP_TO_INT*_IN_MEM - This instruction implements FP_TO_SINT with the
  68       /// integer destination in memory and a FP reg source.  This corresponds
  69       /// to the X86::FIST*m instructions and the rounding mode change stuff. It
  70       /// has two inputs (token chain and address) and two outputs (int value
  71       /// and token chain).
  72       FP_TO_INT16_IN_MEM,
  73       FP_TO_INT32_IN_MEM,
  74       FP_TO_INT64_IN_MEM,
  75
  76       /// FLD - This instruction implements an extending load to FP stack slots.
  77       /// This corresponds to the X86::FLD32m / X86::FLD64m. It takes a chain
  78       /// operand, ptr to load from, and a ValueType node indicating the type
  79       /// to load to.
  80       FLD,
  81
  82       /// FST - This instruction implements a truncating store to FP stack
  83       /// slots. This corresponds to the X86::FST32m / X86::FST64m. It takes a
  84       /// chain operand, value to store, address, and a ValueType to store it
  85       /// as.
  86       FST,
  87
  88       /// CALL - These operations represent an abstract X86 call
  89       /// instruction, which includes a bunch of information.  In particular the
  90       /// operands of these node are:
  91       ///
  92       ///     #0 - The incoming token chain
  93       ///     #1 - The callee
  94       ///     #2 - The number of arg bytes the caller pushes on the stack.
  95       ///     #3 - The number of arg bytes the callee pops off the stack.
  96       ///     #4 - The value to pass in AL/AX/EAX (optional)
  97       ///     #5 - The value to pass in DL/DX/EDX (optional)
  98       ///
  99       /// The result values of these nodes are:
 100       ///
 101       ///     #0 - The outgoing token chain
 102       ///     #1 - The first register result value (optional)
 103       ///     #2 - The second register result value (optional)
 104       ///
 105       CALL,
 106
 107       /// RDTSC_DAG - This operation implements the lowering for
 108       /// readcyclecounter
 109       RDTSC_DAG,
 110
 111       /// X86 compare and logical compare instructions.
 112       CMP, COMI, UCOMI,
 113
 114       /// X86 bit-test instructions.
 115       BT,
 116
 117       /// X86 SetCC. Operand 0 is condition code, and operand 1 is the flag
 118       /// operand produced by a CMP instruction.
 119       SETCC,
 120
 121       // Same as SETCC except it's materialized with a sbb and the value is all
 122       // one's or all zero's.
 123       SETCC_CARRY,
 124
 125       /// X86 conditional moves. Operand 0 and operand 1 are the two values
 126       /// to select from. Operand 2 is the condition code, and operand 3 is the
 127       /// flag operand produced by a CMP or TEST instruction. It also writes a
 128       /// flag result.
 129       CMOV,
 130
 131       /// X86 conditional branches. Operand 0 is the chain operand, operand 1
 132       /// is the block to branch if condition is true, operand 2 is the
 133       /// condition code, and operand 3 is the flag operand produced by a CMP
 134       /// or TEST instruction.
 135       BRCOND,
 136
 137       /// Return with a flag operand. Operand 0 is the chain operand, operand
 138       /// 1 is the number of bytes of stack to pop.
 139       RET_FLAG,
 140
 141       /// REP_STOS - Repeat fill, corresponds to X86::REP_STOSx.
 142       REP_STOS,
 143
 144       /// REP_MOVS - Repeat move, corresponds to X86::REP_MOVSx.
 145       REP_MOVS,
 146
 147       /// GlobalBaseReg - On Darwin, this node represents the result of the popl
 148       /// at function entry, used for PIC code.
 149       GlobalBaseReg,
 150
 151       /// Wrapper - A wrapper node for TargetConstantPool,
 152       /// TargetExternalSymbol, and TargetGlobalAddress.
 153       Wrapper,
 154
 155       /// WrapperRIP - Special wrapper used under X86-64 PIC mode for RIP
 156       /// relative displacements.
 157       WrapperRIP,
 158
 159       /// MOVQ2DQ - Copies a 64-bit value from a vector to another vector.
 160       /// Can be used to move a vector value from a MMX register to a XMM
 161       /// register.
 162       MOVQ2DQ,
 163
 164       /// PEXTRB - Extract an 8-bit value from a vector and zero extend it to
 165       /// i32, corresponds to X86::PEXTRB.
 166       PEXTRB,
 167
 168       /// PEXTRW - Extract a 16-bit value from a vector and zero extend it to
 169       /// i32, corresponds to X86::PEXTRW.
 170       PEXTRW,
 171
 172       /// INSERTPS - Insert any element of a 4 x float vector into any element
 173       /// of a destination 4 x floatvector.
 174       INSERTPS,
 175
 176       /// PINSRB - Insert the lower 8-bits of a 32-bit value to a vector,
 177       /// corresponds to X86::PINSRB.
 178       PINSRB,
 179
 180       /// PINSRW - Insert the lower 16-bits of a 32-bit value to a vector,
 181       /// corresponds to X86::PINSRW.
 182       PINSRW,
 183
 184       /// PSHUFB - Shuffle 16 8-bit values within a vector.
 185       PSHUFB,
 186
 187       /// FMAX, FMIN - Floating point max and min.
 188       ///
 189       FMAX, FMIN,
 190
 191       /// FRSQRT, FRCP - Floating point reciprocal-sqrt and reciprocal
 192       /// approximation.  Note that these typically require refinement
 193       /// in order to obtain suitable precision.
 194       FRSQRT, FRCP,
 195
 196       // TLSADDR - Thread Local Storage.
 197       TLSADDR,
 198
 199       // SegmentBaseAddress - The address segment:0
 200       SegmentBaseAddress,
 201
 202       // EH_RETURN - Exception Handling helpers.
 203       EH_RETURN,
 204
 205       /// TC_RETURN - Tail call return.
 206       ///   operand #0 chain
 207       ///   operand #1 callee (register or absolute)
 208       ///   operand #2 stack adjustment
 209       ///   operand #3 optional in flag
 210       TC_RETURN,
 211
 212       // LCMPXCHG_DAG, LCMPXCHG8_DAG - Compare and swap.
 213       LCMPXCHG_DAG,
 214       LCMPXCHG8_DAG,
 215
 216       // FNSTCW16m - Store FP control world into i16 memory.
 217       FNSTCW16m,
 218
 219       // VZEXT_MOVL - Vector move low and zero extend.
 220       VZEXT_MOVL,
 221
 222       // VZEXT_LOAD - Load, scalar_to_vector, and zero extend.
 223       VZEXT_LOAD,
 224
 225       // VSHL, VSRL - Vector logical left / right shift.
 226       VSHL, VSRL,
 227
 228       // CMPPD, CMPPS - Vector double/float comparison.
 229       // CMPPD, CMPPS - Vector double/float comparison.
 230       CMPPD, CMPPS,
 231
 232       // PCMP* - Vector integer comparisons.
 233       PCMPEQB, PCMPEQW, PCMPEQD, PCMPEQQ,
 234       PCMPGTB, PCMPGTW, PCMPGTD, PCMPGTQ,
 235
 236       // ADD, SUB, SMUL, UMUL, etc. - Arithmetic operations with FLAGS results.
 237       ADD, SUB, SMUL, UMUL,
 238       INC, DEC, OR, XOR, AND,
 239
 240       // MUL_IMM - X86 specific multiply by immediate.
 241       MUL_IMM,
 242
 243       // PTEST - Vector bitwise comparisons
 244       PTEST,
 245
 246       // VASTART_SAVE_XMM_REGS - Save xmm argument registers to the stack,
 247       // according to %al. An operator is needed so that this can be expanded
 248       // with control flow.
 249       VASTART_SAVE_XMM_REGS,
 250
 251       // ATOMADD64_DAG, ATOMSUB64_DAG, ATOMOR64_DAG, ATOMAND64_DAG,
 252       // ATOMXOR64_DAG, ATOMNAND64_DAG, ATOMSWAP64_DAG -
 253       // Atomic 64-bit binary operations.
 254       ATOMADD64_DAG = ISD::FIRST_TARGET_MEMORY_OPCODE,
 255       ATOMSUB64_DAG,
 256       ATOMOR64_DAG,
 257       ATOMXOR64_DAG,
 258       ATOMAND64_DAG,
 259       ATOMNAND64_DAG,
 260       ATOMSWAP64_DAG
 261     };
 262   }
 263
 264   /// Define some predicates that are used for node matching.
 265   namespace X86 {
 266     /// isPSHUFDMask - Return true if the specified VECTOR_SHUFFLE operand
 267     /// specifies a shuffle of elements that is suitable for input to PSHUFD.
 268     bool isPSHUFDMask(ShuffleVectorSDNode *N);
 269
 270     /// isPSHUFHWMask - Return true if the specified VECTOR_SHUFFLE operand
 271     /// specifies a shuffle of elements that is suitable for input to PSHUFD.
 272     bool isPSHUFHWMask(ShuffleVectorSDNode *N);
 273
 274     /// isPSHUFLWMask - Return true if the specified VECTOR_SHUFFLE operand
 275     /// specifies a shuffle of elements that is suitable for input to PSHUFD.
 276     bool isPSHUFLWMask(ShuffleVectorSDNode *N);
 277
 278     /// isSHUFPMask - Return true if the specified VECTOR_SHUFFLE operand
 279     /// specifies a shuffle of elements that is suitable for input to SHUFP*.
 280     bool isSHUFPMask(ShuffleVectorSDNode *N);
 281
 282     /// isMOVHLPSMask - Return true if the specified VECTOR_SHUFFLE operand
 283     /// specifies a shuffle of elements that is suitable for input to MOVHLPS.
 284     bool isMOVHLPSMask(ShuffleVectorSDNode *N);
 285
 286     /// isMOVHLPS_v_undef_Mask - Special case of isMOVHLPSMask for canonical form
 287     /// of vector_shuffle v, v, <2, 3, 2, 3>, i.e. vector_shuffle v, undef,
 288     /// <2, 3, 2, 3>
 289     bool isMOVHLPS_v_undef_Mask(ShuffleVectorSDNode *N);
 290
 291     /// isMOVLPMask - Return true if the specified VECTOR_SHUFFLE operand
 292     /// specifies a shuffle of elements that is suitable for MOVLP{S|D}.
 293     bool isMOVLPMask(ShuffleVectorSDNode *N);
 294
 295     /// isMOVHPMask - Return true if the specified VECTOR_SHUFFLE operand
 296     /// specifies a shuffle of elements that is suitable for MOVHP{S|D}.
 297     /// as well as MOVLHPS.
 298     bool isMOVLHPSMask(ShuffleVectorSDNode *N);
 299
 300     /// isUNPCKLMask - Return true if the specified VECTOR_SHUFFLE operand
 301     /// specifies a shuffle of elements that is suitable for input to UNPCKL.
 302     bool isUNPCKLMask(ShuffleVectorSDNode *N, bool V2IsSplat = false);
 303
 304     /// isUNPCKHMask - Return true if the specified VECTOR_SHUFFLE operand
 305     /// specifies a shuffle of elements that is suitable for input to UNPCKH.
 306     bool isUNPCKHMask(ShuffleVectorSDNode *N, bool V2IsSplat = false);
 307
 308     /// isUNPCKL_v_undef_Mask - Special case of isUNPCKLMask for canonical form
 309     /// of vector_shuffle v, v, <0, 4, 1, 5>, i.e. vector_shuffle v, undef,
 310     /// <0, 0, 1, 1>
 311     bool isUNPCKL_v_undef_Mask(ShuffleVectorSDNode *N);
 312
 313     /// isUNPCKH_v_undef_Mask - Special case of isUNPCKHMask for canonical form
 314     /// of vector_shuffle v, v, <2, 6, 3, 7>, i.e. vector_shuffle v, undef,
 315     /// <2, 2, 3, 3>
 316     bool isUNPCKH_v_undef_Mask(ShuffleVectorSDNode *N);
 317
 318     /// isMOVLMask - Return true if the specified VECTOR_SHUFFLE operand
 319     /// specifies a shuffle of elements that is suitable for input to MOVSS,
 320     /// MOVSD, and MOVD, i.e. setting the lowest element.
 321     bool isMOVLMask(ShuffleVectorSDNode *N);
 322
 323     /// isMOVSHDUPMask - Return true if the specified VECTOR_SHUFFLE operand
 324     /// specifies a shuffle of elements that is suitable for input to MOVSHDUP.
 325     bool isMOVSHDUPMask(ShuffleVectorSDNode *N);
 326
 327     /// isMOVSLDUPMask - Return true if the specified VECTOR_SHUFFLE operand
 328     /// specifies a shuffle of elements that is suitable for input to MOVSLDUP.
 329     bool isMOVSLDUPMask(ShuffleVectorSDNode *N);
 330
 331     /// isMOVDDUPMask - Return true if the specified VECTOR_SHUFFLE operand
 332     /// specifies a shuffle of elements that is suitable for input to MOVDDUP.
 333     bool isMOVDDUPMask(ShuffleVectorSDNode *N);
 334
 335     /// isPALIGNRMask - Return true if the specified VECTOR_SHUFFLE operand
 336     /// specifies a shuffle of elements that is suitable for input to PALIGNR.
 337     bool isPALIGNRMask(ShuffleVectorSDNode *N);
 338
 339     /// getShuffleSHUFImmediate - Return the appropriate immediate to shuffle
 340     /// the specified isShuffleMask VECTOR_SHUFFLE mask with PSHUF* and SHUFP*
 341     /// instructions.
 342     unsigned getShuffleSHUFImmediate(SDNode *N);
 343
 344     /// getShufflePSHUFHWImmediate - Return the appropriate immediate to shuffle
 345     /// the specified VECTOR_SHUFFLE mask with PSHUFHW instruction.
 346     unsigned getShufflePSHUFHWImmediate(SDNode *N);
 347
 348     /// getShufflePSHUFLWImmediate - Return the appropriate immediate to shuffle
 349     /// the specified VECTOR_SHUFFLE mask with PSHUFLW instruction.
 350     unsigned getShufflePSHUFLWImmediate(SDNode *N);
 351
 352     /// getShufflePALIGNRImmediate - Return the appropriate immediate to shuffle
 353     /// the specified VECTOR_SHUFFLE mask with the PALIGNR instruction.
 354     unsigned getShufflePALIGNRImmediate(SDNode *N);
 355
 356     /// isZeroNode - Returns true if Elt is a constant zero or a floating point
 357     /// constant +0.0.
 358     bool isZeroNode(SDValue Elt);
 359
 360     /// isOffsetSuitableForCodeModel - Returns true of the given offset can be
 361     /// fit into displacement field of the instruction.
 362     bool isOffsetSuitableForCodeModel(int64_t Offset, CodeModel::Model M,
 363                                       bool hasSymbolicDisplacement = true);
 364   }
 365
 366   //===--------------------------------------------------------------------===//
 367   //  X86TargetLowering - X86 Implementation of the TargetLowering interface
 368   class X86TargetLowering : public TargetLowering {
 369     int VarArgsFrameIndex;            // FrameIndex for start of varargs area.
 370     int RegSaveFrameIndex;            // X86-64 vararg func register save area.
 371     unsigned VarArgsGPOffset;         // X86-64 vararg func int reg offset.
 372     unsigned VarArgsFPOffset;         // X86-64 vararg func fp reg offset.
 373     int BytesToPopOnReturn;           // Number of arg bytes ret should pop.
 374     int BytesCallerReserves;          // Number of arg bytes caller makes.
 375
 376   public:
 377     explicit X86TargetLowering(X86TargetMachine &TM);
 378
 379     virtual unsigned getJumpTableEncoding() const;
 380
 381     virtual const MCExpr *
 382     LowerCustomJumpTableEntry(const MachineJumpTableInfo *MJTI,
 383                               const MachineBasicBlock *MBB, unsigned uid,
 384                               MCContext &Ctx) const;
 385
 386     /// getPICJumpTableRelocaBase - Returns relocation base for the given PIC
 387     /// jumptable.
 388     virtual SDValue getPICJumpTableRelocBase(SDValue Table,
 389                                              SelectionDAG &DAG) const;
 390
 391     // Return the number of bytes that a function should pop when it returns (in
 392     // addition to the space used by the return address).
 393     //
 394     unsigned getBytesToPopOnReturn() const { return BytesToPopOnReturn; }
 395
 396     // Return the number of bytes that the caller reserves for arguments passed
 397     // to this function.
 398     unsigned getBytesCallerReserves() const { return BytesCallerReserves; }
 399
 400     /// getStackPtrReg - Return the stack pointer register we are using: either
 401     /// ESP or RSP.
 402     unsigned getStackPtrReg() const { return X86StackPtr; }
 403
 404     /// getByValTypeAlignment - Return the desired alignment for ByVal aggregate
 405     /// function arguments in the caller parameter area. For X86, aggregates
 406     /// that contains are placed at 16-byte boundaries while the rest are at
 407     /// 4-byte boundaries.
 408     virtual unsigned getByValTypeAlignment(const Type *Ty) const;
 409
 410     /// getOptimalMemOpType - Returns the target specific optimal type for load
 411     /// and store operations as a result of memset, memcpy, and memmove
 412     /// lowering. It returns EVT::iAny if SelectionDAG should be responsible for
 413     /// determining it.
 414     virtual EVT getOptimalMemOpType(uint64_t Size, unsigned Align,
 415                                     bool isSrcConst, bool isSrcStr,
 416                                     SelectionDAG &DAG) const;
 417
 418     /// allowsUnalignedMemoryAccesses - Returns true if the target allows
 419     /// unaligned memory accesses. of the specified type.
 420     virtual bool allowsUnalignedMemoryAccesses(EVT VT) const {
 421       return true;
 422     }
 423
 424     /// LowerOperation - Provide custom lowering hooks for some operations.
 425     ///
 426     virtual SDValue LowerOperation(SDValue Op, SelectionDAG &DAG);
 427
 428     /// ReplaceNodeResults - Replace the results of node with an illegal result
 429     /// type with new values built out of custom code.
 430     ///
 431     virtual void ReplaceNodeResults(SDNode *N, SmallVectorImpl<SDValue>&Results,
 432                                     SelectionDAG &DAG);
 433
 434
 435     virtual SDValue PerformDAGCombine(SDNode *N, DAGCombinerInfo &DCI) const;
 436
 437     virtual MachineBasicBlock *EmitInstrWithCustomInserter(MachineInstr *MI,
 438                                                          MachineBasicBlock *MBB,
 439                     DenseMap<MachineBasicBlock*, MachineBasicBlock*> *EM) const;
 440
 441
 442     /// getTargetNodeName - This method returns the name of a target specific
 443     /// DAG node.
 444     virtual const char *getTargetNodeName(unsigned Opcode) const;
 445
 446     /// getSetCCResultType - Return the ISD::SETCC ValueType
 447     virtual MVT::SimpleValueType getSetCCResultType(EVT VT) const;
 448
 449     /// computeMaskedBitsForTargetNode - Determine which of the bits specified
 450     /// in Mask are known to be either zero or one and return them in the
 451     /// KnownZero/KnownOne bitsets.
 452     virtual void computeMaskedBitsForTargetNode(const SDValue Op,
 453                                                 const APInt &Mask,
 454                                                 APInt &KnownZero,
 455                                                 APInt &KnownOne,
 456                                                 const SelectionDAG &DAG,
 457                                                 unsigned Depth = 0) const;
 458
 459     virtual bool
 460     isGAPlusOffset(SDNode *N, GlobalValue* &GA, int64_t &Offset) const;
 461
 462     SDValue getReturnAddressFrameIndex(SelectionDAG &DAG);
 463
 464     virtual bool ExpandInlineAsm(CallInst *CI) const;
 465
 466     ConstraintType getConstraintType(const std::string &Constraint) const;
 467
 468     std::vector<unsigned>
 469       getRegClassForInlineAsmConstraint(const std::string &Constraint,
 470                                         EVT VT) const;
 471
 472     virtual const char *LowerXConstraint(EVT ConstraintVT) const;
 473
 474     /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
 475     /// vector.  If it is invalid, don't add anything to Ops. If hasMemory is
 476     /// true it means one of the asm constraint of the inline asm instruction
 477     /// being processed is 'm'.
 478     virtual void LowerAsmOperandForConstraint(SDValue Op,
 479                                               char ConstraintLetter,
 480                                               bool hasMemory,
 481                                               std::vector<SDValue> &Ops,
 482                                               SelectionDAG &DAG) const;
 483
 484     /// getRegForInlineAsmConstraint - Given a physical register constraint
 485     /// (e.g. {edx}), return the register number and the register class for the
 486     /// register.  This should only be used for C_Register constraints.  On
 487     /// error, this returns a register number of 0.
 488     std::pair<unsigned, const TargetRegisterClass*>
 489       getRegForInlineAsmConstraint(const std::string &Constraint,
 490                                    EVT VT) const;
 491
 492     /// isLegalAddressingMode - Return true if the addressing mode represented
 493     /// by AM is legal for this target, for a load/store of the specified type.
 494     virtual bool isLegalAddressingMode(const AddrMode &AM, const Type *Ty)const;
 495
 496     /// isTruncateFree - Return true if it's free to truncate a value of
 497     /// type Ty1 to type Ty2. e.g. On x86 it's free to truncate a i32 value in
 498     /// register EAX to i16 by referencing its sub-register AX.
 499     virtual bool isTruncateFree(const Type *Ty1, const Type *Ty2) const;
 500     virtual bool isTruncateFree(EVT VT1, EVT VT2) const;
 501
 502     /// isZExtFree - Return true if any actual instruction that defines a
 503     /// value of type Ty1 implicit zero-extends the value to Ty2 in the result
 504     /// register. This does not necessarily include registers defined in
 505     /// unknown ways, such as incoming arguments, or copies from unknown
 506     /// virtual registers. Also, if isTruncateFree(Ty2, Ty1) is true, this
 507     /// does not necessarily apply to truncate instructions. e.g. on x86-64,
 508     /// all instructions that define 32-bit values implicit zero-extend the
 509     /// result out to 64 bits.
 510     virtual bool isZExtFree(const Type *Ty1, const Type *Ty2) const;
 511     virtual bool isZExtFree(EVT VT1, EVT VT2) const;
 512
 513     /// isNarrowingProfitable - Return true if it's profitable to narrow
 514     /// operations of type VT1 to VT2. e.g. on x86, it's profitable to narrow
 515     /// from i32 to i8 but not from i32 to i16.
 516     virtual bool isNarrowingProfitable(EVT VT1, EVT VT2) const;
 517
 518     /// isFPImmLegal - Returns true if the target can instruction select the
 519     /// specified FP immediate natively. If false, the legalizer will
 520     /// materialize the FP immediate as a load from a constant pool.
 521     virtual bool isFPImmLegal(const APFloat &Imm, EVT VT) const;
 522
 523     /// isShuffleMaskLegal - Targets can use this to indicate that they only
 524     /// support *some* VECTOR_SHUFFLE operations, those with specific masks.
 525     /// By default, if a target supports the VECTOR_SHUFFLE node, all mask
 526     /// values are assumed to be legal.
 527     virtual bool isShuffleMaskLegal(const SmallVectorImpl<int> &Mask,
 528                                     EVT VT) const;
 529
 530     /// isVectorClearMaskLegal - Similar to isShuffleMaskLegal. This is
 531     /// used by Targets can use this to indicate if there is a suitable
 532     /// VECTOR_SHUFFLE that can be used to replace a VAND with a constant
 533     /// pool entry.
 534     virtual bool isVectorClearMaskLegal(const SmallVectorImpl<int> &Mask,
 535                                         EVT VT) const;
 536
 537     /// ShouldShrinkFPConstant - If true, then instruction selection should
 538     /// seek to shrink the FP constant of the specified type to a smaller type
 539     /// in order to save space and / or reduce runtime.
 540     virtual bool ShouldShrinkFPConstant(EVT VT) const {
 541       // Don't shrink FP constpool if SSE2 is available since cvtss2sd is more
 542       // expensive than a straight movsd. On the other hand, it's important to
 543       // shrink long double fp constant since fldt is very slow.
 544       return !X86ScalarSSEf64 || VT == MVT::f80;
 545     }
 546
 547     /// IsEligibleForTailCallOptimization - Check whether the call is eligible
 548     /// for tail call optimization. Targets which want to do tail call
 549     /// optimization should implement this function.
 550     virtual bool
 551     IsEligibleForTailCallOptimization(SDValue Callee,
 552                                       CallingConv::ID CalleeCC,
 553                                       bool isVarArg,
 554                                       const SmallVectorImpl<ISD::InputArg> &Ins,
 555                                       SelectionDAG& DAG) const;
 556
 557     virtual const X86Subtarget* getSubtarget() {
 558       return Subtarget;
 559     }
 560
 561     /// isScalarFPTypeInSSEReg - Return true if the specified scalar FP type is
 562     /// computed in an SSE register, not on the X87 floating point stack.
 563     bool isScalarFPTypeInSSEReg(EVT VT) const {
 564       return (VT == MVT::f64 && X86ScalarSSEf64) || // f64 is when SSE2
 565       (VT == MVT::f32 && X86ScalarSSEf32);   // f32 is when SSE1
 566     }
 567
 568     /// getWidenVectorType: given a vector type, returns the type to widen
 569     /// to (e.g., v7i8 to v8i8). If the vector type is legal, it returns itself.
 570     /// If there is no vector type that we want to widen to, returns EVT::Other
 571     /// When and were to widen is target dependent based on the cost of
 572     /// scalarizing vs using the wider vector type.
 573     virtual EVT getWidenVectorType(EVT VT) const;
 574
 575     /// createFastISel - This method returns a target specific FastISel object,
 576     /// or null if the target does not support "fast" ISel.
 577     virtual FastISel *
 578     createFastISel(MachineFunction &mf,
 579                    MachineModuleInfo *mmi, DwarfWriter *dw,
 580                    DenseMap<const Value *, unsigned> &,
 581                    DenseMap<const BasicBlock *, MachineBasicBlock *> &,
 582                    DenseMap<const AllocaInst *, int> &
 583 #ifndef NDEBUG
 584                    , SmallSet<Instruction*, 8> &
 585 #endif
 586                    );
 587
 588     /// getFunctionAlignment - Return the Log2 alignment of this function.
 589     virtual unsigned getFunctionAlignment(const Function *F) const;
 590
 591   private:
 592     /// Subtarget - Keep a pointer to the X86Subtarget around so that we can
 593     /// make the right decision when generating code for different targets.
 594     const X86Subtarget *Subtarget;
 595     const X86RegisterInfo *RegInfo;
 596     const TargetData *TD;
 597
 598     /// X86StackPtr - X86 physical register used as stack ptr.
 599     unsigned X86StackPtr;
 600
 601     /// X86ScalarSSEf32, X86ScalarSSEf64 - Select between SSE or x87
 602     /// floating point ops.
 603     /// When SSE is available, use it for f32 operations.
 604     /// When SSE2 is available, use it for f64 operations.
 605     bool X86ScalarSSEf32;
 606     bool X86ScalarSSEf64;
 607
 608     /// LegalFPImmediates - A list of legal fp immediates.
 609     std::vector<APFloat> LegalFPImmediates;
 610
 611     /// addLegalFPImmediate - Indicate that this x86 target can instruction
 612     /// select the specified FP immediate natively.
 613     void addLegalFPImmediate(const APFloat& Imm) {
 614       LegalFPImmediates.push_back(Imm);
 615     }
 616
 617     SDValue LowerCallResult(SDValue Chain, SDValue InFlag,
 618                             CallingConv::ID CallConv, bool isVarArg,
 619                             const SmallVectorImpl<ISD::InputArg> &Ins,
 620                             DebugLoc dl, SelectionDAG &DAG,
 621                             SmallVectorImpl<SDValue> &InVals);
 622     SDValue LowerMemArgument(SDValue Chain,
 623                              CallingConv::ID CallConv,
 624                              const SmallVectorImpl<ISD::InputArg> &ArgInfo,
 625                              DebugLoc dl, SelectionDAG &DAG,
 626                              const CCValAssign &VA,  MachineFrameInfo *MFI,
 627                               unsigned i);
 628     SDValue LowerMemOpCallTo(SDValue Chain, SDValue StackPtr, SDValue Arg,
 629                              DebugLoc dl, SelectionDAG &DAG,
 630                              const CCValAssign &VA,
 631                              ISD::ArgFlagsTy Flags);
 632
 633     // Call lowering helpers.
 634     bool IsCalleePop(bool isVarArg, CallingConv::ID CallConv);
 635     SDValue EmitTailCallLoadRetAddr(SelectionDAG &DAG, SDValue &OutRetAddr,
 636                                 SDValue Chain, bool IsTailCall, bool Is64Bit,
 637                                 int FPDiff, DebugLoc dl);
 638
 639     CCAssignFn *CCAssignFnForNode(CallingConv::ID CallConv) const;
 640     NameDecorationStyle NameDecorationForCallConv(CallingConv::ID CallConv);
 641     unsigned GetAlignedArgumentStackSize(unsigned StackSize, SelectionDAG &DAG);
 642
 643     std::pair<SDValue,SDValue> FP_TO_INTHelper(SDValue Op, SelectionDAG &DAG,
 644                                                bool isSigned);
 645
 646     SDValue LowerAsSplatVectorLoad(SDValue SrcOp, EVT VT, DebugLoc dl,
 647                                    SelectionDAG &DAG);
 648     SDValue LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG);
 649     SDValue LowerCONCAT_VECTORS(SDValue Op, SelectionDAG &DAG);
 650     SDValue LowerVECTOR_SHUFFLE(SDValue Op, SelectionDAG &DAG);
 651     SDValue LowerEXTRACT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG);
 652     SDValue LowerEXTRACT_VECTOR_ELT_SSE4(SDValue Op, SelectionDAG &DAG);
 653     SDValue LowerINSERT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG);
 654     SDValue LowerINSERT_VECTOR_ELT_SSE4(SDValue Op, SelectionDAG &DAG);
 655     SDValue LowerSCALAR_TO_VECTOR(SDValue Op, SelectionDAG &DAG);
 656     SDValue LowerConstantPool(SDValue Op, SelectionDAG &DAG);
 657     SDValue LowerBlockAddress(SDValue Op, SelectionDAG &DAG);
 658     SDValue LowerGlobalAddress(const GlobalValue *GV, DebugLoc dl,
 659                                int64_t Offset, SelectionDAG &DAG) const;
 660     SDValue LowerGlobalAddress(SDValue Op, SelectionDAG &DAG);
 661     SDValue LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG);
 662     SDValue LowerExternalSymbol(SDValue Op, SelectionDAG &DAG);
 663     SDValue LowerShift(SDValue Op, SelectionDAG &DAG);
 664     SDValue BuildFILD(SDValue Op, EVT SrcVT, SDValue Chain, SDValue StackSlot,
 665                       SelectionDAG &DAG);
 666     SDValue LowerSINT_TO_FP(SDValue Op, SelectionDAG &DAG);
 667     SDValue LowerUINT_TO_FP(SDValue Op, SelectionDAG &DAG);
 668     SDValue LowerUINT_TO_FP_i64(SDValue Op, SelectionDAG &DAG);
 669     SDValue LowerUINT_TO_FP_i32(SDValue Op, SelectionDAG &DAG);
 670     SDValue LowerFP_TO_SINT(SDValue Op, SelectionDAG &DAG);
 671     SDValue LowerFP_TO_UINT(SDValue Op, SelectionDAG &DAG);
 672     SDValue LowerFABS(SDValue Op, SelectionDAG &DAG);
 673     SDValue LowerFNEG(SDValue Op, SelectionDAG &DAG);
 674     SDValue LowerFCOPYSIGN(SDValue Op, SelectionDAG &DAG);
 675     SDValue LowerSETCC(SDValue Op, SelectionDAG &DAG);
 676     SDValue LowerVSETCC(SDValue Op, SelectionDAG &DAG);
 677     SDValue LowerSELECT(SDValue Op, SelectionDAG &DAG);
 678     SDValue LowerBRCOND(SDValue Op, SelectionDAG &DAG);
 679     SDValue LowerMEMSET(SDValue Op, SelectionDAG &DAG);
 680     SDValue LowerJumpTable(SDValue Op, SelectionDAG &DAG);
 681     SDValue LowerDYNAMIC_STACKALLOC(SDValue Op, SelectionDAG &DAG);
 682     SDValue LowerVASTART(SDValue Op, SelectionDAG &DAG);
 683     SDValue LowerVAARG(SDValue Op, SelectionDAG &DAG);
 684     SDValue LowerVACOPY(SDValue Op, SelectionDAG &DAG);
 685     SDValue LowerINTRINSIC_WO_CHAIN(SDValue Op, SelectionDAG &DAG);
 686     SDValue LowerRETURNADDR(SDValue Op, SelectionDAG &DAG);
 687     SDValue LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG);
 688     SDValue LowerFRAME_TO_ARGS_OFFSET(SDValue Op, SelectionDAG &DAG);
 689     SDValue LowerEH_RETURN(SDValue Op, SelectionDAG &DAG);
 690     SDValue LowerTRAMPOLINE(SDValue Op, SelectionDAG &DAG);
 691     SDValue LowerFLT_ROUNDS_(SDValue Op, SelectionDAG &DAG);
 692     SDValue LowerCTLZ(SDValue Op, SelectionDAG &DAG);
 693     SDValue LowerCTTZ(SDValue Op, SelectionDAG &DAG);
 694     SDValue LowerMUL_V2I64(SDValue Op, SelectionDAG &DAG);
 695     SDValue LowerXALUO(SDValue Op, SelectionDAG &DAG);
 696
 697     SDValue LowerCMP_SWAP(SDValue Op, SelectionDAG &DAG);
 698     SDValue LowerLOAD_SUB(SDValue Op, SelectionDAG &DAG);
 699     SDValue LowerREADCYCLECOUNTER(SDValue Op, SelectionDAG &DAG);
 700
 701     virtual SDValue
 702       LowerFormalArguments(SDValue Chain,
 703                            CallingConv::ID CallConv, bool isVarArg,
 704                            const SmallVectorImpl<ISD::InputArg> &Ins,
 705                            DebugLoc dl, SelectionDAG &DAG,
 706                            SmallVectorImpl<SDValue> &InVals);
 707     virtual SDValue
 708       LowerCall(SDValue Chain, SDValue Callee,
 709                 CallingConv::ID CallConv, bool isVarArg, bool isTailCall,
 710                 const SmallVectorImpl<ISD::OutputArg> &Outs,
 711                 const SmallVectorImpl<ISD::InputArg> &Ins,
 712                 DebugLoc dl, SelectionDAG &DAG,
 713                 SmallVectorImpl<SDValue> &InVals);
 714
 715     virtual SDValue
 716       LowerReturn(SDValue Chain,
 717                   CallingConv::ID CallConv, bool isVarArg,
 718                   const SmallVectorImpl<ISD::OutputArg> &Outs,
 719                   DebugLoc dl, SelectionDAG &DAG);
 720
 721     virtual bool
 722       CanLowerReturn(CallingConv::ID CallConv, bool isVarArg,
 723                      const SmallVectorImpl<EVT> &OutTys,
 724                      const SmallVectorImpl<ISD::ArgFlagsTy> &ArgsFlags,
 725                      SelectionDAG &DAG);
 726
 727     void ReplaceATOMIC_BINARY_64(SDNode *N, SmallVectorImpl<SDValue> &Results,
 728                                  SelectionDAG &DAG, unsigned NewOp);
 729
 730     SDValue EmitTargetCodeForMemset(SelectionDAG &DAG, DebugLoc dl,
 731                                     SDValue Chain,
 732                                     SDValue Dst, SDValue Src,
 733                                     SDValue Size, unsigned Align,
 734                                     const Value *DstSV, uint64_t DstSVOff);
 735     SDValue EmitTargetCodeForMemcpy(SelectionDAG &DAG, DebugLoc dl,
 736                                     SDValue Chain,
 737                                     SDValue Dst, SDValue Src,
 738                                     SDValue Size, unsigned Align,
 739                                     bool AlwaysInline,
 740                                     const Value *DstSV, uint64_t DstSVOff,
 741                                     const Value *SrcSV, uint64_t SrcSVOff);
 742
 743     /// Utility function to emit string processing sse4.2 instructions
 744     /// that return in xmm0.
 745     /// This takes the instruction to expand, the associated machine basic
 746     /// block, the number of args, and whether or not the second arg is
 747     /// in memory or not.
 748     MachineBasicBlock *EmitPCMP(MachineInstr *BInstr, MachineBasicBlock *BB,
 749                                 unsigned argNum, bool inMem) const;
 750
 751     /// Utility function to emit atomic bitwise operations (and, or, xor).
 752     /// It takes the bitwise instruction to expand, the associated machine basic
 753     /// block, and the associated X86 opcodes for reg/reg and reg/imm.
 754     MachineBasicBlock *EmitAtomicBitwiseWithCustomInserter(
 755                                                     MachineInstr *BInstr,
 756                                                     MachineBasicBlock *BB,
 757                                                     unsigned regOpc,
 758                                                     unsigned immOpc,
 759                                                     unsigned loadOpc,
 760                                                     unsigned cxchgOpc,
 761                                                     unsigned copyOpc,
 762                                                     unsigned notOpc,
 763                                                     unsigned EAXreg,
 764                                                     TargetRegisterClass *RC,
 765                                                     bool invSrc = false) const;
 766
 767     MachineBasicBlock *EmitAtomicBit6432WithCustomInserter(
 768                                                     MachineInstr *BInstr,
 769                                                     MachineBasicBlock *BB,
 770                                                     unsigned regOpcL,
 771                                                     unsigned regOpcH,
 772                                                     unsigned immOpcL,
 773                                                     unsigned immOpcH,
 774                                                     bool invSrc = false) const;
 775
 776     /// Utility function to emit atomic min and max.  It takes the min/max
 777     /// instruction to expand, the associated basic block, and the associated
 778     /// cmov opcode for moving the min or max value.
 779     MachineBasicBlock *EmitAtomicMinMaxWithCustomInserter(MachineInstr *BInstr,
 780                                                           MachineBasicBlock *BB,
 781                                                         unsigned cmovOpc) const;
 782
 783     /// Utility function to emit the xmm reg save portion of va_start.
 784     MachineBasicBlock *EmitVAStartSaveXMMRegsWithCustomInserter(
 785                                                    MachineInstr *BInstr,
 786                                                    MachineBasicBlock *BB) const;
 787
 788     MachineBasicBlock *EmitLoweredSelect(MachineInstr *I,
 789                                          MachineBasicBlock *BB,
 790                     DenseMap<MachineBasicBlock*, MachineBasicBlock*> *EM) const;
 791
 792     /// Emit nodes that will be selected as "test Op0,Op0", or something
 793     /// equivalent, for use with the given x86 condition code.
 794     SDValue EmitTest(SDValue Op0, unsigned X86CC, SelectionDAG &DAG);
 795
 796     /// Emit nodes that will be selected as "cmp Op0,Op1", or something
 797     /// equivalent, for use with the given x86 condition code.
 798     SDValue EmitCmp(SDValue Op0, SDValue Op1, unsigned X86CC,
 799                     SelectionDAG &DAG);
 800   };
 801
 802   namespace X86 {
 803     FastISel *createFastISel(MachineFunction &mf,
 804                            MachineModuleInfo *mmi, DwarfWriter *dw,
 805                            DenseMap<const Value *, unsigned> &,
 806                            DenseMap<const BasicBlock *, MachineBasicBlock *> &,
 807                            DenseMap<const AllocaInst *, int> &
 808 #ifndef NDEBUG
 809                            , SmallSet<Instruction*, 8> &
 810 #endif
 811                            );
 812   }
 813 }
 814
 815 #endif    // X86ISELLOWERING_H