lib/Target/X86/X86ISelLowering.h

   1 //===-- X86ISelLowering.h - X86 DAG Lowering Interface ----------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that X86 uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #ifndef X86ISELLOWERING_H
  16 #define X86ISELLOWERING_H
  17
  18 #include "X86Subtarget.h"
  19 #include "X86RegisterInfo.h"
  20 #include "X86MachineFunctionInfo.h"
  21 #include "llvm/Target/TargetLowering.h"
  22 #include "llvm/Target/TargetOptions.h"
  23 #include "llvm/CodeGen/FastISel.h"
  24 #include "llvm/CodeGen/SelectionDAG.h"
  25 #include "llvm/CodeGen/CallingConvLower.h"
  26
  27 namespace llvm {
  28   namespace X86ISD {
  29     // X86 Specific DAG Nodes
  30     enum NodeType {
  31       // Start the numbering where the builtin ops leave off.
  32       FIRST_NUMBER = ISD::BUILTIN_OP_END,
  33
  34       /// BSF - Bit scan forward.
  35       /// BSR - Bit scan reverse.
  36       BSF,
  37       BSR,
  38
  39       /// SHLD, SHRD - Double shift instructions. These correspond to
  40       /// X86::SHLDxx and X86::SHRDxx instructions.
  41       SHLD,
  42       SHRD,
  43
  44       /// FAND - Bitwise logical AND of floating point values. This corresponds
  45       /// to X86::ANDPS or X86::ANDPD.
  46       FAND,
  47
  48       /// FOR - Bitwise logical OR of floating point values. This corresponds
  49       /// to X86::ORPS or X86::ORPD.
  50       FOR,
  51
  52       /// FXOR - Bitwise logical XOR of floating point values. This corresponds
  53       /// to X86::XORPS or X86::XORPD.
  54       FXOR,
  55
  56       /// FSRL - Bitwise logical right shift of floating point values. These
  57       /// corresponds to X86::PSRLDQ.
  58       FSRL,
  59
  60       /// CALL - These operations represent an abstract X86 call
  61       /// instruction, which includes a bunch of information.  In particular the
  62       /// operands of these node are:
  63       ///
  64       ///     #0 - The incoming token chain
  65       ///     #1 - The callee
  66       ///     #2 - The number of arg bytes the caller pushes on the stack.
  67       ///     #3 - The number of arg bytes the callee pops off the stack.
  68       ///     #4 - The value to pass in AL/AX/EAX (optional)
  69       ///     #5 - The value to pass in DL/DX/EDX (optional)
  70       ///
  71       /// The result values of these nodes are:
  72       ///
  73       ///     #0 - The outgoing token chain
  74       ///     #1 - The first register result value (optional)
  75       ///     #2 - The second register result value (optional)
  76       ///
  77       CALL,
  78
  79       /// RDTSC_DAG - This operation implements the lowering for
  80       /// readcyclecounter
  81       RDTSC_DAG,
  82
  83       /// X86 compare and logical compare instructions.
  84       CMP, COMI, UCOMI,
  85
  86       /// X86 bit-test instructions.
  87       BT,
  88
  89       /// X86 SetCC. Operand 0 is condition code, and operand 1 is the EFLAGS
  90       /// operand, usually produced by a CMP instruction.
  91       SETCC,
  92
  93       // Same as SETCC except it's materialized with a sbb and the value is all
  94       // one's or all zero's.
  95       SETCC_CARRY,  // R = carry_bit ? ~0 : 0
  96
  97       /// X86 FP SETCC, implemented with CMP{cc}SS/CMP{cc}SD.
  98       /// Operands are two FP values to compare; result is a mask of
  99       /// 0s or 1s.  Generally DTRT for C/C++ with NaNs.
 100       FSETCCss, FSETCCsd,
 101
 102       /// X86 MOVMSK{pd|ps}, extracts sign bits of two or four FP values,
 103       /// result in an integer GPR.  Needs masking for scalar result.
 104       FGETSIGNx86,
 105
 106       /// X86 conditional moves. Operand 0 and operand 1 are the two values
 107       /// to select from. Operand 2 is the condition code, and operand 3 is the
 108       /// flag operand produced by a CMP or TEST instruction. It also writes a
 109       /// flag result.
 110       CMOV,
 111
 112       /// X86 conditional branches. Operand 0 is the chain operand, operand 1
 113       /// is the block to branch if condition is true, operand 2 is the
 114       /// condition code, and operand 3 is the flag operand produced by a CMP
 115       /// or TEST instruction.
 116       BRCOND,
 117
 118       /// Return with a flag operand. Operand 0 is the chain operand, operand
 119       /// 1 is the number of bytes of stack to pop.
 120       RET_FLAG,
 121
 122       /// REP_STOS - Repeat fill, corresponds to X86::REP_STOSx.
 123       REP_STOS,
 124
 125       /// REP_MOVS - Repeat move, corresponds to X86::REP_MOVSx.
 126       REP_MOVS,
 127
 128       /// GlobalBaseReg - On Darwin, this node represents the result of the popl
 129       /// at function entry, used for PIC code.
 130       GlobalBaseReg,
 131
 132       /// Wrapper - A wrapper node for TargetConstantPool,
 133       /// TargetExternalSymbol, and TargetGlobalAddress.
 134       Wrapper,
 135
 136       /// WrapperRIP - Special wrapper used under X86-64 PIC mode for RIP
 137       /// relative displacements.
 138       WrapperRIP,
 139
 140       /// MOVQ2DQ - Copies a 64-bit value from an MMX vector to the low word
 141       /// of an XMM vector, with the high word zero filled.
 142       MOVQ2DQ,
 143
 144       /// MOVDQ2Q - Copies a 64-bit value from the low word of an XMM vector
 145       /// to an MMX vector.  If you think this is too close to the previous
 146       /// mnemonic, so do I; blame Intel.
 147       MOVDQ2Q,
 148
 149       /// PEXTRB - Extract an 8-bit value from a vector and zero extend it to
 150       /// i32, corresponds to X86::PEXTRB.
 151       PEXTRB,
 152
 153       /// PEXTRW - Extract a 16-bit value from a vector and zero extend it to
 154       /// i32, corresponds to X86::PEXTRW.
 155       PEXTRW,
 156
 157       /// INSERTPS - Insert any element of a 4 x float vector into any element
 158       /// of a destination 4 x floatvector.
 159       INSERTPS,
 160
 161       /// PINSRB - Insert the lower 8-bits of a 32-bit value to a vector,
 162       /// corresponds to X86::PINSRB.
 163       PINSRB,
 164
 165       /// PINSRW - Insert the lower 16-bits of a 32-bit value to a vector,
 166       /// corresponds to X86::PINSRW.
 167       PINSRW, MMX_PINSRW,
 168
 169       /// PSHUFB - Shuffle 16 8-bit values within a vector.
 170       PSHUFB,
 171
 172       /// ANDNP - Bitwise Logical AND NOT of Packed FP values.
 173       ANDNP,
 174
 175       /// PSIGN - Copy integer sign.
 176       PSIGN,
 177
 178       /// BLEND family of opcodes
 179       BLENDV,
 180
 181       /// HADD - Integer horizontal add.
 182       HADD,
 183
 184       /// HSUB - Integer horizontal sub.
 185       HSUB,
 186
 187       /// FHADD - Floating point horizontal add.
 188       FHADD,
 189
 190       /// FHSUB - Floating point horizontal sub.
 191       FHSUB,
 192
 193       /// FMAX, FMIN - Floating point max and min.
 194       ///
 195       FMAX, FMIN,
 196
 197       /// FRSQRT, FRCP - Floating point reciprocal-sqrt and reciprocal
 198       /// approximation.  Note that these typically require refinement
 199       /// in order to obtain suitable precision.
 200       FRSQRT, FRCP,
 201
 202       // TLSADDR - Thread Local Storage.
 203       TLSADDR,
 204
 205       // TLSCALL - Thread Local Storage.  When calling to an OS provided
 206       // thunk at the address from an earlier relocation.
 207       TLSCALL,
 208
 209       // EH_RETURN - Exception Handling helpers.
 210       EH_RETURN,
 211
 212       /// TC_RETURN - Tail call return.
 213       ///   operand #0 chain
 214       ///   operand #1 callee (register or absolute)
 215       ///   operand #2 stack adjustment
 216       ///   operand #3 optional in flag
 217       TC_RETURN,
 218
 219       // VZEXT_MOVL - Vector move low and zero extend.
 220       VZEXT_MOVL,
 221
 222       // VSEXT_MOVL - Vector move low and sign extend.
 223       VSEXT_MOVL,
 224
 225       // VSHL, VSRL - 128-bit vector logical left / right shift
 226       VSHLDQ, VSRLDQ,
 227
 228       // VSHL, VSRL, VSRA - Vector shift elements
 229       VSHL, VSRL, VSRA,
 230
 231       // VSHLI, VSRLI, VSRAI - Vector shift elements by immediate
 232       VSHLI, VSRLI, VSRAI,
 233
 234       // CMPP - Vector packed double/float comparison.
 235       CMPP,
 236
 237       // PCMP* - Vector integer comparisons.
 238       PCMPEQ, PCMPGT,
 239
 240       // VPCOM, VPCOMU - XOP Vector integer comparisons.
 241       VPCOM, VPCOMU,
 242
 243       // ADD, SUB, SMUL, etc. - Arithmetic operations with FLAGS results.
 244       ADD, SUB, ADC, SBB, SMUL,
 245       INC, DEC, OR, XOR, AND,
 246
 247       ANDN, // ANDN - Bitwise AND NOT with FLAGS results.
 248
 249       BLSI,   // BLSI - Extract lowest set isolated bit
 250       BLSMSK, // BLSMSK - Get mask up to lowest set bit
 251       BLSR,   // BLSR - Reset lowest set bit
 252
 253       UMUL, // LOW, HI, FLAGS = umul LHS, RHS
 254
 255       // MUL_IMM - X86 specific multiply by immediate.
 256       MUL_IMM,
 257
 258       // PTEST - Vector bitwise comparisons
 259       PTEST,
 260
 261       // TESTP - Vector packed fp sign bitwise comparisons
 262       TESTP,
 263
 264       // Several flavors of instructions with vector shuffle behaviors.
 265       PALIGN,
 266       PSHUFD,
 267       PSHUFHW,
 268       PSHUFLW,
 269       SHUFP,
 270       MOVDDUP,
 271       MOVSHDUP,
 272       MOVSLDUP,
 273       MOVLHPS,
 274       MOVLHPD,
 275       MOVHLPS,
 276       MOVLPS,
 277       MOVLPD,
 278       MOVSD,
 279       MOVSS,
 280       UNPCKL,
 281       UNPCKH,
 282       VPERMILP,
 283       VPERM2X128,
 284       VBROADCAST,
 285
 286       // PMULUDQ - Vector multiply packed unsigned doubleword integers
 287       PMULUDQ,
 288
 289       // VASTART_SAVE_XMM_REGS - Save xmm argument registers to the stack,
 290       // according to %al. An operator is needed so that this can be expanded
 291       // with control flow.
 292       VASTART_SAVE_XMM_REGS,
 293
 294       // WIN_ALLOCA - Windows's _chkstk call to do stack probing.
 295       WIN_ALLOCA,
 296
 297       // SEG_ALLOCA - For allocating variable amounts of stack space when using
 298       // segmented stacks. Check if the current stacklet has enough space, and
 299       // falls back to heap allocation if not.
 300       SEG_ALLOCA,
 301
 302       // Memory barrier
 303       MEMBARRIER,
 304       MFENCE,
 305       SFENCE,
 306       LFENCE,
 307
 308       // ATOMADD64_DAG, ATOMSUB64_DAG, ATOMOR64_DAG, ATOMAND64_DAG,
 309       // ATOMXOR64_DAG, ATOMNAND64_DAG, ATOMSWAP64_DAG -
 310       // Atomic 64-bit binary operations.
 311       ATOMADD64_DAG = ISD::FIRST_TARGET_MEMORY_OPCODE,
 312       ATOMSUB64_DAG,
 313       ATOMOR64_DAG,
 314       ATOMXOR64_DAG,
 315       ATOMAND64_DAG,
 316       ATOMNAND64_DAG,
 317       ATOMSWAP64_DAG,
 318
 319       // LCMPXCHG_DAG, LCMPXCHG8_DAG, LCMPXCHG16_DAG - Compare and swap.
 320       LCMPXCHG_DAG,
 321       LCMPXCHG8_DAG,
 322       LCMPXCHG16_DAG,
 323
 324       // VZEXT_LOAD - Load, scalar_to_vector, and zero extend.
 325       VZEXT_LOAD,
 326
 327       // FNSTCW16m - Store FP control world into i16 memory.
 328       FNSTCW16m,
 329
 330       /// FP_TO_INT*_IN_MEM - This instruction implements FP_TO_SINT with the
 331       /// integer destination in memory and a FP reg source.  This corresponds
 332       /// to the X86::FIST*m instructions and the rounding mode change stuff. It
 333       /// has two inputs (token chain and address) and two outputs (int value
 334       /// and token chain).
 335       FP_TO_INT16_IN_MEM,
 336       FP_TO_INT32_IN_MEM,
 337       FP_TO_INT64_IN_MEM,
 338
 339       /// FILD, FILD_FLAG - This instruction implements SINT_TO_FP with the
 340       /// integer source in memory and FP reg result.  This corresponds to the
 341       /// X86::FILD*m instructions. It has three inputs (token chain, address,
 342       /// and source type) and two outputs (FP value and token chain). FILD_FLAG
 343       /// also produces a flag).
 344       FILD,
 345       FILD_FLAG,
 346
 347       /// FLD - This instruction implements an extending load to FP stack slots.
 348       /// This corresponds to the X86::FLD32m / X86::FLD64m. It takes a chain
 349       /// operand, ptr to load from, and a ValueType node indicating the type
 350       /// to load to.
 351       FLD,
 352
 353       /// FST - This instruction implements a truncating store to FP stack
 354       /// slots. This corresponds to the X86::FST32m / X86::FST64m. It takes a
 355       /// chain operand, value to store, address, and a ValueType to store it
 356       /// as.
 357       FST,
 358
 359       /// VAARG_64 - This instruction grabs the address of the next argument
 360       /// from a va_list. (reads and modifies the va_list in memory)
 361       VAARG_64
 362
 363       // WARNING: Do not add anything in the end unless you want the node to
 364       // have memop! In fact, starting from ATOMADD64_DAG all opcodes will be
 365       // thought as target memory ops!
 366     };
 367   }
 368
 369   /// Define some predicates that are used for node matching.
 370   namespace X86 {
 371     /// isVEXTRACTF128Index - Return true if the specified
 372     /// EXTRACT_SUBVECTOR operand specifies a vector extract that is
 373     /// suitable for input to VEXTRACTF128.
 374     bool isVEXTRACTF128Index(SDNode *N);
 375
 376     /// isVINSERTF128Index - Return true if the specified
 377     /// INSERT_SUBVECTOR operand specifies a subvector insert that is
 378     /// suitable for input to VINSERTF128.
 379     bool isVINSERTF128Index(SDNode *N);
 380
 381     /// getExtractVEXTRACTF128Immediate - Return the appropriate
 382     /// immediate to extract the specified EXTRACT_SUBVECTOR index
 383     /// with VEXTRACTF128 instructions.
 384     unsigned getExtractVEXTRACTF128Immediate(SDNode *N);
 385
 386     /// getInsertVINSERTF128Immediate - Return the appropriate
 387     /// immediate to insert at the specified INSERT_SUBVECTOR index
 388     /// with VINSERTF128 instructions.
 389     unsigned getInsertVINSERTF128Immediate(SDNode *N);
 390
 391     /// isZeroNode - Returns true if Elt is a constant zero or a floating point
 392     /// constant +0.0.
 393     bool isZeroNode(SDValue Elt);
 394
 395     /// isOffsetSuitableForCodeModel - Returns true of the given offset can be
 396     /// fit into displacement field of the instruction.
 397     bool isOffsetSuitableForCodeModel(int64_t Offset, CodeModel::Model M,
 398                                       bool hasSymbolicDisplacement = true);
 399
 400
 401     /// isCalleePop - Determines whether the callee is required to pop its
 402     /// own arguments. Callee pop is necessary to support tail calls.
 403     bool isCalleePop(CallingConv::ID CallingConv,
 404                      bool is64Bit, bool IsVarArg, bool TailCallOpt);
 405   }
 406
 407   //===--------------------------------------------------------------------===//
 408   //  X86TargetLowering - X86 Implementation of the TargetLowering interface
 409   class X86TargetLowering : public TargetLowering {
 410   public:
 411     explicit X86TargetLowering(X86TargetMachine &TM);
 412
 413     virtual unsigned getJumpTableEncoding() const;
 414
 415     virtual MVT getShiftAmountTy(EVT LHSTy) const { return MVT::i8; }
 416
 417     virtual const MCExpr *
 418     LowerCustomJumpTableEntry(const MachineJumpTableInfo *MJTI,
 419                               const MachineBasicBlock *MBB, unsigned uid,
 420                               MCContext &Ctx) const;
 421
 422     /// getPICJumpTableRelocaBase - Returns relocation base for the given PIC
 423     /// jumptable.
 424     virtual SDValue getPICJumpTableRelocBase(SDValue Table,
 425                                              SelectionDAG &DAG) const;
 426     virtual const MCExpr *
 427     getPICJumpTableRelocBaseExpr(const MachineFunction *MF,
 428                                  unsigned JTI, MCContext &Ctx) const;
 429
 430     /// getStackPtrReg - Return the stack pointer register we are using: either
 431     /// ESP or RSP.
 432     unsigned getStackPtrReg() const { return X86StackPtr; }
 433
 434     /// getByValTypeAlignment - Return the desired alignment for ByVal aggregate
 435     /// function arguments in the caller parameter area. For X86, aggregates
 436     /// that contains are placed at 16-byte boundaries while the rest are at
 437     /// 4-byte boundaries.
 438     virtual unsigned getByValTypeAlignment(Type *Ty) const;
 439
 440     /// getOptimalMemOpType - Returns the target specific optimal type for load
 441     /// and store operations as a result of memset, memcpy, and memmove
 442     /// lowering. If DstAlign is zero that means it's safe to destination
 443     /// alignment can satisfy any constraint. Similarly if SrcAlign is zero it
 444     /// means there isn't a need to check it against alignment requirement,
 445     /// probably because the source does not need to be loaded. If
 446     /// 'IsZeroVal' is true, that means it's safe to return a
 447     /// non-scalar-integer type, e.g. empty string source, constant, or loaded
 448     /// from memory. 'MemcpyStrSrc' indicates whether the memcpy source is
 449     /// constant so it does not need to be loaded.
 450     /// It returns EVT::Other if the type should be determined using generic
 451     /// target-independent logic.
 452     virtual EVT
 453     getOptimalMemOpType(uint64_t Size, unsigned DstAlign, unsigned SrcAlign,
 454                         bool IsZeroVal, bool MemcpyStrSrc,
 455                         MachineFunction &MF) const;
 456
 457     /// allowsUnalignedMemoryAccesses - Returns true if the target allows
 458     /// unaligned memory accesses. of the specified type.
 459     virtual bool allowsUnalignedMemoryAccesses(EVT VT) const {
 460       return true;
 461     }
 462
 463     /// LowerOperation - Provide custom lowering hooks for some operations.
 464     ///
 465     virtual SDValue LowerOperation(SDValue Op, SelectionDAG &DAG) const;
 466
 467     /// ReplaceNodeResults - Replace the results of node with an illegal result
 468     /// type with new values built out of custom code.
 469     ///
 470     virtual void ReplaceNodeResults(SDNode *N, SmallVectorImpl<SDValue>&Results,
 471                                     SelectionDAG &DAG) const;
 472
 473
 474     virtual SDValue PerformDAGCombine(SDNode *N, DAGCombinerInfo &DCI) const;
 475
 476     /// isTypeDesirableForOp - Return true if the target has native support for
 477     /// the specified value type and it is 'desirable' to use the type for the
 478     /// given node type. e.g. On x86 i16 is legal, but undesirable since i16
 479     /// instruction encodings are longer and some i16 instructions are slow.
 480     virtual bool isTypeDesirableForOp(unsigned Opc, EVT VT) const;
 481
 482     /// isTypeDesirable - Return true if the target has native support for the
 483     /// specified value type and it is 'desirable' to use the type. e.g. On x86
 484     /// i16 is legal, but undesirable since i16 instruction encodings are longer
 485     /// and some i16 instructions are slow.
 486     virtual bool IsDesirableToPromoteOp(SDValue Op, EVT &PVT) const;
 487
 488     virtual MachineBasicBlock *
 489       EmitInstrWithCustomInserter(MachineInstr *MI,
 490                                   MachineBasicBlock *MBB) const;
 491
 492
 493     /// getTargetNodeName - This method returns the name of a target specific
 494     /// DAG node.
 495     virtual const char *getTargetNodeName(unsigned Opcode) const;
 496
 497     /// getSetCCResultType - Return the value type to use for ISD::SETCC.
 498     virtual EVT getSetCCResultType(EVT VT) const;
 499
 500     /// computeMaskedBitsForTargetNode - Determine which of the bits specified
 501     /// in Mask are known to be either zero or one and return them in the
 502     /// KnownZero/KnownOne bitsets.
 503     virtual void computeMaskedBitsForTargetNode(const SDValue Op,
 504                                                 const APInt &Mask,
 505                                                 APInt &KnownZero,
 506                                                 APInt &KnownOne,
 507                                                 const SelectionDAG &DAG,
 508                                                 unsigned Depth = 0) const;
 509
 510     // ComputeNumSignBitsForTargetNode - Determine the number of bits in the
 511     // operation that are sign bits.
 512     virtual unsigned ComputeNumSignBitsForTargetNode(SDValue Op,
 513                                                      unsigned Depth) const;
 514
 515     virtual bool
 516     isGAPlusOffset(SDNode *N, const GlobalValue* &GA, int64_t &Offset) const;
 517
 518     SDValue getReturnAddressFrameIndex(SelectionDAG &DAG) const;
 519
 520     virtual bool ExpandInlineAsm(CallInst *CI) const;
 521
 522     ConstraintType getConstraintType(const std::string &Constraint) const;
 523
 524     /// Examine constraint string and operand type and determine a weight value.
 525     /// The operand object must already have been set up with the operand type.
 526     virtual ConstraintWeight getSingleConstraintMatchWeight(
 527       AsmOperandInfo &info, const char *constraint) const;
 528
 529     virtual const char *LowerXConstraint(EVT ConstraintVT) const;
 530
 531     /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
 532     /// vector.  If it is invalid, don't add anything to Ops. If hasMemory is
 533     /// true it means one of the asm constraint of the inline asm instruction
 534     /// being processed is 'm'.
 535     virtual void LowerAsmOperandForConstraint(SDValue Op,
 536                                               std::string &Constraint,
 537                                               std::vector<SDValue> &Ops,
 538                                               SelectionDAG &DAG) const;
 539
 540     /// getRegForInlineAsmConstraint - Given a physical register constraint
 541     /// (e.g. {edx}), return the register number and the register class for the
 542     /// register.  This should only be used for C_Register constraints.  On
 543     /// error, this returns a register number of 0.
 544     std::pair<unsigned, const TargetRegisterClass*>
 545       getRegForInlineAsmConstraint(const std::string &Constraint,
 546                                    EVT VT) const;
 547
 548     /// isLegalAddressingMode - Return true if the addressing mode represented
 549     /// by AM is legal for this target, for a load/store of the specified type.
 550     virtual bool isLegalAddressingMode(const AddrMode &AM, Type *Ty)const;
 551
 552     /// isTruncateFree - Return true if it's free to truncate a value of
 553     /// type Ty1 to type Ty2. e.g. On x86 it's free to truncate a i32 value in
 554     /// register EAX to i16 by referencing its sub-register AX.
 555     virtual bool isTruncateFree(Type *Ty1, Type *Ty2) const;
 556     virtual bool isTruncateFree(EVT VT1, EVT VT2) const;
 557
 558     /// isZExtFree - Return true if any actual instruction that defines a
 559     /// value of type Ty1 implicit zero-extends the value to Ty2 in the result
 560     /// register. This does not necessarily include registers defined in
 561     /// unknown ways, such as incoming arguments, or copies from unknown
 562     /// virtual registers. Also, if isTruncateFree(Ty2, Ty1) is true, this
 563     /// does not necessarily apply to truncate instructions. e.g. on x86-64,
 564     /// all instructions that define 32-bit values implicit zero-extend the
 565     /// result out to 64 bits.
 566     virtual bool isZExtFree(Type *Ty1, Type *Ty2) const;
 567     virtual bool isZExtFree(EVT VT1, EVT VT2) const;
 568
 569     /// isNarrowingProfitable - Return true if it's profitable to narrow
 570     /// operations of type VT1 to VT2. e.g. on x86, it's profitable to narrow
 571     /// from i32 to i8 but not from i32 to i16.
 572     virtual bool isNarrowingProfitable(EVT VT1, EVT VT2) const;
 573
 574     /// isFPImmLegal - Returns true if the target can instruction select the
 575     /// specified FP immediate natively. If false, the legalizer will
 576     /// materialize the FP immediate as a load from a constant pool.
 577     virtual bool isFPImmLegal(const APFloat &Imm, EVT VT) const;
 578
 579     /// isShuffleMaskLegal - Targets can use this to indicate that they only
 580     /// support *some* VECTOR_SHUFFLE operations, those with specific masks.
 581     /// By default, if a target supports the VECTOR_SHUFFLE node, all mask
 582     /// values are assumed to be legal.
 583     virtual bool isShuffleMaskLegal(const SmallVectorImpl<int> &Mask,
 584                                     EVT VT) const;
 585
 586     /// isVectorClearMaskLegal - Similar to isShuffleMaskLegal. This is
 587     /// used by Targets can use this to indicate if there is a suitable
 588     /// VECTOR_SHUFFLE that can be used to replace a VAND with a constant
 589     /// pool entry.
 590     virtual bool isVectorClearMaskLegal(const SmallVectorImpl<int> &Mask,
 591                                         EVT VT) const;
 592
 593     /// ShouldShrinkFPConstant - If true, then instruction selection should
 594     /// seek to shrink the FP constant of the specified type to a smaller type
 595     /// in order to save space and / or reduce runtime.
 596     virtual bool ShouldShrinkFPConstant(EVT VT) const {
 597       // Don't shrink FP constpool if SSE2 is available since cvtss2sd is more
 598       // expensive than a straight movsd. On the other hand, it's important to
 599       // shrink long double fp constant since fldt is very slow.
 600       return !X86ScalarSSEf64 || VT == MVT::f80;
 601     }
 602
 603     const X86Subtarget* getSubtarget() const {
 604       return Subtarget;
 605     }
 606
 607     /// isScalarFPTypeInSSEReg - Return true if the specified scalar FP type is
 608     /// computed in an SSE register, not on the X87 floating point stack.
 609     bool isScalarFPTypeInSSEReg(EVT VT) const {
 610       return (VT == MVT::f64 && X86ScalarSSEf64) || // f64 is when SSE2
 611       (VT == MVT::f32 && X86ScalarSSEf32);   // f32 is when SSE1
 612     }
 613
 614     /// createFastISel - This method returns a target specific FastISel object,
 615     /// or null if the target does not support "fast" ISel.
 616     virtual FastISel *createFastISel(FunctionLoweringInfo &funcInfo) const;
 617
 618     /// getStackCookieLocation - Return true if the target stores stack
 619     /// protector cookies at a fixed offset in some non-standard address
 620     /// space, and populates the address space and offset as
 621     /// appropriate.
 622     virtual bool getStackCookieLocation(unsigned &AddressSpace, unsigned &Offset) const;
 623
 624     SDValue BuildFILD(SDValue Op, EVT SrcVT, SDValue Chain, SDValue StackSlot,
 625                       SelectionDAG &DAG) const;
 626
 627   protected:
 628     std::pair<const TargetRegisterClass*, uint8_t>
 629     findRepresentativeClass(EVT VT) const;
 630
 631   private:
 632     /// Subtarget - Keep a pointer to the X86Subtarget around so that we can
 633     /// make the right decision when generating code for different targets.
 634     const X86Subtarget *Subtarget;
 635     const X86RegisterInfo *RegInfo;
 636     const TargetData *TD;
 637
 638     /// X86StackPtr - X86 physical register used as stack ptr.
 639     unsigned X86StackPtr;
 640
 641     /// X86ScalarSSEf32, X86ScalarSSEf64 - Select between SSE or x87
 642     /// floating point ops.
 643     /// When SSE is available, use it for f32 operations.
 644     /// When SSE2 is available, use it for f64 operations.
 645     bool X86ScalarSSEf32;
 646     bool X86ScalarSSEf64;
 647
 648     /// LegalFPImmediates - A list of legal fp immediates.
 649     std::vector<APFloat> LegalFPImmediates;
 650
 651     /// addLegalFPImmediate - Indicate that this x86 target can instruction
 652     /// select the specified FP immediate natively.
 653     void addLegalFPImmediate(const APFloat& Imm) {
 654       LegalFPImmediates.push_back(Imm);
 655     }
 656
 657     SDValue LowerCallResult(SDValue Chain, SDValue InFlag,
 658                             CallingConv::ID CallConv, bool isVarArg,
 659                             const SmallVectorImpl<ISD::InputArg> &Ins,
 660                             DebugLoc dl, SelectionDAG &DAG,
 661                             SmallVectorImpl<SDValue> &InVals) const;
 662     SDValue LowerMemArgument(SDValue Chain,
 663                              CallingConv::ID CallConv,
 664                              const SmallVectorImpl<ISD::InputArg> &ArgInfo,
 665                              DebugLoc dl, SelectionDAG &DAG,
 666                              const CCValAssign &VA,  MachineFrameInfo *MFI,
 667                               unsigned i) const;
 668     SDValue LowerMemOpCallTo(SDValue Chain, SDValue StackPtr, SDValue Arg,
 669                              DebugLoc dl, SelectionDAG &DAG,
 670                              const CCValAssign &VA,
 671                              ISD::ArgFlagsTy Flags) const;
 672
 673     // Call lowering helpers.
 674
 675     /// IsEligibleForTailCallOptimization - Check whether the call is eligible
 676     /// for tail call optimization. Targets which want to do tail call
 677     /// optimization should implement this function.
 678     bool IsEligibleForTailCallOptimization(SDValue Callee,
 679                                            CallingConv::ID CalleeCC,
 680                                            bool isVarArg,
 681                                            bool isCalleeStructRet,
 682                                            bool isCallerStructRet,
 683                                     const SmallVectorImpl<ISD::OutputArg> &Outs,
 684                                     const SmallVectorImpl<SDValue> &OutVals,
 685                                     const SmallVectorImpl<ISD::InputArg> &Ins,
 686                                            SelectionDAG& DAG) const;
 687     bool IsCalleePop(bool isVarArg, CallingConv::ID CallConv) const;
 688     SDValue EmitTailCallLoadRetAddr(SelectionDAG &DAG, SDValue &OutRetAddr,
 689                                 SDValue Chain, bool IsTailCall, bool Is64Bit,
 690                                 int FPDiff, DebugLoc dl) const;
 691
 692     unsigned GetAlignedArgumentStackSize(unsigned StackSize,
 693                                          SelectionDAG &DAG) const;
 694
 695     std::pair<SDValue,SDValue> FP_TO_INTHelper(SDValue Op, SelectionDAG &DAG,
 696                                                bool isSigned) const;
 697
 698     SDValue LowerAsSplatVectorLoad(SDValue SrcOp, EVT VT, DebugLoc dl,
 699                                    SelectionDAG &DAG) const;
 700     SDValue LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG) const;
 701     SDValue LowerCONCAT_VECTORS(SDValue Op, SelectionDAG &DAG) const;
 702     SDValue LowerVECTOR_SHUFFLE(SDValue Op, SelectionDAG &DAG) const;
 703     SDValue LowerEXTRACT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) const;
 704     SDValue LowerEXTRACT_VECTOR_ELT_SSE4(SDValue Op, SelectionDAG &DAG) const;
 705     SDValue LowerINSERT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) const;
 706     SDValue LowerINSERT_VECTOR_ELT_SSE4(SDValue Op, SelectionDAG &DAG) const;
 707     SDValue LowerSCALAR_TO_VECTOR(SDValue Op, SelectionDAG &DAG) const;
 708     SDValue LowerEXTRACT_SUBVECTOR(SDValue Op, SelectionDAG &DAG) const;
 709     SDValue LowerINSERT_SUBVECTOR(SDValue Op, SelectionDAG &DAG) const;
 710     SDValue LowerConstantPool(SDValue Op, SelectionDAG &DAG) const;
 711     SDValue LowerBlockAddress(SDValue Op, SelectionDAG &DAG) const;
 712     SDValue LowerGlobalAddress(const GlobalValue *GV, DebugLoc dl,
 713                                int64_t Offset, SelectionDAG &DAG) const;
 714     SDValue LowerGlobalAddress(SDValue Op, SelectionDAG &DAG) const;
 715     SDValue LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) const;
 716     SDValue LowerExternalSymbol(SDValue Op, SelectionDAG &DAG) const;
 717     SDValue LowerShiftParts(SDValue Op, SelectionDAG &DAG) const;
 718     SDValue LowerBITCAST(SDValue op, SelectionDAG &DAG) const;
 719     SDValue LowerSINT_TO_FP(SDValue Op, SelectionDAG &DAG) const;
 720     SDValue LowerUINT_TO_FP(SDValue Op, SelectionDAG &DAG) const;
 721     SDValue LowerUINT_TO_FP_i64(SDValue Op, SelectionDAG &DAG) const;
 722     SDValue LowerUINT_TO_FP_i32(SDValue Op, SelectionDAG &DAG) const;
 723     SDValue LowerFP_TO_SINT(SDValue Op, SelectionDAG &DAG) const;
 724     SDValue LowerFP_TO_UINT(SDValue Op, SelectionDAG &DAG) const;
 725     SDValue LowerFABS(SDValue Op, SelectionDAG &DAG) const;
 726     SDValue LowerFNEG(SDValue Op, SelectionDAG &DAG) const;
 727     SDValue LowerFCOPYSIGN(SDValue Op, SelectionDAG &DAG) const;
 728     SDValue LowerFGETSIGN(SDValue Op, SelectionDAG &DAG) const;
 729     SDValue LowerToBT(SDValue And, ISD::CondCode CC,
 730                       DebugLoc dl, SelectionDAG &DAG) const;
 731     SDValue LowerSETCC(SDValue Op, SelectionDAG &DAG) const;
 732     SDValue LowerVSETCC(SDValue Op, SelectionDAG &DAG) const;
 733     SDValue LowerSELECT(SDValue Op, SelectionDAG &DAG) const;
 734     SDValue LowerBRCOND(SDValue Op, SelectionDAG &DAG) const;
 735     SDValue LowerMEMSET(SDValue Op, SelectionDAG &DAG) const;
 736     SDValue LowerJumpTable(SDValue Op, SelectionDAG &DAG) const;
 737     SDValue LowerDYNAMIC_STACKALLOC(SDValue Op, SelectionDAG &DAG) const;
 738     SDValue LowerVASTART(SDValue Op, SelectionDAG &DAG) const;
 739     SDValue LowerVAARG(SDValue Op, SelectionDAG &DAG) const;
 740     SDValue LowerVACOPY(SDValue Op, SelectionDAG &DAG) const;
 741     SDValue LowerINTRINSIC_WO_CHAIN(SDValue Op, SelectionDAG &DAG) const;
 742     SDValue LowerRETURNADDR(SDValue Op, SelectionDAG &DAG) const;
 743     SDValue LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) const;
 744     SDValue LowerFRAME_TO_ARGS_OFFSET(SDValue Op, SelectionDAG &DAG) const;
 745     SDValue LowerEH_RETURN(SDValue Op, SelectionDAG &DAG) const;
 746     SDValue LowerINIT_TRAMPOLINE(SDValue Op, SelectionDAG &DAG) const;
 747     SDValue LowerADJUST_TRAMPOLINE(SDValue Op, SelectionDAG &DAG) const;
 748     SDValue LowerFLT_ROUNDS_(SDValue Op, SelectionDAG &DAG) const;
 749     SDValue LowerCTLZ(SDValue Op, SelectionDAG &DAG) const;
 750     SDValue LowerCTLZ_ZERO_UNDEF(SDValue Op, SelectionDAG &DAG) const;
 751     SDValue LowerCTTZ(SDValue Op, SelectionDAG &DAG) const;
 752     SDValue LowerADD(SDValue Op, SelectionDAG &DAG) const;
 753     SDValue LowerSUB(SDValue Op, SelectionDAG &DAG) const;
 754     SDValue LowerMUL(SDValue Op, SelectionDAG &DAG) const;
 755     SDValue LowerShift(SDValue Op, SelectionDAG &DAG) const;
 756     SDValue LowerXALUO(SDValue Op, SelectionDAG &DAG) const;
 757
 758     SDValue LowerCMP_SWAP(SDValue Op, SelectionDAG &DAG) const;
 759     SDValue LowerLOAD_SUB(SDValue Op, SelectionDAG &DAG) const;
 760     SDValue LowerREADCYCLECOUNTER(SDValue Op, SelectionDAG &DAG) const;
 761     SDValue LowerMEMBARRIER(SDValue Op, SelectionDAG &DAG) const;
 762     SDValue LowerATOMIC_FENCE(SDValue Op, SelectionDAG &DAG) const;
 763     SDValue LowerSIGN_EXTEND_INREG(SDValue Op, SelectionDAG &DAG) const;
 764     SDValue PerformTruncateCombine(SDNode* N, SelectionDAG &DAG, DAGCombinerInfo &DCI) const;
 765
 766     // Utility functions to help LowerVECTOR_SHUFFLE
 767     SDValue LowerVECTOR_SHUFFLEv8i16(SDValue Op, SelectionDAG &DAG) const;
 768
 769     virtual SDValue
 770       LowerFormalArguments(SDValue Chain,
 771                            CallingConv::ID CallConv, bool isVarArg,
 772                            const SmallVectorImpl<ISD::InputArg> &Ins,
 773                            DebugLoc dl, SelectionDAG &DAG,
 774                            SmallVectorImpl<SDValue> &InVals) const;
 775     virtual SDValue
 776       LowerCall(SDValue Chain, SDValue Callee,
 777                 CallingConv::ID CallConv, bool isVarArg, bool &isTailCall,
 778                 const SmallVectorImpl<ISD::OutputArg> &Outs,
 779                 const SmallVectorImpl<SDValue> &OutVals,
 780                 const SmallVectorImpl<ISD::InputArg> &Ins,
 781                 DebugLoc dl, SelectionDAG &DAG,
 782                 SmallVectorImpl<SDValue> &InVals) const;
 783
 784     virtual SDValue
 785       LowerReturn(SDValue Chain,
 786                   CallingConv::ID CallConv, bool isVarArg,
 787                   const SmallVectorImpl<ISD::OutputArg> &Outs,
 788                   const SmallVectorImpl<SDValue> &OutVals,
 789                   DebugLoc dl, SelectionDAG &DAG) const;
 790
 791     virtual bool isUsedByReturnOnly(SDNode *N) const;
 792
 793     virtual bool mayBeEmittedAsTailCall(CallInst *CI) const;
 794
 795     virtual EVT
 796     getTypeForExtArgOrReturn(LLVMContext &Context, EVT VT,
 797                              ISD::NodeType ExtendKind) const;
 798
 799     virtual bool
 800     CanLowerReturn(CallingConv::ID CallConv, MachineFunction &MF,
 801                    bool isVarArg,
 802                    const SmallVectorImpl<ISD::OutputArg> &Outs,
 803                    LLVMContext &Context) const;
 804
 805     void ReplaceATOMIC_BINARY_64(SDNode *N, SmallVectorImpl<SDValue> &Results,
 806                                  SelectionDAG &DAG, unsigned NewOp) const;
 807
 808     /// Utility function to emit string processing sse4.2 instructions
 809     /// that return in xmm0.
 810     /// This takes the instruction to expand, the associated machine basic
 811     /// block, the number of args, and whether or not the second arg is
 812     /// in memory or not.
 813     MachineBasicBlock *EmitPCMP(MachineInstr *BInstr, MachineBasicBlock *BB,
 814                                 unsigned argNum, bool inMem) const;
 815
 816     /// Utility functions to emit monitor and mwait instructions. These
 817     /// need to make sure that the arguments to the intrinsic are in the
 818     /// correct registers.
 819     MachineBasicBlock *EmitMonitor(MachineInstr *MI,
 820                                    MachineBasicBlock *BB) const;
 821     MachineBasicBlock *EmitMwait(MachineInstr *MI, MachineBasicBlock *BB) const;
 822
 823     /// Utility function to emit atomic bitwise operations (and, or, xor).
 824     /// It takes the bitwise instruction to expand, the associated machine basic
 825     /// block, and the associated X86 opcodes for reg/reg and reg/imm.
 826     MachineBasicBlock *EmitAtomicBitwiseWithCustomInserter(
 827                                                     MachineInstr *BInstr,
 828                                                     MachineBasicBlock *BB,
 829                                                     unsigned regOpc,
 830                                                     unsigned immOpc,
 831                                                     unsigned loadOpc,
 832                                                     unsigned cxchgOpc,
 833                                                     unsigned notOpc,
 834                                                     unsigned EAXreg,
 835                                                     TargetRegisterClass *RC,
 836                                                     bool invSrc = false) const;
 837
 838     MachineBasicBlock *EmitAtomicBit6432WithCustomInserter(
 839                                                     MachineInstr *BInstr,
 840                                                     MachineBasicBlock *BB,
 841                                                     unsigned regOpcL,
 842                                                     unsigned regOpcH,
 843                                                     unsigned immOpcL,
 844                                                     unsigned immOpcH,
 845                                                     bool invSrc = false) const;
 846
 847     /// Utility function to emit atomic min and max.  It takes the min/max
 848     /// instruction to expand, the associated basic block, and the associated
 849     /// cmov opcode for moving the min or max value.
 850     MachineBasicBlock *EmitAtomicMinMaxWithCustomInserter(MachineInstr *BInstr,
 851                                                           MachineBasicBlock *BB,
 852                                                         unsigned cmovOpc) const;
 853
 854     // Utility function to emit the low-level va_arg code for X86-64.
 855     MachineBasicBlock *EmitVAARG64WithCustomInserter(
 856                        MachineInstr *MI,
 857                        MachineBasicBlock *MBB) const;
 858
 859     /// Utility function to emit the xmm reg save portion of va_start.
 860     MachineBasicBlock *EmitVAStartSaveXMMRegsWithCustomInserter(
 861                                                    MachineInstr *BInstr,
 862                                                    MachineBasicBlock *BB) const;
 863
 864     MachineBasicBlock *EmitLoweredSelect(MachineInstr *I,
 865                                          MachineBasicBlock *BB) const;
 866
 867     MachineBasicBlock *EmitLoweredWinAlloca(MachineInstr *MI,
 868                                               MachineBasicBlock *BB) const;
 869
 870     MachineBasicBlock *EmitLoweredSegAlloca(MachineInstr *MI,
 871                                             MachineBasicBlock *BB,
 872                                             bool Is64Bit) const;
 873
 874     MachineBasicBlock *EmitLoweredTLSCall(MachineInstr *MI,
 875                                           MachineBasicBlock *BB) const;
 876
 877     MachineBasicBlock *emitLoweredTLSAddr(MachineInstr *MI,
 878                                           MachineBasicBlock *BB) const;
 879
 880     /// Emit nodes that will be selected as "test Op0,Op0", or something
 881     /// equivalent, for use with the given x86 condition code.
 882     SDValue EmitTest(SDValue Op0, unsigned X86CC, SelectionDAG &DAG) const;
 883
 884     /// Emit nodes that will be selected as "cmp Op0,Op1", or something
 885     /// equivalent, for use with the given x86 condition code.
 886     SDValue EmitCmp(SDValue Op0, SDValue Op1, unsigned X86CC,
 887                     SelectionDAG &DAG) const;
 888   };
 889
 890   namespace X86 {
 891     FastISel *createFastISel(FunctionLoweringInfo &funcInfo);
 892   }
 893 }
 894
 895 #endif    // X86ISELLOWERING_H