lib/Target/X86/X86ISelLowering.h

   1 //===-- X86ISelLowering.h - X86 DAG Lowering Interface ----------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that X86 uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #ifndef X86ISELLOWERING_H
  16 #define X86ISELLOWERING_H
  17
  18 #include "X86Subtarget.h"
  19 #include "X86RegisterInfo.h"
  20 #include "X86MachineFunctionInfo.h"
  21 #include "llvm/Target/TargetLowering.h"
  22 #include "llvm/Target/TargetOptions.h"
  23 #include "llvm/CodeGen/FastISel.h"
  24 #include "llvm/CodeGen/SelectionDAG.h"
  25 #include "llvm/CodeGen/CallingConvLower.h"
  26
  27 namespace llvm {
  28   namespace X86ISD {
  29     // X86 Specific DAG Nodes
  30     enum NodeType {
  31       // Start the numbering where the builtin ops leave off.
  32       FIRST_NUMBER = ISD::BUILTIN_OP_END,
  33
  34       /// BSF - Bit scan forward.
  35       /// BSR - Bit scan reverse.
  36       BSF,
  37       BSR,
  38
  39       /// SHLD, SHRD - Double shift instructions. These correspond to
  40       /// X86::SHLDxx and X86::SHRDxx instructions.
  41       SHLD,
  42       SHRD,
  43
  44       /// FAND - Bitwise logical AND of floating point values. This corresponds
  45       /// to X86::ANDPS or X86::ANDPD.
  46       FAND,
  47
  48       /// FOR - Bitwise logical OR of floating point values. This corresponds
  49       /// to X86::ORPS or X86::ORPD.
  50       FOR,
  51
  52       /// FXOR - Bitwise logical XOR of floating point values. This corresponds
  53       /// to X86::XORPS or X86::XORPD.
  54       FXOR,
  55
  56       /// FSRL - Bitwise logical right shift of floating point values. These
  57       /// corresponds to X86::PSRLDQ.
  58       FSRL,
  59
  60       /// CALL - These operations represent an abstract X86 call
  61       /// instruction, which includes a bunch of information.  In particular the
  62       /// operands of these node are:
  63       ///
  64       ///     #0 - The incoming token chain
  65       ///     #1 - The callee
  66       ///     #2 - The number of arg bytes the caller pushes on the stack.
  67       ///     #3 - The number of arg bytes the callee pops off the stack.
  68       ///     #4 - The value to pass in AL/AX/EAX (optional)
  69       ///     #5 - The value to pass in DL/DX/EDX (optional)
  70       ///
  71       /// The result values of these nodes are:
  72       ///
  73       ///     #0 - The outgoing token chain
  74       ///     #1 - The first register result value (optional)
  75       ///     #2 - The second register result value (optional)
  76       ///
  77       CALL,
  78
  79       /// RDTSC_DAG - This operation implements the lowering for
  80       /// readcyclecounter
  81       RDTSC_DAG,
  82
  83       /// X86 compare and logical compare instructions.
  84       CMP, COMI, UCOMI,
  85
  86       /// X86 bit-test instructions.
  87       BT,
  88
  89       /// X86 SetCC. Operand 0 is condition code, and operand 1 is the flag
  90       /// operand produced by a CMP instruction.
  91       SETCC,
  92
  93       // Same as SETCC except it's materialized with a sbb and the value is all
  94       // one's or all zero's.
  95       SETCC_CARRY,
  96
  97       /// X86 conditional moves. Operand 0 and operand 1 are the two values
  98       /// to select from. Operand 2 is the condition code, and operand 3 is the
  99       /// flag operand produced by a CMP or TEST instruction. It also writes a
 100       /// flag result.
 101       CMOV,
 102
 103       /// X86 conditional branches. Operand 0 is the chain operand, operand 1
 104       /// is the block to branch if condition is true, operand 2 is the
 105       /// condition code, and operand 3 is the flag operand produced by a CMP
 106       /// or TEST instruction.
 107       BRCOND,
 108
 109       /// Return with a flag operand. Operand 0 is the chain operand, operand
 110       /// 1 is the number of bytes of stack to pop.
 111       RET_FLAG,
 112
 113       /// REP_STOS - Repeat fill, corresponds to X86::REP_STOSx.
 114       REP_STOS,
 115
 116       /// REP_MOVS - Repeat move, corresponds to X86::REP_MOVSx.
 117       REP_MOVS,
 118
 119       /// GlobalBaseReg - On Darwin, this node represents the result of the popl
 120       /// at function entry, used for PIC code.
 121       GlobalBaseReg,
 122
 123       /// Wrapper - A wrapper node for TargetConstantPool,
 124       /// TargetExternalSymbol, and TargetGlobalAddress.
 125       Wrapper,
 126
 127       /// WrapperRIP - Special wrapper used under X86-64 PIC mode for RIP
 128       /// relative displacements.
 129       WrapperRIP,
 130
 131       /// MOVQ2DQ - Copies a 64-bit value from an MMX vector to the low word
 132       /// of an XMM vector, with the high word zero filled.
 133       MOVQ2DQ,
 134
 135       /// MOVDQ2Q - Copies a 64-bit value from the low word of an XMM vector
 136       /// to an MMX vector.  If you think this is too close to the previous
 137       /// mnemonic, so do I; blame Intel.
 138       MOVDQ2Q,
 139
 140       /// PEXTRB - Extract an 8-bit value from a vector and zero extend it to
 141       /// i32, corresponds to X86::PEXTRB.
 142       PEXTRB,
 143
 144       /// PEXTRW - Extract a 16-bit value from a vector and zero extend it to
 145       /// i32, corresponds to X86::PEXTRW.
 146       PEXTRW,
 147
 148       /// INSERTPS - Insert any element of a 4 x float vector into any element
 149       /// of a destination 4 x floatvector.
 150       INSERTPS,
 151
 152       /// PINSRB - Insert the lower 8-bits of a 32-bit value to a vector,
 153       /// corresponds to X86::PINSRB.
 154       PINSRB,
 155
 156       /// PINSRW - Insert the lower 16-bits of a 32-bit value to a vector,
 157       /// corresponds to X86::PINSRW.
 158       PINSRW, MMX_PINSRW,
 159
 160       /// PSHUFB - Shuffle 16 8-bit values within a vector.
 161       PSHUFB,
 162
 163       /// FMAX, FMIN - Floating point max and min.
 164       ///
 165       FMAX, FMIN,
 166
 167       /// FRSQRT, FRCP - Floating point reciprocal-sqrt and reciprocal
 168       /// approximation.  Note that these typically require refinement
 169       /// in order to obtain suitable precision.
 170       FRSQRT, FRCP,
 171
 172       // TLSADDR - Thread Local Storage.
 173       TLSADDR,
 174
 175       // TLSCALL - Thread Local Storage.  When calling to an OS provided
 176       // thunk at the address from an earlier relocation.
 177       TLSCALL,
 178
 179       // EH_RETURN - Exception Handling helpers.
 180       EH_RETURN,
 181
 182       /// TC_RETURN - Tail call return.
 183       ///   operand #0 chain
 184       ///   operand #1 callee (register or absolute)
 185       ///   operand #2 stack adjustment
 186       ///   operand #3 optional in flag
 187       TC_RETURN,
 188
 189       // VZEXT_MOVL - Vector move low and zero extend.
 190       VZEXT_MOVL,
 191
 192       // VSHL, VSRL - Vector logical left / right shift.
 193       VSHL, VSRL,
 194
 195       // CMPPD, CMPPS - Vector double/float comparison.
 196       // CMPPD, CMPPS - Vector double/float comparison.
 197       CMPPD, CMPPS,
 198
 199       // PCMP* - Vector integer comparisons.
 200       PCMPEQB, PCMPEQW, PCMPEQD, PCMPEQQ,
 201       PCMPGTB, PCMPGTW, PCMPGTD, PCMPGTQ,
 202
 203       // ADD, SUB, SMUL, etc. - Arithmetic operations with FLAGS results.
 204       ADD, SUB, SMUL,
 205       INC, DEC, OR, XOR, AND,
 206
 207       UMUL, // LOW, HI, FLAGS = umul LHS, RHS
 208
 209       // MUL_IMM - X86 specific multiply by immediate.
 210       MUL_IMM,
 211
 212       // PTEST - Vector bitwise comparisons
 213       PTEST,
 214
 215       // TESTP - Vector packed fp sign bitwise comparisons
 216       TESTP,
 217
 218       // Several flavors of instructions with vector shuffle behaviors.
 219       PALIGN,
 220       PSHUFD,
 221       PSHUFHW,
 222       PSHUFLW,
 223       PSHUFHW_LD,
 224       PSHUFLW_LD,
 225       SHUFPD,
 226       SHUFPS,
 227       MOVDDUP,
 228       MOVSHDUP,
 229       MOVSLDUP,
 230       MOVSHDUP_LD,
 231       MOVSLDUP_LD,
 232       MOVLHPS,
 233       MOVLHPD,
 234       MOVHLPS,
 235       MOVHLPD,
 236       MOVLPS,
 237       MOVLPD,
 238       MOVSD,
 239       MOVSS,
 240       UNPCKLPS,
 241       UNPCKLPD,
 242       UNPCKHPS,
 243       UNPCKHPD,
 244       PUNPCKLBW,
 245       PUNPCKLWD,
 246       PUNPCKLDQ,
 247       PUNPCKLQDQ,
 248       PUNPCKHBW,
 249       PUNPCKHWD,
 250       PUNPCKHDQ,
 251       PUNPCKHQDQ,
 252
 253       // VASTART_SAVE_XMM_REGS - Save xmm argument registers to the stack,
 254       // according to %al. An operator is needed so that this can be expanded
 255       // with control flow.
 256       VASTART_SAVE_XMM_REGS,
 257
 258       // WIN_ALLOCA - Windows's _chkstk call to do stack probing.
 259       WIN_ALLOCA,
 260
 261       // Memory barrier
 262       MEMBARRIER,
 263       MFENCE,
 264       SFENCE,
 265       LFENCE,
 266
 267       // ATOMADD64_DAG, ATOMSUB64_DAG, ATOMOR64_DAG, ATOMAND64_DAG,
 268       // ATOMXOR64_DAG, ATOMNAND64_DAG, ATOMSWAP64_DAG -
 269       // Atomic 64-bit binary operations.
 270       ATOMADD64_DAG = ISD::FIRST_TARGET_MEMORY_OPCODE,
 271       ATOMSUB64_DAG,
 272       ATOMOR64_DAG,
 273       ATOMXOR64_DAG,
 274       ATOMAND64_DAG,
 275       ATOMNAND64_DAG,
 276       ATOMSWAP64_DAG,
 277
 278       // LCMPXCHG_DAG, LCMPXCHG8_DAG - Compare and swap.
 279       LCMPXCHG_DAG,
 280       LCMPXCHG8_DAG,
 281
 282       // VZEXT_LOAD - Load, scalar_to_vector, and zero extend.
 283       VZEXT_LOAD,
 284
 285       // FNSTCW16m - Store FP control world into i16 memory.
 286       FNSTCW16m,
 287
 288       /// FP_TO_INT*_IN_MEM - This instruction implements FP_TO_SINT with the
 289       /// integer destination in memory and a FP reg source.  This corresponds
 290       /// to the X86::FIST*m instructions and the rounding mode change stuff. It
 291       /// has two inputs (token chain and address) and two outputs (int value
 292       /// and token chain).
 293       FP_TO_INT16_IN_MEM,
 294       FP_TO_INT32_IN_MEM,
 295       FP_TO_INT64_IN_MEM,
 296
 297       /// FILD, FILD_FLAG - This instruction implements SINT_TO_FP with the
 298       /// integer source in memory and FP reg result.  This corresponds to the
 299       /// X86::FILD*m instructions. It has three inputs (token chain, address,
 300       /// and source type) and two outputs (FP value and token chain). FILD_FLAG
 301       /// also produces a flag).
 302       FILD,
 303       FILD_FLAG,
 304
 305       /// FLD - This instruction implements an extending load to FP stack slots.
 306       /// This corresponds to the X86::FLD32m / X86::FLD64m. It takes a chain
 307       /// operand, ptr to load from, and a ValueType node indicating the type
 308       /// to load to.
 309       FLD,
 310
 311       /// FST - This instruction implements a truncating store to FP stack
 312       /// slots. This corresponds to the X86::FST32m / X86::FST64m. It takes a
 313       /// chain operand, value to store, address, and a ValueType to store it
 314       /// as.
 315       FST,
 316
 317       /// VAARG_64 - This instruction grabs the address of the next argument
 318       /// from a va_list. (reads and modifies the va_list in memory)
 319       VAARG_64
 320
 321       // WARNING: Do not add anything in the end unless you want the node to
 322       // have memop! In fact, starting from ATOMADD64_DAG all opcodes will be
 323       // thought as target memory ops!
 324     };
 325   }
 326
 327   /// Define some predicates that are used for node matching.
 328   namespace X86 {
 329     /// isPSHUFDMask - Return true if the specified VECTOR_SHUFFLE operand
 330     /// specifies a shuffle of elements that is suitable for input to PSHUFD.
 331     bool isPSHUFDMask(ShuffleVectorSDNode *N);
 332
 333     /// isPSHUFHWMask - Return true if the specified VECTOR_SHUFFLE operand
 334     /// specifies a shuffle of elements that is suitable for input to PSHUFD.
 335     bool isPSHUFHWMask(ShuffleVectorSDNode *N);
 336
 337     /// isPSHUFLWMask - Return true if the specified VECTOR_SHUFFLE operand
 338     /// specifies a shuffle of elements that is suitable for input to PSHUFD.
 339     bool isPSHUFLWMask(ShuffleVectorSDNode *N);
 340
 341     /// isSHUFPMask - Return true if the specified VECTOR_SHUFFLE operand
 342     /// specifies a shuffle of elements that is suitable for input to SHUFP*.
 343     bool isSHUFPMask(ShuffleVectorSDNode *N);
 344
 345     /// isMOVHLPSMask - Return true if the specified VECTOR_SHUFFLE operand
 346     /// specifies a shuffle of elements that is suitable for input to MOVHLPS.
 347     bool isMOVHLPSMask(ShuffleVectorSDNode *N);
 348
 349     /// isMOVHLPS_v_undef_Mask - Special case of isMOVHLPSMask for canonical form
 350     /// of vector_shuffle v, v, <2, 3, 2, 3>, i.e. vector_shuffle v, undef,
 351     /// <2, 3, 2, 3>
 352     bool isMOVHLPS_v_undef_Mask(ShuffleVectorSDNode *N);
 353
 354     /// isMOVLPMask - Return true if the specified VECTOR_SHUFFLE operand
 355     /// specifies a shuffle of elements that is suitable for MOVLP{S|D}.
 356     bool isMOVLPMask(ShuffleVectorSDNode *N);
 357
 358     /// isMOVHPMask - Return true if the specified VECTOR_SHUFFLE operand
 359     /// specifies a shuffle of elements that is suitable for MOVHP{S|D}.
 360     /// as well as MOVLHPS.
 361     bool isMOVLHPSMask(ShuffleVectorSDNode *N);
 362
 363     /// isUNPCKLMask - Return true if the specified VECTOR_SHUFFLE operand
 364     /// specifies a shuffle of elements that is suitable for input to UNPCKL.
 365     bool isUNPCKLMask(ShuffleVectorSDNode *N, bool V2IsSplat = false);
 366
 367     /// isUNPCKHMask - Return true if the specified VECTOR_SHUFFLE operand
 368     /// specifies a shuffle of elements that is suitable for input to UNPCKH.
 369     bool isUNPCKHMask(ShuffleVectorSDNode *N, bool V2IsSplat = false);
 370
 371     /// isUNPCKL_v_undef_Mask - Special case of isUNPCKLMask for canonical form
 372     /// of vector_shuffle v, v, <0, 4, 1, 5>, i.e. vector_shuffle v, undef,
 373     /// <0, 0, 1, 1>
 374     bool isUNPCKL_v_undef_Mask(ShuffleVectorSDNode *N);
 375
 376     /// isUNPCKH_v_undef_Mask - Special case of isUNPCKHMask for canonical form
 377     /// of vector_shuffle v, v, <2, 6, 3, 7>, i.e. vector_shuffle v, undef,
 378     /// <2, 2, 3, 3>
 379     bool isUNPCKH_v_undef_Mask(ShuffleVectorSDNode *N);
 380
 381     /// isMOVLMask - Return true if the specified VECTOR_SHUFFLE operand
 382     /// specifies a shuffle of elements that is suitable for input to MOVSS,
 383     /// MOVSD, and MOVD, i.e. setting the lowest element.
 384     bool isMOVLMask(ShuffleVectorSDNode *N);
 385
 386     /// isMOVSHDUPMask - Return true if the specified VECTOR_SHUFFLE operand
 387     /// specifies a shuffle of elements that is suitable for input to MOVSHDUP.
 388     bool isMOVSHDUPMask(ShuffleVectorSDNode *N);
 389
 390     /// isMOVSLDUPMask - Return true if the specified VECTOR_SHUFFLE operand
 391     /// specifies a shuffle of elements that is suitable for input to MOVSLDUP.
 392     bool isMOVSLDUPMask(ShuffleVectorSDNode *N);
 393
 394     /// isMOVDDUPMask - Return true if the specified VECTOR_SHUFFLE operand
 395     /// specifies a shuffle of elements that is suitable for input to MOVDDUP.
 396     bool isMOVDDUPMask(ShuffleVectorSDNode *N);
 397
 398     /// isPALIGNRMask - Return true if the specified VECTOR_SHUFFLE operand
 399     /// specifies a shuffle of elements that is suitable for input to PALIGNR.
 400     bool isPALIGNRMask(ShuffleVectorSDNode *N);
 401
 402     /// getShuffleSHUFImmediate - Return the appropriate immediate to shuffle
 403     /// the specified isShuffleMask VECTOR_SHUFFLE mask with PSHUF* and SHUFP*
 404     /// instructions.
 405     unsigned getShuffleSHUFImmediate(SDNode *N);
 406
 407     /// getShufflePSHUFHWImmediate - Return the appropriate immediate to shuffle
 408     /// the specified VECTOR_SHUFFLE mask with PSHUFHW instruction.
 409     unsigned getShufflePSHUFHWImmediate(SDNode *N);
 410
 411     /// getShufflePSHUFLWImmediate - Return the appropriate immediate to shuffle
 412     /// the specified VECTOR_SHUFFLE mask with PSHUFLW instruction.
 413     unsigned getShufflePSHUFLWImmediate(SDNode *N);
 414
 415     /// getShufflePALIGNRImmediate - Return the appropriate immediate to shuffle
 416     /// the specified VECTOR_SHUFFLE mask with the PALIGNR instruction.
 417     unsigned getShufflePALIGNRImmediate(SDNode *N);
 418
 419     /// isZeroNode - Returns true if Elt is a constant zero or a floating point
 420     /// constant +0.0.
 421     bool isZeroNode(SDValue Elt);
 422
 423     /// isOffsetSuitableForCodeModel - Returns true of the given offset can be
 424     /// fit into displacement field of the instruction.
 425     bool isOffsetSuitableForCodeModel(int64_t Offset, CodeModel::Model M,
 426                                       bool hasSymbolicDisplacement = true);
 427   }
 428
 429   //===--------------------------------------------------------------------===//
 430   //  X86TargetLowering - X86 Implementation of the TargetLowering interface
 431   class X86TargetLowering : public TargetLowering {
 432   public:
 433     explicit X86TargetLowering(X86TargetMachine &TM);
 434
 435     virtual unsigned getJumpTableEncoding() const;
 436
 437     virtual const MCExpr *
 438     LowerCustomJumpTableEntry(const MachineJumpTableInfo *MJTI,
 439                               const MachineBasicBlock *MBB, unsigned uid,
 440                               MCContext &Ctx) const;
 441
 442     /// getPICJumpTableRelocaBase - Returns relocation base for the given PIC
 443     /// jumptable.
 444     virtual SDValue getPICJumpTableRelocBase(SDValue Table,
 445                                              SelectionDAG &DAG) const;
 446     virtual const MCExpr *
 447     getPICJumpTableRelocBaseExpr(const MachineFunction *MF,
 448                                  unsigned JTI, MCContext &Ctx) const;
 449
 450     /// getStackPtrReg - Return the stack pointer register we are using: either
 451     /// ESP or RSP.
 452     unsigned getStackPtrReg() const { return X86StackPtr; }
 453
 454     /// getByValTypeAlignment - Return the desired alignment for ByVal aggregate
 455     /// function arguments in the caller parameter area. For X86, aggregates
 456     /// that contains are placed at 16-byte boundaries while the rest are at
 457     /// 4-byte boundaries.
 458     virtual unsigned getByValTypeAlignment(const Type *Ty) const;
 459
 460     /// getOptimalMemOpType - Returns the target specific optimal type for load
 461     /// and store operations as a result of memset, memcpy, and memmove
 462     /// lowering. If DstAlign is zero that means it's safe to destination
 463     /// alignment can satisfy any constraint. Similarly if SrcAlign is zero it
 464     /// means there isn't a need to check it against alignment requirement,
 465     /// probably because the source does not need to be loaded. If
 466     /// 'NonScalarIntSafe' is true, that means it's safe to return a
 467     /// non-scalar-integer type, e.g. empty string source, constant, or loaded
 468     /// from memory. 'MemcpyStrSrc' indicates whether the memcpy source is
 469     /// constant so it does not need to be loaded.
 470     /// It returns EVT::Other if the type should be determined using generic
 471     /// target-independent logic.
 472     virtual EVT
 473     getOptimalMemOpType(uint64_t Size, unsigned DstAlign, unsigned SrcAlign,
 474                         bool NonScalarIntSafe, bool MemcpyStrSrc,
 475                         MachineFunction &MF) const;
 476
 477     /// allowsUnalignedMemoryAccesses - Returns true if the target allows
 478     /// unaligned memory accesses. of the specified type.
 479     virtual bool allowsUnalignedMemoryAccesses(EVT VT) const {
 480       return true;
 481     }
 482
 483     /// LowerOperation - Provide custom lowering hooks for some operations.
 484     ///
 485     virtual SDValue LowerOperation(SDValue Op, SelectionDAG &DAG) const;
 486
 487     /// ReplaceNodeResults - Replace the results of node with an illegal result
 488     /// type with new values built out of custom code.
 489     ///
 490     virtual void ReplaceNodeResults(SDNode *N, SmallVectorImpl<SDValue>&Results,
 491                                     SelectionDAG &DAG) const;
 492
 493
 494     virtual SDValue PerformDAGCombine(SDNode *N, DAGCombinerInfo &DCI) const;
 495
 496     /// isTypeDesirableForOp - Return true if the target has native support for
 497     /// the specified value type and it is 'desirable' to use the type for the
 498     /// given node type. e.g. On x86 i16 is legal, but undesirable since i16
 499     /// instruction encodings are longer and some i16 instructions are slow.
 500     virtual bool isTypeDesirableForOp(unsigned Opc, EVT VT) const;
 501
 502     /// isTypeDesirable - Return true if the target has native support for the
 503     /// specified value type and it is 'desirable' to use the type. e.g. On x86
 504     /// i16 is legal, but undesirable since i16 instruction encodings are longer
 505     /// and some i16 instructions are slow.
 506     virtual bool IsDesirableToPromoteOp(SDValue Op, EVT &PVT) const;
 507
 508     virtual MachineBasicBlock *
 509       EmitInstrWithCustomInserter(MachineInstr *MI,
 510                                   MachineBasicBlock *MBB) const;
 511
 512
 513     /// getTargetNodeName - This method returns the name of a target specific
 514     /// DAG node.
 515     virtual const char *getTargetNodeName(unsigned Opcode) const;
 516
 517     /// getSetCCResultType - Return the ISD::SETCC ValueType
 518     virtual MVT::SimpleValueType getSetCCResultType(EVT VT) const;
 519
 520     /// computeMaskedBitsForTargetNode - Determine which of the bits specified
 521     /// in Mask are known to be either zero or one and return them in the
 522     /// KnownZero/KnownOne bitsets.
 523     virtual void computeMaskedBitsForTargetNode(const SDValue Op,
 524                                                 const APInt &Mask,
 525                                                 APInt &KnownZero,
 526                                                 APInt &KnownOne,
 527                                                 const SelectionDAG &DAG,
 528                                                 unsigned Depth = 0) const;
 529
 530     // ComputeNumSignBitsForTargetNode - Determine the number of bits in the
 531     // operation that are sign bits.
 532     virtual unsigned ComputeNumSignBitsForTargetNode(SDValue Op,
 533                                                      unsigned Depth) const;
 534
 535     virtual bool
 536     isGAPlusOffset(SDNode *N, const GlobalValue* &GA, int64_t &Offset) const;
 537
 538     SDValue getReturnAddressFrameIndex(SelectionDAG &DAG) const;
 539
 540     virtual bool ExpandInlineAsm(CallInst *CI) const;
 541
 542     ConstraintType getConstraintType(const std::string &Constraint) const;
 543
 544     /// Examine constraint string and operand type and determine a weight value.
 545     /// The operand object must already have been set up with the operand type.
 546     virtual ConstraintWeight getSingleConstraintMatchWeight(
 547       AsmOperandInfo &info, const char *constraint) const;
 548
 549     std::vector<unsigned>
 550       getRegClassForInlineAsmConstraint(const std::string &Constraint,
 551                                         EVT VT) const;
 552
 553     virtual const char *LowerXConstraint(EVT ConstraintVT) const;
 554
 555     /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
 556     /// vector.  If it is invalid, don't add anything to Ops. If hasMemory is
 557     /// true it means one of the asm constraint of the inline asm instruction
 558     /// being processed is 'm'.
 559     virtual void LowerAsmOperandForConstraint(SDValue Op,
 560                                               char ConstraintLetter,
 561                                               std::vector<SDValue> &Ops,
 562                                               SelectionDAG &DAG) const;
 563
 564     /// getRegForInlineAsmConstraint - Given a physical register constraint
 565     /// (e.g. {edx}), return the register number and the register class for the
 566     /// register.  This should only be used for C_Register constraints.  On
 567     /// error, this returns a register number of 0.
 568     std::pair<unsigned, const TargetRegisterClass*>
 569       getRegForInlineAsmConstraint(const std::string &Constraint,
 570                                    EVT VT) const;
 571
 572     /// isLegalAddressingMode - Return true if the addressing mode represented
 573     /// by AM is legal for this target, for a load/store of the specified type.
 574     virtual bool isLegalAddressingMode(const AddrMode &AM, const Type *Ty)const;
 575
 576     /// isTruncateFree - Return true if it's free to truncate a value of
 577     /// type Ty1 to type Ty2. e.g. On x86 it's free to truncate a i32 value in
 578     /// register EAX to i16 by referencing its sub-register AX.
 579     virtual bool isTruncateFree(const Type *Ty1, const Type *Ty2) const;
 580     virtual bool isTruncateFree(EVT VT1, EVT VT2) const;
 581
 582     /// isZExtFree - Return true if any actual instruction that defines a
 583     /// value of type Ty1 implicit zero-extends the value to Ty2 in the result
 584     /// register. This does not necessarily include registers defined in
 585     /// unknown ways, such as incoming arguments, or copies from unknown
 586     /// virtual registers. Also, if isTruncateFree(Ty2, Ty1) is true, this
 587     /// does not necessarily apply to truncate instructions. e.g. on x86-64,
 588     /// all instructions that define 32-bit values implicit zero-extend the
 589     /// result out to 64 bits.
 590     virtual bool isZExtFree(const Type *Ty1, const Type *Ty2) const;
 591     virtual bool isZExtFree(EVT VT1, EVT VT2) const;
 592
 593     /// isNarrowingProfitable - Return true if it's profitable to narrow
 594     /// operations of type VT1 to VT2. e.g. on x86, it's profitable to narrow
 595     /// from i32 to i8 but not from i32 to i16.
 596     virtual bool isNarrowingProfitable(EVT VT1, EVT VT2) const;
 597
 598     /// isFPImmLegal - Returns true if the target can instruction select the
 599     /// specified FP immediate natively. If false, the legalizer will
 600     /// materialize the FP immediate as a load from a constant pool.
 601     virtual bool isFPImmLegal(const APFloat &Imm, EVT VT) const;
 602
 603     /// isShuffleMaskLegal - Targets can use this to indicate that they only
 604     /// support *some* VECTOR_SHUFFLE operations, those with specific masks.
 605     /// By default, if a target supports the VECTOR_SHUFFLE node, all mask
 606     /// values are assumed to be legal.
 607     virtual bool isShuffleMaskLegal(const SmallVectorImpl<int> &Mask,
 608                                     EVT VT) const;
 609
 610     /// isVectorClearMaskLegal - Similar to isShuffleMaskLegal. This is
 611     /// used by Targets can use this to indicate if there is a suitable
 612     /// VECTOR_SHUFFLE that can be used to replace a VAND with a constant
 613     /// pool entry.
 614     virtual bool isVectorClearMaskLegal(const SmallVectorImpl<int> &Mask,
 615                                         EVT VT) const;
 616
 617     /// ShouldShrinkFPConstant - If true, then instruction selection should
 618     /// seek to shrink the FP constant of the specified type to a smaller type
 619     /// in order to save space and / or reduce runtime.
 620     virtual bool ShouldShrinkFPConstant(EVT VT) const {
 621       // Don't shrink FP constpool if SSE2 is available since cvtss2sd is more
 622       // expensive than a straight movsd. On the other hand, it's important to
 623       // shrink long double fp constant since fldt is very slow.
 624       return !X86ScalarSSEf64 || VT == MVT::f80;
 625     }
 626
 627     const X86Subtarget* getSubtarget() const {
 628       return Subtarget;
 629     }
 630
 631     /// isScalarFPTypeInSSEReg - Return true if the specified scalar FP type is
 632     /// computed in an SSE register, not on the X87 floating point stack.
 633     bool isScalarFPTypeInSSEReg(EVT VT) const {
 634       return (VT == MVT::f64 && X86ScalarSSEf64) || // f64 is when SSE2
 635       (VT == MVT::f32 && X86ScalarSSEf32);   // f32 is when SSE1
 636     }
 637
 638     /// createFastISel - This method returns a target specific FastISel object,
 639     /// or null if the target does not support "fast" ISel.
 640     virtual FastISel *createFastISel(FunctionLoweringInfo &funcInfo) const;
 641
 642     /// getFunctionAlignment - Return the Log2 alignment of this function.
 643     virtual unsigned getFunctionAlignment(const Function *F) const;
 644
 645     unsigned getRegPressureLimit(const TargetRegisterClass *RC,
 646                                  MachineFunction &MF) const;
 647
 648     /// getStackCookieLocation - Return true if the target stores stack
 649     /// protector cookies at a fixed offset in some non-standard address
 650     /// space, and populates the address space and offset as
 651     /// appropriate.
 652     virtual bool getStackCookieLocation(unsigned &AddressSpace, unsigned &Offset) const;
 653
 654   protected:
 655     std::pair<const TargetRegisterClass*, uint8_t>
 656     findRepresentativeClass(EVT VT) const;
 657
 658   private:
 659     /// Subtarget - Keep a pointer to the X86Subtarget around so that we can
 660     /// make the right decision when generating code for different targets.
 661     const X86Subtarget *Subtarget;
 662     const X86RegisterInfo *RegInfo;
 663     const TargetData *TD;
 664
 665     /// X86StackPtr - X86 physical register used as stack ptr.
 666     unsigned X86StackPtr;
 667
 668     /// X86ScalarSSEf32, X86ScalarSSEf64 - Select between SSE or x87
 669     /// floating point ops.
 670     /// When SSE is available, use it for f32 operations.
 671     /// When SSE2 is available, use it for f64 operations.
 672     bool X86ScalarSSEf32;
 673     bool X86ScalarSSEf64;
 674
 675     /// LegalFPImmediates - A list of legal fp immediates.
 676     std::vector<APFloat> LegalFPImmediates;
 677
 678     /// addLegalFPImmediate - Indicate that this x86 target can instruction
 679     /// select the specified FP immediate natively.
 680     void addLegalFPImmediate(const APFloat& Imm) {
 681       LegalFPImmediates.push_back(Imm);
 682     }
 683
 684     SDValue LowerCallResult(SDValue Chain, SDValue InFlag,
 685                             CallingConv::ID CallConv, bool isVarArg,
 686                             const SmallVectorImpl<ISD::InputArg> &Ins,
 687                             DebugLoc dl, SelectionDAG &DAG,
 688                             SmallVectorImpl<SDValue> &InVals) const;
 689     SDValue LowerMemArgument(SDValue Chain,
 690                              CallingConv::ID CallConv,
 691                              const SmallVectorImpl<ISD::InputArg> &ArgInfo,
 692                              DebugLoc dl, SelectionDAG &DAG,
 693                              const CCValAssign &VA,  MachineFrameInfo *MFI,
 694                               unsigned i) const;
 695     SDValue LowerMemOpCallTo(SDValue Chain, SDValue StackPtr, SDValue Arg,
 696                              DebugLoc dl, SelectionDAG &DAG,
 697                              const CCValAssign &VA,
 698                              ISD::ArgFlagsTy Flags) const;
 699
 700     // Call lowering helpers.
 701
 702     /// IsEligibleForTailCallOptimization - Check whether the call is eligible
 703     /// for tail call optimization. Targets which want to do tail call
 704     /// optimization should implement this function.
 705     bool IsEligibleForTailCallOptimization(SDValue Callee,
 706                                            CallingConv::ID CalleeCC,
 707                                            bool isVarArg,
 708                                            bool isCalleeStructRet,
 709                                            bool isCallerStructRet,
 710                                     const SmallVectorImpl<ISD::OutputArg> &Outs,
 711                                     const SmallVectorImpl<SDValue> &OutVals,
 712                                     const SmallVectorImpl<ISD::InputArg> &Ins,
 713                                            SelectionDAG& DAG) const;
 714     bool IsCalleePop(bool isVarArg, CallingConv::ID CallConv) const;
 715     SDValue EmitTailCallLoadRetAddr(SelectionDAG &DAG, SDValue &OutRetAddr,
 716                                 SDValue Chain, bool IsTailCall, bool Is64Bit,
 717                                 int FPDiff, DebugLoc dl) const;
 718
 719     unsigned GetAlignedArgumentStackSize(unsigned StackSize,
 720                                          SelectionDAG &DAG) const;
 721
 722     std::pair<SDValue,SDValue> FP_TO_INTHelper(SDValue Op, SelectionDAG &DAG,
 723                                                bool isSigned) const;
 724
 725     SDValue LowerAsSplatVectorLoad(SDValue SrcOp, EVT VT, DebugLoc dl,
 726                                    SelectionDAG &DAG) const;
 727     SDValue LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG) const;
 728     SDValue LowerCONCAT_VECTORS(SDValue Op, SelectionDAG &DAG) const;
 729     SDValue LowerVECTOR_SHUFFLE(SDValue Op, SelectionDAG &DAG) const;
 730     SDValue LowerEXTRACT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) const;
 731     SDValue LowerEXTRACT_VECTOR_ELT_SSE4(SDValue Op, SelectionDAG &DAG) const;
 732     SDValue LowerINSERT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) const;
 733     SDValue LowerINSERT_VECTOR_ELT_SSE4(SDValue Op, SelectionDAG &DAG) const;
 734     SDValue LowerSCALAR_TO_VECTOR(SDValue Op, SelectionDAG &DAG) const;
 735     SDValue LowerConstantPool(SDValue Op, SelectionDAG &DAG) const;
 736     SDValue LowerBlockAddress(SDValue Op, SelectionDAG &DAG) const;
 737     SDValue LowerGlobalAddress(const GlobalValue *GV, DebugLoc dl,
 738                                int64_t Offset, SelectionDAG &DAG) const;
 739     SDValue LowerGlobalAddress(SDValue Op, SelectionDAG &DAG) const;
 740     SDValue LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) const;
 741     SDValue LowerExternalSymbol(SDValue Op, SelectionDAG &DAG) const;
 742     SDValue LowerShift(SDValue Op, SelectionDAG &DAG) const;
 743     SDValue BuildFILD(SDValue Op, EVT SrcVT, SDValue Chain, SDValue StackSlot,
 744                       SelectionDAG &DAG) const;
 745     SDValue LowerBITCAST(SDValue op, SelectionDAG &DAG) const;
 746     SDValue LowerSINT_TO_FP(SDValue Op, SelectionDAG &DAG) const;
 747     SDValue LowerUINT_TO_FP(SDValue Op, SelectionDAG &DAG) const;
 748     SDValue LowerUINT_TO_FP_i64(SDValue Op, SelectionDAG &DAG) const;
 749     SDValue LowerUINT_TO_FP_i32(SDValue Op, SelectionDAG &DAG) const;
 750     SDValue LowerFP_TO_SINT(SDValue Op, SelectionDAG &DAG) const;
 751     SDValue LowerFP_TO_UINT(SDValue Op, SelectionDAG &DAG) const;
 752     SDValue LowerFABS(SDValue Op, SelectionDAG &DAG) const;
 753     SDValue LowerFNEG(SDValue Op, SelectionDAG &DAG) const;
 754     SDValue LowerFCOPYSIGN(SDValue Op, SelectionDAG &DAG) const;
 755     SDValue LowerToBT(SDValue And, ISD::CondCode CC,
 756                       DebugLoc dl, SelectionDAG &DAG) const;
 757     SDValue LowerSETCC(SDValue Op, SelectionDAG &DAG) const;
 758     SDValue LowerVSETCC(SDValue Op, SelectionDAG &DAG) const;
 759     SDValue LowerSELECT(SDValue Op, SelectionDAG &DAG) const;
 760     SDValue LowerBRCOND(SDValue Op, SelectionDAG &DAG) const;
 761     SDValue LowerMEMSET(SDValue Op, SelectionDAG &DAG) const;
 762     SDValue LowerJumpTable(SDValue Op, SelectionDAG &DAG) const;
 763     SDValue LowerDYNAMIC_STACKALLOC(SDValue Op, SelectionDAG &DAG) const;
 764     SDValue LowerVASTART(SDValue Op, SelectionDAG &DAG) const;
 765     SDValue LowerVAARG(SDValue Op, SelectionDAG &DAG) const;
 766     SDValue LowerVACOPY(SDValue Op, SelectionDAG &DAG) const;
 767     SDValue LowerINTRINSIC_WO_CHAIN(SDValue Op, SelectionDAG &DAG) const;
 768     SDValue LowerRETURNADDR(SDValue Op, SelectionDAG &DAG) const;
 769     SDValue LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) const;
 770     SDValue LowerFRAME_TO_ARGS_OFFSET(SDValue Op, SelectionDAG &DAG) const;
 771     SDValue LowerEH_RETURN(SDValue Op, SelectionDAG &DAG) const;
 772     SDValue LowerTRAMPOLINE(SDValue Op, SelectionDAG &DAG) const;
 773     SDValue LowerFLT_ROUNDS_(SDValue Op, SelectionDAG &DAG) const;
 774     SDValue LowerCTLZ(SDValue Op, SelectionDAG &DAG) const;
 775     SDValue LowerCTTZ(SDValue Op, SelectionDAG &DAG) const;
 776     SDValue LowerMUL_V2I64(SDValue Op, SelectionDAG &DAG) const;
 777     SDValue LowerSHL(SDValue Op, SelectionDAG &DAG) const;
 778     SDValue LowerXALUO(SDValue Op, SelectionDAG &DAG) const;
 779
 780     SDValue LowerCMP_SWAP(SDValue Op, SelectionDAG &DAG) const;
 781     SDValue LowerLOAD_SUB(SDValue Op, SelectionDAG &DAG) const;
 782     SDValue LowerREADCYCLECOUNTER(SDValue Op, SelectionDAG &DAG) const;
 783     SDValue LowerMEMBARRIER(SDValue Op, SelectionDAG &DAG) const;
 784
 785     // Utility functions to help LowerVECTOR_SHUFFLE
 786     SDValue LowerVECTOR_SHUFFLEv8i16(SDValue Op, SelectionDAG &DAG) const;
 787
 788     virtual SDValue
 789       LowerFormalArguments(SDValue Chain,
 790                            CallingConv::ID CallConv, bool isVarArg,
 791                            const SmallVectorImpl<ISD::InputArg> &Ins,
 792                            DebugLoc dl, SelectionDAG &DAG,
 793                            SmallVectorImpl<SDValue> &InVals) const;
 794     virtual SDValue
 795       LowerCall(SDValue Chain, SDValue Callee,
 796                 CallingConv::ID CallConv, bool isVarArg, bool &isTailCall,
 797                 const SmallVectorImpl<ISD::OutputArg> &Outs,
 798                 const SmallVectorImpl<SDValue> &OutVals,
 799                 const SmallVectorImpl<ISD::InputArg> &Ins,
 800                 DebugLoc dl, SelectionDAG &DAG,
 801                 SmallVectorImpl<SDValue> &InVals) const;
 802
 803     virtual SDValue
 804       LowerReturn(SDValue Chain,
 805                   CallingConv::ID CallConv, bool isVarArg,
 806                   const SmallVectorImpl<ISD::OutputArg> &Outs,
 807                   const SmallVectorImpl<SDValue> &OutVals,
 808                   DebugLoc dl, SelectionDAG &DAG) const;
 809
 810     virtual bool isUsedByReturnOnly(SDNode *N) const;
 811
 812     virtual bool
 813       CanLowerReturn(CallingConv::ID CallConv, bool isVarArg,
 814                      const SmallVectorImpl<ISD::OutputArg> &Outs,
 815                      LLVMContext &Context) const;
 816
 817     void ReplaceATOMIC_BINARY_64(SDNode *N, SmallVectorImpl<SDValue> &Results,
 818                                  SelectionDAG &DAG, unsigned NewOp) const;
 819
 820     /// Utility function to emit string processing sse4.2 instructions
 821     /// that return in xmm0.
 822     /// This takes the instruction to expand, the associated machine basic
 823     /// block, the number of args, and whether or not the second arg is
 824     /// in memory or not.
 825     MachineBasicBlock *EmitPCMP(MachineInstr *BInstr, MachineBasicBlock *BB,
 826                                 unsigned argNum, bool inMem) const;
 827
 828     /// Utility functions to emit monitor and mwait instructions. These
 829     /// need to make sure that the arguments to the intrinsic are in the
 830     /// correct registers.
 831     MachineBasicBlock *EmitMonitor(MachineInstr *MI,
 832                                    MachineBasicBlock *BB) const;
 833     MachineBasicBlock *EmitMwait(MachineInstr *MI, MachineBasicBlock *BB) const;
 834
 835     /// Utility function to emit atomic bitwise operations (and, or, xor).
 836     /// It takes the bitwise instruction to expand, the associated machine basic
 837     /// block, and the associated X86 opcodes for reg/reg and reg/imm.
 838     MachineBasicBlock *EmitAtomicBitwiseWithCustomInserter(
 839                                                     MachineInstr *BInstr,
 840                                                     MachineBasicBlock *BB,
 841                                                     unsigned regOpc,
 842                                                     unsigned immOpc,
 843                                                     unsigned loadOpc,
 844                                                     unsigned cxchgOpc,
 845                                                     unsigned notOpc,
 846                                                     unsigned EAXreg,
 847                                                     TargetRegisterClass *RC,
 848                                                     bool invSrc = false) const;
 849
 850     MachineBasicBlock *EmitAtomicBit6432WithCustomInserter(
 851                                                     MachineInstr *BInstr,
 852                                                     MachineBasicBlock *BB,
 853                                                     unsigned regOpcL,
 854                                                     unsigned regOpcH,
 855                                                     unsigned immOpcL,
 856                                                     unsigned immOpcH,
 857                                                     bool invSrc = false) const;
 858
 859     /// Utility function to emit atomic min and max.  It takes the min/max
 860     /// instruction to expand, the associated basic block, and the associated
 861     /// cmov opcode for moving the min or max value.
 862     MachineBasicBlock *EmitAtomicMinMaxWithCustomInserter(MachineInstr *BInstr,
 863                                                           MachineBasicBlock *BB,
 864                                                         unsigned cmovOpc) const;
 865
 866     // Utility function to emit the low-level va_arg code for X86-64.
 867     MachineBasicBlock *EmitVAARG64WithCustomInserter(
 868                        MachineInstr *MI,
 869                        MachineBasicBlock *MBB) const;
 870
 871     /// Utility function to emit the xmm reg save portion of va_start.
 872     MachineBasicBlock *EmitVAStartSaveXMMRegsWithCustomInserter(
 873                                                    MachineInstr *BInstr,
 874                                                    MachineBasicBlock *BB) const;
 875
 876     MachineBasicBlock *EmitLoweredSelect(MachineInstr *I,
 877                                          MachineBasicBlock *BB) const;
 878
 879     MachineBasicBlock *EmitLoweredWinAlloca(MachineInstr *MI,
 880                                               MachineBasicBlock *BB) const;
 881
 882     MachineBasicBlock *EmitLoweredTLSCall(MachineInstr *MI,
 883                                           MachineBasicBlock *BB) const;
 884
 885     MachineBasicBlock *emitLoweredTLSAddr(MachineInstr *MI,
 886                                           MachineBasicBlock *BB) const;
 887
 888     /// Emit nodes that will be selected as "test Op0,Op0", or something
 889     /// equivalent, for use with the given x86 condition code.
 890     SDValue EmitTest(SDValue Op0, unsigned X86CC, SelectionDAG &DAG) const;
 891
 892     /// Emit nodes that will be selected as "cmp Op0,Op1", or something
 893     /// equivalent, for use with the given x86 condition code.
 894     SDValue EmitCmp(SDValue Op0, SDValue Op1, unsigned X86CC,
 895                     SelectionDAG &DAG) const;
 896   };
 897
 898   namespace X86 {
 899     FastISel *createFastISel(FunctionLoweringInfo &funcInfo);
 900   }
 901 }
 902
 903 #endif    // X86ISELLOWERING_H