lib/Target/X86/X86ISelLowering.cpp

   1 //===-- X86ISelLowering.cpp - X86 DAG Lowering Implementation -------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that X86 uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #define DEBUG_TYPE "x86-isel"
  16 #include "X86.h"
  17 #include "X86InstrBuilder.h"
  18 #include "X86ISelLowering.h"
  19 #include "X86TargetMachine.h"
  20 #include "X86TargetObjectFile.h"
  21 #include "llvm/CallingConv.h"
  22 #include "llvm/Constants.h"
  23 #include "llvm/DerivedTypes.h"
  24 #include "llvm/GlobalAlias.h"
  25 #include "llvm/GlobalVariable.h"
  26 #include "llvm/Function.h"
  27 #include "llvm/Instructions.h"
  28 #include "llvm/Intrinsics.h"
  29 #include "llvm/LLVMContext.h"
  30 #include "llvm/CodeGen/MachineFrameInfo.h"
  31 #include "llvm/CodeGen/MachineFunction.h"
  32 #include "llvm/CodeGen/MachineInstrBuilder.h"
  33 #include "llvm/CodeGen/MachineJumpTableInfo.h"
  34 #include "llvm/CodeGen/MachineModuleInfo.h"
  35 #include "llvm/CodeGen/MachineRegisterInfo.h"
  36 #include "llvm/CodeGen/PseudoSourceValue.h"
  37 #include "llvm/MC/MCAsmInfo.h"
  38 #include "llvm/MC/MCContext.h"
  39 #include "llvm/MC/MCExpr.h"
  40 #include "llvm/MC/MCSymbol.h"
  41 #include "llvm/ADT/BitVector.h"
  42 #include "llvm/ADT/SmallSet.h"
  43 #include "llvm/ADT/Statistic.h"
  44 #include "llvm/ADT/StringExtras.h"
  45 #include "llvm/ADT/VectorExtras.h"
  46 #include "llvm/Support/CommandLine.h"
  47 #include "llvm/Support/Debug.h"
  48 #include "llvm/Support/Dwarf.h"
  49 #include "llvm/Support/ErrorHandling.h"
  50 #include "llvm/Support/MathExtras.h"
  51 #include "llvm/Support/raw_ostream.h"
  52 using namespace llvm;
  53 using namespace dwarf;
  54
  55 STATISTIC(NumTailCalls, "Number of tail calls");
  56
  57 static cl::opt<bool>
  58 DisableMMX("disable-mmx", cl::Hidden, cl::desc("Disable use of MMX"));
  59
  60 // Forward declarations.
  61 static SDValue getMOVL(SelectionDAG &DAG, DebugLoc dl, EVT VT, SDValue V1,
  62                        SDValue V2);
  63
  64 static TargetLoweringObjectFile *createTLOF(X86TargetMachine &TM) {
  65
  66   bool is64Bit = TM.getSubtarget<X86Subtarget>().is64Bit();
  67
  68   if (TM.getSubtarget<X86Subtarget>().isTargetDarwin()) {
  69     if (is64Bit) return new X8664_MachoTargetObjectFile();
  70     return new TargetLoweringObjectFileMachO();
  71   } else if (TM.getSubtarget<X86Subtarget>().isTargetELF() ){
  72     if (is64Bit) return new X8664_ELFTargetObjectFile(TM);
  73     return new X8632_ELFTargetObjectFile(TM);
  74   } else if (TM.getSubtarget<X86Subtarget>().isTargetCOFF()) {
  75     return new TargetLoweringObjectFileCOFF();
  76   }
  77   llvm_unreachable("unknown subtarget type");
  78 }
  79
  80 X86TargetLowering::X86TargetLowering(X86TargetMachine &TM)
  81   : TargetLowering(TM, createTLOF(TM)) {
  82   Subtarget = &TM.getSubtarget<X86Subtarget>();
  83   X86ScalarSSEf64 = Subtarget->hasSSE2();
  84   X86ScalarSSEf32 = Subtarget->hasSSE1();
  85   X86StackPtr = Subtarget->is64Bit() ? X86::RSP : X86::ESP;
  86
  87   RegInfo = TM.getRegisterInfo();
  88   TD = getTargetData();
  89
  90   // Set up the TargetLowering object.
  91
  92   // X86 is weird, it always uses i8 for shift amounts and setcc results.
  93   setShiftAmountType(MVT::i8);
  94   setBooleanContents(ZeroOrOneBooleanContent);
  95   setSchedulingPreference(Sched::RegPressure);
  96   setStackPointerRegisterToSaveRestore(X86StackPtr);
  97
  98   if (Subtarget->isTargetDarwin()) {
  99     // Darwin should use _setjmp/_longjmp instead of setjmp/longjmp.
 100     setUseUnderscoreSetJmp(false);
 101     setUseUnderscoreLongJmp(false);
 102   } else if (Subtarget->isTargetMingw()) {
 103     // MS runtime is weird: it exports _setjmp, but longjmp!
 104     setUseUnderscoreSetJmp(true);
 105     setUseUnderscoreLongJmp(false);
 106   } else {
 107     setUseUnderscoreSetJmp(true);
 108     setUseUnderscoreLongJmp(true);
 109   }
 110
 111   // Set up the register classes.
 112   addRegisterClass(MVT::i8, X86::GR8RegisterClass);
 113   addRegisterClass(MVT::i16, X86::GR16RegisterClass);
 114   addRegisterClass(MVT::i32, X86::GR32RegisterClass);
 115   if (Subtarget->is64Bit())
 116     addRegisterClass(MVT::i64, X86::GR64RegisterClass);
 117
 118   setLoadExtAction(ISD::SEXTLOAD, MVT::i1, Promote);
 119
 120   // We don't accept any truncstore of integer registers.
 121   setTruncStoreAction(MVT::i64, MVT::i32, Expand);
 122   setTruncStoreAction(MVT::i64, MVT::i16, Expand);
 123   setTruncStoreAction(MVT::i64, MVT::i8 , Expand);
 124   setTruncStoreAction(MVT::i32, MVT::i16, Expand);
 125   setTruncStoreAction(MVT::i32, MVT::i8 , Expand);
 126   setTruncStoreAction(MVT::i16, MVT::i8,  Expand);
 127
 128   // SETOEQ and SETUNE require checking two conditions.
 129   setCondCodeAction(ISD::SETOEQ, MVT::f32, Expand);
 130   setCondCodeAction(ISD::SETOEQ, MVT::f64, Expand);
 131   setCondCodeAction(ISD::SETOEQ, MVT::f80, Expand);
 132   setCondCodeAction(ISD::SETUNE, MVT::f32, Expand);
 133   setCondCodeAction(ISD::SETUNE, MVT::f64, Expand);
 134   setCondCodeAction(ISD::SETUNE, MVT::f80, Expand);
 135
 136   // Promote all UINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have this
 137   // operation.
 138   setOperationAction(ISD::UINT_TO_FP       , MVT::i1   , Promote);
 139   setOperationAction(ISD::UINT_TO_FP       , MVT::i8   , Promote);
 140   setOperationAction(ISD::UINT_TO_FP       , MVT::i16  , Promote);
 141
 142   if (Subtarget->is64Bit()) {
 143     setOperationAction(ISD::UINT_TO_FP     , MVT::i32  , Promote);
 144     setOperationAction(ISD::UINT_TO_FP     , MVT::i64  , Expand);
 145   } else if (!UseSoftFloat) {
 146     // We have an algorithm for SSE2->double, and we turn this into a
 147     // 64-bit FILD followed by conditional FADD for other targets.
 148     setOperationAction(ISD::UINT_TO_FP     , MVT::i64  , Custom);
 149     // We have an algorithm for SSE2, and we turn this into a 64-bit
 150     // FILD for other targets.
 151     setOperationAction(ISD::UINT_TO_FP     , MVT::i32  , Custom);
 152   }
 153
 154   // Promote i1/i8 SINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have
 155   // this operation.
 156   setOperationAction(ISD::SINT_TO_FP       , MVT::i1   , Promote);
 157   setOperationAction(ISD::SINT_TO_FP       , MVT::i8   , Promote);
 158
 159   if (!UseSoftFloat) {
 160     // SSE has no i16 to fp conversion, only i32
 161     if (X86ScalarSSEf32) {
 162       setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Promote);
 163       // f32 and f64 cases are Legal, f80 case is not
 164       setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Custom);
 165     } else {
 166       setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Custom);
 167       setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Custom);
 168     }
 169   } else {
 170     setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Promote);
 171     setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Promote);
 172   }
 173
 174   // In 32-bit mode these are custom lowered.  In 64-bit mode F32 and F64
 175   // are Legal, f80 is custom lowered.
 176   setOperationAction(ISD::FP_TO_SINT     , MVT::i64  , Custom);
 177   setOperationAction(ISD::SINT_TO_FP     , MVT::i64  , Custom);
 178
 179   // Promote i1/i8 FP_TO_SINT to larger FP_TO_SINTS's, as X86 doesn't have
 180   // this operation.
 181   setOperationAction(ISD::FP_TO_SINT       , MVT::i1   , Promote);
 182   setOperationAction(ISD::FP_TO_SINT       , MVT::i8   , Promote);
 183
 184   if (X86ScalarSSEf32) {
 185     setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Promote);
 186     // f32 and f64 cases are Legal, f80 case is not
 187     setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Custom);
 188   } else {
 189     setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Custom);
 190     setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Custom);
 191   }
 192
 193   // Handle FP_TO_UINT by promoting the destination to a larger signed
 194   // conversion.
 195   setOperationAction(ISD::FP_TO_UINT       , MVT::i1   , Promote);
 196   setOperationAction(ISD::FP_TO_UINT       , MVT::i8   , Promote);
 197   setOperationAction(ISD::FP_TO_UINT       , MVT::i16  , Promote);
 198
 199   if (Subtarget->is64Bit()) {
 200     setOperationAction(ISD::FP_TO_UINT     , MVT::i64  , Expand);
 201     setOperationAction(ISD::FP_TO_UINT     , MVT::i32  , Promote);
 202   } else if (!UseSoftFloat) {
 203     if (X86ScalarSSEf32 && !Subtarget->hasSSE3())
 204       // Expand FP_TO_UINT into a select.
 205       // FIXME: We would like to use a Custom expander here eventually to do
 206       // the optimal thing for SSE vs. the default expansion in the legalizer.
 207       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Expand);
 208     else
 209       // With SSE3 we can use fisttpll to convert to a signed i64; without
 210       // SSE, we're stuck with a fistpll.
 211       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Custom);
 212   }
 213
 214   // TODO: when we have SSE, these could be more efficient, by using movd/movq.
 215   if (!X86ScalarSSEf64) {
 216     setOperationAction(ISD::BIT_CONVERT      , MVT::f32  , Expand);
 217     setOperationAction(ISD::BIT_CONVERT      , MVT::i32  , Expand);
 218     if (Subtarget->is64Bit()) {
 219       setOperationAction(ISD::BIT_CONVERT    , MVT::f64  , Expand);
 220       // Without SSE, i64->f64 goes through memory; i64->MMX is Legal.
 221       if (Subtarget->hasMMX() && !DisableMMX)
 222         setOperationAction(ISD::BIT_CONVERT    , MVT::i64  , Custom);
 223       else
 224         setOperationAction(ISD::BIT_CONVERT    , MVT::i64  , Expand);
 225     }
 226   }
 227
 228   // Scalar integer divide and remainder are lowered to use operations that
 229   // produce two results, to match the available instructions. This exposes
 230   // the two-result form to trivial CSE, which is able to combine x/y and x%y
 231   // into a single instruction.
 232   //
 233   // Scalar integer multiply-high is also lowered to use two-result
 234   // operations, to match the available instructions. However, plain multiply
 235   // (low) operations are left as Legal, as there are single-result
 236   // instructions for this in x86. Using the two-result multiply instructions
 237   // when both high and low results are needed must be arranged by dagcombine.
 238   setOperationAction(ISD::MULHS           , MVT::i8    , Expand);
 239   setOperationAction(ISD::MULHU           , MVT::i8    , Expand);
 240   setOperationAction(ISD::SDIV            , MVT::i8    , Expand);
 241   setOperationAction(ISD::UDIV            , MVT::i8    , Expand);
 242   setOperationAction(ISD::SREM            , MVT::i8    , Expand);
 243   setOperationAction(ISD::UREM            , MVT::i8    , Expand);
 244   setOperationAction(ISD::MULHS           , MVT::i16   , Expand);
 245   setOperationAction(ISD::MULHU           , MVT::i16   , Expand);
 246   setOperationAction(ISD::SDIV            , MVT::i16   , Expand);
 247   setOperationAction(ISD::UDIV            , MVT::i16   , Expand);
 248   setOperationAction(ISD::SREM            , MVT::i16   , Expand);
 249   setOperationAction(ISD::UREM            , MVT::i16   , Expand);
 250   setOperationAction(ISD::MULHS           , MVT::i32   , Expand);
 251   setOperationAction(ISD::MULHU           , MVT::i32   , Expand);
 252   setOperationAction(ISD::SDIV            , MVT::i32   , Expand);
 253   setOperationAction(ISD::UDIV            , MVT::i32   , Expand);
 254   setOperationAction(ISD::SREM            , MVT::i32   , Expand);
 255   setOperationAction(ISD::UREM            , MVT::i32   , Expand);
 256   setOperationAction(ISD::MULHS           , MVT::i64   , Expand);
 257   setOperationAction(ISD::MULHU           , MVT::i64   , Expand);
 258   setOperationAction(ISD::SDIV            , MVT::i64   , Expand);
 259   setOperationAction(ISD::UDIV            , MVT::i64   , Expand);
 260   setOperationAction(ISD::SREM            , MVT::i64   , Expand);
 261   setOperationAction(ISD::UREM            , MVT::i64   , Expand);
 262
 263   setOperationAction(ISD::BR_JT            , MVT::Other, Expand);
 264   setOperationAction(ISD::BRCOND           , MVT::Other, Custom);
 265   setOperationAction(ISD::BR_CC            , MVT::Other, Expand);
 266   setOperationAction(ISD::SELECT_CC        , MVT::Other, Expand);
 267   if (Subtarget->is64Bit())
 268     setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i32, Legal);
 269   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i16  , Legal);
 270   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i8   , Legal);
 271   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1   , Expand);
 272   setOperationAction(ISD::FP_ROUND_INREG   , MVT::f32  , Expand);
 273   setOperationAction(ISD::FREM             , MVT::f32  , Expand);
 274   setOperationAction(ISD::FREM             , MVT::f64  , Expand);
 275   setOperationAction(ISD::FREM             , MVT::f80  , Expand);
 276   setOperationAction(ISD::FLT_ROUNDS_      , MVT::i32  , Custom);
 277
 278   setOperationAction(ISD::CTPOP            , MVT::i8   , Expand);
 279   setOperationAction(ISD::CTTZ             , MVT::i8   , Custom);
 280   setOperationAction(ISD::CTLZ             , MVT::i8   , Custom);
 281   setOperationAction(ISD::CTPOP            , MVT::i16  , Expand);
 282   setOperationAction(ISD::CTTZ             , MVT::i16  , Custom);
 283   setOperationAction(ISD::CTLZ             , MVT::i16  , Custom);
 284   setOperationAction(ISD::CTPOP            , MVT::i32  , Expand);
 285   setOperationAction(ISD::CTTZ             , MVT::i32  , Custom);
 286   setOperationAction(ISD::CTLZ             , MVT::i32  , Custom);
 287   if (Subtarget->is64Bit()) {
 288     setOperationAction(ISD::CTPOP          , MVT::i64  , Expand);
 289     setOperationAction(ISD::CTTZ           , MVT::i64  , Custom);
 290     setOperationAction(ISD::CTLZ           , MVT::i64  , Custom);
 291   }
 292
 293   setOperationAction(ISD::READCYCLECOUNTER , MVT::i64  , Custom);
 294   setOperationAction(ISD::BSWAP            , MVT::i16  , Expand);
 295
 296   // These should be promoted to a larger select which is supported.
 297   setOperationAction(ISD::SELECT          , MVT::i1   , Promote);
 298   // X86 wants to expand cmov itself.
 299   setOperationAction(ISD::SELECT          , MVT::i8   , Custom);
 300   setOperationAction(ISD::SELECT        , MVT::i16  , Custom);
 301   setOperationAction(ISD::SELECT          , MVT::i32  , Custom);
 302   setOperationAction(ISD::SELECT          , MVT::f32  , Custom);
 303   setOperationAction(ISD::SELECT          , MVT::f64  , Custom);
 304   setOperationAction(ISD::SELECT          , MVT::f80  , Custom);
 305   setOperationAction(ISD::SETCC           , MVT::i8   , Custom);
 306   setOperationAction(ISD::SETCC           , MVT::i16  , Custom);
 307   setOperationAction(ISD::SETCC           , MVT::i32  , Custom);
 308   setOperationAction(ISD::SETCC           , MVT::f32  , Custom);
 309   setOperationAction(ISD::SETCC           , MVT::f64  , Custom);
 310   setOperationAction(ISD::SETCC           , MVT::f80  , Custom);
 311   if (Subtarget->is64Bit()) {
 312     setOperationAction(ISD::SELECT        , MVT::i64  , Custom);
 313     setOperationAction(ISD::SETCC         , MVT::i64  , Custom);
 314   }
 315   setOperationAction(ISD::EH_RETURN       , MVT::Other, Custom);
 316
 317   // Darwin ABI issue.
 318   setOperationAction(ISD::ConstantPool    , MVT::i32  , Custom);
 319   setOperationAction(ISD::JumpTable       , MVT::i32  , Custom);
 320   setOperationAction(ISD::GlobalAddress   , MVT::i32  , Custom);
 321   setOperationAction(ISD::GlobalTLSAddress, MVT::i32  , Custom);
 322   if (Subtarget->is64Bit())
 323     setOperationAction(ISD::GlobalTLSAddress, MVT::i64, Custom);
 324   setOperationAction(ISD::ExternalSymbol  , MVT::i32  , Custom);
 325   setOperationAction(ISD::BlockAddress    , MVT::i32  , Custom);
 326   if (Subtarget->is64Bit()) {
 327     setOperationAction(ISD::ConstantPool  , MVT::i64  , Custom);
 328     setOperationAction(ISD::JumpTable     , MVT::i64  , Custom);
 329     setOperationAction(ISD::GlobalAddress , MVT::i64  , Custom);
 330     setOperationAction(ISD::ExternalSymbol, MVT::i64  , Custom);
 331     setOperationAction(ISD::BlockAddress  , MVT::i64  , Custom);
 332   }
 333   // 64-bit addm sub, shl, sra, srl (iff 32-bit x86)
 334   setOperationAction(ISD::SHL_PARTS       , MVT::i32  , Custom);
 335   setOperationAction(ISD::SRA_PARTS       , MVT::i32  , Custom);
 336   setOperationAction(ISD::SRL_PARTS       , MVT::i32  , Custom);
 337   if (Subtarget->is64Bit()) {
 338     setOperationAction(ISD::SHL_PARTS     , MVT::i64  , Custom);
 339     setOperationAction(ISD::SRA_PARTS     , MVT::i64  , Custom);
 340     setOperationAction(ISD::SRL_PARTS     , MVT::i64  , Custom);
 341   }
 342
 343   if (Subtarget->hasSSE1())
 344     setOperationAction(ISD::PREFETCH      , MVT::Other, Legal);
 345
 346   // We may not have a libcall for MEMBARRIER so we should lower this.
 347   setOperationAction(ISD::MEMBARRIER    , MVT::Other, Custom);
 348
 349   // On X86 and X86-64, atomic operations are lowered to locked instructions.
 350   // Locked instructions, in turn, have implicit fence semantics (all memory
 351   // operations are flushed before issuing the locked instruction, and they
 352   // are not buffered), so we can fold away the common pattern of
 353   // fence-atomic-fence.
 354   setShouldFoldAtomicFences(true);
 355
 356   // Expand certain atomics
 357   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i8, Custom);
 358   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i16, Custom);
 359   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i32, Custom);
 360   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i64, Custom);
 361
 362   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i8, Custom);
 363   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i16, Custom);
 364   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i32, Custom);
 365   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i64, Custom);
 366
 367   if (!Subtarget->is64Bit()) {
 368     setOperationAction(ISD::ATOMIC_LOAD_ADD, MVT::i64, Custom);
 369     setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i64, Custom);
 370     setOperationAction(ISD::ATOMIC_LOAD_AND, MVT::i64, Custom);
 371     setOperationAction(ISD::ATOMIC_LOAD_OR, MVT::i64, Custom);
 372     setOperationAction(ISD::ATOMIC_LOAD_XOR, MVT::i64, Custom);
 373     setOperationAction(ISD::ATOMIC_LOAD_NAND, MVT::i64, Custom);
 374     setOperationAction(ISD::ATOMIC_SWAP, MVT::i64, Custom);
 375   }
 376
 377   // FIXME - use subtarget debug flags
 378   if (!Subtarget->isTargetDarwin() &&
 379       !Subtarget->isTargetELF() &&
 380       !Subtarget->isTargetCygMing()) {
 381     setOperationAction(ISD::EH_LABEL, MVT::Other, Expand);
 382   }
 383
 384   setOperationAction(ISD::EXCEPTIONADDR, MVT::i64, Expand);
 385   setOperationAction(ISD::EHSELECTION,   MVT::i64, Expand);
 386   setOperationAction(ISD::EXCEPTIONADDR, MVT::i32, Expand);
 387   setOperationAction(ISD::EHSELECTION,   MVT::i32, Expand);
 388   if (Subtarget->is64Bit()) {
 389     setExceptionPointerRegister(X86::RAX);
 390     setExceptionSelectorRegister(X86::RDX);
 391   } else {
 392     setExceptionPointerRegister(X86::EAX);
 393     setExceptionSelectorRegister(X86::EDX);
 394   }
 395   setOperationAction(ISD::FRAME_TO_ARGS_OFFSET, MVT::i32, Custom);
 396   setOperationAction(ISD::FRAME_TO_ARGS_OFFSET, MVT::i64, Custom);
 397
 398   setOperationAction(ISD::TRAMPOLINE, MVT::Other, Custom);
 399
 400   setOperationAction(ISD::TRAP, MVT::Other, Legal);
 401
 402   // VASTART needs to be custom lowered to use the VarArgsFrameIndex
 403   setOperationAction(ISD::VASTART           , MVT::Other, Custom);
 404   setOperationAction(ISD::VAEND             , MVT::Other, Expand);
 405   if (Subtarget->is64Bit()) {
 406     setOperationAction(ISD::VAARG           , MVT::Other, Custom);
 407     setOperationAction(ISD::VACOPY          , MVT::Other, Custom);
 408   } else {
 409     setOperationAction(ISD::VAARG           , MVT::Other, Expand);
 410     setOperationAction(ISD::VACOPY          , MVT::Other, Expand);
 411   }
 412
 413   setOperationAction(ISD::STACKSAVE,          MVT::Other, Expand);
 414   setOperationAction(ISD::STACKRESTORE,       MVT::Other, Expand);
 415   if (Subtarget->is64Bit())
 416     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i64, Expand);
 417   if (Subtarget->isTargetCygMing())
 418     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32, Custom);
 419   else
 420     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32, Expand);
 421
 422   if (!UseSoftFloat && X86ScalarSSEf64) {
 423     // f32 and f64 use SSE.
 424     // Set up the FP register classes.
 425     addRegisterClass(MVT::f32, X86::FR32RegisterClass);
 426     addRegisterClass(MVT::f64, X86::FR64RegisterClass);
 427
 428     // Use ANDPD to simulate FABS.
 429     setOperationAction(ISD::FABS , MVT::f64, Custom);
 430     setOperationAction(ISD::FABS , MVT::f32, Custom);
 431
 432     // Use XORP to simulate FNEG.
 433     setOperationAction(ISD::FNEG , MVT::f64, Custom);
 434     setOperationAction(ISD::FNEG , MVT::f32, Custom);
 435
 436     // Use ANDPD and ORPD to simulate FCOPYSIGN.
 437     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Custom);
 438     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 439
 440     // We don't support sin/cos/fmod
 441     setOperationAction(ISD::FSIN , MVT::f64, Expand);
 442     setOperationAction(ISD::FCOS , MVT::f64, Expand);
 443     setOperationAction(ISD::FSIN , MVT::f32, Expand);
 444     setOperationAction(ISD::FCOS , MVT::f32, Expand);
 445
 446     // Expand FP immediates into loads from the stack, except for the special
 447     // cases we handle.
 448     addLegalFPImmediate(APFloat(+0.0)); // xorpd
 449     addLegalFPImmediate(APFloat(+0.0f)); // xorps
 450   } else if (!UseSoftFloat && X86ScalarSSEf32) {
 451     // Use SSE for f32, x87 for f64.
 452     // Set up the FP register classes.
 453     addRegisterClass(MVT::f32, X86::FR32RegisterClass);
 454     addRegisterClass(MVT::f64, X86::RFP64RegisterClass);
 455
 456     // Use ANDPS to simulate FABS.
 457     setOperationAction(ISD::FABS , MVT::f32, Custom);
 458
 459     // Use XORP to simulate FNEG.
 460     setOperationAction(ISD::FNEG , MVT::f32, Custom);
 461
 462     setOperationAction(ISD::UNDEF,     MVT::f64, Expand);
 463
 464     // Use ANDPS and ORPS to simulate FCOPYSIGN.
 465     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 466     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 467
 468     // We don't support sin/cos/fmod
 469     setOperationAction(ISD::FSIN , MVT::f32, Expand);
 470     setOperationAction(ISD::FCOS , MVT::f32, Expand);
 471
 472     // Special cases we handle for FP constants.
 473     addLegalFPImmediate(APFloat(+0.0f)); // xorps
 474     addLegalFPImmediate(APFloat(+0.0)); // FLD0
 475     addLegalFPImmediate(APFloat(+1.0)); // FLD1
 476     addLegalFPImmediate(APFloat(-0.0)); // FLD0/FCHS
 477     addLegalFPImmediate(APFloat(-1.0)); // FLD1/FCHS
 478
 479     if (!UnsafeFPMath) {
 480       setOperationAction(ISD::FSIN           , MVT::f64  , Expand);
 481       setOperationAction(ISD::FCOS           , MVT::f64  , Expand);
 482     }
 483   } else if (!UseSoftFloat) {
 484     // f32 and f64 in x87.
 485     // Set up the FP register classes.
 486     addRegisterClass(MVT::f64, X86::RFP64RegisterClass);
 487     addRegisterClass(MVT::f32, X86::RFP32RegisterClass);
 488
 489     setOperationAction(ISD::UNDEF,     MVT::f64, Expand);
 490     setOperationAction(ISD::UNDEF,     MVT::f32, Expand);
 491     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 492     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Expand);
 493
 494     if (!UnsafeFPMath) {
 495       setOperationAction(ISD::FSIN           , MVT::f64  , Expand);
 496       setOperationAction(ISD::FCOS           , MVT::f64  , Expand);
 497     }
 498     addLegalFPImmediate(APFloat(+0.0)); // FLD0
 499     addLegalFPImmediate(APFloat(+1.0)); // FLD1
 500     addLegalFPImmediate(APFloat(-0.0)); // FLD0/FCHS
 501     addLegalFPImmediate(APFloat(-1.0)); // FLD1/FCHS
 502     addLegalFPImmediate(APFloat(+0.0f)); // FLD0
 503     addLegalFPImmediate(APFloat(+1.0f)); // FLD1
 504     addLegalFPImmediate(APFloat(-0.0f)); // FLD0/FCHS
 505     addLegalFPImmediate(APFloat(-1.0f)); // FLD1/FCHS
 506   }
 507
 508   // Long double always uses X87.
 509   if (!UseSoftFloat) {
 510     addRegisterClass(MVT::f80, X86::RFP80RegisterClass);
 511     setOperationAction(ISD::UNDEF,     MVT::f80, Expand);
 512     setOperationAction(ISD::FCOPYSIGN, MVT::f80, Expand);
 513     {
 514       bool ignored;
 515       APFloat TmpFlt(+0.0);
 516       TmpFlt.convert(APFloat::x87DoubleExtended, APFloat::rmNearestTiesToEven,
 517                      &ignored);
 518       addLegalFPImmediate(TmpFlt);  // FLD0
 519       TmpFlt.changeSign();
 520       addLegalFPImmediate(TmpFlt);  // FLD0/FCHS
 521       APFloat TmpFlt2(+1.0);
 522       TmpFlt2.convert(APFloat::x87DoubleExtended, APFloat::rmNearestTiesToEven,
 523                       &ignored);
 524       addLegalFPImmediate(TmpFlt2);  // FLD1
 525       TmpFlt2.changeSign();
 526       addLegalFPImmediate(TmpFlt2);  // FLD1/FCHS
 527     }
 528
 529     if (!UnsafeFPMath) {
 530       setOperationAction(ISD::FSIN           , MVT::f80  , Expand);
 531       setOperationAction(ISD::FCOS           , MVT::f80  , Expand);
 532     }
 533   }
 534
 535   // Always use a library call for pow.
 536   setOperationAction(ISD::FPOW             , MVT::f32  , Expand);
 537   setOperationAction(ISD::FPOW             , MVT::f64  , Expand);
 538   setOperationAction(ISD::FPOW             , MVT::f80  , Expand);
 539
 540   setOperationAction(ISD::FLOG, MVT::f80, Expand);
 541   setOperationAction(ISD::FLOG2, MVT::f80, Expand);
 542   setOperationAction(ISD::FLOG10, MVT::f80, Expand);
 543   setOperationAction(ISD::FEXP, MVT::f80, Expand);
 544   setOperationAction(ISD::FEXP2, MVT::f80, Expand);
 545
 546   // First set operation action for all vector types to either promote
 547   // (for widening) or expand (for scalarization). Then we will selectively
 548   // turn on ones that can be effectively codegen'd.
 549   for (unsigned VT = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
 550        VT <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++VT) {
 551     setOperationAction(ISD::ADD , (MVT::SimpleValueType)VT, Expand);
 552     setOperationAction(ISD::SUB , (MVT::SimpleValueType)VT, Expand);
 553     setOperationAction(ISD::FADD, (MVT::SimpleValueType)VT, Expand);
 554     setOperationAction(ISD::FNEG, (MVT::SimpleValueType)VT, Expand);
 555     setOperationAction(ISD::FSUB, (MVT::SimpleValueType)VT, Expand);
 556     setOperationAction(ISD::MUL , (MVT::SimpleValueType)VT, Expand);
 557     setOperationAction(ISD::FMUL, (MVT::SimpleValueType)VT, Expand);
 558     setOperationAction(ISD::SDIV, (MVT::SimpleValueType)VT, Expand);
 559     setOperationAction(ISD::UDIV, (MVT::SimpleValueType)VT, Expand);
 560     setOperationAction(ISD::FDIV, (MVT::SimpleValueType)VT, Expand);
 561     setOperationAction(ISD::SREM, (MVT::SimpleValueType)VT, Expand);
 562     setOperationAction(ISD::UREM, (MVT::SimpleValueType)VT, Expand);
 563     setOperationAction(ISD::LOAD, (MVT::SimpleValueType)VT, Expand);
 564     setOperationAction(ISD::VECTOR_SHUFFLE, (MVT::SimpleValueType)VT, Expand);
 565     setOperationAction(ISD::EXTRACT_VECTOR_ELT,(MVT::SimpleValueType)VT,Expand);
 566     setOperationAction(ISD::EXTRACT_SUBVECTOR,(MVT::SimpleValueType)VT,Expand);
 567     setOperationAction(ISD::INSERT_VECTOR_ELT,(MVT::SimpleValueType)VT, Expand);
 568     setOperationAction(ISD::FABS, (MVT::SimpleValueType)VT, Expand);
 569     setOperationAction(ISD::FSIN, (MVT::SimpleValueType)VT, Expand);
 570     setOperationAction(ISD::FCOS, (MVT::SimpleValueType)VT, Expand);
 571     setOperationAction(ISD::FREM, (MVT::SimpleValueType)VT, Expand);
 572     setOperationAction(ISD::FPOWI, (MVT::SimpleValueType)VT, Expand);
 573     setOperationAction(ISD::FSQRT, (MVT::SimpleValueType)VT, Expand);
 574     setOperationAction(ISD::FCOPYSIGN, (MVT::SimpleValueType)VT, Expand);
 575     setOperationAction(ISD::SMUL_LOHI, (MVT::SimpleValueType)VT, Expand);
 576     setOperationAction(ISD::UMUL_LOHI, (MVT::SimpleValueType)VT, Expand);
 577     setOperationAction(ISD::SDIVREM, (MVT::SimpleValueType)VT, Expand);
 578     setOperationAction(ISD::UDIVREM, (MVT::SimpleValueType)VT, Expand);
 579     setOperationAction(ISD::FPOW, (MVT::SimpleValueType)VT, Expand);
 580     setOperationAction(ISD::CTPOP, (MVT::SimpleValueType)VT, Expand);
 581     setOperationAction(ISD::CTTZ, (MVT::SimpleValueType)VT, Expand);
 582     setOperationAction(ISD::CTLZ, (MVT::SimpleValueType)VT, Expand);
 583     setOperationAction(ISD::SHL, (MVT::SimpleValueType)VT, Expand);
 584     setOperationAction(ISD::SRA, (MVT::SimpleValueType)VT, Expand);
 585     setOperationAction(ISD::SRL, (MVT::SimpleValueType)VT, Expand);
 586     setOperationAction(ISD::ROTL, (MVT::SimpleValueType)VT, Expand);
 587     setOperationAction(ISD::ROTR, (MVT::SimpleValueType)VT, Expand);
 588     setOperationAction(ISD::BSWAP, (MVT::SimpleValueType)VT, Expand);
 589     setOperationAction(ISD::VSETCC, (MVT::SimpleValueType)VT, Expand);
 590     setOperationAction(ISD::FLOG, (MVT::SimpleValueType)VT, Expand);
 591     setOperationAction(ISD::FLOG2, (MVT::SimpleValueType)VT, Expand);
 592     setOperationAction(ISD::FLOG10, (MVT::SimpleValueType)VT, Expand);
 593     setOperationAction(ISD::FEXP, (MVT::SimpleValueType)VT, Expand);
 594     setOperationAction(ISD::FEXP2, (MVT::SimpleValueType)VT, Expand);
 595     setOperationAction(ISD::FP_TO_UINT, (MVT::SimpleValueType)VT, Expand);
 596     setOperationAction(ISD::FP_TO_SINT, (MVT::SimpleValueType)VT, Expand);
 597     setOperationAction(ISD::UINT_TO_FP, (MVT::SimpleValueType)VT, Expand);
 598     setOperationAction(ISD::SINT_TO_FP, (MVT::SimpleValueType)VT, Expand);
 599     setOperationAction(ISD::SIGN_EXTEND_INREG, (MVT::SimpleValueType)VT,Expand);
 600     setOperationAction(ISD::TRUNCATE,  (MVT::SimpleValueType)VT, Expand);
 601     setOperationAction(ISD::SIGN_EXTEND,  (MVT::SimpleValueType)VT, Expand);
 602     setOperationAction(ISD::ZERO_EXTEND,  (MVT::SimpleValueType)VT, Expand);
 603     setOperationAction(ISD::ANY_EXTEND,  (MVT::SimpleValueType)VT, Expand);
 604     for (unsigned InnerVT = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
 605          InnerVT <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++InnerVT)
 606       setTruncStoreAction((MVT::SimpleValueType)VT,
 607                           (MVT::SimpleValueType)InnerVT, Expand);
 608     setLoadExtAction(ISD::SEXTLOAD, (MVT::SimpleValueType)VT, Expand);
 609     setLoadExtAction(ISD::ZEXTLOAD, (MVT::SimpleValueType)VT, Expand);
 610     setLoadExtAction(ISD::EXTLOAD, (MVT::SimpleValueType)VT, Expand);
 611   }
 612
 613   // FIXME: In order to prevent SSE instructions being expanded to MMX ones
 614   // with -msoft-float, disable use of MMX as well.
 615   if (!UseSoftFloat && !DisableMMX && Subtarget->hasMMX()) {
 616     addRegisterClass(MVT::v8i8,  X86::VR64RegisterClass, false);
 617     addRegisterClass(MVT::v4i16, X86::VR64RegisterClass, false);
 618     addRegisterClass(MVT::v2i32, X86::VR64RegisterClass, false);
 619
 620     addRegisterClass(MVT::v1i64, X86::VR64RegisterClass, false);
 621
 622     setOperationAction(ISD::ADD,                MVT::v8i8,  Legal);
 623     setOperationAction(ISD::ADD,                MVT::v4i16, Legal);
 624     setOperationAction(ISD::ADD,                MVT::v2i32, Legal);
 625     setOperationAction(ISD::ADD,                MVT::v1i64, Legal);
 626
 627     setOperationAction(ISD::SUB,                MVT::v8i8,  Legal);
 628     setOperationAction(ISD::SUB,                MVT::v4i16, Legal);
 629     setOperationAction(ISD::SUB,                MVT::v2i32, Legal);
 630     setOperationAction(ISD::SUB,                MVT::v1i64, Legal);
 631
 632     setOperationAction(ISD::MULHS,              MVT::v4i16, Legal);
 633     setOperationAction(ISD::MUL,                MVT::v4i16, Legal);
 634
 635     setOperationAction(ISD::AND,                MVT::v8i8,  Promote);
 636     AddPromotedToType (ISD::AND,                MVT::v8i8,  MVT::v1i64);
 637     setOperationAction(ISD::AND,                MVT::v4i16, Promote);
 638     AddPromotedToType (ISD::AND,                MVT::v4i16, MVT::v1i64);
 639     setOperationAction(ISD::AND,                MVT::v2i32, Promote);
 640     AddPromotedToType (ISD::AND,                MVT::v2i32, MVT::v1i64);
 641     setOperationAction(ISD::AND,                MVT::v1i64, Legal);
 642
 643     setOperationAction(ISD::OR,                 MVT::v8i8,  Promote);
 644     AddPromotedToType (ISD::OR,                 MVT::v8i8,  MVT::v1i64);
 645     setOperationAction(ISD::OR,                 MVT::v4i16, Promote);
 646     AddPromotedToType (ISD::OR,                 MVT::v4i16, MVT::v1i64);
 647     setOperationAction(ISD::OR,                 MVT::v2i32, Promote);
 648     AddPromotedToType (ISD::OR,                 MVT::v2i32, MVT::v1i64);
 649     setOperationAction(ISD::OR,                 MVT::v1i64, Legal);
 650
 651     setOperationAction(ISD::XOR,                MVT::v8i8,  Promote);
 652     AddPromotedToType (ISD::XOR,                MVT::v8i8,  MVT::v1i64);
 653     setOperationAction(ISD::XOR,                MVT::v4i16, Promote);
 654     AddPromotedToType (ISD::XOR,                MVT::v4i16, MVT::v1i64);
 655     setOperationAction(ISD::XOR,                MVT::v2i32, Promote);
 656     AddPromotedToType (ISD::XOR,                MVT::v2i32, MVT::v1i64);
 657     setOperationAction(ISD::XOR,                MVT::v1i64, Legal);
 658
 659     setOperationAction(ISD::LOAD,               MVT::v8i8,  Promote);
 660     AddPromotedToType (ISD::LOAD,               MVT::v8i8,  MVT::v1i64);
 661     setOperationAction(ISD::LOAD,               MVT::v4i16, Promote);
 662     AddPromotedToType (ISD::LOAD,               MVT::v4i16, MVT::v1i64);
 663     setOperationAction(ISD::LOAD,               MVT::v2i32, Promote);
 664     AddPromotedToType (ISD::LOAD,               MVT::v2i32, MVT::v1i64);
 665     setOperationAction(ISD::LOAD,               MVT::v1i64, Legal);
 666
 667     setOperationAction(ISD::BUILD_VECTOR,       MVT::v8i8,  Custom);
 668     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4i16, Custom);
 669     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2i32, Custom);
 670     setOperationAction(ISD::BUILD_VECTOR,       MVT::v1i64, Custom);
 671
 672     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v8i8,  Custom);
 673     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4i16, Custom);
 674     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2i32, Custom);
 675     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v1i64, Custom);
 676
 677     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v8i8,  Custom);
 678     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v4i16, Custom);
 679     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v1i64, Custom);
 680
 681     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i16, Custom);
 682
 683     setOperationAction(ISD::SELECT,             MVT::v8i8, Promote);
 684     setOperationAction(ISD::SELECT,             MVT::v4i16, Promote);
 685     setOperationAction(ISD::SELECT,             MVT::v2i32, Promote);
 686     setOperationAction(ISD::SELECT,             MVT::v1i64, Custom);
 687     setOperationAction(ISD::VSETCC,             MVT::v8i8, Custom);
 688     setOperationAction(ISD::VSETCC,             MVT::v4i16, Custom);
 689     setOperationAction(ISD::VSETCC,             MVT::v2i32, Custom);
 690
 691     if (!X86ScalarSSEf64 && Subtarget->is64Bit()) {
 692       setOperationAction(ISD::BIT_CONVERT,        MVT::v8i8,  Custom);
 693       setOperationAction(ISD::BIT_CONVERT,        MVT::v4i16, Custom);
 694       setOperationAction(ISD::BIT_CONVERT,        MVT::v2i32, Custom);
 695       setOperationAction(ISD::BIT_CONVERT,        MVT::v1i64, Custom);
 696     }
 697   }
 698
 699   if (!UseSoftFloat && Subtarget->hasSSE1()) {
 700     addRegisterClass(MVT::v4f32, X86::VR128RegisterClass);
 701
 702     setOperationAction(ISD::FADD,               MVT::v4f32, Legal);
 703     setOperationAction(ISD::FSUB,               MVT::v4f32, Legal);
 704     setOperationAction(ISD::FMUL,               MVT::v4f32, Legal);
 705     setOperationAction(ISD::FDIV,               MVT::v4f32, Legal);
 706     setOperationAction(ISD::FSQRT,              MVT::v4f32, Legal);
 707     setOperationAction(ISD::FNEG,               MVT::v4f32, Custom);
 708     setOperationAction(ISD::LOAD,               MVT::v4f32, Legal);
 709     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4f32, Custom);
 710     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4f32, Custom);
 711     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f32, Custom);
 712     setOperationAction(ISD::SELECT,             MVT::v4f32, Custom);
 713     setOperationAction(ISD::VSETCC,             MVT::v4f32, Custom);
 714   }
 715
 716   if (!UseSoftFloat && Subtarget->hasSSE2()) {
 717     addRegisterClass(MVT::v2f64, X86::VR128RegisterClass);
 718
 719     // FIXME: Unfortunately -soft-float and -no-implicit-float means XMM
 720     // registers cannot be used even for integer operations.
 721     addRegisterClass(MVT::v16i8, X86::VR128RegisterClass);
 722     addRegisterClass(MVT::v8i16, X86::VR128RegisterClass);
 723     addRegisterClass(MVT::v4i32, X86::VR128RegisterClass);
 724     addRegisterClass(MVT::v2i64, X86::VR128RegisterClass);
 725
 726     setOperationAction(ISD::ADD,                MVT::v16i8, Legal);
 727     setOperationAction(ISD::ADD,                MVT::v8i16, Legal);
 728     setOperationAction(ISD::ADD,                MVT::v4i32, Legal);
 729     setOperationAction(ISD::ADD,                MVT::v2i64, Legal);
 730     setOperationAction(ISD::MUL,                MVT::v2i64, Custom);
 731     setOperationAction(ISD::SUB,                MVT::v16i8, Legal);
 732     setOperationAction(ISD::SUB,                MVT::v8i16, Legal);
 733     setOperationAction(ISD::SUB,                MVT::v4i32, Legal);
 734     setOperationAction(ISD::SUB,                MVT::v2i64, Legal);
 735     setOperationAction(ISD::MUL,                MVT::v8i16, Legal);
 736     setOperationAction(ISD::FADD,               MVT::v2f64, Legal);
 737     setOperationAction(ISD::FSUB,               MVT::v2f64, Legal);
 738     setOperationAction(ISD::FMUL,               MVT::v2f64, Legal);
 739     setOperationAction(ISD::FDIV,               MVT::v2f64, Legal);
 740     setOperationAction(ISD::FSQRT,              MVT::v2f64, Legal);
 741     setOperationAction(ISD::FNEG,               MVT::v2f64, Custom);
 742
 743     setOperationAction(ISD::VSETCC,             MVT::v2f64, Custom);
 744     setOperationAction(ISD::VSETCC,             MVT::v16i8, Custom);
 745     setOperationAction(ISD::VSETCC,             MVT::v8i16, Custom);
 746     setOperationAction(ISD::VSETCC,             MVT::v4i32, Custom);
 747
 748     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v16i8, Custom);
 749     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v8i16, Custom);
 750     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i16, Custom);
 751     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i32, Custom);
 752     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f32, Custom);
 753
 754     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v2f64, Custom);
 755     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v2i64, Custom);
 756     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v16i8, Custom);
 757     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v8i16, Custom);
 758     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v4i32, Custom);
 759
 760     // Custom lower build_vector, vector_shuffle, and extract_vector_elt.
 761     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v2i64; ++i) {
 762       EVT VT = (MVT::SimpleValueType)i;
 763       // Do not attempt to custom lower non-power-of-2 vectors
 764       if (!isPowerOf2_32(VT.getVectorNumElements()))
 765         continue;
 766       // Do not attempt to custom lower non-128-bit vectors
 767       if (!VT.is128BitVector())
 768         continue;
 769       setOperationAction(ISD::BUILD_VECTOR,
 770                          VT.getSimpleVT().SimpleTy, Custom);
 771       setOperationAction(ISD::VECTOR_SHUFFLE,
 772                          VT.getSimpleVT().SimpleTy, Custom);
 773       setOperationAction(ISD::EXTRACT_VECTOR_ELT,
 774                          VT.getSimpleVT().SimpleTy, Custom);
 775     }
 776
 777     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2f64, Custom);
 778     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2i64, Custom);
 779     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2f64, Custom);
 780     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2i64, Custom);
 781     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2f64, Custom);
 782     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2f64, Custom);
 783
 784     if (Subtarget->is64Bit()) {
 785       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2i64, Custom);
 786       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2i64, Custom);
 787     }
 788
 789     // Promote v16i8, v8i16, v4i32 load, select, and, or, xor to v2i64.
 790     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v2i64; i++) {
 791       MVT::SimpleValueType SVT = (MVT::SimpleValueType)i;
 792       EVT VT = SVT;
 793
 794       // Do not attempt to promote non-128-bit vectors
 795       if (!VT.is128BitVector())
 796         continue;
 797
 798       setOperationAction(ISD::AND,    SVT, Promote);
 799       AddPromotedToType (ISD::AND,    SVT, MVT::v2i64);
 800       setOperationAction(ISD::OR,     SVT, Promote);
 801       AddPromotedToType (ISD::OR,     SVT, MVT::v2i64);
 802       setOperationAction(ISD::XOR,    SVT, Promote);
 803       AddPromotedToType (ISD::XOR,    SVT, MVT::v2i64);
 804       setOperationAction(ISD::LOAD,   SVT, Promote);
 805       AddPromotedToType (ISD::LOAD,   SVT, MVT::v2i64);
 806       setOperationAction(ISD::SELECT, SVT, Promote);
 807       AddPromotedToType (ISD::SELECT, SVT, MVT::v2i64);
 808     }
 809
 810     setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 811
 812     // Custom lower v2i64 and v2f64 selects.
 813     setOperationAction(ISD::LOAD,               MVT::v2f64, Legal);
 814     setOperationAction(ISD::LOAD,               MVT::v2i64, Legal);
 815     setOperationAction(ISD::SELECT,             MVT::v2f64, Custom);
 816     setOperationAction(ISD::SELECT,             MVT::v2i64, Custom);
 817
 818     setOperationAction(ISD::FP_TO_SINT,         MVT::v4i32, Legal);
 819     setOperationAction(ISD::SINT_TO_FP,         MVT::v4i32, Legal);
 820     if (!DisableMMX && Subtarget->hasMMX()) {
 821       setOperationAction(ISD::FP_TO_SINT,         MVT::v2i32, Custom);
 822       setOperationAction(ISD::SINT_TO_FP,         MVT::v2i32, Custom);
 823     }
 824   }
 825
 826   if (Subtarget->hasSSE41()) {
 827     setOperationAction(ISD::FFLOOR,             MVT::f32,   Legal);
 828     setOperationAction(ISD::FCEIL,              MVT::f32,   Legal);
 829     setOperationAction(ISD::FTRUNC,             MVT::f32,   Legal);
 830     setOperationAction(ISD::FRINT,              MVT::f32,   Legal);
 831     setOperationAction(ISD::FNEARBYINT,         MVT::f32,   Legal);
 832     setOperationAction(ISD::FFLOOR,             MVT::f64,   Legal);
 833     setOperationAction(ISD::FCEIL,              MVT::f64,   Legal);
 834     setOperationAction(ISD::FTRUNC,             MVT::f64,   Legal);
 835     setOperationAction(ISD::FRINT,              MVT::f64,   Legal);
 836     setOperationAction(ISD::FNEARBYINT,         MVT::f64,   Legal);
 837
 838     // FIXME: Do we need to handle scalar-to-vector here?
 839     setOperationAction(ISD::MUL,                MVT::v4i32, Legal);
 840
 841     // Can turn SHL into an integer multiply.
 842     setOperationAction(ISD::SHL,                MVT::v4i32, Custom);
 843     setOperationAction(ISD::SHL,                MVT::v16i8, Custom);
 844
 845     // i8 and i16 vectors are custom , because the source register and source
 846     // source memory operand types are not the same width.  f32 vectors are
 847     // custom since the immediate controlling the insert encodes additional
 848     // information.
 849     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v16i8, Custom);
 850     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i16, Custom);
 851     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i32, Custom);
 852     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f32, Custom);
 853
 854     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v16i8, Custom);
 855     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v8i16, Custom);
 856     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4i32, Custom);
 857     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f32, Custom);
 858
 859     if (Subtarget->is64Bit()) {
 860       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2i64, Legal);
 861       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2i64, Legal);
 862     }
 863   }
 864
 865   if (Subtarget->hasSSE42()) {
 866     setOperationAction(ISD::VSETCC,             MVT::v2i64, Custom);
 867   }
 868
 869   if (!UseSoftFloat && Subtarget->hasAVX()) {
 870     addRegisterClass(MVT::v8f32, X86::VR256RegisterClass);
 871     addRegisterClass(MVT::v4f64, X86::VR256RegisterClass);
 872     addRegisterClass(MVT::v8i32, X86::VR256RegisterClass);
 873     addRegisterClass(MVT::v4i64, X86::VR256RegisterClass);
 874     addRegisterClass(MVT::v32i8, X86::VR256RegisterClass);
 875
 876     setOperationAction(ISD::LOAD,               MVT::v8f32, Legal);
 877     setOperationAction(ISD::LOAD,               MVT::v8i32, Legal);
 878     setOperationAction(ISD::LOAD,               MVT::v4f64, Legal);
 879     setOperationAction(ISD::LOAD,               MVT::v4i64, Legal);
 880     setOperationAction(ISD::FADD,               MVT::v8f32, Legal);
 881     setOperationAction(ISD::FSUB,               MVT::v8f32, Legal);
 882     setOperationAction(ISD::FMUL,               MVT::v8f32, Legal);
 883     setOperationAction(ISD::FDIV,               MVT::v8f32, Legal);
 884     setOperationAction(ISD::FSQRT,              MVT::v8f32, Legal);
 885     setOperationAction(ISD::FNEG,               MVT::v8f32, Custom);
 886     setOperationAction(ISD::BUILD_VECTOR,       MVT::v8f32, Custom);
 887     //setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v8f32, Custom);
 888     //setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v8f32, Custom);
 889     //setOperationAction(ISD::SELECT,             MVT::v8f32, Custom);
 890     //setOperationAction(ISD::VSETCC,             MVT::v8f32, Custom);
 891
 892     // Operations to consider commented out -v16i16 v32i8
 893     //setOperationAction(ISD::ADD,                MVT::v16i16, Legal);
 894     setOperationAction(ISD::ADD,                MVT::v8i32, Custom);
 895     setOperationAction(ISD::ADD,                MVT::v4i64, Custom);
 896     //setOperationAction(ISD::SUB,                MVT::v32i8, Legal);
 897     //setOperationAction(ISD::SUB,                MVT::v16i16, Legal);
 898     setOperationAction(ISD::SUB,                MVT::v8i32, Custom);
 899     setOperationAction(ISD::SUB,                MVT::v4i64, Custom);
 900     //setOperationAction(ISD::MUL,                MVT::v16i16, Legal);
 901     setOperationAction(ISD::FADD,               MVT::v4f64, Legal);
 902     setOperationAction(ISD::FSUB,               MVT::v4f64, Legal);
 903     setOperationAction(ISD::FMUL,               MVT::v4f64, Legal);
 904     setOperationAction(ISD::FDIV,               MVT::v4f64, Legal);
 905     setOperationAction(ISD::FSQRT,              MVT::v4f64, Legal);
 906     setOperationAction(ISD::FNEG,               MVT::v4f64, Custom);
 907
 908     setOperationAction(ISD::VSETCC,             MVT::v4f64, Custom);
 909     // setOperationAction(ISD::VSETCC,             MVT::v32i8, Custom);
 910     // setOperationAction(ISD::VSETCC,             MVT::v16i16, Custom);
 911     setOperationAction(ISD::VSETCC,             MVT::v8i32, Custom);
 912
 913     // setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v32i8, Custom);
 914     // setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v16i16, Custom);
 915     // setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v16i16, Custom);
 916     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i32, Custom);
 917     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8f32, Custom);
 918
 919     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4f64, Custom);
 920     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4i64, Custom);
 921     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4f64, Custom);
 922     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4i64, Custom);
 923     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f64, Custom);
 924     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f64, Custom);
 925
 926 #if 0
 927     // Not sure we want to do this since there are no 256-bit integer
 928     // operations in AVX
 929
 930     // Custom lower build_vector, vector_shuffle, and extract_vector_elt.
 931     // This includes 256-bit vectors
 932     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v4i64; ++i) {
 933       EVT VT = (MVT::SimpleValueType)i;
 934
 935       // Do not attempt to custom lower non-power-of-2 vectors
 936       if (!isPowerOf2_32(VT.getVectorNumElements()))
 937         continue;
 938
 939       setOperationAction(ISD::BUILD_VECTOR,       VT, Custom);
 940       setOperationAction(ISD::VECTOR_SHUFFLE,     VT, Custom);
 941       setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT, Custom);
 942     }
 943
 944     if (Subtarget->is64Bit()) {
 945       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i64, Custom);
 946       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4i64, Custom);
 947     }
 948 #endif
 949
 950 #if 0
 951     // Not sure we want to do this since there are no 256-bit integer
 952     // operations in AVX
 953
 954     // Promote v32i8, v16i16, v8i32 load, select, and, or, xor to v4i64.
 955     // Including 256-bit vectors
 956     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v4i64; i++) {
 957       EVT VT = (MVT::SimpleValueType)i;
 958
 959       if (!VT.is256BitVector()) {
 960         continue;
 961       }
 962       setOperationAction(ISD::AND,    VT, Promote);
 963       AddPromotedToType (ISD::AND,    VT, MVT::v4i64);
 964       setOperationAction(ISD::OR,     VT, Promote);
 965       AddPromotedToType (ISD::OR,     VT, MVT::v4i64);
 966       setOperationAction(ISD::XOR,    VT, Promote);
 967       AddPromotedToType (ISD::XOR,    VT, MVT::v4i64);
 968       setOperationAction(ISD::LOAD,   VT, Promote);
 969       AddPromotedToType (ISD::LOAD,   VT, MVT::v4i64);
 970       setOperationAction(ISD::SELECT, VT, Promote);
 971       AddPromotedToType (ISD::SELECT, VT, MVT::v4i64);
 972     }
 973
 974     setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 975 #endif
 976   }
 977
 978   // We want to custom lower some of our intrinsics.
 979   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
 980
 981   // Add/Sub/Mul with overflow operations are custom lowered.
 982   setOperationAction(ISD::SADDO, MVT::i32, Custom);
 983   setOperationAction(ISD::UADDO, MVT::i32, Custom);
 984   setOperationAction(ISD::SSUBO, MVT::i32, Custom);
 985   setOperationAction(ISD::USUBO, MVT::i32, Custom);
 986   setOperationAction(ISD::SMULO, MVT::i32, Custom);
 987
 988   // Only custom-lower 64-bit SADDO and friends on 64-bit because we don't
 989   // handle type legalization for these operations here.
 990   //
 991   // FIXME: We really should do custom legalization for addition and
 992   // subtraction on x86-32 once PR3203 is fixed.  We really can't do much better
 993   // than generic legalization for 64-bit multiplication-with-overflow, though.
 994   if (Subtarget->is64Bit()) {
 995     setOperationAction(ISD::SADDO, MVT::i64, Custom);
 996     setOperationAction(ISD::UADDO, MVT::i64, Custom);
 997     setOperationAction(ISD::SSUBO, MVT::i64, Custom);
 998     setOperationAction(ISD::USUBO, MVT::i64, Custom);
 999     setOperationAction(ISD::SMULO, MVT::i64, Custom);
1000   }
1001
1002   if (!Subtarget->is64Bit()) {
1003     // These libcalls are not available in 32-bit.
1004     setLibcallName(RTLIB::SHL_I128, 0);
1005     setLibcallName(RTLIB::SRL_I128, 0);
1006     setLibcallName(RTLIB::SRA_I128, 0);
1007   }
1008
1009   // We have target-specific dag combine patterns for the following nodes:
1010   setTargetDAGCombine(ISD::VECTOR_SHUFFLE);
1011   setTargetDAGCombine(ISD::EXTRACT_VECTOR_ELT);
1012   setTargetDAGCombine(ISD::BUILD_VECTOR);
1013   setTargetDAGCombine(ISD::SELECT);
1014   setTargetDAGCombine(ISD::SHL);
1015   setTargetDAGCombine(ISD::SRA);
1016   setTargetDAGCombine(ISD::SRL);
1017   setTargetDAGCombine(ISD::OR);
1018   setTargetDAGCombine(ISD::STORE);
1019   setTargetDAGCombine(ISD::ZERO_EXTEND);
1020   if (Subtarget->is64Bit())
1021     setTargetDAGCombine(ISD::MUL);
1022
1023   computeRegisterProperties();
1024
1025   // FIXME: These should be based on subtarget info. Plus, the values should
1026   // be smaller when we are in optimizing for size mode.
1027   maxStoresPerMemset = 16; // For @llvm.memset -> sequence of stores
1028   maxStoresPerMemcpy = 8; // For @llvm.memcpy -> sequence of stores
1029   maxStoresPerMemmove = 3; // For @llvm.memmove -> sequence of stores
1030   setPrefLoopAlignment(16);
1031   benefitFromCodePlacementOpt = true;
1032 }
1033
1034
1035 MVT::SimpleValueType X86TargetLowering::getSetCCResultType(EVT VT) const {
1036   return MVT::i8;
1037 }
1038
1039
1040 /// getMaxByValAlign - Helper for getByValTypeAlignment to determine
1041 /// the desired ByVal argument alignment.
1042 static void getMaxByValAlign(const Type *Ty, unsigned &MaxAlign) {
1043   if (MaxAlign == 16)
1044     return;
1045   if (const VectorType *VTy = dyn_cast<VectorType>(Ty)) {
1046     if (VTy->getBitWidth() == 128)
1047       MaxAlign = 16;
1048   } else if (const ArrayType *ATy = dyn_cast<ArrayType>(Ty)) {
1049     unsigned EltAlign = 0;
1050     getMaxByValAlign(ATy->getElementType(), EltAlign);
1051     if (EltAlign > MaxAlign)
1052       MaxAlign = EltAlign;
1053   } else if (const StructType *STy = dyn_cast<StructType>(Ty)) {
1054     for (unsigned i = 0, e = STy->getNumElements(); i != e; ++i) {
1055       unsigned EltAlign = 0;
1056       getMaxByValAlign(STy->getElementType(i), EltAlign);
1057       if (EltAlign > MaxAlign)
1058         MaxAlign = EltAlign;
1059       if (MaxAlign == 16)
1060         break;
1061     }
1062   }
1063   return;
1064 }
1065
1066 /// getByValTypeAlignment - Return the desired alignment for ByVal aggregate
1067 /// function arguments in the caller parameter area. For X86, aggregates
1068 /// that contain SSE vectors are placed at 16-byte boundaries while the rest
1069 /// are at 4-byte boundaries.
1070 unsigned X86TargetLowering::getByValTypeAlignment(const Type *Ty) const {
1071   if (Subtarget->is64Bit()) {
1072     // Max of 8 and alignment of type.
1073     unsigned TyAlign = TD->getABITypeAlignment(Ty);
1074     if (TyAlign > 8)
1075       return TyAlign;
1076     return 8;
1077   }
1078
1079   unsigned Align = 4;
1080   if (Subtarget->hasSSE1())
1081     getMaxByValAlign(Ty, Align);
1082   return Align;
1083 }
1084
1085 /// getOptimalMemOpType - Returns the target specific optimal type for load
1086 /// and store operations as a result of memset, memcpy, and memmove
1087 /// lowering. If DstAlign is zero that means it's safe to destination
1088 /// alignment can satisfy any constraint. Similarly if SrcAlign is zero it
1089 /// means there isn't a need to check it against alignment requirement,
1090 /// probably because the source does not need to be loaded. If
1091 /// 'NonScalarIntSafe' is true, that means it's safe to return a
1092 /// non-scalar-integer type, e.g. empty string source, constant, or loaded
1093 /// from memory. 'MemcpyStrSrc' indicates whether the memcpy source is
1094 /// constant so it does not need to be loaded.
1095 /// It returns EVT::Other if the type should be determined using generic
1096 /// target-independent logic.
1097 EVT
1098 X86TargetLowering::getOptimalMemOpType(uint64_t Size,
1099                                        unsigned DstAlign, unsigned SrcAlign,
1100                                        bool NonScalarIntSafe,
1101                                        bool MemcpyStrSrc,
1102                                        MachineFunction &MF) const {
1103   // FIXME: This turns off use of xmm stores for memset/memcpy on targets like
1104   // linux.  This is because the stack realignment code can't handle certain
1105   // cases like PR2962.  This should be removed when PR2962 is fixed.
1106   const Function *F = MF.getFunction();
1107   if (NonScalarIntSafe &&
1108       !F->hasFnAttr(Attribute::NoImplicitFloat)) {
1109     if (Size >= 16 &&
1110         (Subtarget->isUnalignedMemAccessFast() ||
1111          ((DstAlign == 0 || DstAlign >= 16) &&
1112           (SrcAlign == 0 || SrcAlign >= 16))) &&
1113         Subtarget->getStackAlignment() >= 16) {
1114       if (Subtarget->hasSSE2())
1115         return MVT::v4i32;
1116       if (Subtarget->hasSSE1())
1117         return MVT::v4f32;
1118     } else if (!MemcpyStrSrc && Size >= 8 &&
1119                !Subtarget->is64Bit() &&
1120                Subtarget->getStackAlignment() >= 8 &&
1121                Subtarget->hasSSE2()) {
1122       // Do not use f64 to lower memcpy if source is string constant. It's
1123       // better to use i32 to avoid the loads.
1124       return MVT::f64;
1125     }
1126   }
1127   if (Subtarget->is64Bit() && Size >= 8)
1128     return MVT::i64;
1129   return MVT::i32;
1130 }
1131
1132 /// getJumpTableEncoding - Return the entry encoding for a jump table in the
1133 /// current function.  The returned value is a member of the
1134 /// MachineJumpTableInfo::JTEntryKind enum.
1135 unsigned X86TargetLowering::getJumpTableEncoding() const {
1136   // In GOT pic mode, each entry in the jump table is emitted as a @GOTOFF
1137   // symbol.
1138   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
1139       Subtarget->isPICStyleGOT())
1140     return MachineJumpTableInfo::EK_Custom32;
1141
1142   // Otherwise, use the normal jump table encoding heuristics.
1143   return TargetLowering::getJumpTableEncoding();
1144 }
1145
1146 /// getPICBaseSymbol - Return the X86-32 PIC base.
1147 MCSymbol *
1148 X86TargetLowering::getPICBaseSymbol(const MachineFunction *MF,
1149                                     MCContext &Ctx) const {
1150   const MCAsmInfo &MAI = *getTargetMachine().getMCAsmInfo();
1151   return Ctx.GetOrCreateSymbol(Twine(MAI.getPrivateGlobalPrefix())+
1152                                Twine(MF->getFunctionNumber())+"$pb");
1153 }
1154
1155
1156 const MCExpr *
1157 X86TargetLowering::LowerCustomJumpTableEntry(const MachineJumpTableInfo *MJTI,
1158                                              const MachineBasicBlock *MBB,
1159                                              unsigned uid,MCContext &Ctx) const{
1160   assert(getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
1161          Subtarget->isPICStyleGOT());
1162   // In 32-bit ELF systems, our jump table entries are formed with @GOTOFF
1163   // entries.
1164   return MCSymbolRefExpr::Create(MBB->getSymbol(),
1165                                  MCSymbolRefExpr::VK_GOTOFF, Ctx);
1166 }
1167
1168 /// getPICJumpTableRelocaBase - Returns relocation base for the given PIC
1169 /// jumptable.
1170 SDValue X86TargetLowering::getPICJumpTableRelocBase(SDValue Table,
1171                                                     SelectionDAG &DAG) const {
1172   if (!Subtarget->is64Bit())
1173     // This doesn't have DebugLoc associated with it, but is not really the
1174     // same as a Register.
1175     return DAG.getNode(X86ISD::GlobalBaseReg, DebugLoc(), getPointerTy());
1176   return Table;
1177 }
1178
1179 /// getPICJumpTableRelocBaseExpr - This returns the relocation base for the
1180 /// given PIC jumptable, the same as getPICJumpTableRelocBase, but as an
1181 /// MCExpr.
1182 const MCExpr *X86TargetLowering::
1183 getPICJumpTableRelocBaseExpr(const MachineFunction *MF, unsigned JTI,
1184                              MCContext &Ctx) const {
1185   // X86-64 uses RIP relative addressing based on the jump table label.
1186   if (Subtarget->isPICStyleRIPRel())
1187     return TargetLowering::getPICJumpTableRelocBaseExpr(MF, JTI, Ctx);
1188
1189   // Otherwise, the reference is relative to the PIC base.
1190   return MCSymbolRefExpr::Create(getPICBaseSymbol(MF, Ctx), Ctx);
1191 }
1192
1193 /// getFunctionAlignment - Return the Log2 alignment of this function.
1194 unsigned X86TargetLowering::getFunctionAlignment(const Function *F) const {
1195   return F->hasFnAttr(Attribute::OptimizeForSize) ? 0 : 4;
1196 }
1197
1198 std::pair<const TargetRegisterClass*, uint8_t>
1199 X86TargetLowering::findRepresentativeClass(EVT VT) const{
1200   const TargetRegisterClass *RRC = 0;
1201   uint8_t Cost = 1;
1202   switch (VT.getSimpleVT().SimpleTy) {
1203   default:
1204     return TargetLowering::findRepresentativeClass(VT);
1205   case MVT::i8: case MVT::i16: case MVT::i32: case MVT::i64:
1206     RRC = (Subtarget->is64Bit()
1207            ? X86::GR64RegisterClass : X86::GR32RegisterClass);
1208     break;
1209   case MVT::v8i8: case MVT::v4i16:
1210   case MVT::v2i32: case MVT::v1i64:
1211     RRC = X86::VR64RegisterClass;
1212     break;
1213   case MVT::f32: case MVT::f64:
1214   case MVT::v16i8: case MVT::v8i16: case MVT::v4i32: case MVT::v2i64:
1215   case MVT::v4f32: case MVT::v2f64:
1216   case MVT::v32i8: case MVT::v8i32: case MVT::v4i64: case MVT::v8f32:
1217   case MVT::v4f64:
1218     RRC = X86::VR128RegisterClass;
1219     break;
1220   }
1221   return std::make_pair(RRC, Cost);
1222 }
1223
1224 unsigned
1225 X86TargetLowering::getRegPressureLimit(const TargetRegisterClass *RC,
1226                                        MachineFunction &MF) const {
1227   unsigned FPDiff = RegInfo->hasFP(MF) ? 1 : 0;
1228   switch (RC->getID()) {
1229   default:
1230     return 0;
1231   case X86::GR32RegClassID:
1232     return 4 - FPDiff;
1233   case X86::GR64RegClassID:
1234     return 8 - FPDiff;
1235   case X86::VR128RegClassID:
1236     return Subtarget->is64Bit() ? 10 : 4;
1237   case X86::VR64RegClassID:
1238     return 4;
1239   }
1240 }
1241
1242 bool X86TargetLowering::getStackCookieLocation(unsigned &AddressSpace,
1243                                                unsigned &Offset) const {
1244   if (!Subtarget->isTargetLinux())
1245     return false;
1246
1247   if (Subtarget->is64Bit()) {
1248     // %fs:0x28, unless we're using a Kernel code model, in which case it's %gs:
1249     Offset = 0x28;
1250     if (getTargetMachine().getCodeModel() == CodeModel::Kernel)
1251       AddressSpace = 256;
1252     else
1253       AddressSpace = 257;
1254   } else {
1255     // %gs:0x14 on i386
1256     Offset = 0x14;
1257     AddressSpace = 256;
1258   }
1259   return true;
1260 }
1261
1262
1263 //===----------------------------------------------------------------------===//
1264 //               Return Value Calling Convention Implementation
1265 //===----------------------------------------------------------------------===//
1266
1267 #include "X86GenCallingConv.inc"
1268
1269 bool
1270 X86TargetLowering::CanLowerReturn(CallingConv::ID CallConv, bool isVarArg,
1271                         const SmallVectorImpl<ISD::OutputArg> &Outs,
1272                         LLVMContext &Context) const {
1273   SmallVector<CCValAssign, 16> RVLocs;
1274   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1275                  RVLocs, Context);
1276   return CCInfo.CheckReturn(Outs, RetCC_X86);
1277 }
1278
1279 SDValue
1280 X86TargetLowering::LowerReturn(SDValue Chain,
1281                                CallingConv::ID CallConv, bool isVarArg,
1282                                const SmallVectorImpl<ISD::OutputArg> &Outs,
1283                                const SmallVectorImpl<SDValue> &OutVals,
1284                                DebugLoc dl, SelectionDAG &DAG) const {
1285   MachineFunction &MF = DAG.getMachineFunction();
1286   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1287
1288   SmallVector<CCValAssign, 16> RVLocs;
1289   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1290                  RVLocs, *DAG.getContext());
1291   CCInfo.AnalyzeReturn(Outs, RetCC_X86);
1292
1293   // Add the regs to the liveout set for the function.
1294   MachineRegisterInfo &MRI = DAG.getMachineFunction().getRegInfo();
1295   for (unsigned i = 0; i != RVLocs.size(); ++i)
1296     if (RVLocs[i].isRegLoc() && !MRI.isLiveOut(RVLocs[i].getLocReg()))
1297       MRI.addLiveOut(RVLocs[i].getLocReg());
1298
1299   SDValue Flag;
1300
1301   SmallVector<SDValue, 6> RetOps;
1302   RetOps.push_back(Chain); // Operand #0 = Chain (updated below)
1303   // Operand #1 = Bytes To Pop
1304   RetOps.push_back(DAG.getTargetConstant(FuncInfo->getBytesToPopOnReturn(),
1305                    MVT::i16));
1306
1307   // Copy the result values into the output registers.
1308   for (unsigned i = 0; i != RVLocs.size(); ++i) {
1309     CCValAssign &VA = RVLocs[i];
1310     assert(VA.isRegLoc() && "Can only return in registers!");
1311     SDValue ValToCopy = OutVals[i];
1312     EVT ValVT = ValToCopy.getValueType();
1313
1314     // If this is x86-64, and we disabled SSE, we can't return FP values
1315     if ((ValVT == MVT::f32 || ValVT == MVT::f64) &&
1316         (Subtarget->is64Bit() && !Subtarget->hasSSE1())) {
1317       report_fatal_error("SSE register return with SSE disabled");
1318     }
1319     // Likewise we can't return F64 values with SSE1 only.  gcc does so, but
1320     // llvm-gcc has never done it right and no one has noticed, so this
1321     // should be OK for now.
1322     if (ValVT == MVT::f64 &&
1323         (Subtarget->is64Bit() && !Subtarget->hasSSE2()))
1324       report_fatal_error("SSE2 register return with SSE2 disabled");
1325
1326     // Returns in ST0/ST1 are handled specially: these are pushed as operands to
1327     // the RET instruction and handled by the FP Stackifier.
1328     if (VA.getLocReg() == X86::ST0 ||
1329         VA.getLocReg() == X86::ST1) {
1330       // If this is a copy from an xmm register to ST(0), use an FPExtend to
1331       // change the value to the FP stack register class.
1332       if (isScalarFPTypeInSSEReg(VA.getValVT()))
1333         ValToCopy = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f80, ValToCopy);
1334       RetOps.push_back(ValToCopy);
1335       // Don't emit a copytoreg.
1336       continue;
1337     }
1338
1339     // 64-bit vector (MMX) values are returned in XMM0 / XMM1 except for v1i64
1340     // which is returned in RAX / RDX.
1341     if (Subtarget->is64Bit()) {
1342       if (ValVT.isVector() && ValVT.getSizeInBits() == 64) {
1343         ValToCopy = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::i64, ValToCopy);
1344         if (VA.getLocReg() == X86::XMM0 || VA.getLocReg() == X86::XMM1) {
1345           ValToCopy = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64,
1346                                   ValToCopy);
1347
1348           // If we don't have SSE2 available, convert to v4f32 so the generated
1349           // register is legal.
1350           if (!Subtarget->hasSSE2())
1351             ValToCopy = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v4f32,ValToCopy);
1352         }
1353       }
1354     }
1355
1356     Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), ValToCopy, Flag);
1357     Flag = Chain.getValue(1);
1358   }
1359
1360   // The x86-64 ABI for returning structs by value requires that we copy
1361   // the sret argument into %rax for the return. We saved the argument into
1362   // a virtual register in the entry block, so now we copy the value out
1363   // and into %rax.
1364   if (Subtarget->is64Bit() &&
1365       DAG.getMachineFunction().getFunction()->hasStructRetAttr()) {
1366     MachineFunction &MF = DAG.getMachineFunction();
1367     X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1368     unsigned Reg = FuncInfo->getSRetReturnReg();
1369     assert(Reg &&
1370            "SRetReturnReg should have been set in LowerFormalArguments().");
1371     SDValue Val = DAG.getCopyFromReg(Chain, dl, Reg, getPointerTy());
1372
1373     Chain = DAG.getCopyToReg(Chain, dl, X86::RAX, Val, Flag);
1374     Flag = Chain.getValue(1);
1375
1376     // RAX now acts like a return value.
1377     MRI.addLiveOut(X86::RAX);
1378   }
1379
1380   RetOps[0] = Chain;  // Update chain.
1381
1382   // Add the flag if we have it.
1383   if (Flag.getNode())
1384     RetOps.push_back(Flag);
1385
1386   return DAG.getNode(X86ISD::RET_FLAG, dl,
1387                      MVT::Other, &RetOps[0], RetOps.size());
1388 }
1389
1390 /// LowerCallResult - Lower the result values of a call into the
1391 /// appropriate copies out of appropriate physical registers.
1392 ///
1393 SDValue
1394 X86TargetLowering::LowerCallResult(SDValue Chain, SDValue InFlag,
1395                                    CallingConv::ID CallConv, bool isVarArg,
1396                                    const SmallVectorImpl<ISD::InputArg> &Ins,
1397                                    DebugLoc dl, SelectionDAG &DAG,
1398                                    SmallVectorImpl<SDValue> &InVals) const {
1399
1400   // Assign locations to each value returned by this call.
1401   SmallVector<CCValAssign, 16> RVLocs;
1402   bool Is64Bit = Subtarget->is64Bit();
1403   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1404                  RVLocs, *DAG.getContext());
1405   CCInfo.AnalyzeCallResult(Ins, RetCC_X86);
1406
1407   // Copy all of the result registers out of their specified physreg.
1408   for (unsigned i = 0; i != RVLocs.size(); ++i) {
1409     CCValAssign &VA = RVLocs[i];
1410     EVT CopyVT = VA.getValVT();
1411
1412     // If this is x86-64, and we disabled SSE, we can't return FP values
1413     if ((CopyVT == MVT::f32 || CopyVT == MVT::f64) &&
1414         ((Is64Bit || Ins[i].Flags.isInReg()) && !Subtarget->hasSSE1())) {
1415       report_fatal_error("SSE register return with SSE disabled");
1416     }
1417
1418     SDValue Val;
1419
1420     // If this is a call to a function that returns an fp value on the floating
1421     // point stack, we must guarantee the the value is popped from the stack, so
1422     // a CopyFromReg is not good enough - the copy instruction may be eliminated
1423     // if the return value is not used. We use the FpGET_ST0 instructions
1424     // instead.
1425     if (VA.getLocReg() == X86::ST0 || VA.getLocReg() == X86::ST1) {
1426       // If we prefer to use the value in xmm registers, copy it out as f80 and
1427       // use a truncate to move it from fp stack reg to xmm reg.
1428       if (isScalarFPTypeInSSEReg(VA.getValVT())) CopyVT = MVT::f80;
1429       bool isST0 = VA.getLocReg() == X86::ST0;
1430       unsigned Opc = 0;
1431       if (CopyVT == MVT::f32) Opc = isST0 ? X86::FpGET_ST0_32:X86::FpGET_ST1_32;
1432       if (CopyVT == MVT::f64) Opc = isST0 ? X86::FpGET_ST0_64:X86::FpGET_ST1_64;
1433       if (CopyVT == MVT::f80) Opc = isST0 ? X86::FpGET_ST0_80:X86::FpGET_ST1_80;
1434       SDValue Ops[] = { Chain, InFlag };
1435       Chain = SDValue(DAG.getMachineNode(Opc, dl, CopyVT, MVT::Other, MVT::Flag,
1436                                          Ops, 2), 1);
1437       Val = Chain.getValue(0);
1438
1439       // Round the f80 to the right size, which also moves it to the appropriate
1440       // xmm register.
1441       if (CopyVT != VA.getValVT())
1442         Val = DAG.getNode(ISD::FP_ROUND, dl, VA.getValVT(), Val,
1443                           // This truncation won't change the value.
1444                           DAG.getIntPtrConstant(1));
1445     } else if (Is64Bit && CopyVT.isVector() && CopyVT.getSizeInBits() == 64) {
1446       // For x86-64, MMX values are returned in XMM0 / XMM1 except for v1i64.
1447       if (VA.getLocReg() == X86::XMM0 || VA.getLocReg() == X86::XMM1) {
1448         Chain = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(),
1449                                    MVT::v2i64, InFlag).getValue(1);
1450         Val = Chain.getValue(0);
1451         Val = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i64,
1452                           Val, DAG.getConstant(0, MVT::i64));
1453       } else {
1454         Chain = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(),
1455                                    MVT::i64, InFlag).getValue(1);
1456         Val = Chain.getValue(0);
1457       }
1458       Val = DAG.getNode(ISD::BIT_CONVERT, dl, CopyVT, Val);
1459     } else {
1460       Chain = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(),
1461                                  CopyVT, InFlag).getValue(1);
1462       Val = Chain.getValue(0);
1463     }
1464     InFlag = Chain.getValue(2);
1465     InVals.push_back(Val);
1466   }
1467
1468   return Chain;
1469 }
1470
1471
1472 //===----------------------------------------------------------------------===//
1473 //                C & StdCall & Fast Calling Convention implementation
1474 //===----------------------------------------------------------------------===//
1475 //  StdCall calling convention seems to be standard for many Windows' API
1476 //  routines and around. It differs from C calling convention just a little:
1477 //  callee should clean up the stack, not caller. Symbols should be also
1478 //  decorated in some fancy way :) It doesn't support any vector arguments.
1479 //  For info on fast calling convention see Fast Calling Convention (tail call)
1480 //  implementation LowerX86_32FastCCCallTo.
1481
1482 /// CallIsStructReturn - Determines whether a call uses struct return
1483 /// semantics.
1484 static bool CallIsStructReturn(const SmallVectorImpl<ISD::OutputArg> &Outs) {
1485   if (Outs.empty())
1486     return false;
1487
1488   return Outs[0].Flags.isSRet();
1489 }
1490
1491 /// ArgsAreStructReturn - Determines whether a function uses struct
1492 /// return semantics.
1493 static bool
1494 ArgsAreStructReturn(const SmallVectorImpl<ISD::InputArg> &Ins) {
1495   if (Ins.empty())
1496     return false;
1497
1498   return Ins[0].Flags.isSRet();
1499 }
1500
1501 /// CCAssignFnForNode - Selects the correct CCAssignFn for a the
1502 /// given CallingConvention value.
1503 CCAssignFn *X86TargetLowering::CCAssignFnForNode(CallingConv::ID CC) const {
1504   if (Subtarget->is64Bit()) {
1505     if (CC == CallingConv::GHC)
1506       return CC_X86_64_GHC;
1507     else if (Subtarget->isTargetWin64())
1508       return CC_X86_Win64_C;
1509     else
1510       return CC_X86_64_C;
1511   }
1512
1513   if (CC == CallingConv::X86_FastCall)
1514     return CC_X86_32_FastCall;
1515   else if (CC == CallingConv::X86_ThisCall)
1516     return CC_X86_32_ThisCall;
1517   else if (CC == CallingConv::Fast)
1518     return CC_X86_32_FastCC;
1519   else if (CC == CallingConv::GHC)
1520     return CC_X86_32_GHC;
1521   else
1522     return CC_X86_32_C;
1523 }
1524
1525 /// CreateCopyOfByValArgument - Make a copy of an aggregate at address specified
1526 /// by "Src" to address "Dst" with size and alignment information specified by
1527 /// the specific parameter attribute. The copy will be passed as a byval
1528 /// function parameter.
1529 static SDValue
1530 CreateCopyOfByValArgument(SDValue Src, SDValue Dst, SDValue Chain,
1531                           ISD::ArgFlagsTy Flags, SelectionDAG &DAG,
1532                           DebugLoc dl) {
1533   SDValue SizeNode     = DAG.getConstant(Flags.getByValSize(), MVT::i32);
1534   return DAG.getMemcpy(Chain, dl, Dst, Src, SizeNode, Flags.getByValAlign(),
1535                        /*isVolatile*/false, /*AlwaysInline=*/true,
1536                        NULL, 0, NULL, 0);
1537 }
1538
1539 /// IsTailCallConvention - Return true if the calling convention is one that
1540 /// supports tail call optimization.
1541 static bool IsTailCallConvention(CallingConv::ID CC) {
1542   return (CC == CallingConv::Fast || CC == CallingConv::GHC);
1543 }
1544
1545 /// FuncIsMadeTailCallSafe - Return true if the function is being made into
1546 /// a tailcall target by changing its ABI.
1547 static bool FuncIsMadeTailCallSafe(CallingConv::ID CC) {
1548   return GuaranteedTailCallOpt && IsTailCallConvention(CC);
1549 }
1550
1551 SDValue
1552 X86TargetLowering::LowerMemArgument(SDValue Chain,
1553                                     CallingConv::ID CallConv,
1554                                     const SmallVectorImpl<ISD::InputArg> &Ins,
1555                                     DebugLoc dl, SelectionDAG &DAG,
1556                                     const CCValAssign &VA,
1557                                     MachineFrameInfo *MFI,
1558                                     unsigned i) const {
1559   // Create the nodes corresponding to a load from this parameter slot.
1560   ISD::ArgFlagsTy Flags = Ins[i].Flags;
1561   bool AlwaysUseMutable = FuncIsMadeTailCallSafe(CallConv);
1562   bool isImmutable = !AlwaysUseMutable && !Flags.isByVal();
1563   EVT ValVT;
1564
1565   // If value is passed by pointer we have address passed instead of the value
1566   // itself.
1567   if (VA.getLocInfo() == CCValAssign::Indirect)
1568     ValVT = VA.getLocVT();
1569   else
1570     ValVT = VA.getValVT();
1571
1572   // FIXME: For now, all byval parameter objects are marked mutable. This can be
1573   // changed with more analysis.
1574   // In case of tail call optimization mark all arguments mutable. Since they
1575   // could be overwritten by lowering of arguments in case of a tail call.
1576   if (Flags.isByVal()) {
1577     int FI = MFI->CreateFixedObject(Flags.getByValSize(),
1578                                     VA.getLocMemOffset(), isImmutable);
1579     return DAG.getFrameIndex(FI, getPointerTy());
1580   } else {
1581     int FI = MFI->CreateFixedObject(ValVT.getSizeInBits()/8,
1582                                     VA.getLocMemOffset(), isImmutable);
1583     SDValue FIN = DAG.getFrameIndex(FI, getPointerTy());
1584     return DAG.getLoad(ValVT, dl, Chain, FIN,
1585                        PseudoSourceValue::getFixedStack(FI), 0,
1586                        false, false, 0);
1587   }
1588 }
1589
1590 SDValue
1591 X86TargetLowering::LowerFormalArguments(SDValue Chain,
1592                                         CallingConv::ID CallConv,
1593                                         bool isVarArg,
1594                                       const SmallVectorImpl<ISD::InputArg> &Ins,
1595                                         DebugLoc dl,
1596                                         SelectionDAG &DAG,
1597                                         SmallVectorImpl<SDValue> &InVals)
1598                                           const {
1599   MachineFunction &MF = DAG.getMachineFunction();
1600   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1601
1602   const Function* Fn = MF.getFunction();
1603   if (Fn->hasExternalLinkage() &&
1604       Subtarget->isTargetCygMing() &&
1605       Fn->getName() == "main")
1606     FuncInfo->setForceFramePointer(true);
1607
1608   MachineFrameInfo *MFI = MF.getFrameInfo();
1609   bool Is64Bit = Subtarget->is64Bit();
1610   bool IsWin64 = Subtarget->isTargetWin64();
1611
1612   assert(!(isVarArg && IsTailCallConvention(CallConv)) &&
1613          "Var args not supported with calling convention fastcc or ghc");
1614
1615   // Assign locations to all of the incoming arguments.
1616   SmallVector<CCValAssign, 16> ArgLocs;
1617   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1618                  ArgLocs, *DAG.getContext());
1619   CCInfo.AnalyzeFormalArguments(Ins, CCAssignFnForNode(CallConv));
1620
1621   unsigned LastVal = ~0U;
1622   SDValue ArgValue;
1623   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1624     CCValAssign &VA = ArgLocs[i];
1625     // TODO: If an arg is passed in two places (e.g. reg and stack), skip later
1626     // places.
1627     assert(VA.getValNo() != LastVal &&
1628            "Don't support value assigned to multiple locs yet");
1629     LastVal = VA.getValNo();
1630
1631     if (VA.isRegLoc()) {
1632       EVT RegVT = VA.getLocVT();
1633       TargetRegisterClass *RC = NULL;
1634       if (RegVT == MVT::i32)
1635         RC = X86::GR32RegisterClass;
1636       else if (Is64Bit && RegVT == MVT::i64)
1637         RC = X86::GR64RegisterClass;
1638       else if (RegVT == MVT::f32)
1639         RC = X86::FR32RegisterClass;
1640       else if (RegVT == MVT::f64)
1641         RC = X86::FR64RegisterClass;
1642       else if (RegVT.isVector() && RegVT.getSizeInBits() == 256)
1643         RC = X86::VR256RegisterClass;
1644       else if (RegVT.isVector() && RegVT.getSizeInBits() == 128)
1645         RC = X86::VR128RegisterClass;
1646       else if (RegVT.isVector() && RegVT.getSizeInBits() == 64)
1647         RC = X86::VR64RegisterClass;
1648       else
1649         llvm_unreachable("Unknown argument type!");
1650
1651       unsigned Reg = MF.addLiveIn(VA.getLocReg(), RC);
1652       ArgValue = DAG.getCopyFromReg(Chain, dl, Reg, RegVT);
1653
1654       // If this is an 8 or 16-bit value, it is really passed promoted to 32
1655       // bits.  Insert an assert[sz]ext to capture this, then truncate to the
1656       // right size.
1657       if (VA.getLocInfo() == CCValAssign::SExt)
1658         ArgValue = DAG.getNode(ISD::AssertSext, dl, RegVT, ArgValue,
1659                                DAG.getValueType(VA.getValVT()));
1660       else if (VA.getLocInfo() == CCValAssign::ZExt)
1661         ArgValue = DAG.getNode(ISD::AssertZext, dl, RegVT, ArgValue,
1662                                DAG.getValueType(VA.getValVT()));
1663       else if (VA.getLocInfo() == CCValAssign::BCvt)
1664         ArgValue = DAG.getNode(ISD::BIT_CONVERT, dl, VA.getValVT(), ArgValue);
1665
1666       if (VA.isExtInLoc()) {
1667         // Handle MMX values passed in XMM regs.
1668         if (RegVT.isVector()) {
1669           ArgValue = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i64,
1670                                  ArgValue, DAG.getConstant(0, MVT::i64));
1671           ArgValue = DAG.getNode(ISD::BIT_CONVERT, dl, VA.getValVT(), ArgValue);
1672         } else
1673           ArgValue = DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), ArgValue);
1674       }
1675     } else {
1676       assert(VA.isMemLoc());
1677       ArgValue = LowerMemArgument(Chain, CallConv, Ins, dl, DAG, VA, MFI, i);
1678     }
1679
1680     // If value is passed via pointer - do a load.
1681     if (VA.getLocInfo() == CCValAssign::Indirect)
1682       ArgValue = DAG.getLoad(VA.getValVT(), dl, Chain, ArgValue, NULL, 0,
1683                              false, false, 0);
1684
1685     InVals.push_back(ArgValue);
1686   }
1687
1688   // The x86-64 ABI for returning structs by value requires that we copy
1689   // the sret argument into %rax for the return. Save the argument into
1690   // a virtual register so that we can access it from the return points.
1691   if (Is64Bit && MF.getFunction()->hasStructRetAttr()) {
1692     X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1693     unsigned Reg = FuncInfo->getSRetReturnReg();
1694     if (!Reg) {
1695       Reg = MF.getRegInfo().createVirtualRegister(getRegClassFor(MVT::i64));
1696       FuncInfo->setSRetReturnReg(Reg);
1697     }
1698     SDValue Copy = DAG.getCopyToReg(DAG.getEntryNode(), dl, Reg, InVals[0]);
1699     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Copy, Chain);
1700   }
1701
1702   unsigned StackSize = CCInfo.getNextStackOffset();
1703   // Align stack specially for tail calls.
1704   if (FuncIsMadeTailCallSafe(CallConv))
1705     StackSize = GetAlignedArgumentStackSize(StackSize, DAG);
1706
1707   // If the function takes variable number of arguments, make a frame index for
1708   // the start of the first vararg value... for expansion of llvm.va_start.
1709   if (isVarArg) {
1710     if (Is64Bit || (CallConv != CallingConv::X86_FastCall &&
1711                     CallConv != CallingConv::X86_ThisCall)) {
1712       FuncInfo->setVarArgsFrameIndex(MFI->CreateFixedObject(1, StackSize,true));
1713     }
1714     if (Is64Bit) {
1715       unsigned TotalNumIntRegs = 0, TotalNumXMMRegs = 0;
1716
1717       // FIXME: We should really autogenerate these arrays
1718       static const unsigned GPR64ArgRegsWin64[] = {
1719         X86::RCX, X86::RDX, X86::R8,  X86::R9
1720       };
1721       static const unsigned XMMArgRegsWin64[] = {
1722         X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3
1723       };
1724       static const unsigned GPR64ArgRegs64Bit[] = {
1725         X86::RDI, X86::RSI, X86::RDX, X86::RCX, X86::R8, X86::R9
1726       };
1727       static const unsigned XMMArgRegs64Bit[] = {
1728         X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
1729         X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
1730       };
1731       const unsigned *GPR64ArgRegs, *XMMArgRegs;
1732
1733       if (IsWin64) {
1734         TotalNumIntRegs = 4; TotalNumXMMRegs = 4;
1735         GPR64ArgRegs = GPR64ArgRegsWin64;
1736         XMMArgRegs = XMMArgRegsWin64;
1737       } else {
1738         TotalNumIntRegs = 6; TotalNumXMMRegs = 8;
1739         GPR64ArgRegs = GPR64ArgRegs64Bit;
1740         XMMArgRegs = XMMArgRegs64Bit;
1741       }
1742       unsigned NumIntRegs = CCInfo.getFirstUnallocated(GPR64ArgRegs,
1743                                                        TotalNumIntRegs);
1744       unsigned NumXMMRegs = CCInfo.getFirstUnallocated(XMMArgRegs,
1745                                                        TotalNumXMMRegs);
1746
1747       bool NoImplicitFloatOps = Fn->hasFnAttr(Attribute::NoImplicitFloat);
1748       assert(!(NumXMMRegs && !Subtarget->hasSSE1()) &&
1749              "SSE register cannot be used when SSE is disabled!");
1750       assert(!(NumXMMRegs && UseSoftFloat && NoImplicitFloatOps) &&
1751              "SSE register cannot be used when SSE is disabled!");
1752       if (UseSoftFloat || NoImplicitFloatOps || !Subtarget->hasSSE1())
1753         // Kernel mode asks for SSE to be disabled, so don't push them
1754         // on the stack.
1755         TotalNumXMMRegs = 0;
1756
1757       // For X86-64, if there are vararg parameters that are passed via
1758       // registers, then we must store them to their spots on the stack so they
1759       // may be loaded by deferencing the result of va_next.
1760       FuncInfo->setVarArgsGPOffset(NumIntRegs * 8);
1761       FuncInfo->setVarArgsFPOffset(TotalNumIntRegs * 8 + NumXMMRegs * 16);
1762       FuncInfo->setRegSaveFrameIndex(
1763         MFI->CreateStackObject(TotalNumIntRegs * 8 + TotalNumXMMRegs * 16, 16,
1764                                false));
1765
1766       // Store the integer parameter registers.
1767       SmallVector<SDValue, 8> MemOps;
1768       SDValue RSFIN = DAG.getFrameIndex(FuncInfo->getRegSaveFrameIndex(),
1769                                         getPointerTy());
1770       unsigned Offset = FuncInfo->getVarArgsGPOffset();
1771       for (; NumIntRegs != TotalNumIntRegs; ++NumIntRegs) {
1772         SDValue FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(), RSFIN,
1773                                   DAG.getIntPtrConstant(Offset));
1774         unsigned VReg = MF.addLiveIn(GPR64ArgRegs[NumIntRegs],
1775                                      X86::GR64RegisterClass);
1776         SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, MVT::i64);
1777         SDValue Store =
1778           DAG.getStore(Val.getValue(1), dl, Val, FIN,
1779                        PseudoSourceValue::getFixedStack(
1780                          FuncInfo->getRegSaveFrameIndex()),
1781                        Offset, false, false, 0);
1782         MemOps.push_back(Store);
1783         Offset += 8;
1784       }
1785
1786       if (TotalNumXMMRegs != 0 && NumXMMRegs != TotalNumXMMRegs) {
1787         // Now store the XMM (fp + vector) parameter registers.
1788         SmallVector<SDValue, 11> SaveXMMOps;
1789         SaveXMMOps.push_back(Chain);
1790
1791         unsigned AL = MF.addLiveIn(X86::AL, X86::GR8RegisterClass);
1792         SDValue ALVal = DAG.getCopyFromReg(DAG.getEntryNode(), dl, AL, MVT::i8);
1793         SaveXMMOps.push_back(ALVal);
1794
1795         SaveXMMOps.push_back(DAG.getIntPtrConstant(
1796                                FuncInfo->getRegSaveFrameIndex()));
1797         SaveXMMOps.push_back(DAG.getIntPtrConstant(
1798                                FuncInfo->getVarArgsFPOffset()));
1799
1800         for (; NumXMMRegs != TotalNumXMMRegs; ++NumXMMRegs) {
1801           unsigned VReg = MF.addLiveIn(XMMArgRegs[NumXMMRegs],
1802                                        X86::VR128RegisterClass);
1803           SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, MVT::v4f32);
1804           SaveXMMOps.push_back(Val);
1805         }
1806         MemOps.push_back(DAG.getNode(X86ISD::VASTART_SAVE_XMM_REGS, dl,
1807                                      MVT::Other,
1808                                      &SaveXMMOps[0], SaveXMMOps.size()));
1809       }
1810
1811       if (!MemOps.empty())
1812         Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
1813                             &MemOps[0], MemOps.size());
1814     }
1815   }
1816
1817   // Some CCs need callee pop.
1818   if (Subtarget->IsCalleePop(isVarArg, CallConv)) {
1819     FuncInfo->setBytesToPopOnReturn(StackSize); // Callee pops everything.
1820   } else {
1821     FuncInfo->setBytesToPopOnReturn(0); // Callee pops nothing.
1822     // If this is an sret function, the return should pop the hidden pointer.
1823     if (!Is64Bit && !IsTailCallConvention(CallConv) && ArgsAreStructReturn(Ins))
1824       FuncInfo->setBytesToPopOnReturn(4);
1825   }
1826
1827   if (!Is64Bit) {
1828     // RegSaveFrameIndex is X86-64 only.
1829     FuncInfo->setRegSaveFrameIndex(0xAAAAAAA);
1830     if (CallConv == CallingConv::X86_FastCall ||
1831         CallConv == CallingConv::X86_ThisCall)
1832       // fastcc functions can't have varargs.
1833       FuncInfo->setVarArgsFrameIndex(0xAAAAAAA);
1834   }
1835
1836   return Chain;
1837 }
1838
1839 SDValue
1840 X86TargetLowering::LowerMemOpCallTo(SDValue Chain,
1841                                     SDValue StackPtr, SDValue Arg,
1842                                     DebugLoc dl, SelectionDAG &DAG,
1843                                     const CCValAssign &VA,
1844                                     ISD::ArgFlagsTy Flags) const {
1845   const unsigned FirstStackArgOffset = (Subtarget->isTargetWin64() ? 32 : 0);
1846   unsigned LocMemOffset = FirstStackArgOffset + VA.getLocMemOffset();
1847   SDValue PtrOff = DAG.getIntPtrConstant(LocMemOffset);
1848   PtrOff = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, PtrOff);
1849   if (Flags.isByVal()) {
1850     return CreateCopyOfByValArgument(Arg, PtrOff, Chain, Flags, DAG, dl);
1851   }
1852   return DAG.getStore(Chain, dl, Arg, PtrOff,
1853                       PseudoSourceValue::getStack(), LocMemOffset,
1854                       false, false, 0);
1855 }
1856
1857 /// EmitTailCallLoadRetAddr - Emit a load of return address if tail call
1858 /// optimization is performed and it is required.
1859 SDValue
1860 X86TargetLowering::EmitTailCallLoadRetAddr(SelectionDAG &DAG,
1861                                            SDValue &OutRetAddr, SDValue Chain,
1862                                            bool IsTailCall, bool Is64Bit,
1863                                            int FPDiff, DebugLoc dl) const {
1864   // Adjust the Return address stack slot.
1865   EVT VT = getPointerTy();
1866   OutRetAddr = getReturnAddressFrameIndex(DAG);
1867
1868   // Load the "old" Return address.
1869   OutRetAddr = DAG.getLoad(VT, dl, Chain, OutRetAddr, NULL, 0, false, false, 0);
1870   return SDValue(OutRetAddr.getNode(), 1);
1871 }
1872
1873 /// EmitTailCallStoreRetAddr - Emit a store of the return adress if tail call
1874 /// optimization is performed and it is required (FPDiff!=0).
1875 static SDValue
1876 EmitTailCallStoreRetAddr(SelectionDAG & DAG, MachineFunction &MF,
1877                          SDValue Chain, SDValue RetAddrFrIdx,
1878                          bool Is64Bit, int FPDiff, DebugLoc dl) {
1879   // Store the return address to the appropriate stack slot.
1880   if (!FPDiff) return Chain;
1881   // Calculate the new stack slot for the return address.
1882   int SlotSize = Is64Bit ? 8 : 4;
1883   int NewReturnAddrFI =
1884     MF.getFrameInfo()->CreateFixedObject(SlotSize, FPDiff-SlotSize, false);
1885   EVT VT = Is64Bit ? MVT::i64 : MVT::i32;
1886   SDValue NewRetAddrFrIdx = DAG.getFrameIndex(NewReturnAddrFI, VT);
1887   Chain = DAG.getStore(Chain, dl, RetAddrFrIdx, NewRetAddrFrIdx,
1888                        PseudoSourceValue::getFixedStack(NewReturnAddrFI), 0,
1889                        false, false, 0);
1890   return Chain;
1891 }
1892
1893 SDValue
1894 X86TargetLowering::LowerCall(SDValue Chain, SDValue Callee,
1895                              CallingConv::ID CallConv, bool isVarArg,
1896                              bool &isTailCall,
1897                              const SmallVectorImpl<ISD::OutputArg> &Outs,
1898                              const SmallVectorImpl<SDValue> &OutVals,
1899                              const SmallVectorImpl<ISD::InputArg> &Ins,
1900                              DebugLoc dl, SelectionDAG &DAG,
1901                              SmallVectorImpl<SDValue> &InVals) const {
1902   MachineFunction &MF = DAG.getMachineFunction();
1903   bool Is64Bit        = Subtarget->is64Bit();
1904   bool IsStructRet    = CallIsStructReturn(Outs);
1905   bool IsSibcall      = false;
1906
1907   if (isTailCall) {
1908     // Check if it's really possible to do a tail call.
1909     isTailCall = IsEligibleForTailCallOptimization(Callee, CallConv,
1910                     isVarArg, IsStructRet, MF.getFunction()->hasStructRetAttr(),
1911                                                    Outs, OutVals, Ins, DAG);
1912
1913     // Sibcalls are automatically detected tailcalls which do not require
1914     // ABI changes.
1915     if (!GuaranteedTailCallOpt && isTailCall)
1916       IsSibcall = true;
1917
1918     if (isTailCall)
1919       ++NumTailCalls;
1920   }
1921
1922   assert(!(isVarArg && IsTailCallConvention(CallConv)) &&
1923          "Var args not supported with calling convention fastcc or ghc");
1924
1925   // Analyze operands of the call, assigning locations to each operand.
1926   SmallVector<CCValAssign, 16> ArgLocs;
1927   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1928                  ArgLocs, *DAG.getContext());
1929   CCInfo.AnalyzeCallOperands(Outs, CCAssignFnForNode(CallConv));
1930
1931   // Get a count of how many bytes are to be pushed on the stack.
1932   unsigned NumBytes = CCInfo.getNextStackOffset();
1933   if (IsSibcall)
1934     // This is a sibcall. The memory operands are available in caller's
1935     // own caller's stack.
1936     NumBytes = 0;
1937   else if (GuaranteedTailCallOpt && IsTailCallConvention(CallConv))
1938     NumBytes = GetAlignedArgumentStackSize(NumBytes, DAG);
1939
1940   int FPDiff = 0;
1941   if (isTailCall && !IsSibcall) {
1942     // Lower arguments at fp - stackoffset + fpdiff.
1943     unsigned NumBytesCallerPushed =
1944       MF.getInfo<X86MachineFunctionInfo>()->getBytesToPopOnReturn();
1945     FPDiff = NumBytesCallerPushed - NumBytes;
1946
1947     // Set the delta of movement of the returnaddr stackslot.
1948     // But only set if delta is greater than previous delta.
1949     if (FPDiff < (MF.getInfo<X86MachineFunctionInfo>()->getTCReturnAddrDelta()))
1950       MF.getInfo<X86MachineFunctionInfo>()->setTCReturnAddrDelta(FPDiff);
1951   }
1952
1953   if (!IsSibcall)
1954     Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(NumBytes, true));
1955
1956   SDValue RetAddrFrIdx;
1957   // Load return adress for tail calls.
1958   if (isTailCall && FPDiff)
1959     Chain = EmitTailCallLoadRetAddr(DAG, RetAddrFrIdx, Chain, isTailCall,
1960                                     Is64Bit, FPDiff, dl);
1961
1962   SmallVector<std::pair<unsigned, SDValue>, 8> RegsToPass;
1963   SmallVector<SDValue, 8> MemOpChains;
1964   SDValue StackPtr;
1965
1966   // Walk the register/memloc assignments, inserting copies/loads.  In the case
1967   // of tail call optimization arguments are handle later.
1968   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1969     CCValAssign &VA = ArgLocs[i];
1970     EVT RegVT = VA.getLocVT();
1971     SDValue Arg = OutVals[i];
1972     ISD::ArgFlagsTy Flags = Outs[i].Flags;
1973     bool isByVal = Flags.isByVal();
1974
1975     // Promote the value if needed.
1976     switch (VA.getLocInfo()) {
1977     default: llvm_unreachable("Unknown loc info!");
1978     case CCValAssign::Full: break;
1979     case CCValAssign::SExt:
1980       Arg = DAG.getNode(ISD::SIGN_EXTEND, dl, RegVT, Arg);
1981       break;
1982     case CCValAssign::ZExt:
1983       Arg = DAG.getNode(ISD::ZERO_EXTEND, dl, RegVT, Arg);
1984       break;
1985     case CCValAssign::AExt:
1986       if (RegVT.isVector() && RegVT.getSizeInBits() == 128) {
1987         // Special case: passing MMX values in XMM registers.
1988         Arg = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::i64, Arg);
1989         Arg = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64, Arg);
1990         Arg = getMOVL(DAG, dl, MVT::v2i64, DAG.getUNDEF(MVT::v2i64), Arg);
1991       } else
1992         Arg = DAG.getNode(ISD::ANY_EXTEND, dl, RegVT, Arg);
1993       break;
1994     case CCValAssign::BCvt:
1995       Arg = DAG.getNode(ISD::BIT_CONVERT, dl, RegVT, Arg);
1996       break;
1997     case CCValAssign::Indirect: {
1998       // Store the argument.
1999       SDValue SpillSlot = DAG.CreateStackTemporary(VA.getValVT());
2000       int FI = cast<FrameIndexSDNode>(SpillSlot)->getIndex();
2001       Chain = DAG.getStore(Chain, dl, Arg, SpillSlot,
2002                            PseudoSourceValue::getFixedStack(FI), 0,
2003                            false, false, 0);
2004       Arg = SpillSlot;
2005       break;
2006     }
2007     }
2008
2009     if (VA.isRegLoc()) {
2010       RegsToPass.push_back(std::make_pair(VA.getLocReg(), Arg));
2011       if (isVarArg && Subtarget->isTargetWin64()) {
2012         // Win64 ABI requires argument XMM reg to be copied to the corresponding
2013         // shadow reg if callee is a varargs function.
2014         unsigned ShadowReg = 0;
2015         switch (VA.getLocReg()) {
2016         case X86::XMM0: ShadowReg = X86::RCX; break;
2017         case X86::XMM1: ShadowReg = X86::RDX; break;
2018         case X86::XMM2: ShadowReg = X86::R8; break;
2019         case X86::XMM3: ShadowReg = X86::R9; break;
2020         }
2021         if (ShadowReg)
2022           RegsToPass.push_back(std::make_pair(ShadowReg, Arg));
2023       }
2024     } else if (!IsSibcall && (!isTailCall || isByVal)) {
2025       assert(VA.isMemLoc());
2026       if (StackPtr.getNode() == 0)
2027         StackPtr = DAG.getCopyFromReg(Chain, dl, X86StackPtr, getPointerTy());
2028       MemOpChains.push_back(LowerMemOpCallTo(Chain, StackPtr, Arg,
2029                                              dl, DAG, VA, Flags));
2030     }
2031   }
2032
2033   if (!MemOpChains.empty())
2034     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
2035                         &MemOpChains[0], MemOpChains.size());
2036
2037   // Build a sequence of copy-to-reg nodes chained together with token chain
2038   // and flag operands which copy the outgoing args into registers.
2039   SDValue InFlag;
2040   // Tail call byval lowering might overwrite argument registers so in case of
2041   // tail call optimization the copies to registers are lowered later.
2042   if (!isTailCall)
2043     for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
2044       Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
2045                                RegsToPass[i].second, InFlag);
2046       InFlag = Chain.getValue(1);
2047     }
2048
2049   if (Subtarget->isPICStyleGOT()) {
2050     // ELF / PIC requires GOT in the EBX register before function calls via PLT
2051     // GOT pointer.
2052     if (!isTailCall) {
2053       Chain = DAG.getCopyToReg(Chain, dl, X86::EBX,
2054                                DAG.getNode(X86ISD::GlobalBaseReg,
2055                                            DebugLoc(), getPointerTy()),
2056                                InFlag);
2057       InFlag = Chain.getValue(1);
2058     } else {
2059       // If we are tail calling and generating PIC/GOT style code load the
2060       // address of the callee into ECX. The value in ecx is used as target of
2061       // the tail jump. This is done to circumvent the ebx/callee-saved problem
2062       // for tail calls on PIC/GOT architectures. Normally we would just put the
2063       // address of GOT into ebx and then call target@PLT. But for tail calls
2064       // ebx would be restored (since ebx is callee saved) before jumping to the
2065       // target@PLT.
2066
2067       // Note: The actual moving to ECX is done further down.
2068       GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee);
2069       if (G && !G->getGlobal()->hasHiddenVisibility() &&
2070           !G->getGlobal()->hasProtectedVisibility())
2071         Callee = LowerGlobalAddress(Callee, DAG);
2072       else if (isa<ExternalSymbolSDNode>(Callee))
2073         Callee = LowerExternalSymbol(Callee, DAG);
2074     }
2075   }
2076
2077   if (Is64Bit && isVarArg && !Subtarget->isTargetWin64()) {
2078     // From AMD64 ABI document:
2079     // For calls that may call functions that use varargs or stdargs
2080     // (prototype-less calls or calls to functions containing ellipsis (...) in
2081     // the declaration) %al is used as hidden argument to specify the number
2082     // of SSE registers used. The contents of %al do not need to match exactly
2083     // the number of registers, but must be an ubound on the number of SSE
2084     // registers used and is in the range 0 - 8 inclusive.
2085
2086     // Count the number of XMM registers allocated.
2087     static const unsigned XMMArgRegs[] = {
2088       X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
2089       X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
2090     };
2091     unsigned NumXMMRegs = CCInfo.getFirstUnallocated(XMMArgRegs, 8);
2092     assert((Subtarget->hasSSE1() || !NumXMMRegs)
2093            && "SSE registers cannot be used when SSE is disabled");
2094
2095     Chain = DAG.getCopyToReg(Chain, dl, X86::AL,
2096                              DAG.getConstant(NumXMMRegs, MVT::i8), InFlag);
2097     InFlag = Chain.getValue(1);
2098   }
2099
2100
2101   // For tail calls lower the arguments to the 'real' stack slot.
2102   if (isTailCall) {
2103     // Force all the incoming stack arguments to be loaded from the stack
2104     // before any new outgoing arguments are stored to the stack, because the
2105     // outgoing stack slots may alias the incoming argument stack slots, and
2106     // the alias isn't otherwise explicit. This is slightly more conservative
2107     // than necessary, because it means that each store effectively depends
2108     // on every argument instead of just those arguments it would clobber.
2109     SDValue ArgChain = DAG.getStackArgumentTokenFactor(Chain);
2110
2111     SmallVector<SDValue, 8> MemOpChains2;
2112     SDValue FIN;
2113     int FI = 0;
2114     // Do not flag preceeding copytoreg stuff together with the following stuff.
2115     InFlag = SDValue();
2116     if (GuaranteedTailCallOpt) {
2117       for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2118         CCValAssign &VA = ArgLocs[i];
2119         if (VA.isRegLoc())
2120           continue;
2121         assert(VA.isMemLoc());
2122         SDValue Arg = OutVals[i];
2123         ISD::ArgFlagsTy Flags = Outs[i].Flags;
2124         // Create frame index.
2125         int32_t Offset = VA.getLocMemOffset()+FPDiff;
2126         uint32_t OpSize = (VA.getLocVT().getSizeInBits()+7)/8;
2127         FI = MF.getFrameInfo()->CreateFixedObject(OpSize, Offset, true);
2128         FIN = DAG.getFrameIndex(FI, getPointerTy());
2129
2130         if (Flags.isByVal()) {
2131           // Copy relative to framepointer.
2132           SDValue Source = DAG.getIntPtrConstant(VA.getLocMemOffset());
2133           if (StackPtr.getNode() == 0)
2134             StackPtr = DAG.getCopyFromReg(Chain, dl, X86StackPtr,
2135                                           getPointerTy());
2136           Source = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, Source);
2137
2138           MemOpChains2.push_back(CreateCopyOfByValArgument(Source, FIN,
2139                                                            ArgChain,
2140                                                            Flags, DAG, dl));
2141         } else {
2142           // Store relative to framepointer.
2143           MemOpChains2.push_back(
2144             DAG.getStore(ArgChain, dl, Arg, FIN,
2145                          PseudoSourceValue::getFixedStack(FI), 0,
2146                          false, false, 0));
2147         }
2148       }
2149     }
2150
2151     if (!MemOpChains2.empty())
2152       Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
2153                           &MemOpChains2[0], MemOpChains2.size());
2154
2155     // Copy arguments to their registers.
2156     for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
2157       Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
2158                                RegsToPass[i].second, InFlag);
2159       InFlag = Chain.getValue(1);
2160     }
2161     InFlag =SDValue();
2162
2163     // Store the return address to the appropriate stack slot.
2164     Chain = EmitTailCallStoreRetAddr(DAG, MF, Chain, RetAddrFrIdx, Is64Bit,
2165                                      FPDiff, dl);
2166   }
2167
2168   if (getTargetMachine().getCodeModel() == CodeModel::Large) {
2169     assert(Is64Bit && "Large code model is only legal in 64-bit mode.");
2170     // In the 64-bit large code model, we have to make all calls
2171     // through a register, since the call instruction's 32-bit
2172     // pc-relative offset may not be large enough to hold the whole
2173     // address.
2174   } else if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
2175     // If the callee is a GlobalAddress node (quite common, every direct call
2176     // is) turn it into a TargetGlobalAddress node so that legalize doesn't hack
2177     // it.
2178
2179     // We should use extra load for direct calls to dllimported functions in
2180     // non-JIT mode.
2181     const GlobalValue *GV = G->getGlobal();
2182     if (!GV->hasDLLImportLinkage()) {
2183       unsigned char OpFlags = 0;
2184
2185       // On ELF targets, in both X86-64 and X86-32 mode, direct calls to
2186       // external symbols most go through the PLT in PIC mode.  If the symbol
2187       // has hidden or protected visibility, or if it is static or local, then
2188       // we don't need to use the PLT - we can directly call it.
2189       if (Subtarget->isTargetELF() &&
2190           getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
2191           GV->hasDefaultVisibility() && !GV->hasLocalLinkage()) {
2192         OpFlags = X86II::MO_PLT;
2193       } else if (Subtarget->isPICStyleStubAny() &&
2194                (GV->isDeclaration() || GV->isWeakForLinker()) &&
2195                Subtarget->getDarwinVers() < 9) {
2196         // PC-relative references to external symbols should go through $stub,
2197         // unless we're building with the leopard linker or later, which
2198         // automatically synthesizes these stubs.
2199         OpFlags = X86II::MO_DARWIN_STUB;
2200       }
2201
2202       Callee = DAG.getTargetGlobalAddress(GV, dl, getPointerTy(),
2203                                           G->getOffset(), OpFlags);
2204     }
2205   } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee)) {
2206     unsigned char OpFlags = 0;
2207
2208     // On ELF targets, in either X86-64 or X86-32 mode, direct calls to external
2209     // symbols should go through the PLT.
2210     if (Subtarget->isTargetELF() &&
2211         getTargetMachine().getRelocationModel() == Reloc::PIC_) {
2212       OpFlags = X86II::MO_PLT;
2213     } else if (Subtarget->isPICStyleStubAny() &&
2214              Subtarget->getDarwinVers() < 9) {
2215       // PC-relative references to external symbols should go through $stub,
2216       // unless we're building with the leopard linker or later, which
2217       // automatically synthesizes these stubs.
2218       OpFlags = X86II::MO_DARWIN_STUB;
2219     }
2220
2221     Callee = DAG.getTargetExternalSymbol(S->getSymbol(), getPointerTy(),
2222                                          OpFlags);
2223   }
2224
2225   // Returns a chain & a flag for retval copy to use.
2226   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
2227   SmallVector<SDValue, 8> Ops;
2228
2229   if (!IsSibcall && isTailCall) {
2230     Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(NumBytes, true),
2231                            DAG.getIntPtrConstant(0, true), InFlag);
2232     InFlag = Chain.getValue(1);
2233   }
2234
2235   Ops.push_back(Chain);
2236   Ops.push_back(Callee);
2237
2238   if (isTailCall)
2239     Ops.push_back(DAG.getConstant(FPDiff, MVT::i32));
2240
2241   // Add argument registers to the end of the list so that they are known live
2242   // into the call.
2243   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
2244     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
2245                                   RegsToPass[i].second.getValueType()));
2246
2247   // Add an implicit use GOT pointer in EBX.
2248   if (!isTailCall && Subtarget->isPICStyleGOT())
2249     Ops.push_back(DAG.getRegister(X86::EBX, getPointerTy()));
2250
2251   // Add an implicit use of AL for non-Windows x86 64-bit vararg functions.
2252   if (Is64Bit && isVarArg && !Subtarget->isTargetWin64())
2253     Ops.push_back(DAG.getRegister(X86::AL, MVT::i8));
2254
2255   if (InFlag.getNode())
2256     Ops.push_back(InFlag);
2257
2258   if (isTailCall) {
2259     // We used to do:
2260     //// If this is the first return lowered for this function, add the regs
2261     //// to the liveout set for the function.
2262     // This isn't right, although it's probably harmless on x86; liveouts
2263     // should be computed from returns not tail calls.  Consider a void
2264     // function making a tail call to a function returning int.
2265     return DAG.getNode(X86ISD::TC_RETURN, dl,
2266                        NodeTys, &Ops[0], Ops.size());
2267   }
2268
2269   Chain = DAG.getNode(X86ISD::CALL, dl, NodeTys, &Ops[0], Ops.size());
2270   InFlag = Chain.getValue(1);
2271
2272   // Create the CALLSEQ_END node.
2273   unsigned NumBytesForCalleeToPush;
2274   if (Subtarget->IsCalleePop(isVarArg, CallConv))
2275     NumBytesForCalleeToPush = NumBytes;    // Callee pops everything
2276   else if (!Is64Bit && !IsTailCallConvention(CallConv) && IsStructRet)
2277     // If this is a call to a struct-return function, the callee
2278     // pops the hidden struct pointer, so we have to push it back.
2279     // This is common for Darwin/X86, Linux & Mingw32 targets.
2280     NumBytesForCalleeToPush = 4;
2281   else
2282     NumBytesForCalleeToPush = 0;  // Callee pops nothing.
2283
2284   // Returns a flag for retval copy to use.
2285   if (!IsSibcall) {
2286     Chain = DAG.getCALLSEQ_END(Chain,
2287                                DAG.getIntPtrConstant(NumBytes, true),
2288                                DAG.getIntPtrConstant(NumBytesForCalleeToPush,
2289                                                      true),
2290                                InFlag);
2291     InFlag = Chain.getValue(1);
2292   }
2293
2294   // Handle result values, copying them out of physregs into vregs that we
2295   // return.
2296   return LowerCallResult(Chain, InFlag, CallConv, isVarArg,
2297                          Ins, dl, DAG, InVals);
2298 }
2299
2300
2301 //===----------------------------------------------------------------------===//
2302 //                Fast Calling Convention (tail call) implementation
2303 //===----------------------------------------------------------------------===//
2304
2305 //  Like std call, callee cleans arguments, convention except that ECX is
2306 //  reserved for storing the tail called function address. Only 2 registers are
2307 //  free for argument passing (inreg). Tail call optimization is performed
2308 //  provided:
2309 //                * tailcallopt is enabled
2310 //                * caller/callee are fastcc
2311 //  On X86_64 architecture with GOT-style position independent code only local
2312 //  (within module) calls are supported at the moment.
2313 //  To keep the stack aligned according to platform abi the function
2314 //  GetAlignedArgumentStackSize ensures that argument delta is always multiples
2315 //  of stack alignment. (Dynamic linkers need this - darwin's dyld for example)
2316 //  If a tail called function callee has more arguments than the caller the
2317 //  caller needs to make sure that there is room to move the RETADDR to. This is
2318 //  achieved by reserving an area the size of the argument delta right after the
2319 //  original REtADDR, but before the saved framepointer or the spilled registers
2320 //  e.g. caller(arg1, arg2) calls callee(arg1, arg2,arg3,arg4)
2321 //  stack layout:
2322 //    arg1
2323 //    arg2
2324 //    RETADDR
2325 //    [ new RETADDR
2326 //      move area ]
2327 //    (possible EBP)
2328 //    ESI
2329 //    EDI
2330 //    local1 ..
2331
2332 /// GetAlignedArgumentStackSize - Make the stack size align e.g 16n + 12 aligned
2333 /// for a 16 byte align requirement.
2334 unsigned
2335 X86TargetLowering::GetAlignedArgumentStackSize(unsigned StackSize,
2336                                                SelectionDAG& DAG) const {
2337   MachineFunction &MF = DAG.getMachineFunction();
2338   const TargetMachine &TM = MF.getTarget();
2339   const TargetFrameInfo &TFI = *TM.getFrameInfo();
2340   unsigned StackAlignment = TFI.getStackAlignment();
2341   uint64_t AlignMask = StackAlignment - 1;
2342   int64_t Offset = StackSize;
2343   uint64_t SlotSize = TD->getPointerSize();
2344   if ( (Offset & AlignMask) <= (StackAlignment - SlotSize) ) {
2345     // Number smaller than 12 so just add the difference.
2346     Offset += ((StackAlignment - SlotSize) - (Offset & AlignMask));
2347   } else {
2348     // Mask out lower bits, add stackalignment once plus the 12 bytes.
2349     Offset = ((~AlignMask) & Offset) + StackAlignment +
2350       (StackAlignment-SlotSize);
2351   }
2352   return Offset;
2353 }
2354
2355 /// MatchingStackOffset - Return true if the given stack call argument is
2356 /// already available in the same position (relatively) of the caller's
2357 /// incoming argument stack.
2358 static
2359 bool MatchingStackOffset(SDValue Arg, unsigned Offset, ISD::ArgFlagsTy Flags,
2360                          MachineFrameInfo *MFI, const MachineRegisterInfo *MRI,
2361                          const X86InstrInfo *TII) {
2362   unsigned Bytes = Arg.getValueType().getSizeInBits() / 8;
2363   int FI = INT_MAX;
2364   if (Arg.getOpcode() == ISD::CopyFromReg) {
2365     unsigned VR = cast<RegisterSDNode>(Arg.getOperand(1))->getReg();
2366     if (!VR || TargetRegisterInfo::isPhysicalRegister(VR))
2367       return false;
2368     MachineInstr *Def = MRI->getVRegDef(VR);
2369     if (!Def)
2370       return false;
2371     if (!Flags.isByVal()) {
2372       if (!TII->isLoadFromStackSlot(Def, FI))
2373         return false;
2374     } else {
2375       unsigned Opcode = Def->getOpcode();
2376       if ((Opcode == X86::LEA32r || Opcode == X86::LEA64r) &&
2377           Def->getOperand(1).isFI()) {
2378         FI = Def->getOperand(1).getIndex();
2379         Bytes = Flags.getByValSize();
2380       } else
2381         return false;
2382     }
2383   } else if (LoadSDNode *Ld = dyn_cast<LoadSDNode>(Arg)) {
2384     if (Flags.isByVal())
2385       // ByVal argument is passed in as a pointer but it's now being
2386       // dereferenced. e.g.
2387       // define @foo(%struct.X* %A) {
2388       //   tail call @bar(%struct.X* byval %A)
2389       // }
2390       return false;
2391     SDValue Ptr = Ld->getBasePtr();
2392     FrameIndexSDNode *FINode = dyn_cast<FrameIndexSDNode>(Ptr);
2393     if (!FINode)
2394       return false;
2395     FI = FINode->getIndex();
2396   } else
2397     return false;
2398
2399   assert(FI != INT_MAX);
2400   if (!MFI->isFixedObjectIndex(FI))
2401     return false;
2402   return Offset == MFI->getObjectOffset(FI) && Bytes == MFI->getObjectSize(FI);
2403 }
2404
2405 /// IsEligibleForTailCallOptimization - Check whether the call is eligible
2406 /// for tail call optimization. Targets which want to do tail call
2407 /// optimization should implement this function.
2408 bool
2409 X86TargetLowering::IsEligibleForTailCallOptimization(SDValue Callee,
2410                                                      CallingConv::ID CalleeCC,
2411                                                      bool isVarArg,
2412                                                      bool isCalleeStructRet,
2413                                                      bool isCallerStructRet,
2414                                     const SmallVectorImpl<ISD::OutputArg> &Outs,
2415                                     const SmallVectorImpl<SDValue> &OutVals,
2416                                     const SmallVectorImpl<ISD::InputArg> &Ins,
2417                                                      SelectionDAG& DAG) const {
2418   if (!IsTailCallConvention(CalleeCC) &&
2419       CalleeCC != CallingConv::C)
2420     return false;
2421
2422   // If -tailcallopt is specified, make fastcc functions tail-callable.
2423   const MachineFunction &MF = DAG.getMachineFunction();
2424   const Function *CallerF = DAG.getMachineFunction().getFunction();
2425   CallingConv::ID CallerCC = CallerF->getCallingConv();
2426   bool CCMatch = CallerCC == CalleeCC;
2427
2428   if (GuaranteedTailCallOpt) {
2429     if (IsTailCallConvention(CalleeCC) && CCMatch)
2430       return true;
2431     return false;
2432   }
2433
2434   // Look for obvious safe cases to perform tail call optimization that do not
2435   // require ABI changes. This is what gcc calls sibcall.
2436
2437   // Can't do sibcall if stack needs to be dynamically re-aligned. PEI needs to
2438   // emit a special epilogue.
2439   if (RegInfo->needsStackRealignment(MF))
2440     return false;
2441
2442   // Do not sibcall optimize vararg calls unless the call site is not passing
2443   // any arguments.
2444   if (isVarArg && !Outs.empty())
2445     return false;
2446
2447   // Also avoid sibcall optimization if either caller or callee uses struct
2448   // return semantics.
2449   if (isCalleeStructRet || isCallerStructRet)
2450     return false;
2451
2452   // If the call result is in ST0 / ST1, it needs to be popped off the x87 stack.
2453   // Therefore if it's not used by the call it is not safe to optimize this into
2454   // a sibcall.
2455   bool Unused = false;
2456   for (unsigned i = 0, e = Ins.size(); i != e; ++i) {
2457     if (!Ins[i].Used) {
2458       Unused = true;
2459       break;
2460     }
2461   }
2462   if (Unused) {
2463     SmallVector<CCValAssign, 16> RVLocs;
2464     CCState CCInfo(CalleeCC, false, getTargetMachine(),
2465                    RVLocs, *DAG.getContext());
2466     CCInfo.AnalyzeCallResult(Ins, RetCC_X86);
2467     for (unsigned i = 0, e = RVLocs.size(); i != e; ++i) {
2468       CCValAssign &VA = RVLocs[i];
2469       if (VA.getLocReg() == X86::ST0 || VA.getLocReg() == X86::ST1)
2470         return false;
2471     }
2472   }
2473
2474   // If the calling conventions do not match, then we'd better make sure the
2475   // results are returned in the same way as what the caller expects.
2476   if (!CCMatch) {
2477     SmallVector<CCValAssign, 16> RVLocs1;
2478     CCState CCInfo1(CalleeCC, false, getTargetMachine(),
2479                     RVLocs1, *DAG.getContext());
2480     CCInfo1.AnalyzeCallResult(Ins, RetCC_X86);
2481
2482     SmallVector<CCValAssign, 16> RVLocs2;
2483     CCState CCInfo2(CallerCC, false, getTargetMachine(),
2484                     RVLocs2, *DAG.getContext());
2485     CCInfo2.AnalyzeCallResult(Ins, RetCC_X86);
2486
2487     if (RVLocs1.size() != RVLocs2.size())
2488       return false;
2489     for (unsigned i = 0, e = RVLocs1.size(); i != e; ++i) {
2490       if (RVLocs1[i].isRegLoc() != RVLocs2[i].isRegLoc())
2491         return false;
2492       if (RVLocs1[i].getLocInfo() != RVLocs2[i].getLocInfo())
2493         return false;
2494       if (RVLocs1[i].isRegLoc()) {
2495         if (RVLocs1[i].getLocReg() != RVLocs2[i].getLocReg())
2496           return false;
2497       } else {
2498         if (RVLocs1[i].getLocMemOffset() != RVLocs2[i].getLocMemOffset())
2499           return false;
2500       }
2501     }
2502   }
2503
2504   // If the callee takes no arguments then go on to check the results of the
2505   // call.
2506   if (!Outs.empty()) {
2507     // Check if stack adjustment is needed. For now, do not do this if any
2508     // argument is passed on the stack.
2509     SmallVector<CCValAssign, 16> ArgLocs;
2510     CCState CCInfo(CalleeCC, isVarArg, getTargetMachine(),
2511                    ArgLocs, *DAG.getContext());
2512     CCInfo.AnalyzeCallOperands(Outs, CCAssignFnForNode(CalleeCC));
2513     if (CCInfo.getNextStackOffset()) {
2514       MachineFunction &MF = DAG.getMachineFunction();
2515       if (MF.getInfo<X86MachineFunctionInfo>()->getBytesToPopOnReturn())
2516         return false;
2517       if (Subtarget->isTargetWin64())
2518         // Win64 ABI has additional complications.
2519         return false;
2520
2521       // Check if the arguments are already laid out in the right way as
2522       // the caller's fixed stack objects.
2523       MachineFrameInfo *MFI = MF.getFrameInfo();
2524       const MachineRegisterInfo *MRI = &MF.getRegInfo();
2525       const X86InstrInfo *TII =
2526         ((X86TargetMachine&)getTargetMachine()).getInstrInfo();
2527       for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2528         CCValAssign &VA = ArgLocs[i];
2529         SDValue Arg = OutVals[i];
2530         ISD::ArgFlagsTy Flags = Outs[i].Flags;
2531         if (VA.getLocInfo() == CCValAssign::Indirect)
2532           return false;
2533         if (!VA.isRegLoc()) {
2534           if (!MatchingStackOffset(Arg, VA.getLocMemOffset(), Flags,
2535                                    MFI, MRI, TII))
2536             return false;
2537         }
2538       }
2539     }
2540
2541     // If the tailcall address may be in a register, then make sure it's
2542     // possible to register allocate for it. In 32-bit, the call address can
2543     // only target EAX, EDX, or ECX since the tail call must be scheduled after
2544     // callee-saved registers are restored. These happen to be the same
2545     // registers used to pass 'inreg' arguments so watch out for those.
2546     if (!Subtarget->is64Bit() &&
2547         !isa<GlobalAddressSDNode>(Callee) &&
2548         !isa<ExternalSymbolSDNode>(Callee)) {
2549       unsigned NumInRegs = 0;
2550       for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2551         CCValAssign &VA = ArgLocs[i];
2552         if (!VA.isRegLoc())
2553           continue;
2554         unsigned Reg = VA.getLocReg();
2555         switch (Reg) {
2556         default: break;
2557         case X86::EAX: case X86::EDX: case X86::ECX:
2558           if (++NumInRegs == 3)
2559             return false;
2560           break;
2561         }
2562       }
2563     }
2564   }
2565
2566   return true;
2567 }
2568
2569 FastISel *
2570 X86TargetLowering::createFastISel(FunctionLoweringInfo &funcInfo) const {
2571   return X86::createFastISel(funcInfo);
2572 }
2573
2574
2575 //===----------------------------------------------------------------------===//
2576 //                           Other Lowering Hooks
2577 //===----------------------------------------------------------------------===//
2578
2579 static bool MayFoldLoad(SDValue Op) {
2580   return Op.hasOneUse() && ISD::isNormalLoad(Op.getNode());
2581 }
2582
2583 static bool MayFoldIntoStore(SDValue Op) {
2584   return Op.hasOneUse() && ISD::isNormalStore(*Op.getNode()->use_begin());
2585 }
2586
2587 static bool isTargetShuffle(unsigned Opcode) {
2588   switch(Opcode) {
2589   default: return false;
2590   case X86ISD::PSHUFD:
2591   case X86ISD::PSHUFHW:
2592   case X86ISD::PSHUFLW:
2593   case X86ISD::SHUFPD:
2594   case X86ISD::SHUFPS:
2595   case X86ISD::MOVLHPS:
2596   case X86ISD::MOVLHPD:
2597   case X86ISD::MOVHLPS:
2598   case X86ISD::MOVLPS:
2599   case X86ISD::MOVLPD:
2600   case X86ISD::MOVSHDUP:
2601   case X86ISD::MOVSLDUP:
2602   case X86ISD::MOVSS:
2603   case X86ISD::MOVSD:
2604   case X86ISD::UNPCKLPS:
2605   case X86ISD::PUNPCKLWD:
2606   case X86ISD::PUNPCKLBW:
2607   case X86ISD::PUNPCKLDQ:
2608   case X86ISD::UNPCKHPS:
2609   case X86ISD::PUNPCKHWD:
2610   case X86ISD::PUNPCKHBW:
2611   case X86ISD::PUNPCKHDQ:
2612     return true;
2613   }
2614   return false;
2615 }
2616
2617 static SDValue getTargetShuffleNode(unsigned Opc, DebugLoc dl, EVT VT,
2618                                                SDValue V1, SelectionDAG &DAG) {
2619   switch(Opc) {
2620   default: llvm_unreachable("Unknown x86 shuffle node");
2621   case X86ISD::MOVSHDUP:
2622   case X86ISD::MOVSLDUP:
2623     return DAG.getNode(Opc, dl, VT, V1);
2624   }
2625
2626   return SDValue();
2627 }
2628
2629 static SDValue getTargetShuffleNode(unsigned Opc, DebugLoc dl, EVT VT,
2630                           SDValue V1, unsigned TargetMask, SelectionDAG &DAG) {
2631   switch(Opc) {
2632   default: llvm_unreachable("Unknown x86 shuffle node");
2633   case X86ISD::PSHUFD:
2634   case X86ISD::PSHUFHW:
2635   case X86ISD::PSHUFLW:
2636     return DAG.getNode(Opc, dl, VT, V1, DAG.getConstant(TargetMask, MVT::i8));
2637   }
2638
2639   return SDValue();
2640 }
2641
2642 static SDValue getTargetShuffleNode(unsigned Opc, DebugLoc dl, EVT VT,
2643                SDValue V1, SDValue V2, unsigned TargetMask, SelectionDAG &DAG) {
2644   switch(Opc) {
2645   default: llvm_unreachable("Unknown x86 shuffle node");
2646   case X86ISD::SHUFPD:
2647   case X86ISD::SHUFPS:
2648     return DAG.getNode(Opc, dl, VT, V1, V2,
2649                        DAG.getConstant(TargetMask, MVT::i8));
2650   }
2651   return SDValue();
2652 }
2653
2654 static SDValue getTargetShuffleNode(unsigned Opc, DebugLoc dl, EVT VT,
2655                                     SDValue V1, SDValue V2, SelectionDAG &DAG) {
2656   switch(Opc) {
2657   default: llvm_unreachable("Unknown x86 shuffle node");
2658   case X86ISD::MOVLHPS:
2659   case X86ISD::MOVLHPD:
2660   case X86ISD::MOVHLPS:
2661   case X86ISD::MOVLPS:
2662   case X86ISD::MOVLPD:
2663   case X86ISD::MOVSS:
2664   case X86ISD::MOVSD:
2665   case X86ISD::UNPCKLPS:
2666   case X86ISD::PUNPCKLWD:
2667   case X86ISD::PUNPCKLBW:
2668   case X86ISD::PUNPCKLDQ:
2669   case X86ISD::UNPCKHPS:
2670   case X86ISD::PUNPCKHWD:
2671   case X86ISD::PUNPCKHBW:
2672   case X86ISD::PUNPCKHDQ:
2673     return DAG.getNode(Opc, dl, VT, V1, V2);
2674   }
2675   return SDValue();
2676 }
2677
2678 SDValue X86TargetLowering::getReturnAddressFrameIndex(SelectionDAG &DAG) const {
2679   MachineFunction &MF = DAG.getMachineFunction();
2680   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
2681   int ReturnAddrIndex = FuncInfo->getRAIndex();
2682
2683   if (ReturnAddrIndex == 0) {
2684     // Set up a frame object for the return address.
2685     uint64_t SlotSize = TD->getPointerSize();
2686     ReturnAddrIndex = MF.getFrameInfo()->CreateFixedObject(SlotSize, -SlotSize,
2687                                                            false);
2688     FuncInfo->setRAIndex(ReturnAddrIndex);
2689   }
2690
2691   return DAG.getFrameIndex(ReturnAddrIndex, getPointerTy());
2692 }
2693
2694
2695 bool X86::isOffsetSuitableForCodeModel(int64_t Offset, CodeModel::Model M,
2696                                        bool hasSymbolicDisplacement) {
2697   // Offset should fit into 32 bit immediate field.
2698   if (!isInt<32>(Offset))
2699     return false;
2700
2701   // If we don't have a symbolic displacement - we don't have any extra
2702   // restrictions.
2703   if (!hasSymbolicDisplacement)
2704     return true;
2705
2706   // FIXME: Some tweaks might be needed for medium code model.
2707   if (M != CodeModel::Small && M != CodeModel::Kernel)
2708     return false;
2709
2710   // For small code model we assume that latest object is 16MB before end of 31
2711   // bits boundary. We may also accept pretty large negative constants knowing
2712   // that all objects are in the positive half of address space.
2713   if (M == CodeModel::Small && Offset < 16*1024*1024)
2714     return true;
2715
2716   // For kernel code model we know that all object resist in the negative half
2717   // of 32bits address space. We may not accept negative offsets, since they may
2718   // be just off and we may accept pretty large positive ones.
2719   if (M == CodeModel::Kernel && Offset > 0)
2720     return true;
2721
2722   return false;
2723 }
2724
2725 /// TranslateX86CC - do a one to one translation of a ISD::CondCode to the X86
2726 /// specific condition code, returning the condition code and the LHS/RHS of the
2727 /// comparison to make.
2728 static unsigned TranslateX86CC(ISD::CondCode SetCCOpcode, bool isFP,
2729                                SDValue &LHS, SDValue &RHS, SelectionDAG &DAG) {
2730   if (!isFP) {
2731     if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(RHS)) {
2732       if (SetCCOpcode == ISD::SETGT && RHSC->isAllOnesValue()) {
2733         // X > -1   -> X == 0, jump !sign.
2734         RHS = DAG.getConstant(0, RHS.getValueType());
2735         return X86::COND_NS;
2736       } else if (SetCCOpcode == ISD::SETLT && RHSC->isNullValue()) {
2737         // X < 0   -> X == 0, jump on sign.
2738         return X86::COND_S;
2739       } else if (SetCCOpcode == ISD::SETLT && RHSC->getZExtValue() == 1) {
2740         // X < 1   -> X <= 0
2741         RHS = DAG.getConstant(0, RHS.getValueType());
2742         return X86::COND_LE;
2743       }
2744     }
2745
2746     switch (SetCCOpcode) {
2747     default: llvm_unreachable("Invalid integer condition!");
2748     case ISD::SETEQ:  return X86::COND_E;
2749     case ISD::SETGT:  return X86::COND_G;
2750     case ISD::SETGE:  return X86::COND_GE;
2751     case ISD::SETLT:  return X86::COND_L;
2752     case ISD::SETLE:  return X86::COND_LE;
2753     case ISD::SETNE:  return X86::COND_NE;
2754     case ISD::SETULT: return X86::COND_B;
2755     case ISD::SETUGT: return X86::COND_A;
2756     case ISD::SETULE: return X86::COND_BE;
2757     case ISD::SETUGE: return X86::COND_AE;
2758     }
2759   }
2760
2761   // First determine if it is required or is profitable to flip the operands.
2762
2763   // If LHS is a foldable load, but RHS is not, flip the condition.
2764   if ((ISD::isNON_EXTLoad(LHS.getNode()) && LHS.hasOneUse()) &&
2765       !(ISD::isNON_EXTLoad(RHS.getNode()) && RHS.hasOneUse())) {
2766     SetCCOpcode = getSetCCSwappedOperands(SetCCOpcode);
2767     std::swap(LHS, RHS);
2768   }
2769
2770   switch (SetCCOpcode) {
2771   default: break;
2772   case ISD::SETOLT:
2773   case ISD::SETOLE:
2774   case ISD::SETUGT:
2775   case ISD::SETUGE:
2776     std::swap(LHS, RHS);
2777     break;
2778   }
2779
2780   // On a floating point condition, the flags are set as follows:
2781   // ZF  PF  CF   op
2782   //  0 | 0 | 0 | X > Y
2783   //  0 | 0 | 1 | X < Y
2784   //  1 | 0 | 0 | X == Y
2785   //  1 | 1 | 1 | unordered
2786   switch (SetCCOpcode) {
2787   default: llvm_unreachable("Condcode should be pre-legalized away");
2788   case ISD::SETUEQ:
2789   case ISD::SETEQ:   return X86::COND_E;
2790   case ISD::SETOLT:              // flipped
2791   case ISD::SETOGT:
2792   case ISD::SETGT:   return X86::COND_A;
2793   case ISD::SETOLE:              // flipped
2794   case ISD::SETOGE:
2795   case ISD::SETGE:   return X86::COND_AE;
2796   case ISD::SETUGT:              // flipped
2797   case ISD::SETULT:
2798   case ISD::SETLT:   return X86::COND_B;
2799   case ISD::SETUGE:              // flipped
2800   case ISD::SETULE:
2801   case ISD::SETLE:   return X86::COND_BE;
2802   case ISD::SETONE:
2803   case ISD::SETNE:   return X86::COND_NE;
2804   case ISD::SETUO:   return X86::COND_P;
2805   case ISD::SETO:    return X86::COND_NP;
2806   case ISD::SETOEQ:
2807   case ISD::SETUNE:  return X86::COND_INVALID;
2808   }
2809 }
2810
2811 /// hasFPCMov - is there a floating point cmov for the specific X86 condition
2812 /// code. Current x86 isa includes the following FP cmov instructions:
2813 /// fcmovb, fcomvbe, fcomve, fcmovu, fcmovae, fcmova, fcmovne, fcmovnu.
2814 static bool hasFPCMov(unsigned X86CC) {
2815   switch (X86CC) {
2816   default:
2817     return false;
2818   case X86::COND_B:
2819   case X86::COND_BE:
2820   case X86::COND_E:
2821   case X86::COND_P:
2822   case X86::COND_A:
2823   case X86::COND_AE:
2824   case X86::COND_NE:
2825   case X86::COND_NP:
2826     return true;
2827   }
2828 }
2829
2830 /// isFPImmLegal - Returns true if the target can instruction select the
2831 /// specified FP immediate natively. If false, the legalizer will
2832 /// materialize the FP immediate as a load from a constant pool.
2833 bool X86TargetLowering::isFPImmLegal(const APFloat &Imm, EVT VT) const {
2834   for (unsigned i = 0, e = LegalFPImmediates.size(); i != e; ++i) {
2835     if (Imm.bitwiseIsEqual(LegalFPImmediates[i]))
2836       return true;
2837   }
2838   return false;
2839 }
2840
2841 /// isUndefOrInRange - Return true if Val is undef or if its value falls within
2842 /// the specified range (L, H].
2843 static bool isUndefOrInRange(int Val, int Low, int Hi) {
2844   return (Val < 0) || (Val >= Low && Val < Hi);
2845 }
2846
2847 /// isUndefOrEqual - Val is either less than zero (undef) or equal to the
2848 /// specified value.
2849 static bool isUndefOrEqual(int Val, int CmpVal) {
2850   if (Val < 0 || Val == CmpVal)
2851     return true;
2852   return false;
2853 }
2854
2855 /// isPSHUFDMask - Return true if the node specifies a shuffle of elements that
2856 /// is suitable for input to PSHUFD or PSHUFW.  That is, it doesn't reference
2857 /// the second operand.
2858 static bool isPSHUFDMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2859   if (VT == MVT::v4f32 || VT == MVT::v4i32 || VT == MVT::v4i16)
2860     return (Mask[0] < 4 && Mask[1] < 4 && Mask[2] < 4 && Mask[3] < 4);
2861   if (VT == MVT::v2f64 || VT == MVT::v2i64)
2862     return (Mask[0] < 2 && Mask[1] < 2);
2863   return false;
2864 }
2865
2866 bool X86::isPSHUFDMask(ShuffleVectorSDNode *N) {
2867   SmallVector<int, 8> M;
2868   N->getMask(M);
2869   return ::isPSHUFDMask(M, N->getValueType(0));
2870 }
2871
2872 /// isPSHUFHWMask - Return true if the node specifies a shuffle of elements that
2873 /// is suitable for input to PSHUFHW.
2874 static bool isPSHUFHWMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2875   if (VT != MVT::v8i16)
2876     return false;
2877
2878   // Lower quadword copied in order or undef.
2879   for (int i = 0; i != 4; ++i)
2880     if (Mask[i] >= 0 && Mask[i] != i)
2881       return false;
2882
2883   // Upper quadword shuffled.
2884   for (int i = 4; i != 8; ++i)
2885     if (Mask[i] >= 0 && (Mask[i] < 4 || Mask[i] > 7))
2886       return false;
2887
2888   return true;
2889 }
2890
2891 bool X86::isPSHUFHWMask(ShuffleVectorSDNode *N) {
2892   SmallVector<int, 8> M;
2893   N->getMask(M);
2894   return ::isPSHUFHWMask(M, N->getValueType(0));
2895 }
2896
2897 /// isPSHUFLWMask - Return true if the node specifies a shuffle of elements that
2898 /// is suitable for input to PSHUFLW.
2899 static bool isPSHUFLWMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2900   if (VT != MVT::v8i16)
2901     return false;
2902
2903   // Upper quadword copied in order.
2904   for (int i = 4; i != 8; ++i)
2905     if (Mask[i] >= 0 && Mask[i] != i)
2906       return false;
2907
2908   // Lower quadword shuffled.
2909   for (int i = 0; i != 4; ++i)
2910     if (Mask[i] >= 4)
2911       return false;
2912
2913   return true;
2914 }
2915
2916 bool X86::isPSHUFLWMask(ShuffleVectorSDNode *N) {
2917   SmallVector<int, 8> M;
2918   N->getMask(M);
2919   return ::isPSHUFLWMask(M, N->getValueType(0));
2920 }
2921
2922 /// isPALIGNRMask - Return true if the node specifies a shuffle of elements that
2923 /// is suitable for input to PALIGNR.
2924 static bool isPALIGNRMask(const SmallVectorImpl<int> &Mask, EVT VT,
2925                           bool hasSSSE3) {
2926   int i, e = VT.getVectorNumElements();
2927
2928   // Do not handle v2i64 / v2f64 shuffles with palignr.
2929   if (e < 4 || !hasSSSE3)
2930     return false;
2931
2932   for (i = 0; i != e; ++i)
2933     if (Mask[i] >= 0)
2934       break;
2935
2936   // All undef, not a palignr.
2937   if (i == e)
2938     return false;
2939
2940   // Determine if it's ok to perform a palignr with only the LHS, since we
2941   // don't have access to the actual shuffle elements to see if RHS is undef.
2942   bool Unary = Mask[i] < (int)e;
2943   bool NeedsUnary = false;
2944
2945   int s = Mask[i] - i;
2946
2947   // Check the rest of the elements to see if they are consecutive.
2948   for (++i; i != e; ++i) {
2949     int m = Mask[i];
2950     if (m < 0)
2951       continue;
2952
2953     Unary = Unary && (m < (int)e);
2954     NeedsUnary = NeedsUnary || (m < s);
2955
2956     if (NeedsUnary && !Unary)
2957       return false;
2958     if (Unary && m != ((s+i) & (e-1)))
2959       return false;
2960     if (!Unary && m != (s+i))
2961       return false;
2962   }
2963   return true;
2964 }
2965
2966 bool X86::isPALIGNRMask(ShuffleVectorSDNode *N) {
2967   SmallVector<int, 8> M;
2968   N->getMask(M);
2969   return ::isPALIGNRMask(M, N->getValueType(0), true);
2970 }
2971
2972 /// isSHUFPMask - Return true if the specified VECTOR_SHUFFLE operand
2973 /// specifies a shuffle of elements that is suitable for input to SHUFP*.
2974 static bool isSHUFPMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2975   int NumElems = VT.getVectorNumElements();
2976   if (NumElems != 2 && NumElems != 4)
2977     return false;
2978
2979   int Half = NumElems / 2;
2980   for (int i = 0; i < Half; ++i)
2981     if (!isUndefOrInRange(Mask[i], 0, NumElems))
2982       return false;
2983   for (int i = Half; i < NumElems; ++i)
2984     if (!isUndefOrInRange(Mask[i], NumElems, NumElems*2))
2985       return false;
2986
2987   return true;
2988 }
2989
2990 bool X86::isSHUFPMask(ShuffleVectorSDNode *N) {
2991   SmallVector<int, 8> M;
2992   N->getMask(M);
2993   return ::isSHUFPMask(M, N->getValueType(0));
2994 }
2995
2996 /// isCommutedSHUFP - Returns true if the shuffle mask is exactly
2997 /// the reverse of what x86 shuffles want. x86 shuffles requires the lower
2998 /// half elements to come from vector 1 (which would equal the dest.) and
2999 /// the upper half to come from vector 2.
3000 static bool isCommutedSHUFPMask(const SmallVectorImpl<int> &Mask, EVT VT) {
3001   int NumElems = VT.getVectorNumElements();
3002
3003   if (NumElems != 2 && NumElems != 4)
3004     return false;
3005
3006   int Half = NumElems / 2;
3007   for (int i = 0; i < Half; ++i)
3008     if (!isUndefOrInRange(Mask[i], NumElems, NumElems*2))
3009       return false;
3010   for (int i = Half; i < NumElems; ++i)
3011     if (!isUndefOrInRange(Mask[i], 0, NumElems))
3012       return false;
3013   return true;
3014 }
3015
3016 static bool isCommutedSHUFP(ShuffleVectorSDNode *N) {
3017   SmallVector<int, 8> M;
3018   N->getMask(M);
3019   return isCommutedSHUFPMask(M, N->getValueType(0));
3020 }
3021
3022 /// isMOVHLPSMask - Return true if the specified VECTOR_SHUFFLE operand
3023 /// specifies a shuffle of elements that is suitable for input to MOVHLPS.
3024 bool X86::isMOVHLPSMask(ShuffleVectorSDNode *N) {
3025   if (N->getValueType(0).getVectorNumElements() != 4)
3026     return false;
3027
3028   // Expect bit0 == 6, bit1 == 7, bit2 == 2, bit3 == 3
3029   return isUndefOrEqual(N->getMaskElt(0), 6) &&
3030          isUndefOrEqual(N->getMaskElt(1), 7) &&
3031          isUndefOrEqual(N->getMaskElt(2), 2) &&
3032          isUndefOrEqual(N->getMaskElt(3), 3);
3033 }
3034
3035 /// isMOVHLPS_v_undef_Mask - Special case of isMOVHLPSMask for canonical form
3036 /// of vector_shuffle v, v, <2, 3, 2, 3>, i.e. vector_shuffle v, undef,
3037 /// <2, 3, 2, 3>
3038 bool X86::isMOVHLPS_v_undef_Mask(ShuffleVectorSDNode *N) {
3039   unsigned NumElems = N->getValueType(0).getVectorNumElements();
3040
3041   if (NumElems != 4)
3042     return false;
3043
3044   return isUndefOrEqual(N->getMaskElt(0), 2) &&
3045   isUndefOrEqual(N->getMaskElt(1), 3) &&
3046   isUndefOrEqual(N->getMaskElt(2), 2) &&
3047   isUndefOrEqual(N->getMaskElt(3), 3);
3048 }
3049
3050 /// isMOVLPMask - Return true if the specified VECTOR_SHUFFLE operand
3051 /// specifies a shuffle of elements that is suitable for input to MOVLP{S|D}.
3052 bool X86::isMOVLPMask(ShuffleVectorSDNode *N) {
3053   unsigned NumElems = N->getValueType(0).getVectorNumElements();
3054
3055   if (NumElems != 2 && NumElems != 4)
3056     return false;
3057
3058   for (unsigned i = 0; i < NumElems/2; ++i)
3059     if (!isUndefOrEqual(N->getMaskElt(i), i + NumElems))
3060       return false;
3061
3062   for (unsigned i = NumElems/2; i < NumElems; ++i)
3063     if (!isUndefOrEqual(N->getMaskElt(i), i))
3064       return false;
3065
3066   return true;
3067 }
3068
3069 /// isMOVLHPSMask - Return true if the specified VECTOR_SHUFFLE operand
3070 /// specifies a shuffle of elements that is suitable for input to MOVLHPS.
3071 bool X86::isMOVLHPSMask(ShuffleVectorSDNode *N) {
3072   unsigned NumElems = N->getValueType(0).getVectorNumElements();
3073
3074   if (NumElems != 2 && NumElems != 4)
3075     return false;
3076
3077   for (unsigned i = 0; i < NumElems/2; ++i)
3078     if (!isUndefOrEqual(N->getMaskElt(i), i))
3079       return false;
3080
3081   for (unsigned i = 0; i < NumElems/2; ++i)
3082     if (!isUndefOrEqual(N->getMaskElt(i + NumElems/2), i + NumElems))
3083       return false;
3084
3085   return true;
3086 }
3087
3088 /// isUNPCKLMask - Return true if the specified VECTOR_SHUFFLE operand
3089 /// specifies a shuffle of elements that is suitable for input to UNPCKL.
3090 static bool isUNPCKLMask(const SmallVectorImpl<int> &Mask, EVT VT,
3091                          bool V2IsSplat = false) {
3092   int NumElts = VT.getVectorNumElements();
3093   if (NumElts != 2 && NumElts != 4 && NumElts != 8 && NumElts != 16)
3094     return false;
3095
3096   for (int i = 0, j = 0; i != NumElts; i += 2, ++j) {
3097     int BitI  = Mask[i];
3098     int BitI1 = Mask[i+1];
3099     if (!isUndefOrEqual(BitI, j))
3100       return false;
3101     if (V2IsSplat) {
3102       if (!isUndefOrEqual(BitI1, NumElts))
3103         return false;
3104     } else {
3105       if (!isUndefOrEqual(BitI1, j + NumElts))
3106         return false;
3107     }
3108   }
3109   return true;
3110 }
3111
3112 bool X86::isUNPCKLMask(ShuffleVectorSDNode *N, bool V2IsSplat) {
3113   SmallVector<int, 8> M;
3114   N->getMask(M);
3115   return ::isUNPCKLMask(M, N->getValueType(0), V2IsSplat);
3116 }
3117
3118 /// isUNPCKHMask - Return true if the specified VECTOR_SHUFFLE operand
3119 /// specifies a shuffle of elements that is suitable for input to UNPCKH.
3120 static bool isUNPCKHMask(const SmallVectorImpl<int> &Mask, EVT VT,
3121                          bool V2IsSplat = false) {
3122   int NumElts = VT.getVectorNumElements();
3123   if (NumElts != 2 && NumElts != 4 && NumElts != 8 && NumElts != 16)
3124     return false;
3125
3126   for (int i = 0, j = 0; i != NumElts; i += 2, ++j) {
3127     int BitI  = Mask[i];
3128     int BitI1 = Mask[i+1];
3129     if (!isUndefOrEqual(BitI, j + NumElts/2))
3130       return false;
3131     if (V2IsSplat) {
3132       if (isUndefOrEqual(BitI1, NumElts))
3133         return false;
3134     } else {
3135       if (!isUndefOrEqual(BitI1, j + NumElts/2 + NumElts))
3136         return false;
3137     }
3138   }
3139   return true;
3140 }
3141
3142 bool X86::isUNPCKHMask(ShuffleVectorSDNode *N, bool V2IsSplat) {
3143   SmallVector<int, 8> M;
3144   N->getMask(M);
3145   return ::isUNPCKHMask(M, N->getValueType(0), V2IsSplat);
3146 }
3147
3148 /// isUNPCKL_v_undef_Mask - Special case of isUNPCKLMask for canonical form
3149 /// of vector_shuffle v, v, <0, 4, 1, 5>, i.e. vector_shuffle v, undef,
3150 /// <0, 0, 1, 1>
3151 static bool isUNPCKL_v_undef_Mask(const SmallVectorImpl<int> &Mask, EVT VT) {
3152   int NumElems = VT.getVectorNumElements();
3153   if (NumElems != 2 && NumElems != 4 && NumElems != 8 && NumElems != 16)
3154     return false;
3155
3156   for (int i = 0, j = 0; i != NumElems; i += 2, ++j) {
3157     int BitI  = Mask[i];
3158     int BitI1 = Mask[i+1];
3159     if (!isUndefOrEqual(BitI, j))
3160       return false;
3161     if (!isUndefOrEqual(BitI1, j))
3162       return false;
3163   }
3164   return true;
3165 }
3166
3167 bool X86::isUNPCKL_v_undef_Mask(ShuffleVectorSDNode *N) {
3168   SmallVector<int, 8> M;
3169   N->getMask(M);
3170   return ::isUNPCKL_v_undef_Mask(M, N->getValueType(0));
3171 }
3172
3173 /// isUNPCKH_v_undef_Mask - Special case of isUNPCKHMask for canonical form
3174 /// of vector_shuffle v, v, <2, 6, 3, 7>, i.e. vector_shuffle v, undef,
3175 /// <2, 2, 3, 3>
3176 static bool isUNPCKH_v_undef_Mask(const SmallVectorImpl<int> &Mask, EVT VT) {
3177   int NumElems = VT.getVectorNumElements();
3178   if (NumElems != 2 && NumElems != 4 && NumElems != 8 && NumElems != 16)
3179     return false;
3180
3181   for (int i = 0, j = NumElems / 2; i != NumElems; i += 2, ++j) {
3182     int BitI  = Mask[i];
3183     int BitI1 = Mask[i+1];
3184     if (!isUndefOrEqual(BitI, j))
3185       return false;
3186     if (!isUndefOrEqual(BitI1, j))
3187       return false;
3188   }
3189   return true;
3190 }
3191
3192 bool X86::isUNPCKH_v_undef_Mask(ShuffleVectorSDNode *N) {
3193   SmallVector<int, 8> M;
3194   N->getMask(M);
3195   return ::isUNPCKH_v_undef_Mask(M, N->getValueType(0));
3196 }
3197
3198 /// isMOVLMask - Return true if the specified VECTOR_SHUFFLE operand
3199 /// specifies a shuffle of elements that is suitable for input to MOVSS,
3200 /// MOVSD, and MOVD, i.e. setting the lowest element.
3201 static bool isMOVLMask(const SmallVectorImpl<int> &Mask, EVT VT) {
3202   if (VT.getVectorElementType().getSizeInBits() < 32)
3203     return false;
3204
3205   int NumElts = VT.getVectorNumElements();
3206
3207   if (!isUndefOrEqual(Mask[0], NumElts))
3208     return false;
3209
3210   for (int i = 1; i < NumElts; ++i)
3211     if (!isUndefOrEqual(Mask[i], i))
3212       return false;
3213
3214   return true;
3215 }
3216
3217 bool X86::isMOVLMask(ShuffleVectorSDNode *N) {
3218   SmallVector<int, 8> M;
3219   N->getMask(M);
3220   return ::isMOVLMask(M, N->getValueType(0));
3221 }
3222
3223 /// isCommutedMOVL - Returns true if the shuffle mask is except the reverse
3224 /// of what x86 movss want. X86 movs requires the lowest  element to be lowest
3225 /// element of vector 2 and the other elements to come from vector 1 in order.
3226 static bool isCommutedMOVLMask(const SmallVectorImpl<int> &Mask, EVT VT,
3227                                bool V2IsSplat = false, bool V2IsUndef = false) {
3228   int NumOps = VT.getVectorNumElements();
3229   if (NumOps != 2 && NumOps != 4 && NumOps != 8 && NumOps != 16)
3230     return false;
3231
3232   if (!isUndefOrEqual(Mask[0], 0))
3233     return false;
3234
3235   for (int i = 1; i < NumOps; ++i)
3236     if (!(isUndefOrEqual(Mask[i], i+NumOps) ||
3237           (V2IsUndef && isUndefOrInRange(Mask[i], NumOps, NumOps*2)) ||
3238           (V2IsSplat && isUndefOrEqual(Mask[i], NumOps))))
3239       return false;
3240
3241   return true;
3242 }
3243
3244 static bool isCommutedMOVL(ShuffleVectorSDNode *N, bool V2IsSplat = false,
3245                            bool V2IsUndef = false) {
3246   SmallVector<int, 8> M;
3247   N->getMask(M);
3248   return isCommutedMOVLMask(M, N->getValueType(0), V2IsSplat, V2IsUndef);
3249 }
3250
3251 /// isMOVSHDUPMask - Return true if the specified VECTOR_SHUFFLE operand
3252 /// specifies a shuffle of elements that is suitable for input to MOVSHDUP.
3253 bool X86::isMOVSHDUPMask(ShuffleVectorSDNode *N) {
3254   if (N->getValueType(0).getVectorNumElements() != 4)
3255     return false;
3256
3257   // Expect 1, 1, 3, 3
3258   for (unsigned i = 0; i < 2; ++i) {
3259     int Elt = N->getMaskElt(i);
3260     if (Elt >= 0 && Elt != 1)
3261       return false;
3262   }
3263
3264   bool HasHi = false;
3265   for (unsigned i = 2; i < 4; ++i) {
3266     int Elt = N->getMaskElt(i);
3267     if (Elt >= 0 && Elt != 3)
3268       return false;
3269     if (Elt == 3)
3270       HasHi = true;
3271   }
3272   // Don't use movshdup if it can be done with a shufps.
3273   // FIXME: verify that matching u, u, 3, 3 is what we want.
3274   return HasHi;
3275 }
3276
3277 /// isMOVSLDUPMask - Return true if the specified VECTOR_SHUFFLE operand
3278 /// specifies a shuffle of elements that is suitable for input to MOVSLDUP.
3279 bool X86::isMOVSLDUPMask(ShuffleVectorSDNode *N) {
3280   if (N->getValueType(0).getVectorNumElements() != 4)
3281     return false;
3282
3283   // Expect 0, 0, 2, 2
3284   for (unsigned i = 0; i < 2; ++i)
3285     if (N->getMaskElt(i) > 0)
3286       return false;
3287
3288   bool HasHi = false;
3289   for (unsigned i = 2; i < 4; ++i) {
3290     int Elt = N->getMaskElt(i);
3291     if (Elt >= 0 && Elt != 2)
3292       return false;
3293     if (Elt == 2)
3294       HasHi = true;
3295   }
3296   // Don't use movsldup if it can be done with a shufps.
3297   return HasHi;
3298 }
3299
3300 /// isMOVDDUPMask - Return true if the specified VECTOR_SHUFFLE operand
3301 /// specifies a shuffle of elements that is suitable for input to MOVDDUP.
3302 bool X86::isMOVDDUPMask(ShuffleVectorSDNode *N) {
3303   int e = N->getValueType(0).getVectorNumElements() / 2;
3304
3305   for (int i = 0; i < e; ++i)
3306     if (!isUndefOrEqual(N->getMaskElt(i), i))
3307       return false;
3308   for (int i = 0; i < e; ++i)
3309     if (!isUndefOrEqual(N->getMaskElt(e+i), i))
3310       return false;
3311   return true;
3312 }
3313
3314 /// getShuffleSHUFImmediate - Return the appropriate immediate to shuffle
3315 /// the specified VECTOR_SHUFFLE mask with PSHUF* and SHUFP* instructions.
3316 unsigned X86::getShuffleSHUFImmediate(SDNode *N) {
3317   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
3318   int NumOperands = SVOp->getValueType(0).getVectorNumElements();
3319
3320   unsigned Shift = (NumOperands == 4) ? 2 : 1;
3321   unsigned Mask = 0;
3322   for (int i = 0; i < NumOperands; ++i) {
3323     int Val = SVOp->getMaskElt(NumOperands-i-1);
3324     if (Val < 0) Val = 0;
3325     if (Val >= NumOperands) Val -= NumOperands;
3326     Mask |= Val;
3327     if (i != NumOperands - 1)
3328       Mask <<= Shift;
3329   }
3330   return Mask;
3331 }
3332
3333 /// getShufflePSHUFHWImmediate - Return the appropriate immediate to shuffle
3334 /// the specified VECTOR_SHUFFLE mask with the PSHUFHW instruction.
3335 unsigned X86::getShufflePSHUFHWImmediate(SDNode *N) {
3336   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
3337   unsigned Mask = 0;
3338   // 8 nodes, but we only care about the last 4.
3339   for (unsigned i = 7; i >= 4; --i) {
3340     int Val = SVOp->getMaskElt(i);
3341     if (Val >= 0)
3342       Mask |= (Val - 4);
3343     if (i != 4)
3344       Mask <<= 2;
3345   }
3346   return Mask;
3347 }
3348
3349 /// getShufflePSHUFLWImmediate - Return the appropriate immediate to shuffle
3350 /// the specified VECTOR_SHUFFLE mask with the PSHUFLW instruction.
3351 unsigned X86::getShufflePSHUFLWImmediate(SDNode *N) {
3352   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
3353   unsigned Mask = 0;
3354   // 8 nodes, but we only care about the first 4.
3355   for (int i = 3; i >= 0; --i) {
3356     int Val = SVOp->getMaskElt(i);
3357     if (Val >= 0)
3358       Mask |= Val;
3359     if (i != 0)
3360       Mask <<= 2;
3361   }
3362   return Mask;
3363 }
3364
3365 /// getShufflePALIGNRImmediate - Return the appropriate immediate to shuffle
3366 /// the specified VECTOR_SHUFFLE mask with the PALIGNR instruction.
3367 unsigned X86::getShufflePALIGNRImmediate(SDNode *N) {
3368   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
3369   EVT VVT = N->getValueType(0);
3370   unsigned EltSize = VVT.getVectorElementType().getSizeInBits() >> 3;
3371   int Val = 0;
3372
3373   unsigned i, e;
3374   for (i = 0, e = VVT.getVectorNumElements(); i != e; ++i) {
3375     Val = SVOp->getMaskElt(i);
3376     if (Val >= 0)
3377       break;
3378   }
3379   return (Val - i) * EltSize;
3380 }
3381
3382 /// isZeroNode - Returns true if Elt is a constant zero or a floating point
3383 /// constant +0.0.
3384 bool X86::isZeroNode(SDValue Elt) {
3385   return ((isa<ConstantSDNode>(Elt) &&
3386            cast<ConstantSDNode>(Elt)->isNullValue()) ||
3387           (isa<ConstantFPSDNode>(Elt) &&
3388            cast<ConstantFPSDNode>(Elt)->getValueAPF().isPosZero()));
3389 }
3390
3391 /// CommuteVectorShuffle - Swap vector_shuffle operands as well as values in
3392 /// their permute mask.
3393 static SDValue CommuteVectorShuffle(ShuffleVectorSDNode *SVOp,
3394                                     SelectionDAG &DAG) {
3395   EVT VT = SVOp->getValueType(0);
3396   unsigned NumElems = VT.getVectorNumElements();
3397   SmallVector<int, 8> MaskVec;
3398
3399   for (unsigned i = 0; i != NumElems; ++i) {
3400     int idx = SVOp->getMaskElt(i);
3401     if (idx < 0)
3402       MaskVec.push_back(idx);
3403     else if (idx < (int)NumElems)
3404       MaskVec.push_back(idx + NumElems);
3405     else
3406       MaskVec.push_back(idx - NumElems);
3407   }
3408   return DAG.getVectorShuffle(VT, SVOp->getDebugLoc(), SVOp->getOperand(1),
3409                               SVOp->getOperand(0), &MaskVec[0]);
3410 }
3411
3412 /// CommuteVectorShuffleMask - Change values in a shuffle permute mask assuming
3413 /// the two vector operands have swapped position.
3414 static void CommuteVectorShuffleMask(SmallVectorImpl<int> &Mask, EVT VT) {
3415   unsigned NumElems = VT.getVectorNumElements();
3416   for (unsigned i = 0; i != NumElems; ++i) {
3417     int idx = Mask[i];
3418     if (idx < 0)
3419       continue;
3420     else if (idx < (int)NumElems)
3421       Mask[i] = idx + NumElems;
3422     else
3423       Mask[i] = idx - NumElems;
3424   }
3425 }
3426
3427 /// ShouldXformToMOVHLPS - Return true if the node should be transformed to
3428 /// match movhlps. The lower half elements should come from upper half of
3429 /// V1 (and in order), and the upper half elements should come from the upper
3430 /// half of V2 (and in order).
3431 static bool ShouldXformToMOVHLPS(ShuffleVectorSDNode *Op) {
3432   if (Op->getValueType(0).getVectorNumElements() != 4)
3433     return false;
3434   for (unsigned i = 0, e = 2; i != e; ++i)
3435     if (!isUndefOrEqual(Op->getMaskElt(i), i+2))
3436       return false;
3437   for (unsigned i = 2; i != 4; ++i)
3438     if (!isUndefOrEqual(Op->getMaskElt(i), i+4))
3439       return false;
3440   return true;
3441 }
3442
3443 /// isScalarLoadToVector - Returns true if the node is a scalar load that
3444 /// is promoted to a vector. It also returns the LoadSDNode by reference if
3445 /// required.
3446 static bool isScalarLoadToVector(SDNode *N, LoadSDNode **LD = NULL) {
3447   if (N->getOpcode() != ISD::SCALAR_TO_VECTOR)
3448     return false;
3449   N = N->getOperand(0).getNode();
3450   if (!ISD::isNON_EXTLoad(N))
3451     return false;
3452   if (LD)
3453     *LD = cast<LoadSDNode>(N);
3454   return true;
3455 }
3456
3457 /// ShouldXformToMOVLP{S|D} - Return true if the node should be transformed to
3458 /// match movlp{s|d}. The lower half elements should come from lower half of
3459 /// V1 (and in order), and the upper half elements should come from the upper
3460 /// half of V2 (and in order). And since V1 will become the source of the
3461 /// MOVLP, it must be either a vector load or a scalar load to vector.
3462 static bool ShouldXformToMOVLP(SDNode *V1, SDNode *V2,
3463                                ShuffleVectorSDNode *Op) {
3464   if (!ISD::isNON_EXTLoad(V1) && !isScalarLoadToVector(V1))
3465     return false;
3466   // Is V2 is a vector load, don't do this transformation. We will try to use
3467   // load folding shufps op.
3468   if (ISD::isNON_EXTLoad(V2))
3469     return false;
3470
3471   unsigned NumElems = Op->getValueType(0).getVectorNumElements();
3472
3473   if (NumElems != 2 && NumElems != 4)
3474     return false;
3475   for (unsigned i = 0, e = NumElems/2; i != e; ++i)
3476     if (!isUndefOrEqual(Op->getMaskElt(i), i))
3477       return false;
3478   for (unsigned i = NumElems/2; i != NumElems; ++i)
3479     if (!isUndefOrEqual(Op->getMaskElt(i), i+NumElems))
3480       return false;
3481   return true;
3482 }
3483
3484 /// isSplatVector - Returns true if N is a BUILD_VECTOR node whose elements are
3485 /// all the same.
3486 static bool isSplatVector(SDNode *N) {
3487   if (N->getOpcode() != ISD::BUILD_VECTOR)
3488     return false;
3489
3490   SDValue SplatValue = N->getOperand(0);
3491   for (unsigned i = 1, e = N->getNumOperands(); i != e; ++i)
3492     if (N->getOperand(i) != SplatValue)
3493       return false;
3494   return true;
3495 }
3496
3497 /// isZeroShuffle - Returns true if N is a VECTOR_SHUFFLE that can be resolved
3498 /// to an zero vector.
3499 /// FIXME: move to dag combiner / method on ShuffleVectorSDNode
3500 static bool isZeroShuffle(ShuffleVectorSDNode *N) {
3501   SDValue V1 = N->getOperand(0);
3502   SDValue V2 = N->getOperand(1);
3503   unsigned NumElems = N->getValueType(0).getVectorNumElements();
3504   for (unsigned i = 0; i != NumElems; ++i) {
3505     int Idx = N->getMaskElt(i);
3506     if (Idx >= (int)NumElems) {
3507       unsigned Opc = V2.getOpcode();
3508       if (Opc == ISD::UNDEF || ISD::isBuildVectorAllZeros(V2.getNode()))
3509         continue;
3510       if (Opc != ISD::BUILD_VECTOR ||
3511           !X86::isZeroNode(V2.getOperand(Idx-NumElems)))
3512         return false;
3513     } else if (Idx >= 0) {
3514       unsigned Opc = V1.getOpcode();
3515       if (Opc == ISD::UNDEF || ISD::isBuildVectorAllZeros(V1.getNode()))
3516         continue;
3517       if (Opc != ISD::BUILD_VECTOR ||
3518           !X86::isZeroNode(V1.getOperand(Idx)))
3519         return false;
3520     }
3521   }
3522   return true;
3523 }
3524
3525 /// getZeroVector - Returns a vector of specified type with all zero elements.
3526 ///
3527 static SDValue getZeroVector(EVT VT, bool HasSSE2, SelectionDAG &DAG,
3528                              DebugLoc dl) {
3529   assert(VT.isVector() && "Expected a vector type");
3530
3531   // Always build zero vectors as <4 x i32> or <2 x i32> bitcasted
3532   // to their dest type. This ensures they get CSE'd.
3533   SDValue Vec;
3534   if (VT.getSizeInBits() == 64) { // MMX
3535     SDValue Cst = DAG.getTargetConstant(0, MVT::i32);
3536     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v2i32, Cst, Cst);
3537   } else if (VT.getSizeInBits() == 128) {
3538     if (HasSSE2) {  // SSE2
3539       SDValue Cst = DAG.getTargetConstant(0, MVT::i32);
3540       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Cst, Cst, Cst, Cst);
3541     } else { // SSE1
3542       SDValue Cst = DAG.getTargetConstantFP(+0.0, MVT::f32);
3543       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4f32, Cst, Cst, Cst, Cst);
3544     }
3545   } else if (VT.getSizeInBits() == 256) { // AVX
3546     // 256-bit logic and arithmetic instructions in AVX are
3547     // all floating-point, no support for integer ops. Default
3548     // to emitting fp zeroed vectors then.
3549     SDValue Cst = DAG.getTargetConstantFP(+0.0, MVT::f32);
3550     SDValue Ops[] = { Cst, Cst, Cst, Cst, Cst, Cst, Cst, Cst };
3551     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v8f32, Ops, 8);
3552   }
3553   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Vec);
3554 }
3555
3556 /// getOnesVector - Returns a vector of specified type with all bits set.
3557 ///
3558 static SDValue getOnesVector(EVT VT, SelectionDAG &DAG, DebugLoc dl) {
3559   assert(VT.isVector() && "Expected a vector type");
3560
3561   // Always build ones vectors as <4 x i32> or <2 x i32> bitcasted to their dest
3562   // type.  This ensures they get CSE'd.
3563   SDValue Cst = DAG.getTargetConstant(~0U, MVT::i32);
3564   SDValue Vec;
3565   if (VT.getSizeInBits() == 64) // MMX
3566     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v2i32, Cst, Cst);
3567   else // SSE
3568     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Cst, Cst, Cst, Cst);
3569   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Vec);
3570 }
3571
3572
3573 /// NormalizeMask - V2 is a splat, modify the mask (if needed) so all elements
3574 /// that point to V2 points to its first element.
3575 static SDValue NormalizeMask(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG) {
3576   EVT VT = SVOp->getValueType(0);
3577   unsigned NumElems = VT.getVectorNumElements();
3578
3579   bool Changed = false;
3580   SmallVector<int, 8> MaskVec;
3581   SVOp->getMask(MaskVec);
3582
3583   for (unsigned i = 0; i != NumElems; ++i) {
3584     if (MaskVec[i] > (int)NumElems) {
3585       MaskVec[i] = NumElems;
3586       Changed = true;
3587     }
3588   }
3589   if (Changed)
3590     return DAG.getVectorShuffle(VT, SVOp->getDebugLoc(), SVOp->getOperand(0),
3591                                 SVOp->getOperand(1), &MaskVec[0]);
3592   return SDValue(SVOp, 0);
3593 }
3594
3595 /// getMOVLMask - Returns a vector_shuffle mask for an movs{s|d}, movd
3596 /// operation of specified width.
3597 static SDValue getMOVL(SelectionDAG &DAG, DebugLoc dl, EVT VT, SDValue V1,
3598                        SDValue V2) {
3599   unsigned NumElems = VT.getVectorNumElements();
3600   SmallVector<int, 8> Mask;
3601   Mask.push_back(NumElems);
3602   for (unsigned i = 1; i != NumElems; ++i)
3603     Mask.push_back(i);
3604   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
3605 }
3606
3607 /// getUnpackl - Returns a vector_shuffle node for an unpackl operation.
3608 static SDValue getUnpackl(SelectionDAG &DAG, DebugLoc dl, EVT VT, SDValue V1,
3609                           SDValue V2) {
3610   unsigned NumElems = VT.getVectorNumElements();
3611   SmallVector<int, 8> Mask;
3612   for (unsigned i = 0, e = NumElems/2; i != e; ++i) {
3613     Mask.push_back(i);
3614     Mask.push_back(i + NumElems);
3615   }
3616   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
3617 }
3618
3619 /// getUnpackhMask - Returns a vector_shuffle node for an unpackh operation.
3620 static SDValue getUnpackh(SelectionDAG &DAG, DebugLoc dl, EVT VT, SDValue V1,
3621                           SDValue V2) {
3622   unsigned NumElems = VT.getVectorNumElements();
3623   unsigned Half = NumElems/2;
3624   SmallVector<int, 8> Mask;
3625   for (unsigned i = 0; i != Half; ++i) {
3626     Mask.push_back(i + Half);
3627     Mask.push_back(i + NumElems + Half);
3628   }
3629   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
3630 }
3631
3632 /// PromoteSplat - Promote a splat of v4i32, v8i16 or v16i8 to v4f32.
3633 static SDValue PromoteSplat(ShuffleVectorSDNode *SV, SelectionDAG &DAG) {
3634   if (SV->getValueType(0).getVectorNumElements() <= 4)
3635     return SDValue(SV, 0);
3636
3637   EVT PVT = MVT::v4f32;
3638   EVT VT = SV->getValueType(0);
3639   DebugLoc dl = SV->getDebugLoc();
3640   SDValue V1 = SV->getOperand(0);
3641   int NumElems = VT.getVectorNumElements();
3642   int EltNo = SV->getSplatIndex();
3643
3644   // unpack elements to the correct location
3645   while (NumElems > 4) {
3646     if (EltNo < NumElems/2) {
3647       V1 = getUnpackl(DAG, dl, VT, V1, V1);
3648     } else {
3649       V1 = getUnpackh(DAG, dl, VT, V1, V1);
3650       EltNo -= NumElems/2;
3651     }
3652     NumElems >>= 1;
3653   }
3654
3655   // Perform the splat.
3656   int SplatMask[4] = { EltNo, EltNo, EltNo, EltNo };
3657   V1 = DAG.getNode(ISD::BIT_CONVERT, dl, PVT, V1);
3658   V1 = DAG.getVectorShuffle(PVT, dl, V1, DAG.getUNDEF(PVT), &SplatMask[0]);
3659   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, V1);
3660 }
3661
3662 /// getShuffleVectorZeroOrUndef - Return a vector_shuffle of the specified
3663 /// vector of zero or undef vector.  This produces a shuffle where the low
3664 /// element of V2 is swizzled into the zero/undef vector, landing at element
3665 /// Idx.  This produces a shuffle mask like 4,1,2,3 (idx=0) or  0,1,2,4 (idx=3).
3666 static SDValue getShuffleVectorZeroOrUndef(SDValue V2, unsigned Idx,
3667                                              bool isZero, bool HasSSE2,
3668                                              SelectionDAG &DAG) {
3669   EVT VT = V2.getValueType();
3670   SDValue V1 = isZero
3671     ? getZeroVector(VT, HasSSE2, DAG, V2.getDebugLoc()) : DAG.getUNDEF(VT);
3672   unsigned NumElems = VT.getVectorNumElements();
3673   SmallVector<int, 16> MaskVec;
3674   for (unsigned i = 0; i != NumElems; ++i)
3675     // If this is the insertion idx, put the low elt of V2 here.
3676     MaskVec.push_back(i == Idx ? NumElems : i);
3677   return DAG.getVectorShuffle(VT, V2.getDebugLoc(), V1, V2, &MaskVec[0]);
3678 }
3679
3680 /// getShuffleScalarElt - Returns the scalar element that will make up the ith
3681 /// element of the result of the vector shuffle.
3682 SDValue getShuffleScalarElt(SDNode *N, int Index, SelectionDAG &DAG) {
3683   SDValue V = SDValue(N, 0);
3684   EVT VT = V.getValueType();
3685   unsigned Opcode = V.getOpcode();
3686
3687   // Recurse into ISD::VECTOR_SHUFFLE node to find scalars.
3688   if (const ShuffleVectorSDNode *SV = dyn_cast<ShuffleVectorSDNode>(N)) {
3689     Index = SV->getMaskElt(Index);
3690
3691     if (Index < 0)
3692       return DAG.getUNDEF(VT.getVectorElementType());
3693
3694     int NumElems = VT.getVectorNumElements();
3695     SDValue NewV = (Index < NumElems) ? SV->getOperand(0) : SV->getOperand(1);
3696     return getShuffleScalarElt(NewV.getNode(), Index % NumElems, DAG);
3697   }
3698
3699   // Recurse into target specific vector shuffles to find scalars.
3700   if (isTargetShuffle(Opcode)) {
3701     switch(Opcode) {
3702     case X86ISD::MOVSS:
3703     case X86ISD::MOVSD: {
3704       // The index 0 always comes from the first element of the second source,
3705       // this is why MOVSS and MOVSD are used in the first place. The other
3706       // elements come from the other positions of the first source vector.
3707       unsigned OpNum = (Index == 0) ? 1 : 0;
3708       return getShuffleScalarElt(V.getOperand(OpNum).getNode(), Index, DAG);
3709     }
3710     default:
3711       assert("not implemented for target shuffle node");
3712       return SDValue();
3713     }
3714   }
3715
3716   // Actual nodes that may contain scalar elements
3717   if (Opcode == ISD::BIT_CONVERT) {
3718     V = V.getOperand(0);
3719     EVT SrcVT = V.getValueType();
3720     unsigned NumElems = VT.getVectorNumElements();
3721
3722     if (!SrcVT.isVector() || SrcVT.getVectorNumElements() != NumElems)
3723       return SDValue();
3724   }
3725
3726   if (V.getOpcode() == ISD::SCALAR_TO_VECTOR)
3727     return (Index == 0) ? V.getOperand(0)
3728                           : DAG.getUNDEF(VT.getVectorElementType());
3729
3730   if (V.getOpcode() == ISD::BUILD_VECTOR)
3731     return V.getOperand(Index);
3732
3733   return SDValue();
3734 }
3735
3736 /// getNumOfConsecutiveZeros - Return the number of elements of a vector
3737 /// shuffle operation which come from a consecutively from a zero. The
3738 /// search can start in two diferent directions, from left or right.
3739 static
3740 unsigned getNumOfConsecutiveZeros(SDNode *N, int NumElems,
3741                                   bool ZerosFromLeft, SelectionDAG &DAG) {
3742   int i = 0;
3743
3744   while (i < NumElems) {
3745     unsigned Index = ZerosFromLeft ? i : NumElems-i-1;
3746     SDValue Elt = getShuffleScalarElt(N, Index, DAG);
3747     if (!(Elt.getNode() &&
3748          (Elt.getOpcode() == ISD::UNDEF || X86::isZeroNode(Elt))))
3749       break;
3750     ++i;
3751   }
3752
3753   return i;
3754 }
3755
3756 /// isShuffleMaskConsecutive - Check if the shuffle mask indicies from MaskI to
3757 /// MaskE correspond consecutively to elements from one of the vector operands,
3758 /// starting from its index OpIdx. Also tell OpNum which source vector operand.
3759 static
3760 bool isShuffleMaskConsecutive(ShuffleVectorSDNode *SVOp, int MaskI, int MaskE,
3761                               int OpIdx, int NumElems, unsigned &OpNum) {
3762   bool SeenV1 = false;
3763   bool SeenV2 = false;
3764
3765   for (int i = MaskI; i <= MaskE; ++i, ++OpIdx) {
3766     int Idx = SVOp->getMaskElt(i);
3767     // Ignore undef indicies
3768     if (Idx < 0)
3769       continue;
3770
3771     if (Idx < NumElems)
3772       SeenV1 = true;
3773     else
3774       SeenV2 = true;
3775
3776     // Only accept consecutive elements from the same vector
3777     if ((Idx % NumElems != OpIdx) || (SeenV1 && SeenV2))
3778       return false;
3779   }
3780
3781   OpNum = SeenV1 ? 0 : 1;
3782   return true;
3783 }
3784
3785 /// isVectorShiftRight - Returns true if the shuffle can be implemented as a
3786 /// logical left shift of a vector.
3787 static bool isVectorShiftRight(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG,
3788                                bool &isLeft, SDValue &ShVal, unsigned &ShAmt) {
3789   unsigned NumElems = SVOp->getValueType(0).getVectorNumElements();
3790   unsigned NumZeros = getNumOfConsecutiveZeros(SVOp, NumElems,
3791               false /* check zeros from right */, DAG);
3792   unsigned OpSrc;
3793
3794   if (!NumZeros)
3795     return false;
3796
3797   // Considering the elements in the mask that are not consecutive zeros,
3798   // check if they consecutively come from only one of the source vectors.
3799   //
3800   //               V1 = {X, A, B, C}     0
3801   //                         \  \  \    /
3802   //   vector_shuffle V1, V2 <1, 2, 3, X>
3803   //
3804   if (!isShuffleMaskConsecutive(SVOp,
3805             0,                   // Mask Start Index
3806             NumElems-NumZeros-1, // Mask End Index
3807             NumZeros,            // Where to start looking in the src vector
3808             NumElems,            // Number of elements in vector
3809             OpSrc))              // Which source operand ?
3810     return false;
3811
3812   isLeft = false;
3813   ShAmt = NumZeros;
3814   ShVal = SVOp->getOperand(OpSrc);
3815   return true;
3816 }
3817
3818 /// isVectorShiftLeft - Returns true if the shuffle can be implemented as a
3819 /// logical left shift of a vector.
3820 static bool isVectorShiftLeft(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG,
3821                               bool &isLeft, SDValue &ShVal, unsigned &ShAmt) {
3822   unsigned NumElems = SVOp->getValueType(0).getVectorNumElements();
3823   unsigned NumZeros = getNumOfConsecutiveZeros(SVOp, NumElems,
3824               true /* check zeros from left */, DAG);
3825   unsigned OpSrc;
3826
3827   if (!NumZeros)
3828     return false;
3829
3830   // Considering the elements in the mask that are not consecutive zeros,
3831   // check if they consecutively come from only one of the source vectors.
3832   //
3833   //                           0    { A, B, X, X } = V2
3834   //                          / \    /  /
3835   //   vector_shuffle V1, V2 <X, X, 4, 5>
3836   //
3837   if (!isShuffleMaskConsecutive(SVOp,
3838             NumZeros,     // Mask Start Index
3839             NumElems-1,   // Mask End Index
3840             0,            // Where to start looking in the src vector
3841             NumElems,     // Number of elements in vector
3842             OpSrc))       // Which source operand ?
3843     return false;
3844
3845   isLeft = true;
3846   ShAmt = NumZeros;
3847   ShVal = SVOp->getOperand(OpSrc);
3848   return true;
3849 }
3850
3851 /// isVectorShift - Returns true if the shuffle can be implemented as a
3852 /// logical left or right shift of a vector.
3853 static bool isVectorShift(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG,
3854                           bool &isLeft, SDValue &ShVal, unsigned &ShAmt) {
3855   if (isVectorShiftLeft(SVOp, DAG, isLeft, ShVal, ShAmt) ||
3856       isVectorShiftRight(SVOp, DAG, isLeft, ShVal, ShAmt))
3857     return true;
3858
3859   return false;
3860 }
3861
3862 /// LowerBuildVectorv16i8 - Custom lower build_vector of v16i8.
3863 ///
3864 static SDValue LowerBuildVectorv16i8(SDValue Op, unsigned NonZeros,
3865                                        unsigned NumNonZero, unsigned NumZero,
3866                                        SelectionDAG &DAG,
3867                                        const TargetLowering &TLI) {
3868   if (NumNonZero > 8)
3869     return SDValue();
3870
3871   DebugLoc dl = Op.getDebugLoc();
3872   SDValue V(0, 0);
3873   bool First = true;
3874   for (unsigned i = 0; i < 16; ++i) {
3875     bool ThisIsNonZero = (NonZeros & (1 << i)) != 0;
3876     if (ThisIsNonZero && First) {
3877       if (NumZero)
3878         V = getZeroVector(MVT::v8i16, true, DAG, dl);
3879       else
3880         V = DAG.getUNDEF(MVT::v8i16);
3881       First = false;
3882     }
3883
3884     if ((i & 1) != 0) {
3885       SDValue ThisElt(0, 0), LastElt(0, 0);
3886       bool LastIsNonZero = (NonZeros & (1 << (i-1))) != 0;
3887       if (LastIsNonZero) {
3888         LastElt = DAG.getNode(ISD::ZERO_EXTEND, dl,
3889                               MVT::i16, Op.getOperand(i-1));
3890       }
3891       if (ThisIsNonZero) {
3892         ThisElt = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i16, Op.getOperand(i));
3893         ThisElt = DAG.getNode(ISD::SHL, dl, MVT::i16,
3894                               ThisElt, DAG.getConstant(8, MVT::i8));
3895         if (LastIsNonZero)
3896           ThisElt = DAG.getNode(ISD::OR, dl, MVT::i16, ThisElt, LastElt);
3897       } else
3898         ThisElt = LastElt;
3899
3900       if (ThisElt.getNode())
3901         V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, V, ThisElt,
3902                         DAG.getIntPtrConstant(i/2));
3903     }
3904   }
3905
3906   return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, V);
3907 }
3908
3909 /// LowerBuildVectorv8i16 - Custom lower build_vector of v8i16.
3910 ///
3911 static SDValue LowerBuildVectorv8i16(SDValue Op, unsigned NonZeros,
3912                                      unsigned NumNonZero, unsigned NumZero,
3913                                      SelectionDAG &DAG,
3914                                      const TargetLowering &TLI) {
3915   if (NumNonZero > 4)
3916     return SDValue();
3917
3918   DebugLoc dl = Op.getDebugLoc();
3919   SDValue V(0, 0);
3920   bool First = true;
3921   for (unsigned i = 0; i < 8; ++i) {
3922     bool isNonZero = (NonZeros & (1 << i)) != 0;
3923     if (isNonZero) {
3924       if (First) {
3925         if (NumZero)
3926           V = getZeroVector(MVT::v8i16, true, DAG, dl);
3927         else
3928           V = DAG.getUNDEF(MVT::v8i16);
3929         First = false;
3930       }
3931       V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl,
3932                       MVT::v8i16, V, Op.getOperand(i),
3933                       DAG.getIntPtrConstant(i));
3934     }
3935   }
3936
3937   return V;
3938 }
3939
3940 /// getVShift - Return a vector logical shift node.
3941 ///
3942 static SDValue getVShift(bool isLeft, EVT VT, SDValue SrcOp,
3943                          unsigned NumBits, SelectionDAG &DAG,
3944                          const TargetLowering &TLI, DebugLoc dl) {
3945   bool isMMX = VT.getSizeInBits() == 64;
3946   EVT ShVT = isMMX ? MVT::v1i64 : MVT::v2i64;
3947   unsigned Opc = isLeft ? X86ISD::VSHL : X86ISD::VSRL;
3948   SrcOp = DAG.getNode(ISD::BIT_CONVERT, dl, ShVT, SrcOp);
3949   return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
3950                      DAG.getNode(Opc, dl, ShVT, SrcOp,
3951                              DAG.getConstant(NumBits, TLI.getShiftAmountTy())));
3952 }
3953
3954 SDValue
3955 X86TargetLowering::LowerAsSplatVectorLoad(SDValue SrcOp, EVT VT, DebugLoc dl,
3956                                           SelectionDAG &DAG) const {
3957
3958   // Check if the scalar load can be widened into a vector load. And if
3959   // the address is "base + cst" see if the cst can be "absorbed" into
3960   // the shuffle mask.
3961   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(SrcOp)) {
3962     SDValue Ptr = LD->getBasePtr();
3963     if (!ISD::isNormalLoad(LD) || LD->isVolatile())
3964       return SDValue();
3965     EVT PVT = LD->getValueType(0);
3966     if (PVT != MVT::i32 && PVT != MVT::f32)
3967       return SDValue();
3968
3969     int FI = -1;
3970     int64_t Offset = 0;
3971     if (FrameIndexSDNode *FINode = dyn_cast<FrameIndexSDNode>(Ptr)) {
3972       FI = FINode->getIndex();
3973       Offset = 0;
3974     } else if (Ptr.getOpcode() == ISD::ADD &&
3975                isa<ConstantSDNode>(Ptr.getOperand(1)) &&
3976                isa<FrameIndexSDNode>(Ptr.getOperand(0))) {
3977       FI = cast<FrameIndexSDNode>(Ptr.getOperand(0))->getIndex();
3978       Offset = Ptr.getConstantOperandVal(1);
3979       Ptr = Ptr.getOperand(0);
3980     } else {
3981       return SDValue();
3982     }
3983
3984     SDValue Chain = LD->getChain();
3985     // Make sure the stack object alignment is at least 16.
3986     MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
3987     if (DAG.InferPtrAlignment(Ptr) < 16) {
3988       if (MFI->isFixedObjectIndex(FI)) {
3989         // Can't change the alignment. FIXME: It's possible to compute
3990         // the exact stack offset and reference FI + adjust offset instead.
3991         // If someone *really* cares about this. That's the way to implement it.
3992         return SDValue();
3993       } else {
3994         MFI->setObjectAlignment(FI, 16);
3995       }
3996     }
3997
3998     // (Offset % 16) must be multiple of 4. Then address is then
3999     // Ptr + (Offset & ~15).
4000     if (Offset < 0)
4001       return SDValue();
4002     if ((Offset % 16) & 3)
4003       return SDValue();
4004     int64_t StartOffset = Offset & ~15;
4005     if (StartOffset)
4006       Ptr = DAG.getNode(ISD::ADD, Ptr.getDebugLoc(), Ptr.getValueType(),
4007                         Ptr,DAG.getConstant(StartOffset, Ptr.getValueType()));
4008
4009     int EltNo = (Offset - StartOffset) >> 2;
4010     int Mask[4] = { EltNo, EltNo, EltNo, EltNo };
4011     EVT VT = (PVT == MVT::i32) ? MVT::v4i32 : MVT::v4f32;
4012     SDValue V1 = DAG.getLoad(VT, dl, Chain, Ptr,LD->getSrcValue(),0,
4013                              false, false, 0);
4014     // Canonicalize it to a v4i32 shuffle.
4015     V1 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v4i32, V1);
4016     return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
4017                        DAG.getVectorShuffle(MVT::v4i32, dl, V1,
4018                                             DAG.getUNDEF(MVT::v4i32), &Mask[0]));
4019   }
4020
4021   return SDValue();
4022 }
4023
4024 /// EltsFromConsecutiveLoads - Given the initializing elements 'Elts' of a
4025 /// vector of type 'VT', see if the elements can be replaced by a single large
4026 /// load which has the same value as a build_vector whose operands are 'elts'.
4027 ///
4028 /// Example: <load i32 *a, load i32 *a+4, undef, undef> -> zextload a
4029 ///
4030 /// FIXME: we'd also like to handle the case where the last elements are zero
4031 /// rather than undef via VZEXT_LOAD, but we do not detect that case today.
4032 /// There's even a handy isZeroNode for that purpose.
4033 static SDValue EltsFromConsecutiveLoads(EVT VT, SmallVectorImpl<SDValue> &Elts,
4034                                         DebugLoc &dl, SelectionDAG &DAG) {
4035   EVT EltVT = VT.getVectorElementType();
4036   unsigned NumElems = Elts.size();
4037
4038   LoadSDNode *LDBase = NULL;
4039   unsigned LastLoadedElt = -1U;
4040
4041   // For each element in the initializer, see if we've found a load or an undef.
4042   // If we don't find an initial load element, or later load elements are
4043   // non-consecutive, bail out.
4044   for (unsigned i = 0; i < NumElems; ++i) {
4045     SDValue Elt = Elts[i];
4046
4047     if (!Elt.getNode() ||
4048         (Elt.getOpcode() != ISD::UNDEF && !ISD::isNON_EXTLoad(Elt.getNode())))
4049       return SDValue();
4050     if (!LDBase) {
4051       if (Elt.getNode()->getOpcode() == ISD::UNDEF)
4052         return SDValue();
4053       LDBase = cast<LoadSDNode>(Elt.getNode());
4054       LastLoadedElt = i;
4055       continue;
4056     }
4057     if (Elt.getOpcode() == ISD::UNDEF)
4058       continue;
4059
4060     LoadSDNode *LD = cast<LoadSDNode>(Elt);
4061     if (!DAG.isConsecutiveLoad(LD, LDBase, EltVT.getSizeInBits()/8, i))
4062       return SDValue();
4063     LastLoadedElt = i;
4064   }
4065
4066   // If we have found an entire vector of loads and undefs, then return a large
4067   // load of the entire vector width starting at the base pointer.  If we found
4068   // consecutive loads for the low half, generate a vzext_load node.
4069   if (LastLoadedElt == NumElems - 1) {
4070     if (DAG.InferPtrAlignment(LDBase->getBasePtr()) >= 16)
4071       return DAG.getLoad(VT, dl, LDBase->getChain(), LDBase->getBasePtr(),
4072                          LDBase->getSrcValue(), LDBase->getSrcValueOffset(),
4073                          LDBase->isVolatile(), LDBase->isNonTemporal(), 0);
4074     return DAG.getLoad(VT, dl, LDBase->getChain(), LDBase->getBasePtr(),
4075                        LDBase->getSrcValue(), LDBase->getSrcValueOffset(),
4076                        LDBase->isVolatile(), LDBase->isNonTemporal(),
4077                        LDBase->getAlignment());
4078   } else if (NumElems == 4 && LastLoadedElt == 1) {
4079     SDVTList Tys = DAG.getVTList(MVT::v2i64, MVT::Other);
4080     SDValue Ops[] = { LDBase->getChain(), LDBase->getBasePtr() };
4081     SDValue ResNode = DAG.getNode(X86ISD::VZEXT_LOAD, dl, Tys, Ops, 2);
4082     return DAG.getNode(ISD::BIT_CONVERT, dl, VT, ResNode);
4083   }
4084   return SDValue();
4085 }
4086
4087 SDValue
4088 X86TargetLowering::LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG) const {
4089   DebugLoc dl = Op.getDebugLoc();
4090   // All zero's are handled with pxor in SSE2 and above, xorps in SSE1.
4091   // All one's are handled with pcmpeqd. In AVX, zero's are handled with
4092   // vpxor in 128-bit and xor{pd,ps} in 256-bit, but no 256 version of pcmpeqd
4093   // is present, so AllOnes is ignored.
4094   if (ISD::isBuildVectorAllZeros(Op.getNode()) ||
4095       (Op.getValueType().getSizeInBits() != 256 &&
4096        ISD::isBuildVectorAllOnes(Op.getNode()))) {
4097     // Canonicalize this to either <4 x i32> or <2 x i32> (SSE vs MMX) to
4098     // 1) ensure the zero vectors are CSE'd, and 2) ensure that i64 scalars are
4099     // eliminated on x86-32 hosts.
4100     if (Op.getValueType() == MVT::v4i32 || Op.getValueType() == MVT::v2i32)
4101       return Op;
4102
4103     if (ISD::isBuildVectorAllOnes(Op.getNode()))
4104       return getOnesVector(Op.getValueType(), DAG, dl);
4105     return getZeroVector(Op.getValueType(), Subtarget->hasSSE2(), DAG, dl);
4106   }
4107
4108   EVT VT = Op.getValueType();
4109   EVT ExtVT = VT.getVectorElementType();
4110   unsigned EVTBits = ExtVT.getSizeInBits();
4111
4112   unsigned NumElems = Op.getNumOperands();
4113   unsigned NumZero  = 0;
4114   unsigned NumNonZero = 0;
4115   unsigned NonZeros = 0;
4116   bool IsAllConstants = true;
4117   SmallSet<SDValue, 8> Values;
4118   for (unsigned i = 0; i < NumElems; ++i) {
4119     SDValue Elt = Op.getOperand(i);
4120     if (Elt.getOpcode() == ISD::UNDEF)
4121       continue;
4122     Values.insert(Elt);
4123     if (Elt.getOpcode() != ISD::Constant &&
4124         Elt.getOpcode() != ISD::ConstantFP)
4125       IsAllConstants = false;
4126     if (X86::isZeroNode(Elt))
4127       NumZero++;
4128     else {
4129       NonZeros |= (1 << i);
4130       NumNonZero++;
4131     }
4132   }
4133
4134   // All undef vector. Return an UNDEF.  All zero vectors were handled above.
4135   if (NumNonZero == 0)
4136     return DAG.getUNDEF(VT);
4137
4138   // Special case for single non-zero, non-undef, element.
4139   if (NumNonZero == 1) {
4140     unsigned Idx = CountTrailingZeros_32(NonZeros);
4141     SDValue Item = Op.getOperand(Idx);
4142
4143     // If this is an insertion of an i64 value on x86-32, and if the top bits of
4144     // the value are obviously zero, truncate the value to i32 and do the
4145     // insertion that way.  Only do this if the value is non-constant or if the
4146     // value is a constant being inserted into element 0.  It is cheaper to do
4147     // a constant pool load than it is to do a movd + shuffle.
4148     if (ExtVT == MVT::i64 && !Subtarget->is64Bit() &&
4149         (!IsAllConstants || Idx == 0)) {
4150       if (DAG.MaskedValueIsZero(Item, APInt::getBitsSet(64, 32, 64))) {
4151         // Handle MMX and SSE both.
4152         EVT VecVT = VT == MVT::v2i64 ? MVT::v4i32 : MVT::v2i32;
4153         unsigned VecElts = VT == MVT::v2i64 ? 4 : 2;
4154
4155         // Truncate the value (which may itself be a constant) to i32, and
4156         // convert it to a vector with movd (S2V+shuffle to zero extend).
4157         Item = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, Item);
4158         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VecVT, Item);
4159         Item = getShuffleVectorZeroOrUndef(Item, 0, true,
4160                                            Subtarget->hasSSE2(), DAG);
4161
4162         // Now we have our 32-bit value zero extended in the low element of
4163         // a vector.  If Idx != 0, swizzle it into place.
4164         if (Idx != 0) {
4165           SmallVector<int, 4> Mask;
4166           Mask.push_back(Idx);
4167           for (unsigned i = 1; i != VecElts; ++i)
4168             Mask.push_back(i);
4169           Item = DAG.getVectorShuffle(VecVT, dl, Item,
4170                                       DAG.getUNDEF(Item.getValueType()),
4171                                       &Mask[0]);
4172         }
4173         return DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(), Item);
4174       }
4175     }
4176
4177     // If we have a constant or non-constant insertion into the low element of
4178     // a vector, we can do this with SCALAR_TO_VECTOR + shuffle of zero into
4179     // the rest of the elements.  This will be matched as movd/movq/movss/movsd
4180     // depending on what the source datatype is.
4181     if (Idx == 0) {
4182       if (NumZero == 0) {
4183         return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
4184       } else if (ExtVT == MVT::i32 || ExtVT == MVT::f32 || ExtVT == MVT::f64 ||
4185           (ExtVT == MVT::i64 && Subtarget->is64Bit())) {
4186         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
4187         // Turn it into a MOVL (i.e. movss, movsd, or movd) to a zero vector.
4188         return getShuffleVectorZeroOrUndef(Item, 0, true, Subtarget->hasSSE2(),
4189                                            DAG);
4190       } else if (ExtVT == MVT::i16 || ExtVT == MVT::i8) {
4191         Item = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, Item);
4192         EVT MiddleVT = VT.getSizeInBits() == 64 ? MVT::v2i32 : MVT::v4i32;
4193         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MiddleVT, Item);
4194         Item = getShuffleVectorZeroOrUndef(Item, 0, true,
4195                                            Subtarget->hasSSE2(), DAG);
4196         return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Item);
4197       }
4198     }
4199
4200     // Is it a vector logical left shift?
4201     if (NumElems == 2 && Idx == 1 &&
4202         X86::isZeroNode(Op.getOperand(0)) &&
4203         !X86::isZeroNode(Op.getOperand(1))) {
4204       unsigned NumBits = VT.getSizeInBits();
4205       return getVShift(true, VT,
4206                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
4207                                    VT, Op.getOperand(1)),
4208                        NumBits/2, DAG, *this, dl);
4209     }
4210
4211     if (IsAllConstants) // Otherwise, it's better to do a constpool load.
4212       return SDValue();
4213
4214     // Otherwise, if this is a vector with i32 or f32 elements, and the element
4215     // is a non-constant being inserted into an element other than the low one,
4216     // we can't use a constant pool load.  Instead, use SCALAR_TO_VECTOR (aka
4217     // movd/movss) to move this into the low element, then shuffle it into
4218     // place.
4219     if (EVTBits == 32) {
4220       Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
4221
4222       // Turn it into a shuffle of zero and zero-extended scalar to vector.
4223       Item = getShuffleVectorZeroOrUndef(Item, 0, NumZero > 0,
4224                                          Subtarget->hasSSE2(), DAG);
4225       SmallVector<int, 8> MaskVec;
4226       for (unsigned i = 0; i < NumElems; i++)
4227         MaskVec.push_back(i == Idx ? 0 : 1);
4228       return DAG.getVectorShuffle(VT, dl, Item, DAG.getUNDEF(VT), &MaskVec[0]);
4229     }
4230   }
4231
4232   // Splat is obviously ok. Let legalizer expand it to a shuffle.
4233   if (Values.size() == 1) {
4234     if (EVTBits == 32) {
4235       // Instead of a shuffle like this:
4236       // shuffle (scalar_to_vector (load (ptr + 4))), undef, <0, 0, 0, 0>
4237       // Check if it's possible to issue this instead.
4238       // shuffle (vload ptr)), undef, <1, 1, 1, 1>
4239       unsigned Idx = CountTrailingZeros_32(NonZeros);
4240       SDValue Item = Op.getOperand(Idx);
4241       if (Op.getNode()->isOnlyUserOf(Item.getNode()))
4242         return LowerAsSplatVectorLoad(Item, VT, dl, DAG);
4243     }
4244     return SDValue();
4245   }
4246
4247   // A vector full of immediates; various special cases are already
4248   // handled, so this is best done with a single constant-pool load.
4249   if (IsAllConstants)
4250     return SDValue();
4251
4252   // Let legalizer expand 2-wide build_vectors.
4253   if (EVTBits == 64) {
4254     if (NumNonZero == 1) {
4255       // One half is zero or undef.
4256       unsigned Idx = CountTrailingZeros_32(NonZeros);
4257       SDValue V2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT,
4258                                  Op.getOperand(Idx));
4259       return getShuffleVectorZeroOrUndef(V2, Idx, true,
4260                                          Subtarget->hasSSE2(), DAG);
4261     }
4262     return SDValue();
4263   }
4264
4265   // If element VT is < 32 bits, convert it to inserts into a zero vector.
4266   if (EVTBits == 8 && NumElems == 16) {
4267     SDValue V = LowerBuildVectorv16i8(Op, NonZeros,NumNonZero,NumZero, DAG,
4268                                         *this);
4269     if (V.getNode()) return V;
4270   }
4271
4272   if (EVTBits == 16 && NumElems == 8) {
4273     SDValue V = LowerBuildVectorv8i16(Op, NonZeros,NumNonZero,NumZero, DAG,
4274                                       *this);
4275     if (V.getNode()) return V;
4276   }
4277
4278   // If element VT is == 32 bits, turn it into a number of shuffles.
4279   SmallVector<SDValue, 8> V;
4280   V.resize(NumElems);
4281   if (NumElems == 4 && NumZero > 0) {
4282     for (unsigned i = 0; i < 4; ++i) {
4283       bool isZero = !(NonZeros & (1 << i));
4284       if (isZero)
4285         V[i] = getZeroVector(VT, Subtarget->hasSSE2(), DAG, dl);
4286       else
4287         V[i] = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(i));
4288     }
4289
4290     for (unsigned i = 0; i < 2; ++i) {
4291       switch ((NonZeros & (0x3 << i*2)) >> (i*2)) {
4292         default: break;
4293         case 0:
4294           V[i] = V[i*2];  // Must be a zero vector.
4295           break;
4296         case 1:
4297           V[i] = getMOVL(DAG, dl, VT, V[i*2+1], V[i*2]);
4298           break;
4299         case 2:
4300           V[i] = getMOVL(DAG, dl, VT, V[i*2], V[i*2+1]);
4301           break;
4302         case 3:
4303           V[i] = getUnpackl(DAG, dl, VT, V[i*2], V[i*2+1]);
4304           break;
4305       }
4306     }
4307
4308     SmallVector<int, 8> MaskVec;
4309     bool Reverse = (NonZeros & 0x3) == 2;
4310     for (unsigned i = 0; i < 2; ++i)
4311       MaskVec.push_back(Reverse ? 1-i : i);
4312     Reverse = ((NonZeros & (0x3 << 2)) >> 2) == 2;
4313     for (unsigned i = 0; i < 2; ++i)
4314       MaskVec.push_back(Reverse ? 1-i+NumElems : i+NumElems);
4315     return DAG.getVectorShuffle(VT, dl, V[0], V[1], &MaskVec[0]);
4316   }
4317
4318   if (Values.size() > 1 && VT.getSizeInBits() == 128) {
4319     // Check for a build vector of consecutive loads.
4320     for (unsigned i = 0; i < NumElems; ++i)
4321       V[i] = Op.getOperand(i);
4322
4323     // Check for elements which are consecutive loads.
4324     SDValue LD = EltsFromConsecutiveLoads(VT, V, dl, DAG);
4325     if (LD.getNode())
4326       return LD;
4327
4328     // For SSE 4.1, use insertps to put the high elements into the low element.
4329     if (getSubtarget()->hasSSE41()) {
4330       SDValue Result;
4331       if (Op.getOperand(0).getOpcode() != ISD::UNDEF)
4332         Result = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(0));
4333       else
4334         Result = DAG.getUNDEF(VT);
4335
4336       for (unsigned i = 1; i < NumElems; ++i) {
4337         if (Op.getOperand(i).getOpcode() == ISD::UNDEF) continue;
4338         Result = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, Result,
4339                              Op.getOperand(i), DAG.getIntPtrConstant(i));
4340       }
4341       return Result;
4342     }
4343
4344     // Otherwise, expand into a number of unpckl*, start by extending each of
4345     // our (non-undef) elements to the full vector width with the element in the
4346     // bottom slot of the vector (which generates no code for SSE).
4347     for (unsigned i = 0; i < NumElems; ++i) {
4348       if (Op.getOperand(i).getOpcode() != ISD::UNDEF)
4349         V[i] = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(i));
4350       else
4351         V[i] = DAG.getUNDEF(VT);
4352     }
4353
4354     // Next, we iteratively mix elements, e.g. for v4f32:
4355     //   Step 1: unpcklps 0, 2 ==> X: <?, ?, 2, 0>
4356     //         : unpcklps 1, 3 ==> Y: <?, ?, 3, 1>
4357     //   Step 2: unpcklps X, Y ==>    <3, 2, 1, 0>
4358     unsigned EltStride = NumElems >> 1;
4359     while (EltStride != 0) {
4360       for (unsigned i = 0; i < EltStride; ++i) {
4361         // If V[i+EltStride] is undef and this is the first round of mixing,
4362         // then it is safe to just drop this shuffle: V[i] is already in the
4363         // right place, the one element (since it's the first round) being
4364         // inserted as undef can be dropped.  This isn't safe for successive
4365         // rounds because they will permute elements within both vectors.
4366         if (V[i+EltStride].getOpcode() == ISD::UNDEF &&
4367             EltStride == NumElems/2)
4368           continue;
4369
4370         V[i] = getUnpackl(DAG, dl, VT, V[i], V[i + EltStride]);
4371       }
4372       EltStride >>= 1;
4373     }
4374     return V[0];
4375   }
4376   return SDValue();
4377 }
4378
4379 SDValue
4380 X86TargetLowering::LowerCONCAT_VECTORS(SDValue Op, SelectionDAG &DAG) const {
4381   // We support concatenate two MMX registers and place them in a MMX
4382   // register.  This is better than doing a stack convert.
4383   DebugLoc dl = Op.getDebugLoc();
4384   EVT ResVT = Op.getValueType();
4385   assert(Op.getNumOperands() == 2);
4386   assert(ResVT == MVT::v2i64 || ResVT == MVT::v4i32 ||
4387          ResVT == MVT::v8i16 || ResVT == MVT::v16i8);
4388   int Mask[2];
4389   SDValue InVec = DAG.getNode(ISD::BIT_CONVERT,dl, MVT::v1i64, Op.getOperand(0));
4390   SDValue VecOp = DAG.getNode(X86ISD::MOVQ2DQ, dl, MVT::v2i64, InVec);
4391   InVec = Op.getOperand(1);
4392   if (InVec.getOpcode() == ISD::SCALAR_TO_VECTOR) {
4393     unsigned NumElts = ResVT.getVectorNumElements();
4394     VecOp = DAG.getNode(ISD::BIT_CONVERT, dl, ResVT, VecOp);
4395     VecOp = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, ResVT, VecOp,
4396                        InVec.getOperand(0), DAG.getIntPtrConstant(NumElts/2+1));
4397   } else {
4398     InVec = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v1i64, InVec);
4399     SDValue VecOp2 = DAG.getNode(X86ISD::MOVQ2DQ, dl, MVT::v2i64, InVec);
4400     Mask[0] = 0; Mask[1] = 2;
4401     VecOp = DAG.getVectorShuffle(MVT::v2i64, dl, VecOp, VecOp2, Mask);
4402   }
4403   return DAG.getNode(ISD::BIT_CONVERT, dl, ResVT, VecOp);
4404 }
4405
4406 // v8i16 shuffles - Prefer shuffles in the following order:
4407 // 1. [all]   pshuflw, pshufhw, optional move
4408 // 2. [ssse3] 1 x pshufb
4409 // 3. [ssse3] 2 x pshufb + 1 x por
4410 // 4. [all]   mov + pshuflw + pshufhw + N x (pextrw + pinsrw)
4411 SDValue
4412 X86TargetLowering::LowerVECTOR_SHUFFLEv8i16(SDValue Op,
4413                                             SelectionDAG &DAG) const {
4414   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
4415   SDValue V1 = SVOp->getOperand(0);
4416   SDValue V2 = SVOp->getOperand(1);
4417   DebugLoc dl = SVOp->getDebugLoc();
4418   SmallVector<int, 8> MaskVals;
4419
4420   // Determine if more than 1 of the words in each of the low and high quadwords
4421   // of the result come from the same quadword of one of the two inputs.  Undef
4422   // mask values count as coming from any quadword, for better codegen.
4423   SmallVector<unsigned, 4> LoQuad(4);
4424   SmallVector<unsigned, 4> HiQuad(4);
4425   BitVector InputQuads(4);
4426   for (unsigned i = 0; i < 8; ++i) {
4427     SmallVectorImpl<unsigned> &Quad = i < 4 ? LoQuad : HiQuad;
4428     int EltIdx = SVOp->getMaskElt(i);
4429     MaskVals.push_back(EltIdx);
4430     if (EltIdx < 0) {
4431       ++Quad[0];
4432       ++Quad[1];
4433       ++Quad[2];
4434       ++Quad[3];
4435       continue;
4436     }
4437     ++Quad[EltIdx / 4];
4438     InputQuads.set(EltIdx / 4);
4439   }
4440
4441   int BestLoQuad = -1;
4442   unsigned MaxQuad = 1;
4443   for (unsigned i = 0; i < 4; ++i) {
4444     if (LoQuad[i] > MaxQuad) {
4445       BestLoQuad = i;
4446       MaxQuad = LoQuad[i];
4447     }
4448   }
4449
4450   int BestHiQuad = -1;
4451   MaxQuad = 1;
4452   for (unsigned i = 0; i < 4; ++i) {
4453     if (HiQuad[i] > MaxQuad) {
4454       BestHiQuad = i;
4455       MaxQuad = HiQuad[i];
4456     }
4457   }
4458
4459   // For SSSE3, If all 8 words of the result come from only 1 quadword of each
4460   // of the two input vectors, shuffle them into one input vector so only a
4461   // single pshufb instruction is necessary. If There are more than 2 input
4462   // quads, disable the next transformation since it does not help SSSE3.
4463   bool V1Used = InputQuads[0] || InputQuads[1];
4464   bool V2Used = InputQuads[2] || InputQuads[3];
4465   if (Subtarget->hasSSSE3()) {
4466     if (InputQuads.count() == 2 && V1Used && V2Used) {
4467       BestLoQuad = InputQuads.find_first();
4468       BestHiQuad = InputQuads.find_next(BestLoQuad);
4469     }
4470     if (InputQuads.count() > 2) {
4471       BestLoQuad = -1;
4472       BestHiQuad = -1;
4473     }
4474   }
4475
4476   // If BestLoQuad or BestHiQuad are set, shuffle the quads together and update
4477   // the shuffle mask.  If a quad is scored as -1, that means that it contains
4478   // words from all 4 input quadwords.
4479   SDValue NewV;
4480   if (BestLoQuad >= 0 || BestHiQuad >= 0) {
4481     SmallVector<int, 8> MaskV;
4482     MaskV.push_back(BestLoQuad < 0 ? 0 : BestLoQuad);
4483     MaskV.push_back(BestHiQuad < 0 ? 1 : BestHiQuad);
4484     NewV = DAG.getVectorShuffle(MVT::v2i64, dl,
4485                   DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64, V1),
4486                   DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64, V2), &MaskV[0]);
4487     NewV = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, NewV);
4488
4489     // Rewrite the MaskVals and assign NewV to V1 if NewV now contains all the
4490     // source words for the shuffle, to aid later transformations.
4491     bool AllWordsInNewV = true;
4492     bool InOrder[2] = { true, true };
4493     for (unsigned i = 0; i != 8; ++i) {
4494       int idx = MaskVals[i];
4495       if (idx != (int)i)
4496         InOrder[i/4] = false;
4497       if (idx < 0 || (idx/4) == BestLoQuad || (idx/4) == BestHiQuad)
4498         continue;
4499       AllWordsInNewV = false;
4500       break;
4501     }
4502
4503     bool pshuflw = AllWordsInNewV, pshufhw = AllWordsInNewV;
4504     if (AllWordsInNewV) {
4505       for (int i = 0; i != 8; ++i) {
4506         int idx = MaskVals[i];
4507         if (idx < 0)
4508           continue;
4509         idx = MaskVals[i] = (idx / 4) == BestLoQuad ? (idx & 3) : (idx & 3) + 4;
4510         if ((idx != i) && idx < 4)
4511           pshufhw = false;
4512         if ((idx != i) && idx > 3)
4513           pshuflw = false;
4514       }
4515       V1 = NewV;
4516       V2Used = false;
4517       BestLoQuad = 0;
4518       BestHiQuad = 1;
4519     }
4520
4521     // If we've eliminated the use of V2, and the new mask is a pshuflw or
4522     // pshufhw, that's as cheap as it gets.  Return the new shuffle.
4523     if ((pshufhw && InOrder[0]) || (pshuflw && InOrder[1])) {
4524       unsigned Opc = pshufhw ? X86ISD::PSHUFHW : X86ISD::PSHUFLW;
4525       unsigned TargetMask = 0;
4526       NewV = DAG.getVectorShuffle(MVT::v8i16, dl, NewV,
4527                                   DAG.getUNDEF(MVT::v8i16), &MaskVals[0]);
4528       TargetMask = pshufhw ? X86::getShufflePSHUFHWImmediate(NewV.getNode()):
4529                              X86::getShufflePSHUFLWImmediate(NewV.getNode());
4530       V1 = NewV.getOperand(0);
4531       return getTargetShuffleNode(Opc, dl, MVT::v8i16, V1, TargetMask, DAG);
4532     }
4533   }
4534
4535   // If we have SSSE3, and all words of the result are from 1 input vector,
4536   // case 2 is generated, otherwise case 3 is generated.  If no SSSE3
4537   // is present, fall back to case 4.
4538   if (Subtarget->hasSSSE3()) {
4539     SmallVector<SDValue,16> pshufbMask;
4540
4541     // If we have elements from both input vectors, set the high bit of the
4542     // shuffle mask element to zero out elements that come from V2 in the V1
4543     // mask, and elements that come from V1 in the V2 mask, so that the two
4544     // results can be OR'd together.
4545     bool TwoInputs = V1Used && V2Used;
4546     for (unsigned i = 0; i != 8; ++i) {
4547       int EltIdx = MaskVals[i] * 2;
4548       if (TwoInputs && (EltIdx >= 16)) {
4549         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
4550         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
4551         continue;
4552       }
4553       pshufbMask.push_back(DAG.getConstant(EltIdx,   MVT::i8));
4554       pshufbMask.push_back(DAG.getConstant(EltIdx+1, MVT::i8));
4555     }
4556     V1 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, V1);
4557     V1 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V1,
4558                      DAG.getNode(ISD::BUILD_VECTOR, dl,
4559                                  MVT::v16i8, &pshufbMask[0], 16));
4560     if (!TwoInputs)
4561       return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V1);
4562
4563     // Calculate the shuffle mask for the second input, shuffle it, and
4564     // OR it with the first shuffled input.
4565     pshufbMask.clear();
4566     for (unsigned i = 0; i != 8; ++i) {
4567       int EltIdx = MaskVals[i] * 2;
4568       if (EltIdx < 16) {
4569         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
4570         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
4571         continue;
4572       }
4573       pshufbMask.push_back(DAG.getConstant(EltIdx - 16, MVT::i8));
4574       pshufbMask.push_back(DAG.getConstant(EltIdx - 15, MVT::i8));
4575     }
4576     V2 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, V2);
4577     V2 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V2,
4578                      DAG.getNode(ISD::BUILD_VECTOR, dl,
4579                                  MVT::v16i8, &pshufbMask[0], 16));
4580     V1 = DAG.getNode(ISD::OR, dl, MVT::v16i8, V1, V2);
4581     return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V1);
4582   }
4583
4584   // If BestLoQuad >= 0, generate a pshuflw to put the low elements in order,
4585   // and update MaskVals with new element order.
4586   BitVector InOrder(8);
4587   if (BestLoQuad >= 0) {
4588     SmallVector<int, 8> MaskV;
4589     for (int i = 0; i != 4; ++i) {
4590       int idx = MaskVals[i];
4591       if (idx < 0) {
4592         MaskV.push_back(-1);
4593         InOrder.set(i);
4594       } else if ((idx / 4) == BestLoQuad) {
4595         MaskV.push_back(idx & 3);
4596         InOrder.set(i);
4597       } else {
4598         MaskV.push_back(-1);
4599       }
4600     }
4601     for (unsigned i = 4; i != 8; ++i)
4602       MaskV.push_back(i);
4603     NewV = DAG.getVectorShuffle(MVT::v8i16, dl, NewV, DAG.getUNDEF(MVT::v8i16),
4604                                 &MaskV[0]);
4605
4606     if (NewV.getOpcode() == ISD::VECTOR_SHUFFLE && Subtarget->hasSSSE3())
4607       NewV = getTargetShuffleNode(X86ISD::PSHUFLW, dl, MVT::v8i16,
4608                                NewV.getOperand(0),
4609                                X86::getShufflePSHUFLWImmediate(NewV.getNode()),
4610                                DAG);
4611   }
4612
4613   // If BestHi >= 0, generate a pshufhw to put the high elements in order,
4614   // and update MaskVals with the new element order.
4615   if (BestHiQuad >= 0) {
4616     SmallVector<int, 8> MaskV;
4617     for (unsigned i = 0; i != 4; ++i)
4618       MaskV.push_back(i);
4619     for (unsigned i = 4; i != 8; ++i) {
4620       int idx = MaskVals[i];
4621       if (idx < 0) {
4622         MaskV.push_back(-1);
4623         InOrder.set(i);
4624       } else if ((idx / 4) == BestHiQuad) {
4625         MaskV.push_back((idx & 3) + 4);
4626         InOrder.set(i);
4627       } else {
4628         MaskV.push_back(-1);
4629       }
4630     }
4631     NewV = DAG.getVectorShuffle(MVT::v8i16, dl, NewV, DAG.getUNDEF(MVT::v8i16),
4632                                 &MaskV[0]);
4633
4634     if (NewV.getOpcode() == ISD::VECTOR_SHUFFLE && Subtarget->hasSSSE3())
4635       NewV = getTargetShuffleNode(X86ISD::PSHUFHW, dl, MVT::v8i16,
4636                               NewV.getOperand(0),
4637                               X86::getShufflePSHUFHWImmediate(NewV.getNode()),
4638                               DAG);
4639   }
4640
4641   // In case BestHi & BestLo were both -1, which means each quadword has a word
4642   // from each of the four input quadwords, calculate the InOrder bitvector now
4643   // before falling through to the insert/extract cleanup.
4644   if (BestLoQuad == -1 && BestHiQuad == -1) {
4645     NewV = V1;
4646     for (int i = 0; i != 8; ++i)
4647       if (MaskVals[i] < 0 || MaskVals[i] == i)
4648         InOrder.set(i);
4649   }
4650
4651   // The other elements are put in the right place using pextrw and pinsrw.
4652   for (unsigned i = 0; i != 8; ++i) {
4653     if (InOrder[i])
4654       continue;
4655     int EltIdx = MaskVals[i];
4656     if (EltIdx < 0)
4657       continue;
4658     SDValue ExtOp = (EltIdx < 8)
4659     ? DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, V1,
4660                   DAG.getIntPtrConstant(EltIdx))
4661     : DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, V2,
4662                   DAG.getIntPtrConstant(EltIdx - 8));
4663     NewV = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, NewV, ExtOp,
4664                        DAG.getIntPtrConstant(i));
4665   }
4666   return NewV;
4667 }
4668
4669 // v16i8 shuffles - Prefer shuffles in the following order:
4670 // 1. [ssse3] 1 x pshufb
4671 // 2. [ssse3] 2 x pshufb + 1 x por
4672 // 3. [all]   v8i16 shuffle + N x pextrw + rotate + pinsrw
4673 static
4674 SDValue LowerVECTOR_SHUFFLEv16i8(ShuffleVectorSDNode *SVOp,
4675                                  SelectionDAG &DAG,
4676                                  const X86TargetLowering &TLI) {
4677   SDValue V1 = SVOp->getOperand(0);
4678   SDValue V2 = SVOp->getOperand(1);
4679   DebugLoc dl = SVOp->getDebugLoc();
4680   SmallVector<int, 16> MaskVals;
4681   SVOp->getMask(MaskVals);
4682
4683   // If we have SSSE3, case 1 is generated when all result bytes come from
4684   // one of  the inputs.  Otherwise, case 2 is generated.  If no SSSE3 is
4685   // present, fall back to case 3.
4686   // FIXME: kill V2Only once shuffles are canonizalized by getNode.
4687   bool V1Only = true;
4688   bool V2Only = true;
4689   for (unsigned i = 0; i < 16; ++i) {
4690     int EltIdx = MaskVals[i];
4691     if (EltIdx < 0)
4692       continue;
4693     if (EltIdx < 16)
4694       V2Only = false;
4695     else
4696       V1Only = false;
4697   }
4698
4699   // If SSSE3, use 1 pshufb instruction per vector with elements in the result.
4700   if (TLI.getSubtarget()->hasSSSE3()) {
4701     SmallVector<SDValue,16> pshufbMask;
4702
4703     // If all result elements are from one input vector, then only translate
4704     // undef mask values to 0x80 (zero out result) in the pshufb mask.
4705     //
4706     // Otherwise, we have elements from both input vectors, and must zero out
4707     // elements that come from V2 in the first mask, and V1 in the second mask
4708     // so that we can OR them together.
4709     bool TwoInputs = !(V1Only || V2Only);
4710     for (unsigned i = 0; i != 16; ++i) {
4711       int EltIdx = MaskVals[i];
4712       if (EltIdx < 0 || (TwoInputs && EltIdx >= 16)) {
4713         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
4714         continue;
4715       }
4716       pshufbMask.push_back(DAG.getConstant(EltIdx, MVT::i8));
4717     }
4718     // If all the elements are from V2, assign it to V1 and return after
4719     // building the first pshufb.
4720     if (V2Only)
4721       V1 = V2;
4722     V1 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V1,
4723                      DAG.getNode(ISD::BUILD_VECTOR, dl,
4724                                  MVT::v16i8, &pshufbMask[0], 16));
4725     if (!TwoInputs)
4726       return V1;
4727
4728     // Calculate the shuffle mask for the second input, shuffle it, and
4729     // OR it with the first shuffled input.
4730     pshufbMask.clear();
4731     for (unsigned i = 0; i != 16; ++i) {
4732       int EltIdx = MaskVals[i];
4733       if (EltIdx < 16) {
4734         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
4735         continue;
4736       }
4737       pshufbMask.push_back(DAG.getConstant(EltIdx - 16, MVT::i8));
4738     }
4739     V2 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V2,
4740                      DAG.getNode(ISD::BUILD_VECTOR, dl,
4741                                  MVT::v16i8, &pshufbMask[0], 16));
4742     return DAG.getNode(ISD::OR, dl, MVT::v16i8, V1, V2);
4743   }
4744
4745   // No SSSE3 - Calculate in place words and then fix all out of place words
4746   // With 0-16 extracts & inserts.  Worst case is 16 bytes out of order from
4747   // the 16 different words that comprise the two doublequadword input vectors.
4748   V1 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V1);
4749   V2 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V2);
4750   SDValue NewV = V2Only ? V2 : V1;
4751   for (int i = 0; i != 8; ++i) {
4752     int Elt0 = MaskVals[i*2];
4753     int Elt1 = MaskVals[i*2+1];
4754
4755     // This word of the result is all undef, skip it.
4756     if (Elt0 < 0 && Elt1 < 0)
4757       continue;
4758
4759     // This word of the result is already in the correct place, skip it.
4760     if (V1Only && (Elt0 == i*2) && (Elt1 == i*2+1))
4761       continue;
4762     if (V2Only && (Elt0 == i*2+16) && (Elt1 == i*2+17))
4763       continue;
4764
4765     SDValue Elt0Src = Elt0 < 16 ? V1 : V2;
4766     SDValue Elt1Src = Elt1 < 16 ? V1 : V2;
4767     SDValue InsElt;
4768
4769     // If Elt0 and Elt1 are defined, are consecutive, and can be load
4770     // using a single extract together, load it and store it.
4771     if ((Elt0 >= 0) && ((Elt0 + 1) == Elt1) && ((Elt0 & 1) == 0)) {
4772       InsElt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, Elt1Src,
4773                            DAG.getIntPtrConstant(Elt1 / 2));
4774       NewV = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, NewV, InsElt,
4775                         DAG.getIntPtrConstant(i));
4776       continue;
4777     }
4778
4779     // If Elt1 is defined, extract it from the appropriate source.  If the
4780     // source byte is not also odd, shift the extracted word left 8 bits
4781     // otherwise clear the bottom 8 bits if we need to do an or.
4782     if (Elt1 >= 0) {
4783       InsElt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, Elt1Src,
4784                            DAG.getIntPtrConstant(Elt1 / 2));
4785       if ((Elt1 & 1) == 0)
4786         InsElt = DAG.getNode(ISD::SHL, dl, MVT::i16, InsElt,
4787                              DAG.getConstant(8, TLI.getShiftAmountTy()));
4788       else if (Elt0 >= 0)
4789         InsElt = DAG.getNode(ISD::AND, dl, MVT::i16, InsElt,
4790                              DAG.getConstant(0xFF00, MVT::i16));
4791     }
4792     // If Elt0 is defined, extract it from the appropriate source.  If the
4793     // source byte is not also even, shift the extracted word right 8 bits. If
4794     // Elt1 was also defined, OR the extracted values together before
4795     // inserting them in the result.
4796     if (Elt0 >= 0) {
4797       SDValue InsElt0 = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16,
4798                                     Elt0Src, DAG.getIntPtrConstant(Elt0 / 2));
4799       if ((Elt0 & 1) != 0)
4800         InsElt0 = DAG.getNode(ISD::SRL, dl, MVT::i16, InsElt0,
4801                               DAG.getConstant(8, TLI.getShiftAmountTy()));
4802       else if (Elt1 >= 0)
4803         InsElt0 = DAG.getNode(ISD::AND, dl, MVT::i16, InsElt0,
4804                              DAG.getConstant(0x00FF, MVT::i16));
4805       InsElt = Elt1 >= 0 ? DAG.getNode(ISD::OR, dl, MVT::i16, InsElt, InsElt0)
4806                          : InsElt0;
4807     }
4808     NewV = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, NewV, InsElt,
4809                        DAG.getIntPtrConstant(i));
4810   }
4811   return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, NewV);
4812 }
4813
4814 /// RewriteAsNarrowerShuffle - Try rewriting v8i16 and v16i8 shuffles as 4 wide
4815 /// ones, or rewriting v4i32 / v2i32 as 2 wide ones if possible. This can be
4816 /// done when every pair / quad of shuffle mask elements point to elements in
4817 /// the right sequence. e.g.
4818 /// vector_shuffle <>, <>, < 3, 4, | 10, 11, | 0, 1, | 14, 15>
4819 static
4820 SDValue RewriteAsNarrowerShuffle(ShuffleVectorSDNode *SVOp,
4821                                  SelectionDAG &DAG,
4822                                  const TargetLowering &TLI, DebugLoc dl) {
4823   EVT VT = SVOp->getValueType(0);
4824   SDValue V1 = SVOp->getOperand(0);
4825   SDValue V2 = SVOp->getOperand(1);
4826   unsigned NumElems = VT.getVectorNumElements();
4827   unsigned NewWidth = (NumElems == 4) ? 2 : 4;
4828   EVT MaskVT = (NewWidth == 4) ? MVT::v4i16 : MVT::v2i32;
4829   EVT NewVT = MaskVT;
4830   switch (VT.getSimpleVT().SimpleTy) {
4831   default: assert(false && "Unexpected!");
4832   case MVT::v4f32: NewVT = MVT::v2f64; break;
4833   case MVT::v4i32: NewVT = MVT::v2i64; break;
4834   case MVT::v8i16: NewVT = MVT::v4i32; break;
4835   case MVT::v16i8: NewVT = MVT::v4i32; break;
4836   }
4837
4838   if (NewWidth == 2) {
4839     if (VT.isInteger())
4840       NewVT = MVT::v2i64;
4841     else
4842       NewVT = MVT::v2f64;
4843   }
4844   int Scale = NumElems / NewWidth;
4845   SmallVector<int, 8> MaskVec;
4846   for (unsigned i = 0; i < NumElems; i += Scale) {
4847     int StartIdx = -1;
4848     for (int j = 0; j < Scale; ++j) {
4849       int EltIdx = SVOp->getMaskElt(i+j);
4850       if (EltIdx < 0)
4851         continue;
4852       if (StartIdx == -1)
4853         StartIdx = EltIdx - (EltIdx % Scale);
4854       if (EltIdx != StartIdx + j)
4855         return SDValue();
4856     }
4857     if (StartIdx == -1)
4858       MaskVec.push_back(-1);
4859     else
4860       MaskVec.push_back(StartIdx / Scale);
4861   }
4862
4863   V1 = DAG.getNode(ISD::BIT_CONVERT, dl, NewVT, V1);
4864   V2 = DAG.getNode(ISD::BIT_CONVERT, dl, NewVT, V2);
4865   return DAG.getVectorShuffle(NewVT, dl, V1, V2, &MaskVec[0]);
4866 }
4867
4868 /// getVZextMovL - Return a zero-extending vector move low node.
4869 ///
4870 static SDValue getVZextMovL(EVT VT, EVT OpVT,
4871                             SDValue SrcOp, SelectionDAG &DAG,
4872                             const X86Subtarget *Subtarget, DebugLoc dl) {
4873   if (VT == MVT::v2f64 || VT == MVT::v4f32) {
4874     LoadSDNode *LD = NULL;
4875     if (!isScalarLoadToVector(SrcOp.getNode(), &LD))
4876       LD = dyn_cast<LoadSDNode>(SrcOp);
4877     if (!LD) {
4878       // movssrr and movsdrr do not clear top bits. Try to use movd, movq
4879       // instead.
4880       MVT ExtVT = (OpVT == MVT::v2f64) ? MVT::i64 : MVT::i32;
4881       if ((ExtVT.SimpleTy != MVT::i64 || Subtarget->is64Bit()) &&
4882           SrcOp.getOpcode() == ISD::SCALAR_TO_VECTOR &&
4883           SrcOp.getOperand(0).getOpcode() == ISD::BIT_CONVERT &&
4884           SrcOp.getOperand(0).getOperand(0).getValueType() == ExtVT) {
4885         // PR2108
4886         OpVT = (OpVT == MVT::v2f64) ? MVT::v2i64 : MVT::v4i32;
4887         return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
4888                            DAG.getNode(X86ISD::VZEXT_MOVL, dl, OpVT,
4889                                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
4890                                                    OpVT,
4891                                                    SrcOp.getOperand(0)
4892                                                           .getOperand(0))));
4893       }
4894     }
4895   }
4896
4897   return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
4898                      DAG.getNode(X86ISD::VZEXT_MOVL, dl, OpVT,
4899                                  DAG.getNode(ISD::BIT_CONVERT, dl,
4900                                              OpVT, SrcOp)));
4901 }
4902
4903 /// LowerVECTOR_SHUFFLE_4wide - Handle all 4 wide cases with a number of
4904 /// shuffles.
4905 static SDValue
4906 LowerVECTOR_SHUFFLE_4wide(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG) {
4907   SDValue V1 = SVOp->getOperand(0);
4908   SDValue V2 = SVOp->getOperand(1);
4909   DebugLoc dl = SVOp->getDebugLoc();
4910   EVT VT = SVOp->getValueType(0);
4911
4912   SmallVector<std::pair<int, int>, 8> Locs;
4913   Locs.resize(4);
4914   SmallVector<int, 8> Mask1(4U, -1);
4915   SmallVector<int, 8> PermMask;
4916   SVOp->getMask(PermMask);
4917
4918   unsigned NumHi = 0;
4919   unsigned NumLo = 0;
4920   for (unsigned i = 0; i != 4; ++i) {
4921     int Idx = PermMask[i];
4922     if (Idx < 0) {
4923       Locs[i] = std::make_pair(-1, -1);
4924     } else {
4925       assert(Idx < 8 && "Invalid VECTOR_SHUFFLE index!");
4926       if (Idx < 4) {
4927         Locs[i] = std::make_pair(0, NumLo);
4928         Mask1[NumLo] = Idx;
4929         NumLo++;
4930       } else {
4931         Locs[i] = std::make_pair(1, NumHi);
4932         if (2+NumHi < 4)
4933           Mask1[2+NumHi] = Idx;
4934         NumHi++;
4935       }
4936     }
4937   }
4938
4939   if (NumLo <= 2 && NumHi <= 2) {
4940     // If no more than two elements come from either vector. This can be
4941     // implemented with two shuffles. First shuffle gather the elements.
4942     // The second shuffle, which takes the first shuffle as both of its
4943     // vector operands, put the elements into the right order.
4944     V1 = DAG.getVectorShuffle(VT, dl, V1, V2, &Mask1[0]);
4945
4946     SmallVector<int, 8> Mask2(4U, -1);
4947
4948     for (unsigned i = 0; i != 4; ++i) {
4949       if (Locs[i].first == -1)
4950         continue;
4951       else {
4952         unsigned Idx = (i < 2) ? 0 : 4;
4953         Idx += Locs[i].first * 2 + Locs[i].second;
4954         Mask2[i] = Idx;
4955       }
4956     }
4957
4958     return DAG.getVectorShuffle(VT, dl, V1, V1, &Mask2[0]);
4959   } else if (NumLo == 3 || NumHi == 3) {
4960     // Otherwise, we must have three elements from one vector, call it X, and
4961     // one element from the other, call it Y.  First, use a shufps to build an
4962     // intermediate vector with the one element from Y and the element from X
4963     // that will be in the same half in the final destination (the indexes don't
4964     // matter). Then, use a shufps to build the final vector, taking the half
4965     // containing the element from Y from the intermediate, and the other half
4966     // from X.
4967     if (NumHi == 3) {
4968       // Normalize it so the 3 elements come from V1.
4969       CommuteVectorShuffleMask(PermMask, VT);
4970       std::swap(V1, V2);
4971     }
4972
4973     // Find the element from V2.
4974     unsigned HiIndex;
4975     for (HiIndex = 0; HiIndex < 3; ++HiIndex) {
4976       int Val = PermMask[HiIndex];
4977       if (Val < 0)
4978         continue;
4979       if (Val >= 4)
4980         break;
4981     }
4982
4983     Mask1[0] = PermMask[HiIndex];
4984     Mask1[1] = -1;
4985     Mask1[2] = PermMask[HiIndex^1];
4986     Mask1[3] = -1;
4987     V2 = DAG.getVectorShuffle(VT, dl, V1, V2, &Mask1[0]);
4988
4989     if (HiIndex >= 2) {
4990       Mask1[0] = PermMask[0];
4991       Mask1[1] = PermMask[1];
4992       Mask1[2] = HiIndex & 1 ? 6 : 4;
4993       Mask1[3] = HiIndex & 1 ? 4 : 6;
4994       return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask1[0]);
4995     } else {
4996       Mask1[0] = HiIndex & 1 ? 2 : 0;
4997       Mask1[1] = HiIndex & 1 ? 0 : 2;
4998       Mask1[2] = PermMask[2];
4999       Mask1[3] = PermMask[3];
5000       if (Mask1[2] >= 0)
5001         Mask1[2] += 4;
5002       if (Mask1[3] >= 0)
5003         Mask1[3] += 4;
5004       return DAG.getVectorShuffle(VT, dl, V2, V1, &Mask1[0]);
5005     }
5006   }
5007
5008   // Break it into (shuffle shuffle_hi, shuffle_lo).
5009   Locs.clear();
5010   SmallVector<int,8> LoMask(4U, -1);
5011   SmallVector<int,8> HiMask(4U, -1);
5012
5013   SmallVector<int,8> *MaskPtr = &LoMask;
5014   unsigned MaskIdx = 0;
5015   unsigned LoIdx = 0;
5016   unsigned HiIdx = 2;
5017   for (unsigned i = 0; i != 4; ++i) {
5018     if (i == 2) {
5019       MaskPtr = &HiMask;
5020       MaskIdx = 1;
5021       LoIdx = 0;
5022       HiIdx = 2;
5023     }
5024     int Idx = PermMask[i];
5025     if (Idx < 0) {
5026       Locs[i] = std::make_pair(-1, -1);
5027     } else if (Idx < 4) {
5028       Locs[i] = std::make_pair(MaskIdx, LoIdx);
5029       (*MaskPtr)[LoIdx] = Idx;
5030       LoIdx++;
5031     } else {
5032       Locs[i] = std::make_pair(MaskIdx, HiIdx);
5033       (*MaskPtr)[HiIdx] = Idx;
5034       HiIdx++;
5035     }
5036   }
5037
5038   SDValue LoShuffle = DAG.getVectorShuffle(VT, dl, V1, V2, &LoMask[0]);
5039   SDValue HiShuffle = DAG.getVectorShuffle(VT, dl, V1, V2, &HiMask[0]);
5040   SmallVector<int, 8> MaskOps;
5041   for (unsigned i = 0; i != 4; ++i) {
5042     if (Locs[i].first == -1) {
5043       MaskOps.push_back(-1);
5044     } else {
5045       unsigned Idx = Locs[i].first * 4 + Locs[i].second;
5046       MaskOps.push_back(Idx);
5047     }
5048   }
5049   return DAG.getVectorShuffle(VT, dl, LoShuffle, HiShuffle, &MaskOps[0]);
5050 }
5051
5052 static
5053 SDValue getMOVLowToHigh(SDValue &Op, DebugLoc &dl, SelectionDAG &DAG,
5054                         bool HasSSE2) {
5055   SDValue V1 = Op.getOperand(0);
5056   SDValue V2 = Op.getOperand(1);
5057   EVT VT = Op.getValueType();
5058
5059   assert(VT != MVT::v2i64 && "unsupported shuffle type");
5060
5061   if (HasSSE2 && VT == MVT::v2f64)
5062     return getTargetShuffleNode(X86ISD::MOVLHPD, dl, VT, V1, V2, DAG);
5063
5064   // v4f32 or v4i32
5065   return getTargetShuffleNode(X86ISD::MOVLHPS, dl, VT, V1, V2, DAG);
5066 }
5067
5068 static
5069 SDValue getMOVHighToLow(SDValue &Op, DebugLoc &dl, SelectionDAG &DAG) {
5070   SDValue V1 = Op.getOperand(0);
5071   SDValue V2 = Op.getOperand(1);
5072   EVT VT = Op.getValueType();
5073
5074   assert((VT == MVT::v4i32 || VT == MVT::v4f32) &&
5075          "unsupported shuffle type");
5076
5077   if (V2.getOpcode() == ISD::UNDEF)
5078     V2 = V1;
5079
5080   // v4i32 or v4f32
5081   return getTargetShuffleNode(X86ISD::MOVHLPS, dl, VT, V1, V2, DAG);
5082 }
5083
5084 static
5085 SDValue getMOVLP(SDValue &Op, DebugLoc &dl, SelectionDAG &DAG, bool HasSSE2) {
5086   SDValue V1 = Op.getOperand(0);
5087   SDValue V2 = Op.getOperand(1);
5088   EVT VT = Op.getValueType();
5089   unsigned NumElems = VT.getVectorNumElements();
5090
5091   // Use MOVLPS and MOVLPD in case V1 or V2 are loads. During isel, the second
5092   // operand of these instructions is only memory, so check if there's a
5093   // potencial load folding here, otherwise use SHUFPS or MOVSD to match the
5094   // same masks.
5095   bool CanFoldLoad = false;
5096   SDValue TmpV1 = V1;
5097   SDValue TmpV2 = V2;
5098
5099   // Trivial case, when V2 comes from a load.
5100   if (TmpV2.hasOneUse() && TmpV2.getOpcode() == ISD::BIT_CONVERT)
5101     TmpV2 = TmpV2.getOperand(0);
5102   if (TmpV2.hasOneUse() && TmpV2.getOpcode() == ISD::SCALAR_TO_VECTOR)
5103     TmpV2 = TmpV2.getOperand(0);
5104   if (MayFoldLoad(TmpV2))
5105     CanFoldLoad = true;
5106
5107   // When V1 is a load, it can be folded later into a store in isel, example:
5108   //  (store (v4f32 (X86Movlps (load addr:$src1), VR128:$src2)), addr:$src1)
5109   //    turns into:
5110   //  (MOVLPSmr addr:$src1, VR128:$src2)
5111   // So, recognize this potential and also use MOVLPS or MOVLPD
5112   if (TmpV1.hasOneUse() && TmpV1.getOpcode() == ISD::BIT_CONVERT)
5113     TmpV1 = TmpV1.getOperand(0);
5114   if (MayFoldLoad(TmpV1) && MayFoldIntoStore(Op))
5115     CanFoldLoad = true;
5116
5117   if (CanFoldLoad) {
5118     if (HasSSE2 && NumElems == 2)
5119       return getTargetShuffleNode(X86ISD::MOVLPD, dl, VT, V1, V2, DAG);
5120
5121     if (NumElems == 4)
5122       return getTargetShuffleNode(X86ISD::MOVLPS, dl, VT, V1, V2, DAG);
5123   }
5124
5125   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
5126   // movl and movlp will both match v2i64, but v2i64 is never matched by
5127   // movl earlier because we make it strict to avoid messing with the movlp load
5128   // folding logic (see the code above getMOVLP call). Match it here then,
5129   // this is horrible, but will stay like this until we move all shuffle
5130   // matching to x86 specific nodes. Note that for the 1st condition all
5131   // types are matched with movsd.
5132   if ((HasSSE2 && NumElems == 2) || !X86::isMOVLMask(SVOp))
5133     return getTargetShuffleNode(X86ISD::MOVSD, dl, VT, V1, V2, DAG);
5134   else if (HasSSE2)
5135     return getTargetShuffleNode(X86ISD::MOVSS, dl, VT, V1, V2, DAG);
5136
5137
5138   assert(VT != MVT::v4i32 && "unsupported shuffle type");
5139
5140   // Invert the operand order and use SHUFPS to match it.
5141   return getTargetShuffleNode(X86ISD::SHUFPS, dl, VT, V2, V1,
5142                               X86::getShuffleSHUFImmediate(SVOp), DAG);
5143 }
5144
5145 SDValue
5146 X86TargetLowering::LowerVECTOR_SHUFFLE(SDValue Op, SelectionDAG &DAG) const {
5147   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
5148   SDValue V1 = Op.getOperand(0);
5149   SDValue V2 = Op.getOperand(1);
5150   EVT VT = Op.getValueType();
5151   DebugLoc dl = Op.getDebugLoc();
5152   unsigned NumElems = VT.getVectorNumElements();
5153   bool isMMX = VT.getSizeInBits() == 64;
5154   bool V1IsUndef = V1.getOpcode() == ISD::UNDEF;
5155   bool V2IsUndef = V2.getOpcode() == ISD::UNDEF;
5156   bool V1IsSplat = false;
5157   bool V2IsSplat = false;
5158   bool HasSSE2 = Subtarget->hasSSE2() || Subtarget->hasAVX();
5159   bool HasSSE3 = Subtarget->hasSSE3() || Subtarget->hasAVX();
5160   MachineFunction &MF = DAG.getMachineFunction();
5161   bool OptForSize = MF.getFunction()->hasFnAttr(Attribute::OptimizeForSize);
5162
5163   if (isZeroShuffle(SVOp))
5164     return getZeroVector(VT, Subtarget->hasSSE2(), DAG, dl);
5165
5166   // Promote splats to v4f32.
5167   if (SVOp->isSplat()) {
5168     if (isMMX || NumElems < 4)
5169       return Op;
5170     return PromoteSplat(SVOp, DAG);
5171   }
5172
5173   // If the shuffle can be profitably rewritten as a narrower shuffle, then
5174   // do it!
5175   if (VT == MVT::v8i16 || VT == MVT::v16i8) {
5176     SDValue NewOp = RewriteAsNarrowerShuffle(SVOp, DAG, *this, dl);
5177     if (NewOp.getNode())
5178       return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
5179                          LowerVECTOR_SHUFFLE(NewOp, DAG));
5180   } else if ((VT == MVT::v4i32 || (VT == MVT::v4f32 && Subtarget->hasSSE2()))) {
5181     // FIXME: Figure out a cleaner way to do this.
5182     // Try to make use of movq to zero out the top part.
5183     if (ISD::isBuildVectorAllZeros(V2.getNode())) {
5184       SDValue NewOp = RewriteAsNarrowerShuffle(SVOp, DAG, *this, dl);
5185       if (NewOp.getNode()) {
5186         if (isCommutedMOVL(cast<ShuffleVectorSDNode>(NewOp), true, false))
5187           return getVZextMovL(VT, NewOp.getValueType(), NewOp.getOperand(0),
5188                               DAG, Subtarget, dl);
5189       }
5190     } else if (ISD::isBuildVectorAllZeros(V1.getNode())) {
5191       SDValue NewOp = RewriteAsNarrowerShuffle(SVOp, DAG, *this, dl);
5192       if (NewOp.getNode() && X86::isMOVLMask(cast<ShuffleVectorSDNode>(NewOp)))
5193         return getVZextMovL(VT, NewOp.getValueType(), NewOp.getOperand(1),
5194                             DAG, Subtarget, dl);
5195     }
5196   }
5197
5198   if (OptForSize && X86::isUNPCKL_v_undef_Mask(SVOp)) {
5199     // NOTE: isPSHUFDMask can also match this mask, if speed is more
5200     // important than size here, this will be matched by pshufd
5201     if (VT == MVT::v4f32)
5202       return getTargetShuffleNode(X86ISD::UNPCKLPS, dl, VT, V1, V1, DAG);
5203     if (HasSSE2 && VT == MVT::v16i8)
5204       return getTargetShuffleNode(X86ISD::PUNPCKLBW, dl, VT, V1, V1, DAG);
5205     if (HasSSE2 && VT == MVT::v8i16)
5206       return getTargetShuffleNode(X86ISD::PUNPCKLWD, dl, VT, V1, V1, DAG);
5207     if (HasSSE2 && VT == MVT::v4i32)
5208       return getTargetShuffleNode(X86ISD::PUNPCKLDQ, dl, VT, V1, V1, DAG);
5209   }
5210
5211   if (OptForSize && X86::isUNPCKH_v_undef_Mask(SVOp)) {
5212     // NOTE: isPSHUFDMask can also match this mask, if speed is more
5213     // important than size here, this will be matched by pshufd
5214     if (VT == MVT::v4f32)
5215       return getTargetShuffleNode(X86ISD::UNPCKHPS, dl, VT, V1, V1, DAG);
5216     if (HasSSE2 && VT == MVT::v16i8)
5217       return getTargetShuffleNode(X86ISD::PUNPCKHBW, dl, VT, V1, V1, DAG);
5218     if (HasSSE2 && VT == MVT::v8i16)
5219       return getTargetShuffleNode(X86ISD::PUNPCKHWD, dl, VT, V1, V1, DAG);
5220     if (HasSSE2 && VT == MVT::v4i32)
5221       return getTargetShuffleNode(X86ISD::PUNPCKHDQ, dl, VT, V1, V1, DAG);
5222   }
5223
5224   if (X86::isPSHUFDMask(SVOp)) {
5225     // The actual implementation will match the mask in the if above and then
5226     // during isel it can match several different instructions, not only pshufd
5227     // as its name says, sad but true, emulate the behavior for now...
5228     if (X86::isMOVDDUPMask(SVOp) && ((VT == MVT::v4f32 || VT == MVT::v2i64)))
5229         return getTargetShuffleNode(X86ISD::MOVLHPS, dl, VT, V1, V1, DAG);
5230
5231     unsigned TargetMask = X86::getShuffleSHUFImmediate(SVOp);
5232
5233     if (HasSSE2 && (VT == MVT::v4f32 || VT == MVT::v4i32))
5234       return getTargetShuffleNode(X86ISD::PSHUFD, dl, VT, V1, TargetMask, DAG);
5235
5236     if (HasSSE2 && (VT == MVT::v2i64 || VT == MVT::v2f64))
5237       return getTargetShuffleNode(X86ISD::SHUFPD, dl, VT, V1, V1,
5238                                   TargetMask, DAG);
5239
5240     if (VT == MVT::v4f32)
5241       return getTargetShuffleNode(X86ISD::SHUFPS, dl, VT, V1, V1,
5242                                   TargetMask, DAG);
5243   }
5244
5245   // Check if this can be converted into a logical shift.
5246   bool isLeft = false;
5247   unsigned ShAmt = 0;
5248   SDValue ShVal;
5249   bool isShift = getSubtarget()->hasSSE2() &&
5250     isVectorShift(SVOp, DAG, isLeft, ShVal, ShAmt);
5251   if (isShift && ShVal.hasOneUse()) {
5252     // If the shifted value has multiple uses, it may be cheaper to use
5253     // v_set0 + movlhps or movhlps, etc.
5254     EVT EltVT = VT.getVectorElementType();
5255     ShAmt *= EltVT.getSizeInBits();
5256     return getVShift(isLeft, VT, ShVal, ShAmt, DAG, *this, dl);
5257   }
5258
5259   if (X86::isMOVLMask(SVOp)) {
5260     if (V1IsUndef)
5261       return V2;
5262     if (ISD::isBuildVectorAllZeros(V1.getNode()))
5263       return getVZextMovL(VT, VT, V2, DAG, Subtarget, dl);
5264     if (!isMMX && !X86::isMOVLPMask(SVOp)) {
5265       if (HasSSE2 && (VT == MVT::v2i64 || VT == MVT::v2f64))
5266         return getTargetShuffleNode(X86ISD::MOVSD, dl, VT, V1, V2, DAG);
5267
5268       if (VT == MVT::v4i32 || VT == MVT::v4f32)
5269         return getTargetShuffleNode(X86ISD::MOVSS, dl, VT, V1, V2, DAG);
5270     }
5271   }
5272
5273   // FIXME: fold these into legal mask.
5274   if (!isMMX) {
5275     if (X86::isMOVLHPSMask(SVOp) && !X86::isUNPCKLMask(SVOp))
5276       return getMOVLowToHigh(Op, dl, DAG, HasSSE2);
5277
5278     if (X86::isMOVHLPSMask(SVOp))
5279       return getMOVHighToLow(Op, dl, DAG);
5280
5281     if (X86::isMOVSHDUPMask(SVOp) && HasSSE3 && V2IsUndef && NumElems == 4)
5282       return getTargetShuffleNode(X86ISD::MOVSHDUP, dl, VT, V1, DAG);
5283
5284     if (X86::isMOVSLDUPMask(SVOp) && HasSSE3 && V2IsUndef && NumElems == 4)
5285       return getTargetShuffleNode(X86ISD::MOVSLDUP, dl, VT, V1, DAG);
5286
5287     if (X86::isMOVLPMask(SVOp))
5288       return getMOVLP(Op, dl, DAG, HasSSE2);
5289   }
5290
5291   if (ShouldXformToMOVHLPS(SVOp) ||
5292       ShouldXformToMOVLP(V1.getNode(), V2.getNode(), SVOp))
5293     return CommuteVectorShuffle(SVOp, DAG);
5294
5295   if (isShift) {
5296     // No better options. Use a vshl / vsrl.
5297     EVT EltVT = VT.getVectorElementType();
5298     ShAmt *= EltVT.getSizeInBits();
5299     return getVShift(isLeft, VT, ShVal, ShAmt, DAG, *this, dl);
5300   }
5301
5302   bool Commuted = false;
5303   // FIXME: This should also accept a bitcast of a splat?  Be careful, not
5304   // 1,1,1,1 -> v8i16 though.
5305   V1IsSplat = isSplatVector(V1.getNode());
5306   V2IsSplat = isSplatVector(V2.getNode());
5307
5308   // Canonicalize the splat or undef, if present, to be on the RHS.
5309   if ((V1IsSplat || V1IsUndef) && !(V2IsSplat || V2IsUndef)) {
5310     Op = CommuteVectorShuffle(SVOp, DAG);
5311     SVOp = cast<ShuffleVectorSDNode>(Op);
5312     V1 = SVOp->getOperand(0);
5313     V2 = SVOp->getOperand(1);
5314     std::swap(V1IsSplat, V2IsSplat);
5315     std::swap(V1IsUndef, V2IsUndef);
5316     Commuted = true;
5317   }
5318
5319   if (isCommutedMOVL(SVOp, V2IsSplat, V2IsUndef)) {
5320     // Shuffling low element of v1 into undef, just return v1.
5321     if (V2IsUndef)
5322       return V1;
5323     // If V2 is a splat, the mask may be malformed such as <4,3,3,3>, which
5324     // the instruction selector will not match, so get a canonical MOVL with
5325     // swapped operands to undo the commute.
5326     return getMOVL(DAG, dl, VT, V2, V1);
5327   }
5328
5329   if (X86::isUNPCKLMask(SVOp) ||
5330       X86::isUNPCKHMask(SVOp))
5331     return Op;
5332
5333   if (V2IsSplat) {
5334     // Normalize mask so all entries that point to V2 points to its first
5335     // element then try to match unpck{h|l} again. If match, return a
5336     // new vector_shuffle with the corrected mask.
5337     SDValue NewMask = NormalizeMask(SVOp, DAG);
5338     ShuffleVectorSDNode *NSVOp = cast<ShuffleVectorSDNode>(NewMask);
5339     if (NSVOp != SVOp) {
5340       if (X86::isUNPCKLMask(NSVOp, true)) {
5341         return NewMask;
5342       } else if (X86::isUNPCKHMask(NSVOp, true)) {
5343         return NewMask;
5344       }
5345     }
5346   }
5347
5348   if (Commuted) {
5349     // Commute is back and try unpck* again.
5350     // FIXME: this seems wrong.
5351     SDValue NewOp = CommuteVectorShuffle(SVOp, DAG);
5352     ShuffleVectorSDNode *NewSVOp = cast<ShuffleVectorSDNode>(NewOp);
5353     if (X86::isUNPCKLMask(NewSVOp) ||
5354         X86::isUNPCKHMask(NewSVOp))
5355       return NewOp;
5356   }
5357
5358   // FIXME: for mmx, bitcast v2i32 to v4i16 for shuffle.
5359
5360   // Normalize the node to match x86 shuffle ops if needed
5361   if (!isMMX && V2.getOpcode() != ISD::UNDEF && isCommutedSHUFP(SVOp))
5362     return CommuteVectorShuffle(SVOp, DAG);
5363
5364   // Check for legal shuffle and return?
5365   SmallVector<int, 16> PermMask;
5366   SVOp->getMask(PermMask);
5367   if (isShuffleMaskLegal(PermMask, VT))
5368     return Op;
5369
5370   // Handle v8i16 specifically since SSE can do byte extraction and insertion.
5371   if (VT == MVT::v8i16) {
5372     SDValue NewOp = LowerVECTOR_SHUFFLEv8i16(Op, DAG);
5373     if (NewOp.getNode())
5374       return NewOp;
5375   }
5376
5377   if (VT == MVT::v16i8) {
5378     SDValue NewOp = LowerVECTOR_SHUFFLEv16i8(SVOp, DAG, *this);
5379     if (NewOp.getNode())
5380       return NewOp;
5381   }
5382
5383   // Handle all 4 wide cases with a number of shuffles except for MMX.
5384   if (NumElems == 4 && !isMMX)
5385     return LowerVECTOR_SHUFFLE_4wide(SVOp, DAG);
5386
5387   return SDValue();
5388 }
5389
5390 SDValue
5391 X86TargetLowering::LowerEXTRACT_VECTOR_ELT_SSE4(SDValue Op,
5392                                                 SelectionDAG &DAG) const {
5393   EVT VT = Op.getValueType();
5394   DebugLoc dl = Op.getDebugLoc();
5395   if (VT.getSizeInBits() == 8) {
5396     SDValue Extract = DAG.getNode(X86ISD::PEXTRB, dl, MVT::i32,
5397                                     Op.getOperand(0), Op.getOperand(1));
5398     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, MVT::i32, Extract,
5399                                     DAG.getValueType(VT));
5400     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
5401   } else if (VT.getSizeInBits() == 16) {
5402     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
5403     // If Idx is 0, it's cheaper to do a move instead of a pextrw.
5404     if (Idx == 0)
5405       return DAG.getNode(ISD::TRUNCATE, dl, MVT::i16,
5406                          DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
5407                                      DAG.getNode(ISD::BIT_CONVERT, dl,
5408                                                  MVT::v4i32,
5409                                                  Op.getOperand(0)),
5410                                      Op.getOperand(1)));
5411     SDValue Extract = DAG.getNode(X86ISD::PEXTRW, dl, MVT::i32,
5412                                     Op.getOperand(0), Op.getOperand(1));
5413     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, MVT::i32, Extract,
5414                                     DAG.getValueType(VT));
5415     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
5416   } else if (VT == MVT::f32) {
5417     // EXTRACTPS outputs to a GPR32 register which will require a movd to copy
5418     // the result back to FR32 register. It's only worth matching if the
5419     // result has a single use which is a store or a bitcast to i32.  And in
5420     // the case of a store, it's not worth it if the index is a constant 0,
5421     // because a MOVSSmr can be used instead, which is smaller and faster.
5422     if (!Op.hasOneUse())
5423       return SDValue();
5424     SDNode *User = *Op.getNode()->use_begin();
5425     if ((User->getOpcode() != ISD::STORE ||
5426          (isa<ConstantSDNode>(Op.getOperand(1)) &&
5427           cast<ConstantSDNode>(Op.getOperand(1))->isNullValue())) &&
5428         (User->getOpcode() != ISD::BIT_CONVERT ||
5429          User->getValueType(0) != MVT::i32))
5430       return SDValue();
5431     SDValue Extract = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
5432                                   DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v4i32,
5433                                               Op.getOperand(0)),
5434                                               Op.getOperand(1));
5435     return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::f32, Extract);
5436   } else if (VT == MVT::i32) {
5437     // ExtractPS works with constant index.
5438     if (isa<ConstantSDNode>(Op.getOperand(1)))
5439       return Op;
5440   }
5441   return SDValue();
5442 }
5443
5444
5445 SDValue
5446 X86TargetLowering::LowerEXTRACT_VECTOR_ELT(SDValue Op,
5447                                            SelectionDAG &DAG) const {
5448   if (!isa<ConstantSDNode>(Op.getOperand(1)))
5449     return SDValue();
5450
5451   if (Subtarget->hasSSE41()) {
5452     SDValue Res = LowerEXTRACT_VECTOR_ELT_SSE4(Op, DAG);
5453     if (Res.getNode())
5454       return Res;
5455   }
5456
5457   EVT VT = Op.getValueType();
5458   DebugLoc dl = Op.getDebugLoc();
5459   // TODO: handle v16i8.
5460   if (VT.getSizeInBits() == 16) {
5461     SDValue Vec = Op.getOperand(0);
5462     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
5463     if (Idx == 0)
5464       return DAG.getNode(ISD::TRUNCATE, dl, MVT::i16,
5465                          DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
5466                                      DAG.getNode(ISD::BIT_CONVERT, dl,
5467                                                  MVT::v4i32, Vec),
5468                                      Op.getOperand(1)));
5469     // Transform it so it match pextrw which produces a 32-bit result.
5470     EVT EltVT = MVT::i32;
5471     SDValue Extract = DAG.getNode(X86ISD::PEXTRW, dl, EltVT,
5472                                     Op.getOperand(0), Op.getOperand(1));
5473     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, EltVT, Extract,
5474                                     DAG.getValueType(VT));
5475     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
5476   } else if (VT.getSizeInBits() == 32) {
5477     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
5478     if (Idx == 0)
5479       return Op;
5480
5481     // SHUFPS the element to the lowest double word, then movss.
5482     int Mask[4] = { Idx, -1, -1, -1 };
5483     EVT VVT = Op.getOperand(0).getValueType();
5484     SDValue Vec = DAG.getVectorShuffle(VVT, dl, Op.getOperand(0),
5485                                        DAG.getUNDEF(VVT), Mask);
5486     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, VT, Vec,
5487                        DAG.getIntPtrConstant(0));
5488   } else if (VT.getSizeInBits() == 64) {
5489     // FIXME: .td only matches this for <2 x f64>, not <2 x i64> on 32b
5490     // FIXME: seems like this should be unnecessary if mov{h,l}pd were taught
5491     //        to match extract_elt for f64.
5492     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
5493     if (Idx == 0)
5494       return Op;
5495
5496     // UNPCKHPD the element to the lowest double word, then movsd.
5497     // Note if the lower 64 bits of the result of the UNPCKHPD is then stored
5498     // to a f64mem, the whole operation is folded into a single MOVHPDmr.
5499     int Mask[2] = { 1, -1 };
5500     EVT VVT = Op.getOperand(0).getValueType();
5501     SDValue Vec = DAG.getVectorShuffle(VVT, dl, Op.getOperand(0),
5502                                        DAG.getUNDEF(VVT), Mask);
5503     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, VT, Vec,
5504                        DAG.getIntPtrConstant(0));
5505   }
5506
5507   return SDValue();
5508 }
5509
5510 SDValue
5511 X86TargetLowering::LowerINSERT_VECTOR_ELT_SSE4(SDValue Op,
5512                                                SelectionDAG &DAG) const {
5513   EVT VT = Op.getValueType();
5514   EVT EltVT = VT.getVectorElementType();
5515   DebugLoc dl = Op.getDebugLoc();
5516
5517   SDValue N0 = Op.getOperand(0);
5518   SDValue N1 = Op.getOperand(1);
5519   SDValue N2 = Op.getOperand(2);
5520
5521   if ((EltVT.getSizeInBits() == 8 || EltVT.getSizeInBits() == 16) &&
5522       isa<ConstantSDNode>(N2)) {
5523     unsigned Opc;
5524     if (VT == MVT::v8i16)
5525       Opc = X86ISD::PINSRW;
5526     else if (VT == MVT::v4i16)
5527       Opc = X86ISD::MMX_PINSRW;
5528     else if (VT == MVT::v16i8)
5529       Opc = X86ISD::PINSRB;
5530     else
5531       Opc = X86ISD::PINSRB;
5532
5533     // Transform it so it match pinsr{b,w} which expects a GR32 as its second
5534     // argument.
5535     if (N1.getValueType() != MVT::i32)
5536       N1 = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, N1);
5537     if (N2.getValueType() != MVT::i32)
5538       N2 = DAG.getIntPtrConstant(cast<ConstantSDNode>(N2)->getZExtValue());
5539     return DAG.getNode(Opc, dl, VT, N0, N1, N2);
5540   } else if (EltVT == MVT::f32 && isa<ConstantSDNode>(N2)) {
5541     // Bits [7:6] of the constant are the source select.  This will always be
5542     //  zero here.  The DAG Combiner may combine an extract_elt index into these
5543     //  bits.  For example (insert (extract, 3), 2) could be matched by putting
5544     //  the '3' into bits [7:6] of X86ISD::INSERTPS.
5545     // Bits [5:4] of the constant are the destination select.  This is the
5546     //  value of the incoming immediate.
5547     // Bits [3:0] of the constant are the zero mask.  The DAG Combiner may
5548     //   combine either bitwise AND or insert of float 0.0 to set these bits.
5549     N2 = DAG.getIntPtrConstant(cast<ConstantSDNode>(N2)->getZExtValue() << 4);
5550     // Create this as a scalar to vector..
5551     N1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4f32, N1);
5552     return DAG.getNode(X86ISD::INSERTPS, dl, VT, N0, N1, N2);
5553   } else if (EltVT == MVT::i32 && isa<ConstantSDNode>(N2)) {
5554     // PINSR* works with constant index.
5555     return Op;
5556   }
5557   return SDValue();
5558 }
5559
5560 SDValue
5561 X86TargetLowering::LowerINSERT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) const {
5562   EVT VT = Op.getValueType();
5563   EVT EltVT = VT.getVectorElementType();
5564
5565   if (Subtarget->hasSSE41())
5566     return LowerINSERT_VECTOR_ELT_SSE4(Op, DAG);
5567
5568   if (EltVT == MVT::i8)
5569     return SDValue();
5570
5571   DebugLoc dl = Op.getDebugLoc();
5572   SDValue N0 = Op.getOperand(0);
5573   SDValue N1 = Op.getOperand(1);
5574   SDValue N2 = Op.getOperand(2);
5575
5576   if (EltVT.getSizeInBits() == 16 && isa<ConstantSDNode>(N2)) {
5577     // Transform it so it match pinsrw which expects a 16-bit value in a GR32
5578     // as its second argument.
5579     if (N1.getValueType() != MVT::i32)
5580       N1 = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, N1);
5581     if (N2.getValueType() != MVT::i32)
5582       N2 = DAG.getIntPtrConstant(cast<ConstantSDNode>(N2)->getZExtValue());
5583     return DAG.getNode(VT == MVT::v8i16 ? X86ISD::PINSRW : X86ISD::MMX_PINSRW,
5584                        dl, VT, N0, N1, N2);
5585   }
5586   return SDValue();
5587 }
5588
5589 SDValue
5590 X86TargetLowering::LowerSCALAR_TO_VECTOR(SDValue Op, SelectionDAG &DAG) const {
5591   DebugLoc dl = Op.getDebugLoc();
5592
5593   if (Op.getValueType() == MVT::v1i64 &&
5594       Op.getOperand(0).getValueType() == MVT::i64)
5595     return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v1i64, Op.getOperand(0));
5596
5597   SDValue AnyExt = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, Op.getOperand(0));
5598   EVT VT = MVT::v2i32;
5599   switch (Op.getValueType().getSimpleVT().SimpleTy) {
5600   default: break;
5601   case MVT::v16i8:
5602   case MVT::v8i16:
5603     VT = MVT::v4i32;
5604     break;
5605   }
5606   return DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(),
5607                      DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, AnyExt));
5608 }
5609
5610 // ConstantPool, JumpTable, GlobalAddress, and ExternalSymbol are lowered as
5611 // their target countpart wrapped in the X86ISD::Wrapper node. Suppose N is
5612 // one of the above mentioned nodes. It has to be wrapped because otherwise
5613 // Select(N) returns N. So the raw TargetGlobalAddress nodes, etc. can only
5614 // be used to form addressing mode. These wrapped nodes will be selected
5615 // into MOV32ri.
5616 SDValue
5617 X86TargetLowering::LowerConstantPool(SDValue Op, SelectionDAG &DAG) const {
5618   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
5619
5620   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
5621   // global base reg.
5622   unsigned char OpFlag = 0;
5623   unsigned WrapperKind = X86ISD::Wrapper;
5624   CodeModel::Model M = getTargetMachine().getCodeModel();
5625
5626   if (Subtarget->isPICStyleRIPRel() &&
5627       (M == CodeModel::Small || M == CodeModel::Kernel))
5628     WrapperKind = X86ISD::WrapperRIP;
5629   else if (Subtarget->isPICStyleGOT())
5630     OpFlag = X86II::MO_GOTOFF;
5631   else if (Subtarget->isPICStyleStubPIC())
5632     OpFlag = X86II::MO_PIC_BASE_OFFSET;
5633
5634   SDValue Result = DAG.getTargetConstantPool(CP->getConstVal(), getPointerTy(),
5635                                              CP->getAlignment(),
5636                                              CP->getOffset(), OpFlag);
5637   DebugLoc DL = CP->getDebugLoc();
5638   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
5639   // With PIC, the address is actually $g + Offset.
5640   if (OpFlag) {
5641     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
5642                          DAG.getNode(X86ISD::GlobalBaseReg,
5643                                      DebugLoc(), getPointerTy()),
5644                          Result);
5645   }
5646
5647   return Result;
5648 }
5649
5650 SDValue X86TargetLowering::LowerJumpTable(SDValue Op, SelectionDAG &DAG) const {
5651   JumpTableSDNode *JT = cast<JumpTableSDNode>(Op);
5652
5653   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
5654   // global base reg.
5655   unsigned char OpFlag = 0;
5656   unsigned WrapperKind = X86ISD::Wrapper;
5657   CodeModel::Model M = getTargetMachine().getCodeModel();
5658
5659   if (Subtarget->isPICStyleRIPRel() &&
5660       (M == CodeModel::Small || M == CodeModel::Kernel))
5661     WrapperKind = X86ISD::WrapperRIP;
5662   else if (Subtarget->isPICStyleGOT())
5663     OpFlag = X86II::MO_GOTOFF;
5664   else if (Subtarget->isPICStyleStubPIC())
5665     OpFlag = X86II::MO_PIC_BASE_OFFSET;
5666
5667   SDValue Result = DAG.getTargetJumpTable(JT->getIndex(), getPointerTy(),
5668                                           OpFlag);
5669   DebugLoc DL = JT->getDebugLoc();
5670   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
5671
5672   // With PIC, the address is actually $g + Offset.
5673   if (OpFlag) {
5674     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
5675                          DAG.getNode(X86ISD::GlobalBaseReg,
5676                                      DebugLoc(), getPointerTy()),
5677                          Result);
5678   }
5679
5680   return Result;
5681 }
5682
5683 SDValue
5684 X86TargetLowering::LowerExternalSymbol(SDValue Op, SelectionDAG &DAG) const {
5685   const char *Sym = cast<ExternalSymbolSDNode>(Op)->getSymbol();
5686
5687   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
5688   // global base reg.
5689   unsigned char OpFlag = 0;
5690   unsigned WrapperKind = X86ISD::Wrapper;
5691   CodeModel::Model M = getTargetMachine().getCodeModel();
5692
5693   if (Subtarget->isPICStyleRIPRel() &&
5694       (M == CodeModel::Small || M == CodeModel::Kernel))
5695     WrapperKind = X86ISD::WrapperRIP;
5696   else if (Subtarget->isPICStyleGOT())
5697     OpFlag = X86II::MO_GOTOFF;
5698   else if (Subtarget->isPICStyleStubPIC())
5699     OpFlag = X86II::MO_PIC_BASE_OFFSET;
5700
5701   SDValue Result = DAG.getTargetExternalSymbol(Sym, getPointerTy(), OpFlag);
5702
5703   DebugLoc DL = Op.getDebugLoc();
5704   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
5705
5706
5707   // With PIC, the address is actually $g + Offset.
5708   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
5709       !Subtarget->is64Bit()) {
5710     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
5711                          DAG.getNode(X86ISD::GlobalBaseReg,
5712                                      DebugLoc(), getPointerTy()),
5713                          Result);
5714   }
5715
5716   return Result;
5717 }
5718
5719 SDValue
5720 X86TargetLowering::LowerBlockAddress(SDValue Op, SelectionDAG &DAG) const {
5721   // Create the TargetBlockAddressAddress node.
5722   unsigned char OpFlags =
5723     Subtarget->ClassifyBlockAddressReference();
5724   CodeModel::Model M = getTargetMachine().getCodeModel();
5725   const BlockAddress *BA = cast<BlockAddressSDNode>(Op)->getBlockAddress();
5726   DebugLoc dl = Op.getDebugLoc();
5727   SDValue Result = DAG.getBlockAddress(BA, getPointerTy(),
5728                                        /*isTarget=*/true, OpFlags);
5729
5730   if (Subtarget->isPICStyleRIPRel() &&
5731       (M == CodeModel::Small || M == CodeModel::Kernel))
5732     Result = DAG.getNode(X86ISD::WrapperRIP, dl, getPointerTy(), Result);
5733   else
5734     Result = DAG.getNode(X86ISD::Wrapper, dl, getPointerTy(), Result);
5735
5736   // With PIC, the address is actually $g + Offset.
5737   if (isGlobalRelativeToPICBase(OpFlags)) {
5738     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(),
5739                          DAG.getNode(X86ISD::GlobalBaseReg, dl, getPointerTy()),
5740                          Result);
5741   }
5742
5743   return Result;
5744 }
5745
5746 SDValue
5747 X86TargetLowering::LowerGlobalAddress(const GlobalValue *GV, DebugLoc dl,
5748                                       int64_t Offset,
5749                                       SelectionDAG &DAG) const {
5750   // Create the TargetGlobalAddress node, folding in the constant
5751   // offset if it is legal.
5752   unsigned char OpFlags =
5753     Subtarget->ClassifyGlobalReference(GV, getTargetMachine());
5754   CodeModel::Model M = getTargetMachine().getCodeModel();
5755   SDValue Result;
5756   if (OpFlags == X86II::MO_NO_FLAG &&
5757       X86::isOffsetSuitableForCodeModel(Offset, M)) {
5758     // A direct static reference to a global.
5759     Result = DAG.getTargetGlobalAddress(GV, dl, getPointerTy(), Offset);
5760     Offset = 0;
5761   } else {
5762     Result = DAG.getTargetGlobalAddress(GV, dl, getPointerTy(), 0, OpFlags);
5763   }
5764
5765   if (Subtarget->isPICStyleRIPRel() &&
5766       (M == CodeModel::Small || M == CodeModel::Kernel))
5767     Result = DAG.getNode(X86ISD::WrapperRIP, dl, getPointerTy(), Result);
5768   else
5769     Result = DAG.getNode(X86ISD::Wrapper, dl, getPointerTy(), Result);
5770
5771   // With PIC, the address is actually $g + Offset.
5772   if (isGlobalRelativeToPICBase(OpFlags)) {
5773     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(),
5774                          DAG.getNode(X86ISD::GlobalBaseReg, dl, getPointerTy()),
5775                          Result);
5776   }
5777
5778   // For globals that require a load from a stub to get the address, emit the
5779   // load.
5780   if (isGlobalStubReference(OpFlags))
5781     Result = DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(), Result,
5782                          PseudoSourceValue::getGOT(), 0, false, false, 0);
5783
5784   // If there was a non-zero offset that we didn't fold, create an explicit
5785   // addition for it.
5786   if (Offset != 0)
5787     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(), Result,
5788                          DAG.getConstant(Offset, getPointerTy()));
5789
5790   return Result;
5791 }
5792
5793 SDValue
5794 X86TargetLowering::LowerGlobalAddress(SDValue Op, SelectionDAG &DAG) const {
5795   const GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
5796   int64_t Offset = cast<GlobalAddressSDNode>(Op)->getOffset();
5797   return LowerGlobalAddress(GV, Op.getDebugLoc(), Offset, DAG);
5798 }
5799
5800 static SDValue
5801 GetTLSADDR(SelectionDAG &DAG, SDValue Chain, GlobalAddressSDNode *GA,
5802            SDValue *InFlag, const EVT PtrVT, unsigned ReturnReg,
5803            unsigned char OperandFlags) {
5804   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
5805   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
5806   DebugLoc dl = GA->getDebugLoc();
5807   SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(), dl,
5808                                            GA->getValueType(0),
5809                                            GA->getOffset(),
5810                                            OperandFlags);
5811   if (InFlag) {
5812     SDValue Ops[] = { Chain,  TGA, *InFlag };
5813     Chain = DAG.getNode(X86ISD::TLSADDR, dl, NodeTys, Ops, 3);
5814   } else {
5815     SDValue Ops[]  = { Chain, TGA };
5816     Chain = DAG.getNode(X86ISD::TLSADDR, dl, NodeTys, Ops, 2);
5817   }
5818
5819   // TLSADDR will be codegen'ed as call. Inform MFI that function has calls.
5820   MFI->setAdjustsStack(true);
5821
5822   SDValue Flag = Chain.getValue(1);
5823   return DAG.getCopyFromReg(Chain, dl, ReturnReg, PtrVT, Flag);
5824 }
5825
5826 // Lower ISD::GlobalTLSAddress using the "general dynamic" model, 32 bit
5827 static SDValue
5828 LowerToTLSGeneralDynamicModel32(GlobalAddressSDNode *GA, SelectionDAG &DAG,
5829                                 const EVT PtrVT) {
5830   SDValue InFlag;
5831   DebugLoc dl = GA->getDebugLoc();  // ? function entry point might be better
5832   SDValue Chain = DAG.getCopyToReg(DAG.getEntryNode(), dl, X86::EBX,
5833                                      DAG.getNode(X86ISD::GlobalBaseReg,
5834                                                  DebugLoc(), PtrVT), InFlag);
5835   InFlag = Chain.getValue(1);
5836
5837   return GetTLSADDR(DAG, Chain, GA, &InFlag, PtrVT, X86::EAX, X86II::MO_TLSGD);
5838 }
5839
5840 // Lower ISD::GlobalTLSAddress using the "general dynamic" model, 64 bit
5841 static SDValue
5842 LowerToTLSGeneralDynamicModel64(GlobalAddressSDNode *GA, SelectionDAG &DAG,
5843                                 const EVT PtrVT) {
5844   return GetTLSADDR(DAG, DAG.getEntryNode(), GA, NULL, PtrVT,
5845                     X86::RAX, X86II::MO_TLSGD);
5846 }
5847
5848 // Lower ISD::GlobalTLSAddress using the "initial exec" (for no-pic) or
5849 // "local exec" model.
5850 static SDValue LowerToTLSExecModel(GlobalAddressSDNode *GA, SelectionDAG &DAG,
5851                                    const EVT PtrVT, TLSModel::Model model,
5852                                    bool is64Bit) {
5853   DebugLoc dl = GA->getDebugLoc();
5854   // Get the Thread Pointer
5855   SDValue Base = DAG.getNode(X86ISD::SegmentBaseAddress,
5856                              DebugLoc(), PtrVT,
5857                              DAG.getRegister(is64Bit? X86::FS : X86::GS,
5858                                              MVT::i32));
5859
5860   SDValue ThreadPointer = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Base,
5861                                       NULL, 0, false, false, 0);
5862
5863   unsigned char OperandFlags = 0;
5864   // Most TLS accesses are not RIP relative, even on x86-64.  One exception is
5865   // initialexec.
5866   unsigned WrapperKind = X86ISD::Wrapper;
5867   if (model == TLSModel::LocalExec) {
5868     OperandFlags = is64Bit ? X86II::MO_TPOFF : X86II::MO_NTPOFF;
5869   } else if (is64Bit) {
5870     assert(model == TLSModel::InitialExec);
5871     OperandFlags = X86II::MO_GOTTPOFF;
5872     WrapperKind = X86ISD::WrapperRIP;
5873   } else {
5874     assert(model == TLSModel::InitialExec);
5875     OperandFlags = X86II::MO_INDNTPOFF;
5876   }
5877
5878   // emit "addl x@ntpoff,%eax" (local exec) or "addl x@indntpoff,%eax" (initial
5879   // exec)
5880   SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(), dl,
5881                                            GA->getValueType(0),
5882                                            GA->getOffset(), OperandFlags);
5883   SDValue Offset = DAG.getNode(WrapperKind, dl, PtrVT, TGA);
5884
5885   if (model == TLSModel::InitialExec)
5886     Offset = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Offset,
5887                          PseudoSourceValue::getGOT(), 0, false, false, 0);
5888
5889   // The address of the thread local variable is the add of the thread
5890   // pointer with the offset of the variable.
5891   return DAG.getNode(ISD::ADD, dl, PtrVT, ThreadPointer, Offset);
5892 }
5893
5894 SDValue
5895 X86TargetLowering::LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) const {
5896
5897   GlobalAddressSDNode *GA = cast<GlobalAddressSDNode>(Op);
5898   const GlobalValue *GV = GA->getGlobal();
5899
5900   if (Subtarget->isTargetELF()) {
5901     // TODO: implement the "local dynamic" model
5902     // TODO: implement the "initial exec"model for pic executables
5903
5904     // If GV is an alias then use the aliasee for determining
5905     // thread-localness.
5906     if (const GlobalAlias *GA = dyn_cast<GlobalAlias>(GV))
5907       GV = GA->resolveAliasedGlobal(false);
5908
5909     TLSModel::Model model
5910       = getTLSModel(GV, getTargetMachine().getRelocationModel());
5911
5912     switch (model) {
5913       case TLSModel::GeneralDynamic:
5914       case TLSModel::LocalDynamic: // not implemented
5915         if (Subtarget->is64Bit())
5916           return LowerToTLSGeneralDynamicModel64(GA, DAG, getPointerTy());
5917         return LowerToTLSGeneralDynamicModel32(GA, DAG, getPointerTy());
5918
5919       case TLSModel::InitialExec:
5920       case TLSModel::LocalExec:
5921         return LowerToTLSExecModel(GA, DAG, getPointerTy(), model,
5922                                    Subtarget->is64Bit());
5923     }
5924   } else if (Subtarget->isTargetDarwin()) {
5925     // Darwin only has one model of TLS.  Lower to that.
5926     unsigned char OpFlag = 0;
5927     unsigned WrapperKind = Subtarget->isPICStyleRIPRel() ?
5928                            X86ISD::WrapperRIP : X86ISD::Wrapper;
5929
5930     // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
5931     // global base reg.
5932     bool PIC32 = (getTargetMachine().getRelocationModel() == Reloc::PIC_) &&
5933                   !Subtarget->is64Bit();
5934     if (PIC32)
5935       OpFlag = X86II::MO_TLVP_PIC_BASE;
5936     else
5937       OpFlag = X86II::MO_TLVP;
5938     DebugLoc DL = Op.getDebugLoc();
5939     SDValue Result = DAG.getTargetGlobalAddress(GA->getGlobal(), DL,
5940                                                 getPointerTy(),
5941                                                 GA->getOffset(), OpFlag);
5942     SDValue Offset = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
5943
5944     // With PIC32, the address is actually $g + Offset.
5945     if (PIC32)
5946       Offset = DAG.getNode(ISD::ADD, DL, getPointerTy(),
5947                            DAG.getNode(X86ISD::GlobalBaseReg,
5948                                        DebugLoc(), getPointerTy()),
5949                            Offset);
5950
5951     // Lowering the machine isd will make sure everything is in the right
5952     // location.
5953     SDValue Args[] = { Offset };
5954     SDValue Chain = DAG.getNode(X86ISD::TLSCALL, DL, MVT::Other, Args, 1);
5955
5956     // TLSCALL will be codegen'ed as call. Inform MFI that function has calls.
5957     MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
5958     MFI->setAdjustsStack(true);
5959
5960     // And our return value (tls address) is in the standard call return value
5961     // location.
5962     unsigned Reg = Subtarget->is64Bit() ? X86::RAX : X86::EAX;
5963     return DAG.getCopyFromReg(Chain, DL, Reg, getPointerTy());
5964   }
5965
5966   assert(false &&
5967          "TLS not implemented for this target.");
5968
5969   llvm_unreachable("Unreachable");
5970   return SDValue();
5971 }
5972
5973
5974 /// LowerShift - Lower SRA_PARTS and friends, which return two i32 values and
5975 /// take a 2 x i32 value to shift plus a shift amount.
5976 SDValue X86TargetLowering::LowerShift(SDValue Op, SelectionDAG &DAG) const {
5977   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
5978   EVT VT = Op.getValueType();
5979   unsigned VTBits = VT.getSizeInBits();
5980   DebugLoc dl = Op.getDebugLoc();
5981   bool isSRA = Op.getOpcode() == ISD::SRA_PARTS;
5982   SDValue ShOpLo = Op.getOperand(0);
5983   SDValue ShOpHi = Op.getOperand(1);
5984   SDValue ShAmt  = Op.getOperand(2);
5985   SDValue Tmp1 = isSRA ? DAG.getNode(ISD::SRA, dl, VT, ShOpHi,
5986                                      DAG.getConstant(VTBits - 1, MVT::i8))
5987                        : DAG.getConstant(0, VT);
5988
5989   SDValue Tmp2, Tmp3;
5990   if (Op.getOpcode() == ISD::SHL_PARTS) {
5991     Tmp2 = DAG.getNode(X86ISD::SHLD, dl, VT, ShOpHi, ShOpLo, ShAmt);
5992     Tmp3 = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, ShAmt);
5993   } else {
5994     Tmp2 = DAG.getNode(X86ISD::SHRD, dl, VT, ShOpLo, ShOpHi, ShAmt);
5995     Tmp3 = DAG.getNode(isSRA ? ISD::SRA : ISD::SRL, dl, VT, ShOpHi, ShAmt);
5996   }
5997
5998   SDValue AndNode = DAG.getNode(ISD::AND, dl, MVT::i8, ShAmt,
5999                                 DAG.getConstant(VTBits, MVT::i8));
6000   SDValue Cond = DAG.getNode(X86ISD::CMP, dl, MVT::i32,
6001                              AndNode, DAG.getConstant(0, MVT::i8));
6002
6003   SDValue Hi, Lo;
6004   SDValue CC = DAG.getConstant(X86::COND_NE, MVT::i8);
6005   SDValue Ops0[4] = { Tmp2, Tmp3, CC, Cond };
6006   SDValue Ops1[4] = { Tmp3, Tmp1, CC, Cond };
6007
6008   if (Op.getOpcode() == ISD::SHL_PARTS) {
6009     Hi = DAG.getNode(X86ISD::CMOV, dl, VT, Ops0, 4);
6010     Lo = DAG.getNode(X86ISD::CMOV, dl, VT, Ops1, 4);
6011   } else {
6012     Lo = DAG.getNode(X86ISD::CMOV, dl, VT, Ops0, 4);
6013     Hi = DAG.getNode(X86ISD::CMOV, dl, VT, Ops1, 4);
6014   }
6015
6016   SDValue Ops[2] = { Lo, Hi };
6017   return DAG.getMergeValues(Ops, 2, dl);
6018 }
6019
6020 SDValue X86TargetLowering::LowerSINT_TO_FP(SDValue Op,
6021                                            SelectionDAG &DAG) const {
6022   EVT SrcVT = Op.getOperand(0).getValueType();
6023
6024   if (SrcVT.isVector()) {
6025     if (SrcVT == MVT::v2i32 && Op.getValueType() == MVT::v2f64) {
6026       return Op;
6027     }
6028     return SDValue();
6029   }
6030
6031   assert(SrcVT.getSimpleVT() <= MVT::i64 && SrcVT.getSimpleVT() >= MVT::i16 &&
6032          "Unknown SINT_TO_FP to lower!");
6033
6034   // These are really Legal; return the operand so the caller accepts it as
6035   // Legal.
6036   if (SrcVT == MVT::i32 && isScalarFPTypeInSSEReg(Op.getValueType()))
6037     return Op;
6038   if (SrcVT == MVT::i64 && isScalarFPTypeInSSEReg(Op.getValueType()) &&
6039       Subtarget->is64Bit()) {
6040     return Op;
6041   }
6042
6043   DebugLoc dl = Op.getDebugLoc();
6044   unsigned Size = SrcVT.getSizeInBits()/8;
6045   MachineFunction &MF = DAG.getMachineFunction();
6046   int SSFI = MF.getFrameInfo()->CreateStackObject(Size, Size, false);
6047   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
6048   SDValue Chain = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
6049                                StackSlot,
6050                                PseudoSourceValue::getFixedStack(SSFI), 0,
6051                                false, false, 0);
6052   return BuildFILD(Op, SrcVT, Chain, StackSlot, DAG);
6053 }
6054
6055 SDValue X86TargetLowering::BuildFILD(SDValue Op, EVT SrcVT, SDValue Chain,
6056                                      SDValue StackSlot,
6057                                      SelectionDAG &DAG) const {
6058   // Build the FILD
6059   DebugLoc dl = Op.getDebugLoc();
6060   SDVTList Tys;
6061   bool useSSE = isScalarFPTypeInSSEReg(Op.getValueType());
6062   if (useSSE)
6063     Tys = DAG.getVTList(MVT::f64, MVT::Other, MVT::Flag);
6064   else
6065     Tys = DAG.getVTList(Op.getValueType(), MVT::Other);
6066   SDValue Ops[] = { Chain, StackSlot, DAG.getValueType(SrcVT) };
6067   SDValue Result = DAG.getNode(useSSE ? X86ISD::FILD_FLAG : X86ISD::FILD, dl,
6068                                Tys, Ops, array_lengthof(Ops));
6069
6070   if (useSSE) {
6071     Chain = Result.getValue(1);
6072     SDValue InFlag = Result.getValue(2);
6073
6074     // FIXME: Currently the FST is flagged to the FILD_FLAG. This
6075     // shouldn't be necessary except that RFP cannot be live across
6076     // multiple blocks. When stackifier is fixed, they can be uncoupled.
6077     MachineFunction &MF = DAG.getMachineFunction();
6078     int SSFI = MF.getFrameInfo()->CreateStackObject(8, 8, false);
6079     SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
6080     Tys = DAG.getVTList(MVT::Other);
6081     SDValue Ops[] = {
6082       Chain, Result, StackSlot, DAG.getValueType(Op.getValueType()), InFlag
6083     };
6084     Chain = DAG.getNode(X86ISD::FST, dl, Tys, Ops, array_lengthof(Ops));
6085     Result = DAG.getLoad(Op.getValueType(), dl, Chain, StackSlot,
6086                          PseudoSourceValue::getFixedStack(SSFI), 0,
6087                          false, false, 0);
6088   }
6089
6090   return Result;
6091 }
6092
6093 // LowerUINT_TO_FP_i64 - 64-bit unsigned integer to double expansion.
6094 SDValue X86TargetLowering::LowerUINT_TO_FP_i64(SDValue Op,
6095                                                SelectionDAG &DAG) const {
6096   // This algorithm is not obvious. Here it is in C code, more or less:
6097   /*
6098     double uint64_to_double( uint32_t hi, uint32_t lo ) {
6099       static const __m128i exp = { 0x4330000045300000ULL, 0 };
6100       static const __m128d bias = { 0x1.0p84, 0x1.0p52 };
6101
6102       // Copy ints to xmm registers.
6103       __m128i xh = _mm_cvtsi32_si128( hi );
6104       __m128i xl = _mm_cvtsi32_si128( lo );
6105
6106       // Combine into low half of a single xmm register.
6107       __m128i x = _mm_unpacklo_epi32( xh, xl );
6108       __m128d d;
6109       double sd;
6110
6111       // Merge in appropriate exponents to give the integer bits the right
6112       // magnitude.
6113       x = _mm_unpacklo_epi32( x, exp );
6114
6115       // Subtract away the biases to deal with the IEEE-754 double precision
6116       // implicit 1.
6117       d = _mm_sub_pd( (__m128d) x, bias );
6118
6119       // All conversions up to here are exact. The correctly rounded result is
6120       // calculated using the current rounding mode using the following
6121       // horizontal add.
6122       d = _mm_add_sd( d, _mm_unpackhi_pd( d, d ) );
6123       _mm_store_sd( &sd, d );   // Because we are returning doubles in XMM, this
6124                                 // store doesn't really need to be here (except
6125                                 // maybe to zero the other double)
6126       return sd;
6127     }
6128   */
6129
6130   DebugLoc dl = Op.getDebugLoc();
6131   LLVMContext *Context = DAG.getContext();
6132
6133   // Build some magic constants.
6134   std::vector<Constant*> CV0;
6135   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0x45300000)));
6136   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0x43300000)));
6137   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0)));
6138   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0)));
6139   Constant *C0 = ConstantVector::get(CV0);
6140   SDValue CPIdx0 = DAG.getConstantPool(C0, getPointerTy(), 16);
6141
6142   std::vector<Constant*> CV1;
6143   CV1.push_back(
6144     ConstantFP::get(*Context, APFloat(APInt(64, 0x4530000000000000ULL))));
6145   CV1.push_back(
6146     ConstantFP::get(*Context, APFloat(APInt(64, 0x4330000000000000ULL))));
6147   Constant *C1 = ConstantVector::get(CV1);
6148   SDValue CPIdx1 = DAG.getConstantPool(C1, getPointerTy(), 16);
6149
6150   SDValue XR1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
6151                             DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
6152                                         Op.getOperand(0),
6153                                         DAG.getIntPtrConstant(1)));
6154   SDValue XR2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
6155                             DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
6156                                         Op.getOperand(0),
6157                                         DAG.getIntPtrConstant(0)));
6158   SDValue Unpck1 = getUnpackl(DAG, dl, MVT::v4i32, XR1, XR2);
6159   SDValue CLod0 = DAG.getLoad(MVT::v4i32, dl, DAG.getEntryNode(), CPIdx0,
6160                               PseudoSourceValue::getConstantPool(), 0,
6161                               false, false, 16);
6162   SDValue Unpck2 = getUnpackl(DAG, dl, MVT::v4i32, Unpck1, CLod0);
6163   SDValue XR2F = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2f64, Unpck2);
6164   SDValue CLod1 = DAG.getLoad(MVT::v2f64, dl, CLod0.getValue(1), CPIdx1,
6165                               PseudoSourceValue::getConstantPool(), 0,
6166                               false, false, 16);
6167   SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::v2f64, XR2F, CLod1);
6168
6169   // Add the halves; easiest way is to swap them into another reg first.
6170   int ShufMask[2] = { 1, -1 };
6171   SDValue Shuf = DAG.getVectorShuffle(MVT::v2f64, dl, Sub,
6172                                       DAG.getUNDEF(MVT::v2f64), ShufMask);
6173   SDValue Add = DAG.getNode(ISD::FADD, dl, MVT::v2f64, Shuf, Sub);
6174   return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Add,
6175                      DAG.getIntPtrConstant(0));
6176 }
6177
6178 // LowerUINT_TO_FP_i32 - 32-bit unsigned integer to float expansion.
6179 SDValue X86TargetLowering::LowerUINT_TO_FP_i32(SDValue Op,
6180                                                SelectionDAG &DAG) const {
6181   DebugLoc dl = Op.getDebugLoc();
6182   // FP constant to bias correct the final result.
6183   SDValue Bias = DAG.getConstantFP(BitsToDouble(0x4330000000000000ULL),
6184                                    MVT::f64);
6185
6186   // Load the 32-bit value into an XMM register.
6187   SDValue Load = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
6188                              DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
6189                                          Op.getOperand(0),
6190                                          DAG.getIntPtrConstant(0)));
6191
6192   Load = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
6193                      DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2f64, Load),
6194                      DAG.getIntPtrConstant(0));
6195
6196   // Or the load with the bias.
6197   SDValue Or = DAG.getNode(ISD::OR, dl, MVT::v2i64,
6198                            DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64,
6199                                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
6200                                                    MVT::v2f64, Load)),
6201                            DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64,
6202                                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
6203                                                    MVT::v2f64, Bias)));
6204   Or = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
6205                    DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2f64, Or),
6206                    DAG.getIntPtrConstant(0));
6207
6208   // Subtract the bias.
6209   SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::f64, Or, Bias);
6210
6211   // Handle final rounding.
6212   EVT DestVT = Op.getValueType();
6213
6214   if (DestVT.bitsLT(MVT::f64)) {
6215     return DAG.getNode(ISD::FP_ROUND, dl, DestVT, Sub,
6216                        DAG.getIntPtrConstant(0));
6217   } else if (DestVT.bitsGT(MVT::f64)) {
6218     return DAG.getNode(ISD::FP_EXTEND, dl, DestVT, Sub);
6219   }
6220
6221   // Handle final rounding.
6222   return Sub;
6223 }
6224
6225 SDValue X86TargetLowering::LowerUINT_TO_FP(SDValue Op,
6226                                            SelectionDAG &DAG) const {
6227   SDValue N0 = Op.getOperand(0);
6228   DebugLoc dl = Op.getDebugLoc();
6229
6230   // Since UINT_TO_FP is legal (it's marked custom), dag combiner won't
6231   // optimize it to a SINT_TO_FP when the sign bit is known zero. Perform
6232   // the optimization here.
6233   if (DAG.SignBitIsZero(N0))
6234     return DAG.getNode(ISD::SINT_TO_FP, dl, Op.getValueType(), N0);
6235
6236   EVT SrcVT = N0.getValueType();
6237   EVT DstVT = Op.getValueType();
6238   if (SrcVT == MVT::i64 && DstVT == MVT::f64 && X86ScalarSSEf64)
6239     return LowerUINT_TO_FP_i64(Op, DAG);
6240   else if (SrcVT == MVT::i32 && X86ScalarSSEf64)
6241     return LowerUINT_TO_FP_i32(Op, DAG);
6242
6243   // Make a 64-bit buffer, and use it to build an FILD.
6244   SDValue StackSlot = DAG.CreateStackTemporary(MVT::i64);
6245   if (SrcVT == MVT::i32) {
6246     SDValue WordOff = DAG.getConstant(4, getPointerTy());
6247     SDValue OffsetSlot = DAG.getNode(ISD::ADD, dl,
6248                                      getPointerTy(), StackSlot, WordOff);
6249     SDValue Store1 = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
6250                                   StackSlot, NULL, 0, false, false, 0);
6251     SDValue Store2 = DAG.getStore(Store1, dl, DAG.getConstant(0, MVT::i32),
6252                                   OffsetSlot, NULL, 0, false, false, 0);
6253     SDValue Fild = BuildFILD(Op, MVT::i64, Store2, StackSlot, DAG);
6254     return Fild;
6255   }
6256
6257   assert(SrcVT == MVT::i64 && "Unexpected type in UINT_TO_FP");
6258   SDValue Store = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
6259                                 StackSlot, NULL, 0, false, false, 0);
6260   // For i64 source, we need to add the appropriate power of 2 if the input
6261   // was negative.  This is the same as the optimization in
6262   // DAGTypeLegalizer::ExpandIntOp_UNIT_TO_FP, and for it to be safe here,
6263   // we must be careful to do the computation in x87 extended precision, not
6264   // in SSE. (The generic code can't know it's OK to do this, or how to.)
6265   SDVTList Tys = DAG.getVTList(MVT::f80, MVT::Other);
6266   SDValue Ops[] = { Store, StackSlot, DAG.getValueType(MVT::i64) };
6267   SDValue Fild = DAG.getNode(X86ISD::FILD, dl, Tys, Ops, 3);
6268
6269   APInt FF(32, 0x5F800000ULL);
6270
6271   // Check whether the sign bit is set.
6272   SDValue SignSet = DAG.getSetCC(dl, getSetCCResultType(MVT::i64),
6273                                  Op.getOperand(0), DAG.getConstant(0, MVT::i64),
6274                                  ISD::SETLT);
6275
6276   // Build a 64 bit pair (0, FF) in the constant pool, with FF in the lo bits.
6277   SDValue FudgePtr = DAG.getConstantPool(
6278                              ConstantInt::get(*DAG.getContext(), FF.zext(64)),
6279                                          getPointerTy());
6280
6281   // Get a pointer to FF if the sign bit was set, or to 0 otherwise.
6282   SDValue Zero = DAG.getIntPtrConstant(0);
6283   SDValue Four = DAG.getIntPtrConstant(4);
6284   SDValue Offset = DAG.getNode(ISD::SELECT, dl, Zero.getValueType(), SignSet,
6285                                Zero, Four);
6286   FudgePtr = DAG.getNode(ISD::ADD, dl, getPointerTy(), FudgePtr, Offset);
6287
6288   // Load the value out, extending it from f32 to f80.
6289   // FIXME: Avoid the extend by constructing the right constant pool?
6290   SDValue Fudge = DAG.getExtLoad(ISD::EXTLOAD, MVT::f80, dl, DAG.getEntryNode(),
6291                                  FudgePtr, PseudoSourceValue::getConstantPool(),
6292                                  0, MVT::f32, false, false, 4);
6293   // Extend everything to 80 bits to force it to be done on x87.
6294   SDValue Add = DAG.getNode(ISD::FADD, dl, MVT::f80, Fild, Fudge);
6295   return DAG.getNode(ISD::FP_ROUND, dl, DstVT, Add, DAG.getIntPtrConstant(0));
6296 }
6297
6298 std::pair<SDValue,SDValue> X86TargetLowering::
6299 FP_TO_INTHelper(SDValue Op, SelectionDAG &DAG, bool IsSigned) const {
6300   DebugLoc dl = Op.getDebugLoc();
6301
6302   EVT DstTy = Op.getValueType();
6303
6304   if (!IsSigned) {
6305     assert(DstTy == MVT::i32 && "Unexpected FP_TO_UINT");
6306     DstTy = MVT::i64;
6307   }
6308
6309   assert(DstTy.getSimpleVT() <= MVT::i64 &&
6310          DstTy.getSimpleVT() >= MVT::i16 &&
6311          "Unknown FP_TO_SINT to lower!");
6312
6313   // These are really Legal.
6314   if (DstTy == MVT::i32 &&
6315       isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType()))
6316     return std::make_pair(SDValue(), SDValue());
6317   if (Subtarget->is64Bit() &&
6318       DstTy == MVT::i64 &&
6319       isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType()))
6320     return std::make_pair(SDValue(), SDValue());
6321
6322   // We lower FP->sint64 into FISTP64, followed by a load, all to a temporary
6323   // stack slot.
6324   MachineFunction &MF = DAG.getMachineFunction();
6325   unsigned MemSize = DstTy.getSizeInBits()/8;
6326   int SSFI = MF.getFrameInfo()->CreateStackObject(MemSize, MemSize, false);
6327   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
6328
6329   unsigned Opc;
6330   switch (DstTy.getSimpleVT().SimpleTy) {
6331   default: llvm_unreachable("Invalid FP_TO_SINT to lower!");
6332   case MVT::i16: Opc = X86ISD::FP_TO_INT16_IN_MEM; break;
6333   case MVT::i32: Opc = X86ISD::FP_TO_INT32_IN_MEM; break;
6334   case MVT::i64: Opc = X86ISD::FP_TO_INT64_IN_MEM; break;
6335   }
6336
6337   SDValue Chain = DAG.getEntryNode();
6338   SDValue Value = Op.getOperand(0);
6339   if (isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType())) {
6340     assert(DstTy == MVT::i64 && "Invalid FP_TO_SINT to lower!");
6341     Chain = DAG.getStore(Chain, dl, Value, StackSlot,
6342                          PseudoSourceValue::getFixedStack(SSFI), 0,
6343                          false, false, 0);
6344     SDVTList Tys = DAG.getVTList(Op.getOperand(0).getValueType(), MVT::Other);
6345     SDValue Ops[] = {
6346       Chain, StackSlot, DAG.getValueType(Op.getOperand(0).getValueType())
6347     };
6348     Value = DAG.getNode(X86ISD::FLD, dl, Tys, Ops, 3);
6349     Chain = Value.getValue(1);
6350     SSFI = MF.getFrameInfo()->CreateStackObject(MemSize, MemSize, false);
6351     StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
6352   }
6353
6354   // Build the FP_TO_INT*_IN_MEM
6355   SDValue Ops[] = { Chain, Value, StackSlot };
6356   SDValue FIST = DAG.getNode(Opc, dl, MVT::Other, Ops, 3);
6357
6358   return std::make_pair(FIST, StackSlot);
6359 }
6360
6361 SDValue X86TargetLowering::LowerFP_TO_SINT(SDValue Op,
6362                                            SelectionDAG &DAG) const {
6363   if (Op.getValueType().isVector()) {
6364     if (Op.getValueType() == MVT::v2i32 &&
6365         Op.getOperand(0).getValueType() == MVT::v2f64) {
6366       return Op;
6367     }
6368     return SDValue();
6369   }
6370
6371   std::pair<SDValue,SDValue> Vals = FP_TO_INTHelper(Op, DAG, true);
6372   SDValue FIST = Vals.first, StackSlot = Vals.second;
6373   // If FP_TO_INTHelper failed, the node is actually supposed to be Legal.
6374   if (FIST.getNode() == 0) return Op;
6375
6376   // Load the result.
6377   return DAG.getLoad(Op.getValueType(), Op.getDebugLoc(),
6378                      FIST, StackSlot, NULL, 0, false, false, 0);
6379 }
6380
6381 SDValue X86TargetLowering::LowerFP_TO_UINT(SDValue Op,
6382                                            SelectionDAG &DAG) const {
6383   std::pair<SDValue,SDValue> Vals = FP_TO_INTHelper(Op, DAG, false);
6384   SDValue FIST = Vals.first, StackSlot = Vals.second;
6385   assert(FIST.getNode() && "Unexpected failure");
6386
6387   // Load the result.
6388   return DAG.getLoad(Op.getValueType(), Op.getDebugLoc(),
6389                      FIST, StackSlot, NULL, 0, false, false, 0);
6390 }
6391
6392 SDValue X86TargetLowering::LowerFABS(SDValue Op,
6393                                      SelectionDAG &DAG) const {
6394   LLVMContext *Context = DAG.getContext();
6395   DebugLoc dl = Op.getDebugLoc();
6396   EVT VT = Op.getValueType();
6397   EVT EltVT = VT;
6398   if (VT.isVector())
6399     EltVT = VT.getVectorElementType();
6400   std::vector<Constant*> CV;
6401   if (EltVT == MVT::f64) {
6402     Constant *C = ConstantFP::get(*Context, APFloat(APInt(64, ~(1ULL << 63))));
6403     CV.push_back(C);
6404     CV.push_back(C);
6405   } else {
6406     Constant *C = ConstantFP::get(*Context, APFloat(APInt(32, ~(1U << 31))));
6407     CV.push_back(C);
6408     CV.push_back(C);
6409     CV.push_back(C);
6410     CV.push_back(C);
6411   }
6412   Constant *C = ConstantVector::get(CV);
6413   SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
6414   SDValue Mask = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
6415                              PseudoSourceValue::getConstantPool(), 0,
6416                              false, false, 16);
6417   return DAG.getNode(X86ISD::FAND, dl, VT, Op.getOperand(0), Mask);
6418 }
6419
6420 SDValue X86TargetLowering::LowerFNEG(SDValue Op, SelectionDAG &DAG) const {
6421   LLVMContext *Context = DAG.getContext();
6422   DebugLoc dl = Op.getDebugLoc();
6423   EVT VT = Op.getValueType();
6424   EVT EltVT = VT;
6425   if (VT.isVector())
6426     EltVT = VT.getVectorElementType();
6427   std::vector<Constant*> CV;
6428   if (EltVT == MVT::f64) {
6429     Constant *C = ConstantFP::get(*Context, APFloat(APInt(64, 1ULL << 63)));
6430     CV.push_back(C);
6431     CV.push_back(C);
6432   } else {
6433     Constant *C = ConstantFP::get(*Context, APFloat(APInt(32, 1U << 31)));
6434     CV.push_back(C);
6435     CV.push_back(C);
6436     CV.push_back(C);
6437     CV.push_back(C);
6438   }
6439   Constant *C = ConstantVector::get(CV);
6440   SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
6441   SDValue Mask = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
6442                              PseudoSourceValue::getConstantPool(), 0,
6443                              false, false, 16);
6444   if (VT.isVector()) {
6445     return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
6446                        DAG.getNode(ISD::XOR, dl, MVT::v2i64,
6447                     DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64,
6448                                 Op.getOperand(0)),
6449                     DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64, Mask)));
6450   } else {
6451     return DAG.getNode(X86ISD::FXOR, dl, VT, Op.getOperand(0), Mask);
6452   }
6453 }
6454
6455 SDValue X86TargetLowering::LowerFCOPYSIGN(SDValue Op, SelectionDAG &DAG) const {
6456   LLVMContext *Context = DAG.getContext();
6457   SDValue Op0 = Op.getOperand(0);
6458   SDValue Op1 = Op.getOperand(1);
6459   DebugLoc dl = Op.getDebugLoc();
6460   EVT VT = Op.getValueType();
6461   EVT SrcVT = Op1.getValueType();
6462
6463   // If second operand is smaller, extend it first.
6464   if (SrcVT.bitsLT(VT)) {
6465     Op1 = DAG.getNode(ISD::FP_EXTEND, dl, VT, Op1);
6466     SrcVT = VT;
6467   }
6468   // And if it is bigger, shrink it first.
6469   if (SrcVT.bitsGT(VT)) {
6470     Op1 = DAG.getNode(ISD::FP_ROUND, dl, VT, Op1, DAG.getIntPtrConstant(1));
6471     SrcVT = VT;
6472   }
6473
6474   // At this point the operands and the result should have the same
6475   // type, and that won't be f80 since that is not custom lowered.
6476
6477   // First get the sign bit of second operand.
6478   std::vector<Constant*> CV;
6479   if (SrcVT == MVT::f64) {
6480     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, 1ULL << 63))));
6481     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, 0))));
6482   } else {
6483     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 1U << 31))));
6484     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
6485     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
6486     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
6487   }
6488   Constant *C = ConstantVector::get(CV);
6489   SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
6490   SDValue Mask1 = DAG.getLoad(SrcVT, dl, DAG.getEntryNode(), CPIdx,
6491                               PseudoSourceValue::getConstantPool(), 0,
6492                               false, false, 16);
6493   SDValue SignBit = DAG.getNode(X86ISD::FAND, dl, SrcVT, Op1, Mask1);
6494
6495   // Shift sign bit right or left if the two operands have different types.
6496   if (SrcVT.bitsGT(VT)) {
6497     // Op0 is MVT::f32, Op1 is MVT::f64.
6498     SignBit = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2f64, SignBit);
6499     SignBit = DAG.getNode(X86ISD::FSRL, dl, MVT::v2f64, SignBit,
6500                           DAG.getConstant(32, MVT::i32));
6501     SignBit = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v4f32, SignBit);
6502     SignBit = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f32, SignBit,
6503                           DAG.getIntPtrConstant(0));
6504   }
6505
6506   // Clear first operand sign bit.
6507   CV.clear();
6508   if (VT == MVT::f64) {
6509     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, ~(1ULL << 63)))));
6510     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, 0))));
6511   } else {
6512     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, ~(1U << 31)))));
6513     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
6514     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
6515     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
6516   }
6517   C = ConstantVector::get(CV);
6518   CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
6519   SDValue Mask2 = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
6520                               PseudoSourceValue::getConstantPool(), 0,
6521                               false, false, 16);
6522   SDValue Val = DAG.getNode(X86ISD::FAND, dl, VT, Op0, Mask2);
6523
6524   // Or the value with the sign bit.
6525   return DAG.getNode(X86ISD::FOR, dl, VT, Val, SignBit);
6526 }
6527
6528 /// Emit nodes that will be selected as "test Op0,Op0", or something
6529 /// equivalent.
6530 SDValue X86TargetLowering::EmitTest(SDValue Op, unsigned X86CC,
6531                                     SelectionDAG &DAG) const {
6532   DebugLoc dl = Op.getDebugLoc();
6533
6534   // CF and OF aren't always set the way we want. Determine which
6535   // of these we need.
6536   bool NeedCF = false;
6537   bool NeedOF = false;
6538   switch (X86CC) {
6539   default: break;
6540   case X86::COND_A: case X86::COND_AE:
6541   case X86::COND_B: case X86::COND_BE:
6542     NeedCF = true;
6543     break;
6544   case X86::COND_G: case X86::COND_GE:
6545   case X86::COND_L: case X86::COND_LE:
6546   case X86::COND_O: case X86::COND_NO:
6547     NeedOF = true;
6548     break;
6549   }
6550
6551   // See if we can use the EFLAGS value from the operand instead of
6552   // doing a separate TEST. TEST always sets OF and CF to 0, so unless
6553   // we prove that the arithmetic won't overflow, we can't use OF or CF.
6554   if (Op.getResNo() != 0 || NeedOF || NeedCF)
6555     // Emit a CMP with 0, which is the TEST pattern.
6556     return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op,
6557                        DAG.getConstant(0, Op.getValueType()));
6558
6559   unsigned Opcode = 0;
6560   unsigned NumOperands = 0;
6561   switch (Op.getNode()->getOpcode()) {
6562   case ISD::ADD:
6563     // Due to an isel shortcoming, be conservative if this add is likely to be
6564     // selected as part of a load-modify-store instruction. When the root node
6565     // in a match is a store, isel doesn't know how to remap non-chain non-flag
6566     // uses of other nodes in the match, such as the ADD in this case. This
6567     // leads to the ADD being left around and reselected, with the result being
6568     // two adds in the output.  Alas, even if none our users are stores, that
6569     // doesn't prove we're O.K.  Ergo, if we have any parents that aren't
6570     // CopyToReg or SETCC, eschew INC/DEC.  A better fix seems to require
6571     // climbing the DAG back to the root, and it doesn't seem to be worth the
6572     // effort.
6573     for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
6574            UE = Op.getNode()->use_end(); UI != UE; ++UI)
6575       if (UI->getOpcode() != ISD::CopyToReg && UI->getOpcode() != ISD::SETCC)
6576         goto default_case;
6577
6578     if (ConstantSDNode *C =
6579         dyn_cast<ConstantSDNode>(Op.getNode()->getOperand(1))) {
6580       // An add of one will be selected as an INC.
6581       if (C->getAPIntValue() == 1) {
6582         Opcode = X86ISD::INC;
6583         NumOperands = 1;
6584         break;
6585       }
6586
6587       // An add of negative one (subtract of one) will be selected as a DEC.
6588       if (C->getAPIntValue().isAllOnesValue()) {
6589         Opcode = X86ISD::DEC;
6590         NumOperands = 1;
6591         break;
6592       }
6593     }
6594
6595     // Otherwise use a regular EFLAGS-setting add.
6596     Opcode = X86ISD::ADD;
6597     NumOperands = 2;
6598     break;
6599   case ISD::AND: {
6600     // If the primary and result isn't used, don't bother using X86ISD::AND,
6601     // because a TEST instruction will be better.
6602     bool NonFlagUse = false;
6603     for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
6604            UE = Op.getNode()->use_end(); UI != UE; ++UI) {
6605       SDNode *User = *UI;
6606       unsigned UOpNo = UI.getOperandNo();
6607       if (User->getOpcode() == ISD::TRUNCATE && User->hasOneUse()) {
6608         // Look pass truncate.
6609         UOpNo = User->use_begin().getOperandNo();
6610         User = *User->use_begin();
6611       }
6612
6613       if (User->getOpcode() != ISD::BRCOND &&
6614           User->getOpcode() != ISD::SETCC &&
6615           (User->getOpcode() != ISD::SELECT || UOpNo != 0)) {
6616         NonFlagUse = true;
6617         break;
6618       }
6619     }
6620
6621     if (!NonFlagUse)
6622       break;
6623   }
6624     // FALL THROUGH
6625   case ISD::SUB:
6626   case ISD::OR:
6627   case ISD::XOR:
6628     // Due to the ISEL shortcoming noted above, be conservative if this op is
6629     // likely to be selected as part of a load-modify-store instruction.
6630     for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
6631            UE = Op.getNode()->use_end(); UI != UE; ++UI)
6632       if (UI->getOpcode() == ISD::STORE)
6633         goto default_case;
6634
6635     // Otherwise use a regular EFLAGS-setting instruction.
6636     switch (Op.getNode()->getOpcode()) {
6637     default: llvm_unreachable("unexpected operator!");
6638     case ISD::SUB: Opcode = X86ISD::SUB; break;
6639     case ISD::OR:  Opcode = X86ISD::OR;  break;
6640     case ISD::XOR: Opcode = X86ISD::XOR; break;
6641     case ISD::AND: Opcode = X86ISD::AND; break;
6642     }
6643
6644     NumOperands = 2;
6645     break;
6646   case X86ISD::ADD:
6647   case X86ISD::SUB:
6648   case X86ISD::INC:
6649   case X86ISD::DEC:
6650   case X86ISD::OR:
6651   case X86ISD::XOR:
6652   case X86ISD::AND:
6653     return SDValue(Op.getNode(), 1);
6654   default:
6655   default_case:
6656     break;
6657   }
6658
6659   if (Opcode == 0)
6660     // Emit a CMP with 0, which is the TEST pattern.
6661     return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op,
6662                        DAG.getConstant(0, Op.getValueType()));
6663
6664   SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::i32);
6665   SmallVector<SDValue, 4> Ops;
6666   for (unsigned i = 0; i != NumOperands; ++i)
6667     Ops.push_back(Op.getOperand(i));
6668
6669   SDValue New = DAG.getNode(Opcode, dl, VTs, &Ops[0], NumOperands);
6670   DAG.ReplaceAllUsesWith(Op, New);
6671   return SDValue(New.getNode(), 1);
6672 }
6673
6674 /// Emit nodes that will be selected as "cmp Op0,Op1", or something
6675 /// equivalent.
6676 SDValue X86TargetLowering::EmitCmp(SDValue Op0, SDValue Op1, unsigned X86CC,
6677                                    SelectionDAG &DAG) const {
6678   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op1))
6679     if (C->getAPIntValue() == 0)
6680       return EmitTest(Op0, X86CC, DAG);
6681
6682   DebugLoc dl = Op0.getDebugLoc();
6683   return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op0, Op1);
6684 }
6685
6686 /// LowerToBT - Result of 'and' is compared against zero. Turn it into a BT node
6687 /// if it's possible.
6688 SDValue X86TargetLowering::LowerToBT(SDValue And, ISD::CondCode CC,
6689                                      DebugLoc dl, SelectionDAG &DAG) const {
6690   SDValue Op0 = And.getOperand(0);
6691   SDValue Op1 = And.getOperand(1);
6692   if (Op0.getOpcode() == ISD::TRUNCATE)
6693     Op0 = Op0.getOperand(0);
6694   if (Op1.getOpcode() == ISD::TRUNCATE)
6695     Op1 = Op1.getOperand(0);
6696
6697   SDValue LHS, RHS;
6698   if (Op1.getOpcode() == ISD::SHL)
6699     std::swap(Op0, Op1);
6700   if (Op0.getOpcode() == ISD::SHL) {
6701     if (ConstantSDNode *And00C = dyn_cast<ConstantSDNode>(Op0.getOperand(0)))
6702       if (And00C->getZExtValue() == 1) {
6703         // If we looked past a truncate, check that it's only truncating away
6704         // known zeros.
6705         unsigned BitWidth = Op0.getValueSizeInBits();
6706         unsigned AndBitWidth = And.getValueSizeInBits();
6707         if (BitWidth > AndBitWidth) {
6708           APInt Mask = APInt::getAllOnesValue(BitWidth), Zeros, Ones;
6709           DAG.ComputeMaskedBits(Op0, Mask, Zeros, Ones);
6710           if (Zeros.countLeadingOnes() < BitWidth - AndBitWidth)
6711             return SDValue();
6712         }
6713         LHS = Op1;
6714         RHS = Op0.getOperand(1);
6715       }
6716   } else if (Op1.getOpcode() == ISD::Constant) {
6717     ConstantSDNode *AndRHS = cast<ConstantSDNode>(Op1);
6718     SDValue AndLHS = Op0;
6719     if (AndRHS->getZExtValue() == 1 && AndLHS.getOpcode() == ISD::SRL) {
6720       LHS = AndLHS.getOperand(0);
6721       RHS = AndLHS.getOperand(1);
6722     }
6723   }
6724
6725   if (LHS.getNode()) {
6726     // If LHS is i8, promote it to i32 with any_extend.  There is no i8 BT
6727     // instruction.  Since the shift amount is in-range-or-undefined, we know
6728     // that doing a bittest on the i32 value is ok.  We extend to i32 because
6729     // the encoding for the i16 version is larger than the i32 version.
6730     // Also promote i16 to i32 for performance / code size reason.
6731     if (LHS.getValueType() == MVT::i8 ||
6732         LHS.getValueType() == MVT::i16)
6733       LHS = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, LHS);
6734
6735     // If the operand types disagree, extend the shift amount to match.  Since
6736     // BT ignores high bits (like shifts) we can use anyextend.
6737     if (LHS.getValueType() != RHS.getValueType())
6738       RHS = DAG.getNode(ISD::ANY_EXTEND, dl, LHS.getValueType(), RHS);
6739
6740     SDValue BT = DAG.getNode(X86ISD::BT, dl, MVT::i32, LHS, RHS);
6741     unsigned Cond = CC == ISD::SETEQ ? X86::COND_AE : X86::COND_B;
6742     return DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
6743                        DAG.getConstant(Cond, MVT::i8), BT);
6744   }
6745
6746   return SDValue();
6747 }
6748
6749 SDValue X86TargetLowering::LowerSETCC(SDValue Op, SelectionDAG &DAG) const {
6750   assert(Op.getValueType() == MVT::i8 && "SetCC type must be 8-bit integer");
6751   SDValue Op0 = Op.getOperand(0);
6752   SDValue Op1 = Op.getOperand(1);
6753   DebugLoc dl = Op.getDebugLoc();
6754   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
6755
6756   // Optimize to BT if possible.
6757   // Lower (X & (1 << N)) == 0 to BT(X, N).
6758   // Lower ((X >>u N) & 1) != 0 to BT(X, N).
6759   // Lower ((X >>s N) & 1) != 0 to BT(X, N).
6760   if (Op0.getOpcode() == ISD::AND &&
6761       Op0.hasOneUse() &&
6762       Op1.getOpcode() == ISD::Constant &&
6763       cast<ConstantSDNode>(Op1)->isNullValue() &&
6764       (CC == ISD::SETEQ || CC == ISD::SETNE)) {
6765     SDValue NewSetCC = LowerToBT(Op0, CC, dl, DAG);
6766     if (NewSetCC.getNode())
6767       return NewSetCC;
6768   }
6769
6770   // Look for "(setcc) == / != 1" to avoid unncessary setcc.
6771   if (Op0.getOpcode() == X86ISD::SETCC &&
6772       Op1.getOpcode() == ISD::Constant &&
6773       (cast<ConstantSDNode>(Op1)->getZExtValue() == 1 ||
6774        cast<ConstantSDNode>(Op1)->isNullValue()) &&
6775       (CC == ISD::SETEQ || CC == ISD::SETNE)) {
6776     X86::CondCode CCode = (X86::CondCode)Op0.getConstantOperandVal(0);
6777     bool Invert = (CC == ISD::SETNE) ^
6778       cast<ConstantSDNode>(Op1)->isNullValue();
6779     if (Invert)
6780       CCode = X86::GetOppositeBranchCondition(CCode);
6781     return DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
6782                        DAG.getConstant(CCode, MVT::i8), Op0.getOperand(1));
6783   }
6784
6785   bool isFP = Op1.getValueType().isFloatingPoint();
6786   unsigned X86CC = TranslateX86CC(CC, isFP, Op0, Op1, DAG);
6787   if (X86CC == X86::COND_INVALID)
6788     return SDValue();
6789
6790   SDValue Cond = EmitCmp(Op0, Op1, X86CC, DAG);
6791
6792   // Use sbb x, x to materialize carry bit into a GPR.
6793   if (X86CC == X86::COND_B)
6794     return DAG.getNode(ISD::AND, dl, MVT::i8,
6795                        DAG.getNode(X86ISD::SETCC_CARRY, dl, MVT::i8,
6796                                    DAG.getConstant(X86CC, MVT::i8), Cond),
6797                        DAG.getConstant(1, MVT::i8));
6798
6799   return DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
6800                      DAG.getConstant(X86CC, MVT::i8), Cond);
6801 }
6802
6803 SDValue X86TargetLowering::LowerVSETCC(SDValue Op, SelectionDAG &DAG) const {
6804   SDValue Cond;
6805   SDValue Op0 = Op.getOperand(0);
6806   SDValue Op1 = Op.getOperand(1);
6807   SDValue CC = Op.getOperand(2);
6808   EVT VT = Op.getValueType();
6809   ISD::CondCode SetCCOpcode = cast<CondCodeSDNode>(CC)->get();
6810   bool isFP = Op.getOperand(1).getValueType().isFloatingPoint();
6811   DebugLoc dl = Op.getDebugLoc();
6812
6813   if (isFP) {
6814     unsigned SSECC = 8;
6815     EVT VT0 = Op0.getValueType();
6816     assert(VT0 == MVT::v4f32 || VT0 == MVT::v2f64);
6817     unsigned Opc = VT0 == MVT::v4f32 ? X86ISD::CMPPS : X86ISD::CMPPD;
6818     bool Swap = false;
6819
6820     switch (SetCCOpcode) {
6821     default: break;
6822     case ISD::SETOEQ:
6823     case ISD::SETEQ:  SSECC = 0; break;
6824     case ISD::SETOGT:
6825     case ISD::SETGT: Swap = true; // Fallthrough
6826     case ISD::SETLT:
6827     case ISD::SETOLT: SSECC = 1; break;
6828     case ISD::SETOGE:
6829     case ISD::SETGE: Swap = true; // Fallthrough
6830     case ISD::SETLE:
6831     case ISD::SETOLE: SSECC = 2; break;
6832     case ISD::SETUO:  SSECC = 3; break;
6833     case ISD::SETUNE:
6834     case ISD::SETNE:  SSECC = 4; break;
6835     case ISD::SETULE: Swap = true;
6836     case ISD::SETUGE: SSECC = 5; break;
6837     case ISD::SETULT: Swap = true;
6838     case ISD::SETUGT: SSECC = 6; break;
6839     case ISD::SETO:   SSECC = 7; break;
6840     }
6841     if (Swap)
6842       std::swap(Op0, Op1);
6843
6844     // In the two special cases we can't handle, emit two comparisons.
6845     if (SSECC == 8) {
6846       if (SetCCOpcode == ISD::SETUEQ) {
6847         SDValue UNORD, EQ;
6848         UNORD = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(3, MVT::i8));
6849         EQ = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(0, MVT::i8));
6850         return DAG.getNode(ISD::OR, dl, VT, UNORD, EQ);
6851       }
6852       else if (SetCCOpcode == ISD::SETONE) {
6853         SDValue ORD, NEQ;
6854         ORD = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(7, MVT::i8));
6855         NEQ = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(4, MVT::i8));
6856         return DAG.getNode(ISD::AND, dl, VT, ORD, NEQ);
6857       }
6858       llvm_unreachable("Illegal FP comparison");
6859     }
6860     // Handle all other FP comparisons here.
6861     return DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(SSECC, MVT::i8));
6862   }
6863
6864   // We are handling one of the integer comparisons here.  Since SSE only has
6865   // GT and EQ comparisons for integer, swapping operands and multiple
6866   // operations may be required for some comparisons.
6867   unsigned Opc = 0, EQOpc = 0, GTOpc = 0;
6868   bool Swap = false, Invert = false, FlipSigns = false;
6869
6870   switch (VT.getSimpleVT().SimpleTy) {
6871   default: break;
6872   case MVT::v8i8:
6873   case MVT::v16i8: EQOpc = X86ISD::PCMPEQB; GTOpc = X86ISD::PCMPGTB; break;
6874   case MVT::v4i16:
6875   case MVT::v8i16: EQOpc = X86ISD::PCMPEQW; GTOpc = X86ISD::PCMPGTW; break;
6876   case MVT::v2i32:
6877   case MVT::v4i32: EQOpc = X86ISD::PCMPEQD; GTOpc = X86ISD::PCMPGTD; break;
6878   case MVT::v2i64: EQOpc = X86ISD::PCMPEQQ; GTOpc = X86ISD::PCMPGTQ; break;
6879   }
6880
6881   switch (SetCCOpcode) {
6882   default: break;
6883   case ISD::SETNE:  Invert = true;
6884   case ISD::SETEQ:  Opc = EQOpc; break;
6885   case ISD::SETLT:  Swap = true;
6886   case ISD::SETGT:  Opc = GTOpc; break;
6887   case ISD::SETGE:  Swap = true;
6888   case ISD::SETLE:  Opc = GTOpc; Invert = true; break;
6889   case ISD::SETULT: Swap = true;
6890   case ISD::SETUGT: Opc = GTOpc; FlipSigns = true; break;
6891   case ISD::SETUGE: Swap = true;
6892   case ISD::SETULE: Opc = GTOpc; FlipSigns = true; Invert = true; break;
6893   }
6894   if (Swap)
6895     std::swap(Op0, Op1);
6896
6897   // Since SSE has no unsigned integer comparisons, we need to flip  the sign
6898   // bits of the inputs before performing those operations.
6899   if (FlipSigns) {
6900     EVT EltVT = VT.getVectorElementType();
6901     SDValue SignBit = DAG.getConstant(APInt::getSignBit(EltVT.getSizeInBits()),
6902                                       EltVT);
6903     std::vector<SDValue> SignBits(VT.getVectorNumElements(), SignBit);
6904     SDValue SignVec = DAG.getNode(ISD::BUILD_VECTOR, dl, VT, &SignBits[0],
6905                                     SignBits.size());
6906     Op0 = DAG.getNode(ISD::XOR, dl, VT, Op0, SignVec);
6907     Op1 = DAG.getNode(ISD::XOR, dl, VT, Op1, SignVec);
6908   }
6909
6910   SDValue Result = DAG.getNode(Opc, dl, VT, Op0, Op1);
6911
6912   // If the logical-not of the result is required, perform that now.
6913   if (Invert)
6914     Result = DAG.getNOT(dl, Result, VT);
6915
6916   return Result;
6917 }
6918
6919 // isX86LogicalCmp - Return true if opcode is a X86 logical comparison.
6920 static bool isX86LogicalCmp(SDValue Op) {
6921   unsigned Opc = Op.getNode()->getOpcode();
6922   if (Opc == X86ISD::CMP || Opc == X86ISD::COMI || Opc == X86ISD::UCOMI)
6923     return true;
6924   if (Op.getResNo() == 1 &&
6925       (Opc == X86ISD::ADD ||
6926        Opc == X86ISD::SUB ||
6927        Opc == X86ISD::SMUL ||
6928        Opc == X86ISD::UMUL ||
6929        Opc == X86ISD::INC ||
6930        Opc == X86ISD::DEC ||
6931        Opc == X86ISD::OR ||
6932        Opc == X86ISD::XOR ||
6933        Opc == X86ISD::AND))
6934     return true;
6935
6936   return false;
6937 }
6938
6939 SDValue X86TargetLowering::LowerSELECT(SDValue Op, SelectionDAG &DAG) const {
6940   bool addTest = true;
6941   SDValue Cond  = Op.getOperand(0);
6942   DebugLoc dl = Op.getDebugLoc();
6943   SDValue CC;
6944
6945   if (Cond.getOpcode() == ISD::SETCC) {
6946     SDValue NewCond = LowerSETCC(Cond, DAG);
6947     if (NewCond.getNode())
6948       Cond = NewCond;
6949   }
6950
6951   // (select (x == 0), -1, 0) -> (sign_bit (x - 1))
6952   SDValue Op1 = Op.getOperand(1);
6953   SDValue Op2 = Op.getOperand(2);
6954   if (Cond.getOpcode() == X86ISD::SETCC &&
6955       cast<ConstantSDNode>(Cond.getOperand(0))->getZExtValue() == X86::COND_E) {
6956     SDValue Cmp = Cond.getOperand(1);
6957     if (Cmp.getOpcode() == X86ISD::CMP) {
6958       ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(Op1);
6959       ConstantSDNode *N2C = dyn_cast<ConstantSDNode>(Op2);
6960       ConstantSDNode *RHSC =
6961         dyn_cast<ConstantSDNode>(Cmp.getOperand(1).getNode());
6962       if (N1C && N1C->isAllOnesValue() &&
6963           N2C && N2C->isNullValue() &&
6964           RHSC && RHSC->isNullValue()) {
6965         SDValue CmpOp0 = Cmp.getOperand(0);
6966         Cmp = DAG.getNode(X86ISD::CMP, dl, MVT::i32,
6967                           CmpOp0, DAG.getConstant(1, CmpOp0.getValueType()));
6968         return DAG.getNode(X86ISD::SETCC_CARRY, dl, Op.getValueType(),
6969                            DAG.getConstant(X86::COND_B, MVT::i8), Cmp);
6970       }
6971     }
6972   }
6973
6974   // Look pass (and (setcc_carry (cmp ...)), 1).
6975   if (Cond.getOpcode() == ISD::AND &&
6976       Cond.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY) {
6977     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Cond.getOperand(1));
6978     if (C && C->getAPIntValue() == 1)
6979       Cond = Cond.getOperand(0);
6980   }
6981
6982   // If condition flag is set by a X86ISD::CMP, then use it as the condition
6983   // setting operand in place of the X86ISD::SETCC.
6984   if (Cond.getOpcode() == X86ISD::SETCC ||
6985       Cond.getOpcode() == X86ISD::SETCC_CARRY) {
6986     CC = Cond.getOperand(0);
6987
6988     SDValue Cmp = Cond.getOperand(1);
6989     unsigned Opc = Cmp.getOpcode();
6990     EVT VT = Op.getValueType();
6991
6992     bool IllegalFPCMov = false;
6993     if (VT.isFloatingPoint() && !VT.isVector() &&
6994         !isScalarFPTypeInSSEReg(VT))  // FPStack?
6995       IllegalFPCMov = !hasFPCMov(cast<ConstantSDNode>(CC)->getSExtValue());
6996
6997     if ((isX86LogicalCmp(Cmp) && !IllegalFPCMov) ||
6998         Opc == X86ISD::BT) { // FIXME
6999       Cond = Cmp;
7000       addTest = false;
7001     }
7002   }
7003
7004   if (addTest) {
7005     // Look pass the truncate.
7006     if (Cond.getOpcode() == ISD::TRUNCATE)
7007       Cond = Cond.getOperand(0);
7008
7009     // We know the result of AND is compared against zero. Try to match
7010     // it to BT.
7011     if (Cond.getOpcode() == ISD::AND && Cond.hasOneUse()) {
7012       SDValue NewSetCC = LowerToBT(Cond, ISD::SETNE, dl, DAG);
7013       if (NewSetCC.getNode()) {
7014         CC = NewSetCC.getOperand(0);
7015         Cond = NewSetCC.getOperand(1);
7016         addTest = false;
7017       }
7018     }
7019   }
7020
7021   if (addTest) {
7022     CC = DAG.getConstant(X86::COND_NE, MVT::i8);
7023     Cond = EmitTest(Cond, X86::COND_NE, DAG);
7024   }
7025
7026   // X86ISD::CMOV means set the result (which is operand 1) to the RHS if
7027   // condition is true.
7028   SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::Flag);
7029   SDValue Ops[] = { Op2, Op1, CC, Cond };
7030   return DAG.getNode(X86ISD::CMOV, dl, VTs, Ops, array_lengthof(Ops));
7031 }
7032
7033 // isAndOrOfSingleUseSetCCs - Return true if node is an ISD::AND or
7034 // ISD::OR of two X86ISD::SETCC nodes each of which has no other use apart
7035 // from the AND / OR.
7036 static bool isAndOrOfSetCCs(SDValue Op, unsigned &Opc) {
7037   Opc = Op.getOpcode();
7038   if (Opc != ISD::OR && Opc != ISD::AND)
7039     return false;
7040   return (Op.getOperand(0).getOpcode() == X86ISD::SETCC &&
7041           Op.getOperand(0).hasOneUse() &&
7042           Op.getOperand(1).getOpcode() == X86ISD::SETCC &&
7043           Op.getOperand(1).hasOneUse());
7044 }
7045
7046 // isXor1OfSetCC - Return true if node is an ISD::XOR of a X86ISD::SETCC and
7047 // 1 and that the SETCC node has a single use.
7048 static bool isXor1OfSetCC(SDValue Op) {
7049   if (Op.getOpcode() != ISD::XOR)
7050     return false;
7051   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(Op.getOperand(1));
7052   if (N1C && N1C->getAPIntValue() == 1) {
7053     return Op.getOperand(0).getOpcode() == X86ISD::SETCC &&
7054       Op.getOperand(0).hasOneUse();
7055   }
7056   return false;
7057 }
7058
7059 SDValue X86TargetLowering::LowerBRCOND(SDValue Op, SelectionDAG &DAG) const {
7060   bool addTest = true;
7061   SDValue Chain = Op.getOperand(0);
7062   SDValue Cond  = Op.getOperand(1);
7063   SDValue Dest  = Op.getOperand(2);
7064   DebugLoc dl = Op.getDebugLoc();
7065   SDValue CC;
7066
7067   if (Cond.getOpcode() == ISD::SETCC) {
7068     SDValue NewCond = LowerSETCC(Cond, DAG);
7069     if (NewCond.getNode())
7070       Cond = NewCond;
7071   }
7072 #if 0
7073   // FIXME: LowerXALUO doesn't handle these!!
7074   else if (Cond.getOpcode() == X86ISD::ADD  ||
7075            Cond.getOpcode() == X86ISD::SUB  ||
7076            Cond.getOpcode() == X86ISD::SMUL ||
7077            Cond.getOpcode() == X86ISD::UMUL)
7078     Cond = LowerXALUO(Cond, DAG);
7079 #endif
7080
7081   // Look pass (and (setcc_carry (cmp ...)), 1).
7082   if (Cond.getOpcode() == ISD::AND &&
7083       Cond.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY) {
7084     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Cond.getOperand(1));
7085     if (C && C->getAPIntValue() == 1)
7086       Cond = Cond.getOperand(0);
7087   }
7088
7089   // If condition flag is set by a X86ISD::CMP, then use it as the condition
7090   // setting operand in place of the X86ISD::SETCC.
7091   if (Cond.getOpcode() == X86ISD::SETCC ||
7092       Cond.getOpcode() == X86ISD::SETCC_CARRY) {
7093     CC = Cond.getOperand(0);
7094
7095     SDValue Cmp = Cond.getOperand(1);
7096     unsigned Opc = Cmp.getOpcode();
7097     // FIXME: WHY THE SPECIAL CASING OF LogicalCmp??
7098     if (isX86LogicalCmp(Cmp) || Opc == X86ISD::BT) {
7099       Cond = Cmp;
7100       addTest = false;
7101     } else {
7102       switch (cast<ConstantSDNode>(CC)->getZExtValue()) {
7103       default: break;
7104       case X86::COND_O:
7105       case X86::COND_B:
7106         // These can only come from an arithmetic instruction with overflow,
7107         // e.g. SADDO, UADDO.
7108         Cond = Cond.getNode()->getOperand(1);
7109         addTest = false;
7110         break;
7111       }
7112     }
7113   } else {
7114     unsigned CondOpc;
7115     if (Cond.hasOneUse() && isAndOrOfSetCCs(Cond, CondOpc)) {
7116       SDValue Cmp = Cond.getOperand(0).getOperand(1);
7117       if (CondOpc == ISD::OR) {
7118         // Also, recognize the pattern generated by an FCMP_UNE. We can emit
7119         // two branches instead of an explicit OR instruction with a
7120         // separate test.
7121         if (Cmp == Cond.getOperand(1).getOperand(1) &&
7122             isX86LogicalCmp(Cmp)) {
7123           CC = Cond.getOperand(0).getOperand(0);
7124           Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
7125                               Chain, Dest, CC, Cmp);
7126           CC = Cond.getOperand(1).getOperand(0);
7127           Cond = Cmp;
7128           addTest = false;
7129         }
7130       } else { // ISD::AND
7131         // Also, recognize the pattern generated by an FCMP_OEQ. We can emit
7132         // two branches instead of an explicit AND instruction with a
7133         // separate test. However, we only do this if this block doesn't
7134         // have a fall-through edge, because this requires an explicit
7135         // jmp when the condition is false.
7136         if (Cmp == Cond.getOperand(1).getOperand(1) &&
7137             isX86LogicalCmp(Cmp) &&
7138             Op.getNode()->hasOneUse()) {
7139           X86::CondCode CCode =
7140             (X86::CondCode)Cond.getOperand(0).getConstantOperandVal(0);
7141           CCode = X86::GetOppositeBranchCondition(CCode);
7142           CC = DAG.getConstant(CCode, MVT::i8);
7143           SDNode *User = *Op.getNode()->use_begin();
7144           // Look for an unconditional branch following this conditional branch.
7145           // We need this because we need to reverse the successors in order
7146           // to implement FCMP_OEQ.
7147           if (User->getOpcode() == ISD::BR) {
7148             SDValue FalseBB = User->getOperand(1);
7149             SDNode *NewBR =
7150               DAG.UpdateNodeOperands(User, User->getOperand(0), Dest);
7151             assert(NewBR == User);
7152             (void)NewBR;
7153             Dest = FalseBB;
7154
7155             Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
7156                                 Chain, Dest, CC, Cmp);
7157             X86::CondCode CCode =
7158               (X86::CondCode)Cond.getOperand(1).getConstantOperandVal(0);
7159             CCode = X86::GetOppositeBranchCondition(CCode);
7160             CC = DAG.getConstant(CCode, MVT::i8);
7161             Cond = Cmp;
7162             addTest = false;
7163           }
7164         }
7165       }
7166     } else if (Cond.hasOneUse() && isXor1OfSetCC(Cond)) {
7167       // Recognize for xorb (setcc), 1 patterns. The xor inverts the condition.
7168       // It should be transformed during dag combiner except when the condition
7169       // is set by a arithmetics with overflow node.
7170       X86::CondCode CCode =
7171         (X86::CondCode)Cond.getOperand(0).getConstantOperandVal(0);
7172       CCode = X86::GetOppositeBranchCondition(CCode);
7173       CC = DAG.getConstant(CCode, MVT::i8);
7174       Cond = Cond.getOperand(0).getOperand(1);
7175       addTest = false;
7176     }
7177   }
7178
7179   if (addTest) {
7180     // Look pass the truncate.
7181     if (Cond.getOpcode() == ISD::TRUNCATE)
7182       Cond = Cond.getOperand(0);
7183
7184     // We know the result of AND is compared against zero. Try to match
7185     // it to BT.
7186     if (Cond.getOpcode() == ISD::AND && Cond.hasOneUse()) {
7187       SDValue NewSetCC = LowerToBT(Cond, ISD::SETNE, dl, DAG);
7188       if (NewSetCC.getNode()) {
7189         CC = NewSetCC.getOperand(0);
7190         Cond = NewSetCC.getOperand(1);
7191         addTest = false;
7192       }
7193     }
7194   }
7195
7196   if (addTest) {
7197     CC = DAG.getConstant(X86::COND_NE, MVT::i8);
7198     Cond = EmitTest(Cond, X86::COND_NE, DAG);
7199   }
7200   return DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
7201                      Chain, Dest, CC, Cond);
7202 }
7203
7204
7205 // Lower dynamic stack allocation to _alloca call for Cygwin/Mingw targets.
7206 // Calls to _alloca is needed to probe the stack when allocating more than 4k
7207 // bytes in one go. Touching the stack at 4K increments is necessary to ensure
7208 // that the guard pages used by the OS virtual memory manager are allocated in
7209 // correct sequence.
7210 SDValue
7211 X86TargetLowering::LowerDYNAMIC_STACKALLOC(SDValue Op,
7212                                            SelectionDAG &DAG) const {
7213   assert(Subtarget->isTargetCygMing() &&
7214          "This should be used only on Cygwin/Mingw targets");
7215   DebugLoc dl = Op.getDebugLoc();
7216
7217   // Get the inputs.
7218   SDValue Chain = Op.getOperand(0);
7219   SDValue Size  = Op.getOperand(1);
7220   // FIXME: Ensure alignment here
7221
7222   SDValue Flag;
7223
7224   EVT SPTy = Subtarget->is64Bit() ? MVT::i64 : MVT::i32;
7225
7226   Chain = DAG.getCopyToReg(Chain, dl, X86::EAX, Size, Flag);
7227   Flag = Chain.getValue(1);
7228
7229   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
7230
7231   Chain = DAG.getNode(X86ISD::MINGW_ALLOCA, dl, NodeTys, Chain, Flag);
7232   Flag = Chain.getValue(1);
7233
7234   Chain = DAG.getCopyFromReg(Chain, dl, X86StackPtr, SPTy).getValue(1);
7235
7236   SDValue Ops1[2] = { Chain.getValue(0), Chain };
7237   return DAG.getMergeValues(Ops1, 2, dl);
7238 }
7239
7240 SDValue X86TargetLowering::LowerVASTART(SDValue Op, SelectionDAG &DAG) const {
7241   MachineFunction &MF = DAG.getMachineFunction();
7242   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
7243
7244   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
7245   DebugLoc dl = Op.getDebugLoc();
7246
7247   if (!Subtarget->is64Bit()) {
7248     // vastart just stores the address of the VarArgsFrameIndex slot into the
7249     // memory location argument.
7250     SDValue FR = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(),
7251                                    getPointerTy());
7252     return DAG.getStore(Op.getOperand(0), dl, FR, Op.getOperand(1), SV, 0,
7253                         false, false, 0);
7254   }
7255
7256   // __va_list_tag:
7257   //   gp_offset         (0 - 6 * 8)
7258   //   fp_offset         (48 - 48 + 8 * 16)
7259   //   overflow_arg_area (point to parameters coming in memory).
7260   //   reg_save_area
7261   SmallVector<SDValue, 8> MemOps;
7262   SDValue FIN = Op.getOperand(1);
7263   // Store gp_offset
7264   SDValue Store = DAG.getStore(Op.getOperand(0), dl,
7265                                DAG.getConstant(FuncInfo->getVarArgsGPOffset(),
7266                                                MVT::i32),
7267                                FIN, SV, 0, false, false, 0);
7268   MemOps.push_back(Store);
7269
7270   // Store fp_offset
7271   FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(),
7272                     FIN, DAG.getIntPtrConstant(4));
7273   Store = DAG.getStore(Op.getOperand(0), dl,
7274                        DAG.getConstant(FuncInfo->getVarArgsFPOffset(),
7275                                        MVT::i32),
7276                        FIN, SV, 4, false, false, 0);
7277   MemOps.push_back(Store);
7278
7279   // Store ptr to overflow_arg_area
7280   FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(),
7281                     FIN, DAG.getIntPtrConstant(4));
7282   SDValue OVFIN = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(),
7283                                     getPointerTy());
7284   Store = DAG.getStore(Op.getOperand(0), dl, OVFIN, FIN, SV, 8,
7285                        false, false, 0);
7286   MemOps.push_back(Store);
7287
7288   // Store ptr to reg_save_area.
7289   FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(),
7290                     FIN, DAG.getIntPtrConstant(8));
7291   SDValue RSFIN = DAG.getFrameIndex(FuncInfo->getRegSaveFrameIndex(),
7292                                     getPointerTy());
7293   Store = DAG.getStore(Op.getOperand(0), dl, RSFIN, FIN, SV, 16,
7294                        false, false, 0);
7295   MemOps.push_back(Store);
7296   return DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
7297                      &MemOps[0], MemOps.size());
7298 }
7299
7300 SDValue X86TargetLowering::LowerVAARG(SDValue Op, SelectionDAG &DAG) const {
7301   // X86-64 va_list is a struct { i32, i32, i8*, i8* }.
7302   assert(Subtarget->is64Bit() && "This code only handles 64-bit va_arg!");
7303
7304   report_fatal_error("VAArgInst is not yet implemented for x86-64!");
7305   return SDValue();
7306 }
7307
7308 SDValue X86TargetLowering::LowerVACOPY(SDValue Op, SelectionDAG &DAG) const {
7309   // X86-64 va_list is a struct { i32, i32, i8*, i8* }.
7310   assert(Subtarget->is64Bit() && "This code only handles 64-bit va_copy!");
7311   SDValue Chain = Op.getOperand(0);
7312   SDValue DstPtr = Op.getOperand(1);
7313   SDValue SrcPtr = Op.getOperand(2);
7314   const Value *DstSV = cast<SrcValueSDNode>(Op.getOperand(3))->getValue();
7315   const Value *SrcSV = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
7316   DebugLoc dl = Op.getDebugLoc();
7317
7318   return DAG.getMemcpy(Chain, dl, DstPtr, SrcPtr,
7319                        DAG.getIntPtrConstant(24), 8, /*isVolatile*/false,
7320                        false, DstSV, 0, SrcSV, 0);
7321 }
7322
7323 SDValue
7324 X86TargetLowering::LowerINTRINSIC_WO_CHAIN(SDValue Op, SelectionDAG &DAG) const {
7325   DebugLoc dl = Op.getDebugLoc();
7326   unsigned IntNo = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
7327   switch (IntNo) {
7328   default: return SDValue();    // Don't custom lower most intrinsics.
7329   // Comparison intrinsics.
7330   case Intrinsic::x86_sse_comieq_ss:
7331   case Intrinsic::x86_sse_comilt_ss:
7332   case Intrinsic::x86_sse_comile_ss:
7333   case Intrinsic::x86_sse_comigt_ss:
7334   case Intrinsic::x86_sse_comige_ss:
7335   case Intrinsic::x86_sse_comineq_ss:
7336   case Intrinsic::x86_sse_ucomieq_ss:
7337   case Intrinsic::x86_sse_ucomilt_ss:
7338   case Intrinsic::x86_sse_ucomile_ss:
7339   case Intrinsic::x86_sse_ucomigt_ss:
7340   case Intrinsic::x86_sse_ucomige_ss:
7341   case Intrinsic::x86_sse_ucomineq_ss:
7342   case Intrinsic::x86_sse2_comieq_sd:
7343   case Intrinsic::x86_sse2_comilt_sd:
7344   case Intrinsic::x86_sse2_comile_sd:
7345   case Intrinsic::x86_sse2_comigt_sd:
7346   case Intrinsic::x86_sse2_comige_sd:
7347   case Intrinsic::x86_sse2_comineq_sd:
7348   case Intrinsic::x86_sse2_ucomieq_sd:
7349   case Intrinsic::x86_sse2_ucomilt_sd:
7350   case Intrinsic::x86_sse2_ucomile_sd:
7351   case Intrinsic::x86_sse2_ucomigt_sd:
7352   case Intrinsic::x86_sse2_ucomige_sd:
7353   case Intrinsic::x86_sse2_ucomineq_sd: {
7354     unsigned Opc = 0;
7355     ISD::CondCode CC = ISD::SETCC_INVALID;
7356     switch (IntNo) {
7357     default: break;
7358     case Intrinsic::x86_sse_comieq_ss:
7359     case Intrinsic::x86_sse2_comieq_sd:
7360       Opc = X86ISD::COMI;
7361       CC = ISD::SETEQ;
7362       break;
7363     case Intrinsic::x86_sse_comilt_ss:
7364     case Intrinsic::x86_sse2_comilt_sd:
7365       Opc = X86ISD::COMI;
7366       CC = ISD::SETLT;
7367       break;
7368     case Intrinsic::x86_sse_comile_ss:
7369     case Intrinsic::x86_sse2_comile_sd:
7370       Opc = X86ISD::COMI;
7371       CC = ISD::SETLE;
7372       break;
7373     case Intrinsic::x86_sse_comigt_ss:
7374     case Intrinsic::x86_sse2_comigt_sd:
7375       Opc = X86ISD::COMI;
7376       CC = ISD::SETGT;
7377       break;
7378     case Intrinsic::x86_sse_comige_ss:
7379     case Intrinsic::x86_sse2_comige_sd:
7380       Opc = X86ISD::COMI;
7381       CC = ISD::SETGE;
7382       break;
7383     case Intrinsic::x86_sse_comineq_ss:
7384     case Intrinsic::x86_sse2_comineq_sd:
7385       Opc = X86ISD::COMI;
7386       CC = ISD::SETNE;
7387       break;
7388     case Intrinsic::x86_sse_ucomieq_ss:
7389     case Intrinsic::x86_sse2_ucomieq_sd:
7390       Opc = X86ISD::UCOMI;
7391       CC = ISD::SETEQ;
7392       break;
7393     case Intrinsic::x86_sse_ucomilt_ss:
7394     case Intrinsic::x86_sse2_ucomilt_sd:
7395       Opc = X86ISD::UCOMI;
7396       CC = ISD::SETLT;
7397       break;
7398     case Intrinsic::x86_sse_ucomile_ss:
7399     case Intrinsic::x86_sse2_ucomile_sd:
7400       Opc = X86ISD::UCOMI;
7401       CC = ISD::SETLE;
7402       break;
7403     case Intrinsic::x86_sse_ucomigt_ss:
7404     case Intrinsic::x86_sse2_ucomigt_sd:
7405       Opc = X86ISD::UCOMI;
7406       CC = ISD::SETGT;
7407       break;
7408     case Intrinsic::x86_sse_ucomige_ss:
7409     case Intrinsic::x86_sse2_ucomige_sd:
7410       Opc = X86ISD::UCOMI;
7411       CC = ISD::SETGE;
7412       break;
7413     case Intrinsic::x86_sse_ucomineq_ss:
7414     case Intrinsic::x86_sse2_ucomineq_sd:
7415       Opc = X86ISD::UCOMI;
7416       CC = ISD::SETNE;
7417       break;
7418     }
7419
7420     SDValue LHS = Op.getOperand(1);
7421     SDValue RHS = Op.getOperand(2);
7422     unsigned X86CC = TranslateX86CC(CC, true, LHS, RHS, DAG);
7423     assert(X86CC != X86::COND_INVALID && "Unexpected illegal condition!");
7424     SDValue Cond = DAG.getNode(Opc, dl, MVT::i32, LHS, RHS);
7425     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
7426                                 DAG.getConstant(X86CC, MVT::i8), Cond);
7427     return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
7428   }
7429   // ptest and testp intrinsics. The intrinsic these come from are designed to
7430   // return an integer value, not just an instruction so lower it to the ptest
7431   // or testp pattern and a setcc for the result.
7432   case Intrinsic::x86_sse41_ptestz:
7433   case Intrinsic::x86_sse41_ptestc:
7434   case Intrinsic::x86_sse41_ptestnzc:
7435   case Intrinsic::x86_avx_ptestz_256:
7436   case Intrinsic::x86_avx_ptestc_256:
7437   case Intrinsic::x86_avx_ptestnzc_256:
7438   case Intrinsic::x86_avx_vtestz_ps:
7439   case Intrinsic::x86_avx_vtestc_ps:
7440   case Intrinsic::x86_avx_vtestnzc_ps:
7441   case Intrinsic::x86_avx_vtestz_pd:
7442   case Intrinsic::x86_avx_vtestc_pd:
7443   case Intrinsic::x86_avx_vtestnzc_pd:
7444   case Intrinsic::x86_avx_vtestz_ps_256:
7445   case Intrinsic::x86_avx_vtestc_ps_256:
7446   case Intrinsic::x86_avx_vtestnzc_ps_256:
7447   case Intrinsic::x86_avx_vtestz_pd_256:
7448   case Intrinsic::x86_avx_vtestc_pd_256:
7449   case Intrinsic::x86_avx_vtestnzc_pd_256: {
7450     bool IsTestPacked = false;
7451     unsigned X86CC = 0;
7452     switch (IntNo) {
7453     default: llvm_unreachable("Bad fallthrough in Intrinsic lowering.");
7454     case Intrinsic::x86_avx_vtestz_ps:
7455     case Intrinsic::x86_avx_vtestz_pd:
7456     case Intrinsic::x86_avx_vtestz_ps_256:
7457     case Intrinsic::x86_avx_vtestz_pd_256:
7458       IsTestPacked = true; // Fallthrough
7459     case Intrinsic::x86_sse41_ptestz:
7460     case Intrinsic::x86_avx_ptestz_256:
7461       // ZF = 1
7462       X86CC = X86::COND_E;
7463       break;
7464     case Intrinsic::x86_avx_vtestc_ps:
7465     case Intrinsic::x86_avx_vtestc_pd:
7466     case Intrinsic::x86_avx_vtestc_ps_256:
7467     case Intrinsic::x86_avx_vtestc_pd_256:
7468       IsTestPacked = true; // Fallthrough
7469     case Intrinsic::x86_sse41_ptestc:
7470     case Intrinsic::x86_avx_ptestc_256:
7471       // CF = 1
7472       X86CC = X86::COND_B;
7473       break;
7474     case Intrinsic::x86_avx_vtestnzc_ps:
7475     case Intrinsic::x86_avx_vtestnzc_pd:
7476     case Intrinsic::x86_avx_vtestnzc_ps_256:
7477     case Intrinsic::x86_avx_vtestnzc_pd_256:
7478       IsTestPacked = true; // Fallthrough
7479     case Intrinsic::x86_sse41_ptestnzc:
7480     case Intrinsic::x86_avx_ptestnzc_256:
7481       // ZF and CF = 0
7482       X86CC = X86::COND_A;
7483       break;
7484     }
7485
7486     SDValue LHS = Op.getOperand(1);
7487     SDValue RHS = Op.getOperand(2);
7488     unsigned TestOpc = IsTestPacked ? X86ISD::TESTP : X86ISD::PTEST;
7489     SDValue Test = DAG.getNode(TestOpc, dl, MVT::i32, LHS, RHS);
7490     SDValue CC = DAG.getConstant(X86CC, MVT::i8);
7491     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8, CC, Test);
7492     return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
7493   }
7494
7495   // Fix vector shift instructions where the last operand is a non-immediate
7496   // i32 value.
7497   case Intrinsic::x86_sse2_pslli_w:
7498   case Intrinsic::x86_sse2_pslli_d:
7499   case Intrinsic::x86_sse2_pslli_q:
7500   case Intrinsic::x86_sse2_psrli_w:
7501   case Intrinsic::x86_sse2_psrli_d:
7502   case Intrinsic::x86_sse2_psrli_q:
7503   case Intrinsic::x86_sse2_psrai_w:
7504   case Intrinsic::x86_sse2_psrai_d:
7505   case Intrinsic::x86_mmx_pslli_w:
7506   case Intrinsic::x86_mmx_pslli_d:
7507   case Intrinsic::x86_mmx_pslli_q:
7508   case Intrinsic::x86_mmx_psrli_w:
7509   case Intrinsic::x86_mmx_psrli_d:
7510   case Intrinsic::x86_mmx_psrli_q:
7511   case Intrinsic::x86_mmx_psrai_w:
7512   case Intrinsic::x86_mmx_psrai_d: {
7513     SDValue ShAmt = Op.getOperand(2);
7514     if (isa<ConstantSDNode>(ShAmt))
7515       return SDValue();
7516
7517     unsigned NewIntNo = 0;
7518     EVT ShAmtVT = MVT::v4i32;
7519     switch (IntNo) {
7520     case Intrinsic::x86_sse2_pslli_w:
7521       NewIntNo = Intrinsic::x86_sse2_psll_w;
7522       break;
7523     case Intrinsic::x86_sse2_pslli_d:
7524       NewIntNo = Intrinsic::x86_sse2_psll_d;
7525       break;
7526     case Intrinsic::x86_sse2_pslli_q:
7527       NewIntNo = Intrinsic::x86_sse2_psll_q;
7528       break;
7529     case Intrinsic::x86_sse2_psrli_w:
7530       NewIntNo = Intrinsic::x86_sse2_psrl_w;
7531       break;
7532     case Intrinsic::x86_sse2_psrli_d:
7533       NewIntNo = Intrinsic::x86_sse2_psrl_d;
7534       break;
7535     case Intrinsic::x86_sse2_psrli_q:
7536       NewIntNo = Intrinsic::x86_sse2_psrl_q;
7537       break;
7538     case Intrinsic::x86_sse2_psrai_w:
7539       NewIntNo = Intrinsic::x86_sse2_psra_w;
7540       break;
7541     case Intrinsic::x86_sse2_psrai_d:
7542       NewIntNo = Intrinsic::x86_sse2_psra_d;
7543       break;
7544     default: {
7545       ShAmtVT = MVT::v2i32;
7546       switch (IntNo) {
7547       case Intrinsic::x86_mmx_pslli_w:
7548         NewIntNo = Intrinsic::x86_mmx_psll_w;
7549         break;
7550       case Intrinsic::x86_mmx_pslli_d:
7551         NewIntNo = Intrinsic::x86_mmx_psll_d;
7552         break;
7553       case Intrinsic::x86_mmx_pslli_q:
7554         NewIntNo = Intrinsic::x86_mmx_psll_q;
7555         break;
7556       case Intrinsic::x86_mmx_psrli_w:
7557         NewIntNo = Intrinsic::x86_mmx_psrl_w;
7558         break;
7559       case Intrinsic::x86_mmx_psrli_d:
7560         NewIntNo = Intrinsic::x86_mmx_psrl_d;
7561         break;
7562       case Intrinsic::x86_mmx_psrli_q:
7563         NewIntNo = Intrinsic::x86_mmx_psrl_q;
7564         break;
7565       case Intrinsic::x86_mmx_psrai_w:
7566         NewIntNo = Intrinsic::x86_mmx_psra_w;
7567         break;
7568       case Intrinsic::x86_mmx_psrai_d:
7569         NewIntNo = Intrinsic::x86_mmx_psra_d;
7570         break;
7571       default: llvm_unreachable("Impossible intrinsic");  // Can't reach here.
7572       }
7573       break;
7574     }
7575     }
7576
7577     // The vector shift intrinsics with scalars uses 32b shift amounts but
7578     // the sse2/mmx shift instructions reads 64 bits. Set the upper 32 bits
7579     // to be zero.
7580     SDValue ShOps[4];
7581     ShOps[0] = ShAmt;
7582     ShOps[1] = DAG.getConstant(0, MVT::i32);
7583     if (ShAmtVT == MVT::v4i32) {
7584       ShOps[2] = DAG.getUNDEF(MVT::i32);
7585       ShOps[3] = DAG.getUNDEF(MVT::i32);
7586       ShAmt =  DAG.getNode(ISD::BUILD_VECTOR, dl, ShAmtVT, &ShOps[0], 4);
7587     } else {
7588       ShAmt =  DAG.getNode(ISD::BUILD_VECTOR, dl, ShAmtVT, &ShOps[0], 2);
7589     }
7590
7591     EVT VT = Op.getValueType();
7592     ShAmt = DAG.getNode(ISD::BIT_CONVERT, dl, VT, ShAmt);
7593     return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7594                        DAG.getConstant(NewIntNo, MVT::i32),
7595                        Op.getOperand(1), ShAmt);
7596   }
7597   }
7598 }
7599
7600 SDValue X86TargetLowering::LowerRETURNADDR(SDValue Op,
7601                                            SelectionDAG &DAG) const {
7602   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
7603   MFI->setReturnAddressIsTaken(true);
7604
7605   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
7606   DebugLoc dl = Op.getDebugLoc();
7607
7608   if (Depth > 0) {
7609     SDValue FrameAddr = LowerFRAMEADDR(Op, DAG);
7610     SDValue Offset =
7611       DAG.getConstant(TD->getPointerSize(),
7612                       Subtarget->is64Bit() ? MVT::i64 : MVT::i32);
7613     return DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(),
7614                        DAG.getNode(ISD::ADD, dl, getPointerTy(),
7615                                    FrameAddr, Offset),
7616                        NULL, 0, false, false, 0);
7617   }
7618
7619   // Just load the return address.
7620   SDValue RetAddrFI = getReturnAddressFrameIndex(DAG);
7621   return DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(),
7622                      RetAddrFI, NULL, 0, false, false, 0);
7623 }
7624
7625 SDValue X86TargetLowering::LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) const {
7626   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
7627   MFI->setFrameAddressIsTaken(true);
7628
7629   EVT VT = Op.getValueType();
7630   DebugLoc dl = Op.getDebugLoc();  // FIXME probably not meaningful
7631   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
7632   unsigned FrameReg = Subtarget->is64Bit() ? X86::RBP : X86::EBP;
7633   SDValue FrameAddr = DAG.getCopyFromReg(DAG.getEntryNode(), dl, FrameReg, VT);
7634   while (Depth--)
7635     FrameAddr = DAG.getLoad(VT, dl, DAG.getEntryNode(), FrameAddr, NULL, 0,
7636                             false, false, 0);
7637   return FrameAddr;
7638 }
7639
7640 SDValue X86TargetLowering::LowerFRAME_TO_ARGS_OFFSET(SDValue Op,
7641                                                      SelectionDAG &DAG) const {
7642   return DAG.getIntPtrConstant(2*TD->getPointerSize());
7643 }
7644
7645 SDValue X86TargetLowering::LowerEH_RETURN(SDValue Op, SelectionDAG &DAG) const {
7646   MachineFunction &MF = DAG.getMachineFunction();
7647   SDValue Chain     = Op.getOperand(0);
7648   SDValue Offset    = Op.getOperand(1);
7649   SDValue Handler   = Op.getOperand(2);
7650   DebugLoc dl       = Op.getDebugLoc();
7651
7652   SDValue Frame = DAG.getCopyFromReg(DAG.getEntryNode(), dl,
7653                                      Subtarget->is64Bit() ? X86::RBP : X86::EBP,
7654                                      getPointerTy());
7655   unsigned StoreAddrReg = (Subtarget->is64Bit() ? X86::RCX : X86::ECX);
7656
7657   SDValue StoreAddr = DAG.getNode(ISD::ADD, dl, getPointerTy(), Frame,
7658                                   DAG.getIntPtrConstant(TD->getPointerSize()));
7659   StoreAddr = DAG.getNode(ISD::ADD, dl, getPointerTy(), StoreAddr, Offset);
7660   Chain = DAG.getStore(Chain, dl, Handler, StoreAddr, NULL, 0, false, false, 0);
7661   Chain = DAG.getCopyToReg(Chain, dl, StoreAddrReg, StoreAddr);
7662   MF.getRegInfo().addLiveOut(StoreAddrReg);
7663
7664   return DAG.getNode(X86ISD::EH_RETURN, dl,
7665                      MVT::Other,
7666                      Chain, DAG.getRegister(StoreAddrReg, getPointerTy()));
7667 }
7668
7669 SDValue X86TargetLowering::LowerTRAMPOLINE(SDValue Op,
7670                                              SelectionDAG &DAG) const {
7671   SDValue Root = Op.getOperand(0);
7672   SDValue Trmp = Op.getOperand(1); // trampoline
7673   SDValue FPtr = Op.getOperand(2); // nested function
7674   SDValue Nest = Op.getOperand(3); // 'nest' parameter value
7675   DebugLoc dl  = Op.getDebugLoc();
7676
7677   const Value *TrmpAddr = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
7678
7679   if (Subtarget->is64Bit()) {
7680     SDValue OutChains[6];
7681
7682     // Large code-model.
7683     const unsigned char JMP64r  = 0xFF; // 64-bit jmp through register opcode.
7684     const unsigned char MOV64ri = 0xB8; // X86::MOV64ri opcode.
7685
7686     const unsigned char N86R10 = RegInfo->getX86RegNum(X86::R10);
7687     const unsigned char N86R11 = RegInfo->getX86RegNum(X86::R11);
7688
7689     const unsigned char REX_WB = 0x40 | 0x08 | 0x01; // REX prefix
7690
7691     // Load the pointer to the nested function into R11.
7692     unsigned OpCode = ((MOV64ri | N86R11) << 8) | REX_WB; // movabsq r11
7693     SDValue Addr = Trmp;
7694     OutChains[0] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, MVT::i16),
7695                                 Addr, TrmpAddr, 0, false, false, 0);
7696
7697     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
7698                        DAG.getConstant(2, MVT::i64));
7699     OutChains[1] = DAG.getStore(Root, dl, FPtr, Addr, TrmpAddr, 2,
7700                                 false, false, 2);
7701
7702     // Load the 'nest' parameter value into R10.
7703     // R10 is specified in X86CallingConv.td
7704     OpCode = ((MOV64ri | N86R10) << 8) | REX_WB; // movabsq r10
7705     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
7706                        DAG.getConstant(10, MVT::i64));
7707     OutChains[2] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, MVT::i16),
7708                                 Addr, TrmpAddr, 10, false, false, 0);
7709
7710     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
7711                        DAG.getConstant(12, MVT::i64));
7712     OutChains[3] = DAG.getStore(Root, dl, Nest, Addr, TrmpAddr, 12,
7713                                 false, false, 2);
7714
7715     // Jump to the nested function.
7716     OpCode = (JMP64r << 8) | REX_WB; // jmpq *...
7717     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
7718                        DAG.getConstant(20, MVT::i64));
7719     OutChains[4] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, MVT::i16),
7720                                 Addr, TrmpAddr, 20, false, false, 0);
7721
7722     unsigned char ModRM = N86R11 | (4 << 3) | (3 << 6); // ...r11
7723     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
7724                        DAG.getConstant(22, MVT::i64));
7725     OutChains[5] = DAG.getStore(Root, dl, DAG.getConstant(ModRM, MVT::i8), Addr,
7726                                 TrmpAddr, 22, false, false, 0);
7727
7728     SDValue Ops[] =
7729       { Trmp, DAG.getNode(ISD::TokenFactor, dl, MVT::Other, OutChains, 6) };
7730     return DAG.getMergeValues(Ops, 2, dl);
7731   } else {
7732     const Function *Func =
7733       cast<Function>(cast<SrcValueSDNode>(Op.getOperand(5))->getValue());
7734     CallingConv::ID CC = Func->getCallingConv();
7735     unsigned NestReg;
7736
7737     switch (CC) {
7738     default:
7739       llvm_unreachable("Unsupported calling convention");
7740     case CallingConv::C:
7741     case CallingConv::X86_StdCall: {
7742       // Pass 'nest' parameter in ECX.
7743       // Must be kept in sync with X86CallingConv.td
7744       NestReg = X86::ECX;
7745
7746       // Check that ECX wasn't needed by an 'inreg' parameter.
7747       const FunctionType *FTy = Func->getFunctionType();
7748       const AttrListPtr &Attrs = Func->getAttributes();
7749
7750       if (!Attrs.isEmpty() && !Func->isVarArg()) {
7751         unsigned InRegCount = 0;
7752         unsigned Idx = 1;
7753
7754         for (FunctionType::param_iterator I = FTy->param_begin(),
7755              E = FTy->param_end(); I != E; ++I, ++Idx)
7756           if (Attrs.paramHasAttr(Idx, Attribute::InReg))
7757             // FIXME: should only count parameters that are lowered to integers.
7758             InRegCount += (TD->getTypeSizeInBits(*I) + 31) / 32;
7759
7760         if (InRegCount > 2) {
7761           report_fatal_error("Nest register in use - reduce number of inreg"
7762                              " parameters!");
7763         }
7764       }
7765       break;
7766     }
7767     case CallingConv::X86_FastCall:
7768     case CallingConv::X86_ThisCall:
7769     case CallingConv::Fast:
7770       // Pass 'nest' parameter in EAX.
7771       // Must be kept in sync with X86CallingConv.td
7772       NestReg = X86::EAX;
7773       break;
7774     }
7775
7776     SDValue OutChains[4];
7777     SDValue Addr, Disp;
7778
7779     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
7780                        DAG.getConstant(10, MVT::i32));
7781     Disp = DAG.getNode(ISD::SUB, dl, MVT::i32, FPtr, Addr);
7782
7783     // This is storing the opcode for MOV32ri.
7784     const unsigned char MOV32ri = 0xB8; // X86::MOV32ri's opcode byte.
7785     const unsigned char N86Reg = RegInfo->getX86RegNum(NestReg);
7786     OutChains[0] = DAG.getStore(Root, dl,
7787                                 DAG.getConstant(MOV32ri|N86Reg, MVT::i8),
7788                                 Trmp, TrmpAddr, 0, false, false, 0);
7789
7790     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
7791                        DAG.getConstant(1, MVT::i32));
7792     OutChains[1] = DAG.getStore(Root, dl, Nest, Addr, TrmpAddr, 1,
7793                                 false, false, 1);
7794
7795     const unsigned char JMP = 0xE9; // jmp <32bit dst> opcode.
7796     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
7797                        DAG.getConstant(5, MVT::i32));
7798     OutChains[2] = DAG.getStore(Root, dl, DAG.getConstant(JMP, MVT::i8), Addr,
7799                                 TrmpAddr, 5, false, false, 1);
7800
7801     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
7802                        DAG.getConstant(6, MVT::i32));
7803     OutChains[3] = DAG.getStore(Root, dl, Disp, Addr, TrmpAddr, 6,
7804                                 false, false, 1);
7805
7806     SDValue Ops[] =
7807       { Trmp, DAG.getNode(ISD::TokenFactor, dl, MVT::Other, OutChains, 4) };
7808     return DAG.getMergeValues(Ops, 2, dl);
7809   }
7810 }
7811
7812 SDValue X86TargetLowering::LowerFLT_ROUNDS_(SDValue Op,
7813                                             SelectionDAG &DAG) const {
7814   /*
7815    The rounding mode is in bits 11:10 of FPSR, and has the following
7816    settings:
7817      00 Round to nearest
7818      01 Round to -inf
7819      10 Round to +inf
7820      11 Round to 0
7821
7822   FLT_ROUNDS, on the other hand, expects the following:
7823     -1 Undefined
7824      0 Round to 0
7825      1 Round to nearest
7826      2 Round to +inf
7827      3 Round to -inf
7828
7829   To perform the conversion, we do:
7830     (((((FPSR & 0x800) >> 11) | ((FPSR & 0x400) >> 9)) + 1) & 3)
7831   */
7832
7833   MachineFunction &MF = DAG.getMachineFunction();
7834   const TargetMachine &TM = MF.getTarget();
7835   const TargetFrameInfo &TFI = *TM.getFrameInfo();
7836   unsigned StackAlignment = TFI.getStackAlignment();
7837   EVT VT = Op.getValueType();
7838   DebugLoc dl = Op.getDebugLoc();
7839
7840   // Save FP Control Word to stack slot
7841   int SSFI = MF.getFrameInfo()->CreateStackObject(2, StackAlignment, false);
7842   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
7843
7844   SDValue Chain = DAG.getNode(X86ISD::FNSTCW16m, dl, MVT::Other,
7845                               DAG.getEntryNode(), StackSlot);
7846
7847   // Load FP Control Word from stack slot
7848   SDValue CWD = DAG.getLoad(MVT::i16, dl, Chain, StackSlot, NULL, 0,
7849                             false, false, 0);
7850
7851   // Transform as necessary
7852   SDValue CWD1 =
7853     DAG.getNode(ISD::SRL, dl, MVT::i16,
7854                 DAG.getNode(ISD::AND, dl, MVT::i16,
7855                             CWD, DAG.getConstant(0x800, MVT::i16)),
7856                 DAG.getConstant(11, MVT::i8));
7857   SDValue CWD2 =
7858     DAG.getNode(ISD::SRL, dl, MVT::i16,
7859                 DAG.getNode(ISD::AND, dl, MVT::i16,
7860                             CWD, DAG.getConstant(0x400, MVT::i16)),
7861                 DAG.getConstant(9, MVT::i8));
7862
7863   SDValue RetVal =
7864     DAG.getNode(ISD::AND, dl, MVT::i16,
7865                 DAG.getNode(ISD::ADD, dl, MVT::i16,
7866                             DAG.getNode(ISD::OR, dl, MVT::i16, CWD1, CWD2),
7867                             DAG.getConstant(1, MVT::i16)),
7868                 DAG.getConstant(3, MVT::i16));
7869
7870
7871   return DAG.getNode((VT.getSizeInBits() < 16 ?
7872                       ISD::TRUNCATE : ISD::ZERO_EXTEND), dl, VT, RetVal);
7873 }
7874
7875 SDValue X86TargetLowering::LowerCTLZ(SDValue Op, SelectionDAG &DAG) const {
7876   EVT VT = Op.getValueType();
7877   EVT OpVT = VT;
7878   unsigned NumBits = VT.getSizeInBits();
7879   DebugLoc dl = Op.getDebugLoc();
7880
7881   Op = Op.getOperand(0);
7882   if (VT == MVT::i8) {
7883     // Zero extend to i32 since there is not an i8 bsr.
7884     OpVT = MVT::i32;
7885     Op = DAG.getNode(ISD::ZERO_EXTEND, dl, OpVT, Op);
7886   }
7887
7888   // Issue a bsr (scan bits in reverse) which also sets EFLAGS.
7889   SDVTList VTs = DAG.getVTList(OpVT, MVT::i32);
7890   Op = DAG.getNode(X86ISD::BSR, dl, VTs, Op);
7891
7892   // If src is zero (i.e. bsr sets ZF), returns NumBits.
7893   SDValue Ops[] = {
7894     Op,
7895     DAG.getConstant(NumBits+NumBits-1, OpVT),
7896     DAG.getConstant(X86::COND_E, MVT::i8),
7897     Op.getValue(1)
7898   };
7899   Op = DAG.getNode(X86ISD::CMOV, dl, OpVT, Ops, array_lengthof(Ops));
7900
7901   // Finally xor with NumBits-1.
7902   Op = DAG.getNode(ISD::XOR, dl, OpVT, Op, DAG.getConstant(NumBits-1, OpVT));
7903
7904   if (VT == MVT::i8)
7905     Op = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op);
7906   return Op;
7907 }
7908
7909 SDValue X86TargetLowering::LowerCTTZ(SDValue Op, SelectionDAG &DAG) const {
7910   EVT VT = Op.getValueType();
7911   EVT OpVT = VT;
7912   unsigned NumBits = VT.getSizeInBits();
7913   DebugLoc dl = Op.getDebugLoc();
7914
7915   Op = Op.getOperand(0);
7916   if (VT == MVT::i8) {
7917     OpVT = MVT::i32;
7918     Op = DAG.getNode(ISD::ZERO_EXTEND, dl, OpVT, Op);
7919   }
7920
7921   // Issue a bsf (scan bits forward) which also sets EFLAGS.
7922   SDVTList VTs = DAG.getVTList(OpVT, MVT::i32);
7923   Op = DAG.getNode(X86ISD::BSF, dl, VTs, Op);
7924
7925   // If src is zero (i.e. bsf sets ZF), returns NumBits.
7926   SDValue Ops[] = {
7927     Op,
7928     DAG.getConstant(NumBits, OpVT),
7929     DAG.getConstant(X86::COND_E, MVT::i8),
7930     Op.getValue(1)
7931   };
7932   Op = DAG.getNode(X86ISD::CMOV, dl, OpVT, Ops, array_lengthof(Ops));
7933
7934   if (VT == MVT::i8)
7935     Op = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op);
7936   return Op;
7937 }
7938
7939 SDValue X86TargetLowering::LowerMUL_V2I64(SDValue Op, SelectionDAG &DAG) const {
7940   EVT VT = Op.getValueType();
7941   assert(VT == MVT::v2i64 && "Only know how to lower V2I64 multiply");
7942   DebugLoc dl = Op.getDebugLoc();
7943
7944   //  ulong2 Ahi = __builtin_ia32_psrlqi128( a, 32);
7945   //  ulong2 Bhi = __builtin_ia32_psrlqi128( b, 32);
7946   //  ulong2 AloBlo = __builtin_ia32_pmuludq128( a, b );
7947   //  ulong2 AloBhi = __builtin_ia32_pmuludq128( a, Bhi );
7948   //  ulong2 AhiBlo = __builtin_ia32_pmuludq128( Ahi, b );
7949   //
7950   //  AloBhi = __builtin_ia32_psllqi128( AloBhi, 32 );
7951   //  AhiBlo = __builtin_ia32_psllqi128( AhiBlo, 32 );
7952   //  return AloBlo + AloBhi + AhiBlo;
7953
7954   SDValue A = Op.getOperand(0);
7955   SDValue B = Op.getOperand(1);
7956
7957   SDValue Ahi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7958                        DAG.getConstant(Intrinsic::x86_sse2_psrli_q, MVT::i32),
7959                        A, DAG.getConstant(32, MVT::i32));
7960   SDValue Bhi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7961                        DAG.getConstant(Intrinsic::x86_sse2_psrli_q, MVT::i32),
7962                        B, DAG.getConstant(32, MVT::i32));
7963   SDValue AloBlo = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7964                        DAG.getConstant(Intrinsic::x86_sse2_pmulu_dq, MVT::i32),
7965                        A, B);
7966   SDValue AloBhi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7967                        DAG.getConstant(Intrinsic::x86_sse2_pmulu_dq, MVT::i32),
7968                        A, Bhi);
7969   SDValue AhiBlo = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7970                        DAG.getConstant(Intrinsic::x86_sse2_pmulu_dq, MVT::i32),
7971                        Ahi, B);
7972   AloBhi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7973                        DAG.getConstant(Intrinsic::x86_sse2_pslli_q, MVT::i32),
7974                        AloBhi, DAG.getConstant(32, MVT::i32));
7975   AhiBlo = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7976                        DAG.getConstant(Intrinsic::x86_sse2_pslli_q, MVT::i32),
7977                        AhiBlo, DAG.getConstant(32, MVT::i32));
7978   SDValue Res = DAG.getNode(ISD::ADD, dl, VT, AloBlo, AloBhi);
7979   Res = DAG.getNode(ISD::ADD, dl, VT, Res, AhiBlo);
7980   return Res;
7981 }
7982
7983 SDValue X86TargetLowering::LowerSHL(SDValue Op, SelectionDAG &DAG) const {
7984   EVT VT = Op.getValueType();
7985   DebugLoc dl = Op.getDebugLoc();
7986   SDValue R = Op.getOperand(0);
7987
7988   LLVMContext *Context = DAG.getContext();
7989
7990   assert(Subtarget->hasSSE41() && "Cannot lower SHL without SSE4.1 or later");
7991
7992   if (VT == MVT::v4i32) {
7993     Op = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7994                      DAG.getConstant(Intrinsic::x86_sse2_pslli_d, MVT::i32),
7995                      Op.getOperand(1), DAG.getConstant(23, MVT::i32));
7996
7997     ConstantInt *CI = ConstantInt::get(*Context, APInt(32, 0x3f800000U));
7998
7999     std::vector<Constant*> CV(4, CI);
8000     Constant *C = ConstantVector::get(CV);
8001     SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
8002     SDValue Addend = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
8003                                  PseudoSourceValue::getConstantPool(), 0,
8004                                  false, false, 16);
8005
8006     Op = DAG.getNode(ISD::ADD, dl, VT, Op, Addend);
8007     Op = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v4f32, Op);
8008     Op = DAG.getNode(ISD::FP_TO_SINT, dl, VT, Op);
8009     return DAG.getNode(ISD::MUL, dl, VT, Op, R);
8010   }
8011   if (VT == MVT::v16i8) {
8012     // a = a << 5;
8013     Op = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
8014                      DAG.getConstant(Intrinsic::x86_sse2_pslli_w, MVT::i32),
8015                      Op.getOperand(1), DAG.getConstant(5, MVT::i32));
8016
8017     ConstantInt *CM1 = ConstantInt::get(*Context, APInt(8, 15));
8018     ConstantInt *CM2 = ConstantInt::get(*Context, APInt(8, 63));
8019
8020     std::vector<Constant*> CVM1(16, CM1);
8021     std::vector<Constant*> CVM2(16, CM2);
8022     Constant *C = ConstantVector::get(CVM1);
8023     SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
8024     SDValue M = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
8025                             PseudoSourceValue::getConstantPool(), 0,
8026                             false, false, 16);
8027
8028     // r = pblendv(r, psllw(r & (char16)15, 4), a);
8029     M = DAG.getNode(ISD::AND, dl, VT, R, M);
8030     M = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
8031                     DAG.getConstant(Intrinsic::x86_sse2_pslli_w, MVT::i32), M,
8032                     DAG.getConstant(4, MVT::i32));
8033     R = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
8034                     DAG.getConstant(Intrinsic::x86_sse41_pblendvb, MVT::i32),
8035                     R, M, Op);
8036     // a += a
8037     Op = DAG.getNode(ISD::ADD, dl, VT, Op, Op);
8038
8039     C = ConstantVector::get(CVM2);
8040     CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
8041     M = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
8042                     PseudoSourceValue::getConstantPool(), 0, false, false, 16);
8043
8044     // r = pblendv(r, psllw(r & (char16)63, 2), a);
8045     M = DAG.getNode(ISD::AND, dl, VT, R, M);
8046     M = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
8047                     DAG.getConstant(Intrinsic::x86_sse2_pslli_w, MVT::i32), M,
8048                     DAG.getConstant(2, MVT::i32));
8049     R = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
8050                     DAG.getConstant(Intrinsic::x86_sse41_pblendvb, MVT::i32),
8051                     R, M, Op);
8052     // a += a
8053     Op = DAG.getNode(ISD::ADD, dl, VT, Op, Op);
8054
8055     // return pblendv(r, r+r, a);
8056     R = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
8057                     DAG.getConstant(Intrinsic::x86_sse41_pblendvb, MVT::i32),
8058                     R, DAG.getNode(ISD::ADD, dl, VT, R, R), Op);
8059     return R;
8060   }
8061   return SDValue();
8062 }
8063
8064 SDValue X86TargetLowering::LowerXALUO(SDValue Op, SelectionDAG &DAG) const {
8065   // Lower the "add/sub/mul with overflow" instruction into a regular ins plus
8066   // a "setcc" instruction that checks the overflow flag. The "brcond" lowering
8067   // looks for this combo and may remove the "setcc" instruction if the "setcc"
8068   // has only one use.
8069   SDNode *N = Op.getNode();
8070   SDValue LHS = N->getOperand(0);
8071   SDValue RHS = N->getOperand(1);
8072   unsigned BaseOp = 0;
8073   unsigned Cond = 0;
8074   DebugLoc dl = Op.getDebugLoc();
8075
8076   switch (Op.getOpcode()) {
8077   default: llvm_unreachable("Unknown ovf instruction!");
8078   case ISD::SADDO:
8079     // A subtract of one will be selected as a INC. Note that INC doesn't
8080     // set CF, so we can't do this for UADDO.
8081     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op))
8082       if (C->getAPIntValue() == 1) {
8083         BaseOp = X86ISD::INC;
8084         Cond = X86::COND_O;
8085         break;
8086       }
8087     BaseOp = X86ISD::ADD;
8088     Cond = X86::COND_O;
8089     break;
8090   case ISD::UADDO:
8091     BaseOp = X86ISD::ADD;
8092     Cond = X86::COND_B;
8093     break;
8094   case ISD::SSUBO:
8095     // A subtract of one will be selected as a DEC. Note that DEC doesn't
8096     // set CF, so we can't do this for USUBO.
8097     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op))
8098       if (C->getAPIntValue() == 1) {
8099         BaseOp = X86ISD::DEC;
8100         Cond = X86::COND_O;
8101         break;
8102       }
8103     BaseOp = X86ISD::SUB;
8104     Cond = X86::COND_O;
8105     break;
8106   case ISD::USUBO:
8107     BaseOp = X86ISD::SUB;
8108     Cond = X86::COND_B;
8109     break;
8110   case ISD::SMULO:
8111     BaseOp = X86ISD::SMUL;
8112     Cond = X86::COND_O;
8113     break;
8114   case ISD::UMULO:
8115     BaseOp = X86ISD::UMUL;
8116     Cond = X86::COND_B;
8117     break;
8118   }
8119
8120   // Also sets EFLAGS.
8121   SDVTList VTs = DAG.getVTList(N->getValueType(0), MVT::i32);
8122   SDValue Sum = DAG.getNode(BaseOp, dl, VTs, LHS, RHS);
8123
8124   SDValue SetCC =
8125     DAG.getNode(X86ISD::SETCC, dl, N->getValueType(1),
8126                 DAG.getConstant(Cond, MVT::i32), SDValue(Sum.getNode(), 1));
8127
8128   DAG.ReplaceAllUsesOfValueWith(SDValue(N, 1), SetCC);
8129   return Sum;
8130 }
8131
8132 SDValue X86TargetLowering::LowerMEMBARRIER(SDValue Op, SelectionDAG &DAG) const{
8133   DebugLoc dl = Op.getDebugLoc();
8134
8135   if (!Subtarget->hasSSE2()) {
8136     SDValue Chain = Op.getOperand(0);
8137     SDValue Zero = DAG.getConstant(0,
8138                                    Subtarget->is64Bit() ? MVT::i64 : MVT::i32);
8139     SDValue Ops[] = {
8140       DAG.getRegister(X86::ESP, MVT::i32), // Base
8141       DAG.getTargetConstant(1, MVT::i8),   // Scale
8142       DAG.getRegister(0, MVT::i32),        // Index
8143       DAG.getTargetConstant(0, MVT::i32),  // Disp
8144       DAG.getRegister(0, MVT::i32),        // Segment.
8145       Zero,
8146       Chain
8147     };
8148     SDNode *Res =
8149       DAG.getMachineNode(X86::OR32mrLocked, dl, MVT::Other, Ops,
8150                           array_lengthof(Ops));
8151     return SDValue(Res, 0);
8152   }
8153
8154   unsigned isDev = cast<ConstantSDNode>(Op.getOperand(5))->getZExtValue();
8155   if (!isDev)
8156     return DAG.getNode(X86ISD::MEMBARRIER, dl, MVT::Other, Op.getOperand(0));
8157
8158   unsigned Op1 = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
8159   unsigned Op2 = cast<ConstantSDNode>(Op.getOperand(2))->getZExtValue();
8160   unsigned Op3 = cast<ConstantSDNode>(Op.getOperand(3))->getZExtValue();
8161   unsigned Op4 = cast<ConstantSDNode>(Op.getOperand(4))->getZExtValue();
8162
8163   // def : Pat<(membarrier (i8 0), (i8 0), (i8 0), (i8 1), (i8 1)), (SFENCE)>;
8164   if (!Op1 && !Op2 && !Op3 && Op4)
8165     return DAG.getNode(X86ISD::SFENCE, dl, MVT::Other, Op.getOperand(0));
8166
8167   // def : Pat<(membarrier (i8 1), (i8 0), (i8 0), (i8 0), (i8 1)), (LFENCE)>;
8168   if (Op1 && !Op2 && !Op3 && !Op4)
8169     return DAG.getNode(X86ISD::LFENCE, dl, MVT::Other, Op.getOperand(0));
8170
8171   // def : Pat<(membarrier (i8 imm), (i8 imm), (i8 imm), (i8 imm), (i8 1)),
8172   //           (MFENCE)>;
8173   return DAG.getNode(X86ISD::MFENCE, dl, MVT::Other, Op.getOperand(0));
8174 }
8175
8176 SDValue X86TargetLowering::LowerCMP_SWAP(SDValue Op, SelectionDAG &DAG) const {
8177   EVT T = Op.getValueType();
8178   DebugLoc dl = Op.getDebugLoc();
8179   unsigned Reg = 0;
8180   unsigned size = 0;
8181   switch(T.getSimpleVT().SimpleTy) {
8182   default:
8183     assert(false && "Invalid value type!");
8184   case MVT::i8:  Reg = X86::AL;  size = 1; break;
8185   case MVT::i16: Reg = X86::AX;  size = 2; break;
8186   case MVT::i32: Reg = X86::EAX; size = 4; break;
8187   case MVT::i64:
8188     assert(Subtarget->is64Bit() && "Node not type legal!");
8189     Reg = X86::RAX; size = 8;
8190     break;
8191   }
8192   SDValue cpIn = DAG.getCopyToReg(Op.getOperand(0), dl, Reg,
8193                                     Op.getOperand(2), SDValue());
8194   SDValue Ops[] = { cpIn.getValue(0),
8195                     Op.getOperand(1),
8196                     Op.getOperand(3),
8197                     DAG.getTargetConstant(size, MVT::i8),
8198                     cpIn.getValue(1) };
8199   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
8200   SDValue Result = DAG.getNode(X86ISD::LCMPXCHG_DAG, dl, Tys, Ops, 5);
8201   SDValue cpOut =
8202     DAG.getCopyFromReg(Result.getValue(0), dl, Reg, T, Result.getValue(1));
8203   return cpOut;
8204 }
8205
8206 SDValue X86TargetLowering::LowerREADCYCLECOUNTER(SDValue Op,
8207                                                  SelectionDAG &DAG) const {
8208   assert(Subtarget->is64Bit() && "Result not type legalized?");
8209   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
8210   SDValue TheChain = Op.getOperand(0);
8211   DebugLoc dl = Op.getDebugLoc();
8212   SDValue rd = DAG.getNode(X86ISD::RDTSC_DAG, dl, Tys, &TheChain, 1);
8213   SDValue rax = DAG.getCopyFromReg(rd, dl, X86::RAX, MVT::i64, rd.getValue(1));
8214   SDValue rdx = DAG.getCopyFromReg(rax.getValue(1), dl, X86::RDX, MVT::i64,
8215                                    rax.getValue(2));
8216   SDValue Tmp = DAG.getNode(ISD::SHL, dl, MVT::i64, rdx,
8217                             DAG.getConstant(32, MVT::i8));
8218   SDValue Ops[] = {
8219     DAG.getNode(ISD::OR, dl, MVT::i64, rax, Tmp),
8220     rdx.getValue(1)
8221   };
8222   return DAG.getMergeValues(Ops, 2, dl);
8223 }
8224
8225 SDValue X86TargetLowering::LowerBIT_CONVERT(SDValue Op,
8226                                             SelectionDAG &DAG) const {
8227   EVT SrcVT = Op.getOperand(0).getValueType();
8228   EVT DstVT = Op.getValueType();
8229   assert((Subtarget->is64Bit() && !Subtarget->hasSSE2() &&
8230           Subtarget->hasMMX() && !DisableMMX) &&
8231          "Unexpected custom BIT_CONVERT");
8232   assert((DstVT == MVT::i64 ||
8233           (DstVT.isVector() && DstVT.getSizeInBits()==64)) &&
8234          "Unexpected custom BIT_CONVERT");
8235   // i64 <=> MMX conversions are Legal.
8236   if (SrcVT==MVT::i64 && DstVT.isVector())
8237     return Op;
8238   if (DstVT==MVT::i64 && SrcVT.isVector())
8239     return Op;
8240   // MMX <=> MMX conversions are Legal.
8241   if (SrcVT.isVector() && DstVT.isVector())
8242     return Op;
8243   // All other conversions need to be expanded.
8244   return SDValue();
8245 }
8246 SDValue X86TargetLowering::LowerLOAD_SUB(SDValue Op, SelectionDAG &DAG) const {
8247   SDNode *Node = Op.getNode();
8248   DebugLoc dl = Node->getDebugLoc();
8249   EVT T = Node->getValueType(0);
8250   SDValue negOp = DAG.getNode(ISD::SUB, dl, T,
8251                               DAG.getConstant(0, T), Node->getOperand(2));
8252   return DAG.getAtomic(ISD::ATOMIC_LOAD_ADD, dl,
8253                        cast<AtomicSDNode>(Node)->getMemoryVT(),
8254                        Node->getOperand(0),
8255                        Node->getOperand(1), negOp,
8256                        cast<AtomicSDNode>(Node)->getSrcValue(),
8257                        cast<AtomicSDNode>(Node)->getAlignment());
8258 }
8259
8260 /// LowerOperation - Provide custom lowering hooks for some operations.
8261 ///
8262 SDValue X86TargetLowering::LowerOperation(SDValue Op, SelectionDAG &DAG) const {
8263   switch (Op.getOpcode()) {
8264   default: llvm_unreachable("Should not custom lower this!");
8265   case ISD::MEMBARRIER:         return LowerMEMBARRIER(Op,DAG);
8266   case ISD::ATOMIC_CMP_SWAP:    return LowerCMP_SWAP(Op,DAG);
8267   case ISD::ATOMIC_LOAD_SUB:    return LowerLOAD_SUB(Op,DAG);
8268   case ISD::BUILD_VECTOR:       return LowerBUILD_VECTOR(Op, DAG);
8269   case ISD::CONCAT_VECTORS:     return LowerCONCAT_VECTORS(Op, DAG);
8270   case ISD::VECTOR_SHUFFLE:     return LowerVECTOR_SHUFFLE(Op, DAG);
8271   case ISD::EXTRACT_VECTOR_ELT: return LowerEXTRACT_VECTOR_ELT(Op, DAG);
8272   case ISD::INSERT_VECTOR_ELT:  return LowerINSERT_VECTOR_ELT(Op, DAG);
8273   case ISD::SCALAR_TO_VECTOR:   return LowerSCALAR_TO_VECTOR(Op, DAG);
8274   case ISD::ConstantPool:       return LowerConstantPool(Op, DAG);
8275   case ISD::GlobalAddress:      return LowerGlobalAddress(Op, DAG);
8276   case ISD::GlobalTLSAddress:   return LowerGlobalTLSAddress(Op, DAG);
8277   case ISD::ExternalSymbol:     return LowerExternalSymbol(Op, DAG);
8278   case ISD::BlockAddress:       return LowerBlockAddress(Op, DAG);
8279   case ISD::SHL_PARTS:
8280   case ISD::SRA_PARTS:
8281   case ISD::SRL_PARTS:          return LowerShift(Op, DAG);
8282   case ISD::SINT_TO_FP:         return LowerSINT_TO_FP(Op, DAG);
8283   case ISD::UINT_TO_FP:         return LowerUINT_TO_FP(Op, DAG);
8284   case ISD::FP_TO_SINT:         return LowerFP_TO_SINT(Op, DAG);
8285   case ISD::FP_TO_UINT:         return LowerFP_TO_UINT(Op, DAG);
8286   case ISD::FABS:               return LowerFABS(Op, DAG);
8287   case ISD::FNEG:               return LowerFNEG(Op, DAG);
8288   case ISD::FCOPYSIGN:          return LowerFCOPYSIGN(Op, DAG);
8289   case ISD::SETCC:              return LowerSETCC(Op, DAG);
8290   case ISD::VSETCC:             return LowerVSETCC(Op, DAG);
8291   case ISD::SELECT:             return LowerSELECT(Op, DAG);
8292   case ISD::BRCOND:             return LowerBRCOND(Op, DAG);
8293   case ISD::JumpTable:          return LowerJumpTable(Op, DAG);
8294   case ISD::VASTART:            return LowerVASTART(Op, DAG);
8295   case ISD::VAARG:              return LowerVAARG(Op, DAG);
8296   case ISD::VACOPY:             return LowerVACOPY(Op, DAG);
8297   case ISD::INTRINSIC_WO_CHAIN: return LowerINTRINSIC_WO_CHAIN(Op, DAG);
8298   case ISD::RETURNADDR:         return LowerRETURNADDR(Op, DAG);
8299   case ISD::FRAMEADDR:          return LowerFRAMEADDR(Op, DAG);
8300   case ISD::FRAME_TO_ARGS_OFFSET:
8301                                 return LowerFRAME_TO_ARGS_OFFSET(Op, DAG);
8302   case ISD::DYNAMIC_STACKALLOC: return LowerDYNAMIC_STACKALLOC(Op, DAG);
8303   case ISD::EH_RETURN:          return LowerEH_RETURN(Op, DAG);
8304   case ISD::TRAMPOLINE:         return LowerTRAMPOLINE(Op, DAG);
8305   case ISD::FLT_ROUNDS_:        return LowerFLT_ROUNDS_(Op, DAG);
8306   case ISD::CTLZ:               return LowerCTLZ(Op, DAG);
8307   case ISD::CTTZ:               return LowerCTTZ(Op, DAG);
8308   case ISD::MUL:                return LowerMUL_V2I64(Op, DAG);
8309   case ISD::SHL:                return LowerSHL(Op, DAG);
8310   case ISD::SADDO:
8311   case ISD::UADDO:
8312   case ISD::SSUBO:
8313   case ISD::USUBO:
8314   case ISD::SMULO:
8315   case ISD::UMULO:              return LowerXALUO(Op, DAG);
8316   case ISD::READCYCLECOUNTER:   return LowerREADCYCLECOUNTER(Op, DAG);
8317   case ISD::BIT_CONVERT:        return LowerBIT_CONVERT(Op, DAG);
8318   }
8319 }
8320
8321 void X86TargetLowering::
8322 ReplaceATOMIC_BINARY_64(SDNode *Node, SmallVectorImpl<SDValue>&Results,
8323                         SelectionDAG &DAG, unsigned NewOp) const {
8324   EVT T = Node->getValueType(0);
8325   DebugLoc dl = Node->getDebugLoc();
8326   assert (T == MVT::i64 && "Only know how to expand i64 atomics");
8327
8328   SDValue Chain = Node->getOperand(0);
8329   SDValue In1 = Node->getOperand(1);
8330   SDValue In2L = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
8331                              Node->getOperand(2), DAG.getIntPtrConstant(0));
8332   SDValue In2H = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
8333                              Node->getOperand(2), DAG.getIntPtrConstant(1));
8334   SDValue Ops[] = { Chain, In1, In2L, In2H };
8335   SDVTList Tys = DAG.getVTList(MVT::i32, MVT::i32, MVT::Other);
8336   SDValue Result =
8337     DAG.getMemIntrinsicNode(NewOp, dl, Tys, Ops, 4, MVT::i64,
8338                             cast<MemSDNode>(Node)->getMemOperand());
8339   SDValue OpsF[] = { Result.getValue(0), Result.getValue(1)};
8340   Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, OpsF, 2));
8341   Results.push_back(Result.getValue(2));
8342 }
8343
8344 /// ReplaceNodeResults - Replace a node with an illegal result type
8345 /// with a new node built out of custom code.
8346 void X86TargetLowering::ReplaceNodeResults(SDNode *N,
8347                                            SmallVectorImpl<SDValue>&Results,
8348                                            SelectionDAG &DAG) const {
8349   DebugLoc dl = N->getDebugLoc();
8350   switch (N->getOpcode()) {
8351   default:
8352     assert(false && "Do not know how to custom type legalize this operation!");
8353     return;
8354   case ISD::FP_TO_SINT: {
8355     std::pair<SDValue,SDValue> Vals =
8356         FP_TO_INTHelper(SDValue(N, 0), DAG, true);
8357     SDValue FIST = Vals.first, StackSlot = Vals.second;
8358     if (FIST.getNode() != 0) {
8359       EVT VT = N->getValueType(0);
8360       // Return a load from the stack slot.
8361       Results.push_back(DAG.getLoad(VT, dl, FIST, StackSlot, NULL, 0,
8362                                     false, false, 0));
8363     }
8364     return;
8365   }
8366   case ISD::READCYCLECOUNTER: {
8367     SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
8368     SDValue TheChain = N->getOperand(0);
8369     SDValue rd = DAG.getNode(X86ISD::RDTSC_DAG, dl, Tys, &TheChain, 1);
8370     SDValue eax = DAG.getCopyFromReg(rd, dl, X86::EAX, MVT::i32,
8371                                      rd.getValue(1));
8372     SDValue edx = DAG.getCopyFromReg(eax.getValue(1), dl, X86::EDX, MVT::i32,
8373                                      eax.getValue(2));
8374     // Use a buildpair to merge the two 32-bit values into a 64-bit one.
8375     SDValue Ops[] = { eax, edx };
8376     Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, Ops, 2));
8377     Results.push_back(edx.getValue(1));
8378     return;
8379   }
8380   case ISD::ATOMIC_CMP_SWAP: {
8381     EVT T = N->getValueType(0);
8382     assert (T == MVT::i64 && "Only know how to expand i64 Cmp and Swap");
8383     SDValue cpInL, cpInH;
8384     cpInL = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(2),
8385                         DAG.getConstant(0, MVT::i32));
8386     cpInH = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(2),
8387                         DAG.getConstant(1, MVT::i32));
8388     cpInL = DAG.getCopyToReg(N->getOperand(0), dl, X86::EAX, cpInL, SDValue());
8389     cpInH = DAG.getCopyToReg(cpInL.getValue(0), dl, X86::EDX, cpInH,
8390                              cpInL.getValue(1));
8391     SDValue swapInL, swapInH;
8392     swapInL = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(3),
8393                           DAG.getConstant(0, MVT::i32));
8394     swapInH = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(3),
8395                           DAG.getConstant(1, MVT::i32));
8396     swapInL = DAG.getCopyToReg(cpInH.getValue(0), dl, X86::EBX, swapInL,
8397                                cpInH.getValue(1));
8398     swapInH = DAG.getCopyToReg(swapInL.getValue(0), dl, X86::ECX, swapInH,
8399                                swapInL.getValue(1));
8400     SDValue Ops[] = { swapInH.getValue(0),
8401                       N->getOperand(1),
8402                       swapInH.getValue(1) };
8403     SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
8404     SDValue Result = DAG.getNode(X86ISD::LCMPXCHG8_DAG, dl, Tys, Ops, 3);
8405     SDValue cpOutL = DAG.getCopyFromReg(Result.getValue(0), dl, X86::EAX,
8406                                         MVT::i32, Result.getValue(1));
8407     SDValue cpOutH = DAG.getCopyFromReg(cpOutL.getValue(1), dl, X86::EDX,
8408                                         MVT::i32, cpOutL.getValue(2));
8409     SDValue OpsF[] = { cpOutL.getValue(0), cpOutH.getValue(0)};
8410     Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, OpsF, 2));
8411     Results.push_back(cpOutH.getValue(1));
8412     return;
8413   }
8414   case ISD::ATOMIC_LOAD_ADD:
8415     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMADD64_DAG);
8416     return;
8417   case ISD::ATOMIC_LOAD_AND:
8418     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMAND64_DAG);
8419     return;
8420   case ISD::ATOMIC_LOAD_NAND:
8421     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMNAND64_DAG);
8422     return;
8423   case ISD::ATOMIC_LOAD_OR:
8424     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMOR64_DAG);
8425     return;
8426   case ISD::ATOMIC_LOAD_SUB:
8427     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMSUB64_DAG);
8428     return;
8429   case ISD::ATOMIC_LOAD_XOR:
8430     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMXOR64_DAG);
8431     return;
8432   case ISD::ATOMIC_SWAP:
8433     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMSWAP64_DAG);
8434     return;
8435   }
8436 }
8437
8438 const char *X86TargetLowering::getTargetNodeName(unsigned Opcode) const {
8439   switch (Opcode) {
8440   default: return NULL;
8441   case X86ISD::BSF:                return "X86ISD::BSF";
8442   case X86ISD::BSR:                return "X86ISD::BSR";
8443   case X86ISD::SHLD:               return "X86ISD::SHLD";
8444   case X86ISD::SHRD:               return "X86ISD::SHRD";
8445   case X86ISD::FAND:               return "X86ISD::FAND";
8446   case X86ISD::FOR:                return "X86ISD::FOR";
8447   case X86ISD::FXOR:               return "X86ISD::FXOR";
8448   case X86ISD::FSRL:               return "X86ISD::FSRL";
8449   case X86ISD::FILD:               return "X86ISD::FILD";
8450   case X86ISD::FILD_FLAG:          return "X86ISD::FILD_FLAG";
8451   case X86ISD::FP_TO_INT16_IN_MEM: return "X86ISD::FP_TO_INT16_IN_MEM";
8452   case X86ISD::FP_TO_INT32_IN_MEM: return "X86ISD::FP_TO_INT32_IN_MEM";
8453   case X86ISD::FP_TO_INT64_IN_MEM: return "X86ISD::FP_TO_INT64_IN_MEM";
8454   case X86ISD::FLD:                return "X86ISD::FLD";
8455   case X86ISD::FST:                return "X86ISD::FST";
8456   case X86ISD::CALL:               return "X86ISD::CALL";
8457   case X86ISD::RDTSC_DAG:          return "X86ISD::RDTSC_DAG";
8458   case X86ISD::BT:                 return "X86ISD::BT";
8459   case X86ISD::CMP:                return "X86ISD::CMP";
8460   case X86ISD::COMI:               return "X86ISD::COMI";
8461   case X86ISD::UCOMI:              return "X86ISD::UCOMI";
8462   case X86ISD::SETCC:              return "X86ISD::SETCC";
8463   case X86ISD::SETCC_CARRY:        return "X86ISD::SETCC_CARRY";
8464   case X86ISD::CMOV:               return "X86ISD::CMOV";
8465   case X86ISD::BRCOND:             return "X86ISD::BRCOND";
8466   case X86ISD::RET_FLAG:           return "X86ISD::RET_FLAG";
8467   case X86ISD::REP_STOS:           return "X86ISD::REP_STOS";
8468   case X86ISD::REP_MOVS:           return "X86ISD::REP_MOVS";
8469   case X86ISD::GlobalBaseReg:      return "X86ISD::GlobalBaseReg";
8470   case X86ISD::Wrapper:            return "X86ISD::Wrapper";
8471   case X86ISD::WrapperRIP:         return "X86ISD::WrapperRIP";
8472   case X86ISD::PEXTRB:             return "X86ISD::PEXTRB";
8473   case X86ISD::PEXTRW:             return "X86ISD::PEXTRW";
8474   case X86ISD::INSERTPS:           return "X86ISD::INSERTPS";
8475   case X86ISD::PINSRB:             return "X86ISD::PINSRB";
8476   case X86ISD::PINSRW:             return "X86ISD::PINSRW";
8477   case X86ISD::MMX_PINSRW:         return "X86ISD::MMX_PINSRW";
8478   case X86ISD::PSHUFB:             return "X86ISD::PSHUFB";
8479   case X86ISD::FMAX:               return "X86ISD::FMAX";
8480   case X86ISD::FMIN:               return "X86ISD::FMIN";
8481   case X86ISD::FRSQRT:             return "X86ISD::FRSQRT";
8482   case X86ISD::FRCP:               return "X86ISD::FRCP";
8483   case X86ISD::TLSADDR:            return "X86ISD::TLSADDR";
8484   case X86ISD::TLSCALL:            return "X86ISD::TLSCALL";
8485   case X86ISD::SegmentBaseAddress: return "X86ISD::SegmentBaseAddress";
8486   case X86ISD::EH_RETURN:          return "X86ISD::EH_RETURN";
8487   case X86ISD::TC_RETURN:          return "X86ISD::TC_RETURN";
8488   case X86ISD::FNSTCW16m:          return "X86ISD::FNSTCW16m";
8489   case X86ISD::LCMPXCHG_DAG:       return "X86ISD::LCMPXCHG_DAG";
8490   case X86ISD::LCMPXCHG8_DAG:      return "X86ISD::LCMPXCHG8_DAG";
8491   case X86ISD::ATOMADD64_DAG:      return "X86ISD::ATOMADD64_DAG";
8492   case X86ISD::ATOMSUB64_DAG:      return "X86ISD::ATOMSUB64_DAG";
8493   case X86ISD::ATOMOR64_DAG:       return "X86ISD::ATOMOR64_DAG";
8494   case X86ISD::ATOMXOR64_DAG:      return "X86ISD::ATOMXOR64_DAG";
8495   case X86ISD::ATOMAND64_DAG:      return "X86ISD::ATOMAND64_DAG";
8496   case X86ISD::ATOMNAND64_DAG:     return "X86ISD::ATOMNAND64_DAG";
8497   case X86ISD::VZEXT_MOVL:         return "X86ISD::VZEXT_MOVL";
8498   case X86ISD::VZEXT_LOAD:         return "X86ISD::VZEXT_LOAD";
8499   case X86ISD::VSHL:               return "X86ISD::VSHL";
8500   case X86ISD::VSRL:               return "X86ISD::VSRL";
8501   case X86ISD::CMPPD:              return "X86ISD::CMPPD";
8502   case X86ISD::CMPPS:              return "X86ISD::CMPPS";
8503   case X86ISD::PCMPEQB:            return "X86ISD::PCMPEQB";
8504   case X86ISD::PCMPEQW:            return "X86ISD::PCMPEQW";
8505   case X86ISD::PCMPEQD:            return "X86ISD::PCMPEQD";
8506   case X86ISD::PCMPEQQ:            return "X86ISD::PCMPEQQ";
8507   case X86ISD::PCMPGTB:            return "X86ISD::PCMPGTB";
8508   case X86ISD::PCMPGTW:            return "X86ISD::PCMPGTW";
8509   case X86ISD::PCMPGTD:            return "X86ISD::PCMPGTD";
8510   case X86ISD::PCMPGTQ:            return "X86ISD::PCMPGTQ";
8511   case X86ISD::ADD:                return "X86ISD::ADD";
8512   case X86ISD::SUB:                return "X86ISD::SUB";
8513   case X86ISD::SMUL:               return "X86ISD::SMUL";
8514   case X86ISD::UMUL:               return "X86ISD::UMUL";
8515   case X86ISD::INC:                return "X86ISD::INC";
8516   case X86ISD::DEC:                return "X86ISD::DEC";
8517   case X86ISD::OR:                 return "X86ISD::OR";
8518   case X86ISD::XOR:                return "X86ISD::XOR";
8519   case X86ISD::AND:                return "X86ISD::AND";
8520   case X86ISD::MUL_IMM:            return "X86ISD::MUL_IMM";
8521   case X86ISD::PTEST:              return "X86ISD::PTEST";
8522   case X86ISD::TESTP:              return "X86ISD::TESTP";
8523   case X86ISD::PALIGN:             return "X86ISD::PALIGN";
8524   case X86ISD::PSHUFD:             return "X86ISD::PSHUFD";
8525   case X86ISD::PSHUFHW:            return "X86ISD::PSHUFHW";
8526   case X86ISD::PSHUFHW_LD:         return "X86ISD::PSHUFHW_LD";
8527   case X86ISD::PSHUFLW:            return "X86ISD::PSHUFLW";
8528   case X86ISD::PSHUFLW_LD:         return "X86ISD::PSHUFLW_LD";
8529   case X86ISD::SHUFPS:             return "X86ISD::SHUFPS";
8530   case X86ISD::SHUFPD:             return "X86ISD::SHUFPD";
8531   case X86ISD::MOVLHPS:            return "X86ISD::MOVLHPS";
8532   case X86ISD::MOVLHPD:            return "X86ISD::MOVLHPD";
8533   case X86ISD::MOVHLPS:            return "X86ISD::MOVHLPS";
8534   case X86ISD::MOVHLPD:            return "X86ISD::MOVHLPD";
8535   case X86ISD::MOVLPS:             return "X86ISD::MOVLPS";
8536   case X86ISD::MOVLPD:             return "X86ISD::MOVLPD";
8537   case X86ISD::MOVDDUP:            return "X86ISD::MOVDDUP";
8538   case X86ISD::MOVSHDUP:           return "X86ISD::MOVSHDUP";
8539   case X86ISD::MOVSLDUP:           return "X86ISD::MOVSLDUP";
8540   case X86ISD::MOVSHDUP_LD:        return "X86ISD::MOVSHDUP_LD";
8541   case X86ISD::MOVSLDUP_LD:        return "X86ISD::MOVSLDUP_LD";
8542   case X86ISD::MOVSD:              return "X86ISD::MOVSD";
8543   case X86ISD::MOVSS:              return "X86ISD::MOVSS";
8544   case X86ISD::UNPCKLPS:           return "X86ISD::UNPCKLPS";
8545   case X86ISD::UNPCKLPD:           return "X86ISD::UNPCKLPD";
8546   case X86ISD::UNPCKHPS:           return "X86ISD::UNPCKHPS";
8547   case X86ISD::UNPCKHPD:           return "X86ISD::UNPCKHPD";
8548   case X86ISD::PUNPCKLBW:          return "X86ISD::PUNPCKLBW";
8549   case X86ISD::PUNPCKLWD:          return "X86ISD::PUNPCKLWD";
8550   case X86ISD::PUNPCKLDQ:          return "X86ISD::PUNPCKLDQ";
8551   case X86ISD::PUNPCKLQDQ:         return "X86ISD::PUNPCKLQDQ";
8552   case X86ISD::PUNPCKHBW:          return "X86ISD::PUNPCKHBW";
8553   case X86ISD::PUNPCKHWD:          return "X86ISD::PUNPCKHWD";
8554   case X86ISD::PUNPCKHDQ:          return "X86ISD::PUNPCKHDQ";
8555   case X86ISD::PUNPCKHQDQ:         return "X86ISD::PUNPCKHQDQ";
8556   case X86ISD::VASTART_SAVE_XMM_REGS: return "X86ISD::VASTART_SAVE_XMM_REGS";
8557   case X86ISD::MINGW_ALLOCA:       return "X86ISD::MINGW_ALLOCA";
8558   }
8559 }
8560
8561 // isLegalAddressingMode - Return true if the addressing mode represented
8562 // by AM is legal for this target, for a load/store of the specified type.
8563 bool X86TargetLowering::isLegalAddressingMode(const AddrMode &AM,
8564                                               const Type *Ty) const {
8565   // X86 supports extremely general addressing modes.
8566   CodeModel::Model M = getTargetMachine().getCodeModel();
8567   Reloc::Model R = getTargetMachine().getRelocationModel();
8568
8569   // X86 allows a sign-extended 32-bit immediate field as a displacement.
8570   if (!X86::isOffsetSuitableForCodeModel(AM.BaseOffs, M, AM.BaseGV != NULL))
8571     return false;
8572
8573   if (AM.BaseGV) {
8574     unsigned GVFlags =
8575       Subtarget->ClassifyGlobalReference(AM.BaseGV, getTargetMachine());
8576
8577     // If a reference to this global requires an extra load, we can't fold it.
8578     if (isGlobalStubReference(GVFlags))
8579       return false;
8580
8581     // If BaseGV requires a register for the PIC base, we cannot also have a
8582     // BaseReg specified.
8583     if (AM.HasBaseReg && isGlobalRelativeToPICBase(GVFlags))
8584       return false;
8585
8586     // If lower 4G is not available, then we must use rip-relative addressing.
8587     if ((M != CodeModel::Small || R != Reloc::Static) &&
8588         Subtarget->is64Bit() && (AM.BaseOffs || AM.Scale > 1))
8589       return false;
8590   }
8591
8592   switch (AM.Scale) {
8593   case 0:
8594   case 1:
8595   case 2:
8596   case 4:
8597   case 8:
8598     // These scales always work.
8599     break;
8600   case 3:
8601   case 5:
8602   case 9:
8603     // These scales are formed with basereg+scalereg.  Only accept if there is
8604     // no basereg yet.
8605     if (AM.HasBaseReg)
8606       return false;
8607     break;
8608   default:  // Other stuff never works.
8609     return false;
8610   }
8611
8612   return true;
8613 }
8614
8615
8616 bool X86TargetLowering::isTruncateFree(const Type *Ty1, const Type *Ty2) const {
8617   if (!Ty1->isIntegerTy() || !Ty2->isIntegerTy())
8618     return false;
8619   unsigned NumBits1 = Ty1->getPrimitiveSizeInBits();
8620   unsigned NumBits2 = Ty2->getPrimitiveSizeInBits();
8621   if (NumBits1 <= NumBits2)
8622     return false;
8623   return true;
8624 }
8625
8626 bool X86TargetLowering::isTruncateFree(EVT VT1, EVT VT2) const {
8627   if (!VT1.isInteger() || !VT2.isInteger())
8628     return false;
8629   unsigned NumBits1 = VT1.getSizeInBits();
8630   unsigned NumBits2 = VT2.getSizeInBits();
8631   if (NumBits1 <= NumBits2)
8632     return false;
8633   return true;
8634 }
8635
8636 bool X86TargetLowering::isZExtFree(const Type *Ty1, const Type *Ty2) const {
8637   // x86-64 implicitly zero-extends 32-bit results in 64-bit registers.
8638   return Ty1->isIntegerTy(32) && Ty2->isIntegerTy(64) && Subtarget->is64Bit();
8639 }
8640
8641 bool X86TargetLowering::isZExtFree(EVT VT1, EVT VT2) const {
8642   // x86-64 implicitly zero-extends 32-bit results in 64-bit registers.
8643   return VT1 == MVT::i32 && VT2 == MVT::i64 && Subtarget->is64Bit();
8644 }
8645
8646 bool X86TargetLowering::isNarrowingProfitable(EVT VT1, EVT VT2) const {
8647   // i16 instructions are longer (0x66 prefix) and potentially slower.
8648   return !(VT1 == MVT::i32 && VT2 == MVT::i16);
8649 }
8650
8651 /// isShuffleMaskLegal - Targets can use this to indicate that they only
8652 /// support *some* VECTOR_SHUFFLE operations, those with specific masks.
8653 /// By default, if a target supports the VECTOR_SHUFFLE node, all mask values
8654 /// are assumed to be legal.
8655 bool
8656 X86TargetLowering::isShuffleMaskLegal(const SmallVectorImpl<int> &M,
8657                                       EVT VT) const {
8658   // Very little shuffling can be done for 64-bit vectors right now.
8659   if (VT.getSizeInBits() == 64)
8660     return isPALIGNRMask(M, VT, Subtarget->hasSSSE3());
8661
8662   // FIXME: pshufb, blends, shifts.
8663   return (VT.getVectorNumElements() == 2 ||
8664           ShuffleVectorSDNode::isSplatMask(&M[0], VT) ||
8665           isMOVLMask(M, VT) ||
8666           isSHUFPMask(M, VT) ||
8667           isPSHUFDMask(M, VT) ||
8668           isPSHUFHWMask(M, VT) ||
8669           isPSHUFLWMask(M, VT) ||
8670           isPALIGNRMask(M, VT, Subtarget->hasSSSE3()) ||
8671           isUNPCKLMask(M, VT) ||
8672           isUNPCKHMask(M, VT) ||
8673           isUNPCKL_v_undef_Mask(M, VT) ||
8674           isUNPCKH_v_undef_Mask(M, VT));
8675 }
8676
8677 bool
8678 X86TargetLowering::isVectorClearMaskLegal(const SmallVectorImpl<int> &Mask,
8679                                           EVT VT) const {
8680   unsigned NumElts = VT.getVectorNumElements();
8681   // FIXME: This collection of masks seems suspect.
8682   if (NumElts == 2)
8683     return true;
8684   if (NumElts == 4 && VT.getSizeInBits() == 128) {
8685     return (isMOVLMask(Mask, VT)  ||
8686             isCommutedMOVLMask(Mask, VT, true) ||
8687             isSHUFPMask(Mask, VT) ||
8688             isCommutedSHUFPMask(Mask, VT));
8689   }
8690   return false;
8691 }
8692
8693 //===----------------------------------------------------------------------===//
8694 //                           X86 Scheduler Hooks
8695 //===----------------------------------------------------------------------===//
8696
8697 // private utility function
8698 MachineBasicBlock *
8699 X86TargetLowering::EmitAtomicBitwiseWithCustomInserter(MachineInstr *bInstr,
8700                                                        MachineBasicBlock *MBB,
8701                                                        unsigned regOpc,
8702                                                        unsigned immOpc,
8703                                                        unsigned LoadOpc,
8704                                                        unsigned CXchgOpc,
8705                                                        unsigned notOpc,
8706                                                        unsigned EAXreg,
8707                                                        TargetRegisterClass *RC,
8708                                                        bool invSrc) const {
8709   // For the atomic bitwise operator, we generate
8710   //   thisMBB:
8711   //   newMBB:
8712   //     ld  t1 = [bitinstr.addr]
8713   //     op  t2 = t1, [bitinstr.val]
8714   //     mov EAX = t1
8715   //     lcs dest = [bitinstr.addr], t2  [EAX is implicit]
8716   //     bz  newMBB
8717   //     fallthrough -->nextMBB
8718   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
8719   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
8720   MachineFunction::iterator MBBIter = MBB;
8721   ++MBBIter;
8722
8723   /// First build the CFG
8724   MachineFunction *F = MBB->getParent();
8725   MachineBasicBlock *thisMBB = MBB;
8726   MachineBasicBlock *newMBB = F->CreateMachineBasicBlock(LLVM_BB);
8727   MachineBasicBlock *nextMBB = F->CreateMachineBasicBlock(LLVM_BB);
8728   F->insert(MBBIter, newMBB);
8729   F->insert(MBBIter, nextMBB);
8730
8731   // Transfer the remainder of thisMBB and its successor edges to nextMBB.
8732   nextMBB->splice(nextMBB->begin(), thisMBB,
8733                   llvm::next(MachineBasicBlock::iterator(bInstr)),
8734                   thisMBB->end());
8735   nextMBB->transferSuccessorsAndUpdatePHIs(thisMBB);
8736
8737   // Update thisMBB to fall through to newMBB
8738   thisMBB->addSuccessor(newMBB);
8739
8740   // newMBB jumps to itself and fall through to nextMBB
8741   newMBB->addSuccessor(nextMBB);
8742   newMBB->addSuccessor(newMBB);
8743
8744   // Insert instructions into newMBB based on incoming instruction
8745   assert(bInstr->getNumOperands() < X86::AddrNumOperands + 4 &&
8746          "unexpected number of operands");
8747   DebugLoc dl = bInstr->getDebugLoc();
8748   MachineOperand& destOper = bInstr->getOperand(0);
8749   MachineOperand* argOpers[2 + X86::AddrNumOperands];
8750   int numArgs = bInstr->getNumOperands() - 1;
8751   for (int i=0; i < numArgs; ++i)
8752     argOpers[i] = &bInstr->getOperand(i+1);
8753
8754   // x86 address has 4 operands: base, index, scale, and displacement
8755   int lastAddrIndx = X86::AddrNumOperands - 1; // [0,3]
8756   int valArgIndx = lastAddrIndx + 1;
8757
8758   unsigned t1 = F->getRegInfo().createVirtualRegister(RC);
8759   MachineInstrBuilder MIB = BuildMI(newMBB, dl, TII->get(LoadOpc), t1);
8760   for (int i=0; i <= lastAddrIndx; ++i)
8761     (*MIB).addOperand(*argOpers[i]);
8762
8763   unsigned tt = F->getRegInfo().createVirtualRegister(RC);
8764   if (invSrc) {
8765     MIB = BuildMI(newMBB, dl, TII->get(notOpc), tt).addReg(t1);
8766   }
8767   else
8768     tt = t1;
8769
8770   unsigned t2 = F->getRegInfo().createVirtualRegister(RC);
8771   assert((argOpers[valArgIndx]->isReg() ||
8772           argOpers[valArgIndx]->isImm()) &&
8773          "invalid operand");
8774   if (argOpers[valArgIndx]->isReg())
8775     MIB = BuildMI(newMBB, dl, TII->get(regOpc), t2);
8776   else
8777     MIB = BuildMI(newMBB, dl, TII->get(immOpc), t2);
8778   MIB.addReg(tt);
8779   (*MIB).addOperand(*argOpers[valArgIndx]);
8780
8781   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), EAXreg);
8782   MIB.addReg(t1);
8783
8784   MIB = BuildMI(newMBB, dl, TII->get(CXchgOpc));
8785   for (int i=0; i <= lastAddrIndx; ++i)
8786     (*MIB).addOperand(*argOpers[i]);
8787   MIB.addReg(t2);
8788   assert(bInstr->hasOneMemOperand() && "Unexpected number of memoperand");
8789   (*MIB).setMemRefs(bInstr->memoperands_begin(),
8790                     bInstr->memoperands_end());
8791
8792   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), destOper.getReg());
8793   MIB.addReg(EAXreg);
8794
8795   // insert branch
8796   BuildMI(newMBB, dl, TII->get(X86::JNE_4)).addMBB(newMBB);
8797
8798   bInstr->eraseFromParent();   // The pseudo instruction is gone now.
8799   return nextMBB;
8800 }
8801
8802 // private utility function:  64 bit atomics on 32 bit host.
8803 MachineBasicBlock *
8804 X86TargetLowering::EmitAtomicBit6432WithCustomInserter(MachineInstr *bInstr,
8805                                                        MachineBasicBlock *MBB,
8806                                                        unsigned regOpcL,
8807                                                        unsigned regOpcH,
8808                                                        unsigned immOpcL,
8809                                                        unsigned immOpcH,
8810                                                        bool invSrc) const {
8811   // For the atomic bitwise operator, we generate
8812   //   thisMBB (instructions are in pairs, except cmpxchg8b)
8813   //     ld t1,t2 = [bitinstr.addr]
8814   //   newMBB:
8815   //     out1, out2 = phi (thisMBB, t1/t2) (newMBB, t3/t4)
8816   //     op  t5, t6 <- out1, out2, [bitinstr.val]
8817   //      (for SWAP, substitute:  mov t5, t6 <- [bitinstr.val])
8818   //     mov ECX, EBX <- t5, t6
8819   //     mov EAX, EDX <- t1, t2
8820   //     cmpxchg8b [bitinstr.addr]  [EAX, EDX, EBX, ECX implicit]
8821   //     mov t3, t4 <- EAX, EDX
8822   //     bz  newMBB
8823   //     result in out1, out2
8824   //     fallthrough -->nextMBB
8825
8826   const TargetRegisterClass *RC = X86::GR32RegisterClass;
8827   const unsigned LoadOpc = X86::MOV32rm;
8828   const unsigned NotOpc = X86::NOT32r;
8829   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
8830   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
8831   MachineFunction::iterator MBBIter = MBB;
8832   ++MBBIter;
8833
8834   /// First build the CFG
8835   MachineFunction *F = MBB->getParent();
8836   MachineBasicBlock *thisMBB = MBB;
8837   MachineBasicBlock *newMBB = F->CreateMachineBasicBlock(LLVM_BB);
8838   MachineBasicBlock *nextMBB = F->CreateMachineBasicBlock(LLVM_BB);
8839   F->insert(MBBIter, newMBB);
8840   F->insert(MBBIter, nextMBB);
8841
8842   // Transfer the remainder of thisMBB and its successor edges to nextMBB.
8843   nextMBB->splice(nextMBB->begin(), thisMBB,
8844                   llvm::next(MachineBasicBlock::iterator(bInstr)),
8845                   thisMBB->end());
8846   nextMBB->transferSuccessorsAndUpdatePHIs(thisMBB);
8847
8848   // Update thisMBB to fall through to newMBB
8849   thisMBB->addSuccessor(newMBB);
8850
8851   // newMBB jumps to itself and fall through to nextMBB
8852   newMBB->addSuccessor(nextMBB);
8853   newMBB->addSuccessor(newMBB);
8854
8855   DebugLoc dl = bInstr->getDebugLoc();
8856   // Insert instructions into newMBB based on incoming instruction
8857   // There are 8 "real" operands plus 9 implicit def/uses, ignored here.
8858   assert(bInstr->getNumOperands() < X86::AddrNumOperands + 14 &&
8859          "unexpected number of operands");
8860   MachineOperand& dest1Oper = bInstr->getOperand(0);
8861   MachineOperand& dest2Oper = bInstr->getOperand(1);
8862   MachineOperand* argOpers[2 + X86::AddrNumOperands];
8863   for (int i=0; i < 2 + X86::AddrNumOperands; ++i) {
8864     argOpers[i] = &bInstr->getOperand(i+2);
8865
8866     // We use some of the operands multiple times, so conservatively just
8867     // clear any kill flags that might be present.
8868     if (argOpers[i]->isReg() && argOpers[i]->isUse())
8869       argOpers[i]->setIsKill(false);
8870   }
8871
8872   // x86 address has 5 operands: base, index, scale, displacement, and segment.
8873   int lastAddrIndx = X86::AddrNumOperands - 1; // [0,3]
8874
8875   unsigned t1 = F->getRegInfo().createVirtualRegister(RC);
8876   MachineInstrBuilder MIB = BuildMI(thisMBB, dl, TII->get(LoadOpc), t1);
8877   for (int i=0; i <= lastAddrIndx; ++i)
8878     (*MIB).addOperand(*argOpers[i]);
8879   unsigned t2 = F->getRegInfo().createVirtualRegister(RC);
8880   MIB = BuildMI(thisMBB, dl, TII->get(LoadOpc), t2);
8881   // add 4 to displacement.
8882   for (int i=0; i <= lastAddrIndx-2; ++i)
8883     (*MIB).addOperand(*argOpers[i]);
8884   MachineOperand newOp3 = *(argOpers[3]);
8885   if (newOp3.isImm())
8886     newOp3.setImm(newOp3.getImm()+4);
8887   else
8888     newOp3.setOffset(newOp3.getOffset()+4);
8889   (*MIB).addOperand(newOp3);
8890   (*MIB).addOperand(*argOpers[lastAddrIndx]);
8891
8892   // t3/4 are defined later, at the bottom of the loop
8893   unsigned t3 = F->getRegInfo().createVirtualRegister(RC);
8894   unsigned t4 = F->getRegInfo().createVirtualRegister(RC);
8895   BuildMI(newMBB, dl, TII->get(X86::PHI), dest1Oper.getReg())
8896     .addReg(t1).addMBB(thisMBB).addReg(t3).addMBB(newMBB);
8897   BuildMI(newMBB, dl, TII->get(X86::PHI), dest2Oper.getReg())
8898     .addReg(t2).addMBB(thisMBB).addReg(t4).addMBB(newMBB);
8899
8900   // The subsequent operations should be using the destination registers of
8901   //the PHI instructions.
8902   if (invSrc) {
8903     t1 = F->getRegInfo().createVirtualRegister(RC);
8904     t2 = F->getRegInfo().createVirtualRegister(RC);
8905     MIB = BuildMI(newMBB, dl, TII->get(NotOpc), t1).addReg(dest1Oper.getReg());
8906     MIB = BuildMI(newMBB, dl, TII->get(NotOpc), t2).addReg(dest2Oper.getReg());
8907   } else {
8908     t1 = dest1Oper.getReg();
8909     t2 = dest2Oper.getReg();
8910   }
8911
8912   int valArgIndx = lastAddrIndx + 1;
8913   assert((argOpers[valArgIndx]->isReg() ||
8914           argOpers[valArgIndx]->isImm()) &&
8915          "invalid operand");
8916   unsigned t5 = F->getRegInfo().createVirtualRegister(RC);
8917   unsigned t6 = F->getRegInfo().createVirtualRegister(RC);
8918   if (argOpers[valArgIndx]->isReg())
8919     MIB = BuildMI(newMBB, dl, TII->get(regOpcL), t5);
8920   else
8921     MIB = BuildMI(newMBB, dl, TII->get(immOpcL), t5);
8922   if (regOpcL != X86::MOV32rr)
8923     MIB.addReg(t1);
8924   (*MIB).addOperand(*argOpers[valArgIndx]);
8925   assert(argOpers[valArgIndx + 1]->isReg() ==
8926          argOpers[valArgIndx]->isReg());
8927   assert(argOpers[valArgIndx + 1]->isImm() ==
8928          argOpers[valArgIndx]->isImm());
8929   if (argOpers[valArgIndx + 1]->isReg())
8930     MIB = BuildMI(newMBB, dl, TII->get(regOpcH), t6);
8931   else
8932     MIB = BuildMI(newMBB, dl, TII->get(immOpcH), t6);
8933   if (regOpcH != X86::MOV32rr)
8934     MIB.addReg(t2);
8935   (*MIB).addOperand(*argOpers[valArgIndx + 1]);
8936
8937   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), X86::EAX);
8938   MIB.addReg(t1);
8939   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), X86::EDX);
8940   MIB.addReg(t2);
8941
8942   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), X86::EBX);
8943   MIB.addReg(t5);
8944   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), X86::ECX);
8945   MIB.addReg(t6);
8946
8947   MIB = BuildMI(newMBB, dl, TII->get(X86::LCMPXCHG8B));
8948   for (int i=0; i <= lastAddrIndx; ++i)
8949     (*MIB).addOperand(*argOpers[i]);
8950
8951   assert(bInstr->hasOneMemOperand() && "Unexpected number of memoperand");
8952   (*MIB).setMemRefs(bInstr->memoperands_begin(),
8953                     bInstr->memoperands_end());
8954
8955   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), t3);
8956   MIB.addReg(X86::EAX);
8957   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), t4);
8958   MIB.addReg(X86::EDX);
8959
8960   // insert branch
8961   BuildMI(newMBB, dl, TII->get(X86::JNE_4)).addMBB(newMBB);
8962
8963   bInstr->eraseFromParent();   // The pseudo instruction is gone now.
8964   return nextMBB;
8965 }
8966
8967 // private utility function
8968 MachineBasicBlock *
8969 X86TargetLowering::EmitAtomicMinMaxWithCustomInserter(MachineInstr *mInstr,
8970                                                       MachineBasicBlock *MBB,
8971                                                       unsigned cmovOpc) const {
8972   // For the atomic min/max operator, we generate
8973   //   thisMBB:
8974   //   newMBB:
8975   //     ld t1 = [min/max.addr]
8976   //     mov t2 = [min/max.val]
8977   //     cmp  t1, t2
8978   //     cmov[cond] t2 = t1
8979   //     mov EAX = t1
8980   //     lcs dest = [bitinstr.addr], t2  [EAX is implicit]
8981   //     bz   newMBB
8982   //     fallthrough -->nextMBB
8983   //
8984   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
8985   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
8986   MachineFunction::iterator MBBIter = MBB;
8987   ++MBBIter;
8988
8989   /// First build the CFG
8990   MachineFunction *F = MBB->getParent();
8991   MachineBasicBlock *thisMBB = MBB;
8992   MachineBasicBlock *newMBB = F->CreateMachineBasicBlock(LLVM_BB);
8993   MachineBasicBlock *nextMBB = F->CreateMachineBasicBlock(LLVM_BB);
8994   F->insert(MBBIter, newMBB);
8995   F->insert(MBBIter, nextMBB);
8996
8997   // Transfer the remainder of thisMBB and its successor edges to nextMBB.
8998   nextMBB->splice(nextMBB->begin(), thisMBB,
8999                   llvm::next(MachineBasicBlock::iterator(mInstr)),
9000                   thisMBB->end());
9001   nextMBB->transferSuccessorsAndUpdatePHIs(thisMBB);
9002
9003   // Update thisMBB to fall through to newMBB
9004   thisMBB->addSuccessor(newMBB);
9005
9006   // newMBB jumps to newMBB and fall through to nextMBB
9007   newMBB->addSuccessor(nextMBB);
9008   newMBB->addSuccessor(newMBB);
9009
9010   DebugLoc dl = mInstr->getDebugLoc();
9011   // Insert instructions into newMBB based on incoming instruction
9012   assert(mInstr->getNumOperands() < X86::AddrNumOperands + 4 &&
9013          "unexpected number of operands");
9014   MachineOperand& destOper = mInstr->getOperand(0);
9015   MachineOperand* argOpers[2 + X86::AddrNumOperands];
9016   int numArgs = mInstr->getNumOperands() - 1;
9017   for (int i=0; i < numArgs; ++i)
9018     argOpers[i] = &mInstr->getOperand(i+1);
9019
9020   // x86 address has 4 operands: base, index, scale, and displacement
9021   int lastAddrIndx = X86::AddrNumOperands - 1; // [0,3]
9022   int valArgIndx = lastAddrIndx + 1;
9023
9024   unsigned t1 = F->getRegInfo().createVirtualRegister(X86::GR32RegisterClass);
9025   MachineInstrBuilder MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rm), t1);
9026   for (int i=0; i <= lastAddrIndx; ++i)
9027     (*MIB).addOperand(*argOpers[i]);
9028
9029   // We only support register and immediate values
9030   assert((argOpers[valArgIndx]->isReg() ||
9031           argOpers[valArgIndx]->isImm()) &&
9032          "invalid operand");
9033
9034   unsigned t2 = F->getRegInfo().createVirtualRegister(X86::GR32RegisterClass);
9035   if (argOpers[valArgIndx]->isReg())
9036     MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), t2);
9037   else
9038     MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rr), t2);
9039   (*MIB).addOperand(*argOpers[valArgIndx]);
9040
9041   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), X86::EAX);
9042   MIB.addReg(t1);
9043
9044   MIB = BuildMI(newMBB, dl, TII->get(X86::CMP32rr));
9045   MIB.addReg(t1);
9046   MIB.addReg(t2);
9047
9048   // Generate movc
9049   unsigned t3 = F->getRegInfo().createVirtualRegister(X86::GR32RegisterClass);
9050   MIB = BuildMI(newMBB, dl, TII->get(cmovOpc),t3);
9051   MIB.addReg(t2);
9052   MIB.addReg(t1);
9053
9054   // Cmp and exchange if none has modified the memory location
9055   MIB = BuildMI(newMBB, dl, TII->get(X86::LCMPXCHG32));
9056   for (int i=0; i <= lastAddrIndx; ++i)
9057     (*MIB).addOperand(*argOpers[i]);
9058   MIB.addReg(t3);
9059   assert(mInstr->hasOneMemOperand() && "Unexpected number of memoperand");
9060   (*MIB).setMemRefs(mInstr->memoperands_begin(),
9061                     mInstr->memoperands_end());
9062
9063   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), destOper.getReg());
9064   MIB.addReg(X86::EAX);
9065
9066   // insert branch
9067   BuildMI(newMBB, dl, TII->get(X86::JNE_4)).addMBB(newMBB);
9068
9069   mInstr->eraseFromParent();   // The pseudo instruction is gone now.
9070   return nextMBB;
9071 }
9072
9073 // FIXME: When we get size specific XMM0 registers, i.e. XMM0_V16I8
9074 // or XMM0_V32I8 in AVX all of this code can be replaced with that
9075 // in the .td file.
9076 MachineBasicBlock *
9077 X86TargetLowering::EmitPCMP(MachineInstr *MI, MachineBasicBlock *BB,
9078                             unsigned numArgs, bool memArg) const {
9079
9080   assert((Subtarget->hasSSE42() || Subtarget->hasAVX()) &&
9081          "Target must have SSE4.2 or AVX features enabled");
9082
9083   DebugLoc dl = MI->getDebugLoc();
9084   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
9085
9086   unsigned Opc;
9087
9088   if (!Subtarget->hasAVX()) {
9089     if (memArg)
9090       Opc = numArgs == 3 ? X86::PCMPISTRM128rm : X86::PCMPESTRM128rm;
9091     else
9092       Opc = numArgs == 3 ? X86::PCMPISTRM128rr : X86::PCMPESTRM128rr;
9093   } else {
9094     if (memArg)
9095       Opc = numArgs == 3 ? X86::VPCMPISTRM128rm : X86::VPCMPESTRM128rm;
9096     else
9097       Opc = numArgs == 3 ? X86::VPCMPISTRM128rr : X86::VPCMPESTRM128rr;
9098   }
9099
9100   MachineInstrBuilder MIB = BuildMI(BB, dl, TII->get(Opc));
9101
9102   for (unsigned i = 0; i < numArgs; ++i) {
9103     MachineOperand &Op = MI->getOperand(i+1);
9104
9105     if (!(Op.isReg() && Op.isImplicit()))
9106       MIB.addOperand(Op);
9107   }
9108
9109   BuildMI(BB, dl, TII->get(X86::MOVAPSrr), MI->getOperand(0).getReg())
9110     .addReg(X86::XMM0);
9111
9112   MI->eraseFromParent();
9113
9114   return BB;
9115 }
9116
9117 MachineBasicBlock *
9118 X86TargetLowering::EmitVAStartSaveXMMRegsWithCustomInserter(
9119                                                  MachineInstr *MI,
9120                                                  MachineBasicBlock *MBB) const {
9121   // Emit code to save XMM registers to the stack. The ABI says that the
9122   // number of registers to save is given in %al, so it's theoretically
9123   // possible to do an indirect jump trick to avoid saving all of them,
9124   // however this code takes a simpler approach and just executes all
9125   // of the stores if %al is non-zero. It's less code, and it's probably
9126   // easier on the hardware branch predictor, and stores aren't all that
9127   // expensive anyway.
9128
9129   // Create the new basic blocks. One block contains all the XMM stores,
9130   // and one block is the final destination regardless of whether any
9131   // stores were performed.
9132   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
9133   MachineFunction *F = MBB->getParent();
9134   MachineFunction::iterator MBBIter = MBB;
9135   ++MBBIter;
9136   MachineBasicBlock *XMMSaveMBB = F->CreateMachineBasicBlock(LLVM_BB);
9137   MachineBasicBlock *EndMBB = F->CreateMachineBasicBlock(LLVM_BB);
9138   F->insert(MBBIter, XMMSaveMBB);
9139   F->insert(MBBIter, EndMBB);
9140
9141   // Transfer the remainder of MBB and its successor edges to EndMBB.
9142   EndMBB->splice(EndMBB->begin(), MBB,
9143                  llvm::next(MachineBasicBlock::iterator(MI)),
9144                  MBB->end());
9145   EndMBB->transferSuccessorsAndUpdatePHIs(MBB);
9146
9147   // The original block will now fall through to the XMM save block.
9148   MBB->addSuccessor(XMMSaveMBB);
9149   // The XMMSaveMBB will fall through to the end block.
9150   XMMSaveMBB->addSuccessor(EndMBB);
9151
9152   // Now add the instructions.
9153   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
9154   DebugLoc DL = MI->getDebugLoc();
9155
9156   unsigned CountReg = MI->getOperand(0).getReg();
9157   int64_t RegSaveFrameIndex = MI->getOperand(1).getImm();
9158   int64_t VarArgsFPOffset = MI->getOperand(2).getImm();
9159
9160   if (!Subtarget->isTargetWin64()) {
9161     // If %al is 0, branch around the XMM save block.
9162     BuildMI(MBB, DL, TII->get(X86::TEST8rr)).addReg(CountReg).addReg(CountReg);
9163     BuildMI(MBB, DL, TII->get(X86::JE_4)).addMBB(EndMBB);
9164     MBB->addSuccessor(EndMBB);
9165   }
9166
9167   // In the XMM save block, save all the XMM argument registers.
9168   for (int i = 3, e = MI->getNumOperands(); i != e; ++i) {
9169     int64_t Offset = (i - 3) * 16 + VarArgsFPOffset;
9170     MachineMemOperand *MMO =
9171       F->getMachineMemOperand(
9172         PseudoSourceValue::getFixedStack(RegSaveFrameIndex),
9173         MachineMemOperand::MOStore, Offset,
9174         /*Size=*/16, /*Align=*/16);
9175     BuildMI(XMMSaveMBB, DL, TII->get(X86::MOVAPSmr))
9176       .addFrameIndex(RegSaveFrameIndex)
9177       .addImm(/*Scale=*/1)
9178       .addReg(/*IndexReg=*/0)
9179       .addImm(/*Disp=*/Offset)
9180       .addReg(/*Segment=*/0)
9181       .addReg(MI->getOperand(i).getReg())
9182       .addMemOperand(MMO);
9183   }
9184
9185   MI->eraseFromParent();   // The pseudo instruction is gone now.
9186
9187   return EndMBB;
9188 }
9189
9190 MachineBasicBlock *
9191 X86TargetLowering::EmitLoweredSelect(MachineInstr *MI,
9192                                      MachineBasicBlock *BB) const {
9193   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
9194   DebugLoc DL = MI->getDebugLoc();
9195
9196   // To "insert" a SELECT_CC instruction, we actually have to insert the
9197   // diamond control-flow pattern.  The incoming instruction knows the
9198   // destination vreg to set, the condition code register to branch on, the
9199   // true/false values to select between, and a branch opcode to use.
9200   const BasicBlock *LLVM_BB = BB->getBasicBlock();
9201   MachineFunction::iterator It = BB;
9202   ++It;
9203
9204   //  thisMBB:
9205   //  ...
9206   //   TrueVal = ...
9207   //   cmpTY ccX, r1, r2
9208   //   bCC copy1MBB
9209   //   fallthrough --> copy0MBB
9210   MachineBasicBlock *thisMBB = BB;
9211   MachineFunction *F = BB->getParent();
9212   MachineBasicBlock *copy0MBB = F->CreateMachineBasicBlock(LLVM_BB);
9213   MachineBasicBlock *sinkMBB = F->CreateMachineBasicBlock(LLVM_BB);
9214   F->insert(It, copy0MBB);
9215   F->insert(It, sinkMBB);
9216
9217   // If the EFLAGS register isn't dead in the terminator, then claim that it's
9218   // live into the sink and copy blocks.
9219   const MachineFunction *MF = BB->getParent();
9220   const TargetRegisterInfo *TRI = MF->getTarget().getRegisterInfo();
9221   BitVector ReservedRegs = TRI->getReservedRegs(*MF);
9222
9223   for (unsigned I = 0, E = MI->getNumOperands(); I != E; ++I) {
9224     const MachineOperand &MO = MI->getOperand(I);
9225     if (!MO.isReg() || !MO.isUse() || MO.isKill()) continue;
9226     unsigned Reg = MO.getReg();
9227     if (Reg != X86::EFLAGS) continue;
9228     copy0MBB->addLiveIn(Reg);
9229     sinkMBB->addLiveIn(Reg);
9230   }
9231
9232   // Transfer the remainder of BB and its successor edges to sinkMBB.
9233   sinkMBB->splice(sinkMBB->begin(), BB,
9234                   llvm::next(MachineBasicBlock::iterator(MI)),
9235                   BB->end());
9236   sinkMBB->transferSuccessorsAndUpdatePHIs(BB);
9237
9238   // Add the true and fallthrough blocks as its successors.
9239   BB->addSuccessor(copy0MBB);
9240   BB->addSuccessor(sinkMBB);
9241
9242   // Create the conditional branch instruction.
9243   unsigned Opc =
9244     X86::GetCondBranchFromCond((X86::CondCode)MI->getOperand(3).getImm());
9245   BuildMI(BB, DL, TII->get(Opc)).addMBB(sinkMBB);
9246
9247   //  copy0MBB:
9248   //   %FalseValue = ...
9249   //   # fallthrough to sinkMBB
9250   copy0MBB->addSuccessor(sinkMBB);
9251
9252   //  sinkMBB:
9253   //   %Result = phi [ %FalseValue, copy0MBB ], [ %TrueValue, thisMBB ]
9254   //  ...
9255   BuildMI(*sinkMBB, sinkMBB->begin(), DL,
9256           TII->get(X86::PHI), MI->getOperand(0).getReg())
9257     .addReg(MI->getOperand(1).getReg()).addMBB(copy0MBB)
9258     .addReg(MI->getOperand(2).getReg()).addMBB(thisMBB);
9259
9260   MI->eraseFromParent();   // The pseudo instruction is gone now.
9261   return sinkMBB;
9262 }
9263
9264 MachineBasicBlock *
9265 X86TargetLowering::EmitLoweredMingwAlloca(MachineInstr *MI,
9266                                           MachineBasicBlock *BB) const {
9267   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
9268   DebugLoc DL = MI->getDebugLoc();
9269
9270   // The lowering is pretty easy: we're just emitting the call to _alloca.  The
9271   // non-trivial part is impdef of ESP.
9272   // FIXME: The code should be tweaked as soon as we'll try to do codegen for
9273   // mingw-w64.
9274
9275   BuildMI(*BB, MI, DL, TII->get(X86::CALLpcrel32))
9276     .addExternalSymbol("_alloca")
9277     .addReg(X86::EAX, RegState::Implicit)
9278     .addReg(X86::ESP, RegState::Implicit)
9279     .addReg(X86::EAX, RegState::Define | RegState::Implicit)
9280     .addReg(X86::ESP, RegState::Define | RegState::Implicit)
9281     .addReg(X86::EFLAGS, RegState::Define | RegState::Implicit);
9282
9283   MI->eraseFromParent();   // The pseudo instruction is gone now.
9284   return BB;
9285 }
9286
9287 MachineBasicBlock *
9288 X86TargetLowering::EmitLoweredTLSCall(MachineInstr *MI,
9289                                       MachineBasicBlock *BB) const {
9290   // This is pretty easy.  We're taking the value that we received from
9291   // our load from the relocation, sticking it in either RDI (x86-64)
9292   // or EAX and doing an indirect call.  The return value will then
9293   // be in the normal return register.
9294   const X86InstrInfo *TII
9295     = static_cast<const X86InstrInfo*>(getTargetMachine().getInstrInfo());
9296   DebugLoc DL = MI->getDebugLoc();
9297   MachineFunction *F = BB->getParent();
9298   bool IsWin64 = Subtarget->isTargetWin64();
9299
9300   assert(MI->getOperand(3).isGlobal() && "This should be a global");
9301
9302   if (Subtarget->is64Bit()) {
9303     MachineInstrBuilder MIB = BuildMI(*BB, MI, DL,
9304                                       TII->get(X86::MOV64rm), X86::RDI)
9305     .addReg(X86::RIP)
9306     .addImm(0).addReg(0)
9307     .addGlobalAddress(MI->getOperand(3).getGlobal(), 0,
9308                       MI->getOperand(3).getTargetFlags())
9309     .addReg(0);
9310     MIB = BuildMI(*BB, MI, DL, TII->get(IsWin64 ? X86::WINCALL64m : X86::CALL64m));
9311     addDirectMem(MIB, X86::RDI);
9312   } else if (getTargetMachine().getRelocationModel() != Reloc::PIC_) {
9313     MachineInstrBuilder MIB = BuildMI(*BB, MI, DL,
9314                                       TII->get(X86::MOV32rm), X86::EAX)
9315     .addReg(0)
9316     .addImm(0).addReg(0)
9317     .addGlobalAddress(MI->getOperand(3).getGlobal(), 0,
9318                       MI->getOperand(3).getTargetFlags())
9319     .addReg(0);
9320     MIB = BuildMI(*BB, MI, DL, TII->get(X86::CALL32m));
9321     addDirectMem(MIB, X86::EAX);
9322   } else {
9323     MachineInstrBuilder MIB = BuildMI(*BB, MI, DL,
9324                                       TII->get(X86::MOV32rm), X86::EAX)
9325     .addReg(TII->getGlobalBaseReg(F))
9326     .addImm(0).addReg(0)
9327     .addGlobalAddress(MI->getOperand(3).getGlobal(), 0,
9328                       MI->getOperand(3).getTargetFlags())
9329     .addReg(0);
9330     MIB = BuildMI(*BB, MI, DL, TII->get(X86::CALL32m));
9331     addDirectMem(MIB, X86::EAX);
9332   }
9333
9334   MI->eraseFromParent(); // The pseudo instruction is gone now.
9335   return BB;
9336 }
9337
9338 MachineBasicBlock *
9339 X86TargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
9340                                                MachineBasicBlock *BB) const {
9341   switch (MI->getOpcode()) {
9342   default: assert(false && "Unexpected instr type to insert");
9343   case X86::MINGW_ALLOCA:
9344     return EmitLoweredMingwAlloca(MI, BB);
9345   case X86::TLSCall_32:
9346   case X86::TLSCall_64:
9347     return EmitLoweredTLSCall(MI, BB);
9348   case X86::CMOV_GR8:
9349   case X86::CMOV_V1I64:
9350   case X86::CMOV_FR32:
9351   case X86::CMOV_FR64:
9352   case X86::CMOV_V4F32:
9353   case X86::CMOV_V2F64:
9354   case X86::CMOV_V2I64:
9355   case X86::CMOV_GR16:
9356   case X86::CMOV_GR32:
9357   case X86::CMOV_RFP32:
9358   case X86::CMOV_RFP64:
9359   case X86::CMOV_RFP80:
9360     return EmitLoweredSelect(MI, BB);
9361
9362   case X86::FP32_TO_INT16_IN_MEM:
9363   case X86::FP32_TO_INT32_IN_MEM:
9364   case X86::FP32_TO_INT64_IN_MEM:
9365   case X86::FP64_TO_INT16_IN_MEM:
9366   case X86::FP64_TO_INT32_IN_MEM:
9367   case X86::FP64_TO_INT64_IN_MEM:
9368   case X86::FP80_TO_INT16_IN_MEM:
9369   case X86::FP80_TO_INT32_IN_MEM:
9370   case X86::FP80_TO_INT64_IN_MEM: {
9371     const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
9372     DebugLoc DL = MI->getDebugLoc();
9373
9374     // Change the floating point control register to use "round towards zero"
9375     // mode when truncating to an integer value.
9376     MachineFunction *F = BB->getParent();
9377     int CWFrameIdx = F->getFrameInfo()->CreateStackObject(2, 2, false);
9378     addFrameReference(BuildMI(*BB, MI, DL,
9379                               TII->get(X86::FNSTCW16m)), CWFrameIdx);
9380
9381     // Load the old value of the high byte of the control word...
9382     unsigned OldCW =
9383       F->getRegInfo().createVirtualRegister(X86::GR16RegisterClass);
9384     addFrameReference(BuildMI(*BB, MI, DL, TII->get(X86::MOV16rm), OldCW),
9385                       CWFrameIdx);
9386
9387     // Set the high part to be round to zero...
9388     addFrameReference(BuildMI(*BB, MI, DL, TII->get(X86::MOV16mi)), CWFrameIdx)
9389       .addImm(0xC7F);
9390
9391     // Reload the modified control word now...
9392     addFrameReference(BuildMI(*BB, MI, DL,
9393                               TII->get(X86::FLDCW16m)), CWFrameIdx);
9394
9395     // Restore the memory image of control word to original value
9396     addFrameReference(BuildMI(*BB, MI, DL, TII->get(X86::MOV16mr)), CWFrameIdx)
9397       .addReg(OldCW);
9398
9399     // Get the X86 opcode to use.
9400     unsigned Opc;
9401     switch (MI->getOpcode()) {
9402     default: llvm_unreachable("illegal opcode!");
9403     case X86::FP32_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m32; break;
9404     case X86::FP32_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m32; break;
9405     case X86::FP32_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m32; break;
9406     case X86::FP64_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m64; break;
9407     case X86::FP64_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m64; break;
9408     case X86::FP64_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m64; break;
9409     case X86::FP80_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m80; break;
9410     case X86::FP80_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m80; break;
9411     case X86::FP80_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m80; break;
9412     }
9413
9414     X86AddressMode AM;
9415     MachineOperand &Op = MI->getOperand(0);
9416     if (Op.isReg()) {
9417       AM.BaseType = X86AddressMode::RegBase;
9418       AM.Base.Reg = Op.getReg();
9419     } else {
9420       AM.BaseType = X86AddressMode::FrameIndexBase;
9421       AM.Base.FrameIndex = Op.getIndex();
9422     }
9423     Op = MI->getOperand(1);
9424     if (Op.isImm())
9425       AM.Scale = Op.getImm();
9426     Op = MI->getOperand(2);
9427     if (Op.isImm())
9428       AM.IndexReg = Op.getImm();
9429     Op = MI->getOperand(3);
9430     if (Op.isGlobal()) {
9431       AM.GV = Op.getGlobal();
9432     } else {
9433       AM.Disp = Op.getImm();
9434     }
9435     addFullAddress(BuildMI(*BB, MI, DL, TII->get(Opc)), AM)
9436                       .addReg(MI->getOperand(X86::AddrNumOperands).getReg());
9437
9438     // Reload the original control word now.
9439     addFrameReference(BuildMI(*BB, MI, DL,
9440                               TII->get(X86::FLDCW16m)), CWFrameIdx);
9441
9442     MI->eraseFromParent();   // The pseudo instruction is gone now.
9443     return BB;
9444   }
9445     // String/text processing lowering.
9446   case X86::PCMPISTRM128REG:
9447   case X86::VPCMPISTRM128REG:
9448     return EmitPCMP(MI, BB, 3, false /* in-mem */);
9449   case X86::PCMPISTRM128MEM:
9450   case X86::VPCMPISTRM128MEM:
9451     return EmitPCMP(MI, BB, 3, true /* in-mem */);
9452   case X86::PCMPESTRM128REG:
9453   case X86::VPCMPESTRM128REG:
9454     return EmitPCMP(MI, BB, 5, false /* in mem */);
9455   case X86::PCMPESTRM128MEM:
9456   case X86::VPCMPESTRM128MEM:
9457     return EmitPCMP(MI, BB, 5, true /* in mem */);
9458
9459     // Atomic Lowering.
9460   case X86::ATOMAND32:
9461     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND32rr,
9462                                                X86::AND32ri, X86::MOV32rm,
9463                                                X86::LCMPXCHG32,
9464                                                X86::NOT32r, X86::EAX,
9465                                                X86::GR32RegisterClass);
9466   case X86::ATOMOR32:
9467     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR32rr,
9468                                                X86::OR32ri, X86::MOV32rm,
9469                                                X86::LCMPXCHG32,
9470                                                X86::NOT32r, X86::EAX,
9471                                                X86::GR32RegisterClass);
9472   case X86::ATOMXOR32:
9473     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR32rr,
9474                                                X86::XOR32ri, X86::MOV32rm,
9475                                                X86::LCMPXCHG32,
9476                                                X86::NOT32r, X86::EAX,
9477                                                X86::GR32RegisterClass);
9478   case X86::ATOMNAND32:
9479     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND32rr,
9480                                                X86::AND32ri, X86::MOV32rm,
9481                                                X86::LCMPXCHG32,
9482                                                X86::NOT32r, X86::EAX,
9483                                                X86::GR32RegisterClass, true);
9484   case X86::ATOMMIN32:
9485     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVL32rr);
9486   case X86::ATOMMAX32:
9487     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVG32rr);
9488   case X86::ATOMUMIN32:
9489     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVB32rr);
9490   case X86::ATOMUMAX32:
9491     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVA32rr);
9492
9493   case X86::ATOMAND16:
9494     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND16rr,
9495                                                X86::AND16ri, X86::MOV16rm,
9496                                                X86::LCMPXCHG16,
9497                                                X86::NOT16r, X86::AX,
9498                                                X86::GR16RegisterClass);
9499   case X86::ATOMOR16:
9500     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR16rr,
9501                                                X86::OR16ri, X86::MOV16rm,
9502                                                X86::LCMPXCHG16,
9503                                                X86::NOT16r, X86::AX,
9504                                                X86::GR16RegisterClass);
9505   case X86::ATOMXOR16:
9506     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR16rr,
9507                                                X86::XOR16ri, X86::MOV16rm,
9508                                                X86::LCMPXCHG16,
9509                                                X86::NOT16r, X86::AX,
9510                                                X86::GR16RegisterClass);
9511   case X86::ATOMNAND16:
9512     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND16rr,
9513                                                X86::AND16ri, X86::MOV16rm,
9514                                                X86::LCMPXCHG16,
9515                                                X86::NOT16r, X86::AX,
9516                                                X86::GR16RegisterClass, true);
9517   case X86::ATOMMIN16:
9518     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVL16rr);
9519   case X86::ATOMMAX16:
9520     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVG16rr);
9521   case X86::ATOMUMIN16:
9522     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVB16rr);
9523   case X86::ATOMUMAX16:
9524     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVA16rr);
9525
9526   case X86::ATOMAND8:
9527     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND8rr,
9528                                                X86::AND8ri, X86::MOV8rm,
9529                                                X86::LCMPXCHG8,
9530                                                X86::NOT8r, X86::AL,
9531                                                X86::GR8RegisterClass);
9532   case X86::ATOMOR8:
9533     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR8rr,
9534                                                X86::OR8ri, X86::MOV8rm,
9535                                                X86::LCMPXCHG8,
9536                                                X86::NOT8r, X86::AL,
9537                                                X86::GR8RegisterClass);
9538   case X86::ATOMXOR8:
9539     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR8rr,
9540                                                X86::XOR8ri, X86::MOV8rm,
9541                                                X86::LCMPXCHG8,
9542                                                X86::NOT8r, X86::AL,
9543                                                X86::GR8RegisterClass);
9544   case X86::ATOMNAND8:
9545     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND8rr,
9546                                                X86::AND8ri, X86::MOV8rm,
9547                                                X86::LCMPXCHG8,
9548                                                X86::NOT8r, X86::AL,
9549                                                X86::GR8RegisterClass, true);
9550   // FIXME: There are no CMOV8 instructions; MIN/MAX need some other way.
9551   // This group is for 64-bit host.
9552   case X86::ATOMAND64:
9553     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND64rr,
9554                                                X86::AND64ri32, X86::MOV64rm,
9555                                                X86::LCMPXCHG64,
9556                                                X86::NOT64r, X86::RAX,
9557                                                X86::GR64RegisterClass);
9558   case X86::ATOMOR64:
9559     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR64rr,
9560                                                X86::OR64ri32, X86::MOV64rm,
9561                                                X86::LCMPXCHG64,
9562                                                X86::NOT64r, X86::RAX,
9563                                                X86::GR64RegisterClass);
9564   case X86::ATOMXOR64:
9565     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR64rr,
9566                                                X86::XOR64ri32, X86::MOV64rm,
9567                                                X86::LCMPXCHG64,
9568                                                X86::NOT64r, X86::RAX,
9569                                                X86::GR64RegisterClass);
9570   case X86::ATOMNAND64:
9571     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND64rr,
9572                                                X86::AND64ri32, X86::MOV64rm,
9573                                                X86::LCMPXCHG64,
9574                                                X86::NOT64r, X86::RAX,
9575                                                X86::GR64RegisterClass, true);
9576   case X86::ATOMMIN64:
9577     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVL64rr);
9578   case X86::ATOMMAX64:
9579     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVG64rr);
9580   case X86::ATOMUMIN64:
9581     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVB64rr);
9582   case X86::ATOMUMAX64:
9583     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVA64rr);
9584
9585   // This group does 64-bit operations on a 32-bit host.
9586   case X86::ATOMAND6432:
9587     return EmitAtomicBit6432WithCustomInserter(MI, BB,
9588                                                X86::AND32rr, X86::AND32rr,
9589                                                X86::AND32ri, X86::AND32ri,
9590                                                false);
9591   case X86::ATOMOR6432:
9592     return EmitAtomicBit6432WithCustomInserter(MI, BB,
9593                                                X86::OR32rr, X86::OR32rr,
9594                                                X86::OR32ri, X86::OR32ri,
9595                                                false);
9596   case X86::ATOMXOR6432:
9597     return EmitAtomicBit6432WithCustomInserter(MI, BB,
9598                                                X86::XOR32rr, X86::XOR32rr,
9599                                                X86::XOR32ri, X86::XOR32ri,
9600                                                false);
9601   case X86::ATOMNAND6432:
9602     return EmitAtomicBit6432WithCustomInserter(MI, BB,
9603                                                X86::AND32rr, X86::AND32rr,
9604                                                X86::AND32ri, X86::AND32ri,
9605                                                true);
9606   case X86::ATOMADD6432:
9607     return EmitAtomicBit6432WithCustomInserter(MI, BB,
9608                                                X86::ADD32rr, X86::ADC32rr,
9609                                                X86::ADD32ri, X86::ADC32ri,
9610                                                false);
9611   case X86::ATOMSUB6432:
9612     return EmitAtomicBit6432WithCustomInserter(MI, BB,
9613                                                X86::SUB32rr, X86::SBB32rr,
9614                                                X86::SUB32ri, X86::SBB32ri,
9615                                                false);
9616   case X86::ATOMSWAP6432:
9617     return EmitAtomicBit6432WithCustomInserter(MI, BB,
9618                                                X86::MOV32rr, X86::MOV32rr,
9619                                                X86::MOV32ri, X86::MOV32ri,
9620                                                false);
9621   case X86::VASTART_SAVE_XMM_REGS:
9622     return EmitVAStartSaveXMMRegsWithCustomInserter(MI, BB);
9623   }
9624 }
9625
9626 //===----------------------------------------------------------------------===//
9627 //                           X86 Optimization Hooks
9628 //===----------------------------------------------------------------------===//
9629
9630 void X86TargetLowering::computeMaskedBitsForTargetNode(const SDValue Op,
9631                                                        const APInt &Mask,
9632                                                        APInt &KnownZero,
9633                                                        APInt &KnownOne,
9634                                                        const SelectionDAG &DAG,
9635                                                        unsigned Depth) const {
9636   unsigned Opc = Op.getOpcode();
9637   assert((Opc >= ISD::BUILTIN_OP_END ||
9638           Opc == ISD::INTRINSIC_WO_CHAIN ||
9639           Opc == ISD::INTRINSIC_W_CHAIN ||
9640           Opc == ISD::INTRINSIC_VOID) &&
9641          "Should use MaskedValueIsZero if you don't know whether Op"
9642          " is a target node!");
9643
9644   KnownZero = KnownOne = APInt(Mask.getBitWidth(), 0);   // Don't know anything.
9645   switch (Opc) {
9646   default: break;
9647   case X86ISD::ADD:
9648   case X86ISD::SUB:
9649   case X86ISD::SMUL:
9650   case X86ISD::UMUL:
9651   case X86ISD::INC:
9652   case X86ISD::DEC:
9653   case X86ISD::OR:
9654   case X86ISD::XOR:
9655   case X86ISD::AND:
9656     // These nodes' second result is a boolean.
9657     if (Op.getResNo() == 0)
9658       break;
9659     // Fallthrough
9660   case X86ISD::SETCC:
9661     KnownZero |= APInt::getHighBitsSet(Mask.getBitWidth(),
9662                                        Mask.getBitWidth() - 1);
9663     break;
9664   }
9665 }
9666
9667 /// isGAPlusOffset - Returns true (and the GlobalValue and the offset) if the
9668 /// node is a GlobalAddress + offset.
9669 bool X86TargetLowering::isGAPlusOffset(SDNode *N,
9670                                        const GlobalValue* &GA,
9671                                        int64_t &Offset) const {
9672   if (N->getOpcode() == X86ISD::Wrapper) {
9673     if (isa<GlobalAddressSDNode>(N->getOperand(0))) {
9674       GA = cast<GlobalAddressSDNode>(N->getOperand(0))->getGlobal();
9675       Offset = cast<GlobalAddressSDNode>(N->getOperand(0))->getOffset();
9676       return true;
9677     }
9678   }
9679   return TargetLowering::isGAPlusOffset(N, GA, Offset);
9680 }
9681
9682 /// PerformShuffleCombine - Combine a vector_shuffle that is equal to
9683 /// build_vector load1, load2, load3, load4, <0, 1, 2, 3> into a 128-bit load
9684 /// if the load addresses are consecutive, non-overlapping, and in the right
9685 /// order.
9686 static SDValue PerformShuffleCombine(SDNode *N, SelectionDAG &DAG,
9687                                      const TargetLowering &TLI) {
9688   DebugLoc dl = N->getDebugLoc();
9689   EVT VT = N->getValueType(0);
9690
9691   if (VT.getSizeInBits() != 128)
9692     return SDValue();
9693
9694   SmallVector<SDValue, 16> Elts;
9695   for (unsigned i = 0, e = VT.getVectorNumElements(); i != e; ++i)
9696     Elts.push_back(getShuffleScalarElt(N, i, DAG));
9697
9698   return EltsFromConsecutiveLoads(VT, Elts, dl, DAG);
9699 }
9700
9701 /// PerformShuffleCombine - Detect vector gather/scatter index generation
9702 /// and convert it from being a bunch of shuffles and extracts to a simple
9703 /// store and scalar loads to extract the elements.
9704 static SDValue PerformEXTRACT_VECTOR_ELTCombine(SDNode *N, SelectionDAG &DAG,
9705                                                 const TargetLowering &TLI) {
9706   SDValue InputVector = N->getOperand(0);
9707
9708   // Only operate on vectors of 4 elements, where the alternative shuffling
9709   // gets to be more expensive.
9710   if (InputVector.getValueType() != MVT::v4i32)
9711     return SDValue();
9712
9713   // Check whether every use of InputVector is an EXTRACT_VECTOR_ELT with a
9714   // single use which is a sign-extend or zero-extend, and all elements are
9715   // used.
9716   SmallVector<SDNode *, 4> Uses;
9717   unsigned ExtractedElements = 0;
9718   for (SDNode::use_iterator UI = InputVector.getNode()->use_begin(),
9719        UE = InputVector.getNode()->use_end(); UI != UE; ++UI) {
9720     if (UI.getUse().getResNo() != InputVector.getResNo())
9721       return SDValue();
9722
9723     SDNode *Extract = *UI;
9724     if (Extract->getOpcode() != ISD::EXTRACT_VECTOR_ELT)
9725       return SDValue();
9726
9727     if (Extract->getValueType(0) != MVT::i32)
9728       return SDValue();
9729     if (!Extract->hasOneUse())
9730       return SDValue();
9731     if (Extract->use_begin()->getOpcode() != ISD::SIGN_EXTEND &&
9732         Extract->use_begin()->getOpcode() != ISD::ZERO_EXTEND)
9733       return SDValue();
9734     if (!isa<ConstantSDNode>(Extract->getOperand(1)))
9735       return SDValue();
9736
9737     // Record which element was extracted.
9738     ExtractedElements |=
9739       1 << cast<ConstantSDNode>(Extract->getOperand(1))->getZExtValue();
9740
9741     Uses.push_back(Extract);
9742   }
9743
9744   // If not all the elements were used, this may not be worthwhile.
9745   if (ExtractedElements != 15)
9746     return SDValue();
9747
9748   // Ok, we've now decided to do the transformation.
9749   DebugLoc dl = InputVector.getDebugLoc();
9750
9751   // Store the value to a temporary stack slot.
9752   SDValue StackPtr = DAG.CreateStackTemporary(InputVector.getValueType());
9753   SDValue Ch = DAG.getStore(DAG.getEntryNode(), dl, InputVector, StackPtr, NULL,
9754                             0, false, false, 0);
9755
9756   // Replace each use (extract) with a load of the appropriate element.
9757   for (SmallVectorImpl<SDNode *>::iterator UI = Uses.begin(),
9758        UE = Uses.end(); UI != UE; ++UI) {
9759     SDNode *Extract = *UI;
9760
9761     // Compute the element's address.
9762     SDValue Idx = Extract->getOperand(1);
9763     unsigned EltSize =
9764         InputVector.getValueType().getVectorElementType().getSizeInBits()/8;
9765     uint64_t Offset = EltSize * cast<ConstantSDNode>(Idx)->getZExtValue();
9766     SDValue OffsetVal = DAG.getConstant(Offset, TLI.getPointerTy());
9767
9768     SDValue ScalarAddr = DAG.getNode(ISD::ADD, dl, Idx.getValueType(),
9769                                      OffsetVal, StackPtr);
9770
9771     // Load the scalar.
9772     SDValue LoadScalar = DAG.getLoad(Extract->getValueType(0), dl, Ch,
9773                                      ScalarAddr, NULL, 0, false, false, 0);
9774
9775     // Replace the exact with the load.
9776     DAG.ReplaceAllUsesOfValueWith(SDValue(Extract, 0), LoadScalar);
9777   }
9778
9779   // The replacement was made in place; don't return anything.
9780   return SDValue();
9781 }
9782
9783 /// PerformSELECTCombine - Do target-specific dag combines on SELECT nodes.
9784 static SDValue PerformSELECTCombine(SDNode *N, SelectionDAG &DAG,
9785                                     const X86Subtarget *Subtarget) {
9786   DebugLoc DL = N->getDebugLoc();
9787   SDValue Cond = N->getOperand(0);
9788   // Get the LHS/RHS of the select.
9789   SDValue LHS = N->getOperand(1);
9790   SDValue RHS = N->getOperand(2);
9791
9792   // If we have SSE[12] support, try to form min/max nodes. SSE min/max
9793   // instructions match the semantics of the common C idiom x<y?x:y but not
9794   // x<=y?x:y, because of how they handle negative zero (which can be
9795   // ignored in unsafe-math mode).
9796   if (Subtarget->hasSSE2() &&
9797       (LHS.getValueType() == MVT::f32 || LHS.getValueType() == MVT::f64) &&
9798       Cond.getOpcode() == ISD::SETCC) {
9799     ISD::CondCode CC = cast<CondCodeSDNode>(Cond.getOperand(2))->get();
9800
9801     unsigned Opcode = 0;
9802     // Check for x CC y ? x : y.
9803     if (DAG.isEqualTo(LHS, Cond.getOperand(0)) &&
9804         DAG.isEqualTo(RHS, Cond.getOperand(1))) {
9805       switch (CC) {
9806       default: break;
9807       case ISD::SETULT:
9808         // Converting this to a min would handle NaNs incorrectly, and swapping
9809         // the operands would cause it to handle comparisons between positive
9810         // and negative zero incorrectly.
9811         if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS)) {
9812           if (!UnsafeFPMath &&
9813               !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS)))
9814             break;
9815           std::swap(LHS, RHS);
9816         }
9817         Opcode = X86ISD::FMIN;
9818         break;
9819       case ISD::SETOLE:
9820         // Converting this to a min would handle comparisons between positive
9821         // and negative zero incorrectly.
9822         if (!UnsafeFPMath &&
9823             !DAG.isKnownNeverZero(LHS) && !DAG.isKnownNeverZero(RHS))
9824           break;
9825         Opcode = X86ISD::FMIN;
9826         break;
9827       case ISD::SETULE:
9828         // Converting this to a min would handle both negative zeros and NaNs
9829         // incorrectly, but we can swap the operands to fix both.
9830         std::swap(LHS, RHS);
9831       case ISD::SETOLT:
9832       case ISD::SETLT:
9833       case ISD::SETLE:
9834         Opcode = X86ISD::FMIN;
9835         break;
9836
9837       case ISD::SETOGE:
9838         // Converting this to a max would handle comparisons between positive
9839         // and negative zero incorrectly.
9840         if (!UnsafeFPMath &&
9841             !DAG.isKnownNeverZero(LHS) && !DAG.isKnownNeverZero(LHS))
9842           break;
9843         Opcode = X86ISD::FMAX;
9844         break;
9845       case ISD::SETUGT:
9846         // Converting this to a max would handle NaNs incorrectly, and swapping
9847         // the operands would cause it to handle comparisons between positive
9848         // and negative zero incorrectly.
9849         if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS)) {
9850           if (!UnsafeFPMath &&
9851               !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS)))
9852             break;
9853           std::swap(LHS, RHS);
9854         }
9855         Opcode = X86ISD::FMAX;
9856         break;
9857       case ISD::SETUGE:
9858         // Converting this to a max would handle both negative zeros and NaNs
9859         // incorrectly, but we can swap the operands to fix both.
9860         std::swap(LHS, RHS);
9861       case ISD::SETOGT:
9862       case ISD::SETGT:
9863       case ISD::SETGE:
9864         Opcode = X86ISD::FMAX;
9865         break;
9866       }
9867     // Check for x CC y ? y : x -- a min/max with reversed arms.
9868     } else if (DAG.isEqualTo(LHS, Cond.getOperand(1)) &&
9869                DAG.isEqualTo(RHS, Cond.getOperand(0))) {
9870       switch (CC) {
9871       default: break;
9872       case ISD::SETOGE:
9873         // Converting this to a min would handle comparisons between positive
9874         // and negative zero incorrectly, and swapping the operands would
9875         // cause it to handle NaNs incorrectly.
9876         if (!UnsafeFPMath &&
9877             !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS))) {
9878           if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS))
9879             break;
9880           std::swap(LHS, RHS);
9881         }
9882         Opcode = X86ISD::FMIN;
9883         break;
9884       case ISD::SETUGT:
9885         // Converting this to a min would handle NaNs incorrectly.
9886         if (!UnsafeFPMath &&
9887             (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS)))
9888           break;
9889         Opcode = X86ISD::FMIN;
9890         break;
9891       case ISD::SETUGE:
9892         // Converting this to a min would handle both negative zeros and NaNs
9893         // incorrectly, but we can swap the operands to fix both.
9894         std::swap(LHS, RHS);
9895       case ISD::SETOGT:
9896       case ISD::SETGT:
9897       case ISD::SETGE:
9898         Opcode = X86ISD::FMIN;
9899         break;
9900
9901       case ISD::SETULT:
9902         // Converting this to a max would handle NaNs incorrectly.
9903         if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS))
9904           break;
9905         Opcode = X86ISD::FMAX;
9906         break;
9907       case ISD::SETOLE:
9908         // Converting this to a max would handle comparisons between positive
9909         // and negative zero incorrectly, and swapping the operands would
9910         // cause it to handle NaNs incorrectly.
9911         if (!UnsafeFPMath &&
9912             !DAG.isKnownNeverZero(LHS) && !DAG.isKnownNeverZero(RHS)) {
9913           if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS))
9914             break;
9915           std::swap(LHS, RHS);
9916         }
9917         Opcode = X86ISD::FMAX;
9918         break;
9919       case ISD::SETULE:
9920         // Converting this to a max would handle both negative zeros and NaNs
9921         // incorrectly, but we can swap the operands to fix both.
9922         std::swap(LHS, RHS);
9923       case ISD::SETOLT:
9924       case ISD::SETLT:
9925       case ISD::SETLE:
9926         Opcode = X86ISD::FMAX;
9927         break;
9928       }
9929     }
9930
9931     if (Opcode)
9932       return DAG.getNode(Opcode, DL, N->getValueType(0), LHS, RHS);
9933   }
9934
9935   // If this is a select between two integer constants, try to do some
9936   // optimizations.
9937   if (ConstantSDNode *TrueC = dyn_cast<ConstantSDNode>(LHS)) {
9938     if (ConstantSDNode *FalseC = dyn_cast<ConstantSDNode>(RHS))
9939       // Don't do this for crazy integer types.
9940       if (DAG.getTargetLoweringInfo().isTypeLegal(LHS.getValueType())) {
9941         // If this is efficiently invertible, canonicalize the LHSC/RHSC values
9942         // so that TrueC (the true value) is larger than FalseC.
9943         bool NeedsCondInvert = false;
9944
9945         if (TrueC->getAPIntValue().ult(FalseC->getAPIntValue()) &&
9946             // Efficiently invertible.
9947             (Cond.getOpcode() == ISD::SETCC ||  // setcc -> invertible.
9948              (Cond.getOpcode() == ISD::XOR &&   // xor(X, C) -> invertible.
9949               isa<ConstantSDNode>(Cond.getOperand(1))))) {
9950           NeedsCondInvert = true;
9951           std::swap(TrueC, FalseC);
9952         }
9953
9954         // Optimize C ? 8 : 0 -> zext(C) << 3.  Likewise for any pow2/0.
9955         if (FalseC->getAPIntValue() == 0 &&
9956             TrueC->getAPIntValue().isPowerOf2()) {
9957           if (NeedsCondInvert) // Invert the condition if needed.
9958             Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
9959                                DAG.getConstant(1, Cond.getValueType()));
9960
9961           // Zero extend the condition if needed.
9962           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, LHS.getValueType(), Cond);
9963
9964           unsigned ShAmt = TrueC->getAPIntValue().logBase2();
9965           return DAG.getNode(ISD::SHL, DL, LHS.getValueType(), Cond,
9966                              DAG.getConstant(ShAmt, MVT::i8));
9967         }
9968
9969         // Optimize Cond ? cst+1 : cst -> zext(setcc(C)+cst.
9970         if (FalseC->getAPIntValue()+1 == TrueC->getAPIntValue()) {
9971           if (NeedsCondInvert) // Invert the condition if needed.
9972             Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
9973                                DAG.getConstant(1, Cond.getValueType()));
9974
9975           // Zero extend the condition if needed.
9976           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL,
9977                              FalseC->getValueType(0), Cond);
9978           return DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
9979                              SDValue(FalseC, 0));
9980         }
9981
9982         // Optimize cases that will turn into an LEA instruction.  This requires
9983         // an i32 or i64 and an efficient multiplier (1, 2, 3, 4, 5, 8, 9).
9984         if (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i64) {
9985           uint64_t Diff = TrueC->getZExtValue()-FalseC->getZExtValue();
9986           if (N->getValueType(0) == MVT::i32) Diff = (unsigned)Diff;
9987
9988           bool isFastMultiplier = false;
9989           if (Diff < 10) {
9990             switch ((unsigned char)Diff) {
9991               default: break;
9992               case 1:  // result = add base, cond
9993               case 2:  // result = lea base(    , cond*2)
9994               case 3:  // result = lea base(cond, cond*2)
9995               case 4:  // result = lea base(    , cond*4)
9996               case 5:  // result = lea base(cond, cond*4)
9997               case 8:  // result = lea base(    , cond*8)
9998               case 9:  // result = lea base(cond, cond*8)
9999                 isFastMultiplier = true;
10000                 break;
10001             }
10002           }
10003
10004           if (isFastMultiplier) {
10005             APInt Diff = TrueC->getAPIntValue()-FalseC->getAPIntValue();
10006             if (NeedsCondInvert) // Invert the condition if needed.
10007               Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
10008                                  DAG.getConstant(1, Cond.getValueType()));
10009
10010             // Zero extend the condition if needed.
10011             Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, FalseC->getValueType(0),
10012                                Cond);
10013             // Scale the condition by the difference.
10014             if (Diff != 1)
10015               Cond = DAG.getNode(ISD::MUL, DL, Cond.getValueType(), Cond,
10016                                  DAG.getConstant(Diff, Cond.getValueType()));
10017
10018             // Add the base if non-zero.
10019             if (FalseC->getAPIntValue() != 0)
10020               Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
10021                                  SDValue(FalseC, 0));
10022             return Cond;
10023           }
10024         }
10025       }
10026   }
10027
10028   return SDValue();
10029 }
10030
10031 /// Optimize X86ISD::CMOV [LHS, RHS, CONDCODE (e.g. X86::COND_NE), CONDVAL]
10032 static SDValue PerformCMOVCombine(SDNode *N, SelectionDAG &DAG,
10033                                   TargetLowering::DAGCombinerInfo &DCI) {
10034   DebugLoc DL = N->getDebugLoc();
10035
10036   // If the flag operand isn't dead, don't touch this CMOV.
10037   if (N->getNumValues() == 2 && !SDValue(N, 1).use_empty())
10038     return SDValue();
10039
10040   // If this is a select between two integer constants, try to do some
10041   // optimizations.  Note that the operands are ordered the opposite of SELECT
10042   // operands.
10043   if (ConstantSDNode *TrueC = dyn_cast<ConstantSDNode>(N->getOperand(1))) {
10044     if (ConstantSDNode *FalseC = dyn_cast<ConstantSDNode>(N->getOperand(0))) {
10045       // Canonicalize the TrueC/FalseC values so that TrueC (the true value) is
10046       // larger than FalseC (the false value).
10047       X86::CondCode CC = (X86::CondCode)N->getConstantOperandVal(2);
10048
10049       if (TrueC->getAPIntValue().ult(FalseC->getAPIntValue())) {
10050         CC = X86::GetOppositeBranchCondition(CC);
10051         std::swap(TrueC, FalseC);
10052       }
10053
10054       // Optimize C ? 8 : 0 -> zext(setcc(C)) << 3.  Likewise for any pow2/0.
10055       // This is efficient for any integer data type (including i8/i16) and
10056       // shift amount.
10057       if (FalseC->getAPIntValue() == 0 && TrueC->getAPIntValue().isPowerOf2()) {
10058         SDValue Cond = N->getOperand(3);
10059         Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
10060                            DAG.getConstant(CC, MVT::i8), Cond);
10061
10062         // Zero extend the condition if needed.
10063         Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, TrueC->getValueType(0), Cond);
10064
10065         unsigned ShAmt = TrueC->getAPIntValue().logBase2();
10066         Cond = DAG.getNode(ISD::SHL, DL, Cond.getValueType(), Cond,
10067                            DAG.getConstant(ShAmt, MVT::i8));
10068         if (N->getNumValues() == 2)  // Dead flag value?
10069           return DCI.CombineTo(N, Cond, SDValue());
10070         return Cond;
10071       }
10072
10073       // Optimize Cond ? cst+1 : cst -> zext(setcc(C)+cst.  This is efficient
10074       // for any integer data type, including i8/i16.
10075       if (FalseC->getAPIntValue()+1 == TrueC->getAPIntValue()) {
10076         SDValue Cond = N->getOperand(3);
10077         Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
10078                            DAG.getConstant(CC, MVT::i8), Cond);
10079
10080         // Zero extend the condition if needed.
10081         Cond = DAG.getNode(ISD::ZERO_EXTEND, DL,
10082                            FalseC->getValueType(0), Cond);
10083         Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
10084                            SDValue(FalseC, 0));
10085
10086         if (N->getNumValues() == 2)  // Dead flag value?
10087           return DCI.CombineTo(N, Cond, SDValue());
10088         return Cond;
10089       }
10090
10091       // Optimize cases that will turn into an LEA instruction.  This requires
10092       // an i32 or i64 and an efficient multiplier (1, 2, 3, 4, 5, 8, 9).
10093       if (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i64) {
10094         uint64_t Diff = TrueC->getZExtValue()-FalseC->getZExtValue();
10095         if (N->getValueType(0) == MVT::i32) Diff = (unsigned)Diff;
10096
10097         bool isFastMultiplier = false;
10098         if (Diff < 10) {
10099           switch ((unsigned char)Diff) {
10100           default: break;
10101           case 1:  // result = add base, cond
10102           case 2:  // result = lea base(    , cond*2)
10103           case 3:  // result = lea base(cond, cond*2)
10104           case 4:  // result = lea base(    , cond*4)
10105           case 5:  // result = lea base(cond, cond*4)
10106           case 8:  // result = lea base(    , cond*8)
10107           case 9:  // result = lea base(cond, cond*8)
10108             isFastMultiplier = true;
10109             break;
10110           }
10111         }
10112
10113         if (isFastMultiplier) {
10114           APInt Diff = TrueC->getAPIntValue()-FalseC->getAPIntValue();
10115           SDValue Cond = N->getOperand(3);
10116           Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
10117                              DAG.getConstant(CC, MVT::i8), Cond);
10118           // Zero extend the condition if needed.
10119           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, FalseC->getValueType(0),
10120                              Cond);
10121           // Scale the condition by the difference.
10122           if (Diff != 1)
10123             Cond = DAG.getNode(ISD::MUL, DL, Cond.getValueType(), Cond,
10124                                DAG.getConstant(Diff, Cond.getValueType()));
10125
10126           // Add the base if non-zero.
10127           if (FalseC->getAPIntValue() != 0)
10128             Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
10129                                SDValue(FalseC, 0));
10130           if (N->getNumValues() == 2)  // Dead flag value?
10131             return DCI.CombineTo(N, Cond, SDValue());
10132           return Cond;
10133         }
10134       }
10135     }
10136   }
10137   return SDValue();
10138 }
10139
10140
10141 /// PerformMulCombine - Optimize a single multiply with constant into two
10142 /// in order to implement it with two cheaper instructions, e.g.
10143 /// LEA + SHL, LEA + LEA.
10144 static SDValue PerformMulCombine(SDNode *N, SelectionDAG &DAG,
10145                                  TargetLowering::DAGCombinerInfo &DCI) {
10146   if (DCI.isBeforeLegalize() || DCI.isCalledByLegalizer())
10147     return SDValue();
10148
10149   EVT VT = N->getValueType(0);
10150   if (VT != MVT::i64)
10151     return SDValue();
10152
10153   ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(1));
10154   if (!C)
10155     return SDValue();
10156   uint64_t MulAmt = C->getZExtValue();
10157   if (isPowerOf2_64(MulAmt) || MulAmt == 3 || MulAmt == 5 || MulAmt == 9)
10158     return SDValue();
10159
10160   uint64_t MulAmt1 = 0;
10161   uint64_t MulAmt2 = 0;
10162   if ((MulAmt % 9) == 0) {
10163     MulAmt1 = 9;
10164     MulAmt2 = MulAmt / 9;
10165   } else if ((MulAmt % 5) == 0) {
10166     MulAmt1 = 5;
10167     MulAmt2 = MulAmt / 5;
10168   } else if ((MulAmt % 3) == 0) {
10169     MulAmt1 = 3;
10170     MulAmt2 = MulAmt / 3;
10171   }
10172   if (MulAmt2 &&
10173       (isPowerOf2_64(MulAmt2) || MulAmt2 == 3 || MulAmt2 == 5 || MulAmt2 == 9)){
10174     DebugLoc DL = N->getDebugLoc();
10175
10176     if (isPowerOf2_64(MulAmt2) &&
10177         !(N->hasOneUse() && N->use_begin()->getOpcode() == ISD::ADD))
10178       // If second multiplifer is pow2, issue it first. We want the multiply by
10179       // 3, 5, or 9 to be folded into the addressing mode unless the lone use
10180       // is an add.
10181       std::swap(MulAmt1, MulAmt2);
10182
10183     SDValue NewMul;
10184     if (isPowerOf2_64(MulAmt1))
10185       NewMul = DAG.getNode(ISD::SHL, DL, VT, N->getOperand(0),
10186                            DAG.getConstant(Log2_64(MulAmt1), MVT::i8));
10187     else
10188       NewMul = DAG.getNode(X86ISD::MUL_IMM, DL, VT, N->getOperand(0),
10189                            DAG.getConstant(MulAmt1, VT));
10190
10191     if (isPowerOf2_64(MulAmt2))
10192       NewMul = DAG.getNode(ISD::SHL, DL, VT, NewMul,
10193                            DAG.getConstant(Log2_64(MulAmt2), MVT::i8));
10194     else
10195       NewMul = DAG.getNode(X86ISD::MUL_IMM, DL, VT, NewMul,
10196                            DAG.getConstant(MulAmt2, VT));
10197
10198     // Do not add new nodes to DAG combiner worklist.
10199     DCI.CombineTo(N, NewMul, false);
10200   }
10201   return SDValue();
10202 }
10203
10204 static SDValue PerformSHLCombine(SDNode *N, SelectionDAG &DAG) {
10205   SDValue N0 = N->getOperand(0);
10206   SDValue N1 = N->getOperand(1);
10207   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
10208   EVT VT = N0.getValueType();
10209
10210   // fold (shl (and (setcc_c), c1), c2) -> (and setcc_c, (c1 << c2))
10211   // since the result of setcc_c is all zero's or all ones.
10212   if (N1C && N0.getOpcode() == ISD::AND &&
10213       N0.getOperand(1).getOpcode() == ISD::Constant) {
10214     SDValue N00 = N0.getOperand(0);
10215     if (N00.getOpcode() == X86ISD::SETCC_CARRY ||
10216         ((N00.getOpcode() == ISD::ANY_EXTEND ||
10217           N00.getOpcode() == ISD::ZERO_EXTEND) &&
10218          N00.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY)) {
10219       APInt Mask = cast<ConstantSDNode>(N0.getOperand(1))->getAPIntValue();
10220       APInt ShAmt = N1C->getAPIntValue();
10221       Mask = Mask.shl(ShAmt);
10222       if (Mask != 0)
10223         return DAG.getNode(ISD::AND, N->getDebugLoc(), VT,
10224                            N00, DAG.getConstant(Mask, VT));
10225     }
10226   }
10227
10228   return SDValue();
10229 }
10230
10231 /// PerformShiftCombine - Transforms vector shift nodes to use vector shifts
10232 ///                       when possible.
10233 static SDValue PerformShiftCombine(SDNode* N, SelectionDAG &DAG,
10234                                    const X86Subtarget *Subtarget) {
10235   EVT VT = N->getValueType(0);
10236   if (!VT.isVector() && VT.isInteger() &&
10237       N->getOpcode() == ISD::SHL)
10238     return PerformSHLCombine(N, DAG);
10239
10240   // On X86 with SSE2 support, we can transform this to a vector shift if
10241   // all elements are shifted by the same amount.  We can't do this in legalize
10242   // because the a constant vector is typically transformed to a constant pool
10243   // so we have no knowledge of the shift amount.
10244   if (!Subtarget->hasSSE2())
10245     return SDValue();
10246
10247   if (VT != MVT::v2i64 && VT != MVT::v4i32 && VT != MVT::v8i16)
10248     return SDValue();
10249
10250   SDValue ShAmtOp = N->getOperand(1);
10251   EVT EltVT = VT.getVectorElementType();
10252   DebugLoc DL = N->getDebugLoc();
10253   SDValue BaseShAmt = SDValue();
10254   if (ShAmtOp.getOpcode() == ISD::BUILD_VECTOR) {
10255     unsigned NumElts = VT.getVectorNumElements();
10256     unsigned i = 0;
10257     for (; i != NumElts; ++i) {
10258       SDValue Arg = ShAmtOp.getOperand(i);
10259       if (Arg.getOpcode() == ISD::UNDEF) continue;
10260       BaseShAmt = Arg;
10261       break;
10262     }
10263     for (; i != NumElts; ++i) {
10264       SDValue Arg = ShAmtOp.getOperand(i);
10265       if (Arg.getOpcode() == ISD::UNDEF) continue;
10266       if (Arg != BaseShAmt) {
10267         return SDValue();
10268       }
10269     }
10270   } else if (ShAmtOp.getOpcode() == ISD::VECTOR_SHUFFLE &&
10271              cast<ShuffleVectorSDNode>(ShAmtOp)->isSplat()) {
10272     SDValue InVec = ShAmtOp.getOperand(0);
10273     if (InVec.getOpcode() == ISD::BUILD_VECTOR) {
10274       unsigned NumElts = InVec.getValueType().getVectorNumElements();
10275       unsigned i = 0;
10276       for (; i != NumElts; ++i) {
10277         SDValue Arg = InVec.getOperand(i);
10278         if (Arg.getOpcode() == ISD::UNDEF) continue;
10279         BaseShAmt = Arg;
10280         break;
10281       }
10282     } else if (InVec.getOpcode() == ISD::INSERT_VECTOR_ELT) {
10283        if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(InVec.getOperand(2))) {
10284          unsigned SplatIdx= cast<ShuffleVectorSDNode>(ShAmtOp)->getSplatIndex();
10285          if (C->getZExtValue() == SplatIdx)
10286            BaseShAmt = InVec.getOperand(1);
10287        }
10288     }
10289     if (BaseShAmt.getNode() == 0)
10290       BaseShAmt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, EltVT, ShAmtOp,
10291                               DAG.getIntPtrConstant(0));
10292   } else
10293     return SDValue();
10294
10295   // The shift amount is an i32.
10296   if (EltVT.bitsGT(MVT::i32))
10297     BaseShAmt = DAG.getNode(ISD::TRUNCATE, DL, MVT::i32, BaseShAmt);
10298   else if (EltVT.bitsLT(MVT::i32))
10299     BaseShAmt = DAG.getNode(ISD::ZERO_EXTEND, DL, MVT::i32, BaseShAmt);
10300
10301   // The shift amount is identical so we can do a vector shift.
10302   SDValue  ValOp = N->getOperand(0);
10303   switch (N->getOpcode()) {
10304   default:
10305     llvm_unreachable("Unknown shift opcode!");
10306     break;
10307   case ISD::SHL:
10308     if (VT == MVT::v2i64)
10309       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
10310                          DAG.getConstant(Intrinsic::x86_sse2_pslli_q, MVT::i32),
10311                          ValOp, BaseShAmt);
10312     if (VT == MVT::v4i32)
10313       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
10314                          DAG.getConstant(Intrinsic::x86_sse2_pslli_d, MVT::i32),
10315                          ValOp, BaseShAmt);
10316     if (VT == MVT::v8i16)
10317       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
10318                          DAG.getConstant(Intrinsic::x86_sse2_pslli_w, MVT::i32),
10319                          ValOp, BaseShAmt);
10320     break;
10321   case ISD::SRA:
10322     if (VT == MVT::v4i32)
10323       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
10324                          DAG.getConstant(Intrinsic::x86_sse2_psrai_d, MVT::i32),
10325                          ValOp, BaseShAmt);
10326     if (VT == MVT::v8i16)
10327       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
10328                          DAG.getConstant(Intrinsic::x86_sse2_psrai_w, MVT::i32),
10329                          ValOp, BaseShAmt);
10330     break;
10331   case ISD::SRL:
10332     if (VT == MVT::v2i64)
10333       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
10334                          DAG.getConstant(Intrinsic::x86_sse2_psrli_q, MVT::i32),
10335                          ValOp, BaseShAmt);
10336     if (VT == MVT::v4i32)
10337       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
10338                          DAG.getConstant(Intrinsic::x86_sse2_psrli_d, MVT::i32),
10339                          ValOp, BaseShAmt);
10340     if (VT ==  MVT::v8i16)
10341       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
10342                          DAG.getConstant(Intrinsic::x86_sse2_psrli_w, MVT::i32),
10343                          ValOp, BaseShAmt);
10344     break;
10345   }
10346   return SDValue();
10347 }
10348
10349 static SDValue PerformOrCombine(SDNode *N, SelectionDAG &DAG,
10350                                 TargetLowering::DAGCombinerInfo &DCI,
10351                                 const X86Subtarget *Subtarget) {
10352   if (DCI.isBeforeLegalizeOps())
10353     return SDValue();
10354
10355   EVT VT = N->getValueType(0);
10356   if (VT != MVT::i16 && VT != MVT::i32 && VT != MVT::i64)
10357     return SDValue();
10358
10359   // fold (or (x << c) | (y >> (64 - c))) ==> (shld64 x, y, c)
10360   SDValue N0 = N->getOperand(0);
10361   SDValue N1 = N->getOperand(1);
10362   if (N0.getOpcode() == ISD::SRL && N1.getOpcode() == ISD::SHL)
10363     std::swap(N0, N1);
10364   if (N0.getOpcode() != ISD::SHL || N1.getOpcode() != ISD::SRL)
10365     return SDValue();
10366   if (!N0.hasOneUse() || !N1.hasOneUse())
10367     return SDValue();
10368
10369   SDValue ShAmt0 = N0.getOperand(1);
10370   if (ShAmt0.getValueType() != MVT::i8)
10371     return SDValue();
10372   SDValue ShAmt1 = N1.getOperand(1);
10373   if (ShAmt1.getValueType() != MVT::i8)
10374     return SDValue();
10375   if (ShAmt0.getOpcode() == ISD::TRUNCATE)
10376     ShAmt0 = ShAmt0.getOperand(0);
10377   if (ShAmt1.getOpcode() == ISD::TRUNCATE)
10378     ShAmt1 = ShAmt1.getOperand(0);
10379
10380   DebugLoc DL = N->getDebugLoc();
10381   unsigned Opc = X86ISD::SHLD;
10382   SDValue Op0 = N0.getOperand(0);
10383   SDValue Op1 = N1.getOperand(0);
10384   if (ShAmt0.getOpcode() == ISD::SUB) {
10385     Opc = X86ISD::SHRD;
10386     std::swap(Op0, Op1);
10387     std::swap(ShAmt0, ShAmt1);
10388   }
10389
10390   unsigned Bits = VT.getSizeInBits();
10391   if (ShAmt1.getOpcode() == ISD::SUB) {
10392     SDValue Sum = ShAmt1.getOperand(0);
10393     if (ConstantSDNode *SumC = dyn_cast<ConstantSDNode>(Sum)) {
10394       SDValue ShAmt1Op1 = ShAmt1.getOperand(1);
10395       if (ShAmt1Op1.getNode()->getOpcode() == ISD::TRUNCATE)
10396         ShAmt1Op1 = ShAmt1Op1.getOperand(0);
10397       if (SumC->getSExtValue() == Bits && ShAmt1Op1 == ShAmt0)
10398         return DAG.getNode(Opc, DL, VT,
10399                            Op0, Op1,
10400                            DAG.getNode(ISD::TRUNCATE, DL,
10401                                        MVT::i8, ShAmt0));
10402     }
10403   } else if (ConstantSDNode *ShAmt1C = dyn_cast<ConstantSDNode>(ShAmt1)) {
10404     ConstantSDNode *ShAmt0C = dyn_cast<ConstantSDNode>(ShAmt0);
10405     if (ShAmt0C &&
10406         ShAmt0C->getSExtValue() + ShAmt1C->getSExtValue() == Bits)
10407       return DAG.getNode(Opc, DL, VT,
10408                          N0.getOperand(0), N1.getOperand(0),
10409                          DAG.getNode(ISD::TRUNCATE, DL,
10410                                        MVT::i8, ShAmt0));
10411   }
10412
10413   return SDValue();
10414 }
10415
10416 /// PerformSTORECombine - Do target-specific dag combines on STORE nodes.
10417 static SDValue PerformSTORECombine(SDNode *N, SelectionDAG &DAG,
10418                                    const X86Subtarget *Subtarget) {
10419   // Turn load->store of MMX types into GPR load/stores.  This avoids clobbering
10420   // the FP state in cases where an emms may be missing.
10421   // A preferable solution to the general problem is to figure out the right
10422   // places to insert EMMS.  This qualifies as a quick hack.
10423
10424   // Similarly, turn load->store of i64 into double load/stores in 32-bit mode.
10425   StoreSDNode *St = cast<StoreSDNode>(N);
10426   EVT VT = St->getValue().getValueType();
10427   if (VT.getSizeInBits() != 64)
10428     return SDValue();
10429
10430   const Function *F = DAG.getMachineFunction().getFunction();
10431   bool NoImplicitFloatOps = F->hasFnAttr(Attribute::NoImplicitFloat);
10432   bool F64IsLegal = !UseSoftFloat && !NoImplicitFloatOps
10433     && Subtarget->hasSSE2();
10434   if ((VT.isVector() ||
10435        (VT == MVT::i64 && F64IsLegal && !Subtarget->is64Bit())) &&
10436       isa<LoadSDNode>(St->getValue()) &&
10437       !cast<LoadSDNode>(St->getValue())->isVolatile() &&
10438       St->getChain().hasOneUse() && !St->isVolatile()) {
10439     SDNode* LdVal = St->getValue().getNode();
10440     LoadSDNode *Ld = 0;
10441     int TokenFactorIndex = -1;
10442     SmallVector<SDValue, 8> Ops;
10443     SDNode* ChainVal = St->getChain().getNode();
10444     // Must be a store of a load.  We currently handle two cases:  the load
10445     // is a direct child, and it's under an intervening TokenFactor.  It is
10446     // possible to dig deeper under nested TokenFactors.
10447     if (ChainVal == LdVal)
10448       Ld = cast<LoadSDNode>(St->getChain());
10449     else if (St->getValue().hasOneUse() &&
10450              ChainVal->getOpcode() == ISD::TokenFactor) {
10451       for (unsigned i=0, e = ChainVal->getNumOperands(); i != e; ++i) {
10452         if (ChainVal->getOperand(i).getNode() == LdVal) {
10453           TokenFactorIndex = i;
10454           Ld = cast<LoadSDNode>(St->getValue());
10455         } else
10456           Ops.push_back(ChainVal->getOperand(i));
10457       }
10458     }
10459
10460     if (!Ld || !ISD::isNormalLoad(Ld))
10461       return SDValue();
10462
10463     // If this is not the MMX case, i.e. we are just turning i64 load/store
10464     // into f64 load/store, avoid the transformation if there are multiple
10465     // uses of the loaded value.
10466     if (!VT.isVector() && !Ld->hasNUsesOfValue(1, 0))
10467       return SDValue();
10468
10469     DebugLoc LdDL = Ld->getDebugLoc();
10470     DebugLoc StDL = N->getDebugLoc();
10471     // If we are a 64-bit capable x86, lower to a single movq load/store pair.
10472     // Otherwise, if it's legal to use f64 SSE instructions, use f64 load/store
10473     // pair instead.
10474     if (Subtarget->is64Bit() || F64IsLegal) {
10475       EVT LdVT = Subtarget->is64Bit() ? MVT::i64 : MVT::f64;
10476       SDValue NewLd = DAG.getLoad(LdVT, LdDL, Ld->getChain(),
10477                                   Ld->getBasePtr(), Ld->getSrcValue(),
10478                                   Ld->getSrcValueOffset(), Ld->isVolatile(),
10479                                   Ld->isNonTemporal(), Ld->getAlignment());
10480       SDValue NewChain = NewLd.getValue(1);
10481       if (TokenFactorIndex != -1) {
10482         Ops.push_back(NewChain);
10483         NewChain = DAG.getNode(ISD::TokenFactor, LdDL, MVT::Other, &Ops[0],
10484                                Ops.size());
10485       }
10486       return DAG.getStore(NewChain, StDL, NewLd, St->getBasePtr(),
10487                           St->getSrcValue(), St->getSrcValueOffset(),
10488                           St->isVolatile(), St->isNonTemporal(),
10489                           St->getAlignment());
10490     }
10491
10492     // Otherwise, lower to two pairs of 32-bit loads / stores.
10493     SDValue LoAddr = Ld->getBasePtr();
10494     SDValue HiAddr = DAG.getNode(ISD::ADD, LdDL, MVT::i32, LoAddr,
10495                                  DAG.getConstant(4, MVT::i32));
10496
10497     SDValue LoLd = DAG.getLoad(MVT::i32, LdDL, Ld->getChain(), LoAddr,
10498                                Ld->getSrcValue(), Ld->getSrcValueOffset(),
10499                                Ld->isVolatile(), Ld->isNonTemporal(),
10500                                Ld->getAlignment());
10501     SDValue HiLd = DAG.getLoad(MVT::i32, LdDL, Ld->getChain(), HiAddr,
10502                                Ld->getSrcValue(), Ld->getSrcValueOffset()+4,
10503                                Ld->isVolatile(), Ld->isNonTemporal(),
10504                                MinAlign(Ld->getAlignment(), 4));
10505
10506     SDValue NewChain = LoLd.getValue(1);
10507     if (TokenFactorIndex != -1) {
10508       Ops.push_back(LoLd);
10509       Ops.push_back(HiLd);
10510       NewChain = DAG.getNode(ISD::TokenFactor, LdDL, MVT::Other, &Ops[0],
10511                              Ops.size());
10512     }
10513
10514     LoAddr = St->getBasePtr();
10515     HiAddr = DAG.getNode(ISD::ADD, StDL, MVT::i32, LoAddr,
10516                          DAG.getConstant(4, MVT::i32));
10517
10518     SDValue LoSt = DAG.getStore(NewChain, StDL, LoLd, LoAddr,
10519                                 St->getSrcValue(), St->getSrcValueOffset(),
10520                                 St->isVolatile(), St->isNonTemporal(),
10521                                 St->getAlignment());
10522     SDValue HiSt = DAG.getStore(NewChain, StDL, HiLd, HiAddr,
10523                                 St->getSrcValue(),
10524                                 St->getSrcValueOffset() + 4,
10525                                 St->isVolatile(),
10526                                 St->isNonTemporal(),
10527                                 MinAlign(St->getAlignment(), 4));
10528     return DAG.getNode(ISD::TokenFactor, StDL, MVT::Other, LoSt, HiSt);
10529   }
10530   return SDValue();
10531 }
10532
10533 /// PerformFORCombine - Do target-specific dag combines on X86ISD::FOR and
10534 /// X86ISD::FXOR nodes.
10535 static SDValue PerformFORCombine(SDNode *N, SelectionDAG &DAG) {
10536   assert(N->getOpcode() == X86ISD::FOR || N->getOpcode() == X86ISD::FXOR);
10537   // F[X]OR(0.0, x) -> x
10538   // F[X]OR(x, 0.0) -> x
10539   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
10540     if (C->getValueAPF().isPosZero())
10541       return N->getOperand(1);
10542   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
10543     if (C->getValueAPF().isPosZero())
10544       return N->getOperand(0);
10545   return SDValue();
10546 }
10547
10548 /// PerformFANDCombine - Do target-specific dag combines on X86ISD::FAND nodes.
10549 static SDValue PerformFANDCombine(SDNode *N, SelectionDAG &DAG) {
10550   // FAND(0.0, x) -> 0.0
10551   // FAND(x, 0.0) -> 0.0
10552   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
10553     if (C->getValueAPF().isPosZero())
10554       return N->getOperand(0);
10555   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
10556     if (C->getValueAPF().isPosZero())
10557       return N->getOperand(1);
10558   return SDValue();
10559 }
10560
10561 static SDValue PerformBTCombine(SDNode *N,
10562                                 SelectionDAG &DAG,
10563                                 TargetLowering::DAGCombinerInfo &DCI) {
10564   // BT ignores high bits in the bit index operand.
10565   SDValue Op1 = N->getOperand(1);
10566   if (Op1.hasOneUse()) {
10567     unsigned BitWidth = Op1.getValueSizeInBits();
10568     APInt DemandedMask = APInt::getLowBitsSet(BitWidth, Log2_32(BitWidth));
10569     APInt KnownZero, KnownOne;
10570     TargetLowering::TargetLoweringOpt TLO(DAG, !DCI.isBeforeLegalize(),
10571                                           !DCI.isBeforeLegalizeOps());
10572     const TargetLowering &TLI = DAG.getTargetLoweringInfo();
10573     if (TLO.ShrinkDemandedConstant(Op1, DemandedMask) ||
10574         TLI.SimplifyDemandedBits(Op1, DemandedMask, KnownZero, KnownOne, TLO))
10575       DCI.CommitTargetLoweringOpt(TLO);
10576   }
10577   return SDValue();
10578 }
10579
10580 static SDValue PerformVZEXT_MOVLCombine(SDNode *N, SelectionDAG &DAG) {
10581   SDValue Op = N->getOperand(0);
10582   if (Op.getOpcode() == ISD::BIT_CONVERT)
10583     Op = Op.getOperand(0);
10584   EVT VT = N->getValueType(0), OpVT = Op.getValueType();
10585   if (Op.getOpcode() == X86ISD::VZEXT_LOAD &&
10586       VT.getVectorElementType().getSizeInBits() ==
10587       OpVT.getVectorElementType().getSizeInBits()) {
10588     return DAG.getNode(ISD::BIT_CONVERT, N->getDebugLoc(), VT, Op);
10589   }
10590   return SDValue();
10591 }
10592
10593 static SDValue PerformZExtCombine(SDNode *N, SelectionDAG &DAG) {
10594   // (i32 zext (and (i8  x86isd::setcc_carry), 1)) ->
10595   //           (and (i32 x86isd::setcc_carry), 1)
10596   // This eliminates the zext. This transformation is necessary because
10597   // ISD::SETCC is always legalized to i8.
10598   DebugLoc dl = N->getDebugLoc();
10599   SDValue N0 = N->getOperand(0);
10600   EVT VT = N->getValueType(0);
10601   if (N0.getOpcode() == ISD::AND &&
10602       N0.hasOneUse() &&
10603       N0.getOperand(0).hasOneUse()) {
10604     SDValue N00 = N0.getOperand(0);
10605     if (N00.getOpcode() != X86ISD::SETCC_CARRY)
10606       return SDValue();
10607     ConstantSDNode *C = dyn_cast<ConstantSDNode>(N0.getOperand(1));
10608     if (!C || C->getZExtValue() != 1)
10609       return SDValue();
10610     return DAG.getNode(ISD::AND, dl, VT,
10611                        DAG.getNode(X86ISD::SETCC_CARRY, dl, VT,
10612                                    N00.getOperand(0), N00.getOperand(1)),
10613                        DAG.getConstant(1, VT));
10614   }
10615
10616   return SDValue();
10617 }
10618
10619 SDValue X86TargetLowering::PerformDAGCombine(SDNode *N,
10620                                              DAGCombinerInfo &DCI) const {
10621   SelectionDAG &DAG = DCI.DAG;
10622   switch (N->getOpcode()) {
10623   default: break;
10624   case ISD::VECTOR_SHUFFLE: return PerformShuffleCombine(N, DAG, *this);
10625   case ISD::EXTRACT_VECTOR_ELT:
10626                         return PerformEXTRACT_VECTOR_ELTCombine(N, DAG, *this);
10627   case ISD::SELECT:         return PerformSELECTCombine(N, DAG, Subtarget);
10628   case X86ISD::CMOV:        return PerformCMOVCombine(N, DAG, DCI);
10629   case ISD::MUL:            return PerformMulCombine(N, DAG, DCI);
10630   case ISD::SHL:
10631   case ISD::SRA:
10632   case ISD::SRL:            return PerformShiftCombine(N, DAG, Subtarget);
10633   case ISD::OR:             return PerformOrCombine(N, DAG, DCI, Subtarget);
10634   case ISD::STORE:          return PerformSTORECombine(N, DAG, Subtarget);
10635   case X86ISD::FXOR:
10636   case X86ISD::FOR:         return PerformFORCombine(N, DAG);
10637   case X86ISD::FAND:        return PerformFANDCombine(N, DAG);
10638   case X86ISD::BT:          return PerformBTCombine(N, DAG, DCI);
10639   case X86ISD::VZEXT_MOVL:  return PerformVZEXT_MOVLCombine(N, DAG);
10640   case ISD::ZERO_EXTEND:    return PerformZExtCombine(N, DAG);
10641   }
10642
10643   return SDValue();
10644 }
10645
10646 /// isTypeDesirableForOp - Return true if the target has native support for
10647 /// the specified value type and it is 'desirable' to use the type for the
10648 /// given node type. e.g. On x86 i16 is legal, but undesirable since i16
10649 /// instruction encodings are longer and some i16 instructions are slow.
10650 bool X86TargetLowering::isTypeDesirableForOp(unsigned Opc, EVT VT) const {
10651   if (!isTypeLegal(VT))
10652     return false;
10653   if (VT != MVT::i16)
10654     return true;
10655
10656   switch (Opc) {
10657   default:
10658     return true;
10659   case ISD::LOAD:
10660   case ISD::SIGN_EXTEND:
10661   case ISD::ZERO_EXTEND:
10662   case ISD::ANY_EXTEND:
10663   case ISD::SHL:
10664   case ISD::SRL:
10665   case ISD::SUB:
10666   case ISD::ADD:
10667   case ISD::MUL:
10668   case ISD::AND:
10669   case ISD::OR:
10670   case ISD::XOR:
10671     return false;
10672   }
10673 }
10674
10675 /// IsDesirableToPromoteOp - This method query the target whether it is
10676 /// beneficial for dag combiner to promote the specified node. If true, it
10677 /// should return the desired promotion type by reference.
10678 bool X86TargetLowering::IsDesirableToPromoteOp(SDValue Op, EVT &PVT) const {
10679   EVT VT = Op.getValueType();
10680   if (VT != MVT::i16)
10681     return false;
10682
10683   bool Promote = false;
10684   bool Commute = false;
10685   switch (Op.getOpcode()) {
10686   default: break;
10687   case ISD::LOAD: {
10688     LoadSDNode *LD = cast<LoadSDNode>(Op);
10689     // If the non-extending load has a single use and it's not live out, then it
10690     // might be folded.
10691     if (LD->getExtensionType() == ISD::NON_EXTLOAD /*&&
10692                                                      Op.hasOneUse()*/) {
10693       for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
10694              UE = Op.getNode()->use_end(); UI != UE; ++UI) {
10695         // The only case where we'd want to promote LOAD (rather then it being
10696         // promoted as an operand is when it's only use is liveout.
10697         if (UI->getOpcode() != ISD::CopyToReg)
10698           return false;
10699       }
10700     }
10701     Promote = true;
10702     break;
10703   }
10704   case ISD::SIGN_EXTEND:
10705   case ISD::ZERO_EXTEND:
10706   case ISD::ANY_EXTEND:
10707     Promote = true;
10708     break;
10709   case ISD::SHL:
10710   case ISD::SRL: {
10711     SDValue N0 = Op.getOperand(0);
10712     // Look out for (store (shl (load), x)).
10713     if (MayFoldLoad(N0) && MayFoldIntoStore(Op))
10714       return false;
10715     Promote = true;
10716     break;
10717   }
10718   case ISD::ADD:
10719   case ISD::MUL:
10720   case ISD::AND:
10721   case ISD::OR:
10722   case ISD::XOR:
10723     Commute = true;
10724     // fallthrough
10725   case ISD::SUB: {
10726     SDValue N0 = Op.getOperand(0);
10727     SDValue N1 = Op.getOperand(1);
10728     if (!Commute && MayFoldLoad(N1))
10729       return false;
10730     // Avoid disabling potential load folding opportunities.
10731     if (MayFoldLoad(N0) && (!isa<ConstantSDNode>(N1) || MayFoldIntoStore(Op)))
10732       return false;
10733     if (MayFoldLoad(N1) && (!isa<ConstantSDNode>(N0) || MayFoldIntoStore(Op)))
10734       return false;
10735     Promote = true;
10736   }
10737   }
10738
10739   PVT = MVT::i32;
10740   return Promote;
10741 }
10742
10743 //===----------------------------------------------------------------------===//
10744 //                           X86 Inline Assembly Support
10745 //===----------------------------------------------------------------------===//
10746
10747 static bool LowerToBSwap(CallInst *CI) {
10748   // FIXME: this should verify that we are targetting a 486 or better.  If not,
10749   // we will turn this bswap into something that will be lowered to logical ops
10750   // instead of emitting the bswap asm.  For now, we don't support 486 or lower
10751   // so don't worry about this.
10752
10753   // Verify this is a simple bswap.
10754   if (CI->getNumArgOperands() != 1 ||
10755       CI->getType() != CI->getArgOperand(0)->getType() ||
10756       !CI->getType()->isIntegerTy())
10757     return false;
10758
10759   const IntegerType *Ty = dyn_cast<IntegerType>(CI->getType());
10760   if (!Ty || Ty->getBitWidth() % 16 != 0)
10761     return false;
10762
10763   // Okay, we can do this xform, do so now.
10764   const Type *Tys[] = { Ty };
10765   Module *M = CI->getParent()->getParent()->getParent();
10766   Constant *Int = Intrinsic::getDeclaration(M, Intrinsic::bswap, Tys, 1);
10767
10768   Value *Op = CI->getArgOperand(0);
10769   Op = CallInst::Create(Int, Op, CI->getName(), CI);
10770
10771   CI->replaceAllUsesWith(Op);
10772   CI->eraseFromParent();
10773   return true;
10774 }
10775
10776 bool X86TargetLowering::ExpandInlineAsm(CallInst *CI) const {
10777   InlineAsm *IA = cast<InlineAsm>(CI->getCalledValue());
10778   std::vector<InlineAsm::ConstraintInfo> Constraints = IA->ParseConstraints();
10779
10780   std::string AsmStr = IA->getAsmString();
10781
10782   // TODO: should remove alternatives from the asmstring: "foo {a|b}" -> "foo a"
10783   SmallVector<StringRef, 4> AsmPieces;
10784   SplitString(AsmStr, AsmPieces, "\n");  // ; as separator?
10785
10786   switch (AsmPieces.size()) {
10787   default: return false;
10788   case 1:
10789     AsmStr = AsmPieces[0];
10790     AsmPieces.clear();
10791     SplitString(AsmStr, AsmPieces, " \t");  // Split with whitespace.
10792
10793     // bswap $0
10794     if (AsmPieces.size() == 2 &&
10795         (AsmPieces[0] == "bswap" ||
10796          AsmPieces[0] == "bswapq" ||
10797          AsmPieces[0] == "bswapl") &&
10798         (AsmPieces[1] == "$0" ||
10799          AsmPieces[1] == "${0:q}")) {
10800       // No need to check constraints, nothing other than the equivalent of
10801       // "=r,0" would be valid here.
10802       return LowerToBSwap(CI);
10803     }
10804     // rorw $$8, ${0:w}  -->  llvm.bswap.i16
10805     if (CI->getType()->isIntegerTy(16) &&
10806         AsmPieces.size() == 3 &&
10807         (AsmPieces[0] == "rorw" || AsmPieces[0] == "rolw") &&
10808         AsmPieces[1] == "$$8," &&
10809         AsmPieces[2] == "${0:w}" &&
10810         IA->getConstraintString().compare(0, 5, "=r,0,") == 0) {
10811       AsmPieces.clear();
10812       const std::string &Constraints = IA->getConstraintString();
10813       SplitString(StringRef(Constraints).substr(5), AsmPieces, ",");
10814       std::sort(AsmPieces.begin(), AsmPieces.end());
10815       if (AsmPieces.size() == 4 &&
10816           AsmPieces[0] == "~{cc}" &&
10817           AsmPieces[1] == "~{dirflag}" &&
10818           AsmPieces[2] == "~{flags}" &&
10819           AsmPieces[3] == "~{fpsr}") {
10820         return LowerToBSwap(CI);
10821       }
10822     }
10823     break;
10824   case 3:
10825     if (CI->getType()->isIntegerTy(64) &&
10826         Constraints.size() >= 2 &&
10827         Constraints[0].Codes.size() == 1 && Constraints[0].Codes[0] == "A" &&
10828         Constraints[1].Codes.size() == 1 && Constraints[1].Codes[0] == "0") {
10829       // bswap %eax / bswap %edx / xchgl %eax, %edx  -> llvm.bswap.i64
10830       SmallVector<StringRef, 4> Words;
10831       SplitString(AsmPieces[0], Words, " \t");
10832       if (Words.size() == 2 && Words[0] == "bswap" && Words[1] == "%eax") {
10833         Words.clear();
10834         SplitString(AsmPieces[1], Words, " \t");
10835         if (Words.size() == 2 && Words[0] == "bswap" && Words[1] == "%edx") {
10836           Words.clear();
10837           SplitString(AsmPieces[2], Words, " \t,");
10838           if (Words.size() == 3 && Words[0] == "xchgl" && Words[1] == "%eax" &&
10839               Words[2] == "%edx") {
10840             return LowerToBSwap(CI);
10841           }
10842         }
10843       }
10844     }
10845     break;
10846   }
10847   return false;
10848 }
10849
10850
10851
10852 /// getConstraintType - Given a constraint letter, return the type of
10853 /// constraint it is for this target.
10854 X86TargetLowering::ConstraintType
10855 X86TargetLowering::getConstraintType(const std::string &Constraint) const {
10856   if (Constraint.size() == 1) {
10857     switch (Constraint[0]) {
10858     case 'A':
10859       return C_Register;
10860     case 'f':
10861     case 'r':
10862     case 'R':
10863     case 'l':
10864     case 'q':
10865     case 'Q':
10866     case 'x':
10867     case 'y':
10868     case 'Y':
10869       return C_RegisterClass;
10870     case 'e':
10871     case 'Z':
10872       return C_Other;
10873     default:
10874       break;
10875     }
10876   }
10877   return TargetLowering::getConstraintType(Constraint);
10878 }
10879
10880 /// LowerXConstraint - try to replace an X constraint, which matches anything,
10881 /// with another that has more specific requirements based on the type of the
10882 /// corresponding operand.
10883 const char *X86TargetLowering::
10884 LowerXConstraint(EVT ConstraintVT) const {
10885   // FP X constraints get lowered to SSE1/2 registers if available, otherwise
10886   // 'f' like normal targets.
10887   if (ConstraintVT.isFloatingPoint()) {
10888     if (Subtarget->hasSSE2())
10889       return "Y";
10890     if (Subtarget->hasSSE1())
10891       return "x";
10892   }
10893
10894   return TargetLowering::LowerXConstraint(ConstraintVT);
10895 }
10896
10897 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
10898 /// vector.  If it is invalid, don't add anything to Ops.
10899 void X86TargetLowering::LowerAsmOperandForConstraint(SDValue Op,
10900                                                      char Constraint,
10901                                                      std::vector<SDValue>&Ops,
10902                                                      SelectionDAG &DAG) const {
10903   SDValue Result(0, 0);
10904
10905   switch (Constraint) {
10906   default: break;
10907   case 'I':
10908     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
10909       if (C->getZExtValue() <= 31) {
10910         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
10911         break;
10912       }
10913     }
10914     return;
10915   case 'J':
10916     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
10917       if (C->getZExtValue() <= 63) {
10918         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
10919         break;
10920       }
10921     }
10922     return;
10923   case 'K':
10924     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
10925       if ((int8_t)C->getSExtValue() == C->getSExtValue()) {
10926         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
10927         break;
10928       }
10929     }
10930     return;
10931   case 'N':
10932     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
10933       if (C->getZExtValue() <= 255) {
10934         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
10935         break;
10936       }
10937     }
10938     return;
10939   case 'e': {
10940     // 32-bit signed value
10941     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
10942       if (ConstantInt::isValueValidForType(Type::getInt32Ty(*DAG.getContext()),
10943                                            C->getSExtValue())) {
10944         // Widen to 64 bits here to get it sign extended.
10945         Result = DAG.getTargetConstant(C->getSExtValue(), MVT::i64);
10946         break;
10947       }
10948     // FIXME gcc accepts some relocatable values here too, but only in certain
10949     // memory models; it's complicated.
10950     }
10951     return;
10952   }
10953   case 'Z': {
10954     // 32-bit unsigned value
10955     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
10956       if (ConstantInt::isValueValidForType(Type::getInt32Ty(*DAG.getContext()),
10957                                            C->getZExtValue())) {
10958         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
10959         break;
10960       }
10961     }
10962     // FIXME gcc accepts some relocatable values here too, but only in certain
10963     // memory models; it's complicated.
10964     return;
10965   }
10966   case 'i': {
10967     // Literal immediates are always ok.
10968     if (ConstantSDNode *CST = dyn_cast<ConstantSDNode>(Op)) {
10969       // Widen to 64 bits here to get it sign extended.
10970       Result = DAG.getTargetConstant(CST->getSExtValue(), MVT::i64);
10971       break;
10972     }
10973
10974     // In any sort of PIC mode addresses need to be computed at runtime by
10975     // adding in a register or some sort of table lookup.  These can't
10976     // be used as immediates.
10977     if (Subtarget->isPICStyleGOT() || Subtarget->isPICStyleStubPIC())
10978       return;
10979
10980     // If we are in non-pic codegen mode, we allow the address of a global (with
10981     // an optional displacement) to be used with 'i'.
10982     GlobalAddressSDNode *GA = 0;
10983     int64_t Offset = 0;
10984
10985     // Match either (GA), (GA+C), (GA+C1+C2), etc.
10986     while (1) {
10987       if ((GA = dyn_cast<GlobalAddressSDNode>(Op))) {
10988         Offset += GA->getOffset();
10989         break;
10990       } else if (Op.getOpcode() == ISD::ADD) {
10991         if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
10992           Offset += C->getZExtValue();
10993           Op = Op.getOperand(0);
10994           continue;
10995         }
10996       } else if (Op.getOpcode() == ISD::SUB) {
10997         if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
10998           Offset += -C->getZExtValue();
10999           Op = Op.getOperand(0);
11000           continue;
11001         }
11002       }
11003
11004       // Otherwise, this isn't something we can handle, reject it.
11005       return;
11006     }
11007
11008     const GlobalValue *GV = GA->getGlobal();
11009     // If we require an extra load to get this address, as in PIC mode, we
11010     // can't accept it.
11011     if (isGlobalStubReference(Subtarget->ClassifyGlobalReference(GV,
11012                                                         getTargetMachine())))
11013       return;
11014
11015     Result = DAG.getTargetGlobalAddress(GV, Op.getDebugLoc(),
11016                                         GA->getValueType(0), Offset);
11017     break;
11018   }
11019   }
11020
11021   if (Result.getNode()) {
11022     Ops.push_back(Result);
11023     return;
11024   }
11025   return TargetLowering::LowerAsmOperandForConstraint(Op, Constraint, Ops, DAG);
11026 }
11027
11028 std::vector<unsigned> X86TargetLowering::
11029 getRegClassForInlineAsmConstraint(const std::string &Constraint,
11030                                   EVT VT) const {
11031   if (Constraint.size() == 1) {
11032     // FIXME: not handling fp-stack yet!
11033     switch (Constraint[0]) {      // GCC X86 Constraint Letters
11034     default: break;  // Unknown constraint letter
11035     case 'q':   // GENERAL_REGS in 64-bit mode, Q_REGS in 32-bit mode.
11036       if (Subtarget->is64Bit()) {
11037         if (VT == MVT::i32)
11038           return make_vector<unsigned>(X86::EAX, X86::EDX, X86::ECX, X86::EBX,
11039                                        X86::ESI, X86::EDI, X86::R8D, X86::R9D,
11040                                        X86::R10D,X86::R11D,X86::R12D,
11041                                        X86::R13D,X86::R14D,X86::R15D,
11042                                        X86::EBP, X86::ESP, 0);
11043         else if (VT == MVT::i16)
11044           return make_vector<unsigned>(X86::AX,  X86::DX,  X86::CX, X86::BX,
11045                                        X86::SI,  X86::DI,  X86::R8W,X86::R9W,
11046                                        X86::R10W,X86::R11W,X86::R12W,
11047                                        X86::R13W,X86::R14W,X86::R15W,
11048                                        X86::BP,  X86::SP, 0);
11049         else if (VT == MVT::i8)
11050           return make_vector<unsigned>(X86::AL,  X86::DL,  X86::CL, X86::BL,
11051                                        X86::SIL, X86::DIL, X86::R8B,X86::R9B,
11052                                        X86::R10B,X86::R11B,X86::R12B,
11053                                        X86::R13B,X86::R14B,X86::R15B,
11054                                        X86::BPL, X86::SPL, 0);
11055
11056         else if (VT == MVT::i64)
11057           return make_vector<unsigned>(X86::RAX, X86::RDX, X86::RCX, X86::RBX,
11058                                        X86::RSI, X86::RDI, X86::R8,  X86::R9,
11059                                        X86::R10, X86::R11, X86::R12,
11060                                        X86::R13, X86::R14, X86::R15,
11061                                        X86::RBP, X86::RSP, 0);
11062
11063         break;
11064       }
11065       // 32-bit fallthrough
11066     case 'Q':   // Q_REGS
11067       if (VT == MVT::i32)
11068         return make_vector<unsigned>(X86::EAX, X86::EDX, X86::ECX, X86::EBX, 0);
11069       else if (VT == MVT::i16)
11070         return make_vector<unsigned>(X86::AX, X86::DX, X86::CX, X86::BX, 0);
11071       else if (VT == MVT::i8)
11072         return make_vector<unsigned>(X86::AL, X86::DL, X86::CL, X86::BL, 0);
11073       else if (VT == MVT::i64)
11074         return make_vector<unsigned>(X86::RAX, X86::RDX, X86::RCX, X86::RBX, 0);
11075       break;
11076     }
11077   }
11078
11079   return std::vector<unsigned>();
11080 }
11081
11082 std::pair<unsigned, const TargetRegisterClass*>
11083 X86TargetLowering::getRegForInlineAsmConstraint(const std::string &Constraint,
11084                                                 EVT VT) const {
11085   // First, see if this is a constraint that directly corresponds to an LLVM
11086   // register class.
11087   if (Constraint.size() == 1) {
11088     // GCC Constraint Letters
11089     switch (Constraint[0]) {
11090     default: break;
11091     case 'r':   // GENERAL_REGS
11092     case 'l':   // INDEX_REGS
11093       if (VT == MVT::i8)
11094         return std::make_pair(0U, X86::GR8RegisterClass);
11095       if (VT == MVT::i16)
11096         return std::make_pair(0U, X86::GR16RegisterClass);
11097       if (VT == MVT::i32 || !Subtarget->is64Bit())
11098         return std::make_pair(0U, X86::GR32RegisterClass);
11099       return std::make_pair(0U, X86::GR64RegisterClass);
11100     case 'R':   // LEGACY_REGS
11101       if (VT == MVT::i8)
11102         return std::make_pair(0U, X86::GR8_NOREXRegisterClass);
11103       if (VT == MVT::i16)
11104         return std::make_pair(0U, X86::GR16_NOREXRegisterClass);
11105       if (VT == MVT::i32 || !Subtarget->is64Bit())
11106         return std::make_pair(0U, X86::GR32_NOREXRegisterClass);
11107       return std::make_pair(0U, X86::GR64_NOREXRegisterClass);
11108     case 'f':  // FP Stack registers.
11109       // If SSE is enabled for this VT, use f80 to ensure the isel moves the
11110       // value to the correct fpstack register class.
11111       if (VT == MVT::f32 && !isScalarFPTypeInSSEReg(VT))
11112         return std::make_pair(0U, X86::RFP32RegisterClass);
11113       if (VT == MVT::f64 && !isScalarFPTypeInSSEReg(VT))
11114         return std::make_pair(0U, X86::RFP64RegisterClass);
11115       return std::make_pair(0U, X86::RFP80RegisterClass);
11116     case 'y':   // MMX_REGS if MMX allowed.
11117       if (!Subtarget->hasMMX()) break;
11118       return std::make_pair(0U, X86::VR64RegisterClass);
11119     case 'Y':   // SSE_REGS if SSE2 allowed
11120       if (!Subtarget->hasSSE2()) break;
11121       // FALL THROUGH.
11122     case 'x':   // SSE_REGS if SSE1 allowed
11123       if (!Subtarget->hasSSE1()) break;
11124
11125       switch (VT.getSimpleVT().SimpleTy) {
11126       default: break;
11127       // Scalar SSE types.
11128       case MVT::f32:
11129       case MVT::i32:
11130         return std::make_pair(0U, X86::FR32RegisterClass);
11131       case MVT::f64:
11132       case MVT::i64:
11133         return std::make_pair(0U, X86::FR64RegisterClass);
11134       // Vector types.
11135       case MVT::v16i8:
11136       case MVT::v8i16:
11137       case MVT::v4i32:
11138       case MVT::v2i64:
11139       case MVT::v4f32:
11140       case MVT::v2f64:
11141         return std::make_pair(0U, X86::VR128RegisterClass);
11142       }
11143       break;
11144     }
11145   }
11146
11147   // Use the default implementation in TargetLowering to convert the register
11148   // constraint into a member of a register class.
11149   std::pair<unsigned, const TargetRegisterClass*> Res;
11150   Res = TargetLowering::getRegForInlineAsmConstraint(Constraint, VT);
11151
11152   // Not found as a standard register?
11153   if (Res.second == 0) {
11154     // Map st(0) -> st(7) -> ST0
11155     if (Constraint.size() == 7 && Constraint[0] == '{' &&
11156         tolower(Constraint[1]) == 's' &&
11157         tolower(Constraint[2]) == 't' &&
11158         Constraint[3] == '(' &&
11159         (Constraint[4] >= '0' && Constraint[4] <= '7') &&
11160         Constraint[5] == ')' &&
11161         Constraint[6] == '}') {
11162
11163       Res.first = X86::ST0+Constraint[4]-'0';
11164       Res.second = X86::RFP80RegisterClass;
11165       return Res;
11166     }
11167
11168     // GCC allows "st(0)" to be called just plain "st".
11169     if (StringRef("{st}").equals_lower(Constraint)) {
11170       Res.first = X86::ST0;
11171       Res.second = X86::RFP80RegisterClass;
11172       return Res;
11173     }
11174
11175     // flags -> EFLAGS
11176     if (StringRef("{flags}").equals_lower(Constraint)) {
11177       Res.first = X86::EFLAGS;
11178       Res.second = X86::CCRRegisterClass;
11179       return Res;
11180     }
11181
11182     // 'A' means EAX + EDX.
11183     if (Constraint == "A") {
11184       Res.first = X86::EAX;
11185       Res.second = X86::GR32_ADRegisterClass;
11186       return Res;
11187     }
11188     return Res;
11189   }
11190
11191   // Otherwise, check to see if this is a register class of the wrong value
11192   // type.  For example, we want to map "{ax},i32" -> {eax}, we don't want it to
11193   // turn into {ax},{dx}.
11194   if (Res.second->hasType(VT))
11195     return Res;   // Correct type already, nothing to do.
11196
11197   // All of the single-register GCC register classes map their values onto
11198   // 16-bit register pieces "ax","dx","cx","bx","si","di","bp","sp".  If we
11199   // really want an 8-bit or 32-bit register, map to the appropriate register
11200   // class and return the appropriate register.
11201   if (Res.second == X86::GR16RegisterClass) {
11202     if (VT == MVT::i8) {
11203       unsigned DestReg = 0;
11204       switch (Res.first) {
11205       default: break;
11206       case X86::AX: DestReg = X86::AL; break;
11207       case X86::DX: DestReg = X86::DL; break;
11208       case X86::CX: DestReg = X86::CL; break;
11209       case X86::BX: DestReg = X86::BL; break;
11210       }
11211       if (DestReg) {
11212         Res.first = DestReg;
11213         Res.second = X86::GR8RegisterClass;
11214       }
11215     } else if (VT == MVT::i32) {
11216       unsigned DestReg = 0;
11217       switch (Res.first) {
11218       default: break;
11219       case X86::AX: DestReg = X86::EAX; break;
11220       case X86::DX: DestReg = X86::EDX; break;
11221       case X86::CX: DestReg = X86::ECX; break;
11222       case X86::BX: DestReg = X86::EBX; break;
11223       case X86::SI: DestReg = X86::ESI; break;
11224       case X86::DI: DestReg = X86::EDI; break;
11225       case X86::BP: DestReg = X86::EBP; break;
11226       case X86::SP: DestReg = X86::ESP; break;
11227       }
11228       if (DestReg) {
11229         Res.first = DestReg;
11230         Res.second = X86::GR32RegisterClass;
11231       }
11232     } else if (VT == MVT::i64) {
11233       unsigned DestReg = 0;
11234       switch (Res.first) {
11235       default: break;
11236       case X86::AX: DestReg = X86::RAX; break;
11237       case X86::DX: DestReg = X86::RDX; break;
11238       case X86::CX: DestReg = X86::RCX; break;
11239       case X86::BX: DestReg = X86::RBX; break;
11240       case X86::SI: DestReg = X86::RSI; break;
11241       case X86::DI: DestReg = X86::RDI; break;
11242       case X86::BP: DestReg = X86::RBP; break;
11243       case X86::SP: DestReg = X86::RSP; break;
11244       }
11245       if (DestReg) {
11246         Res.first = DestReg;
11247         Res.second = X86::GR64RegisterClass;
11248       }
11249     }
11250   } else if (Res.second == X86::FR32RegisterClass ||
11251              Res.second == X86::FR64RegisterClass ||
11252              Res.second == X86::VR128RegisterClass) {
11253     // Handle references to XMM physical registers that got mapped into the
11254     // wrong class.  This can happen with constraints like {xmm0} where the
11255     // target independent register mapper will just pick the first match it can
11256     // find, ignoring the required type.
11257     if (VT == MVT::f32)
11258       Res.second = X86::FR32RegisterClass;
11259     else if (VT == MVT::f64)
11260       Res.second = X86::FR64RegisterClass;
11261     else if (X86::VR128RegisterClass->hasType(VT))
11262       Res.second = X86::VR128RegisterClass;
11263   }
11264
11265   return Res;
11266 }