lib/Target/X86/X86ISelLowering.cpp

   1 //===-- X86ISelLowering.cpp - X86 DAG Lowering Implementation -------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file was developed by Chris Lattner and is distributed under
   6 // the University of Illinois Open Source License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that X86 uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #include "X86.h"
  16 #include "X86InstrBuilder.h"
  17 #include "X86ISelLowering.h"
  18 #include "X86MachineFunctionInfo.h"
  19 #include "X86TargetMachine.h"
  20 #include "llvm/CallingConv.h"
  21 #include "llvm/Constants.h"
  22 #include "llvm/DerivedTypes.h"
  23 #include "llvm/GlobalVariable.h"
  24 #include "llvm/Function.h"
  25 #include "llvm/Intrinsics.h"
  26 #include "llvm/ADT/VectorExtras.h"
  27 #include "llvm/Analysis/ScalarEvolutionExpressions.h"
  28 #include "llvm/CodeGen/CallingConvLower.h"
  29 #include "llvm/CodeGen/MachineFrameInfo.h"
  30 #include "llvm/CodeGen/MachineFunction.h"
  31 #include "llvm/CodeGen/MachineInstrBuilder.h"
  32 #include "llvm/CodeGen/SelectionDAG.h"
  33 #include "llvm/CodeGen/SSARegMap.h"
  34 #include "llvm/Support/MathExtras.h"
  35 #include "llvm/Support/CommandLine.h"
  36 #include "llvm/Support/Debug.h"
  37 #include "llvm/Target/TargetOptions.h"
  38 #include "llvm/ADT/StringExtras.h"
  39 #include "llvm/ParameterAttributes.h"
  40 using namespace llvm;
  41
  42 X86TargetLowering::X86TargetLowering(TargetMachine &TM)
  43   : TargetLowering(TM) {
  44   Subtarget = &TM.getSubtarget<X86Subtarget>();
  45   X86ScalarSSEf64 = Subtarget->hasSSE2();
  46   X86ScalarSSEf32 = Subtarget->hasSSE1();
  47   X86StackPtr = Subtarget->is64Bit() ? X86::RSP : X86::ESP;
  48
  49
  50   RegInfo = TM.getRegisterInfo();
  51
  52   // Set up the TargetLowering object.
  53
  54   // X86 is weird, it always uses i8 for shift amounts and setcc results.
  55   setShiftAmountType(MVT::i8);
  56   setSetCCResultType(MVT::i8);
  57   setSetCCResultContents(ZeroOrOneSetCCResult);
  58   setSchedulingPreference(SchedulingForRegPressure);
  59   setShiftAmountFlavor(Mask);   // shl X, 32 == shl X, 0
  60   setStackPointerRegisterToSaveRestore(X86StackPtr);
  61
  62   if (Subtarget->isTargetDarwin()) {
  63     // Darwin should use _setjmp/_longjmp instead of setjmp/longjmp.
  64     setUseUnderscoreSetJmp(false);
  65     setUseUnderscoreLongJmp(false);
  66   } else if (Subtarget->isTargetMingw()) {
  67     // MS runtime is weird: it exports _setjmp, but longjmp!
  68     setUseUnderscoreSetJmp(true);
  69     setUseUnderscoreLongJmp(false);
  70   } else {
  71     setUseUnderscoreSetJmp(true);
  72     setUseUnderscoreLongJmp(true);
  73   }
  74
  75   // Set up the register classes.
  76   addRegisterClass(MVT::i8, X86::GR8RegisterClass);
  77   addRegisterClass(MVT::i16, X86::GR16RegisterClass);
  78   addRegisterClass(MVT::i32, X86::GR32RegisterClass);
  79   if (Subtarget->is64Bit())
  80     addRegisterClass(MVT::i64, X86::GR64RegisterClass);
  81
  82   setLoadXAction(ISD::SEXTLOAD, MVT::i1, Expand);
  83
  84   // Promote all UINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have this
  85   // operation.
  86   setOperationAction(ISD::UINT_TO_FP       , MVT::i1   , Promote);
  87   setOperationAction(ISD::UINT_TO_FP       , MVT::i8   , Promote);
  88   setOperationAction(ISD::UINT_TO_FP       , MVT::i16  , Promote);
  89
  90   if (Subtarget->is64Bit()) {
  91     setOperationAction(ISD::UINT_TO_FP     , MVT::i64  , Expand);
  92     setOperationAction(ISD::UINT_TO_FP     , MVT::i32  , Promote);
  93   } else {
  94     if (X86ScalarSSEf64)
  95       // If SSE i64 SINT_TO_FP is not available, expand i32 UINT_TO_FP.
  96       setOperationAction(ISD::UINT_TO_FP   , MVT::i32  , Expand);
  97     else
  98       setOperationAction(ISD::UINT_TO_FP   , MVT::i32  , Promote);
  99   }
 100
 101   // Promote i1/i8 SINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have
 102   // this operation.
 103   setOperationAction(ISD::SINT_TO_FP       , MVT::i1   , Promote);
 104   setOperationAction(ISD::SINT_TO_FP       , MVT::i8   , Promote);
 105   // SSE has no i16 to fp conversion, only i32
 106   if (X86ScalarSSEf32) {
 107     setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Promote);
 108     // f32 and f64 cases are Legal, f80 case is not
 109     setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Custom);
 110   } else {
 111     setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Custom);
 112     setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Custom);
 113   }
 114
 115   // In 32-bit mode these are custom lowered.  In 64-bit mode F32 and F64
 116   // are Legal, f80 is custom lowered.
 117   setOperationAction(ISD::FP_TO_SINT     , MVT::i64  , Custom);
 118   setOperationAction(ISD::SINT_TO_FP     , MVT::i64  , Custom);
 119
 120   // Promote i1/i8 FP_TO_SINT to larger FP_TO_SINTS's, as X86 doesn't have
 121   // this operation.
 122   setOperationAction(ISD::FP_TO_SINT       , MVT::i1   , Promote);
 123   setOperationAction(ISD::FP_TO_SINT       , MVT::i8   , Promote);
 124
 125   if (X86ScalarSSEf32) {
 126     setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Promote);
 127     // f32 and f64 cases are Legal, f80 case is not
 128     setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Custom);
 129   } else {
 130     setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Custom);
 131     setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Custom);
 132   }
 133
 134   // Handle FP_TO_UINT by promoting the destination to a larger signed
 135   // conversion.
 136   setOperationAction(ISD::FP_TO_UINT       , MVT::i1   , Promote);
 137   setOperationAction(ISD::FP_TO_UINT       , MVT::i8   , Promote);
 138   setOperationAction(ISD::FP_TO_UINT       , MVT::i16  , Promote);
 139
 140   if (Subtarget->is64Bit()) {
 141     setOperationAction(ISD::FP_TO_UINT     , MVT::i64  , Expand);
 142     setOperationAction(ISD::FP_TO_UINT     , MVT::i32  , Promote);
 143   } else {
 144     if (X86ScalarSSEf32 && !Subtarget->hasSSE3())
 145       // Expand FP_TO_UINT into a select.
 146       // FIXME: We would like to use a Custom expander here eventually to do
 147       // the optimal thing for SSE vs. the default expansion in the legalizer.
 148       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Expand);
 149     else
 150       // With SSE3 we can use fisttpll to convert to a signed i64.
 151       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Promote);
 152   }
 153
 154   // TODO: when we have SSE, these could be more efficient, by using movd/movq.
 155   if (!X86ScalarSSEf64) {
 156     setOperationAction(ISD::BIT_CONVERT      , MVT::f32  , Expand);
 157     setOperationAction(ISD::BIT_CONVERT      , MVT::i32  , Expand);
 158   }
 159
 160   // Scalar integer multiply, multiply-high, divide, and remainder are
 161   // lowered to use operations that produce two results, to match the
 162   // available instructions. This exposes the two-result form to trivial
 163   // CSE, which is able to combine x/y and x%y into a single instruction,
 164   // for example. The single-result multiply instructions are introduced
 165   // in X86ISelDAGToDAG.cpp, after CSE, for uses where the the high part
 166   // is not needed.
 167   setOperationAction(ISD::MUL             , MVT::i8    , Expand);
 168   setOperationAction(ISD::MULHS           , MVT::i8    , Expand);
 169   setOperationAction(ISD::MULHU           , MVT::i8    , Expand);
 170   setOperationAction(ISD::SDIV            , MVT::i8    , Expand);
 171   setOperationAction(ISD::UDIV            , MVT::i8    , Expand);
 172   setOperationAction(ISD::SREM            , MVT::i8    , Expand);
 173   setOperationAction(ISD::UREM            , MVT::i8    , Expand);
 174   setOperationAction(ISD::MUL             , MVT::i16   , Expand);
 175   setOperationAction(ISD::MULHS           , MVT::i16   , Expand);
 176   setOperationAction(ISD::MULHU           , MVT::i16   , Expand);
 177   setOperationAction(ISD::SDIV            , MVT::i16   , Expand);
 178   setOperationAction(ISD::UDIV            , MVT::i16   , Expand);
 179   setOperationAction(ISD::SREM            , MVT::i16   , Expand);
 180   setOperationAction(ISD::UREM            , MVT::i16   , Expand);
 181   setOperationAction(ISD::MUL             , MVT::i32   , Expand);
 182   setOperationAction(ISD::MULHS           , MVT::i32   , Expand);
 183   setOperationAction(ISD::MULHU           , MVT::i32   , Expand);
 184   setOperationAction(ISD::SDIV            , MVT::i32   , Expand);
 185   setOperationAction(ISD::UDIV            , MVT::i32   , Expand);
 186   setOperationAction(ISD::SREM            , MVT::i32   , Expand);
 187   setOperationAction(ISD::UREM            , MVT::i32   , Expand);
 188   setOperationAction(ISD::MUL             , MVT::i64   , Expand);
 189   setOperationAction(ISD::MULHS           , MVT::i64   , Expand);
 190   setOperationAction(ISD::MULHU           , MVT::i64   , Expand);
 191   setOperationAction(ISD::SDIV            , MVT::i64   , Expand);
 192   setOperationAction(ISD::UDIV            , MVT::i64   , Expand);
 193   setOperationAction(ISD::SREM            , MVT::i64   , Expand);
 194   setOperationAction(ISD::UREM            , MVT::i64   , Expand);
 195
 196   setOperationAction(ISD::BR_JT            , MVT::Other, Expand);
 197   setOperationAction(ISD::BRCOND           , MVT::Other, Custom);
 198   setOperationAction(ISD::BR_CC            , MVT::Other, Expand);
 199   setOperationAction(ISD::SELECT_CC        , MVT::Other, Expand);
 200   setOperationAction(ISD::MEMMOVE          , MVT::Other, Expand);
 201   if (Subtarget->is64Bit())
 202     setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i32, Legal);
 203   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i16  , Legal);
 204   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i8   , Legal);
 205   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1   , Expand);
 206   setOperationAction(ISD::FP_ROUND_INREG   , MVT::f32  , Expand);
 207   setOperationAction(ISD::FREM             , MVT::f64  , Expand);
 208
 209   setOperationAction(ISD::CTPOP            , MVT::i8   , Expand);
 210   setOperationAction(ISD::CTTZ             , MVT::i8   , Expand);
 211   setOperationAction(ISD::CTLZ             , MVT::i8   , Expand);
 212   setOperationAction(ISD::CTPOP            , MVT::i16  , Expand);
 213   setOperationAction(ISD::CTTZ             , MVT::i16  , Expand);
 214   setOperationAction(ISD::CTLZ             , MVT::i16  , Expand);
 215   setOperationAction(ISD::CTPOP            , MVT::i32  , Expand);
 216   setOperationAction(ISD::CTTZ             , MVT::i32  , Expand);
 217   setOperationAction(ISD::CTLZ             , MVT::i32  , Expand);
 218   if (Subtarget->is64Bit()) {
 219     setOperationAction(ISD::CTPOP          , MVT::i64  , Expand);
 220     setOperationAction(ISD::CTTZ           , MVT::i64  , Expand);
 221     setOperationAction(ISD::CTLZ           , MVT::i64  , Expand);
 222   }
 223
 224   setOperationAction(ISD::READCYCLECOUNTER , MVT::i64  , Custom);
 225   setOperationAction(ISD::BSWAP            , MVT::i16  , Expand);
 226
 227   // These should be promoted to a larger select which is supported.
 228   setOperationAction(ISD::SELECT           , MVT::i1   , Promote);
 229   setOperationAction(ISD::SELECT           , MVT::i8   , Promote);
 230   // X86 wants to expand cmov itself.
 231   setOperationAction(ISD::SELECT          , MVT::i16  , Custom);
 232   setOperationAction(ISD::SELECT          , MVT::i32  , Custom);
 233   setOperationAction(ISD::SELECT          , MVT::f32  , Custom);
 234   setOperationAction(ISD::SELECT          , MVT::f64  , Custom);
 235   setOperationAction(ISD::SELECT          , MVT::f80  , Custom);
 236   setOperationAction(ISD::SETCC           , MVT::i8   , Custom);
 237   setOperationAction(ISD::SETCC           , MVT::i16  , Custom);
 238   setOperationAction(ISD::SETCC           , MVT::i32  , Custom);
 239   setOperationAction(ISD::SETCC           , MVT::f32  , Custom);
 240   setOperationAction(ISD::SETCC           , MVT::f64  , Custom);
 241   setOperationAction(ISD::SETCC           , MVT::f80  , Custom);
 242   if (Subtarget->is64Bit()) {
 243     setOperationAction(ISD::SELECT        , MVT::i64  , Custom);
 244     setOperationAction(ISD::SETCC         , MVT::i64  , Custom);
 245   }
 246   // X86 ret instruction may pop stack.
 247   setOperationAction(ISD::RET             , MVT::Other, Custom);
 248   if (!Subtarget->is64Bit())
 249     setOperationAction(ISD::EH_RETURN       , MVT::Other, Custom);
 250
 251   // Darwin ABI issue.
 252   setOperationAction(ISD::ConstantPool    , MVT::i32  , Custom);
 253   setOperationAction(ISD::JumpTable       , MVT::i32  , Custom);
 254   setOperationAction(ISD::GlobalAddress   , MVT::i32  , Custom);
 255   setOperationAction(ISD::GlobalTLSAddress, MVT::i32  , Custom);
 256   setOperationAction(ISD::ExternalSymbol  , MVT::i32  , Custom);
 257   if (Subtarget->is64Bit()) {
 258     setOperationAction(ISD::ConstantPool  , MVT::i64  , Custom);
 259     setOperationAction(ISD::JumpTable     , MVT::i64  , Custom);
 260     setOperationAction(ISD::GlobalAddress , MVT::i64  , Custom);
 261     setOperationAction(ISD::ExternalSymbol, MVT::i64  , Custom);
 262   }
 263   // 64-bit addm sub, shl, sra, srl (iff 32-bit x86)
 264   setOperationAction(ISD::SHL_PARTS       , MVT::i32  , Custom);
 265   setOperationAction(ISD::SRA_PARTS       , MVT::i32  , Custom);
 266   setOperationAction(ISD::SRL_PARTS       , MVT::i32  , Custom);
 267   // X86 wants to expand memset / memcpy itself.
 268   setOperationAction(ISD::MEMSET          , MVT::Other, Custom);
 269   setOperationAction(ISD::MEMCPY          , MVT::Other, Custom);
 270
 271   // Use the default ISD::LOCATION expansion.
 272   setOperationAction(ISD::LOCATION, MVT::Other, Expand);
 273   // FIXME - use subtarget debug flags
 274   if (!Subtarget->isTargetDarwin() &&
 275       !Subtarget->isTargetELF() &&
 276       !Subtarget->isTargetCygMing())
 277     setOperationAction(ISD::LABEL, MVT::Other, Expand);
 278
 279   setOperationAction(ISD::EXCEPTIONADDR, MVT::i64, Expand);
 280   setOperationAction(ISD::EHSELECTION,   MVT::i64, Expand);
 281   setOperationAction(ISD::EXCEPTIONADDR, MVT::i32, Expand);
 282   setOperationAction(ISD::EHSELECTION,   MVT::i32, Expand);
 283   if (Subtarget->is64Bit()) {
 284     // FIXME: Verify
 285     setExceptionPointerRegister(X86::RAX);
 286     setExceptionSelectorRegister(X86::RDX);
 287   } else {
 288     setExceptionPointerRegister(X86::EAX);
 289     setExceptionSelectorRegister(X86::EDX);
 290   }
 291   setOperationAction(ISD::FRAME_TO_ARGS_OFFSET, MVT::i32, Custom);
 292
 293   setOperationAction(ISD::TRAMPOLINE, MVT::Other, Custom);
 294
 295   // VASTART needs to be custom lowered to use the VarArgsFrameIndex
 296   setOperationAction(ISD::VASTART           , MVT::Other, Custom);
 297   setOperationAction(ISD::VAARG             , MVT::Other, Expand);
 298   setOperationAction(ISD::VAEND             , MVT::Other, Expand);
 299   if (Subtarget->is64Bit())
 300     setOperationAction(ISD::VACOPY          , MVT::Other, Custom);
 301   else
 302     setOperationAction(ISD::VACOPY          , MVT::Other, Expand);
 303
 304   setOperationAction(ISD::STACKSAVE,          MVT::Other, Expand);
 305   setOperationAction(ISD::STACKRESTORE,       MVT::Other, Expand);
 306   if (Subtarget->is64Bit())
 307     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i64, Expand);
 308   if (Subtarget->isTargetCygMing())
 309     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32, Custom);
 310   else
 311     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32, Expand);
 312
 313   if (X86ScalarSSEf64) {
 314     // f32 and f64 use SSE.
 315     // Set up the FP register classes.
 316     addRegisterClass(MVT::f32, X86::FR32RegisterClass);
 317     addRegisterClass(MVT::f64, X86::FR64RegisterClass);
 318
 319     // Use ANDPD to simulate FABS.
 320     setOperationAction(ISD::FABS , MVT::f64, Custom);
 321     setOperationAction(ISD::FABS , MVT::f32, Custom);
 322
 323     // Use XORP to simulate FNEG.
 324     setOperationAction(ISD::FNEG , MVT::f64, Custom);
 325     setOperationAction(ISD::FNEG , MVT::f32, Custom);
 326
 327     // Use ANDPD and ORPD to simulate FCOPYSIGN.
 328     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Custom);
 329     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 330
 331     // We don't support sin/cos/fmod
 332     setOperationAction(ISD::FSIN , MVT::f64, Expand);
 333     setOperationAction(ISD::FCOS , MVT::f64, Expand);
 334     setOperationAction(ISD::FREM , MVT::f64, Expand);
 335     setOperationAction(ISD::FSIN , MVT::f32, Expand);
 336     setOperationAction(ISD::FCOS , MVT::f32, Expand);
 337     setOperationAction(ISD::FREM , MVT::f32, Expand);
 338
 339     // Expand FP immediates into loads from the stack, except for the special
 340     // cases we handle.
 341     setOperationAction(ISD::ConstantFP, MVT::f64, Expand);
 342     setOperationAction(ISD::ConstantFP, MVT::f32, Expand);
 343     addLegalFPImmediate(APFloat(+0.0)); // xorpd
 344     addLegalFPImmediate(APFloat(+0.0f)); // xorps
 345
 346     // Conversions to long double (in X87) go through memory.
 347     setConvertAction(MVT::f32, MVT::f80, Expand);
 348     setConvertAction(MVT::f64, MVT::f80, Expand);
 349
 350     // Conversions from long double (in X87) go through memory.
 351     setConvertAction(MVT::f80, MVT::f32, Expand);
 352     setConvertAction(MVT::f80, MVT::f64, Expand);
 353   } else if (X86ScalarSSEf32) {
 354     // Use SSE for f32, x87 for f64.
 355     // Set up the FP register classes.
 356     addRegisterClass(MVT::f32, X86::FR32RegisterClass);
 357     addRegisterClass(MVT::f64, X86::RFP64RegisterClass);
 358
 359     // Use ANDPS to simulate FABS.
 360     setOperationAction(ISD::FABS , MVT::f32, Custom);
 361
 362     // Use XORP to simulate FNEG.
 363     setOperationAction(ISD::FNEG , MVT::f32, Custom);
 364
 365     setOperationAction(ISD::UNDEF,     MVT::f64, Expand);
 366
 367     // Use ANDPS and ORPS to simulate FCOPYSIGN.
 368     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 369     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 370
 371     // We don't support sin/cos/fmod
 372     setOperationAction(ISD::FSIN , MVT::f32, Expand);
 373     setOperationAction(ISD::FCOS , MVT::f32, Expand);
 374     setOperationAction(ISD::FREM , MVT::f32, Expand);
 375
 376     // Expand FP immediates into loads from the stack, except for the special
 377     // cases we handle.
 378     setOperationAction(ISD::ConstantFP, MVT::f64, Expand);
 379     setOperationAction(ISD::ConstantFP, MVT::f32, Expand);
 380     addLegalFPImmediate(APFloat(+0.0f)); // xorps
 381     addLegalFPImmediate(APFloat(+0.0)); // FLD0
 382     addLegalFPImmediate(APFloat(+1.0)); // FLD1
 383     addLegalFPImmediate(APFloat(-0.0)); // FLD0/FCHS
 384     addLegalFPImmediate(APFloat(-1.0)); // FLD1/FCHS
 385
 386     // SSE->x87 conversions go through memory.
 387     setConvertAction(MVT::f32, MVT::f64, Expand);
 388     setConvertAction(MVT::f32, MVT::f80, Expand);
 389
 390     // x87->SSE truncations need to go through memory.
 391     setConvertAction(MVT::f80, MVT::f32, Expand);
 392     setConvertAction(MVT::f64, MVT::f32, Expand);
 393     // And x87->x87 truncations also.
 394     setConvertAction(MVT::f80, MVT::f64, Expand);
 395
 396     if (!UnsafeFPMath) {
 397       setOperationAction(ISD::FSIN           , MVT::f64  , Expand);
 398       setOperationAction(ISD::FCOS           , MVT::f64  , Expand);
 399     }
 400   } else {
 401     // f32 and f64 in x87.
 402     // Set up the FP register classes.
 403     addRegisterClass(MVT::f64, X86::RFP64RegisterClass);
 404     addRegisterClass(MVT::f32, X86::RFP32RegisterClass);
 405
 406     setOperationAction(ISD::UNDEF,     MVT::f64, Expand);
 407     setOperationAction(ISD::UNDEF,     MVT::f32, Expand);
 408     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 409     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Expand);
 410
 411     // Floating truncations need to go through memory.
 412     setConvertAction(MVT::f80, MVT::f32, Expand);
 413     setConvertAction(MVT::f64, MVT::f32, Expand);
 414     setConvertAction(MVT::f80, MVT::f64, Expand);
 415
 416     if (!UnsafeFPMath) {
 417       setOperationAction(ISD::FSIN           , MVT::f64  , Expand);
 418       setOperationAction(ISD::FCOS           , MVT::f64  , Expand);
 419     }
 420
 421     setOperationAction(ISD::ConstantFP, MVT::f64, Expand);
 422     setOperationAction(ISD::ConstantFP, MVT::f32, Expand);
 423     addLegalFPImmediate(APFloat(+0.0)); // FLD0
 424     addLegalFPImmediate(APFloat(+1.0)); // FLD1
 425     addLegalFPImmediate(APFloat(-0.0)); // FLD0/FCHS
 426     addLegalFPImmediate(APFloat(-1.0)); // FLD1/FCHS
 427     addLegalFPImmediate(APFloat(+0.0f)); // FLD0
 428     addLegalFPImmediate(APFloat(+1.0f)); // FLD1
 429     addLegalFPImmediate(APFloat(-0.0f)); // FLD0/FCHS
 430     addLegalFPImmediate(APFloat(-1.0f)); // FLD1/FCHS
 431   }
 432
 433   // Long double always uses X87.
 434   addRegisterClass(MVT::f80, X86::RFP80RegisterClass);
 435   setOperationAction(ISD::UNDEF,     MVT::f80, Expand);
 436   setOperationAction(ISD::FCOPYSIGN, MVT::f80, Expand);
 437   setOperationAction(ISD::ConstantFP, MVT::f80, Expand);
 438   if (!UnsafeFPMath) {
 439     setOperationAction(ISD::FSIN           , MVT::f80  , Expand);
 440     setOperationAction(ISD::FCOS           , MVT::f80  , Expand);
 441   }
 442
 443   // Always use a library call for pow.
 444   setOperationAction(ISD::FPOW             , MVT::f32  , Expand);
 445   setOperationAction(ISD::FPOW             , MVT::f64  , Expand);
 446   setOperationAction(ISD::FPOW             , MVT::f80  , Expand);
 447
 448   // First set operation action for all vector types to expand. Then we
 449   // will selectively turn on ones that can be effectively codegen'd.
 450   for (unsigned VT = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
 451        VT <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++VT) {
 452     setOperationAction(ISD::ADD , (MVT::ValueType)VT, Expand);
 453     setOperationAction(ISD::SUB , (MVT::ValueType)VT, Expand);
 454     setOperationAction(ISD::FADD, (MVT::ValueType)VT, Expand);
 455     setOperationAction(ISD::FNEG, (MVT::ValueType)VT, Expand);
 456     setOperationAction(ISD::FSUB, (MVT::ValueType)VT, Expand);
 457     setOperationAction(ISD::MUL , (MVT::ValueType)VT, Expand);
 458     setOperationAction(ISD::FMUL, (MVT::ValueType)VT, Expand);
 459     setOperationAction(ISD::SDIV, (MVT::ValueType)VT, Expand);
 460     setOperationAction(ISD::UDIV, (MVT::ValueType)VT, Expand);
 461     setOperationAction(ISD::FDIV, (MVT::ValueType)VT, Expand);
 462     setOperationAction(ISD::SREM, (MVT::ValueType)VT, Expand);
 463     setOperationAction(ISD::UREM, (MVT::ValueType)VT, Expand);
 464     setOperationAction(ISD::LOAD, (MVT::ValueType)VT, Expand);
 465     setOperationAction(ISD::VECTOR_SHUFFLE,     (MVT::ValueType)VT, Expand);
 466     setOperationAction(ISD::EXTRACT_VECTOR_ELT, (MVT::ValueType)VT, Expand);
 467     setOperationAction(ISD::INSERT_VECTOR_ELT,  (MVT::ValueType)VT, Expand);
 468     setOperationAction(ISD::FABS, (MVT::ValueType)VT, Expand);
 469     setOperationAction(ISD::FSIN, (MVT::ValueType)VT, Expand);
 470     setOperationAction(ISD::FCOS, (MVT::ValueType)VT, Expand);
 471     setOperationAction(ISD::FREM, (MVT::ValueType)VT, Expand);
 472     setOperationAction(ISD::FPOWI, (MVT::ValueType)VT, Expand);
 473     setOperationAction(ISD::FSQRT, (MVT::ValueType)VT, Expand);
 474     setOperationAction(ISD::FCOPYSIGN, (MVT::ValueType)VT, Expand);
 475     setOperationAction(ISD::SMUL_LOHI, (MVT::ValueType)VT, Expand);
 476     setOperationAction(ISD::UMUL_LOHI, (MVT::ValueType)VT, Expand);
 477     setOperationAction(ISD::SDIVREM, (MVT::ValueType)VT, Expand);
 478     setOperationAction(ISD::UDIVREM, (MVT::ValueType)VT, Expand);
 479     setOperationAction(ISD::FPOW, (MVT::ValueType)VT, Expand);
 480     setOperationAction(ISD::CTPOP, (MVT::ValueType)VT, Expand);
 481     setOperationAction(ISD::CTTZ, (MVT::ValueType)VT, Expand);
 482     setOperationAction(ISD::CTLZ, (MVT::ValueType)VT, Expand);
 483   }
 484
 485   if (Subtarget->hasMMX()) {
 486     addRegisterClass(MVT::v8i8,  X86::VR64RegisterClass);
 487     addRegisterClass(MVT::v4i16, X86::VR64RegisterClass);
 488     addRegisterClass(MVT::v2i32, X86::VR64RegisterClass);
 489     addRegisterClass(MVT::v1i64, X86::VR64RegisterClass);
 490
 491     // FIXME: add MMX packed arithmetics
 492
 493     setOperationAction(ISD::ADD,                MVT::v8i8,  Legal);
 494     setOperationAction(ISD::ADD,                MVT::v4i16, Legal);
 495     setOperationAction(ISD::ADD,                MVT::v2i32, Legal);
 496     setOperationAction(ISD::ADD,                MVT::v1i64, Legal);
 497
 498     setOperationAction(ISD::SUB,                MVT::v8i8,  Legal);
 499     setOperationAction(ISD::SUB,                MVT::v4i16, Legal);
 500     setOperationAction(ISD::SUB,                MVT::v2i32, Legal);
 501     setOperationAction(ISD::SUB,                MVT::v1i64, Legal);
 502
 503     setOperationAction(ISD::MULHS,              MVT::v4i16, Legal);
 504     setOperationAction(ISD::MUL,                MVT::v4i16, Legal);
 505
 506     setOperationAction(ISD::AND,                MVT::v8i8,  Promote);
 507     AddPromotedToType (ISD::AND,                MVT::v8i8,  MVT::v1i64);
 508     setOperationAction(ISD::AND,                MVT::v4i16, Promote);
 509     AddPromotedToType (ISD::AND,                MVT::v4i16, MVT::v1i64);
 510     setOperationAction(ISD::AND,                MVT::v2i32, Promote);
 511     AddPromotedToType (ISD::AND,                MVT::v2i32, MVT::v1i64);
 512     setOperationAction(ISD::AND,                MVT::v1i64, Legal);
 513
 514     setOperationAction(ISD::OR,                 MVT::v8i8,  Promote);
 515     AddPromotedToType (ISD::OR,                 MVT::v8i8,  MVT::v1i64);
 516     setOperationAction(ISD::OR,                 MVT::v4i16, Promote);
 517     AddPromotedToType (ISD::OR,                 MVT::v4i16, MVT::v1i64);
 518     setOperationAction(ISD::OR,                 MVT::v2i32, Promote);
 519     AddPromotedToType (ISD::OR,                 MVT::v2i32, MVT::v1i64);
 520     setOperationAction(ISD::OR,                 MVT::v1i64, Legal);
 521
 522     setOperationAction(ISD::XOR,                MVT::v8i8,  Promote);
 523     AddPromotedToType (ISD::XOR,                MVT::v8i8,  MVT::v1i64);
 524     setOperationAction(ISD::XOR,                MVT::v4i16, Promote);
 525     AddPromotedToType (ISD::XOR,                MVT::v4i16, MVT::v1i64);
 526     setOperationAction(ISD::XOR,                MVT::v2i32, Promote);
 527     AddPromotedToType (ISD::XOR,                MVT::v2i32, MVT::v1i64);
 528     setOperationAction(ISD::XOR,                MVT::v1i64, Legal);
 529
 530     setOperationAction(ISD::LOAD,               MVT::v8i8,  Promote);
 531     AddPromotedToType (ISD::LOAD,               MVT::v8i8,  MVT::v1i64);
 532     setOperationAction(ISD::LOAD,               MVT::v4i16, Promote);
 533     AddPromotedToType (ISD::LOAD,               MVT::v4i16, MVT::v1i64);
 534     setOperationAction(ISD::LOAD,               MVT::v2i32, Promote);
 535     AddPromotedToType (ISD::LOAD,               MVT::v2i32, MVT::v1i64);
 536     setOperationAction(ISD::LOAD,               MVT::v1i64, Legal);
 537
 538     setOperationAction(ISD::BUILD_VECTOR,       MVT::v8i8,  Custom);
 539     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4i16, Custom);
 540     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2i32, Custom);
 541     setOperationAction(ISD::BUILD_VECTOR,       MVT::v1i64, Custom);
 542
 543     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v8i8,  Custom);
 544     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4i16, Custom);
 545     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2i32, Custom);
 546     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v1i64, Custom);
 547
 548     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v8i8,  Custom);
 549     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v4i16, Custom);
 550     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v2i32, Custom);
 551     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v1i64, Custom);
 552   }
 553
 554   if (Subtarget->hasSSE1()) {
 555     addRegisterClass(MVT::v4f32, X86::VR128RegisterClass);
 556
 557     setOperationAction(ISD::FADD,               MVT::v4f32, Legal);
 558     setOperationAction(ISD::FSUB,               MVT::v4f32, Legal);
 559     setOperationAction(ISD::FMUL,               MVT::v4f32, Legal);
 560     setOperationAction(ISD::FDIV,               MVT::v4f32, Legal);
 561     setOperationAction(ISD::FSQRT,              MVT::v4f32, Legal);
 562     setOperationAction(ISD::FNEG,               MVT::v4f32, Custom);
 563     setOperationAction(ISD::LOAD,               MVT::v4f32, Legal);
 564     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4f32, Custom);
 565     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4f32, Custom);
 566     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f32, Custom);
 567     setOperationAction(ISD::SELECT,             MVT::v4f32, Custom);
 568   }
 569
 570   if (Subtarget->hasSSE2()) {
 571     addRegisterClass(MVT::v2f64, X86::VR128RegisterClass);
 572     addRegisterClass(MVT::v16i8, X86::VR128RegisterClass);
 573     addRegisterClass(MVT::v8i16, X86::VR128RegisterClass);
 574     addRegisterClass(MVT::v4i32, X86::VR128RegisterClass);
 575     addRegisterClass(MVT::v2i64, X86::VR128RegisterClass);
 576
 577     setOperationAction(ISD::ADD,                MVT::v16i8, Legal);
 578     setOperationAction(ISD::ADD,                MVT::v8i16, Legal);
 579     setOperationAction(ISD::ADD,                MVT::v4i32, Legal);
 580     setOperationAction(ISD::ADD,                MVT::v2i64, Legal);
 581     setOperationAction(ISD::SUB,                MVT::v16i8, Legal);
 582     setOperationAction(ISD::SUB,                MVT::v8i16, Legal);
 583     setOperationAction(ISD::SUB,                MVT::v4i32, Legal);
 584     setOperationAction(ISD::SUB,                MVT::v2i64, Legal);
 585     setOperationAction(ISD::MUL,                MVT::v8i16, Legal);
 586     setOperationAction(ISD::FADD,               MVT::v2f64, Legal);
 587     setOperationAction(ISD::FSUB,               MVT::v2f64, Legal);
 588     setOperationAction(ISD::FMUL,               MVT::v2f64, Legal);
 589     setOperationAction(ISD::FDIV,               MVT::v2f64, Legal);
 590     setOperationAction(ISD::FSQRT,              MVT::v2f64, Legal);
 591     setOperationAction(ISD::FNEG,               MVT::v2f64, Custom);
 592
 593     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v16i8, Custom);
 594     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v8i16, Custom);
 595     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i16, Custom);
 596     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i32, Custom);
 597     // Implement v4f32 insert_vector_elt in terms of SSE2 v8i16 ones.
 598     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f32, Custom);
 599
 600     // Custom lower build_vector, vector_shuffle, and extract_vector_elt.
 601     for (unsigned VT = (unsigned)MVT::v16i8; VT != (unsigned)MVT::v2i64; VT++) {
 602       setOperationAction(ISD::BUILD_VECTOR,        (MVT::ValueType)VT, Custom);
 603       setOperationAction(ISD::VECTOR_SHUFFLE,      (MVT::ValueType)VT, Custom);
 604       setOperationAction(ISD::EXTRACT_VECTOR_ELT,  (MVT::ValueType)VT, Custom);
 605     }
 606     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2f64, Custom);
 607     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2i64, Custom);
 608     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2f64, Custom);
 609     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2i64, Custom);
 610     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2f64, Custom);
 611     if (Subtarget->is64Bit())
 612       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2i64, Custom);
 613
 614     // Promote v16i8, v8i16, v4i32 load, select, and, or, xor to v2i64.
 615     for (unsigned VT = (unsigned)MVT::v16i8; VT != (unsigned)MVT::v2i64; VT++) {
 616       setOperationAction(ISD::AND,    (MVT::ValueType)VT, Promote);
 617       AddPromotedToType (ISD::AND,    (MVT::ValueType)VT, MVT::v2i64);
 618       setOperationAction(ISD::OR,     (MVT::ValueType)VT, Promote);
 619       AddPromotedToType (ISD::OR,     (MVT::ValueType)VT, MVT::v2i64);
 620       setOperationAction(ISD::XOR,    (MVT::ValueType)VT, Promote);
 621       AddPromotedToType (ISD::XOR,    (MVT::ValueType)VT, MVT::v2i64);
 622       setOperationAction(ISD::LOAD,   (MVT::ValueType)VT, Promote);
 623       AddPromotedToType (ISD::LOAD,   (MVT::ValueType)VT, MVT::v2i64);
 624       setOperationAction(ISD::SELECT, (MVT::ValueType)VT, Promote);
 625       AddPromotedToType (ISD::SELECT, (MVT::ValueType)VT, MVT::v2i64);
 626     }
 627
 628     // Custom lower v2i64 and v2f64 selects.
 629     setOperationAction(ISD::LOAD,               MVT::v2f64, Legal);
 630     setOperationAction(ISD::LOAD,               MVT::v2i64, Legal);
 631     setOperationAction(ISD::SELECT,             MVT::v2f64, Custom);
 632     setOperationAction(ISD::SELECT,             MVT::v2i64, Custom);
 633   }
 634
 635   // We want to custom lower some of our intrinsics.
 636   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
 637
 638   // We have target-specific dag combine patterns for the following nodes:
 639   setTargetDAGCombine(ISD::VECTOR_SHUFFLE);
 640   setTargetDAGCombine(ISD::SELECT);
 641
 642   computeRegisterProperties();
 643
 644   // FIXME: These should be based on subtarget info. Plus, the values should
 645   // be smaller when we are in optimizing for size mode.
 646   maxStoresPerMemset = 16; // For %llvm.memset -> sequence of stores
 647   maxStoresPerMemcpy = 16; // For %llvm.memcpy -> sequence of stores
 648   maxStoresPerMemmove = 16; // For %llvm.memmove -> sequence of stores
 649   allowUnalignedMemoryAccesses = true; // x86 supports it!
 650 }
 651
 652
 653 /// getPICJumpTableRelocaBase - Returns relocation base for the given PIC
 654 /// jumptable.
 655 SDOperand X86TargetLowering::getPICJumpTableRelocBase(SDOperand Table,
 656                                                       SelectionDAG &DAG) const {
 657   if (usesGlobalOffsetTable())
 658     return DAG.getNode(ISD::GLOBAL_OFFSET_TABLE, getPointerTy());
 659   if (!Subtarget->isPICStyleRIPRel())
 660     return DAG.getNode(X86ISD::GlobalBaseReg, getPointerTy());
 661   return Table;
 662 }
 663
 664 //===----------------------------------------------------------------------===//
 665 //               Return Value Calling Convention Implementation
 666 //===----------------------------------------------------------------------===//
 667
 668 #include "X86GenCallingConv.inc"
 669
 670 /// GetPossiblePreceedingTailCall - Get preceeding X86ISD::TAILCALL node if it
 671 /// exists skip possible ISD:TokenFactor.
 672 static SDOperand GetPossiblePreceedingTailCall(SDOperand Chain) {
 673   if (Chain.getOpcode()==X86ISD::TAILCALL) {
 674     return Chain;
 675   } else if (Chain.getOpcode()==ISD::TokenFactor) {
 676     if (Chain.getNumOperands() &&
 677         Chain.getOperand(0).getOpcode()==X86ISD::TAILCALL)
 678       return Chain.getOperand(0);
 679   }
 680   return Chain;
 681 }
 682
 683 /// LowerRET - Lower an ISD::RET node.
 684 SDOperand X86TargetLowering::LowerRET(SDOperand Op, SelectionDAG &DAG) {
 685   assert((Op.getNumOperands() & 1) == 1 && "ISD::RET should have odd # args");
 686
 687   SmallVector<CCValAssign, 16> RVLocs;
 688   unsigned CC = DAG.getMachineFunction().getFunction()->getCallingConv();
 689   bool isVarArg = DAG.getMachineFunction().getFunction()->isVarArg();
 690   CCState CCInfo(CC, isVarArg, getTargetMachine(), RVLocs);
 691   CCInfo.AnalyzeReturn(Op.Val, RetCC_X86);
 692
 693   // If this is the first return lowered for this function, add the regs to the
 694   // liveout set for the function.
 695   if (DAG.getMachineFunction().liveout_empty()) {
 696     for (unsigned i = 0; i != RVLocs.size(); ++i)
 697       if (RVLocs[i].isRegLoc())
 698         DAG.getMachineFunction().addLiveOut(RVLocs[i].getLocReg());
 699   }
 700   SDOperand Chain = Op.getOperand(0);
 701
 702   // Handle tail call return.
 703   Chain = GetPossiblePreceedingTailCall(Chain);
 704   if (Chain.getOpcode() == X86ISD::TAILCALL) {
 705     SDOperand TailCall = Chain;
 706     SDOperand TargetAddress = TailCall.getOperand(1);
 707     SDOperand StackAdjustment = TailCall.getOperand(2);
 708     assert ( ((TargetAddress.getOpcode() == ISD::Register &&
 709                (cast<RegisterSDNode>(TargetAddress)->getReg() == X86::ECX ||
 710                 cast<RegisterSDNode>(TargetAddress)->getReg() == X86::R9)) ||
 711               TargetAddress.getOpcode() == ISD::TargetExternalSymbol ||
 712               TargetAddress.getOpcode() == ISD::TargetGlobalAddress) &&
 713              "Expecting an global address, external symbol, or register");
 714     assert( StackAdjustment.getOpcode() == ISD::Constant &&
 715             "Expecting a const value");
 716
 717     SmallVector<SDOperand,8> Operands;
 718     Operands.push_back(Chain.getOperand(0));
 719     Operands.push_back(TargetAddress);
 720     Operands.push_back(StackAdjustment);
 721     // Copy registers used by the call. Last operand is a flag so it is not
 722     // copied.
 723     for (unsigned i=3; i < TailCall.getNumOperands()-1; i++) {
 724       Operands.push_back(Chain.getOperand(i));
 725     }
 726     return DAG.getNode(X86ISD::TC_RETURN, MVT::Other, &Operands[0],
 727                        Operands.size());
 728   }
 729
 730   // Regular return.
 731   SDOperand Flag;
 732
 733   // Copy the result values into the output registers.
 734   if (RVLocs.size() != 1 || !RVLocs[0].isRegLoc() ||
 735       RVLocs[0].getLocReg() != X86::ST0) {
 736     for (unsigned i = 0; i != RVLocs.size(); ++i) {
 737       CCValAssign &VA = RVLocs[i];
 738       assert(VA.isRegLoc() && "Can only return in registers!");
 739       Chain = DAG.getCopyToReg(Chain, VA.getLocReg(), Op.getOperand(i*2+1),
 740                                Flag);
 741       Flag = Chain.getValue(1);
 742     }
 743   } else {
 744     // We need to handle a destination of ST0 specially, because it isn't really
 745     // a register.
 746     SDOperand Value = Op.getOperand(1);
 747
 748     // If this is an FP return with ScalarSSE, we need to move the value from
 749     // an XMM register onto the fp-stack.
 750     if ((X86ScalarSSEf32 && RVLocs[0].getValVT()==MVT::f32) ||
 751         (X86ScalarSSEf64 && RVLocs[0].getValVT()==MVT::f64)) {
 752       SDOperand MemLoc;
 753
 754       // If this is a load into a scalarsse value, don't store the loaded value
 755       // back to the stack, only to reload it: just replace the scalar-sse load.
 756       if (ISD::isNON_EXTLoad(Value.Val) &&
 757           (Chain == Value.getValue(1) || Chain == Value.getOperand(0))) {
 758         Chain  = Value.getOperand(0);
 759         MemLoc = Value.getOperand(1);
 760       } else {
 761         // Spill the value to memory and reload it into top of stack.
 762         unsigned Size = MVT::getSizeInBits(RVLocs[0].getValVT())/8;
 763         MachineFunction &MF = DAG.getMachineFunction();
 764         int SSFI = MF.getFrameInfo()->CreateStackObject(Size, Size);
 765         MemLoc = DAG.getFrameIndex(SSFI, getPointerTy());
 766         Chain = DAG.getStore(Op.getOperand(0), Value, MemLoc, NULL, 0);
 767       }
 768       SDVTList Tys = DAG.getVTList(RVLocs[0].getValVT(), MVT::Other);
 769       SDOperand Ops[] = {Chain, MemLoc, DAG.getValueType(RVLocs[0].getValVT())};
 770       Value = DAG.getNode(X86ISD::FLD, Tys, Ops, 3);
 771       Chain = Value.getValue(1);
 772     }
 773
 774     SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
 775     SDOperand Ops[] = { Chain, Value };
 776     Chain = DAG.getNode(X86ISD::FP_SET_RESULT, Tys, Ops, 2);
 777     Flag = Chain.getValue(1);
 778   }
 779
 780   SDOperand BytesToPop = DAG.getConstant(getBytesToPopOnReturn(), MVT::i16);
 781   if (Flag.Val)
 782     return DAG.getNode(X86ISD::RET_FLAG, MVT::Other, Chain, BytesToPop, Flag);
 783   else
 784     return DAG.getNode(X86ISD::RET_FLAG, MVT::Other, Chain, BytesToPop);
 785 }
 786
 787
 788 /// LowerCallResult - Lower the result values of an ISD::CALL into the
 789 /// appropriate copies out of appropriate physical registers.  This assumes that
 790 /// Chain/InFlag are the input chain/flag to use, and that TheCall is the call
 791 /// being lowered.  The returns a SDNode with the same number of values as the
 792 /// ISD::CALL.
 793 SDNode *X86TargetLowering::
 794 LowerCallResult(SDOperand Chain, SDOperand InFlag, SDNode *TheCall,
 795                 unsigned CallingConv, SelectionDAG &DAG) {
 796
 797   // Assign locations to each value returned by this call.
 798   SmallVector<CCValAssign, 16> RVLocs;
 799   bool isVarArg = cast<ConstantSDNode>(TheCall->getOperand(2))->getValue() != 0;
 800   CCState CCInfo(CallingConv, isVarArg, getTargetMachine(), RVLocs);
 801   CCInfo.AnalyzeCallResult(TheCall, RetCC_X86);
 802
 803
 804   SmallVector<SDOperand, 8> ResultVals;
 805
 806   // Copy all of the result registers out of their specified physreg.
 807   if (RVLocs.size() != 1 || RVLocs[0].getLocReg() != X86::ST0) {
 808     for (unsigned i = 0; i != RVLocs.size(); ++i) {
 809       Chain = DAG.getCopyFromReg(Chain, RVLocs[i].getLocReg(),
 810                                  RVLocs[i].getValVT(), InFlag).getValue(1);
 811       InFlag = Chain.getValue(2);
 812       ResultVals.push_back(Chain.getValue(0));
 813     }
 814   } else {
 815     // Copies from the FP stack are special, as ST0 isn't a valid register
 816     // before the fp stackifier runs.
 817
 818     // Copy ST0 into an RFP register with FP_GET_RESULT.
 819     SDVTList Tys = DAG.getVTList(RVLocs[0].getValVT(), MVT::Other, MVT::Flag);
 820     SDOperand GROps[] = { Chain, InFlag };
 821     SDOperand RetVal = DAG.getNode(X86ISD::FP_GET_RESULT, Tys, GROps, 2);
 822     Chain  = RetVal.getValue(1);
 823     InFlag = RetVal.getValue(2);
 824
 825     // If we are using ScalarSSE, store ST(0) to the stack and reload it into
 826     // an XMM register.
 827     if ((X86ScalarSSEf32 && RVLocs[0].getValVT() == MVT::f32) ||
 828         (X86ScalarSSEf64 && RVLocs[0].getValVT() == MVT::f64)) {
 829       // FIXME: Currently the FST is flagged to the FP_GET_RESULT. This
 830       // shouldn't be necessary except that RFP cannot be live across
 831       // multiple blocks. When stackifier is fixed, they can be uncoupled.
 832       MachineFunction &MF = DAG.getMachineFunction();
 833       int SSFI = MF.getFrameInfo()->CreateStackObject(8, 8);
 834       SDOperand StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
 835       SDOperand Ops[] = {
 836         Chain, RetVal, StackSlot, DAG.getValueType(RVLocs[0].getValVT()), InFlag
 837       };
 838       Chain = DAG.getNode(X86ISD::FST, MVT::Other, Ops, 5);
 839       RetVal = DAG.getLoad(RVLocs[0].getValVT(), Chain, StackSlot, NULL, 0);
 840       Chain = RetVal.getValue(1);
 841     }
 842     ResultVals.push_back(RetVal);
 843   }
 844
 845   // Merge everything together with a MERGE_VALUES node.
 846   ResultVals.push_back(Chain);
 847   return DAG.getNode(ISD::MERGE_VALUES, TheCall->getVTList(),
 848                      &ResultVals[0], ResultVals.size()).Val;
 849 }
 850
 851
 852 //===----------------------------------------------------------------------===//
 853 //                C & StdCall & Fast Calling Convention implementation
 854 //===----------------------------------------------------------------------===//
 855 //  StdCall calling convention seems to be standard for many Windows' API
 856 //  routines and around. It differs from C calling convention just a little:
 857 //  callee should clean up the stack, not caller. Symbols should be also
 858 //  decorated in some fancy way :) It doesn't support any vector arguments.
 859 //  For info on fast calling convention see Fast Calling Convention (tail call)
 860 //  implementation LowerX86_32FastCCCallTo.
 861
 862 /// AddLiveIn - This helper function adds the specified physical register to the
 863 /// MachineFunction as a live in value.  It also creates a corresponding virtual
 864 /// register for it.
 865 static unsigned AddLiveIn(MachineFunction &MF, unsigned PReg,
 866                           const TargetRegisterClass *RC) {
 867   assert(RC->contains(PReg) && "Not the correct regclass!");
 868   unsigned VReg = MF.getSSARegMap()->createVirtualRegister(RC);
 869   MF.addLiveIn(PReg, VReg);
 870   return VReg;
 871 }
 872
 873 // align stack arguments according to platform alignment needed for tail calls
 874 unsigned GetAlignedArgumentStackSize(unsigned StackSize, SelectionDAG& DAG);
 875
 876 SDOperand X86TargetLowering::LowerMemArgument(SDOperand Op, SelectionDAG &DAG,
 877                                               const CCValAssign &VA,
 878                                               MachineFrameInfo *MFI,
 879                                               SDOperand Root, unsigned i) {
 880   // Create the nodes corresponding to a load from this parameter slot.
 881   int FI = MFI->CreateFixedObject(MVT::getSizeInBits(VA.getValVT())/8,
 882                                   VA.getLocMemOffset());
 883   SDOperand FIN = DAG.getFrameIndex(FI, getPointerTy());
 884
 885   unsigned Flags =  cast<ConstantSDNode>(Op.getOperand(3 + i))->getValue();
 886
 887   if (Flags & ISD::ParamFlags::ByVal)
 888     return FIN;
 889   else
 890     return DAG.getLoad(VA.getValVT(), Root, FIN, NULL, 0);
 891 }
 892
 893 SDOperand X86TargetLowering::LowerCCCArguments(SDOperand Op, SelectionDAG &DAG,
 894                                                bool isStdCall) {
 895   unsigned NumArgs = Op.Val->getNumValues() - 1;
 896   MachineFunction &MF = DAG.getMachineFunction();
 897   MachineFrameInfo *MFI = MF.getFrameInfo();
 898   SDOperand Root = Op.getOperand(0);
 899   bool isVarArg = cast<ConstantSDNode>(Op.getOperand(2))->getValue() != 0;
 900   unsigned CC = MF.getFunction()->getCallingConv();
 901   // Assign locations to all of the incoming arguments.
 902   SmallVector<CCValAssign, 16> ArgLocs;
 903   CCState CCInfo(CC, isVarArg,
 904                  getTargetMachine(), ArgLocs);
 905   // Check for possible tail call calling convention.
 906   if (CC == CallingConv::Fast && PerformTailCallOpt)
 907     CCInfo.AnalyzeFormalArguments(Op.Val, CC_X86_32_TailCall);
 908   else
 909     CCInfo.AnalyzeFormalArguments(Op.Val, CC_X86_32_C);
 910
 911   SmallVector<SDOperand, 8> ArgValues;
 912   unsigned LastVal = ~0U;
 913   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
 914     CCValAssign &VA = ArgLocs[i];
 915     // TODO: If an arg is passed in two places (e.g. reg and stack), skip later
 916     // places.
 917     assert(VA.getValNo() != LastVal &&
 918            "Don't support value assigned to multiple locs yet");
 919     LastVal = VA.getValNo();
 920
 921     if (VA.isRegLoc()) {
 922       MVT::ValueType RegVT = VA.getLocVT();
 923       TargetRegisterClass *RC;
 924       if (RegVT == MVT::i32)
 925         RC = X86::GR32RegisterClass;
 926       else {
 927         assert(MVT::isVector(RegVT));
 928         RC = X86::VR128RegisterClass;
 929       }
 930
 931       unsigned Reg = AddLiveIn(DAG.getMachineFunction(), VA.getLocReg(), RC);
 932       SDOperand ArgValue = DAG.getCopyFromReg(Root, Reg, RegVT);
 933
 934       // If this is an 8 or 16-bit value, it is really passed promoted to 32
 935       // bits.  Insert an assert[sz]ext to capture this, then truncate to the
 936       // right size.
 937       if (VA.getLocInfo() == CCValAssign::SExt)
 938         ArgValue = DAG.getNode(ISD::AssertSext, RegVT, ArgValue,
 939                                DAG.getValueType(VA.getValVT()));
 940       else if (VA.getLocInfo() == CCValAssign::ZExt)
 941         ArgValue = DAG.getNode(ISD::AssertZext, RegVT, ArgValue,
 942                                DAG.getValueType(VA.getValVT()));
 943
 944       if (VA.getLocInfo() != CCValAssign::Full)
 945         ArgValue = DAG.getNode(ISD::TRUNCATE, VA.getValVT(), ArgValue);
 946
 947       ArgValues.push_back(ArgValue);
 948     } else {
 949       assert(VA.isMemLoc());
 950       ArgValues.push_back(LowerMemArgument(Op, DAG, VA, MFI, Root, i));
 951     }
 952   }
 953
 954   unsigned StackSize = CCInfo.getNextStackOffset();
 955   // align stack specially for tail calls
 956   if (CC==CallingConv::Fast)
 957     StackSize = GetAlignedArgumentStackSize(StackSize,DAG);
 958
 959   ArgValues.push_back(Root);
 960
 961   // If the function takes variable number of arguments, make a frame index for
 962   // the start of the first vararg value... for expansion of llvm.va_start.
 963   if (isVarArg)
 964     VarArgsFrameIndex = MFI->CreateFixedObject(1, StackSize);
 965
 966   // Tail call calling convention (CallingConv::Fast) does not support varargs.
 967   assert( !(isVarArg && CC == CallingConv::Fast) &&
 968          "CallingConv::Fast does not support varargs.");
 969
 970   if (isStdCall && !isVarArg &&
 971       (CC==CallingConv::Fast && PerformTailCallOpt || CC!=CallingConv::Fast)) {
 972     BytesToPopOnReturn  = StackSize;    // Callee pops everything..
 973     BytesCallerReserves = 0;
 974   } else {
 975     BytesToPopOnReturn  = 0; // Callee pops nothing.
 976
 977     // If this is an sret function, the return should pop the hidden pointer.
 978     if (NumArgs &&
 979         (cast<ConstantSDNode>(Op.getOperand(3))->getValue() &
 980          ISD::ParamFlags::StructReturn))
 981       BytesToPopOnReturn = 4;
 982
 983     BytesCallerReserves = StackSize;
 984   }
 985
 986   RegSaveFrameIndex = 0xAAAAAAA;  // X86-64 only.
 987
 988   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
 989   FuncInfo->setBytesToPopOnReturn(BytesToPopOnReturn);
 990
 991   // Return the new list of results.
 992   return DAG.getNode(ISD::MERGE_VALUES, Op.Val->getVTList(),
 993                      &ArgValues[0], ArgValues.size()).getValue(Op.ResNo);
 994 }
 995
 996 SDOperand X86TargetLowering::LowerCCCCallTo(SDOperand Op, SelectionDAG &DAG,
 997                                             unsigned CC) {
 998   SDOperand Chain     = Op.getOperand(0);
 999   bool isVarArg       = cast<ConstantSDNode>(Op.getOperand(2))->getValue() != 0;
1000   SDOperand Callee    = Op.getOperand(4);
1001   unsigned NumOps     = (Op.getNumOperands() - 5) / 2;
1002
1003   // Analyze operands of the call, assigning locations to each operand.
1004   SmallVector<CCValAssign, 16> ArgLocs;
1005   CCState CCInfo(CC, isVarArg, getTargetMachine(), ArgLocs);
1006   if(CC==CallingConv::Fast && PerformTailCallOpt)
1007     CCInfo.AnalyzeCallOperands(Op.Val, CC_X86_32_TailCall);
1008   else
1009     CCInfo.AnalyzeCallOperands(Op.Val, CC_X86_32_C);
1010
1011   // Get a count of how many bytes are to be pushed on the stack.
1012   unsigned NumBytes = CCInfo.getNextStackOffset();
1013   if (CC==CallingConv::Fast)
1014     NumBytes = GetAlignedArgumentStackSize(NumBytes, DAG);
1015
1016   Chain = DAG.getCALLSEQ_START(Chain,DAG.getConstant(NumBytes, getPointerTy()));
1017
1018   SmallVector<std::pair<unsigned, SDOperand>, 8> RegsToPass;
1019   SmallVector<SDOperand, 8> MemOpChains;
1020
1021   SDOperand StackPtr;
1022
1023   // Walk the register/memloc assignments, inserting copies/loads.
1024   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1025     CCValAssign &VA = ArgLocs[i];
1026     SDOperand Arg = Op.getOperand(5+2*VA.getValNo());
1027
1028     // Promote the value if needed.
1029     switch (VA.getLocInfo()) {
1030     default: assert(0 && "Unknown loc info!");
1031     case CCValAssign::Full: break;
1032     case CCValAssign::SExt:
1033       Arg = DAG.getNode(ISD::SIGN_EXTEND, VA.getLocVT(), Arg);
1034       break;
1035     case CCValAssign::ZExt:
1036       Arg = DAG.getNode(ISD::ZERO_EXTEND, VA.getLocVT(), Arg);
1037       break;
1038     case CCValAssign::AExt:
1039       Arg = DAG.getNode(ISD::ANY_EXTEND, VA.getLocVT(), Arg);
1040       break;
1041     }
1042
1043     if (VA.isRegLoc()) {
1044       RegsToPass.push_back(std::make_pair(VA.getLocReg(), Arg));
1045     } else {
1046       assert(VA.isMemLoc());
1047       if (StackPtr.Val == 0)
1048         StackPtr = DAG.getRegister(getStackPtrReg(), getPointerTy());
1049
1050       MemOpChains.push_back(LowerMemOpCallTo(Op, DAG, StackPtr, VA, Chain,
1051                                              Arg));
1052     }
1053   }
1054
1055   // If the first argument is an sret pointer, remember it.
1056   bool isSRet = NumOps &&
1057     (cast<ConstantSDNode>(Op.getOperand(6))->getValue() &
1058      ISD::ParamFlags::StructReturn);
1059
1060   if (!MemOpChains.empty())
1061     Chain = DAG.getNode(ISD::TokenFactor, MVT::Other,
1062                         &MemOpChains[0], MemOpChains.size());
1063
1064   // Build a sequence of copy-to-reg nodes chained together with token chain
1065   // and flag operands which copy the outgoing args into registers.
1066   SDOperand InFlag;
1067   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
1068     Chain = DAG.getCopyToReg(Chain, RegsToPass[i].first, RegsToPass[i].second,
1069                              InFlag);
1070     InFlag = Chain.getValue(1);
1071   }
1072
1073   // ELF / PIC requires GOT in the EBX register before function calls via PLT
1074   // GOT pointer.
1075   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
1076       Subtarget->isPICStyleGOT()) {
1077     Chain = DAG.getCopyToReg(Chain, X86::EBX,
1078                              DAG.getNode(X86ISD::GlobalBaseReg, getPointerTy()),
1079                              InFlag);
1080     InFlag = Chain.getValue(1);
1081   }
1082
1083   // If the callee is a GlobalAddress node (quite common, every direct call is)
1084   // turn it into a TargetGlobalAddress node so that legalize doesn't hack it.
1085   if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
1086     // We should use extra load for direct calls to dllimported functions in
1087     // non-JIT mode.
1088     if (!Subtarget->GVRequiresExtraLoad(G->getGlobal(),
1089                                         getTargetMachine(), true))
1090       Callee = DAG.getTargetGlobalAddress(G->getGlobal(), getPointerTy());
1091   } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee))
1092     Callee = DAG.getTargetExternalSymbol(S->getSymbol(), getPointerTy());
1093
1094   // Returns a chain & a flag for retval copy to use.
1095   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
1096   SmallVector<SDOperand, 8> Ops;
1097   Ops.push_back(Chain);
1098   Ops.push_back(Callee);
1099
1100   // Add argument registers to the end of the list so that they are known live
1101   // into the call.
1102   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
1103     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
1104                                   RegsToPass[i].second.getValueType()));
1105
1106   // Add an implicit use GOT pointer in EBX.
1107   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
1108       Subtarget->isPICStyleGOT())
1109     Ops.push_back(DAG.getRegister(X86::EBX, getPointerTy()));
1110
1111   if (InFlag.Val)
1112     Ops.push_back(InFlag);
1113
1114   Chain = DAG.getNode(X86ISD::CALL, NodeTys, &Ops[0], Ops.size());
1115   InFlag = Chain.getValue(1);
1116
1117   // Create the CALLSEQ_END node.
1118   unsigned NumBytesForCalleeToPush = 0;
1119
1120   if (CC == CallingConv::X86_StdCall ||
1121       (CC == CallingConv::Fast && PerformTailCallOpt)) {
1122     if (isVarArg)
1123       NumBytesForCalleeToPush = isSRet ? 4 : 0;
1124     else
1125       NumBytesForCalleeToPush = NumBytes;
1126     assert(!(isVarArg && CC==CallingConv::Fast) &&
1127             "CallingConv::Fast does not support varargs.");
1128   } else {
1129     // If this is is a call to a struct-return function, the callee
1130     // pops the hidden struct pointer, so we have to push it back.
1131     // This is common for Darwin/X86, Linux & Mingw32 targets.
1132     NumBytesForCalleeToPush = isSRet ? 4 : 0;
1133   }
1134
1135   NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
1136   Ops.clear();
1137   Ops.push_back(Chain);
1138   Ops.push_back(DAG.getConstant(NumBytes, getPointerTy()));
1139   Ops.push_back(DAG.getConstant(NumBytesForCalleeToPush, getPointerTy()));
1140   Ops.push_back(InFlag);
1141   Chain = DAG.getNode(ISD::CALLSEQ_END, NodeTys, &Ops[0], Ops.size());
1142   InFlag = Chain.getValue(1);
1143
1144   // Handle result values, copying them out of physregs into vregs that we
1145   // return.
1146   return SDOperand(LowerCallResult(Chain, InFlag, Op.Val, CC, DAG), Op.ResNo);
1147 }
1148
1149
1150 //===----------------------------------------------------------------------===//
1151 //                   FastCall Calling Convention implementation
1152 //===----------------------------------------------------------------------===//
1153 //
1154 // The X86 'fastcall' calling convention passes up to two integer arguments in
1155 // registers (an appropriate portion of ECX/EDX), passes arguments in C order,
1156 // and requires that the callee pop its arguments off the stack (allowing proper
1157 // tail calls), and has the same return value conventions as C calling convs.
1158 //
1159 // This calling convention always arranges for the callee pop value to be 8n+4
1160 // bytes, which is needed for tail recursion elimination and stack alignment
1161 // reasons.
1162 SDOperand
1163 X86TargetLowering::LowerFastCCArguments(SDOperand Op, SelectionDAG &DAG) {
1164   MachineFunction &MF = DAG.getMachineFunction();
1165   MachineFrameInfo *MFI = MF.getFrameInfo();
1166   SDOperand Root = Op.getOperand(0);
1167   bool isVarArg = cast<ConstantSDNode>(Op.getOperand(2))->getValue() != 0;
1168
1169   // Assign locations to all of the incoming arguments.
1170   SmallVector<CCValAssign, 16> ArgLocs;
1171   CCState CCInfo(MF.getFunction()->getCallingConv(), isVarArg,
1172                  getTargetMachine(), ArgLocs);
1173   CCInfo.AnalyzeFormalArguments(Op.Val, CC_X86_32_FastCall);
1174
1175   SmallVector<SDOperand, 8> ArgValues;
1176   unsigned LastVal = ~0U;
1177   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1178     CCValAssign &VA = ArgLocs[i];
1179     // TODO: If an arg is passed in two places (e.g. reg and stack), skip later
1180     // places.
1181     assert(VA.getValNo() != LastVal &&
1182            "Don't support value assigned to multiple locs yet");
1183     LastVal = VA.getValNo();
1184
1185     if (VA.isRegLoc()) {
1186       MVT::ValueType RegVT = VA.getLocVT();
1187       TargetRegisterClass *RC;
1188       if (RegVT == MVT::i32)
1189         RC = X86::GR32RegisterClass;
1190       else {
1191         assert(MVT::isVector(RegVT));
1192         RC = X86::VR128RegisterClass;
1193       }
1194
1195       unsigned Reg = AddLiveIn(DAG.getMachineFunction(), VA.getLocReg(), RC);
1196       SDOperand ArgValue = DAG.getCopyFromReg(Root, Reg, RegVT);
1197
1198       // If this is an 8 or 16-bit value, it is really passed promoted to 32
1199       // bits.  Insert an assert[sz]ext to capture this, then truncate to the
1200       // right size.
1201       if (VA.getLocInfo() == CCValAssign::SExt)
1202         ArgValue = DAG.getNode(ISD::AssertSext, RegVT, ArgValue,
1203                                DAG.getValueType(VA.getValVT()));
1204       else if (VA.getLocInfo() == CCValAssign::ZExt)
1205         ArgValue = DAG.getNode(ISD::AssertZext, RegVT, ArgValue,
1206                                DAG.getValueType(VA.getValVT()));
1207
1208       if (VA.getLocInfo() != CCValAssign::Full)
1209         ArgValue = DAG.getNode(ISD::TRUNCATE, VA.getValVT(), ArgValue);
1210
1211       ArgValues.push_back(ArgValue);
1212     } else {
1213       assert(VA.isMemLoc());
1214       ArgValues.push_back(LowerMemArgument(Op, DAG, VA, MFI, Root, i));
1215     }
1216   }
1217
1218   ArgValues.push_back(Root);
1219
1220   unsigned StackSize = CCInfo.getNextStackOffset();
1221
1222   if (!Subtarget->isTargetCygMing() && !Subtarget->isTargetWindows()) {
1223     // Make sure the instruction takes 8n+4 bytes to make sure the start of the
1224     // arguments and the arguments after the retaddr has been pushed are
1225     // aligned.
1226     if ((StackSize & 7) == 0)
1227       StackSize += 4;
1228   }
1229
1230   VarArgsFrameIndex = 0xAAAAAAA;   // fastcc functions can't have varargs.
1231   RegSaveFrameIndex = 0xAAAAAAA;   // X86-64 only.
1232   BytesToPopOnReturn = StackSize;  // Callee pops all stack arguments.
1233   BytesCallerReserves = 0;
1234
1235   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1236   FuncInfo->setBytesToPopOnReturn(BytesToPopOnReturn);
1237
1238   // Return the new list of results.
1239   return DAG.getNode(ISD::MERGE_VALUES, Op.Val->getVTList(),
1240                      &ArgValues[0], ArgValues.size()).getValue(Op.ResNo);
1241 }
1242
1243 SDOperand
1244 X86TargetLowering::LowerMemOpCallTo(SDOperand Op, SelectionDAG &DAG,
1245                                     const SDOperand &StackPtr,
1246                                     const CCValAssign &VA,
1247                                     SDOperand Chain,
1248                                     SDOperand Arg) {
1249   SDOperand PtrOff = DAG.getConstant(VA.getLocMemOffset(), getPointerTy());
1250   PtrOff = DAG.getNode(ISD::ADD, getPointerTy(), StackPtr, PtrOff);
1251   SDOperand FlagsOp = Op.getOperand(6+2*VA.getValNo());
1252   unsigned Flags    = cast<ConstantSDNode>(FlagsOp)->getValue();
1253   if (Flags & ISD::ParamFlags::ByVal) {
1254     unsigned Align = 1 << ((Flags & ISD::ParamFlags::ByValAlign) >>
1255                            ISD::ParamFlags::ByValAlignOffs);
1256
1257     unsigned  Size = (Flags & ISD::ParamFlags::ByValSize) >>
1258         ISD::ParamFlags::ByValSizeOffs;
1259
1260     SDOperand AlignNode = DAG.getConstant(Align, MVT::i32);
1261     SDOperand  SizeNode = DAG.getConstant(Size, MVT::i32);
1262     SDOperand AlwaysInline = DAG.getConstant(1, MVT::i1);
1263
1264     return DAG.getMemcpy(Chain, PtrOff, Arg, SizeNode, AlignNode,
1265                          AlwaysInline);
1266   } else {
1267     return DAG.getStore(Chain, Arg, PtrOff, NULL, 0);
1268   }
1269 }
1270
1271 SDOperand X86TargetLowering::LowerFastCCCallTo(SDOperand Op, SelectionDAG &DAG,
1272                                                unsigned CC) {
1273   SDOperand Chain     = Op.getOperand(0);
1274   bool isTailCall     = cast<ConstantSDNode>(Op.getOperand(3))->getValue() != 0;
1275   bool isVarArg       = cast<ConstantSDNode>(Op.getOperand(2))->getValue() != 0;
1276   SDOperand Callee    = Op.getOperand(4);
1277
1278   // Analyze operands of the call, assigning locations to each operand.
1279   SmallVector<CCValAssign, 16> ArgLocs;
1280   CCState CCInfo(CC, isVarArg, getTargetMachine(), ArgLocs);
1281   CCInfo.AnalyzeCallOperands(Op.Val, CC_X86_32_FastCall);
1282
1283   // Get a count of how many bytes are to be pushed on the stack.
1284   unsigned NumBytes = CCInfo.getNextStackOffset();
1285
1286   if (!Subtarget->isTargetCygMing() && !Subtarget->isTargetWindows()) {
1287     // Make sure the instruction takes 8n+4 bytes to make sure the start of the
1288     // arguments and the arguments after the retaddr has been pushed are
1289     // aligned.
1290     if ((NumBytes & 7) == 0)
1291       NumBytes += 4;
1292   }
1293
1294   Chain = DAG.getCALLSEQ_START(Chain,DAG.getConstant(NumBytes, getPointerTy()));
1295
1296   SmallVector<std::pair<unsigned, SDOperand>, 8> RegsToPass;
1297   SmallVector<SDOperand, 8> MemOpChains;
1298
1299   SDOperand StackPtr;
1300
1301   // Walk the register/memloc assignments, inserting copies/loads.
1302   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1303     CCValAssign &VA = ArgLocs[i];
1304     SDOperand Arg = Op.getOperand(5+2*VA.getValNo());
1305
1306     // Promote the value if needed.
1307     switch (VA.getLocInfo()) {
1308       default: assert(0 && "Unknown loc info!");
1309       case CCValAssign::Full: break;
1310       case CCValAssign::SExt:
1311         Arg = DAG.getNode(ISD::SIGN_EXTEND, VA.getLocVT(), Arg);
1312         break;
1313       case CCValAssign::ZExt:
1314         Arg = DAG.getNode(ISD::ZERO_EXTEND, VA.getLocVT(), Arg);
1315         break;
1316       case CCValAssign::AExt:
1317         Arg = DAG.getNode(ISD::ANY_EXTEND, VA.getLocVT(), Arg);
1318         break;
1319     }
1320
1321     if (VA.isRegLoc()) {
1322       RegsToPass.push_back(std::make_pair(VA.getLocReg(), Arg));
1323     } else {
1324       assert(VA.isMemLoc());
1325       if (StackPtr.Val == 0)
1326         StackPtr = DAG.getRegister(getStackPtrReg(), getPointerTy());
1327
1328       MemOpChains.push_back(LowerMemOpCallTo(Op, DAG, StackPtr, VA, Chain,
1329                                              Arg));
1330     }
1331   }
1332
1333   if (!MemOpChains.empty())
1334     Chain = DAG.getNode(ISD::TokenFactor, MVT::Other,
1335                         &MemOpChains[0], MemOpChains.size());
1336
1337   // Build a sequence of copy-to-reg nodes chained together with token chain
1338   // and flag operands which copy the outgoing args into registers.
1339   SDOperand InFlag;
1340   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
1341     Chain = DAG.getCopyToReg(Chain, RegsToPass[i].first, RegsToPass[i].second,
1342                              InFlag);
1343     InFlag = Chain.getValue(1);
1344   }
1345
1346   // If the callee is a GlobalAddress node (quite common, every direct call is)
1347   // turn it into a TargetGlobalAddress node so that legalize doesn't hack it.
1348   if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
1349     // We should use extra load for direct calls to dllimported functions in
1350     // non-JIT mode.
1351     if (!Subtarget->GVRequiresExtraLoad(G->getGlobal(),
1352                                         getTargetMachine(), true))
1353       Callee = DAG.getTargetGlobalAddress(G->getGlobal(), getPointerTy());
1354   } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee))
1355     Callee = DAG.getTargetExternalSymbol(S->getSymbol(), getPointerTy());
1356
1357   // ELF / PIC requires GOT in the EBX register before function calls via PLT
1358   // GOT pointer.
1359   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
1360       Subtarget->isPICStyleGOT()) {
1361     Chain = DAG.getCopyToReg(Chain, X86::EBX,
1362                              DAG.getNode(X86ISD::GlobalBaseReg, getPointerTy()),
1363                              InFlag);
1364     InFlag = Chain.getValue(1);
1365   }
1366
1367   // Returns a chain & a flag for retval copy to use.
1368   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
1369   SmallVector<SDOperand, 8> Ops;
1370   Ops.push_back(Chain);
1371   Ops.push_back(Callee);
1372
1373   // Add argument registers to the end of the list so that they are known live
1374   // into the call.
1375   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
1376     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
1377                                   RegsToPass[i].second.getValueType()));
1378
1379   // Add an implicit use GOT pointer in EBX.
1380   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
1381       Subtarget->isPICStyleGOT())
1382     Ops.push_back(DAG.getRegister(X86::EBX, getPointerTy()));
1383
1384   if (InFlag.Val)
1385     Ops.push_back(InFlag);
1386
1387   assert(isTailCall==false && "no tail call here");
1388   Chain = DAG.getNode(X86ISD::CALL,
1389                       NodeTys, &Ops[0], Ops.size());
1390   InFlag = Chain.getValue(1);
1391
1392   // Returns a flag for retval copy to use.
1393   NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
1394   Ops.clear();
1395   Ops.push_back(Chain);
1396   Ops.push_back(DAG.getConstant(NumBytes, getPointerTy()));
1397   Ops.push_back(DAG.getConstant(NumBytes, getPointerTy()));
1398   Ops.push_back(InFlag);
1399   Chain = DAG.getNode(ISD::CALLSEQ_END, NodeTys, &Ops[0], Ops.size());
1400   InFlag = Chain.getValue(1);
1401
1402   // Handle result values, copying them out of physregs into vregs that we
1403   // return.
1404   return SDOperand(LowerCallResult(Chain, InFlag, Op.Val, CC, DAG), Op.ResNo);
1405 }
1406
1407 //===----------------------------------------------------------------------===//
1408 //                Fast Calling Convention (tail call) implementation
1409 //===----------------------------------------------------------------------===//
1410
1411 //  Like std call, callee cleans arguments, convention except that ECX is
1412 //  reserved for storing the tail called function address. Only 2 registers are
1413 //  free for argument passing (inreg). Tail call optimization is performed
1414 //  provided:
1415 //                * tailcallopt is enabled
1416 //                * caller/callee are fastcc
1417 //                * elf/pic is disabled OR
1418 //                * elf/pic enabled + callee is in module + callee has
1419 //                  visibility protected or hidden
1420 //  To keep the stack aligned according to platform abi the function
1421 //  GetAlignedArgumentStackSize ensures that argument delta is always multiples
1422 //  of stack alignment. (Dynamic linkers need this - darwin's dyld for example)
1423 //  If a tail called function callee has more arguments than the caller the
1424 //  caller needs to make sure that there is room to move the RETADDR to. This is
1425 //  achieved by reserving an area the size of the argument delta right after the
1426 //  original REtADDR, but before the saved framepointer or the spilled registers
1427 //  e.g. caller(arg1, arg2) calls callee(arg1, arg2,arg3,arg4)
1428 //  stack layout:
1429 //    arg1
1430 //    arg2
1431 //    RETADDR
1432 //    [ new RETADDR
1433 //      move area ]
1434 //    (possible EBP)
1435 //    ESI
1436 //    EDI
1437 //    local1 ..
1438
1439 /// GetAlignedArgumentStackSize - Make the stack size align e.g 16n + 12 aligned
1440 /// for a 16 byte align requirement.
1441 unsigned X86TargetLowering::GetAlignedArgumentStackSize(unsigned StackSize,
1442                                                         SelectionDAG& DAG) {
1443   if (PerformTailCallOpt) {
1444     MachineFunction &MF = DAG.getMachineFunction();
1445     const TargetMachine &TM = MF.getTarget();
1446     const TargetFrameInfo &TFI = *TM.getFrameInfo();
1447     unsigned StackAlignment = TFI.getStackAlignment();
1448     uint64_t AlignMask = StackAlignment - 1;
1449     int64_t Offset = StackSize;
1450     unsigned SlotSize = Subtarget->is64Bit() ? 8 : 4;
1451     if ( (Offset & AlignMask) <= (StackAlignment - SlotSize) ) {
1452       // Number smaller than 12 so just add the difference.
1453       Offset += ((StackAlignment - SlotSize) - (Offset & AlignMask));
1454     } else {
1455       // Mask out lower bits, add stackalignment once plus the 12 bytes.
1456       Offset = ((~AlignMask) & Offset) + StackAlignment +
1457         (StackAlignment-SlotSize);
1458     }
1459     StackSize = Offset;
1460   }
1461   return StackSize;
1462 }
1463
1464 /// IsEligibleForTailCallElimination - Check to see whether the next instruction
1465 /// following the call is a return. A function is eligible if caller/callee
1466 /// calling conventions match, currently only fastcc supports tail calls, and
1467 /// the function CALL is immediatly followed by a RET.
1468 bool X86TargetLowering::IsEligibleForTailCallOptimization(SDOperand Call,
1469                                                       SDOperand Ret,
1470                                                       SelectionDAG& DAG) const {
1471   if (!PerformTailCallOpt)
1472     return false;
1473
1474   // Check whether CALL node immediatly preceeds the RET node and whether the
1475   // return uses the result of the node or is a void return.
1476   unsigned NumOps = Ret.getNumOperands();
1477   if ((NumOps == 1 &&
1478        (Ret.getOperand(0) == SDOperand(Call.Val,1) ||
1479         Ret.getOperand(0) == SDOperand(Call.Val,0))) ||
1480       (NumOps > 1 &&
1481        Ret.getOperand(0) == SDOperand(Call.Val,Call.Val->getNumValues()-1) &&
1482        Ret.getOperand(1) == SDOperand(Call.Val,0))) {
1483     MachineFunction &MF = DAG.getMachineFunction();
1484     unsigned CallerCC = MF.getFunction()->getCallingConv();
1485     unsigned CalleeCC = cast<ConstantSDNode>(Call.getOperand(1))->getValue();
1486     if (CalleeCC == CallingConv::Fast && CallerCC == CalleeCC) {
1487       SDOperand Callee = Call.getOperand(4);
1488       // On elf/pic %ebx needs to be livein.
1489       if (getTargetMachine().getRelocationModel() != Reloc::PIC_ ||
1490           !Subtarget->isPICStyleGOT())
1491         return true;
1492
1493       // Can only do local tail calls with PIC.
1494       GlobalValue * GV = 0;
1495       GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee);
1496       if(G != 0 &&
1497          (GV = G->getGlobal()) &&
1498          (GV->hasHiddenVisibility() || GV->hasProtectedVisibility()))
1499         return true;
1500     }
1501   }
1502
1503   return false;
1504 }
1505
1506 SDOperand X86TargetLowering::LowerX86_TailCallTo(SDOperand Op,
1507                                                      SelectionDAG &DAG,
1508                                                      unsigned CC) {
1509   SDOperand Chain     = Op.getOperand(0);
1510   bool isVarArg       = cast<ConstantSDNode>(Op.getOperand(2))->getValue() != 0;
1511   bool isTailCall     = cast<ConstantSDNode>(Op.getOperand(3))->getValue() != 0;
1512   SDOperand Callee    = Op.getOperand(4);
1513   bool is64Bit        = Subtarget->is64Bit();
1514
1515   assert(isTailCall && PerformTailCallOpt && "Should only emit tail calls.");
1516
1517   // Analyze operands of the call, assigning locations to each operand.
1518   SmallVector<CCValAssign, 16> ArgLocs;
1519   CCState CCInfo(CC, isVarArg, getTargetMachine(), ArgLocs);
1520   if (is64Bit)
1521     CCInfo.AnalyzeCallOperands(Op.Val, CC_X86_64_TailCall);
1522   else
1523     CCInfo.AnalyzeCallOperands(Op.Val, CC_X86_32_TailCall);
1524
1525
1526   // Lower arguments at fp - stackoffset + fpdiff.
1527   MachineFunction &MF = DAG.getMachineFunction();
1528
1529   unsigned NumBytesToBePushed =
1530     GetAlignedArgumentStackSize(CCInfo.getNextStackOffset(), DAG);
1531
1532   unsigned NumBytesCallerPushed =
1533     MF.getInfo<X86MachineFunctionInfo>()->getBytesToPopOnReturn();
1534   int FPDiff = NumBytesCallerPushed - NumBytesToBePushed;
1535
1536   // Set the delta of movement of the returnaddr stackslot.
1537   // But only set if delta is greater than previous delta.
1538   if (FPDiff < (MF.getInfo<X86MachineFunctionInfo>()->getTCReturnAddrDelta()))
1539     MF.getInfo<X86MachineFunctionInfo>()->setTCReturnAddrDelta(FPDiff);
1540
1541   Chain = DAG.
1542    getCALLSEQ_START(Chain, DAG.getConstant(NumBytesToBePushed, getPointerTy()));
1543
1544   // Adjust the Return address stack slot.
1545   SDOperand RetAddrFrIdx, NewRetAddrFrIdx;
1546   if (FPDiff) {
1547     MVT::ValueType VT = is64Bit ? MVT::i64 : MVT::i32;
1548     RetAddrFrIdx = getReturnAddressFrameIndex(DAG);
1549     // Load the "old" Return address.
1550     RetAddrFrIdx =
1551       DAG.getLoad(VT, Chain,RetAddrFrIdx, NULL, 0);
1552     // Calculate the new stack slot for the return address.
1553     int SlotSize = is64Bit ? 8 : 4;
1554     int NewReturnAddrFI =
1555       MF.getFrameInfo()->CreateFixedObject(SlotSize, FPDiff-SlotSize);
1556     NewRetAddrFrIdx = DAG.getFrameIndex(NewReturnAddrFI, VT);
1557     Chain = SDOperand(RetAddrFrIdx.Val, 1);
1558   }
1559
1560   SmallVector<std::pair<unsigned, SDOperand>, 8> RegsToPass;
1561   SmallVector<SDOperand, 8> MemOpChains;
1562   SmallVector<SDOperand, 8> MemOpChains2;
1563   SDOperand FramePtr, StackPtr;
1564   SDOperand PtrOff;
1565   SDOperand FIN;
1566   int FI = 0;
1567
1568   // Walk the register/memloc assignments, inserting copies/loads.  Lower
1569   // arguments first to the stack slot where they would normally - in case of a
1570   // normal function call - be.
1571   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1572     CCValAssign &VA = ArgLocs[i];
1573     SDOperand Arg = Op.getOperand(5+2*VA.getValNo());
1574
1575     // Promote the value if needed.
1576     switch (VA.getLocInfo()) {
1577     default: assert(0 && "Unknown loc info!");
1578     case CCValAssign::Full: break;
1579     case CCValAssign::SExt:
1580       Arg = DAG.getNode(ISD::SIGN_EXTEND, VA.getLocVT(), Arg);
1581       break;
1582     case CCValAssign::ZExt:
1583       Arg = DAG.getNode(ISD::ZERO_EXTEND, VA.getLocVT(), Arg);
1584       break;
1585     case CCValAssign::AExt:
1586       Arg = DAG.getNode(ISD::ANY_EXTEND, VA.getLocVT(), Arg);
1587       break;
1588     }
1589
1590     if (VA.isRegLoc()) {
1591       RegsToPass.push_back(std::make_pair(VA.getLocReg(), Arg));
1592     } else {
1593       assert(VA.isMemLoc());
1594       if (StackPtr.Val == 0)
1595         StackPtr = DAG.getRegister(getStackPtrReg(), getPointerTy());
1596
1597       MemOpChains.push_back(LowerMemOpCallTo(Op, DAG, StackPtr, VA, Chain,
1598                                              Arg));
1599     }
1600   }
1601
1602   if (!MemOpChains.empty())
1603     Chain = DAG.getNode(ISD::TokenFactor, MVT::Other,
1604                         &MemOpChains[0], MemOpChains.size());
1605
1606   // Build a sequence of copy-to-reg nodes chained together with token chain
1607   // and flag operands which copy the outgoing args into registers.
1608   SDOperand InFlag;
1609   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
1610     Chain = DAG.getCopyToReg(Chain, RegsToPass[i].first, RegsToPass[i].second,
1611                              InFlag);
1612     InFlag = Chain.getValue(1);
1613   }
1614   InFlag = SDOperand();
1615
1616   // Copy from stack slots to stack slot of a tail called function. This needs
1617   // to be done because if we would lower the arguments directly to their real
1618   // stack slot we might end up overwriting each other.
1619   // TODO: To make this more efficient (sometimes saving a store/load) we could
1620   // analyse the arguments and emit this store/load/store sequence only for
1621   // arguments which would be overwritten otherwise.
1622   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1623     CCValAssign &VA = ArgLocs[i];
1624     if (!VA.isRegLoc()) {
1625       SDOperand FlagsOp = Op.getOperand(6+2*VA.getValNo());
1626       unsigned Flags    = cast<ConstantSDNode>(FlagsOp)->getValue();
1627
1628       // Get source stack slot.
1629       SDOperand PtrOff = DAG.getConstant(VA.getLocMemOffset(), getPointerTy());
1630       PtrOff = DAG.getNode(ISD::ADD, getPointerTy(), StackPtr, PtrOff);
1631       // Create frame index.
1632       int32_t Offset = VA.getLocMemOffset()+FPDiff;
1633       uint32_t OpSize = (MVT::getSizeInBits(VA.getLocVT())+7)/8;
1634       FI = MF.getFrameInfo()->CreateFixedObject(OpSize, Offset);
1635       FIN = DAG.getFrameIndex(FI, MVT::i32);
1636       if (Flags & ISD::ParamFlags::ByVal) {
1637         // Copy relative to framepointer.
1638         unsigned Align = 1 << ((Flags & ISD::ParamFlags::ByValAlign) >>
1639                                ISD::ParamFlags::ByValAlignOffs);
1640
1641         unsigned  Size = (Flags & ISD::ParamFlags::ByValSize) >>
1642           ISD::ParamFlags::ByValSizeOffs;
1643
1644         SDOperand AlignNode = DAG.getConstant(Align, MVT::i32);
1645         SDOperand  SizeNode = DAG.getConstant(Size, MVT::i32);
1646         SDOperand AlwaysInline = DAG.getConstant(1, MVT::i1);
1647
1648         MemOpChains2.push_back(DAG.getMemcpy(Chain, FIN, PtrOff, SizeNode,
1649                                              AlignNode,AlwaysInline));
1650       } else {
1651         SDOperand LoadedArg = DAG.getLoad(VA.getValVT(), Chain, PtrOff, NULL,0);
1652         // Store relative to framepointer.
1653         MemOpChains2.push_back(DAG.getStore(Chain, LoadedArg, FIN, NULL, 0));
1654       }
1655     }
1656   }
1657
1658   if (!MemOpChains2.empty())
1659     Chain = DAG.getNode(ISD::TokenFactor, MVT::Other,
1660                         &MemOpChains2[0], MemOpChains.size());
1661
1662   // Store the return address to the appropriate stack slot.
1663   if (FPDiff)
1664     Chain = DAG.getStore(Chain,RetAddrFrIdx, NewRetAddrFrIdx, NULL, 0);
1665
1666   // ELF / PIC requires GOT in the EBX register before function calls via PLT
1667   // GOT pointer.
1668   // Does not work with tail call since ebx is not restored correctly by
1669   // tailcaller. TODO: at least for x86 - verify for x86-64
1670
1671   // If the callee is a GlobalAddress node (quite common, every direct call is)
1672   // turn it into a TargetGlobalAddress node so that legalize doesn't hack it.
1673   if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
1674     // We should use extra load for direct calls to dllimported functions in
1675     // non-JIT mode.
1676     if (!Subtarget->GVRequiresExtraLoad(G->getGlobal(),
1677                                         getTargetMachine(), true))
1678       Callee = DAG.getTargetGlobalAddress(G->getGlobal(), getPointerTy());
1679   } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee))
1680     Callee = DAG.getTargetExternalSymbol(S->getSymbol(), getPointerTy());
1681   else {
1682     assert(Callee.getOpcode() == ISD::LOAD &&
1683            "Function destination must be loaded into virtual register");
1684     unsigned Opc = is64Bit ? X86::R9 : X86::ECX;
1685
1686     Chain = DAG.getCopyToReg(Chain,
1687                              DAG.getRegister(Opc, getPointerTy()) ,
1688                              Callee,InFlag);
1689     Callee = DAG.getRegister(Opc, getPointerTy());
1690     // Add register as live out.
1691     DAG.getMachineFunction().addLiveOut(Opc);
1692   }
1693
1694   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
1695   SmallVector<SDOperand, 8> Ops;
1696
1697   Ops.push_back(Chain);
1698   Ops.push_back(DAG.getConstant(NumBytesToBePushed, getPointerTy()));
1699   Ops.push_back(DAG.getConstant(0, getPointerTy()));
1700   if (InFlag.Val)
1701     Ops.push_back(InFlag);
1702   Chain = DAG.getNode(ISD::CALLSEQ_END, NodeTys, &Ops[0], Ops.size());
1703   InFlag = Chain.getValue(1);
1704
1705   // Returns a chain & a flag for retval copy to use.
1706   NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
1707   Ops.clear();
1708   Ops.push_back(Chain);
1709   Ops.push_back(Callee);
1710   Ops.push_back(DAG.getConstant(FPDiff, MVT::i32));
1711   // Add argument registers to the end of the list so that they are known live
1712   // into the call.
1713   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
1714     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
1715                                   RegsToPass[i].second.getValueType()));
1716   if (InFlag.Val)
1717     Ops.push_back(InFlag);
1718   assert(InFlag.Val &&
1719          "Flag must be set. Depend on flag being set in LowerRET");
1720   Chain = DAG.getNode(X86ISD::TAILCALL,
1721                       Op.Val->getVTList(), &Ops[0], Ops.size());
1722
1723   return SDOperand(Chain.Val, Op.ResNo);
1724 }
1725
1726 //===----------------------------------------------------------------------===//
1727 //                 X86-64 C Calling Convention implementation
1728 //===----------------------------------------------------------------------===//
1729
1730 SDOperand
1731 X86TargetLowering::LowerX86_64CCCArguments(SDOperand Op, SelectionDAG &DAG) {
1732   MachineFunction &MF = DAG.getMachineFunction();
1733   MachineFrameInfo *MFI = MF.getFrameInfo();
1734   SDOperand Root = Op.getOperand(0);
1735   bool isVarArg = cast<ConstantSDNode>(Op.getOperand(2))->getValue() != 0;
1736   unsigned CC= MF.getFunction()->getCallingConv();
1737
1738   static const unsigned GPR64ArgRegs[] = {
1739     X86::RDI, X86::RSI, X86::RDX, X86::RCX, X86::R8,  X86::R9
1740   };
1741   static const unsigned XMMArgRegs[] = {
1742     X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
1743     X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
1744   };
1745
1746
1747   // Assign locations to all of the incoming arguments.
1748   SmallVector<CCValAssign, 16> ArgLocs;
1749   CCState CCInfo(CC, isVarArg,
1750                  getTargetMachine(), ArgLocs);
1751   if (CC == CallingConv::Fast && PerformTailCallOpt)
1752     CCInfo.AnalyzeFormalArguments(Op.Val, CC_X86_64_TailCall);
1753   else
1754     CCInfo.AnalyzeFormalArguments(Op.Val, CC_X86_64_C);
1755
1756   SmallVector<SDOperand, 8> ArgValues;
1757   unsigned LastVal = ~0U;
1758   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1759     CCValAssign &VA = ArgLocs[i];
1760     // TODO: If an arg is passed in two places (e.g. reg and stack), skip later
1761     // places.
1762     assert(VA.getValNo() != LastVal &&
1763            "Don't support value assigned to multiple locs yet");
1764     LastVal = VA.getValNo();
1765
1766     if (VA.isRegLoc()) {
1767       MVT::ValueType RegVT = VA.getLocVT();
1768       TargetRegisterClass *RC;
1769       if (RegVT == MVT::i32)
1770         RC = X86::GR32RegisterClass;
1771       else if (RegVT == MVT::i64)
1772         RC = X86::GR64RegisterClass;
1773       else if (RegVT == MVT::f32)
1774         RC = X86::FR32RegisterClass;
1775       else if (RegVT == MVT::f64)
1776         RC = X86::FR64RegisterClass;
1777       else {
1778         assert(MVT::isVector(RegVT));
1779         if (MVT::getSizeInBits(RegVT) == 64) {
1780           RC = X86::GR64RegisterClass;       // MMX values are passed in GPRs.
1781           RegVT = MVT::i64;
1782         } else
1783           RC = X86::VR128RegisterClass;
1784       }
1785
1786       unsigned Reg = AddLiveIn(DAG.getMachineFunction(), VA.getLocReg(), RC);
1787       SDOperand ArgValue = DAG.getCopyFromReg(Root, Reg, RegVT);
1788
1789       // If this is an 8 or 16-bit value, it is really passed promoted to 32
1790       // bits.  Insert an assert[sz]ext to capture this, then truncate to the
1791       // right size.
1792       if (VA.getLocInfo() == CCValAssign::SExt)
1793         ArgValue = DAG.getNode(ISD::AssertSext, RegVT, ArgValue,
1794                                DAG.getValueType(VA.getValVT()));
1795       else if (VA.getLocInfo() == CCValAssign::ZExt)
1796         ArgValue = DAG.getNode(ISD::AssertZext, RegVT, ArgValue,
1797                                DAG.getValueType(VA.getValVT()));
1798
1799       if (VA.getLocInfo() != CCValAssign::Full)
1800         ArgValue = DAG.getNode(ISD::TRUNCATE, VA.getValVT(), ArgValue);
1801
1802       // Handle MMX values passed in GPRs.
1803       if (RegVT != VA.getLocVT() && RC == X86::GR64RegisterClass &&
1804           MVT::getSizeInBits(RegVT) == 64)
1805         ArgValue = DAG.getNode(ISD::BIT_CONVERT, VA.getLocVT(), ArgValue);
1806
1807       ArgValues.push_back(ArgValue);
1808     } else {
1809       assert(VA.isMemLoc());
1810       ArgValues.push_back(LowerMemArgument(Op, DAG, VA, MFI, Root, i));
1811     }
1812   }
1813
1814   unsigned StackSize = CCInfo.getNextStackOffset();
1815   if (CC==CallingConv::Fast)
1816     StackSize =GetAlignedArgumentStackSize(StackSize, DAG);
1817
1818   // If the function takes variable number of arguments, make a frame index for
1819   // the start of the first vararg value... for expansion of llvm.va_start.
1820   if (isVarArg) {
1821     assert(CC!=CallingConv::Fast
1822            && "Var arg not supported with calling convention fastcc");
1823     unsigned NumIntRegs = CCInfo.getFirstUnallocated(GPR64ArgRegs, 6);
1824     unsigned NumXMMRegs = CCInfo.getFirstUnallocated(XMMArgRegs, 8);
1825
1826     // For X86-64, if there are vararg parameters that are passed via
1827     // registers, then we must store them to their spots on the stack so they
1828     // may be loaded by deferencing the result of va_next.
1829     VarArgsGPOffset = NumIntRegs * 8;
1830     VarArgsFPOffset = 6 * 8 + NumXMMRegs * 16;
1831     VarArgsFrameIndex = MFI->CreateFixedObject(1, StackSize);
1832     RegSaveFrameIndex = MFI->CreateStackObject(6 * 8 + 8 * 16, 16);
1833
1834     // Store the integer parameter registers.
1835     SmallVector<SDOperand, 8> MemOps;
1836     SDOperand RSFIN = DAG.getFrameIndex(RegSaveFrameIndex, getPointerTy());
1837     SDOperand FIN = DAG.getNode(ISD::ADD, getPointerTy(), RSFIN,
1838                               DAG.getConstant(VarArgsGPOffset, getPointerTy()));
1839     for (; NumIntRegs != 6; ++NumIntRegs) {
1840       unsigned VReg = AddLiveIn(MF, GPR64ArgRegs[NumIntRegs],
1841                                 X86::GR64RegisterClass);
1842       SDOperand Val = DAG.getCopyFromReg(Root, VReg, MVT::i64);
1843       SDOperand Store = DAG.getStore(Val.getValue(1), Val, FIN, NULL, 0);
1844       MemOps.push_back(Store);
1845       FIN = DAG.getNode(ISD::ADD, getPointerTy(), FIN,
1846                         DAG.getConstant(8, getPointerTy()));
1847     }
1848
1849     // Now store the XMM (fp + vector) parameter registers.
1850     FIN = DAG.getNode(ISD::ADD, getPointerTy(), RSFIN,
1851                       DAG.getConstant(VarArgsFPOffset, getPointerTy()));
1852     for (; NumXMMRegs != 8; ++NumXMMRegs) {
1853       unsigned VReg = AddLiveIn(MF, XMMArgRegs[NumXMMRegs],
1854                                 X86::VR128RegisterClass);
1855       SDOperand Val = DAG.getCopyFromReg(Root, VReg, MVT::v4f32);
1856       SDOperand Store = DAG.getStore(Val.getValue(1), Val, FIN, NULL, 0);
1857       MemOps.push_back(Store);
1858       FIN = DAG.getNode(ISD::ADD, getPointerTy(), FIN,
1859                         DAG.getConstant(16, getPointerTy()));
1860     }
1861     if (!MemOps.empty())
1862         Root = DAG.getNode(ISD::TokenFactor, MVT::Other,
1863                            &MemOps[0], MemOps.size());
1864   }
1865
1866   ArgValues.push_back(Root);
1867   // Tail call convention (fastcc) needs callee pop.
1868   if (CC == CallingConv::Fast && PerformTailCallOpt) {
1869     BytesToPopOnReturn = StackSize;  // Callee pops everything.
1870     BytesCallerReserves = 0;
1871   } else {
1872     BytesToPopOnReturn = 0;  // Callee pops nothing.
1873     BytesCallerReserves = StackSize;
1874   }
1875   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1876   FuncInfo->setBytesToPopOnReturn(BytesToPopOnReturn);
1877
1878   // Return the new list of results.
1879   return DAG.getNode(ISD::MERGE_VALUES, Op.Val->getVTList(),
1880                      &ArgValues[0], ArgValues.size()).getValue(Op.ResNo);
1881 }
1882
1883 SDOperand
1884 X86TargetLowering::LowerX86_64CCCCallTo(SDOperand Op, SelectionDAG &DAG,
1885                                         unsigned CC) {
1886   SDOperand Chain     = Op.getOperand(0);
1887   bool isVarArg       = cast<ConstantSDNode>(Op.getOperand(2))->getValue() != 0;
1888   SDOperand Callee    = Op.getOperand(4);
1889
1890   // Analyze operands of the call, assigning locations to each operand.
1891   SmallVector<CCValAssign, 16> ArgLocs;
1892   CCState CCInfo(CC, isVarArg, getTargetMachine(), ArgLocs);
1893   if (CC==CallingConv::Fast && PerformTailCallOpt)
1894     CCInfo.AnalyzeCallOperands(Op.Val, CC_X86_64_TailCall);
1895   else
1896     CCInfo.AnalyzeCallOperands(Op.Val, CC_X86_64_C);
1897
1898   // Get a count of how many bytes are to be pushed on the stack.
1899   unsigned NumBytes = CCInfo.getNextStackOffset();
1900   if (CC == CallingConv::Fast)
1901     NumBytes = GetAlignedArgumentStackSize(NumBytes,DAG);
1902
1903   Chain = DAG.getCALLSEQ_START(Chain,DAG.getConstant(NumBytes, getPointerTy()));
1904
1905   SmallVector<std::pair<unsigned, SDOperand>, 8> RegsToPass;
1906   SmallVector<SDOperand, 8> MemOpChains;
1907
1908   SDOperand StackPtr;
1909
1910   // Walk the register/memloc assignments, inserting copies/loads.
1911   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1912     CCValAssign &VA = ArgLocs[i];
1913     SDOperand Arg = Op.getOperand(5+2*VA.getValNo());
1914
1915     // Promote the value if needed.
1916     switch (VA.getLocInfo()) {
1917     default: assert(0 && "Unknown loc info!");
1918     case CCValAssign::Full: break;
1919     case CCValAssign::SExt:
1920       Arg = DAG.getNode(ISD::SIGN_EXTEND, VA.getLocVT(), Arg);
1921       break;
1922     case CCValAssign::ZExt:
1923       Arg = DAG.getNode(ISD::ZERO_EXTEND, VA.getLocVT(), Arg);
1924       break;
1925     case CCValAssign::AExt:
1926       Arg = DAG.getNode(ISD::ANY_EXTEND, VA.getLocVT(), Arg);
1927       break;
1928     }
1929
1930     if (VA.isRegLoc()) {
1931       RegsToPass.push_back(std::make_pair(VA.getLocReg(), Arg));
1932     } else {
1933       assert(VA.isMemLoc());
1934       if (StackPtr.Val == 0)
1935         StackPtr = DAG.getRegister(getStackPtrReg(), getPointerTy());
1936
1937       MemOpChains.push_back(LowerMemOpCallTo(Op, DAG, StackPtr, VA, Chain,
1938                                              Arg));
1939     }
1940   }
1941
1942   if (!MemOpChains.empty())
1943     Chain = DAG.getNode(ISD::TokenFactor, MVT::Other,
1944                         &MemOpChains[0], MemOpChains.size());
1945
1946   // Build a sequence of copy-to-reg nodes chained together with token chain
1947   // and flag operands which copy the outgoing args into registers.
1948   SDOperand InFlag;
1949   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
1950     Chain = DAG.getCopyToReg(Chain, RegsToPass[i].first, RegsToPass[i].second,
1951                              InFlag);
1952     InFlag = Chain.getValue(1);
1953   }
1954
1955   if (isVarArg) {
1956     assert ( CallingConv::Fast != CC &&
1957              "Var args not supported with calling convention fastcc");
1958
1959     // From AMD64 ABI document:
1960     // For calls that may call functions that use varargs or stdargs
1961     // (prototype-less calls or calls to functions containing ellipsis (...) in
1962     // the declaration) %al is used as hidden argument to specify the number
1963     // of SSE registers used. The contents of %al do not need to match exactly
1964     // the number of registers, but must be an ubound on the number of SSE
1965     // registers used and is in the range 0 - 8 inclusive.
1966
1967     // Count the number of XMM registers allocated.
1968     static const unsigned XMMArgRegs[] = {
1969       X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
1970       X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
1971     };
1972     unsigned NumXMMRegs = CCInfo.getFirstUnallocated(XMMArgRegs, 8);
1973
1974     Chain = DAG.getCopyToReg(Chain, X86::AL,
1975                              DAG.getConstant(NumXMMRegs, MVT::i8), InFlag);
1976     InFlag = Chain.getValue(1);
1977   }
1978
1979   // If the callee is a GlobalAddress node (quite common, every direct call is)
1980   // turn it into a TargetGlobalAddress node so that legalize doesn't hack it.
1981   if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
1982     // We should use extra load for direct calls to dllimported functions in
1983     // non-JIT mode.
1984     if (getTargetMachine().getCodeModel() != CodeModel::Large
1985         && !Subtarget->GVRequiresExtraLoad(G->getGlobal(),
1986                                            getTargetMachine(), true))
1987       Callee = DAG.getTargetGlobalAddress(G->getGlobal(), getPointerTy());
1988   } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee))
1989     if (getTargetMachine().getCodeModel() != CodeModel::Large)
1990       Callee = DAG.getTargetExternalSymbol(S->getSymbol(), getPointerTy());
1991
1992   // Returns a chain & a flag for retval copy to use.
1993   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
1994   SmallVector<SDOperand, 8> Ops;
1995   Ops.push_back(Chain);
1996   Ops.push_back(Callee);
1997
1998   // Add argument registers to the end of the list so that they are known live
1999   // into the call.
2000   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
2001     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
2002                                   RegsToPass[i].second.getValueType()));
2003
2004   if (InFlag.Val)
2005     Ops.push_back(InFlag);
2006
2007   Chain = DAG.getNode(X86ISD::CALL,
2008                       NodeTys, &Ops[0], Ops.size());
2009   InFlag = Chain.getValue(1);
2010   int NumBytesForCalleeToPush = 0;
2011    if (CC==CallingConv::Fast && PerformTailCallOpt) {
2012     NumBytesForCalleeToPush = NumBytes;  // Callee pops everything
2013   } else {
2014     NumBytesForCalleeToPush = 0;  // Callee pops nothing.
2015   }
2016   // Returns a flag for retval copy to use.
2017   NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
2018   Ops.clear();
2019   Ops.push_back(Chain);
2020   Ops.push_back(DAG.getConstant(NumBytes, getPointerTy()));
2021   Ops.push_back(DAG.getConstant(NumBytesForCalleeToPush, getPointerTy()));
2022   Ops.push_back(InFlag);
2023   Chain = DAG.getNode(ISD::CALLSEQ_END, NodeTys, &Ops[0], Ops.size());
2024   InFlag = Chain.getValue(1);
2025
2026   // Handle result values, copying them out of physregs into vregs that we
2027   // return.
2028   return SDOperand(LowerCallResult(Chain, InFlag, Op.Val, CC, DAG), Op.ResNo);
2029 }
2030
2031
2032 //===----------------------------------------------------------------------===//
2033 //                           Other Lowering Hooks
2034 //===----------------------------------------------------------------------===//
2035
2036
2037 SDOperand X86TargetLowering::getReturnAddressFrameIndex(SelectionDAG &DAG) {
2038   MachineFunction &MF = DAG.getMachineFunction();
2039   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
2040   int ReturnAddrIndex = FuncInfo->getRAIndex();
2041
2042   if (ReturnAddrIndex == 0) {
2043     // Set up a frame object for the return address.
2044     if (Subtarget->is64Bit())
2045       ReturnAddrIndex = MF.getFrameInfo()->CreateFixedObject(8, -8);
2046     else
2047       ReturnAddrIndex = MF.getFrameInfo()->CreateFixedObject(4, -4);
2048
2049     FuncInfo->setRAIndex(ReturnAddrIndex);
2050   }
2051
2052   return DAG.getFrameIndex(ReturnAddrIndex, getPointerTy());
2053 }
2054
2055
2056
2057 /// translateX86CC - do a one to one translation of a ISD::CondCode to the X86
2058 /// specific condition code. It returns a false if it cannot do a direct
2059 /// translation. X86CC is the translated CondCode.  LHS/RHS are modified as
2060 /// needed.
2061 static bool translateX86CC(ISD::CondCode SetCCOpcode, bool isFP,
2062                            unsigned &X86CC, SDOperand &LHS, SDOperand &RHS,
2063                            SelectionDAG &DAG) {
2064   X86CC = X86::COND_INVALID;
2065   if (!isFP) {
2066     if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(RHS)) {
2067       if (SetCCOpcode == ISD::SETGT && RHSC->isAllOnesValue()) {
2068         // X > -1   -> X == 0, jump !sign.
2069         RHS = DAG.getConstant(0, RHS.getValueType());
2070         X86CC = X86::COND_NS;
2071         return true;
2072       } else if (SetCCOpcode == ISD::SETLT && RHSC->isNullValue()) {
2073         // X < 0   -> X == 0, jump on sign.
2074         X86CC = X86::COND_S;
2075         return true;
2076       } else if (SetCCOpcode == ISD::SETLT && RHSC->getValue() == 1) {
2077         // X < 1   -> X <= 0
2078         RHS = DAG.getConstant(0, RHS.getValueType());
2079         X86CC = X86::COND_LE;
2080         return true;
2081       }
2082     }
2083
2084     switch (SetCCOpcode) {
2085     default: break;
2086     case ISD::SETEQ:  X86CC = X86::COND_E;  break;
2087     case ISD::SETGT:  X86CC = X86::COND_G;  break;
2088     case ISD::SETGE:  X86CC = X86::COND_GE; break;
2089     case ISD::SETLT:  X86CC = X86::COND_L;  break;
2090     case ISD::SETLE:  X86CC = X86::COND_LE; break;
2091     case ISD::SETNE:  X86CC = X86::COND_NE; break;
2092     case ISD::SETULT: X86CC = X86::COND_B;  break;
2093     case ISD::SETUGT: X86CC = X86::COND_A;  break;
2094     case ISD::SETULE: X86CC = X86::COND_BE; break;
2095     case ISD::SETUGE: X86CC = X86::COND_AE; break;
2096     }
2097   } else {
2098     // On a floating point condition, the flags are set as follows:
2099     // ZF  PF  CF   op
2100     //  0 | 0 | 0 | X > Y
2101     //  0 | 0 | 1 | X < Y
2102     //  1 | 0 | 0 | X == Y
2103     //  1 | 1 | 1 | unordered
2104     bool Flip = false;
2105     switch (SetCCOpcode) {
2106     default: break;
2107     case ISD::SETUEQ:
2108     case ISD::SETEQ: X86CC = X86::COND_E;  break;
2109     case ISD::SETOLT: Flip = true; // Fallthrough
2110     case ISD::SETOGT:
2111     case ISD::SETGT: X86CC = X86::COND_A;  break;
2112     case ISD::SETOLE: Flip = true; // Fallthrough
2113     case ISD::SETOGE:
2114     case ISD::SETGE: X86CC = X86::COND_AE; break;
2115     case ISD::SETUGT: Flip = true; // Fallthrough
2116     case ISD::SETULT:
2117     case ISD::SETLT: X86CC = X86::COND_B;  break;
2118     case ISD::SETUGE: Flip = true; // Fallthrough
2119     case ISD::SETULE:
2120     case ISD::SETLE: X86CC = X86::COND_BE; break;
2121     case ISD::SETONE:
2122     case ISD::SETNE: X86CC = X86::COND_NE; break;
2123     case ISD::SETUO: X86CC = X86::COND_P;  break;
2124     case ISD::SETO:  X86CC = X86::COND_NP; break;
2125     }
2126     if (Flip)
2127       std::swap(LHS, RHS);
2128   }
2129
2130   return X86CC != X86::COND_INVALID;
2131 }
2132
2133 /// hasFPCMov - is there a floating point cmov for the specific X86 condition
2134 /// code. Current x86 isa includes the following FP cmov instructions:
2135 /// fcmovb, fcomvbe, fcomve, fcmovu, fcmovae, fcmova, fcmovne, fcmovnu.
2136 static bool hasFPCMov(unsigned X86CC) {
2137   switch (X86CC) {
2138   default:
2139     return false;
2140   case X86::COND_B:
2141   case X86::COND_BE:
2142   case X86::COND_E:
2143   case X86::COND_P:
2144   case X86::COND_A:
2145   case X86::COND_AE:
2146   case X86::COND_NE:
2147   case X86::COND_NP:
2148     return true;
2149   }
2150 }
2151
2152 /// isUndefOrInRange - Op is either an undef node or a ConstantSDNode.  Return
2153 /// true if Op is undef or if its value falls within the specified range (L, H].
2154 static bool isUndefOrInRange(SDOperand Op, unsigned Low, unsigned Hi) {
2155   if (Op.getOpcode() == ISD::UNDEF)
2156     return true;
2157
2158   unsigned Val = cast<ConstantSDNode>(Op)->getValue();
2159   return (Val >= Low && Val < Hi);
2160 }
2161
2162 /// isUndefOrEqual - Op is either an undef node or a ConstantSDNode.  Return
2163 /// true if Op is undef or if its value equal to the specified value.
2164 static bool isUndefOrEqual(SDOperand Op, unsigned Val) {
2165   if (Op.getOpcode() == ISD::UNDEF)
2166     return true;
2167   return cast<ConstantSDNode>(Op)->getValue() == Val;
2168 }
2169
2170 /// isPSHUFDMask - Return true if the specified VECTOR_SHUFFLE operand
2171 /// specifies a shuffle of elements that is suitable for input to PSHUFD.
2172 bool X86::isPSHUFDMask(SDNode *N) {
2173   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2174
2175   if (N->getNumOperands() != 2 && N->getNumOperands() != 4)
2176     return false;
2177
2178   // Check if the value doesn't reference the second vector.
2179   for (unsigned i = 0, e = N->getNumOperands(); i != e; ++i) {
2180     SDOperand Arg = N->getOperand(i);
2181     if (Arg.getOpcode() == ISD::UNDEF) continue;
2182     assert(isa<ConstantSDNode>(Arg) && "Invalid VECTOR_SHUFFLE mask!");
2183     if (cast<ConstantSDNode>(Arg)->getValue() >= e)
2184       return false;
2185   }
2186
2187   return true;
2188 }
2189
2190 /// isPSHUFHWMask - Return true if the specified VECTOR_SHUFFLE operand
2191 /// specifies a shuffle of elements that is suitable for input to PSHUFHW.
2192 bool X86::isPSHUFHWMask(SDNode *N) {
2193   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2194
2195   if (N->getNumOperands() != 8)
2196     return false;
2197
2198   // Lower quadword copied in order.
2199   for (unsigned i = 0; i != 4; ++i) {
2200     SDOperand Arg = N->getOperand(i);
2201     if (Arg.getOpcode() == ISD::UNDEF) continue;
2202     assert(isa<ConstantSDNode>(Arg) && "Invalid VECTOR_SHUFFLE mask!");
2203     if (cast<ConstantSDNode>(Arg)->getValue() != i)
2204       return false;
2205   }
2206
2207   // Upper quadword shuffled.
2208   for (unsigned i = 4; i != 8; ++i) {
2209     SDOperand Arg = N->getOperand(i);
2210     if (Arg.getOpcode() == ISD::UNDEF) continue;
2211     assert(isa<ConstantSDNode>(Arg) && "Invalid VECTOR_SHUFFLE mask!");
2212     unsigned Val = cast<ConstantSDNode>(Arg)->getValue();
2213     if (Val < 4 || Val > 7)
2214       return false;
2215   }
2216
2217   return true;
2218 }
2219
2220 /// isPSHUFLWMask - Return true if the specified VECTOR_SHUFFLE operand
2221 /// specifies a shuffle of elements that is suitable for input to PSHUFLW.
2222 bool X86::isPSHUFLWMask(SDNode *N) {
2223   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2224
2225   if (N->getNumOperands() != 8)
2226     return false;
2227
2228   // Upper quadword copied in order.
2229   for (unsigned i = 4; i != 8; ++i)
2230     if (!isUndefOrEqual(N->getOperand(i), i))
2231       return false;
2232
2233   // Lower quadword shuffled.
2234   for (unsigned i = 0; i != 4; ++i)
2235     if (!isUndefOrInRange(N->getOperand(i), 0, 4))
2236       return false;
2237
2238   return true;
2239 }
2240
2241 /// isSHUFPMask - Return true if the specified VECTOR_SHUFFLE operand
2242 /// specifies a shuffle of elements that is suitable for input to SHUFP*.
2243 static bool isSHUFPMask(const SDOperand *Elems, unsigned NumElems) {
2244   if (NumElems != 2 && NumElems != 4) return false;
2245
2246   unsigned Half = NumElems / 2;
2247   for (unsigned i = 0; i < Half; ++i)
2248     if (!isUndefOrInRange(Elems[i], 0, NumElems))
2249       return false;
2250   for (unsigned i = Half; i < NumElems; ++i)
2251     if (!isUndefOrInRange(Elems[i], NumElems, NumElems*2))
2252       return false;
2253
2254   return true;
2255 }
2256
2257 bool X86::isSHUFPMask(SDNode *N) {
2258   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2259   return ::isSHUFPMask(N->op_begin(), N->getNumOperands());
2260 }
2261
2262 /// isCommutedSHUFP - Returns true if the shuffle mask is exactly
2263 /// the reverse of what x86 shuffles want. x86 shuffles requires the lower
2264 /// half elements to come from vector 1 (which would equal the dest.) and
2265 /// the upper half to come from vector 2.
2266 static bool isCommutedSHUFP(const SDOperand *Ops, unsigned NumOps) {
2267   if (NumOps != 2 && NumOps != 4) return false;
2268
2269   unsigned Half = NumOps / 2;
2270   for (unsigned i = 0; i < Half; ++i)
2271     if (!isUndefOrInRange(Ops[i], NumOps, NumOps*2))
2272       return false;
2273   for (unsigned i = Half; i < NumOps; ++i)
2274     if (!isUndefOrInRange(Ops[i], 0, NumOps))
2275       return false;
2276   return true;
2277 }
2278
2279 static bool isCommutedSHUFP(SDNode *N) {
2280   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2281   return isCommutedSHUFP(N->op_begin(), N->getNumOperands());
2282 }
2283
2284 /// isMOVHLPSMask - Return true if the specified VECTOR_SHUFFLE operand
2285 /// specifies a shuffle of elements that is suitable for input to MOVHLPS.
2286 bool X86::isMOVHLPSMask(SDNode *N) {
2287   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2288
2289   if (N->getNumOperands() != 4)
2290     return false;
2291
2292   // Expect bit0 == 6, bit1 == 7, bit2 == 2, bit3 == 3
2293   return isUndefOrEqual(N->getOperand(0), 6) &&
2294          isUndefOrEqual(N->getOperand(1), 7) &&
2295          isUndefOrEqual(N->getOperand(2), 2) &&
2296          isUndefOrEqual(N->getOperand(3), 3);
2297 }
2298
2299 /// isMOVHLPS_v_undef_Mask - Special case of isMOVHLPSMask for canonical form
2300 /// of vector_shuffle v, v, <2, 3, 2, 3>, i.e. vector_shuffle v, undef,
2301 /// <2, 3, 2, 3>
2302 bool X86::isMOVHLPS_v_undef_Mask(SDNode *N) {
2303   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2304
2305   if (N->getNumOperands() != 4)
2306     return false;
2307
2308   // Expect bit0 == 2, bit1 == 3, bit2 == 2, bit3 == 3
2309   return isUndefOrEqual(N->getOperand(0), 2) &&
2310          isUndefOrEqual(N->getOperand(1), 3) &&
2311          isUndefOrEqual(N->getOperand(2), 2) &&
2312          isUndefOrEqual(N->getOperand(3), 3);
2313 }
2314
2315 /// isMOVLPMask - Return true if the specified VECTOR_SHUFFLE operand
2316 /// specifies a shuffle of elements that is suitable for input to MOVLP{S|D}.
2317 bool X86::isMOVLPMask(SDNode *N) {
2318   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2319
2320   unsigned NumElems = N->getNumOperands();
2321   if (NumElems != 2 && NumElems != 4)
2322     return false;
2323
2324   for (unsigned i = 0; i < NumElems/2; ++i)
2325     if (!isUndefOrEqual(N->getOperand(i), i + NumElems))
2326       return false;
2327
2328   for (unsigned i = NumElems/2; i < NumElems; ++i)
2329     if (!isUndefOrEqual(N->getOperand(i), i))
2330       return false;
2331
2332   return true;
2333 }
2334
2335 /// isMOVHPMask - Return true if the specified VECTOR_SHUFFLE operand
2336 /// specifies a shuffle of elements that is suitable for input to MOVHP{S|D}
2337 /// and MOVLHPS.
2338 bool X86::isMOVHPMask(SDNode *N) {
2339   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2340
2341   unsigned NumElems = N->getNumOperands();
2342   if (NumElems != 2 && NumElems != 4)
2343     return false;
2344
2345   for (unsigned i = 0; i < NumElems/2; ++i)
2346     if (!isUndefOrEqual(N->getOperand(i), i))
2347       return false;
2348
2349   for (unsigned i = 0; i < NumElems/2; ++i) {
2350     SDOperand Arg = N->getOperand(i + NumElems/2);
2351     if (!isUndefOrEqual(Arg, i + NumElems))
2352       return false;
2353   }
2354
2355   return true;
2356 }
2357
2358 /// isUNPCKLMask - Return true if the specified VECTOR_SHUFFLE operand
2359 /// specifies a shuffle of elements that is suitable for input to UNPCKL.
2360 bool static isUNPCKLMask(const SDOperand *Elts, unsigned NumElts,
2361                          bool V2IsSplat = false) {
2362   if (NumElts != 2 && NumElts != 4 && NumElts != 8 && NumElts != 16)
2363     return false;
2364
2365   for (unsigned i = 0, j = 0; i != NumElts; i += 2, ++j) {
2366     SDOperand BitI  = Elts[i];
2367     SDOperand BitI1 = Elts[i+1];
2368     if (!isUndefOrEqual(BitI, j))
2369       return false;
2370     if (V2IsSplat) {
2371       if (isUndefOrEqual(BitI1, NumElts))
2372         return false;
2373     } else {
2374       if (!isUndefOrEqual(BitI1, j + NumElts))
2375         return false;
2376     }
2377   }
2378
2379   return true;
2380 }
2381
2382 bool X86::isUNPCKLMask(SDNode *N, bool V2IsSplat) {
2383   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2384   return ::isUNPCKLMask(N->op_begin(), N->getNumOperands(), V2IsSplat);
2385 }
2386
2387 /// isUNPCKHMask - Return true if the specified VECTOR_SHUFFLE operand
2388 /// specifies a shuffle of elements that is suitable for input to UNPCKH.
2389 bool static isUNPCKHMask(const SDOperand *Elts, unsigned NumElts,
2390                          bool V2IsSplat = false) {
2391   if (NumElts != 2 && NumElts != 4 && NumElts != 8 && NumElts != 16)
2392     return false;
2393
2394   for (unsigned i = 0, j = 0; i != NumElts; i += 2, ++j) {
2395     SDOperand BitI  = Elts[i];
2396     SDOperand BitI1 = Elts[i+1];
2397     if (!isUndefOrEqual(BitI, j + NumElts/2))
2398       return false;
2399     if (V2IsSplat) {
2400       if (isUndefOrEqual(BitI1, NumElts))
2401         return false;
2402     } else {
2403       if (!isUndefOrEqual(BitI1, j + NumElts/2 + NumElts))
2404         return false;
2405     }
2406   }
2407
2408   return true;
2409 }
2410
2411 bool X86::isUNPCKHMask(SDNode *N, bool V2IsSplat) {
2412   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2413   return ::isUNPCKHMask(N->op_begin(), N->getNumOperands(), V2IsSplat);
2414 }
2415
2416 /// isUNPCKL_v_undef_Mask - Special case of isUNPCKLMask for canonical form
2417 /// of vector_shuffle v, v, <0, 4, 1, 5>, i.e. vector_shuffle v, undef,
2418 /// <0, 0, 1, 1>
2419 bool X86::isUNPCKL_v_undef_Mask(SDNode *N) {
2420   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2421
2422   unsigned NumElems = N->getNumOperands();
2423   if (NumElems != 2 && NumElems != 4 && NumElems != 8 && NumElems != 16)
2424     return false;
2425
2426   for (unsigned i = 0, j = 0; i != NumElems; i += 2, ++j) {
2427     SDOperand BitI  = N->getOperand(i);
2428     SDOperand BitI1 = N->getOperand(i+1);
2429
2430     if (!isUndefOrEqual(BitI, j))
2431       return false;
2432     if (!isUndefOrEqual(BitI1, j))
2433       return false;
2434   }
2435
2436   return true;
2437 }
2438
2439 /// isUNPCKH_v_undef_Mask - Special case of isUNPCKHMask for canonical form
2440 /// of vector_shuffle v, v, <2, 6, 3, 7>, i.e. vector_shuffle v, undef,
2441 /// <2, 2, 3, 3>
2442 bool X86::isUNPCKH_v_undef_Mask(SDNode *N) {
2443   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2444
2445   unsigned NumElems = N->getNumOperands();
2446   if (NumElems != 2 && NumElems != 4 && NumElems != 8 && NumElems != 16)
2447     return false;
2448
2449   for (unsigned i = 0, j = NumElems / 2; i != NumElems; i += 2, ++j) {
2450     SDOperand BitI  = N->getOperand(i);
2451     SDOperand BitI1 = N->getOperand(i + 1);
2452
2453     if (!isUndefOrEqual(BitI, j))
2454       return false;
2455     if (!isUndefOrEqual(BitI1, j))
2456       return false;
2457   }
2458
2459   return true;
2460 }
2461
2462 /// isMOVLMask - Return true if the specified VECTOR_SHUFFLE operand
2463 /// specifies a shuffle of elements that is suitable for input to MOVSS,
2464 /// MOVSD, and MOVD, i.e. setting the lowest element.
2465 static bool isMOVLMask(const SDOperand *Elts, unsigned NumElts) {
2466   if (NumElts != 2 && NumElts != 4 && NumElts != 8 && NumElts != 16)
2467     return false;
2468
2469   if (!isUndefOrEqual(Elts[0], NumElts))
2470     return false;
2471
2472   for (unsigned i = 1; i < NumElts; ++i) {
2473     if (!isUndefOrEqual(Elts[i], i))
2474       return false;
2475   }
2476
2477   return true;
2478 }
2479
2480 bool X86::isMOVLMask(SDNode *N) {
2481   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2482   return ::isMOVLMask(N->op_begin(), N->getNumOperands());
2483 }
2484
2485 /// isCommutedMOVL - Returns true if the shuffle mask is except the reverse
2486 /// of what x86 movss want. X86 movs requires the lowest  element to be lowest
2487 /// element of vector 2 and the other elements to come from vector 1 in order.
2488 static bool isCommutedMOVL(const SDOperand *Ops, unsigned NumOps,
2489                            bool V2IsSplat = false,
2490                            bool V2IsUndef = false) {
2491   if (NumOps != 2 && NumOps != 4 && NumOps != 8 && NumOps != 16)
2492     return false;
2493
2494   if (!isUndefOrEqual(Ops[0], 0))
2495     return false;
2496
2497   for (unsigned i = 1; i < NumOps; ++i) {
2498     SDOperand Arg = Ops[i];
2499     if (!(isUndefOrEqual(Arg, i+NumOps) ||
2500           (V2IsUndef && isUndefOrInRange(Arg, NumOps, NumOps*2)) ||
2501           (V2IsSplat && isUndefOrEqual(Arg, NumOps))))
2502       return false;
2503   }
2504
2505   return true;
2506 }
2507
2508 static bool isCommutedMOVL(SDNode *N, bool V2IsSplat = false,
2509                            bool V2IsUndef = false) {
2510   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2511   return isCommutedMOVL(N->op_begin(), N->getNumOperands(),
2512                         V2IsSplat, V2IsUndef);
2513 }
2514
2515 /// isMOVSHDUPMask - Return true if the specified VECTOR_SHUFFLE operand
2516 /// specifies a shuffle of elements that is suitable for input to MOVSHDUP.
2517 bool X86::isMOVSHDUPMask(SDNode *N) {
2518   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2519
2520   if (N->getNumOperands() != 4)
2521     return false;
2522
2523   // Expect 1, 1, 3, 3
2524   for (unsigned i = 0; i < 2; ++i) {
2525     SDOperand Arg = N->getOperand(i);
2526     if (Arg.getOpcode() == ISD::UNDEF) continue;
2527     assert(isa<ConstantSDNode>(Arg) && "Invalid VECTOR_SHUFFLE mask!");
2528     unsigned Val = cast<ConstantSDNode>(Arg)->getValue();
2529     if (Val != 1) return false;
2530   }
2531
2532   bool HasHi = false;
2533   for (unsigned i = 2; i < 4; ++i) {
2534     SDOperand Arg = N->getOperand(i);
2535     if (Arg.getOpcode() == ISD::UNDEF) continue;
2536     assert(isa<ConstantSDNode>(Arg) && "Invalid VECTOR_SHUFFLE mask!");
2537     unsigned Val = cast<ConstantSDNode>(Arg)->getValue();
2538     if (Val != 3) return false;
2539     HasHi = true;
2540   }
2541
2542   // Don't use movshdup if it can be done with a shufps.
2543   return HasHi;
2544 }
2545
2546 /// isMOVSLDUPMask - Return true if the specified VECTOR_SHUFFLE operand
2547 /// specifies a shuffle of elements that is suitable for input to MOVSLDUP.
2548 bool X86::isMOVSLDUPMask(SDNode *N) {
2549   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2550
2551   if (N->getNumOperands() != 4)
2552     return false;
2553
2554   // Expect 0, 0, 2, 2
2555   for (unsigned i = 0; i < 2; ++i) {
2556     SDOperand Arg = N->getOperand(i);
2557     if (Arg.getOpcode() == ISD::UNDEF) continue;
2558     assert(isa<ConstantSDNode>(Arg) && "Invalid VECTOR_SHUFFLE mask!");
2559     unsigned Val = cast<ConstantSDNode>(Arg)->getValue();
2560     if (Val != 0) return false;
2561   }
2562
2563   bool HasHi = false;
2564   for (unsigned i = 2; i < 4; ++i) {
2565     SDOperand Arg = N->getOperand(i);
2566     if (Arg.getOpcode() == ISD::UNDEF) continue;
2567     assert(isa<ConstantSDNode>(Arg) && "Invalid VECTOR_SHUFFLE mask!");
2568     unsigned Val = cast<ConstantSDNode>(Arg)->getValue();
2569     if (Val != 2) return false;
2570     HasHi = true;
2571   }
2572
2573   // Don't use movshdup if it can be done with a shufps.
2574   return HasHi;
2575 }
2576
2577 /// isIdentityMask - Return true if the specified VECTOR_SHUFFLE operand
2578 /// specifies a identity operation on the LHS or RHS.
2579 static bool isIdentityMask(SDNode *N, bool RHS = false) {
2580   unsigned NumElems = N->getNumOperands();
2581   for (unsigned i = 0; i < NumElems; ++i)
2582     if (!isUndefOrEqual(N->getOperand(i), i + (RHS ? NumElems : 0)))
2583       return false;
2584   return true;
2585 }
2586
2587 /// isSplatMask - Return true if the specified VECTOR_SHUFFLE operand specifies
2588 /// a splat of a single element.
2589 static bool isSplatMask(SDNode *N) {
2590   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2591
2592   // This is a splat operation if each element of the permute is the same, and
2593   // if the value doesn't reference the second vector.
2594   unsigned NumElems = N->getNumOperands();
2595   SDOperand ElementBase;
2596   unsigned i = 0;
2597   for (; i != NumElems; ++i) {
2598     SDOperand Elt = N->getOperand(i);
2599     if (isa<ConstantSDNode>(Elt)) {
2600       ElementBase = Elt;
2601       break;
2602     }
2603   }
2604
2605   if (!ElementBase.Val)
2606     return false;
2607
2608   for (; i != NumElems; ++i) {
2609     SDOperand Arg = N->getOperand(i);
2610     if (Arg.getOpcode() == ISD::UNDEF) continue;
2611     assert(isa<ConstantSDNode>(Arg) && "Invalid VECTOR_SHUFFLE mask!");
2612     if (Arg != ElementBase) return false;
2613   }
2614
2615   // Make sure it is a splat of the first vector operand.
2616   return cast<ConstantSDNode>(ElementBase)->getValue() < NumElems;
2617 }
2618
2619 /// isSplatMask - Return true if the specified VECTOR_SHUFFLE operand specifies
2620 /// a splat of a single element and it's a 2 or 4 element mask.
2621 bool X86::isSplatMask(SDNode *N) {
2622   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2623
2624   // We can only splat 64-bit, and 32-bit quantities with a single instruction.
2625   if (N->getNumOperands() != 4 && N->getNumOperands() != 2)
2626     return false;
2627   return ::isSplatMask(N);
2628 }
2629
2630 /// isSplatLoMask - Return true if the specified VECTOR_SHUFFLE operand
2631 /// specifies a splat of zero element.
2632 bool X86::isSplatLoMask(SDNode *N) {
2633   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2634
2635   for (unsigned i = 0, e = N->getNumOperands(); i < e; ++i)
2636     if (!isUndefOrEqual(N->getOperand(i), 0))
2637       return false;
2638   return true;
2639 }
2640
2641 /// getShuffleSHUFImmediate - Return the appropriate immediate to shuffle
2642 /// the specified isShuffleMask VECTOR_SHUFFLE mask with PSHUF* and SHUFP*
2643 /// instructions.
2644 unsigned X86::getShuffleSHUFImmediate(SDNode *N) {
2645   unsigned NumOperands = N->getNumOperands();
2646   unsigned Shift = (NumOperands == 4) ? 2 : 1;
2647   unsigned Mask = 0;
2648   for (unsigned i = 0; i < NumOperands; ++i) {
2649     unsigned Val = 0;
2650     SDOperand Arg = N->getOperand(NumOperands-i-1);
2651     if (Arg.getOpcode() != ISD::UNDEF)
2652       Val = cast<ConstantSDNode>(Arg)->getValue();
2653     if (Val >= NumOperands) Val -= NumOperands;
2654     Mask |= Val;
2655     if (i != NumOperands - 1)
2656       Mask <<= Shift;
2657   }
2658
2659   return Mask;
2660 }
2661
2662 /// getShufflePSHUFHWImmediate - Return the appropriate immediate to shuffle
2663 /// the specified isShuffleMask VECTOR_SHUFFLE mask with PSHUFHW
2664 /// instructions.
2665 unsigned X86::getShufflePSHUFHWImmediate(SDNode *N) {
2666   unsigned Mask = 0;
2667   // 8 nodes, but we only care about the last 4.
2668   for (unsigned i = 7; i >= 4; --i) {
2669     unsigned Val = 0;
2670     SDOperand Arg = N->getOperand(i);
2671     if (Arg.getOpcode() != ISD::UNDEF)
2672       Val = cast<ConstantSDNode>(Arg)->getValue();
2673     Mask |= (Val - 4);
2674     if (i != 4)
2675       Mask <<= 2;
2676   }
2677
2678   return Mask;
2679 }
2680
2681 /// getShufflePSHUFLWImmediate - Return the appropriate immediate to shuffle
2682 /// the specified isShuffleMask VECTOR_SHUFFLE mask with PSHUFLW
2683 /// instructions.
2684 unsigned X86::getShufflePSHUFLWImmediate(SDNode *N) {
2685   unsigned Mask = 0;
2686   // 8 nodes, but we only care about the first 4.
2687   for (int i = 3; i >= 0; --i) {
2688     unsigned Val = 0;
2689     SDOperand Arg = N->getOperand(i);
2690     if (Arg.getOpcode() != ISD::UNDEF)
2691       Val = cast<ConstantSDNode>(Arg)->getValue();
2692     Mask |= Val;
2693     if (i != 0)
2694       Mask <<= 2;
2695   }
2696
2697   return Mask;
2698 }
2699
2700 /// isPSHUFHW_PSHUFLWMask - true if the specified VECTOR_SHUFFLE operand
2701 /// specifies a 8 element shuffle that can be broken into a pair of
2702 /// PSHUFHW and PSHUFLW.
2703 static bool isPSHUFHW_PSHUFLWMask(SDNode *N) {
2704   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2705
2706   if (N->getNumOperands() != 8)
2707     return false;
2708
2709   // Lower quadword shuffled.
2710   for (unsigned i = 0; i != 4; ++i) {
2711     SDOperand Arg = N->getOperand(i);
2712     if (Arg.getOpcode() == ISD::UNDEF) continue;
2713     assert(isa<ConstantSDNode>(Arg) && "Invalid VECTOR_SHUFFLE mask!");
2714     unsigned Val = cast<ConstantSDNode>(Arg)->getValue();
2715     if (Val > 4)
2716       return false;
2717   }
2718
2719   // Upper quadword shuffled.
2720   for (unsigned i = 4; i != 8; ++i) {
2721     SDOperand Arg = N->getOperand(i);
2722     if (Arg.getOpcode() == ISD::UNDEF) continue;
2723     assert(isa<ConstantSDNode>(Arg) && "Invalid VECTOR_SHUFFLE mask!");
2724     unsigned Val = cast<ConstantSDNode>(Arg)->getValue();
2725     if (Val < 4 || Val > 7)
2726       return false;
2727   }
2728
2729   return true;
2730 }
2731
2732 /// CommuteVectorShuffle - Swap vector_shuffle operandsas well as
2733 /// values in ther permute mask.
2734 static SDOperand CommuteVectorShuffle(SDOperand Op, SDOperand &V1,
2735                                       SDOperand &V2, SDOperand &Mask,
2736                                       SelectionDAG &DAG) {
2737   MVT::ValueType VT = Op.getValueType();
2738   MVT::ValueType MaskVT = Mask.getValueType();
2739   MVT::ValueType EltVT = MVT::getVectorElementType(MaskVT);
2740   unsigned NumElems = Mask.getNumOperands();
2741   SmallVector<SDOperand, 8> MaskVec;
2742
2743   for (unsigned i = 0; i != NumElems; ++i) {
2744     SDOperand Arg = Mask.getOperand(i);
2745     if (Arg.getOpcode() == ISD::UNDEF) {
2746       MaskVec.push_back(DAG.getNode(ISD::UNDEF, EltVT));
2747       continue;
2748     }
2749     assert(isa<ConstantSDNode>(Arg) && "Invalid VECTOR_SHUFFLE mask!");
2750     unsigned Val = cast<ConstantSDNode>(Arg)->getValue();
2751     if (Val < NumElems)
2752       MaskVec.push_back(DAG.getConstant(Val + NumElems, EltVT));
2753     else
2754       MaskVec.push_back(DAG.getConstant(Val - NumElems, EltVT));
2755   }
2756
2757   std::swap(V1, V2);
2758   Mask = DAG.getNode(ISD::BUILD_VECTOR, MaskVT, &MaskVec[0], MaskVec.size());
2759   return DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V1, V2, Mask);
2760 }
2761
2762 /// ShouldXformToMOVHLPS - Return true if the node should be transformed to
2763 /// match movhlps. The lower half elements should come from upper half of
2764 /// V1 (and in order), and the upper half elements should come from the upper
2765 /// half of V2 (and in order).
2766 static bool ShouldXformToMOVHLPS(SDNode *Mask) {
2767   unsigned NumElems = Mask->getNumOperands();
2768   if (NumElems != 4)
2769     return false;
2770   for (unsigned i = 0, e = 2; i != e; ++i)
2771     if (!isUndefOrEqual(Mask->getOperand(i), i+2))
2772       return false;
2773   for (unsigned i = 2; i != 4; ++i)
2774     if (!isUndefOrEqual(Mask->getOperand(i), i+4))
2775       return false;
2776   return true;
2777 }
2778
2779 /// isScalarLoadToVector - Returns true if the node is a scalar load that
2780 /// is promoted to a vector.
2781 static inline bool isScalarLoadToVector(SDNode *N) {
2782   if (N->getOpcode() == ISD::SCALAR_TO_VECTOR) {
2783     N = N->getOperand(0).Val;
2784     return ISD::isNON_EXTLoad(N);
2785   }
2786   return false;
2787 }
2788
2789 /// ShouldXformToMOVLP{S|D} - Return true if the node should be transformed to
2790 /// match movlp{s|d}. The lower half elements should come from lower half of
2791 /// V1 (and in order), and the upper half elements should come from the upper
2792 /// half of V2 (and in order). And since V1 will become the source of the
2793 /// MOVLP, it must be either a vector load or a scalar load to vector.
2794 static bool ShouldXformToMOVLP(SDNode *V1, SDNode *V2, SDNode *Mask) {
2795   if (!ISD::isNON_EXTLoad(V1) && !isScalarLoadToVector(V1))
2796     return false;
2797   // Is V2 is a vector load, don't do this transformation. We will try to use
2798   // load folding shufps op.
2799   if (ISD::isNON_EXTLoad(V2))
2800     return false;
2801
2802   unsigned NumElems = Mask->getNumOperands();
2803   if (NumElems != 2 && NumElems != 4)
2804     return false;
2805   for (unsigned i = 0, e = NumElems/2; i != e; ++i)
2806     if (!isUndefOrEqual(Mask->getOperand(i), i))
2807       return false;
2808   for (unsigned i = NumElems/2; i != NumElems; ++i)
2809     if (!isUndefOrEqual(Mask->getOperand(i), i+NumElems))
2810       return false;
2811   return true;
2812 }
2813
2814 /// isSplatVector - Returns true if N is a BUILD_VECTOR node whose elements are
2815 /// all the same.
2816 static bool isSplatVector(SDNode *N) {
2817   if (N->getOpcode() != ISD::BUILD_VECTOR)
2818     return false;
2819
2820   SDOperand SplatValue = N->getOperand(0);
2821   for (unsigned i = 1, e = N->getNumOperands(); i != e; ++i)
2822     if (N->getOperand(i) != SplatValue)
2823       return false;
2824   return true;
2825 }
2826
2827 /// isUndefShuffle - Returns true if N is a VECTOR_SHUFFLE that can be resolved
2828 /// to an undef.
2829 static bool isUndefShuffle(SDNode *N) {
2830   if (N->getOpcode() != ISD::VECTOR_SHUFFLE)
2831     return false;
2832
2833   SDOperand V1 = N->getOperand(0);
2834   SDOperand V2 = N->getOperand(1);
2835   SDOperand Mask = N->getOperand(2);
2836   unsigned NumElems = Mask.getNumOperands();
2837   for (unsigned i = 0; i != NumElems; ++i) {
2838     SDOperand Arg = Mask.getOperand(i);
2839     if (Arg.getOpcode() != ISD::UNDEF) {
2840       unsigned Val = cast<ConstantSDNode>(Arg)->getValue();
2841       if (Val < NumElems && V1.getOpcode() != ISD::UNDEF)
2842         return false;
2843       else if (Val >= NumElems && V2.getOpcode() != ISD::UNDEF)
2844         return false;
2845     }
2846   }
2847   return true;
2848 }
2849
2850 /// isZeroNode - Returns true if Elt is a constant zero or a floating point
2851 /// constant +0.0.
2852 static inline bool isZeroNode(SDOperand Elt) {
2853   return ((isa<ConstantSDNode>(Elt) &&
2854            cast<ConstantSDNode>(Elt)->getValue() == 0) ||
2855           (isa<ConstantFPSDNode>(Elt) &&
2856            cast<ConstantFPSDNode>(Elt)->getValueAPF().isPosZero()));
2857 }
2858
2859 /// isZeroShuffle - Returns true if N is a VECTOR_SHUFFLE that can be resolved
2860 /// to an zero vector.
2861 static bool isZeroShuffle(SDNode *N) {
2862   if (N->getOpcode() != ISD::VECTOR_SHUFFLE)
2863     return false;
2864
2865   SDOperand V1 = N->getOperand(0);
2866   SDOperand V2 = N->getOperand(1);
2867   SDOperand Mask = N->getOperand(2);
2868   unsigned NumElems = Mask.getNumOperands();
2869   for (unsigned i = 0; i != NumElems; ++i) {
2870     SDOperand Arg = Mask.getOperand(i);
2871     if (Arg.getOpcode() != ISD::UNDEF) {
2872       unsigned Idx = cast<ConstantSDNode>(Arg)->getValue();
2873       if (Idx < NumElems) {
2874         unsigned Opc = V1.Val->getOpcode();
2875         if (Opc == ISD::UNDEF)
2876           continue;
2877         if (Opc != ISD::BUILD_VECTOR ||
2878             !isZeroNode(V1.Val->getOperand(Idx)))
2879           return false;
2880       } else if (Idx >= NumElems) {
2881         unsigned Opc = V2.Val->getOpcode();
2882         if (Opc == ISD::UNDEF)
2883           continue;
2884         if (Opc != ISD::BUILD_VECTOR ||
2885             !isZeroNode(V2.Val->getOperand(Idx - NumElems)))
2886           return false;
2887       }
2888     }
2889   }
2890   return true;
2891 }
2892
2893 /// getZeroVector - Returns a vector of specified type with all zero elements.
2894 ///
2895 static SDOperand getZeroVector(MVT::ValueType VT, SelectionDAG &DAG) {
2896   assert(MVT::isVector(VT) && "Expected a vector type");
2897   unsigned NumElems = MVT::getVectorNumElements(VT);
2898   MVT::ValueType EVT = MVT::getVectorElementType(VT);
2899   bool isFP = MVT::isFloatingPoint(EVT);
2900   SDOperand Zero = isFP ? DAG.getConstantFP(0.0, EVT) : DAG.getConstant(0, EVT);
2901   SmallVector<SDOperand, 8> ZeroVec(NumElems, Zero);
2902   return DAG.getNode(ISD::BUILD_VECTOR, VT, &ZeroVec[0], ZeroVec.size());
2903 }
2904
2905 /// NormalizeMask - V2 is a splat, modify the mask (if needed) so all elements
2906 /// that point to V2 points to its first element.
2907 static SDOperand NormalizeMask(SDOperand Mask, SelectionDAG &DAG) {
2908   assert(Mask.getOpcode() == ISD::BUILD_VECTOR);
2909
2910   bool Changed = false;
2911   SmallVector<SDOperand, 8> MaskVec;
2912   unsigned NumElems = Mask.getNumOperands();
2913   for (unsigned i = 0; i != NumElems; ++i) {
2914     SDOperand Arg = Mask.getOperand(i);
2915     if (Arg.getOpcode() != ISD::UNDEF) {
2916       unsigned Val = cast<ConstantSDNode>(Arg)->getValue();
2917       if (Val > NumElems) {
2918         Arg = DAG.getConstant(NumElems, Arg.getValueType());
2919         Changed = true;
2920       }
2921     }
2922     MaskVec.push_back(Arg);
2923   }
2924
2925   if (Changed)
2926     Mask = DAG.getNode(ISD::BUILD_VECTOR, Mask.getValueType(),
2927                        &MaskVec[0], MaskVec.size());
2928   return Mask;
2929 }
2930
2931 /// getMOVLMask - Returns a vector_shuffle mask for an movs{s|d}, movd
2932 /// operation of specified width.
2933 static SDOperand getMOVLMask(unsigned NumElems, SelectionDAG &DAG) {
2934   MVT::ValueType MaskVT = MVT::getIntVectorWithNumElements(NumElems);
2935   MVT::ValueType BaseVT = MVT::getVectorElementType(MaskVT);
2936
2937   SmallVector<SDOperand, 8> MaskVec;
2938   MaskVec.push_back(DAG.getConstant(NumElems, BaseVT));
2939   for (unsigned i = 1; i != NumElems; ++i)
2940     MaskVec.push_back(DAG.getConstant(i, BaseVT));
2941   return DAG.getNode(ISD::BUILD_VECTOR, MaskVT, &MaskVec[0], MaskVec.size());
2942 }
2943
2944 /// getUnpacklMask - Returns a vector_shuffle mask for an unpackl operation
2945 /// of specified width.
2946 static SDOperand getUnpacklMask(unsigned NumElems, SelectionDAG &DAG) {
2947   MVT::ValueType MaskVT = MVT::getIntVectorWithNumElements(NumElems);
2948   MVT::ValueType BaseVT = MVT::getVectorElementType(MaskVT);
2949   SmallVector<SDOperand, 8> MaskVec;
2950   for (unsigned i = 0, e = NumElems/2; i != e; ++i) {
2951     MaskVec.push_back(DAG.getConstant(i,            BaseVT));
2952     MaskVec.push_back(DAG.getConstant(i + NumElems, BaseVT));
2953   }
2954   return DAG.getNode(ISD::BUILD_VECTOR, MaskVT, &MaskVec[0], MaskVec.size());
2955 }
2956
2957 /// getUnpackhMask - Returns a vector_shuffle mask for an unpackh operation
2958 /// of specified width.
2959 static SDOperand getUnpackhMask(unsigned NumElems, SelectionDAG &DAG) {
2960   MVT::ValueType MaskVT = MVT::getIntVectorWithNumElements(NumElems);
2961   MVT::ValueType BaseVT = MVT::getVectorElementType(MaskVT);
2962   unsigned Half = NumElems/2;
2963   SmallVector<SDOperand, 8> MaskVec;
2964   for (unsigned i = 0; i != Half; ++i) {
2965     MaskVec.push_back(DAG.getConstant(i + Half,            BaseVT));
2966     MaskVec.push_back(DAG.getConstant(i + NumElems + Half, BaseVT));
2967   }
2968   return DAG.getNode(ISD::BUILD_VECTOR, MaskVT, &MaskVec[0], MaskVec.size());
2969 }
2970
2971 /// PromoteSplat - Promote a splat of v8i16 or v16i8 to v4i32.
2972 ///
2973 static SDOperand PromoteSplat(SDOperand Op, SelectionDAG &DAG) {
2974   SDOperand V1 = Op.getOperand(0);
2975   SDOperand Mask = Op.getOperand(2);
2976   MVT::ValueType VT = Op.getValueType();
2977   unsigned NumElems = Mask.getNumOperands();
2978   Mask = getUnpacklMask(NumElems, DAG);
2979   while (NumElems != 4) {
2980     V1 = DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V1, V1, Mask);
2981     NumElems >>= 1;
2982   }
2983   V1 = DAG.getNode(ISD::BIT_CONVERT, MVT::v4i32, V1);
2984
2985   MVT::ValueType MaskVT = MVT::getIntVectorWithNumElements(4);
2986   Mask = getZeroVector(MaskVT, DAG);
2987   SDOperand Shuffle = DAG.getNode(ISD::VECTOR_SHUFFLE, MVT::v4i32, V1,
2988                                   DAG.getNode(ISD::UNDEF, MVT::v4i32), Mask);
2989   return DAG.getNode(ISD::BIT_CONVERT, VT, Shuffle);
2990 }
2991
2992 /// getShuffleVectorZeroOrUndef - Return a vector_shuffle of the specified
2993 /// vector of zero or undef vector.
2994 static SDOperand getShuffleVectorZeroOrUndef(SDOperand V2, MVT::ValueType VT,
2995                                              unsigned NumElems, unsigned Idx,
2996                                              bool isZero, SelectionDAG &DAG) {
2997   SDOperand V1 = isZero ? getZeroVector(VT, DAG) : DAG.getNode(ISD::UNDEF, VT);
2998   MVT::ValueType MaskVT = MVT::getIntVectorWithNumElements(NumElems);
2999   MVT::ValueType EVT = MVT::getVectorElementType(MaskVT);
3000   SDOperand Zero = DAG.getConstant(0, EVT);
3001   SmallVector<SDOperand, 8> MaskVec(NumElems, Zero);
3002   MaskVec[Idx] = DAG.getConstant(NumElems, EVT);
3003   SDOperand Mask = DAG.getNode(ISD::BUILD_VECTOR, MaskVT,
3004                                &MaskVec[0], MaskVec.size());
3005   return DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V1, V2, Mask);
3006 }
3007
3008 /// LowerBuildVectorv16i8 - Custom lower build_vector of v16i8.
3009 ///
3010 static SDOperand LowerBuildVectorv16i8(SDOperand Op, unsigned NonZeros,
3011                                        unsigned NumNonZero, unsigned NumZero,
3012                                        SelectionDAG &DAG, TargetLowering &TLI) {
3013   if (NumNonZero > 8)
3014     return SDOperand();
3015
3016   SDOperand V(0, 0);
3017   bool First = true;
3018   for (unsigned i = 0; i < 16; ++i) {
3019     bool ThisIsNonZero = (NonZeros & (1 << i)) != 0;
3020     if (ThisIsNonZero && First) {
3021       if (NumZero)
3022         V = getZeroVector(MVT::v8i16, DAG);
3023       else
3024         V = DAG.getNode(ISD::UNDEF, MVT::v8i16);
3025       First = false;
3026     }
3027
3028     if ((i & 1) != 0) {
3029       SDOperand ThisElt(0, 0), LastElt(0, 0);
3030       bool LastIsNonZero = (NonZeros & (1 << (i-1))) != 0;
3031       if (LastIsNonZero) {
3032         LastElt = DAG.getNode(ISD::ZERO_EXTEND, MVT::i16, Op.getOperand(i-1));
3033       }
3034       if (ThisIsNonZero) {
3035         ThisElt = DAG.getNode(ISD::ZERO_EXTEND, MVT::i16, Op.getOperand(i));
3036         ThisElt = DAG.getNode(ISD::SHL, MVT::i16,
3037                               ThisElt, DAG.getConstant(8, MVT::i8));
3038         if (LastIsNonZero)
3039           ThisElt = DAG.getNode(ISD::OR, MVT::i16, ThisElt, LastElt);
3040       } else
3041         ThisElt = LastElt;
3042
3043       if (ThisElt.Val)
3044         V = DAG.getNode(ISD::INSERT_VECTOR_ELT, MVT::v8i16, V, ThisElt,
3045                         DAG.getConstant(i/2, TLI.getPointerTy()));
3046     }
3047   }
3048
3049   return DAG.getNode(ISD::BIT_CONVERT, MVT::v16i8, V);
3050 }
3051
3052 /// LowerBuildVectorv8i16 - Custom lower build_vector of v8i16.
3053 ///
3054 static SDOperand LowerBuildVectorv8i16(SDOperand Op, unsigned NonZeros,
3055                                        unsigned NumNonZero, unsigned NumZero,
3056                                        SelectionDAG &DAG, TargetLowering &TLI) {
3057   if (NumNonZero > 4)
3058     return SDOperand();
3059
3060   SDOperand V(0, 0);
3061   bool First = true;
3062   for (unsigned i = 0; i < 8; ++i) {
3063     bool isNonZero = (NonZeros & (1 << i)) != 0;
3064     if (isNonZero) {
3065       if (First) {
3066         if (NumZero)
3067           V = getZeroVector(MVT::v8i16, DAG);
3068         else
3069           V = DAG.getNode(ISD::UNDEF, MVT::v8i16);
3070         First = false;
3071       }
3072       V = DAG.getNode(ISD::INSERT_VECTOR_ELT, MVT::v8i16, V, Op.getOperand(i),
3073                       DAG.getConstant(i, TLI.getPointerTy()));
3074     }
3075   }
3076
3077   return V;
3078 }
3079
3080 SDOperand
3081 X86TargetLowering::LowerBUILD_VECTOR(SDOperand Op, SelectionDAG &DAG) {
3082   // All zero's are handled with pxor.
3083   if (ISD::isBuildVectorAllZeros(Op.Val))
3084     return Op;
3085
3086   // All one's are handled with pcmpeqd.
3087   if (ISD::isBuildVectorAllOnes(Op.Val))
3088     return Op;
3089
3090   MVT::ValueType VT = Op.getValueType();
3091   MVT::ValueType EVT = MVT::getVectorElementType(VT);
3092   unsigned EVTBits = MVT::getSizeInBits(EVT);
3093
3094   unsigned NumElems = Op.getNumOperands();
3095   unsigned NumZero  = 0;
3096   unsigned NumNonZero = 0;
3097   unsigned NonZeros = 0;
3098   unsigned NumNonZeroImms = 0;
3099   std::set<SDOperand> Values;
3100   for (unsigned i = 0; i < NumElems; ++i) {
3101     SDOperand Elt = Op.getOperand(i);
3102     if (Elt.getOpcode() != ISD::UNDEF) {
3103       Values.insert(Elt);
3104       if (isZeroNode(Elt))
3105         NumZero++;
3106       else {
3107         NonZeros |= (1 << i);
3108         NumNonZero++;
3109         if (Elt.getOpcode() == ISD::Constant ||
3110             Elt.getOpcode() == ISD::ConstantFP)
3111           NumNonZeroImms++;
3112       }
3113     }
3114   }
3115
3116   if (NumNonZero == 0) {
3117     if (NumZero == 0)
3118       // All undef vector. Return an UNDEF.
3119       return DAG.getNode(ISD::UNDEF, VT);
3120     else
3121       // A mix of zero and undef. Return a zero vector.
3122       return getZeroVector(VT, DAG);
3123   }
3124
3125   // Splat is obviously ok. Let legalizer expand it to a shuffle.
3126   if (Values.size() == 1)
3127     return SDOperand();
3128
3129   // Special case for single non-zero element.
3130   if (NumNonZero == 1) {
3131     unsigned Idx = CountTrailingZeros_32(NonZeros);
3132     SDOperand Item = Op.getOperand(Idx);
3133     Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, VT, Item);
3134     if (Idx == 0)
3135       // Turn it into a MOVL (i.e. movss, movsd, or movd) to a zero vector.
3136       return getShuffleVectorZeroOrUndef(Item, VT, NumElems, Idx,
3137                                          NumZero > 0, DAG);
3138
3139     if (EVTBits == 32) {
3140       // Turn it into a shuffle of zero and zero-extended scalar to vector.
3141       Item = getShuffleVectorZeroOrUndef(Item, VT, NumElems, 0, NumZero > 0,
3142                                          DAG);
3143       MVT::ValueType MaskVT  = MVT::getIntVectorWithNumElements(NumElems);
3144       MVT::ValueType MaskEVT = MVT::getVectorElementType(MaskVT);
3145       SmallVector<SDOperand, 8> MaskVec;
3146       for (unsigned i = 0; i < NumElems; i++)
3147         MaskVec.push_back(DAG.getConstant((i == Idx) ? 0 : 1, MaskEVT));
3148       SDOperand Mask = DAG.getNode(ISD::BUILD_VECTOR, MaskVT,
3149                                    &MaskVec[0], MaskVec.size());
3150       return DAG.getNode(ISD::VECTOR_SHUFFLE, VT, Item,
3151                          DAG.getNode(ISD::UNDEF, VT), Mask);
3152     }
3153   }
3154
3155   // A vector full of immediates; various special cases are already
3156   // handled, so this is best done with a single constant-pool load.
3157   if (NumNonZero == NumNonZeroImms)
3158     return SDOperand();
3159
3160   // Let legalizer expand 2-wide build_vectors.
3161   if (EVTBits == 64)
3162     return SDOperand();
3163
3164   // If element VT is < 32 bits, convert it to inserts into a zero vector.
3165   if (EVTBits == 8 && NumElems == 16) {
3166     SDOperand V = LowerBuildVectorv16i8(Op, NonZeros,NumNonZero,NumZero, DAG,
3167                                         *this);
3168     if (V.Val) return V;
3169   }
3170
3171   if (EVTBits == 16 && NumElems == 8) {
3172     SDOperand V = LowerBuildVectorv8i16(Op, NonZeros,NumNonZero,NumZero, DAG,
3173                                         *this);
3174     if (V.Val) return V;
3175   }
3176
3177   // If element VT is == 32 bits, turn it into a number of shuffles.
3178   SmallVector<SDOperand, 8> V;
3179   V.resize(NumElems);
3180   if (NumElems == 4 && NumZero > 0) {
3181     for (unsigned i = 0; i < 4; ++i) {
3182       bool isZero = !(NonZeros & (1 << i));
3183       if (isZero)
3184         V[i] = getZeroVector(VT, DAG);
3185       else
3186         V[i] = DAG.getNode(ISD::SCALAR_TO_VECTOR, VT, Op.getOperand(i));
3187     }
3188
3189     for (unsigned i = 0; i < 2; ++i) {
3190       switch ((NonZeros & (0x3 << i*2)) >> (i*2)) {
3191         default: break;
3192         case 0:
3193           V[i] = V[i*2];  // Must be a zero vector.
3194           break;
3195         case 1:
3196           V[i] = DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V[i*2+1], V[i*2],
3197                              getMOVLMask(NumElems, DAG));
3198           break;
3199         case 2:
3200           V[i] = DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V[i*2], V[i*2+1],
3201                              getMOVLMask(NumElems, DAG));
3202           break;
3203         case 3:
3204           V[i] = DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V[i*2], V[i*2+1],
3205                              getUnpacklMask(NumElems, DAG));
3206           break;
3207       }
3208     }
3209
3210     // Take advantage of the fact GR32 to VR128 scalar_to_vector (i.e. movd)
3211     // clears the upper bits.
3212     // FIXME: we can do the same for v4f32 case when we know both parts of
3213     // the lower half come from scalar_to_vector (loadf32). We should do
3214     // that in post legalizer dag combiner with target specific hooks.
3215     if (MVT::isInteger(EVT) && (NonZeros & (0x3 << 2)) == 0)
3216       return V[0];
3217     MVT::ValueType MaskVT = MVT::getIntVectorWithNumElements(NumElems);
3218     MVT::ValueType EVT = MVT::getVectorElementType(MaskVT);
3219     SmallVector<SDOperand, 8> MaskVec;
3220     bool Reverse = (NonZeros & 0x3) == 2;
3221     for (unsigned i = 0; i < 2; ++i)
3222       if (Reverse)
3223         MaskVec.push_back(DAG.getConstant(1-i, EVT));
3224       else
3225         MaskVec.push_back(DAG.getConstant(i, EVT));
3226     Reverse = ((NonZeros & (0x3 << 2)) >> 2) == 2;
3227     for (unsigned i = 0; i < 2; ++i)
3228       if (Reverse)
3229         MaskVec.push_back(DAG.getConstant(1-i+NumElems, EVT));
3230       else
3231         MaskVec.push_back(DAG.getConstant(i+NumElems, EVT));
3232     SDOperand ShufMask = DAG.getNode(ISD::BUILD_VECTOR, MaskVT,
3233                                      &MaskVec[0], MaskVec.size());
3234     return DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V[0], V[1], ShufMask);
3235   }
3236
3237   if (Values.size() > 2) {
3238     // Expand into a number of unpckl*.
3239     // e.g. for v4f32
3240     //   Step 1: unpcklps 0, 2 ==> X: <?, ?, 2, 0>
3241     //         : unpcklps 1, 3 ==> Y: <?, ?, 3, 1>
3242     //   Step 2: unpcklps X, Y ==>    <3, 2, 1, 0>
3243     SDOperand UnpckMask = getUnpacklMask(NumElems, DAG);
3244     for (unsigned i = 0; i < NumElems; ++i)
3245       V[i] = DAG.getNode(ISD::SCALAR_TO_VECTOR, VT, Op.getOperand(i));
3246     NumElems >>= 1;
3247     while (NumElems != 0) {
3248       for (unsigned i = 0; i < NumElems; ++i)
3249         V[i] = DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V[i], V[i + NumElems],
3250                            UnpckMask);
3251       NumElems >>= 1;
3252     }
3253     return V[0];
3254   }
3255
3256   return SDOperand();
3257 }
3258
3259 SDOperand
3260 X86TargetLowering::LowerVECTOR_SHUFFLE(SDOperand Op, SelectionDAG &DAG) {
3261   SDOperand V1 = Op.getOperand(0);
3262   SDOperand V2 = Op.getOperand(1);
3263   SDOperand PermMask = Op.getOperand(2);
3264   MVT::ValueType VT = Op.getValueType();
3265   unsigned NumElems = PermMask.getNumOperands();
3266   bool V1IsUndef = V1.getOpcode() == ISD::UNDEF;
3267   bool V2IsUndef = V2.getOpcode() == ISD::UNDEF;
3268   bool V1IsSplat = false;
3269   bool V2IsSplat = false;
3270
3271   if (isUndefShuffle(Op.Val))
3272     return DAG.getNode(ISD::UNDEF, VT);
3273
3274   if (isZeroShuffle(Op.Val))
3275     return getZeroVector(VT, DAG);
3276
3277   if (isIdentityMask(PermMask.Val))
3278     return V1;
3279   else if (isIdentityMask(PermMask.Val, true))
3280     return V2;
3281
3282   if (isSplatMask(PermMask.Val)) {
3283     if (NumElems <= 4) return Op;
3284     // Promote it to a v4i32 splat.
3285     return PromoteSplat(Op, DAG);
3286   }
3287
3288   if (X86::isMOVLMask(PermMask.Val))
3289     return (V1IsUndef) ? V2 : Op;
3290
3291   if (X86::isMOVSHDUPMask(PermMask.Val) ||
3292       X86::isMOVSLDUPMask(PermMask.Val) ||
3293       X86::isMOVHLPSMask(PermMask.Val) ||
3294       X86::isMOVHPMask(PermMask.Val) ||
3295       X86::isMOVLPMask(PermMask.Val))
3296     return Op;
3297
3298   if (ShouldXformToMOVHLPS(PermMask.Val) ||
3299       ShouldXformToMOVLP(V1.Val, V2.Val, PermMask.Val))
3300     return CommuteVectorShuffle(Op, V1, V2, PermMask, DAG);
3301
3302   bool Commuted = false;
3303   V1IsSplat = isSplatVector(V1.Val);
3304   V2IsSplat = isSplatVector(V2.Val);
3305   if ((V1IsSplat || V1IsUndef) && !(V2IsSplat || V2IsUndef)) {
3306     Op = CommuteVectorShuffle(Op, V1, V2, PermMask, DAG);
3307     std::swap(V1IsSplat, V2IsSplat);
3308     std::swap(V1IsUndef, V2IsUndef);
3309     Commuted = true;
3310   }
3311
3312   if (isCommutedMOVL(PermMask.Val, V2IsSplat, V2IsUndef)) {
3313     if (V2IsUndef) return V1;
3314     Op = CommuteVectorShuffle(Op, V1, V2, PermMask, DAG);
3315     if (V2IsSplat) {
3316       // V2 is a splat, so the mask may be malformed. That is, it may point
3317       // to any V2 element. The instruction selectior won't like this. Get
3318       // a corrected mask and commute to form a proper MOVS{S|D}.
3319       SDOperand NewMask = getMOVLMask(NumElems, DAG);
3320       if (NewMask.Val != PermMask.Val)
3321         Op = DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V1, V2, NewMask);
3322     }
3323     return Op;
3324   }
3325
3326   if (X86::isUNPCKL_v_undef_Mask(PermMask.Val) ||
3327       X86::isUNPCKH_v_undef_Mask(PermMask.Val) ||
3328       X86::isUNPCKLMask(PermMask.Val) ||
3329       X86::isUNPCKHMask(PermMask.Val))
3330     return Op;
3331
3332   if (V2IsSplat) {
3333     // Normalize mask so all entries that point to V2 points to its first
3334     // element then try to match unpck{h|l} again. If match, return a
3335     // new vector_shuffle with the corrected mask.
3336     SDOperand NewMask = NormalizeMask(PermMask, DAG);
3337     if (NewMask.Val != PermMask.Val) {
3338       if (X86::isUNPCKLMask(PermMask.Val, true)) {
3339         SDOperand NewMask = getUnpacklMask(NumElems, DAG);
3340         return DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V1, V2, NewMask);
3341       } else if (X86::isUNPCKHMask(PermMask.Val, true)) {
3342         SDOperand NewMask = getUnpackhMask(NumElems, DAG);
3343         return DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V1, V2, NewMask);
3344       }
3345     }
3346   }
3347
3348   // Normalize the node to match x86 shuffle ops if needed
3349   if (V2.getOpcode() != ISD::UNDEF && isCommutedSHUFP(PermMask.Val))
3350       Op = CommuteVectorShuffle(Op, V1, V2, PermMask, DAG);
3351
3352   if (Commuted) {
3353     // Commute is back and try unpck* again.
3354     Op = CommuteVectorShuffle(Op, V1, V2, PermMask, DAG);
3355     if (X86::isUNPCKL_v_undef_Mask(PermMask.Val) ||
3356         X86::isUNPCKH_v_undef_Mask(PermMask.Val) ||
3357         X86::isUNPCKLMask(PermMask.Val) ||
3358         X86::isUNPCKHMask(PermMask.Val))
3359       return Op;
3360   }
3361
3362   // If VT is integer, try PSHUF* first, then SHUFP*.
3363   if (MVT::isInteger(VT)) {
3364     // MMX doesn't have PSHUFD; it does have PSHUFW. While it's theoretically
3365     // possible to shuffle a v2i32 using PSHUFW, that's not yet implemented.
3366     if (((MVT::getSizeInBits(VT) != 64 || NumElems == 4) &&
3367          X86::isPSHUFDMask(PermMask.Val)) ||
3368         X86::isPSHUFHWMask(PermMask.Val) ||
3369         X86::isPSHUFLWMask(PermMask.Val)) {
3370       if (V2.getOpcode() != ISD::UNDEF)
3371         return DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V1,
3372                            DAG.getNode(ISD::UNDEF, V1.getValueType()),PermMask);
3373       return Op;
3374     }
3375
3376     if (X86::isSHUFPMask(PermMask.Val) &&
3377         MVT::getSizeInBits(VT) != 64)    // Don't do this for MMX.
3378       return Op;
3379
3380     // Handle v8i16 shuffle high / low shuffle node pair.
3381     if (VT == MVT::v8i16 && isPSHUFHW_PSHUFLWMask(PermMask.Val)) {
3382       MVT::ValueType MaskVT = MVT::getIntVectorWithNumElements(NumElems);
3383       MVT::ValueType BaseVT = MVT::getVectorElementType(MaskVT);
3384       SmallVector<SDOperand, 8> MaskVec;
3385       for (unsigned i = 0; i != 4; ++i)
3386         MaskVec.push_back(PermMask.getOperand(i));
3387       for (unsigned i = 4; i != 8; ++i)
3388         MaskVec.push_back(DAG.getConstant(i, BaseVT));
3389       SDOperand Mask = DAG.getNode(ISD::BUILD_VECTOR, MaskVT,
3390                                    &MaskVec[0], MaskVec.size());
3391       V1 = DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V1, V2, Mask);
3392       MaskVec.clear();
3393       for (unsigned i = 0; i != 4; ++i)
3394         MaskVec.push_back(DAG.getConstant(i, BaseVT));
3395       for (unsigned i = 4; i != 8; ++i)
3396         MaskVec.push_back(PermMask.getOperand(i));
3397       Mask = DAG.getNode(ISD::BUILD_VECTOR, MaskVT, &MaskVec[0],MaskVec.size());
3398       return DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V1, V2, Mask);
3399     }
3400   } else {
3401     // Floating point cases in the other order.
3402     if (X86::isSHUFPMask(PermMask.Val))
3403       return Op;
3404     if (X86::isPSHUFDMask(PermMask.Val) ||
3405         X86::isPSHUFHWMask(PermMask.Val) ||
3406         X86::isPSHUFLWMask(PermMask.Val)) {
3407       if (V2.getOpcode() != ISD::UNDEF)
3408         return DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V1,
3409                            DAG.getNode(ISD::UNDEF, V1.getValueType()),PermMask);
3410       return Op;
3411     }
3412   }
3413
3414   if (NumElems == 4 &&
3415       // Don't do this for MMX.
3416       MVT::getSizeInBits(VT) != 64) {
3417     MVT::ValueType MaskVT = PermMask.getValueType();
3418     MVT::ValueType MaskEVT = MVT::getVectorElementType(MaskVT);
3419     SmallVector<std::pair<int, int>, 8> Locs;
3420     Locs.reserve(NumElems);
3421     SmallVector<SDOperand, 8> Mask1(NumElems, DAG.getNode(ISD::UNDEF, MaskEVT));
3422     SmallVector<SDOperand, 8> Mask2(NumElems, DAG.getNode(ISD::UNDEF, MaskEVT));
3423     unsigned NumHi = 0;
3424     unsigned NumLo = 0;
3425     // If no more than two elements come from either vector. This can be
3426     // implemented with two shuffles. First shuffle gather the elements.
3427     // The second shuffle, which takes the first shuffle as both of its
3428     // vector operands, put the elements into the right order.
3429     for (unsigned i = 0; i != NumElems; ++i) {
3430       SDOperand Elt = PermMask.getOperand(i);
3431       if (Elt.getOpcode() == ISD::UNDEF) {
3432         Locs[i] = std::make_pair(-1, -1);
3433       } else {
3434         unsigned Val = cast<ConstantSDNode>(Elt)->getValue();
3435         if (Val < NumElems) {
3436           Locs[i] = std::make_pair(0, NumLo);
3437           Mask1[NumLo] = Elt;
3438           NumLo++;
3439         } else {
3440           Locs[i] = std::make_pair(1, NumHi);
3441           if (2+NumHi < NumElems)
3442             Mask1[2+NumHi] = Elt;
3443           NumHi++;
3444         }
3445       }
3446     }
3447     if (NumLo <= 2 && NumHi <= 2) {
3448       V1 = DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V1, V2,
3449                        DAG.getNode(ISD::BUILD_VECTOR, MaskVT,
3450                                    &Mask1[0], Mask1.size()));
3451       for (unsigned i = 0; i != NumElems; ++i) {
3452         if (Locs[i].first == -1)
3453           continue;
3454         else {
3455           unsigned Idx = (i < NumElems/2) ? 0 : NumElems;
3456           Idx += Locs[i].first * (NumElems/2) + Locs[i].second;
3457           Mask2[i] = DAG.getConstant(Idx, MaskEVT);
3458         }
3459       }
3460
3461       return DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V1, V1,
3462                          DAG.getNode(ISD::BUILD_VECTOR, MaskVT,
3463                                      &Mask2[0], Mask2.size()));
3464     }
3465
3466     // Break it into (shuffle shuffle_hi, shuffle_lo).
3467     Locs.clear();
3468     SmallVector<SDOperand,8> LoMask(NumElems, DAG.getNode(ISD::UNDEF, MaskEVT));
3469     SmallVector<SDOperand,8> HiMask(NumElems, DAG.getNode(ISD::UNDEF, MaskEVT));
3470     SmallVector<SDOperand,8> *MaskPtr = &LoMask;
3471     unsigned MaskIdx = 0;
3472     unsigned LoIdx = 0;
3473     unsigned HiIdx = NumElems/2;
3474     for (unsigned i = 0; i != NumElems; ++i) {
3475       if (i == NumElems/2) {
3476         MaskPtr = &HiMask;
3477         MaskIdx = 1;
3478         LoIdx = 0;
3479         HiIdx = NumElems/2;
3480       }
3481       SDOperand Elt = PermMask.getOperand(i);
3482       if (Elt.getOpcode() == ISD::UNDEF) {
3483         Locs[i] = std::make_pair(-1, -1);
3484       } else if (cast<ConstantSDNode>(Elt)->getValue() < NumElems) {
3485         Locs[i] = std::make_pair(MaskIdx, LoIdx);
3486         (*MaskPtr)[LoIdx] = Elt;
3487         LoIdx++;
3488       } else {
3489         Locs[i] = std::make_pair(MaskIdx, HiIdx);
3490         (*MaskPtr)[HiIdx] = Elt;
3491         HiIdx++;
3492       }
3493     }
3494
3495     SDOperand LoShuffle =
3496       DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V1, V2,
3497                   DAG.getNode(ISD::BUILD_VECTOR, MaskVT,
3498                               &LoMask[0], LoMask.size()));
3499     SDOperand HiShuffle =
3500       DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V1, V2,
3501                   DAG.getNode(ISD::BUILD_VECTOR, MaskVT,
3502                               &HiMask[0], HiMask.size()));
3503     SmallVector<SDOperand, 8> MaskOps;
3504     for (unsigned i = 0; i != NumElems; ++i) {
3505       if (Locs[i].first == -1) {
3506         MaskOps.push_back(DAG.getNode(ISD::UNDEF, MaskEVT));
3507       } else {
3508         unsigned Idx = Locs[i].first * NumElems + Locs[i].second;
3509         MaskOps.push_back(DAG.getConstant(Idx, MaskEVT));
3510       }
3511     }
3512     return DAG.getNode(ISD::VECTOR_SHUFFLE, VT, LoShuffle, HiShuffle,
3513                        DAG.getNode(ISD::BUILD_VECTOR, MaskVT,
3514                                    &MaskOps[0], MaskOps.size()));
3515   }
3516
3517   return SDOperand();
3518 }
3519
3520 SDOperand
3521 X86TargetLowering::LowerEXTRACT_VECTOR_ELT(SDOperand Op, SelectionDAG &DAG) {
3522   if (!isa<ConstantSDNode>(Op.getOperand(1)))
3523     return SDOperand();
3524
3525   MVT::ValueType VT = Op.getValueType();
3526   // TODO: handle v16i8.
3527   if (MVT::getSizeInBits(VT) == 16) {
3528     // Transform it so it match pextrw which produces a 32-bit result.
3529     MVT::ValueType EVT = (MVT::ValueType)(VT+1);
3530     SDOperand Extract = DAG.getNode(X86ISD::PEXTRW, EVT,
3531                                     Op.getOperand(0), Op.getOperand(1));
3532     SDOperand Assert  = DAG.getNode(ISD::AssertZext, EVT, Extract,
3533                                     DAG.getValueType(VT));
3534     return DAG.getNode(ISD::TRUNCATE, VT, Assert);
3535   } else if (MVT::getSizeInBits(VT) == 32) {
3536     SDOperand Vec = Op.getOperand(0);
3537     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getValue();
3538     if (Idx == 0)
3539       return Op;
3540     // SHUFPS the element to the lowest double word, then movss.
3541     MVT::ValueType MaskVT = MVT::getIntVectorWithNumElements(4);
3542     SmallVector<SDOperand, 8> IdxVec;
3543     IdxVec.
3544       push_back(DAG.getConstant(Idx, MVT::getVectorElementType(MaskVT)));
3545     IdxVec.
3546       push_back(DAG.getNode(ISD::UNDEF, MVT::getVectorElementType(MaskVT)));
3547     IdxVec.
3548       push_back(DAG.getNode(ISD::UNDEF, MVT::getVectorElementType(MaskVT)));
3549     IdxVec.
3550       push_back(DAG.getNode(ISD::UNDEF, MVT::getVectorElementType(MaskVT)));
3551     SDOperand Mask = DAG.getNode(ISD::BUILD_VECTOR, MaskVT,
3552                                  &IdxVec[0], IdxVec.size());
3553     Vec = DAG.getNode(ISD::VECTOR_SHUFFLE, Vec.getValueType(),
3554                       Vec, DAG.getNode(ISD::UNDEF, Vec.getValueType()), Mask);
3555     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, VT, Vec,
3556                        DAG.getConstant(0, getPointerTy()));
3557   } else if (MVT::getSizeInBits(VT) == 64) {
3558     SDOperand Vec = Op.getOperand(0);
3559     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getValue();
3560     if (Idx == 0)
3561       return Op;
3562
3563     // UNPCKHPD the element to the lowest double word, then movsd.
3564     // Note if the lower 64 bits of the result of the UNPCKHPD is then stored
3565     // to a f64mem, the whole operation is folded into a single MOVHPDmr.
3566     MVT::ValueType MaskVT = MVT::getIntVectorWithNumElements(4);
3567     SmallVector<SDOperand, 8> IdxVec;
3568     IdxVec.push_back(DAG.getConstant(1, MVT::getVectorElementType(MaskVT)));
3569     IdxVec.
3570       push_back(DAG.getNode(ISD::UNDEF, MVT::getVectorElementType(MaskVT)));
3571     SDOperand Mask = DAG.getNode(ISD::BUILD_VECTOR, MaskVT,
3572                                  &IdxVec[0], IdxVec.size());
3573     Vec = DAG.getNode(ISD::VECTOR_SHUFFLE, Vec.getValueType(),
3574                       Vec, DAG.getNode(ISD::UNDEF, Vec.getValueType()), Mask);
3575     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, VT, Vec,
3576                        DAG.getConstant(0, getPointerTy()));
3577   }
3578
3579   return SDOperand();
3580 }
3581
3582 SDOperand
3583 X86TargetLowering::LowerINSERT_VECTOR_ELT(SDOperand Op, SelectionDAG &DAG) {
3584   // Transform it so it match pinsrw which expects a 16-bit value in a GR32
3585   // as its second argument.
3586   MVT::ValueType VT = Op.getValueType();
3587   MVT::ValueType BaseVT = MVT::getVectorElementType(VT);
3588   SDOperand N0 = Op.getOperand(0);
3589   SDOperand N1 = Op.getOperand(1);
3590   SDOperand N2 = Op.getOperand(2);
3591   if (MVT::getSizeInBits(BaseVT) == 16) {
3592     if (N1.getValueType() != MVT::i32)
3593       N1 = DAG.getNode(ISD::ANY_EXTEND, MVT::i32, N1);
3594     if (N2.getValueType() != MVT::i32)
3595       N2 = DAG.getConstant(cast<ConstantSDNode>(N2)->getValue(),getPointerTy());
3596     return DAG.getNode(X86ISD::PINSRW, VT, N0, N1, N2);
3597   } else if (MVT::getSizeInBits(BaseVT) == 32) {
3598     unsigned Idx = cast<ConstantSDNode>(N2)->getValue();
3599     if (Idx == 0) {
3600       // Use a movss.
3601       N1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, VT, N1);
3602       MVT::ValueType MaskVT = MVT::getIntVectorWithNumElements(4);
3603       MVT::ValueType BaseVT = MVT::getVectorElementType(MaskVT);
3604       SmallVector<SDOperand, 8> MaskVec;
3605       MaskVec.push_back(DAG.getConstant(4, BaseVT));
3606       for (unsigned i = 1; i <= 3; ++i)
3607         MaskVec.push_back(DAG.getConstant(i, BaseVT));
3608       return DAG.getNode(ISD::VECTOR_SHUFFLE, VT, N0, N1,
3609                          DAG.getNode(ISD::BUILD_VECTOR, MaskVT,
3610                                      &MaskVec[0], MaskVec.size()));
3611     } else {
3612       // Use two pinsrw instructions to insert a 32 bit value.
3613       Idx <<= 1;
3614       if (MVT::isFloatingPoint(N1.getValueType())) {
3615         N1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, MVT::v4f32, N1);
3616         N1 = DAG.getNode(ISD::BIT_CONVERT, MVT::v4i32, N1);
3617         N1 = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, MVT::i32, N1,
3618                          DAG.getConstant(0, getPointerTy()));
3619       }
3620       N0 = DAG.getNode(ISD::BIT_CONVERT, MVT::v8i16, N0);
3621       N0 = DAG.getNode(X86ISD::PINSRW, MVT::v8i16, N0, N1,
3622                        DAG.getConstant(Idx, getPointerTy()));
3623       N1 = DAG.getNode(ISD::SRL, MVT::i32, N1, DAG.getConstant(16, MVT::i8));
3624       N0 = DAG.getNode(X86ISD::PINSRW, MVT::v8i16, N0, N1,
3625                        DAG.getConstant(Idx+1, getPointerTy()));
3626       return DAG.getNode(ISD::BIT_CONVERT, VT, N0);
3627     }
3628   }
3629
3630   return SDOperand();
3631 }
3632
3633 SDOperand
3634 X86TargetLowering::LowerSCALAR_TO_VECTOR(SDOperand Op, SelectionDAG &DAG) {
3635   SDOperand AnyExt = DAG.getNode(ISD::ANY_EXTEND, MVT::i32, Op.getOperand(0));
3636   return DAG.getNode(X86ISD::S2VEC, Op.getValueType(), AnyExt);
3637 }
3638
3639 // ConstantPool, JumpTable, GlobalAddress, and ExternalSymbol are lowered as
3640 // their target countpart wrapped in the X86ISD::Wrapper node. Suppose N is
3641 // one of the above mentioned nodes. It has to be wrapped because otherwise
3642 // Select(N) returns N. So the raw TargetGlobalAddress nodes, etc. can only
3643 // be used to form addressing mode. These wrapped nodes will be selected
3644 // into MOV32ri.
3645 SDOperand
3646 X86TargetLowering::LowerConstantPool(SDOperand Op, SelectionDAG &DAG) {
3647   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
3648   SDOperand Result = DAG.getTargetConstantPool(CP->getConstVal(),
3649                                                getPointerTy(),
3650                                                CP->getAlignment());
3651   Result = DAG.getNode(X86ISD::Wrapper, getPointerTy(), Result);
3652   // With PIC, the address is actually $g + Offset.
3653   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
3654       !Subtarget->isPICStyleRIPRel()) {
3655     Result = DAG.getNode(ISD::ADD, getPointerTy(),
3656                          DAG.getNode(X86ISD::GlobalBaseReg, getPointerTy()),
3657                          Result);
3658   }
3659
3660   return Result;
3661 }
3662
3663 SDOperand
3664 X86TargetLowering::LowerGlobalAddress(SDOperand Op, SelectionDAG &DAG) {
3665   GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
3666   SDOperand Result = DAG.getTargetGlobalAddress(GV, getPointerTy());
3667   Result = DAG.getNode(X86ISD::Wrapper, getPointerTy(), Result);
3668   // With PIC, the address is actually $g + Offset.
3669   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
3670       !Subtarget->isPICStyleRIPRel()) {
3671     Result = DAG.getNode(ISD::ADD, getPointerTy(),
3672                          DAG.getNode(X86ISD::GlobalBaseReg, getPointerTy()),
3673                          Result);
3674   }
3675
3676   // For Darwin & Mingw32, external and weak symbols are indirect, so we want to
3677   // load the value at address GV, not the value of GV itself. This means that
3678   // the GlobalAddress must be in the base or index register of the address, not
3679   // the GV offset field. Platform check is inside GVRequiresExtraLoad() call
3680   // The same applies for external symbols during PIC codegen
3681   if (Subtarget->GVRequiresExtraLoad(GV, getTargetMachine(), false))
3682     Result = DAG.getLoad(getPointerTy(), DAG.getEntryNode(), Result, NULL, 0);
3683
3684   return Result;
3685 }
3686
3687 // Lower ISD::GlobalTLSAddress using the "general dynamic" model
3688 static SDOperand
3689 LowerToTLSGeneralDynamicModel(GlobalAddressSDNode *GA, SelectionDAG &DAG,
3690                               const MVT::ValueType PtrVT) {
3691   SDOperand InFlag;
3692   SDOperand Chain = DAG.getCopyToReg(DAG.getEntryNode(), X86::EBX,
3693                                      DAG.getNode(X86ISD::GlobalBaseReg,
3694                                                  PtrVT), InFlag);
3695   InFlag = Chain.getValue(1);
3696
3697   // emit leal symbol@TLSGD(,%ebx,1), %eax
3698   SDVTList NodeTys = DAG.getVTList(PtrVT, MVT::Other, MVT::Flag);
3699   SDOperand TGA = DAG.getTargetGlobalAddress(GA->getGlobal(),
3700                                              GA->getValueType(0),
3701                                              GA->getOffset());
3702   SDOperand Ops[] = { Chain,  TGA, InFlag };
3703   SDOperand Result = DAG.getNode(X86ISD::TLSADDR, NodeTys, Ops, 3);
3704   InFlag = Result.getValue(2);
3705   Chain = Result.getValue(1);
3706
3707   // call ___tls_get_addr. This function receives its argument in
3708   // the register EAX.
3709   Chain = DAG.getCopyToReg(Chain, X86::EAX, Result, InFlag);
3710   InFlag = Chain.getValue(1);
3711
3712   NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
3713   SDOperand Ops1[] = { Chain,
3714                       DAG.getTargetExternalSymbol("___tls_get_addr",
3715                                                   PtrVT),
3716                       DAG.getRegister(X86::EAX, PtrVT),
3717                       DAG.getRegister(X86::EBX, PtrVT),
3718                       InFlag };
3719   Chain = DAG.getNode(X86ISD::CALL, NodeTys, Ops1, 5);
3720   InFlag = Chain.getValue(1);
3721
3722   return DAG.getCopyFromReg(Chain, X86::EAX, PtrVT, InFlag);
3723 }
3724
3725 // Lower ISD::GlobalTLSAddress using the "initial exec" (for no-pic) or
3726 // "local exec" model.
3727 static SDOperand
3728 LowerToTLSExecModel(GlobalAddressSDNode *GA, SelectionDAG &DAG,
3729                          const MVT::ValueType PtrVT) {
3730   // Get the Thread Pointer
3731   SDOperand ThreadPointer = DAG.getNode(X86ISD::THREAD_POINTER, PtrVT);
3732   // emit "addl x@ntpoff,%eax" (local exec) or "addl x@indntpoff,%eax" (initial
3733   // exec)
3734   SDOperand TGA = DAG.getTargetGlobalAddress(GA->getGlobal(),
3735                                              GA->getValueType(0),
3736                                              GA->getOffset());
3737   SDOperand Offset = DAG.getNode(X86ISD::Wrapper, PtrVT, TGA);
3738
3739   if (GA->getGlobal()->isDeclaration()) // initial exec TLS model
3740     Offset = DAG.getLoad(PtrVT, DAG.getEntryNode(), Offset, NULL, 0);
3741
3742   // The address of the thread local variable is the add of the thread
3743   // pointer with the offset of the variable.
3744   return DAG.getNode(ISD::ADD, PtrVT, ThreadPointer, Offset);
3745 }
3746
3747 SDOperand
3748 X86TargetLowering::LowerGlobalTLSAddress(SDOperand Op, SelectionDAG &DAG) {
3749   // TODO: implement the "local dynamic" model
3750   // TODO: implement the "initial exec"model for pic executables
3751   assert(!Subtarget->is64Bit() && Subtarget->isTargetELF() &&
3752          "TLS not implemented for non-ELF and 64-bit targets");
3753   GlobalAddressSDNode *GA = cast<GlobalAddressSDNode>(Op);
3754   // If the relocation model is PIC, use the "General Dynamic" TLS Model,
3755   // otherwise use the "Local Exec"TLS Model
3756   if (getTargetMachine().getRelocationModel() == Reloc::PIC_)
3757     return LowerToTLSGeneralDynamicModel(GA, DAG, getPointerTy());
3758   else
3759     return LowerToTLSExecModel(GA, DAG, getPointerTy());
3760 }
3761
3762 SDOperand
3763 X86TargetLowering::LowerExternalSymbol(SDOperand Op, SelectionDAG &DAG) {
3764   const char *Sym = cast<ExternalSymbolSDNode>(Op)->getSymbol();
3765   SDOperand Result = DAG.getTargetExternalSymbol(Sym, getPointerTy());
3766   Result = DAG.getNode(X86ISD::Wrapper, getPointerTy(), Result);
3767   // With PIC, the address is actually $g + Offset.
3768   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
3769       !Subtarget->isPICStyleRIPRel()) {
3770     Result = DAG.getNode(ISD::ADD, getPointerTy(),
3771                          DAG.getNode(X86ISD::GlobalBaseReg, getPointerTy()),
3772                          Result);
3773   }
3774
3775   return Result;
3776 }
3777
3778 SDOperand X86TargetLowering::LowerJumpTable(SDOperand Op, SelectionDAG &DAG) {
3779   JumpTableSDNode *JT = cast<JumpTableSDNode>(Op);
3780   SDOperand Result = DAG.getTargetJumpTable(JT->getIndex(), getPointerTy());
3781   Result = DAG.getNode(X86ISD::Wrapper, getPointerTy(), Result);
3782   // With PIC, the address is actually $g + Offset.
3783   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
3784       !Subtarget->isPICStyleRIPRel()) {
3785     Result = DAG.getNode(ISD::ADD, getPointerTy(),
3786                          DAG.getNode(X86ISD::GlobalBaseReg, getPointerTy()),
3787                          Result);
3788   }
3789
3790   return Result;
3791 }
3792
3793 /// LowerShift - Lower SRA_PARTS and friends, which return two i32 values and
3794 /// take a 2 x i32 value to shift plus a shift amount.
3795 SDOperand X86TargetLowering::LowerShift(SDOperand Op, SelectionDAG &DAG) {
3796   assert(Op.getNumOperands() == 3 && Op.getValueType() == MVT::i32 &&
3797          "Not an i64 shift!");
3798   bool isSRA = Op.getOpcode() == ISD::SRA_PARTS;
3799   SDOperand ShOpLo = Op.getOperand(0);
3800   SDOperand ShOpHi = Op.getOperand(1);
3801   SDOperand ShAmt  = Op.getOperand(2);
3802   SDOperand Tmp1 = isSRA ?
3803     DAG.getNode(ISD::SRA, MVT::i32, ShOpHi, DAG.getConstant(31, MVT::i8)) :
3804     DAG.getConstant(0, MVT::i32);
3805
3806   SDOperand Tmp2, Tmp3;
3807   if (Op.getOpcode() == ISD::SHL_PARTS) {
3808     Tmp2 = DAG.getNode(X86ISD::SHLD, MVT::i32, ShOpHi, ShOpLo, ShAmt);
3809     Tmp3 = DAG.getNode(ISD::SHL, MVT::i32, ShOpLo, ShAmt);
3810   } else {
3811     Tmp2 = DAG.getNode(X86ISD::SHRD, MVT::i32, ShOpLo, ShOpHi, ShAmt);
3812     Tmp3 = DAG.getNode(isSRA ? ISD::SRA : ISD::SRL, MVT::i32, ShOpHi, ShAmt);
3813   }
3814
3815   const MVT::ValueType *VTs = DAG.getNodeValueTypes(MVT::Other, MVT::Flag);
3816   SDOperand AndNode = DAG.getNode(ISD::AND, MVT::i8, ShAmt,
3817                                   DAG.getConstant(32, MVT::i8));
3818   SDOperand Cond = DAG.getNode(X86ISD::CMP, MVT::i32,
3819                                AndNode, DAG.getConstant(0, MVT::i8));
3820
3821   SDOperand Hi, Lo;
3822   SDOperand CC = DAG.getConstant(X86::COND_NE, MVT::i8);
3823   VTs = DAG.getNodeValueTypes(MVT::i32, MVT::Flag);
3824   SmallVector<SDOperand, 4> Ops;
3825   if (Op.getOpcode() == ISD::SHL_PARTS) {
3826     Ops.push_back(Tmp2);
3827     Ops.push_back(Tmp3);
3828     Ops.push_back(CC);
3829     Ops.push_back(Cond);
3830     Hi = DAG.getNode(X86ISD::CMOV, MVT::i32, &Ops[0], Ops.size());
3831
3832     Ops.clear();
3833     Ops.push_back(Tmp3);
3834     Ops.push_back(Tmp1);
3835     Ops.push_back(CC);
3836     Ops.push_back(Cond);
3837     Lo = DAG.getNode(X86ISD::CMOV, MVT::i32, &Ops[0], Ops.size());
3838   } else {
3839     Ops.push_back(Tmp2);
3840     Ops.push_back(Tmp3);
3841     Ops.push_back(CC);
3842     Ops.push_back(Cond);
3843     Lo = DAG.getNode(X86ISD::CMOV, MVT::i32, &Ops[0], Ops.size());
3844
3845     Ops.clear();
3846     Ops.push_back(Tmp3);
3847     Ops.push_back(Tmp1);
3848     Ops.push_back(CC);
3849     Ops.push_back(Cond);
3850     Hi = DAG.getNode(X86ISD::CMOV, MVT::i32, &Ops[0], Ops.size());
3851   }
3852
3853   VTs = DAG.getNodeValueTypes(MVT::i32, MVT::i32);
3854   Ops.clear();
3855   Ops.push_back(Lo);
3856   Ops.push_back(Hi);
3857   return DAG.getNode(ISD::MERGE_VALUES, VTs, 2, &Ops[0], Ops.size());
3858 }
3859
3860 SDOperand X86TargetLowering::LowerSINT_TO_FP(SDOperand Op, SelectionDAG &DAG) {
3861   assert(Op.getOperand(0).getValueType() <= MVT::i64 &&
3862          Op.getOperand(0).getValueType() >= MVT::i16 &&
3863          "Unknown SINT_TO_FP to lower!");
3864
3865   SDOperand Result;
3866   MVT::ValueType SrcVT = Op.getOperand(0).getValueType();
3867   unsigned Size = MVT::getSizeInBits(SrcVT)/8;
3868   MachineFunction &MF = DAG.getMachineFunction();
3869   int SSFI = MF.getFrameInfo()->CreateStackObject(Size, Size);
3870   SDOperand StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
3871   SDOperand Chain = DAG.getStore(DAG.getEntryNode(), Op.getOperand(0),
3872                                  StackSlot, NULL, 0);
3873
3874   // These are really Legal; caller falls through into that case.
3875   if (SrcVT==MVT::i32 && Op.getValueType() == MVT::f32 && X86ScalarSSEf32)
3876     return Result;
3877   if (SrcVT==MVT::i32 && Op.getValueType() == MVT::f64 && X86ScalarSSEf64)
3878     return Result;
3879   if (SrcVT==MVT::i64 && Op.getValueType() != MVT::f80 &&
3880       Subtarget->is64Bit())
3881     return Result;
3882
3883   // Build the FILD
3884   SDVTList Tys;
3885   bool useSSE = (X86ScalarSSEf32 && Op.getValueType() == MVT::f32) ||
3886                 (X86ScalarSSEf64 && Op.getValueType() == MVT::f64);
3887   if (useSSE)
3888     Tys = DAG.getVTList(MVT::f64, MVT::Other, MVT::Flag);
3889   else
3890     Tys = DAG.getVTList(Op.getValueType(), MVT::Other);
3891   SmallVector<SDOperand, 8> Ops;
3892   Ops.push_back(Chain);
3893   Ops.push_back(StackSlot);
3894   Ops.push_back(DAG.getValueType(SrcVT));
3895   Result = DAG.getNode(useSSE ? X86ISD::FILD_FLAG :X86ISD::FILD,
3896                        Tys, &Ops[0], Ops.size());
3897
3898   if (useSSE) {
3899     Chain = Result.getValue(1);
3900     SDOperand InFlag = Result.getValue(2);
3901
3902     // FIXME: Currently the FST is flagged to the FILD_FLAG. This
3903     // shouldn't be necessary except that RFP cannot be live across
3904     // multiple blocks. When stackifier is fixed, they can be uncoupled.
3905     MachineFunction &MF = DAG.getMachineFunction();
3906     int SSFI = MF.getFrameInfo()->CreateStackObject(8, 8);
3907     SDOperand StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
3908     Tys = DAG.getVTList(MVT::Other);
3909     SmallVector<SDOperand, 8> Ops;
3910     Ops.push_back(Chain);
3911     Ops.push_back(Result);
3912     Ops.push_back(StackSlot);
3913     Ops.push_back(DAG.getValueType(Op.getValueType()));
3914     Ops.push_back(InFlag);
3915     Chain = DAG.getNode(X86ISD::FST, Tys, &Ops[0], Ops.size());
3916     Result = DAG.getLoad(Op.getValueType(), Chain, StackSlot, NULL, 0);
3917   }
3918
3919   return Result;
3920 }
3921
3922 SDOperand X86TargetLowering::LowerFP_TO_SINT(SDOperand Op, SelectionDAG &DAG) {
3923   assert(Op.getValueType() <= MVT::i64 && Op.getValueType() >= MVT::i16 &&
3924          "Unknown FP_TO_SINT to lower!");
3925   SDOperand Result;
3926
3927   // These are really Legal.
3928   if (Op.getValueType() == MVT::i32 &&
3929       X86ScalarSSEf32 && Op.getOperand(0).getValueType() == MVT::f32)
3930     return Result;
3931   if (Op.getValueType() == MVT::i32 &&
3932       X86ScalarSSEf64 && Op.getOperand(0).getValueType() == MVT::f64)
3933     return Result;
3934   if (Subtarget->is64Bit() &&
3935       Op.getValueType() == MVT::i64 &&
3936       Op.getOperand(0).getValueType() != MVT::f80)
3937     return Result;
3938
3939   // We lower FP->sint64 into FISTP64, followed by a load, all to a temporary
3940   // stack slot.
3941   MachineFunction &MF = DAG.getMachineFunction();
3942   unsigned MemSize = MVT::getSizeInBits(Op.getValueType())/8;
3943   int SSFI = MF.getFrameInfo()->CreateStackObject(MemSize, MemSize);
3944   SDOperand StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
3945   unsigned Opc;
3946   switch (Op.getValueType()) {
3947     default: assert(0 && "Invalid FP_TO_SINT to lower!");
3948     case MVT::i16: Opc = X86ISD::FP_TO_INT16_IN_MEM; break;
3949     case MVT::i32: Opc = X86ISD::FP_TO_INT32_IN_MEM; break;
3950     case MVT::i64: Opc = X86ISD::FP_TO_INT64_IN_MEM; break;
3951   }
3952
3953   SDOperand Chain = DAG.getEntryNode();
3954   SDOperand Value = Op.getOperand(0);
3955   if ((X86ScalarSSEf32 && Op.getOperand(0).getValueType() == MVT::f32) ||
3956       (X86ScalarSSEf64 && Op.getOperand(0).getValueType() == MVT::f64)) {
3957     assert(Op.getValueType() == MVT::i64 && "Invalid FP_TO_SINT to lower!");
3958     Chain = DAG.getStore(Chain, Value, StackSlot, NULL, 0);
3959     SDVTList Tys = DAG.getVTList(Op.getOperand(0).getValueType(), MVT::Other);
3960     SDOperand Ops[] = {
3961       Chain, StackSlot, DAG.getValueType(Op.getOperand(0).getValueType())
3962     };
3963     Value = DAG.getNode(X86ISD::FLD, Tys, Ops, 3);
3964     Chain = Value.getValue(1);
3965     SSFI = MF.getFrameInfo()->CreateStackObject(MemSize, MemSize);
3966     StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
3967   }
3968
3969   // Build the FP_TO_INT*_IN_MEM
3970   SDOperand Ops[] = { Chain, Value, StackSlot };
3971   SDOperand FIST = DAG.getNode(Opc, MVT::Other, Ops, 3);
3972
3973   // Load the result.  If this is an i64 load on an x86-32 host, expand the
3974   // load.
3975   if (Op.getValueType() != MVT::i64 || Subtarget->is64Bit())
3976     return DAG.getLoad(Op.getValueType(), FIST, StackSlot, NULL, 0);
3977
3978   SDOperand Lo = DAG.getLoad(MVT::i32, FIST, StackSlot, NULL, 0);
3979   StackSlot = DAG.getNode(ISD::ADD, StackSlot.getValueType(), StackSlot,
3980                           DAG.getConstant(StackSlot.getValueType(), 4));
3981   SDOperand Hi = DAG.getLoad(MVT::i32, FIST, StackSlot, NULL, 0);
3982
3983
3984   return DAG.getNode(ISD::BUILD_PAIR, MVT::i64, Lo, Hi);
3985 }
3986
3987 SDOperand X86TargetLowering::LowerFABS(SDOperand Op, SelectionDAG &DAG) {
3988   MVT::ValueType VT = Op.getValueType();
3989   MVT::ValueType EltVT = VT;
3990   if (MVT::isVector(VT))
3991     EltVT = MVT::getVectorElementType(VT);
3992   const Type *OpNTy =  MVT::getTypeForValueType(EltVT);
3993   std::vector<Constant*> CV;
3994   if (EltVT == MVT::f64) {
3995     Constant *C = ConstantFP::get(OpNTy, APFloat(APInt(64, ~(1ULL << 63))));
3996     CV.push_back(C);
3997     CV.push_back(C);
3998   } else {
3999     Constant *C = ConstantFP::get(OpNTy, APFloat(APInt(32, ~(1U << 31))));
4000     CV.push_back(C);
4001     CV.push_back(C);
4002     CV.push_back(C);
4003     CV.push_back(C);
4004   }
4005   Constant *C = ConstantVector::get(CV);
4006   SDOperand CPIdx = DAG.getConstantPool(C, getPointerTy(), 4);
4007   SDOperand Mask = DAG.getLoad(VT, DAG.getEntryNode(), CPIdx, NULL, 0,
4008                                false, 16);
4009   return DAG.getNode(X86ISD::FAND, VT, Op.getOperand(0), Mask);
4010 }
4011
4012 SDOperand X86TargetLowering::LowerFNEG(SDOperand Op, SelectionDAG &DAG) {
4013   MVT::ValueType VT = Op.getValueType();
4014   MVT::ValueType EltVT = VT;
4015   unsigned EltNum = 1;
4016   if (MVT::isVector(VT)) {
4017     EltVT = MVT::getVectorElementType(VT);
4018     EltNum = MVT::getVectorNumElements(VT);
4019   }
4020   const Type *OpNTy =  MVT::getTypeForValueType(EltVT);
4021   std::vector<Constant*> CV;
4022   if (EltVT == MVT::f64) {
4023     Constant *C = ConstantFP::get(OpNTy, APFloat(APInt(64, 1ULL << 63)));
4024     CV.push_back(C);
4025     CV.push_back(C);
4026   } else {
4027     Constant *C = ConstantFP::get(OpNTy, APFloat(APInt(32, 1U << 31)));
4028     CV.push_back(C);
4029     CV.push_back(C);
4030     CV.push_back(C);
4031     CV.push_back(C);
4032   }
4033   Constant *C = ConstantVector::get(CV);
4034   SDOperand CPIdx = DAG.getConstantPool(C, getPointerTy(), 4);
4035   SDOperand Mask = DAG.getLoad(VT, DAG.getEntryNode(), CPIdx, NULL, 0,
4036                                false, 16);
4037   if (MVT::isVector(VT)) {
4038     return DAG.getNode(ISD::BIT_CONVERT, VT,
4039                        DAG.getNode(ISD::XOR, MVT::v2i64,
4040                     DAG.getNode(ISD::BIT_CONVERT, MVT::v2i64, Op.getOperand(0)),
4041                     DAG.getNode(ISD::BIT_CONVERT, MVT::v2i64, Mask)));
4042   } else {
4043     return DAG.getNode(X86ISD::FXOR, VT, Op.getOperand(0), Mask);
4044   }
4045 }
4046
4047 SDOperand X86TargetLowering::LowerFCOPYSIGN(SDOperand Op, SelectionDAG &DAG) {
4048   SDOperand Op0 = Op.getOperand(0);
4049   SDOperand Op1 = Op.getOperand(1);
4050   MVT::ValueType VT = Op.getValueType();
4051   MVT::ValueType SrcVT = Op1.getValueType();
4052   const Type *SrcTy =  MVT::getTypeForValueType(SrcVT);
4053
4054   // If second operand is smaller, extend it first.
4055   if (MVT::getSizeInBits(SrcVT) < MVT::getSizeInBits(VT)) {
4056     Op1 = DAG.getNode(ISD::FP_EXTEND, VT, Op1);
4057     SrcVT = VT;
4058     SrcTy = MVT::getTypeForValueType(SrcVT);
4059   }
4060   // And if it is bigger, shrink it first.
4061   if (MVT::getSizeInBits(SrcVT) > MVT::getSizeInBits(VT)) {
4062     Op1 = DAG.getNode(ISD::FP_ROUND, VT, Op1);
4063     SrcVT = VT;
4064     SrcTy = MVT::getTypeForValueType(SrcVT);
4065   }
4066
4067   // At this point the operands and the result should have the same
4068   // type, and that won't be f80 since that is not custom lowered.
4069
4070   // First get the sign bit of second operand.
4071   std::vector<Constant*> CV;
4072   if (SrcVT == MVT::f64) {
4073     CV.push_back(ConstantFP::get(SrcTy, APFloat(APInt(64, 1ULL << 63))));
4074     CV.push_back(ConstantFP::get(SrcTy, APFloat(APInt(64, 0))));
4075   } else {
4076     CV.push_back(ConstantFP::get(SrcTy, APFloat(APInt(32, 1U << 31))));
4077     CV.push_back(ConstantFP::get(SrcTy, APFloat(APInt(32, 0))));
4078     CV.push_back(ConstantFP::get(SrcTy, APFloat(APInt(32, 0))));
4079     CV.push_back(ConstantFP::get(SrcTy, APFloat(APInt(32, 0))));
4080   }
4081   Constant *C = ConstantVector::get(CV);
4082   SDOperand CPIdx = DAG.getConstantPool(C, getPointerTy(), 4);
4083   SDOperand Mask1 = DAG.getLoad(SrcVT, DAG.getEntryNode(), CPIdx, NULL, 0,
4084                                 false, 16);
4085   SDOperand SignBit = DAG.getNode(X86ISD::FAND, SrcVT, Op1, Mask1);
4086
4087   // Shift sign bit right or left if the two operands have different types.
4088   if (MVT::getSizeInBits(SrcVT) > MVT::getSizeInBits(VT)) {
4089     // Op0 is MVT::f32, Op1 is MVT::f64.
4090     SignBit = DAG.getNode(ISD::SCALAR_TO_VECTOR, MVT::v2f64, SignBit);
4091     SignBit = DAG.getNode(X86ISD::FSRL, MVT::v2f64, SignBit,
4092                           DAG.getConstant(32, MVT::i32));
4093     SignBit = DAG.getNode(ISD::BIT_CONVERT, MVT::v4f32, SignBit);
4094     SignBit = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, MVT::f32, SignBit,
4095                           DAG.getConstant(0, getPointerTy()));
4096   }
4097
4098   // Clear first operand sign bit.
4099   CV.clear();
4100   if (VT == MVT::f64) {
4101     CV.push_back(ConstantFP::get(SrcTy, APFloat(APInt(64, ~(1ULL << 63)))));
4102     CV.push_back(ConstantFP::get(SrcTy, APFloat(APInt(64, 0))));
4103   } else {
4104     CV.push_back(ConstantFP::get(SrcTy, APFloat(APInt(32, ~(1U << 31)))));
4105     CV.push_back(ConstantFP::get(SrcTy, APFloat(APInt(32, 0))));
4106     CV.push_back(ConstantFP::get(SrcTy, APFloat(APInt(32, 0))));
4107     CV.push_back(ConstantFP::get(SrcTy, APFloat(APInt(32, 0))));
4108   }
4109   C = ConstantVector::get(CV);
4110   CPIdx = DAG.getConstantPool(C, getPointerTy(), 4);
4111   SDOperand Mask2 = DAG.getLoad(VT, DAG.getEntryNode(), CPIdx, NULL, 0,
4112                                 false, 16);
4113   SDOperand Val = DAG.getNode(X86ISD::FAND, VT, Op0, Mask2);
4114
4115   // Or the value with the sign bit.
4116   return DAG.getNode(X86ISD::FOR, VT, Val, SignBit);
4117 }
4118
4119 SDOperand X86TargetLowering::LowerSETCC(SDOperand Op, SelectionDAG &DAG) {
4120   assert(Op.getValueType() == MVT::i8 && "SetCC type must be 8-bit integer");
4121   SDOperand Cond;
4122   SDOperand Op0 = Op.getOperand(0);
4123   SDOperand Op1 = Op.getOperand(1);
4124   SDOperand CC = Op.getOperand(2);
4125   ISD::CondCode SetCCOpcode = cast<CondCodeSDNode>(CC)->get();
4126   bool isFP = MVT::isFloatingPoint(Op.getOperand(1).getValueType());
4127   unsigned X86CC;
4128
4129   if (translateX86CC(cast<CondCodeSDNode>(CC)->get(), isFP, X86CC,
4130                      Op0, Op1, DAG)) {
4131     Cond = DAG.getNode(X86ISD::CMP, MVT::i32, Op0, Op1);
4132     return DAG.getNode(X86ISD::SETCC, MVT::i8,
4133                        DAG.getConstant(X86CC, MVT::i8), Cond);
4134   }
4135
4136   assert(isFP && "Illegal integer SetCC!");
4137
4138   Cond = DAG.getNode(X86ISD::CMP, MVT::i32, Op0, Op1);
4139   switch (SetCCOpcode) {
4140   default: assert(false && "Illegal floating point SetCC!");
4141   case ISD::SETOEQ: {  // !PF & ZF
4142     SDOperand Tmp1 = DAG.getNode(X86ISD::SETCC, MVT::i8,
4143                                  DAG.getConstant(X86::COND_NP, MVT::i8), Cond);
4144     SDOperand Tmp2 = DAG.getNode(X86ISD::SETCC, MVT::i8,
4145                                  DAG.getConstant(X86::COND_E, MVT::i8), Cond);
4146     return DAG.getNode(ISD::AND, MVT::i8, Tmp1, Tmp2);
4147   }
4148   case ISD::SETUNE: {  // PF | !ZF
4149     SDOperand Tmp1 = DAG.getNode(X86ISD::SETCC, MVT::i8,
4150                                  DAG.getConstant(X86::COND_P, MVT::i8), Cond);
4151     SDOperand Tmp2 = DAG.getNode(X86ISD::SETCC, MVT::i8,
4152                                  DAG.getConstant(X86::COND_NE, MVT::i8), Cond);
4153     return DAG.getNode(ISD::OR, MVT::i8, Tmp1, Tmp2);
4154   }
4155   }
4156 }
4157
4158
4159 SDOperand X86TargetLowering::LowerSELECT(SDOperand Op, SelectionDAG &DAG) {
4160   bool addTest = true;
4161   SDOperand Cond  = Op.getOperand(0);
4162   SDOperand CC;
4163
4164   if (Cond.getOpcode() == ISD::SETCC)
4165     Cond = LowerSETCC(Cond, DAG);
4166
4167   // If condition flag is set by a X86ISD::CMP, then use it as the condition
4168   // setting operand in place of the X86ISD::SETCC.
4169   if (Cond.getOpcode() == X86ISD::SETCC) {
4170     CC = Cond.getOperand(0);
4171
4172     SDOperand Cmp = Cond.getOperand(1);
4173     unsigned Opc = Cmp.getOpcode();
4174     MVT::ValueType VT = Op.getValueType();
4175     bool IllegalFPCMov = false;
4176     if (VT == MVT::f32 && !X86ScalarSSEf32)
4177       IllegalFPCMov = !hasFPCMov(cast<ConstantSDNode>(CC)->getSignExtended());
4178     else if (VT == MVT::f64 && !X86ScalarSSEf64)
4179       IllegalFPCMov = !hasFPCMov(cast<ConstantSDNode>(CC)->getSignExtended());
4180     else if (VT == MVT::f80)
4181       IllegalFPCMov = !hasFPCMov(cast<ConstantSDNode>(CC)->getSignExtended());
4182     if ((Opc == X86ISD::CMP ||
4183          Opc == X86ISD::COMI ||
4184          Opc == X86ISD::UCOMI) && !IllegalFPCMov) {
4185       Cond = Cmp;
4186       addTest = false;
4187     }
4188   }
4189
4190   if (addTest) {
4191     CC = DAG.getConstant(X86::COND_NE, MVT::i8);
4192     Cond= DAG.getNode(X86ISD::CMP, MVT::i32, Cond, DAG.getConstant(0, MVT::i8));
4193   }
4194
4195   const MVT::ValueType *VTs = DAG.getNodeValueTypes(Op.getValueType(),
4196                                                     MVT::Flag);
4197   SmallVector<SDOperand, 4> Ops;
4198   // X86ISD::CMOV means set the result (which is operand 1) to the RHS if
4199   // condition is true.
4200   Ops.push_back(Op.getOperand(2));
4201   Ops.push_back(Op.getOperand(1));
4202   Ops.push_back(CC);
4203   Ops.push_back(Cond);
4204   return DAG.getNode(X86ISD::CMOV, VTs, 2, &Ops[0], Ops.size());
4205 }
4206
4207 SDOperand X86TargetLowering::LowerBRCOND(SDOperand Op, SelectionDAG &DAG) {
4208   bool addTest = true;
4209   SDOperand Chain = Op.getOperand(0);
4210   SDOperand Cond  = Op.getOperand(1);
4211   SDOperand Dest  = Op.getOperand(2);
4212   SDOperand CC;
4213
4214   if (Cond.getOpcode() == ISD::SETCC)
4215     Cond = LowerSETCC(Cond, DAG);
4216
4217   // If condition flag is set by a X86ISD::CMP, then use it as the condition
4218   // setting operand in place of the X86ISD::SETCC.
4219   if (Cond.getOpcode() == X86ISD::SETCC) {
4220     CC = Cond.getOperand(0);
4221
4222     SDOperand Cmp = Cond.getOperand(1);
4223     unsigned Opc = Cmp.getOpcode();
4224     if (Opc == X86ISD::CMP ||
4225         Opc == X86ISD::COMI ||
4226         Opc == X86ISD::UCOMI) {
4227       Cond = Cmp;
4228       addTest = false;
4229     }
4230   }
4231
4232   if (addTest) {
4233     CC = DAG.getConstant(X86::COND_NE, MVT::i8);
4234     Cond= DAG.getNode(X86ISD::CMP, MVT::i32, Cond, DAG.getConstant(0, MVT::i8));
4235   }
4236   return DAG.getNode(X86ISD::BRCOND, Op.getValueType(),
4237                      Chain, Op.getOperand(2), CC, Cond);
4238 }
4239
4240 SDOperand X86TargetLowering::LowerCALL(SDOperand Op, SelectionDAG &DAG) {
4241   unsigned CallingConv = cast<ConstantSDNode>(Op.getOperand(1))->getValue();
4242   bool isTailCall = cast<ConstantSDNode>(Op.getOperand(3))->getValue() != 0;
4243
4244    if (Subtarget->is64Bit())
4245      if(CallingConv==CallingConv::Fast && isTailCall && PerformTailCallOpt)
4246        return LowerX86_TailCallTo(Op, DAG, CallingConv);
4247      else
4248        return LowerX86_64CCCCallTo(Op, DAG, CallingConv);
4249   else
4250     switch (CallingConv) {
4251     default:
4252       assert(0 && "Unsupported calling convention");
4253     case CallingConv::Fast:
4254       if (isTailCall && PerformTailCallOpt)
4255         return LowerX86_TailCallTo(Op, DAG, CallingConv);
4256       else
4257         return LowerCCCCallTo(Op,DAG, CallingConv);
4258     case CallingConv::C:
4259     case CallingConv::X86_StdCall:
4260       return LowerCCCCallTo(Op, DAG, CallingConv);
4261     case CallingConv::X86_FastCall:
4262       return LowerFastCCCallTo(Op, DAG, CallingConv);
4263     }
4264 }
4265
4266
4267 // Lower dynamic stack allocation to _alloca call for Cygwin/Mingw targets.
4268 // Calls to _alloca is needed to probe the stack when allocating more than 4k
4269 // bytes in one go. Touching the stack at 4K increments is necessary to ensure
4270 // that the guard pages used by the OS virtual memory manager are allocated in
4271 // correct sequence.
4272 SDOperand
4273 X86TargetLowering::LowerDYNAMIC_STACKALLOC(SDOperand Op,
4274                                            SelectionDAG &DAG) {
4275   assert(Subtarget->isTargetCygMing() &&
4276          "This should be used only on Cygwin/Mingw targets");
4277
4278   // Get the inputs.
4279   SDOperand Chain = Op.getOperand(0);
4280   SDOperand Size  = Op.getOperand(1);
4281   // FIXME: Ensure alignment here
4282
4283   SDOperand Flag;
4284
4285   MVT::ValueType IntPtr = getPointerTy();
4286   MVT::ValueType SPTy = (Subtarget->is64Bit() ? MVT::i64 : MVT::i32);
4287
4288   Chain = DAG.getCopyToReg(Chain, X86::EAX, Size, Flag);
4289   Flag = Chain.getValue(1);
4290
4291   SDVTList  NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
4292   SDOperand Ops[] = { Chain,
4293                       DAG.getTargetExternalSymbol("_alloca", IntPtr),
4294                       DAG.getRegister(X86::EAX, IntPtr),
4295                       Flag };
4296   Chain = DAG.getNode(X86ISD::CALL, NodeTys, Ops, 4);
4297   Flag = Chain.getValue(1);
4298
4299   Chain = DAG.getCopyFromReg(Chain, X86StackPtr, SPTy).getValue(1);
4300
4301   std::vector<MVT::ValueType> Tys;
4302   Tys.push_back(SPTy);
4303   Tys.push_back(MVT::Other);
4304   SDOperand Ops1[2] = { Chain.getValue(0), Chain };
4305   return DAG.getNode(ISD::MERGE_VALUES, Tys, Ops1, 2);
4306 }
4307
4308 SDOperand
4309 X86TargetLowering::LowerFORMAL_ARGUMENTS(SDOperand Op, SelectionDAG &DAG) {
4310   MachineFunction &MF = DAG.getMachineFunction();
4311   const Function* Fn = MF.getFunction();
4312   if (Fn->hasExternalLinkage() &&
4313       Subtarget->isTargetCygMing() &&
4314       Fn->getName() == "main")
4315     MF.getInfo<X86MachineFunctionInfo>()->setForceFramePointer(true);
4316
4317   unsigned CC = cast<ConstantSDNode>(Op.getOperand(1))->getValue();
4318   if (Subtarget->is64Bit())
4319     return LowerX86_64CCCArguments(Op, DAG);
4320   else
4321     switch(CC) {
4322     default:
4323       assert(0 && "Unsupported calling convention");
4324     case CallingConv::Fast:
4325       return LowerCCCArguments(Op,DAG, true);
4326       // Falls through
4327     case CallingConv::C:
4328       return LowerCCCArguments(Op, DAG);
4329     case CallingConv::X86_StdCall:
4330       MF.getInfo<X86MachineFunctionInfo>()->setDecorationStyle(StdCall);
4331       return LowerCCCArguments(Op, DAG, true);
4332     case CallingConv::X86_FastCall:
4333       MF.getInfo<X86MachineFunctionInfo>()->setDecorationStyle(FastCall);
4334       return LowerFastCCArguments(Op, DAG);
4335     }
4336 }
4337
4338 SDOperand X86TargetLowering::LowerMEMSET(SDOperand Op, SelectionDAG &DAG) {
4339   SDOperand InFlag(0, 0);
4340   SDOperand Chain = Op.getOperand(0);
4341   unsigned Align =
4342     (unsigned)cast<ConstantSDNode>(Op.getOperand(4))->getValue();
4343   if (Align == 0) Align = 1;
4344
4345   ConstantSDNode *I = dyn_cast<ConstantSDNode>(Op.getOperand(3));
4346   // If not DWORD aligned or size is more than the threshold, call memset.
4347   // The libc version is likely to be faster for these cases. It can use the
4348   // address value and run time information about the CPU.
4349   if ((Align & 3) != 0 ||
4350       (I && I->getValue() > Subtarget->getMaxInlineSizeThreshold())) {
4351     MVT::ValueType IntPtr = getPointerTy();
4352     const Type *IntPtrTy = getTargetData()->getIntPtrType();
4353     TargetLowering::ArgListTy Args;
4354     TargetLowering::ArgListEntry Entry;
4355     Entry.Node = Op.getOperand(1);
4356     Entry.Ty = IntPtrTy;
4357     Args.push_back(Entry);
4358     // Extend the unsigned i8 argument to be an int value for the call.
4359     Entry.Node = DAG.getNode(ISD::ZERO_EXTEND, MVT::i32, Op.getOperand(2));
4360     Entry.Ty = IntPtrTy;
4361     Args.push_back(Entry);
4362     Entry.Node = Op.getOperand(3);
4363     Args.push_back(Entry);
4364     std::pair<SDOperand,SDOperand> CallResult =
4365       LowerCallTo(Chain, Type::VoidTy, false, false, CallingConv::C, false,
4366                   DAG.getExternalSymbol("memset", IntPtr), Args, DAG);
4367     return CallResult.second;
4368   }
4369
4370   MVT::ValueType AVT;
4371   SDOperand Count;
4372   ConstantSDNode *ValC = dyn_cast<ConstantSDNode>(Op.getOperand(2));
4373   unsigned BytesLeft = 0;
4374   bool TwoRepStos = false;
4375   if (ValC) {
4376     unsigned ValReg;
4377     uint64_t Val = ValC->getValue() & 255;
4378
4379     // If the value is a constant, then we can potentially use larger sets.
4380     switch (Align & 3) {
4381       case 2:   // WORD aligned
4382         AVT = MVT::i16;
4383         ValReg = X86::AX;
4384         Val = (Val << 8) | Val;
4385         break;
4386       case 0:  // DWORD aligned
4387         AVT = MVT::i32;
4388         ValReg = X86::EAX;
4389         Val = (Val << 8)  | Val;
4390         Val = (Val << 16) | Val;
4391         if (Subtarget->is64Bit() && ((Align & 0xF) == 0)) {  // QWORD aligned
4392           AVT = MVT::i64;
4393           ValReg = X86::RAX;
4394           Val = (Val << 32) | Val;
4395         }
4396         break;
4397       default:  // Byte aligned
4398         AVT = MVT::i8;
4399         ValReg = X86::AL;
4400         Count = Op.getOperand(3);
4401         break;
4402     }
4403
4404     if (AVT > MVT::i8) {
4405       if (I) {
4406         unsigned UBytes = MVT::getSizeInBits(AVT) / 8;
4407         Count = DAG.getConstant(I->getValue() / UBytes, getPointerTy());
4408         BytesLeft = I->getValue() % UBytes;
4409       } else {
4410         assert(AVT >= MVT::i32 &&
4411                "Do not use rep;stos if not at least DWORD aligned");
4412         Count = DAG.getNode(ISD::SRL, Op.getOperand(3).getValueType(),
4413                             Op.getOperand(3), DAG.getConstant(2, MVT::i8));
4414         TwoRepStos = true;
4415       }
4416     }
4417
4418     Chain  = DAG.getCopyToReg(Chain, ValReg, DAG.getConstant(Val, AVT),
4419                               InFlag);
4420     InFlag = Chain.getValue(1);
4421   } else {
4422     AVT = MVT::i8;
4423     Count  = Op.getOperand(3);
4424     Chain  = DAG.getCopyToReg(Chain, X86::AL, Op.getOperand(2), InFlag);
4425     InFlag = Chain.getValue(1);
4426   }
4427
4428   Chain  = DAG.getCopyToReg(Chain, Subtarget->is64Bit() ? X86::RCX : X86::ECX,
4429                             Count, InFlag);
4430   InFlag = Chain.getValue(1);
4431   Chain  = DAG.getCopyToReg(Chain, Subtarget->is64Bit() ? X86::RDI : X86::EDI,
4432                             Op.getOperand(1), InFlag);
4433   InFlag = Chain.getValue(1);
4434
4435   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
4436   SmallVector<SDOperand, 8> Ops;
4437   Ops.push_back(Chain);
4438   Ops.push_back(DAG.getValueType(AVT));
4439   Ops.push_back(InFlag);
4440   Chain  = DAG.getNode(X86ISD::REP_STOS, Tys, &Ops[0], Ops.size());
4441
4442   if (TwoRepStos) {
4443     InFlag = Chain.getValue(1);
4444     Count = Op.getOperand(3);
4445     MVT::ValueType CVT = Count.getValueType();
4446     SDOperand Left = DAG.getNode(ISD::AND, CVT, Count,
4447                                DAG.getConstant((AVT == MVT::i64) ? 7 : 3, CVT));
4448     Chain  = DAG.getCopyToReg(Chain, (CVT == MVT::i64) ? X86::RCX : X86::ECX,
4449                               Left, InFlag);
4450     InFlag = Chain.getValue(1);
4451     Tys = DAG.getVTList(MVT::Other, MVT::Flag);
4452     Ops.clear();
4453     Ops.push_back(Chain);
4454     Ops.push_back(DAG.getValueType(MVT::i8));
4455     Ops.push_back(InFlag);
4456     Chain  = DAG.getNode(X86ISD::REP_STOS, Tys, &Ops[0], Ops.size());
4457   } else if (BytesLeft) {
4458     // Issue stores for the last 1 - 7 bytes.
4459     SDOperand Value;
4460     unsigned Val = ValC->getValue() & 255;
4461     unsigned Offset = I->getValue() - BytesLeft;
4462     SDOperand DstAddr = Op.getOperand(1);
4463     MVT::ValueType AddrVT = DstAddr.getValueType();
4464     if (BytesLeft >= 4) {
4465       Val = (Val << 8)  | Val;
4466       Val = (Val << 16) | Val;
4467       Value = DAG.getConstant(Val, MVT::i32);
4468       Chain = DAG.getStore(Chain, Value,
4469                            DAG.getNode(ISD::ADD, AddrVT, DstAddr,
4470                                        DAG.getConstant(Offset, AddrVT)),
4471                            NULL, 0);
4472       BytesLeft -= 4;
4473       Offset += 4;
4474     }
4475     if (BytesLeft >= 2) {
4476       Value = DAG.getConstant((Val << 8) | Val, MVT::i16);
4477       Chain = DAG.getStore(Chain, Value,
4478                            DAG.getNode(ISD::ADD, AddrVT, DstAddr,
4479                                        DAG.getConstant(Offset, AddrVT)),
4480                            NULL, 0);
4481       BytesLeft -= 2;
4482       Offset += 2;
4483     }
4484     if (BytesLeft == 1) {
4485       Value = DAG.getConstant(Val, MVT::i8);
4486       Chain = DAG.getStore(Chain, Value,
4487                            DAG.getNode(ISD::ADD, AddrVT, DstAddr,
4488                                        DAG.getConstant(Offset, AddrVT)),
4489                            NULL, 0);
4490     }
4491   }
4492
4493   return Chain;
4494 }
4495
4496 SDOperand X86TargetLowering::LowerMEMCPYInline(SDOperand Chain,
4497                                                SDOperand Dest,
4498                                                SDOperand Source,
4499                                                unsigned Size,
4500                                                unsigned Align,
4501                                                SelectionDAG &DAG) {
4502   MVT::ValueType AVT;
4503   unsigned BytesLeft = 0;
4504   switch (Align & 3) {
4505     case 2:   // WORD aligned
4506       AVT = MVT::i16;
4507       break;
4508     case 0:  // DWORD aligned
4509       AVT = MVT::i32;
4510       if (Subtarget->is64Bit() && ((Align & 0xF) == 0))  // QWORD aligned
4511         AVT = MVT::i64;
4512       break;
4513     default:  // Byte aligned
4514       AVT = MVT::i8;
4515       break;
4516   }
4517
4518   unsigned UBytes = MVT::getSizeInBits(AVT) / 8;
4519   SDOperand Count = DAG.getConstant(Size / UBytes, getPointerTy());
4520   BytesLeft = Size % UBytes;
4521
4522   SDOperand InFlag(0, 0);
4523   Chain  = DAG.getCopyToReg(Chain, Subtarget->is64Bit() ? X86::RCX : X86::ECX,
4524                             Count, InFlag);
4525   InFlag = Chain.getValue(1);
4526   Chain  = DAG.getCopyToReg(Chain, Subtarget->is64Bit() ? X86::RDI : X86::EDI,
4527                             Dest, InFlag);
4528   InFlag = Chain.getValue(1);
4529   Chain  = DAG.getCopyToReg(Chain, Subtarget->is64Bit() ? X86::RSI : X86::ESI,
4530                             Source, InFlag);
4531   InFlag = Chain.getValue(1);
4532
4533   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
4534   SmallVector<SDOperand, 8> Ops;
4535   Ops.push_back(Chain);
4536   Ops.push_back(DAG.getValueType(AVT));
4537   Ops.push_back(InFlag);
4538   Chain = DAG.getNode(X86ISD::REP_MOVS, Tys, &Ops[0], Ops.size());
4539
4540   if (BytesLeft) {
4541     // Issue loads and stores for the last 1 - 7 bytes.
4542     unsigned Offset = Size - BytesLeft;
4543     SDOperand DstAddr = Dest;
4544     MVT::ValueType DstVT = DstAddr.getValueType();
4545     SDOperand SrcAddr = Source;
4546     MVT::ValueType SrcVT = SrcAddr.getValueType();
4547     SDOperand Value;
4548     if (BytesLeft >= 4) {
4549       Value = DAG.getLoad(MVT::i32, Chain,
4550                           DAG.getNode(ISD::ADD, SrcVT, SrcAddr,
4551                                       DAG.getConstant(Offset, SrcVT)),
4552                           NULL, 0);
4553       Chain = Value.getValue(1);
4554       Chain = DAG.getStore(Chain, Value,
4555                            DAG.getNode(ISD::ADD, DstVT, DstAddr,
4556                                        DAG.getConstant(Offset, DstVT)),
4557                            NULL, 0);
4558       BytesLeft -= 4;
4559       Offset += 4;
4560     }
4561     if (BytesLeft >= 2) {
4562       Value = DAG.getLoad(MVT::i16, Chain,
4563                           DAG.getNode(ISD::ADD, SrcVT, SrcAddr,
4564                                       DAG.getConstant(Offset, SrcVT)),
4565                           NULL, 0);
4566       Chain = Value.getValue(1);
4567       Chain = DAG.getStore(Chain, Value,
4568                            DAG.getNode(ISD::ADD, DstVT, DstAddr,
4569                                        DAG.getConstant(Offset, DstVT)),
4570                            NULL, 0);
4571       BytesLeft -= 2;
4572       Offset += 2;
4573     }
4574
4575     if (BytesLeft == 1) {
4576       Value = DAG.getLoad(MVT::i8, Chain,
4577                           DAG.getNode(ISD::ADD, SrcVT, SrcAddr,
4578                                       DAG.getConstant(Offset, SrcVT)),
4579                           NULL, 0);
4580       Chain = Value.getValue(1);
4581       Chain = DAG.getStore(Chain, Value,
4582                            DAG.getNode(ISD::ADD, DstVT, DstAddr,
4583                                        DAG.getConstant(Offset, DstVT)),
4584                            NULL, 0);
4585     }
4586   }
4587
4588   return Chain;
4589 }
4590
4591 SDOperand
4592 X86TargetLowering::LowerREADCYCLCECOUNTER(SDOperand Op, SelectionDAG &DAG) {
4593   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
4594   SDOperand TheOp = Op.getOperand(0);
4595   SDOperand rd = DAG.getNode(X86ISD::RDTSC_DAG, Tys, &TheOp, 1);
4596   if (Subtarget->is64Bit()) {
4597     SDOperand Copy1 =
4598       DAG.getCopyFromReg(rd, X86::RAX, MVT::i64, rd.getValue(1));
4599     SDOperand Copy2 = DAG.getCopyFromReg(Copy1.getValue(1), X86::RDX,
4600                                          MVT::i64, Copy1.getValue(2));
4601     SDOperand Tmp = DAG.getNode(ISD::SHL, MVT::i64, Copy2,
4602                                 DAG.getConstant(32, MVT::i8));
4603     SDOperand Ops[] = {
4604       DAG.getNode(ISD::OR, MVT::i64, Copy1, Tmp), Copy2.getValue(1)
4605     };
4606
4607     Tys = DAG.getVTList(MVT::i64, MVT::Other);
4608     return DAG.getNode(ISD::MERGE_VALUES, Tys, Ops, 2);
4609   }
4610
4611   SDOperand Copy1 = DAG.getCopyFromReg(rd, X86::EAX, MVT::i32, rd.getValue(1));
4612   SDOperand Copy2 = DAG.getCopyFromReg(Copy1.getValue(1), X86::EDX,
4613                                        MVT::i32, Copy1.getValue(2));
4614   SDOperand Ops[] = { Copy1, Copy2, Copy2.getValue(1) };
4615   Tys = DAG.getVTList(MVT::i32, MVT::i32, MVT::Other);
4616   return DAG.getNode(ISD::MERGE_VALUES, Tys, Ops, 3);
4617 }
4618
4619 SDOperand X86TargetLowering::LowerVASTART(SDOperand Op, SelectionDAG &DAG) {
4620   SrcValueSDNode *SV = cast<SrcValueSDNode>(Op.getOperand(2));
4621
4622   if (!Subtarget->is64Bit()) {
4623     // vastart just stores the address of the VarArgsFrameIndex slot into the
4624     // memory location argument.
4625     SDOperand FR = DAG.getFrameIndex(VarArgsFrameIndex, getPointerTy());
4626     return DAG.getStore(Op.getOperand(0), FR,Op.getOperand(1), SV->getValue(),
4627                         SV->getOffset());
4628   }
4629
4630   // __va_list_tag:
4631   //   gp_offset         (0 - 6 * 8)
4632   //   fp_offset         (48 - 48 + 8 * 16)
4633   //   overflow_arg_area (point to parameters coming in memory).
4634   //   reg_save_area
4635   SmallVector<SDOperand, 8> MemOps;
4636   SDOperand FIN = Op.getOperand(1);
4637   // Store gp_offset
4638   SDOperand Store = DAG.getStore(Op.getOperand(0),
4639                                  DAG.getConstant(VarArgsGPOffset, MVT::i32),
4640                                  FIN, SV->getValue(), SV->getOffset());
4641   MemOps.push_back(Store);
4642
4643   // Store fp_offset
4644   FIN = DAG.getNode(ISD::ADD, getPointerTy(), FIN,
4645                     DAG.getConstant(4, getPointerTy()));
4646   Store = DAG.getStore(Op.getOperand(0),
4647                        DAG.getConstant(VarArgsFPOffset, MVT::i32),
4648                        FIN, SV->getValue(), SV->getOffset());
4649   MemOps.push_back(Store);
4650
4651   // Store ptr to overflow_arg_area
4652   FIN = DAG.getNode(ISD::ADD, getPointerTy(), FIN,
4653                     DAG.getConstant(4, getPointerTy()));
4654   SDOperand OVFIN = DAG.getFrameIndex(VarArgsFrameIndex, getPointerTy());
4655   Store = DAG.getStore(Op.getOperand(0), OVFIN, FIN, SV->getValue(),
4656                        SV->getOffset());
4657   MemOps.push_back(Store);
4658
4659   // Store ptr to reg_save_area.
4660   FIN = DAG.getNode(ISD::ADD, getPointerTy(), FIN,
4661                     DAG.getConstant(8, getPointerTy()));
4662   SDOperand RSFIN = DAG.getFrameIndex(RegSaveFrameIndex, getPointerTy());
4663   Store = DAG.getStore(Op.getOperand(0), RSFIN, FIN, SV->getValue(),
4664                        SV->getOffset());
4665   MemOps.push_back(Store);
4666   return DAG.getNode(ISD::TokenFactor, MVT::Other, &MemOps[0], MemOps.size());
4667 }
4668
4669 SDOperand X86TargetLowering::LowerVACOPY(SDOperand Op, SelectionDAG &DAG) {
4670   // X86-64 va_list is a struct { i32, i32, i8*, i8* }.
4671   SDOperand Chain = Op.getOperand(0);
4672   SDOperand DstPtr = Op.getOperand(1);
4673   SDOperand SrcPtr = Op.getOperand(2);
4674   SrcValueSDNode *DstSV = cast<SrcValueSDNode>(Op.getOperand(3));
4675   SrcValueSDNode *SrcSV = cast<SrcValueSDNode>(Op.getOperand(4));
4676
4677   SrcPtr = DAG.getLoad(getPointerTy(), Chain, SrcPtr,
4678                        SrcSV->getValue(), SrcSV->getOffset());
4679   Chain = SrcPtr.getValue(1);
4680   for (unsigned i = 0; i < 3; ++i) {
4681     SDOperand Val = DAG.getLoad(MVT::i64, Chain, SrcPtr,
4682                                 SrcSV->getValue(), SrcSV->getOffset());
4683     Chain = Val.getValue(1);
4684     Chain = DAG.getStore(Chain, Val, DstPtr,
4685                          DstSV->getValue(), DstSV->getOffset());
4686     if (i == 2)
4687       break;
4688     SrcPtr = DAG.getNode(ISD::ADD, getPointerTy(), SrcPtr,
4689                          DAG.getConstant(8, getPointerTy()));
4690     DstPtr = DAG.getNode(ISD::ADD, getPointerTy(), DstPtr,
4691                          DAG.getConstant(8, getPointerTy()));
4692   }
4693   return Chain;
4694 }
4695
4696 SDOperand
4697 X86TargetLowering::LowerINTRINSIC_WO_CHAIN(SDOperand Op, SelectionDAG &DAG) {
4698   unsigned IntNo = cast<ConstantSDNode>(Op.getOperand(0))->getValue();
4699   switch (IntNo) {
4700   default: return SDOperand();    // Don't custom lower most intrinsics.
4701     // Comparison intrinsics.
4702   case Intrinsic::x86_sse_comieq_ss:
4703   case Intrinsic::x86_sse_comilt_ss:
4704   case Intrinsic::x86_sse_comile_ss:
4705   case Intrinsic::x86_sse_comigt_ss:
4706   case Intrinsic::x86_sse_comige_ss:
4707   case Intrinsic::x86_sse_comineq_ss:
4708   case Intrinsic::x86_sse_ucomieq_ss:
4709   case Intrinsic::x86_sse_ucomilt_ss:
4710   case Intrinsic::x86_sse_ucomile_ss:
4711   case Intrinsic::x86_sse_ucomigt_ss:
4712   case Intrinsic::x86_sse_ucomige_ss:
4713   case Intrinsic::x86_sse_ucomineq_ss:
4714   case Intrinsic::x86_sse2_comieq_sd:
4715   case Intrinsic::x86_sse2_comilt_sd:
4716   case Intrinsic::x86_sse2_comile_sd:
4717   case Intrinsic::x86_sse2_comigt_sd:
4718   case Intrinsic::x86_sse2_comige_sd:
4719   case Intrinsic::x86_sse2_comineq_sd:
4720   case Intrinsic::x86_sse2_ucomieq_sd:
4721   case Intrinsic::x86_sse2_ucomilt_sd:
4722   case Intrinsic::x86_sse2_ucomile_sd:
4723   case Intrinsic::x86_sse2_ucomigt_sd:
4724   case Intrinsic::x86_sse2_ucomige_sd:
4725   case Intrinsic::x86_sse2_ucomineq_sd: {
4726     unsigned Opc = 0;
4727     ISD::CondCode CC = ISD::SETCC_INVALID;
4728     switch (IntNo) {
4729     default: break;
4730     case Intrinsic::x86_sse_comieq_ss:
4731     case Intrinsic::x86_sse2_comieq_sd:
4732       Opc = X86ISD::COMI;
4733       CC = ISD::SETEQ;
4734       break;
4735     case Intrinsic::x86_sse_comilt_ss:
4736     case Intrinsic::x86_sse2_comilt_sd:
4737       Opc = X86ISD::COMI;
4738       CC = ISD::SETLT;
4739       break;
4740     case Intrinsic::x86_sse_comile_ss:
4741     case Intrinsic::x86_sse2_comile_sd:
4742       Opc = X86ISD::COMI;
4743       CC = ISD::SETLE;
4744       break;
4745     case Intrinsic::x86_sse_comigt_ss:
4746     case Intrinsic::x86_sse2_comigt_sd:
4747       Opc = X86ISD::COMI;
4748       CC = ISD::SETGT;
4749       break;
4750     case Intrinsic::x86_sse_comige_ss:
4751     case Intrinsic::x86_sse2_comige_sd:
4752       Opc = X86ISD::COMI;
4753       CC = ISD::SETGE;
4754       break;
4755     case Intrinsic::x86_sse_comineq_ss:
4756     case Intrinsic::x86_sse2_comineq_sd:
4757       Opc = X86ISD::COMI;
4758       CC = ISD::SETNE;
4759       break;
4760     case Intrinsic::x86_sse_ucomieq_ss:
4761     case Intrinsic::x86_sse2_ucomieq_sd:
4762       Opc = X86ISD::UCOMI;
4763       CC = ISD::SETEQ;
4764       break;
4765     case Intrinsic::x86_sse_ucomilt_ss:
4766     case Intrinsic::x86_sse2_ucomilt_sd:
4767       Opc = X86ISD::UCOMI;
4768       CC = ISD::SETLT;
4769       break;
4770     case Intrinsic::x86_sse_ucomile_ss:
4771     case Intrinsic::x86_sse2_ucomile_sd:
4772       Opc = X86ISD::UCOMI;
4773       CC = ISD::SETLE;
4774       break;
4775     case Intrinsic::x86_sse_ucomigt_ss:
4776     case Intrinsic::x86_sse2_ucomigt_sd:
4777       Opc = X86ISD::UCOMI;
4778       CC = ISD::SETGT;
4779       break;
4780     case Intrinsic::x86_sse_ucomige_ss:
4781     case Intrinsic::x86_sse2_ucomige_sd:
4782       Opc = X86ISD::UCOMI;
4783       CC = ISD::SETGE;
4784       break;
4785     case Intrinsic::x86_sse_ucomineq_ss:
4786     case Intrinsic::x86_sse2_ucomineq_sd:
4787       Opc = X86ISD::UCOMI;
4788       CC = ISD::SETNE;
4789       break;
4790     }
4791
4792     unsigned X86CC;
4793     SDOperand LHS = Op.getOperand(1);
4794     SDOperand RHS = Op.getOperand(2);
4795     translateX86CC(CC, true, X86CC, LHS, RHS, DAG);
4796
4797     SDOperand Cond = DAG.getNode(Opc, MVT::i32, LHS, RHS);
4798     SDOperand SetCC = DAG.getNode(X86ISD::SETCC, MVT::i8,
4799                                   DAG.getConstant(X86CC, MVT::i8), Cond);
4800     return DAG.getNode(ISD::ANY_EXTEND, MVT::i32, SetCC);
4801   }
4802   }
4803 }
4804
4805 SDOperand X86TargetLowering::LowerRETURNADDR(SDOperand Op, SelectionDAG &DAG) {
4806   // Depths > 0 not supported yet!
4807   if (cast<ConstantSDNode>(Op.getOperand(0))->getValue() > 0)
4808     return SDOperand();
4809
4810   // Just load the return address
4811   SDOperand RetAddrFI = getReturnAddressFrameIndex(DAG);
4812   return DAG.getLoad(getPointerTy(), DAG.getEntryNode(), RetAddrFI, NULL, 0);
4813 }
4814
4815 SDOperand X86TargetLowering::LowerFRAMEADDR(SDOperand Op, SelectionDAG &DAG) {
4816   // Depths > 0 not supported yet!
4817   if (cast<ConstantSDNode>(Op.getOperand(0))->getValue() > 0)
4818     return SDOperand();
4819
4820   SDOperand RetAddrFI = getReturnAddressFrameIndex(DAG);
4821   return DAG.getNode(ISD::SUB, getPointerTy(), RetAddrFI,
4822                      DAG.getConstant(4, getPointerTy()));
4823 }
4824
4825 SDOperand X86TargetLowering::LowerFRAME_TO_ARGS_OFFSET(SDOperand Op,
4826                                                        SelectionDAG &DAG) {
4827   // Is not yet supported on x86-64
4828   if (Subtarget->is64Bit())
4829     return SDOperand();
4830
4831   return DAG.getConstant(8, getPointerTy());
4832 }
4833
4834 SDOperand X86TargetLowering::LowerEH_RETURN(SDOperand Op, SelectionDAG &DAG)
4835 {
4836   assert(!Subtarget->is64Bit() &&
4837          "Lowering of eh_return builtin is not supported yet on x86-64");
4838
4839   MachineFunction &MF = DAG.getMachineFunction();
4840   SDOperand Chain     = Op.getOperand(0);
4841   SDOperand Offset    = Op.getOperand(1);
4842   SDOperand Handler   = Op.getOperand(2);
4843
4844   SDOperand Frame = DAG.getRegister(RegInfo->getFrameRegister(MF),
4845                                     getPointerTy());
4846
4847   SDOperand StoreAddr = DAG.getNode(ISD::SUB, getPointerTy(), Frame,
4848                                     DAG.getConstant(-4UL, getPointerTy()));
4849   StoreAddr = DAG.getNode(ISD::ADD, getPointerTy(), StoreAddr, Offset);
4850   Chain = DAG.getStore(Chain, Handler, StoreAddr, NULL, 0);
4851   Chain = DAG.getCopyToReg(Chain, X86::ECX, StoreAddr);
4852   MF.addLiveOut(X86::ECX);
4853
4854   return DAG.getNode(X86ISD::EH_RETURN, MVT::Other,
4855                      Chain, DAG.getRegister(X86::ECX, getPointerTy()));
4856 }
4857
4858 SDOperand X86TargetLowering::LowerTRAMPOLINE(SDOperand Op,
4859                                              SelectionDAG &DAG) {
4860   SDOperand Root = Op.getOperand(0);
4861   SDOperand Trmp = Op.getOperand(1); // trampoline
4862   SDOperand FPtr = Op.getOperand(2); // nested function
4863   SDOperand Nest = Op.getOperand(3); // 'nest' parameter value
4864
4865   SrcValueSDNode *TrmpSV = cast<SrcValueSDNode>(Op.getOperand(4));
4866
4867   if (Subtarget->is64Bit()) {
4868     return SDOperand(); // not yet supported
4869   } else {
4870     Function *Func = (Function *)
4871       cast<Function>(cast<SrcValueSDNode>(Op.getOperand(5))->getValue());
4872     unsigned CC = Func->getCallingConv();
4873     unsigned NestReg;
4874
4875     switch (CC) {
4876     default:
4877       assert(0 && "Unsupported calling convention");
4878     case CallingConv::C:
4879     case CallingConv::X86_StdCall: {
4880       // Pass 'nest' parameter in ECX.
4881       // Must be kept in sync with X86CallingConv.td
4882       NestReg = X86::ECX;
4883
4884       // Check that ECX wasn't needed by an 'inreg' parameter.
4885       const FunctionType *FTy = Func->getFunctionType();
4886       const ParamAttrsList *Attrs = FTy->getParamAttrs();
4887
4888       if (Attrs && !Func->isVarArg()) {
4889         unsigned InRegCount = 0;
4890         unsigned Idx = 1;
4891
4892         for (FunctionType::param_iterator I = FTy->param_begin(),
4893              E = FTy->param_end(); I != E; ++I, ++Idx)
4894           if (Attrs->paramHasAttr(Idx, ParamAttr::InReg))
4895             // FIXME: should only count parameters that are lowered to integers.
4896             InRegCount += (getTargetData()->getTypeSizeInBits(*I) + 31) / 32;
4897
4898         if (InRegCount > 2) {
4899           cerr << "Nest register in use - reduce number of inreg parameters!\n";
4900           abort();
4901         }
4902       }
4903       break;
4904     }
4905     case CallingConv::X86_FastCall:
4906       // Pass 'nest' parameter in EAX.
4907       // Must be kept in sync with X86CallingConv.td
4908       NestReg = X86::EAX;
4909       break;
4910     }
4911
4912     const X86InstrInfo *TII =
4913       ((X86TargetMachine&)getTargetMachine()).getInstrInfo();
4914
4915     SDOperand OutChains[4];
4916     SDOperand Addr, Disp;
4917
4918     Addr = DAG.getNode(ISD::ADD, MVT::i32, Trmp, DAG.getConstant(10, MVT::i32));
4919     Disp = DAG.getNode(ISD::SUB, MVT::i32, FPtr, Addr);
4920
4921     unsigned char MOV32ri = TII->getBaseOpcodeFor(X86::MOV32ri);
4922     unsigned char N86Reg  = ((X86RegisterInfo&)RegInfo).getX86RegNum(NestReg);
4923     OutChains[0] = DAG.getStore(Root, DAG.getConstant(MOV32ri|N86Reg, MVT::i8),
4924                                 Trmp, TrmpSV->getValue(), TrmpSV->getOffset());
4925
4926     Addr = DAG.getNode(ISD::ADD, MVT::i32, Trmp, DAG.getConstant(1, MVT::i32));
4927     OutChains[1] = DAG.getStore(Root, Nest, Addr, TrmpSV->getValue(),
4928                                 TrmpSV->getOffset() + 1, false, 1);
4929
4930     unsigned char JMP = TII->getBaseOpcodeFor(X86::JMP);
4931     Addr = DAG.getNode(ISD::ADD, MVT::i32, Trmp, DAG.getConstant(5, MVT::i32));
4932     OutChains[2] = DAG.getStore(Root, DAG.getConstant(JMP, MVT::i8), Addr,
4933                                 TrmpSV->getValue() + 5, TrmpSV->getOffset());
4934
4935     Addr = DAG.getNode(ISD::ADD, MVT::i32, Trmp, DAG.getConstant(6, MVT::i32));
4936     OutChains[3] = DAG.getStore(Root, Disp, Addr, TrmpSV->getValue(),
4937                                 TrmpSV->getOffset() + 6, false, 1);
4938
4939     SDOperand Ops[] =
4940       { Trmp, DAG.getNode(ISD::TokenFactor, MVT::Other, OutChains, 4) };
4941     return DAG.getNode(ISD::MERGE_VALUES, Op.Val->getVTList(), Ops, 2);
4942   }
4943 }
4944
4945 /// LowerOperation - Provide custom lowering hooks for some operations.
4946 ///
4947 SDOperand X86TargetLowering::LowerOperation(SDOperand Op, SelectionDAG &DAG) {
4948   switch (Op.getOpcode()) {
4949   default: assert(0 && "Should not custom lower this!");
4950   case ISD::BUILD_VECTOR:       return LowerBUILD_VECTOR(Op, DAG);
4951   case ISD::VECTOR_SHUFFLE:     return LowerVECTOR_SHUFFLE(Op, DAG);
4952   case ISD::EXTRACT_VECTOR_ELT: return LowerEXTRACT_VECTOR_ELT(Op, DAG);
4953   case ISD::INSERT_VECTOR_ELT:  return LowerINSERT_VECTOR_ELT(Op, DAG);
4954   case ISD::SCALAR_TO_VECTOR:   return LowerSCALAR_TO_VECTOR(Op, DAG);
4955   case ISD::ConstantPool:       return LowerConstantPool(Op, DAG);
4956   case ISD::GlobalAddress:      return LowerGlobalAddress(Op, DAG);
4957   case ISD::GlobalTLSAddress:   return LowerGlobalTLSAddress(Op, DAG);
4958   case ISD::ExternalSymbol:     return LowerExternalSymbol(Op, DAG);
4959   case ISD::SHL_PARTS:
4960   case ISD::SRA_PARTS:
4961   case ISD::SRL_PARTS:          return LowerShift(Op, DAG);
4962   case ISD::SINT_TO_FP:         return LowerSINT_TO_FP(Op, DAG);
4963   case ISD::FP_TO_SINT:         return LowerFP_TO_SINT(Op, DAG);
4964   case ISD::FABS:               return LowerFABS(Op, DAG);
4965   case ISD::FNEG:               return LowerFNEG(Op, DAG);
4966   case ISD::FCOPYSIGN:          return LowerFCOPYSIGN(Op, DAG);
4967   case ISD::SETCC:              return LowerSETCC(Op, DAG);
4968   case ISD::SELECT:             return LowerSELECT(Op, DAG);
4969   case ISD::BRCOND:             return LowerBRCOND(Op, DAG);
4970   case ISD::JumpTable:          return LowerJumpTable(Op, DAG);
4971   case ISD::CALL:               return LowerCALL(Op, DAG);
4972   case ISD::RET:                return LowerRET(Op, DAG);
4973   case ISD::FORMAL_ARGUMENTS:   return LowerFORMAL_ARGUMENTS(Op, DAG);
4974   case ISD::MEMSET:             return LowerMEMSET(Op, DAG);
4975   case ISD::MEMCPY:             return LowerMEMCPY(Op, DAG);
4976   case ISD::READCYCLECOUNTER:   return LowerREADCYCLCECOUNTER(Op, DAG);
4977   case ISD::VASTART:            return LowerVASTART(Op, DAG);
4978   case ISD::VACOPY:             return LowerVACOPY(Op, DAG);
4979   case ISD::INTRINSIC_WO_CHAIN: return LowerINTRINSIC_WO_CHAIN(Op, DAG);
4980   case ISD::RETURNADDR:         return LowerRETURNADDR(Op, DAG);
4981   case ISD::FRAMEADDR:          return LowerFRAMEADDR(Op, DAG);
4982   case ISD::FRAME_TO_ARGS_OFFSET:
4983                                 return LowerFRAME_TO_ARGS_OFFSET(Op, DAG);
4984   case ISD::DYNAMIC_STACKALLOC: return LowerDYNAMIC_STACKALLOC(Op, DAG);
4985   case ISD::EH_RETURN:          return LowerEH_RETURN(Op, DAG);
4986   case ISD::TRAMPOLINE:         return LowerTRAMPOLINE(Op, DAG);
4987   }
4988   return SDOperand();
4989 }
4990
4991 const char *X86TargetLowering::getTargetNodeName(unsigned Opcode) const {
4992   switch (Opcode) {
4993   default: return NULL;
4994   case X86ISD::SHLD:               return "X86ISD::SHLD";
4995   case X86ISD::SHRD:               return "X86ISD::SHRD";
4996   case X86ISD::FAND:               return "X86ISD::FAND";
4997   case X86ISD::FOR:                return "X86ISD::FOR";
4998   case X86ISD::FXOR:               return "X86ISD::FXOR";
4999   case X86ISD::FSRL:               return "X86ISD::FSRL";
5000   case X86ISD::FILD:               return "X86ISD::FILD";
5001   case X86ISD::FILD_FLAG:          return "X86ISD::FILD_FLAG";
5002   case X86ISD::FP_TO_INT16_IN_MEM: return "X86ISD::FP_TO_INT16_IN_MEM";
5003   case X86ISD::FP_TO_INT32_IN_MEM: return "X86ISD::FP_TO_INT32_IN_MEM";
5004   case X86ISD::FP_TO_INT64_IN_MEM: return "X86ISD::FP_TO_INT64_IN_MEM";
5005   case X86ISD::FLD:                return "X86ISD::FLD";
5006   case X86ISD::FST:                return "X86ISD::FST";
5007   case X86ISD::FP_GET_RESULT:      return "X86ISD::FP_GET_RESULT";
5008   case X86ISD::FP_SET_RESULT:      return "X86ISD::FP_SET_RESULT";
5009   case X86ISD::CALL:               return "X86ISD::CALL";
5010   case X86ISD::TAILCALL:           return "X86ISD::TAILCALL";
5011   case X86ISD::RDTSC_DAG:          return "X86ISD::RDTSC_DAG";
5012   case X86ISD::CMP:                return "X86ISD::CMP";
5013   case X86ISD::COMI:               return "X86ISD::COMI";
5014   case X86ISD::UCOMI:              return "X86ISD::UCOMI";
5015   case X86ISD::SETCC:              return "X86ISD::SETCC";
5016   case X86ISD::CMOV:               return "X86ISD::CMOV";
5017   case X86ISD::BRCOND:             return "X86ISD::BRCOND";
5018   case X86ISD::RET_FLAG:           return "X86ISD::RET_FLAG";
5019   case X86ISD::REP_STOS:           return "X86ISD::REP_STOS";
5020   case X86ISD::REP_MOVS:           return "X86ISD::REP_MOVS";
5021   case X86ISD::GlobalBaseReg:      return "X86ISD::GlobalBaseReg";
5022   case X86ISD::Wrapper:            return "X86ISD::Wrapper";
5023   case X86ISD::S2VEC:              return "X86ISD::S2VEC";
5024   case X86ISD::PEXTRW:             return "X86ISD::PEXTRW";
5025   case X86ISD::PINSRW:             return "X86ISD::PINSRW";
5026   case X86ISD::FMAX:               return "X86ISD::FMAX";
5027   case X86ISD::FMIN:               return "X86ISD::FMIN";
5028   case X86ISD::FRSQRT:             return "X86ISD::FRSQRT";
5029   case X86ISD::FRCP:               return "X86ISD::FRCP";
5030   case X86ISD::TLSADDR:            return "X86ISD::TLSADDR";
5031   case X86ISD::THREAD_POINTER:     return "X86ISD::THREAD_POINTER";
5032   case X86ISD::EH_RETURN:          return "X86ISD::EH_RETURN";
5033   case X86ISD::TC_RETURN:          return "X86ISD::TC_RETURN";
5034   }
5035 }
5036
5037 // isLegalAddressingMode - Return true if the addressing mode represented
5038 // by AM is legal for this target, for a load/store of the specified type.
5039 bool X86TargetLowering::isLegalAddressingMode(const AddrMode &AM,
5040                                               const Type *Ty) const {
5041   // X86 supports extremely general addressing modes.
5042
5043   // X86 allows a sign-extended 32-bit immediate field as a displacement.
5044   if (AM.BaseOffs <= -(1LL << 32) || AM.BaseOffs >= (1LL << 32)-1)
5045     return false;
5046
5047   if (AM.BaseGV) {
5048     // We can only fold this if we don't need an extra load.
5049     if (Subtarget->GVRequiresExtraLoad(AM.BaseGV, getTargetMachine(), false))
5050       return false;
5051
5052     // X86-64 only supports addr of globals in small code model.
5053     if (Subtarget->is64Bit()) {
5054       if (getTargetMachine().getCodeModel() != CodeModel::Small)
5055         return false;
5056       // If lower 4G is not available, then we must use rip-relative addressing.
5057       if (AM.BaseOffs || AM.Scale > 1)
5058         return false;
5059     }
5060   }
5061
5062   switch (AM.Scale) {
5063   case 0:
5064   case 1:
5065   case 2:
5066   case 4:
5067   case 8:
5068     // These scales always work.
5069     break;
5070   case 3:
5071   case 5:
5072   case 9:
5073     // These scales are formed with basereg+scalereg.  Only accept if there is
5074     // no basereg yet.
5075     if (AM.HasBaseReg)
5076       return false;
5077     break;
5078   default:  // Other stuff never works.
5079     return false;
5080   }
5081
5082   return true;
5083 }
5084
5085
5086 bool X86TargetLowering::isTruncateFree(const Type *Ty1, const Type *Ty2) const {
5087   if (!Ty1->isInteger() || !Ty2->isInteger())
5088     return false;
5089   unsigned NumBits1 = Ty1->getPrimitiveSizeInBits();
5090   unsigned NumBits2 = Ty2->getPrimitiveSizeInBits();
5091   if (NumBits1 <= NumBits2)
5092     return false;
5093   return Subtarget->is64Bit() || NumBits1 < 64;
5094 }
5095
5096 bool X86TargetLowering::isTruncateFree(MVT::ValueType VT1,
5097                                        MVT::ValueType VT2) const {
5098   if (!MVT::isInteger(VT1) || !MVT::isInteger(VT2))
5099     return false;
5100   unsigned NumBits1 = MVT::getSizeInBits(VT1);
5101   unsigned NumBits2 = MVT::getSizeInBits(VT2);
5102   if (NumBits1 <= NumBits2)
5103     return false;
5104   return Subtarget->is64Bit() || NumBits1 < 64;
5105 }
5106
5107 /// isShuffleMaskLegal - Targets can use this to indicate that they only
5108 /// support *some* VECTOR_SHUFFLE operations, those with specific masks.
5109 /// By default, if a target supports the VECTOR_SHUFFLE node, all mask values
5110 /// are assumed to be legal.
5111 bool
5112 X86TargetLowering::isShuffleMaskLegal(SDOperand Mask, MVT::ValueType VT) const {
5113   // Only do shuffles on 128-bit vector types for now.
5114   if (MVT::getSizeInBits(VT) == 64) return false;
5115   return (Mask.Val->getNumOperands() <= 4 ||
5116           isIdentityMask(Mask.Val) ||
5117           isIdentityMask(Mask.Val, true) ||
5118           isSplatMask(Mask.Val)  ||
5119           isPSHUFHW_PSHUFLWMask(Mask.Val) ||
5120           X86::isUNPCKLMask(Mask.Val) ||
5121           X86::isUNPCKHMask(Mask.Val) ||
5122           X86::isUNPCKL_v_undef_Mask(Mask.Val) ||
5123           X86::isUNPCKH_v_undef_Mask(Mask.Val));
5124 }
5125
5126 bool X86TargetLowering::isVectorClearMaskLegal(std::vector<SDOperand> &BVOps,
5127                                                MVT::ValueType EVT,
5128                                                SelectionDAG &DAG) const {
5129   unsigned NumElts = BVOps.size();
5130   // Only do shuffles on 128-bit vector types for now.
5131   if (MVT::getSizeInBits(EVT) * NumElts == 64) return false;
5132   if (NumElts == 2) return true;
5133   if (NumElts == 4) {
5134     return (isMOVLMask(&BVOps[0], 4)  ||
5135             isCommutedMOVL(&BVOps[0], 4, true) ||
5136             isSHUFPMask(&BVOps[0], 4) ||
5137             isCommutedSHUFP(&BVOps[0], 4));
5138   }
5139   return false;
5140 }
5141
5142 //===----------------------------------------------------------------------===//
5143 //                           X86 Scheduler Hooks
5144 //===----------------------------------------------------------------------===//
5145
5146 MachineBasicBlock *
5147 X86TargetLowering::InsertAtEndOfBasicBlock(MachineInstr *MI,
5148                                            MachineBasicBlock *BB) {
5149   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
5150   switch (MI->getOpcode()) {
5151   default: assert(false && "Unexpected instr type to insert");
5152   case X86::CMOV_FR32:
5153   case X86::CMOV_FR64:
5154   case X86::CMOV_V4F32:
5155   case X86::CMOV_V2F64:
5156   case X86::CMOV_V2I64: {
5157     // To "insert" a SELECT_CC instruction, we actually have to insert the
5158     // diamond control-flow pattern.  The incoming instruction knows the
5159     // destination vreg to set, the condition code register to branch on, the
5160     // true/false values to select between, and a branch opcode to use.
5161     const BasicBlock *LLVM_BB = BB->getBasicBlock();
5162     ilist<MachineBasicBlock>::iterator It = BB;
5163     ++It;
5164
5165     //  thisMBB:
5166     //  ...
5167     //   TrueVal = ...
5168     //   cmpTY ccX, r1, r2
5169     //   bCC copy1MBB
5170     //   fallthrough --> copy0MBB
5171     MachineBasicBlock *thisMBB = BB;
5172     MachineBasicBlock *copy0MBB = new MachineBasicBlock(LLVM_BB);
5173     MachineBasicBlock *sinkMBB = new MachineBasicBlock(LLVM_BB);
5174     unsigned Opc =
5175       X86::GetCondBranchFromCond((X86::CondCode)MI->getOperand(3).getImm());
5176     BuildMI(BB, TII->get(Opc)).addMBB(sinkMBB);
5177     MachineFunction *F = BB->getParent();
5178     F->getBasicBlockList().insert(It, copy0MBB);
5179     F->getBasicBlockList().insert(It, sinkMBB);
5180     // Update machine-CFG edges by first adding all successors of the current
5181     // block to the new block which will contain the Phi node for the select.
5182     for(MachineBasicBlock::succ_iterator i = BB->succ_begin(),
5183         e = BB->succ_end(); i != e; ++i)
5184       sinkMBB->addSuccessor(*i);
5185     // Next, remove all successors of the current block, and add the true
5186     // and fallthrough blocks as its successors.
5187     while(!BB->succ_empty())
5188       BB->removeSuccessor(BB->succ_begin());
5189     BB->addSuccessor(copy0MBB);
5190     BB->addSuccessor(sinkMBB);
5191
5192     //  copy0MBB:
5193     //   %FalseValue = ...
5194     //   # fallthrough to sinkMBB
5195     BB = copy0MBB;
5196
5197     // Update machine-CFG edges
5198     BB->addSuccessor(sinkMBB);
5199
5200     //  sinkMBB:
5201     //   %Result = phi [ %FalseValue, copy0MBB ], [ %TrueValue, thisMBB ]
5202     //  ...
5203     BB = sinkMBB;
5204     BuildMI(BB, TII->get(X86::PHI), MI->getOperand(0).getReg())
5205       .addReg(MI->getOperand(1).getReg()).addMBB(copy0MBB)
5206       .addReg(MI->getOperand(2).getReg()).addMBB(thisMBB);
5207
5208     delete MI;   // The pseudo instruction is gone now.
5209     return BB;
5210   }
5211
5212   case X86::FP32_TO_INT16_IN_MEM:
5213   case X86::FP32_TO_INT32_IN_MEM:
5214   case X86::FP32_TO_INT64_IN_MEM:
5215   case X86::FP64_TO_INT16_IN_MEM:
5216   case X86::FP64_TO_INT32_IN_MEM:
5217   case X86::FP64_TO_INT64_IN_MEM:
5218   case X86::FP80_TO_INT16_IN_MEM:
5219   case X86::FP80_TO_INT32_IN_MEM:
5220   case X86::FP80_TO_INT64_IN_MEM: {
5221     // Change the floating point control register to use "round towards zero"
5222     // mode when truncating to an integer value.
5223     MachineFunction *F = BB->getParent();
5224     int CWFrameIdx = F->getFrameInfo()->CreateStackObject(2, 2);
5225     addFrameReference(BuildMI(BB, TII->get(X86::FNSTCW16m)), CWFrameIdx);
5226
5227     // Load the old value of the high byte of the control word...
5228     unsigned OldCW =
5229       F->getSSARegMap()->createVirtualRegister(X86::GR16RegisterClass);
5230     addFrameReference(BuildMI(BB, TII->get(X86::MOV16rm), OldCW), CWFrameIdx);
5231
5232     // Set the high part to be round to zero...
5233     addFrameReference(BuildMI(BB, TII->get(X86::MOV16mi)), CWFrameIdx)
5234       .addImm(0xC7F);
5235
5236     // Reload the modified control word now...
5237     addFrameReference(BuildMI(BB, TII->get(X86::FLDCW16m)), CWFrameIdx);
5238
5239     // Restore the memory image of control word to original value
5240     addFrameReference(BuildMI(BB, TII->get(X86::MOV16mr)), CWFrameIdx)
5241       .addReg(OldCW);
5242
5243     // Get the X86 opcode to use.
5244     unsigned Opc;
5245     switch (MI->getOpcode()) {
5246     default: assert(0 && "illegal opcode!");
5247     case X86::FP32_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m32; break;
5248     case X86::FP32_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m32; break;
5249     case X86::FP32_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m32; break;
5250     case X86::FP64_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m64; break;
5251     case X86::FP64_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m64; break;
5252     case X86::FP64_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m64; break;
5253     case X86::FP80_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m80; break;
5254     case X86::FP80_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m80; break;
5255     case X86::FP80_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m80; break;
5256     }
5257
5258     X86AddressMode AM;
5259     MachineOperand &Op = MI->getOperand(0);
5260     if (Op.isRegister()) {
5261       AM.BaseType = X86AddressMode::RegBase;
5262       AM.Base.Reg = Op.getReg();
5263     } else {
5264       AM.BaseType = X86AddressMode::FrameIndexBase;
5265       AM.Base.FrameIndex = Op.getFrameIndex();
5266     }
5267     Op = MI->getOperand(1);
5268     if (Op.isImmediate())
5269       AM.Scale = Op.getImm();
5270     Op = MI->getOperand(2);
5271     if (Op.isImmediate())
5272       AM.IndexReg = Op.getImm();
5273     Op = MI->getOperand(3);
5274     if (Op.isGlobalAddress()) {
5275       AM.GV = Op.getGlobal();
5276     } else {
5277       AM.Disp = Op.getImm();
5278     }
5279     addFullAddress(BuildMI(BB, TII->get(Opc)), AM)
5280                       .addReg(MI->getOperand(4).getReg());
5281
5282     // Reload the original control word now.
5283     addFrameReference(BuildMI(BB, TII->get(X86::FLDCW16m)), CWFrameIdx);
5284
5285     delete MI;   // The pseudo instruction is gone now.
5286     return BB;
5287   }
5288   }
5289 }
5290
5291 //===----------------------------------------------------------------------===//
5292 //                           X86 Optimization Hooks
5293 //===----------------------------------------------------------------------===//
5294
5295 void X86TargetLowering::computeMaskedBitsForTargetNode(const SDOperand Op,
5296                                                        uint64_t Mask,
5297                                                        uint64_t &KnownZero,
5298                                                        uint64_t &KnownOne,
5299                                                        const SelectionDAG &DAG,
5300                                                        unsigned Depth) const {
5301   unsigned Opc = Op.getOpcode();
5302   assert((Opc >= ISD::BUILTIN_OP_END ||
5303           Opc == ISD::INTRINSIC_WO_CHAIN ||
5304           Opc == ISD::INTRINSIC_W_CHAIN ||
5305           Opc == ISD::INTRINSIC_VOID) &&
5306          "Should use MaskedValueIsZero if you don't know whether Op"
5307          " is a target node!");
5308
5309   KnownZero = KnownOne = 0;   // Don't know anything.
5310   switch (Opc) {
5311   default: break;
5312   case X86ISD::SETCC:
5313     KnownZero |= (MVT::getIntVTBitMask(Op.getValueType()) ^ 1ULL);
5314     break;
5315   }
5316 }
5317
5318 /// getShuffleScalarElt - Returns the scalar element that will make up the ith
5319 /// element of the result of the vector shuffle.
5320 static SDOperand getShuffleScalarElt(SDNode *N, unsigned i, SelectionDAG &DAG) {
5321   MVT::ValueType VT = N->getValueType(0);
5322   SDOperand PermMask = N->getOperand(2);
5323   unsigned NumElems = PermMask.getNumOperands();
5324   SDOperand V = (i < NumElems) ? N->getOperand(0) : N->getOperand(1);
5325   i %= NumElems;
5326   if (V.getOpcode() == ISD::SCALAR_TO_VECTOR) {
5327     return (i == 0)
5328      ? V.getOperand(0) : DAG.getNode(ISD::UNDEF, MVT::getVectorElementType(VT));
5329   } else if (V.getOpcode() == ISD::VECTOR_SHUFFLE) {
5330     SDOperand Idx = PermMask.getOperand(i);
5331     if (Idx.getOpcode() == ISD::UNDEF)
5332       return DAG.getNode(ISD::UNDEF, MVT::getVectorElementType(VT));
5333     return getShuffleScalarElt(V.Val,cast<ConstantSDNode>(Idx)->getValue(),DAG);
5334   }
5335   return SDOperand();
5336 }
5337
5338 /// isGAPlusOffset - Returns true (and the GlobalValue and the offset) if the
5339 /// node is a GlobalAddress + an offset.
5340 static bool isGAPlusOffset(SDNode *N, GlobalValue* &GA, int64_t &Offset) {
5341   unsigned Opc = N->getOpcode();
5342   if (Opc == X86ISD::Wrapper) {
5343     if (dyn_cast<GlobalAddressSDNode>(N->getOperand(0))) {
5344       GA = cast<GlobalAddressSDNode>(N->getOperand(0))->getGlobal();
5345       return true;
5346     }
5347   } else if (Opc == ISD::ADD) {
5348     SDOperand N1 = N->getOperand(0);
5349     SDOperand N2 = N->getOperand(1);
5350     if (isGAPlusOffset(N1.Val, GA, Offset)) {
5351       ConstantSDNode *V = dyn_cast<ConstantSDNode>(N2);
5352       if (V) {
5353         Offset += V->getSignExtended();
5354         return true;
5355       }
5356     } else if (isGAPlusOffset(N2.Val, GA, Offset)) {
5357       ConstantSDNode *V = dyn_cast<ConstantSDNode>(N1);
5358       if (V) {
5359         Offset += V->getSignExtended();
5360         return true;
5361       }
5362     }
5363   }
5364   return false;
5365 }
5366
5367 /// isConsecutiveLoad - Returns true if N is loading from an address of Base
5368 /// + Dist * Size.
5369 static bool isConsecutiveLoad(SDNode *N, SDNode *Base, int Dist, int Size,
5370                               MachineFrameInfo *MFI) {
5371   if (N->getOperand(0).Val != Base->getOperand(0).Val)
5372     return false;
5373
5374   SDOperand Loc = N->getOperand(1);
5375   SDOperand BaseLoc = Base->getOperand(1);
5376   if (Loc.getOpcode() == ISD::FrameIndex) {
5377     if (BaseLoc.getOpcode() != ISD::FrameIndex)
5378       return false;
5379     int FI  = cast<FrameIndexSDNode>(Loc)->getIndex();
5380     int BFI = cast<FrameIndexSDNode>(BaseLoc)->getIndex();
5381     int FS  = MFI->getObjectSize(FI);
5382     int BFS = MFI->getObjectSize(BFI);
5383     if (FS != BFS || FS != Size) return false;
5384     return MFI->getObjectOffset(FI) == (MFI->getObjectOffset(BFI) + Dist*Size);
5385   } else {
5386     GlobalValue *GV1 = NULL;
5387     GlobalValue *GV2 = NULL;
5388     int64_t Offset1 = 0;
5389     int64_t Offset2 = 0;
5390     bool isGA1 = isGAPlusOffset(Loc.Val, GV1, Offset1);
5391     bool isGA2 = isGAPlusOffset(BaseLoc.Val, GV2, Offset2);
5392     if (isGA1 && isGA2 && GV1 == GV2)
5393       return Offset1 == (Offset2 + Dist*Size);
5394   }
5395
5396   return false;
5397 }
5398
5399 static bool isBaseAlignment16(SDNode *Base, MachineFrameInfo *MFI,
5400                               const X86Subtarget *Subtarget) {
5401   GlobalValue *GV;
5402   int64_t Offset;
5403   if (isGAPlusOffset(Base, GV, Offset))
5404     return (GV->getAlignment() >= 16 && (Offset % 16) == 0);
5405   else {
5406     assert(Base->getOpcode() == ISD::FrameIndex && "Unexpected base node!");
5407     int BFI = cast<FrameIndexSDNode>(Base)->getIndex();
5408     if (BFI < 0)
5409       // Fixed objects do not specify alignment, however the offsets are known.
5410       return ((Subtarget->getStackAlignment() % 16) == 0 &&
5411               (MFI->getObjectOffset(BFI) % 16) == 0);
5412     else
5413       return MFI->getObjectAlignment(BFI) >= 16;
5414   }
5415   return false;
5416 }
5417
5418
5419 /// PerformShuffleCombine - Combine a vector_shuffle that is equal to
5420 /// build_vector load1, load2, load3, load4, <0, 1, 2, 3> into a 128-bit load
5421 /// if the load addresses are consecutive, non-overlapping, and in the right
5422 /// order.
5423 static SDOperand PerformShuffleCombine(SDNode *N, SelectionDAG &DAG,
5424                                        const X86Subtarget *Subtarget) {
5425   MachineFunction &MF = DAG.getMachineFunction();
5426   MachineFrameInfo *MFI = MF.getFrameInfo();
5427   MVT::ValueType VT = N->getValueType(0);
5428   MVT::ValueType EVT = MVT::getVectorElementType(VT);
5429   SDOperand PermMask = N->getOperand(2);
5430   int NumElems = (int)PermMask.getNumOperands();
5431   SDNode *Base = NULL;
5432   for (int i = 0; i < NumElems; ++i) {
5433     SDOperand Idx = PermMask.getOperand(i);
5434     if (Idx.getOpcode() == ISD::UNDEF) {
5435       if (!Base) return SDOperand();
5436     } else {
5437       SDOperand Arg =
5438         getShuffleScalarElt(N, cast<ConstantSDNode>(Idx)->getValue(), DAG);
5439       if (!Arg.Val || !ISD::isNON_EXTLoad(Arg.Val))
5440         return SDOperand();
5441       if (!Base)
5442         Base = Arg.Val;
5443       else if (!isConsecutiveLoad(Arg.Val, Base,
5444                                   i, MVT::getSizeInBits(EVT)/8,MFI))
5445         return SDOperand();
5446     }
5447   }
5448
5449   bool isAlign16 = isBaseAlignment16(Base->getOperand(1).Val, MFI, Subtarget);
5450   LoadSDNode *LD = cast<LoadSDNode>(Base);
5451   if (isAlign16) {
5452     return DAG.getLoad(VT, LD->getChain(), LD->getBasePtr(), LD->getSrcValue(),
5453                        LD->getSrcValueOffset(), LD->isVolatile());
5454   } else {
5455     return DAG.getLoad(VT, LD->getChain(), LD->getBasePtr(), LD->getSrcValue(),
5456                        LD->getSrcValueOffset(), LD->isVolatile(),
5457                        LD->getAlignment());
5458   }
5459 }
5460
5461 /// PerformSELECTCombine - Do target-specific dag combines on SELECT nodes.
5462 static SDOperand PerformSELECTCombine(SDNode *N, SelectionDAG &DAG,
5463                                       const X86Subtarget *Subtarget) {
5464   SDOperand Cond = N->getOperand(0);
5465
5466   // If we have SSE[12] support, try to form min/max nodes.
5467   if (Subtarget->hasSSE2() &&
5468       (N->getValueType(0) == MVT::f32 || N->getValueType(0) == MVT::f64)) {
5469     if (Cond.getOpcode() == ISD::SETCC) {
5470       // Get the LHS/RHS of the select.
5471       SDOperand LHS = N->getOperand(1);
5472       SDOperand RHS = N->getOperand(2);
5473       ISD::CondCode CC = cast<CondCodeSDNode>(Cond.getOperand(2))->get();
5474
5475       unsigned Opcode = 0;
5476       if (LHS == Cond.getOperand(0) && RHS == Cond.getOperand(1)) {
5477         switch (CC) {
5478         default: break;
5479         case ISD::SETOLE: // (X <= Y) ? X : Y -> min
5480         case ISD::SETULE:
5481         case ISD::SETLE:
5482           if (!UnsafeFPMath) break;
5483           // FALL THROUGH.
5484         case ISD::SETOLT:  // (X olt/lt Y) ? X : Y -> min
5485         case ISD::SETLT:
5486           Opcode = X86ISD::FMIN;
5487           break;
5488
5489         case ISD::SETOGT: // (X > Y) ? X : Y -> max
5490         case ISD::SETUGT:
5491         case ISD::SETGT:
5492           if (!UnsafeFPMath) break;
5493           // FALL THROUGH.
5494         case ISD::SETUGE:  // (X uge/ge Y) ? X : Y -> max
5495         case ISD::SETGE:
5496           Opcode = X86ISD::FMAX;
5497           break;
5498         }
5499       } else if (LHS == Cond.getOperand(1) && RHS == Cond.getOperand(0)) {
5500         switch (CC) {
5501         default: break;
5502         case ISD::SETOGT: // (X > Y) ? Y : X -> min
5503         case ISD::SETUGT:
5504         case ISD::SETGT:
5505           if (!UnsafeFPMath) break;
5506           // FALL THROUGH.
5507         case ISD::SETUGE:  // (X uge/ge Y) ? Y : X -> min
5508         case ISD::SETGE:
5509           Opcode = X86ISD::FMIN;
5510           break;
5511
5512         case ISD::SETOLE:   // (X <= Y) ? Y : X -> max
5513         case ISD::SETULE:
5514         case ISD::SETLE:
5515           if (!UnsafeFPMath) break;
5516           // FALL THROUGH.
5517         case ISD::SETOLT:   // (X olt/lt Y) ? Y : X -> max
5518         case ISD::SETLT:
5519           Opcode = X86ISD::FMAX;
5520           break;
5521         }
5522       }
5523
5524       if (Opcode)
5525         return DAG.getNode(Opcode, N->getValueType(0), LHS, RHS);
5526     }
5527
5528   }
5529
5530   return SDOperand();
5531 }
5532
5533
5534 SDOperand X86TargetLowering::PerformDAGCombine(SDNode *N,
5535                                                DAGCombinerInfo &DCI) const {
5536   SelectionDAG &DAG = DCI.DAG;
5537   switch (N->getOpcode()) {
5538   default: break;
5539   case ISD::VECTOR_SHUFFLE:
5540     return PerformShuffleCombine(N, DAG, Subtarget);
5541   case ISD::SELECT:
5542     return PerformSELECTCombine(N, DAG, Subtarget);
5543   }
5544
5545   return SDOperand();
5546 }
5547
5548 //===----------------------------------------------------------------------===//
5549 //                           X86 Inline Assembly Support
5550 //===----------------------------------------------------------------------===//
5551
5552 /// getConstraintType - Given a constraint letter, return the type of
5553 /// constraint it is for this target.
5554 X86TargetLowering::ConstraintType
5555 X86TargetLowering::getConstraintType(const std::string &Constraint) const {
5556   if (Constraint.size() == 1) {
5557     switch (Constraint[0]) {
5558     case 'A':
5559     case 'r':
5560     case 'R':
5561     case 'l':
5562     case 'q':
5563     case 'Q':
5564     case 'x':
5565     case 'Y':
5566       return C_RegisterClass;
5567     default:
5568       break;
5569     }
5570   }
5571   return TargetLowering::getConstraintType(Constraint);
5572 }
5573
5574 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
5575 /// vector.  If it is invalid, don't add anything to Ops.
5576 void X86TargetLowering::LowerAsmOperandForConstraint(SDOperand Op,
5577                                                      char Constraint,
5578                                                      std::vector<SDOperand>&Ops,
5579                                                      SelectionDAG &DAG) {
5580   SDOperand Result(0, 0);
5581
5582   switch (Constraint) {
5583   default: break;
5584   case 'I':
5585     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
5586       if (C->getValue() <= 31) {
5587         Result = DAG.getTargetConstant(C->getValue(), Op.getValueType());
5588         break;
5589       }
5590     }
5591     return;
5592   case 'N':
5593     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
5594       if (C->getValue() <= 255) {
5595         Result = DAG.getTargetConstant(C->getValue(), Op.getValueType());
5596         break;
5597       }
5598     }
5599     return;
5600   case 'i': {
5601     // Literal immediates are always ok.
5602     if (ConstantSDNode *CST = dyn_cast<ConstantSDNode>(Op)) {
5603       Result = DAG.getTargetConstant(CST->getValue(), Op.getValueType());
5604       break;
5605     }
5606
5607     // If we are in non-pic codegen mode, we allow the address of a global (with
5608     // an optional displacement) to be used with 'i'.
5609     GlobalAddressSDNode *GA = dyn_cast<GlobalAddressSDNode>(Op);
5610     int64_t Offset = 0;
5611
5612     // Match either (GA) or (GA+C)
5613     if (GA) {
5614       Offset = GA->getOffset();
5615     } else if (Op.getOpcode() == ISD::ADD) {
5616       ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1));
5617       GA = dyn_cast<GlobalAddressSDNode>(Op.getOperand(0));
5618       if (C && GA) {
5619         Offset = GA->getOffset()+C->getValue();
5620       } else {
5621         C = dyn_cast<ConstantSDNode>(Op.getOperand(1));
5622         GA = dyn_cast<GlobalAddressSDNode>(Op.getOperand(0));
5623         if (C && GA)
5624           Offset = GA->getOffset()+C->getValue();
5625         else
5626           C = 0, GA = 0;
5627       }
5628     }
5629
5630     if (GA) {
5631       // If addressing this global requires a load (e.g. in PIC mode), we can't
5632       // match.
5633       if (Subtarget->GVRequiresExtraLoad(GA->getGlobal(), getTargetMachine(),
5634                                          false))
5635         return;
5636
5637       Op = DAG.getTargetGlobalAddress(GA->getGlobal(), GA->getValueType(0),
5638                                       Offset);
5639       Result = Op;
5640       break;
5641     }
5642
5643     // Otherwise, not valid for this mode.
5644     return;
5645   }
5646   }
5647
5648   if (Result.Val) {
5649     Ops.push_back(Result);
5650     return;
5651   }
5652   return TargetLowering::LowerAsmOperandForConstraint(Op, Constraint, Ops, DAG);
5653 }
5654
5655 std::vector<unsigned> X86TargetLowering::
5656 getRegClassForInlineAsmConstraint(const std::string &Constraint,
5657                                   MVT::ValueType VT) const {
5658   if (Constraint.size() == 1) {
5659     // FIXME: not handling fp-stack yet!
5660     switch (Constraint[0]) {      // GCC X86 Constraint Letters
5661     default: break;  // Unknown constraint letter
5662     case 'A':   // EAX/EDX
5663       if (VT == MVT::i32 || VT == MVT::i64)
5664         return make_vector<unsigned>(X86::EAX, X86::EDX, 0);
5665       break;
5666     case 'q':   // Q_REGS (GENERAL_REGS in 64-bit mode)
5667     case 'Q':   // Q_REGS
5668       if (VT == MVT::i32)
5669         return make_vector<unsigned>(X86::EAX, X86::EDX, X86::ECX, X86::EBX, 0);
5670       else if (VT == MVT::i16)
5671         return make_vector<unsigned>(X86::AX, X86::DX, X86::CX, X86::BX, 0);
5672       else if (VT == MVT::i8)
5673         return make_vector<unsigned>(X86::AL, X86::DL, X86::CL, X86::BL, 0);
5674       else if (VT == MVT::i64)
5675         return make_vector<unsigned>(X86::RAX, X86::RDX, X86::RCX, X86::RBX, 0);
5676       break;
5677     }
5678   }
5679
5680   return std::vector<unsigned>();
5681 }
5682
5683 std::pair<unsigned, const TargetRegisterClass*>
5684 X86TargetLowering::getRegForInlineAsmConstraint(const std::string &Constraint,
5685                                                 MVT::ValueType VT) const {
5686   // First, see if this is a constraint that directly corresponds to an LLVM
5687   // register class.
5688   if (Constraint.size() == 1) {
5689     // GCC Constraint Letters
5690     switch (Constraint[0]) {
5691     default: break;
5692     case 'r':   // GENERAL_REGS
5693     case 'R':   // LEGACY_REGS
5694     case 'l':   // INDEX_REGS
5695       if (VT == MVT::i64 && Subtarget->is64Bit())
5696         return std::make_pair(0U, X86::GR64RegisterClass);
5697       if (VT == MVT::i32)
5698         return std::make_pair(0U, X86::GR32RegisterClass);
5699       else if (VT == MVT::i16)
5700         return std::make_pair(0U, X86::GR16RegisterClass);
5701       else if (VT == MVT::i8)
5702         return std::make_pair(0U, X86::GR8RegisterClass);
5703       break;
5704     case 'y':   // MMX_REGS if MMX allowed.
5705       if (!Subtarget->hasMMX()) break;
5706       return std::make_pair(0U, X86::VR64RegisterClass);
5707       break;
5708     case 'Y':   // SSE_REGS if SSE2 allowed
5709       if (!Subtarget->hasSSE2()) break;
5710       // FALL THROUGH.
5711     case 'x':   // SSE_REGS if SSE1 allowed
5712       if (!Subtarget->hasSSE1()) break;
5713
5714       switch (VT) {
5715       default: break;
5716       // Scalar SSE types.
5717       case MVT::f32:
5718       case MVT::i32:
5719         return std::make_pair(0U, X86::FR32RegisterClass);
5720       case MVT::f64:
5721       case MVT::i64:
5722         return std::make_pair(0U, X86::FR64RegisterClass);
5723       // Vector types.
5724       case MVT::v16i8:
5725       case MVT::v8i16:
5726       case MVT::v4i32:
5727       case MVT::v2i64:
5728       case MVT::v4f32:
5729       case MVT::v2f64:
5730         return std::make_pair(0U, X86::VR128RegisterClass);
5731       }
5732       break;
5733     }
5734   }
5735
5736   // Use the default implementation in TargetLowering to convert the register
5737   // constraint into a member of a register class.
5738   std::pair<unsigned, const TargetRegisterClass*> Res;
5739   Res = TargetLowering::getRegForInlineAsmConstraint(Constraint, VT);
5740
5741   // Not found as a standard register?
5742   if (Res.second == 0) {
5743     // GCC calls "st(0)" just plain "st".
5744     if (StringsEqualNoCase("{st}", Constraint)) {
5745       Res.first = X86::ST0;
5746       Res.second = X86::RFP80RegisterClass;
5747     }
5748
5749     return Res;
5750   }
5751
5752   // Otherwise, check to see if this is a register class of the wrong value
5753   // type.  For example, we want to map "{ax},i32" -> {eax}, we don't want it to
5754   // turn into {ax},{dx}.
5755   if (Res.second->hasType(VT))
5756     return Res;   // Correct type already, nothing to do.
5757
5758   // All of the single-register GCC register classes map their values onto
5759   // 16-bit register pieces "ax","dx","cx","bx","si","di","bp","sp".  If we
5760   // really want an 8-bit or 32-bit register, map to the appropriate register
5761   // class and return the appropriate register.
5762   if (Res.second != X86::GR16RegisterClass)
5763     return Res;
5764
5765   if (VT == MVT::i8) {
5766     unsigned DestReg = 0;
5767     switch (Res.first) {
5768     default: break;
5769     case X86::AX: DestReg = X86::AL; break;
5770     case X86::DX: DestReg = X86::DL; break;
5771     case X86::CX: DestReg = X86::CL; break;
5772     case X86::BX: DestReg = X86::BL; break;
5773     }
5774     if (DestReg) {
5775       Res.first = DestReg;
5776       Res.second = Res.second = X86::GR8RegisterClass;
5777     }
5778   } else if (VT == MVT::i32) {
5779     unsigned DestReg = 0;
5780     switch (Res.first) {
5781     default: break;
5782     case X86::AX: DestReg = X86::EAX; break;
5783     case X86::DX: DestReg = X86::EDX; break;
5784     case X86::CX: DestReg = X86::ECX; break;
5785     case X86::BX: DestReg = X86::EBX; break;
5786     case X86::SI: DestReg = X86::ESI; break;
5787     case X86::DI: DestReg = X86::EDI; break;
5788     case X86::BP: DestReg = X86::EBP; break;
5789     case X86::SP: DestReg = X86::ESP; break;
5790     }
5791     if (DestReg) {
5792       Res.first = DestReg;
5793       Res.second = Res.second = X86::GR32RegisterClass;
5794     }
5795   } else if (VT == MVT::i64) {
5796     unsigned DestReg = 0;
5797     switch (Res.first) {
5798     default: break;
5799     case X86::AX: DestReg = X86::RAX; break;
5800     case X86::DX: DestReg = X86::RDX; break;
5801     case X86::CX: DestReg = X86::RCX; break;
5802     case X86::BX: DestReg = X86::RBX; break;
5803     case X86::SI: DestReg = X86::RSI; break;
5804     case X86::DI: DestReg = X86::RDI; break;
5805     case X86::BP: DestReg = X86::RBP; break;
5806     case X86::SP: DestReg = X86::RSP; break;
5807     }
5808     if (DestReg) {
5809       Res.first = DestReg;
5810       Res.second = Res.second = X86::GR64RegisterClass;
5811     }
5812   }
5813
5814   return Res;
5815 }