lib/Target/X86/X86ISelLowering.cpp

   1 //===-- X86ISelLowering.cpp - X86 DAG Lowering Implementation -------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that X86 uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #include "X86.h"
  16 #include "X86InstrBuilder.h"
  17 #include "X86ISelLowering.h"
  18 #include "X86MachineFunctionInfo.h"
  19 #include "X86TargetMachine.h"
  20 #include "llvm/CallingConv.h"
  21 #include "llvm/Constants.h"
  22 #include "llvm/DerivedTypes.h"
  23 #include "llvm/GlobalVariable.h"
  24 #include "llvm/Function.h"
  25 #include "llvm/Intrinsics.h"
  26 #include "llvm/ADT/BitVector.h"
  27 #include "llvm/ADT/VectorExtras.h"
  28 #include "llvm/CodeGen/CallingConvLower.h"
  29 #include "llvm/CodeGen/MachineFrameInfo.h"
  30 #include "llvm/CodeGen/MachineFunction.h"
  31 #include "llvm/CodeGen/MachineInstrBuilder.h"
  32 #include "llvm/CodeGen/MachineModuleInfo.h"
  33 #include "llvm/CodeGen/MachineRegisterInfo.h"
  34 #include "llvm/CodeGen/PseudoSourceValue.h"
  35 #include "llvm/CodeGen/SelectionDAG.h"
  36 #include "llvm/Support/MathExtras.h"
  37 #include "llvm/Support/Debug.h"
  38 #include "llvm/Target/TargetOptions.h"
  39 #include "llvm/ADT/SmallSet.h"
  40 #include "llvm/ADT/StringExtras.h"
  41 #include "llvm/Support/CommandLine.h"
  42 using namespace llvm;
  43
  44 static cl::opt<bool>
  45 DisableMMX("disable-mmx", cl::Hidden, cl::desc("Disable use of MMX"));
  46
  47 // Forward declarations.
  48 static SDValue getMOVL(SelectionDAG &DAG, DebugLoc dl, MVT VT, SDValue V1,
  49                        SDValue V2);
  50
  51 X86TargetLowering::X86TargetLowering(X86TargetMachine &TM)
  52   : TargetLowering(TM) {
  53   Subtarget = &TM.getSubtarget<X86Subtarget>();
  54   X86ScalarSSEf64 = Subtarget->hasSSE2();
  55   X86ScalarSSEf32 = Subtarget->hasSSE1();
  56   X86StackPtr = Subtarget->is64Bit() ? X86::RSP : X86::ESP;
  57
  58   bool Fast = false;
  59
  60   RegInfo = TM.getRegisterInfo();
  61   TD = getTargetData();
  62
  63   // Set up the TargetLowering object.
  64
  65   // X86 is weird, it always uses i8 for shift amounts and setcc results.
  66   setShiftAmountType(MVT::i8);
  67   setBooleanContents(ZeroOrOneBooleanContent);
  68   setSchedulingPreference(SchedulingForRegPressure);
  69   setShiftAmountFlavor(Mask);   // shl X, 32 == shl X, 0
  70   setStackPointerRegisterToSaveRestore(X86StackPtr);
  71
  72   if (Subtarget->isTargetDarwin()) {
  73     // Darwin should use _setjmp/_longjmp instead of setjmp/longjmp.
  74     setUseUnderscoreSetJmp(false);
  75     setUseUnderscoreLongJmp(false);
  76   } else if (Subtarget->isTargetMingw()) {
  77     // MS runtime is weird: it exports _setjmp, but longjmp!
  78     setUseUnderscoreSetJmp(true);
  79     setUseUnderscoreLongJmp(false);
  80   } else {
  81     setUseUnderscoreSetJmp(true);
  82     setUseUnderscoreLongJmp(true);
  83   }
  84
  85   // Set up the register classes.
  86   addRegisterClass(MVT::i8, X86::GR8RegisterClass);
  87   addRegisterClass(MVT::i16, X86::GR16RegisterClass);
  88   addRegisterClass(MVT::i32, X86::GR32RegisterClass);
  89   if (Subtarget->is64Bit())
  90     addRegisterClass(MVT::i64, X86::GR64RegisterClass);
  91
  92   setLoadExtAction(ISD::SEXTLOAD, MVT::i1, Promote);
  93
  94   // We don't accept any truncstore of integer registers.
  95   setTruncStoreAction(MVT::i64, MVT::i32, Expand);
  96   setTruncStoreAction(MVT::i64, MVT::i16, Expand);
  97   setTruncStoreAction(MVT::i64, MVT::i8 , Expand);
  98   setTruncStoreAction(MVT::i32, MVT::i16, Expand);
  99   setTruncStoreAction(MVT::i32, MVT::i8 , Expand);
 100   setTruncStoreAction(MVT::i16, MVT::i8,  Expand);
 101
 102   // SETOEQ and SETUNE require checking two conditions.
 103   setCondCodeAction(ISD::SETOEQ, MVT::f32, Expand);
 104   setCondCodeAction(ISD::SETOEQ, MVT::f64, Expand);
 105   setCondCodeAction(ISD::SETOEQ, MVT::f80, Expand);
 106   setCondCodeAction(ISD::SETUNE, MVT::f32, Expand);
 107   setCondCodeAction(ISD::SETUNE, MVT::f64, Expand);
 108   setCondCodeAction(ISD::SETUNE, MVT::f80, Expand);
 109
 110   // Promote all UINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have this
 111   // operation.
 112   setOperationAction(ISD::UINT_TO_FP       , MVT::i1   , Promote);
 113   setOperationAction(ISD::UINT_TO_FP       , MVT::i8   , Promote);
 114   setOperationAction(ISD::UINT_TO_FP       , MVT::i16  , Promote);
 115
 116   if (Subtarget->is64Bit()) {
 117     setOperationAction(ISD::UINT_TO_FP     , MVT::i32  , Promote);
 118     setOperationAction(ISD::UINT_TO_FP     , MVT::i64  , Expand);
 119   } else {
 120     if (!UseSoftFloat && !NoImplicitFloat && X86ScalarSSEf64) {
 121       // We have an impenetrably clever algorithm for ui64->double only.
 122       setOperationAction(ISD::UINT_TO_FP   , MVT::i64  , Custom);
 123
 124       // We have faster algorithm for ui32->single only.
 125       setOperationAction(ISD::UINT_TO_FP   , MVT::i32  , Custom);
 126     } else {
 127       setOperationAction(ISD::UINT_TO_FP   , MVT::i32  , Promote);
 128     }
 129   }
 130
 131   // Promote i1/i8 SINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have
 132   // this operation.
 133   setOperationAction(ISD::SINT_TO_FP       , MVT::i1   , Promote);
 134   setOperationAction(ISD::SINT_TO_FP       , MVT::i8   , Promote);
 135
 136   if (!UseSoftFloat && !NoImplicitFloat) {
 137     // SSE has no i16 to fp conversion, only i32
 138     if (X86ScalarSSEf32) {
 139       setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Promote);
 140       // f32 and f64 cases are Legal, f80 case is not
 141       setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Custom);
 142     } else {
 143       setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Custom);
 144       setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Custom);
 145     }
 146   } else {
 147     setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Promote);
 148     setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Promote);
 149   }
 150
 151   // In 32-bit mode these are custom lowered.  In 64-bit mode F32 and F64
 152   // are Legal, f80 is custom lowered.
 153   setOperationAction(ISD::FP_TO_SINT     , MVT::i64  , Custom);
 154   setOperationAction(ISD::SINT_TO_FP     , MVT::i64  , Custom);
 155
 156   // Promote i1/i8 FP_TO_SINT to larger FP_TO_SINTS's, as X86 doesn't have
 157   // this operation.
 158   setOperationAction(ISD::FP_TO_SINT       , MVT::i1   , Promote);
 159   setOperationAction(ISD::FP_TO_SINT       , MVT::i8   , Promote);
 160
 161   if (X86ScalarSSEf32) {
 162     setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Promote);
 163     // f32 and f64 cases are Legal, f80 case is not
 164     setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Custom);
 165   } else {
 166     setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Custom);
 167     setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Custom);
 168   }
 169
 170   // Handle FP_TO_UINT by promoting the destination to a larger signed
 171   // conversion.
 172   setOperationAction(ISD::FP_TO_UINT       , MVT::i1   , Promote);
 173   setOperationAction(ISD::FP_TO_UINT       , MVT::i8   , Promote);
 174   setOperationAction(ISD::FP_TO_UINT       , MVT::i16  , Promote);
 175
 176   if (Subtarget->is64Bit()) {
 177     setOperationAction(ISD::FP_TO_UINT     , MVT::i64  , Expand);
 178     setOperationAction(ISD::FP_TO_UINT     , MVT::i32  , Promote);
 179   } else {
 180     if (X86ScalarSSEf32 && !Subtarget->hasSSE3())
 181       // Expand FP_TO_UINT into a select.
 182       // FIXME: We would like to use a Custom expander here eventually to do
 183       // the optimal thing for SSE vs. the default expansion in the legalizer.
 184       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Expand);
 185     else
 186       // With SSE3 we can use fisttpll to convert to a signed i64.
 187       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Promote);
 188   }
 189
 190   // TODO: when we have SSE, these could be more efficient, by using movd/movq.
 191   if (!X86ScalarSSEf64) {
 192     setOperationAction(ISD::BIT_CONVERT      , MVT::f32  , Expand);
 193     setOperationAction(ISD::BIT_CONVERT      , MVT::i32  , Expand);
 194   }
 195
 196   // Scalar integer divide and remainder are lowered to use operations that
 197   // produce two results, to match the available instructions. This exposes
 198   // the two-result form to trivial CSE, which is able to combine x/y and x%y
 199   // into a single instruction.
 200   //
 201   // Scalar integer multiply-high is also lowered to use two-result
 202   // operations, to match the available instructions. However, plain multiply
 203   // (low) operations are left as Legal, as there are single-result
 204   // instructions for this in x86. Using the two-result multiply instructions
 205   // when both high and low results are needed must be arranged by dagcombine.
 206   setOperationAction(ISD::MULHS           , MVT::i8    , Expand);
 207   setOperationAction(ISD::MULHU           , MVT::i8    , Expand);
 208   setOperationAction(ISD::SDIV            , MVT::i8    , Expand);
 209   setOperationAction(ISD::UDIV            , MVT::i8    , Expand);
 210   setOperationAction(ISD::SREM            , MVT::i8    , Expand);
 211   setOperationAction(ISD::UREM            , MVT::i8    , Expand);
 212   setOperationAction(ISD::MULHS           , MVT::i16   , Expand);
 213   setOperationAction(ISD::MULHU           , MVT::i16   , Expand);
 214   setOperationAction(ISD::SDIV            , MVT::i16   , Expand);
 215   setOperationAction(ISD::UDIV            , MVT::i16   , Expand);
 216   setOperationAction(ISD::SREM            , MVT::i16   , Expand);
 217   setOperationAction(ISD::UREM            , MVT::i16   , Expand);
 218   setOperationAction(ISD::MULHS           , MVT::i32   , Expand);
 219   setOperationAction(ISD::MULHU           , MVT::i32   , Expand);
 220   setOperationAction(ISD::SDIV            , MVT::i32   , Expand);
 221   setOperationAction(ISD::UDIV            , MVT::i32   , Expand);
 222   setOperationAction(ISD::SREM            , MVT::i32   , Expand);
 223   setOperationAction(ISD::UREM            , MVT::i32   , Expand);
 224   setOperationAction(ISD::MULHS           , MVT::i64   , Expand);
 225   setOperationAction(ISD::MULHU           , MVT::i64   , Expand);
 226   setOperationAction(ISD::SDIV            , MVT::i64   , Expand);
 227   setOperationAction(ISD::UDIV            , MVT::i64   , Expand);
 228   setOperationAction(ISD::SREM            , MVT::i64   , Expand);
 229   setOperationAction(ISD::UREM            , MVT::i64   , Expand);
 230
 231   setOperationAction(ISD::BR_JT            , MVT::Other, Expand);
 232   setOperationAction(ISD::BRCOND           , MVT::Other, Custom);
 233   setOperationAction(ISD::BR_CC            , MVT::Other, Expand);
 234   setOperationAction(ISD::SELECT_CC        , MVT::Other, Expand);
 235   if (Subtarget->is64Bit())
 236     setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i32, Legal);
 237   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i16  , Legal);
 238   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i8   , Legal);
 239   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1   , Expand);
 240   setOperationAction(ISD::FP_ROUND_INREG   , MVT::f32  , Expand);
 241   setOperationAction(ISD::FREM             , MVT::f32  , Expand);
 242   setOperationAction(ISD::FREM             , MVT::f64  , Expand);
 243   setOperationAction(ISD::FREM             , MVT::f80  , Expand);
 244   setOperationAction(ISD::FLT_ROUNDS_      , MVT::i32  , Custom);
 245
 246   setOperationAction(ISD::CTPOP            , MVT::i8   , Expand);
 247   setOperationAction(ISD::CTTZ             , MVT::i8   , Custom);
 248   setOperationAction(ISD::CTLZ             , MVT::i8   , Custom);
 249   setOperationAction(ISD::CTPOP            , MVT::i16  , Expand);
 250   setOperationAction(ISD::CTTZ             , MVT::i16  , Custom);
 251   setOperationAction(ISD::CTLZ             , MVT::i16  , Custom);
 252   setOperationAction(ISD::CTPOP            , MVT::i32  , Expand);
 253   setOperationAction(ISD::CTTZ             , MVT::i32  , Custom);
 254   setOperationAction(ISD::CTLZ             , MVT::i32  , Custom);
 255   if (Subtarget->is64Bit()) {
 256     setOperationAction(ISD::CTPOP          , MVT::i64  , Expand);
 257     setOperationAction(ISD::CTTZ           , MVT::i64  , Custom);
 258     setOperationAction(ISD::CTLZ           , MVT::i64  , Custom);
 259   }
 260
 261   setOperationAction(ISD::READCYCLECOUNTER , MVT::i64  , Custom);
 262   setOperationAction(ISD::BSWAP            , MVT::i16  , Expand);
 263
 264   // These should be promoted to a larger select which is supported.
 265   setOperationAction(ISD::SELECT           , MVT::i1   , Promote);
 266   setOperationAction(ISD::SELECT           , MVT::i8   , Promote);
 267   // X86 wants to expand cmov itself.
 268   setOperationAction(ISD::SELECT          , MVT::i16  , Custom);
 269   setOperationAction(ISD::SELECT          , MVT::i32  , Custom);
 270   setOperationAction(ISD::SELECT          , MVT::f32  , Custom);
 271   setOperationAction(ISD::SELECT          , MVT::f64  , Custom);
 272   setOperationAction(ISD::SELECT          , MVT::f80  , Custom);
 273   setOperationAction(ISD::SETCC           , MVT::i8   , Custom);
 274   setOperationAction(ISD::SETCC           , MVT::i16  , Custom);
 275   setOperationAction(ISD::SETCC           , MVT::i32  , Custom);
 276   setOperationAction(ISD::SETCC           , MVT::f32  , Custom);
 277   setOperationAction(ISD::SETCC           , MVT::f64  , Custom);
 278   setOperationAction(ISD::SETCC           , MVT::f80  , Custom);
 279   if (Subtarget->is64Bit()) {
 280     setOperationAction(ISD::SELECT        , MVT::i64  , Custom);
 281     setOperationAction(ISD::SETCC         , MVT::i64  , Custom);
 282   }
 283   // X86 ret instruction may pop stack.
 284   setOperationAction(ISD::RET             , MVT::Other, Custom);
 285   setOperationAction(ISD::EH_RETURN       , MVT::Other, Custom);
 286
 287   // Darwin ABI issue.
 288   setOperationAction(ISD::ConstantPool    , MVT::i32  , Custom);
 289   setOperationAction(ISD::JumpTable       , MVT::i32  , Custom);
 290   setOperationAction(ISD::GlobalAddress   , MVT::i32  , Custom);
 291   setOperationAction(ISD::GlobalTLSAddress, MVT::i32  , Custom);
 292   if (Subtarget->is64Bit())
 293     setOperationAction(ISD::GlobalTLSAddress, MVT::i64, Custom);
 294   setOperationAction(ISD::ExternalSymbol  , MVT::i32  , Custom);
 295   if (Subtarget->is64Bit()) {
 296     setOperationAction(ISD::ConstantPool  , MVT::i64  , Custom);
 297     setOperationAction(ISD::JumpTable     , MVT::i64  , Custom);
 298     setOperationAction(ISD::GlobalAddress , MVT::i64  , Custom);
 299     setOperationAction(ISD::ExternalSymbol, MVT::i64  , Custom);
 300   }
 301   // 64-bit addm sub, shl, sra, srl (iff 32-bit x86)
 302   setOperationAction(ISD::SHL_PARTS       , MVT::i32  , Custom);
 303   setOperationAction(ISD::SRA_PARTS       , MVT::i32  , Custom);
 304   setOperationAction(ISD::SRL_PARTS       , MVT::i32  , Custom);
 305   if (Subtarget->is64Bit()) {
 306     setOperationAction(ISD::SHL_PARTS     , MVT::i64  , Custom);
 307     setOperationAction(ISD::SRA_PARTS     , MVT::i64  , Custom);
 308     setOperationAction(ISD::SRL_PARTS     , MVT::i64  , Custom);
 309   }
 310
 311   if (Subtarget->hasSSE1())
 312     setOperationAction(ISD::PREFETCH      , MVT::Other, Legal);
 313
 314   if (!Subtarget->hasSSE2())
 315     setOperationAction(ISD::MEMBARRIER    , MVT::Other, Expand);
 316
 317   // Expand certain atomics
 318   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i8, Custom);
 319   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i16, Custom);
 320   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i32, Custom);
 321   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i64, Custom);
 322
 323   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i8, Custom);
 324   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i16, Custom);
 325   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i32, Custom);
 326   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i64, Custom);
 327
 328   if (!Subtarget->is64Bit()) {
 329     setOperationAction(ISD::ATOMIC_LOAD_ADD, MVT::i64, Custom);
 330     setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i64, Custom);
 331     setOperationAction(ISD::ATOMIC_LOAD_AND, MVT::i64, Custom);
 332     setOperationAction(ISD::ATOMIC_LOAD_OR, MVT::i64, Custom);
 333     setOperationAction(ISD::ATOMIC_LOAD_XOR, MVT::i64, Custom);
 334     setOperationAction(ISD::ATOMIC_LOAD_NAND, MVT::i64, Custom);
 335     setOperationAction(ISD::ATOMIC_SWAP, MVT::i64, Custom);
 336   }
 337
 338   // Use the default ISD::DBG_STOPPOINT, ISD::DECLARE expansion.
 339   setOperationAction(ISD::DBG_STOPPOINT, MVT::Other, Expand);
 340   // FIXME - use subtarget debug flags
 341   if (!Subtarget->isTargetDarwin() &&
 342       !Subtarget->isTargetELF() &&
 343       !Subtarget->isTargetCygMing()) {
 344     setOperationAction(ISD::DBG_LABEL, MVT::Other, Expand);
 345     setOperationAction(ISD::EH_LABEL, MVT::Other, Expand);
 346   }
 347
 348   setOperationAction(ISD::EXCEPTIONADDR, MVT::i64, Expand);
 349   setOperationAction(ISD::EHSELECTION,   MVT::i64, Expand);
 350   setOperationAction(ISD::EXCEPTIONADDR, MVT::i32, Expand);
 351   setOperationAction(ISD::EHSELECTION,   MVT::i32, Expand);
 352   if (Subtarget->is64Bit()) {
 353     setExceptionPointerRegister(X86::RAX);
 354     setExceptionSelectorRegister(X86::RDX);
 355   } else {
 356     setExceptionPointerRegister(X86::EAX);
 357     setExceptionSelectorRegister(X86::EDX);
 358   }
 359   setOperationAction(ISD::FRAME_TO_ARGS_OFFSET, MVT::i32, Custom);
 360   setOperationAction(ISD::FRAME_TO_ARGS_OFFSET, MVT::i64, Custom);
 361
 362   setOperationAction(ISD::TRAMPOLINE, MVT::Other, Custom);
 363
 364   setOperationAction(ISD::TRAP, MVT::Other, Legal);
 365
 366   // VASTART needs to be custom lowered to use the VarArgsFrameIndex
 367   setOperationAction(ISD::VASTART           , MVT::Other, Custom);
 368   setOperationAction(ISD::VAEND             , MVT::Other, Expand);
 369   if (Subtarget->is64Bit()) {
 370     setOperationAction(ISD::VAARG           , MVT::Other, Custom);
 371     setOperationAction(ISD::VACOPY          , MVT::Other, Custom);
 372   } else {
 373     setOperationAction(ISD::VAARG           , MVT::Other, Expand);
 374     setOperationAction(ISD::VACOPY          , MVT::Other, Expand);
 375   }
 376
 377   setOperationAction(ISD::STACKSAVE,          MVT::Other, Expand);
 378   setOperationAction(ISD::STACKRESTORE,       MVT::Other, Expand);
 379   if (Subtarget->is64Bit())
 380     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i64, Expand);
 381   if (Subtarget->isTargetCygMing())
 382     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32, Custom);
 383   else
 384     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32, Expand);
 385
 386   if (!UseSoftFloat && X86ScalarSSEf64) {
 387     // f32 and f64 use SSE.
 388     // Set up the FP register classes.
 389     addRegisterClass(MVT::f32, X86::FR32RegisterClass);
 390     addRegisterClass(MVT::f64, X86::FR64RegisterClass);
 391
 392     // Use ANDPD to simulate FABS.
 393     setOperationAction(ISD::FABS , MVT::f64, Custom);
 394     setOperationAction(ISD::FABS , MVT::f32, Custom);
 395
 396     // Use XORP to simulate FNEG.
 397     setOperationAction(ISD::FNEG , MVT::f64, Custom);
 398     setOperationAction(ISD::FNEG , MVT::f32, Custom);
 399
 400     // Use ANDPD and ORPD to simulate FCOPYSIGN.
 401     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Custom);
 402     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 403
 404     // We don't support sin/cos/fmod
 405     setOperationAction(ISD::FSIN , MVT::f64, Expand);
 406     setOperationAction(ISD::FCOS , MVT::f64, Expand);
 407     setOperationAction(ISD::FSIN , MVT::f32, Expand);
 408     setOperationAction(ISD::FCOS , MVT::f32, Expand);
 409
 410     // Expand FP immediates into loads from the stack, except for the special
 411     // cases we handle.
 412     addLegalFPImmediate(APFloat(+0.0)); // xorpd
 413     addLegalFPImmediate(APFloat(+0.0f)); // xorps
 414
 415     // Floating truncations from f80 and extensions to f80 go through memory.
 416     // If optimizing, we lie about this though and handle it in
 417     // InstructionSelectPreprocess so that dagcombine2 can hack on these.
 418     if (Fast) {
 419       setConvertAction(MVT::f32, MVT::f80, Expand);
 420       setConvertAction(MVT::f64, MVT::f80, Expand);
 421       setConvertAction(MVT::f80, MVT::f32, Expand);
 422       setConvertAction(MVT::f80, MVT::f64, Expand);
 423     }
 424   } else if (!UseSoftFloat && X86ScalarSSEf32) {
 425     // Use SSE for f32, x87 for f64.
 426     // Set up the FP register classes.
 427     addRegisterClass(MVT::f32, X86::FR32RegisterClass);
 428     addRegisterClass(MVT::f64, X86::RFP64RegisterClass);
 429
 430     // Use ANDPS to simulate FABS.
 431     setOperationAction(ISD::FABS , MVT::f32, Custom);
 432
 433     // Use XORP to simulate FNEG.
 434     setOperationAction(ISD::FNEG , MVT::f32, Custom);
 435
 436     setOperationAction(ISD::UNDEF,     MVT::f64, Expand);
 437
 438     // Use ANDPS and ORPS to simulate FCOPYSIGN.
 439     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 440     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 441
 442     // We don't support sin/cos/fmod
 443     setOperationAction(ISD::FSIN , MVT::f32, Expand);
 444     setOperationAction(ISD::FCOS , MVT::f32, Expand);
 445
 446     // Special cases we handle for FP constants.
 447     addLegalFPImmediate(APFloat(+0.0f)); // xorps
 448     addLegalFPImmediate(APFloat(+0.0)); // FLD0
 449     addLegalFPImmediate(APFloat(+1.0)); // FLD1
 450     addLegalFPImmediate(APFloat(-0.0)); // FLD0/FCHS
 451     addLegalFPImmediate(APFloat(-1.0)); // FLD1/FCHS
 452
 453     // SSE <-> X87 conversions go through memory.  If optimizing, we lie about
 454     // this though and handle it in InstructionSelectPreprocess so that
 455     // dagcombine2 can hack on these.
 456     if (Fast) {
 457       setConvertAction(MVT::f32, MVT::f64, Expand);
 458       setConvertAction(MVT::f32, MVT::f80, Expand);
 459       setConvertAction(MVT::f80, MVT::f32, Expand);
 460       setConvertAction(MVT::f64, MVT::f32, Expand);
 461       // And x87->x87 truncations also.
 462       setConvertAction(MVT::f80, MVT::f64, Expand);
 463     }
 464
 465     if (!UnsafeFPMath) {
 466       setOperationAction(ISD::FSIN           , MVT::f64  , Expand);
 467       setOperationAction(ISD::FCOS           , MVT::f64  , Expand);
 468     }
 469   } else if (!UseSoftFloat) {
 470     // f32 and f64 in x87.
 471     // Set up the FP register classes.
 472     addRegisterClass(MVT::f64, X86::RFP64RegisterClass);
 473     addRegisterClass(MVT::f32, X86::RFP32RegisterClass);
 474
 475     setOperationAction(ISD::UNDEF,     MVT::f64, Expand);
 476     setOperationAction(ISD::UNDEF,     MVT::f32, Expand);
 477     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 478     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Expand);
 479
 480     // Floating truncations go through memory.  If optimizing, we lie about
 481     // this though and handle it in InstructionSelectPreprocess so that
 482     // dagcombine2 can hack on these.
 483     if (Fast) {
 484       setConvertAction(MVT::f80, MVT::f32, Expand);
 485       setConvertAction(MVT::f64, MVT::f32, Expand);
 486       setConvertAction(MVT::f80, MVT::f64, Expand);
 487     }
 488
 489     if (!UnsafeFPMath) {
 490       setOperationAction(ISD::FSIN           , MVT::f64  , Expand);
 491       setOperationAction(ISD::FCOS           , MVT::f64  , Expand);
 492     }
 493     addLegalFPImmediate(APFloat(+0.0)); // FLD0
 494     addLegalFPImmediate(APFloat(+1.0)); // FLD1
 495     addLegalFPImmediate(APFloat(-0.0)); // FLD0/FCHS
 496     addLegalFPImmediate(APFloat(-1.0)); // FLD1/FCHS
 497     addLegalFPImmediate(APFloat(+0.0f)); // FLD0
 498     addLegalFPImmediate(APFloat(+1.0f)); // FLD1
 499     addLegalFPImmediate(APFloat(-0.0f)); // FLD0/FCHS
 500     addLegalFPImmediate(APFloat(-1.0f)); // FLD1/FCHS
 501   }
 502
 503   // Long double always uses X87.
 504   if (!UseSoftFloat) {
 505     addRegisterClass(MVT::f80, X86::RFP80RegisterClass);
 506     setOperationAction(ISD::UNDEF,     MVT::f80, Expand);
 507     setOperationAction(ISD::FCOPYSIGN, MVT::f80, Expand);
 508     {
 509       bool ignored;
 510       APFloat TmpFlt(+0.0);
 511       TmpFlt.convert(APFloat::x87DoubleExtended, APFloat::rmNearestTiesToEven,
 512                      &ignored);
 513       addLegalFPImmediate(TmpFlt);  // FLD0
 514       TmpFlt.changeSign();
 515       addLegalFPImmediate(TmpFlt);  // FLD0/FCHS
 516       APFloat TmpFlt2(+1.0);
 517       TmpFlt2.convert(APFloat::x87DoubleExtended, APFloat::rmNearestTiesToEven,
 518                       &ignored);
 519       addLegalFPImmediate(TmpFlt2);  // FLD1
 520       TmpFlt2.changeSign();
 521       addLegalFPImmediate(TmpFlt2);  // FLD1/FCHS
 522     }
 523
 524     if (!UnsafeFPMath) {
 525       setOperationAction(ISD::FSIN           , MVT::f80  , Expand);
 526       setOperationAction(ISD::FCOS           , MVT::f80  , Expand);
 527     }
 528   }
 529
 530   // Always use a library call for pow.
 531   setOperationAction(ISD::FPOW             , MVT::f32  , Expand);
 532   setOperationAction(ISD::FPOW             , MVT::f64  , Expand);
 533   setOperationAction(ISD::FPOW             , MVT::f80  , Expand);
 534
 535   setOperationAction(ISD::FLOG, MVT::f80, Expand);
 536   setOperationAction(ISD::FLOG2, MVT::f80, Expand);
 537   setOperationAction(ISD::FLOG10, MVT::f80, Expand);
 538   setOperationAction(ISD::FEXP, MVT::f80, Expand);
 539   setOperationAction(ISD::FEXP2, MVT::f80, Expand);
 540
 541   // First set operation action for all vector types to either promote
 542   // (for widening) or expand (for scalarization). Then we will selectively
 543   // turn on ones that can be effectively codegen'd.
 544   for (unsigned VT = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
 545        VT <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++VT) {
 546     setOperationAction(ISD::ADD , (MVT::SimpleValueType)VT, Expand);
 547     setOperationAction(ISD::SUB , (MVT::SimpleValueType)VT, Expand);
 548     setOperationAction(ISD::FADD, (MVT::SimpleValueType)VT, Expand);
 549     setOperationAction(ISD::FNEG, (MVT::SimpleValueType)VT, Expand);
 550     setOperationAction(ISD::FSUB, (MVT::SimpleValueType)VT, Expand);
 551     setOperationAction(ISD::MUL , (MVT::SimpleValueType)VT, Expand);
 552     setOperationAction(ISD::FMUL, (MVT::SimpleValueType)VT, Expand);
 553     setOperationAction(ISD::SDIV, (MVT::SimpleValueType)VT, Expand);
 554     setOperationAction(ISD::UDIV, (MVT::SimpleValueType)VT, Expand);
 555     setOperationAction(ISD::FDIV, (MVT::SimpleValueType)VT, Expand);
 556     setOperationAction(ISD::SREM, (MVT::SimpleValueType)VT, Expand);
 557     setOperationAction(ISD::UREM, (MVT::SimpleValueType)VT, Expand);
 558     setOperationAction(ISD::LOAD, (MVT::SimpleValueType)VT, Expand);
 559     setOperationAction(ISD::VECTOR_SHUFFLE, (MVT::SimpleValueType)VT, Expand);
 560     setOperationAction(ISD::EXTRACT_VECTOR_ELT,(MVT::SimpleValueType)VT,Expand);
 561     setOperationAction(ISD::INSERT_VECTOR_ELT,(MVT::SimpleValueType)VT, Expand);
 562     setOperationAction(ISD::FABS, (MVT::SimpleValueType)VT, Expand);
 563     setOperationAction(ISD::FSIN, (MVT::SimpleValueType)VT, Expand);
 564     setOperationAction(ISD::FCOS, (MVT::SimpleValueType)VT, Expand);
 565     setOperationAction(ISD::FREM, (MVT::SimpleValueType)VT, Expand);
 566     setOperationAction(ISD::FPOWI, (MVT::SimpleValueType)VT, Expand);
 567     setOperationAction(ISD::FSQRT, (MVT::SimpleValueType)VT, Expand);
 568     setOperationAction(ISD::FCOPYSIGN, (MVT::SimpleValueType)VT, Expand);
 569     setOperationAction(ISD::SMUL_LOHI, (MVT::SimpleValueType)VT, Expand);
 570     setOperationAction(ISD::UMUL_LOHI, (MVT::SimpleValueType)VT, Expand);
 571     setOperationAction(ISD::SDIVREM, (MVT::SimpleValueType)VT, Expand);
 572     setOperationAction(ISD::UDIVREM, (MVT::SimpleValueType)VT, Expand);
 573     setOperationAction(ISD::FPOW, (MVT::SimpleValueType)VT, Expand);
 574     setOperationAction(ISD::CTPOP, (MVT::SimpleValueType)VT, Expand);
 575     setOperationAction(ISD::CTTZ, (MVT::SimpleValueType)VT, Expand);
 576     setOperationAction(ISD::CTLZ, (MVT::SimpleValueType)VT, Expand);
 577     setOperationAction(ISD::SHL, (MVT::SimpleValueType)VT, Expand);
 578     setOperationAction(ISD::SRA, (MVT::SimpleValueType)VT, Expand);
 579     setOperationAction(ISD::SRL, (MVT::SimpleValueType)VT, Expand);
 580     setOperationAction(ISD::ROTL, (MVT::SimpleValueType)VT, Expand);
 581     setOperationAction(ISD::ROTR, (MVT::SimpleValueType)VT, Expand);
 582     setOperationAction(ISD::BSWAP, (MVT::SimpleValueType)VT, Expand);
 583     setOperationAction(ISD::VSETCC, (MVT::SimpleValueType)VT, Expand);
 584     setOperationAction(ISD::FLOG, (MVT::SimpleValueType)VT, Expand);
 585     setOperationAction(ISD::FLOG2, (MVT::SimpleValueType)VT, Expand);
 586     setOperationAction(ISD::FLOG10, (MVT::SimpleValueType)VT, Expand);
 587     setOperationAction(ISD::FEXP, (MVT::SimpleValueType)VT, Expand);
 588     setOperationAction(ISD::FEXP2, (MVT::SimpleValueType)VT, Expand);
 589   }
 590
 591   // FIXME: In order to prevent SSE instructions being expanded to MMX ones
 592   // with -msoft-float, disable use of MMX as well.
 593   if (!UseSoftFloat && !DisableMMX && Subtarget->hasMMX()) {
 594     addRegisterClass(MVT::v8i8,  X86::VR64RegisterClass);
 595     addRegisterClass(MVT::v4i16, X86::VR64RegisterClass);
 596     addRegisterClass(MVT::v2i32, X86::VR64RegisterClass);
 597     addRegisterClass(MVT::v2f32, X86::VR64RegisterClass);
 598     addRegisterClass(MVT::v1i64, X86::VR64RegisterClass);
 599
 600     setOperationAction(ISD::ADD,                MVT::v8i8,  Legal);
 601     setOperationAction(ISD::ADD,                MVT::v4i16, Legal);
 602     setOperationAction(ISD::ADD,                MVT::v2i32, Legal);
 603     setOperationAction(ISD::ADD,                MVT::v1i64, Legal);
 604
 605     setOperationAction(ISD::SUB,                MVT::v8i8,  Legal);
 606     setOperationAction(ISD::SUB,                MVT::v4i16, Legal);
 607     setOperationAction(ISD::SUB,                MVT::v2i32, Legal);
 608     setOperationAction(ISD::SUB,                MVT::v1i64, Legal);
 609
 610     setOperationAction(ISD::MULHS,              MVT::v4i16, Legal);
 611     setOperationAction(ISD::MUL,                MVT::v4i16, Legal);
 612
 613     setOperationAction(ISD::AND,                MVT::v8i8,  Promote);
 614     AddPromotedToType (ISD::AND,                MVT::v8i8,  MVT::v1i64);
 615     setOperationAction(ISD::AND,                MVT::v4i16, Promote);
 616     AddPromotedToType (ISD::AND,                MVT::v4i16, MVT::v1i64);
 617     setOperationAction(ISD::AND,                MVT::v2i32, Promote);
 618     AddPromotedToType (ISD::AND,                MVT::v2i32, MVT::v1i64);
 619     setOperationAction(ISD::AND,                MVT::v1i64, Legal);
 620
 621     setOperationAction(ISD::OR,                 MVT::v8i8,  Promote);
 622     AddPromotedToType (ISD::OR,                 MVT::v8i8,  MVT::v1i64);
 623     setOperationAction(ISD::OR,                 MVT::v4i16, Promote);
 624     AddPromotedToType (ISD::OR,                 MVT::v4i16, MVT::v1i64);
 625     setOperationAction(ISD::OR,                 MVT::v2i32, Promote);
 626     AddPromotedToType (ISD::OR,                 MVT::v2i32, MVT::v1i64);
 627     setOperationAction(ISD::OR,                 MVT::v1i64, Legal);
 628
 629     setOperationAction(ISD::XOR,                MVT::v8i8,  Promote);
 630     AddPromotedToType (ISD::XOR,                MVT::v8i8,  MVT::v1i64);
 631     setOperationAction(ISD::XOR,                MVT::v4i16, Promote);
 632     AddPromotedToType (ISD::XOR,                MVT::v4i16, MVT::v1i64);
 633     setOperationAction(ISD::XOR,                MVT::v2i32, Promote);
 634     AddPromotedToType (ISD::XOR,                MVT::v2i32, MVT::v1i64);
 635     setOperationAction(ISD::XOR,                MVT::v1i64, Legal);
 636
 637     setOperationAction(ISD::LOAD,               MVT::v8i8,  Promote);
 638     AddPromotedToType (ISD::LOAD,               MVT::v8i8,  MVT::v1i64);
 639     setOperationAction(ISD::LOAD,               MVT::v4i16, Promote);
 640     AddPromotedToType (ISD::LOAD,               MVT::v4i16, MVT::v1i64);
 641     setOperationAction(ISD::LOAD,               MVT::v2i32, Promote);
 642     AddPromotedToType (ISD::LOAD,               MVT::v2i32, MVT::v1i64);
 643     setOperationAction(ISD::LOAD,               MVT::v2f32, Promote);
 644     AddPromotedToType (ISD::LOAD,               MVT::v2f32, MVT::v1i64);
 645     setOperationAction(ISD::LOAD,               MVT::v1i64, Legal);
 646
 647     setOperationAction(ISD::BUILD_VECTOR,       MVT::v8i8,  Custom);
 648     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4i16, Custom);
 649     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2i32, Custom);
 650     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2f32, Custom);
 651     setOperationAction(ISD::BUILD_VECTOR,       MVT::v1i64, Custom);
 652
 653     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v8i8,  Custom);
 654     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4i16, Custom);
 655     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2i32, Custom);
 656     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v1i64, Custom);
 657
 658     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v2f32, Custom);
 659     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v8i8,  Custom);
 660     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v4i16, Custom);
 661     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v1i64, Custom);
 662
 663     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i16, Custom);
 664
 665     setTruncStoreAction(MVT::v8i16,             MVT::v8i8, Expand);
 666     setOperationAction(ISD::TRUNCATE,           MVT::v8i8, Expand);
 667     setOperationAction(ISD::SELECT,             MVT::v8i8, Promote);
 668     setOperationAction(ISD::SELECT,             MVT::v4i16, Promote);
 669     setOperationAction(ISD::SELECT,             MVT::v2i32, Promote);
 670     setOperationAction(ISD::SELECT,             MVT::v1i64, Custom);
 671   }
 672
 673   if (!UseSoftFloat && Subtarget->hasSSE1()) {
 674     addRegisterClass(MVT::v4f32, X86::VR128RegisterClass);
 675
 676     setOperationAction(ISD::FADD,               MVT::v4f32, Legal);
 677     setOperationAction(ISD::FSUB,               MVT::v4f32, Legal);
 678     setOperationAction(ISD::FMUL,               MVT::v4f32, Legal);
 679     setOperationAction(ISD::FDIV,               MVT::v4f32, Legal);
 680     setOperationAction(ISD::FSQRT,              MVT::v4f32, Legal);
 681     setOperationAction(ISD::FNEG,               MVT::v4f32, Custom);
 682     setOperationAction(ISD::LOAD,               MVT::v4f32, Legal);
 683     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4f32, Custom);
 684     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4f32, Custom);
 685     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f32, Custom);
 686     setOperationAction(ISD::SELECT,             MVT::v4f32, Custom);
 687     setOperationAction(ISD::VSETCC,             MVT::v4f32, Custom);
 688   }
 689
 690   if (!UseSoftFloat && Subtarget->hasSSE2()) {
 691     addRegisterClass(MVT::v2f64, X86::VR128RegisterClass);
 692
 693     // FIXME: Unfortunately -soft-float and -no-implicit-float means XMM
 694     // registers cannot be used even for integer operations.
 695     addRegisterClass(MVT::v16i8, X86::VR128RegisterClass);
 696     addRegisterClass(MVT::v8i16, X86::VR128RegisterClass);
 697     addRegisterClass(MVT::v4i32, X86::VR128RegisterClass);
 698     addRegisterClass(MVT::v2i64, X86::VR128RegisterClass);
 699
 700     setOperationAction(ISD::ADD,                MVT::v16i8, Legal);
 701     setOperationAction(ISD::ADD,                MVT::v8i16, Legal);
 702     setOperationAction(ISD::ADD,                MVT::v4i32, Legal);
 703     setOperationAction(ISD::ADD,                MVT::v2i64, Legal);
 704     setOperationAction(ISD::MUL,                MVT::v2i64, Custom);
 705     setOperationAction(ISD::SUB,                MVT::v16i8, Legal);
 706     setOperationAction(ISD::SUB,                MVT::v8i16, Legal);
 707     setOperationAction(ISD::SUB,                MVT::v4i32, Legal);
 708     setOperationAction(ISD::SUB,                MVT::v2i64, Legal);
 709     setOperationAction(ISD::MUL,                MVT::v8i16, Legal);
 710     setOperationAction(ISD::FADD,               MVT::v2f64, Legal);
 711     setOperationAction(ISD::FSUB,               MVT::v2f64, Legal);
 712     setOperationAction(ISD::FMUL,               MVT::v2f64, Legal);
 713     setOperationAction(ISD::FDIV,               MVT::v2f64, Legal);
 714     setOperationAction(ISD::FSQRT,              MVT::v2f64, Legal);
 715     setOperationAction(ISD::FNEG,               MVT::v2f64, Custom);
 716
 717     setOperationAction(ISD::VSETCC,             MVT::v2f64, Custom);
 718     setOperationAction(ISD::VSETCC,             MVT::v16i8, Custom);
 719     setOperationAction(ISD::VSETCC,             MVT::v8i16, Custom);
 720     setOperationAction(ISD::VSETCC,             MVT::v4i32, Custom);
 721
 722     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v16i8, Custom);
 723     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v8i16, Custom);
 724     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i16, Custom);
 725     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i32, Custom);
 726     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f32, Custom);
 727
 728     // Custom lower build_vector, vector_shuffle, and extract_vector_elt.
 729     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v2i64; ++i) {
 730       MVT VT = (MVT::SimpleValueType)i;
 731       // Do not attempt to custom lower non-power-of-2 vectors
 732       if (!isPowerOf2_32(VT.getVectorNumElements()))
 733         continue;
 734       setOperationAction(ISD::BUILD_VECTOR,       VT, Custom);
 735       setOperationAction(ISD::VECTOR_SHUFFLE,     VT, Custom);
 736       setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT, Custom);
 737     }
 738
 739     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2f64, Custom);
 740     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2i64, Custom);
 741     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2f64, Custom);
 742     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2i64, Custom);
 743     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2f64, Custom);
 744     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2f64, Custom);
 745
 746     if (Subtarget->is64Bit()) {
 747       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2i64, Custom);
 748       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2i64, Custom);
 749     }
 750
 751     // Promote v16i8, v8i16, v4i32 load, select, and, or, xor to v2i64.
 752     for (unsigned VT = (unsigned)MVT::v16i8; VT != (unsigned)MVT::v2i64; VT++) {
 753       setOperationAction(ISD::AND,    (MVT::SimpleValueType)VT, Promote);
 754       AddPromotedToType (ISD::AND,    (MVT::SimpleValueType)VT, MVT::v2i64);
 755       setOperationAction(ISD::OR,     (MVT::SimpleValueType)VT, Promote);
 756       AddPromotedToType (ISD::OR,     (MVT::SimpleValueType)VT, MVT::v2i64);
 757       setOperationAction(ISD::XOR,    (MVT::SimpleValueType)VT, Promote);
 758       AddPromotedToType (ISD::XOR,    (MVT::SimpleValueType)VT, MVT::v2i64);
 759       setOperationAction(ISD::LOAD,   (MVT::SimpleValueType)VT, Promote);
 760       AddPromotedToType (ISD::LOAD,   (MVT::SimpleValueType)VT, MVT::v2i64);
 761       setOperationAction(ISD::SELECT, (MVT::SimpleValueType)VT, Promote);
 762       AddPromotedToType (ISD::SELECT, (MVT::SimpleValueType)VT, MVT::v2i64);
 763     }
 764
 765     setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 766
 767     // Custom lower v2i64 and v2f64 selects.
 768     setOperationAction(ISD::LOAD,               MVT::v2f64, Legal);
 769     setOperationAction(ISD::LOAD,               MVT::v2i64, Legal);
 770     setOperationAction(ISD::SELECT,             MVT::v2f64, Custom);
 771     setOperationAction(ISD::SELECT,             MVT::v2i64, Custom);
 772
 773   }
 774
 775   if (Subtarget->hasSSE41()) {
 776     // FIXME: Do we need to handle scalar-to-vector here?
 777     setOperationAction(ISD::MUL,                MVT::v4i32, Legal);
 778
 779     // i8 and i16 vectors are custom , because the source register and source
 780     // source memory operand types are not the same width.  f32 vectors are
 781     // custom since the immediate controlling the insert encodes additional
 782     // information.
 783     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v16i8, Custom);
 784     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i16, Custom);
 785     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i32, Custom);
 786     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f32, Custom);
 787
 788     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v16i8, Custom);
 789     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v8i16, Custom);
 790     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4i32, Custom);
 791     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f32, Custom);
 792
 793     if (Subtarget->is64Bit()) {
 794       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2i64, Legal);
 795       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2i64, Legal);
 796     }
 797   }
 798
 799   if (Subtarget->hasSSE42()) {
 800     setOperationAction(ISD::VSETCC,             MVT::v2i64, Custom);
 801   }
 802
 803   // We want to custom lower some of our intrinsics.
 804   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
 805
 806   // Add/Sub/Mul with overflow operations are custom lowered.
 807   setOperationAction(ISD::SADDO, MVT::i32, Custom);
 808   setOperationAction(ISD::SADDO, MVT::i64, Custom);
 809   setOperationAction(ISD::UADDO, MVT::i32, Custom);
 810   setOperationAction(ISD::UADDO, MVT::i64, Custom);
 811   setOperationAction(ISD::SSUBO, MVT::i32, Custom);
 812   setOperationAction(ISD::SSUBO, MVT::i64, Custom);
 813   setOperationAction(ISD::USUBO, MVT::i32, Custom);
 814   setOperationAction(ISD::USUBO, MVT::i64, Custom);
 815   setOperationAction(ISD::SMULO, MVT::i32, Custom);
 816   setOperationAction(ISD::SMULO, MVT::i64, Custom);
 817   setOperationAction(ISD::UMULO, MVT::i32, Custom);
 818   setOperationAction(ISD::UMULO, MVT::i64, Custom);
 819
 820   if (!Subtarget->is64Bit()) {
 821     // These libcalls are not available in 32-bit.
 822     setLibcallName(RTLIB::SHL_I128, 0);
 823     setLibcallName(RTLIB::SRL_I128, 0);
 824     setLibcallName(RTLIB::SRA_I128, 0);
 825   }
 826
 827   // We have target-specific dag combine patterns for the following nodes:
 828   setTargetDAGCombine(ISD::VECTOR_SHUFFLE);
 829   setTargetDAGCombine(ISD::BUILD_VECTOR);
 830   setTargetDAGCombine(ISD::SELECT);
 831   setTargetDAGCombine(ISD::SHL);
 832   setTargetDAGCombine(ISD::SRA);
 833   setTargetDAGCombine(ISD::SRL);
 834   setTargetDAGCombine(ISD::STORE);
 835   if (Subtarget->is64Bit())
 836     setTargetDAGCombine(ISD::MUL);
 837
 838   computeRegisterProperties();
 839
 840   // FIXME: These should be based on subtarget info. Plus, the values should
 841   // be smaller when we are in optimizing for size mode.
 842   maxStoresPerMemset = 16; // For @llvm.memset -> sequence of stores
 843   maxStoresPerMemcpy = 16; // For @llvm.memcpy -> sequence of stores
 844   maxStoresPerMemmove = 3; // For @llvm.memmove -> sequence of stores
 845   allowUnalignedMemoryAccesses = true; // x86 supports it!
 846   setPrefLoopAlignment(16);
 847 }
 848
 849
 850 MVT X86TargetLowering::getSetCCResultType(MVT VT) const {
 851   return MVT::i8;
 852 }
 853
 854
 855 /// getMaxByValAlign - Helper for getByValTypeAlignment to determine
 856 /// the desired ByVal argument alignment.
 857 static void getMaxByValAlign(const Type *Ty, unsigned &MaxAlign) {
 858   if (MaxAlign == 16)
 859     return;
 860   if (const VectorType *VTy = dyn_cast<VectorType>(Ty)) {
 861     if (VTy->getBitWidth() == 128)
 862       MaxAlign = 16;
 863   } else if (const ArrayType *ATy = dyn_cast<ArrayType>(Ty)) {
 864     unsigned EltAlign = 0;
 865     getMaxByValAlign(ATy->getElementType(), EltAlign);
 866     if (EltAlign > MaxAlign)
 867       MaxAlign = EltAlign;
 868   } else if (const StructType *STy = dyn_cast<StructType>(Ty)) {
 869     for (unsigned i = 0, e = STy->getNumElements(); i != e; ++i) {
 870       unsigned EltAlign = 0;
 871       getMaxByValAlign(STy->getElementType(i), EltAlign);
 872       if (EltAlign > MaxAlign)
 873         MaxAlign = EltAlign;
 874       if (MaxAlign == 16)
 875         break;
 876     }
 877   }
 878   return;
 879 }
 880
 881 /// getByValTypeAlignment - Return the desired alignment for ByVal aggregate
 882 /// function arguments in the caller parameter area. For X86, aggregates
 883 /// that contain SSE vectors are placed at 16-byte boundaries while the rest
 884 /// are at 4-byte boundaries.
 885 unsigned X86TargetLowering::getByValTypeAlignment(const Type *Ty) const {
 886   if (Subtarget->is64Bit()) {
 887     // Max of 8 and alignment of type.
 888     unsigned TyAlign = TD->getABITypeAlignment(Ty);
 889     if (TyAlign > 8)
 890       return TyAlign;
 891     return 8;
 892   }
 893
 894   unsigned Align = 4;
 895   if (Subtarget->hasSSE1())
 896     getMaxByValAlign(Ty, Align);
 897   return Align;
 898 }
 899
 900 /// getOptimalMemOpType - Returns the target specific optimal type for load
 901 /// and store operations as a result of memset, memcpy, and memmove
 902 /// lowering. It returns MVT::iAny if SelectionDAG should be responsible for
 903 /// determining it.
 904 MVT
 905 X86TargetLowering::getOptimalMemOpType(uint64_t Size, unsigned Align,
 906                                        bool isSrcConst, bool isSrcStr) const {
 907   // FIXME: This turns off use of xmm stores for memset/memcpy on targets like
 908   // linux.  This is because the stack realignment code can't handle certain
 909   // cases like PR2962.  This should be removed when PR2962 is fixed.
 910   if (!NoImplicitFloat && Subtarget->getStackAlignment() >= 16) {
 911     if ((isSrcConst || isSrcStr) && Subtarget->hasSSE2() && Size >= 16)
 912       return MVT::v4i32;
 913     if ((isSrcConst || isSrcStr) && Subtarget->hasSSE1() && Size >= 16)
 914       return MVT::v4f32;
 915   }
 916   if (Subtarget->is64Bit() && Size >= 8)
 917     return MVT::i64;
 918   return MVT::i32;
 919 }
 920
 921 /// getPICJumpTableRelocaBase - Returns relocation base for the given PIC
 922 /// jumptable.
 923 SDValue X86TargetLowering::getPICJumpTableRelocBase(SDValue Table,
 924                                                       SelectionDAG &DAG) const {
 925   if (usesGlobalOffsetTable())
 926     return DAG.getGLOBAL_OFFSET_TABLE(getPointerTy());
 927   if (!Subtarget->isPICStyleRIPRel())
 928     // This doesn't have DebugLoc associated with it, but is not really the
 929     // same as a Register.
 930     return DAG.getNode(X86ISD::GlobalBaseReg, DebugLoc::getUnknownLoc(),
 931                        getPointerTy());
 932   return Table;
 933 }
 934
 935 //===----------------------------------------------------------------------===//
 936 //               Return Value Calling Convention Implementation
 937 //===----------------------------------------------------------------------===//
 938
 939 #include "X86GenCallingConv.inc"
 940
 941 /// LowerRET - Lower an ISD::RET node.
 942 SDValue X86TargetLowering::LowerRET(SDValue Op, SelectionDAG &DAG) {
 943   DebugLoc dl = Op.getDebugLoc();
 944   assert((Op.getNumOperands() & 1) == 1 && "ISD::RET should have odd # args");
 945
 946   SmallVector<CCValAssign, 16> RVLocs;
 947   unsigned CC = DAG.getMachineFunction().getFunction()->getCallingConv();
 948   bool isVarArg = DAG.getMachineFunction().getFunction()->isVarArg();
 949   CCState CCInfo(CC, isVarArg, getTargetMachine(), RVLocs);
 950   CCInfo.AnalyzeReturn(Op.getNode(), RetCC_X86);
 951
 952   // If this is the first return lowered for this function, add the regs to the
 953   // liveout set for the function.
 954   if (DAG.getMachineFunction().getRegInfo().liveout_empty()) {
 955     for (unsigned i = 0; i != RVLocs.size(); ++i)
 956       if (RVLocs[i].isRegLoc())
 957         DAG.getMachineFunction().getRegInfo().addLiveOut(RVLocs[i].getLocReg());
 958   }
 959   SDValue Chain = Op.getOperand(0);
 960
 961   // Handle tail call return.
 962   Chain = GetPossiblePreceedingTailCall(Chain, X86ISD::TAILCALL);
 963   if (Chain.getOpcode() == X86ISD::TAILCALL) {
 964     SDValue TailCall = Chain;
 965     SDValue TargetAddress = TailCall.getOperand(1);
 966     SDValue StackAdjustment = TailCall.getOperand(2);
 967     assert(((TargetAddress.getOpcode() == ISD::Register &&
 968                (cast<RegisterSDNode>(TargetAddress)->getReg() == X86::EAX ||
 969                 cast<RegisterSDNode>(TargetAddress)->getReg() == X86::R9)) ||
 970               TargetAddress.getOpcode() == ISD::TargetExternalSymbol ||
 971               TargetAddress.getOpcode() == ISD::TargetGlobalAddress) &&
 972              "Expecting an global address, external symbol, or register");
 973     assert(StackAdjustment.getOpcode() == ISD::Constant &&
 974            "Expecting a const value");
 975
 976     SmallVector<SDValue,8> Operands;
 977     Operands.push_back(Chain.getOperand(0));
 978     Operands.push_back(TargetAddress);
 979     Operands.push_back(StackAdjustment);
 980     // Copy registers used by the call. Last operand is a flag so it is not
 981     // copied.
 982     for (unsigned i=3; i < TailCall.getNumOperands()-1; i++) {
 983       Operands.push_back(Chain.getOperand(i));
 984     }
 985     return DAG.getNode(X86ISD::TC_RETURN, dl, MVT::Other, &Operands[0],
 986                        Operands.size());
 987   }
 988
 989   // Regular return.
 990   SDValue Flag;
 991
 992   SmallVector<SDValue, 6> RetOps;
 993   RetOps.push_back(Chain); // Operand #0 = Chain (updated below)
 994   // Operand #1 = Bytes To Pop
 995   RetOps.push_back(DAG.getConstant(getBytesToPopOnReturn(), MVT::i16));
 996
 997   // Copy the result values into the output registers.
 998   for (unsigned i = 0; i != RVLocs.size(); ++i) {
 999     CCValAssign &VA = RVLocs[i];
1000     assert(VA.isRegLoc() && "Can only return in registers!");
1001     SDValue ValToCopy = Op.getOperand(i*2+1);
1002
1003     // Returns in ST0/ST1 are handled specially: these are pushed as operands to
1004     // the RET instruction and handled by the FP Stackifier.
1005     if (VA.getLocReg() == X86::ST0 ||
1006         VA.getLocReg() == X86::ST1) {
1007       // If this is a copy from an xmm register to ST(0), use an FPExtend to
1008       // change the value to the FP stack register class.
1009       if (isScalarFPTypeInSSEReg(VA.getValVT()))
1010         ValToCopy = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f80, ValToCopy);
1011       RetOps.push_back(ValToCopy);
1012       // Don't emit a copytoreg.
1013       continue;
1014     }
1015
1016     // 64-bit vector (MMX) values are returned in XMM0 / XMM1 except for v1i64
1017     // which is returned in RAX / RDX.
1018     if (Subtarget->is64Bit()) {
1019       MVT ValVT = ValToCopy.getValueType();
1020       if (ValVT.isVector() && ValVT.getSizeInBits() == 64) {
1021         ValToCopy = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::i64, ValToCopy);
1022         if (VA.getLocReg() == X86::XMM0 || VA.getLocReg() == X86::XMM1)
1023           ValToCopy = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64, ValToCopy);
1024       }
1025     }
1026
1027     Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), ValToCopy, Flag);
1028     Flag = Chain.getValue(1);
1029   }
1030
1031   // The x86-64 ABI for returning structs by value requires that we copy
1032   // the sret argument into %rax for the return. We saved the argument into
1033   // a virtual register in the entry block, so now we copy the value out
1034   // and into %rax.
1035   if (Subtarget->is64Bit() &&
1036       DAG.getMachineFunction().getFunction()->hasStructRetAttr()) {
1037     MachineFunction &MF = DAG.getMachineFunction();
1038     X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1039     unsigned Reg = FuncInfo->getSRetReturnReg();
1040     if (!Reg) {
1041       Reg = MF.getRegInfo().createVirtualRegister(getRegClassFor(MVT::i64));
1042       FuncInfo->setSRetReturnReg(Reg);
1043     }
1044     SDValue Val = DAG.getCopyFromReg(Chain, dl, Reg, getPointerTy());
1045
1046     Chain = DAG.getCopyToReg(Chain, dl, X86::RAX, Val, Flag);
1047     Flag = Chain.getValue(1);
1048   }
1049
1050   RetOps[0] = Chain;  // Update chain.
1051
1052   // Add the flag if we have it.
1053   if (Flag.getNode())
1054     RetOps.push_back(Flag);
1055
1056   return DAG.getNode(X86ISD::RET_FLAG, dl,
1057                      MVT::Other, &RetOps[0], RetOps.size());
1058 }
1059
1060
1061 /// LowerCallResult - Lower the result values of an ISD::CALL into the
1062 /// appropriate copies out of appropriate physical registers.  This assumes that
1063 /// Chain/InFlag are the input chain/flag to use, and that TheCall is the call
1064 /// being lowered.  The returns a SDNode with the same number of values as the
1065 /// ISD::CALL.
1066 SDNode *X86TargetLowering::
1067 LowerCallResult(SDValue Chain, SDValue InFlag, CallSDNode *TheCall,
1068                 unsigned CallingConv, SelectionDAG &DAG) {
1069
1070   DebugLoc dl = TheCall->getDebugLoc();
1071   // Assign locations to each value returned by this call.
1072   SmallVector<CCValAssign, 16> RVLocs;
1073   bool isVarArg = TheCall->isVarArg();
1074   bool Is64Bit = Subtarget->is64Bit();
1075   CCState CCInfo(CallingConv, isVarArg, getTargetMachine(), RVLocs);
1076   CCInfo.AnalyzeCallResult(TheCall, RetCC_X86);
1077
1078   SmallVector<SDValue, 8> ResultVals;
1079
1080   // Copy all of the result registers out of their specified physreg.
1081   for (unsigned i = 0; i != RVLocs.size(); ++i) {
1082     CCValAssign &VA = RVLocs[i];
1083     MVT CopyVT = VA.getValVT();
1084
1085     // If this is x86-64, and we disabled SSE, we can't return FP values
1086     if ((CopyVT == MVT::f32 || CopyVT == MVT::f64) &&
1087         ((Is64Bit || TheCall->isInreg()) && !Subtarget->hasSSE1())) {
1088       cerr << "SSE register return with SSE disabled\n";
1089       exit(1);
1090     }
1091
1092     // If this is a call to a function that returns an fp value on the floating
1093     // point stack, but where we prefer to use the value in xmm registers, copy
1094     // it out as F80 and use a truncate to move it from fp stack reg to xmm reg.
1095     if ((VA.getLocReg() == X86::ST0 ||
1096          VA.getLocReg() == X86::ST1) &&
1097         isScalarFPTypeInSSEReg(VA.getValVT())) {
1098       CopyVT = MVT::f80;
1099     }
1100
1101     SDValue Val;
1102     if (Is64Bit && CopyVT.isVector() && CopyVT.getSizeInBits() == 64) {
1103       // For x86-64, MMX values are returned in XMM0 / XMM1 except for v1i64.
1104       if (VA.getLocReg() == X86::XMM0 || VA.getLocReg() == X86::XMM1) {
1105         Chain = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(),
1106                                    MVT::v2i64, InFlag).getValue(1);
1107         Val = Chain.getValue(0);
1108         Val = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i64,
1109                           Val, DAG.getConstant(0, MVT::i64));
1110       } else {
1111         Chain = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(),
1112                                    MVT::i64, InFlag).getValue(1);
1113         Val = Chain.getValue(0);
1114       }
1115       Val = DAG.getNode(ISD::BIT_CONVERT, dl, CopyVT, Val);
1116     } else {
1117       Chain = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(),
1118                                  CopyVT, InFlag).getValue(1);
1119       Val = Chain.getValue(0);
1120     }
1121     InFlag = Chain.getValue(2);
1122
1123     if (CopyVT != VA.getValVT()) {
1124       // Round the F80 the right size, which also moves to the appropriate xmm
1125       // register.
1126       Val = DAG.getNode(ISD::FP_ROUND, dl, VA.getValVT(), Val,
1127                         // This truncation won't change the value.
1128                         DAG.getIntPtrConstant(1));
1129     }
1130
1131     ResultVals.push_back(Val);
1132   }
1133
1134   // Merge everything together with a MERGE_VALUES node.
1135   ResultVals.push_back(Chain);
1136   return DAG.getNode(ISD::MERGE_VALUES, dl, TheCall->getVTList(),
1137                      &ResultVals[0], ResultVals.size()).getNode();
1138 }
1139
1140
1141 //===----------------------------------------------------------------------===//
1142 //                C & StdCall & Fast Calling Convention implementation
1143 //===----------------------------------------------------------------------===//
1144 //  StdCall calling convention seems to be standard for many Windows' API
1145 //  routines and around. It differs from C calling convention just a little:
1146 //  callee should clean up the stack, not caller. Symbols should be also
1147 //  decorated in some fancy way :) It doesn't support any vector arguments.
1148 //  For info on fast calling convention see Fast Calling Convention (tail call)
1149 //  implementation LowerX86_32FastCCCallTo.
1150
1151 /// CallIsStructReturn - Determines whether a CALL node uses struct return
1152 /// semantics.
1153 static bool CallIsStructReturn(CallSDNode *TheCall) {
1154   unsigned NumOps = TheCall->getNumArgs();
1155   if (!NumOps)
1156     return false;
1157
1158   return TheCall->getArgFlags(0).isSRet();
1159 }
1160
1161 /// ArgsAreStructReturn - Determines whether a FORMAL_ARGUMENTS node uses struct
1162 /// return semantics.
1163 static bool ArgsAreStructReturn(SDValue Op) {
1164   unsigned NumArgs = Op.getNode()->getNumValues() - 1;
1165   if (!NumArgs)
1166     return false;
1167
1168   return cast<ARG_FLAGSSDNode>(Op.getOperand(3))->getArgFlags().isSRet();
1169 }
1170
1171 /// IsCalleePop - Determines whether a CALL or FORMAL_ARGUMENTS node requires
1172 /// the callee to pop its own arguments. Callee pop is necessary to support tail
1173 /// calls.
1174 bool X86TargetLowering::IsCalleePop(bool IsVarArg, unsigned CallingConv) {
1175   if (IsVarArg)
1176     return false;
1177
1178   switch (CallingConv) {
1179   default:
1180     return false;
1181   case CallingConv::X86_StdCall:
1182     return !Subtarget->is64Bit();
1183   case CallingConv::X86_FastCall:
1184     return !Subtarget->is64Bit();
1185   case CallingConv::Fast:
1186     return PerformTailCallOpt;
1187   }
1188 }
1189
1190 /// CCAssignFnForNode - Selects the correct CCAssignFn for a the
1191 /// given CallingConvention value.
1192 CCAssignFn *X86TargetLowering::CCAssignFnForNode(unsigned CC) const {
1193   if (Subtarget->is64Bit()) {
1194     if (Subtarget->isTargetWin64())
1195       return CC_X86_Win64_C;
1196     else if (CC == CallingConv::Fast && PerformTailCallOpt)
1197       return CC_X86_64_TailCall;
1198     else
1199       return CC_X86_64_C;
1200   }
1201
1202   if (CC == CallingConv::X86_FastCall)
1203     return CC_X86_32_FastCall;
1204   else if (CC == CallingConv::Fast)
1205     return CC_X86_32_FastCC;
1206   else
1207     return CC_X86_32_C;
1208 }
1209
1210 /// NameDecorationForFORMAL_ARGUMENTS - Selects the appropriate decoration to
1211 /// apply to a MachineFunction containing a given FORMAL_ARGUMENTS node.
1212 NameDecorationStyle
1213 X86TargetLowering::NameDecorationForFORMAL_ARGUMENTS(SDValue Op) {
1214   unsigned CC = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
1215   if (CC == CallingConv::X86_FastCall)
1216     return FastCall;
1217   else if (CC == CallingConv::X86_StdCall)
1218     return StdCall;
1219   return None;
1220 }
1221
1222
1223 /// CallRequiresGOTInRegister - Check whether the call requires the GOT pointer
1224 /// in a register before calling.
1225 bool X86TargetLowering::CallRequiresGOTPtrInReg(bool Is64Bit, bool IsTailCall) {
1226   return !IsTailCall && !Is64Bit &&
1227     getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
1228     Subtarget->isPICStyleGOT();
1229 }
1230
1231 /// CallRequiresFnAddressInReg - Check whether the call requires the function
1232 /// address to be loaded in a register.
1233 bool
1234 X86TargetLowering::CallRequiresFnAddressInReg(bool Is64Bit, bool IsTailCall) {
1235   return !Is64Bit && IsTailCall &&
1236     getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
1237     Subtarget->isPICStyleGOT();
1238 }
1239
1240 /// CreateCopyOfByValArgument - Make a copy of an aggregate at address specified
1241 /// by "Src" to address "Dst" with size and alignment information specified by
1242 /// the specific parameter attribute. The copy will be passed as a byval
1243 /// function parameter.
1244 static SDValue
1245 CreateCopyOfByValArgument(SDValue Src, SDValue Dst, SDValue Chain,
1246                           ISD::ArgFlagsTy Flags, SelectionDAG &DAG,
1247                           DebugLoc dl) {
1248   SDValue SizeNode     = DAG.getConstant(Flags.getByValSize(), MVT::i32);
1249   return DAG.getMemcpy(Chain, dl, Dst, Src, SizeNode, Flags.getByValAlign(),
1250                        /*AlwaysInline=*/true, NULL, 0, NULL, 0);
1251 }
1252
1253 SDValue X86TargetLowering::LowerMemArgument(SDValue Op, SelectionDAG &DAG,
1254                                               const CCValAssign &VA,
1255                                               MachineFrameInfo *MFI,
1256                                               unsigned CC,
1257                                               SDValue Root, unsigned i) {
1258   // Create the nodes corresponding to a load from this parameter slot.
1259   ISD::ArgFlagsTy Flags =
1260     cast<ARG_FLAGSSDNode>(Op.getOperand(3 + i))->getArgFlags();
1261   bool AlwaysUseMutable = (CC==CallingConv::Fast) && PerformTailCallOpt;
1262   bool isImmutable = !AlwaysUseMutable && !Flags.isByVal();
1263
1264   // FIXME: For now, all byval parameter objects are marked mutable. This can be
1265   // changed with more analysis.
1266   // In case of tail call optimization mark all arguments mutable. Since they
1267   // could be overwritten by lowering of arguments in case of a tail call.
1268   int FI = MFI->CreateFixedObject(VA.getValVT().getSizeInBits()/8,
1269                                   VA.getLocMemOffset(), isImmutable);
1270   SDValue FIN = DAG.getFrameIndex(FI, getPointerTy());
1271   if (Flags.isByVal())
1272     return FIN;
1273   return DAG.getLoad(VA.getValVT(), Op.getDebugLoc(), Root, FIN,
1274                      PseudoSourceValue::getFixedStack(FI), 0);
1275 }
1276
1277 SDValue
1278 X86TargetLowering::LowerFORMAL_ARGUMENTS(SDValue Op, SelectionDAG &DAG) {
1279   MachineFunction &MF = DAG.getMachineFunction();
1280   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1281   DebugLoc dl = Op.getDebugLoc();
1282
1283   const Function* Fn = MF.getFunction();
1284   if (Fn->hasExternalLinkage() &&
1285       Subtarget->isTargetCygMing() &&
1286       Fn->getName() == "main")
1287     FuncInfo->setForceFramePointer(true);
1288
1289   // Decorate the function name.
1290   FuncInfo->setDecorationStyle(NameDecorationForFORMAL_ARGUMENTS(Op));
1291
1292   MachineFrameInfo *MFI = MF.getFrameInfo();
1293   SDValue Root = Op.getOperand(0);
1294   bool isVarArg = cast<ConstantSDNode>(Op.getOperand(2))->getZExtValue() != 0;
1295   unsigned CC = MF.getFunction()->getCallingConv();
1296   bool Is64Bit = Subtarget->is64Bit();
1297   bool IsWin64 = Subtarget->isTargetWin64();
1298
1299   assert(!(isVarArg && CC == CallingConv::Fast) &&
1300          "Var args not supported with calling convention fastcc");
1301
1302   // Assign locations to all of the incoming arguments.
1303   SmallVector<CCValAssign, 16> ArgLocs;
1304   CCState CCInfo(CC, isVarArg, getTargetMachine(), ArgLocs);
1305   CCInfo.AnalyzeFormalArguments(Op.getNode(), CCAssignFnForNode(CC));
1306
1307   SmallVector<SDValue, 8> ArgValues;
1308   unsigned LastVal = ~0U;
1309   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1310     CCValAssign &VA = ArgLocs[i];
1311     // TODO: If an arg is passed in two places (e.g. reg and stack), skip later
1312     // places.
1313     assert(VA.getValNo() != LastVal &&
1314            "Don't support value assigned to multiple locs yet");
1315     LastVal = VA.getValNo();
1316
1317     if (VA.isRegLoc()) {
1318       MVT RegVT = VA.getLocVT();
1319       TargetRegisterClass *RC = NULL;
1320       if (RegVT == MVT::i32)
1321         RC = X86::GR32RegisterClass;
1322       else if (Is64Bit && RegVT == MVT::i64)
1323         RC = X86::GR64RegisterClass;
1324       else if (RegVT == MVT::f32)
1325         RC = X86::FR32RegisterClass;
1326       else if (RegVT == MVT::f64)
1327         RC = X86::FR64RegisterClass;
1328       else if (RegVT.isVector() && RegVT.getSizeInBits() == 128)
1329         RC = X86::VR128RegisterClass;
1330       else if (RegVT.isVector()) {
1331         assert(RegVT.getSizeInBits() == 64);
1332         if (!Is64Bit)
1333           RC = X86::VR64RegisterClass;     // MMX values are passed in MMXs.
1334         else {
1335           // Darwin calling convention passes MMX values in either GPRs or
1336           // XMMs in x86-64. Other targets pass them in memory.
1337           if (RegVT != MVT::v1i64 && Subtarget->hasSSE2()) {
1338             RC = X86::VR128RegisterClass;  // MMX values are passed in XMMs.
1339             RegVT = MVT::v2i64;
1340           } else {
1341             RC = X86::GR64RegisterClass;   // v1i64 values are passed in GPRs.
1342             RegVT = MVT::i64;
1343           }
1344         }
1345       } else {
1346         assert(0 && "Unknown argument type!");
1347       }
1348
1349       unsigned Reg = DAG.getMachineFunction().addLiveIn(VA.getLocReg(), RC);
1350       SDValue ArgValue = DAG.getCopyFromReg(Root, dl, Reg, RegVT);
1351
1352       // If this is an 8 or 16-bit value, it is really passed promoted to 32
1353       // bits.  Insert an assert[sz]ext to capture this, then truncate to the
1354       // right size.
1355       if (VA.getLocInfo() == CCValAssign::SExt)
1356         ArgValue = DAG.getNode(ISD::AssertSext, dl, RegVT, ArgValue,
1357                                DAG.getValueType(VA.getValVT()));
1358       else if (VA.getLocInfo() == CCValAssign::ZExt)
1359         ArgValue = DAG.getNode(ISD::AssertZext, dl, RegVT, ArgValue,
1360                                DAG.getValueType(VA.getValVT()));
1361
1362       if (VA.getLocInfo() != CCValAssign::Full)
1363         ArgValue = DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), ArgValue);
1364
1365       // Handle MMX values passed in GPRs.
1366       if (Is64Bit && RegVT != VA.getLocVT()) {
1367         if (RegVT.getSizeInBits() == 64 && RC == X86::GR64RegisterClass)
1368           ArgValue = DAG.getNode(ISD::BIT_CONVERT, dl, VA.getLocVT(), ArgValue);
1369         else if (RC == X86::VR128RegisterClass) {
1370           ArgValue = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i64,
1371                                  ArgValue, DAG.getConstant(0, MVT::i64));
1372           ArgValue = DAG.getNode(ISD::BIT_CONVERT, dl, VA.getLocVT(), ArgValue);
1373         }
1374       }
1375
1376       ArgValues.push_back(ArgValue);
1377     } else {
1378       assert(VA.isMemLoc());
1379       ArgValues.push_back(LowerMemArgument(Op, DAG, VA, MFI, CC, Root, i));
1380     }
1381   }
1382
1383   // The x86-64 ABI for returning structs by value requires that we copy
1384   // the sret argument into %rax for the return. Save the argument into
1385   // a virtual register so that we can access it from the return points.
1386   if (Is64Bit && DAG.getMachineFunction().getFunction()->hasStructRetAttr()) {
1387     MachineFunction &MF = DAG.getMachineFunction();
1388     X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1389     unsigned Reg = FuncInfo->getSRetReturnReg();
1390     if (!Reg) {
1391       Reg = MF.getRegInfo().createVirtualRegister(getRegClassFor(MVT::i64));
1392       FuncInfo->setSRetReturnReg(Reg);
1393     }
1394     SDValue Copy = DAG.getCopyToReg(DAG.getEntryNode(), dl, Reg, ArgValues[0]);
1395     Root = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Copy, Root);
1396   }
1397
1398   unsigned StackSize = CCInfo.getNextStackOffset();
1399   // align stack specially for tail calls
1400   if (PerformTailCallOpt && CC == CallingConv::Fast)
1401     StackSize = GetAlignedArgumentStackSize(StackSize, DAG);
1402
1403   // If the function takes variable number of arguments, make a frame index for
1404   // the start of the first vararg value... for expansion of llvm.va_start.
1405   if (isVarArg) {
1406     if (Is64Bit || CC != CallingConv::X86_FastCall) {
1407       VarArgsFrameIndex = MFI->CreateFixedObject(1, StackSize);
1408     }
1409     if (Is64Bit) {
1410       unsigned TotalNumIntRegs = 0, TotalNumXMMRegs = 0;
1411
1412       // FIXME: We should really autogenerate these arrays
1413       static const unsigned GPR64ArgRegsWin64[] = {
1414         X86::RCX, X86::RDX, X86::R8,  X86::R9
1415       };
1416       static const unsigned XMMArgRegsWin64[] = {
1417         X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3
1418       };
1419       static const unsigned GPR64ArgRegs64Bit[] = {
1420         X86::RDI, X86::RSI, X86::RDX, X86::RCX, X86::R8, X86::R9
1421       };
1422       static const unsigned XMMArgRegs64Bit[] = {
1423         X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
1424         X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
1425       };
1426       const unsigned *GPR64ArgRegs, *XMMArgRegs;
1427
1428       if (IsWin64) {
1429         TotalNumIntRegs = 4; TotalNumXMMRegs = 4;
1430         GPR64ArgRegs = GPR64ArgRegsWin64;
1431         XMMArgRegs = XMMArgRegsWin64;
1432       } else {
1433         TotalNumIntRegs = 6; TotalNumXMMRegs = 8;
1434         GPR64ArgRegs = GPR64ArgRegs64Bit;
1435         XMMArgRegs = XMMArgRegs64Bit;
1436       }
1437       unsigned NumIntRegs = CCInfo.getFirstUnallocated(GPR64ArgRegs,
1438                                                        TotalNumIntRegs);
1439       unsigned NumXMMRegs = CCInfo.getFirstUnallocated(XMMArgRegs,
1440                                                        TotalNumXMMRegs);
1441
1442       assert(!(NumXMMRegs && !Subtarget->hasSSE1()) &&
1443              "SSE register cannot be used when SSE is disabled!");
1444       assert(!(NumXMMRegs && UseSoftFloat && NoImplicitFloat) &&
1445              "SSE register cannot be used when SSE is disabled!");
1446       if (UseSoftFloat || NoImplicitFloat || !Subtarget->hasSSE1())
1447         // Kernel mode asks for SSE to be disabled, so don't push them
1448         // on the stack.
1449         TotalNumXMMRegs = 0;
1450
1451       // For X86-64, if there are vararg parameters that are passed via
1452       // registers, then we must store them to their spots on the stack so they
1453       // may be loaded by deferencing the result of va_next.
1454       VarArgsGPOffset = NumIntRegs * 8;
1455       VarArgsFPOffset = TotalNumIntRegs * 8 + NumXMMRegs * 16;
1456       RegSaveFrameIndex = MFI->CreateStackObject(TotalNumIntRegs * 8 +
1457                                                  TotalNumXMMRegs * 16, 16);
1458
1459       // Store the integer parameter registers.
1460       SmallVector<SDValue, 8> MemOps;
1461       SDValue RSFIN = DAG.getFrameIndex(RegSaveFrameIndex, getPointerTy());
1462       SDValue FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(), RSFIN,
1463                                   DAG.getIntPtrConstant(VarArgsGPOffset));
1464       for (; NumIntRegs != TotalNumIntRegs; ++NumIntRegs) {
1465         unsigned VReg = MF.addLiveIn(GPR64ArgRegs[NumIntRegs],
1466                                      X86::GR64RegisterClass);
1467         SDValue Val = DAG.getCopyFromReg(Root, dl, VReg, MVT::i64);
1468         SDValue Store =
1469           DAG.getStore(Val.getValue(1), dl, Val, FIN,
1470                        PseudoSourceValue::getFixedStack(RegSaveFrameIndex), 0);
1471         MemOps.push_back(Store);
1472         FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(), FIN,
1473                           DAG.getIntPtrConstant(8));
1474       }
1475
1476       // Now store the XMM (fp + vector) parameter registers.
1477       FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(), RSFIN,
1478                         DAG.getIntPtrConstant(VarArgsFPOffset));
1479       for (; NumXMMRegs != TotalNumXMMRegs; ++NumXMMRegs) {
1480         unsigned VReg = MF.addLiveIn(XMMArgRegs[NumXMMRegs],
1481                                      X86::VR128RegisterClass);
1482         SDValue Val = DAG.getCopyFromReg(Root, dl, VReg, MVT::v4f32);
1483         SDValue Store =
1484           DAG.getStore(Val.getValue(1), dl, Val, FIN,
1485                        PseudoSourceValue::getFixedStack(RegSaveFrameIndex), 0);
1486         MemOps.push_back(Store);
1487         FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(), FIN,
1488                           DAG.getIntPtrConstant(16));
1489       }
1490       if (!MemOps.empty())
1491           Root = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
1492                              &MemOps[0], MemOps.size());
1493     }
1494   }
1495
1496   ArgValues.push_back(Root);
1497
1498   // Some CCs need callee pop.
1499   if (IsCalleePop(isVarArg, CC)) {
1500     BytesToPopOnReturn  = StackSize; // Callee pops everything.
1501     BytesCallerReserves = 0;
1502   } else {
1503     BytesToPopOnReturn  = 0; // Callee pops nothing.
1504     // If this is an sret function, the return should pop the hidden pointer.
1505     if (!Is64Bit && CC != CallingConv::Fast && ArgsAreStructReturn(Op))
1506       BytesToPopOnReturn = 4;
1507     BytesCallerReserves = StackSize;
1508   }
1509
1510   if (!Is64Bit) {
1511     RegSaveFrameIndex = 0xAAAAAAA;   // RegSaveFrameIndex is X86-64 only.
1512     if (CC == CallingConv::X86_FastCall)
1513       VarArgsFrameIndex = 0xAAAAAAA;   // fastcc functions can't have varargs.
1514   }
1515
1516   FuncInfo->setBytesToPopOnReturn(BytesToPopOnReturn);
1517
1518   // Return the new list of results.
1519   return DAG.getNode(ISD::MERGE_VALUES, dl, Op.getNode()->getVTList(),
1520                      &ArgValues[0], ArgValues.size()).getValue(Op.getResNo());
1521 }
1522
1523 SDValue
1524 X86TargetLowering::LowerMemOpCallTo(CallSDNode *TheCall, SelectionDAG &DAG,
1525                                     const SDValue &StackPtr,
1526                                     const CCValAssign &VA,
1527                                     SDValue Chain,
1528                                     SDValue Arg, ISD::ArgFlagsTy Flags) {
1529   DebugLoc dl = TheCall->getDebugLoc();
1530   unsigned LocMemOffset = VA.getLocMemOffset();
1531   SDValue PtrOff = DAG.getIntPtrConstant(LocMemOffset);
1532   PtrOff = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, PtrOff);
1533   if (Flags.isByVal()) {
1534     return CreateCopyOfByValArgument(Arg, PtrOff, Chain, Flags, DAG, dl);
1535   }
1536   return DAG.getStore(Chain, dl, Arg, PtrOff,
1537                       PseudoSourceValue::getStack(), LocMemOffset);
1538 }
1539
1540 /// EmitTailCallLoadRetAddr - Emit a load of return address if tail call
1541 /// optimization is performed and it is required.
1542 SDValue
1543 X86TargetLowering::EmitTailCallLoadRetAddr(SelectionDAG &DAG,
1544                                            SDValue &OutRetAddr,
1545                                            SDValue Chain,
1546                                            bool IsTailCall,
1547                                            bool Is64Bit,
1548                                            int FPDiff,
1549                                            DebugLoc dl) {
1550   if (!IsTailCall || FPDiff==0) return Chain;
1551
1552   // Adjust the Return address stack slot.
1553   MVT VT = getPointerTy();
1554   OutRetAddr = getReturnAddressFrameIndex(DAG);
1555
1556   // Load the "old" Return address.
1557   OutRetAddr = DAG.getLoad(VT, dl, Chain, OutRetAddr, NULL, 0);
1558   return SDValue(OutRetAddr.getNode(), 1);
1559 }
1560
1561 /// EmitTailCallStoreRetAddr - Emit a store of the return adress if tail call
1562 /// optimization is performed and it is required (FPDiff!=0).
1563 static SDValue
1564 EmitTailCallStoreRetAddr(SelectionDAG & DAG, MachineFunction &MF,
1565                          SDValue Chain, SDValue RetAddrFrIdx,
1566                          bool Is64Bit, int FPDiff, DebugLoc dl) {
1567   // Store the return address to the appropriate stack slot.
1568   if (!FPDiff) return Chain;
1569   // Calculate the new stack slot for the return address.
1570   int SlotSize = Is64Bit ? 8 : 4;
1571   int NewReturnAddrFI =
1572     MF.getFrameInfo()->CreateFixedObject(SlotSize, FPDiff-SlotSize);
1573   MVT VT = Is64Bit ? MVT::i64 : MVT::i32;
1574   SDValue NewRetAddrFrIdx = DAG.getFrameIndex(NewReturnAddrFI, VT);
1575   Chain = DAG.getStore(Chain, dl, RetAddrFrIdx, NewRetAddrFrIdx,
1576                        PseudoSourceValue::getFixedStack(NewReturnAddrFI), 0);
1577   return Chain;
1578 }
1579
1580 SDValue X86TargetLowering::LowerCALL(SDValue Op, SelectionDAG &DAG) {
1581   MachineFunction &MF = DAG.getMachineFunction();
1582   CallSDNode *TheCall = cast<CallSDNode>(Op.getNode());
1583   SDValue Chain       = TheCall->getChain();
1584   unsigned CC         = TheCall->getCallingConv();
1585   bool isVarArg       = TheCall->isVarArg();
1586   bool IsTailCall     = TheCall->isTailCall() &&
1587                         CC == CallingConv::Fast && PerformTailCallOpt;
1588   SDValue Callee      = TheCall->getCallee();
1589   bool Is64Bit        = Subtarget->is64Bit();
1590   bool IsStructRet    = CallIsStructReturn(TheCall);
1591   DebugLoc dl         = TheCall->getDebugLoc();
1592
1593   assert(!(isVarArg && CC == CallingConv::Fast) &&
1594          "Var args not supported with calling convention fastcc");
1595
1596   // Analyze operands of the call, assigning locations to each operand.
1597   SmallVector<CCValAssign, 16> ArgLocs;
1598   CCState CCInfo(CC, isVarArg, getTargetMachine(), ArgLocs);
1599   CCInfo.AnalyzeCallOperands(TheCall, CCAssignFnForNode(CC));
1600
1601   // Get a count of how many bytes are to be pushed on the stack.
1602   unsigned NumBytes = CCInfo.getNextStackOffset();
1603   if (PerformTailCallOpt && CC == CallingConv::Fast)
1604     NumBytes = GetAlignedArgumentStackSize(NumBytes, DAG);
1605
1606   int FPDiff = 0;
1607   if (IsTailCall) {
1608     // Lower arguments at fp - stackoffset + fpdiff.
1609     unsigned NumBytesCallerPushed =
1610       MF.getInfo<X86MachineFunctionInfo>()->getBytesToPopOnReturn();
1611     FPDiff = NumBytesCallerPushed - NumBytes;
1612
1613     // Set the delta of movement of the returnaddr stackslot.
1614     // But only set if delta is greater than previous delta.
1615     if (FPDiff < (MF.getInfo<X86MachineFunctionInfo>()->getTCReturnAddrDelta()))
1616       MF.getInfo<X86MachineFunctionInfo>()->setTCReturnAddrDelta(FPDiff);
1617   }
1618
1619   Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(NumBytes, true));
1620
1621   SDValue RetAddrFrIdx;
1622   // Load return adress for tail calls.
1623   Chain = EmitTailCallLoadRetAddr(DAG, RetAddrFrIdx, Chain, IsTailCall, Is64Bit,
1624                                   FPDiff, dl);
1625
1626   SmallVector<std::pair<unsigned, SDValue>, 8> RegsToPass;
1627   SmallVector<SDValue, 8> MemOpChains;
1628   SDValue StackPtr;
1629
1630   // Walk the register/memloc assignments, inserting copies/loads.  In the case
1631   // of tail call optimization arguments are handle later.
1632   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1633     CCValAssign &VA = ArgLocs[i];
1634     SDValue Arg = TheCall->getArg(i);
1635     ISD::ArgFlagsTy Flags = TheCall->getArgFlags(i);
1636     bool isByVal = Flags.isByVal();
1637
1638     // Promote the value if needed.
1639     switch (VA.getLocInfo()) {
1640     default: assert(0 && "Unknown loc info!");
1641     case CCValAssign::Full: break;
1642     case CCValAssign::SExt:
1643       Arg = DAG.getNode(ISD::SIGN_EXTEND, dl, VA.getLocVT(), Arg);
1644       break;
1645     case CCValAssign::ZExt:
1646       Arg = DAG.getNode(ISD::ZERO_EXTEND, dl, VA.getLocVT(), Arg);
1647       break;
1648     case CCValAssign::AExt:
1649       Arg = DAG.getNode(ISD::ANY_EXTEND, dl, VA.getLocVT(), Arg);
1650       break;
1651     }
1652
1653     if (VA.isRegLoc()) {
1654       if (Is64Bit) {
1655         MVT RegVT = VA.getLocVT();
1656         if (RegVT.isVector() && RegVT.getSizeInBits() == 64)
1657           switch (VA.getLocReg()) {
1658           default:
1659             break;
1660           case X86::RDI: case X86::RSI: case X86::RDX: case X86::RCX:
1661           case X86::R8: {
1662             // Special case: passing MMX values in GPR registers.
1663             Arg = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::i64, Arg);
1664             break;
1665           }
1666           case X86::XMM0: case X86::XMM1: case X86::XMM2: case X86::XMM3:
1667           case X86::XMM4: case X86::XMM5: case X86::XMM6: case X86::XMM7: {
1668             // Special case: passing MMX values in XMM registers.
1669             Arg = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::i64, Arg);
1670             Arg = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64, Arg);
1671             Arg = getMOVL(DAG, dl, MVT::v2i64, DAG.getUNDEF(MVT::v2i64), Arg);
1672             break;
1673           }
1674           }
1675       }
1676       RegsToPass.push_back(std::make_pair(VA.getLocReg(), Arg));
1677     } else {
1678       if (!IsTailCall || (IsTailCall && isByVal)) {
1679         assert(VA.isMemLoc());
1680         if (StackPtr.getNode() == 0)
1681           StackPtr = DAG.getCopyFromReg(Chain, dl, X86StackPtr, getPointerTy());
1682
1683         MemOpChains.push_back(LowerMemOpCallTo(TheCall, DAG, StackPtr, VA,
1684                                                Chain, Arg, Flags));
1685       }
1686     }
1687   }
1688
1689   if (!MemOpChains.empty())
1690     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
1691                         &MemOpChains[0], MemOpChains.size());
1692
1693   // Build a sequence of copy-to-reg nodes chained together with token chain
1694   // and flag operands which copy the outgoing args into registers.
1695   SDValue InFlag;
1696   // Tail call byval lowering might overwrite argument registers so in case of
1697   // tail call optimization the copies to registers are lowered later.
1698   if (!IsTailCall)
1699     for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
1700       Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
1701                                RegsToPass[i].second, InFlag);
1702       InFlag = Chain.getValue(1);
1703     }
1704
1705   // ELF / PIC requires GOT in the EBX register before function calls via PLT
1706   // GOT pointer.
1707   if (CallRequiresGOTPtrInReg(Is64Bit, IsTailCall)) {
1708     Chain = DAG.getCopyToReg(Chain, dl, X86::EBX,
1709                              DAG.getNode(X86ISD::GlobalBaseReg,
1710                                          DebugLoc::getUnknownLoc(),
1711                                          getPointerTy()),
1712                              InFlag);
1713     InFlag = Chain.getValue(1);
1714   }
1715   // If we are tail calling and generating PIC/GOT style code load the address
1716   // of the callee into ecx. The value in ecx is used as target of the tail
1717   // jump. This is done to circumvent the ebx/callee-saved problem for tail
1718   // calls on PIC/GOT architectures. Normally we would just put the address of
1719   // GOT into ebx and then call target@PLT. But for tail callss ebx would be
1720   // restored (since ebx is callee saved) before jumping to the target@PLT.
1721   if (CallRequiresFnAddressInReg(Is64Bit, IsTailCall)) {
1722     // Note: The actual moving to ecx is done further down.
1723     GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee);
1724     if (G && !G->getGlobal()->hasHiddenVisibility() &&
1725         !G->getGlobal()->hasProtectedVisibility())
1726       Callee =  LowerGlobalAddress(Callee, DAG);
1727     else if (isa<ExternalSymbolSDNode>(Callee))
1728       Callee = LowerExternalSymbol(Callee,DAG);
1729   }
1730
1731   if (Is64Bit && isVarArg) {
1732     // From AMD64 ABI document:
1733     // For calls that may call functions that use varargs or stdargs
1734     // (prototype-less calls or calls to functions containing ellipsis (...) in
1735     // the declaration) %al is used as hidden argument to specify the number
1736     // of SSE registers used. The contents of %al do not need to match exactly
1737     // the number of registers, but must be an ubound on the number of SSE
1738     // registers used and is in the range 0 - 8 inclusive.
1739
1740     // FIXME: Verify this on Win64
1741     // Count the number of XMM registers allocated.
1742     static const unsigned XMMArgRegs[] = {
1743       X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
1744       X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
1745     };
1746     unsigned NumXMMRegs = CCInfo.getFirstUnallocated(XMMArgRegs, 8);
1747     assert((Subtarget->hasSSE1() || !NumXMMRegs)
1748            && "SSE registers cannot be used when SSE is disabled");
1749
1750     Chain = DAG.getCopyToReg(Chain, dl, X86::AL,
1751                              DAG.getConstant(NumXMMRegs, MVT::i8), InFlag);
1752     InFlag = Chain.getValue(1);
1753   }
1754
1755
1756   // For tail calls lower the arguments to the 'real' stack slot.
1757   if (IsTailCall) {
1758     SmallVector<SDValue, 8> MemOpChains2;
1759     SDValue FIN;
1760     int FI = 0;
1761     // Do not flag preceeding copytoreg stuff together with the following stuff.
1762     InFlag = SDValue();
1763     for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1764       CCValAssign &VA = ArgLocs[i];
1765       if (!VA.isRegLoc()) {
1766         assert(VA.isMemLoc());
1767         SDValue Arg = TheCall->getArg(i);
1768         ISD::ArgFlagsTy Flags = TheCall->getArgFlags(i);
1769         // Create frame index.
1770         int32_t Offset = VA.getLocMemOffset()+FPDiff;
1771         uint32_t OpSize = (VA.getLocVT().getSizeInBits()+7)/8;
1772         FI = MF.getFrameInfo()->CreateFixedObject(OpSize, Offset);
1773         FIN = DAG.getFrameIndex(FI, getPointerTy());
1774
1775         if (Flags.isByVal()) {
1776           // Copy relative to framepointer.
1777           SDValue Source = DAG.getIntPtrConstant(VA.getLocMemOffset());
1778           if (StackPtr.getNode() == 0)
1779             StackPtr = DAG.getCopyFromReg(Chain, dl, X86StackPtr,
1780                                           getPointerTy());
1781           Source = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, Source);
1782
1783           MemOpChains2.push_back(CreateCopyOfByValArgument(Source, FIN, Chain,
1784                                                            Flags, DAG, dl));
1785         } else {
1786           // Store relative to framepointer.
1787           MemOpChains2.push_back(
1788             DAG.getStore(Chain, dl, Arg, FIN,
1789                          PseudoSourceValue::getFixedStack(FI), 0));
1790         }
1791       }
1792     }
1793
1794     if (!MemOpChains2.empty())
1795       Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
1796                           &MemOpChains2[0], MemOpChains2.size());
1797
1798     // Copy arguments to their registers.
1799     for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
1800       Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
1801                                RegsToPass[i].second, InFlag);
1802       InFlag = Chain.getValue(1);
1803     }
1804     InFlag =SDValue();
1805
1806     // Store the return address to the appropriate stack slot.
1807     Chain = EmitTailCallStoreRetAddr(DAG, MF, Chain, RetAddrFrIdx, Is64Bit,
1808                                      FPDiff, dl);
1809   }
1810
1811   // If the callee is a GlobalAddress node (quite common, every direct call is)
1812   // turn it into a TargetGlobalAddress node so that legalize doesn't hack it.
1813   if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
1814     // We should use extra load for direct calls to dllimported functions in
1815     // non-JIT mode.
1816     if (!Subtarget->GVRequiresExtraLoad(G->getGlobal(),
1817                                         getTargetMachine(), true))
1818       Callee = DAG.getTargetGlobalAddress(G->getGlobal(), getPointerTy(),
1819                                           G->getOffset());
1820   } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee)) {
1821     Callee = DAG.getTargetExternalSymbol(S->getSymbol(), getPointerTy());
1822   } else if (IsTailCall) {
1823     unsigned Opc = Is64Bit ? X86::R9 : X86::EAX;
1824
1825     Chain = DAG.getCopyToReg(Chain,  dl,
1826                              DAG.getRegister(Opc, getPointerTy()),
1827                              Callee,InFlag);
1828     Callee = DAG.getRegister(Opc, getPointerTy());
1829     // Add register as live out.
1830     DAG.getMachineFunction().getRegInfo().addLiveOut(Opc);
1831   }
1832
1833   // Returns a chain & a flag for retval copy to use.
1834   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
1835   SmallVector<SDValue, 8> Ops;
1836
1837   if (IsTailCall) {
1838     Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(NumBytes, true),
1839                            DAG.getIntPtrConstant(0, true), InFlag);
1840     InFlag = Chain.getValue(1);
1841
1842     // Returns a chain & a flag for retval copy to use.
1843     NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
1844     Ops.clear();
1845   }
1846
1847   Ops.push_back(Chain);
1848   Ops.push_back(Callee);
1849
1850   if (IsTailCall)
1851     Ops.push_back(DAG.getConstant(FPDiff, MVT::i32));
1852
1853   // Add argument registers to the end of the list so that they are known live
1854   // into the call.
1855   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
1856     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
1857                                   RegsToPass[i].second.getValueType()));
1858
1859   // Add an implicit use GOT pointer in EBX.
1860   if (!IsTailCall && !Is64Bit &&
1861       getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
1862       Subtarget->isPICStyleGOT())
1863     Ops.push_back(DAG.getRegister(X86::EBX, getPointerTy()));
1864
1865   // Add an implicit use of AL for x86 vararg functions.
1866   if (Is64Bit && isVarArg)
1867     Ops.push_back(DAG.getRegister(X86::AL, MVT::i8));
1868
1869   if (InFlag.getNode())
1870     Ops.push_back(InFlag);
1871
1872   if (IsTailCall) {
1873     assert(InFlag.getNode() &&
1874            "Flag must be set. Depend on flag being set in LowerRET");
1875     Chain = DAG.getNode(X86ISD::TAILCALL, dl,
1876                         TheCall->getVTList(), &Ops[0], Ops.size());
1877
1878     return SDValue(Chain.getNode(), Op.getResNo());
1879   }
1880
1881   Chain = DAG.getNode(X86ISD::CALL, dl, NodeTys, &Ops[0], Ops.size());
1882   InFlag = Chain.getValue(1);
1883
1884   // Create the CALLSEQ_END node.
1885   unsigned NumBytesForCalleeToPush;
1886   if (IsCalleePop(isVarArg, CC))
1887     NumBytesForCalleeToPush = NumBytes;    // Callee pops everything
1888   else if (!Is64Bit && CC != CallingConv::Fast && IsStructRet)
1889     // If this is is a call to a struct-return function, the callee
1890     // pops the hidden struct pointer, so we have to push it back.
1891     // This is common for Darwin/X86, Linux & Mingw32 targets.
1892     NumBytesForCalleeToPush = 4;
1893   else
1894     NumBytesForCalleeToPush = 0;  // Callee pops nothing.
1895
1896   // Returns a flag for retval copy to use.
1897   Chain = DAG.getCALLSEQ_END(Chain,
1898                              DAG.getIntPtrConstant(NumBytes, true),
1899                              DAG.getIntPtrConstant(NumBytesForCalleeToPush,
1900                                                    true),
1901                              InFlag);
1902   InFlag = Chain.getValue(1);
1903
1904   // Handle result values, copying them out of physregs into vregs that we
1905   // return.
1906   return SDValue(LowerCallResult(Chain, InFlag, TheCall, CC, DAG),
1907                  Op.getResNo());
1908 }
1909
1910
1911 //===----------------------------------------------------------------------===//
1912 //                Fast Calling Convention (tail call) implementation
1913 //===----------------------------------------------------------------------===//
1914
1915 //  Like std call, callee cleans arguments, convention except that ECX is
1916 //  reserved for storing the tail called function address. Only 2 registers are
1917 //  free for argument passing (inreg). Tail call optimization is performed
1918 //  provided:
1919 //                * tailcallopt is enabled
1920 //                * caller/callee are fastcc
1921 //  On X86_64 architecture with GOT-style position independent code only local
1922 //  (within module) calls are supported at the moment.
1923 //  To keep the stack aligned according to platform abi the function
1924 //  GetAlignedArgumentStackSize ensures that argument delta is always multiples
1925 //  of stack alignment. (Dynamic linkers need this - darwin's dyld for example)
1926 //  If a tail called function callee has more arguments than the caller the
1927 //  caller needs to make sure that there is room to move the RETADDR to. This is
1928 //  achieved by reserving an area the size of the argument delta right after the
1929 //  original REtADDR, but before the saved framepointer or the spilled registers
1930 //  e.g. caller(arg1, arg2) calls callee(arg1, arg2,arg3,arg4)
1931 //  stack layout:
1932 //    arg1
1933 //    arg2
1934 //    RETADDR
1935 //    [ new RETADDR
1936 //      move area ]
1937 //    (possible EBP)
1938 //    ESI
1939 //    EDI
1940 //    local1 ..
1941
1942 /// GetAlignedArgumentStackSize - Make the stack size align e.g 16n + 12 aligned
1943 /// for a 16 byte align requirement.
1944 unsigned X86TargetLowering::GetAlignedArgumentStackSize(unsigned StackSize,
1945                                                         SelectionDAG& DAG) {
1946   MachineFunction &MF = DAG.getMachineFunction();
1947   const TargetMachine &TM = MF.getTarget();
1948   const TargetFrameInfo &TFI = *TM.getFrameInfo();
1949   unsigned StackAlignment = TFI.getStackAlignment();
1950   uint64_t AlignMask = StackAlignment - 1;
1951   int64_t Offset = StackSize;
1952   uint64_t SlotSize = TD->getPointerSize();
1953   if ( (Offset & AlignMask) <= (StackAlignment - SlotSize) ) {
1954     // Number smaller than 12 so just add the difference.
1955     Offset += ((StackAlignment - SlotSize) - (Offset & AlignMask));
1956   } else {
1957     // Mask out lower bits, add stackalignment once plus the 12 bytes.
1958     Offset = ((~AlignMask) & Offset) + StackAlignment +
1959       (StackAlignment-SlotSize);
1960   }
1961   return Offset;
1962 }
1963
1964 /// IsEligibleForTailCallElimination - Check to see whether the next instruction
1965 /// following the call is a return. A function is eligible if caller/callee
1966 /// calling conventions match, currently only fastcc supports tail calls, and
1967 /// the function CALL is immediatly followed by a RET.
1968 bool X86TargetLowering::IsEligibleForTailCallOptimization(CallSDNode *TheCall,
1969                                                       SDValue Ret,
1970                                                       SelectionDAG& DAG) const {
1971   if (!PerformTailCallOpt)
1972     return false;
1973
1974   if (CheckTailCallReturnConstraints(TheCall, Ret)) {
1975     MachineFunction &MF = DAG.getMachineFunction();
1976     unsigned CallerCC = MF.getFunction()->getCallingConv();
1977     unsigned CalleeCC= TheCall->getCallingConv();
1978     if (CalleeCC == CallingConv::Fast && CallerCC == CalleeCC) {
1979       SDValue Callee = TheCall->getCallee();
1980       // On x86/32Bit PIC/GOT  tail calls are supported.
1981       if (getTargetMachine().getRelocationModel() != Reloc::PIC_ ||
1982           !Subtarget->isPICStyleGOT()|| !Subtarget->is64Bit())
1983         return true;
1984
1985       // Can only do local tail calls (in same module, hidden or protected) on
1986       // x86_64 PIC/GOT at the moment.
1987       if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee))
1988         return G->getGlobal()->hasHiddenVisibility()
1989             || G->getGlobal()->hasProtectedVisibility();
1990     }
1991   }
1992
1993   return false;
1994 }
1995
1996 FastISel *
1997 X86TargetLowering::createFastISel(MachineFunction &mf,
1998                                   MachineModuleInfo *mmo,
1999                                   DwarfWriter *dw,
2000                                   DenseMap<const Value *, unsigned> &vm,
2001                                   DenseMap<const BasicBlock *,
2002                                            MachineBasicBlock *> &bm,
2003                                   DenseMap<const AllocaInst *, int> &am
2004 #ifndef NDEBUG
2005                                   , SmallSet<Instruction*, 8> &cil
2006 #endif
2007                                   ) {
2008   return X86::createFastISel(mf, mmo, dw, vm, bm, am
2009 #ifndef NDEBUG
2010                              , cil
2011 #endif
2012                              );
2013 }
2014
2015
2016 //===----------------------------------------------------------------------===//
2017 //                           Other Lowering Hooks
2018 //===----------------------------------------------------------------------===//
2019
2020
2021 SDValue X86TargetLowering::getReturnAddressFrameIndex(SelectionDAG &DAG) {
2022   MachineFunction &MF = DAG.getMachineFunction();
2023   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
2024   int ReturnAddrIndex = FuncInfo->getRAIndex();
2025
2026   if (ReturnAddrIndex == 0) {
2027     // Set up a frame object for the return address.
2028     uint64_t SlotSize = TD->getPointerSize();
2029     ReturnAddrIndex = MF.getFrameInfo()->CreateFixedObject(SlotSize, -SlotSize);
2030     FuncInfo->setRAIndex(ReturnAddrIndex);
2031   }
2032
2033   return DAG.getFrameIndex(ReturnAddrIndex, getPointerTy());
2034 }
2035
2036
2037 /// TranslateX86CC - do a one to one translation of a ISD::CondCode to the X86
2038 /// specific condition code, returning the condition code and the LHS/RHS of the
2039 /// comparison to make.
2040 static unsigned TranslateX86CC(ISD::CondCode SetCCOpcode, bool isFP,
2041                                SDValue &LHS, SDValue &RHS, SelectionDAG &DAG) {
2042   if (!isFP) {
2043     if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(RHS)) {
2044       if (SetCCOpcode == ISD::SETGT && RHSC->isAllOnesValue()) {
2045         // X > -1   -> X == 0, jump !sign.
2046         RHS = DAG.getConstant(0, RHS.getValueType());
2047         return X86::COND_NS;
2048       } else if (SetCCOpcode == ISD::SETLT && RHSC->isNullValue()) {
2049         // X < 0   -> X == 0, jump on sign.
2050         return X86::COND_S;
2051       } else if (SetCCOpcode == ISD::SETLT && RHSC->getZExtValue() == 1) {
2052         // X < 1   -> X <= 0
2053         RHS = DAG.getConstant(0, RHS.getValueType());
2054         return X86::COND_LE;
2055       }
2056     }
2057
2058     switch (SetCCOpcode) {
2059     default: assert(0 && "Invalid integer condition!");
2060     case ISD::SETEQ:  return X86::COND_E;
2061     case ISD::SETGT:  return X86::COND_G;
2062     case ISD::SETGE:  return X86::COND_GE;
2063     case ISD::SETLT:  return X86::COND_L;
2064     case ISD::SETLE:  return X86::COND_LE;
2065     case ISD::SETNE:  return X86::COND_NE;
2066     case ISD::SETULT: return X86::COND_B;
2067     case ISD::SETUGT: return X86::COND_A;
2068     case ISD::SETULE: return X86::COND_BE;
2069     case ISD::SETUGE: return X86::COND_AE;
2070     }
2071   }
2072
2073   // First determine if it is required or is profitable to flip the operands.
2074
2075   // If LHS is a foldable load, but RHS is not, flip the condition.
2076   if ((ISD::isNON_EXTLoad(LHS.getNode()) && LHS.hasOneUse()) &&
2077       !(ISD::isNON_EXTLoad(RHS.getNode()) && RHS.hasOneUse())) {
2078     SetCCOpcode = getSetCCSwappedOperands(SetCCOpcode);
2079     std::swap(LHS, RHS);
2080   }
2081
2082   switch (SetCCOpcode) {
2083   default: break;
2084   case ISD::SETOLT:
2085   case ISD::SETOLE:
2086   case ISD::SETUGT:
2087   case ISD::SETUGE:
2088     std::swap(LHS, RHS);
2089     break;
2090   }
2091
2092   // On a floating point condition, the flags are set as follows:
2093   // ZF  PF  CF   op
2094   //  0 | 0 | 0 | X > Y
2095   //  0 | 0 | 1 | X < Y
2096   //  1 | 0 | 0 | X == Y
2097   //  1 | 1 | 1 | unordered
2098   switch (SetCCOpcode) {
2099   default: assert(0 && "Condcode should be pre-legalized away");
2100   case ISD::SETUEQ:
2101   case ISD::SETEQ:   return X86::COND_E;
2102   case ISD::SETOLT:              // flipped
2103   case ISD::SETOGT:
2104   case ISD::SETGT:   return X86::COND_A;
2105   case ISD::SETOLE:              // flipped
2106   case ISD::SETOGE:
2107   case ISD::SETGE:   return X86::COND_AE;
2108   case ISD::SETUGT:              // flipped
2109   case ISD::SETULT:
2110   case ISD::SETLT:   return X86::COND_B;
2111   case ISD::SETUGE:              // flipped
2112   case ISD::SETULE:
2113   case ISD::SETLE:   return X86::COND_BE;
2114   case ISD::SETONE:
2115   case ISD::SETNE:   return X86::COND_NE;
2116   case ISD::SETUO:   return X86::COND_P;
2117   case ISD::SETO:    return X86::COND_NP;
2118   }
2119 }
2120
2121 /// hasFPCMov - is there a floating point cmov for the specific X86 condition
2122 /// code. Current x86 isa includes the following FP cmov instructions:
2123 /// fcmovb, fcomvbe, fcomve, fcmovu, fcmovae, fcmova, fcmovne, fcmovnu.
2124 static bool hasFPCMov(unsigned X86CC) {
2125   switch (X86CC) {
2126   default:
2127     return false;
2128   case X86::COND_B:
2129   case X86::COND_BE:
2130   case X86::COND_E:
2131   case X86::COND_P:
2132   case X86::COND_A:
2133   case X86::COND_AE:
2134   case X86::COND_NE:
2135   case X86::COND_NP:
2136     return true;
2137   }
2138 }
2139
2140 /// isUndefOrInRange - Return true if Val is undef or if its value falls within
2141 /// the specified range (L, H].
2142 static bool isUndefOrInRange(int Val, int Low, int Hi) {
2143   return (Val < 0) || (Val >= Low && Val < Hi);
2144 }
2145
2146 /// isUndefOrEqual - Val is either less than zero (undef) or equal to the
2147 /// specified value.
2148 static bool isUndefOrEqual(int Val, int CmpVal) {
2149   if (Val < 0 || Val == CmpVal)
2150     return true;
2151   return false;
2152 }
2153
2154 /// isPSHUFDMask - Return true if the node specifies a shuffle of elements that
2155 /// is suitable for input to PSHUFD or PSHUFW.  That is, it doesn't reference
2156 /// the second operand.
2157 static bool isPSHUFDMask(const SmallVectorImpl<int> &Mask, MVT VT) {
2158   if (VT == MVT::v4f32 || VT == MVT::v4i32 || VT == MVT::v4i16)
2159     return (Mask[0] < 4 && Mask[1] < 4 && Mask[2] < 4 && Mask[3] < 4);
2160   if (VT == MVT::v2f64 || VT == MVT::v2i64)
2161     return (Mask[0] < 2 && Mask[1] < 2);
2162   return false;
2163 }
2164
2165 bool X86::isPSHUFDMask(ShuffleVectorSDNode *N) {
2166   SmallVector<int, 8> M;
2167   N->getMask(M);
2168   return ::isPSHUFDMask(M, N->getValueType(0));
2169 }
2170
2171 /// isPSHUFHWMask - Return true if the node specifies a shuffle of elements that
2172 /// is suitable for input to PSHUFHW.
2173 static bool isPSHUFHWMask(const SmallVectorImpl<int> &Mask, MVT VT) {
2174   if (VT != MVT::v8i16)
2175     return false;
2176
2177   // Lower quadword copied in order or undef.
2178   for (int i = 0; i != 4; ++i)
2179     if (Mask[i] >= 0 && Mask[i] != i)
2180       return false;
2181
2182   // Upper quadword shuffled.
2183   for (int i = 4; i != 8; ++i)
2184     if (Mask[i] >= 0 && (Mask[i] < 4 || Mask[i] > 7))
2185       return false;
2186
2187   return true;
2188 }
2189
2190 bool X86::isPSHUFHWMask(ShuffleVectorSDNode *N) {
2191   SmallVector<int, 8> M;
2192   N->getMask(M);
2193   return ::isPSHUFHWMask(M, N->getValueType(0));
2194 }
2195
2196 /// isPSHUFLWMask - Return true if the node specifies a shuffle of elements that
2197 /// is suitable for input to PSHUFLW.
2198 static bool isPSHUFLWMask(const SmallVectorImpl<int> &Mask, MVT VT) {
2199   if (VT != MVT::v8i16)
2200     return false;
2201
2202   // Upper quadword copied in order.
2203   for (int i = 4; i != 8; ++i)
2204     if (Mask[i] >= 0 && Mask[i] != i)
2205       return false;
2206
2207   // Lower quadword shuffled.
2208   for (int i = 0; i != 4; ++i)
2209     if (Mask[i] >= 4)
2210       return false;
2211
2212   return true;
2213 }
2214
2215 bool X86::isPSHUFLWMask(ShuffleVectorSDNode *N) {
2216   SmallVector<int, 8> M;
2217   N->getMask(M);
2218   return ::isPSHUFLWMask(M, N->getValueType(0));
2219 }
2220
2221 /// isSHUFPMask - Return true if the specified VECTOR_SHUFFLE operand
2222 /// specifies a shuffle of elements that is suitable for input to SHUFP*.
2223 static bool isSHUFPMask(const SmallVectorImpl<int> &Mask, MVT VT) {
2224   int NumElems = VT.getVectorNumElements();
2225   if (NumElems != 2 && NumElems != 4)
2226     return false;
2227
2228   int Half = NumElems / 2;
2229   for (int i = 0; i < Half; ++i)
2230     if (!isUndefOrInRange(Mask[i], 0, NumElems))
2231       return false;
2232   for (int i = Half; i < NumElems; ++i)
2233     if (!isUndefOrInRange(Mask[i], NumElems, NumElems*2))
2234       return false;
2235
2236   return true;
2237 }
2238
2239 bool X86::isSHUFPMask(ShuffleVectorSDNode *N) {
2240   SmallVector<int, 8> M;
2241   N->getMask(M);
2242   return ::isSHUFPMask(M, N->getValueType(0));
2243 }
2244
2245 /// isCommutedSHUFP - Returns true if the shuffle mask is exactly
2246 /// the reverse of what x86 shuffles want. x86 shuffles requires the lower
2247 /// half elements to come from vector 1 (which would equal the dest.) and
2248 /// the upper half to come from vector 2.
2249 static bool isCommutedSHUFPMask(const SmallVectorImpl<int> &Mask, MVT VT) {
2250   int NumElems = VT.getVectorNumElements();
2251
2252   if (NumElems != 2 && NumElems != 4)
2253     return false;
2254
2255   int Half = NumElems / 2;
2256   for (int i = 0; i < Half; ++i)
2257     if (!isUndefOrInRange(Mask[i], NumElems, NumElems*2))
2258       return false;
2259   for (int i = Half; i < NumElems; ++i)
2260     if (!isUndefOrInRange(Mask[i], 0, NumElems))
2261       return false;
2262   return true;
2263 }
2264
2265 static bool isCommutedSHUFP(ShuffleVectorSDNode *N) {
2266   SmallVector<int, 8> M;
2267   N->getMask(M);
2268   return isCommutedSHUFPMask(M, N->getValueType(0));
2269 }
2270
2271 /// isMOVHLPSMask - Return true if the specified VECTOR_SHUFFLE operand
2272 /// specifies a shuffle of elements that is suitable for input to MOVHLPS.
2273 bool X86::isMOVHLPSMask(ShuffleVectorSDNode *N) {
2274   if (N->getValueType(0).getVectorNumElements() != 4)
2275     return false;
2276
2277   // Expect bit0 == 6, bit1 == 7, bit2 == 2, bit3 == 3
2278   return isUndefOrEqual(N->getMaskElt(0), 6) &&
2279          isUndefOrEqual(N->getMaskElt(1), 7) &&
2280          isUndefOrEqual(N->getMaskElt(2), 2) &&
2281          isUndefOrEqual(N->getMaskElt(3), 3);
2282 }
2283
2284 /// isMOVLPMask - Return true if the specified VECTOR_SHUFFLE operand
2285 /// specifies a shuffle of elements that is suitable for input to MOVLP{S|D}.
2286 bool X86::isMOVLPMask(ShuffleVectorSDNode *N) {
2287   unsigned NumElems = N->getValueType(0).getVectorNumElements();
2288
2289   if (NumElems != 2 && NumElems != 4)
2290     return false;
2291
2292   for (unsigned i = 0; i < NumElems/2; ++i)
2293     if (!isUndefOrEqual(N->getMaskElt(i), i + NumElems))
2294       return false;
2295
2296   for (unsigned i = NumElems/2; i < NumElems; ++i)
2297     if (!isUndefOrEqual(N->getMaskElt(i), i))
2298       return false;
2299
2300   return true;
2301 }
2302
2303 /// isMOVHPMask - Return true if the specified VECTOR_SHUFFLE operand
2304 /// specifies a shuffle of elements that is suitable for input to MOVHP{S|D}
2305 /// and MOVLHPS.
2306 bool X86::isMOVHPMask(ShuffleVectorSDNode *N) {
2307   unsigned NumElems = N->getValueType(0).getVectorNumElements();
2308
2309   if (NumElems != 2 && NumElems != 4)
2310     return false;
2311
2312   for (unsigned i = 0; i < NumElems/2; ++i)
2313     if (!isUndefOrEqual(N->getMaskElt(i), i))
2314       return false;
2315
2316   for (unsigned i = 0; i < NumElems/2; ++i)
2317     if (!isUndefOrEqual(N->getMaskElt(i + NumElems/2), i + NumElems))
2318       return false;
2319
2320   return true;
2321 }
2322
2323 /// isMOVHLPS_v_undef_Mask - Special case of isMOVHLPSMask for canonical form
2324 /// of vector_shuffle v, v, <2, 3, 2, 3>, i.e. vector_shuffle v, undef,
2325 /// <2, 3, 2, 3>
2326 bool X86::isMOVHLPS_v_undef_Mask(ShuffleVectorSDNode *N) {
2327   unsigned NumElems = N->getValueType(0).getVectorNumElements();
2328
2329   if (NumElems != 4)
2330     return false;
2331
2332   return isUndefOrEqual(N->getMaskElt(0), 2) &&
2333          isUndefOrEqual(N->getMaskElt(1), 3) &&
2334          isUndefOrEqual(N->getMaskElt(2), 2) &&
2335          isUndefOrEqual(N->getMaskElt(3), 3);
2336 }
2337
2338 /// isUNPCKLMask - Return true if the specified VECTOR_SHUFFLE operand
2339 /// specifies a shuffle of elements that is suitable for input to UNPCKL.
2340 static bool isUNPCKLMask(const SmallVectorImpl<int> &Mask, MVT VT,
2341                          bool V2IsSplat = false) {
2342   int NumElts = VT.getVectorNumElements();
2343   if (NumElts != 2 && NumElts != 4 && NumElts != 8 && NumElts != 16)
2344     return false;
2345
2346   for (int i = 0, j = 0; i != NumElts; i += 2, ++j) {
2347     int BitI  = Mask[i];
2348     int BitI1 = Mask[i+1];
2349     if (!isUndefOrEqual(BitI, j))
2350       return false;
2351     if (V2IsSplat) {
2352       if (!isUndefOrEqual(BitI1, NumElts))
2353         return false;
2354     } else {
2355       if (!isUndefOrEqual(BitI1, j + NumElts))
2356         return false;
2357     }
2358   }
2359   return true;
2360 }
2361
2362 bool X86::isUNPCKLMask(ShuffleVectorSDNode *N, bool V2IsSplat) {
2363   SmallVector<int, 8> M;
2364   N->getMask(M);
2365   return ::isUNPCKLMask(M, N->getValueType(0), V2IsSplat);
2366 }
2367
2368 /// isUNPCKHMask - Return true if the specified VECTOR_SHUFFLE operand
2369 /// specifies a shuffle of elements that is suitable for input to UNPCKH.
2370 static bool isUNPCKHMask(const SmallVectorImpl<int> &Mask, MVT VT,
2371                          bool V2IsSplat = false) {
2372   int NumElts = VT.getVectorNumElements();
2373   if (NumElts != 2 && NumElts != 4 && NumElts != 8 && NumElts != 16)
2374     return false;
2375
2376   for (int i = 0, j = 0; i != NumElts; i += 2, ++j) {
2377     int BitI  = Mask[i];
2378     int BitI1 = Mask[i+1];
2379     if (!isUndefOrEqual(BitI, j + NumElts/2))
2380       return false;
2381     if (V2IsSplat) {
2382       if (isUndefOrEqual(BitI1, NumElts))
2383         return false;
2384     } else {
2385       if (!isUndefOrEqual(BitI1, j + NumElts/2 + NumElts))
2386         return false;
2387     }
2388   }
2389   return true;
2390 }
2391
2392 bool X86::isUNPCKHMask(ShuffleVectorSDNode *N, bool V2IsSplat) {
2393   SmallVector<int, 8> M;
2394   N->getMask(M);
2395   return ::isUNPCKHMask(M, N->getValueType(0), V2IsSplat);
2396 }
2397
2398 /// isUNPCKL_v_undef_Mask - Special case of isUNPCKLMask for canonical form
2399 /// of vector_shuffle v, v, <0, 4, 1, 5>, i.e. vector_shuffle v, undef,
2400 /// <0, 0, 1, 1>
2401 static bool isUNPCKL_v_undef_Mask(const SmallVectorImpl<int> &Mask, MVT VT) {
2402   int NumElems = VT.getVectorNumElements();
2403   if (NumElems != 2 && NumElems != 4 && NumElems != 8 && NumElems != 16)
2404     return false;
2405
2406   for (int i = 0, j = 0; i != NumElems; i += 2, ++j) {
2407     int BitI  = Mask[i];
2408     int BitI1 = Mask[i+1];
2409     if (!isUndefOrEqual(BitI, j))
2410       return false;
2411     if (!isUndefOrEqual(BitI1, j))
2412       return false;
2413   }
2414   return true;
2415 }
2416
2417 bool X86::isUNPCKL_v_undef_Mask(ShuffleVectorSDNode *N) {
2418   SmallVector<int, 8> M;
2419   N->getMask(M);
2420   return ::isUNPCKL_v_undef_Mask(M, N->getValueType(0));
2421 }
2422
2423 /// isUNPCKH_v_undef_Mask - Special case of isUNPCKHMask for canonical form
2424 /// of vector_shuffle v, v, <2, 6, 3, 7>, i.e. vector_shuffle v, undef,
2425 /// <2, 2, 3, 3>
2426 static bool isUNPCKH_v_undef_Mask(const SmallVectorImpl<int> &Mask, MVT VT) {
2427   int NumElems = VT.getVectorNumElements();
2428   if (NumElems != 2 && NumElems != 4 && NumElems != 8 && NumElems != 16)
2429     return false;
2430
2431   for (int i = 0, j = NumElems / 2; i != NumElems; i += 2, ++j) {
2432     int BitI  = Mask[i];
2433     int BitI1 = Mask[i+1];
2434     if (!isUndefOrEqual(BitI, j))
2435       return false;
2436     if (!isUndefOrEqual(BitI1, j))
2437       return false;
2438   }
2439   return true;
2440 }
2441
2442 bool X86::isUNPCKH_v_undef_Mask(ShuffleVectorSDNode *N) {
2443   SmallVector<int, 8> M;
2444   N->getMask(M);
2445   return ::isUNPCKH_v_undef_Mask(M, N->getValueType(0));
2446 }
2447
2448 /// isMOVLMask - Return true if the specified VECTOR_SHUFFLE operand
2449 /// specifies a shuffle of elements that is suitable for input to MOVSS,
2450 /// MOVSD, and MOVD, i.e. setting the lowest element.
2451 static bool isMOVLMask(const SmallVectorImpl<int> &Mask, MVT VT) {
2452   int NumElts = VT.getVectorNumElements();
2453   if (NumElts != 2 && NumElts != 4)
2454     return false;
2455
2456   if (!isUndefOrEqual(Mask[0], NumElts))
2457     return false;
2458
2459   for (int i = 1; i < NumElts; ++i)
2460     if (!isUndefOrEqual(Mask[i], i))
2461       return false;
2462
2463   return true;
2464 }
2465
2466 bool X86::isMOVLMask(ShuffleVectorSDNode *N) {
2467   SmallVector<int, 8> M;
2468   N->getMask(M);
2469   return ::isMOVLMask(M, N->getValueType(0));
2470 }
2471
2472 /// isCommutedMOVL - Returns true if the shuffle mask is except the reverse
2473 /// of what x86 movss want. X86 movs requires the lowest  element to be lowest
2474 /// element of vector 2 and the other elements to come from vector 1 in order.
2475 static bool isCommutedMOVLMask(const SmallVectorImpl<int> &Mask, MVT VT,
2476                                bool V2IsSplat = false, bool V2IsUndef = false) {
2477   int NumOps = VT.getVectorNumElements();
2478   if (NumOps != 2 && NumOps != 4 && NumOps != 8 && NumOps != 16)
2479     return false;
2480
2481   if (!isUndefOrEqual(Mask[0], 0))
2482     return false;
2483
2484   for (int i = 1; i < NumOps; ++i)
2485     if (!(isUndefOrEqual(Mask[i], i+NumOps) ||
2486           (V2IsUndef && isUndefOrInRange(Mask[i], NumOps, NumOps*2)) ||
2487           (V2IsSplat && isUndefOrEqual(Mask[i], NumOps))))
2488       return false;
2489
2490   return true;
2491 }
2492
2493 static bool isCommutedMOVL(ShuffleVectorSDNode *N, bool V2IsSplat = false,
2494                            bool V2IsUndef = false) {
2495   SmallVector<int, 8> M;
2496   N->getMask(M);
2497   return isCommutedMOVLMask(M, N->getValueType(0), V2IsSplat, V2IsUndef);
2498 }
2499
2500 /// isMOVSHDUPMask - Return true if the specified VECTOR_SHUFFLE operand
2501 /// specifies a shuffle of elements that is suitable for input to MOVSHDUP.
2502 bool X86::isMOVSHDUPMask(ShuffleVectorSDNode *N) {
2503   if (N->getValueType(0).getVectorNumElements() != 4)
2504     return false;
2505
2506   // Expect 1, 1, 3, 3
2507   for (unsigned i = 0; i < 2; ++i) {
2508     int Elt = N->getMaskElt(i);
2509     if (Elt >= 0 && Elt != 1)
2510       return false;
2511   }
2512
2513   bool HasHi = false;
2514   for (unsigned i = 2; i < 4; ++i) {
2515     int Elt = N->getMaskElt(i);
2516     if (Elt >= 0 && Elt != 3)
2517       return false;
2518     if (Elt == 3)
2519       HasHi = true;
2520   }
2521   // Don't use movshdup if it can be done with a shufps.
2522   // FIXME: verify that matching u, u, 3, 3 is what we want.
2523   return HasHi;
2524 }
2525
2526 /// isMOVSLDUPMask - Return true if the specified VECTOR_SHUFFLE operand
2527 /// specifies a shuffle of elements that is suitable for input to MOVSLDUP.
2528 bool X86::isMOVSLDUPMask(ShuffleVectorSDNode *N) {
2529   if (N->getValueType(0).getVectorNumElements() != 4)
2530     return false;
2531
2532   // Expect 0, 0, 2, 2
2533   for (unsigned i = 0; i < 2; ++i)
2534     if (N->getMaskElt(i) > 0)
2535       return false;
2536
2537   bool HasHi = false;
2538   for (unsigned i = 2; i < 4; ++i) {
2539     int Elt = N->getMaskElt(i);
2540     if (Elt >= 0 && Elt != 2)
2541       return false;
2542     if (Elt == 2)
2543       HasHi = true;
2544   }
2545   // Don't use movsldup if it can be done with a shufps.
2546   return HasHi;
2547 }
2548
2549 /// isMOVDDUPMask - Return true if the specified VECTOR_SHUFFLE operand
2550 /// specifies a shuffle of elements that is suitable for input to MOVDDUP.
2551 bool X86::isMOVDDUPMask(ShuffleVectorSDNode *N) {
2552   int e = N->getValueType(0).getVectorNumElements() / 2;
2553
2554   for (int i = 0; i < e; ++i)
2555     if (!isUndefOrEqual(N->getMaskElt(i), i))
2556       return false;
2557   for (int i = 0; i < e; ++i)
2558     if (!isUndefOrEqual(N->getMaskElt(e+i), i))
2559       return false;
2560   return true;
2561 }
2562
2563 /// getShuffleSHUFImmediate - Return the appropriate immediate to shuffle
2564 /// the specified isShuffleMask VECTOR_SHUFFLE mask with PSHUF* and SHUFP*
2565 /// instructions.
2566 unsigned X86::getShuffleSHUFImmediate(SDNode *N) {
2567   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
2568   int NumOperands = SVOp->getValueType(0).getVectorNumElements();
2569
2570   unsigned Shift = (NumOperands == 4) ? 2 : 1;
2571   unsigned Mask = 0;
2572   for (int i = 0; i < NumOperands; ++i) {
2573     int Val = SVOp->getMaskElt(NumOperands-i-1);
2574     if (Val < 0) Val = 0;
2575     if (Val >= NumOperands) Val -= NumOperands;
2576     Mask |= Val;
2577     if (i != NumOperands - 1)
2578       Mask <<= Shift;
2579   }
2580   return Mask;
2581 }
2582
2583 /// getShufflePSHUFHWImmediate - Return the appropriate immediate to shuffle
2584 /// the specified isShuffleMask VECTOR_SHUFFLE mask with PSHUFHW
2585 /// instructions.
2586 unsigned X86::getShufflePSHUFHWImmediate(SDNode *N) {
2587   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
2588   unsigned Mask = 0;
2589   // 8 nodes, but we only care about the last 4.
2590   for (unsigned i = 7; i >= 4; --i) {
2591     int Val = SVOp->getMaskElt(i);
2592     if (Val >= 0)
2593       Mask |= (Val - 4);
2594     if (i != 4)
2595       Mask <<= 2;
2596   }
2597   return Mask;
2598 }
2599
2600 /// getShufflePSHUFLWImmediate - Return the appropriate immediate to shuffle
2601 /// the specified isShuffleMask VECTOR_SHUFFLE mask with PSHUFLW
2602 /// instructions.
2603 unsigned X86::getShufflePSHUFLWImmediate(SDNode *N) {
2604   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
2605   unsigned Mask = 0;
2606   // 8 nodes, but we only care about the first 4.
2607   for (int i = 3; i >= 0; --i) {
2608     int Val = SVOp->getMaskElt(i);
2609     if (Val >= 0)
2610       Mask |= Val;
2611     if (i != 0)
2612       Mask <<= 2;
2613   }
2614   return Mask;
2615 }
2616
2617 /// CommuteVectorShuffle - Swap vector_shuffle operands as well as values in
2618 /// their permute mask.
2619 static SDValue CommuteVectorShuffle(ShuffleVectorSDNode *SVOp,
2620                                     SelectionDAG &DAG) {
2621   MVT VT = SVOp->getValueType(0);
2622   unsigned NumElems = VT.getVectorNumElements();
2623   SmallVector<int, 8> MaskVec;
2624
2625   for (unsigned i = 0; i != NumElems; ++i) {
2626     int idx = SVOp->getMaskElt(i);
2627     if (idx < 0)
2628       MaskVec.push_back(idx);
2629     else if (idx < (int)NumElems)
2630       MaskVec.push_back(idx + NumElems);
2631     else
2632       MaskVec.push_back(idx - NumElems);
2633   }
2634   return DAG.getVectorShuffle(VT, SVOp->getDebugLoc(), SVOp->getOperand(1),
2635                               SVOp->getOperand(0), &MaskVec[0]);
2636 }
2637
2638 /// CommuteVectorShuffleMask - Change values in a shuffle permute mask assuming
2639 /// the two vector operands have swapped position.
2640 static void CommuteVectorShuffleMask(SmallVectorImpl<int> &Mask, MVT VT) {
2641   unsigned NumElems = VT.getVectorNumElements();
2642   for (unsigned i = 0; i != NumElems; ++i) {
2643     int idx = Mask[i];
2644     if (idx < 0)
2645       continue;
2646     else if (idx < (int)NumElems)
2647       Mask[i] = idx + NumElems;
2648     else
2649       Mask[i] = idx - NumElems;
2650   }
2651 }
2652
2653 /// ShouldXformToMOVHLPS - Return true if the node should be transformed to
2654 /// match movhlps. The lower half elements should come from upper half of
2655 /// V1 (and in order), and the upper half elements should come from the upper
2656 /// half of V2 (and in order).
2657 static bool ShouldXformToMOVHLPS(ShuffleVectorSDNode *Op) {
2658   if (Op->getValueType(0).getVectorNumElements() != 4)
2659     return false;
2660   for (unsigned i = 0, e = 2; i != e; ++i)
2661     if (!isUndefOrEqual(Op->getMaskElt(i), i+2))
2662       return false;
2663   for (unsigned i = 2; i != 4; ++i)
2664     if (!isUndefOrEqual(Op->getMaskElt(i), i+4))
2665       return false;
2666   return true;
2667 }
2668
2669 /// isScalarLoadToVector - Returns true if the node is a scalar load that
2670 /// is promoted to a vector. It also returns the LoadSDNode by reference if
2671 /// required.
2672 static bool isScalarLoadToVector(SDNode *N, LoadSDNode **LD = NULL) {
2673   if (N->getOpcode() != ISD::SCALAR_TO_VECTOR)
2674     return false;
2675   N = N->getOperand(0).getNode();
2676   if (!ISD::isNON_EXTLoad(N))
2677     return false;
2678   if (LD)
2679     *LD = cast<LoadSDNode>(N);
2680   return true;
2681 }
2682
2683 /// ShouldXformToMOVLP{S|D} - Return true if the node should be transformed to
2684 /// match movlp{s|d}. The lower half elements should come from lower half of
2685 /// V1 (and in order), and the upper half elements should come from the upper
2686 /// half of V2 (and in order). And since V1 will become the source of the
2687 /// MOVLP, it must be either a vector load or a scalar load to vector.
2688 static bool ShouldXformToMOVLP(SDNode *V1, SDNode *V2,
2689                                ShuffleVectorSDNode *Op) {
2690   if (!ISD::isNON_EXTLoad(V1) && !isScalarLoadToVector(V1))
2691     return false;
2692   // Is V2 is a vector load, don't do this transformation. We will try to use
2693   // load folding shufps op.
2694   if (ISD::isNON_EXTLoad(V2))
2695     return false;
2696
2697   unsigned NumElems = Op->getValueType(0).getVectorNumElements();
2698
2699   if (NumElems != 2 && NumElems != 4)
2700     return false;
2701   for (unsigned i = 0, e = NumElems/2; i != e; ++i)
2702     if (!isUndefOrEqual(Op->getMaskElt(i), i))
2703       return false;
2704   for (unsigned i = NumElems/2; i != NumElems; ++i)
2705     if (!isUndefOrEqual(Op->getMaskElt(i), i+NumElems))
2706       return false;
2707   return true;
2708 }
2709
2710 /// isSplatVector - Returns true if N is a BUILD_VECTOR node whose elements are
2711 /// all the same.
2712 static bool isSplatVector(SDNode *N) {
2713   if (N->getOpcode() != ISD::BUILD_VECTOR)
2714     return false;
2715
2716   SDValue SplatValue = N->getOperand(0);
2717   for (unsigned i = 1, e = N->getNumOperands(); i != e; ++i)
2718     if (N->getOperand(i) != SplatValue)
2719       return false;
2720   return true;
2721 }
2722
2723 /// isZeroNode - Returns true if Elt is a constant zero or a floating point
2724 /// constant +0.0.
2725 static inline bool isZeroNode(SDValue Elt) {
2726   return ((isa<ConstantSDNode>(Elt) &&
2727            cast<ConstantSDNode>(Elt)->getZExtValue() == 0) ||
2728           (isa<ConstantFPSDNode>(Elt) &&
2729            cast<ConstantFPSDNode>(Elt)->getValueAPF().isPosZero()));
2730 }
2731
2732 /// isZeroShuffle - Returns true if N is a VECTOR_SHUFFLE that can be resolved
2733 /// to an zero vector.
2734 /// FIXME: move to dag combiner / method on ShuffleVectorSDNode
2735 static bool isZeroShuffle(ShuffleVectorSDNode *N) {
2736   SDValue V1 = N->getOperand(0);
2737   SDValue V2 = N->getOperand(1);
2738   unsigned NumElems = N->getValueType(0).getVectorNumElements();
2739   for (unsigned i = 0; i != NumElems; ++i) {
2740     int Idx = N->getMaskElt(i);
2741     if (Idx >= (int)NumElems) {
2742       unsigned Opc = V2.getOpcode();
2743       if (Opc == ISD::UNDEF || ISD::isBuildVectorAllZeros(V2.getNode()))
2744         continue;
2745       if (Opc != ISD::BUILD_VECTOR || !isZeroNode(V2.getOperand(Idx-NumElems)))
2746         return false;
2747     } else if (Idx >= 0) {
2748       unsigned Opc = V1.getOpcode();
2749       if (Opc == ISD::UNDEF || ISD::isBuildVectorAllZeros(V1.getNode()))
2750         continue;
2751       if (Opc != ISD::BUILD_VECTOR || !isZeroNode(V1.getOperand(Idx)))
2752         return false;
2753     }
2754   }
2755   return true;
2756 }
2757
2758 /// getZeroVector - Returns a vector of specified type with all zero elements.
2759 ///
2760 static SDValue getZeroVector(MVT VT, bool HasSSE2, SelectionDAG &DAG,
2761                              DebugLoc dl) {
2762   assert(VT.isVector() && "Expected a vector type");
2763
2764   // Always build zero vectors as <4 x i32> or <2 x i32> bitcasted to their dest
2765   // type.  This ensures they get CSE'd.
2766   SDValue Vec;
2767   if (VT.getSizeInBits() == 64) { // MMX
2768     SDValue Cst = DAG.getTargetConstant(0, MVT::i32);
2769     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v2i32, Cst, Cst);
2770   } else if (HasSSE2) {  // SSE2
2771     SDValue Cst = DAG.getTargetConstant(0, MVT::i32);
2772     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Cst, Cst, Cst, Cst);
2773   } else { // SSE1
2774     SDValue Cst = DAG.getTargetConstantFP(+0.0, MVT::f32);
2775     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4f32, Cst, Cst, Cst, Cst);
2776   }
2777   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Vec);
2778 }
2779
2780 /// getOnesVector - Returns a vector of specified type with all bits set.
2781 ///
2782 static SDValue getOnesVector(MVT VT, SelectionDAG &DAG, DebugLoc dl) {
2783   assert(VT.isVector() && "Expected a vector type");
2784
2785   // Always build ones vectors as <4 x i32> or <2 x i32> bitcasted to their dest
2786   // type.  This ensures they get CSE'd.
2787   SDValue Cst = DAG.getTargetConstant(~0U, MVT::i32);
2788   SDValue Vec;
2789   if (VT.getSizeInBits() == 64)  // MMX
2790     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v2i32, Cst, Cst);
2791   else                                              // SSE
2792     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Cst, Cst, Cst, Cst);
2793   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Vec);
2794 }
2795
2796
2797 /// NormalizeMask - V2 is a splat, modify the mask (if needed) so all elements
2798 /// that point to V2 points to its first element.
2799 static SDValue NormalizeMask(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG) {
2800   MVT VT = SVOp->getValueType(0);
2801   unsigned NumElems = VT.getVectorNumElements();
2802
2803   bool Changed = false;
2804   SmallVector<int, 8> MaskVec;
2805   SVOp->getMask(MaskVec);
2806
2807   for (unsigned i = 0; i != NumElems; ++i) {
2808     if (MaskVec[i] > (int)NumElems) {
2809       MaskVec[i] = NumElems;
2810       Changed = true;
2811     }
2812   }
2813   if (Changed)
2814     return DAG.getVectorShuffle(VT, SVOp->getDebugLoc(), SVOp->getOperand(0),
2815                                 SVOp->getOperand(1), &MaskVec[0]);
2816   return SDValue(SVOp, 0);
2817 }
2818
2819 /// getMOVLMask - Returns a vector_shuffle mask for an movs{s|d}, movd
2820 /// operation of specified width.
2821 static SDValue getMOVL(SelectionDAG &DAG, DebugLoc dl, MVT VT, SDValue V1,
2822                        SDValue V2) {
2823   unsigned NumElems = VT.getVectorNumElements();
2824   SmallVector<int, 8> Mask;
2825   Mask.push_back(NumElems);
2826   for (unsigned i = 1; i != NumElems; ++i)
2827     Mask.push_back(i);
2828   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
2829 }
2830
2831 /// getUnpackl - Returns a vector_shuffle node for an unpackl operation.
2832 static SDValue getUnpackl(SelectionDAG &DAG, DebugLoc dl, MVT VT, SDValue V1,
2833                           SDValue V2) {
2834   unsigned NumElems = VT.getVectorNumElements();
2835   SmallVector<int, 8> Mask;
2836   for (unsigned i = 0, e = NumElems/2; i != e; ++i) {
2837     Mask.push_back(i);
2838     Mask.push_back(i + NumElems);
2839   }
2840   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
2841 }
2842
2843 /// getUnpackhMask - Returns a vector_shuffle node for an unpackh operation.
2844 static SDValue getUnpackh(SelectionDAG &DAG, DebugLoc dl, MVT VT, SDValue V1,
2845                           SDValue V2) {
2846   unsigned NumElems = VT.getVectorNumElements();
2847   unsigned Half = NumElems/2;
2848   SmallVector<int, 8> Mask;
2849   for (unsigned i = 0; i != Half; ++i) {
2850     Mask.push_back(i + Half);
2851     Mask.push_back(i + NumElems + Half);
2852   }
2853   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
2854 }
2855
2856 /// PromoteSplat - Promote a splat of v4f32, v8i16 or v16i8 to v4i32.
2857 static SDValue PromoteSplat(ShuffleVectorSDNode *SV, SelectionDAG &DAG,
2858                             bool HasSSE2) {
2859   if (SV->getValueType(0).getVectorNumElements() <= 4)
2860     return SDValue(SV, 0);
2861
2862   MVT PVT = MVT::v4f32;
2863   MVT VT = SV->getValueType(0);
2864   DebugLoc dl = SV->getDebugLoc();
2865   SDValue V1 = SV->getOperand(0);
2866   int NumElems = VT.getVectorNumElements();
2867   int EltNo = SV->getSplatIndex();
2868
2869   // unpack elements to the correct location
2870   while (NumElems > 4) {
2871     if (EltNo < NumElems/2) {
2872       V1 = getUnpackl(DAG, dl, VT, V1, V1);
2873     } else {
2874       V1 = getUnpackh(DAG, dl, VT, V1, V1);
2875       EltNo -= NumElems/2;
2876     }
2877     NumElems >>= 1;
2878   }
2879
2880   // Perform the splat.
2881   int SplatMask[4] = { EltNo, EltNo, EltNo, EltNo };
2882   V1 = DAG.getNode(ISD::BIT_CONVERT, dl, PVT, V1);
2883   V1 = DAG.getVectorShuffle(PVT, dl, V1, DAG.getUNDEF(PVT), &SplatMask[0]);
2884   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, V1);
2885 }
2886
2887 /// isVectorLoad - Returns true if the node is a vector load, a scalar
2888 /// load that's promoted to vector, or a load bitcasted.
2889 static bool isVectorLoad(SDValue Op) {
2890   assert(Op.getValueType().isVector() && "Expected a vector type");
2891   if (Op.getOpcode() == ISD::SCALAR_TO_VECTOR ||
2892       Op.getOpcode() == ISD::BIT_CONVERT) {
2893     return isa<LoadSDNode>(Op.getOperand(0));
2894   }
2895   return isa<LoadSDNode>(Op);
2896 }
2897
2898
2899 /// CanonicalizeMovddup - Cannonicalize movddup shuffle to v2f64.
2900 ///
2901 static SDValue CanonicalizeMovddup(ShuffleVectorSDNode *SV, SelectionDAG &DAG,
2902                                    bool HasSSE3) {
2903   // If we have sse3 and shuffle has more than one use or input is a load, then
2904   // use movddup. Otherwise, use movlhps.
2905   SDValue V1 = SV->getOperand(0);
2906
2907   bool UseMovddup = HasSSE3 && (!SV->hasOneUse() || isVectorLoad(V1));
2908   MVT PVT = UseMovddup ? MVT::v2f64 : MVT::v4f32;
2909   MVT VT = SV->getValueType(0);
2910   if (VT == PVT)
2911     return SDValue(SV, 0);
2912
2913   DebugLoc dl = SV->getDebugLoc();
2914   V1 = DAG.getNode(ISD::BIT_CONVERT, dl, PVT, V1);
2915   if (PVT.getVectorNumElements() == 2) {
2916     int Mask[2] = { 0, 0 };
2917     V1 = DAG.getVectorShuffle(PVT, dl, V1, DAG.getUNDEF(PVT), Mask);
2918   } else {
2919     int Mask[4] = { 0, 1, 0, 1 };
2920     V1 = DAG.getVectorShuffle(PVT, dl, V1, DAG.getUNDEF(PVT), Mask);
2921   }
2922   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, V1);
2923 }
2924
2925 /// getShuffleVectorZeroOrUndef - Return a vector_shuffle of the specified
2926 /// vector of zero or undef vector.  This produces a shuffle where the low
2927 /// element of V2 is swizzled into the zero/undef vector, landing at element
2928 /// Idx.  This produces a shuffle mask like 4,1,2,3 (idx=0) or  0,1,2,4 (idx=3).
2929 static SDValue getShuffleVectorZeroOrUndef(SDValue V2, unsigned Idx,
2930                                              bool isZero, bool HasSSE2,
2931                                              SelectionDAG &DAG) {
2932   MVT VT = V2.getValueType();
2933   SDValue V1 = isZero
2934     ? getZeroVector(VT, HasSSE2, DAG, V2.getDebugLoc()) : DAG.getUNDEF(VT);
2935   unsigned NumElems = VT.getVectorNumElements();
2936   SmallVector<int, 16> MaskVec;
2937   for (unsigned i = 0; i != NumElems; ++i)
2938     // If this is the insertion idx, put the low elt of V2 here.
2939     MaskVec.push_back(i == Idx ? NumElems : i);
2940   return DAG.getVectorShuffle(VT, V2.getDebugLoc(), V1, V2, &MaskVec[0]);
2941 }
2942
2943 /// getNumOfConsecutiveZeros - Return the number of elements in a result of
2944 /// a shuffle that is zero.
2945 static
2946 unsigned getNumOfConsecutiveZeros(ShuffleVectorSDNode *SVOp, int NumElems,
2947                                   bool Low, SelectionDAG &DAG) {
2948   unsigned NumZeros = 0;
2949   for (int i = 0; i < NumElems; ++i) {
2950     unsigned Index = Low ? i : NumElems-i-1;
2951     int Idx = SVOp->getMaskElt(Index);
2952     if (Idx < 0) {
2953       ++NumZeros;
2954       continue;
2955     }
2956     SDValue Elt = DAG.getShuffleScalarElt(SVOp, Index);
2957     if (Elt.getNode() && isZeroNode(Elt))
2958       ++NumZeros;
2959     else
2960       break;
2961   }
2962   return NumZeros;
2963 }
2964
2965 /// isVectorShift - Returns true if the shuffle can be implemented as a
2966 /// logical left or right shift of a vector.
2967 /// FIXME: split into pslldqi, psrldqi, palignr variants.
2968 static bool isVectorShift(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG,
2969                           bool &isLeft, SDValue &ShVal, unsigned &ShAmt) {
2970   int NumElems = SVOp->getValueType(0).getVectorNumElements();
2971
2972   isLeft = true;
2973   unsigned NumZeros = getNumOfConsecutiveZeros(SVOp, NumElems, true, DAG);
2974   if (!NumZeros) {
2975     isLeft = false;
2976     NumZeros = getNumOfConsecutiveZeros(SVOp, NumElems, false, DAG);
2977     if (!NumZeros)
2978       return false;
2979   }
2980   bool SeenV1 = false;
2981   bool SeenV2 = false;
2982   for (int i = NumZeros; i < NumElems; ++i) {
2983     int Val = isLeft ? (i - NumZeros) : i;
2984     int Idx = SVOp->getMaskElt(isLeft ? i : (i - NumZeros));
2985     if (Idx < 0)
2986       continue;
2987     if (Idx < NumElems)
2988       SeenV1 = true;
2989     else {
2990       Idx -= NumElems;
2991       SeenV2 = true;
2992     }
2993     if (Idx != Val)
2994       return false;
2995   }
2996   if (SeenV1 && SeenV2)
2997     return false;
2998
2999   ShVal = SeenV1 ? SVOp->getOperand(0) : SVOp->getOperand(1);
3000   ShAmt = NumZeros;
3001   return true;
3002 }
3003
3004
3005 /// LowerBuildVectorv16i8 - Custom lower build_vector of v16i8.
3006 ///
3007 static SDValue LowerBuildVectorv16i8(SDValue Op, unsigned NonZeros,
3008                                        unsigned NumNonZero, unsigned NumZero,
3009                                        SelectionDAG &DAG, TargetLowering &TLI) {
3010   if (NumNonZero > 8)
3011     return SDValue();
3012
3013   DebugLoc dl = Op.getDebugLoc();
3014   SDValue V(0, 0);
3015   bool First = true;
3016   for (unsigned i = 0; i < 16; ++i) {
3017     bool ThisIsNonZero = (NonZeros & (1 << i)) != 0;
3018     if (ThisIsNonZero && First) {
3019       if (NumZero)
3020         V = getZeroVector(MVT::v8i16, true, DAG, dl);
3021       else
3022         V = DAG.getUNDEF(MVT::v8i16);
3023       First = false;
3024     }
3025
3026     if ((i & 1) != 0) {
3027       SDValue ThisElt(0, 0), LastElt(0, 0);
3028       bool LastIsNonZero = (NonZeros & (1 << (i-1))) != 0;
3029       if (LastIsNonZero) {
3030         LastElt = DAG.getNode(ISD::ZERO_EXTEND, dl,
3031                               MVT::i16, Op.getOperand(i-1));
3032       }
3033       if (ThisIsNonZero) {
3034         ThisElt = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i16, Op.getOperand(i));
3035         ThisElt = DAG.getNode(ISD::SHL, dl, MVT::i16,
3036                               ThisElt, DAG.getConstant(8, MVT::i8));
3037         if (LastIsNonZero)
3038           ThisElt = DAG.getNode(ISD::OR, dl, MVT::i16, ThisElt, LastElt);
3039       } else
3040         ThisElt = LastElt;
3041
3042       if (ThisElt.getNode())
3043         V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, V, ThisElt,
3044                         DAG.getIntPtrConstant(i/2));
3045     }
3046   }
3047
3048   return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, V);
3049 }
3050
3051 /// LowerBuildVectorv8i16 - Custom lower build_vector of v8i16.
3052 ///
3053 static SDValue LowerBuildVectorv8i16(SDValue Op, unsigned NonZeros,
3054                                        unsigned NumNonZero, unsigned NumZero,
3055                                        SelectionDAG &DAG, TargetLowering &TLI) {
3056   if (NumNonZero > 4)
3057     return SDValue();
3058
3059   DebugLoc dl = Op.getDebugLoc();
3060   SDValue V(0, 0);
3061   bool First = true;
3062   for (unsigned i = 0; i < 8; ++i) {
3063     bool isNonZero = (NonZeros & (1 << i)) != 0;
3064     if (isNonZero) {
3065       if (First) {
3066         if (NumZero)
3067           V = getZeroVector(MVT::v8i16, true, DAG, dl);
3068         else
3069           V = DAG.getUNDEF(MVT::v8i16);
3070         First = false;
3071       }
3072       V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl,
3073                       MVT::v8i16, V, Op.getOperand(i),
3074                       DAG.getIntPtrConstant(i));
3075     }
3076   }
3077
3078   return V;
3079 }
3080
3081 /// getVShift - Return a vector logical shift node.
3082 ///
3083 static SDValue getVShift(bool isLeft, MVT VT, SDValue SrcOp,
3084                          unsigned NumBits, SelectionDAG &DAG,
3085                          const TargetLowering &TLI, DebugLoc dl) {
3086   bool isMMX = VT.getSizeInBits() == 64;
3087   MVT ShVT = isMMX ? MVT::v1i64 : MVT::v2i64;
3088   unsigned Opc = isLeft ? X86ISD::VSHL : X86ISD::VSRL;
3089   SrcOp = DAG.getNode(ISD::BIT_CONVERT, dl, ShVT, SrcOp);
3090   return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
3091                      DAG.getNode(Opc, dl, ShVT, SrcOp,
3092                              DAG.getConstant(NumBits, TLI.getShiftAmountTy())));
3093 }
3094
3095 SDValue
3096 X86TargetLowering::LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG) {
3097   DebugLoc dl = Op.getDebugLoc();
3098   // All zero's are handled with pxor, all one's are handled with pcmpeqd.
3099   if (ISD::isBuildVectorAllZeros(Op.getNode())
3100       || ISD::isBuildVectorAllOnes(Op.getNode())) {
3101     // Canonicalize this to either <4 x i32> or <2 x i32> (SSE vs MMX) to
3102     // 1) ensure the zero vectors are CSE'd, and 2) ensure that i64 scalars are
3103     // eliminated on x86-32 hosts.
3104     if (Op.getValueType() == MVT::v4i32 || Op.getValueType() == MVT::v2i32)
3105       return Op;
3106
3107     if (ISD::isBuildVectorAllOnes(Op.getNode()))
3108       return getOnesVector(Op.getValueType(), DAG, dl);
3109     return getZeroVector(Op.getValueType(), Subtarget->hasSSE2(), DAG, dl);
3110   }
3111
3112   MVT VT = Op.getValueType();
3113   MVT EVT = VT.getVectorElementType();
3114   unsigned EVTBits = EVT.getSizeInBits();
3115
3116   unsigned NumElems = Op.getNumOperands();
3117   unsigned NumZero  = 0;
3118   unsigned NumNonZero = 0;
3119   unsigned NonZeros = 0;
3120   bool IsAllConstants = true;
3121   SmallSet<SDValue, 8> Values;
3122   for (unsigned i = 0; i < NumElems; ++i) {
3123     SDValue Elt = Op.getOperand(i);
3124     if (Elt.getOpcode() == ISD::UNDEF)
3125       continue;
3126     Values.insert(Elt);
3127     if (Elt.getOpcode() != ISD::Constant &&
3128         Elt.getOpcode() != ISD::ConstantFP)
3129       IsAllConstants = false;
3130     if (isZeroNode(Elt))
3131       NumZero++;
3132     else {
3133       NonZeros |= (1 << i);
3134       NumNonZero++;
3135     }
3136   }
3137
3138   if (NumNonZero == 0) {
3139     // All undef vector. Return an UNDEF.  All zero vectors were handled above.
3140     return DAG.getUNDEF(VT);
3141   }
3142
3143   // Special case for single non-zero, non-undef, element.
3144   if (NumNonZero == 1 && NumElems <= 4) {
3145     unsigned Idx = CountTrailingZeros_32(NonZeros);
3146     SDValue Item = Op.getOperand(Idx);
3147
3148     // If this is an insertion of an i64 value on x86-32, and if the top bits of
3149     // the value are obviously zero, truncate the value to i32 and do the
3150     // insertion that way.  Only do this if the value is non-constant or if the
3151     // value is a constant being inserted into element 0.  It is cheaper to do
3152     // a constant pool load than it is to do a movd + shuffle.
3153     if (EVT == MVT::i64 && !Subtarget->is64Bit() &&
3154         (!IsAllConstants || Idx == 0)) {
3155       if (DAG.MaskedValueIsZero(Item, APInt::getBitsSet(64, 32, 64))) {
3156         // Handle MMX and SSE both.
3157         MVT VecVT = VT == MVT::v2i64 ? MVT::v4i32 : MVT::v2i32;
3158         unsigned VecElts = VT == MVT::v2i64 ? 4 : 2;
3159
3160         // Truncate the value (which may itself be a constant) to i32, and
3161         // convert it to a vector with movd (S2V+shuffle to zero extend).
3162         Item = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, Item);
3163         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VecVT, Item);
3164         Item = getShuffleVectorZeroOrUndef(Item, 0, true,
3165                                            Subtarget->hasSSE2(), DAG);
3166
3167         // Now we have our 32-bit value zero extended in the low element of
3168         // a vector.  If Idx != 0, swizzle it into place.
3169         if (Idx != 0) {
3170           SmallVector<int, 4> Mask;
3171           Mask.push_back(Idx);
3172           for (unsigned i = 1; i != VecElts; ++i)
3173             Mask.push_back(i);
3174           Item = DAG.getVectorShuffle(VecVT, dl, Item,
3175                                       DAG.getUNDEF(Item.getValueType()),
3176                                       &Mask[0]);
3177         }
3178         return DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(), Item);
3179       }
3180     }
3181
3182     // If we have a constant or non-constant insertion into the low element of
3183     // a vector, we can do this with SCALAR_TO_VECTOR + shuffle of zero into
3184     // the rest of the elements.  This will be matched as movd/movq/movss/movsd
3185     // depending on what the source datatype is.  Because we can only get here
3186     // when NumElems <= 4, this only needs to handle i32/f32/i64/f64.
3187     if (Idx == 0 &&
3188         // Don't do this for i64 values on x86-32.
3189         (EVT != MVT::i64 || Subtarget->is64Bit())) {
3190       Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
3191       // Turn it into a MOVL (i.e. movss, movsd, or movd) to a zero vector.
3192       return getShuffleVectorZeroOrUndef(Item, 0, NumZero > 0,
3193                                          Subtarget->hasSSE2(), DAG);
3194     }
3195
3196     // Is it a vector logical left shift?
3197     if (NumElems == 2 && Idx == 1 &&
3198         isZeroNode(Op.getOperand(0)) && !isZeroNode(Op.getOperand(1))) {
3199       unsigned NumBits = VT.getSizeInBits();
3200       return getVShift(true, VT,
3201                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
3202                                    VT, Op.getOperand(1)),
3203                        NumBits/2, DAG, *this, dl);
3204     }
3205
3206     if (IsAllConstants) // Otherwise, it's better to do a constpool load.
3207       return SDValue();
3208
3209     // Otherwise, if this is a vector with i32 or f32 elements, and the element
3210     // is a non-constant being inserted into an element other than the low one,
3211     // we can't use a constant pool load.  Instead, use SCALAR_TO_VECTOR (aka
3212     // movd/movss) to move this into the low element, then shuffle it into
3213     // place.
3214     if (EVTBits == 32) {
3215       Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
3216
3217       // Turn it into a shuffle of zero and zero-extended scalar to vector.
3218       Item = getShuffleVectorZeroOrUndef(Item, 0, NumZero > 0,
3219                                          Subtarget->hasSSE2(), DAG);
3220       SmallVector<int, 8> MaskVec;
3221       for (unsigned i = 0; i < NumElems; i++)
3222         MaskVec.push_back(i == Idx ? 0 : 1);
3223       return DAG.getVectorShuffle(VT, dl, Item, DAG.getUNDEF(VT), &MaskVec[0]);
3224     }
3225   }
3226
3227   // Splat is obviously ok. Let legalizer expand it to a shuffle.
3228   if (Values.size() == 1)
3229     return SDValue();
3230
3231   // A vector full of immediates; various special cases are already
3232   // handled, so this is best done with a single constant-pool load.
3233   if (IsAllConstants)
3234     return SDValue();
3235
3236   // Let legalizer expand 2-wide build_vectors.
3237   if (EVTBits == 64) {
3238     if (NumNonZero == 1) {
3239       // One half is zero or undef.
3240       unsigned Idx = CountTrailingZeros_32(NonZeros);
3241       SDValue V2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT,
3242                                  Op.getOperand(Idx));
3243       return getShuffleVectorZeroOrUndef(V2, Idx, true,
3244                                          Subtarget->hasSSE2(), DAG);
3245     }
3246     return SDValue();
3247   }
3248
3249   // If element VT is < 32 bits, convert it to inserts into a zero vector.
3250   if (EVTBits == 8 && NumElems == 16) {
3251     SDValue V = LowerBuildVectorv16i8(Op, NonZeros,NumNonZero,NumZero, DAG,
3252                                         *this);
3253     if (V.getNode()) return V;
3254   }
3255
3256   if (EVTBits == 16 && NumElems == 8) {
3257     SDValue V = LowerBuildVectorv8i16(Op, NonZeros,NumNonZero,NumZero, DAG,
3258                                         *this);
3259     if (V.getNode()) return V;
3260   }
3261
3262   // If element VT is == 32 bits, turn it into a number of shuffles.
3263   SmallVector<SDValue, 8> V;
3264   V.resize(NumElems);
3265   if (NumElems == 4 && NumZero > 0) {
3266     for (unsigned i = 0; i < 4; ++i) {
3267       bool isZero = !(NonZeros & (1 << i));
3268       if (isZero)
3269         V[i] = getZeroVector(VT, Subtarget->hasSSE2(), DAG, dl);
3270       else
3271         V[i] = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(i));
3272     }
3273
3274     for (unsigned i = 0; i < 2; ++i) {
3275       switch ((NonZeros & (0x3 << i*2)) >> (i*2)) {
3276         default: break;
3277         case 0:
3278           V[i] = V[i*2];  // Must be a zero vector.
3279           break;
3280         case 1:
3281           V[i] = getMOVL(DAG, dl, VT, V[i*2+1], V[i*2]);
3282           break;
3283         case 2:
3284           V[i] = getMOVL(DAG, dl, VT, V[i*2], V[i*2+1]);
3285           break;
3286         case 3:
3287           V[i] = getUnpackl(DAG, dl, VT, V[i*2], V[i*2+1]);
3288           break;
3289       }
3290     }
3291
3292     SmallVector<int, 8> MaskVec;
3293     bool Reverse = (NonZeros & 0x3) == 2;
3294     for (unsigned i = 0; i < 2; ++i)
3295       MaskVec.push_back(Reverse ? 1-i : i);
3296     Reverse = ((NonZeros & (0x3 << 2)) >> 2) == 2;
3297     for (unsigned i = 0; i < 2; ++i)
3298       MaskVec.push_back(Reverse ? 1-i+NumElems : i+NumElems);
3299     return DAG.getVectorShuffle(VT, dl, V[0], V[1], &MaskVec[0]);
3300   }
3301
3302   if (Values.size() > 2) {
3303     // If we have SSE 4.1, Expand into a number of inserts unless the number of
3304     // values to be inserted is equal to the number of elements, in which case
3305     // use the unpack code below in the hopes of matching the consecutive elts
3306     // load merge pattern for shuffles.
3307     // FIXME: We could probably just check that here directly.
3308     if (Values.size() < NumElems && VT.getSizeInBits() == 128 &&
3309         getSubtarget()->hasSSE41()) {
3310       V[0] = DAG.getUNDEF(VT);
3311       for (unsigned i = 0; i < NumElems; ++i)
3312         if (Op.getOperand(i).getOpcode() != ISD::UNDEF)
3313           V[0] = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, V[0],
3314                              Op.getOperand(i), DAG.getIntPtrConstant(i));
3315       return V[0];
3316     }
3317     // Expand into a number of unpckl*.
3318     // e.g. for v4f32
3319     //   Step 1: unpcklps 0, 2 ==> X: <?, ?, 2, 0>
3320     //         : unpcklps 1, 3 ==> Y: <?, ?, 3, 1>
3321     //   Step 2: unpcklps X, Y ==>    <3, 2, 1, 0>
3322     for (unsigned i = 0; i < NumElems; ++i)
3323       V[i] = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(i));
3324     NumElems >>= 1;
3325     while (NumElems != 0) {
3326       for (unsigned i = 0; i < NumElems; ++i)
3327         V[i] = getUnpackl(DAG, dl, VT, V[i], V[i + NumElems]);
3328       NumElems >>= 1;
3329     }
3330     return V[0];
3331   }
3332
3333   return SDValue();
3334 }
3335
3336 // v8i16 shuffles - Prefer shuffles in the following order:
3337 // 1. [all]   pshuflw, pshufhw, optional move
3338 // 2. [ssse3] 1 x pshufb
3339 // 3. [ssse3] 2 x pshufb + 1 x por
3340 // 4. [all]   mov + pshuflw + pshufhw + N x (pextrw + pinsrw)
3341 static
3342 SDValue LowerVECTOR_SHUFFLEv8i16(ShuffleVectorSDNode *SVOp,
3343                                  SelectionDAG &DAG, X86TargetLowering &TLI) {
3344   SDValue V1 = SVOp->getOperand(0);
3345   SDValue V2 = SVOp->getOperand(1);
3346   DebugLoc dl = SVOp->getDebugLoc();
3347   SmallVector<int, 8> MaskVals;
3348
3349   // Determine if more than 1 of the words in each of the low and high quadwords
3350   // of the result come from the same quadword of one of the two inputs.  Undef
3351   // mask values count as coming from any quadword, for better codegen.
3352   SmallVector<unsigned, 4> LoQuad(4);
3353   SmallVector<unsigned, 4> HiQuad(4);
3354   BitVector InputQuads(4);
3355   for (unsigned i = 0; i < 8; ++i) {
3356     SmallVectorImpl<unsigned> &Quad = i < 4 ? LoQuad : HiQuad;
3357     int EltIdx = SVOp->getMaskElt(i);
3358     MaskVals.push_back(EltIdx);
3359     if (EltIdx < 0) {
3360       ++Quad[0];
3361       ++Quad[1];
3362       ++Quad[2];
3363       ++Quad[3];
3364       continue;
3365     }
3366     ++Quad[EltIdx / 4];
3367     InputQuads.set(EltIdx / 4);
3368   }
3369
3370   int BestLoQuad = -1;
3371   unsigned MaxQuad = 1;
3372   for (unsigned i = 0; i < 4; ++i) {
3373     if (LoQuad[i] > MaxQuad) {
3374       BestLoQuad = i;
3375       MaxQuad = LoQuad[i];
3376     }
3377   }
3378
3379   int BestHiQuad = -1;
3380   MaxQuad = 1;
3381   for (unsigned i = 0; i < 4; ++i) {
3382     if (HiQuad[i] > MaxQuad) {
3383       BestHiQuad = i;
3384       MaxQuad = HiQuad[i];
3385     }
3386   }
3387
3388   // For SSSE3, If all 8 words of the result come from only 1 quadword of each
3389   // of the two input vectors, shuffle them into one input vector so only a
3390   // single pshufb instruction is necessary. If There are more than 2 input
3391   // quads, disable the next transformation since it does not help SSSE3.
3392   bool V1Used = InputQuads[0] || InputQuads[1];
3393   bool V2Used = InputQuads[2] || InputQuads[3];
3394   if (TLI.getSubtarget()->hasSSSE3()) {
3395     if (InputQuads.count() == 2 && V1Used && V2Used) {
3396       BestLoQuad = InputQuads.find_first();
3397       BestHiQuad = InputQuads.find_next(BestLoQuad);
3398     }
3399     if (InputQuads.count() > 2) {
3400       BestLoQuad = -1;
3401       BestHiQuad = -1;
3402     }
3403   }
3404
3405   // If BestLoQuad or BestHiQuad are set, shuffle the quads together and update
3406   // the shuffle mask.  If a quad is scored as -1, that means that it contains
3407   // words from all 4 input quadwords.
3408   SDValue NewV;
3409   if (BestLoQuad >= 0 || BestHiQuad >= 0) {
3410     SmallVector<int, 8> MaskV;
3411     MaskV.push_back(BestLoQuad < 0 ? 0 : BestLoQuad);
3412     MaskV.push_back(BestHiQuad < 0 ? 1 : BestHiQuad);
3413     NewV = DAG.getVectorShuffle(MVT::v2i64, dl,
3414                   DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64, V1),
3415                   DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64, V2), &MaskV[0]);
3416     NewV = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, NewV);
3417
3418     // Rewrite the MaskVals and assign NewV to V1 if NewV now contains all the
3419     // source words for the shuffle, to aid later transformations.
3420     bool AllWordsInNewV = true;
3421     bool InOrder[2] = { true, true };
3422     for (unsigned i = 0; i != 8; ++i) {
3423       int idx = MaskVals[i];
3424       if (idx != (int)i)
3425         InOrder[i/4] = false;
3426       if (idx < 0 || (idx/4) == BestLoQuad || (idx/4) == BestHiQuad)
3427         continue;
3428       AllWordsInNewV = false;
3429       break;
3430     }
3431
3432     bool pshuflw = AllWordsInNewV, pshufhw = AllWordsInNewV;
3433     if (AllWordsInNewV) {
3434       for (int i = 0; i != 8; ++i) {
3435         int idx = MaskVals[i];
3436         if (idx < 0)
3437           continue;
3438         idx = MaskVals[i] = (idx / 4) == BestLoQuad ? (idx & 3) : (idx & 3) + 4;
3439         if ((idx != i) && idx < 4)
3440           pshufhw = false;
3441         if ((idx != i) && idx > 3)
3442           pshuflw = false;
3443       }
3444       V1 = NewV;
3445       V2Used = false;
3446       BestLoQuad = 0;
3447       BestHiQuad = 1;
3448     }
3449
3450     // If we've eliminated the use of V2, and the new mask is a pshuflw or
3451     // pshufhw, that's as cheap as it gets.  Return the new shuffle.
3452     if ((pshufhw && InOrder[0]) || (pshuflw && InOrder[1])) {
3453       return DAG.getVectorShuffle(MVT::v8i16, dl, NewV,
3454                                   DAG.getUNDEF(MVT::v8i16), &MaskVals[0]);
3455     }
3456   }
3457
3458   // If we have SSSE3, and all words of the result are from 1 input vector,
3459   // case 2 is generated, otherwise case 3 is generated.  If no SSSE3
3460   // is present, fall back to case 4.
3461   if (TLI.getSubtarget()->hasSSSE3()) {
3462     SmallVector<SDValue,16> pshufbMask;
3463
3464     // If we have elements from both input vectors, set the high bit of the
3465     // shuffle mask element to zero out elements that come from V2 in the V1
3466     // mask, and elements that come from V1 in the V2 mask, so that the two
3467     // results can be OR'd together.
3468     bool TwoInputs = V1Used && V2Used;
3469     for (unsigned i = 0; i != 8; ++i) {
3470       int EltIdx = MaskVals[i] * 2;
3471       if (TwoInputs && (EltIdx >= 16)) {
3472         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
3473         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
3474         continue;
3475       }
3476       pshufbMask.push_back(DAG.getConstant(EltIdx,   MVT::i8));
3477       pshufbMask.push_back(DAG.getConstant(EltIdx+1, MVT::i8));
3478     }
3479     V1 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, V1);
3480     V1 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V1,
3481                      DAG.getNode(ISD::BUILD_VECTOR, dl,
3482                                  MVT::v16i8, &pshufbMask[0], 16));
3483     if (!TwoInputs)
3484       return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V1);
3485
3486     // Calculate the shuffle mask for the second input, shuffle it, and
3487     // OR it with the first shuffled input.
3488     pshufbMask.clear();
3489     for (unsigned i = 0; i != 8; ++i) {
3490       int EltIdx = MaskVals[i] * 2;
3491       if (EltIdx < 16) {
3492         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
3493         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
3494         continue;
3495       }
3496       pshufbMask.push_back(DAG.getConstant(EltIdx - 16, MVT::i8));
3497       pshufbMask.push_back(DAG.getConstant(EltIdx - 15, MVT::i8));
3498     }
3499     V2 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, V2);
3500     V2 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V2,
3501                      DAG.getNode(ISD::BUILD_VECTOR, dl,
3502                                  MVT::v16i8, &pshufbMask[0], 16));
3503     V1 = DAG.getNode(ISD::OR, dl, MVT::v16i8, V1, V2);
3504     return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V1);
3505   }
3506
3507   // If BestLoQuad >= 0, generate a pshuflw to put the low elements in order,
3508   // and update MaskVals with new element order.
3509   BitVector InOrder(8);
3510   if (BestLoQuad >= 0) {
3511     SmallVector<int, 8> MaskV;
3512     for (int i = 0; i != 4; ++i) {
3513       int idx = MaskVals[i];
3514       if (idx < 0) {
3515         MaskV.push_back(-1);
3516         InOrder.set(i);
3517       } else if ((idx / 4) == BestLoQuad) {
3518         MaskV.push_back(idx & 3);
3519         InOrder.set(i);
3520       } else {
3521         MaskV.push_back(-1);
3522       }
3523     }
3524     for (unsigned i = 4; i != 8; ++i)
3525       MaskV.push_back(i);
3526     NewV = DAG.getVectorShuffle(MVT::v8i16, dl, NewV, DAG.getUNDEF(MVT::v8i16),
3527                                 &MaskV[0]);
3528   }
3529
3530   // If BestHi >= 0, generate a pshufhw to put the high elements in order,
3531   // and update MaskVals with the new element order.
3532   if (BestHiQuad >= 0) {
3533     SmallVector<int, 8> MaskV;
3534     for (unsigned i = 0; i != 4; ++i)
3535       MaskV.push_back(i);
3536     for (unsigned i = 4; i != 8; ++i) {
3537       int idx = MaskVals[i];
3538       if (idx < 0) {
3539         MaskV.push_back(-1);
3540         InOrder.set(i);
3541       } else if ((idx / 4) == BestHiQuad) {
3542         MaskV.push_back((idx & 3) + 4);
3543         InOrder.set(i);
3544       } else {
3545         MaskV.push_back(-1);
3546       }
3547     }
3548     NewV = DAG.getVectorShuffle(MVT::v8i16, dl, NewV, DAG.getUNDEF(MVT::v8i16),
3549                                 &MaskV[0]);
3550   }
3551
3552   // In case BestHi & BestLo were both -1, which means each quadword has a word
3553   // from each of the four input quadwords, calculate the InOrder bitvector now
3554   // before falling through to the insert/extract cleanup.
3555   if (BestLoQuad == -1 && BestHiQuad == -1) {
3556     NewV = V1;
3557     for (int i = 0; i != 8; ++i)
3558       if (MaskVals[i] < 0 || MaskVals[i] == i)
3559         InOrder.set(i);
3560   }
3561
3562   // The other elements are put in the right place using pextrw and pinsrw.
3563   for (unsigned i = 0; i != 8; ++i) {
3564     if (InOrder[i])
3565       continue;
3566     int EltIdx = MaskVals[i];
3567     if (EltIdx < 0)
3568       continue;
3569     SDValue ExtOp = (EltIdx < 8)
3570     ? DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, V1,
3571                   DAG.getIntPtrConstant(EltIdx))
3572     : DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, V2,
3573                   DAG.getIntPtrConstant(EltIdx - 8));
3574     NewV = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, NewV, ExtOp,
3575                        DAG.getIntPtrConstant(i));
3576   }
3577   return NewV;
3578 }
3579
3580 // v16i8 shuffles - Prefer shuffles in the following order:
3581 // 1. [ssse3] 1 x pshufb
3582 // 2. [ssse3] 2 x pshufb + 1 x por
3583 // 3. [all]   v8i16 shuffle + N x pextrw + rotate + pinsrw
3584 static
3585 SDValue LowerVECTOR_SHUFFLEv16i8(ShuffleVectorSDNode *SVOp,
3586                                  SelectionDAG &DAG, X86TargetLowering &TLI) {
3587   SDValue V1 = SVOp->getOperand(0);
3588   SDValue V2 = SVOp->getOperand(1);
3589   DebugLoc dl = SVOp->getDebugLoc();
3590   SmallVector<int, 16> MaskVals;
3591   SVOp->getMask(MaskVals);
3592
3593   // If we have SSSE3, case 1 is generated when all result bytes come from
3594   // one of  the inputs.  Otherwise, case 2 is generated.  If no SSSE3 is
3595   // present, fall back to case 3.
3596   // FIXME: kill V2Only once shuffles are canonizalized by getNode.
3597   bool V1Only = true;
3598   bool V2Only = true;
3599   for (unsigned i = 0; i < 16; ++i) {
3600     int EltIdx = MaskVals[i];
3601     if (EltIdx < 0)
3602       continue;
3603     if (EltIdx < 16)
3604       V2Only = false;
3605     else
3606       V1Only = false;
3607   }
3608
3609   // If SSSE3, use 1 pshufb instruction per vector with elements in the result.
3610   if (TLI.getSubtarget()->hasSSSE3()) {
3611     SmallVector<SDValue,16> pshufbMask;
3612
3613     // If all result elements are from one input vector, then only translate
3614     // undef mask values to 0x80 (zero out result) in the pshufb mask.
3615     //
3616     // Otherwise, we have elements from both input vectors, and must zero out
3617     // elements that come from V2 in the first mask, and V1 in the second mask
3618     // so that we can OR them together.
3619     bool TwoInputs = !(V1Only || V2Only);
3620     for (unsigned i = 0; i != 16; ++i) {
3621       int EltIdx = MaskVals[i];
3622       if (EltIdx < 0 || (TwoInputs && EltIdx >= 16)) {
3623         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
3624         continue;
3625       }
3626       pshufbMask.push_back(DAG.getConstant(EltIdx, MVT::i8));
3627     }
3628     // If all the elements are from V2, assign it to V1 and return after
3629     // building the first pshufb.
3630     if (V2Only)
3631       V1 = V2;
3632     V1 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V1,
3633                      DAG.getNode(ISD::BUILD_VECTOR, dl,
3634                                  MVT::v16i8, &pshufbMask[0], 16));
3635     if (!TwoInputs)
3636       return V1;
3637
3638     // Calculate the shuffle mask for the second input, shuffle it, and
3639     // OR it with the first shuffled input.
3640     pshufbMask.clear();
3641     for (unsigned i = 0; i != 16; ++i) {
3642       int EltIdx = MaskVals[i];
3643       if (EltIdx < 16) {
3644         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
3645         continue;
3646       }
3647       pshufbMask.push_back(DAG.getConstant(EltIdx - 16, MVT::i8));
3648     }
3649     V2 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V2,
3650                      DAG.getNode(ISD::BUILD_VECTOR, dl,
3651                                  MVT::v16i8, &pshufbMask[0], 16));
3652     return DAG.getNode(ISD::OR, dl, MVT::v16i8, V1, V2);
3653   }
3654
3655   // No SSSE3 - Calculate in place words and then fix all out of place words
3656   // With 0-16 extracts & inserts.  Worst case is 16 bytes out of order from
3657   // the 16 different words that comprise the two doublequadword input vectors.
3658   V1 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V1);
3659   V2 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V2);
3660   SDValue NewV = V2Only ? V2 : V1;
3661   for (int i = 0; i != 8; ++i) {
3662     int Elt0 = MaskVals[i*2];
3663     int Elt1 = MaskVals[i*2+1];
3664
3665     // This word of the result is all undef, skip it.
3666     if (Elt0 < 0 && Elt1 < 0)
3667       continue;
3668
3669     // This word of the result is already in the correct place, skip it.
3670     if (V1Only && (Elt0 == i*2) && (Elt1 == i*2+1))
3671       continue;
3672     if (V2Only && (Elt0 == i*2+16) && (Elt1 == i*2+17))
3673       continue;
3674
3675     SDValue Elt0Src = Elt0 < 16 ? V1 : V2;
3676     SDValue Elt1Src = Elt1 < 16 ? V1 : V2;
3677     SDValue InsElt;
3678
3679     // If Elt0 and Elt1 are defined, are consecutive, and can be load
3680     // using a single extract together, load it and store it.
3681     if ((Elt0 >= 0) && ((Elt0 + 1) == Elt1) && ((Elt0 & 1) == 0)) {
3682       InsElt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, Elt1Src,
3683                            DAG.getIntPtrConstant(Elt1 / 2));
3684       NewV = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, NewV, InsElt,
3685                         DAG.getIntPtrConstant(i));
3686       continue;
3687     }
3688
3689     // If Elt1 is defined, extract it from the appropriate source.  If the
3690     // source byte is not also odd, shift the extracted word left 8 bits
3691     // otherwise clear the bottom 8 bits if we need to do an or.
3692     if (Elt1 >= 0) {
3693       InsElt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, Elt1Src,
3694                            DAG.getIntPtrConstant(Elt1 / 2));
3695       if ((Elt1 & 1) == 0)
3696         InsElt = DAG.getNode(ISD::SHL, dl, MVT::i16, InsElt,
3697                              DAG.getConstant(8, TLI.getShiftAmountTy()));
3698       else if (Elt0 >= 0)
3699         InsElt = DAG.getNode(ISD::AND, dl, MVT::i16, InsElt,
3700                              DAG.getConstant(0xFF00, MVT::i16));
3701     }
3702     // If Elt0 is defined, extract it from the appropriate source.  If the
3703     // source byte is not also even, shift the extracted word right 8 bits. If
3704     // Elt1 was also defined, OR the extracted values together before
3705     // inserting them in the result.
3706     if (Elt0 >= 0) {
3707       SDValue InsElt0 = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16,
3708                                     Elt0Src, DAG.getIntPtrConstant(Elt0 / 2));
3709       if ((Elt0 & 1) != 0)
3710         InsElt0 = DAG.getNode(ISD::SRL, dl, MVT::i16, InsElt0,
3711                               DAG.getConstant(8, TLI.getShiftAmountTy()));
3712       else if (Elt1 >= 0)
3713         InsElt0 = DAG.getNode(ISD::AND, dl, MVT::i16, InsElt0,
3714                              DAG.getConstant(0x00FF, MVT::i16));
3715       InsElt = Elt1 >= 0 ? DAG.getNode(ISD::OR, dl, MVT::i16, InsElt, InsElt0)
3716                          : InsElt0;
3717     }
3718     NewV = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, NewV, InsElt,
3719                        DAG.getIntPtrConstant(i));
3720   }
3721   return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, NewV);
3722 }
3723
3724 /// RewriteAsNarrowerShuffle - Try rewriting v8i16 and v16i8 shuffles as 4 wide
3725 /// ones, or rewriting v4i32 / v2f32 as 2 wide ones if possible. This can be
3726 /// done when every pair / quad of shuffle mask elements point to elements in
3727 /// the right sequence. e.g.
3728 /// vector_shuffle <>, <>, < 3, 4, | 10, 11, | 0, 1, | 14, 15>
3729 static
3730 SDValue RewriteAsNarrowerShuffle(ShuffleVectorSDNode *SVOp,
3731                                  SelectionDAG &DAG,
3732                                  TargetLowering &TLI, DebugLoc dl) {
3733   MVT VT = SVOp->getValueType(0);
3734   SDValue V1 = SVOp->getOperand(0);
3735   SDValue V2 = SVOp->getOperand(1);
3736   unsigned NumElems = VT.getVectorNumElements();
3737   unsigned NewWidth = (NumElems == 4) ? 2 : 4;
3738   MVT MaskVT = MVT::getIntVectorWithNumElements(NewWidth);
3739   MVT MaskEltVT = MaskVT.getVectorElementType();
3740   MVT NewVT = MaskVT;
3741   switch (VT.getSimpleVT()) {
3742   default: assert(false && "Unexpected!");
3743   case MVT::v4f32: NewVT = MVT::v2f64; break;
3744   case MVT::v4i32: NewVT = MVT::v2i64; break;
3745   case MVT::v8i16: NewVT = MVT::v4i32; break;
3746   case MVT::v16i8: NewVT = MVT::v4i32; break;
3747   }
3748
3749   if (NewWidth == 2) {
3750     if (VT.isInteger())
3751       NewVT = MVT::v2i64;
3752     else
3753       NewVT = MVT::v2f64;
3754   }
3755   int Scale = NumElems / NewWidth;
3756   SmallVector<int, 8> MaskVec;
3757   for (unsigned i = 0; i < NumElems; i += Scale) {
3758     int StartIdx = -1;
3759     for (int j = 0; j < Scale; ++j) {
3760       int EltIdx = SVOp->getMaskElt(i+j);
3761       if (EltIdx < 0)
3762         continue;
3763       if (StartIdx == -1)
3764         StartIdx = EltIdx - (EltIdx % Scale);
3765       if (EltIdx != StartIdx + j)
3766         return SDValue();
3767     }
3768     if (StartIdx == -1)
3769       MaskVec.push_back(-1);
3770     else
3771       MaskVec.push_back(StartIdx / Scale);
3772   }
3773
3774   V1 = DAG.getNode(ISD::BIT_CONVERT, dl, NewVT, V1);
3775   V2 = DAG.getNode(ISD::BIT_CONVERT, dl, NewVT, V2);
3776   return DAG.getVectorShuffle(NewVT, dl, V1, V2, &MaskVec[0]);
3777 }
3778
3779 /// getVZextMovL - Return a zero-extending vector move low node.
3780 ///
3781 static SDValue getVZextMovL(MVT VT, MVT OpVT,
3782                             SDValue SrcOp, SelectionDAG &DAG,
3783                             const X86Subtarget *Subtarget, DebugLoc dl) {
3784   if (VT == MVT::v2f64 || VT == MVT::v4f32) {
3785     LoadSDNode *LD = NULL;
3786     if (!isScalarLoadToVector(SrcOp.getNode(), &LD))
3787       LD = dyn_cast<LoadSDNode>(SrcOp);
3788     if (!LD) {
3789       // movssrr and movsdrr do not clear top bits. Try to use movd, movq
3790       // instead.
3791       MVT EVT = (OpVT == MVT::v2f64) ? MVT::i64 : MVT::i32;
3792       if ((EVT != MVT::i64 || Subtarget->is64Bit()) &&
3793           SrcOp.getOpcode() == ISD::SCALAR_TO_VECTOR &&
3794           SrcOp.getOperand(0).getOpcode() == ISD::BIT_CONVERT &&
3795           SrcOp.getOperand(0).getOperand(0).getValueType() == EVT) {
3796         // PR2108
3797         OpVT = (OpVT == MVT::v2f64) ? MVT::v2i64 : MVT::v4i32;
3798         return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
3799                            DAG.getNode(X86ISD::VZEXT_MOVL, dl, OpVT,
3800                                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
3801                                                    OpVT,
3802                                                    SrcOp.getOperand(0)
3803                                                           .getOperand(0))));
3804       }
3805     }
3806   }
3807
3808   return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
3809                      DAG.getNode(X86ISD::VZEXT_MOVL, dl, OpVT,
3810                                  DAG.getNode(ISD::BIT_CONVERT, dl,
3811                                              OpVT, SrcOp)));
3812 }
3813
3814 /// LowerVECTOR_SHUFFLE_4wide - Handle all 4 wide cases with a number of
3815 /// shuffles.
3816 static SDValue
3817 LowerVECTOR_SHUFFLE_4wide(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG) {
3818   SDValue V1 = SVOp->getOperand(0);
3819   SDValue V2 = SVOp->getOperand(1);
3820   DebugLoc dl = SVOp->getDebugLoc();
3821   MVT VT = SVOp->getValueType(0);
3822
3823   SmallVector<std::pair<int, int>, 8> Locs;
3824   Locs.resize(4);
3825   SmallVector<int, 8> Mask1(4U, -1);
3826   SmallVector<int, 8> PermMask;
3827   SVOp->getMask(PermMask);
3828
3829   unsigned NumHi = 0;
3830   unsigned NumLo = 0;
3831   for (unsigned i = 0; i != 4; ++i) {
3832     int Idx = PermMask[i];
3833     if (Idx < 0) {
3834       Locs[i] = std::make_pair(-1, -1);
3835     } else {
3836       assert(Idx < 8 && "Invalid VECTOR_SHUFFLE index!");
3837       if (Idx < 4) {
3838         Locs[i] = std::make_pair(0, NumLo);
3839         Mask1[NumLo] = Idx;
3840         NumLo++;
3841       } else {
3842         Locs[i] = std::make_pair(1, NumHi);
3843         if (2+NumHi < 4)
3844           Mask1[2+NumHi] = Idx;
3845         NumHi++;
3846       }
3847     }
3848   }
3849
3850   if (NumLo <= 2 && NumHi <= 2) {
3851     // If no more than two elements come from either vector. This can be
3852     // implemented with two shuffles. First shuffle gather the elements.
3853     // The second shuffle, which takes the first shuffle as both of its
3854     // vector operands, put the elements into the right order.
3855     V1 = DAG.getVectorShuffle(VT, dl, V1, V2, &Mask1[0]);
3856
3857     SmallVector<int, 8> Mask2(4U, -1);
3858
3859     for (unsigned i = 0; i != 4; ++i) {
3860       if (Locs[i].first == -1)
3861         continue;
3862       else {
3863         unsigned Idx = (i < 2) ? 0 : 4;
3864         Idx += Locs[i].first * 2 + Locs[i].second;
3865         Mask2[i] = Idx;
3866       }
3867     }
3868
3869     return DAG.getVectorShuffle(VT, dl, V1, V1, &Mask2[0]);
3870   } else if (NumLo == 3 || NumHi == 3) {
3871     // Otherwise, we must have three elements from one vector, call it X, and
3872     // one element from the other, call it Y.  First, use a shufps to build an
3873     // intermediate vector with the one element from Y and the element from X
3874     // that will be in the same half in the final destination (the indexes don't
3875     // matter). Then, use a shufps to build the final vector, taking the half
3876     // containing the element from Y from the intermediate, and the other half
3877     // from X.
3878     if (NumHi == 3) {
3879       // Normalize it so the 3 elements come from V1.
3880       CommuteVectorShuffleMask(PermMask, VT);
3881       std::swap(V1, V2);
3882     }
3883
3884     // Find the element from V2.
3885     unsigned HiIndex;
3886     for (HiIndex = 0; HiIndex < 3; ++HiIndex) {
3887       int Val = PermMask[HiIndex];
3888       if (Val < 0)
3889         continue;
3890       if (Val >= 4)
3891         break;
3892     }
3893
3894     Mask1[0] = PermMask[HiIndex];
3895     Mask1[1] = -1;
3896     Mask1[2] = PermMask[HiIndex^1];
3897     Mask1[3] = -1;
3898     V2 = DAG.getVectorShuffle(VT, dl, V1, V2, &Mask1[0]);
3899
3900     if (HiIndex >= 2) {
3901       Mask1[0] = PermMask[0];
3902       Mask1[1] = PermMask[1];
3903       Mask1[2] = HiIndex & 1 ? 6 : 4;
3904       Mask1[3] = HiIndex & 1 ? 4 : 6;
3905       return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask1[0]);
3906     } else {
3907       Mask1[0] = HiIndex & 1 ? 2 : 0;
3908       Mask1[1] = HiIndex & 1 ? 0 : 2;
3909       Mask1[2] = PermMask[2];
3910       Mask1[3] = PermMask[3];
3911       if (Mask1[2] >= 0)
3912         Mask1[2] += 4;
3913       if (Mask1[3] >= 0)
3914         Mask1[3] += 4;
3915       return DAG.getVectorShuffle(VT, dl, V2, V1, &Mask1[0]);
3916     }
3917   }
3918
3919   // Break it into (shuffle shuffle_hi, shuffle_lo).
3920   Locs.clear();
3921   SmallVector<int,8> LoMask(4U, -1);
3922   SmallVector<int,8> HiMask(4U, -1);
3923
3924   SmallVector<int,8> *MaskPtr = &LoMask;
3925   unsigned MaskIdx = 0;
3926   unsigned LoIdx = 0;
3927   unsigned HiIdx = 2;
3928   for (unsigned i = 0; i != 4; ++i) {
3929     if (i == 2) {
3930       MaskPtr = &HiMask;
3931       MaskIdx = 1;
3932       LoIdx = 0;
3933       HiIdx = 2;
3934     }
3935     int Idx = PermMask[i];
3936     if (Idx < 0) {
3937       Locs[i] = std::make_pair(-1, -1);
3938     } else if (Idx < 4) {
3939       Locs[i] = std::make_pair(MaskIdx, LoIdx);
3940       (*MaskPtr)[LoIdx] = Idx;
3941       LoIdx++;
3942     } else {
3943       Locs[i] = std::make_pair(MaskIdx, HiIdx);
3944       (*MaskPtr)[HiIdx] = Idx;
3945       HiIdx++;
3946     }
3947   }
3948
3949   SDValue LoShuffle = DAG.getVectorShuffle(VT, dl, V1, V2, &LoMask[0]);
3950   SDValue HiShuffle = DAG.getVectorShuffle(VT, dl, V1, V2, &HiMask[0]);
3951   SmallVector<int, 8> MaskOps;
3952   for (unsigned i = 0; i != 4; ++i) {
3953     if (Locs[i].first == -1) {
3954       MaskOps.push_back(-1);
3955     } else {
3956       unsigned Idx = Locs[i].first * 4 + Locs[i].second;
3957       MaskOps.push_back(Idx);
3958     }
3959   }
3960   return DAG.getVectorShuffle(VT, dl, LoShuffle, HiShuffle, &MaskOps[0]);
3961 }
3962
3963 SDValue
3964 X86TargetLowering::LowerVECTOR_SHUFFLE(SDValue Op, SelectionDAG &DAG) {
3965   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
3966   SDValue V1 = Op.getOperand(0);
3967   SDValue V2 = Op.getOperand(1);
3968   MVT VT = Op.getValueType();
3969   DebugLoc dl = Op.getDebugLoc();
3970   unsigned NumElems = VT.getVectorNumElements();
3971   bool isMMX = VT.getSizeInBits() == 64;
3972   bool V1IsUndef = V1.getOpcode() == ISD::UNDEF;
3973   bool V2IsUndef = V2.getOpcode() == ISD::UNDEF;
3974   bool V1IsSplat = false;
3975   bool V2IsSplat = false;
3976
3977   if (isZeroShuffle(SVOp))
3978     return getZeroVector(VT, Subtarget->hasSSE2(), DAG, dl);
3979
3980   // Canonicalize movddup shuffles.
3981   if (V2IsUndef && Subtarget->hasSSE2() && VT.getSizeInBits() == 128 &&
3982       X86::isMOVDDUPMask(SVOp))
3983     return CanonicalizeMovddup(SVOp, DAG, Subtarget->hasSSE3());
3984
3985   // Promote splats to v4f32.
3986   if (SVOp->isSplat()) {
3987     if (isMMX || NumElems < 4)
3988       return Op;
3989     return PromoteSplat(SVOp, DAG, Subtarget->hasSSE2());
3990   }
3991
3992   // If the shuffle can be profitably rewritten as a narrower shuffle, then
3993   // do it!
3994   if (VT == MVT::v8i16 || VT == MVT::v16i8) {
3995     SDValue NewOp = RewriteAsNarrowerShuffle(SVOp, DAG, *this, dl);
3996     if (NewOp.getNode())
3997       return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
3998                          LowerVECTOR_SHUFFLE(NewOp, DAG));
3999   } else if ((VT == MVT::v4i32 || (VT == MVT::v4f32 && Subtarget->hasSSE2()))) {
4000     // FIXME: Figure out a cleaner way to do this.
4001     // Try to make use of movq to zero out the top part.
4002     if (ISD::isBuildVectorAllZeros(V2.getNode())) {
4003       SDValue NewOp = RewriteAsNarrowerShuffle(SVOp, DAG, *this, dl);
4004       if (NewOp.getNode()) {
4005         if (isCommutedMOVL(cast<ShuffleVectorSDNode>(NewOp), true, false))
4006           return getVZextMovL(VT, NewOp.getValueType(), NewOp.getOperand(0),
4007                               DAG, Subtarget, dl);
4008       }
4009     } else if (ISD::isBuildVectorAllZeros(V1.getNode())) {
4010       SDValue NewOp = RewriteAsNarrowerShuffle(SVOp, DAG, *this, dl);
4011       if (NewOp.getNode() && X86::isMOVLMask(cast<ShuffleVectorSDNode>(NewOp)))
4012         return getVZextMovL(VT, NewOp.getValueType(), NewOp.getOperand(1),
4013                             DAG, Subtarget, dl);
4014     }
4015   }
4016
4017   if (X86::isPSHUFDMask(SVOp))
4018     return Op;
4019
4020   // Check if this can be converted into a logical shift.
4021   bool isLeft = false;
4022   unsigned ShAmt = 0;
4023   SDValue ShVal;
4024   bool isShift = getSubtarget()->hasSSE2() &&
4025   isVectorShift(SVOp, DAG, isLeft, ShVal, ShAmt);
4026   if (isShift && ShVal.hasOneUse()) {
4027     // If the shifted value has multiple uses, it may be cheaper to use
4028     // v_set0 + movlhps or movhlps, etc.
4029     MVT EVT = VT.getVectorElementType();
4030     ShAmt *= EVT.getSizeInBits();
4031     return getVShift(isLeft, VT, ShVal, ShAmt, DAG, *this, dl);
4032   }
4033
4034   if (X86::isMOVLMask(SVOp)) {
4035     if (V1IsUndef)
4036       return V2;
4037     if (ISD::isBuildVectorAllZeros(V1.getNode()))
4038       return getVZextMovL(VT, VT, V2, DAG, Subtarget, dl);
4039     if (!isMMX)
4040       return Op;
4041   }
4042
4043   // FIXME: fold these into legal mask.
4044   if (!isMMX && (X86::isMOVSHDUPMask(SVOp) ||
4045                  X86::isMOVSLDUPMask(SVOp) ||
4046                  X86::isMOVHLPSMask(SVOp) ||
4047                  X86::isMOVHPMask(SVOp) ||
4048                  X86::isMOVLPMask(SVOp)))
4049     return Op;
4050
4051   if (ShouldXformToMOVHLPS(SVOp) ||
4052       ShouldXformToMOVLP(V1.getNode(), V2.getNode(), SVOp))
4053     return CommuteVectorShuffle(SVOp, DAG);
4054
4055   if (isShift) {
4056     // No better options. Use a vshl / vsrl.
4057     MVT EVT = VT.getVectorElementType();
4058     ShAmt *= EVT.getSizeInBits();
4059     return getVShift(isLeft, VT, ShVal, ShAmt, DAG, *this, dl);
4060   }
4061
4062   bool Commuted = false;
4063   // FIXME: This should also accept a bitcast of a splat?  Be careful, not
4064   // 1,1,1,1 -> v8i16 though.
4065   V1IsSplat = isSplatVector(V1.getNode());
4066   V2IsSplat = isSplatVector(V2.getNode());
4067
4068   // Canonicalize the splat or undef, if present, to be on the RHS.
4069   if ((V1IsSplat || V1IsUndef) && !(V2IsSplat || V2IsUndef)) {
4070     Op = CommuteVectorShuffle(SVOp, DAG);
4071     SVOp = cast<ShuffleVectorSDNode>(Op);
4072     V1 = SVOp->getOperand(0);
4073     V2 = SVOp->getOperand(1);
4074     std::swap(V1IsSplat, V2IsSplat);
4075     std::swap(V1IsUndef, V2IsUndef);
4076     Commuted = true;
4077   }
4078
4079   if (isCommutedMOVL(SVOp, V2IsSplat, V2IsUndef)) {
4080     // Shuffling low element of v1 into undef, just return v1.
4081     if (V2IsUndef)
4082       return V1;
4083     // If V2 is a splat, the mask may be malformed such as <4,3,3,3>, which
4084     // the instruction selector will not match, so get a canonical MOVL with
4085     // swapped operands to undo the commute.
4086     return getMOVL(DAG, dl, VT, V2, V1);
4087   }
4088
4089   if (X86::isUNPCKL_v_undef_Mask(SVOp) ||
4090       X86::isUNPCKH_v_undef_Mask(SVOp) ||
4091       X86::isUNPCKLMask(SVOp) ||
4092       X86::isUNPCKHMask(SVOp))
4093     return Op;
4094
4095   if (V2IsSplat) {
4096     // Normalize mask so all entries that point to V2 points to its first
4097     // element then try to match unpck{h|l} again. If match, return a
4098     // new vector_shuffle with the corrected mask.
4099     SDValue NewMask = NormalizeMask(SVOp, DAG);
4100     ShuffleVectorSDNode *NSVOp = cast<ShuffleVectorSDNode>(NewMask);
4101     if (NSVOp != SVOp) {
4102       if (X86::isUNPCKLMask(NSVOp, true)) {
4103         return NewMask;
4104       } else if (X86::isUNPCKHMask(NSVOp, true)) {
4105         return NewMask;
4106       }
4107     }
4108   }
4109
4110   if (Commuted) {
4111     // Commute is back and try unpck* again.
4112     // FIXME: this seems wrong.
4113     SDValue NewOp = CommuteVectorShuffle(SVOp, DAG);
4114     ShuffleVectorSDNode *NewSVOp = cast<ShuffleVectorSDNode>(NewOp);
4115     if (X86::isUNPCKL_v_undef_Mask(NewSVOp) ||
4116         X86::isUNPCKH_v_undef_Mask(NewSVOp) ||
4117         X86::isUNPCKLMask(NewSVOp) ||
4118         X86::isUNPCKHMask(NewSVOp))
4119       return NewOp;
4120   }
4121
4122   // FIXME: for mmx, bitcast v2i32 to v4i16 for shuffle.
4123
4124   // Normalize the node to match x86 shuffle ops if needed
4125   if (!isMMX && V2.getOpcode() != ISD::UNDEF && isCommutedSHUFP(SVOp))
4126     return CommuteVectorShuffle(SVOp, DAG);
4127
4128   // Check for legal shuffle and return?
4129   SmallVector<int, 16> PermMask;
4130   SVOp->getMask(PermMask);
4131   if (isShuffleMaskLegal(PermMask, VT))
4132     return Op;
4133
4134   // Handle v8i16 specifically since SSE can do byte extraction and insertion.
4135   if (VT == MVT::v8i16) {
4136     SDValue NewOp = LowerVECTOR_SHUFFLEv8i16(SVOp, DAG, *this);
4137     if (NewOp.getNode())
4138       return NewOp;
4139   }
4140
4141   if (VT == MVT::v16i8) {
4142     SDValue NewOp = LowerVECTOR_SHUFFLEv16i8(SVOp, DAG, *this);
4143     if (NewOp.getNode())
4144       return NewOp;
4145   }
4146
4147   // Handle all 4 wide cases with a number of shuffles except for MMX.
4148   if (NumElems == 4 && !isMMX)
4149     return LowerVECTOR_SHUFFLE_4wide(SVOp, DAG);
4150
4151   return SDValue();
4152 }
4153
4154 SDValue
4155 X86TargetLowering::LowerEXTRACT_VECTOR_ELT_SSE4(SDValue Op,
4156                                                 SelectionDAG &DAG) {
4157   MVT VT = Op.getValueType();
4158   DebugLoc dl = Op.getDebugLoc();
4159   if (VT.getSizeInBits() == 8) {
4160     SDValue Extract = DAG.getNode(X86ISD::PEXTRB, dl, MVT::i32,
4161                                     Op.getOperand(0), Op.getOperand(1));
4162     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, MVT::i32, Extract,
4163                                     DAG.getValueType(VT));
4164     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
4165   } else if (VT.getSizeInBits() == 16) {
4166     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
4167     // If Idx is 0, it's cheaper to do a move instead of a pextrw.
4168     if (Idx == 0)
4169       return DAG.getNode(ISD::TRUNCATE, dl, MVT::i16,
4170                          DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
4171                                      DAG.getNode(ISD::BIT_CONVERT, dl,
4172                                                  MVT::v4i32,
4173                                                  Op.getOperand(0)),
4174                                      Op.getOperand(1)));
4175     SDValue Extract = DAG.getNode(X86ISD::PEXTRW, dl, MVT::i32,
4176                                     Op.getOperand(0), Op.getOperand(1));
4177     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, MVT::i32, Extract,
4178                                     DAG.getValueType(VT));
4179     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
4180   } else if (VT == MVT::f32) {
4181     // EXTRACTPS outputs to a GPR32 register which will require a movd to copy
4182     // the result back to FR32 register. It's only worth matching if the
4183     // result has a single use which is a store or a bitcast to i32.  And in
4184     // the case of a store, it's not worth it if the index is a constant 0,
4185     // because a MOVSSmr can be used instead, which is smaller and faster.
4186     if (!Op.hasOneUse())
4187       return SDValue();
4188     SDNode *User = *Op.getNode()->use_begin();
4189     if ((User->getOpcode() != ISD::STORE ||
4190          (isa<ConstantSDNode>(Op.getOperand(1)) &&
4191           cast<ConstantSDNode>(Op.getOperand(1))->isNullValue())) &&
4192         (User->getOpcode() != ISD::BIT_CONVERT ||
4193          User->getValueType(0) != MVT::i32))
4194       return SDValue();
4195     SDValue Extract = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
4196                                   DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v4i32,
4197                                               Op.getOperand(0)),
4198                                               Op.getOperand(1));
4199     return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::f32, Extract);
4200   } else if (VT == MVT::i32) {
4201     // ExtractPS works with constant index.
4202     if (isa<ConstantSDNode>(Op.getOperand(1)))
4203       return Op;
4204   }
4205   return SDValue();
4206 }
4207
4208
4209 SDValue
4210 X86TargetLowering::LowerEXTRACT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) {
4211   if (!isa<ConstantSDNode>(Op.getOperand(1)))
4212     return SDValue();
4213
4214   if (Subtarget->hasSSE41()) {
4215     SDValue Res = LowerEXTRACT_VECTOR_ELT_SSE4(Op, DAG);
4216     if (Res.getNode())
4217       return Res;
4218   }
4219
4220   MVT VT = Op.getValueType();
4221   DebugLoc dl = Op.getDebugLoc();
4222   // TODO: handle v16i8.
4223   if (VT.getSizeInBits() == 16) {
4224     SDValue Vec = Op.getOperand(0);
4225     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
4226     if (Idx == 0)
4227       return DAG.getNode(ISD::TRUNCATE, dl, MVT::i16,
4228                          DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
4229                                      DAG.getNode(ISD::BIT_CONVERT, dl,
4230                                                  MVT::v4i32, Vec),
4231                                      Op.getOperand(1)));
4232     // Transform it so it match pextrw which produces a 32-bit result.
4233     MVT EVT = (MVT::SimpleValueType)(VT.getSimpleVT()+1);
4234     SDValue Extract = DAG.getNode(X86ISD::PEXTRW, dl, EVT,
4235                                     Op.getOperand(0), Op.getOperand(1));
4236     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, EVT, Extract,
4237                                     DAG.getValueType(VT));
4238     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
4239   } else if (VT.getSizeInBits() == 32) {
4240     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
4241     if (Idx == 0)
4242       return Op;
4243
4244     // SHUFPS the element to the lowest double word, then movss.
4245     int Mask[4] = { Idx, -1, -1, -1 };
4246     MVT VVT = Op.getOperand(0).getValueType();
4247     SDValue Vec = DAG.getVectorShuffle(VVT, dl, Op.getOperand(0),
4248                                        DAG.getUNDEF(VVT), Mask);
4249     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, VT, Vec,
4250                        DAG.getIntPtrConstant(0));
4251   } else if (VT.getSizeInBits() == 64) {
4252     // FIXME: .td only matches this for <2 x f64>, not <2 x i64> on 32b
4253     // FIXME: seems like this should be unnecessary if mov{h,l}pd were taught
4254     //        to match extract_elt for f64.
4255     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
4256     if (Idx == 0)
4257       return Op;
4258
4259     // UNPCKHPD the element to the lowest double word, then movsd.
4260     // Note if the lower 64 bits of the result of the UNPCKHPD is then stored
4261     // to a f64mem, the whole operation is folded into a single MOVHPDmr.
4262     int Mask[2] = { 1, -1 };
4263     MVT VVT = Op.getOperand(0).getValueType();
4264     SDValue Vec = DAG.getVectorShuffle(VVT, dl, Op.getOperand(0),
4265                                        DAG.getUNDEF(VVT), Mask);
4266     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, VT, Vec,
4267                        DAG.getIntPtrConstant(0));
4268   }
4269
4270   return SDValue();
4271 }
4272
4273 SDValue
4274 X86TargetLowering::LowerINSERT_VECTOR_ELT_SSE4(SDValue Op, SelectionDAG &DAG){
4275   MVT VT = Op.getValueType();
4276   MVT EVT = VT.getVectorElementType();
4277   DebugLoc dl = Op.getDebugLoc();
4278
4279   SDValue N0 = Op.getOperand(0);
4280   SDValue N1 = Op.getOperand(1);
4281   SDValue N2 = Op.getOperand(2);
4282
4283   if ((EVT.getSizeInBits() == 8 || EVT.getSizeInBits() == 16) &&
4284       isa<ConstantSDNode>(N2)) {
4285     unsigned Opc = (EVT.getSizeInBits() == 8) ? X86ISD::PINSRB
4286                                               : X86ISD::PINSRW;
4287     // Transform it so it match pinsr{b,w} which expects a GR32 as its second
4288     // argument.
4289     if (N1.getValueType() != MVT::i32)
4290       N1 = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, N1);
4291     if (N2.getValueType() != MVT::i32)
4292       N2 = DAG.getIntPtrConstant(cast<ConstantSDNode>(N2)->getZExtValue());
4293     return DAG.getNode(Opc, dl, VT, N0, N1, N2);
4294   } else if (EVT == MVT::f32 && isa<ConstantSDNode>(N2)) {
4295     // Bits [7:6] of the constant are the source select.  This will always be
4296     //  zero here.  The DAG Combiner may combine an extract_elt index into these
4297     //  bits.  For example (insert (extract, 3), 2) could be matched by putting
4298     //  the '3' into bits [7:6] of X86ISD::INSERTPS.
4299     // Bits [5:4] of the constant are the destination select.  This is the
4300     //  value of the incoming immediate.
4301     // Bits [3:0] of the constant are the zero mask.  The DAG Combiner may
4302     //   combine either bitwise AND or insert of float 0.0 to set these bits.
4303     N2 = DAG.getIntPtrConstant(cast<ConstantSDNode>(N2)->getZExtValue() << 4);
4304     return DAG.getNode(X86ISD::INSERTPS, dl, VT, N0, N1, N2);
4305   } else if (EVT == MVT::i32) {
4306     // InsertPS works with constant index.
4307     if (isa<ConstantSDNode>(N2))
4308       return Op;
4309   }
4310   return SDValue();
4311 }
4312
4313 SDValue
4314 X86TargetLowering::LowerINSERT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) {
4315   MVT VT = Op.getValueType();
4316   MVT EVT = VT.getVectorElementType();
4317
4318   if (Subtarget->hasSSE41())
4319     return LowerINSERT_VECTOR_ELT_SSE4(Op, DAG);
4320
4321   if (EVT == MVT::i8)
4322     return SDValue();
4323
4324   DebugLoc dl = Op.getDebugLoc();
4325   SDValue N0 = Op.getOperand(0);
4326   SDValue N1 = Op.getOperand(1);
4327   SDValue N2 = Op.getOperand(2);
4328
4329   if (EVT.getSizeInBits() == 16) {
4330     // Transform it so it match pinsrw which expects a 16-bit value in a GR32
4331     // as its second argument.
4332     if (N1.getValueType() != MVT::i32)
4333       N1 = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, N1);
4334     if (N2.getValueType() != MVT::i32)
4335       N2 = DAG.getIntPtrConstant(cast<ConstantSDNode>(N2)->getZExtValue());
4336     return DAG.getNode(X86ISD::PINSRW, dl, VT, N0, N1, N2);
4337   }
4338   return SDValue();
4339 }
4340
4341 SDValue
4342 X86TargetLowering::LowerSCALAR_TO_VECTOR(SDValue Op, SelectionDAG &DAG) {
4343   DebugLoc dl = Op.getDebugLoc();
4344   if (Op.getValueType() == MVT::v2f32)
4345     return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2f32,
4346                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i32,
4347                                    DAG.getNode(ISD::BIT_CONVERT, dl, MVT::i32,
4348                                                Op.getOperand(0))));
4349
4350   SDValue AnyExt = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, Op.getOperand(0));
4351   MVT VT = MVT::v2i32;
4352   switch (Op.getValueType().getSimpleVT()) {
4353   default: break;
4354   case MVT::v16i8:
4355   case MVT::v8i16:
4356     VT = MVT::v4i32;
4357     break;
4358   }
4359   return DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(),
4360                      DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, AnyExt));
4361 }
4362
4363 // ConstantPool, JumpTable, GlobalAddress, and ExternalSymbol are lowered as
4364 // their target countpart wrapped in the X86ISD::Wrapper node. Suppose N is
4365 // one of the above mentioned nodes. It has to be wrapped because otherwise
4366 // Select(N) returns N. So the raw TargetGlobalAddress nodes, etc. can only
4367 // be used to form addressing mode. These wrapped nodes will be selected
4368 // into MOV32ri.
4369 SDValue
4370 X86TargetLowering::LowerConstantPool(SDValue Op, SelectionDAG &DAG) {
4371   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
4372   // FIXME there isn't really any debug info here, should come from the parent
4373   DebugLoc dl = CP->getDebugLoc();
4374   SDValue Result = DAG.getTargetConstantPool(CP->getConstVal(), getPointerTy(),
4375                                              CP->getAlignment());
4376   Result = DAG.getNode(X86ISD::Wrapper, dl, getPointerTy(), Result);
4377   // With PIC, the address is actually $g + Offset.
4378   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
4379       !Subtarget->isPICStyleRIPRel()) {
4380     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(),
4381                          DAG.getNode(X86ISD::GlobalBaseReg,
4382                                      DebugLoc::getUnknownLoc(),
4383                                      getPointerTy()),
4384                          Result);
4385   }
4386
4387   return Result;
4388 }
4389
4390 SDValue
4391 X86TargetLowering::LowerGlobalAddress(const GlobalValue *GV, DebugLoc dl,
4392                                       int64_t Offset,
4393                                       SelectionDAG &DAG) const {
4394   bool IsPic = getTargetMachine().getRelocationModel() == Reloc::PIC_;
4395   bool ExtraLoadRequired =
4396     Subtarget->GVRequiresExtraLoad(GV, getTargetMachine(), false);
4397
4398   // Create the TargetGlobalAddress node, folding in the constant
4399   // offset if it is legal.
4400   SDValue Result;
4401   if (!IsPic && !ExtraLoadRequired && isInt32(Offset)) {
4402     Result = DAG.getTargetGlobalAddress(GV, getPointerTy(), Offset);
4403     Offset = 0;
4404   } else
4405     Result = DAG.getTargetGlobalAddress(GV, getPointerTy(), 0);
4406   Result = DAG.getNode(X86ISD::Wrapper, dl, getPointerTy(), Result);
4407
4408   // With PIC, the address is actually $g + Offset.
4409   if (IsPic && !Subtarget->isPICStyleRIPRel()) {
4410     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(),
4411                          DAG.getNode(X86ISD::GlobalBaseReg, dl, getPointerTy()),
4412                          Result);
4413   }
4414
4415   // For Darwin & Mingw32, external and weak symbols are indirect, so we want to
4416   // load the value at address GV, not the value of GV itself. This means that
4417   // the GlobalAddress must be in the base or index register of the address, not
4418   // the GV offset field. Platform check is inside GVRequiresExtraLoad() call
4419   // The same applies for external symbols during PIC codegen
4420   if (ExtraLoadRequired)
4421     Result = DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(), Result,
4422                          PseudoSourceValue::getGOT(), 0);
4423
4424   // If there was a non-zero offset that we didn't fold, create an explicit
4425   // addition for it.
4426   if (Offset != 0)
4427     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(), Result,
4428                          DAG.getConstant(Offset, getPointerTy()));
4429
4430   return Result;
4431 }
4432
4433 SDValue
4434 X86TargetLowering::LowerGlobalAddress(SDValue Op, SelectionDAG &DAG) {
4435   const GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
4436   int64_t Offset = cast<GlobalAddressSDNode>(Op)->getOffset();
4437   return LowerGlobalAddress(GV, Op.getDebugLoc(), Offset, DAG);
4438 }
4439
4440 static SDValue
4441 GetTLSADDR(SelectionDAG &DAG, SDValue Chain, GlobalAddressSDNode *GA,
4442            SDValue *InFlag, const MVT PtrVT, unsigned ReturnReg) {
4443   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
4444   DebugLoc dl = GA->getDebugLoc();
4445   SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(),
4446                                            GA->getValueType(0),
4447                                            GA->getOffset());
4448   if (InFlag) {
4449     SDValue Ops[] = { Chain,  TGA, *InFlag };
4450     Chain = DAG.getNode(X86ISD::TLSADDR, dl, NodeTys, Ops, 3);
4451   } else {
4452     SDValue Ops[]  = { Chain, TGA };
4453     Chain = DAG.getNode(X86ISD::TLSADDR, dl, NodeTys, Ops, 2);
4454   }
4455   SDValue Flag = Chain.getValue(1);
4456   return DAG.getCopyFromReg(Chain, dl, ReturnReg, PtrVT, Flag);
4457 }
4458
4459 // Lower ISD::GlobalTLSAddress using the "general dynamic" model, 32 bit
4460 static SDValue
4461 LowerToTLSGeneralDynamicModel32(GlobalAddressSDNode *GA, SelectionDAG &DAG,
4462                                 const MVT PtrVT) {
4463   SDValue InFlag;
4464   DebugLoc dl = GA->getDebugLoc();  // ? function entry point might be better
4465   SDValue Chain = DAG.getCopyToReg(DAG.getEntryNode(), dl, X86::EBX,
4466                                      DAG.getNode(X86ISD::GlobalBaseReg,
4467                                                  DebugLoc::getUnknownLoc(),
4468                                                  PtrVT), InFlag);
4469   InFlag = Chain.getValue(1);
4470
4471   return GetTLSADDR(DAG, Chain, GA, &InFlag, PtrVT, X86::EAX);
4472 }
4473
4474 // Lower ISD::GlobalTLSAddress using the "general dynamic" model, 64 bit
4475 static SDValue
4476 LowerToTLSGeneralDynamicModel64(GlobalAddressSDNode *GA, SelectionDAG &DAG,
4477                                 const MVT PtrVT) {
4478   return GetTLSADDR(DAG, DAG.getEntryNode(), GA, NULL, PtrVT, X86::RAX);
4479 }
4480
4481 // Lower ISD::GlobalTLSAddress using the "initial exec" (for no-pic) or
4482 // "local exec" model.
4483 static SDValue LowerToTLSExecModel(GlobalAddressSDNode *GA, SelectionDAG &DAG,
4484                                    const MVT PtrVT, TLSModel::Model model,
4485                                    bool is64Bit) {
4486   DebugLoc dl = GA->getDebugLoc();
4487   // Get the Thread Pointer
4488   SDValue Base = DAG.getNode(X86ISD::SegmentBaseAddress,
4489                              DebugLoc::getUnknownLoc(), PtrVT,
4490                              DAG.getRegister(is64Bit? X86::FS : X86::GS,
4491                                              MVT::i32));
4492
4493   SDValue ThreadPointer = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Base,
4494                                       NULL, 0);
4495
4496   // emit "addl x@ntpoff,%eax" (local exec) or "addl x@indntpoff,%eax" (initial
4497   // exec)
4498   SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(),
4499                                              GA->getValueType(0),
4500                                              GA->getOffset());
4501   SDValue Offset = DAG.getNode(X86ISD::Wrapper, dl, PtrVT, TGA);
4502
4503   if (model == TLSModel::InitialExec)
4504     Offset = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Offset,
4505                          PseudoSourceValue::getGOT(), 0);
4506
4507   // The address of the thread local variable is the add of the thread
4508   // pointer with the offset of the variable.
4509   return DAG.getNode(ISD::ADD, dl, PtrVT, ThreadPointer, Offset);
4510 }
4511
4512 SDValue
4513 X86TargetLowering::LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) {
4514   // TODO: implement the "local dynamic" model
4515   // TODO: implement the "initial exec"model for pic executables
4516   assert(Subtarget->isTargetELF() &&
4517          "TLS not implemented for non-ELF targets");
4518   GlobalAddressSDNode *GA = cast<GlobalAddressSDNode>(Op);
4519   GlobalValue *GV = GA->getGlobal();
4520   TLSModel::Model model =
4521     getTLSModel (GV, getTargetMachine().getRelocationModel());
4522   if (Subtarget->is64Bit()) {
4523     switch (model) {
4524     case TLSModel::GeneralDynamic:
4525     case TLSModel::LocalDynamic: // not implemented
4526       return LowerToTLSGeneralDynamicModel64(GA, DAG, getPointerTy());
4527
4528     case TLSModel::InitialExec:
4529     case TLSModel::LocalExec:
4530       return LowerToTLSExecModel(GA, DAG, getPointerTy(), model, true);
4531     }
4532   } else {
4533     switch (model) {
4534     case TLSModel::GeneralDynamic:
4535     case TLSModel::LocalDynamic: // not implemented
4536       return LowerToTLSGeneralDynamicModel32(GA, DAG, getPointerTy());
4537
4538     case TLSModel::InitialExec:
4539     case TLSModel::LocalExec:
4540       return LowerToTLSExecModel(GA, DAG, getPointerTy(), model, false);
4541     }
4542   }
4543   assert(0 && "Unreachable");
4544   return SDValue();
4545 }
4546
4547 SDValue
4548 X86TargetLowering::LowerExternalSymbol(SDValue Op, SelectionDAG &DAG) {
4549   // FIXME there isn't really any debug info here
4550   DebugLoc dl = Op.getDebugLoc();
4551   const char *Sym = cast<ExternalSymbolSDNode>(Op)->getSymbol();
4552   SDValue Result = DAG.getTargetExternalSymbol(Sym, getPointerTy());
4553   Result = DAG.getNode(X86ISD::Wrapper, dl, getPointerTy(), Result);
4554   // With PIC, the address is actually $g + Offset.
4555   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
4556       !Subtarget->isPICStyleRIPRel()) {
4557     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(),
4558                          DAG.getNode(X86ISD::GlobalBaseReg,
4559                                      DebugLoc::getUnknownLoc(),
4560                                      getPointerTy()),
4561                          Result);
4562   }
4563
4564   return Result;
4565 }
4566
4567 SDValue X86TargetLowering::LowerJumpTable(SDValue Op, SelectionDAG &DAG) {
4568   JumpTableSDNode *JT = cast<JumpTableSDNode>(Op);
4569   // FIXME there isn't really any debug into here
4570   DebugLoc dl = JT->getDebugLoc();
4571   SDValue Result = DAG.getTargetJumpTable(JT->getIndex(), getPointerTy());
4572   Result = DAG.getNode(X86ISD::Wrapper, dl, getPointerTy(), Result);
4573   // With PIC, the address is actually $g + Offset.
4574   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
4575       !Subtarget->isPICStyleRIPRel()) {
4576     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(),
4577                          DAG.getNode(X86ISD::GlobalBaseReg,
4578                                      DebugLoc::getUnknownLoc(),
4579                                      getPointerTy()),
4580                          Result);
4581   }
4582
4583   return Result;
4584 }
4585
4586 /// LowerShift - Lower SRA_PARTS and friends, which return two i32 values and
4587 /// take a 2 x i32 value to shift plus a shift amount.
4588 SDValue X86TargetLowering::LowerShift(SDValue Op, SelectionDAG &DAG) {
4589   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
4590   MVT VT = Op.getValueType();
4591   unsigned VTBits = VT.getSizeInBits();
4592   DebugLoc dl = Op.getDebugLoc();
4593   bool isSRA = Op.getOpcode() == ISD::SRA_PARTS;
4594   SDValue ShOpLo = Op.getOperand(0);
4595   SDValue ShOpHi = Op.getOperand(1);
4596   SDValue ShAmt  = Op.getOperand(2);
4597   SDValue Tmp1 = isSRA ?
4598     DAG.getNode(ISD::SRA, dl, VT, ShOpHi,
4599                 DAG.getConstant(VTBits - 1, MVT::i8)) :
4600     DAG.getConstant(0, VT);
4601
4602   SDValue Tmp2, Tmp3;
4603   if (Op.getOpcode() == ISD::SHL_PARTS) {
4604     Tmp2 = DAG.getNode(X86ISD::SHLD, dl, VT, ShOpHi, ShOpLo, ShAmt);
4605     Tmp3 = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, ShAmt);
4606   } else {
4607     Tmp2 = DAG.getNode(X86ISD::SHRD, dl, VT, ShOpLo, ShOpHi, ShAmt);
4608     Tmp3 = DAG.getNode(isSRA ? ISD::SRA : ISD::SRL, dl, VT, ShOpHi, ShAmt);
4609   }
4610
4611   SDValue AndNode = DAG.getNode(ISD::AND, dl, MVT::i8, ShAmt,
4612                                   DAG.getConstant(VTBits, MVT::i8));
4613   SDValue Cond = DAG.getNode(X86ISD::CMP, dl, VT,
4614                                AndNode, DAG.getConstant(0, MVT::i8));
4615
4616   SDValue Hi, Lo;
4617   SDValue CC = DAG.getConstant(X86::COND_NE, MVT::i8);
4618   SDValue Ops0[4] = { Tmp2, Tmp3, CC, Cond };
4619   SDValue Ops1[4] = { Tmp3, Tmp1, CC, Cond };
4620
4621   if (Op.getOpcode() == ISD::SHL_PARTS) {
4622     Hi = DAG.getNode(X86ISD::CMOV, dl, VT, Ops0, 4);
4623     Lo = DAG.getNode(X86ISD::CMOV, dl, VT, Ops1, 4);
4624   } else {
4625     Lo = DAG.getNode(X86ISD::CMOV, dl, VT, Ops0, 4);
4626     Hi = DAG.getNode(X86ISD::CMOV, dl, VT, Ops1, 4);
4627   }
4628
4629   SDValue Ops[2] = { Lo, Hi };
4630   return DAG.getMergeValues(Ops, 2, dl);
4631 }
4632
4633 SDValue X86TargetLowering::LowerSINT_TO_FP(SDValue Op, SelectionDAG &DAG) {
4634   MVT SrcVT = Op.getOperand(0).getValueType();
4635   assert(SrcVT.getSimpleVT() <= MVT::i64 && SrcVT.getSimpleVT() >= MVT::i16 &&
4636          "Unknown SINT_TO_FP to lower!");
4637
4638   // These are really Legal; caller falls through into that case.
4639   if (SrcVT == MVT::i32 && isScalarFPTypeInSSEReg(Op.getValueType()))
4640     return SDValue();
4641   if (SrcVT == MVT::i64 && Op.getValueType() != MVT::f80 &&
4642       Subtarget->is64Bit())
4643     return SDValue();
4644
4645   DebugLoc dl = Op.getDebugLoc();
4646   unsigned Size = SrcVT.getSizeInBits()/8;
4647   MachineFunction &MF = DAG.getMachineFunction();
4648   int SSFI = MF.getFrameInfo()->CreateStackObject(Size, Size);
4649   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
4650   SDValue Chain = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
4651                                StackSlot,
4652                                PseudoSourceValue::getFixedStack(SSFI), 0);
4653
4654   // Build the FILD
4655   SDVTList Tys;
4656   bool useSSE = isScalarFPTypeInSSEReg(Op.getValueType());
4657   if (useSSE)
4658     Tys = DAG.getVTList(MVT::f64, MVT::Other, MVT::Flag);
4659   else
4660     Tys = DAG.getVTList(Op.getValueType(), MVT::Other);
4661   SmallVector<SDValue, 8> Ops;
4662   Ops.push_back(Chain);
4663   Ops.push_back(StackSlot);
4664   Ops.push_back(DAG.getValueType(SrcVT));
4665   SDValue Result = DAG.getNode(useSSE ? X86ISD::FILD_FLAG : X86ISD::FILD, dl,
4666                                  Tys, &Ops[0], Ops.size());
4667
4668   if (useSSE) {
4669     Chain = Result.getValue(1);
4670     SDValue InFlag = Result.getValue(2);
4671
4672     // FIXME: Currently the FST is flagged to the FILD_FLAG. This
4673     // shouldn't be necessary except that RFP cannot be live across
4674     // multiple blocks. When stackifier is fixed, they can be uncoupled.
4675     MachineFunction &MF = DAG.getMachineFunction();
4676     int SSFI = MF.getFrameInfo()->CreateStackObject(8, 8);
4677     SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
4678     Tys = DAG.getVTList(MVT::Other);
4679     SmallVector<SDValue, 8> Ops;
4680     Ops.push_back(Chain);
4681     Ops.push_back(Result);
4682     Ops.push_back(StackSlot);
4683     Ops.push_back(DAG.getValueType(Op.getValueType()));
4684     Ops.push_back(InFlag);
4685     Chain = DAG.getNode(X86ISD::FST, dl, Tys, &Ops[0], Ops.size());
4686     Result = DAG.getLoad(Op.getValueType(), dl, Chain, StackSlot,
4687                          PseudoSourceValue::getFixedStack(SSFI), 0);
4688   }
4689
4690   return Result;
4691 }
4692
4693 // LowerUINT_TO_FP_i64 - 64-bit unsigned integer to double expansion.
4694 SDValue X86TargetLowering::LowerUINT_TO_FP_i64(SDValue Op, SelectionDAG &DAG) {
4695   // This algorithm is not obvious. Here it is in C code, more or less:
4696   /*
4697     double uint64_to_double( uint32_t hi, uint32_t lo ) {
4698       static const __m128i exp = { 0x4330000045300000ULL, 0 };
4699       static const __m128d bias = { 0x1.0p84, 0x1.0p52 };
4700
4701       // Copy ints to xmm registers.
4702       __m128i xh = _mm_cvtsi32_si128( hi );
4703       __m128i xl = _mm_cvtsi32_si128( lo );
4704
4705       // Combine into low half of a single xmm register.
4706       __m128i x = _mm_unpacklo_epi32( xh, xl );
4707       __m128d d;
4708       double sd;
4709
4710       // Merge in appropriate exponents to give the integer bits the right
4711       // magnitude.
4712       x = _mm_unpacklo_epi32( x, exp );
4713
4714       // Subtract away the biases to deal with the IEEE-754 double precision
4715       // implicit 1.
4716       d = _mm_sub_pd( (__m128d) x, bias );
4717
4718       // All conversions up to here are exact. The correctly rounded result is
4719       // calculated using the current rounding mode using the following
4720       // horizontal add.
4721       d = _mm_add_sd( d, _mm_unpackhi_pd( d, d ) );
4722       _mm_store_sd( &sd, d );   // Because we are returning doubles in XMM, this
4723                                 // store doesn't really need to be here (except
4724                                 // maybe to zero the other double)
4725       return sd;
4726     }
4727   */
4728
4729   DebugLoc dl = Op.getDebugLoc();
4730
4731   // Build some magic constants.
4732   std::vector<Constant*> CV0;
4733   CV0.push_back(ConstantInt::get(APInt(32, 0x45300000)));
4734   CV0.push_back(ConstantInt::get(APInt(32, 0x43300000)));
4735   CV0.push_back(ConstantInt::get(APInt(32, 0)));
4736   CV0.push_back(ConstantInt::get(APInt(32, 0)));
4737   Constant *C0 = ConstantVector::get(CV0);
4738   SDValue CPIdx0 = DAG.getConstantPool(C0, getPointerTy(), 16);
4739
4740   std::vector<Constant*> CV1;
4741   CV1.push_back(ConstantFP::get(APFloat(APInt(64, 0x4530000000000000ULL))));
4742   CV1.push_back(ConstantFP::get(APFloat(APInt(64, 0x4330000000000000ULL))));
4743   Constant *C1 = ConstantVector::get(CV1);
4744   SDValue CPIdx1 = DAG.getConstantPool(C1, getPointerTy(), 16);
4745
4746   SDValue XR1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
4747                             DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
4748                                         Op.getOperand(0),
4749                                         DAG.getIntPtrConstant(1)));
4750   SDValue XR2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
4751                             DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
4752                                         Op.getOperand(0),
4753                                         DAG.getIntPtrConstant(0)));
4754   SDValue Unpck1 = getUnpackl(DAG, dl, MVT::v4i32, XR1, XR2);
4755   SDValue CLod0 = DAG.getLoad(MVT::v4i32, dl, DAG.getEntryNode(), CPIdx0,
4756                               PseudoSourceValue::getConstantPool(), 0,
4757                               false, 16);
4758   SDValue Unpck2 = getUnpackl(DAG, dl, MVT::v4i32, Unpck1, CLod0);
4759   SDValue XR2F = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2f64, Unpck2);
4760   SDValue CLod1 = DAG.getLoad(MVT::v2f64, dl, CLod0.getValue(1), CPIdx1,
4761                               PseudoSourceValue::getConstantPool(), 0,
4762                               false, 16);
4763   SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::v2f64, XR2F, CLod1);
4764
4765   // Add the halves; easiest way is to swap them into another reg first.
4766   int ShufMask[2] = { 1, -1 };
4767   SDValue Shuf = DAG.getVectorShuffle(MVT::v2f64, dl, Sub,
4768                                       DAG.getUNDEF(MVT::v2f64), ShufMask);
4769   SDValue Add = DAG.getNode(ISD::FADD, dl, MVT::v2f64, Shuf, Sub);
4770   return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Add,
4771                      DAG.getIntPtrConstant(0));
4772 }
4773
4774 // LowerUINT_TO_FP_i32 - 32-bit unsigned integer to float expansion.
4775 SDValue X86TargetLowering::LowerUINT_TO_FP_i32(SDValue Op, SelectionDAG &DAG) {
4776   DebugLoc dl = Op.getDebugLoc();
4777   // FP constant to bias correct the final result.
4778   SDValue Bias = DAG.getConstantFP(BitsToDouble(0x4330000000000000ULL),
4779                                    MVT::f64);
4780
4781   // Load the 32-bit value into an XMM register.
4782   SDValue Load = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
4783                              DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
4784                                          Op.getOperand(0),
4785                                          DAG.getIntPtrConstant(0)));
4786
4787   Load = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
4788                      DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2f64, Load),
4789                      DAG.getIntPtrConstant(0));
4790
4791   // Or the load with the bias.
4792   SDValue Or = DAG.getNode(ISD::OR, dl, MVT::v2i64,
4793                            DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64,
4794                                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
4795                                                    MVT::v2f64, Load)),
4796                            DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64,
4797                                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
4798                                                    MVT::v2f64, Bias)));
4799   Or = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
4800                    DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2f64, Or),
4801                    DAG.getIntPtrConstant(0));
4802
4803   // Subtract the bias.
4804   SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::f64, Or, Bias);
4805
4806   // Handle final rounding.
4807   MVT DestVT = Op.getValueType();
4808
4809   if (DestVT.bitsLT(MVT::f64)) {
4810     return DAG.getNode(ISD::FP_ROUND, dl, DestVT, Sub,
4811                        DAG.getIntPtrConstant(0));
4812   } else if (DestVT.bitsGT(MVT::f64)) {
4813     return DAG.getNode(ISD::FP_EXTEND, dl, DestVT, Sub);
4814   }
4815
4816   // Handle final rounding.
4817   return Sub;
4818 }
4819
4820 SDValue X86TargetLowering::LowerUINT_TO_FP(SDValue Op, SelectionDAG &DAG) {
4821   SDValue N0 = Op.getOperand(0);
4822   DebugLoc dl = Op.getDebugLoc();
4823
4824   // Now not UINT_TO_FP is legal (it's marked custom), dag combiner won't
4825   // optimize it to a SINT_TO_FP when the sign bit is known zero. Perform
4826   // the optimization here.
4827   if (DAG.SignBitIsZero(N0))
4828     return DAG.getNode(ISD::SINT_TO_FP, dl, Op.getValueType(), N0);
4829
4830   MVT SrcVT = N0.getValueType();
4831   if (SrcVT == MVT::i64) {
4832     // We only handle SSE2 f64 target here; caller can handle the rest.
4833     if (Op.getValueType() != MVT::f64 || !X86ScalarSSEf64)
4834       return SDValue();
4835
4836     return LowerUINT_TO_FP_i64(Op, DAG);
4837   } else if (SrcVT == MVT::i32) {
4838     return LowerUINT_TO_FP_i32(Op, DAG);
4839   }
4840
4841   assert(0 && "Unknown UINT_TO_FP to lower!");
4842   return SDValue();
4843 }
4844
4845 std::pair<SDValue,SDValue> X86TargetLowering::
4846 FP_TO_SINTHelper(SDValue Op, SelectionDAG &DAG) {
4847   DebugLoc dl = Op.getDebugLoc();
4848   assert(Op.getValueType().getSimpleVT() <= MVT::i64 &&
4849          Op.getValueType().getSimpleVT() >= MVT::i16 &&
4850          "Unknown FP_TO_SINT to lower!");
4851
4852   // These are really Legal.
4853   if (Op.getValueType() == MVT::i32 &&
4854       isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType()))
4855     return std::make_pair(SDValue(), SDValue());
4856   if (Subtarget->is64Bit() &&
4857       Op.getValueType() == MVT::i64 &&
4858       Op.getOperand(0).getValueType() != MVT::f80)
4859     return std::make_pair(SDValue(), SDValue());
4860
4861   // We lower FP->sint64 into FISTP64, followed by a load, all to a temporary
4862   // stack slot.
4863   MachineFunction &MF = DAG.getMachineFunction();
4864   unsigned MemSize = Op.getValueType().getSizeInBits()/8;
4865   int SSFI = MF.getFrameInfo()->CreateStackObject(MemSize, MemSize);
4866   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
4867   unsigned Opc;
4868   switch (Op.getValueType().getSimpleVT()) {
4869   default: assert(0 && "Invalid FP_TO_SINT to lower!");
4870   case MVT::i16: Opc = X86ISD::FP_TO_INT16_IN_MEM; break;
4871   case MVT::i32: Opc = X86ISD::FP_TO_INT32_IN_MEM; break;
4872   case MVT::i64: Opc = X86ISD::FP_TO_INT64_IN_MEM; break;
4873   }
4874
4875   SDValue Chain = DAG.getEntryNode();
4876   SDValue Value = Op.getOperand(0);
4877   if (isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType())) {
4878     assert(Op.getValueType() == MVT::i64 && "Invalid FP_TO_SINT to lower!");
4879     Chain = DAG.getStore(Chain, dl, Value, StackSlot,
4880                          PseudoSourceValue::getFixedStack(SSFI), 0);
4881     SDVTList Tys = DAG.getVTList(Op.getOperand(0).getValueType(), MVT::Other);
4882     SDValue Ops[] = {
4883       Chain, StackSlot, DAG.getValueType(Op.getOperand(0).getValueType())
4884     };
4885     Value = DAG.getNode(X86ISD::FLD, dl, Tys, Ops, 3);
4886     Chain = Value.getValue(1);
4887     SSFI = MF.getFrameInfo()->CreateStackObject(MemSize, MemSize);
4888     StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
4889   }
4890
4891   // Build the FP_TO_INT*_IN_MEM
4892   SDValue Ops[] = { Chain, Value, StackSlot };
4893   SDValue FIST = DAG.getNode(Opc, dl, MVT::Other, Ops, 3);
4894
4895   return std::make_pair(FIST, StackSlot);
4896 }
4897
4898 SDValue X86TargetLowering::LowerFP_TO_SINT(SDValue Op, SelectionDAG &DAG) {
4899   std::pair<SDValue,SDValue> Vals = FP_TO_SINTHelper(Op, DAG);
4900   SDValue FIST = Vals.first, StackSlot = Vals.second;
4901   if (FIST.getNode() == 0) return SDValue();
4902
4903   // Load the result.
4904   return DAG.getLoad(Op.getValueType(), Op.getDebugLoc(),
4905                      FIST, StackSlot, NULL, 0);
4906 }
4907
4908 SDValue X86TargetLowering::LowerFABS(SDValue Op, SelectionDAG &DAG) {
4909   DebugLoc dl = Op.getDebugLoc();
4910   MVT VT = Op.getValueType();
4911   MVT EltVT = VT;
4912   if (VT.isVector())
4913     EltVT = VT.getVectorElementType();
4914   std::vector<Constant*> CV;
4915   if (EltVT == MVT::f64) {
4916     Constant *C = ConstantFP::get(APFloat(APInt(64, ~(1ULL << 63))));
4917     CV.push_back(C);
4918     CV.push_back(C);
4919   } else {
4920     Constant *C = ConstantFP::get(APFloat(APInt(32, ~(1U << 31))));
4921     CV.push_back(C);
4922     CV.push_back(C);
4923     CV.push_back(C);
4924     CV.push_back(C);
4925   }
4926   Constant *C = ConstantVector::get(CV);
4927   SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
4928   SDValue Mask = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
4929                                PseudoSourceValue::getConstantPool(), 0,
4930                                false, 16);
4931   return DAG.getNode(X86ISD::FAND, dl, VT, Op.getOperand(0), Mask);
4932 }
4933
4934 SDValue X86TargetLowering::LowerFNEG(SDValue Op, SelectionDAG &DAG) {
4935   DebugLoc dl = Op.getDebugLoc();
4936   MVT VT = Op.getValueType();
4937   MVT EltVT = VT;
4938   unsigned EltNum = 1;
4939   if (VT.isVector()) {
4940     EltVT = VT.getVectorElementType();
4941     EltNum = VT.getVectorNumElements();
4942   }
4943   std::vector<Constant*> CV;
4944   if (EltVT == MVT::f64) {
4945     Constant *C = ConstantFP::get(APFloat(APInt(64, 1ULL << 63)));
4946     CV.push_back(C);
4947     CV.push_back(C);
4948   } else {
4949     Constant *C = ConstantFP::get(APFloat(APInt(32, 1U << 31)));
4950     CV.push_back(C);
4951     CV.push_back(C);
4952     CV.push_back(C);
4953     CV.push_back(C);
4954   }
4955   Constant *C = ConstantVector::get(CV);
4956   SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
4957   SDValue Mask = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
4958                                PseudoSourceValue::getConstantPool(), 0,
4959                                false, 16);
4960   if (VT.isVector()) {
4961     return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
4962                        DAG.getNode(ISD::XOR, dl, MVT::v2i64,
4963                     DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64,
4964                                 Op.getOperand(0)),
4965                     DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64, Mask)));
4966   } else {
4967     return DAG.getNode(X86ISD::FXOR, dl, VT, Op.getOperand(0), Mask);
4968   }
4969 }
4970
4971 SDValue X86TargetLowering::LowerFCOPYSIGN(SDValue Op, SelectionDAG &DAG) {
4972   SDValue Op0 = Op.getOperand(0);
4973   SDValue Op1 = Op.getOperand(1);
4974   DebugLoc dl = Op.getDebugLoc();
4975   MVT VT = Op.getValueType();
4976   MVT SrcVT = Op1.getValueType();
4977
4978   // If second operand is smaller, extend it first.
4979   if (SrcVT.bitsLT(VT)) {
4980     Op1 = DAG.getNode(ISD::FP_EXTEND, dl, VT, Op1);
4981     SrcVT = VT;
4982   }
4983   // And if it is bigger, shrink it first.
4984   if (SrcVT.bitsGT(VT)) {
4985     Op1 = DAG.getNode(ISD::FP_ROUND, dl, VT, Op1, DAG.getIntPtrConstant(1));
4986     SrcVT = VT;
4987   }
4988
4989   // At this point the operands and the result should have the same
4990   // type, and that won't be f80 since that is not custom lowered.
4991
4992   // First get the sign bit of second operand.
4993   std::vector<Constant*> CV;
4994   if (SrcVT == MVT::f64) {
4995     CV.push_back(ConstantFP::get(APFloat(APInt(64, 1ULL << 63))));
4996     CV.push_back(ConstantFP::get(APFloat(APInt(64, 0))));
4997   } else {
4998     CV.push_back(ConstantFP::get(APFloat(APInt(32, 1U << 31))));
4999     CV.push_back(ConstantFP::get(APFloat(APInt(32, 0))));
5000     CV.push_back(ConstantFP::get(APFloat(APInt(32, 0))));
5001     CV.push_back(ConstantFP::get(APFloat(APInt(32, 0))));
5002   }
5003   Constant *C = ConstantVector::get(CV);
5004   SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
5005   SDValue Mask1 = DAG.getLoad(SrcVT, dl, DAG.getEntryNode(), CPIdx,
5006                                 PseudoSourceValue::getConstantPool(), 0,
5007                                 false, 16);
5008   SDValue SignBit = DAG.getNode(X86ISD::FAND, dl, SrcVT, Op1, Mask1);
5009
5010   // Shift sign bit right or left if the two operands have different types.
5011   if (SrcVT.bitsGT(VT)) {
5012     // Op0 is MVT::f32, Op1 is MVT::f64.
5013     SignBit = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2f64, SignBit);
5014     SignBit = DAG.getNode(X86ISD::FSRL, dl, MVT::v2f64, SignBit,
5015                           DAG.getConstant(32, MVT::i32));
5016     SignBit = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v4f32, SignBit);
5017     SignBit = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f32, SignBit,
5018                           DAG.getIntPtrConstant(0));
5019   }
5020
5021   // Clear first operand sign bit.
5022   CV.clear();
5023   if (VT == MVT::f64) {
5024     CV.push_back(ConstantFP::get(APFloat(APInt(64, ~(1ULL << 63)))));
5025     CV.push_back(ConstantFP::get(APFloat(APInt(64, 0))));
5026   } else {
5027     CV.push_back(ConstantFP::get(APFloat(APInt(32, ~(1U << 31)))));
5028     CV.push_back(ConstantFP::get(APFloat(APInt(32, 0))));
5029     CV.push_back(ConstantFP::get(APFloat(APInt(32, 0))));
5030     CV.push_back(ConstantFP::get(APFloat(APInt(32, 0))));
5031   }
5032   C = ConstantVector::get(CV);
5033   CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
5034   SDValue Mask2 = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
5035                                 PseudoSourceValue::getConstantPool(), 0,
5036                                 false, 16);
5037   SDValue Val = DAG.getNode(X86ISD::FAND, dl, VT, Op0, Mask2);
5038
5039   // Or the value with the sign bit.
5040   return DAG.getNode(X86ISD::FOR, dl, VT, Val, SignBit);
5041 }
5042
5043 /// Emit nodes that will be selected as "test Op0,Op0", or something
5044 /// equivalent.
5045 SDValue X86TargetLowering::EmitTest(SDValue Op, unsigned X86CC,
5046                                     SelectionDAG &DAG) {
5047   DebugLoc dl = Op.getDebugLoc();
5048
5049   // CF and OF aren't always set the way we want. Determine which
5050   // of these we need.
5051   bool NeedCF = false;
5052   bool NeedOF = false;
5053   switch (X86CC) {
5054   case X86::COND_A: case X86::COND_AE:
5055   case X86::COND_B: case X86::COND_BE:
5056     NeedCF = true;
5057     break;
5058   case X86::COND_G: case X86::COND_GE:
5059   case X86::COND_L: case X86::COND_LE:
5060   case X86::COND_O: case X86::COND_NO:
5061     NeedOF = true;
5062     break;
5063   default: break;
5064   }
5065
5066   // See if we can use the EFLAGS value from the operand instead of
5067   // doing a separate TEST. TEST always sets OF and CF to 0, so unless
5068   // we prove that the arithmetic won't overflow, we can't use OF or CF.
5069   if (Op.getResNo() == 0 && !NeedOF && !NeedCF) {
5070     unsigned Opcode = 0;
5071     unsigned NumOperands = 0;
5072     switch (Op.getNode()->getOpcode()) {
5073     case ISD::ADD:
5074       // Due to an isel shortcoming, be conservative if this add is likely to
5075       // be selected as part of a load-modify-store instruction. When the root
5076       // node in a match is a store, isel doesn't know how to remap non-chain
5077       // non-flag uses of other nodes in the match, such as the ADD in this
5078       // case. This leads to the ADD being left around and reselected, with
5079       // the result being two adds in the output.
5080       for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
5081            UE = Op.getNode()->use_end(); UI != UE; ++UI)
5082         if (UI->getOpcode() == ISD::STORE)
5083           goto default_case;
5084       if (ConstantSDNode *C =
5085             dyn_cast<ConstantSDNode>(Op.getNode()->getOperand(1))) {
5086         // An add of one will be selected as an INC.
5087         if (C->getAPIntValue() == 1) {
5088           Opcode = X86ISD::INC;
5089           NumOperands = 1;
5090           break;
5091         }
5092         // An add of negative one (subtract of one) will be selected as a DEC.
5093         if (C->getAPIntValue().isAllOnesValue()) {
5094           Opcode = X86ISD::DEC;
5095           NumOperands = 1;
5096           break;
5097         }
5098       }
5099       // Otherwise use a regular EFLAGS-setting add.
5100       Opcode = X86ISD::ADD;
5101       NumOperands = 2;
5102       break;
5103     case ISD::SUB:
5104       // Due to the ISEL shortcoming noted above, be conservative if this sub is
5105       // likely to be selected as part of a load-modify-store instruction.
5106       for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
5107            UE = Op.getNode()->use_end(); UI != UE; ++UI)
5108         if (UI->getOpcode() == ISD::STORE)
5109           goto default_case;
5110       // Otherwise use a regular EFLAGS-setting sub.
5111       Opcode = X86ISD::SUB;
5112       NumOperands = 2;
5113       break;
5114     case X86ISD::ADD:
5115     case X86ISD::SUB:
5116     case X86ISD::INC:
5117     case X86ISD::DEC:
5118       return SDValue(Op.getNode(), 1);
5119     default:
5120     default_case:
5121       break;
5122     }
5123     if (Opcode != 0) {
5124       SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::i32);
5125       SmallVector<SDValue, 4> Ops;
5126       for (unsigned i = 0; i != NumOperands; ++i)
5127         Ops.push_back(Op.getOperand(i));
5128       SDValue New = DAG.getNode(Opcode, dl, VTs, &Ops[0], NumOperands);
5129       DAG.ReplaceAllUsesWith(Op, New);
5130       return SDValue(New.getNode(), 1);
5131     }
5132   }
5133
5134   // Otherwise just emit a CMP with 0, which is the TEST pattern.
5135   return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op,
5136                      DAG.getConstant(0, Op.getValueType()));
5137 }
5138
5139 /// Emit nodes that will be selected as "cmp Op0,Op1", or something
5140 /// equivalent.
5141 SDValue X86TargetLowering::EmitCmp(SDValue Op0, SDValue Op1, unsigned X86CC,
5142                                    SelectionDAG &DAG) {
5143   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op1))
5144     if (C->getAPIntValue() == 0)
5145       return EmitTest(Op0, X86CC, DAG);
5146
5147   DebugLoc dl = Op0.getDebugLoc();
5148   return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op0, Op1);
5149 }
5150
5151 SDValue X86TargetLowering::LowerSETCC(SDValue Op, SelectionDAG &DAG) {
5152   assert(Op.getValueType() == MVT::i8 && "SetCC type must be 8-bit integer");
5153   SDValue Op0 = Op.getOperand(0);
5154   SDValue Op1 = Op.getOperand(1);
5155   DebugLoc dl = Op.getDebugLoc();
5156   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
5157
5158   // Lower (X & (1 << N)) == 0 to BT(X, N).
5159   // Lower ((X >>u N) & 1) != 0 to BT(X, N).
5160   // Lower ((X >>s N) & 1) != 0 to BT(X, N).
5161   if (Op0.getOpcode() == ISD::AND &&
5162       Op0.hasOneUse() &&
5163       Op1.getOpcode() == ISD::Constant &&
5164       cast<ConstantSDNode>(Op1)->getZExtValue() == 0 &&
5165       (CC == ISD::SETEQ || CC == ISD::SETNE)) {
5166     SDValue LHS, RHS;
5167     if (Op0.getOperand(1).getOpcode() == ISD::SHL) {
5168       if (ConstantSDNode *Op010C =
5169             dyn_cast<ConstantSDNode>(Op0.getOperand(1).getOperand(0)))
5170         if (Op010C->getZExtValue() == 1) {
5171           LHS = Op0.getOperand(0);
5172           RHS = Op0.getOperand(1).getOperand(1);
5173         }
5174     } else if (Op0.getOperand(0).getOpcode() == ISD::SHL) {
5175       if (ConstantSDNode *Op000C =
5176             dyn_cast<ConstantSDNode>(Op0.getOperand(0).getOperand(0)))
5177         if (Op000C->getZExtValue() == 1) {
5178           LHS = Op0.getOperand(1);
5179           RHS = Op0.getOperand(0).getOperand(1);
5180         }
5181     } else if (Op0.getOperand(1).getOpcode() == ISD::Constant) {
5182       ConstantSDNode *AndRHS = cast<ConstantSDNode>(Op0.getOperand(1));
5183       SDValue AndLHS = Op0.getOperand(0);
5184       if (AndRHS->getZExtValue() == 1 && AndLHS.getOpcode() == ISD::SRL) {
5185         LHS = AndLHS.getOperand(0);
5186         RHS = AndLHS.getOperand(1);
5187       }
5188     }
5189
5190     if (LHS.getNode()) {
5191       // If LHS is i8, promote it to i16 with any_extend.  There is no i8 BT
5192       // instruction.  Since the shift amount is in-range-or-undefined, we know
5193       // that doing a bittest on the i16 value is ok.  We extend to i32 because
5194       // the encoding for the i16 version is larger than the i32 version.
5195       if (LHS.getValueType() == MVT::i8)
5196         LHS = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, LHS);
5197
5198       // If the operand types disagree, extend the shift amount to match.  Since
5199       // BT ignores high bits (like shifts) we can use anyextend.
5200       if (LHS.getValueType() != RHS.getValueType())
5201         RHS = DAG.getNode(ISD::ANY_EXTEND, dl, LHS.getValueType(), RHS);
5202
5203       SDValue BT = DAG.getNode(X86ISD::BT, dl, MVT::i32, LHS, RHS);
5204       unsigned Cond = CC == ISD::SETEQ ? X86::COND_AE : X86::COND_B;
5205       return DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
5206                          DAG.getConstant(Cond, MVT::i8), BT);
5207     }
5208   }
5209
5210   bool isFP = Op.getOperand(1).getValueType().isFloatingPoint();
5211   unsigned X86CC = TranslateX86CC(CC, isFP, Op0, Op1, DAG);
5212
5213   SDValue Cond = EmitCmp(Op0, Op1, X86CC, DAG);
5214   return DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
5215                      DAG.getConstant(X86CC, MVT::i8), Cond);
5216 }
5217
5218 SDValue X86TargetLowering::LowerVSETCC(SDValue Op, SelectionDAG &DAG) {
5219   SDValue Cond;
5220   SDValue Op0 = Op.getOperand(0);
5221   SDValue Op1 = Op.getOperand(1);
5222   SDValue CC = Op.getOperand(2);
5223   MVT VT = Op.getValueType();
5224   ISD::CondCode SetCCOpcode = cast<CondCodeSDNode>(CC)->get();
5225   bool isFP = Op.getOperand(1).getValueType().isFloatingPoint();
5226   DebugLoc dl = Op.getDebugLoc();
5227
5228   if (isFP) {
5229     unsigned SSECC = 8;
5230     MVT VT0 = Op0.getValueType();
5231     assert(VT0 == MVT::v4f32 || VT0 == MVT::v2f64);
5232     unsigned Opc = VT0 == MVT::v4f32 ? X86ISD::CMPPS : X86ISD::CMPPD;
5233     bool Swap = false;
5234
5235     switch (SetCCOpcode) {
5236     default: break;
5237     case ISD::SETOEQ:
5238     case ISD::SETEQ:  SSECC = 0; break;
5239     case ISD::SETOGT:
5240     case ISD::SETGT: Swap = true; // Fallthrough
5241     case ISD::SETLT:
5242     case ISD::SETOLT: SSECC = 1; break;
5243     case ISD::SETOGE:
5244     case ISD::SETGE: Swap = true; // Fallthrough
5245     case ISD::SETLE:
5246     case ISD::SETOLE: SSECC = 2; break;
5247     case ISD::SETUO:  SSECC = 3; break;
5248     case ISD::SETUNE:
5249     case ISD::SETNE:  SSECC = 4; break;
5250     case ISD::SETULE: Swap = true;
5251     case ISD::SETUGE: SSECC = 5; break;
5252     case ISD::SETULT: Swap = true;
5253     case ISD::SETUGT: SSECC = 6; break;
5254     case ISD::SETO:   SSECC = 7; break;
5255     }
5256     if (Swap)
5257       std::swap(Op0, Op1);
5258
5259     // In the two special cases we can't handle, emit two comparisons.
5260     if (SSECC == 8) {
5261       if (SetCCOpcode == ISD::SETUEQ) {
5262         SDValue UNORD, EQ;
5263         UNORD = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(3, MVT::i8));
5264         EQ = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(0, MVT::i8));
5265         return DAG.getNode(ISD::OR, dl, VT, UNORD, EQ);
5266       }
5267       else if (SetCCOpcode == ISD::SETONE) {
5268         SDValue ORD, NEQ;
5269         ORD = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(7, MVT::i8));
5270         NEQ = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(4, MVT::i8));
5271         return DAG.getNode(ISD::AND, dl, VT, ORD, NEQ);
5272       }
5273       assert(0 && "Illegal FP comparison");
5274     }
5275     // Handle all other FP comparisons here.
5276     return DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(SSECC, MVT::i8));
5277   }
5278
5279   // We are handling one of the integer comparisons here.  Since SSE only has
5280   // GT and EQ comparisons for integer, swapping operands and multiple
5281   // operations may be required for some comparisons.
5282   unsigned Opc = 0, EQOpc = 0, GTOpc = 0;
5283   bool Swap = false, Invert = false, FlipSigns = false;
5284
5285   switch (VT.getSimpleVT()) {
5286   default: break;
5287   case MVT::v16i8: EQOpc = X86ISD::PCMPEQB; GTOpc = X86ISD::PCMPGTB; break;
5288   case MVT::v8i16: EQOpc = X86ISD::PCMPEQW; GTOpc = X86ISD::PCMPGTW; break;
5289   case MVT::v4i32: EQOpc = X86ISD::PCMPEQD; GTOpc = X86ISD::PCMPGTD; break;
5290   case MVT::v2i64: EQOpc = X86ISD::PCMPEQQ; GTOpc = X86ISD::PCMPGTQ; break;
5291   }
5292
5293   switch (SetCCOpcode) {
5294   default: break;
5295   case ISD::SETNE:  Invert = true;
5296   case ISD::SETEQ:  Opc = EQOpc; break;
5297   case ISD::SETLT:  Swap = true;
5298   case ISD::SETGT:  Opc = GTOpc; break;
5299   case ISD::SETGE:  Swap = true;
5300   case ISD::SETLE:  Opc = GTOpc; Invert = true; break;
5301   case ISD::SETULT: Swap = true;
5302   case ISD::SETUGT: Opc = GTOpc; FlipSigns = true; break;
5303   case ISD::SETUGE: Swap = true;
5304   case ISD::SETULE: Opc = GTOpc; FlipSigns = true; Invert = true; break;
5305   }
5306   if (Swap)
5307     std::swap(Op0, Op1);
5308
5309   // Since SSE has no unsigned integer comparisons, we need to flip  the sign
5310   // bits of the inputs before performing those operations.
5311   if (FlipSigns) {
5312     MVT EltVT = VT.getVectorElementType();
5313     SDValue SignBit = DAG.getConstant(APInt::getSignBit(EltVT.getSizeInBits()),
5314                                       EltVT);
5315     std::vector<SDValue> SignBits(VT.getVectorNumElements(), SignBit);
5316     SDValue SignVec = DAG.getNode(ISD::BUILD_VECTOR, dl, VT, &SignBits[0],
5317                                     SignBits.size());
5318     Op0 = DAG.getNode(ISD::XOR, dl, VT, Op0, SignVec);
5319     Op1 = DAG.getNode(ISD::XOR, dl, VT, Op1, SignVec);
5320   }
5321
5322   SDValue Result = DAG.getNode(Opc, dl, VT, Op0, Op1);
5323
5324   // If the logical-not of the result is required, perform that now.
5325   if (Invert)
5326     Result = DAG.getNOT(dl, Result, VT);
5327
5328   return Result;
5329 }
5330
5331 // isX86LogicalCmp - Return true if opcode is a X86 logical comparison.
5332 static bool isX86LogicalCmp(SDValue Op) {
5333   unsigned Opc = Op.getNode()->getOpcode();
5334   if (Opc == X86ISD::CMP || Opc == X86ISD::COMI || Opc == X86ISD::UCOMI)
5335     return true;
5336   if (Op.getResNo() == 1 &&
5337       (Opc == X86ISD::ADD ||
5338        Opc == X86ISD::SUB ||
5339        Opc == X86ISD::SMUL ||
5340        Opc == X86ISD::UMUL ||
5341        Opc == X86ISD::INC ||
5342        Opc == X86ISD::DEC))
5343     return true;
5344
5345   return false;
5346 }
5347
5348 SDValue X86TargetLowering::LowerSELECT(SDValue Op, SelectionDAG &DAG) {
5349   bool addTest = true;
5350   SDValue Cond  = Op.getOperand(0);
5351   DebugLoc dl = Op.getDebugLoc();
5352   SDValue CC;
5353
5354   if (Cond.getOpcode() == ISD::SETCC)
5355     Cond = LowerSETCC(Cond, DAG);
5356
5357   // If condition flag is set by a X86ISD::CMP, then use it as the condition
5358   // setting operand in place of the X86ISD::SETCC.
5359   if (Cond.getOpcode() == X86ISD::SETCC) {
5360     CC = Cond.getOperand(0);
5361
5362     SDValue Cmp = Cond.getOperand(1);
5363     unsigned Opc = Cmp.getOpcode();
5364     MVT VT = Op.getValueType();
5365
5366     bool IllegalFPCMov = false;
5367     if (VT.isFloatingPoint() && !VT.isVector() &&
5368         !isScalarFPTypeInSSEReg(VT))  // FPStack?
5369       IllegalFPCMov = !hasFPCMov(cast<ConstantSDNode>(CC)->getSExtValue());
5370
5371     if ((isX86LogicalCmp(Cmp) && !IllegalFPCMov) ||
5372         Opc == X86ISD::BT) { // FIXME
5373       Cond = Cmp;
5374       addTest = false;
5375     }
5376   }
5377
5378   if (addTest) {
5379     CC = DAG.getConstant(X86::COND_NE, MVT::i8);
5380     Cond = EmitTest(Cond, X86::COND_NE, DAG);
5381   }
5382
5383   SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::Flag);
5384   SmallVector<SDValue, 4> Ops;
5385   // X86ISD::CMOV means set the result (which is operand 1) to the RHS if
5386   // condition is true.
5387   Ops.push_back(Op.getOperand(2));
5388   Ops.push_back(Op.getOperand(1));
5389   Ops.push_back(CC);
5390   Ops.push_back(Cond);
5391   return DAG.getNode(X86ISD::CMOV, dl, VTs, &Ops[0], Ops.size());
5392 }
5393
5394 // isAndOrOfSingleUseSetCCs - Return true if node is an ISD::AND or
5395 // ISD::OR of two X86ISD::SETCC nodes each of which has no other use apart
5396 // from the AND / OR.
5397 static bool isAndOrOfSetCCs(SDValue Op, unsigned &Opc) {
5398   Opc = Op.getOpcode();
5399   if (Opc != ISD::OR && Opc != ISD::AND)
5400     return false;
5401   return (Op.getOperand(0).getOpcode() == X86ISD::SETCC &&
5402           Op.getOperand(0).hasOneUse() &&
5403           Op.getOperand(1).getOpcode() == X86ISD::SETCC &&
5404           Op.getOperand(1).hasOneUse());
5405 }
5406
5407 // isXor1OfSetCC - Return true if node is an ISD::XOR of a X86ISD::SETCC and
5408 // 1 and that the SETCC node has a single use.
5409 static bool isXor1OfSetCC(SDValue Op) {
5410   if (Op.getOpcode() != ISD::XOR)
5411     return false;
5412   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(Op.getOperand(1));
5413   if (N1C && N1C->getAPIntValue() == 1) {
5414     return Op.getOperand(0).getOpcode() == X86ISD::SETCC &&
5415       Op.getOperand(0).hasOneUse();
5416   }
5417   return false;
5418 }
5419
5420 SDValue X86TargetLowering::LowerBRCOND(SDValue Op, SelectionDAG &DAG) {
5421   bool addTest = true;
5422   SDValue Chain = Op.getOperand(0);
5423   SDValue Cond  = Op.getOperand(1);
5424   SDValue Dest  = Op.getOperand(2);
5425   DebugLoc dl = Op.getDebugLoc();
5426   SDValue CC;
5427
5428   if (Cond.getOpcode() == ISD::SETCC)
5429     Cond = LowerSETCC(Cond, DAG);
5430 #if 0
5431   // FIXME: LowerXALUO doesn't handle these!!
5432   else if (Cond.getOpcode() == X86ISD::ADD  ||
5433            Cond.getOpcode() == X86ISD::SUB  ||
5434            Cond.getOpcode() == X86ISD::SMUL ||
5435            Cond.getOpcode() == X86ISD::UMUL)
5436     Cond = LowerXALUO(Cond, DAG);
5437 #endif
5438
5439   // If condition flag is set by a X86ISD::CMP, then use it as the condition
5440   // setting operand in place of the X86ISD::SETCC.
5441   if (Cond.getOpcode() == X86ISD::SETCC) {
5442     CC = Cond.getOperand(0);
5443
5444     SDValue Cmp = Cond.getOperand(1);
5445     unsigned Opc = Cmp.getOpcode();
5446     // FIXME: WHY THE SPECIAL CASING OF LogicalCmp??
5447     if (isX86LogicalCmp(Cmp) || Opc == X86ISD::BT) {
5448       Cond = Cmp;
5449       addTest = false;
5450     } else {
5451       switch (cast<ConstantSDNode>(CC)->getZExtValue()) {
5452       default: break;
5453       case X86::COND_O:
5454       case X86::COND_B:
5455         // These can only come from an arithmetic instruction with overflow,
5456         // e.g. SADDO, UADDO.
5457         Cond = Cond.getNode()->getOperand(1);
5458         addTest = false;
5459         break;
5460       }
5461     }
5462   } else {
5463     unsigned CondOpc;
5464     if (Cond.hasOneUse() && isAndOrOfSetCCs(Cond, CondOpc)) {
5465       SDValue Cmp = Cond.getOperand(0).getOperand(1);
5466       if (CondOpc == ISD::OR) {
5467         // Also, recognize the pattern generated by an FCMP_UNE. We can emit
5468         // two branches instead of an explicit OR instruction with a
5469         // separate test.
5470         if (Cmp == Cond.getOperand(1).getOperand(1) &&
5471             isX86LogicalCmp(Cmp)) {
5472           CC = Cond.getOperand(0).getOperand(0);
5473           Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
5474                               Chain, Dest, CC, Cmp);
5475           CC = Cond.getOperand(1).getOperand(0);
5476           Cond = Cmp;
5477           addTest = false;
5478         }
5479       } else { // ISD::AND
5480         // Also, recognize the pattern generated by an FCMP_OEQ. We can emit
5481         // two branches instead of an explicit AND instruction with a
5482         // separate test. However, we only do this if this block doesn't
5483         // have a fall-through edge, because this requires an explicit
5484         // jmp when the condition is false.
5485         if (Cmp == Cond.getOperand(1).getOperand(1) &&
5486             isX86LogicalCmp(Cmp) &&
5487             Op.getNode()->hasOneUse()) {
5488           X86::CondCode CCode =
5489             (X86::CondCode)Cond.getOperand(0).getConstantOperandVal(0);
5490           CCode = X86::GetOppositeBranchCondition(CCode);
5491           CC = DAG.getConstant(CCode, MVT::i8);
5492           SDValue User = SDValue(*Op.getNode()->use_begin(), 0);
5493           // Look for an unconditional branch following this conditional branch.
5494           // We need this because we need to reverse the successors in order
5495           // to implement FCMP_OEQ.
5496           if (User.getOpcode() == ISD::BR) {
5497             SDValue FalseBB = User.getOperand(1);
5498             SDValue NewBR =
5499               DAG.UpdateNodeOperands(User, User.getOperand(0), Dest);
5500             assert(NewBR == User);
5501             Dest = FalseBB;
5502
5503             Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
5504                                 Chain, Dest, CC, Cmp);
5505             X86::CondCode CCode =
5506               (X86::CondCode)Cond.getOperand(1).getConstantOperandVal(0);
5507             CCode = X86::GetOppositeBranchCondition(CCode);
5508             CC = DAG.getConstant(CCode, MVT::i8);
5509             Cond = Cmp;
5510             addTest = false;
5511           }
5512         }
5513       }
5514     } else if (Cond.hasOneUse() && isXor1OfSetCC(Cond)) {
5515       // Recognize for xorb (setcc), 1 patterns. The xor inverts the condition.
5516       // It should be transformed during dag combiner except when the condition
5517       // is set by a arithmetics with overflow node.
5518       X86::CondCode CCode =
5519         (X86::CondCode)Cond.getOperand(0).getConstantOperandVal(0);
5520       CCode = X86::GetOppositeBranchCondition(CCode);
5521       CC = DAG.getConstant(CCode, MVT::i8);
5522       Cond = Cond.getOperand(0).getOperand(1);
5523       addTest = false;
5524     }
5525   }
5526
5527   if (addTest) {
5528     CC = DAG.getConstant(X86::COND_NE, MVT::i8);
5529     Cond = EmitTest(Cond, X86::COND_NE, DAG);
5530   }
5531   return DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
5532                      Chain, Dest, CC, Cond);
5533 }
5534
5535
5536 // Lower dynamic stack allocation to _alloca call for Cygwin/Mingw targets.
5537 // Calls to _alloca is needed to probe the stack when allocating more than 4k
5538 // bytes in one go. Touching the stack at 4K increments is necessary to ensure
5539 // that the guard pages used by the OS virtual memory manager are allocated in
5540 // correct sequence.
5541 SDValue
5542 X86TargetLowering::LowerDYNAMIC_STACKALLOC(SDValue Op,
5543                                            SelectionDAG &DAG) {
5544   assert(Subtarget->isTargetCygMing() &&
5545          "This should be used only on Cygwin/Mingw targets");
5546   DebugLoc dl = Op.getDebugLoc();
5547
5548   // Get the inputs.
5549   SDValue Chain = Op.getOperand(0);
5550   SDValue Size  = Op.getOperand(1);
5551   // FIXME: Ensure alignment here
5552
5553   SDValue Flag;
5554
5555   MVT IntPtr = getPointerTy();
5556   MVT SPTy = Subtarget->is64Bit() ? MVT::i64 : MVT::i32;
5557
5558   Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(0, true));
5559
5560   Chain = DAG.getCopyToReg(Chain, dl, X86::EAX, Size, Flag);
5561   Flag = Chain.getValue(1);
5562
5563   SDVTList  NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
5564   SDValue Ops[] = { Chain,
5565                       DAG.getTargetExternalSymbol("_alloca", IntPtr),
5566                       DAG.getRegister(X86::EAX, IntPtr),
5567                       DAG.getRegister(X86StackPtr, SPTy),
5568                       Flag };
5569   Chain = DAG.getNode(X86ISD::CALL, dl, NodeTys, Ops, 5);
5570   Flag = Chain.getValue(1);
5571
5572   Chain = DAG.getCALLSEQ_END(Chain,
5573                              DAG.getIntPtrConstant(0, true),
5574                              DAG.getIntPtrConstant(0, true),
5575                              Flag);
5576
5577   Chain = DAG.getCopyFromReg(Chain, dl, X86StackPtr, SPTy).getValue(1);
5578
5579   SDValue Ops1[2] = { Chain.getValue(0), Chain };
5580   return DAG.getMergeValues(Ops1, 2, dl);
5581 }
5582
5583 SDValue
5584 X86TargetLowering::EmitTargetCodeForMemset(SelectionDAG &DAG, DebugLoc dl,
5585                                            SDValue Chain,
5586                                            SDValue Dst, SDValue Src,
5587                                            SDValue Size, unsigned Align,
5588                                            const Value *DstSV,
5589                                            uint64_t DstSVOff) {
5590   ConstantSDNode *ConstantSize = dyn_cast<ConstantSDNode>(Size);
5591
5592   // If not DWORD aligned or size is more than the threshold, call the library.
5593   // The libc version is likely to be faster for these cases. It can use the
5594   // address value and run time information about the CPU.
5595   if ((Align & 3) != 0 ||
5596       !ConstantSize ||
5597       ConstantSize->getZExtValue() >
5598         getSubtarget()->getMaxInlineSizeThreshold()) {
5599     SDValue InFlag(0, 0);
5600
5601     // Check to see if there is a specialized entry-point for memory zeroing.
5602     ConstantSDNode *V = dyn_cast<ConstantSDNode>(Src);
5603
5604     if (const char *bzeroEntry =  V &&
5605         V->isNullValue() ? Subtarget->getBZeroEntry() : 0) {
5606       MVT IntPtr = getPointerTy();
5607       const Type *IntPtrTy = TD->getIntPtrType();
5608       TargetLowering::ArgListTy Args;
5609       TargetLowering::ArgListEntry Entry;
5610       Entry.Node = Dst;
5611       Entry.Ty = IntPtrTy;
5612       Args.push_back(Entry);
5613       Entry.Node = Size;
5614       Args.push_back(Entry);
5615       std::pair<SDValue,SDValue> CallResult =
5616         LowerCallTo(Chain, Type::VoidTy, false, false, false, false,
5617                     CallingConv::C, false,
5618                     DAG.getExternalSymbol(bzeroEntry, IntPtr), Args, DAG, dl);
5619       return CallResult.second;
5620     }
5621
5622     // Otherwise have the target-independent code call memset.
5623     return SDValue();
5624   }
5625
5626   uint64_t SizeVal = ConstantSize->getZExtValue();
5627   SDValue InFlag(0, 0);
5628   MVT AVT;
5629   SDValue Count;
5630   ConstantSDNode *ValC = dyn_cast<ConstantSDNode>(Src);
5631   unsigned BytesLeft = 0;
5632   bool TwoRepStos = false;
5633   if (ValC) {
5634     unsigned ValReg;
5635     uint64_t Val = ValC->getZExtValue() & 255;
5636
5637     // If the value is a constant, then we can potentially use larger sets.
5638     switch (Align & 3) {
5639     case 2:   // WORD aligned
5640       AVT = MVT::i16;
5641       ValReg = X86::AX;
5642       Val = (Val << 8) | Val;
5643       break;
5644     case 0:  // DWORD aligned
5645       AVT = MVT::i32;
5646       ValReg = X86::EAX;
5647       Val = (Val << 8)  | Val;
5648       Val = (Val << 16) | Val;
5649       if (Subtarget->is64Bit() && ((Align & 0x7) == 0)) {  // QWORD aligned
5650         AVT = MVT::i64;
5651         ValReg = X86::RAX;
5652         Val = (Val << 32) | Val;
5653       }
5654       break;
5655     default:  // Byte aligned
5656       AVT = MVT::i8;
5657       ValReg = X86::AL;
5658       Count = DAG.getIntPtrConstant(SizeVal);
5659       break;
5660     }
5661
5662     if (AVT.bitsGT(MVT::i8)) {
5663       unsigned UBytes = AVT.getSizeInBits() / 8;
5664       Count = DAG.getIntPtrConstant(SizeVal / UBytes);
5665       BytesLeft = SizeVal % UBytes;
5666     }
5667
5668     Chain  = DAG.getCopyToReg(Chain, dl, ValReg, DAG.getConstant(Val, AVT),
5669                               InFlag);
5670     InFlag = Chain.getValue(1);
5671   } else {
5672     AVT = MVT::i8;
5673     Count  = DAG.getIntPtrConstant(SizeVal);
5674     Chain  = DAG.getCopyToReg(Chain, dl, X86::AL, Src, InFlag);
5675     InFlag = Chain.getValue(1);
5676   }
5677
5678   Chain  = DAG.getCopyToReg(Chain, dl, Subtarget->is64Bit() ? X86::RCX :
5679                                                               X86::ECX,
5680                             Count, InFlag);
5681   InFlag = Chain.getValue(1);
5682   Chain  = DAG.getCopyToReg(Chain, dl, Subtarget->is64Bit() ? X86::RDI :
5683                                                               X86::EDI,
5684                             Dst, InFlag);
5685   InFlag = Chain.getValue(1);
5686
5687   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
5688   SmallVector<SDValue, 8> Ops;
5689   Ops.push_back(Chain);
5690   Ops.push_back(DAG.getValueType(AVT));
5691   Ops.push_back(InFlag);
5692   Chain  = DAG.getNode(X86ISD::REP_STOS, dl, Tys, &Ops[0], Ops.size());
5693
5694   if (TwoRepStos) {
5695     InFlag = Chain.getValue(1);
5696     Count  = Size;
5697     MVT CVT = Count.getValueType();
5698     SDValue Left = DAG.getNode(ISD::AND, dl, CVT, Count,
5699                                DAG.getConstant((AVT == MVT::i64) ? 7 : 3, CVT));
5700     Chain  = DAG.getCopyToReg(Chain, dl, (CVT == MVT::i64) ? X86::RCX :
5701                                                              X86::ECX,
5702                               Left, InFlag);
5703     InFlag = Chain.getValue(1);
5704     Tys = DAG.getVTList(MVT::Other, MVT::Flag);
5705     Ops.clear();
5706     Ops.push_back(Chain);
5707     Ops.push_back(DAG.getValueType(MVT::i8));
5708     Ops.push_back(InFlag);
5709     Chain  = DAG.getNode(X86ISD::REP_STOS, dl, Tys, &Ops[0], Ops.size());
5710   } else if (BytesLeft) {
5711     // Handle the last 1 - 7 bytes.
5712     unsigned Offset = SizeVal - BytesLeft;
5713     MVT AddrVT = Dst.getValueType();
5714     MVT SizeVT = Size.getValueType();
5715
5716     Chain = DAG.getMemset(Chain, dl,
5717                           DAG.getNode(ISD::ADD, dl, AddrVT, Dst,
5718                                       DAG.getConstant(Offset, AddrVT)),
5719                           Src,
5720                           DAG.getConstant(BytesLeft, SizeVT),
5721                           Align, DstSV, DstSVOff + Offset);
5722   }
5723
5724   // TODO: Use a Tokenfactor, as in memcpy, instead of a single chain.
5725   return Chain;
5726 }
5727
5728 SDValue
5729 X86TargetLowering::EmitTargetCodeForMemcpy(SelectionDAG &DAG, DebugLoc dl,
5730                                       SDValue Chain, SDValue Dst, SDValue Src,
5731                                       SDValue Size, unsigned Align,
5732                                       bool AlwaysInline,
5733                                       const Value *DstSV, uint64_t DstSVOff,
5734                                       const Value *SrcSV, uint64_t SrcSVOff) {
5735   // This requires the copy size to be a constant, preferrably
5736   // within a subtarget-specific limit.
5737   ConstantSDNode *ConstantSize = dyn_cast<ConstantSDNode>(Size);
5738   if (!ConstantSize)
5739     return SDValue();
5740   uint64_t SizeVal = ConstantSize->getZExtValue();
5741   if (!AlwaysInline && SizeVal > getSubtarget()->getMaxInlineSizeThreshold())
5742     return SDValue();
5743
5744   /// If not DWORD aligned, call the library.
5745   if ((Align & 3) != 0)
5746     return SDValue();
5747
5748   // DWORD aligned
5749   MVT AVT = MVT::i32;
5750   if (Subtarget->is64Bit() && ((Align & 0x7) == 0))  // QWORD aligned
5751     AVT = MVT::i64;
5752
5753   unsigned UBytes = AVT.getSizeInBits() / 8;
5754   unsigned CountVal = SizeVal / UBytes;
5755   SDValue Count = DAG.getIntPtrConstant(CountVal);
5756   unsigned BytesLeft = SizeVal % UBytes;
5757
5758   SDValue InFlag(0, 0);
5759   Chain  = DAG.getCopyToReg(Chain, dl, Subtarget->is64Bit() ? X86::RCX :
5760                                                               X86::ECX,
5761                             Count, InFlag);
5762   InFlag = Chain.getValue(1);
5763   Chain  = DAG.getCopyToReg(Chain, dl, Subtarget->is64Bit() ? X86::RDI :
5764                                                              X86::EDI,
5765                             Dst, InFlag);
5766   InFlag = Chain.getValue(1);
5767   Chain  = DAG.getCopyToReg(Chain, dl, Subtarget->is64Bit() ? X86::RSI :
5768                                                               X86::ESI,
5769                             Src, InFlag);
5770   InFlag = Chain.getValue(1);
5771
5772   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
5773   SmallVector<SDValue, 8> Ops;
5774   Ops.push_back(Chain);
5775   Ops.push_back(DAG.getValueType(AVT));
5776   Ops.push_back(InFlag);
5777   SDValue RepMovs = DAG.getNode(X86ISD::REP_MOVS, dl, Tys, &Ops[0], Ops.size());
5778
5779   SmallVector<SDValue, 4> Results;
5780   Results.push_back(RepMovs);
5781   if (BytesLeft) {
5782     // Handle the last 1 - 7 bytes.
5783     unsigned Offset = SizeVal - BytesLeft;
5784     MVT DstVT = Dst.getValueType();
5785     MVT SrcVT = Src.getValueType();
5786     MVT SizeVT = Size.getValueType();
5787     Results.push_back(DAG.getMemcpy(Chain, dl,
5788                                     DAG.getNode(ISD::ADD, dl, DstVT, Dst,
5789                                                 DAG.getConstant(Offset, DstVT)),
5790                                     DAG.getNode(ISD::ADD, dl, SrcVT, Src,
5791                                                 DAG.getConstant(Offset, SrcVT)),
5792                                     DAG.getConstant(BytesLeft, SizeVT),
5793                                     Align, AlwaysInline,
5794                                     DstSV, DstSVOff + Offset,
5795                                     SrcSV, SrcSVOff + Offset));
5796   }
5797
5798   return DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
5799                      &Results[0], Results.size());
5800 }
5801
5802 SDValue X86TargetLowering::LowerVASTART(SDValue Op, SelectionDAG &DAG) {
5803   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
5804   DebugLoc dl = Op.getDebugLoc();
5805
5806   if (!Subtarget->is64Bit()) {
5807     // vastart just stores the address of the VarArgsFrameIndex slot into the
5808     // memory location argument.
5809     SDValue FR = DAG.getFrameIndex(VarArgsFrameIndex, getPointerTy());
5810     return DAG.getStore(Op.getOperand(0), dl, FR, Op.getOperand(1), SV, 0);
5811   }
5812
5813   // __va_list_tag:
5814   //   gp_offset         (0 - 6 * 8)
5815   //   fp_offset         (48 - 48 + 8 * 16)
5816   //   overflow_arg_area (point to parameters coming in memory).
5817   //   reg_save_area
5818   SmallVector<SDValue, 8> MemOps;
5819   SDValue FIN = Op.getOperand(1);
5820   // Store gp_offset
5821   SDValue Store = DAG.getStore(Op.getOperand(0), dl,
5822                                  DAG.getConstant(VarArgsGPOffset, MVT::i32),
5823                                  FIN, SV, 0);
5824   MemOps.push_back(Store);
5825
5826   // Store fp_offset
5827   FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(),
5828                     FIN, DAG.getIntPtrConstant(4));
5829   Store = DAG.getStore(Op.getOperand(0), dl,
5830                        DAG.getConstant(VarArgsFPOffset, MVT::i32),
5831                        FIN, SV, 0);
5832   MemOps.push_back(Store);
5833
5834   // Store ptr to overflow_arg_area
5835   FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(),
5836                     FIN, DAG.getIntPtrConstant(4));
5837   SDValue OVFIN = DAG.getFrameIndex(VarArgsFrameIndex, getPointerTy());
5838   Store = DAG.getStore(Op.getOperand(0), dl, OVFIN, FIN, SV, 0);
5839   MemOps.push_back(Store);
5840
5841   // Store ptr to reg_save_area.
5842   FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(),
5843                     FIN, DAG.getIntPtrConstant(8));
5844   SDValue RSFIN = DAG.getFrameIndex(RegSaveFrameIndex, getPointerTy());
5845   Store = DAG.getStore(Op.getOperand(0), dl, RSFIN, FIN, SV, 0);
5846   MemOps.push_back(Store);
5847   return DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
5848                      &MemOps[0], MemOps.size());
5849 }
5850
5851 SDValue X86TargetLowering::LowerVAARG(SDValue Op, SelectionDAG &DAG) {
5852   // X86-64 va_list is a struct { i32, i32, i8*, i8* }.
5853   assert(Subtarget->is64Bit() && "This code only handles 64-bit va_arg!");
5854   SDValue Chain = Op.getOperand(0);
5855   SDValue SrcPtr = Op.getOperand(1);
5856   SDValue SrcSV = Op.getOperand(2);
5857
5858   assert(0 && "VAArgInst is not yet implemented for x86-64!");
5859   abort();
5860   return SDValue();
5861 }
5862
5863 SDValue X86TargetLowering::LowerVACOPY(SDValue Op, SelectionDAG &DAG) {
5864   // X86-64 va_list is a struct { i32, i32, i8*, i8* }.
5865   assert(Subtarget->is64Bit() && "This code only handles 64-bit va_copy!");
5866   SDValue Chain = Op.getOperand(0);
5867   SDValue DstPtr = Op.getOperand(1);
5868   SDValue SrcPtr = Op.getOperand(2);
5869   const Value *DstSV = cast<SrcValueSDNode>(Op.getOperand(3))->getValue();
5870   const Value *SrcSV = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
5871   DebugLoc dl = Op.getDebugLoc();
5872
5873   return DAG.getMemcpy(Chain, dl, DstPtr, SrcPtr,
5874                        DAG.getIntPtrConstant(24), 8, false,
5875                        DstSV, 0, SrcSV, 0);
5876 }
5877
5878 SDValue
5879 X86TargetLowering::LowerINTRINSIC_WO_CHAIN(SDValue Op, SelectionDAG &DAG) {
5880   DebugLoc dl = Op.getDebugLoc();
5881   unsigned IntNo = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
5882   switch (IntNo) {
5883   default: return SDValue();    // Don't custom lower most intrinsics.
5884   // Comparison intrinsics.
5885   case Intrinsic::x86_sse_comieq_ss:
5886   case Intrinsic::x86_sse_comilt_ss:
5887   case Intrinsic::x86_sse_comile_ss:
5888   case Intrinsic::x86_sse_comigt_ss:
5889   case Intrinsic::x86_sse_comige_ss:
5890   case Intrinsic::x86_sse_comineq_ss:
5891   case Intrinsic::x86_sse_ucomieq_ss:
5892   case Intrinsic::x86_sse_ucomilt_ss:
5893   case Intrinsic::x86_sse_ucomile_ss:
5894   case Intrinsic::x86_sse_ucomigt_ss:
5895   case Intrinsic::x86_sse_ucomige_ss:
5896   case Intrinsic::x86_sse_ucomineq_ss:
5897   case Intrinsic::x86_sse2_comieq_sd:
5898   case Intrinsic::x86_sse2_comilt_sd:
5899   case Intrinsic::x86_sse2_comile_sd:
5900   case Intrinsic::x86_sse2_comigt_sd:
5901   case Intrinsic::x86_sse2_comige_sd:
5902   case Intrinsic::x86_sse2_comineq_sd:
5903   case Intrinsic::x86_sse2_ucomieq_sd:
5904   case Intrinsic::x86_sse2_ucomilt_sd:
5905   case Intrinsic::x86_sse2_ucomile_sd:
5906   case Intrinsic::x86_sse2_ucomigt_sd:
5907   case Intrinsic::x86_sse2_ucomige_sd:
5908   case Intrinsic::x86_sse2_ucomineq_sd: {
5909     unsigned Opc = 0;
5910     ISD::CondCode CC = ISD::SETCC_INVALID;
5911     switch (IntNo) {
5912     default: break;
5913     case Intrinsic::x86_sse_comieq_ss:
5914     case Intrinsic::x86_sse2_comieq_sd:
5915       Opc = X86ISD::COMI;
5916       CC = ISD::SETEQ;
5917       break;
5918     case Intrinsic::x86_sse_comilt_ss:
5919     case Intrinsic::x86_sse2_comilt_sd:
5920       Opc = X86ISD::COMI;
5921       CC = ISD::SETLT;
5922       break;
5923     case Intrinsic::x86_sse_comile_ss:
5924     case Intrinsic::x86_sse2_comile_sd:
5925       Opc = X86ISD::COMI;
5926       CC = ISD::SETLE;
5927       break;
5928     case Intrinsic::x86_sse_comigt_ss:
5929     case Intrinsic::x86_sse2_comigt_sd:
5930       Opc = X86ISD::COMI;
5931       CC = ISD::SETGT;
5932       break;
5933     case Intrinsic::x86_sse_comige_ss:
5934     case Intrinsic::x86_sse2_comige_sd:
5935       Opc = X86ISD::COMI;
5936       CC = ISD::SETGE;
5937       break;
5938     case Intrinsic::x86_sse_comineq_ss:
5939     case Intrinsic::x86_sse2_comineq_sd:
5940       Opc = X86ISD::COMI;
5941       CC = ISD::SETNE;
5942       break;
5943     case Intrinsic::x86_sse_ucomieq_ss:
5944     case Intrinsic::x86_sse2_ucomieq_sd:
5945       Opc = X86ISD::UCOMI;
5946       CC = ISD::SETEQ;
5947       break;
5948     case Intrinsic::x86_sse_ucomilt_ss:
5949     case Intrinsic::x86_sse2_ucomilt_sd:
5950       Opc = X86ISD::UCOMI;
5951       CC = ISD::SETLT;
5952       break;
5953     case Intrinsic::x86_sse_ucomile_ss:
5954     case Intrinsic::x86_sse2_ucomile_sd:
5955       Opc = X86ISD::UCOMI;
5956       CC = ISD::SETLE;
5957       break;
5958     case Intrinsic::x86_sse_ucomigt_ss:
5959     case Intrinsic::x86_sse2_ucomigt_sd:
5960       Opc = X86ISD::UCOMI;
5961       CC = ISD::SETGT;
5962       break;
5963     case Intrinsic::x86_sse_ucomige_ss:
5964     case Intrinsic::x86_sse2_ucomige_sd:
5965       Opc = X86ISD::UCOMI;
5966       CC = ISD::SETGE;
5967       break;
5968     case Intrinsic::x86_sse_ucomineq_ss:
5969     case Intrinsic::x86_sse2_ucomineq_sd:
5970       Opc = X86ISD::UCOMI;
5971       CC = ISD::SETNE;
5972       break;
5973     }
5974
5975     SDValue LHS = Op.getOperand(1);
5976     SDValue RHS = Op.getOperand(2);
5977     unsigned X86CC = TranslateX86CC(CC, true, LHS, RHS, DAG);
5978     SDValue Cond = DAG.getNode(Opc, dl, MVT::i32, LHS, RHS);
5979     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
5980                                 DAG.getConstant(X86CC, MVT::i8), Cond);
5981     return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
5982   }
5983
5984   // Fix vector shift instructions where the last operand is a non-immediate
5985   // i32 value.
5986   case Intrinsic::x86_sse2_pslli_w:
5987   case Intrinsic::x86_sse2_pslli_d:
5988   case Intrinsic::x86_sse2_pslli_q:
5989   case Intrinsic::x86_sse2_psrli_w:
5990   case Intrinsic::x86_sse2_psrli_d:
5991   case Intrinsic::x86_sse2_psrli_q:
5992   case Intrinsic::x86_sse2_psrai_w:
5993   case Intrinsic::x86_sse2_psrai_d:
5994   case Intrinsic::x86_mmx_pslli_w:
5995   case Intrinsic::x86_mmx_pslli_d:
5996   case Intrinsic::x86_mmx_pslli_q:
5997   case Intrinsic::x86_mmx_psrli_w:
5998   case Intrinsic::x86_mmx_psrli_d:
5999   case Intrinsic::x86_mmx_psrli_q:
6000   case Intrinsic::x86_mmx_psrai_w:
6001   case Intrinsic::x86_mmx_psrai_d: {
6002     SDValue ShAmt = Op.getOperand(2);
6003     if (isa<ConstantSDNode>(ShAmt))
6004       return SDValue();
6005
6006     unsigned NewIntNo = 0;
6007     MVT ShAmtVT = MVT::v4i32;
6008     switch (IntNo) {
6009     case Intrinsic::x86_sse2_pslli_w:
6010       NewIntNo = Intrinsic::x86_sse2_psll_w;
6011       break;
6012     case Intrinsic::x86_sse2_pslli_d:
6013       NewIntNo = Intrinsic::x86_sse2_psll_d;
6014       break;
6015     case Intrinsic::x86_sse2_pslli_q:
6016       NewIntNo = Intrinsic::x86_sse2_psll_q;
6017       break;
6018     case Intrinsic::x86_sse2_psrli_w:
6019       NewIntNo = Intrinsic::x86_sse2_psrl_w;
6020       break;
6021     case Intrinsic::x86_sse2_psrli_d:
6022       NewIntNo = Intrinsic::x86_sse2_psrl_d;
6023       break;
6024     case Intrinsic::x86_sse2_psrli_q:
6025       NewIntNo = Intrinsic::x86_sse2_psrl_q;
6026       break;
6027     case Intrinsic::x86_sse2_psrai_w:
6028       NewIntNo = Intrinsic::x86_sse2_psra_w;
6029       break;
6030     case Intrinsic::x86_sse2_psrai_d:
6031       NewIntNo = Intrinsic::x86_sse2_psra_d;
6032       break;
6033     default: {
6034       ShAmtVT = MVT::v2i32;
6035       switch (IntNo) {
6036       case Intrinsic::x86_mmx_pslli_w:
6037         NewIntNo = Intrinsic::x86_mmx_psll_w;
6038         break;
6039       case Intrinsic::x86_mmx_pslli_d:
6040         NewIntNo = Intrinsic::x86_mmx_psll_d;
6041         break;
6042       case Intrinsic::x86_mmx_pslli_q:
6043         NewIntNo = Intrinsic::x86_mmx_psll_q;
6044         break;
6045       case Intrinsic::x86_mmx_psrli_w:
6046         NewIntNo = Intrinsic::x86_mmx_psrl_w;
6047         break;
6048       case Intrinsic::x86_mmx_psrli_d:
6049         NewIntNo = Intrinsic::x86_mmx_psrl_d;
6050         break;
6051       case Intrinsic::x86_mmx_psrli_q:
6052         NewIntNo = Intrinsic::x86_mmx_psrl_q;
6053         break;
6054       case Intrinsic::x86_mmx_psrai_w:
6055         NewIntNo = Intrinsic::x86_mmx_psra_w;
6056         break;
6057       case Intrinsic::x86_mmx_psrai_d:
6058         NewIntNo = Intrinsic::x86_mmx_psra_d;
6059         break;
6060       default: abort();  // Can't reach here.
6061       }
6062       break;
6063     }
6064     }
6065     MVT VT = Op.getValueType();
6066     ShAmt = DAG.getNode(ISD::BIT_CONVERT, dl, VT,
6067                         DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, ShAmtVT, ShAmt));
6068     return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
6069                        DAG.getConstant(NewIntNo, MVT::i32),
6070                        Op.getOperand(1), ShAmt);
6071   }
6072   }
6073 }
6074
6075 SDValue X86TargetLowering::LowerRETURNADDR(SDValue Op, SelectionDAG &DAG) {
6076   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
6077   DebugLoc dl = Op.getDebugLoc();
6078
6079   if (Depth > 0) {
6080     SDValue FrameAddr = LowerFRAMEADDR(Op, DAG);
6081     SDValue Offset =
6082       DAG.getConstant(TD->getPointerSize(),
6083                       Subtarget->is64Bit() ? MVT::i64 : MVT::i32);
6084     return DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(),
6085                        DAG.getNode(ISD::ADD, dl, getPointerTy(),
6086                                    FrameAddr, Offset),
6087                        NULL, 0);
6088   }
6089
6090   // Just load the return address.
6091   SDValue RetAddrFI = getReturnAddressFrameIndex(DAG);
6092   return DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(),
6093                      RetAddrFI, NULL, 0);
6094 }
6095
6096 SDValue X86TargetLowering::LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) {
6097   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
6098   MFI->setFrameAddressIsTaken(true);
6099   MVT VT = Op.getValueType();
6100   DebugLoc dl = Op.getDebugLoc();  // FIXME probably not meaningful
6101   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
6102   unsigned FrameReg = Subtarget->is64Bit() ? X86::RBP : X86::EBP;
6103   SDValue FrameAddr = DAG.getCopyFromReg(DAG.getEntryNode(), dl, FrameReg, VT);
6104   while (Depth--)
6105     FrameAddr = DAG.getLoad(VT, dl, DAG.getEntryNode(), FrameAddr, NULL, 0);
6106   return FrameAddr;
6107 }
6108
6109 SDValue X86TargetLowering::LowerFRAME_TO_ARGS_OFFSET(SDValue Op,
6110                                                      SelectionDAG &DAG) {
6111   return DAG.getIntPtrConstant(2*TD->getPointerSize());
6112 }
6113
6114 SDValue X86TargetLowering::LowerEH_RETURN(SDValue Op, SelectionDAG &DAG)
6115 {
6116   MachineFunction &MF = DAG.getMachineFunction();
6117   SDValue Chain     = Op.getOperand(0);
6118   SDValue Offset    = Op.getOperand(1);
6119   SDValue Handler   = Op.getOperand(2);
6120   DebugLoc dl       = Op.getDebugLoc();
6121
6122   SDValue Frame = DAG.getRegister(Subtarget->is64Bit() ? X86::RBP : X86::EBP,
6123                                   getPointerTy());
6124   unsigned StoreAddrReg = (Subtarget->is64Bit() ? X86::RCX : X86::ECX);
6125
6126   SDValue StoreAddr = DAG.getNode(ISD::SUB, dl, getPointerTy(), Frame,
6127                                   DAG.getIntPtrConstant(-TD->getPointerSize()));
6128   StoreAddr = DAG.getNode(ISD::ADD, dl, getPointerTy(), StoreAddr, Offset);
6129   Chain = DAG.getStore(Chain, dl, Handler, StoreAddr, NULL, 0);
6130   Chain = DAG.getCopyToReg(Chain, dl, StoreAddrReg, StoreAddr);
6131   MF.getRegInfo().addLiveOut(StoreAddrReg);
6132
6133   return DAG.getNode(X86ISD::EH_RETURN, dl,
6134                      MVT::Other,
6135                      Chain, DAG.getRegister(StoreAddrReg, getPointerTy()));
6136 }
6137
6138 SDValue X86TargetLowering::LowerTRAMPOLINE(SDValue Op,
6139                                              SelectionDAG &DAG) {
6140   SDValue Root = Op.getOperand(0);
6141   SDValue Trmp = Op.getOperand(1); // trampoline
6142   SDValue FPtr = Op.getOperand(2); // nested function
6143   SDValue Nest = Op.getOperand(3); // 'nest' parameter value
6144   DebugLoc dl  = Op.getDebugLoc();
6145
6146   const Value *TrmpAddr = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
6147
6148   const X86InstrInfo *TII =
6149     ((X86TargetMachine&)getTargetMachine()).getInstrInfo();
6150
6151   if (Subtarget->is64Bit()) {
6152     SDValue OutChains[6];
6153
6154     // Large code-model.
6155
6156     const unsigned char JMP64r  = TII->getBaseOpcodeFor(X86::JMP64r);
6157     const unsigned char MOV64ri = TII->getBaseOpcodeFor(X86::MOV64ri);
6158
6159     const unsigned char N86R10 = RegInfo->getX86RegNum(X86::R10);
6160     const unsigned char N86R11 = RegInfo->getX86RegNum(X86::R11);
6161
6162     const unsigned char REX_WB = 0x40 | 0x08 | 0x01; // REX prefix
6163
6164     // Load the pointer to the nested function into R11.
6165     unsigned OpCode = ((MOV64ri | N86R11) << 8) | REX_WB; // movabsq r11
6166     SDValue Addr = Trmp;
6167     OutChains[0] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, MVT::i16),
6168                                 Addr, TrmpAddr, 0);
6169
6170     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
6171                        DAG.getConstant(2, MVT::i64));
6172     OutChains[1] = DAG.getStore(Root, dl, FPtr, Addr, TrmpAddr, 2, false, 2);
6173
6174     // Load the 'nest' parameter value into R10.
6175     // R10 is specified in X86CallingConv.td
6176     OpCode = ((MOV64ri | N86R10) << 8) | REX_WB; // movabsq r10
6177     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
6178                        DAG.getConstant(10, MVT::i64));
6179     OutChains[2] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, MVT::i16),
6180                                 Addr, TrmpAddr, 10);
6181
6182     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
6183                        DAG.getConstant(12, MVT::i64));
6184     OutChains[3] = DAG.getStore(Root, dl, Nest, Addr, TrmpAddr, 12, false, 2);
6185
6186     // Jump to the nested function.
6187     OpCode = (JMP64r << 8) | REX_WB; // jmpq *...
6188     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
6189                        DAG.getConstant(20, MVT::i64));
6190     OutChains[4] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, MVT::i16),
6191                                 Addr, TrmpAddr, 20);
6192
6193     unsigned char ModRM = N86R11 | (4 << 3) | (3 << 6); // ...r11
6194     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
6195                        DAG.getConstant(22, MVT::i64));
6196     OutChains[5] = DAG.getStore(Root, dl, DAG.getConstant(ModRM, MVT::i8), Addr,
6197                                 TrmpAddr, 22);
6198
6199     SDValue Ops[] =
6200       { Trmp, DAG.getNode(ISD::TokenFactor, dl, MVT::Other, OutChains, 6) };
6201     return DAG.getMergeValues(Ops, 2, dl);
6202   } else {
6203     const Function *Func =
6204       cast<Function>(cast<SrcValueSDNode>(Op.getOperand(5))->getValue());
6205     unsigned CC = Func->getCallingConv();
6206     unsigned NestReg;
6207
6208     switch (CC) {
6209     default:
6210       assert(0 && "Unsupported calling convention");
6211     case CallingConv::C:
6212     case CallingConv::X86_StdCall: {
6213       // Pass 'nest' parameter in ECX.
6214       // Must be kept in sync with X86CallingConv.td
6215       NestReg = X86::ECX;
6216
6217       // Check that ECX wasn't needed by an 'inreg' parameter.
6218       const FunctionType *FTy = Func->getFunctionType();
6219       const AttrListPtr &Attrs = Func->getAttributes();
6220
6221       if (!Attrs.isEmpty() && !Func->isVarArg()) {
6222         unsigned InRegCount = 0;
6223         unsigned Idx = 1;
6224
6225         for (FunctionType::param_iterator I = FTy->param_begin(),
6226              E = FTy->param_end(); I != E; ++I, ++Idx)
6227           if (Attrs.paramHasAttr(Idx, Attribute::InReg))
6228             // FIXME: should only count parameters that are lowered to integers.
6229             InRegCount += (TD->getTypeSizeInBits(*I) + 31) / 32;
6230
6231         if (InRegCount > 2) {
6232           cerr << "Nest register in use - reduce number of inreg parameters!\n";
6233           abort();
6234         }
6235       }
6236       break;
6237     }
6238     case CallingConv::X86_FastCall:
6239     case CallingConv::Fast:
6240       // Pass 'nest' parameter in EAX.
6241       // Must be kept in sync with X86CallingConv.td
6242       NestReg = X86::EAX;
6243       break;
6244     }
6245
6246     SDValue OutChains[4];
6247     SDValue Addr, Disp;
6248
6249     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
6250                        DAG.getConstant(10, MVT::i32));
6251     Disp = DAG.getNode(ISD::SUB, dl, MVT::i32, FPtr, Addr);
6252
6253     const unsigned char MOV32ri = TII->getBaseOpcodeFor(X86::MOV32ri);
6254     const unsigned char N86Reg = RegInfo->getX86RegNum(NestReg);
6255     OutChains[0] = DAG.getStore(Root, dl,
6256                                 DAG.getConstant(MOV32ri|N86Reg, MVT::i8),
6257                                 Trmp, TrmpAddr, 0);
6258
6259     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
6260                        DAG.getConstant(1, MVT::i32));
6261     OutChains[1] = DAG.getStore(Root, dl, Nest, Addr, TrmpAddr, 1, false, 1);
6262
6263     const unsigned char JMP = TII->getBaseOpcodeFor(X86::JMP);
6264     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
6265                        DAG.getConstant(5, MVT::i32));
6266     OutChains[2] = DAG.getStore(Root, dl, DAG.getConstant(JMP, MVT::i8), Addr,
6267                                 TrmpAddr, 5, false, 1);
6268
6269     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
6270                        DAG.getConstant(6, MVT::i32));
6271     OutChains[3] = DAG.getStore(Root, dl, Disp, Addr, TrmpAddr, 6, false, 1);
6272
6273     SDValue Ops[] =
6274       { Trmp, DAG.getNode(ISD::TokenFactor, dl, MVT::Other, OutChains, 4) };
6275     return DAG.getMergeValues(Ops, 2, dl);
6276   }
6277 }
6278
6279 SDValue X86TargetLowering::LowerFLT_ROUNDS_(SDValue Op, SelectionDAG &DAG) {
6280   /*
6281    The rounding mode is in bits 11:10 of FPSR, and has the following
6282    settings:
6283      00 Round to nearest
6284      01 Round to -inf
6285      10 Round to +inf
6286      11 Round to 0
6287
6288   FLT_ROUNDS, on the other hand, expects the following:
6289     -1 Undefined
6290      0 Round to 0
6291      1 Round to nearest
6292      2 Round to +inf
6293      3 Round to -inf
6294
6295   To perform the conversion, we do:
6296     (((((FPSR & 0x800) >> 11) | ((FPSR & 0x400) >> 9)) + 1) & 3)
6297   */
6298
6299   MachineFunction &MF = DAG.getMachineFunction();
6300   const TargetMachine &TM = MF.getTarget();
6301   const TargetFrameInfo &TFI = *TM.getFrameInfo();
6302   unsigned StackAlignment = TFI.getStackAlignment();
6303   MVT VT = Op.getValueType();
6304   DebugLoc dl = Op.getDebugLoc();
6305
6306   // Save FP Control Word to stack slot
6307   int SSFI = MF.getFrameInfo()->CreateStackObject(2, StackAlignment);
6308   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
6309
6310   SDValue Chain = DAG.getNode(X86ISD::FNSTCW16m, dl, MVT::Other,
6311                               DAG.getEntryNode(), StackSlot);
6312
6313   // Load FP Control Word from stack slot
6314   SDValue CWD = DAG.getLoad(MVT::i16, dl, Chain, StackSlot, NULL, 0);
6315
6316   // Transform as necessary
6317   SDValue CWD1 =
6318     DAG.getNode(ISD::SRL, dl, MVT::i16,
6319                 DAG.getNode(ISD::AND, dl, MVT::i16,
6320                             CWD, DAG.getConstant(0x800, MVT::i16)),
6321                 DAG.getConstant(11, MVT::i8));
6322   SDValue CWD2 =
6323     DAG.getNode(ISD::SRL, dl, MVT::i16,
6324                 DAG.getNode(ISD::AND, dl, MVT::i16,
6325                             CWD, DAG.getConstant(0x400, MVT::i16)),
6326                 DAG.getConstant(9, MVT::i8));
6327
6328   SDValue RetVal =
6329     DAG.getNode(ISD::AND, dl, MVT::i16,
6330                 DAG.getNode(ISD::ADD, dl, MVT::i16,
6331                             DAG.getNode(ISD::OR, dl, MVT::i16, CWD1, CWD2),
6332                             DAG.getConstant(1, MVT::i16)),
6333                 DAG.getConstant(3, MVT::i16));
6334
6335
6336   return DAG.getNode((VT.getSizeInBits() < 16 ?
6337                       ISD::TRUNCATE : ISD::ZERO_EXTEND), dl, VT, RetVal);
6338 }
6339
6340 SDValue X86TargetLowering::LowerCTLZ(SDValue Op, SelectionDAG &DAG) {
6341   MVT VT = Op.getValueType();
6342   MVT OpVT = VT;
6343   unsigned NumBits = VT.getSizeInBits();
6344   DebugLoc dl = Op.getDebugLoc();
6345
6346   Op = Op.getOperand(0);
6347   if (VT == MVT::i8) {
6348     // Zero extend to i32 since there is not an i8 bsr.
6349     OpVT = MVT::i32;
6350     Op = DAG.getNode(ISD::ZERO_EXTEND, dl, OpVT, Op);
6351   }
6352
6353   // Issue a bsr (scan bits in reverse) which also sets EFLAGS.
6354   SDVTList VTs = DAG.getVTList(OpVT, MVT::i32);
6355   Op = DAG.getNode(X86ISD::BSR, dl, VTs, Op);
6356
6357   // If src is zero (i.e. bsr sets ZF), returns NumBits.
6358   SmallVector<SDValue, 4> Ops;
6359   Ops.push_back(Op);
6360   Ops.push_back(DAG.getConstant(NumBits+NumBits-1, OpVT));
6361   Ops.push_back(DAG.getConstant(X86::COND_E, MVT::i8));
6362   Ops.push_back(Op.getValue(1));
6363   Op = DAG.getNode(X86ISD::CMOV, dl, OpVT, &Ops[0], 4);
6364
6365   // Finally xor with NumBits-1.
6366   Op = DAG.getNode(ISD::XOR, dl, OpVT, Op, DAG.getConstant(NumBits-1, OpVT));
6367
6368   if (VT == MVT::i8)
6369     Op = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op);
6370   return Op;
6371 }
6372
6373 SDValue X86TargetLowering::LowerCTTZ(SDValue Op, SelectionDAG &DAG) {
6374   MVT VT = Op.getValueType();
6375   MVT OpVT = VT;
6376   unsigned NumBits = VT.getSizeInBits();
6377   DebugLoc dl = Op.getDebugLoc();
6378
6379   Op = Op.getOperand(0);
6380   if (VT == MVT::i8) {
6381     OpVT = MVT::i32;
6382     Op = DAG.getNode(ISD::ZERO_EXTEND, dl, OpVT, Op);
6383   }
6384
6385   // Issue a bsf (scan bits forward) which also sets EFLAGS.
6386   SDVTList VTs = DAG.getVTList(OpVT, MVT::i32);
6387   Op = DAG.getNode(X86ISD::BSF, dl, VTs, Op);
6388
6389   // If src is zero (i.e. bsf sets ZF), returns NumBits.
6390   SmallVector<SDValue, 4> Ops;
6391   Ops.push_back(Op);
6392   Ops.push_back(DAG.getConstant(NumBits, OpVT));
6393   Ops.push_back(DAG.getConstant(X86::COND_E, MVT::i8));
6394   Ops.push_back(Op.getValue(1));
6395   Op = DAG.getNode(X86ISD::CMOV, dl, OpVT, &Ops[0], 4);
6396
6397   if (VT == MVT::i8)
6398     Op = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op);
6399   return Op;
6400 }
6401
6402 SDValue X86TargetLowering::LowerMUL_V2I64(SDValue Op, SelectionDAG &DAG) {
6403   MVT VT = Op.getValueType();
6404   assert(VT == MVT::v2i64 && "Only know how to lower V2I64 multiply");
6405   DebugLoc dl = Op.getDebugLoc();
6406
6407   //  ulong2 Ahi = __builtin_ia32_psrlqi128( a, 32);
6408   //  ulong2 Bhi = __builtin_ia32_psrlqi128( b, 32);
6409   //  ulong2 AloBlo = __builtin_ia32_pmuludq128( a, b );
6410   //  ulong2 AloBhi = __builtin_ia32_pmuludq128( a, Bhi );
6411   //  ulong2 AhiBlo = __builtin_ia32_pmuludq128( Ahi, b );
6412   //
6413   //  AloBhi = __builtin_ia32_psllqi128( AloBhi, 32 );
6414   //  AhiBlo = __builtin_ia32_psllqi128( AhiBlo, 32 );
6415   //  return AloBlo + AloBhi + AhiBlo;
6416
6417   SDValue A = Op.getOperand(0);
6418   SDValue B = Op.getOperand(1);
6419
6420   SDValue Ahi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
6421                        DAG.getConstant(Intrinsic::x86_sse2_psrli_q, MVT::i32),
6422                        A, DAG.getConstant(32, MVT::i32));
6423   SDValue Bhi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
6424                        DAG.getConstant(Intrinsic::x86_sse2_psrli_q, MVT::i32),
6425                        B, DAG.getConstant(32, MVT::i32));
6426   SDValue AloBlo = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
6427                        DAG.getConstant(Intrinsic::x86_sse2_pmulu_dq, MVT::i32),
6428                        A, B);
6429   SDValue AloBhi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
6430                        DAG.getConstant(Intrinsic::x86_sse2_pmulu_dq, MVT::i32),
6431                        A, Bhi);
6432   SDValue AhiBlo = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
6433                        DAG.getConstant(Intrinsic::x86_sse2_pmulu_dq, MVT::i32),
6434                        Ahi, B);
6435   AloBhi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
6436                        DAG.getConstant(Intrinsic::x86_sse2_pslli_q, MVT::i32),
6437                        AloBhi, DAG.getConstant(32, MVT::i32));
6438   AhiBlo = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
6439                        DAG.getConstant(Intrinsic::x86_sse2_pslli_q, MVT::i32),
6440                        AhiBlo, DAG.getConstant(32, MVT::i32));
6441   SDValue Res = DAG.getNode(ISD::ADD, dl, VT, AloBlo, AloBhi);
6442   Res = DAG.getNode(ISD::ADD, dl, VT, Res, AhiBlo);
6443   return Res;
6444 }
6445
6446
6447 SDValue X86TargetLowering::LowerXALUO(SDValue Op, SelectionDAG &DAG) {
6448   // Lower the "add/sub/mul with overflow" instruction into a regular ins plus
6449   // a "setcc" instruction that checks the overflow flag. The "brcond" lowering
6450   // looks for this combo and may remove the "setcc" instruction if the "setcc"
6451   // has only one use.
6452   SDNode *N = Op.getNode();
6453   SDValue LHS = N->getOperand(0);
6454   SDValue RHS = N->getOperand(1);
6455   unsigned BaseOp = 0;
6456   unsigned Cond = 0;
6457   DebugLoc dl = Op.getDebugLoc();
6458
6459   switch (Op.getOpcode()) {
6460   default: assert(0 && "Unknown ovf instruction!");
6461   case ISD::SADDO:
6462     // A subtract of one will be selected as a INC. Note that INC doesn't
6463     // set CF, so we can't do this for UADDO.
6464     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op))
6465       if (C->getAPIntValue() == 1) {
6466         BaseOp = X86ISD::INC;
6467         Cond = X86::COND_O;
6468         break;
6469       }
6470     BaseOp = X86ISD::ADD;
6471     Cond = X86::COND_O;
6472     break;
6473   case ISD::UADDO:
6474     BaseOp = X86ISD::ADD;
6475     Cond = X86::COND_B;
6476     break;
6477   case ISD::SSUBO:
6478     // A subtract of one will be selected as a DEC. Note that DEC doesn't
6479     // set CF, so we can't do this for USUBO.
6480     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op))
6481       if (C->getAPIntValue() == 1) {
6482         BaseOp = X86ISD::DEC;
6483         Cond = X86::COND_O;
6484         break;
6485       }
6486     BaseOp = X86ISD::SUB;
6487     Cond = X86::COND_O;
6488     break;
6489   case ISD::USUBO:
6490     BaseOp = X86ISD::SUB;
6491     Cond = X86::COND_B;
6492     break;
6493   case ISD::SMULO:
6494     BaseOp = X86ISD::SMUL;
6495     Cond = X86::COND_O;
6496     break;
6497   case ISD::UMULO:
6498     BaseOp = X86ISD::UMUL;
6499     Cond = X86::COND_B;
6500     break;
6501   }
6502
6503   // Also sets EFLAGS.
6504   SDVTList VTs = DAG.getVTList(N->getValueType(0), MVT::i32);
6505   SDValue Sum = DAG.getNode(BaseOp, dl, VTs, LHS, RHS);
6506
6507   SDValue SetCC =
6508     DAG.getNode(X86ISD::SETCC, dl, N->getValueType(1),
6509                 DAG.getConstant(Cond, MVT::i32), SDValue(Sum.getNode(), 1));
6510
6511   DAG.ReplaceAllUsesOfValueWith(SDValue(N, 1), SetCC);
6512   return Sum;
6513 }
6514
6515 SDValue X86TargetLowering::LowerCMP_SWAP(SDValue Op, SelectionDAG &DAG) {
6516   MVT T = Op.getValueType();
6517   DebugLoc dl = Op.getDebugLoc();
6518   unsigned Reg = 0;
6519   unsigned size = 0;
6520   switch(T.getSimpleVT()) {
6521   default:
6522     assert(false && "Invalid value type!");
6523   case MVT::i8:  Reg = X86::AL;  size = 1; break;
6524   case MVT::i16: Reg = X86::AX;  size = 2; break;
6525   case MVT::i32: Reg = X86::EAX; size = 4; break;
6526   case MVT::i64:
6527     assert(Subtarget->is64Bit() && "Node not type legal!");
6528     Reg = X86::RAX; size = 8;
6529     break;
6530   }
6531   SDValue cpIn = DAG.getCopyToReg(Op.getOperand(0), dl, Reg,
6532                                     Op.getOperand(2), SDValue());
6533   SDValue Ops[] = { cpIn.getValue(0),
6534                     Op.getOperand(1),
6535                     Op.getOperand(3),
6536                     DAG.getTargetConstant(size, MVT::i8),
6537                     cpIn.getValue(1) };
6538   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
6539   SDValue Result = DAG.getNode(X86ISD::LCMPXCHG_DAG, dl, Tys, Ops, 5);
6540   SDValue cpOut =
6541     DAG.getCopyFromReg(Result.getValue(0), dl, Reg, T, Result.getValue(1));
6542   return cpOut;
6543 }
6544
6545 SDValue X86TargetLowering::LowerREADCYCLECOUNTER(SDValue Op,
6546                                                  SelectionDAG &DAG) {
6547   assert(Subtarget->is64Bit() && "Result not type legalized?");
6548   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
6549   SDValue TheChain = Op.getOperand(0);
6550   DebugLoc dl = Op.getDebugLoc();
6551   SDValue rd = DAG.getNode(X86ISD::RDTSC_DAG, dl, Tys, &TheChain, 1);
6552   SDValue rax = DAG.getCopyFromReg(rd, dl, X86::RAX, MVT::i64, rd.getValue(1));
6553   SDValue rdx = DAG.getCopyFromReg(rax.getValue(1), dl, X86::RDX, MVT::i64,
6554                                    rax.getValue(2));
6555   SDValue Tmp = DAG.getNode(ISD::SHL, dl, MVT::i64, rdx,
6556                             DAG.getConstant(32, MVT::i8));
6557   SDValue Ops[] = {
6558     DAG.getNode(ISD::OR, dl, MVT::i64, rax, Tmp),
6559     rdx.getValue(1)
6560   };
6561   return DAG.getMergeValues(Ops, 2, dl);
6562 }
6563
6564 SDValue X86TargetLowering::LowerLOAD_SUB(SDValue Op, SelectionDAG &DAG) {
6565   SDNode *Node = Op.getNode();
6566   DebugLoc dl = Node->getDebugLoc();
6567   MVT T = Node->getValueType(0);
6568   SDValue negOp = DAG.getNode(ISD::SUB, dl, T,
6569                               DAG.getConstant(0, T), Node->getOperand(2));
6570   return DAG.getAtomic(ISD::ATOMIC_LOAD_ADD, dl,
6571                        cast<AtomicSDNode>(Node)->getMemoryVT(),
6572                        Node->getOperand(0),
6573                        Node->getOperand(1), negOp,
6574                        cast<AtomicSDNode>(Node)->getSrcValue(),
6575                        cast<AtomicSDNode>(Node)->getAlignment());
6576 }
6577
6578 /// LowerOperation - Provide custom lowering hooks for some operations.
6579 ///
6580 SDValue X86TargetLowering::LowerOperation(SDValue Op, SelectionDAG &DAG) {
6581   switch (Op.getOpcode()) {
6582   default: assert(0 && "Should not custom lower this!");
6583   case ISD::ATOMIC_CMP_SWAP:    return LowerCMP_SWAP(Op,DAG);
6584   case ISD::ATOMIC_LOAD_SUB:    return LowerLOAD_SUB(Op,DAG);
6585   case ISD::BUILD_VECTOR:       return LowerBUILD_VECTOR(Op, DAG);
6586   case ISD::VECTOR_SHUFFLE:     return LowerVECTOR_SHUFFLE(Op, DAG);
6587   case ISD::EXTRACT_VECTOR_ELT: return LowerEXTRACT_VECTOR_ELT(Op, DAG);
6588   case ISD::INSERT_VECTOR_ELT:  return LowerINSERT_VECTOR_ELT(Op, DAG);
6589   case ISD::SCALAR_TO_VECTOR:   return LowerSCALAR_TO_VECTOR(Op, DAG);
6590   case ISD::ConstantPool:       return LowerConstantPool(Op, DAG);
6591   case ISD::GlobalAddress:      return LowerGlobalAddress(Op, DAG);
6592   case ISD::GlobalTLSAddress:   return LowerGlobalTLSAddress(Op, DAG);
6593   case ISD::ExternalSymbol:     return LowerExternalSymbol(Op, DAG);
6594   case ISD::SHL_PARTS:
6595   case ISD::SRA_PARTS:
6596   case ISD::SRL_PARTS:          return LowerShift(Op, DAG);
6597   case ISD::SINT_TO_FP:         return LowerSINT_TO_FP(Op, DAG);
6598   case ISD::UINT_TO_FP:         return LowerUINT_TO_FP(Op, DAG);
6599   case ISD::FP_TO_SINT:         return LowerFP_TO_SINT(Op, DAG);
6600   case ISD::FABS:               return LowerFABS(Op, DAG);
6601   case ISD::FNEG:               return LowerFNEG(Op, DAG);
6602   case ISD::FCOPYSIGN:          return LowerFCOPYSIGN(Op, DAG);
6603   case ISD::SETCC:              return LowerSETCC(Op, DAG);
6604   case ISD::VSETCC:             return LowerVSETCC(Op, DAG);
6605   case ISD::SELECT:             return LowerSELECT(Op, DAG);
6606   case ISD::BRCOND:             return LowerBRCOND(Op, DAG);
6607   case ISD::JumpTable:          return LowerJumpTable(Op, DAG);
6608   case ISD::CALL:               return LowerCALL(Op, DAG);
6609   case ISD::RET:                return LowerRET(Op, DAG);
6610   case ISD::FORMAL_ARGUMENTS:   return LowerFORMAL_ARGUMENTS(Op, DAG);
6611   case ISD::VASTART:            return LowerVASTART(Op, DAG);
6612   case ISD::VAARG:              return LowerVAARG(Op, DAG);
6613   case ISD::VACOPY:             return LowerVACOPY(Op, DAG);
6614   case ISD::INTRINSIC_WO_CHAIN: return LowerINTRINSIC_WO_CHAIN(Op, DAG);
6615   case ISD::RETURNADDR:         return LowerRETURNADDR(Op, DAG);
6616   case ISD::FRAMEADDR:          return LowerFRAMEADDR(Op, DAG);
6617   case ISD::FRAME_TO_ARGS_OFFSET:
6618                                 return LowerFRAME_TO_ARGS_OFFSET(Op, DAG);
6619   case ISD::DYNAMIC_STACKALLOC: return LowerDYNAMIC_STACKALLOC(Op, DAG);
6620   case ISD::EH_RETURN:          return LowerEH_RETURN(Op, DAG);
6621   case ISD::TRAMPOLINE:         return LowerTRAMPOLINE(Op, DAG);
6622   case ISD::FLT_ROUNDS_:        return LowerFLT_ROUNDS_(Op, DAG);
6623   case ISD::CTLZ:               return LowerCTLZ(Op, DAG);
6624   case ISD::CTTZ:               return LowerCTTZ(Op, DAG);
6625   case ISD::MUL:                return LowerMUL_V2I64(Op, DAG);
6626   case ISD::SADDO:
6627   case ISD::UADDO:
6628   case ISD::SSUBO:
6629   case ISD::USUBO:
6630   case ISD::SMULO:
6631   case ISD::UMULO:              return LowerXALUO(Op, DAG);
6632   case ISD::READCYCLECOUNTER:   return LowerREADCYCLECOUNTER(Op, DAG);
6633   }
6634 }
6635
6636 void X86TargetLowering::
6637 ReplaceATOMIC_BINARY_64(SDNode *Node, SmallVectorImpl<SDValue>&Results,
6638                         SelectionDAG &DAG, unsigned NewOp) {
6639   MVT T = Node->getValueType(0);
6640   DebugLoc dl = Node->getDebugLoc();
6641   assert (T == MVT::i64 && "Only know how to expand i64 atomics");
6642
6643   SDValue Chain = Node->getOperand(0);
6644   SDValue In1 = Node->getOperand(1);
6645   SDValue In2L = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
6646                              Node->getOperand(2), DAG.getIntPtrConstant(0));
6647   SDValue In2H = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
6648                              Node->getOperand(2), DAG.getIntPtrConstant(1));
6649   // This is a generalized SDNode, not an AtomicSDNode, so it doesn't
6650   // have a MemOperand.  Pass the info through as a normal operand.
6651   SDValue LSI = DAG.getMemOperand(cast<MemSDNode>(Node)->getMemOperand());
6652   SDValue Ops[] = { Chain, In1, In2L, In2H, LSI };
6653   SDVTList Tys = DAG.getVTList(MVT::i32, MVT::i32, MVT::Other);
6654   SDValue Result = DAG.getNode(NewOp, dl, Tys, Ops, 5);
6655   SDValue OpsF[] = { Result.getValue(0), Result.getValue(1)};
6656   Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, OpsF, 2));
6657   Results.push_back(Result.getValue(2));
6658 }
6659
6660 /// ReplaceNodeResults - Replace a node with an illegal result type
6661 /// with a new node built out of custom code.
6662 void X86TargetLowering::ReplaceNodeResults(SDNode *N,
6663                                            SmallVectorImpl<SDValue>&Results,
6664                                            SelectionDAG &DAG) {
6665   DebugLoc dl = N->getDebugLoc();
6666   switch (N->getOpcode()) {
6667   default:
6668     assert(false && "Do not know how to custom type legalize this operation!");
6669     return;
6670   case ISD::FP_TO_SINT: {
6671     std::pair<SDValue,SDValue> Vals = FP_TO_SINTHelper(SDValue(N, 0), DAG);
6672     SDValue FIST = Vals.first, StackSlot = Vals.second;
6673     if (FIST.getNode() != 0) {
6674       MVT VT = N->getValueType(0);
6675       // Return a load from the stack slot.
6676       Results.push_back(DAG.getLoad(VT, dl, FIST, StackSlot, NULL, 0));
6677     }
6678     return;
6679   }
6680   case ISD::READCYCLECOUNTER: {
6681     SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
6682     SDValue TheChain = N->getOperand(0);
6683     SDValue rd = DAG.getNode(X86ISD::RDTSC_DAG, dl, Tys, &TheChain, 1);
6684     SDValue eax = DAG.getCopyFromReg(rd, dl, X86::EAX, MVT::i32,
6685                                      rd.getValue(1));
6686     SDValue edx = DAG.getCopyFromReg(eax.getValue(1), dl, X86::EDX, MVT::i32,
6687                                      eax.getValue(2));
6688     // Use a buildpair to merge the two 32-bit values into a 64-bit one.
6689     SDValue Ops[] = { eax, edx };
6690     Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, Ops, 2));
6691     Results.push_back(edx.getValue(1));
6692     return;
6693   }
6694   case ISD::ATOMIC_CMP_SWAP: {
6695     MVT T = N->getValueType(0);
6696     assert (T == MVT::i64 && "Only know how to expand i64 Cmp and Swap");
6697     SDValue cpInL, cpInH;
6698     cpInL = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(2),
6699                         DAG.getConstant(0, MVT::i32));
6700     cpInH = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(2),
6701                         DAG.getConstant(1, MVT::i32));
6702     cpInL = DAG.getCopyToReg(N->getOperand(0), dl, X86::EAX, cpInL, SDValue());
6703     cpInH = DAG.getCopyToReg(cpInL.getValue(0), dl, X86::EDX, cpInH,
6704                              cpInL.getValue(1));
6705     SDValue swapInL, swapInH;
6706     swapInL = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(3),
6707                           DAG.getConstant(0, MVT::i32));
6708     swapInH = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(3),
6709                           DAG.getConstant(1, MVT::i32));
6710     swapInL = DAG.getCopyToReg(cpInH.getValue(0), dl, X86::EBX, swapInL,
6711                                cpInH.getValue(1));
6712     swapInH = DAG.getCopyToReg(swapInL.getValue(0), dl, X86::ECX, swapInH,
6713                                swapInL.getValue(1));
6714     SDValue Ops[] = { swapInH.getValue(0),
6715                       N->getOperand(1),
6716                       swapInH.getValue(1) };
6717     SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
6718     SDValue Result = DAG.getNode(X86ISD::LCMPXCHG8_DAG, dl, Tys, Ops, 3);
6719     SDValue cpOutL = DAG.getCopyFromReg(Result.getValue(0), dl, X86::EAX,
6720                                         MVT::i32, Result.getValue(1));
6721     SDValue cpOutH = DAG.getCopyFromReg(cpOutL.getValue(1), dl, X86::EDX,
6722                                         MVT::i32, cpOutL.getValue(2));
6723     SDValue OpsF[] = { cpOutL.getValue(0), cpOutH.getValue(0)};
6724     Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, OpsF, 2));
6725     Results.push_back(cpOutH.getValue(1));
6726     return;
6727   }
6728   case ISD::ATOMIC_LOAD_ADD:
6729     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMADD64_DAG);
6730     return;
6731   case ISD::ATOMIC_LOAD_AND:
6732     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMAND64_DAG);
6733     return;
6734   case ISD::ATOMIC_LOAD_NAND:
6735     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMNAND64_DAG);
6736     return;
6737   case ISD::ATOMIC_LOAD_OR:
6738     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMOR64_DAG);
6739     return;
6740   case ISD::ATOMIC_LOAD_SUB:
6741     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMSUB64_DAG);
6742     return;
6743   case ISD::ATOMIC_LOAD_XOR:
6744     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMXOR64_DAG);
6745     return;
6746   case ISD::ATOMIC_SWAP:
6747     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMSWAP64_DAG);
6748     return;
6749   }
6750 }
6751
6752 const char *X86TargetLowering::getTargetNodeName(unsigned Opcode) const {
6753   switch (Opcode) {
6754   default: return NULL;
6755   case X86ISD::BSF:                return "X86ISD::BSF";
6756   case X86ISD::BSR:                return "X86ISD::BSR";
6757   case X86ISD::SHLD:               return "X86ISD::SHLD";
6758   case X86ISD::SHRD:               return "X86ISD::SHRD";
6759   case X86ISD::FAND:               return "X86ISD::FAND";
6760   case X86ISD::FOR:                return "X86ISD::FOR";
6761   case X86ISD::FXOR:               return "X86ISD::FXOR";
6762   case X86ISD::FSRL:               return "X86ISD::FSRL";
6763   case X86ISD::FILD:               return "X86ISD::FILD";
6764   case X86ISD::FILD_FLAG:          return "X86ISD::FILD_FLAG";
6765   case X86ISD::FP_TO_INT16_IN_MEM: return "X86ISD::FP_TO_INT16_IN_MEM";
6766   case X86ISD::FP_TO_INT32_IN_MEM: return "X86ISD::FP_TO_INT32_IN_MEM";
6767   case X86ISD::FP_TO_INT64_IN_MEM: return "X86ISD::FP_TO_INT64_IN_MEM";
6768   case X86ISD::FLD:                return "X86ISD::FLD";
6769   case X86ISD::FST:                return "X86ISD::FST";
6770   case X86ISD::CALL:               return "X86ISD::CALL";
6771   case X86ISD::TAILCALL:           return "X86ISD::TAILCALL";
6772   case X86ISD::RDTSC_DAG:          return "X86ISD::RDTSC_DAG";
6773   case X86ISD::BT:                 return "X86ISD::BT";
6774   case X86ISD::CMP:                return "X86ISD::CMP";
6775   case X86ISD::COMI:               return "X86ISD::COMI";
6776   case X86ISD::UCOMI:              return "X86ISD::UCOMI";
6777   case X86ISD::SETCC:              return "X86ISD::SETCC";
6778   case X86ISD::CMOV:               return "X86ISD::CMOV";
6779   case X86ISD::BRCOND:             return "X86ISD::BRCOND";
6780   case X86ISD::RET_FLAG:           return "X86ISD::RET_FLAG";
6781   case X86ISD::REP_STOS:           return "X86ISD::REP_STOS";
6782   case X86ISD::REP_MOVS:           return "X86ISD::REP_MOVS";
6783   case X86ISD::GlobalBaseReg:      return "X86ISD::GlobalBaseReg";
6784   case X86ISD::Wrapper:            return "X86ISD::Wrapper";
6785   case X86ISD::PEXTRB:             return "X86ISD::PEXTRB";
6786   case X86ISD::PEXTRW:             return "X86ISD::PEXTRW";
6787   case X86ISD::INSERTPS:           return "X86ISD::INSERTPS";
6788   case X86ISD::PINSRB:             return "X86ISD::PINSRB";
6789   case X86ISD::PINSRW:             return "X86ISD::PINSRW";
6790   case X86ISD::PSHUFB:             return "X86ISD::PSHUFB";
6791   case X86ISD::FMAX:               return "X86ISD::FMAX";
6792   case X86ISD::FMIN:               return "X86ISD::FMIN";
6793   case X86ISD::FRSQRT:             return "X86ISD::FRSQRT";
6794   case X86ISD::FRCP:               return "X86ISD::FRCP";
6795   case X86ISD::TLSADDR:            return "X86ISD::TLSADDR";
6796   case X86ISD::SegmentBaseAddress: return "X86ISD::SegmentBaseAddress";
6797   case X86ISD::EH_RETURN:          return "X86ISD::EH_RETURN";
6798   case X86ISD::TC_RETURN:          return "X86ISD::TC_RETURN";
6799   case X86ISD::FNSTCW16m:          return "X86ISD::FNSTCW16m";
6800   case X86ISD::LCMPXCHG_DAG:       return "X86ISD::LCMPXCHG_DAG";
6801   case X86ISD::LCMPXCHG8_DAG:      return "X86ISD::LCMPXCHG8_DAG";
6802   case X86ISD::ATOMADD64_DAG:      return "X86ISD::ATOMADD64_DAG";
6803   case X86ISD::ATOMSUB64_DAG:      return "X86ISD::ATOMSUB64_DAG";
6804   case X86ISD::ATOMOR64_DAG:       return "X86ISD::ATOMOR64_DAG";
6805   case X86ISD::ATOMXOR64_DAG:      return "X86ISD::ATOMXOR64_DAG";
6806   case X86ISD::ATOMAND64_DAG:      return "X86ISD::ATOMAND64_DAG";
6807   case X86ISD::ATOMNAND64_DAG:     return "X86ISD::ATOMNAND64_DAG";
6808   case X86ISD::VZEXT_MOVL:         return "X86ISD::VZEXT_MOVL";
6809   case X86ISD::VZEXT_LOAD:         return "X86ISD::VZEXT_LOAD";
6810   case X86ISD::VSHL:               return "X86ISD::VSHL";
6811   case X86ISD::VSRL:               return "X86ISD::VSRL";
6812   case X86ISD::CMPPD:              return "X86ISD::CMPPD";
6813   case X86ISD::CMPPS:              return "X86ISD::CMPPS";
6814   case X86ISD::PCMPEQB:            return "X86ISD::PCMPEQB";
6815   case X86ISD::PCMPEQW:            return "X86ISD::PCMPEQW";
6816   case X86ISD::PCMPEQD:            return "X86ISD::PCMPEQD";
6817   case X86ISD::PCMPEQQ:            return "X86ISD::PCMPEQQ";
6818   case X86ISD::PCMPGTB:            return "X86ISD::PCMPGTB";
6819   case X86ISD::PCMPGTW:            return "X86ISD::PCMPGTW";
6820   case X86ISD::PCMPGTD:            return "X86ISD::PCMPGTD";
6821   case X86ISD::PCMPGTQ:            return "X86ISD::PCMPGTQ";
6822   case X86ISD::ADD:                return "X86ISD::ADD";
6823   case X86ISD::SUB:                return "X86ISD::SUB";
6824   case X86ISD::SMUL:               return "X86ISD::SMUL";
6825   case X86ISD::UMUL:               return "X86ISD::UMUL";
6826   case X86ISD::INC:                return "X86ISD::INC";
6827   case X86ISD::DEC:                return "X86ISD::DEC";
6828   case X86ISD::MUL_IMM:            return "X86ISD::MUL_IMM";
6829   }
6830 }
6831
6832 // isLegalAddressingMode - Return true if the addressing mode represented
6833 // by AM is legal for this target, for a load/store of the specified type.
6834 bool X86TargetLowering::isLegalAddressingMode(const AddrMode &AM,
6835                                               const Type *Ty) const {
6836   // X86 supports extremely general addressing modes.
6837
6838   // X86 allows a sign-extended 32-bit immediate field as a displacement.
6839   if (AM.BaseOffs <= -(1LL << 32) || AM.BaseOffs >= (1LL << 32)-1)
6840     return false;
6841
6842   if (AM.BaseGV) {
6843     // We can only fold this if we don't need an extra load.
6844     if (Subtarget->GVRequiresExtraLoad(AM.BaseGV, getTargetMachine(), false))
6845       return false;
6846     // If BaseGV requires a register, we cannot also have a BaseReg.
6847     if (Subtarget->GVRequiresRegister(AM.BaseGV, getTargetMachine(), false) &&
6848         AM.HasBaseReg)
6849       return false;
6850
6851     // X86-64 only supports addr of globals in small code model.
6852     if (Subtarget->is64Bit()) {
6853       if (getTargetMachine().getCodeModel() != CodeModel::Small)
6854         return false;
6855       // If lower 4G is not available, then we must use rip-relative addressing.
6856       if (AM.BaseOffs || AM.Scale > 1)
6857         return false;
6858     }
6859   }
6860
6861   switch (AM.Scale) {
6862   case 0:
6863   case 1:
6864   case 2:
6865   case 4:
6866   case 8:
6867     // These scales always work.
6868     break;
6869   case 3:
6870   case 5:
6871   case 9:
6872     // These scales are formed with basereg+scalereg.  Only accept if there is
6873     // no basereg yet.
6874     if (AM.HasBaseReg)
6875       return false;
6876     break;
6877   default:  // Other stuff never works.
6878     return false;
6879   }
6880
6881   return true;
6882 }
6883
6884
6885 bool X86TargetLowering::isTruncateFree(const Type *Ty1, const Type *Ty2) const {
6886   if (!Ty1->isInteger() || !Ty2->isInteger())
6887     return false;
6888   unsigned NumBits1 = Ty1->getPrimitiveSizeInBits();
6889   unsigned NumBits2 = Ty2->getPrimitiveSizeInBits();
6890   if (NumBits1 <= NumBits2)
6891     return false;
6892   return Subtarget->is64Bit() || NumBits1 < 64;
6893 }
6894
6895 bool X86TargetLowering::isTruncateFree(MVT VT1, MVT VT2) const {
6896   if (!VT1.isInteger() || !VT2.isInteger())
6897     return false;
6898   unsigned NumBits1 = VT1.getSizeInBits();
6899   unsigned NumBits2 = VT2.getSizeInBits();
6900   if (NumBits1 <= NumBits2)
6901     return false;
6902   return Subtarget->is64Bit() || NumBits1 < 64;
6903 }
6904
6905 bool X86TargetLowering::isZExtFree(const Type *Ty1, const Type *Ty2) const {
6906   // x86-64 implicitly zero-extends 32-bit results in 64-bit registers.
6907   return Ty1 == Type::Int32Ty && Ty2 == Type::Int64Ty && Subtarget->is64Bit();
6908 }
6909
6910 bool X86TargetLowering::isZExtFree(MVT VT1, MVT VT2) const {
6911   // x86-64 implicitly zero-extends 32-bit results in 64-bit registers.
6912   return VT1 == MVT::i32 && VT2 == MVT::i64 && Subtarget->is64Bit();
6913 }
6914
6915 /// isShuffleMaskLegal - Targets can use this to indicate that they only
6916 /// support *some* VECTOR_SHUFFLE operations, those with specific masks.
6917 /// By default, if a target supports the VECTOR_SHUFFLE node, all mask values
6918 /// are assumed to be legal.
6919 bool
6920 X86TargetLowering::isShuffleMaskLegal(const SmallVectorImpl<int> &M,
6921                                       MVT VT) const {
6922   // Only do shuffles on 128-bit vector types for now.
6923   if (VT.getSizeInBits() == 64)
6924     return false;
6925
6926   // FIXME: pshufb, blends, palignr, shifts.
6927   return (VT.getVectorNumElements() == 2 ||
6928           ShuffleVectorSDNode::isSplatMask(&M[0], VT) ||
6929           isMOVLMask(M, VT) ||
6930           isSHUFPMask(M, VT) ||
6931           isPSHUFDMask(M, VT) ||
6932           isPSHUFHWMask(M, VT) ||
6933           isPSHUFLWMask(M, VT) ||
6934           isUNPCKLMask(M, VT) ||
6935           isUNPCKHMask(M, VT) ||
6936           isUNPCKL_v_undef_Mask(M, VT) ||
6937           isUNPCKH_v_undef_Mask(M, VT));
6938 }
6939
6940 bool
6941 X86TargetLowering::isVectorClearMaskLegal(const SmallVectorImpl<int> &Mask,
6942                                           MVT VT) const {
6943   unsigned NumElts = VT.getVectorNumElements();
6944   // FIXME: This collection of masks seems suspect.
6945   if (NumElts == 2)
6946     return true;
6947   if (NumElts == 4 && VT.getSizeInBits() == 128) {
6948     return (isMOVLMask(Mask, VT)  ||
6949             isCommutedMOVLMask(Mask, VT, true) ||
6950             isSHUFPMask(Mask, VT) ||
6951             isCommutedSHUFPMask(Mask, VT));
6952   }
6953   return false;
6954 }
6955
6956 //===----------------------------------------------------------------------===//
6957 //                           X86 Scheduler Hooks
6958 //===----------------------------------------------------------------------===//
6959
6960 // private utility function
6961 MachineBasicBlock *
6962 X86TargetLowering::EmitAtomicBitwiseWithCustomInserter(MachineInstr *bInstr,
6963                                                        MachineBasicBlock *MBB,
6964                                                        unsigned regOpc,
6965                                                        unsigned immOpc,
6966                                                        unsigned LoadOpc,
6967                                                        unsigned CXchgOpc,
6968                                                        unsigned copyOpc,
6969                                                        unsigned notOpc,
6970                                                        unsigned EAXreg,
6971                                                        TargetRegisterClass *RC,
6972                                                        bool invSrc) const {
6973   // For the atomic bitwise operator, we generate
6974   //   thisMBB:
6975   //   newMBB:
6976   //     ld  t1 = [bitinstr.addr]
6977   //     op  t2 = t1, [bitinstr.val]
6978   //     mov EAX = t1
6979   //     lcs dest = [bitinstr.addr], t2  [EAX is implicit]
6980   //     bz  newMBB
6981   //     fallthrough -->nextMBB
6982   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
6983   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
6984   MachineFunction::iterator MBBIter = MBB;
6985   ++MBBIter;
6986
6987   /// First build the CFG
6988   MachineFunction *F = MBB->getParent();
6989   MachineBasicBlock *thisMBB = MBB;
6990   MachineBasicBlock *newMBB = F->CreateMachineBasicBlock(LLVM_BB);
6991   MachineBasicBlock *nextMBB = F->CreateMachineBasicBlock(LLVM_BB);
6992   F->insert(MBBIter, newMBB);
6993   F->insert(MBBIter, nextMBB);
6994
6995   // Move all successors to thisMBB to nextMBB
6996   nextMBB->transferSuccessors(thisMBB);
6997
6998   // Update thisMBB to fall through to newMBB
6999   thisMBB->addSuccessor(newMBB);
7000
7001   // newMBB jumps to itself and fall through to nextMBB
7002   newMBB->addSuccessor(nextMBB);
7003   newMBB->addSuccessor(newMBB);
7004
7005   // Insert instructions into newMBB based on incoming instruction
7006   assert(bInstr->getNumOperands() < X86AddrNumOperands + 4 &&
7007          "unexpected number of operands");
7008   DebugLoc dl = bInstr->getDebugLoc();
7009   MachineOperand& destOper = bInstr->getOperand(0);
7010   MachineOperand* argOpers[2 + X86AddrNumOperands];
7011   int numArgs = bInstr->getNumOperands() - 1;
7012   for (int i=0; i < numArgs; ++i)
7013     argOpers[i] = &bInstr->getOperand(i+1);
7014
7015   // x86 address has 4 operands: base, index, scale, and displacement
7016   int lastAddrIndx = X86AddrNumOperands - 1; // [0,3]
7017   int valArgIndx = lastAddrIndx + 1;
7018
7019   unsigned t1 = F->getRegInfo().createVirtualRegister(RC);
7020   MachineInstrBuilder MIB = BuildMI(newMBB, dl, TII->get(LoadOpc), t1);
7021   for (int i=0; i <= lastAddrIndx; ++i)
7022     (*MIB).addOperand(*argOpers[i]);
7023
7024   unsigned tt = F->getRegInfo().createVirtualRegister(RC);
7025   if (invSrc) {
7026     MIB = BuildMI(newMBB, dl, TII->get(notOpc), tt).addReg(t1);
7027   }
7028   else
7029     tt = t1;
7030
7031   unsigned t2 = F->getRegInfo().createVirtualRegister(RC);
7032   assert((argOpers[valArgIndx]->isReg() ||
7033           argOpers[valArgIndx]->isImm()) &&
7034          "invalid operand");
7035   if (argOpers[valArgIndx]->isReg())
7036     MIB = BuildMI(newMBB, dl, TII->get(regOpc), t2);
7037   else
7038     MIB = BuildMI(newMBB, dl, TII->get(immOpc), t2);
7039   MIB.addReg(tt);
7040   (*MIB).addOperand(*argOpers[valArgIndx]);
7041
7042   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), EAXreg);
7043   MIB.addReg(t1);
7044
7045   MIB = BuildMI(newMBB, dl, TII->get(CXchgOpc));
7046   for (int i=0; i <= lastAddrIndx; ++i)
7047     (*MIB).addOperand(*argOpers[i]);
7048   MIB.addReg(t2);
7049   assert(bInstr->hasOneMemOperand() && "Unexpected number of memoperand");
7050   (*MIB).addMemOperand(*F, *bInstr->memoperands_begin());
7051
7052   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), destOper.getReg());
7053   MIB.addReg(EAXreg);
7054
7055   // insert branch
7056   BuildMI(newMBB, dl, TII->get(X86::JNE)).addMBB(newMBB);
7057
7058   F->DeleteMachineInstr(bInstr);   // The pseudo instruction is gone now.
7059   return nextMBB;
7060 }
7061
7062 // private utility function:  64 bit atomics on 32 bit host.
7063 MachineBasicBlock *
7064 X86TargetLowering::EmitAtomicBit6432WithCustomInserter(MachineInstr *bInstr,
7065                                                        MachineBasicBlock *MBB,
7066                                                        unsigned regOpcL,
7067                                                        unsigned regOpcH,
7068                                                        unsigned immOpcL,
7069                                                        unsigned immOpcH,
7070                                                        bool invSrc) const {
7071   // For the atomic bitwise operator, we generate
7072   //   thisMBB (instructions are in pairs, except cmpxchg8b)
7073   //     ld t1,t2 = [bitinstr.addr]
7074   //   newMBB:
7075   //     out1, out2 = phi (thisMBB, t1/t2) (newMBB, t3/t4)
7076   //     op  t5, t6 <- out1, out2, [bitinstr.val]
7077   //      (for SWAP, substitute:  mov t5, t6 <- [bitinstr.val])
7078   //     mov ECX, EBX <- t5, t6
7079   //     mov EAX, EDX <- t1, t2
7080   //     cmpxchg8b [bitinstr.addr]  [EAX, EDX, EBX, ECX implicit]
7081   //     mov t3, t4 <- EAX, EDX
7082   //     bz  newMBB
7083   //     result in out1, out2
7084   //     fallthrough -->nextMBB
7085
7086   const TargetRegisterClass *RC = X86::GR32RegisterClass;
7087   const unsigned LoadOpc = X86::MOV32rm;
7088   const unsigned copyOpc = X86::MOV32rr;
7089   const unsigned NotOpc = X86::NOT32r;
7090   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
7091   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
7092   MachineFunction::iterator MBBIter = MBB;
7093   ++MBBIter;
7094
7095   /// First build the CFG
7096   MachineFunction *F = MBB->getParent();
7097   MachineBasicBlock *thisMBB = MBB;
7098   MachineBasicBlock *newMBB = F->CreateMachineBasicBlock(LLVM_BB);
7099   MachineBasicBlock *nextMBB = F->CreateMachineBasicBlock(LLVM_BB);
7100   F->insert(MBBIter, newMBB);
7101   F->insert(MBBIter, nextMBB);
7102
7103   // Move all successors to thisMBB to nextMBB
7104   nextMBB->transferSuccessors(thisMBB);
7105
7106   // Update thisMBB to fall through to newMBB
7107   thisMBB->addSuccessor(newMBB);
7108
7109   // newMBB jumps to itself and fall through to nextMBB
7110   newMBB->addSuccessor(nextMBB);
7111   newMBB->addSuccessor(newMBB);
7112
7113   DebugLoc dl = bInstr->getDebugLoc();
7114   // Insert instructions into newMBB based on incoming instruction
7115   // There are 8 "real" operands plus 9 implicit def/uses, ignored here.
7116   assert(bInstr->getNumOperands() < X86AddrNumOperands + 14 &&
7117          "unexpected number of operands");
7118   MachineOperand& dest1Oper = bInstr->getOperand(0);
7119   MachineOperand& dest2Oper = bInstr->getOperand(1);
7120   MachineOperand* argOpers[2 + X86AddrNumOperands];
7121   for (int i=0; i < 2 + X86AddrNumOperands; ++i)
7122     argOpers[i] = &bInstr->getOperand(i+2);
7123
7124   // x86 address has 4 operands: base, index, scale, and displacement
7125   int lastAddrIndx = X86AddrNumOperands - 1; // [0,3]
7126
7127   unsigned t1 = F->getRegInfo().createVirtualRegister(RC);
7128   MachineInstrBuilder MIB = BuildMI(thisMBB, dl, TII->get(LoadOpc), t1);
7129   for (int i=0; i <= lastAddrIndx; ++i)
7130     (*MIB).addOperand(*argOpers[i]);
7131   unsigned t2 = F->getRegInfo().createVirtualRegister(RC);
7132   MIB = BuildMI(thisMBB, dl, TII->get(LoadOpc), t2);
7133   // add 4 to displacement.
7134   for (int i=0; i <= lastAddrIndx-2; ++i)
7135     (*MIB).addOperand(*argOpers[i]);
7136   MachineOperand newOp3 = *(argOpers[3]);
7137   if (newOp3.isImm())
7138     newOp3.setImm(newOp3.getImm()+4);
7139   else
7140     newOp3.setOffset(newOp3.getOffset()+4);
7141   (*MIB).addOperand(newOp3);
7142   (*MIB).addOperand(*argOpers[lastAddrIndx]);
7143
7144   // t3/4 are defined later, at the bottom of the loop
7145   unsigned t3 = F->getRegInfo().createVirtualRegister(RC);
7146   unsigned t4 = F->getRegInfo().createVirtualRegister(RC);
7147   BuildMI(newMBB, dl, TII->get(X86::PHI), dest1Oper.getReg())
7148     .addReg(t1).addMBB(thisMBB).addReg(t3).addMBB(newMBB);
7149   BuildMI(newMBB, dl, TII->get(X86::PHI), dest2Oper.getReg())
7150     .addReg(t2).addMBB(thisMBB).addReg(t4).addMBB(newMBB);
7151
7152   unsigned tt1 = F->getRegInfo().createVirtualRegister(RC);
7153   unsigned tt2 = F->getRegInfo().createVirtualRegister(RC);
7154   if (invSrc) {
7155     MIB = BuildMI(newMBB, dl, TII->get(NotOpc), tt1).addReg(t1);
7156     MIB = BuildMI(newMBB, dl, TII->get(NotOpc), tt2).addReg(t2);
7157   } else {
7158     tt1 = t1;
7159     tt2 = t2;
7160   }
7161
7162   int valArgIndx = lastAddrIndx + 1;
7163   assert((argOpers[valArgIndx]->isReg() ||
7164           argOpers[valArgIndx]->isImm()) &&
7165          "invalid operand");
7166   unsigned t5 = F->getRegInfo().createVirtualRegister(RC);
7167   unsigned t6 = F->getRegInfo().createVirtualRegister(RC);
7168   if (argOpers[valArgIndx]->isReg())
7169     MIB = BuildMI(newMBB, dl, TII->get(regOpcL), t5);
7170   else
7171     MIB = BuildMI(newMBB, dl, TII->get(immOpcL), t5);
7172   if (regOpcL != X86::MOV32rr)
7173     MIB.addReg(tt1);
7174   (*MIB).addOperand(*argOpers[valArgIndx]);
7175   assert(argOpers[valArgIndx + 1]->isReg() ==
7176          argOpers[valArgIndx]->isReg());
7177   assert(argOpers[valArgIndx + 1]->isImm() ==
7178          argOpers[valArgIndx]->isImm());
7179   if (argOpers[valArgIndx + 1]->isReg())
7180     MIB = BuildMI(newMBB, dl, TII->get(regOpcH), t6);
7181   else
7182     MIB = BuildMI(newMBB, dl, TII->get(immOpcH), t6);
7183   if (regOpcH != X86::MOV32rr)
7184     MIB.addReg(tt2);
7185   (*MIB).addOperand(*argOpers[valArgIndx + 1]);
7186
7187   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), X86::EAX);
7188   MIB.addReg(t1);
7189   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), X86::EDX);
7190   MIB.addReg(t2);
7191
7192   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), X86::EBX);
7193   MIB.addReg(t5);
7194   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), X86::ECX);
7195   MIB.addReg(t6);
7196
7197   MIB = BuildMI(newMBB, dl, TII->get(X86::LCMPXCHG8B));
7198   for (int i=0; i <= lastAddrIndx; ++i)
7199     (*MIB).addOperand(*argOpers[i]);
7200
7201   assert(bInstr->hasOneMemOperand() && "Unexpected number of memoperand");
7202   (*MIB).addMemOperand(*F, *bInstr->memoperands_begin());
7203
7204   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), t3);
7205   MIB.addReg(X86::EAX);
7206   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), t4);
7207   MIB.addReg(X86::EDX);
7208
7209   // insert branch
7210   BuildMI(newMBB, dl, TII->get(X86::JNE)).addMBB(newMBB);
7211
7212   F->DeleteMachineInstr(bInstr);   // The pseudo instruction is gone now.
7213   return nextMBB;
7214 }
7215
7216 // private utility function
7217 MachineBasicBlock *
7218 X86TargetLowering::EmitAtomicMinMaxWithCustomInserter(MachineInstr *mInstr,
7219                                                       MachineBasicBlock *MBB,
7220                                                       unsigned cmovOpc) const {
7221   // For the atomic min/max operator, we generate
7222   //   thisMBB:
7223   //   newMBB:
7224   //     ld t1 = [min/max.addr]
7225   //     mov t2 = [min/max.val]
7226   //     cmp  t1, t2
7227   //     cmov[cond] t2 = t1
7228   //     mov EAX = t1
7229   //     lcs dest = [bitinstr.addr], t2  [EAX is implicit]
7230   //     bz   newMBB
7231   //     fallthrough -->nextMBB
7232   //
7233   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
7234   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
7235   MachineFunction::iterator MBBIter = MBB;
7236   ++MBBIter;
7237
7238   /// First build the CFG
7239   MachineFunction *F = MBB->getParent();
7240   MachineBasicBlock *thisMBB = MBB;
7241   MachineBasicBlock *newMBB = F->CreateMachineBasicBlock(LLVM_BB);
7242   MachineBasicBlock *nextMBB = F->CreateMachineBasicBlock(LLVM_BB);
7243   F->insert(MBBIter, newMBB);
7244   F->insert(MBBIter, nextMBB);
7245
7246   // Move all successors to thisMBB to nextMBB
7247   nextMBB->transferSuccessors(thisMBB);
7248
7249   // Update thisMBB to fall through to newMBB
7250   thisMBB->addSuccessor(newMBB);
7251
7252   // newMBB jumps to newMBB and fall through to nextMBB
7253   newMBB->addSuccessor(nextMBB);
7254   newMBB->addSuccessor(newMBB);
7255
7256   DebugLoc dl = mInstr->getDebugLoc();
7257   // Insert instructions into newMBB based on incoming instruction
7258   assert(mInstr->getNumOperands() < X86AddrNumOperands + 4 &&
7259          "unexpected number of operands");
7260   MachineOperand& destOper = mInstr->getOperand(0);
7261   MachineOperand* argOpers[2 + X86AddrNumOperands];
7262   int numArgs = mInstr->getNumOperands() - 1;
7263   for (int i=0; i < numArgs; ++i)
7264     argOpers[i] = &mInstr->getOperand(i+1);
7265
7266   // x86 address has 4 operands: base, index, scale, and displacement
7267   int lastAddrIndx = X86AddrNumOperands - 1; // [0,3]
7268   int valArgIndx = lastAddrIndx + 1;
7269
7270   unsigned t1 = F->getRegInfo().createVirtualRegister(X86::GR32RegisterClass);
7271   MachineInstrBuilder MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rm), t1);
7272   for (int i=0; i <= lastAddrIndx; ++i)
7273     (*MIB).addOperand(*argOpers[i]);
7274
7275   // We only support register and immediate values
7276   assert((argOpers[valArgIndx]->isReg() ||
7277           argOpers[valArgIndx]->isImm()) &&
7278          "invalid operand");
7279
7280   unsigned t2 = F->getRegInfo().createVirtualRegister(X86::GR32RegisterClass);
7281   if (argOpers[valArgIndx]->isReg())
7282     MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rr), t2);
7283   else
7284     MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rr), t2);
7285   (*MIB).addOperand(*argOpers[valArgIndx]);
7286
7287   MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rr), X86::EAX);
7288   MIB.addReg(t1);
7289
7290   MIB = BuildMI(newMBB, dl, TII->get(X86::CMP32rr));
7291   MIB.addReg(t1);
7292   MIB.addReg(t2);
7293
7294   // Generate movc
7295   unsigned t3 = F->getRegInfo().createVirtualRegister(X86::GR32RegisterClass);
7296   MIB = BuildMI(newMBB, dl, TII->get(cmovOpc),t3);
7297   MIB.addReg(t2);
7298   MIB.addReg(t1);
7299
7300   // Cmp and exchange if none has modified the memory location
7301   MIB = BuildMI(newMBB, dl, TII->get(X86::LCMPXCHG32));
7302   for (int i=0; i <= lastAddrIndx; ++i)
7303     (*MIB).addOperand(*argOpers[i]);
7304   MIB.addReg(t3);
7305   assert(mInstr->hasOneMemOperand() && "Unexpected number of memoperand");
7306   (*MIB).addMemOperand(*F, *mInstr->memoperands_begin());
7307
7308   MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rr), destOper.getReg());
7309   MIB.addReg(X86::EAX);
7310
7311   // insert branch
7312   BuildMI(newMBB, dl, TII->get(X86::JNE)).addMBB(newMBB);
7313
7314   F->DeleteMachineInstr(mInstr);   // The pseudo instruction is gone now.
7315   return nextMBB;
7316 }
7317
7318
7319 MachineBasicBlock *
7320 X86TargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
7321                                                MachineBasicBlock *BB) const {
7322   DebugLoc dl = MI->getDebugLoc();
7323   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
7324   switch (MI->getOpcode()) {
7325   default: assert(false && "Unexpected instr type to insert");
7326   case X86::CMOV_V1I64:
7327   case X86::CMOV_FR32:
7328   case X86::CMOV_FR64:
7329   case X86::CMOV_V4F32:
7330   case X86::CMOV_V2F64:
7331   case X86::CMOV_V2I64: {
7332     // To "insert" a SELECT_CC instruction, we actually have to insert the
7333     // diamond control-flow pattern.  The incoming instruction knows the
7334     // destination vreg to set, the condition code register to branch on, the
7335     // true/false values to select between, and a branch opcode to use.
7336     const BasicBlock *LLVM_BB = BB->getBasicBlock();
7337     MachineFunction::iterator It = BB;
7338     ++It;
7339
7340     //  thisMBB:
7341     //  ...
7342     //   TrueVal = ...
7343     //   cmpTY ccX, r1, r2
7344     //   bCC copy1MBB
7345     //   fallthrough --> copy0MBB
7346     MachineBasicBlock *thisMBB = BB;
7347     MachineFunction *F = BB->getParent();
7348     MachineBasicBlock *copy0MBB = F->CreateMachineBasicBlock(LLVM_BB);
7349     MachineBasicBlock *sinkMBB = F->CreateMachineBasicBlock(LLVM_BB);
7350     unsigned Opc =
7351       X86::GetCondBranchFromCond((X86::CondCode)MI->getOperand(3).getImm());
7352     BuildMI(BB, dl, TII->get(Opc)).addMBB(sinkMBB);
7353     F->insert(It, copy0MBB);
7354     F->insert(It, sinkMBB);
7355     // Update machine-CFG edges by transferring all successors of the current
7356     // block to the new block which will contain the Phi node for the select.
7357     sinkMBB->transferSuccessors(BB);
7358
7359     // Add the true and fallthrough blocks as its successors.
7360     BB->addSuccessor(copy0MBB);
7361     BB->addSuccessor(sinkMBB);
7362
7363     //  copy0MBB:
7364     //   %FalseValue = ...
7365     //   # fallthrough to sinkMBB
7366     BB = copy0MBB;
7367
7368     // Update machine-CFG edges
7369     BB->addSuccessor(sinkMBB);
7370
7371     //  sinkMBB:
7372     //   %Result = phi [ %FalseValue, copy0MBB ], [ %TrueValue, thisMBB ]
7373     //  ...
7374     BB = sinkMBB;
7375     BuildMI(BB, dl, TII->get(X86::PHI), MI->getOperand(0).getReg())
7376       .addReg(MI->getOperand(1).getReg()).addMBB(copy0MBB)
7377       .addReg(MI->getOperand(2).getReg()).addMBB(thisMBB);
7378
7379     F->DeleteMachineInstr(MI);   // The pseudo instruction is gone now.
7380     return BB;
7381   }
7382
7383   case X86::FP32_TO_INT16_IN_MEM:
7384   case X86::FP32_TO_INT32_IN_MEM:
7385   case X86::FP32_TO_INT64_IN_MEM:
7386   case X86::FP64_TO_INT16_IN_MEM:
7387   case X86::FP64_TO_INT32_IN_MEM:
7388   case X86::FP64_TO_INT64_IN_MEM:
7389   case X86::FP80_TO_INT16_IN_MEM:
7390   case X86::FP80_TO_INT32_IN_MEM:
7391   case X86::FP80_TO_INT64_IN_MEM: {
7392     // Change the floating point control register to use "round towards zero"
7393     // mode when truncating to an integer value.
7394     MachineFunction *F = BB->getParent();
7395     int CWFrameIdx = F->getFrameInfo()->CreateStackObject(2, 2);
7396     addFrameReference(BuildMI(BB, dl, TII->get(X86::FNSTCW16m)), CWFrameIdx);
7397
7398     // Load the old value of the high byte of the control word...
7399     unsigned OldCW =
7400       F->getRegInfo().createVirtualRegister(X86::GR16RegisterClass);
7401     addFrameReference(BuildMI(BB, dl, TII->get(X86::MOV16rm), OldCW),
7402                       CWFrameIdx);
7403
7404     // Set the high part to be round to zero...
7405     addFrameReference(BuildMI(BB, dl, TII->get(X86::MOV16mi)), CWFrameIdx)
7406       .addImm(0xC7F);
7407
7408     // Reload the modified control word now...
7409     addFrameReference(BuildMI(BB, dl, TII->get(X86::FLDCW16m)), CWFrameIdx);
7410
7411     // Restore the memory image of control word to original value
7412     addFrameReference(BuildMI(BB, dl, TII->get(X86::MOV16mr)), CWFrameIdx)
7413       .addReg(OldCW);
7414
7415     // Get the X86 opcode to use.
7416     unsigned Opc;
7417     switch (MI->getOpcode()) {
7418     default: assert(0 && "illegal opcode!");
7419     case X86::FP32_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m32; break;
7420     case X86::FP32_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m32; break;
7421     case X86::FP32_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m32; break;
7422     case X86::FP64_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m64; break;
7423     case X86::FP64_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m64; break;
7424     case X86::FP64_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m64; break;
7425     case X86::FP80_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m80; break;
7426     case X86::FP80_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m80; break;
7427     case X86::FP80_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m80; break;
7428     }
7429
7430     X86AddressMode AM;
7431     MachineOperand &Op = MI->getOperand(0);
7432     if (Op.isReg()) {
7433       AM.BaseType = X86AddressMode::RegBase;
7434       AM.Base.Reg = Op.getReg();
7435     } else {
7436       AM.BaseType = X86AddressMode::FrameIndexBase;
7437       AM.Base.FrameIndex = Op.getIndex();
7438     }
7439     Op = MI->getOperand(1);
7440     if (Op.isImm())
7441       AM.Scale = Op.getImm();
7442     Op = MI->getOperand(2);
7443     if (Op.isImm())
7444       AM.IndexReg = Op.getImm();
7445     Op = MI->getOperand(3);
7446     if (Op.isGlobal()) {
7447       AM.GV = Op.getGlobal();
7448     } else {
7449       AM.Disp = Op.getImm();
7450     }
7451     addFullAddress(BuildMI(BB, dl, TII->get(Opc)), AM)
7452                       .addReg(MI->getOperand(X86AddrNumOperands).getReg());
7453
7454     // Reload the original control word now.
7455     addFrameReference(BuildMI(BB, dl, TII->get(X86::FLDCW16m)), CWFrameIdx);
7456
7457     F->DeleteMachineInstr(MI);   // The pseudo instruction is gone now.
7458     return BB;
7459   }
7460   case X86::ATOMAND32:
7461     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND32rr,
7462                                                X86::AND32ri, X86::MOV32rm,
7463                                                X86::LCMPXCHG32, X86::MOV32rr,
7464                                                X86::NOT32r, X86::EAX,
7465                                                X86::GR32RegisterClass);
7466   case X86::ATOMOR32:
7467     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR32rr,
7468                                                X86::OR32ri, X86::MOV32rm,
7469                                                X86::LCMPXCHG32, X86::MOV32rr,
7470                                                X86::NOT32r, X86::EAX,
7471                                                X86::GR32RegisterClass);
7472   case X86::ATOMXOR32:
7473     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR32rr,
7474                                                X86::XOR32ri, X86::MOV32rm,
7475                                                X86::LCMPXCHG32, X86::MOV32rr,
7476                                                X86::NOT32r, X86::EAX,
7477                                                X86::GR32RegisterClass);
7478   case X86::ATOMNAND32:
7479     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND32rr,
7480                                                X86::AND32ri, X86::MOV32rm,
7481                                                X86::LCMPXCHG32, X86::MOV32rr,
7482                                                X86::NOT32r, X86::EAX,
7483                                                X86::GR32RegisterClass, true);
7484   case X86::ATOMMIN32:
7485     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVL32rr);
7486   case X86::ATOMMAX32:
7487     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVG32rr);
7488   case X86::ATOMUMIN32:
7489     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVB32rr);
7490   case X86::ATOMUMAX32:
7491     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVA32rr);
7492
7493   case X86::ATOMAND16:
7494     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND16rr,
7495                                                X86::AND16ri, X86::MOV16rm,
7496                                                X86::LCMPXCHG16, X86::MOV16rr,
7497                                                X86::NOT16r, X86::AX,
7498                                                X86::GR16RegisterClass);
7499   case X86::ATOMOR16:
7500     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR16rr,
7501                                                X86::OR16ri, X86::MOV16rm,
7502                                                X86::LCMPXCHG16, X86::MOV16rr,
7503                                                X86::NOT16r, X86::AX,
7504                                                X86::GR16RegisterClass);
7505   case X86::ATOMXOR16:
7506     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR16rr,
7507                                                X86::XOR16ri, X86::MOV16rm,
7508                                                X86::LCMPXCHG16, X86::MOV16rr,
7509                                                X86::NOT16r, X86::AX,
7510                                                X86::GR16RegisterClass);
7511   case X86::ATOMNAND16:
7512     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND16rr,
7513                                                X86::AND16ri, X86::MOV16rm,
7514                                                X86::LCMPXCHG16, X86::MOV16rr,
7515                                                X86::NOT16r, X86::AX,
7516                                                X86::GR16RegisterClass, true);
7517   case X86::ATOMMIN16:
7518     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVL16rr);
7519   case X86::ATOMMAX16:
7520     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVG16rr);
7521   case X86::ATOMUMIN16:
7522     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVB16rr);
7523   case X86::ATOMUMAX16:
7524     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVA16rr);
7525
7526   case X86::ATOMAND8:
7527     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND8rr,
7528                                                X86::AND8ri, X86::MOV8rm,
7529                                                X86::LCMPXCHG8, X86::MOV8rr,
7530                                                X86::NOT8r, X86::AL,
7531                                                X86::GR8RegisterClass);
7532   case X86::ATOMOR8:
7533     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR8rr,
7534                                                X86::OR8ri, X86::MOV8rm,
7535                                                X86::LCMPXCHG8, X86::MOV8rr,
7536                                                X86::NOT8r, X86::AL,
7537                                                X86::GR8RegisterClass);
7538   case X86::ATOMXOR8:
7539     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR8rr,
7540                                                X86::XOR8ri, X86::MOV8rm,
7541                                                X86::LCMPXCHG8, X86::MOV8rr,
7542                                                X86::NOT8r, X86::AL,
7543                                                X86::GR8RegisterClass);
7544   case X86::ATOMNAND8:
7545     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND8rr,
7546                                                X86::AND8ri, X86::MOV8rm,
7547                                                X86::LCMPXCHG8, X86::MOV8rr,
7548                                                X86::NOT8r, X86::AL,
7549                                                X86::GR8RegisterClass, true);
7550   // FIXME: There are no CMOV8 instructions; MIN/MAX need some other way.
7551   // This group is for 64-bit host.
7552   case X86::ATOMAND64:
7553     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND64rr,
7554                                                X86::AND64ri32, X86::MOV64rm,
7555                                                X86::LCMPXCHG64, X86::MOV64rr,
7556                                                X86::NOT64r, X86::RAX,
7557                                                X86::GR64RegisterClass);
7558   case X86::ATOMOR64:
7559     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR64rr,
7560                                                X86::OR64ri32, X86::MOV64rm,
7561                                                X86::LCMPXCHG64, X86::MOV64rr,
7562                                                X86::NOT64r, X86::RAX,
7563                                                X86::GR64RegisterClass);
7564   case X86::ATOMXOR64:
7565     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR64rr,
7566                                                X86::XOR64ri32, X86::MOV64rm,
7567                                                X86::LCMPXCHG64, X86::MOV64rr,
7568                                                X86::NOT64r, X86::RAX,
7569                                                X86::GR64RegisterClass);
7570   case X86::ATOMNAND64:
7571     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND64rr,
7572                                                X86::AND64ri32, X86::MOV64rm,
7573                                                X86::LCMPXCHG64, X86::MOV64rr,
7574                                                X86::NOT64r, X86::RAX,
7575                                                X86::GR64RegisterClass, true);
7576   case X86::ATOMMIN64:
7577     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVL64rr);
7578   case X86::ATOMMAX64:
7579     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVG64rr);
7580   case X86::ATOMUMIN64:
7581     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVB64rr);
7582   case X86::ATOMUMAX64:
7583     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVA64rr);
7584
7585   // This group does 64-bit operations on a 32-bit host.
7586   case X86::ATOMAND6432:
7587     return EmitAtomicBit6432WithCustomInserter(MI, BB,
7588                                                X86::AND32rr, X86::AND32rr,
7589                                                X86::AND32ri, X86::AND32ri,
7590                                                false);
7591   case X86::ATOMOR6432:
7592     return EmitAtomicBit6432WithCustomInserter(MI, BB,
7593                                                X86::OR32rr, X86::OR32rr,
7594                                                X86::OR32ri, X86::OR32ri,
7595                                                false);
7596   case X86::ATOMXOR6432:
7597     return EmitAtomicBit6432WithCustomInserter(MI, BB,
7598                                                X86::XOR32rr, X86::XOR32rr,
7599                                                X86::XOR32ri, X86::XOR32ri,
7600                                                false);
7601   case X86::ATOMNAND6432:
7602     return EmitAtomicBit6432WithCustomInserter(MI, BB,
7603                                                X86::AND32rr, X86::AND32rr,
7604                                                X86::AND32ri, X86::AND32ri,
7605                                                true);
7606   case X86::ATOMADD6432:
7607     return EmitAtomicBit6432WithCustomInserter(MI, BB,
7608                                                X86::ADD32rr, X86::ADC32rr,
7609                                                X86::ADD32ri, X86::ADC32ri,
7610                                                false);
7611   case X86::ATOMSUB6432:
7612     return EmitAtomicBit6432WithCustomInserter(MI, BB,
7613                                                X86::SUB32rr, X86::SBB32rr,
7614                                                X86::SUB32ri, X86::SBB32ri,
7615                                                false);
7616   case X86::ATOMSWAP6432:
7617     return EmitAtomicBit6432WithCustomInserter(MI, BB,
7618                                                X86::MOV32rr, X86::MOV32rr,
7619                                                X86::MOV32ri, X86::MOV32ri,
7620                                                false);
7621   }
7622 }
7623
7624 //===----------------------------------------------------------------------===//
7625 //                           X86 Optimization Hooks
7626 //===----------------------------------------------------------------------===//
7627
7628 void X86TargetLowering::computeMaskedBitsForTargetNode(const SDValue Op,
7629                                                        const APInt &Mask,
7630                                                        APInt &KnownZero,
7631                                                        APInt &KnownOne,
7632                                                        const SelectionDAG &DAG,
7633                                                        unsigned Depth) const {
7634   unsigned Opc = Op.getOpcode();
7635   assert((Opc >= ISD::BUILTIN_OP_END ||
7636           Opc == ISD::INTRINSIC_WO_CHAIN ||
7637           Opc == ISD::INTRINSIC_W_CHAIN ||
7638           Opc == ISD::INTRINSIC_VOID) &&
7639          "Should use MaskedValueIsZero if you don't know whether Op"
7640          " is a target node!");
7641
7642   KnownZero = KnownOne = APInt(Mask.getBitWidth(), 0);   // Don't know anything.
7643   switch (Opc) {
7644   default: break;
7645   case X86ISD::ADD:
7646   case X86ISD::SUB:
7647   case X86ISD::SMUL:
7648   case X86ISD::UMUL:
7649   case X86ISD::INC:
7650   case X86ISD::DEC:
7651     // These nodes' second result is a boolean.
7652     if (Op.getResNo() == 0)
7653       break;
7654     // Fallthrough
7655   case X86ISD::SETCC:
7656     KnownZero |= APInt::getHighBitsSet(Mask.getBitWidth(),
7657                                        Mask.getBitWidth() - 1);
7658     break;
7659   }
7660 }
7661
7662 /// isGAPlusOffset - Returns true (and the GlobalValue and the offset) if the
7663 /// node is a GlobalAddress + offset.
7664 bool X86TargetLowering::isGAPlusOffset(SDNode *N,
7665                                        GlobalValue* &GA, int64_t &Offset) const{
7666   if (N->getOpcode() == X86ISD::Wrapper) {
7667     if (isa<GlobalAddressSDNode>(N->getOperand(0))) {
7668       GA = cast<GlobalAddressSDNode>(N->getOperand(0))->getGlobal();
7669       Offset = cast<GlobalAddressSDNode>(N->getOperand(0))->getOffset();
7670       return true;
7671     }
7672   }
7673   return TargetLowering::isGAPlusOffset(N, GA, Offset);
7674 }
7675
7676 static bool isBaseAlignmentOfN(unsigned N, SDNode *Base,
7677                                const TargetLowering &TLI) {
7678   GlobalValue *GV;
7679   int64_t Offset = 0;
7680   if (TLI.isGAPlusOffset(Base, GV, Offset))
7681     return (GV->getAlignment() >= N && (Offset % N) == 0);
7682   // DAG combine handles the stack object case.
7683   return false;
7684 }
7685
7686 static bool EltsFromConsecutiveLoads(ShuffleVectorSDNode *N, unsigned NumElems,
7687                                      MVT EVT, SDNode *&Base,
7688                                      SelectionDAG &DAG, MachineFrameInfo *MFI,
7689                                      const TargetLowering &TLI) {
7690   Base = NULL;
7691   for (unsigned i = 0; i < NumElems; ++i) {
7692     if (N->getMaskElt(i) < 0) {
7693       if (!Base)
7694         return false;
7695       continue;
7696     }
7697
7698     SDValue Elt = DAG.getShuffleScalarElt(N, i);
7699     if (!Elt.getNode() ||
7700         (Elt.getOpcode() != ISD::UNDEF && !ISD::isNON_EXTLoad(Elt.getNode())))
7701       return false;
7702     if (!Base) {
7703       Base = Elt.getNode();
7704       if (Base->getOpcode() == ISD::UNDEF)
7705         return false;
7706       continue;
7707     }
7708     if (Elt.getOpcode() == ISD::UNDEF)
7709       continue;
7710
7711     if (!TLI.isConsecutiveLoad(Elt.getNode(), Base,
7712                                EVT.getSizeInBits()/8, i, MFI))
7713       return false;
7714   }
7715   return true;
7716 }
7717
7718 /// PerformShuffleCombine - Combine a vector_shuffle that is equal to
7719 /// build_vector load1, load2, load3, load4, <0, 1, 2, 3> into a 128-bit load
7720 /// if the load addresses are consecutive, non-overlapping, and in the right
7721 /// order.  In the case of v2i64, it will see if it can rewrite the
7722 /// shuffle to be an appropriate build vector so it can take advantage of
7723 // performBuildVectorCombine.
7724 static SDValue PerformShuffleCombine(SDNode *N, SelectionDAG &DAG,
7725                                      const TargetLowering &TLI) {
7726   DebugLoc dl = N->getDebugLoc();
7727   MVT VT = N->getValueType(0);
7728   MVT EVT = VT.getVectorElementType();
7729   ShuffleVectorSDNode *SVN = cast<ShuffleVectorSDNode>(N);
7730   unsigned NumElems = VT.getVectorNumElements();
7731
7732   // For x86-32 machines, if we see an insert and then a shuffle in a v2i64
7733   // where the upper half is 0, it is advantageous to rewrite it as a build
7734   // vector of (0, val) so it can use movq.
7735   if (VT == MVT::v2i64) {
7736     SDValue In[2];
7737     In[0] = N->getOperand(0);
7738     In[1] = N->getOperand(1);
7739     int Idx0 = SVN->getMaskElt(0);
7740     int Idx1 = SVN->getMaskElt(1);
7741     // FIXME: can we take advantage of undef index?
7742     if (Idx0 >= 0 && Idx1 >= 0 &&
7743         In[Idx0/2].getOpcode() == ISD::INSERT_VECTOR_ELT &&
7744         In[Idx1/2].getOpcode() == ISD::BUILD_VECTOR) {
7745       ConstantSDNode* InsertVecIdx =
7746                              dyn_cast<ConstantSDNode>(In[Idx0/2].getOperand(2));
7747       if (InsertVecIdx &&
7748           InsertVecIdx->getZExtValue() == (unsigned)(Idx0 % 2) &&
7749           isZeroNode(In[Idx1/2].getOperand(Idx1 % 2))) {
7750         return DAG.getNode(ISD::BUILD_VECTOR, dl, VT,
7751                            In[Idx0/2].getOperand(1),
7752                            In[Idx1/2].getOperand(Idx1 % 2));
7753       }
7754     }
7755   }
7756
7757   // Try to combine a vector_shuffle into a 128-bit load.
7758   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
7759   SDNode *Base = NULL;
7760   if (!EltsFromConsecutiveLoads(SVN, NumElems, EVT, Base, DAG, MFI, TLI))
7761     return SDValue();
7762
7763   LoadSDNode *LD = cast<LoadSDNode>(Base);
7764   if (isBaseAlignmentOfN(16, Base->getOperand(1).getNode(), TLI))
7765     return DAG.getLoad(VT, dl, LD->getChain(), LD->getBasePtr(),
7766                        LD->getSrcValue(), LD->getSrcValueOffset(),
7767                        LD->isVolatile());
7768   return DAG.getLoad(VT, dl, LD->getChain(), LD->getBasePtr(),
7769                      LD->getSrcValue(), LD->getSrcValueOffset(),
7770                      LD->isVolatile(), LD->getAlignment());
7771 }
7772
7773 /// PerformBuildVectorCombine - build_vector 0,(load i64 / f64) -> movq / movsd.
7774 static SDValue PerformBuildVectorCombine(SDNode *N, SelectionDAG &DAG,
7775                                          TargetLowering::DAGCombinerInfo &DCI,
7776                                          const X86Subtarget *Subtarget,
7777                                          const TargetLowering &TLI) {
7778   unsigned NumOps = N->getNumOperands();
7779   DebugLoc dl = N->getDebugLoc();
7780
7781   // Ignore single operand BUILD_VECTOR.
7782   if (NumOps == 1)
7783     return SDValue();
7784
7785   MVT VT = N->getValueType(0);
7786   MVT EVT = VT.getVectorElementType();
7787   if ((EVT != MVT::i64 && EVT != MVT::f64) || Subtarget->is64Bit())
7788     // We are looking for load i64 and zero extend. We want to transform
7789     // it before legalizer has a chance to expand it. Also look for i64
7790     // BUILD_PAIR bit casted to f64.
7791     return SDValue();
7792   // This must be an insertion into a zero vector.
7793   SDValue HighElt = N->getOperand(1);
7794   if (!isZeroNode(HighElt))
7795     return SDValue();
7796
7797   // Value must be a load.
7798   SDNode *Base = N->getOperand(0).getNode();
7799   if (!isa<LoadSDNode>(Base)) {
7800     if (Base->getOpcode() != ISD::BIT_CONVERT)
7801       return SDValue();
7802     Base = Base->getOperand(0).getNode();
7803     if (!isa<LoadSDNode>(Base))
7804       return SDValue();
7805   }
7806
7807   // Transform it into VZEXT_LOAD addr.
7808   LoadSDNode *LD = cast<LoadSDNode>(Base);
7809
7810   // Load must not be an extload.
7811   if (LD->getExtensionType() != ISD::NON_EXTLOAD)
7812     return SDValue();
7813
7814   // Load type should legal type so we don't have to legalize it.
7815   if (!TLI.isTypeLegal(VT))
7816     return SDValue();
7817
7818   SDVTList Tys = DAG.getVTList(VT, MVT::Other);
7819   SDValue Ops[] = { LD->getChain(), LD->getBasePtr() };
7820   SDValue ResNode = DAG.getNode(X86ISD::VZEXT_LOAD, dl, Tys, Ops, 2);
7821   TargetLowering::TargetLoweringOpt TLO(DAG);
7822   TLO.CombineTo(SDValue(Base, 1), ResNode.getValue(1));
7823   DCI.CommitTargetLoweringOpt(TLO);
7824   return ResNode;
7825 }
7826
7827 /// PerformSELECTCombine - Do target-specific dag combines on SELECT nodes.
7828 static SDValue PerformSELECTCombine(SDNode *N, SelectionDAG &DAG,
7829                                     const X86Subtarget *Subtarget) {
7830   DebugLoc DL = N->getDebugLoc();
7831   SDValue Cond = N->getOperand(0);
7832   // Get the LHS/RHS of the select.
7833   SDValue LHS = N->getOperand(1);
7834   SDValue RHS = N->getOperand(2);
7835
7836   // If we have SSE[12] support, try to form min/max nodes.
7837   if (Subtarget->hasSSE2() &&
7838       (LHS.getValueType() == MVT::f32 || LHS.getValueType() == MVT::f64) &&
7839       Cond.getOpcode() == ISD::SETCC) {
7840     ISD::CondCode CC = cast<CondCodeSDNode>(Cond.getOperand(2))->get();
7841
7842     unsigned Opcode = 0;
7843     if (LHS == Cond.getOperand(0) && RHS == Cond.getOperand(1)) {
7844       switch (CC) {
7845       default: break;
7846       case ISD::SETOLE: // (X <= Y) ? X : Y -> min
7847       case ISD::SETULE:
7848       case ISD::SETLE:
7849         if (!UnsafeFPMath) break;
7850         // FALL THROUGH.
7851       case ISD::SETOLT:  // (X olt/lt Y) ? X : Y -> min
7852       case ISD::SETLT:
7853         Opcode = X86ISD::FMIN;
7854         break;
7855
7856       case ISD::SETOGT: // (X > Y) ? X : Y -> max
7857       case ISD::SETUGT:
7858       case ISD::SETGT:
7859         if (!UnsafeFPMath) break;
7860         // FALL THROUGH.
7861       case ISD::SETUGE:  // (X uge/ge Y) ? X : Y -> max
7862       case ISD::SETGE:
7863         Opcode = X86ISD::FMAX;
7864         break;
7865       }
7866     } else if (LHS == Cond.getOperand(1) && RHS == Cond.getOperand(0)) {
7867       switch (CC) {
7868       default: break;
7869       case ISD::SETOGT: // (X > Y) ? Y : X -> min
7870       case ISD::SETUGT:
7871       case ISD::SETGT:
7872         if (!UnsafeFPMath) break;
7873         // FALL THROUGH.
7874       case ISD::SETUGE:  // (X uge/ge Y) ? Y : X -> min
7875       case ISD::SETGE:
7876         Opcode = X86ISD::FMIN;
7877         break;
7878
7879       case ISD::SETOLE:   // (X <= Y) ? Y : X -> max
7880       case ISD::SETULE:
7881       case ISD::SETLE:
7882         if (!UnsafeFPMath) break;
7883         // FALL THROUGH.
7884       case ISD::SETOLT:   // (X olt/lt Y) ? Y : X -> max
7885       case ISD::SETLT:
7886         Opcode = X86ISD::FMAX;
7887         break;
7888       }
7889     }
7890
7891     if (Opcode)
7892       return DAG.getNode(Opcode, DL, N->getValueType(0), LHS, RHS);
7893   }
7894
7895   // If this is a select between two integer constants, try to do some
7896   // optimizations.
7897   if (ConstantSDNode *TrueC = dyn_cast<ConstantSDNode>(LHS)) {
7898     if (ConstantSDNode *FalseC = dyn_cast<ConstantSDNode>(RHS))
7899       // Don't do this for crazy integer types.
7900       if (DAG.getTargetLoweringInfo().isTypeLegal(LHS.getValueType())) {
7901         // If this is efficiently invertible, canonicalize the LHSC/RHSC values
7902         // so that TrueC (the true value) is larger than FalseC.
7903         bool NeedsCondInvert = false;
7904
7905         if (TrueC->getAPIntValue().ult(FalseC->getAPIntValue()) &&
7906             // Efficiently invertible.
7907             (Cond.getOpcode() == ISD::SETCC ||  // setcc -> invertible.
7908              (Cond.getOpcode() == ISD::XOR &&   // xor(X, C) -> invertible.
7909               isa<ConstantSDNode>(Cond.getOperand(1))))) {
7910           NeedsCondInvert = true;
7911           std::swap(TrueC, FalseC);
7912         }
7913
7914         // Optimize C ? 8 : 0 -> zext(C) << 3.  Likewise for any pow2/0.
7915         if (FalseC->getAPIntValue() == 0 &&
7916             TrueC->getAPIntValue().isPowerOf2()) {
7917           if (NeedsCondInvert) // Invert the condition if needed.
7918             Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
7919                                DAG.getConstant(1, Cond.getValueType()));
7920
7921           // Zero extend the condition if needed.
7922           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, LHS.getValueType(), Cond);
7923
7924           unsigned ShAmt = TrueC->getAPIntValue().logBase2();
7925           return DAG.getNode(ISD::SHL, DL, LHS.getValueType(), Cond,
7926                              DAG.getConstant(ShAmt, MVT::i8));
7927         }
7928
7929         // Optimize Cond ? cst+1 : cst -> zext(setcc(C)+cst.
7930         if (FalseC->getAPIntValue()+1 == TrueC->getAPIntValue()) {
7931           if (NeedsCondInvert) // Invert the condition if needed.
7932             Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
7933                                DAG.getConstant(1, Cond.getValueType()));
7934
7935           // Zero extend the condition if needed.
7936           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL,
7937                              FalseC->getValueType(0), Cond);
7938           return DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
7939                              SDValue(FalseC, 0));
7940         }
7941
7942         // Optimize cases that will turn into an LEA instruction.  This requires
7943         // an i32 or i64 and an efficient multiplier (1, 2, 3, 4, 5, 8, 9).
7944         if (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i64) {
7945           uint64_t Diff = TrueC->getZExtValue()-FalseC->getZExtValue();
7946           if (N->getValueType(0) == MVT::i32) Diff = (unsigned)Diff;
7947
7948           bool isFastMultiplier = false;
7949           if (Diff < 10) {
7950             switch ((unsigned char)Diff) {
7951               default: break;
7952               case 1:  // result = add base, cond
7953               case 2:  // result = lea base(    , cond*2)
7954               case 3:  // result = lea base(cond, cond*2)
7955               case 4:  // result = lea base(    , cond*4)
7956               case 5:  // result = lea base(cond, cond*4)
7957               case 8:  // result = lea base(    , cond*8)
7958               case 9:  // result = lea base(cond, cond*8)
7959                 isFastMultiplier = true;
7960                 break;
7961             }
7962           }
7963
7964           if (isFastMultiplier) {
7965             APInt Diff = TrueC->getAPIntValue()-FalseC->getAPIntValue();
7966             if (NeedsCondInvert) // Invert the condition if needed.
7967               Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
7968                                  DAG.getConstant(1, Cond.getValueType()));
7969
7970             // Zero extend the condition if needed.
7971             Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, FalseC->getValueType(0),
7972                                Cond);
7973             // Scale the condition by the difference.
7974             if (Diff != 1)
7975               Cond = DAG.getNode(ISD::MUL, DL, Cond.getValueType(), Cond,
7976                                  DAG.getConstant(Diff, Cond.getValueType()));
7977
7978             // Add the base if non-zero.
7979             if (FalseC->getAPIntValue() != 0)
7980               Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
7981                                  SDValue(FalseC, 0));
7982             return Cond;
7983           }
7984         }
7985       }
7986   }
7987
7988   return SDValue();
7989 }
7990
7991 /// Optimize X86ISD::CMOV [LHS, RHS, CONDCODE (e.g. X86::COND_NE), CONDVAL]
7992 static SDValue PerformCMOVCombine(SDNode *N, SelectionDAG &DAG,
7993                                   TargetLowering::DAGCombinerInfo &DCI) {
7994   DebugLoc DL = N->getDebugLoc();
7995
7996   // If the flag operand isn't dead, don't touch this CMOV.
7997   if (N->getNumValues() == 2 && !SDValue(N, 1).use_empty())
7998     return SDValue();
7999
8000   // If this is a select between two integer constants, try to do some
8001   // optimizations.  Note that the operands are ordered the opposite of SELECT
8002   // operands.
8003   if (ConstantSDNode *TrueC = dyn_cast<ConstantSDNode>(N->getOperand(1))) {
8004     if (ConstantSDNode *FalseC = dyn_cast<ConstantSDNode>(N->getOperand(0))) {
8005       // Canonicalize the TrueC/FalseC values so that TrueC (the true value) is
8006       // larger than FalseC (the false value).
8007       X86::CondCode CC = (X86::CondCode)N->getConstantOperandVal(2);
8008
8009       if (TrueC->getAPIntValue().ult(FalseC->getAPIntValue())) {
8010         CC = X86::GetOppositeBranchCondition(CC);
8011         std::swap(TrueC, FalseC);
8012       }
8013
8014       // Optimize C ? 8 : 0 -> zext(setcc(C)) << 3.  Likewise for any pow2/0.
8015       // This is efficient for any integer data type (including i8/i16) and
8016       // shift amount.
8017       if (FalseC->getAPIntValue() == 0 && TrueC->getAPIntValue().isPowerOf2()) {
8018         SDValue Cond = N->getOperand(3);
8019         Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
8020                            DAG.getConstant(CC, MVT::i8), Cond);
8021
8022         // Zero extend the condition if needed.
8023         Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, TrueC->getValueType(0), Cond);
8024
8025         unsigned ShAmt = TrueC->getAPIntValue().logBase2();
8026         Cond = DAG.getNode(ISD::SHL, DL, Cond.getValueType(), Cond,
8027                            DAG.getConstant(ShAmt, MVT::i8));
8028         if (N->getNumValues() == 2)  // Dead flag value?
8029           return DCI.CombineTo(N, Cond, SDValue());
8030         return Cond;
8031       }
8032
8033       // Optimize Cond ? cst+1 : cst -> zext(setcc(C)+cst.  This is efficient
8034       // for any integer data type, including i8/i16.
8035       if (FalseC->getAPIntValue()+1 == TrueC->getAPIntValue()) {
8036         SDValue Cond = N->getOperand(3);
8037         Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
8038                            DAG.getConstant(CC, MVT::i8), Cond);
8039
8040         // Zero extend the condition if needed.
8041         Cond = DAG.getNode(ISD::ZERO_EXTEND, DL,
8042                            FalseC->getValueType(0), Cond);
8043         Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
8044                            SDValue(FalseC, 0));
8045
8046         if (N->getNumValues() == 2)  // Dead flag value?
8047           return DCI.CombineTo(N, Cond, SDValue());
8048         return Cond;
8049       }
8050
8051       // Optimize cases that will turn into an LEA instruction.  This requires
8052       // an i32 or i64 and an efficient multiplier (1, 2, 3, 4, 5, 8, 9).
8053       if (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i64) {
8054         uint64_t Diff = TrueC->getZExtValue()-FalseC->getZExtValue();
8055         if (N->getValueType(0) == MVT::i32) Diff = (unsigned)Diff;
8056
8057         bool isFastMultiplier = false;
8058         if (Diff < 10) {
8059           switch ((unsigned char)Diff) {
8060           default: break;
8061           case 1:  // result = add base, cond
8062           case 2:  // result = lea base(    , cond*2)
8063           case 3:  // result = lea base(cond, cond*2)
8064           case 4:  // result = lea base(    , cond*4)
8065           case 5:  // result = lea base(cond, cond*4)
8066           case 8:  // result = lea base(    , cond*8)
8067           case 9:  // result = lea base(cond, cond*8)
8068             isFastMultiplier = true;
8069             break;
8070           }
8071         }
8072
8073         if (isFastMultiplier) {
8074           APInt Diff = TrueC->getAPIntValue()-FalseC->getAPIntValue();
8075           SDValue Cond = N->getOperand(3);
8076           Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
8077                              DAG.getConstant(CC, MVT::i8), Cond);
8078           // Zero extend the condition if needed.
8079           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, FalseC->getValueType(0),
8080                              Cond);
8081           // Scale the condition by the difference.
8082           if (Diff != 1)
8083             Cond = DAG.getNode(ISD::MUL, DL, Cond.getValueType(), Cond,
8084                                DAG.getConstant(Diff, Cond.getValueType()));
8085
8086           // Add the base if non-zero.
8087           if (FalseC->getAPIntValue() != 0)
8088             Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
8089                                SDValue(FalseC, 0));
8090           if (N->getNumValues() == 2)  // Dead flag value?
8091             return DCI.CombineTo(N, Cond, SDValue());
8092           return Cond;
8093         }
8094       }
8095     }
8096   }
8097   return SDValue();
8098 }
8099
8100
8101 /// PerformMulCombine - Optimize a single multiply with constant into two
8102 /// in order to implement it with two cheaper instructions, e.g.
8103 /// LEA + SHL, LEA + LEA.
8104 static SDValue PerformMulCombine(SDNode *N, SelectionDAG &DAG,
8105                                  TargetLowering::DAGCombinerInfo &DCI) {
8106   if (DAG.getMachineFunction().
8107       getFunction()->hasFnAttr(Attribute::OptimizeForSize))
8108     return SDValue();
8109
8110   if (DCI.isBeforeLegalize() || DCI.isCalledByLegalizer())
8111     return SDValue();
8112
8113   MVT VT = N->getValueType(0);
8114   if (VT != MVT::i64)
8115     return SDValue();
8116
8117   ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(1));
8118   if (!C)
8119     return SDValue();
8120   uint64_t MulAmt = C->getZExtValue();
8121   if (isPowerOf2_64(MulAmt) || MulAmt == 3 || MulAmt == 5 || MulAmt == 9)
8122     return SDValue();
8123
8124   uint64_t MulAmt1 = 0;
8125   uint64_t MulAmt2 = 0;
8126   if ((MulAmt % 9) == 0) {
8127     MulAmt1 = 9;
8128     MulAmt2 = MulAmt / 9;
8129   } else if ((MulAmt % 5) == 0) {
8130     MulAmt1 = 5;
8131     MulAmt2 = MulAmt / 5;
8132   } else if ((MulAmt % 3) == 0) {
8133     MulAmt1 = 3;
8134     MulAmt2 = MulAmt / 3;
8135   }
8136   if (MulAmt2 &&
8137       (isPowerOf2_64(MulAmt2) || MulAmt2 == 3 || MulAmt2 == 5 || MulAmt2 == 9)){
8138     DebugLoc DL = N->getDebugLoc();
8139
8140     if (isPowerOf2_64(MulAmt2) &&
8141         !(N->hasOneUse() && N->use_begin()->getOpcode() == ISD::ADD))
8142       // If second multiplifer is pow2, issue it first. We want the multiply by
8143       // 3, 5, or 9 to be folded into the addressing mode unless the lone use
8144       // is an add.
8145       std::swap(MulAmt1, MulAmt2);
8146
8147     SDValue NewMul;
8148     if (isPowerOf2_64(MulAmt1))
8149       NewMul = DAG.getNode(ISD::SHL, DL, VT, N->getOperand(0),
8150                            DAG.getConstant(Log2_64(MulAmt1), MVT::i8));
8151     else
8152       NewMul = DAG.getNode(X86ISD::MUL_IMM, DL, VT, N->getOperand(0),
8153                            DAG.getConstant(MulAmt1, VT));
8154
8155     if (isPowerOf2_64(MulAmt2))
8156       NewMul = DAG.getNode(ISD::SHL, DL, VT, NewMul,
8157                            DAG.getConstant(Log2_64(MulAmt2), MVT::i8));
8158     else
8159       NewMul = DAG.getNode(X86ISD::MUL_IMM, DL, VT, NewMul,
8160                            DAG.getConstant(MulAmt2, VT));
8161
8162     // Do not add new nodes to DAG combiner worklist.
8163     DCI.CombineTo(N, NewMul, false);
8164   }
8165   return SDValue();
8166 }
8167
8168
8169 /// PerformShiftCombine - Transforms vector shift nodes to use vector shifts
8170 ///                       when possible.
8171 static SDValue PerformShiftCombine(SDNode* N, SelectionDAG &DAG,
8172                                    const X86Subtarget *Subtarget) {
8173   // On X86 with SSE2 support, we can transform this to a vector shift if
8174   // all elements are shifted by the same amount.  We can't do this in legalize
8175   // because the a constant vector is typically transformed to a constant pool
8176   // so we have no knowledge of the shift amount.
8177   if (!Subtarget->hasSSE2())
8178     return SDValue();
8179
8180   MVT VT = N->getValueType(0);
8181   if (VT != MVT::v2i64 && VT != MVT::v4i32 && VT != MVT::v8i16)
8182     return SDValue();
8183
8184   SDValue ShAmtOp = N->getOperand(1);
8185   MVT EltVT = VT.getVectorElementType();
8186   DebugLoc DL = N->getDebugLoc();
8187   SDValue BaseShAmt;
8188   if (ShAmtOp.getOpcode() == ISD::BUILD_VECTOR) {
8189     unsigned NumElts = VT.getVectorNumElements();
8190     unsigned i = 0;
8191     for (; i != NumElts; ++i) {
8192       SDValue Arg = ShAmtOp.getOperand(i);
8193       if (Arg.getOpcode() == ISD::UNDEF) continue;
8194       BaseShAmt = Arg;
8195       break;
8196     }
8197     for (; i != NumElts; ++i) {
8198       SDValue Arg = ShAmtOp.getOperand(i);
8199       if (Arg.getOpcode() == ISD::UNDEF) continue;
8200       if (Arg != BaseShAmt) {
8201         return SDValue();
8202       }
8203     }
8204   } else if (ShAmtOp.getOpcode() == ISD::VECTOR_SHUFFLE &&
8205              cast<ShuffleVectorSDNode>(ShAmtOp)->isSplat()) {
8206     BaseShAmt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, EltVT, ShAmtOp,
8207                             DAG.getIntPtrConstant(0));
8208   } else
8209     return SDValue();
8210
8211   if (EltVT.bitsGT(MVT::i32))
8212     BaseShAmt = DAG.getNode(ISD::TRUNCATE, DL, MVT::i32, BaseShAmt);
8213   else if (EltVT.bitsLT(MVT::i32))
8214     BaseShAmt = DAG.getNode(ISD::ANY_EXTEND, DL, MVT::i32, BaseShAmt);
8215
8216   // The shift amount is identical so we can do a vector shift.
8217   SDValue  ValOp = N->getOperand(0);
8218   switch (N->getOpcode()) {
8219   default:
8220     assert(0 && "Unknown shift opcode!");
8221     break;
8222   case ISD::SHL:
8223     if (VT == MVT::v2i64)
8224       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
8225                          DAG.getConstant(Intrinsic::x86_sse2_pslli_q, MVT::i32),
8226                          ValOp, BaseShAmt);
8227     if (VT == MVT::v4i32)
8228       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
8229                          DAG.getConstant(Intrinsic::x86_sse2_pslli_d, MVT::i32),
8230                          ValOp, BaseShAmt);
8231     if (VT == MVT::v8i16)
8232       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
8233                          DAG.getConstant(Intrinsic::x86_sse2_pslli_w, MVT::i32),
8234                          ValOp, BaseShAmt);
8235     break;
8236   case ISD::SRA:
8237     if (VT == MVT::v4i32)
8238       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
8239                          DAG.getConstant(Intrinsic::x86_sse2_psrai_d, MVT::i32),
8240                          ValOp, BaseShAmt);
8241     if (VT == MVT::v8i16)
8242       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
8243                          DAG.getConstant(Intrinsic::x86_sse2_psrai_w, MVT::i32),
8244                          ValOp, BaseShAmt);
8245     break;
8246   case ISD::SRL:
8247     if (VT == MVT::v2i64)
8248       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
8249                          DAG.getConstant(Intrinsic::x86_sse2_psrli_q, MVT::i32),
8250                          ValOp, BaseShAmt);
8251     if (VT == MVT::v4i32)
8252       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
8253                          DAG.getConstant(Intrinsic::x86_sse2_psrli_d, MVT::i32),
8254                          ValOp, BaseShAmt);
8255     if (VT ==  MVT::v8i16)
8256       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
8257                          DAG.getConstant(Intrinsic::x86_sse2_psrli_w, MVT::i32),
8258                          ValOp, BaseShAmt);
8259     break;
8260   }
8261   return SDValue();
8262 }
8263
8264 /// PerformSTORECombine - Do target-specific dag combines on STORE nodes.
8265 static SDValue PerformSTORECombine(SDNode *N, SelectionDAG &DAG,
8266                                    const X86Subtarget *Subtarget) {
8267   // Turn load->store of MMX types into GPR load/stores.  This avoids clobbering
8268   // the FP state in cases where an emms may be missing.
8269   // A preferable solution to the general problem is to figure out the right
8270   // places to insert EMMS.  This qualifies as a quick hack.
8271
8272   // Similarly, turn load->store of i64 into double load/stores in 32-bit mode.
8273   StoreSDNode *St = cast<StoreSDNode>(N);
8274   MVT VT = St->getValue().getValueType();
8275   if (VT.getSizeInBits() != 64)
8276     return SDValue();
8277
8278   bool F64IsLegal = !UseSoftFloat && !NoImplicitFloat && Subtarget->hasSSE2();
8279   if ((VT.isVector() ||
8280        (VT == MVT::i64 && F64IsLegal && !Subtarget->is64Bit())) &&
8281       isa<LoadSDNode>(St->getValue()) &&
8282       !cast<LoadSDNode>(St->getValue())->isVolatile() &&
8283       St->getChain().hasOneUse() && !St->isVolatile()) {
8284     SDNode* LdVal = St->getValue().getNode();
8285     LoadSDNode *Ld = 0;
8286     int TokenFactorIndex = -1;
8287     SmallVector<SDValue, 8> Ops;
8288     SDNode* ChainVal = St->getChain().getNode();
8289     // Must be a store of a load.  We currently handle two cases:  the load
8290     // is a direct child, and it's under an intervening TokenFactor.  It is
8291     // possible to dig deeper under nested TokenFactors.
8292     if (ChainVal == LdVal)
8293       Ld = cast<LoadSDNode>(St->getChain());
8294     else if (St->getValue().hasOneUse() &&
8295              ChainVal->getOpcode() == ISD::TokenFactor) {
8296       for (unsigned i=0, e = ChainVal->getNumOperands(); i != e; ++i) {
8297         if (ChainVal->getOperand(i).getNode() == LdVal) {
8298           TokenFactorIndex = i;
8299           Ld = cast<LoadSDNode>(St->getValue());
8300         } else
8301           Ops.push_back(ChainVal->getOperand(i));
8302       }
8303     }
8304
8305     if (!Ld || !ISD::isNormalLoad(Ld))
8306       return SDValue();
8307
8308     // If this is not the MMX case, i.e. we are just turning i64 load/store
8309     // into f64 load/store, avoid the transformation if there are multiple
8310     // uses of the loaded value.
8311     if (!VT.isVector() && !Ld->hasNUsesOfValue(1, 0))
8312       return SDValue();
8313
8314     DebugLoc LdDL = Ld->getDebugLoc();
8315     DebugLoc StDL = N->getDebugLoc();
8316     // If we are a 64-bit capable x86, lower to a single movq load/store pair.
8317     // Otherwise, if it's legal to use f64 SSE instructions, use f64 load/store
8318     // pair instead.
8319     if (Subtarget->is64Bit() || F64IsLegal) {
8320       MVT LdVT = Subtarget->is64Bit() ? MVT::i64 : MVT::f64;
8321       SDValue NewLd = DAG.getLoad(LdVT, LdDL, Ld->getChain(),
8322                                   Ld->getBasePtr(), Ld->getSrcValue(),
8323                                   Ld->getSrcValueOffset(), Ld->isVolatile(),
8324                                   Ld->getAlignment());
8325       SDValue NewChain = NewLd.getValue(1);
8326       if (TokenFactorIndex != -1) {
8327         Ops.push_back(NewChain);
8328         NewChain = DAG.getNode(ISD::TokenFactor, LdDL, MVT::Other, &Ops[0],
8329                                Ops.size());
8330       }
8331       return DAG.getStore(NewChain, StDL, NewLd, St->getBasePtr(),
8332                           St->getSrcValue(), St->getSrcValueOffset(),
8333                           St->isVolatile(), St->getAlignment());
8334     }
8335
8336     // Otherwise, lower to two pairs of 32-bit loads / stores.
8337     SDValue LoAddr = Ld->getBasePtr();
8338     SDValue HiAddr = DAG.getNode(ISD::ADD, LdDL, MVT::i32, LoAddr,
8339                                  DAG.getConstant(4, MVT::i32));
8340
8341     SDValue LoLd = DAG.getLoad(MVT::i32, LdDL, Ld->getChain(), LoAddr,
8342                                Ld->getSrcValue(), Ld->getSrcValueOffset(),
8343                                Ld->isVolatile(), Ld->getAlignment());
8344     SDValue HiLd = DAG.getLoad(MVT::i32, LdDL, Ld->getChain(), HiAddr,
8345                                Ld->getSrcValue(), Ld->getSrcValueOffset()+4,
8346                                Ld->isVolatile(),
8347                                MinAlign(Ld->getAlignment(), 4));
8348
8349     SDValue NewChain = LoLd.getValue(1);
8350     if (TokenFactorIndex != -1) {
8351       Ops.push_back(LoLd);
8352       Ops.push_back(HiLd);
8353       NewChain = DAG.getNode(ISD::TokenFactor, LdDL, MVT::Other, &Ops[0],
8354                              Ops.size());
8355     }
8356
8357     LoAddr = St->getBasePtr();
8358     HiAddr = DAG.getNode(ISD::ADD, StDL, MVT::i32, LoAddr,
8359                          DAG.getConstant(4, MVT::i32));
8360
8361     SDValue LoSt = DAG.getStore(NewChain, StDL, LoLd, LoAddr,
8362                                 St->getSrcValue(), St->getSrcValueOffset(),
8363                                 St->isVolatile(), St->getAlignment());
8364     SDValue HiSt = DAG.getStore(NewChain, StDL, HiLd, HiAddr,
8365                                 St->getSrcValue(),
8366                                 St->getSrcValueOffset() + 4,
8367                                 St->isVolatile(),
8368                                 MinAlign(St->getAlignment(), 4));
8369     return DAG.getNode(ISD::TokenFactor, StDL, MVT::Other, LoSt, HiSt);
8370   }
8371   return SDValue();
8372 }
8373
8374 /// PerformFORCombine - Do target-specific dag combines on X86ISD::FOR and
8375 /// X86ISD::FXOR nodes.
8376 static SDValue PerformFORCombine(SDNode *N, SelectionDAG &DAG) {
8377   assert(N->getOpcode() == X86ISD::FOR || N->getOpcode() == X86ISD::FXOR);
8378   // F[X]OR(0.0, x) -> x
8379   // F[X]OR(x, 0.0) -> x
8380   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
8381     if (C->getValueAPF().isPosZero())
8382       return N->getOperand(1);
8383   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
8384     if (C->getValueAPF().isPosZero())
8385       return N->getOperand(0);
8386   return SDValue();
8387 }
8388
8389 /// PerformFANDCombine - Do target-specific dag combines on X86ISD::FAND nodes.
8390 static SDValue PerformFANDCombine(SDNode *N, SelectionDAG &DAG) {
8391   // FAND(0.0, x) -> 0.0
8392   // FAND(x, 0.0) -> 0.0
8393   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
8394     if (C->getValueAPF().isPosZero())
8395       return N->getOperand(0);
8396   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
8397     if (C->getValueAPF().isPosZero())
8398       return N->getOperand(1);
8399   return SDValue();
8400 }
8401
8402 static SDValue PerformBTCombine(SDNode *N,
8403                                 SelectionDAG &DAG,
8404                                 TargetLowering::DAGCombinerInfo &DCI) {
8405   // BT ignores high bits in the bit index operand.
8406   SDValue Op1 = N->getOperand(1);
8407   if (Op1.hasOneUse()) {
8408     unsigned BitWidth = Op1.getValueSizeInBits();
8409     APInt DemandedMask = APInt::getLowBitsSet(BitWidth, Log2_32(BitWidth));
8410     APInt KnownZero, KnownOne;
8411     TargetLowering::TargetLoweringOpt TLO(DAG);
8412     TargetLowering &TLI = DAG.getTargetLoweringInfo();
8413     if (TLO.ShrinkDemandedConstant(Op1, DemandedMask) ||
8414         TLI.SimplifyDemandedBits(Op1, DemandedMask, KnownZero, KnownOne, TLO))
8415       DCI.CommitTargetLoweringOpt(TLO);
8416   }
8417   return SDValue();
8418 }
8419
8420 SDValue X86TargetLowering::PerformDAGCombine(SDNode *N,
8421                                              DAGCombinerInfo &DCI) const {
8422   SelectionDAG &DAG = DCI.DAG;
8423   switch (N->getOpcode()) {
8424   default: break;
8425   case ISD::VECTOR_SHUFFLE: return PerformShuffleCombine(N, DAG, *this);
8426   case ISD::BUILD_VECTOR:
8427     return PerformBuildVectorCombine(N, DAG, DCI, Subtarget, *this);
8428   case ISD::SELECT:         return PerformSELECTCombine(N, DAG, Subtarget);
8429   case X86ISD::CMOV:        return PerformCMOVCombine(N, DAG, DCI);
8430   case ISD::MUL:            return PerformMulCombine(N, DAG, DCI);
8431   case ISD::SHL:
8432   case ISD::SRA:
8433   case ISD::SRL:            return PerformShiftCombine(N, DAG, Subtarget);
8434   case ISD::STORE:          return PerformSTORECombine(N, DAG, Subtarget);
8435   case X86ISD::FXOR:
8436   case X86ISD::FOR:         return PerformFORCombine(N, DAG);
8437   case X86ISD::FAND:        return PerformFANDCombine(N, DAG);
8438   case X86ISD::BT:          return PerformBTCombine(N, DAG, DCI);
8439   }
8440
8441   return SDValue();
8442 }
8443
8444 //===----------------------------------------------------------------------===//
8445 //                           X86 Inline Assembly Support
8446 //===----------------------------------------------------------------------===//
8447
8448 /// getConstraintType - Given a constraint letter, return the type of
8449 /// constraint it is for this target.
8450 X86TargetLowering::ConstraintType
8451 X86TargetLowering::getConstraintType(const std::string &Constraint) const {
8452   if (Constraint.size() == 1) {
8453     switch (Constraint[0]) {
8454     case 'A':
8455       return C_Register;
8456     case 'f':
8457     case 'r':
8458     case 'R':
8459     case 'l':
8460     case 'q':
8461     case 'Q':
8462     case 'x':
8463     case 'y':
8464     case 'Y':
8465       return C_RegisterClass;
8466     case 'e':
8467     case 'Z':
8468       return C_Other;
8469     default:
8470       break;
8471     }
8472   }
8473   return TargetLowering::getConstraintType(Constraint);
8474 }
8475
8476 /// LowerXConstraint - try to replace an X constraint, which matches anything,
8477 /// with another that has more specific requirements based on the type of the
8478 /// corresponding operand.
8479 const char *X86TargetLowering::
8480 LowerXConstraint(MVT ConstraintVT) const {
8481   // FP X constraints get lowered to SSE1/2 registers if available, otherwise
8482   // 'f' like normal targets.
8483   if (ConstraintVT.isFloatingPoint()) {
8484     if (Subtarget->hasSSE2())
8485       return "Y";
8486     if (Subtarget->hasSSE1())
8487       return "x";
8488   }
8489
8490   return TargetLowering::LowerXConstraint(ConstraintVT);
8491 }
8492
8493 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
8494 /// vector.  If it is invalid, don't add anything to Ops.
8495 void X86TargetLowering::LowerAsmOperandForConstraint(SDValue Op,
8496                                                      char Constraint,
8497                                                      bool hasMemory,
8498                                                      std::vector<SDValue>&Ops,
8499                                                      SelectionDAG &DAG) const {
8500   SDValue Result(0, 0);
8501
8502   switch (Constraint) {
8503   default: break;
8504   case 'I':
8505     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
8506       if (C->getZExtValue() <= 31) {
8507         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
8508         break;
8509       }
8510     }
8511     return;
8512   case 'J':
8513     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
8514       if (C->getZExtValue() <= 63) {
8515         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
8516         break;
8517       }
8518     }
8519     return;
8520   case 'N':
8521     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
8522       if (C->getZExtValue() <= 255) {
8523         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
8524         break;
8525       }
8526     }
8527     return;
8528   case 'e': {
8529     // 32-bit signed value
8530     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
8531       const ConstantInt *CI = C->getConstantIntValue();
8532       if (CI->isValueValidForType(Type::Int32Ty, C->getSExtValue())) {
8533         // Widen to 64 bits here to get it sign extended.
8534         Result = DAG.getTargetConstant(C->getSExtValue(), MVT::i64);
8535         break;
8536       }
8537     // FIXME gcc accepts some relocatable values here too, but only in certain
8538     // memory models; it's complicated.
8539     }
8540     return;
8541   }
8542   case 'Z': {
8543     // 32-bit unsigned value
8544     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
8545       const ConstantInt *CI = C->getConstantIntValue();
8546       if (CI->isValueValidForType(Type::Int32Ty, C->getZExtValue())) {
8547         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
8548         break;
8549       }
8550     }
8551     // FIXME gcc accepts some relocatable values here too, but only in certain
8552     // memory models; it's complicated.
8553     return;
8554   }
8555   case 'i': {
8556     // Literal immediates are always ok.
8557     if (ConstantSDNode *CST = dyn_cast<ConstantSDNode>(Op)) {
8558       // Widen to 64 bits here to get it sign extended.
8559       Result = DAG.getTargetConstant(CST->getSExtValue(), MVT::i64);
8560       break;
8561     }
8562
8563     // If we are in non-pic codegen mode, we allow the address of a global (with
8564     // an optional displacement) to be used with 'i'.
8565     GlobalAddressSDNode *GA = dyn_cast<GlobalAddressSDNode>(Op);
8566     int64_t Offset = 0;
8567
8568     // Match either (GA) or (GA+C)
8569     if (GA) {
8570       Offset = GA->getOffset();
8571     } else if (Op.getOpcode() == ISD::ADD) {
8572       ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1));
8573       GA = dyn_cast<GlobalAddressSDNode>(Op.getOperand(0));
8574       if (C && GA) {
8575         Offset = GA->getOffset()+C->getZExtValue();
8576       } else {
8577         C = dyn_cast<ConstantSDNode>(Op.getOperand(1));
8578         GA = dyn_cast<GlobalAddressSDNode>(Op.getOperand(0));
8579         if (C && GA)
8580           Offset = GA->getOffset()+C->getZExtValue();
8581         else
8582           C = 0, GA = 0;
8583       }
8584     }
8585
8586     if (GA) {
8587       if (hasMemory)
8588         Op = LowerGlobalAddress(GA->getGlobal(), Op.getDebugLoc(),
8589                                 Offset, DAG);
8590       else
8591         Op = DAG.getTargetGlobalAddress(GA->getGlobal(), GA->getValueType(0),
8592                                         Offset);
8593       Result = Op;
8594       break;
8595     }
8596
8597     // Otherwise, not valid for this mode.
8598     return;
8599   }
8600   }
8601
8602   if (Result.getNode()) {
8603     Ops.push_back(Result);
8604     return;
8605   }
8606   return TargetLowering::LowerAsmOperandForConstraint(Op, Constraint, hasMemory,
8607                                                       Ops, DAG);
8608 }
8609
8610 std::vector<unsigned> X86TargetLowering::
8611 getRegClassForInlineAsmConstraint(const std::string &Constraint,
8612                                   MVT VT) const {
8613   if (Constraint.size() == 1) {
8614     // FIXME: not handling fp-stack yet!
8615     switch (Constraint[0]) {      // GCC X86 Constraint Letters
8616     default: break;  // Unknown constraint letter
8617     case 'q':   // Q_REGS (GENERAL_REGS in 64-bit mode)
8618     case 'Q':   // Q_REGS
8619       if (VT == MVT::i32)
8620         return make_vector<unsigned>(X86::EAX, X86::EDX, X86::ECX, X86::EBX, 0);
8621       else if (VT == MVT::i16)
8622         return make_vector<unsigned>(X86::AX, X86::DX, X86::CX, X86::BX, 0);
8623       else if (VT == MVT::i8)
8624         return make_vector<unsigned>(X86::AL, X86::DL, X86::CL, X86::BL, 0);
8625       else if (VT == MVT::i64)
8626         return make_vector<unsigned>(X86::RAX, X86::RDX, X86::RCX, X86::RBX, 0);
8627       break;
8628     }
8629   }
8630
8631   return std::vector<unsigned>();
8632 }
8633
8634 std::pair<unsigned, const TargetRegisterClass*>
8635 X86TargetLowering::getRegForInlineAsmConstraint(const std::string &Constraint,
8636                                                 MVT VT) const {
8637   // First, see if this is a constraint that directly corresponds to an LLVM
8638   // register class.
8639   if (Constraint.size() == 1) {
8640     // GCC Constraint Letters
8641     switch (Constraint[0]) {
8642     default: break;
8643     case 'r':   // GENERAL_REGS
8644     case 'R':   // LEGACY_REGS
8645     case 'l':   // INDEX_REGS
8646       if (VT == MVT::i8)
8647         return std::make_pair(0U, X86::GR8RegisterClass);
8648       if (VT == MVT::i16)
8649         return std::make_pair(0U, X86::GR16RegisterClass);
8650       if (VT == MVT::i32 || !Subtarget->is64Bit())
8651         return std::make_pair(0U, X86::GR32RegisterClass);
8652       return std::make_pair(0U, X86::GR64RegisterClass);
8653     case 'f':  // FP Stack registers.
8654       // If SSE is enabled for this VT, use f80 to ensure the isel moves the
8655       // value to the correct fpstack register class.
8656       if (VT == MVT::f32 && !isScalarFPTypeInSSEReg(VT))
8657         return std::make_pair(0U, X86::RFP32RegisterClass);
8658       if (VT == MVT::f64 && !isScalarFPTypeInSSEReg(VT))
8659         return std::make_pair(0U, X86::RFP64RegisterClass);
8660       return std::make_pair(0U, X86::RFP80RegisterClass);
8661     case 'y':   // MMX_REGS if MMX allowed.
8662       if (!Subtarget->hasMMX()) break;
8663       return std::make_pair(0U, X86::VR64RegisterClass);
8664     case 'Y':   // SSE_REGS if SSE2 allowed
8665       if (!Subtarget->hasSSE2()) break;
8666       // FALL THROUGH.
8667     case 'x':   // SSE_REGS if SSE1 allowed
8668       if (!Subtarget->hasSSE1()) break;
8669
8670       switch (VT.getSimpleVT()) {
8671       default: break;
8672       // Scalar SSE types.
8673       case MVT::f32:
8674       case MVT::i32:
8675         return std::make_pair(0U, X86::FR32RegisterClass);
8676       case MVT::f64:
8677       case MVT::i64:
8678         return std::make_pair(0U, X86::FR64RegisterClass);
8679       // Vector types.
8680       case MVT::v16i8:
8681       case MVT::v8i16:
8682       case MVT::v4i32:
8683       case MVT::v2i64:
8684       case MVT::v4f32:
8685       case MVT::v2f64:
8686         return std::make_pair(0U, X86::VR128RegisterClass);
8687       }
8688       break;
8689     }
8690   }
8691
8692   // Use the default implementation in TargetLowering to convert the register
8693   // constraint into a member of a register class.
8694   std::pair<unsigned, const TargetRegisterClass*> Res;
8695   Res = TargetLowering::getRegForInlineAsmConstraint(Constraint, VT);
8696
8697   // Not found as a standard register?
8698   if (Res.second == 0) {
8699     // GCC calls "st(0)" just plain "st".
8700     if (StringsEqualNoCase("{st}", Constraint)) {
8701       Res.first = X86::ST0;
8702       Res.second = X86::RFP80RegisterClass;
8703     }
8704     // 'A' means EAX + EDX.
8705     if (Constraint == "A") {
8706       Res.first = X86::EAX;
8707       Res.second = X86::GRADRegisterClass;
8708     }
8709     return Res;
8710   }
8711
8712   // Otherwise, check to see if this is a register class of the wrong value
8713   // type.  For example, we want to map "{ax},i32" -> {eax}, we don't want it to
8714   // turn into {ax},{dx}.
8715   if (Res.second->hasType(VT))
8716     return Res;   // Correct type already, nothing to do.
8717
8718   // All of the single-register GCC register classes map their values onto
8719   // 16-bit register pieces "ax","dx","cx","bx","si","di","bp","sp".  If we
8720   // really want an 8-bit or 32-bit register, map to the appropriate register
8721   // class and return the appropriate register.
8722   if (Res.second == X86::GR16RegisterClass) {
8723     if (VT == MVT::i8) {
8724       unsigned DestReg = 0;
8725       switch (Res.first) {
8726       default: break;
8727       case X86::AX: DestReg = X86::AL; break;
8728       case X86::DX: DestReg = X86::DL; break;
8729       case X86::CX: DestReg = X86::CL; break;
8730       case X86::BX: DestReg = X86::BL; break;
8731       }
8732       if (DestReg) {
8733         Res.first = DestReg;
8734         Res.second = X86::GR8RegisterClass;
8735       }
8736     } else if (VT == MVT::i32) {
8737       unsigned DestReg = 0;
8738       switch (Res.first) {
8739       default: break;
8740       case X86::AX: DestReg = X86::EAX; break;
8741       case X86::DX: DestReg = X86::EDX; break;
8742       case X86::CX: DestReg = X86::ECX; break;
8743       case X86::BX: DestReg = X86::EBX; break;
8744       case X86::SI: DestReg = X86::ESI; break;
8745       case X86::DI: DestReg = X86::EDI; break;
8746       case X86::BP: DestReg = X86::EBP; break;
8747       case X86::SP: DestReg = X86::ESP; break;
8748       }
8749       if (DestReg) {
8750         Res.first = DestReg;
8751         Res.second = X86::GR32RegisterClass;
8752       }
8753     } else if (VT == MVT::i64) {
8754       unsigned DestReg = 0;
8755       switch (Res.first) {
8756       default: break;
8757       case X86::AX: DestReg = X86::RAX; break;
8758       case X86::DX: DestReg = X86::RDX; break;
8759       case X86::CX: DestReg = X86::RCX; break;
8760       case X86::BX: DestReg = X86::RBX; break;
8761       case X86::SI: DestReg = X86::RSI; break;
8762       case X86::DI: DestReg = X86::RDI; break;
8763       case X86::BP: DestReg = X86::RBP; break;
8764       case X86::SP: DestReg = X86::RSP; break;
8765       }
8766       if (DestReg) {
8767         Res.first = DestReg;
8768         Res.second = X86::GR64RegisterClass;
8769       }
8770     }
8771   } else if (Res.second == X86::FR32RegisterClass ||
8772              Res.second == X86::FR64RegisterClass ||
8773              Res.second == X86::VR128RegisterClass) {
8774     // Handle references to XMM physical registers that got mapped into the
8775     // wrong class.  This can happen with constraints like {xmm0} where the
8776     // target independent register mapper will just pick the first match it can
8777     // find, ignoring the required type.
8778     if (VT == MVT::f32)
8779       Res.second = X86::FR32RegisterClass;
8780     else if (VT == MVT::f64)
8781       Res.second = X86::FR64RegisterClass;
8782     else if (X86::VR128RegisterClass->hasType(VT))
8783       Res.second = X86::VR128RegisterClass;
8784   }
8785
8786   return Res;
8787 }
8788
8789 //===----------------------------------------------------------------------===//
8790 //                           X86 Widen vector type
8791 //===----------------------------------------------------------------------===//
8792
8793 /// getWidenVectorType: given a vector type, returns the type to widen
8794 /// to (e.g., v7i8 to v8i8). If the vector type is legal, it returns itself.
8795 /// If there is no vector type that we want to widen to, returns MVT::Other
8796 /// When and where to widen is target dependent based on the cost of
8797 /// scalarizing vs using the wider vector type.
8798
8799 MVT X86TargetLowering::getWidenVectorType(MVT VT) const {
8800   assert(VT.isVector());
8801   if (isTypeLegal(VT))
8802     return VT;
8803
8804   // TODO: In computeRegisterProperty, we can compute the list of legal vector
8805   //       type based on element type.  This would speed up our search (though
8806   //       it may not be worth it since the size of the list is relatively
8807   //       small).
8808   MVT EltVT = VT.getVectorElementType();
8809   unsigned NElts = VT.getVectorNumElements();
8810
8811   // On X86, it make sense to widen any vector wider than 1
8812   if (NElts <= 1)
8813     return MVT::Other;
8814
8815   for (unsigned nVT = MVT::FIRST_VECTOR_VALUETYPE;
8816        nVT <= MVT::LAST_VECTOR_VALUETYPE; ++nVT) {
8817     MVT SVT = (MVT::SimpleValueType)nVT;
8818
8819     if (isTypeLegal(SVT) &&
8820         SVT.getVectorElementType() == EltVT &&
8821         SVT.getVectorNumElements() > NElts)
8822       return SVT;
8823   }
8824   return MVT::Other;
8825 }