lib/Target/X86/X86ISelLowering.cpp

   1 //===-- X86ISelLowering.cpp - X86 DAG Lowering Implementation -------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that X86 uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #define DEBUG_TYPE "x86-isel"
  16 #include "X86.h"
  17 #include "X86InstrBuilder.h"
  18 #include "X86ISelLowering.h"
  19 #include "X86TargetMachine.h"
  20 #include "X86TargetObjectFile.h"
  21 #include "llvm/CallingConv.h"
  22 #include "llvm/Constants.h"
  23 #include "llvm/DerivedTypes.h"
  24 #include "llvm/GlobalAlias.h"
  25 #include "llvm/GlobalVariable.h"
  26 #include "llvm/Function.h"
  27 #include "llvm/Instructions.h"
  28 #include "llvm/Intrinsics.h"
  29 #include "llvm/LLVMContext.h"
  30 #include "llvm/CodeGen/MachineFrameInfo.h"
  31 #include "llvm/CodeGen/MachineFunction.h"
  32 #include "llvm/CodeGen/MachineInstrBuilder.h"
  33 #include "llvm/CodeGen/MachineJumpTableInfo.h"
  34 #include "llvm/CodeGen/MachineModuleInfo.h"
  35 #include "llvm/CodeGen/MachineRegisterInfo.h"
  36 #include "llvm/CodeGen/PseudoSourceValue.h"
  37 #include "llvm/MC/MCAsmInfo.h"
  38 #include "llvm/MC/MCContext.h"
  39 #include "llvm/MC/MCExpr.h"
  40 #include "llvm/MC/MCSymbol.h"
  41 #include "llvm/ADT/BitVector.h"
  42 #include "llvm/ADT/SmallSet.h"
  43 #include "llvm/ADT/Statistic.h"
  44 #include "llvm/ADT/StringExtras.h"
  45 #include "llvm/ADT/VectorExtras.h"
  46 #include "llvm/Support/CommandLine.h"
  47 #include "llvm/Support/Debug.h"
  48 #include "llvm/Support/Dwarf.h"
  49 #include "llvm/Support/ErrorHandling.h"
  50 #include "llvm/Support/MathExtras.h"
  51 #include "llvm/Support/raw_ostream.h"
  52 using namespace llvm;
  53 using namespace dwarf;
  54
  55 STATISTIC(NumTailCalls, "Number of tail calls");
  56
  57 static cl::opt<bool>
  58 DisableMMX("disable-mmx", cl::Hidden, cl::desc("Disable use of MMX"));
  59
  60 // Disable16Bit - 16-bit operations typically have a larger encoding than
  61 // corresponding 32-bit instructions, and 16-bit code is slow on some
  62 // processors. This is an experimental flag to disable 16-bit operations
  63 // (which forces them to be Legalized to 32-bit operations).
  64 static cl::opt<bool>
  65 Disable16Bit("disable-16bit", cl::Hidden,
  66              cl::desc("Disable use of 16-bit instructions"));
  67 static cl::opt<bool>
  68 Promote16Bit("promote-16bit", cl::Hidden,
  69              cl::desc("Promote 16-bit instructions"));
  70
  71 // Forward declarations.
  72 static SDValue getMOVL(SelectionDAG &DAG, DebugLoc dl, EVT VT, SDValue V1,
  73                        SDValue V2);
  74
  75 static TargetLoweringObjectFile *createTLOF(X86TargetMachine &TM) {
  76   switch (TM.getSubtarget<X86Subtarget>().TargetType) {
  77   default: llvm_unreachable("unknown subtarget type");
  78   case X86Subtarget::isDarwin:
  79     if (TM.getSubtarget<X86Subtarget>().is64Bit())
  80       return new X8664_MachoTargetObjectFile();
  81     return new TargetLoweringObjectFileMachO();
  82   case X86Subtarget::isELF:
  83    if (TM.getSubtarget<X86Subtarget>().is64Bit())
  84      return new X8664_ELFTargetObjectFile(TM);
  85     return new X8632_ELFTargetObjectFile(TM);
  86   case X86Subtarget::isMingw:
  87   case X86Subtarget::isCygwin:
  88   case X86Subtarget::isWindows:
  89     return new TargetLoweringObjectFileCOFF();
  90   }
  91 }
  92
  93 X86TargetLowering::X86TargetLowering(X86TargetMachine &TM)
  94   : TargetLowering(TM, createTLOF(TM)) {
  95   Subtarget = &TM.getSubtarget<X86Subtarget>();
  96   X86ScalarSSEf64 = Subtarget->hasSSE2();
  97   X86ScalarSSEf32 = Subtarget->hasSSE1();
  98   X86StackPtr = Subtarget->is64Bit() ? X86::RSP : X86::ESP;
  99
 100   RegInfo = TM.getRegisterInfo();
 101   TD = getTargetData();
 102
 103   // Set up the TargetLowering object.
 104
 105   // X86 is weird, it always uses i8 for shift amounts and setcc results.
 106   setShiftAmountType(MVT::i8);
 107   setBooleanContents(ZeroOrOneBooleanContent);
 108   setSchedulingPreference(SchedulingForRegPressure);
 109   setStackPointerRegisterToSaveRestore(X86StackPtr);
 110
 111   if (Subtarget->isTargetDarwin()) {
 112     // Darwin should use _setjmp/_longjmp instead of setjmp/longjmp.
 113     setUseUnderscoreSetJmp(false);
 114     setUseUnderscoreLongJmp(false);
 115   } else if (Subtarget->isTargetMingw()) {
 116     // MS runtime is weird: it exports _setjmp, but longjmp!
 117     setUseUnderscoreSetJmp(true);
 118     setUseUnderscoreLongJmp(false);
 119   } else {
 120     setUseUnderscoreSetJmp(true);
 121     setUseUnderscoreLongJmp(true);
 122   }
 123
 124   // Set up the register classes.
 125   addRegisterClass(MVT::i8, X86::GR8RegisterClass);
 126   if (!Disable16Bit)
 127     addRegisterClass(MVT::i16, X86::GR16RegisterClass);
 128   addRegisterClass(MVT::i32, X86::GR32RegisterClass);
 129   if (Subtarget->is64Bit())
 130     addRegisterClass(MVT::i64, X86::GR64RegisterClass);
 131
 132   setLoadExtAction(ISD::SEXTLOAD, MVT::i1, Promote);
 133
 134   // We don't accept any truncstore of integer registers.
 135   setTruncStoreAction(MVT::i64, MVT::i32, Expand);
 136   if (!Disable16Bit)
 137     setTruncStoreAction(MVT::i64, MVT::i16, Expand);
 138   setTruncStoreAction(MVT::i64, MVT::i8 , Expand);
 139   if (!Disable16Bit)
 140     setTruncStoreAction(MVT::i32, MVT::i16, Expand);
 141   setTruncStoreAction(MVT::i32, MVT::i8 , Expand);
 142   setTruncStoreAction(MVT::i16, MVT::i8,  Expand);
 143
 144   // SETOEQ and SETUNE require checking two conditions.
 145   setCondCodeAction(ISD::SETOEQ, MVT::f32, Expand);
 146   setCondCodeAction(ISD::SETOEQ, MVT::f64, Expand);
 147   setCondCodeAction(ISD::SETOEQ, MVT::f80, Expand);
 148   setCondCodeAction(ISD::SETUNE, MVT::f32, Expand);
 149   setCondCodeAction(ISD::SETUNE, MVT::f64, Expand);
 150   setCondCodeAction(ISD::SETUNE, MVT::f80, Expand);
 151
 152   // Promote all UINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have this
 153   // operation.
 154   setOperationAction(ISD::UINT_TO_FP       , MVT::i1   , Promote);
 155   setOperationAction(ISD::UINT_TO_FP       , MVT::i8   , Promote);
 156   setOperationAction(ISD::UINT_TO_FP       , MVT::i16  , Promote);
 157
 158   if (Subtarget->is64Bit()) {
 159     setOperationAction(ISD::UINT_TO_FP     , MVT::i32  , Promote);
 160     setOperationAction(ISD::UINT_TO_FP     , MVT::i64  , Expand);
 161   } else if (!UseSoftFloat) {
 162     if (X86ScalarSSEf64) {
 163       // We have an impenetrably clever algorithm for ui64->double only.
 164       setOperationAction(ISD::UINT_TO_FP   , MVT::i64  , Custom);
 165     }
 166     // We have an algorithm for SSE2, and we turn this into a 64-bit
 167     // FILD for other targets.
 168     setOperationAction(ISD::UINT_TO_FP   , MVT::i32  , Custom);
 169   }
 170
 171   // Promote i1/i8 SINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have
 172   // this operation.
 173   setOperationAction(ISD::SINT_TO_FP       , MVT::i1   , Promote);
 174   setOperationAction(ISD::SINT_TO_FP       , MVT::i8   , Promote);
 175
 176   if (!UseSoftFloat) {
 177     // SSE has no i16 to fp conversion, only i32
 178     if (X86ScalarSSEf32) {
 179       setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Promote);
 180       // f32 and f64 cases are Legal, f80 case is not
 181       setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Custom);
 182     } else {
 183       setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Custom);
 184       setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Custom);
 185     }
 186   } else {
 187     setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Promote);
 188     setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Promote);
 189   }
 190
 191   // In 32-bit mode these are custom lowered.  In 64-bit mode F32 and F64
 192   // are Legal, f80 is custom lowered.
 193   setOperationAction(ISD::FP_TO_SINT     , MVT::i64  , Custom);
 194   setOperationAction(ISD::SINT_TO_FP     , MVT::i64  , Custom);
 195
 196   // Promote i1/i8 FP_TO_SINT to larger FP_TO_SINTS's, as X86 doesn't have
 197   // this operation.
 198   setOperationAction(ISD::FP_TO_SINT       , MVT::i1   , Promote);
 199   setOperationAction(ISD::FP_TO_SINT       , MVT::i8   , Promote);
 200
 201   if (X86ScalarSSEf32) {
 202     setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Promote);
 203     // f32 and f64 cases are Legal, f80 case is not
 204     setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Custom);
 205   } else {
 206     setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Custom);
 207     setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Custom);
 208   }
 209
 210   // Handle FP_TO_UINT by promoting the destination to a larger signed
 211   // conversion.
 212   setOperationAction(ISD::FP_TO_UINT       , MVT::i1   , Promote);
 213   setOperationAction(ISD::FP_TO_UINT       , MVT::i8   , Promote);
 214   setOperationAction(ISD::FP_TO_UINT       , MVT::i16  , Promote);
 215
 216   if (Subtarget->is64Bit()) {
 217     setOperationAction(ISD::FP_TO_UINT     , MVT::i64  , Expand);
 218     setOperationAction(ISD::FP_TO_UINT     , MVT::i32  , Promote);
 219   } else if (!UseSoftFloat) {
 220     if (X86ScalarSSEf32 && !Subtarget->hasSSE3())
 221       // Expand FP_TO_UINT into a select.
 222       // FIXME: We would like to use a Custom expander here eventually to do
 223       // the optimal thing for SSE vs. the default expansion in the legalizer.
 224       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Expand);
 225     else
 226       // With SSE3 we can use fisttpll to convert to a signed i64; without
 227       // SSE, we're stuck with a fistpll.
 228       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Custom);
 229   }
 230
 231   // TODO: when we have SSE, these could be more efficient, by using movd/movq.
 232   if (!X86ScalarSSEf64) {
 233     setOperationAction(ISD::BIT_CONVERT      , MVT::f32  , Expand);
 234     setOperationAction(ISD::BIT_CONVERT      , MVT::i32  , Expand);
 235   }
 236
 237   // Scalar integer divide and remainder are lowered to use operations that
 238   // produce two results, to match the available instructions. This exposes
 239   // the two-result form to trivial CSE, which is able to combine x/y and x%y
 240   // into a single instruction.
 241   //
 242   // Scalar integer multiply-high is also lowered to use two-result
 243   // operations, to match the available instructions. However, plain multiply
 244   // (low) operations are left as Legal, as there are single-result
 245   // instructions for this in x86. Using the two-result multiply instructions
 246   // when both high and low results are needed must be arranged by dagcombine.
 247   setOperationAction(ISD::MULHS           , MVT::i8    , Expand);
 248   setOperationAction(ISD::MULHU           , MVT::i8    , Expand);
 249   setOperationAction(ISD::SDIV            , MVT::i8    , Expand);
 250   setOperationAction(ISD::UDIV            , MVT::i8    , Expand);
 251   setOperationAction(ISD::SREM            , MVT::i8    , Expand);
 252   setOperationAction(ISD::UREM            , MVT::i8    , Expand);
 253   setOperationAction(ISD::MULHS           , MVT::i16   , Expand);
 254   setOperationAction(ISD::MULHU           , MVT::i16   , Expand);
 255   setOperationAction(ISD::SDIV            , MVT::i16   , Expand);
 256   setOperationAction(ISD::UDIV            , MVT::i16   , Expand);
 257   setOperationAction(ISD::SREM            , MVT::i16   , Expand);
 258   setOperationAction(ISD::UREM            , MVT::i16   , Expand);
 259   setOperationAction(ISD::MULHS           , MVT::i32   , Expand);
 260   setOperationAction(ISD::MULHU           , MVT::i32   , Expand);
 261   setOperationAction(ISD::SDIV            , MVT::i32   , Expand);
 262   setOperationAction(ISD::UDIV            , MVT::i32   , Expand);
 263   setOperationAction(ISD::SREM            , MVT::i32   , Expand);
 264   setOperationAction(ISD::UREM            , MVT::i32   , Expand);
 265   setOperationAction(ISD::MULHS           , MVT::i64   , Expand);
 266   setOperationAction(ISD::MULHU           , MVT::i64   , Expand);
 267   setOperationAction(ISD::SDIV            , MVT::i64   , Expand);
 268   setOperationAction(ISD::UDIV            , MVT::i64   , Expand);
 269   setOperationAction(ISD::SREM            , MVT::i64   , Expand);
 270   setOperationAction(ISD::UREM            , MVT::i64   , Expand);
 271
 272   setOperationAction(ISD::BR_JT            , MVT::Other, Expand);
 273   setOperationAction(ISD::BRCOND           , MVT::Other, Custom);
 274   setOperationAction(ISD::BR_CC            , MVT::Other, Expand);
 275   setOperationAction(ISD::SELECT_CC        , MVT::Other, Expand);
 276   if (Subtarget->is64Bit())
 277     setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i32, Legal);
 278   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i16  , Legal);
 279   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i8   , Legal);
 280   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1   , Expand);
 281   setOperationAction(ISD::FP_ROUND_INREG   , MVT::f32  , Expand);
 282   setOperationAction(ISD::FREM             , MVT::f32  , Expand);
 283   setOperationAction(ISD::FREM             , MVT::f64  , Expand);
 284   setOperationAction(ISD::FREM             , MVT::f80  , Expand);
 285   setOperationAction(ISD::FLT_ROUNDS_      , MVT::i32  , Custom);
 286
 287   setOperationAction(ISD::CTPOP            , MVT::i8   , Expand);
 288   setOperationAction(ISD::CTTZ             , MVT::i8   , Custom);
 289   setOperationAction(ISD::CTLZ             , MVT::i8   , Custom);
 290   setOperationAction(ISD::CTPOP            , MVT::i16  , Expand);
 291   if (Disable16Bit) {
 292     setOperationAction(ISD::CTTZ           , MVT::i16  , Expand);
 293     setOperationAction(ISD::CTLZ           , MVT::i16  , Expand);
 294   } else {
 295     setOperationAction(ISD::CTTZ           , MVT::i16  , Custom);
 296     setOperationAction(ISD::CTLZ           , MVT::i16  , Custom);
 297   }
 298   setOperationAction(ISD::CTPOP            , MVT::i32  , Expand);
 299   setOperationAction(ISD::CTTZ             , MVT::i32  , Custom);
 300   setOperationAction(ISD::CTLZ             , MVT::i32  , Custom);
 301   if (Subtarget->is64Bit()) {
 302     setOperationAction(ISD::CTPOP          , MVT::i64  , Expand);
 303     setOperationAction(ISD::CTTZ           , MVT::i64  , Custom);
 304     setOperationAction(ISD::CTLZ           , MVT::i64  , Custom);
 305   }
 306
 307   setOperationAction(ISD::READCYCLECOUNTER , MVT::i64  , Custom);
 308   setOperationAction(ISD::BSWAP            , MVT::i16  , Expand);
 309
 310   // These should be promoted to a larger select which is supported.
 311   setOperationAction(ISD::SELECT          , MVT::i1   , Promote);
 312   // X86 wants to expand cmov itself.
 313   setOperationAction(ISD::SELECT          , MVT::i8   , Custom);
 314   if (Disable16Bit)
 315     setOperationAction(ISD::SELECT        , MVT::i16  , Expand);
 316   else
 317     setOperationAction(ISD::SELECT        , MVT::i16  , Custom);
 318   setOperationAction(ISD::SELECT          , MVT::i32  , Custom);
 319   setOperationAction(ISD::SELECT          , MVT::f32  , Custom);
 320   setOperationAction(ISD::SELECT          , MVT::f64  , Custom);
 321   setOperationAction(ISD::SELECT          , MVT::f80  , Custom);
 322   setOperationAction(ISD::SETCC           , MVT::i8   , Custom);
 323   if (Disable16Bit)
 324     setOperationAction(ISD::SETCC         , MVT::i16  , Expand);
 325   else
 326     setOperationAction(ISD::SETCC         , MVT::i16  , Custom);
 327   setOperationAction(ISD::SETCC           , MVT::i32  , Custom);
 328   setOperationAction(ISD::SETCC           , MVT::f32  , Custom);
 329   setOperationAction(ISD::SETCC           , MVT::f64  , Custom);
 330   setOperationAction(ISD::SETCC           , MVT::f80  , Custom);
 331   if (Subtarget->is64Bit()) {
 332     setOperationAction(ISD::SELECT        , MVT::i64  , Custom);
 333     setOperationAction(ISD::SETCC         , MVT::i64  , Custom);
 334   }
 335   setOperationAction(ISD::EH_RETURN       , MVT::Other, Custom);
 336
 337   // Darwin ABI issue.
 338   setOperationAction(ISD::ConstantPool    , MVT::i32  , Custom);
 339   setOperationAction(ISD::JumpTable       , MVT::i32  , Custom);
 340   setOperationAction(ISD::GlobalAddress   , MVT::i32  , Custom);
 341   setOperationAction(ISD::GlobalTLSAddress, MVT::i32  , Custom);
 342   if (Subtarget->is64Bit())
 343     setOperationAction(ISD::GlobalTLSAddress, MVT::i64, Custom);
 344   setOperationAction(ISD::ExternalSymbol  , MVT::i32  , Custom);
 345   setOperationAction(ISD::BlockAddress    , MVT::i32  , Custom);
 346   if (Subtarget->is64Bit()) {
 347     setOperationAction(ISD::ConstantPool  , MVT::i64  , Custom);
 348     setOperationAction(ISD::JumpTable     , MVT::i64  , Custom);
 349     setOperationAction(ISD::GlobalAddress , MVT::i64  , Custom);
 350     setOperationAction(ISD::ExternalSymbol, MVT::i64  , Custom);
 351     setOperationAction(ISD::BlockAddress  , MVT::i64  , Custom);
 352   }
 353   // 64-bit addm sub, shl, sra, srl (iff 32-bit x86)
 354   setOperationAction(ISD::SHL_PARTS       , MVT::i32  , Custom);
 355   setOperationAction(ISD::SRA_PARTS       , MVT::i32  , Custom);
 356   setOperationAction(ISD::SRL_PARTS       , MVT::i32  , Custom);
 357   if (Subtarget->is64Bit()) {
 358     setOperationAction(ISD::SHL_PARTS     , MVT::i64  , Custom);
 359     setOperationAction(ISD::SRA_PARTS     , MVT::i64  , Custom);
 360     setOperationAction(ISD::SRL_PARTS     , MVT::i64  , Custom);
 361   }
 362
 363   if (Subtarget->hasSSE1())
 364     setOperationAction(ISD::PREFETCH      , MVT::Other, Legal);
 365
 366   if (!Subtarget->hasSSE2())
 367     setOperationAction(ISD::MEMBARRIER    , MVT::Other, Expand);
 368
 369   // Expand certain atomics
 370   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i8, Custom);
 371   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i16, Custom);
 372   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i32, Custom);
 373   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i64, Custom);
 374
 375   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i8, Custom);
 376   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i16, Custom);
 377   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i32, Custom);
 378   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i64, Custom);
 379
 380   if (!Subtarget->is64Bit()) {
 381     setOperationAction(ISD::ATOMIC_LOAD_ADD, MVT::i64, Custom);
 382     setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i64, Custom);
 383     setOperationAction(ISD::ATOMIC_LOAD_AND, MVT::i64, Custom);
 384     setOperationAction(ISD::ATOMIC_LOAD_OR, MVT::i64, Custom);
 385     setOperationAction(ISD::ATOMIC_LOAD_XOR, MVT::i64, Custom);
 386     setOperationAction(ISD::ATOMIC_LOAD_NAND, MVT::i64, Custom);
 387     setOperationAction(ISD::ATOMIC_SWAP, MVT::i64, Custom);
 388   }
 389
 390   // FIXME - use subtarget debug flags
 391   if (!Subtarget->isTargetDarwin() &&
 392       !Subtarget->isTargetELF() &&
 393       !Subtarget->isTargetCygMing()) {
 394     setOperationAction(ISD::EH_LABEL, MVT::Other, Expand);
 395   }
 396
 397   setOperationAction(ISD::EXCEPTIONADDR, MVT::i64, Expand);
 398   setOperationAction(ISD::EHSELECTION,   MVT::i64, Expand);
 399   setOperationAction(ISD::EXCEPTIONADDR, MVT::i32, Expand);
 400   setOperationAction(ISD::EHSELECTION,   MVT::i32, Expand);
 401   if (Subtarget->is64Bit()) {
 402     setExceptionPointerRegister(X86::RAX);
 403     setExceptionSelectorRegister(X86::RDX);
 404   } else {
 405     setExceptionPointerRegister(X86::EAX);
 406     setExceptionSelectorRegister(X86::EDX);
 407   }
 408   setOperationAction(ISD::FRAME_TO_ARGS_OFFSET, MVT::i32, Custom);
 409   setOperationAction(ISD::FRAME_TO_ARGS_OFFSET, MVT::i64, Custom);
 410
 411   setOperationAction(ISD::TRAMPOLINE, MVT::Other, Custom);
 412
 413   setOperationAction(ISD::TRAP, MVT::Other, Legal);
 414
 415   // VASTART needs to be custom lowered to use the VarArgsFrameIndex
 416   setOperationAction(ISD::VASTART           , MVT::Other, Custom);
 417   setOperationAction(ISD::VAEND             , MVT::Other, Expand);
 418   if (Subtarget->is64Bit()) {
 419     setOperationAction(ISD::VAARG           , MVT::Other, Custom);
 420     setOperationAction(ISD::VACOPY          , MVT::Other, Custom);
 421   } else {
 422     setOperationAction(ISD::VAARG           , MVT::Other, Expand);
 423     setOperationAction(ISD::VACOPY          , MVT::Other, Expand);
 424   }
 425
 426   setOperationAction(ISD::STACKSAVE,          MVT::Other, Expand);
 427   setOperationAction(ISD::STACKRESTORE,       MVT::Other, Expand);
 428   if (Subtarget->is64Bit())
 429     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i64, Expand);
 430   if (Subtarget->isTargetCygMing())
 431     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32, Custom);
 432   else
 433     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32, Expand);
 434
 435   if (!UseSoftFloat && X86ScalarSSEf64) {
 436     // f32 and f64 use SSE.
 437     // Set up the FP register classes.
 438     addRegisterClass(MVT::f32, X86::FR32RegisterClass);
 439     addRegisterClass(MVT::f64, X86::FR64RegisterClass);
 440
 441     // Use ANDPD to simulate FABS.
 442     setOperationAction(ISD::FABS , MVT::f64, Custom);
 443     setOperationAction(ISD::FABS , MVT::f32, Custom);
 444
 445     // Use XORP to simulate FNEG.
 446     setOperationAction(ISD::FNEG , MVT::f64, Custom);
 447     setOperationAction(ISD::FNEG , MVT::f32, Custom);
 448
 449     // Use ANDPD and ORPD to simulate FCOPYSIGN.
 450     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Custom);
 451     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 452
 453     // We don't support sin/cos/fmod
 454     setOperationAction(ISD::FSIN , MVT::f64, Expand);
 455     setOperationAction(ISD::FCOS , MVT::f64, Expand);
 456     setOperationAction(ISD::FSIN , MVT::f32, Expand);
 457     setOperationAction(ISD::FCOS , MVT::f32, Expand);
 458
 459     // Expand FP immediates into loads from the stack, except for the special
 460     // cases we handle.
 461     addLegalFPImmediate(APFloat(+0.0)); // xorpd
 462     addLegalFPImmediate(APFloat(+0.0f)); // xorps
 463   } else if (!UseSoftFloat && X86ScalarSSEf32) {
 464     // Use SSE for f32, x87 for f64.
 465     // Set up the FP register classes.
 466     addRegisterClass(MVT::f32, X86::FR32RegisterClass);
 467     addRegisterClass(MVT::f64, X86::RFP64RegisterClass);
 468
 469     // Use ANDPS to simulate FABS.
 470     setOperationAction(ISD::FABS , MVT::f32, Custom);
 471
 472     // Use XORP to simulate FNEG.
 473     setOperationAction(ISD::FNEG , MVT::f32, Custom);
 474
 475     setOperationAction(ISD::UNDEF,     MVT::f64, Expand);
 476
 477     // Use ANDPS and ORPS to simulate FCOPYSIGN.
 478     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 479     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 480
 481     // We don't support sin/cos/fmod
 482     setOperationAction(ISD::FSIN , MVT::f32, Expand);
 483     setOperationAction(ISD::FCOS , MVT::f32, Expand);
 484
 485     // Special cases we handle for FP constants.
 486     addLegalFPImmediate(APFloat(+0.0f)); // xorps
 487     addLegalFPImmediate(APFloat(+0.0)); // FLD0
 488     addLegalFPImmediate(APFloat(+1.0)); // FLD1
 489     addLegalFPImmediate(APFloat(-0.0)); // FLD0/FCHS
 490     addLegalFPImmediate(APFloat(-1.0)); // FLD1/FCHS
 491
 492     if (!UnsafeFPMath) {
 493       setOperationAction(ISD::FSIN           , MVT::f64  , Expand);
 494       setOperationAction(ISD::FCOS           , MVT::f64  , Expand);
 495     }
 496   } else if (!UseSoftFloat) {
 497     // f32 and f64 in x87.
 498     // Set up the FP register classes.
 499     addRegisterClass(MVT::f64, X86::RFP64RegisterClass);
 500     addRegisterClass(MVT::f32, X86::RFP32RegisterClass);
 501
 502     setOperationAction(ISD::UNDEF,     MVT::f64, Expand);
 503     setOperationAction(ISD::UNDEF,     MVT::f32, Expand);
 504     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 505     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Expand);
 506
 507     if (!UnsafeFPMath) {
 508       setOperationAction(ISD::FSIN           , MVT::f64  , Expand);
 509       setOperationAction(ISD::FCOS           , MVT::f64  , Expand);
 510     }
 511     addLegalFPImmediate(APFloat(+0.0)); // FLD0
 512     addLegalFPImmediate(APFloat(+1.0)); // FLD1
 513     addLegalFPImmediate(APFloat(-0.0)); // FLD0/FCHS
 514     addLegalFPImmediate(APFloat(-1.0)); // FLD1/FCHS
 515     addLegalFPImmediate(APFloat(+0.0f)); // FLD0
 516     addLegalFPImmediate(APFloat(+1.0f)); // FLD1
 517     addLegalFPImmediate(APFloat(-0.0f)); // FLD0/FCHS
 518     addLegalFPImmediate(APFloat(-1.0f)); // FLD1/FCHS
 519   }
 520
 521   // Long double always uses X87.
 522   if (!UseSoftFloat) {
 523     addRegisterClass(MVT::f80, X86::RFP80RegisterClass);
 524     setOperationAction(ISD::UNDEF,     MVT::f80, Expand);
 525     setOperationAction(ISD::FCOPYSIGN, MVT::f80, Expand);
 526     {
 527       bool ignored;
 528       APFloat TmpFlt(+0.0);
 529       TmpFlt.convert(APFloat::x87DoubleExtended, APFloat::rmNearestTiesToEven,
 530                      &ignored);
 531       addLegalFPImmediate(TmpFlt);  // FLD0
 532       TmpFlt.changeSign();
 533       addLegalFPImmediate(TmpFlt);  // FLD0/FCHS
 534       APFloat TmpFlt2(+1.0);
 535       TmpFlt2.convert(APFloat::x87DoubleExtended, APFloat::rmNearestTiesToEven,
 536                       &ignored);
 537       addLegalFPImmediate(TmpFlt2);  // FLD1
 538       TmpFlt2.changeSign();
 539       addLegalFPImmediate(TmpFlt2);  // FLD1/FCHS
 540     }
 541
 542     if (!UnsafeFPMath) {
 543       setOperationAction(ISD::FSIN           , MVT::f80  , Expand);
 544       setOperationAction(ISD::FCOS           , MVT::f80  , Expand);
 545     }
 546   }
 547
 548   // Always use a library call for pow.
 549   setOperationAction(ISD::FPOW             , MVT::f32  , Expand);
 550   setOperationAction(ISD::FPOW             , MVT::f64  , Expand);
 551   setOperationAction(ISD::FPOW             , MVT::f80  , Expand);
 552
 553   setOperationAction(ISD::FLOG, MVT::f80, Expand);
 554   setOperationAction(ISD::FLOG2, MVT::f80, Expand);
 555   setOperationAction(ISD::FLOG10, MVT::f80, Expand);
 556   setOperationAction(ISD::FEXP, MVT::f80, Expand);
 557   setOperationAction(ISD::FEXP2, MVT::f80, Expand);
 558
 559   // First set operation action for all vector types to either promote
 560   // (for widening) or expand (for scalarization). Then we will selectively
 561   // turn on ones that can be effectively codegen'd.
 562   for (unsigned VT = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
 563        VT <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++VT) {
 564     setOperationAction(ISD::ADD , (MVT::SimpleValueType)VT, Expand);
 565     setOperationAction(ISD::SUB , (MVT::SimpleValueType)VT, Expand);
 566     setOperationAction(ISD::FADD, (MVT::SimpleValueType)VT, Expand);
 567     setOperationAction(ISD::FNEG, (MVT::SimpleValueType)VT, Expand);
 568     setOperationAction(ISD::FSUB, (MVT::SimpleValueType)VT, Expand);
 569     setOperationAction(ISD::MUL , (MVT::SimpleValueType)VT, Expand);
 570     setOperationAction(ISD::FMUL, (MVT::SimpleValueType)VT, Expand);
 571     setOperationAction(ISD::SDIV, (MVT::SimpleValueType)VT, Expand);
 572     setOperationAction(ISD::UDIV, (MVT::SimpleValueType)VT, Expand);
 573     setOperationAction(ISD::FDIV, (MVT::SimpleValueType)VT, Expand);
 574     setOperationAction(ISD::SREM, (MVT::SimpleValueType)VT, Expand);
 575     setOperationAction(ISD::UREM, (MVT::SimpleValueType)VT, Expand);
 576     setOperationAction(ISD::LOAD, (MVT::SimpleValueType)VT, Expand);
 577     setOperationAction(ISD::VECTOR_SHUFFLE, (MVT::SimpleValueType)VT, Expand);
 578     setOperationAction(ISD::EXTRACT_VECTOR_ELT,(MVT::SimpleValueType)VT,Expand);
 579     setOperationAction(ISD::EXTRACT_SUBVECTOR,(MVT::SimpleValueType)VT,Expand);
 580     setOperationAction(ISD::INSERT_VECTOR_ELT,(MVT::SimpleValueType)VT, Expand);
 581     setOperationAction(ISD::FABS, (MVT::SimpleValueType)VT, Expand);
 582     setOperationAction(ISD::FSIN, (MVT::SimpleValueType)VT, Expand);
 583     setOperationAction(ISD::FCOS, (MVT::SimpleValueType)VT, Expand);
 584     setOperationAction(ISD::FREM, (MVT::SimpleValueType)VT, Expand);
 585     setOperationAction(ISD::FPOWI, (MVT::SimpleValueType)VT, Expand);
 586     setOperationAction(ISD::FSQRT, (MVT::SimpleValueType)VT, Expand);
 587     setOperationAction(ISD::FCOPYSIGN, (MVT::SimpleValueType)VT, Expand);
 588     setOperationAction(ISD::SMUL_LOHI, (MVT::SimpleValueType)VT, Expand);
 589     setOperationAction(ISD::UMUL_LOHI, (MVT::SimpleValueType)VT, Expand);
 590     setOperationAction(ISD::SDIVREM, (MVT::SimpleValueType)VT, Expand);
 591     setOperationAction(ISD::UDIVREM, (MVT::SimpleValueType)VT, Expand);
 592     setOperationAction(ISD::FPOW, (MVT::SimpleValueType)VT, Expand);
 593     setOperationAction(ISD::CTPOP, (MVT::SimpleValueType)VT, Expand);
 594     setOperationAction(ISD::CTTZ, (MVT::SimpleValueType)VT, Expand);
 595     setOperationAction(ISD::CTLZ, (MVT::SimpleValueType)VT, Expand);
 596     setOperationAction(ISD::SHL, (MVT::SimpleValueType)VT, Expand);
 597     setOperationAction(ISD::SRA, (MVT::SimpleValueType)VT, Expand);
 598     setOperationAction(ISD::SRL, (MVT::SimpleValueType)VT, Expand);
 599     setOperationAction(ISD::ROTL, (MVT::SimpleValueType)VT, Expand);
 600     setOperationAction(ISD::ROTR, (MVT::SimpleValueType)VT, Expand);
 601     setOperationAction(ISD::BSWAP, (MVT::SimpleValueType)VT, Expand);
 602     setOperationAction(ISD::VSETCC, (MVT::SimpleValueType)VT, Expand);
 603     setOperationAction(ISD::FLOG, (MVT::SimpleValueType)VT, Expand);
 604     setOperationAction(ISD::FLOG2, (MVT::SimpleValueType)VT, Expand);
 605     setOperationAction(ISD::FLOG10, (MVT::SimpleValueType)VT, Expand);
 606     setOperationAction(ISD::FEXP, (MVT::SimpleValueType)VT, Expand);
 607     setOperationAction(ISD::FEXP2, (MVT::SimpleValueType)VT, Expand);
 608     setOperationAction(ISD::FP_TO_UINT, (MVT::SimpleValueType)VT, Expand);
 609     setOperationAction(ISD::FP_TO_SINT, (MVT::SimpleValueType)VT, Expand);
 610     setOperationAction(ISD::UINT_TO_FP, (MVT::SimpleValueType)VT, Expand);
 611     setOperationAction(ISD::SINT_TO_FP, (MVT::SimpleValueType)VT, Expand);
 612     setOperationAction(ISD::SIGN_EXTEND_INREG, (MVT::SimpleValueType)VT,Expand);
 613     setOperationAction(ISD::TRUNCATE,  (MVT::SimpleValueType)VT, Expand);
 614     setOperationAction(ISD::SIGN_EXTEND,  (MVT::SimpleValueType)VT, Expand);
 615     setOperationAction(ISD::ZERO_EXTEND,  (MVT::SimpleValueType)VT, Expand);
 616     setOperationAction(ISD::ANY_EXTEND,  (MVT::SimpleValueType)VT, Expand);
 617     for (unsigned InnerVT = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
 618          InnerVT <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++InnerVT)
 619       setTruncStoreAction((MVT::SimpleValueType)VT,
 620                           (MVT::SimpleValueType)InnerVT, Expand);
 621     setLoadExtAction(ISD::SEXTLOAD, (MVT::SimpleValueType)VT, Expand);
 622     setLoadExtAction(ISD::ZEXTLOAD, (MVT::SimpleValueType)VT, Expand);
 623     setLoadExtAction(ISD::EXTLOAD, (MVT::SimpleValueType)VT, Expand);
 624   }
 625
 626   // FIXME: In order to prevent SSE instructions being expanded to MMX ones
 627   // with -msoft-float, disable use of MMX as well.
 628   if (!UseSoftFloat && !DisableMMX && Subtarget->hasMMX()) {
 629     addRegisterClass(MVT::v8i8,  X86::VR64RegisterClass, false);
 630     addRegisterClass(MVT::v4i16, X86::VR64RegisterClass, false);
 631     addRegisterClass(MVT::v2i32, X86::VR64RegisterClass, false);
 632     addRegisterClass(MVT::v2f32, X86::VR64RegisterClass, false);
 633     addRegisterClass(MVT::v1i64, X86::VR64RegisterClass, false);
 634
 635     setOperationAction(ISD::ADD,                MVT::v8i8,  Legal);
 636     setOperationAction(ISD::ADD,                MVT::v4i16, Legal);
 637     setOperationAction(ISD::ADD,                MVT::v2i32, Legal);
 638     setOperationAction(ISD::ADD,                MVT::v1i64, Legal);
 639
 640     setOperationAction(ISD::SUB,                MVT::v8i8,  Legal);
 641     setOperationAction(ISD::SUB,                MVT::v4i16, Legal);
 642     setOperationAction(ISD::SUB,                MVT::v2i32, Legal);
 643     setOperationAction(ISD::SUB,                MVT::v1i64, Legal);
 644
 645     setOperationAction(ISD::MULHS,              MVT::v4i16, Legal);
 646     setOperationAction(ISD::MUL,                MVT::v4i16, Legal);
 647
 648     setOperationAction(ISD::AND,                MVT::v8i8,  Promote);
 649     AddPromotedToType (ISD::AND,                MVT::v8i8,  MVT::v1i64);
 650     setOperationAction(ISD::AND,                MVT::v4i16, Promote);
 651     AddPromotedToType (ISD::AND,                MVT::v4i16, MVT::v1i64);
 652     setOperationAction(ISD::AND,                MVT::v2i32, Promote);
 653     AddPromotedToType (ISD::AND,                MVT::v2i32, MVT::v1i64);
 654     setOperationAction(ISD::AND,                MVT::v1i64, Legal);
 655
 656     setOperationAction(ISD::OR,                 MVT::v8i8,  Promote);
 657     AddPromotedToType (ISD::OR,                 MVT::v8i8,  MVT::v1i64);
 658     setOperationAction(ISD::OR,                 MVT::v4i16, Promote);
 659     AddPromotedToType (ISD::OR,                 MVT::v4i16, MVT::v1i64);
 660     setOperationAction(ISD::OR,                 MVT::v2i32, Promote);
 661     AddPromotedToType (ISD::OR,                 MVT::v2i32, MVT::v1i64);
 662     setOperationAction(ISD::OR,                 MVT::v1i64, Legal);
 663
 664     setOperationAction(ISD::XOR,                MVT::v8i8,  Promote);
 665     AddPromotedToType (ISD::XOR,                MVT::v8i8,  MVT::v1i64);
 666     setOperationAction(ISD::XOR,                MVT::v4i16, Promote);
 667     AddPromotedToType (ISD::XOR,                MVT::v4i16, MVT::v1i64);
 668     setOperationAction(ISD::XOR,                MVT::v2i32, Promote);
 669     AddPromotedToType (ISD::XOR,                MVT::v2i32, MVT::v1i64);
 670     setOperationAction(ISD::XOR,                MVT::v1i64, Legal);
 671
 672     setOperationAction(ISD::LOAD,               MVT::v8i8,  Promote);
 673     AddPromotedToType (ISD::LOAD,               MVT::v8i8,  MVT::v1i64);
 674     setOperationAction(ISD::LOAD,               MVT::v4i16, Promote);
 675     AddPromotedToType (ISD::LOAD,               MVT::v4i16, MVT::v1i64);
 676     setOperationAction(ISD::LOAD,               MVT::v2i32, Promote);
 677     AddPromotedToType (ISD::LOAD,               MVT::v2i32, MVT::v1i64);
 678     setOperationAction(ISD::LOAD,               MVT::v2f32, Promote);
 679     AddPromotedToType (ISD::LOAD,               MVT::v2f32, MVT::v1i64);
 680     setOperationAction(ISD::LOAD,               MVT::v1i64, Legal);
 681
 682     setOperationAction(ISD::BUILD_VECTOR,       MVT::v8i8,  Custom);
 683     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4i16, Custom);
 684     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2i32, Custom);
 685     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2f32, Custom);
 686     setOperationAction(ISD::BUILD_VECTOR,       MVT::v1i64, Custom);
 687
 688     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v8i8,  Custom);
 689     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4i16, Custom);
 690     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2i32, Custom);
 691     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v1i64, Custom);
 692
 693     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v2f32, Custom);
 694     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v8i8,  Custom);
 695     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v4i16, Custom);
 696     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v1i64, Custom);
 697
 698     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i16, Custom);
 699
 700     setOperationAction(ISD::SELECT,             MVT::v8i8, Promote);
 701     setOperationAction(ISD::SELECT,             MVT::v4i16, Promote);
 702     setOperationAction(ISD::SELECT,             MVT::v2i32, Promote);
 703     setOperationAction(ISD::SELECT,             MVT::v1i64, Custom);
 704     setOperationAction(ISD::VSETCC,             MVT::v8i8, Custom);
 705     setOperationAction(ISD::VSETCC,             MVT::v4i16, Custom);
 706     setOperationAction(ISD::VSETCC,             MVT::v2i32, Custom);
 707   }
 708
 709   if (!UseSoftFloat && Subtarget->hasSSE1()) {
 710     addRegisterClass(MVT::v4f32, X86::VR128RegisterClass);
 711
 712     setOperationAction(ISD::FADD,               MVT::v4f32, Legal);
 713     setOperationAction(ISD::FSUB,               MVT::v4f32, Legal);
 714     setOperationAction(ISD::FMUL,               MVT::v4f32, Legal);
 715     setOperationAction(ISD::FDIV,               MVT::v4f32, Legal);
 716     setOperationAction(ISD::FSQRT,              MVT::v4f32, Legal);
 717     setOperationAction(ISD::FNEG,               MVT::v4f32, Custom);
 718     setOperationAction(ISD::LOAD,               MVT::v4f32, Legal);
 719     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4f32, Custom);
 720     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4f32, Custom);
 721     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f32, Custom);
 722     setOperationAction(ISD::SELECT,             MVT::v4f32, Custom);
 723     setOperationAction(ISD::VSETCC,             MVT::v4f32, Custom);
 724   }
 725
 726   if (!UseSoftFloat && Subtarget->hasSSE2()) {
 727     addRegisterClass(MVT::v2f64, X86::VR128RegisterClass);
 728
 729     // FIXME: Unfortunately -soft-float and -no-implicit-float means XMM
 730     // registers cannot be used even for integer operations.
 731     addRegisterClass(MVT::v16i8, X86::VR128RegisterClass);
 732     addRegisterClass(MVT::v8i16, X86::VR128RegisterClass);
 733     addRegisterClass(MVT::v4i32, X86::VR128RegisterClass);
 734     addRegisterClass(MVT::v2i64, X86::VR128RegisterClass);
 735
 736     setOperationAction(ISD::ADD,                MVT::v16i8, Legal);
 737     setOperationAction(ISD::ADD,                MVT::v8i16, Legal);
 738     setOperationAction(ISD::ADD,                MVT::v4i32, Legal);
 739     setOperationAction(ISD::ADD,                MVT::v2i64, Legal);
 740     setOperationAction(ISD::MUL,                MVT::v2i64, Custom);
 741     setOperationAction(ISD::SUB,                MVT::v16i8, Legal);
 742     setOperationAction(ISD::SUB,                MVT::v8i16, Legal);
 743     setOperationAction(ISD::SUB,                MVT::v4i32, Legal);
 744     setOperationAction(ISD::SUB,                MVT::v2i64, Legal);
 745     setOperationAction(ISD::MUL,                MVT::v8i16, Legal);
 746     setOperationAction(ISD::FADD,               MVT::v2f64, Legal);
 747     setOperationAction(ISD::FSUB,               MVT::v2f64, Legal);
 748     setOperationAction(ISD::FMUL,               MVT::v2f64, Legal);
 749     setOperationAction(ISD::FDIV,               MVT::v2f64, Legal);
 750     setOperationAction(ISD::FSQRT,              MVT::v2f64, Legal);
 751     setOperationAction(ISD::FNEG,               MVT::v2f64, Custom);
 752
 753     setOperationAction(ISD::VSETCC,             MVT::v2f64, Custom);
 754     setOperationAction(ISD::VSETCC,             MVT::v16i8, Custom);
 755     setOperationAction(ISD::VSETCC,             MVT::v8i16, Custom);
 756     setOperationAction(ISD::VSETCC,             MVT::v4i32, Custom);
 757
 758     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v16i8, Custom);
 759     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v8i16, Custom);
 760     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i16, Custom);
 761     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i32, Custom);
 762     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f32, Custom);
 763
 764     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v2f64, Custom);
 765     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v2i64, Custom);
 766     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v16i8, Custom);
 767     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v8i16, Custom);
 768     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v4i32, Custom);
 769
 770     // Custom lower build_vector, vector_shuffle, and extract_vector_elt.
 771     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v2i64; ++i) {
 772       EVT VT = (MVT::SimpleValueType)i;
 773       // Do not attempt to custom lower non-power-of-2 vectors
 774       if (!isPowerOf2_32(VT.getVectorNumElements()))
 775         continue;
 776       // Do not attempt to custom lower non-128-bit vectors
 777       if (!VT.is128BitVector())
 778         continue;
 779       setOperationAction(ISD::BUILD_VECTOR,
 780                          VT.getSimpleVT().SimpleTy, Custom);
 781       setOperationAction(ISD::VECTOR_SHUFFLE,
 782                          VT.getSimpleVT().SimpleTy, Custom);
 783       setOperationAction(ISD::EXTRACT_VECTOR_ELT,
 784                          VT.getSimpleVT().SimpleTy, Custom);
 785     }
 786
 787     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2f64, Custom);
 788     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2i64, Custom);
 789     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2f64, Custom);
 790     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2i64, Custom);
 791     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2f64, Custom);
 792     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2f64, Custom);
 793
 794     if (Subtarget->is64Bit()) {
 795       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2i64, Custom);
 796       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2i64, Custom);
 797     }
 798
 799     // Promote v16i8, v8i16, v4i32 load, select, and, or, xor to v2i64.
 800     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v2i64; i++) {
 801       MVT::SimpleValueType SVT = (MVT::SimpleValueType)i;
 802       EVT VT = SVT;
 803
 804       // Do not attempt to promote non-128-bit vectors
 805       if (!VT.is128BitVector()) {
 806         continue;
 807       }
 808
 809       setOperationAction(ISD::AND,    SVT, Promote);
 810       AddPromotedToType (ISD::AND,    SVT, MVT::v2i64);
 811       setOperationAction(ISD::OR,     SVT, Promote);
 812       AddPromotedToType (ISD::OR,     SVT, MVT::v2i64);
 813       setOperationAction(ISD::XOR,    SVT, Promote);
 814       AddPromotedToType (ISD::XOR,    SVT, MVT::v2i64);
 815       setOperationAction(ISD::LOAD,   SVT, Promote);
 816       AddPromotedToType (ISD::LOAD,   SVT, MVT::v2i64);
 817       setOperationAction(ISD::SELECT, SVT, Promote);
 818       AddPromotedToType (ISD::SELECT, SVT, MVT::v2i64);
 819     }
 820
 821     setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 822
 823     // Custom lower v2i64 and v2f64 selects.
 824     setOperationAction(ISD::LOAD,               MVT::v2f64, Legal);
 825     setOperationAction(ISD::LOAD,               MVT::v2i64, Legal);
 826     setOperationAction(ISD::SELECT,             MVT::v2f64, Custom);
 827     setOperationAction(ISD::SELECT,             MVT::v2i64, Custom);
 828
 829     setOperationAction(ISD::FP_TO_SINT,         MVT::v4i32, Legal);
 830     setOperationAction(ISD::SINT_TO_FP,         MVT::v4i32, Legal);
 831     if (!DisableMMX && Subtarget->hasMMX()) {
 832       setOperationAction(ISD::FP_TO_SINT,         MVT::v2i32, Custom);
 833       setOperationAction(ISD::SINT_TO_FP,         MVT::v2i32, Custom);
 834     }
 835   }
 836
 837   if (Subtarget->hasSSE41()) {
 838     // FIXME: Do we need to handle scalar-to-vector here?
 839     setOperationAction(ISD::MUL,                MVT::v4i32, Legal);
 840
 841     // i8 and i16 vectors are custom , because the source register and source
 842     // source memory operand types are not the same width.  f32 vectors are
 843     // custom since the immediate controlling the insert encodes additional
 844     // information.
 845     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v16i8, Custom);
 846     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i16, Custom);
 847     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i32, Custom);
 848     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f32, Custom);
 849
 850     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v16i8, Custom);
 851     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v8i16, Custom);
 852     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4i32, Custom);
 853     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f32, Custom);
 854
 855     if (Subtarget->is64Bit()) {
 856       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2i64, Legal);
 857       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2i64, Legal);
 858     }
 859   }
 860
 861   if (Subtarget->hasSSE42()) {
 862     setOperationAction(ISD::VSETCC,             MVT::v2i64, Custom);
 863   }
 864
 865   if (!UseSoftFloat && Subtarget->hasAVX()) {
 866     addRegisterClass(MVT::v8f32, X86::VR256RegisterClass);
 867     addRegisterClass(MVT::v4f64, X86::VR256RegisterClass);
 868     addRegisterClass(MVT::v8i32, X86::VR256RegisterClass);
 869     addRegisterClass(MVT::v4i64, X86::VR256RegisterClass);
 870
 871     setOperationAction(ISD::LOAD,               MVT::v8f32, Legal);
 872     setOperationAction(ISD::LOAD,               MVT::v8i32, Legal);
 873     setOperationAction(ISD::LOAD,               MVT::v4f64, Legal);
 874     setOperationAction(ISD::LOAD,               MVT::v4i64, Legal);
 875     setOperationAction(ISD::FADD,               MVT::v8f32, Legal);
 876     setOperationAction(ISD::FSUB,               MVT::v8f32, Legal);
 877     setOperationAction(ISD::FMUL,               MVT::v8f32, Legal);
 878     setOperationAction(ISD::FDIV,               MVT::v8f32, Legal);
 879     setOperationAction(ISD::FSQRT,              MVT::v8f32, Legal);
 880     setOperationAction(ISD::FNEG,               MVT::v8f32, Custom);
 881     //setOperationAction(ISD::BUILD_VECTOR,       MVT::v8f32, Custom);
 882     //setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v8f32, Custom);
 883     //setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v8f32, Custom);
 884     //setOperationAction(ISD::SELECT,             MVT::v8f32, Custom);
 885     //setOperationAction(ISD::VSETCC,             MVT::v8f32, Custom);
 886
 887     // Operations to consider commented out -v16i16 v32i8
 888     //setOperationAction(ISD::ADD,                MVT::v16i16, Legal);
 889     setOperationAction(ISD::ADD,                MVT::v8i32, Custom);
 890     setOperationAction(ISD::ADD,                MVT::v4i64, Custom);
 891     //setOperationAction(ISD::SUB,                MVT::v32i8, Legal);
 892     //setOperationAction(ISD::SUB,                MVT::v16i16, Legal);
 893     setOperationAction(ISD::SUB,                MVT::v8i32, Custom);
 894     setOperationAction(ISD::SUB,                MVT::v4i64, Custom);
 895     //setOperationAction(ISD::MUL,                MVT::v16i16, Legal);
 896     setOperationAction(ISD::FADD,               MVT::v4f64, Legal);
 897     setOperationAction(ISD::FSUB,               MVT::v4f64, Legal);
 898     setOperationAction(ISD::FMUL,               MVT::v4f64, Legal);
 899     setOperationAction(ISD::FDIV,               MVT::v4f64, Legal);
 900     setOperationAction(ISD::FSQRT,              MVT::v4f64, Legal);
 901     setOperationAction(ISD::FNEG,               MVT::v4f64, Custom);
 902
 903     setOperationAction(ISD::VSETCC,             MVT::v4f64, Custom);
 904     // setOperationAction(ISD::VSETCC,             MVT::v32i8, Custom);
 905     // setOperationAction(ISD::VSETCC,             MVT::v16i16, Custom);
 906     setOperationAction(ISD::VSETCC,             MVT::v8i32, Custom);
 907
 908     // setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v32i8, Custom);
 909     // setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v16i16, Custom);
 910     // setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v16i16, Custom);
 911     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i32, Custom);
 912     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8f32, Custom);
 913
 914     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4f64, Custom);
 915     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4i64, Custom);
 916     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4f64, Custom);
 917     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4i64, Custom);
 918     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f64, Custom);
 919     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f64, Custom);
 920
 921 #if 0
 922     // Not sure we want to do this since there are no 256-bit integer
 923     // operations in AVX
 924
 925     // Custom lower build_vector, vector_shuffle, and extract_vector_elt.
 926     // This includes 256-bit vectors
 927     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v4i64; ++i) {
 928       EVT VT = (MVT::SimpleValueType)i;
 929
 930       // Do not attempt to custom lower non-power-of-2 vectors
 931       if (!isPowerOf2_32(VT.getVectorNumElements()))
 932         continue;
 933
 934       setOperationAction(ISD::BUILD_VECTOR,       VT, Custom);
 935       setOperationAction(ISD::VECTOR_SHUFFLE,     VT, Custom);
 936       setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT, Custom);
 937     }
 938
 939     if (Subtarget->is64Bit()) {
 940       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i64, Custom);
 941       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4i64, Custom);
 942     }
 943 #endif
 944
 945 #if 0
 946     // Not sure we want to do this since there are no 256-bit integer
 947     // operations in AVX
 948
 949     // Promote v32i8, v16i16, v8i32 load, select, and, or, xor to v4i64.
 950     // Including 256-bit vectors
 951     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v4i64; i++) {
 952       EVT VT = (MVT::SimpleValueType)i;
 953
 954       if (!VT.is256BitVector()) {
 955         continue;
 956       }
 957       setOperationAction(ISD::AND,    VT, Promote);
 958       AddPromotedToType (ISD::AND,    VT, MVT::v4i64);
 959       setOperationAction(ISD::OR,     VT, Promote);
 960       AddPromotedToType (ISD::OR,     VT, MVT::v4i64);
 961       setOperationAction(ISD::XOR,    VT, Promote);
 962       AddPromotedToType (ISD::XOR,    VT, MVT::v4i64);
 963       setOperationAction(ISD::LOAD,   VT, Promote);
 964       AddPromotedToType (ISD::LOAD,   VT, MVT::v4i64);
 965       setOperationAction(ISD::SELECT, VT, Promote);
 966       AddPromotedToType (ISD::SELECT, VT, MVT::v4i64);
 967     }
 968
 969     setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 970 #endif
 971   }
 972
 973   // We want to custom lower some of our intrinsics.
 974   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
 975
 976   // Add/Sub/Mul with overflow operations are custom lowered.
 977   setOperationAction(ISD::SADDO, MVT::i32, Custom);
 978   setOperationAction(ISD::SADDO, MVT::i64, Custom);
 979   setOperationAction(ISD::UADDO, MVT::i32, Custom);
 980   setOperationAction(ISD::UADDO, MVT::i64, Custom);
 981   setOperationAction(ISD::SSUBO, MVT::i32, Custom);
 982   setOperationAction(ISD::SSUBO, MVT::i64, Custom);
 983   setOperationAction(ISD::USUBO, MVT::i32, Custom);
 984   setOperationAction(ISD::USUBO, MVT::i64, Custom);
 985   setOperationAction(ISD::SMULO, MVT::i32, Custom);
 986   setOperationAction(ISD::SMULO, MVT::i64, Custom);
 987
 988   if (!Subtarget->is64Bit()) {
 989     // These libcalls are not available in 32-bit.
 990     setLibcallName(RTLIB::SHL_I128, 0);
 991     setLibcallName(RTLIB::SRL_I128, 0);
 992     setLibcallName(RTLIB::SRA_I128, 0);
 993   }
 994
 995   // We have target-specific dag combine patterns for the following nodes:
 996   setTargetDAGCombine(ISD::VECTOR_SHUFFLE);
 997   setTargetDAGCombine(ISD::EXTRACT_VECTOR_ELT);
 998   setTargetDAGCombine(ISD::BUILD_VECTOR);
 999   setTargetDAGCombine(ISD::SELECT);
1000   setTargetDAGCombine(ISD::SHL);
1001   setTargetDAGCombine(ISD::SRA);
1002   setTargetDAGCombine(ISD::SRL);
1003   setTargetDAGCombine(ISD::OR);
1004   setTargetDAGCombine(ISD::STORE);
1005   setTargetDAGCombine(ISD::MEMBARRIER);
1006   setTargetDAGCombine(ISD::ZERO_EXTEND);
1007   if (Subtarget->is64Bit())
1008     setTargetDAGCombine(ISD::MUL);
1009
1010   computeRegisterProperties();
1011
1012   // FIXME: These should be based on subtarget info. Plus, the values should
1013   // be smaller when we are in optimizing for size mode.
1014   maxStoresPerMemset = 16; // For @llvm.memset -> sequence of stores
1015   maxStoresPerMemcpy = 8; // For @llvm.memcpy -> sequence of stores
1016   maxStoresPerMemmove = 3; // For @llvm.memmove -> sequence of stores
1017   setPrefLoopAlignment(16);
1018   benefitFromCodePlacementOpt = true;
1019 }
1020
1021
1022 MVT::SimpleValueType X86TargetLowering::getSetCCResultType(EVT VT) const {
1023   return MVT::i8;
1024 }
1025
1026
1027 /// getMaxByValAlign - Helper for getByValTypeAlignment to determine
1028 /// the desired ByVal argument alignment.
1029 static void getMaxByValAlign(const Type *Ty, unsigned &MaxAlign) {
1030   if (MaxAlign == 16)
1031     return;
1032   if (const VectorType *VTy = dyn_cast<VectorType>(Ty)) {
1033     if (VTy->getBitWidth() == 128)
1034       MaxAlign = 16;
1035   } else if (const ArrayType *ATy = dyn_cast<ArrayType>(Ty)) {
1036     unsigned EltAlign = 0;
1037     getMaxByValAlign(ATy->getElementType(), EltAlign);
1038     if (EltAlign > MaxAlign)
1039       MaxAlign = EltAlign;
1040   } else if (const StructType *STy = dyn_cast<StructType>(Ty)) {
1041     for (unsigned i = 0, e = STy->getNumElements(); i != e; ++i) {
1042       unsigned EltAlign = 0;
1043       getMaxByValAlign(STy->getElementType(i), EltAlign);
1044       if (EltAlign > MaxAlign)
1045         MaxAlign = EltAlign;
1046       if (MaxAlign == 16)
1047         break;
1048     }
1049   }
1050   return;
1051 }
1052
1053 /// getByValTypeAlignment - Return the desired alignment for ByVal aggregate
1054 /// function arguments in the caller parameter area. For X86, aggregates
1055 /// that contain SSE vectors are placed at 16-byte boundaries while the rest
1056 /// are at 4-byte boundaries.
1057 unsigned X86TargetLowering::getByValTypeAlignment(const Type *Ty) const {
1058   if (Subtarget->is64Bit()) {
1059     // Max of 8 and alignment of type.
1060     unsigned TyAlign = TD->getABITypeAlignment(Ty);
1061     if (TyAlign > 8)
1062       return TyAlign;
1063     return 8;
1064   }
1065
1066   unsigned Align = 4;
1067   if (Subtarget->hasSSE1())
1068     getMaxByValAlign(Ty, Align);
1069   return Align;
1070 }
1071
1072 /// getOptimalMemOpType - Returns the target specific optimal type for load
1073 /// and store operations as a result of memset, memcpy, and memmove
1074 /// lowering. If DstAlign is zero that means it's safe to destination
1075 /// alignment can satisfy any constraint. Similarly if SrcAlign is zero it
1076 /// means there isn't a need to check it against alignment requirement,
1077 /// probably because the source does not need to be loaded. If
1078 /// 'NonScalarIntSafe' is true, that means it's safe to return a
1079 /// non-scalar-integer type, e.g. empty string source, constant, or loaded
1080 /// from memory. 'MemcpyStrSrc' indicates whether the memcpy source is
1081 /// constant so it does not need to be loaded.
1082 /// It returns EVT::Other if the type should be determined using generic
1083 /// target-independent logic.
1084 EVT
1085 X86TargetLowering::getOptimalMemOpType(uint64_t Size,
1086                                        unsigned DstAlign, unsigned SrcAlign,
1087                                        bool NonScalarIntSafe,
1088                                        bool MemcpyStrSrc,
1089                                        MachineFunction &MF) const {
1090   // FIXME: This turns off use of xmm stores for memset/memcpy on targets like
1091   // linux.  This is because the stack realignment code can't handle certain
1092   // cases like PR2962.  This should be removed when PR2962 is fixed.
1093   const Function *F = MF.getFunction();
1094   if (NonScalarIntSafe &&
1095       !F->hasFnAttr(Attribute::NoImplicitFloat)) {
1096     if (Size >= 16 &&
1097         (Subtarget->isUnalignedMemAccessFast() ||
1098          ((DstAlign == 0 || DstAlign >= 16) &&
1099           (SrcAlign == 0 || SrcAlign >= 16))) &&
1100         Subtarget->getStackAlignment() >= 16) {
1101       if (Subtarget->hasSSE2())
1102         return MVT::v4i32;
1103       if (Subtarget->hasSSE1())
1104         return MVT::v4f32;
1105     } else if (!MemcpyStrSrc && Size >= 8 &&
1106                !Subtarget->is64Bit() &&
1107                Subtarget->getStackAlignment() >= 8 &&
1108                Subtarget->hasSSE2()) {
1109       // Do not use f64 to lower memcpy if source is string constant. It's
1110       // better to use i32 to avoid the loads.
1111       return MVT::f64;
1112     }
1113   }
1114   if (Subtarget->is64Bit() && Size >= 8)
1115     return MVT::i64;
1116   return MVT::i32;
1117 }
1118
1119 /// getJumpTableEncoding - Return the entry encoding for a jump table in the
1120 /// current function.  The returned value is a member of the
1121 /// MachineJumpTableInfo::JTEntryKind enum.
1122 unsigned X86TargetLowering::getJumpTableEncoding() const {
1123   // In GOT pic mode, each entry in the jump table is emitted as a @GOTOFF
1124   // symbol.
1125   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
1126       Subtarget->isPICStyleGOT())
1127     return MachineJumpTableInfo::EK_Custom32;
1128
1129   // Otherwise, use the normal jump table encoding heuristics.
1130   return TargetLowering::getJumpTableEncoding();
1131 }
1132
1133 /// getPICBaseSymbol - Return the X86-32 PIC base.
1134 MCSymbol *
1135 X86TargetLowering::getPICBaseSymbol(const MachineFunction *MF,
1136                                     MCContext &Ctx) const {
1137   const MCAsmInfo &MAI = *getTargetMachine().getMCAsmInfo();
1138   return Ctx.GetOrCreateSymbol(Twine(MAI.getPrivateGlobalPrefix())+
1139                                Twine(MF->getFunctionNumber())+"$pb");
1140 }
1141
1142
1143 const MCExpr *
1144 X86TargetLowering::LowerCustomJumpTableEntry(const MachineJumpTableInfo *MJTI,
1145                                              const MachineBasicBlock *MBB,
1146                                              unsigned uid,MCContext &Ctx) const{
1147   assert(getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
1148          Subtarget->isPICStyleGOT());
1149   // In 32-bit ELF systems, our jump table entries are formed with @GOTOFF
1150   // entries.
1151   return MCSymbolRefExpr::Create(MBB->getSymbol(),
1152                                  MCSymbolRefExpr::VK_GOTOFF, Ctx);
1153 }
1154
1155 /// getPICJumpTableRelocaBase - Returns relocation base for the given PIC
1156 /// jumptable.
1157 SDValue X86TargetLowering::getPICJumpTableRelocBase(SDValue Table,
1158                                                     SelectionDAG &DAG) const {
1159   if (!Subtarget->is64Bit())
1160     // This doesn't have DebugLoc associated with it, but is not really the
1161     // same as a Register.
1162     return DAG.getNode(X86ISD::GlobalBaseReg, DebugLoc(), getPointerTy());
1163   return Table;
1164 }
1165
1166 /// getPICJumpTableRelocBaseExpr - This returns the relocation base for the
1167 /// given PIC jumptable, the same as getPICJumpTableRelocBase, but as an
1168 /// MCExpr.
1169 const MCExpr *X86TargetLowering::
1170 getPICJumpTableRelocBaseExpr(const MachineFunction *MF, unsigned JTI,
1171                              MCContext &Ctx) const {
1172   // X86-64 uses RIP relative addressing based on the jump table label.
1173   if (Subtarget->isPICStyleRIPRel())
1174     return TargetLowering::getPICJumpTableRelocBaseExpr(MF, JTI, Ctx);
1175
1176   // Otherwise, the reference is relative to the PIC base.
1177   return MCSymbolRefExpr::Create(getPICBaseSymbol(MF, Ctx), Ctx);
1178 }
1179
1180 /// getFunctionAlignment - Return the Log2 alignment of this function.
1181 unsigned X86TargetLowering::getFunctionAlignment(const Function *F) const {
1182   return F->hasFnAttr(Attribute::OptimizeForSize) ? 0 : 4;
1183 }
1184
1185 //===----------------------------------------------------------------------===//
1186 //               Return Value Calling Convention Implementation
1187 //===----------------------------------------------------------------------===//
1188
1189 #include "X86GenCallingConv.inc"
1190
1191 bool
1192 X86TargetLowering::CanLowerReturn(CallingConv::ID CallConv, bool isVarArg,
1193                         const SmallVectorImpl<EVT> &OutTys,
1194                         const SmallVectorImpl<ISD::ArgFlagsTy> &ArgsFlags,
1195                         SelectionDAG &DAG) const {
1196   SmallVector<CCValAssign, 16> RVLocs;
1197   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1198                  RVLocs, *DAG.getContext());
1199   return CCInfo.CheckReturn(OutTys, ArgsFlags, RetCC_X86);
1200 }
1201
1202 SDValue
1203 X86TargetLowering::LowerReturn(SDValue Chain,
1204                                CallingConv::ID CallConv, bool isVarArg,
1205                                const SmallVectorImpl<ISD::OutputArg> &Outs,
1206                                DebugLoc dl, SelectionDAG &DAG) const {
1207   MachineFunction &MF = DAG.getMachineFunction();
1208   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1209
1210   SmallVector<CCValAssign, 16> RVLocs;
1211   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1212                  RVLocs, *DAG.getContext());
1213   CCInfo.AnalyzeReturn(Outs, RetCC_X86);
1214
1215   // Add the regs to the liveout set for the function.
1216   MachineRegisterInfo &MRI = DAG.getMachineFunction().getRegInfo();
1217   for (unsigned i = 0; i != RVLocs.size(); ++i)
1218     if (RVLocs[i].isRegLoc() && !MRI.isLiveOut(RVLocs[i].getLocReg()))
1219       MRI.addLiveOut(RVLocs[i].getLocReg());
1220
1221   SDValue Flag;
1222
1223   SmallVector<SDValue, 6> RetOps;
1224   RetOps.push_back(Chain); // Operand #0 = Chain (updated below)
1225   // Operand #1 = Bytes To Pop
1226   RetOps.push_back(DAG.getTargetConstant(FuncInfo->getBytesToPopOnReturn(),
1227                    MVT::i16));
1228
1229   // Copy the result values into the output registers.
1230   for (unsigned i = 0; i != RVLocs.size(); ++i) {
1231     CCValAssign &VA = RVLocs[i];
1232     assert(VA.isRegLoc() && "Can only return in registers!");
1233     SDValue ValToCopy = Outs[i].Val;
1234
1235     // Returns in ST0/ST1 are handled specially: these are pushed as operands to
1236     // the RET instruction and handled by the FP Stackifier.
1237     if (VA.getLocReg() == X86::ST0 ||
1238         VA.getLocReg() == X86::ST1) {
1239       // If this is a copy from an xmm register to ST(0), use an FPExtend to
1240       // change the value to the FP stack register class.
1241       if (isScalarFPTypeInSSEReg(VA.getValVT()))
1242         ValToCopy = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f80, ValToCopy);
1243       RetOps.push_back(ValToCopy);
1244       // Don't emit a copytoreg.
1245       continue;
1246     }
1247
1248     // 64-bit vector (MMX) values are returned in XMM0 / XMM1 except for v1i64
1249     // which is returned in RAX / RDX.
1250     if (Subtarget->is64Bit()) {
1251       EVT ValVT = ValToCopy.getValueType();
1252       if (ValVT.isVector() && ValVT.getSizeInBits() == 64) {
1253         ValToCopy = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::i64, ValToCopy);
1254         if (VA.getLocReg() == X86::XMM0 || VA.getLocReg() == X86::XMM1)
1255           ValToCopy = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64, ValToCopy);
1256       }
1257     }
1258
1259     Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), ValToCopy, Flag);
1260     Flag = Chain.getValue(1);
1261   }
1262
1263   // The x86-64 ABI for returning structs by value requires that we copy
1264   // the sret argument into %rax for the return. We saved the argument into
1265   // a virtual register in the entry block, so now we copy the value out
1266   // and into %rax.
1267   if (Subtarget->is64Bit() &&
1268       DAG.getMachineFunction().getFunction()->hasStructRetAttr()) {
1269     MachineFunction &MF = DAG.getMachineFunction();
1270     X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1271     unsigned Reg = FuncInfo->getSRetReturnReg();
1272     if (!Reg) {
1273       Reg = MRI.createVirtualRegister(getRegClassFor(MVT::i64));
1274       FuncInfo->setSRetReturnReg(Reg);
1275     }
1276     SDValue Val = DAG.getCopyFromReg(Chain, dl, Reg, getPointerTy());
1277
1278     Chain = DAG.getCopyToReg(Chain, dl, X86::RAX, Val, Flag);
1279     Flag = Chain.getValue(1);
1280
1281     // RAX now acts like a return value.
1282     MRI.addLiveOut(X86::RAX);
1283   }
1284
1285   RetOps[0] = Chain;  // Update chain.
1286
1287   // Add the flag if we have it.
1288   if (Flag.getNode())
1289     RetOps.push_back(Flag);
1290
1291   return DAG.getNode(X86ISD::RET_FLAG, dl,
1292                      MVT::Other, &RetOps[0], RetOps.size());
1293 }
1294
1295 /// LowerCallResult - Lower the result values of a call into the
1296 /// appropriate copies out of appropriate physical registers.
1297 ///
1298 SDValue
1299 X86TargetLowering::LowerCallResult(SDValue Chain, SDValue InFlag,
1300                                    CallingConv::ID CallConv, bool isVarArg,
1301                                    const SmallVectorImpl<ISD::InputArg> &Ins,
1302                                    DebugLoc dl, SelectionDAG &DAG,
1303                                    SmallVectorImpl<SDValue> &InVals) const {
1304
1305   // Assign locations to each value returned by this call.
1306   SmallVector<CCValAssign, 16> RVLocs;
1307   bool Is64Bit = Subtarget->is64Bit();
1308   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1309                  RVLocs, *DAG.getContext());
1310   CCInfo.AnalyzeCallResult(Ins, RetCC_X86);
1311
1312   // Copy all of the result registers out of their specified physreg.
1313   for (unsigned i = 0; i != RVLocs.size(); ++i) {
1314     CCValAssign &VA = RVLocs[i];
1315     EVT CopyVT = VA.getValVT();
1316
1317     // If this is x86-64, and we disabled SSE, we can't return FP values
1318     if ((CopyVT == MVT::f32 || CopyVT == MVT::f64) &&
1319         ((Is64Bit || Ins[i].Flags.isInReg()) && !Subtarget->hasSSE1())) {
1320       report_fatal_error("SSE register return with SSE disabled");
1321     }
1322
1323     // If this is a call to a function that returns an fp value on the floating
1324     // point stack, but where we prefer to use the value in xmm registers, copy
1325     // it out as F80 and use a truncate to move it from fp stack reg to xmm reg.
1326     if ((VA.getLocReg() == X86::ST0 ||
1327          VA.getLocReg() == X86::ST1) &&
1328         isScalarFPTypeInSSEReg(VA.getValVT())) {
1329       CopyVT = MVT::f80;
1330     }
1331
1332     SDValue Val;
1333     if (Is64Bit && CopyVT.isVector() && CopyVT.getSizeInBits() == 64) {
1334       // For x86-64, MMX values are returned in XMM0 / XMM1 except for v1i64.
1335       if (VA.getLocReg() == X86::XMM0 || VA.getLocReg() == X86::XMM1) {
1336         Chain = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(),
1337                                    MVT::v2i64, InFlag).getValue(1);
1338         Val = Chain.getValue(0);
1339         Val = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i64,
1340                           Val, DAG.getConstant(0, MVT::i64));
1341       } else {
1342         Chain = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(),
1343                                    MVT::i64, InFlag).getValue(1);
1344         Val = Chain.getValue(0);
1345       }
1346       Val = DAG.getNode(ISD::BIT_CONVERT, dl, CopyVT, Val);
1347     } else {
1348       Chain = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(),
1349                                  CopyVT, InFlag).getValue(1);
1350       Val = Chain.getValue(0);
1351     }
1352     InFlag = Chain.getValue(2);
1353
1354     if (CopyVT != VA.getValVT()) {
1355       // Round the F80 the right size, which also moves to the appropriate xmm
1356       // register.
1357       Val = DAG.getNode(ISD::FP_ROUND, dl, VA.getValVT(), Val,
1358                         // This truncation won't change the value.
1359                         DAG.getIntPtrConstant(1));
1360     }
1361
1362     InVals.push_back(Val);
1363   }
1364
1365   return Chain;
1366 }
1367
1368
1369 //===----------------------------------------------------------------------===//
1370 //                C & StdCall & Fast Calling Convention implementation
1371 //===----------------------------------------------------------------------===//
1372 //  StdCall calling convention seems to be standard for many Windows' API
1373 //  routines and around. It differs from C calling convention just a little:
1374 //  callee should clean up the stack, not caller. Symbols should be also
1375 //  decorated in some fancy way :) It doesn't support any vector arguments.
1376 //  For info on fast calling convention see Fast Calling Convention (tail call)
1377 //  implementation LowerX86_32FastCCCallTo.
1378
1379 /// CallIsStructReturn - Determines whether a call uses struct return
1380 /// semantics.
1381 static bool CallIsStructReturn(const SmallVectorImpl<ISD::OutputArg> &Outs) {
1382   if (Outs.empty())
1383     return false;
1384
1385   return Outs[0].Flags.isSRet();
1386 }
1387
1388 /// ArgsAreStructReturn - Determines whether a function uses struct
1389 /// return semantics.
1390 static bool
1391 ArgsAreStructReturn(const SmallVectorImpl<ISD::InputArg> &Ins) {
1392   if (Ins.empty())
1393     return false;
1394
1395   return Ins[0].Flags.isSRet();
1396 }
1397
1398 /// IsCalleePop - Determines whether the callee is required to pop its
1399 /// own arguments. Callee pop is necessary to support tail calls.
1400 bool X86TargetLowering::IsCalleePop(bool IsVarArg,
1401                                     CallingConv::ID CallingConv) const {
1402   if (IsVarArg)
1403     return false;
1404
1405   switch (CallingConv) {
1406   default:
1407     return false;
1408   case CallingConv::X86_StdCall:
1409     return !Subtarget->is64Bit();
1410   case CallingConv::X86_FastCall:
1411     return !Subtarget->is64Bit();
1412   case CallingConv::Fast:
1413     return GuaranteedTailCallOpt;
1414   case CallingConv::GHC:
1415     return GuaranteedTailCallOpt;
1416   }
1417 }
1418
1419 /// CCAssignFnForNode - Selects the correct CCAssignFn for a the
1420 /// given CallingConvention value.
1421 CCAssignFn *X86TargetLowering::CCAssignFnForNode(CallingConv::ID CC) const {
1422   if (Subtarget->is64Bit()) {
1423     if (CC == CallingConv::GHC)
1424       return CC_X86_64_GHC;
1425     else if (Subtarget->isTargetWin64())
1426       return CC_X86_Win64_C;
1427     else
1428       return CC_X86_64_C;
1429   }
1430
1431   if (CC == CallingConv::X86_FastCall)
1432     return CC_X86_32_FastCall;
1433   else if (CC == CallingConv::Fast)
1434     return CC_X86_32_FastCC;
1435   else if (CC == CallingConv::GHC)
1436     return CC_X86_32_GHC;
1437   else
1438     return CC_X86_32_C;
1439 }
1440
1441 /// CreateCopyOfByValArgument - Make a copy of an aggregate at address specified
1442 /// by "Src" to address "Dst" with size and alignment information specified by
1443 /// the specific parameter attribute. The copy will be passed as a byval
1444 /// function parameter.
1445 static SDValue
1446 CreateCopyOfByValArgument(SDValue Src, SDValue Dst, SDValue Chain,
1447                           ISD::ArgFlagsTy Flags, SelectionDAG &DAG,
1448                           DebugLoc dl) {
1449   SDValue SizeNode     = DAG.getConstant(Flags.getByValSize(), MVT::i32);
1450   return DAG.getMemcpy(Chain, dl, Dst, Src, SizeNode, Flags.getByValAlign(),
1451                        /*isVolatile*/false, /*AlwaysInline=*/true,
1452                        NULL, 0, NULL, 0);
1453 }
1454
1455 /// IsTailCallConvention - Return true if the calling convention is one that
1456 /// supports tail call optimization.
1457 static bool IsTailCallConvention(CallingConv::ID CC) {
1458   return (CC == CallingConv::Fast || CC == CallingConv::GHC);
1459 }
1460
1461 /// FuncIsMadeTailCallSafe - Return true if the function is being made into
1462 /// a tailcall target by changing its ABI.
1463 static bool FuncIsMadeTailCallSafe(CallingConv::ID CC) {
1464   return GuaranteedTailCallOpt && IsTailCallConvention(CC);
1465 }
1466
1467 SDValue
1468 X86TargetLowering::LowerMemArgument(SDValue Chain,
1469                                     CallingConv::ID CallConv,
1470                                     const SmallVectorImpl<ISD::InputArg> &Ins,
1471                                     DebugLoc dl, SelectionDAG &DAG,
1472                                     const CCValAssign &VA,
1473                                     MachineFrameInfo *MFI,
1474                                     unsigned i) const {
1475   // Create the nodes corresponding to a load from this parameter slot.
1476   ISD::ArgFlagsTy Flags = Ins[i].Flags;
1477   bool AlwaysUseMutable = FuncIsMadeTailCallSafe(CallConv);
1478   bool isImmutable = !AlwaysUseMutable && !Flags.isByVal();
1479   EVT ValVT;
1480
1481   // If value is passed by pointer we have address passed instead of the value
1482   // itself.
1483   if (VA.getLocInfo() == CCValAssign::Indirect)
1484     ValVT = VA.getLocVT();
1485   else
1486     ValVT = VA.getValVT();
1487
1488   // FIXME: For now, all byval parameter objects are marked mutable. This can be
1489   // changed with more analysis.
1490   // In case of tail call optimization mark all arguments mutable. Since they
1491   // could be overwritten by lowering of arguments in case of a tail call.
1492   if (Flags.isByVal()) {
1493     int FI = MFI->CreateFixedObject(Flags.getByValSize(),
1494                                     VA.getLocMemOffset(), isImmutable, false);
1495     return DAG.getFrameIndex(FI, getPointerTy());
1496   } else {
1497     int FI = MFI->CreateFixedObject(ValVT.getSizeInBits()/8,
1498                                     VA.getLocMemOffset(), isImmutable, false);
1499     SDValue FIN = DAG.getFrameIndex(FI, getPointerTy());
1500     return DAG.getLoad(ValVT, dl, Chain, FIN,
1501                        PseudoSourceValue::getFixedStack(FI), 0,
1502                        false, false, 0);
1503   }
1504 }
1505
1506 SDValue
1507 X86TargetLowering::LowerFormalArguments(SDValue Chain,
1508                                         CallingConv::ID CallConv,
1509                                         bool isVarArg,
1510                                       const SmallVectorImpl<ISD::InputArg> &Ins,
1511                                         DebugLoc dl,
1512                                         SelectionDAG &DAG,
1513                                         SmallVectorImpl<SDValue> &InVals)
1514                                           const {
1515   MachineFunction &MF = DAG.getMachineFunction();
1516   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1517
1518   const Function* Fn = MF.getFunction();
1519   if (Fn->hasExternalLinkage() &&
1520       Subtarget->isTargetCygMing() &&
1521       Fn->getName() == "main")
1522     FuncInfo->setForceFramePointer(true);
1523
1524   MachineFrameInfo *MFI = MF.getFrameInfo();
1525   bool Is64Bit = Subtarget->is64Bit();
1526   bool IsWin64 = Subtarget->isTargetWin64();
1527
1528   assert(!(isVarArg && IsTailCallConvention(CallConv)) &&
1529          "Var args not supported with calling convention fastcc or ghc");
1530
1531   // Assign locations to all of the incoming arguments.
1532   SmallVector<CCValAssign, 16> ArgLocs;
1533   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1534                  ArgLocs, *DAG.getContext());
1535   CCInfo.AnalyzeFormalArguments(Ins, CCAssignFnForNode(CallConv));
1536
1537   unsigned LastVal = ~0U;
1538   SDValue ArgValue;
1539   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1540     CCValAssign &VA = ArgLocs[i];
1541     // TODO: If an arg is passed in two places (e.g. reg and stack), skip later
1542     // places.
1543     assert(VA.getValNo() != LastVal &&
1544            "Don't support value assigned to multiple locs yet");
1545     LastVal = VA.getValNo();
1546
1547     if (VA.isRegLoc()) {
1548       EVT RegVT = VA.getLocVT();
1549       TargetRegisterClass *RC = NULL;
1550       if (RegVT == MVT::i32)
1551         RC = X86::GR32RegisterClass;
1552       else if (Is64Bit && RegVT == MVT::i64)
1553         RC = X86::GR64RegisterClass;
1554       else if (RegVT == MVT::f32)
1555         RC = X86::FR32RegisterClass;
1556       else if (RegVT == MVT::f64)
1557         RC = X86::FR64RegisterClass;
1558       else if (RegVT.isVector() && RegVT.getSizeInBits() == 128)
1559         RC = X86::VR128RegisterClass;
1560       else if (RegVT.isVector() && RegVT.getSizeInBits() == 64)
1561         RC = X86::VR64RegisterClass;
1562       else
1563         llvm_unreachable("Unknown argument type!");
1564
1565       unsigned Reg = MF.addLiveIn(VA.getLocReg(), RC);
1566       ArgValue = DAG.getCopyFromReg(Chain, dl, Reg, RegVT);
1567
1568       // If this is an 8 or 16-bit value, it is really passed promoted to 32
1569       // bits.  Insert an assert[sz]ext to capture this, then truncate to the
1570       // right size.
1571       if (VA.getLocInfo() == CCValAssign::SExt)
1572         ArgValue = DAG.getNode(ISD::AssertSext, dl, RegVT, ArgValue,
1573                                DAG.getValueType(VA.getValVT()));
1574       else if (VA.getLocInfo() == CCValAssign::ZExt)
1575         ArgValue = DAG.getNode(ISD::AssertZext, dl, RegVT, ArgValue,
1576                                DAG.getValueType(VA.getValVT()));
1577       else if (VA.getLocInfo() == CCValAssign::BCvt)
1578         ArgValue = DAG.getNode(ISD::BIT_CONVERT, dl, VA.getValVT(), ArgValue);
1579
1580       if (VA.isExtInLoc()) {
1581         // Handle MMX values passed in XMM regs.
1582         if (RegVT.isVector()) {
1583           ArgValue = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i64,
1584                                  ArgValue, DAG.getConstant(0, MVT::i64));
1585           ArgValue = DAG.getNode(ISD::BIT_CONVERT, dl, VA.getValVT(), ArgValue);
1586         } else
1587           ArgValue = DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), ArgValue);
1588       }
1589     } else {
1590       assert(VA.isMemLoc());
1591       ArgValue = LowerMemArgument(Chain, CallConv, Ins, dl, DAG, VA, MFI, i);
1592     }
1593
1594     // If value is passed via pointer - do a load.
1595     if (VA.getLocInfo() == CCValAssign::Indirect)
1596       ArgValue = DAG.getLoad(VA.getValVT(), dl, Chain, ArgValue, NULL, 0,
1597                              false, false, 0);
1598
1599     InVals.push_back(ArgValue);
1600   }
1601
1602   // The x86-64 ABI for returning structs by value requires that we copy
1603   // the sret argument into %rax for the return. Save the argument into
1604   // a virtual register so that we can access it from the return points.
1605   if (Is64Bit && MF.getFunction()->hasStructRetAttr()) {
1606     X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1607     unsigned Reg = FuncInfo->getSRetReturnReg();
1608     if (!Reg) {
1609       Reg = MF.getRegInfo().createVirtualRegister(getRegClassFor(MVT::i64));
1610       FuncInfo->setSRetReturnReg(Reg);
1611     }
1612     SDValue Copy = DAG.getCopyToReg(DAG.getEntryNode(), dl, Reg, InVals[0]);
1613     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Copy, Chain);
1614   }
1615
1616   unsigned StackSize = CCInfo.getNextStackOffset();
1617   // Align stack specially for tail calls.
1618   if (FuncIsMadeTailCallSafe(CallConv))
1619     StackSize = GetAlignedArgumentStackSize(StackSize, DAG);
1620
1621   // If the function takes variable number of arguments, make a frame index for
1622   // the start of the first vararg value... for expansion of llvm.va_start.
1623   if (isVarArg) {
1624     if (Is64Bit || CallConv != CallingConv::X86_FastCall) {
1625       FuncInfo->setVarArgsFrameIndex(MFI->CreateFixedObject(1, StackSize,
1626                                                             true, false));
1627     }
1628     if (Is64Bit) {
1629       unsigned TotalNumIntRegs = 0, TotalNumXMMRegs = 0;
1630
1631       // FIXME: We should really autogenerate these arrays
1632       static const unsigned GPR64ArgRegsWin64[] = {
1633         X86::RCX, X86::RDX, X86::R8,  X86::R9
1634       };
1635       static const unsigned XMMArgRegsWin64[] = {
1636         X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3
1637       };
1638       static const unsigned GPR64ArgRegs64Bit[] = {
1639         X86::RDI, X86::RSI, X86::RDX, X86::RCX, X86::R8, X86::R9
1640       };
1641       static const unsigned XMMArgRegs64Bit[] = {
1642         X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
1643         X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
1644       };
1645       const unsigned *GPR64ArgRegs, *XMMArgRegs;
1646
1647       if (IsWin64) {
1648         TotalNumIntRegs = 4; TotalNumXMMRegs = 4;
1649         GPR64ArgRegs = GPR64ArgRegsWin64;
1650         XMMArgRegs = XMMArgRegsWin64;
1651       } else {
1652         TotalNumIntRegs = 6; TotalNumXMMRegs = 8;
1653         GPR64ArgRegs = GPR64ArgRegs64Bit;
1654         XMMArgRegs = XMMArgRegs64Bit;
1655       }
1656       unsigned NumIntRegs = CCInfo.getFirstUnallocated(GPR64ArgRegs,
1657                                                        TotalNumIntRegs);
1658       unsigned NumXMMRegs = CCInfo.getFirstUnallocated(XMMArgRegs,
1659                                                        TotalNumXMMRegs);
1660
1661       bool NoImplicitFloatOps = Fn->hasFnAttr(Attribute::NoImplicitFloat);
1662       assert(!(NumXMMRegs && !Subtarget->hasSSE1()) &&
1663              "SSE register cannot be used when SSE is disabled!");
1664       assert(!(NumXMMRegs && UseSoftFloat && NoImplicitFloatOps) &&
1665              "SSE register cannot be used when SSE is disabled!");
1666       if (UseSoftFloat || NoImplicitFloatOps || !Subtarget->hasSSE1())
1667         // Kernel mode asks for SSE to be disabled, so don't push them
1668         // on the stack.
1669         TotalNumXMMRegs = 0;
1670
1671       // For X86-64, if there are vararg parameters that are passed via
1672       // registers, then we must store them to their spots on the stack so they
1673       // may be loaded by deferencing the result of va_next.
1674       FuncInfo->setVarArgsGPOffset(NumIntRegs * 8);
1675       FuncInfo->setVarArgsFPOffset(TotalNumIntRegs * 8 + NumXMMRegs * 16);
1676       FuncInfo->setRegSaveFrameIndex(
1677         MFI->CreateStackObject(TotalNumIntRegs * 8 + TotalNumXMMRegs * 16, 16,
1678                                false));
1679
1680       // Store the integer parameter registers.
1681       SmallVector<SDValue, 8> MemOps;
1682       SDValue RSFIN = DAG.getFrameIndex(FuncInfo->getRegSaveFrameIndex(),
1683                                         getPointerTy());
1684       unsigned Offset = FuncInfo->getVarArgsGPOffset();
1685       for (; NumIntRegs != TotalNumIntRegs; ++NumIntRegs) {
1686         SDValue FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(), RSFIN,
1687                                   DAG.getIntPtrConstant(Offset));
1688         unsigned VReg = MF.addLiveIn(GPR64ArgRegs[NumIntRegs],
1689                                      X86::GR64RegisterClass);
1690         SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, MVT::i64);
1691         SDValue Store =
1692           DAG.getStore(Val.getValue(1), dl, Val, FIN,
1693                        PseudoSourceValue::getFixedStack(
1694                          FuncInfo->getRegSaveFrameIndex()),
1695                        Offset, false, false, 0);
1696         MemOps.push_back(Store);
1697         Offset += 8;
1698       }
1699
1700       if (TotalNumXMMRegs != 0 && NumXMMRegs != TotalNumXMMRegs) {
1701         // Now store the XMM (fp + vector) parameter registers.
1702         SmallVector<SDValue, 11> SaveXMMOps;
1703         SaveXMMOps.push_back(Chain);
1704
1705         unsigned AL = MF.addLiveIn(X86::AL, X86::GR8RegisterClass);
1706         SDValue ALVal = DAG.getCopyFromReg(DAG.getEntryNode(), dl, AL, MVT::i8);
1707         SaveXMMOps.push_back(ALVal);
1708
1709         SaveXMMOps.push_back(DAG.getIntPtrConstant(
1710                                FuncInfo->getRegSaveFrameIndex()));
1711         SaveXMMOps.push_back(DAG.getIntPtrConstant(
1712                                FuncInfo->getVarArgsFPOffset()));
1713
1714         for (; NumXMMRegs != TotalNumXMMRegs; ++NumXMMRegs) {
1715           unsigned VReg = MF.addLiveIn(XMMArgRegs[NumXMMRegs],
1716                                        X86::VR128RegisterClass);
1717           SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, MVT::v4f32);
1718           SaveXMMOps.push_back(Val);
1719         }
1720         MemOps.push_back(DAG.getNode(X86ISD::VASTART_SAVE_XMM_REGS, dl,
1721                                      MVT::Other,
1722                                      &SaveXMMOps[0], SaveXMMOps.size()));
1723       }
1724
1725       if (!MemOps.empty())
1726         Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
1727                             &MemOps[0], MemOps.size());
1728     }
1729   }
1730
1731   // Some CCs need callee pop.
1732   if (IsCalleePop(isVarArg, CallConv)) {
1733     FuncInfo->setBytesToPopOnReturn(StackSize); // Callee pops everything.
1734   } else {
1735     FuncInfo->setBytesToPopOnReturn(0); // Callee pops nothing.
1736     // If this is an sret function, the return should pop the hidden pointer.
1737     if (!Is64Bit && !IsTailCallConvention(CallConv) && ArgsAreStructReturn(Ins))
1738       FuncInfo->setBytesToPopOnReturn(4);
1739   }
1740
1741   if (!Is64Bit) {
1742     // RegSaveFrameIndex is X86-64 only.
1743     FuncInfo->setRegSaveFrameIndex(0xAAAAAAA);
1744     if (CallConv == CallingConv::X86_FastCall)
1745       // fastcc functions can't have varargs.
1746       FuncInfo->setVarArgsFrameIndex(0xAAAAAAA);
1747   }
1748
1749   return Chain;
1750 }
1751
1752 SDValue
1753 X86TargetLowering::LowerMemOpCallTo(SDValue Chain,
1754                                     SDValue StackPtr, SDValue Arg,
1755                                     DebugLoc dl, SelectionDAG &DAG,
1756                                     const CCValAssign &VA,
1757                                     ISD::ArgFlagsTy Flags) const {
1758   const unsigned FirstStackArgOffset = (Subtarget->isTargetWin64() ? 32 : 0);
1759   unsigned LocMemOffset = FirstStackArgOffset + VA.getLocMemOffset();
1760   SDValue PtrOff = DAG.getIntPtrConstant(LocMemOffset);
1761   PtrOff = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, PtrOff);
1762   if (Flags.isByVal()) {
1763     return CreateCopyOfByValArgument(Arg, PtrOff, Chain, Flags, DAG, dl);
1764   }
1765   return DAG.getStore(Chain, dl, Arg, PtrOff,
1766                       PseudoSourceValue::getStack(), LocMemOffset,
1767                       false, false, 0);
1768 }
1769
1770 /// EmitTailCallLoadRetAddr - Emit a load of return address if tail call
1771 /// optimization is performed and it is required.
1772 SDValue
1773 X86TargetLowering::EmitTailCallLoadRetAddr(SelectionDAG &DAG,
1774                                            SDValue &OutRetAddr, SDValue Chain,
1775                                            bool IsTailCall, bool Is64Bit,
1776                                            int FPDiff, DebugLoc dl) const {
1777   // Adjust the Return address stack slot.
1778   EVT VT = getPointerTy();
1779   OutRetAddr = getReturnAddressFrameIndex(DAG);
1780
1781   // Load the "old" Return address.
1782   OutRetAddr = DAG.getLoad(VT, dl, Chain, OutRetAddr, NULL, 0, false, false, 0);
1783   return SDValue(OutRetAddr.getNode(), 1);
1784 }
1785
1786 /// EmitTailCallStoreRetAddr - Emit a store of the return adress if tail call
1787 /// optimization is performed and it is required (FPDiff!=0).
1788 static SDValue
1789 EmitTailCallStoreRetAddr(SelectionDAG & DAG, MachineFunction &MF,
1790                          SDValue Chain, SDValue RetAddrFrIdx,
1791                          bool Is64Bit, int FPDiff, DebugLoc dl) {
1792   // Store the return address to the appropriate stack slot.
1793   if (!FPDiff) return Chain;
1794   // Calculate the new stack slot for the return address.
1795   int SlotSize = Is64Bit ? 8 : 4;
1796   int NewReturnAddrFI =
1797     MF.getFrameInfo()->CreateFixedObject(SlotSize, FPDiff-SlotSize, false, false);
1798   EVT VT = Is64Bit ? MVT::i64 : MVT::i32;
1799   SDValue NewRetAddrFrIdx = DAG.getFrameIndex(NewReturnAddrFI, VT);
1800   Chain = DAG.getStore(Chain, dl, RetAddrFrIdx, NewRetAddrFrIdx,
1801                        PseudoSourceValue::getFixedStack(NewReturnAddrFI), 0,
1802                        false, false, 0);
1803   return Chain;
1804 }
1805
1806 SDValue
1807 X86TargetLowering::LowerCall(SDValue Chain, SDValue Callee,
1808                              CallingConv::ID CallConv, bool isVarArg,
1809                              bool &isTailCall,
1810                              const SmallVectorImpl<ISD::OutputArg> &Outs,
1811                              const SmallVectorImpl<ISD::InputArg> &Ins,
1812                              DebugLoc dl, SelectionDAG &DAG,
1813                              SmallVectorImpl<SDValue> &InVals) const {
1814   MachineFunction &MF = DAG.getMachineFunction();
1815   bool Is64Bit        = Subtarget->is64Bit();
1816   bool IsStructRet    = CallIsStructReturn(Outs);
1817   bool IsSibcall      = false;
1818
1819   if (isTailCall) {
1820     // Check if it's really possible to do a tail call.
1821     isTailCall = IsEligibleForTailCallOptimization(Callee, CallConv,
1822                     isVarArg, IsStructRet, MF.getFunction()->hasStructRetAttr(),
1823                                                    Outs, Ins, DAG);
1824
1825     // Sibcalls are automatically detected tailcalls which do not require
1826     // ABI changes.
1827     if (!GuaranteedTailCallOpt && isTailCall)
1828       IsSibcall = true;
1829
1830     if (isTailCall)
1831       ++NumTailCalls;
1832   }
1833
1834   assert(!(isVarArg && IsTailCallConvention(CallConv)) &&
1835          "Var args not supported with calling convention fastcc or ghc");
1836
1837   // Analyze operands of the call, assigning locations to each operand.
1838   SmallVector<CCValAssign, 16> ArgLocs;
1839   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1840                  ArgLocs, *DAG.getContext());
1841   CCInfo.AnalyzeCallOperands(Outs, CCAssignFnForNode(CallConv));
1842
1843   // Get a count of how many bytes are to be pushed on the stack.
1844   unsigned NumBytes = CCInfo.getNextStackOffset();
1845   if (IsSibcall)
1846     // This is a sibcall. The memory operands are available in caller's
1847     // own caller's stack.
1848     NumBytes = 0;
1849   else if (GuaranteedTailCallOpt && IsTailCallConvention(CallConv))
1850     NumBytes = GetAlignedArgumentStackSize(NumBytes, DAG);
1851
1852   int FPDiff = 0;
1853   if (isTailCall && !IsSibcall) {
1854     // Lower arguments at fp - stackoffset + fpdiff.
1855     unsigned NumBytesCallerPushed =
1856       MF.getInfo<X86MachineFunctionInfo>()->getBytesToPopOnReturn();
1857     FPDiff = NumBytesCallerPushed - NumBytes;
1858
1859     // Set the delta of movement of the returnaddr stackslot.
1860     // But only set if delta is greater than previous delta.
1861     if (FPDiff < (MF.getInfo<X86MachineFunctionInfo>()->getTCReturnAddrDelta()))
1862       MF.getInfo<X86MachineFunctionInfo>()->setTCReturnAddrDelta(FPDiff);
1863   }
1864
1865   if (!IsSibcall)
1866     Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(NumBytes, true));
1867
1868   SDValue RetAddrFrIdx;
1869   // Load return adress for tail calls.
1870   if (isTailCall && FPDiff)
1871     Chain = EmitTailCallLoadRetAddr(DAG, RetAddrFrIdx, Chain, isTailCall,
1872                                     Is64Bit, FPDiff, dl);
1873
1874   SmallVector<std::pair<unsigned, SDValue>, 8> RegsToPass;
1875   SmallVector<SDValue, 8> MemOpChains;
1876   SDValue StackPtr;
1877
1878   // Walk the register/memloc assignments, inserting copies/loads.  In the case
1879   // of tail call optimization arguments are handle later.
1880   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1881     CCValAssign &VA = ArgLocs[i];
1882     EVT RegVT = VA.getLocVT();
1883     SDValue Arg = Outs[i].Val;
1884     ISD::ArgFlagsTy Flags = Outs[i].Flags;
1885     bool isByVal = Flags.isByVal();
1886
1887     // Promote the value if needed.
1888     switch (VA.getLocInfo()) {
1889     default: llvm_unreachable("Unknown loc info!");
1890     case CCValAssign::Full: break;
1891     case CCValAssign::SExt:
1892       Arg = DAG.getNode(ISD::SIGN_EXTEND, dl, RegVT, Arg);
1893       break;
1894     case CCValAssign::ZExt:
1895       Arg = DAG.getNode(ISD::ZERO_EXTEND, dl, RegVT, Arg);
1896       break;
1897     case CCValAssign::AExt:
1898       if (RegVT.isVector() && RegVT.getSizeInBits() == 128) {
1899         // Special case: passing MMX values in XMM registers.
1900         Arg = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::i64, Arg);
1901         Arg = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64, Arg);
1902         Arg = getMOVL(DAG, dl, MVT::v2i64, DAG.getUNDEF(MVT::v2i64), Arg);
1903       } else
1904         Arg = DAG.getNode(ISD::ANY_EXTEND, dl, RegVT, Arg);
1905       break;
1906     case CCValAssign::BCvt:
1907       Arg = DAG.getNode(ISD::BIT_CONVERT, dl, RegVT, Arg);
1908       break;
1909     case CCValAssign::Indirect: {
1910       // Store the argument.
1911       SDValue SpillSlot = DAG.CreateStackTemporary(VA.getValVT());
1912       int FI = cast<FrameIndexSDNode>(SpillSlot)->getIndex();
1913       Chain = DAG.getStore(Chain, dl, Arg, SpillSlot,
1914                            PseudoSourceValue::getFixedStack(FI), 0,
1915                            false, false, 0);
1916       Arg = SpillSlot;
1917       break;
1918     }
1919     }
1920
1921     if (VA.isRegLoc()) {
1922       RegsToPass.push_back(std::make_pair(VA.getLocReg(), Arg));
1923     } else if (!IsSibcall && (!isTailCall || isByVal)) {
1924       assert(VA.isMemLoc());
1925       if (StackPtr.getNode() == 0)
1926         StackPtr = DAG.getCopyFromReg(Chain, dl, X86StackPtr, getPointerTy());
1927       MemOpChains.push_back(LowerMemOpCallTo(Chain, StackPtr, Arg,
1928                                              dl, DAG, VA, Flags));
1929     }
1930   }
1931
1932   if (!MemOpChains.empty())
1933     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
1934                         &MemOpChains[0], MemOpChains.size());
1935
1936   // Build a sequence of copy-to-reg nodes chained together with token chain
1937   // and flag operands which copy the outgoing args into registers.
1938   SDValue InFlag;
1939   // Tail call byval lowering might overwrite argument registers so in case of
1940   // tail call optimization the copies to registers are lowered later.
1941   if (!isTailCall)
1942     for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
1943       Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
1944                                RegsToPass[i].second, InFlag);
1945       InFlag = Chain.getValue(1);
1946     }
1947
1948   if (Subtarget->isPICStyleGOT()) {
1949     // ELF / PIC requires GOT in the EBX register before function calls via PLT
1950     // GOT pointer.
1951     if (!isTailCall) {
1952       Chain = DAG.getCopyToReg(Chain, dl, X86::EBX,
1953                                DAG.getNode(X86ISD::GlobalBaseReg,
1954                                            DebugLoc(), getPointerTy()),
1955                                InFlag);
1956       InFlag = Chain.getValue(1);
1957     } else {
1958       // If we are tail calling and generating PIC/GOT style code load the
1959       // address of the callee into ECX. The value in ecx is used as target of
1960       // the tail jump. This is done to circumvent the ebx/callee-saved problem
1961       // for tail calls on PIC/GOT architectures. Normally we would just put the
1962       // address of GOT into ebx and then call target@PLT. But for tail calls
1963       // ebx would be restored (since ebx is callee saved) before jumping to the
1964       // target@PLT.
1965
1966       // Note: The actual moving to ECX is done further down.
1967       GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee);
1968       if (G && !G->getGlobal()->hasHiddenVisibility() &&
1969           !G->getGlobal()->hasProtectedVisibility())
1970         Callee = LowerGlobalAddress(Callee, DAG);
1971       else if (isa<ExternalSymbolSDNode>(Callee))
1972         Callee = LowerExternalSymbol(Callee, DAG);
1973     }
1974   }
1975
1976   if (Is64Bit && isVarArg) {
1977     // From AMD64 ABI document:
1978     // For calls that may call functions that use varargs or stdargs
1979     // (prototype-less calls or calls to functions containing ellipsis (...) in
1980     // the declaration) %al is used as hidden argument to specify the number
1981     // of SSE registers used. The contents of %al do not need to match exactly
1982     // the number of registers, but must be an ubound on the number of SSE
1983     // registers used and is in the range 0 - 8 inclusive.
1984
1985     // FIXME: Verify this on Win64
1986     // Count the number of XMM registers allocated.
1987     static const unsigned XMMArgRegs[] = {
1988       X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
1989       X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
1990     };
1991     unsigned NumXMMRegs = CCInfo.getFirstUnallocated(XMMArgRegs, 8);
1992     assert((Subtarget->hasSSE1() || !NumXMMRegs)
1993            && "SSE registers cannot be used when SSE is disabled");
1994
1995     Chain = DAG.getCopyToReg(Chain, dl, X86::AL,
1996                              DAG.getConstant(NumXMMRegs, MVT::i8), InFlag);
1997     InFlag = Chain.getValue(1);
1998   }
1999
2000
2001   // For tail calls lower the arguments to the 'real' stack slot.
2002   if (isTailCall) {
2003     // Force all the incoming stack arguments to be loaded from the stack
2004     // before any new outgoing arguments are stored to the stack, because the
2005     // outgoing stack slots may alias the incoming argument stack slots, and
2006     // the alias isn't otherwise explicit. This is slightly more conservative
2007     // than necessary, because it means that each store effectively depends
2008     // on every argument instead of just those arguments it would clobber.
2009     SDValue ArgChain = DAG.getStackArgumentTokenFactor(Chain);
2010
2011     SmallVector<SDValue, 8> MemOpChains2;
2012     SDValue FIN;
2013     int FI = 0;
2014     // Do not flag preceeding copytoreg stuff together with the following stuff.
2015     InFlag = SDValue();
2016     if (GuaranteedTailCallOpt) {
2017       for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2018         CCValAssign &VA = ArgLocs[i];
2019         if (VA.isRegLoc())
2020           continue;
2021         assert(VA.isMemLoc());
2022         SDValue Arg = Outs[i].Val;
2023         ISD::ArgFlagsTy Flags = Outs[i].Flags;
2024         // Create frame index.
2025         int32_t Offset = VA.getLocMemOffset()+FPDiff;
2026         uint32_t OpSize = (VA.getLocVT().getSizeInBits()+7)/8;
2027         FI = MF.getFrameInfo()->CreateFixedObject(OpSize, Offset, true, false);
2028         FIN = DAG.getFrameIndex(FI, getPointerTy());
2029
2030         if (Flags.isByVal()) {
2031           // Copy relative to framepointer.
2032           SDValue Source = DAG.getIntPtrConstant(VA.getLocMemOffset());
2033           if (StackPtr.getNode() == 0)
2034             StackPtr = DAG.getCopyFromReg(Chain, dl, X86StackPtr,
2035                                           getPointerTy());
2036           Source = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, Source);
2037
2038           MemOpChains2.push_back(CreateCopyOfByValArgument(Source, FIN,
2039                                                            ArgChain,
2040                                                            Flags, DAG, dl));
2041         } else {
2042           // Store relative to framepointer.
2043           MemOpChains2.push_back(
2044             DAG.getStore(ArgChain, dl, Arg, FIN,
2045                          PseudoSourceValue::getFixedStack(FI), 0,
2046                          false, false, 0));
2047         }
2048       }
2049     }
2050
2051     if (!MemOpChains2.empty())
2052       Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
2053                           &MemOpChains2[0], MemOpChains2.size());
2054
2055     // Copy arguments to their registers.
2056     for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
2057       Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
2058                                RegsToPass[i].second, InFlag);
2059       InFlag = Chain.getValue(1);
2060     }
2061     InFlag =SDValue();
2062
2063     // Store the return address to the appropriate stack slot.
2064     Chain = EmitTailCallStoreRetAddr(DAG, MF, Chain, RetAddrFrIdx, Is64Bit,
2065                                      FPDiff, dl);
2066   }
2067
2068   bool WasGlobalOrExternal = false;
2069   if (getTargetMachine().getCodeModel() == CodeModel::Large) {
2070     assert(Is64Bit && "Large code model is only legal in 64-bit mode.");
2071     // In the 64-bit large code model, we have to make all calls
2072     // through a register, since the call instruction's 32-bit
2073     // pc-relative offset may not be large enough to hold the whole
2074     // address.
2075   } else if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
2076     WasGlobalOrExternal = true;
2077     // If the callee is a GlobalAddress node (quite common, every direct call
2078     // is) turn it into a TargetGlobalAddress node so that legalize doesn't hack
2079     // it.
2080
2081     // We should use extra load for direct calls to dllimported functions in
2082     // non-JIT mode.
2083     const GlobalValue *GV = G->getGlobal();
2084     if (!GV->hasDLLImportLinkage()) {
2085       unsigned char OpFlags = 0;
2086
2087       // On ELF targets, in both X86-64 and X86-32 mode, direct calls to
2088       // external symbols most go through the PLT in PIC mode.  If the symbol
2089       // has hidden or protected visibility, or if it is static or local, then
2090       // we don't need to use the PLT - we can directly call it.
2091       if (Subtarget->isTargetELF() &&
2092           getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
2093           GV->hasDefaultVisibility() && !GV->hasLocalLinkage()) {
2094         OpFlags = X86II::MO_PLT;
2095       } else if (Subtarget->isPICStyleStubAny() &&
2096                (GV->isDeclaration() || GV->isWeakForLinker()) &&
2097                Subtarget->getDarwinVers() < 9) {
2098         // PC-relative references to external symbols should go through $stub,
2099         // unless we're building with the leopard linker or later, which
2100         // automatically synthesizes these stubs.
2101         OpFlags = X86II::MO_DARWIN_STUB;
2102       }
2103
2104       Callee = DAG.getTargetGlobalAddress(GV, getPointerTy(),
2105                                           G->getOffset(), OpFlags);
2106     }
2107   } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee)) {
2108     WasGlobalOrExternal = true;
2109     unsigned char OpFlags = 0;
2110
2111     // On ELF targets, in either X86-64 or X86-32 mode, direct calls to external
2112     // symbols should go through the PLT.
2113     if (Subtarget->isTargetELF() &&
2114         getTargetMachine().getRelocationModel() == Reloc::PIC_) {
2115       OpFlags = X86II::MO_PLT;
2116     } else if (Subtarget->isPICStyleStubAny() &&
2117              Subtarget->getDarwinVers() < 9) {
2118       // PC-relative references to external symbols should go through $stub,
2119       // unless we're building with the leopard linker or later, which
2120       // automatically synthesizes these stubs.
2121       OpFlags = X86II::MO_DARWIN_STUB;
2122     }
2123
2124     Callee = DAG.getTargetExternalSymbol(S->getSymbol(), getPointerTy(),
2125                                          OpFlags);
2126   }
2127
2128   // Returns a chain & a flag for retval copy to use.
2129   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
2130   SmallVector<SDValue, 8> Ops;
2131
2132   if (!IsSibcall && isTailCall) {
2133     Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(NumBytes, true),
2134                            DAG.getIntPtrConstant(0, true), InFlag);
2135     InFlag = Chain.getValue(1);
2136   }
2137
2138   Ops.push_back(Chain);
2139   Ops.push_back(Callee);
2140
2141   if (isTailCall)
2142     Ops.push_back(DAG.getConstant(FPDiff, MVT::i32));
2143
2144   // Add argument registers to the end of the list so that they are known live
2145   // into the call.
2146   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
2147     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
2148                                   RegsToPass[i].second.getValueType()));
2149
2150   // Add an implicit use GOT pointer in EBX.
2151   if (!isTailCall && Subtarget->isPICStyleGOT())
2152     Ops.push_back(DAG.getRegister(X86::EBX, getPointerTy()));
2153
2154   // Add an implicit use of AL for x86 vararg functions.
2155   if (Is64Bit && isVarArg)
2156     Ops.push_back(DAG.getRegister(X86::AL, MVT::i8));
2157
2158   if (InFlag.getNode())
2159     Ops.push_back(InFlag);
2160
2161   if (isTailCall) {
2162     // If this is the first return lowered for this function, add the regs
2163     // to the liveout set for the function.
2164     if (MF.getRegInfo().liveout_empty()) {
2165       SmallVector<CCValAssign, 16> RVLocs;
2166       CCState CCInfo(CallConv, isVarArg, getTargetMachine(), RVLocs,
2167                      *DAG.getContext());
2168       CCInfo.AnalyzeCallResult(Ins, RetCC_X86);
2169       for (unsigned i = 0; i != RVLocs.size(); ++i)
2170         if (RVLocs[i].isRegLoc())
2171           MF.getRegInfo().addLiveOut(RVLocs[i].getLocReg());
2172     }
2173     return DAG.getNode(X86ISD::TC_RETURN, dl,
2174                        NodeTys, &Ops[0], Ops.size());
2175   }
2176
2177   Chain = DAG.getNode(X86ISD::CALL, dl, NodeTys, &Ops[0], Ops.size());
2178   InFlag = Chain.getValue(1);
2179
2180   // Create the CALLSEQ_END node.
2181   unsigned NumBytesForCalleeToPush;
2182   if (IsCalleePop(isVarArg, CallConv))
2183     NumBytesForCalleeToPush = NumBytes;    // Callee pops everything
2184   else if (!Is64Bit && !IsTailCallConvention(CallConv) && IsStructRet)
2185     // If this is a call to a struct-return function, the callee
2186     // pops the hidden struct pointer, so we have to push it back.
2187     // This is common for Darwin/X86, Linux & Mingw32 targets.
2188     NumBytesForCalleeToPush = 4;
2189   else
2190     NumBytesForCalleeToPush = 0;  // Callee pops nothing.
2191
2192   // Returns a flag for retval copy to use.
2193   if (!IsSibcall) {
2194     Chain = DAG.getCALLSEQ_END(Chain,
2195                                DAG.getIntPtrConstant(NumBytes, true),
2196                                DAG.getIntPtrConstant(NumBytesForCalleeToPush,
2197                                                      true),
2198                                InFlag);
2199     InFlag = Chain.getValue(1);
2200   }
2201
2202   // Handle result values, copying them out of physregs into vregs that we
2203   // return.
2204   return LowerCallResult(Chain, InFlag, CallConv, isVarArg,
2205                          Ins, dl, DAG, InVals);
2206 }
2207
2208
2209 //===----------------------------------------------------------------------===//
2210 //                Fast Calling Convention (tail call) implementation
2211 //===----------------------------------------------------------------------===//
2212
2213 //  Like std call, callee cleans arguments, convention except that ECX is
2214 //  reserved for storing the tail called function address. Only 2 registers are
2215 //  free for argument passing (inreg). Tail call optimization is performed
2216 //  provided:
2217 //                * tailcallopt is enabled
2218 //                * caller/callee are fastcc
2219 //  On X86_64 architecture with GOT-style position independent code only local
2220 //  (within module) calls are supported at the moment.
2221 //  To keep the stack aligned according to platform abi the function
2222 //  GetAlignedArgumentStackSize ensures that argument delta is always multiples
2223 //  of stack alignment. (Dynamic linkers need this - darwin's dyld for example)
2224 //  If a tail called function callee has more arguments than the caller the
2225 //  caller needs to make sure that there is room to move the RETADDR to. This is
2226 //  achieved by reserving an area the size of the argument delta right after the
2227 //  original REtADDR, but before the saved framepointer or the spilled registers
2228 //  e.g. caller(arg1, arg2) calls callee(arg1, arg2,arg3,arg4)
2229 //  stack layout:
2230 //    arg1
2231 //    arg2
2232 //    RETADDR
2233 //    [ new RETADDR
2234 //      move area ]
2235 //    (possible EBP)
2236 //    ESI
2237 //    EDI
2238 //    local1 ..
2239
2240 /// GetAlignedArgumentStackSize - Make the stack size align e.g 16n + 12 aligned
2241 /// for a 16 byte align requirement.
2242 unsigned
2243 X86TargetLowering::GetAlignedArgumentStackSize(unsigned StackSize,
2244                                                SelectionDAG& DAG) const {
2245   MachineFunction &MF = DAG.getMachineFunction();
2246   const TargetMachine &TM = MF.getTarget();
2247   const TargetFrameInfo &TFI = *TM.getFrameInfo();
2248   unsigned StackAlignment = TFI.getStackAlignment();
2249   uint64_t AlignMask = StackAlignment - 1;
2250   int64_t Offset = StackSize;
2251   uint64_t SlotSize = TD->getPointerSize();
2252   if ( (Offset & AlignMask) <= (StackAlignment - SlotSize) ) {
2253     // Number smaller than 12 so just add the difference.
2254     Offset += ((StackAlignment - SlotSize) - (Offset & AlignMask));
2255   } else {
2256     // Mask out lower bits, add stackalignment once plus the 12 bytes.
2257     Offset = ((~AlignMask) & Offset) + StackAlignment +
2258       (StackAlignment-SlotSize);
2259   }
2260   return Offset;
2261 }
2262
2263 /// MatchingStackOffset - Return true if the given stack call argument is
2264 /// already available in the same position (relatively) of the caller's
2265 /// incoming argument stack.
2266 static
2267 bool MatchingStackOffset(SDValue Arg, unsigned Offset, ISD::ArgFlagsTy Flags,
2268                          MachineFrameInfo *MFI, const MachineRegisterInfo *MRI,
2269                          const X86InstrInfo *TII) {
2270   unsigned Bytes = Arg.getValueType().getSizeInBits() / 8;
2271   int FI = INT_MAX;
2272   if (Arg.getOpcode() == ISD::CopyFromReg) {
2273     unsigned VR = cast<RegisterSDNode>(Arg.getOperand(1))->getReg();
2274     if (!VR || TargetRegisterInfo::isPhysicalRegister(VR))
2275       return false;
2276     MachineInstr *Def = MRI->getVRegDef(VR);
2277     if (!Def)
2278       return false;
2279     if (!Flags.isByVal()) {
2280       if (!TII->isLoadFromStackSlot(Def, FI))
2281         return false;
2282     } else {
2283       unsigned Opcode = Def->getOpcode();
2284       if ((Opcode == X86::LEA32r || Opcode == X86::LEA64r) &&
2285           Def->getOperand(1).isFI()) {
2286         FI = Def->getOperand(1).getIndex();
2287         Bytes = Flags.getByValSize();
2288       } else
2289         return false;
2290     }
2291   } else if (LoadSDNode *Ld = dyn_cast<LoadSDNode>(Arg)) {
2292     if (Flags.isByVal())
2293       // ByVal argument is passed in as a pointer but it's now being
2294       // dereferenced. e.g.
2295       // define @foo(%struct.X* %A) {
2296       //   tail call @bar(%struct.X* byval %A)
2297       // }
2298       return false;
2299     SDValue Ptr = Ld->getBasePtr();
2300     FrameIndexSDNode *FINode = dyn_cast<FrameIndexSDNode>(Ptr);
2301     if (!FINode)
2302       return false;
2303     FI = FINode->getIndex();
2304   } else
2305     return false;
2306
2307   assert(FI != INT_MAX);
2308   if (!MFI->isFixedObjectIndex(FI))
2309     return false;
2310   return Offset == MFI->getObjectOffset(FI) && Bytes == MFI->getObjectSize(FI);
2311 }
2312
2313 /// IsEligibleForTailCallOptimization - Check whether the call is eligible
2314 /// for tail call optimization. Targets which want to do tail call
2315 /// optimization should implement this function.
2316 bool
2317 X86TargetLowering::IsEligibleForTailCallOptimization(SDValue Callee,
2318                                                      CallingConv::ID CalleeCC,
2319                                                      bool isVarArg,
2320                                                      bool isCalleeStructRet,
2321                                                      bool isCallerStructRet,
2322                                     const SmallVectorImpl<ISD::OutputArg> &Outs,
2323                                     const SmallVectorImpl<ISD::InputArg> &Ins,
2324                                                      SelectionDAG& DAG) const {
2325   if (!IsTailCallConvention(CalleeCC) &&
2326       CalleeCC != CallingConv::C)
2327     return false;
2328
2329   // If -tailcallopt is specified, make fastcc functions tail-callable.
2330   const MachineFunction &MF = DAG.getMachineFunction();
2331   const Function *CallerF = DAG.getMachineFunction().getFunction();
2332   if (GuaranteedTailCallOpt) {
2333     if (IsTailCallConvention(CalleeCC) &&
2334         CallerF->getCallingConv() == CalleeCC)
2335       return true;
2336     return false;
2337   }
2338
2339   // Look for obvious safe cases to perform tail call optimization that does not
2340   // requite ABI changes. This is what gcc calls sibcall.
2341
2342   // Can't do sibcall if stack needs to be dynamically re-aligned. PEI needs to
2343   // emit a special epilogue.
2344   if (RegInfo->needsStackRealignment(MF))
2345     return false;
2346
2347   // Do not sibcall optimize vararg calls unless the call site is not passing any
2348   // arguments.
2349   if (isVarArg && !Outs.empty())
2350     return false;
2351
2352   // Also avoid sibcall optimization if either caller or callee uses struct
2353   // return semantics.
2354   if (isCalleeStructRet || isCallerStructRet)
2355     return false;
2356
2357   // If the call result is in ST0 / ST1, it needs to be popped off the x87 stack.
2358   // Therefore if it's not used by the call it is not safe to optimize this into
2359   // a sibcall.
2360   bool Unused = false;
2361   for (unsigned i = 0, e = Ins.size(); i != e; ++i) {
2362     if (!Ins[i].Used) {
2363       Unused = true;
2364       break;
2365     }
2366   }
2367   if (Unused) {
2368     SmallVector<CCValAssign, 16> RVLocs;
2369     CCState CCInfo(CalleeCC, false, getTargetMachine(),
2370                    RVLocs, *DAG.getContext());
2371     CCInfo.AnalyzeCallResult(Ins, RetCC_X86);
2372     for (unsigned i = 0; i != RVLocs.size(); ++i) {
2373       CCValAssign &VA = RVLocs[i];
2374       if (VA.getLocReg() == X86::ST0 || VA.getLocReg() == X86::ST1)
2375         return false;
2376     }
2377   }
2378
2379   // If the callee takes no arguments then go on to check the results of the
2380   // call.
2381   if (!Outs.empty()) {
2382     // Check if stack adjustment is needed. For now, do not do this if any
2383     // argument is passed on the stack.
2384     SmallVector<CCValAssign, 16> ArgLocs;
2385     CCState CCInfo(CalleeCC, isVarArg, getTargetMachine(),
2386                    ArgLocs, *DAG.getContext());
2387     CCInfo.AnalyzeCallOperands(Outs, CCAssignFnForNode(CalleeCC));
2388     if (CCInfo.getNextStackOffset()) {
2389       MachineFunction &MF = DAG.getMachineFunction();
2390       if (MF.getInfo<X86MachineFunctionInfo>()->getBytesToPopOnReturn())
2391         return false;
2392       if (Subtarget->isTargetWin64())
2393         // Win64 ABI has additional complications.
2394         return false;
2395
2396       // Check if the arguments are already laid out in the right way as
2397       // the caller's fixed stack objects.
2398       MachineFrameInfo *MFI = MF.getFrameInfo();
2399       const MachineRegisterInfo *MRI = &MF.getRegInfo();
2400       const X86InstrInfo *TII =
2401         ((X86TargetMachine&)getTargetMachine()).getInstrInfo();
2402       for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2403         CCValAssign &VA = ArgLocs[i];
2404         EVT RegVT = VA.getLocVT();
2405         SDValue Arg = Outs[i].Val;
2406         ISD::ArgFlagsTy Flags = Outs[i].Flags;
2407         if (VA.getLocInfo() == CCValAssign::Indirect)
2408           return false;
2409         if (!VA.isRegLoc()) {
2410           if (!MatchingStackOffset(Arg, VA.getLocMemOffset(), Flags,
2411                                    MFI, MRI, TII))
2412             return false;
2413         }
2414       }
2415     }
2416   }
2417
2418   return true;
2419 }
2420
2421 FastISel *
2422 X86TargetLowering::createFastISel(MachineFunction &mf,
2423                             DenseMap<const Value *, unsigned> &vm,
2424                             DenseMap<const BasicBlock*, MachineBasicBlock*> &bm,
2425                             DenseMap<const AllocaInst *, int> &am
2426 #ifndef NDEBUG
2427                           , SmallSet<const Instruction *, 8> &cil
2428 #endif
2429                                   ) const {
2430   return X86::createFastISel(mf, vm, bm, am
2431 #ifndef NDEBUG
2432                              , cil
2433 #endif
2434                              );
2435 }
2436
2437
2438 //===----------------------------------------------------------------------===//
2439 //                           Other Lowering Hooks
2440 //===----------------------------------------------------------------------===//
2441
2442
2443 SDValue X86TargetLowering::getReturnAddressFrameIndex(SelectionDAG &DAG) const {
2444   MachineFunction &MF = DAG.getMachineFunction();
2445   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
2446   int ReturnAddrIndex = FuncInfo->getRAIndex();
2447
2448   if (ReturnAddrIndex == 0) {
2449     // Set up a frame object for the return address.
2450     uint64_t SlotSize = TD->getPointerSize();
2451     ReturnAddrIndex = MF.getFrameInfo()->CreateFixedObject(SlotSize, -SlotSize,
2452                                                            false, false);
2453     FuncInfo->setRAIndex(ReturnAddrIndex);
2454   }
2455
2456   return DAG.getFrameIndex(ReturnAddrIndex, getPointerTy());
2457 }
2458
2459
2460 bool X86::isOffsetSuitableForCodeModel(int64_t Offset, CodeModel::Model M,
2461                                        bool hasSymbolicDisplacement) {
2462   // Offset should fit into 32 bit immediate field.
2463   if (!isInt<32>(Offset))
2464     return false;
2465
2466   // If we don't have a symbolic displacement - we don't have any extra
2467   // restrictions.
2468   if (!hasSymbolicDisplacement)
2469     return true;
2470
2471   // FIXME: Some tweaks might be needed for medium code model.
2472   if (M != CodeModel::Small && M != CodeModel::Kernel)
2473     return false;
2474
2475   // For small code model we assume that latest object is 16MB before end of 31
2476   // bits boundary. We may also accept pretty large negative constants knowing
2477   // that all objects are in the positive half of address space.
2478   if (M == CodeModel::Small && Offset < 16*1024*1024)
2479     return true;
2480
2481   // For kernel code model we know that all object resist in the negative half
2482   // of 32bits address space. We may not accept negative offsets, since they may
2483   // be just off and we may accept pretty large positive ones.
2484   if (M == CodeModel::Kernel && Offset > 0)
2485     return true;
2486
2487   return false;
2488 }
2489
2490 /// TranslateX86CC - do a one to one translation of a ISD::CondCode to the X86
2491 /// specific condition code, returning the condition code and the LHS/RHS of the
2492 /// comparison to make.
2493 static unsigned TranslateX86CC(ISD::CondCode SetCCOpcode, bool isFP,
2494                                SDValue &LHS, SDValue &RHS, SelectionDAG &DAG) {
2495   if (!isFP) {
2496     if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(RHS)) {
2497       if (SetCCOpcode == ISD::SETGT && RHSC->isAllOnesValue()) {
2498         // X > -1   -> X == 0, jump !sign.
2499         RHS = DAG.getConstant(0, RHS.getValueType());
2500         return X86::COND_NS;
2501       } else if (SetCCOpcode == ISD::SETLT && RHSC->isNullValue()) {
2502         // X < 0   -> X == 0, jump on sign.
2503         return X86::COND_S;
2504       } else if (SetCCOpcode == ISD::SETLT && RHSC->getZExtValue() == 1) {
2505         // X < 1   -> X <= 0
2506         RHS = DAG.getConstant(0, RHS.getValueType());
2507         return X86::COND_LE;
2508       }
2509     }
2510
2511     switch (SetCCOpcode) {
2512     default: llvm_unreachable("Invalid integer condition!");
2513     case ISD::SETEQ:  return X86::COND_E;
2514     case ISD::SETGT:  return X86::COND_G;
2515     case ISD::SETGE:  return X86::COND_GE;
2516     case ISD::SETLT:  return X86::COND_L;
2517     case ISD::SETLE:  return X86::COND_LE;
2518     case ISD::SETNE:  return X86::COND_NE;
2519     case ISD::SETULT: return X86::COND_B;
2520     case ISD::SETUGT: return X86::COND_A;
2521     case ISD::SETULE: return X86::COND_BE;
2522     case ISD::SETUGE: return X86::COND_AE;
2523     }
2524   }
2525
2526   // First determine if it is required or is profitable to flip the operands.
2527
2528   // If LHS is a foldable load, but RHS is not, flip the condition.
2529   if ((ISD::isNON_EXTLoad(LHS.getNode()) && LHS.hasOneUse()) &&
2530       !(ISD::isNON_EXTLoad(RHS.getNode()) && RHS.hasOneUse())) {
2531     SetCCOpcode = getSetCCSwappedOperands(SetCCOpcode);
2532     std::swap(LHS, RHS);
2533   }
2534
2535   switch (SetCCOpcode) {
2536   default: break;
2537   case ISD::SETOLT:
2538   case ISD::SETOLE:
2539   case ISD::SETUGT:
2540   case ISD::SETUGE:
2541     std::swap(LHS, RHS);
2542     break;
2543   }
2544
2545   // On a floating point condition, the flags are set as follows:
2546   // ZF  PF  CF   op
2547   //  0 | 0 | 0 | X > Y
2548   //  0 | 0 | 1 | X < Y
2549   //  1 | 0 | 0 | X == Y
2550   //  1 | 1 | 1 | unordered
2551   switch (SetCCOpcode) {
2552   default: llvm_unreachable("Condcode should be pre-legalized away");
2553   case ISD::SETUEQ:
2554   case ISD::SETEQ:   return X86::COND_E;
2555   case ISD::SETOLT:              // flipped
2556   case ISD::SETOGT:
2557   case ISD::SETGT:   return X86::COND_A;
2558   case ISD::SETOLE:              // flipped
2559   case ISD::SETOGE:
2560   case ISD::SETGE:   return X86::COND_AE;
2561   case ISD::SETUGT:              // flipped
2562   case ISD::SETULT:
2563   case ISD::SETLT:   return X86::COND_B;
2564   case ISD::SETUGE:              // flipped
2565   case ISD::SETULE:
2566   case ISD::SETLE:   return X86::COND_BE;
2567   case ISD::SETONE:
2568   case ISD::SETNE:   return X86::COND_NE;
2569   case ISD::SETUO:   return X86::COND_P;
2570   case ISD::SETO:    return X86::COND_NP;
2571   case ISD::SETOEQ:
2572   case ISD::SETUNE:  return X86::COND_INVALID;
2573   }
2574 }
2575
2576 /// hasFPCMov - is there a floating point cmov for the specific X86 condition
2577 /// code. Current x86 isa includes the following FP cmov instructions:
2578 /// fcmovb, fcomvbe, fcomve, fcmovu, fcmovae, fcmova, fcmovne, fcmovnu.
2579 static bool hasFPCMov(unsigned X86CC) {
2580   switch (X86CC) {
2581   default:
2582     return false;
2583   case X86::COND_B:
2584   case X86::COND_BE:
2585   case X86::COND_E:
2586   case X86::COND_P:
2587   case X86::COND_A:
2588   case X86::COND_AE:
2589   case X86::COND_NE:
2590   case X86::COND_NP:
2591     return true;
2592   }
2593 }
2594
2595 /// isFPImmLegal - Returns true if the target can instruction select the
2596 /// specified FP immediate natively. If false, the legalizer will
2597 /// materialize the FP immediate as a load from a constant pool.
2598 bool X86TargetLowering::isFPImmLegal(const APFloat &Imm, EVT VT) const {
2599   for (unsigned i = 0, e = LegalFPImmediates.size(); i != e; ++i) {
2600     if (Imm.bitwiseIsEqual(LegalFPImmediates[i]))
2601       return true;
2602   }
2603   return false;
2604 }
2605
2606 /// isUndefOrInRange - Return true if Val is undef or if its value falls within
2607 /// the specified range (L, H].
2608 static bool isUndefOrInRange(int Val, int Low, int Hi) {
2609   return (Val < 0) || (Val >= Low && Val < Hi);
2610 }
2611
2612 /// isUndefOrEqual - Val is either less than zero (undef) or equal to the
2613 /// specified value.
2614 static bool isUndefOrEqual(int Val, int CmpVal) {
2615   if (Val < 0 || Val == CmpVal)
2616     return true;
2617   return false;
2618 }
2619
2620 /// isPSHUFDMask - Return true if the node specifies a shuffle of elements that
2621 /// is suitable for input to PSHUFD or PSHUFW.  That is, it doesn't reference
2622 /// the second operand.
2623 static bool isPSHUFDMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2624   if (VT == MVT::v4f32 || VT == MVT::v4i32 || VT == MVT::v4i16)
2625     return (Mask[0] < 4 && Mask[1] < 4 && Mask[2] < 4 && Mask[3] < 4);
2626   if (VT == MVT::v2f64 || VT == MVT::v2i64)
2627     return (Mask[0] < 2 && Mask[1] < 2);
2628   return false;
2629 }
2630
2631 bool X86::isPSHUFDMask(ShuffleVectorSDNode *N) {
2632   SmallVector<int, 8> M;
2633   N->getMask(M);
2634   return ::isPSHUFDMask(M, N->getValueType(0));
2635 }
2636
2637 /// isPSHUFHWMask - Return true if the node specifies a shuffle of elements that
2638 /// is suitable for input to PSHUFHW.
2639 static bool isPSHUFHWMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2640   if (VT != MVT::v8i16)
2641     return false;
2642
2643   // Lower quadword copied in order or undef.
2644   for (int i = 0; i != 4; ++i)
2645     if (Mask[i] >= 0 && Mask[i] != i)
2646       return false;
2647
2648   // Upper quadword shuffled.
2649   for (int i = 4; i != 8; ++i)
2650     if (Mask[i] >= 0 && (Mask[i] < 4 || Mask[i] > 7))
2651       return false;
2652
2653   return true;
2654 }
2655
2656 bool X86::isPSHUFHWMask(ShuffleVectorSDNode *N) {
2657   SmallVector<int, 8> M;
2658   N->getMask(M);
2659   return ::isPSHUFHWMask(M, N->getValueType(0));
2660 }
2661
2662 /// isPSHUFLWMask - Return true if the node specifies a shuffle of elements that
2663 /// is suitable for input to PSHUFLW.
2664 static bool isPSHUFLWMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2665   if (VT != MVT::v8i16)
2666     return false;
2667
2668   // Upper quadword copied in order.
2669   for (int i = 4; i != 8; ++i)
2670     if (Mask[i] >= 0 && Mask[i] != i)
2671       return false;
2672
2673   // Lower quadword shuffled.
2674   for (int i = 0; i != 4; ++i)
2675     if (Mask[i] >= 4)
2676       return false;
2677
2678   return true;
2679 }
2680
2681 bool X86::isPSHUFLWMask(ShuffleVectorSDNode *N) {
2682   SmallVector<int, 8> M;
2683   N->getMask(M);
2684   return ::isPSHUFLWMask(M, N->getValueType(0));
2685 }
2686
2687 /// isPALIGNRMask - Return true if the node specifies a shuffle of elements that
2688 /// is suitable for input to PALIGNR.
2689 static bool isPALIGNRMask(const SmallVectorImpl<int> &Mask, EVT VT,
2690                           bool hasSSSE3) {
2691   int i, e = VT.getVectorNumElements();
2692
2693   // Do not handle v2i64 / v2f64 shuffles with palignr.
2694   if (e < 4 || !hasSSSE3)
2695     return false;
2696
2697   for (i = 0; i != e; ++i)
2698     if (Mask[i] >= 0)
2699       break;
2700
2701   // All undef, not a palignr.
2702   if (i == e)
2703     return false;
2704
2705   // Determine if it's ok to perform a palignr with only the LHS, since we
2706   // don't have access to the actual shuffle elements to see if RHS is undef.
2707   bool Unary = Mask[i] < (int)e;
2708   bool NeedsUnary = false;
2709
2710   int s = Mask[i] - i;
2711
2712   // Check the rest of the elements to see if they are consecutive.
2713   for (++i; i != e; ++i) {
2714     int m = Mask[i];
2715     if (m < 0)
2716       continue;
2717
2718     Unary = Unary && (m < (int)e);
2719     NeedsUnary = NeedsUnary || (m < s);
2720
2721     if (NeedsUnary && !Unary)
2722       return false;
2723     if (Unary && m != ((s+i) & (e-1)))
2724       return false;
2725     if (!Unary && m != (s+i))
2726       return false;
2727   }
2728   return true;
2729 }
2730
2731 bool X86::isPALIGNRMask(ShuffleVectorSDNode *N) {
2732   SmallVector<int, 8> M;
2733   N->getMask(M);
2734   return ::isPALIGNRMask(M, N->getValueType(0), true);
2735 }
2736
2737 /// isSHUFPMask - Return true if the specified VECTOR_SHUFFLE operand
2738 /// specifies a shuffle of elements that is suitable for input to SHUFP*.
2739 static bool isSHUFPMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2740   int NumElems = VT.getVectorNumElements();
2741   if (NumElems != 2 && NumElems != 4)
2742     return false;
2743
2744   int Half = NumElems / 2;
2745   for (int i = 0; i < Half; ++i)
2746     if (!isUndefOrInRange(Mask[i], 0, NumElems))
2747       return false;
2748   for (int i = Half; i < NumElems; ++i)
2749     if (!isUndefOrInRange(Mask[i], NumElems, NumElems*2))
2750       return false;
2751
2752   return true;
2753 }
2754
2755 bool X86::isSHUFPMask(ShuffleVectorSDNode *N) {
2756   SmallVector<int, 8> M;
2757   N->getMask(M);
2758   return ::isSHUFPMask(M, N->getValueType(0));
2759 }
2760
2761 /// isCommutedSHUFP - Returns true if the shuffle mask is exactly
2762 /// the reverse of what x86 shuffles want. x86 shuffles requires the lower
2763 /// half elements to come from vector 1 (which would equal the dest.) and
2764 /// the upper half to come from vector 2.
2765 static bool isCommutedSHUFPMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2766   int NumElems = VT.getVectorNumElements();
2767
2768   if (NumElems != 2 && NumElems != 4)
2769     return false;
2770
2771   int Half = NumElems / 2;
2772   for (int i = 0; i < Half; ++i)
2773     if (!isUndefOrInRange(Mask[i], NumElems, NumElems*2))
2774       return false;
2775   for (int i = Half; i < NumElems; ++i)
2776     if (!isUndefOrInRange(Mask[i], 0, NumElems))
2777       return false;
2778   return true;
2779 }
2780
2781 static bool isCommutedSHUFP(ShuffleVectorSDNode *N) {
2782   SmallVector<int, 8> M;
2783   N->getMask(M);
2784   return isCommutedSHUFPMask(M, N->getValueType(0));
2785 }
2786
2787 /// isMOVHLPSMask - Return true if the specified VECTOR_SHUFFLE operand
2788 /// specifies a shuffle of elements that is suitable for input to MOVHLPS.
2789 bool X86::isMOVHLPSMask(ShuffleVectorSDNode *N) {
2790   if (N->getValueType(0).getVectorNumElements() != 4)
2791     return false;
2792
2793   // Expect bit0 == 6, bit1 == 7, bit2 == 2, bit3 == 3
2794   return isUndefOrEqual(N->getMaskElt(0), 6) &&
2795          isUndefOrEqual(N->getMaskElt(1), 7) &&
2796          isUndefOrEqual(N->getMaskElt(2), 2) &&
2797          isUndefOrEqual(N->getMaskElt(3), 3);
2798 }
2799
2800 /// isMOVHLPS_v_undef_Mask - Special case of isMOVHLPSMask for canonical form
2801 /// of vector_shuffle v, v, <2, 3, 2, 3>, i.e. vector_shuffle v, undef,
2802 /// <2, 3, 2, 3>
2803 bool X86::isMOVHLPS_v_undef_Mask(ShuffleVectorSDNode *N) {
2804   unsigned NumElems = N->getValueType(0).getVectorNumElements();
2805
2806   if (NumElems != 4)
2807     return false;
2808
2809   return isUndefOrEqual(N->getMaskElt(0), 2) &&
2810   isUndefOrEqual(N->getMaskElt(1), 3) &&
2811   isUndefOrEqual(N->getMaskElt(2), 2) &&
2812   isUndefOrEqual(N->getMaskElt(3), 3);
2813 }
2814
2815 /// isMOVLPMask - Return true if the specified VECTOR_SHUFFLE operand
2816 /// specifies a shuffle of elements that is suitable for input to MOVLP{S|D}.
2817 bool X86::isMOVLPMask(ShuffleVectorSDNode *N) {
2818   unsigned NumElems = N->getValueType(0).getVectorNumElements();
2819
2820   if (NumElems != 2 && NumElems != 4)
2821     return false;
2822
2823   for (unsigned i = 0; i < NumElems/2; ++i)
2824     if (!isUndefOrEqual(N->getMaskElt(i), i + NumElems))
2825       return false;
2826
2827   for (unsigned i = NumElems/2; i < NumElems; ++i)
2828     if (!isUndefOrEqual(N->getMaskElt(i), i))
2829       return false;
2830
2831   return true;
2832 }
2833
2834 /// isMOVLHPSMask - Return true if the specified VECTOR_SHUFFLE operand
2835 /// specifies a shuffle of elements that is suitable for input to MOVLHPS.
2836 bool X86::isMOVLHPSMask(ShuffleVectorSDNode *N) {
2837   unsigned NumElems = N->getValueType(0).getVectorNumElements();
2838
2839   if (NumElems != 2 && NumElems != 4)
2840     return false;
2841
2842   for (unsigned i = 0; i < NumElems/2; ++i)
2843     if (!isUndefOrEqual(N->getMaskElt(i), i))
2844       return false;
2845
2846   for (unsigned i = 0; i < NumElems/2; ++i)
2847     if (!isUndefOrEqual(N->getMaskElt(i + NumElems/2), i + NumElems))
2848       return false;
2849
2850   return true;
2851 }
2852
2853 /// isUNPCKLMask - Return true if the specified VECTOR_SHUFFLE operand
2854 /// specifies a shuffle of elements that is suitable for input to UNPCKL.
2855 static bool isUNPCKLMask(const SmallVectorImpl<int> &Mask, EVT VT,
2856                          bool V2IsSplat = false) {
2857   int NumElts = VT.getVectorNumElements();
2858   if (NumElts != 2 && NumElts != 4 && NumElts != 8 && NumElts != 16)
2859     return false;
2860
2861   for (int i = 0, j = 0; i != NumElts; i += 2, ++j) {
2862     int BitI  = Mask[i];
2863     int BitI1 = Mask[i+1];
2864     if (!isUndefOrEqual(BitI, j))
2865       return false;
2866     if (V2IsSplat) {
2867       if (!isUndefOrEqual(BitI1, NumElts))
2868         return false;
2869     } else {
2870       if (!isUndefOrEqual(BitI1, j + NumElts))
2871         return false;
2872     }
2873   }
2874   return true;
2875 }
2876
2877 bool X86::isUNPCKLMask(ShuffleVectorSDNode *N, bool V2IsSplat) {
2878   SmallVector<int, 8> M;
2879   N->getMask(M);
2880   return ::isUNPCKLMask(M, N->getValueType(0), V2IsSplat);
2881 }
2882
2883 /// isUNPCKHMask - Return true if the specified VECTOR_SHUFFLE operand
2884 /// specifies a shuffle of elements that is suitable for input to UNPCKH.
2885 static bool isUNPCKHMask(const SmallVectorImpl<int> &Mask, EVT VT,
2886                          bool V2IsSplat = false) {
2887   int NumElts = VT.getVectorNumElements();
2888   if (NumElts != 2 && NumElts != 4 && NumElts != 8 && NumElts != 16)
2889     return false;
2890
2891   for (int i = 0, j = 0; i != NumElts; i += 2, ++j) {
2892     int BitI  = Mask[i];
2893     int BitI1 = Mask[i+1];
2894     if (!isUndefOrEqual(BitI, j + NumElts/2))
2895       return false;
2896     if (V2IsSplat) {
2897       if (isUndefOrEqual(BitI1, NumElts))
2898         return false;
2899     } else {
2900       if (!isUndefOrEqual(BitI1, j + NumElts/2 + NumElts))
2901         return false;
2902     }
2903   }
2904   return true;
2905 }
2906
2907 bool X86::isUNPCKHMask(ShuffleVectorSDNode *N, bool V2IsSplat) {
2908   SmallVector<int, 8> M;
2909   N->getMask(M);
2910   return ::isUNPCKHMask(M, N->getValueType(0), V2IsSplat);
2911 }
2912
2913 /// isUNPCKL_v_undef_Mask - Special case of isUNPCKLMask for canonical form
2914 /// of vector_shuffle v, v, <0, 4, 1, 5>, i.e. vector_shuffle v, undef,
2915 /// <0, 0, 1, 1>
2916 static bool isUNPCKL_v_undef_Mask(const SmallVectorImpl<int> &Mask, EVT VT) {
2917   int NumElems = VT.getVectorNumElements();
2918   if (NumElems != 2 && NumElems != 4 && NumElems != 8 && NumElems != 16)
2919     return false;
2920
2921   for (int i = 0, j = 0; i != NumElems; i += 2, ++j) {
2922     int BitI  = Mask[i];
2923     int BitI1 = Mask[i+1];
2924     if (!isUndefOrEqual(BitI, j))
2925       return false;
2926     if (!isUndefOrEqual(BitI1, j))
2927       return false;
2928   }
2929   return true;
2930 }
2931
2932 bool X86::isUNPCKL_v_undef_Mask(ShuffleVectorSDNode *N) {
2933   SmallVector<int, 8> M;
2934   N->getMask(M);
2935   return ::isUNPCKL_v_undef_Mask(M, N->getValueType(0));
2936 }
2937
2938 /// isUNPCKH_v_undef_Mask - Special case of isUNPCKHMask for canonical form
2939 /// of vector_shuffle v, v, <2, 6, 3, 7>, i.e. vector_shuffle v, undef,
2940 /// <2, 2, 3, 3>
2941 static bool isUNPCKH_v_undef_Mask(const SmallVectorImpl<int> &Mask, EVT VT) {
2942   int NumElems = VT.getVectorNumElements();
2943   if (NumElems != 2 && NumElems != 4 && NumElems != 8 && NumElems != 16)
2944     return false;
2945
2946   for (int i = 0, j = NumElems / 2; i != NumElems; i += 2, ++j) {
2947     int BitI  = Mask[i];
2948     int BitI1 = Mask[i+1];
2949     if (!isUndefOrEqual(BitI, j))
2950       return false;
2951     if (!isUndefOrEqual(BitI1, j))
2952       return false;
2953   }
2954   return true;
2955 }
2956
2957 bool X86::isUNPCKH_v_undef_Mask(ShuffleVectorSDNode *N) {
2958   SmallVector<int, 8> M;
2959   N->getMask(M);
2960   return ::isUNPCKH_v_undef_Mask(M, N->getValueType(0));
2961 }
2962
2963 /// isMOVLMask - Return true if the specified VECTOR_SHUFFLE operand
2964 /// specifies a shuffle of elements that is suitable for input to MOVSS,
2965 /// MOVSD, and MOVD, i.e. setting the lowest element.
2966 static bool isMOVLMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2967   if (VT.getVectorElementType().getSizeInBits() < 32)
2968     return false;
2969
2970   int NumElts = VT.getVectorNumElements();
2971
2972   if (!isUndefOrEqual(Mask[0], NumElts))
2973     return false;
2974
2975   for (int i = 1; i < NumElts; ++i)
2976     if (!isUndefOrEqual(Mask[i], i))
2977       return false;
2978
2979   return true;
2980 }
2981
2982 bool X86::isMOVLMask(ShuffleVectorSDNode *N) {
2983   SmallVector<int, 8> M;
2984   N->getMask(M);
2985   return ::isMOVLMask(M, N->getValueType(0));
2986 }
2987
2988 /// isCommutedMOVL - Returns true if the shuffle mask is except the reverse
2989 /// of what x86 movss want. X86 movs requires the lowest  element to be lowest
2990 /// element of vector 2 and the other elements to come from vector 1 in order.
2991 static bool isCommutedMOVLMask(const SmallVectorImpl<int> &Mask, EVT VT,
2992                                bool V2IsSplat = false, bool V2IsUndef = false) {
2993   int NumOps = VT.getVectorNumElements();
2994   if (NumOps != 2 && NumOps != 4 && NumOps != 8 && NumOps != 16)
2995     return false;
2996
2997   if (!isUndefOrEqual(Mask[0], 0))
2998     return false;
2999
3000   for (int i = 1; i < NumOps; ++i)
3001     if (!(isUndefOrEqual(Mask[i], i+NumOps) ||
3002           (V2IsUndef && isUndefOrInRange(Mask[i], NumOps, NumOps*2)) ||
3003           (V2IsSplat && isUndefOrEqual(Mask[i], NumOps))))
3004       return false;
3005
3006   return true;
3007 }
3008
3009 static bool isCommutedMOVL(ShuffleVectorSDNode *N, bool V2IsSplat = false,
3010                            bool V2IsUndef = false) {
3011   SmallVector<int, 8> M;
3012   N->getMask(M);
3013   return isCommutedMOVLMask(M, N->getValueType(0), V2IsSplat, V2IsUndef);
3014 }
3015
3016 /// isMOVSHDUPMask - Return true if the specified VECTOR_SHUFFLE operand
3017 /// specifies a shuffle of elements that is suitable for input to MOVSHDUP.
3018 bool X86::isMOVSHDUPMask(ShuffleVectorSDNode *N) {
3019   if (N->getValueType(0).getVectorNumElements() != 4)
3020     return false;
3021
3022   // Expect 1, 1, 3, 3
3023   for (unsigned i = 0; i < 2; ++i) {
3024     int Elt = N->getMaskElt(i);
3025     if (Elt >= 0 && Elt != 1)
3026       return false;
3027   }
3028
3029   bool HasHi = false;
3030   for (unsigned i = 2; i < 4; ++i) {
3031     int Elt = N->getMaskElt(i);
3032     if (Elt >= 0 && Elt != 3)
3033       return false;
3034     if (Elt == 3)
3035       HasHi = true;
3036   }
3037   // Don't use movshdup if it can be done with a shufps.
3038   // FIXME: verify that matching u, u, 3, 3 is what we want.
3039   return HasHi;
3040 }
3041
3042 /// isMOVSLDUPMask - Return true if the specified VECTOR_SHUFFLE operand
3043 /// specifies a shuffle of elements that is suitable for input to MOVSLDUP.
3044 bool X86::isMOVSLDUPMask(ShuffleVectorSDNode *N) {
3045   if (N->getValueType(0).getVectorNumElements() != 4)
3046     return false;
3047
3048   // Expect 0, 0, 2, 2
3049   for (unsigned i = 0; i < 2; ++i)
3050     if (N->getMaskElt(i) > 0)
3051       return false;
3052
3053   bool HasHi = false;
3054   for (unsigned i = 2; i < 4; ++i) {
3055     int Elt = N->getMaskElt(i);
3056     if (Elt >= 0 && Elt != 2)
3057       return false;
3058     if (Elt == 2)
3059       HasHi = true;
3060   }
3061   // Don't use movsldup if it can be done with a shufps.
3062   return HasHi;
3063 }
3064
3065 /// isMOVDDUPMask - Return true if the specified VECTOR_SHUFFLE operand
3066 /// specifies a shuffle of elements that is suitable for input to MOVDDUP.
3067 bool X86::isMOVDDUPMask(ShuffleVectorSDNode *N) {
3068   int e = N->getValueType(0).getVectorNumElements() / 2;
3069
3070   for (int i = 0; i < e; ++i)
3071     if (!isUndefOrEqual(N->getMaskElt(i), i))
3072       return false;
3073   for (int i = 0; i < e; ++i)
3074     if (!isUndefOrEqual(N->getMaskElt(e+i), i))
3075       return false;
3076   return true;
3077 }
3078
3079 /// getShuffleSHUFImmediate - Return the appropriate immediate to shuffle
3080 /// the specified VECTOR_SHUFFLE mask with PSHUF* and SHUFP* instructions.
3081 unsigned X86::getShuffleSHUFImmediate(SDNode *N) {
3082   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
3083   int NumOperands = SVOp->getValueType(0).getVectorNumElements();
3084
3085   unsigned Shift = (NumOperands == 4) ? 2 : 1;
3086   unsigned Mask = 0;
3087   for (int i = 0; i < NumOperands; ++i) {
3088     int Val = SVOp->getMaskElt(NumOperands-i-1);
3089     if (Val < 0) Val = 0;
3090     if (Val >= NumOperands) Val -= NumOperands;
3091     Mask |= Val;
3092     if (i != NumOperands - 1)
3093       Mask <<= Shift;
3094   }
3095   return Mask;
3096 }
3097
3098 /// getShufflePSHUFHWImmediate - Return the appropriate immediate to shuffle
3099 /// the specified VECTOR_SHUFFLE mask with the PSHUFHW instruction.
3100 unsigned X86::getShufflePSHUFHWImmediate(SDNode *N) {
3101   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
3102   unsigned Mask = 0;
3103   // 8 nodes, but we only care about the last 4.
3104   for (unsigned i = 7; i >= 4; --i) {
3105     int Val = SVOp->getMaskElt(i);
3106     if (Val >= 0)
3107       Mask |= (Val - 4);
3108     if (i != 4)
3109       Mask <<= 2;
3110   }
3111   return Mask;
3112 }
3113
3114 /// getShufflePSHUFLWImmediate - Return the appropriate immediate to shuffle
3115 /// the specified VECTOR_SHUFFLE mask with the PSHUFLW instruction.
3116 unsigned X86::getShufflePSHUFLWImmediate(SDNode *N) {
3117   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
3118   unsigned Mask = 0;
3119   // 8 nodes, but we only care about the first 4.
3120   for (int i = 3; i >= 0; --i) {
3121     int Val = SVOp->getMaskElt(i);
3122     if (Val >= 0)
3123       Mask |= Val;
3124     if (i != 0)
3125       Mask <<= 2;
3126   }
3127   return Mask;
3128 }
3129
3130 /// getShufflePALIGNRImmediate - Return the appropriate immediate to shuffle
3131 /// the specified VECTOR_SHUFFLE mask with the PALIGNR instruction.
3132 unsigned X86::getShufflePALIGNRImmediate(SDNode *N) {
3133   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
3134   EVT VVT = N->getValueType(0);
3135   unsigned EltSize = VVT.getVectorElementType().getSizeInBits() >> 3;
3136   int Val = 0;
3137
3138   unsigned i, e;
3139   for (i = 0, e = VVT.getVectorNumElements(); i != e; ++i) {
3140     Val = SVOp->getMaskElt(i);
3141     if (Val >= 0)
3142       break;
3143   }
3144   return (Val - i) * EltSize;
3145 }
3146
3147 /// isZeroNode - Returns true if Elt is a constant zero or a floating point
3148 /// constant +0.0.
3149 bool X86::isZeroNode(SDValue Elt) {
3150   return ((isa<ConstantSDNode>(Elt) &&
3151            cast<ConstantSDNode>(Elt)->getZExtValue() == 0) ||
3152           (isa<ConstantFPSDNode>(Elt) &&
3153            cast<ConstantFPSDNode>(Elt)->getValueAPF().isPosZero()));
3154 }
3155
3156 /// CommuteVectorShuffle - Swap vector_shuffle operands as well as values in
3157 /// their permute mask.
3158 static SDValue CommuteVectorShuffle(ShuffleVectorSDNode *SVOp,
3159                                     SelectionDAG &DAG) {
3160   EVT VT = SVOp->getValueType(0);
3161   unsigned NumElems = VT.getVectorNumElements();
3162   SmallVector<int, 8> MaskVec;
3163
3164   for (unsigned i = 0; i != NumElems; ++i) {
3165     int idx = SVOp->getMaskElt(i);
3166     if (idx < 0)
3167       MaskVec.push_back(idx);
3168     else if (idx < (int)NumElems)
3169       MaskVec.push_back(idx + NumElems);
3170     else
3171       MaskVec.push_back(idx - NumElems);
3172   }
3173   return DAG.getVectorShuffle(VT, SVOp->getDebugLoc(), SVOp->getOperand(1),
3174                               SVOp->getOperand(0), &MaskVec[0]);
3175 }
3176
3177 /// CommuteVectorShuffleMask - Change values in a shuffle permute mask assuming
3178 /// the two vector operands have swapped position.
3179 static void CommuteVectorShuffleMask(SmallVectorImpl<int> &Mask, EVT VT) {
3180   unsigned NumElems = VT.getVectorNumElements();
3181   for (unsigned i = 0; i != NumElems; ++i) {
3182     int idx = Mask[i];
3183     if (idx < 0)
3184       continue;
3185     else if (idx < (int)NumElems)
3186       Mask[i] = idx + NumElems;
3187     else
3188       Mask[i] = idx - NumElems;
3189   }
3190 }
3191
3192 /// ShouldXformToMOVHLPS - Return true if the node should be transformed to
3193 /// match movhlps. The lower half elements should come from upper half of
3194 /// V1 (and in order), and the upper half elements should come from the upper
3195 /// half of V2 (and in order).
3196 static bool ShouldXformToMOVHLPS(ShuffleVectorSDNode *Op) {
3197   if (Op->getValueType(0).getVectorNumElements() != 4)
3198     return false;
3199   for (unsigned i = 0, e = 2; i != e; ++i)
3200     if (!isUndefOrEqual(Op->getMaskElt(i), i+2))
3201       return false;
3202   for (unsigned i = 2; i != 4; ++i)
3203     if (!isUndefOrEqual(Op->getMaskElt(i), i+4))
3204       return false;
3205   return true;
3206 }
3207
3208 /// isScalarLoadToVector - Returns true if the node is a scalar load that
3209 /// is promoted to a vector. It also returns the LoadSDNode by reference if
3210 /// required.
3211 static bool isScalarLoadToVector(SDNode *N, LoadSDNode **LD = NULL) {
3212   if (N->getOpcode() != ISD::SCALAR_TO_VECTOR)
3213     return false;
3214   N = N->getOperand(0).getNode();
3215   if (!ISD::isNON_EXTLoad(N))
3216     return false;
3217   if (LD)
3218     *LD = cast<LoadSDNode>(N);
3219   return true;
3220 }
3221
3222 /// ShouldXformToMOVLP{S|D} - Return true if the node should be transformed to
3223 /// match movlp{s|d}. The lower half elements should come from lower half of
3224 /// V1 (and in order), and the upper half elements should come from the upper
3225 /// half of V2 (and in order). And since V1 will become the source of the
3226 /// MOVLP, it must be either a vector load or a scalar load to vector.
3227 static bool ShouldXformToMOVLP(SDNode *V1, SDNode *V2,
3228                                ShuffleVectorSDNode *Op) {
3229   if (!ISD::isNON_EXTLoad(V1) && !isScalarLoadToVector(V1))
3230     return false;
3231   // Is V2 is a vector load, don't do this transformation. We will try to use
3232   // load folding shufps op.
3233   if (ISD::isNON_EXTLoad(V2))
3234     return false;
3235
3236   unsigned NumElems = Op->getValueType(0).getVectorNumElements();
3237
3238   if (NumElems != 2 && NumElems != 4)
3239     return false;
3240   for (unsigned i = 0, e = NumElems/2; i != e; ++i)
3241     if (!isUndefOrEqual(Op->getMaskElt(i), i))
3242       return false;
3243   for (unsigned i = NumElems/2; i != NumElems; ++i)
3244     if (!isUndefOrEqual(Op->getMaskElt(i), i+NumElems))
3245       return false;
3246   return true;
3247 }
3248
3249 /// isSplatVector - Returns true if N is a BUILD_VECTOR node whose elements are
3250 /// all the same.
3251 static bool isSplatVector(SDNode *N) {
3252   if (N->getOpcode() != ISD::BUILD_VECTOR)
3253     return false;
3254
3255   SDValue SplatValue = N->getOperand(0);
3256   for (unsigned i = 1, e = N->getNumOperands(); i != e; ++i)
3257     if (N->getOperand(i) != SplatValue)
3258       return false;
3259   return true;
3260 }
3261
3262 /// isZeroShuffle - Returns true if N is a VECTOR_SHUFFLE that can be resolved
3263 /// to an zero vector.
3264 /// FIXME: move to dag combiner / method on ShuffleVectorSDNode
3265 static bool isZeroShuffle(ShuffleVectorSDNode *N) {
3266   SDValue V1 = N->getOperand(0);
3267   SDValue V2 = N->getOperand(1);
3268   unsigned NumElems = N->getValueType(0).getVectorNumElements();
3269   for (unsigned i = 0; i != NumElems; ++i) {
3270     int Idx = N->getMaskElt(i);
3271     if (Idx >= (int)NumElems) {
3272       unsigned Opc = V2.getOpcode();
3273       if (Opc == ISD::UNDEF || ISD::isBuildVectorAllZeros(V2.getNode()))
3274         continue;
3275       if (Opc != ISD::BUILD_VECTOR ||
3276           !X86::isZeroNode(V2.getOperand(Idx-NumElems)))
3277         return false;
3278     } else if (Idx >= 0) {
3279       unsigned Opc = V1.getOpcode();
3280       if (Opc == ISD::UNDEF || ISD::isBuildVectorAllZeros(V1.getNode()))
3281         continue;
3282       if (Opc != ISD::BUILD_VECTOR ||
3283           !X86::isZeroNode(V1.getOperand(Idx)))
3284         return false;
3285     }
3286   }
3287   return true;
3288 }
3289
3290 /// getZeroVector - Returns a vector of specified type with all zero elements.
3291 ///
3292 static SDValue getZeroVector(EVT VT, bool HasSSE2, SelectionDAG &DAG,
3293                              DebugLoc dl) {
3294   assert(VT.isVector() && "Expected a vector type");
3295
3296   // Always build zero vectors as <4 x i32> or <2 x i32> bitcasted to their dest
3297   // type.  This ensures they get CSE'd.
3298   SDValue Vec;
3299   if (VT.getSizeInBits() == 64) { // MMX
3300     SDValue Cst = DAG.getTargetConstant(0, MVT::i32);
3301     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v2i32, Cst, Cst);
3302   } else if (HasSSE2) {  // SSE2
3303     SDValue Cst = DAG.getTargetConstant(0, MVT::i32);
3304     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Cst, Cst, Cst, Cst);
3305   } else { // SSE1
3306     SDValue Cst = DAG.getTargetConstantFP(+0.0, MVT::f32);
3307     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4f32, Cst, Cst, Cst, Cst);
3308   }
3309   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Vec);
3310 }
3311
3312 /// getOnesVector - Returns a vector of specified type with all bits set.
3313 ///
3314 static SDValue getOnesVector(EVT VT, SelectionDAG &DAG, DebugLoc dl) {
3315   assert(VT.isVector() && "Expected a vector type");
3316
3317   // Always build ones vectors as <4 x i32> or <2 x i32> bitcasted to their dest
3318   // type.  This ensures they get CSE'd.
3319   SDValue Cst = DAG.getTargetConstant(~0U, MVT::i32);
3320   SDValue Vec;
3321   if (VT.getSizeInBits() == 64)  // MMX
3322     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v2i32, Cst, Cst);
3323   else                                              // SSE
3324     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Cst, Cst, Cst, Cst);
3325   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Vec);
3326 }
3327
3328
3329 /// NormalizeMask - V2 is a splat, modify the mask (if needed) so all elements
3330 /// that point to V2 points to its first element.
3331 static SDValue NormalizeMask(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG) {
3332   EVT VT = SVOp->getValueType(0);
3333   unsigned NumElems = VT.getVectorNumElements();
3334
3335   bool Changed = false;
3336   SmallVector<int, 8> MaskVec;
3337   SVOp->getMask(MaskVec);
3338
3339   for (unsigned i = 0; i != NumElems; ++i) {
3340     if (MaskVec[i] > (int)NumElems) {
3341       MaskVec[i] = NumElems;
3342       Changed = true;
3343     }
3344   }
3345   if (Changed)
3346     return DAG.getVectorShuffle(VT, SVOp->getDebugLoc(), SVOp->getOperand(0),
3347                                 SVOp->getOperand(1), &MaskVec[0]);
3348   return SDValue(SVOp, 0);
3349 }
3350
3351 /// getMOVLMask - Returns a vector_shuffle mask for an movs{s|d}, movd
3352 /// operation of specified width.
3353 static SDValue getMOVL(SelectionDAG &DAG, DebugLoc dl, EVT VT, SDValue V1,
3354                        SDValue V2) {
3355   unsigned NumElems = VT.getVectorNumElements();
3356   SmallVector<int, 8> Mask;
3357   Mask.push_back(NumElems);
3358   for (unsigned i = 1; i != NumElems; ++i)
3359     Mask.push_back(i);
3360   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
3361 }
3362
3363 /// getUnpackl - Returns a vector_shuffle node for an unpackl operation.
3364 static SDValue getUnpackl(SelectionDAG &DAG, DebugLoc dl, EVT VT, SDValue V1,
3365                           SDValue V2) {
3366   unsigned NumElems = VT.getVectorNumElements();
3367   SmallVector<int, 8> Mask;
3368   for (unsigned i = 0, e = NumElems/2; i != e; ++i) {
3369     Mask.push_back(i);
3370     Mask.push_back(i + NumElems);
3371   }
3372   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
3373 }
3374
3375 /// getUnpackhMask - Returns a vector_shuffle node for an unpackh operation.
3376 static SDValue getUnpackh(SelectionDAG &DAG, DebugLoc dl, EVT VT, SDValue V1,
3377                           SDValue V2) {
3378   unsigned NumElems = VT.getVectorNumElements();
3379   unsigned Half = NumElems/2;
3380   SmallVector<int, 8> Mask;
3381   for (unsigned i = 0; i != Half; ++i) {
3382     Mask.push_back(i + Half);
3383     Mask.push_back(i + NumElems + Half);
3384   }
3385   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
3386 }
3387
3388 /// PromoteSplat - Promote a splat of v4f32, v8i16 or v16i8 to v4i32.
3389 static SDValue PromoteSplat(ShuffleVectorSDNode *SV, SelectionDAG &DAG,
3390                             bool HasSSE2) {
3391   if (SV->getValueType(0).getVectorNumElements() <= 4)
3392     return SDValue(SV, 0);
3393
3394   EVT PVT = MVT::v4f32;
3395   EVT VT = SV->getValueType(0);
3396   DebugLoc dl = SV->getDebugLoc();
3397   SDValue V1 = SV->getOperand(0);
3398   int NumElems = VT.getVectorNumElements();
3399   int EltNo = SV->getSplatIndex();
3400
3401   // unpack elements to the correct location
3402   while (NumElems > 4) {
3403     if (EltNo < NumElems/2) {
3404       V1 = getUnpackl(DAG, dl, VT, V1, V1);
3405     } else {
3406       V1 = getUnpackh(DAG, dl, VT, V1, V1);
3407       EltNo -= NumElems/2;
3408     }
3409     NumElems >>= 1;
3410   }
3411
3412   // Perform the splat.
3413   int SplatMask[4] = { EltNo, EltNo, EltNo, EltNo };
3414   V1 = DAG.getNode(ISD::BIT_CONVERT, dl, PVT, V1);
3415   V1 = DAG.getVectorShuffle(PVT, dl, V1, DAG.getUNDEF(PVT), &SplatMask[0]);
3416   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, V1);
3417 }
3418
3419 /// getShuffleVectorZeroOrUndef - Return a vector_shuffle of the specified
3420 /// vector of zero or undef vector.  This produces a shuffle where the low
3421 /// element of V2 is swizzled into the zero/undef vector, landing at element
3422 /// Idx.  This produces a shuffle mask like 4,1,2,3 (idx=0) or  0,1,2,4 (idx=3).
3423 static SDValue getShuffleVectorZeroOrUndef(SDValue V2, unsigned Idx,
3424                                              bool isZero, bool HasSSE2,
3425                                              SelectionDAG &DAG) {
3426   EVT VT = V2.getValueType();
3427   SDValue V1 = isZero
3428     ? getZeroVector(VT, HasSSE2, DAG, V2.getDebugLoc()) : DAG.getUNDEF(VT);
3429   unsigned NumElems = VT.getVectorNumElements();
3430   SmallVector<int, 16> MaskVec;
3431   for (unsigned i = 0; i != NumElems; ++i)
3432     // If this is the insertion idx, put the low elt of V2 here.
3433     MaskVec.push_back(i == Idx ? NumElems : i);
3434   return DAG.getVectorShuffle(VT, V2.getDebugLoc(), V1, V2, &MaskVec[0]);
3435 }
3436
3437 /// getNumOfConsecutiveZeros - Return the number of elements in a result of
3438 /// a shuffle that is zero.
3439 static
3440 unsigned getNumOfConsecutiveZeros(ShuffleVectorSDNode *SVOp, int NumElems,
3441                                   bool Low, SelectionDAG &DAG) {
3442   unsigned NumZeros = 0;
3443   for (int i = 0; i < NumElems; ++i) {
3444     unsigned Index = Low ? i : NumElems-i-1;
3445     int Idx = SVOp->getMaskElt(Index);
3446     if (Idx < 0) {
3447       ++NumZeros;
3448       continue;
3449     }
3450     SDValue Elt = DAG.getShuffleScalarElt(SVOp, Index);
3451     if (Elt.getNode() && X86::isZeroNode(Elt))
3452       ++NumZeros;
3453     else
3454       break;
3455   }
3456   return NumZeros;
3457 }
3458
3459 /// isVectorShift - Returns true if the shuffle can be implemented as a
3460 /// logical left or right shift of a vector.
3461 /// FIXME: split into pslldqi, psrldqi, palignr variants.
3462 static bool isVectorShift(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG,
3463                           bool &isLeft, SDValue &ShVal, unsigned &ShAmt) {
3464   unsigned NumElems = SVOp->getValueType(0).getVectorNumElements();
3465
3466   isLeft = true;
3467   unsigned NumZeros = getNumOfConsecutiveZeros(SVOp, NumElems, true, DAG);
3468   if (!NumZeros) {
3469     isLeft = false;
3470     NumZeros = getNumOfConsecutiveZeros(SVOp, NumElems, false, DAG);
3471     if (!NumZeros)
3472       return false;
3473   }
3474   bool SeenV1 = false;
3475   bool SeenV2 = false;
3476   for (unsigned i = NumZeros; i < NumElems; ++i) {
3477     unsigned Val = isLeft ? (i - NumZeros) : i;
3478     int Idx_ = SVOp->getMaskElt(isLeft ? i : (i - NumZeros));
3479     if (Idx_ < 0)
3480       continue;
3481     unsigned Idx = (unsigned) Idx_;
3482     if (Idx < NumElems)
3483       SeenV1 = true;
3484     else {
3485       Idx -= NumElems;
3486       SeenV2 = true;
3487     }
3488     if (Idx != Val)
3489       return false;
3490   }
3491   if (SeenV1 && SeenV2)
3492     return false;
3493
3494   ShVal = SeenV1 ? SVOp->getOperand(0) : SVOp->getOperand(1);
3495   ShAmt = NumZeros;
3496   return true;
3497 }
3498
3499
3500 /// LowerBuildVectorv16i8 - Custom lower build_vector of v16i8.
3501 ///
3502 static SDValue LowerBuildVectorv16i8(SDValue Op, unsigned NonZeros,
3503                                        unsigned NumNonZero, unsigned NumZero,
3504                                        SelectionDAG &DAG,
3505                                        const TargetLowering &TLI) {
3506   if (NumNonZero > 8)
3507     return SDValue();
3508
3509   DebugLoc dl = Op.getDebugLoc();
3510   SDValue V(0, 0);
3511   bool First = true;
3512   for (unsigned i = 0; i < 16; ++i) {
3513     bool ThisIsNonZero = (NonZeros & (1 << i)) != 0;
3514     if (ThisIsNonZero && First) {
3515       if (NumZero)
3516         V = getZeroVector(MVT::v8i16, true, DAG, dl);
3517       else
3518         V = DAG.getUNDEF(MVT::v8i16);
3519       First = false;
3520     }
3521
3522     if ((i & 1) != 0) {
3523       SDValue ThisElt(0, 0), LastElt(0, 0);
3524       bool LastIsNonZero = (NonZeros & (1 << (i-1))) != 0;
3525       if (LastIsNonZero) {
3526         LastElt = DAG.getNode(ISD::ZERO_EXTEND, dl,
3527                               MVT::i16, Op.getOperand(i-1));
3528       }
3529       if (ThisIsNonZero) {
3530         ThisElt = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i16, Op.getOperand(i));
3531         ThisElt = DAG.getNode(ISD::SHL, dl, MVT::i16,
3532                               ThisElt, DAG.getConstant(8, MVT::i8));
3533         if (LastIsNonZero)
3534           ThisElt = DAG.getNode(ISD::OR, dl, MVT::i16, ThisElt, LastElt);
3535       } else
3536         ThisElt = LastElt;
3537
3538       if (ThisElt.getNode())
3539         V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, V, ThisElt,
3540                         DAG.getIntPtrConstant(i/2));
3541     }
3542   }
3543
3544   return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, V);
3545 }
3546
3547 /// LowerBuildVectorv8i16 - Custom lower build_vector of v8i16.
3548 ///
3549 static SDValue LowerBuildVectorv8i16(SDValue Op, unsigned NonZeros,
3550                                      unsigned NumNonZero, unsigned NumZero,
3551                                      SelectionDAG &DAG,
3552                                      const TargetLowering &TLI) {
3553   if (NumNonZero > 4)
3554     return SDValue();
3555
3556   DebugLoc dl = Op.getDebugLoc();
3557   SDValue V(0, 0);
3558   bool First = true;
3559   for (unsigned i = 0; i < 8; ++i) {
3560     bool isNonZero = (NonZeros & (1 << i)) != 0;
3561     if (isNonZero) {
3562       if (First) {
3563         if (NumZero)
3564           V = getZeroVector(MVT::v8i16, true, DAG, dl);
3565         else
3566           V = DAG.getUNDEF(MVT::v8i16);
3567         First = false;
3568       }
3569       V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl,
3570                       MVT::v8i16, V, Op.getOperand(i),
3571                       DAG.getIntPtrConstant(i));
3572     }
3573   }
3574
3575   return V;
3576 }
3577
3578 /// getVShift - Return a vector logical shift node.
3579 ///
3580 static SDValue getVShift(bool isLeft, EVT VT, SDValue SrcOp,
3581                          unsigned NumBits, SelectionDAG &DAG,
3582                          const TargetLowering &TLI, DebugLoc dl) {
3583   bool isMMX = VT.getSizeInBits() == 64;
3584   EVT ShVT = isMMX ? MVT::v1i64 : MVT::v2i64;
3585   unsigned Opc = isLeft ? X86ISD::VSHL : X86ISD::VSRL;
3586   SrcOp = DAG.getNode(ISD::BIT_CONVERT, dl, ShVT, SrcOp);
3587   return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
3588                      DAG.getNode(Opc, dl, ShVT, SrcOp,
3589                              DAG.getConstant(NumBits, TLI.getShiftAmountTy())));
3590 }
3591
3592 SDValue
3593 X86TargetLowering::LowerAsSplatVectorLoad(SDValue SrcOp, EVT VT, DebugLoc dl,
3594                                           SelectionDAG &DAG) const {
3595
3596   // Check if the scalar load can be widened into a vector load. And if
3597   // the address is "base + cst" see if the cst can be "absorbed" into
3598   // the shuffle mask.
3599   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(SrcOp)) {
3600     SDValue Ptr = LD->getBasePtr();
3601     if (!ISD::isNormalLoad(LD) || LD->isVolatile())
3602       return SDValue();
3603     EVT PVT = LD->getValueType(0);
3604     if (PVT != MVT::i32 && PVT != MVT::f32)
3605       return SDValue();
3606
3607     int FI = -1;
3608     int64_t Offset = 0;
3609     if (FrameIndexSDNode *FINode = dyn_cast<FrameIndexSDNode>(Ptr)) {
3610       FI = FINode->getIndex();
3611       Offset = 0;
3612     } else if (Ptr.getOpcode() == ISD::ADD &&
3613                isa<ConstantSDNode>(Ptr.getOperand(1)) &&
3614                isa<FrameIndexSDNode>(Ptr.getOperand(0))) {
3615       FI = cast<FrameIndexSDNode>(Ptr.getOperand(0))->getIndex();
3616       Offset = Ptr.getConstantOperandVal(1);
3617       Ptr = Ptr.getOperand(0);
3618     } else {
3619       return SDValue();
3620     }
3621
3622     SDValue Chain = LD->getChain();
3623     // Make sure the stack object alignment is at least 16.
3624     MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
3625     if (DAG.InferPtrAlignment(Ptr) < 16) {
3626       if (MFI->isFixedObjectIndex(FI)) {
3627         // Can't change the alignment. FIXME: It's possible to compute
3628         // the exact stack offset and reference FI + adjust offset instead.
3629         // If someone *really* cares about this. That's the way to implement it.
3630         return SDValue();
3631       } else {
3632         MFI->setObjectAlignment(FI, 16);
3633       }
3634     }
3635
3636     // (Offset % 16) must be multiple of 4. Then address is then
3637     // Ptr + (Offset & ~15).
3638     if (Offset < 0)
3639       return SDValue();
3640     if ((Offset % 16) & 3)
3641       return SDValue();
3642     int64_t StartOffset = Offset & ~15;
3643     if (StartOffset)
3644       Ptr = DAG.getNode(ISD::ADD, Ptr.getDebugLoc(), Ptr.getValueType(),
3645                         Ptr,DAG.getConstant(StartOffset, Ptr.getValueType()));
3646
3647     int EltNo = (Offset - StartOffset) >> 2;
3648     int Mask[4] = { EltNo, EltNo, EltNo, EltNo };
3649     EVT VT = (PVT == MVT::i32) ? MVT::v4i32 : MVT::v4f32;
3650     SDValue V1 = DAG.getLoad(VT, dl, Chain, Ptr,LD->getSrcValue(),0,
3651                              false, false, 0);
3652     // Canonicalize it to a v4i32 shuffle.
3653     V1 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v4i32, V1);
3654     return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
3655                        DAG.getVectorShuffle(MVT::v4i32, dl, V1,
3656                                             DAG.getUNDEF(MVT::v4i32), &Mask[0]));
3657   }
3658
3659   return SDValue();
3660 }
3661
3662 /// EltsFromConsecutiveLoads - Given the initializing elements 'Elts' of a
3663 /// vector of type 'VT', see if the elements can be replaced by a single large
3664 /// load which has the same value as a build_vector whose operands are 'elts'.
3665 ///
3666 /// Example: <load i32 *a, load i32 *a+4, undef, undef> -> zextload a
3667 ///
3668 /// FIXME: we'd also like to handle the case where the last elements are zero
3669 /// rather than undef via VZEXT_LOAD, but we do not detect that case today.
3670 /// There's even a handy isZeroNode for that purpose.
3671 static SDValue EltsFromConsecutiveLoads(EVT VT, SmallVectorImpl<SDValue> &Elts,
3672                                         DebugLoc &dl, SelectionDAG &DAG) {
3673   EVT EltVT = VT.getVectorElementType();
3674   unsigned NumElems = Elts.size();
3675
3676   LoadSDNode *LDBase = NULL;
3677   unsigned LastLoadedElt = -1U;
3678
3679   // For each element in the initializer, see if we've found a load or an undef.
3680   // If we don't find an initial load element, or later load elements are
3681   // non-consecutive, bail out.
3682   for (unsigned i = 0; i < NumElems; ++i) {
3683     SDValue Elt = Elts[i];
3684
3685     if (!Elt.getNode() ||
3686         (Elt.getOpcode() != ISD::UNDEF && !ISD::isNON_EXTLoad(Elt.getNode())))
3687       return SDValue();
3688     if (!LDBase) {
3689       if (Elt.getNode()->getOpcode() == ISD::UNDEF)
3690         return SDValue();
3691       LDBase = cast<LoadSDNode>(Elt.getNode());
3692       LastLoadedElt = i;
3693       continue;
3694     }
3695     if (Elt.getOpcode() == ISD::UNDEF)
3696       continue;
3697
3698     LoadSDNode *LD = cast<LoadSDNode>(Elt);
3699     if (!DAG.isConsecutiveLoad(LD, LDBase, EltVT.getSizeInBits()/8, i))
3700       return SDValue();
3701     LastLoadedElt = i;
3702   }
3703
3704   // If we have found an entire vector of loads and undefs, then return a large
3705   // load of the entire vector width starting at the base pointer.  If we found
3706   // consecutive loads for the low half, generate a vzext_load node.
3707   if (LastLoadedElt == NumElems - 1) {
3708     if (DAG.InferPtrAlignment(LDBase->getBasePtr()) >= 16)
3709       return DAG.getLoad(VT, dl, LDBase->getChain(), LDBase->getBasePtr(),
3710                          LDBase->getSrcValue(), LDBase->getSrcValueOffset(),
3711                          LDBase->isVolatile(), LDBase->isNonTemporal(), 0);
3712     return DAG.getLoad(VT, dl, LDBase->getChain(), LDBase->getBasePtr(),
3713                        LDBase->getSrcValue(), LDBase->getSrcValueOffset(),
3714                        LDBase->isVolatile(), LDBase->isNonTemporal(),
3715                        LDBase->getAlignment());
3716   } else if (NumElems == 4 && LastLoadedElt == 1) {
3717     SDVTList Tys = DAG.getVTList(MVT::v2i64, MVT::Other);
3718     SDValue Ops[] = { LDBase->getChain(), LDBase->getBasePtr() };
3719     SDValue ResNode = DAG.getNode(X86ISD::VZEXT_LOAD, dl, Tys, Ops, 2);
3720     return DAG.getNode(ISD::BIT_CONVERT, dl, VT, ResNode);
3721   }
3722   return SDValue();
3723 }
3724
3725 SDValue
3726 X86TargetLowering::LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG) const {
3727   DebugLoc dl = Op.getDebugLoc();
3728   // All zero's are handled with pxor, all one's are handled with pcmpeqd.
3729   if (ISD::isBuildVectorAllZeros(Op.getNode())
3730       || ISD::isBuildVectorAllOnes(Op.getNode())) {
3731     // Canonicalize this to either <4 x i32> or <2 x i32> (SSE vs MMX) to
3732     // 1) ensure the zero vectors are CSE'd, and 2) ensure that i64 scalars are
3733     // eliminated on x86-32 hosts.
3734     if (Op.getValueType() == MVT::v4i32 || Op.getValueType() == MVT::v2i32)
3735       return Op;
3736
3737     if (ISD::isBuildVectorAllOnes(Op.getNode()))
3738       return getOnesVector(Op.getValueType(), DAG, dl);
3739     return getZeroVector(Op.getValueType(), Subtarget->hasSSE2(), DAG, dl);
3740   }
3741
3742   EVT VT = Op.getValueType();
3743   EVT ExtVT = VT.getVectorElementType();
3744   unsigned EVTBits = ExtVT.getSizeInBits();
3745
3746   unsigned NumElems = Op.getNumOperands();
3747   unsigned NumZero  = 0;
3748   unsigned NumNonZero = 0;
3749   unsigned NonZeros = 0;
3750   bool IsAllConstants = true;
3751   SmallSet<SDValue, 8> Values;
3752   for (unsigned i = 0; i < NumElems; ++i) {
3753     SDValue Elt = Op.getOperand(i);
3754     if (Elt.getOpcode() == ISD::UNDEF)
3755       continue;
3756     Values.insert(Elt);
3757     if (Elt.getOpcode() != ISD::Constant &&
3758         Elt.getOpcode() != ISD::ConstantFP)
3759       IsAllConstants = false;
3760     if (X86::isZeroNode(Elt))
3761       NumZero++;
3762     else {
3763       NonZeros |= (1 << i);
3764       NumNonZero++;
3765     }
3766   }
3767
3768   if (NumNonZero == 0) {
3769     // All undef vector. Return an UNDEF.  All zero vectors were handled above.
3770     return DAG.getUNDEF(VT);
3771   }
3772
3773   // Special case for single non-zero, non-undef, element.
3774   if (NumNonZero == 1) {
3775     unsigned Idx = CountTrailingZeros_32(NonZeros);
3776     SDValue Item = Op.getOperand(Idx);
3777
3778     // If this is an insertion of an i64 value on x86-32, and if the top bits of
3779     // the value are obviously zero, truncate the value to i32 and do the
3780     // insertion that way.  Only do this if the value is non-constant or if the
3781     // value is a constant being inserted into element 0.  It is cheaper to do
3782     // a constant pool load than it is to do a movd + shuffle.
3783     if (ExtVT == MVT::i64 && !Subtarget->is64Bit() &&
3784         (!IsAllConstants || Idx == 0)) {
3785       if (DAG.MaskedValueIsZero(Item, APInt::getBitsSet(64, 32, 64))) {
3786         // Handle MMX and SSE both.
3787         EVT VecVT = VT == MVT::v2i64 ? MVT::v4i32 : MVT::v2i32;
3788         unsigned VecElts = VT == MVT::v2i64 ? 4 : 2;
3789
3790         // Truncate the value (which may itself be a constant) to i32, and
3791         // convert it to a vector with movd (S2V+shuffle to zero extend).
3792         Item = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, Item);
3793         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VecVT, Item);
3794         Item = getShuffleVectorZeroOrUndef(Item, 0, true,
3795                                            Subtarget->hasSSE2(), DAG);
3796
3797         // Now we have our 32-bit value zero extended in the low element of
3798         // a vector.  If Idx != 0, swizzle it into place.
3799         if (Idx != 0) {
3800           SmallVector<int, 4> Mask;
3801           Mask.push_back(Idx);
3802           for (unsigned i = 1; i != VecElts; ++i)
3803             Mask.push_back(i);
3804           Item = DAG.getVectorShuffle(VecVT, dl, Item,
3805                                       DAG.getUNDEF(Item.getValueType()),
3806                                       &Mask[0]);
3807         }
3808         return DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(), Item);
3809       }
3810     }
3811
3812     // If we have a constant or non-constant insertion into the low element of
3813     // a vector, we can do this with SCALAR_TO_VECTOR + shuffle of zero into
3814     // the rest of the elements.  This will be matched as movd/movq/movss/movsd
3815     // depending on what the source datatype is.
3816     if (Idx == 0) {
3817       if (NumZero == 0) {
3818         return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
3819       } else if (ExtVT == MVT::i32 || ExtVT == MVT::f32 || ExtVT == MVT::f64 ||
3820           (ExtVT == MVT::i64 && Subtarget->is64Bit())) {
3821         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
3822         // Turn it into a MOVL (i.e. movss, movsd, or movd) to a zero vector.
3823         return getShuffleVectorZeroOrUndef(Item, 0, true, Subtarget->hasSSE2(),
3824                                            DAG);
3825       } else if (ExtVT == MVT::i16 || ExtVT == MVT::i8) {
3826         Item = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, Item);
3827         EVT MiddleVT = VT.getSizeInBits() == 64 ? MVT::v2i32 : MVT::v4i32;
3828         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MiddleVT, Item);
3829         Item = getShuffleVectorZeroOrUndef(Item, 0, true,
3830                                            Subtarget->hasSSE2(), DAG);
3831         return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Item);
3832       }
3833     }
3834
3835     // Is it a vector logical left shift?
3836     if (NumElems == 2 && Idx == 1 &&
3837         X86::isZeroNode(Op.getOperand(0)) &&
3838         !X86::isZeroNode(Op.getOperand(1))) {
3839       unsigned NumBits = VT.getSizeInBits();
3840       return getVShift(true, VT,
3841                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
3842                                    VT, Op.getOperand(1)),
3843                        NumBits/2, DAG, *this, dl);
3844     }
3845
3846     if (IsAllConstants) // Otherwise, it's better to do a constpool load.
3847       return SDValue();
3848
3849     // Otherwise, if this is a vector with i32 or f32 elements, and the element
3850     // is a non-constant being inserted into an element other than the low one,
3851     // we can't use a constant pool load.  Instead, use SCALAR_TO_VECTOR (aka
3852     // movd/movss) to move this into the low element, then shuffle it into
3853     // place.
3854     if (EVTBits == 32) {
3855       Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
3856
3857       // Turn it into a shuffle of zero and zero-extended scalar to vector.
3858       Item = getShuffleVectorZeroOrUndef(Item, 0, NumZero > 0,
3859                                          Subtarget->hasSSE2(), DAG);
3860       SmallVector<int, 8> MaskVec;
3861       for (unsigned i = 0; i < NumElems; i++)
3862         MaskVec.push_back(i == Idx ? 0 : 1);
3863       return DAG.getVectorShuffle(VT, dl, Item, DAG.getUNDEF(VT), &MaskVec[0]);
3864     }
3865   }
3866
3867   // Splat is obviously ok. Let legalizer expand it to a shuffle.
3868   if (Values.size() == 1) {
3869     if (EVTBits == 32) {
3870       // Instead of a shuffle like this:
3871       // shuffle (scalar_to_vector (load (ptr + 4))), undef, <0, 0, 0, 0>
3872       // Check if it's possible to issue this instead.
3873       // shuffle (vload ptr)), undef, <1, 1, 1, 1>
3874       unsigned Idx = CountTrailingZeros_32(NonZeros);
3875       SDValue Item = Op.getOperand(Idx);
3876       if (Op.getNode()->isOnlyUserOf(Item.getNode()))
3877         return LowerAsSplatVectorLoad(Item, VT, dl, DAG);
3878     }
3879     return SDValue();
3880   }
3881
3882   // A vector full of immediates; various special cases are already
3883   // handled, so this is best done with a single constant-pool load.
3884   if (IsAllConstants)
3885     return SDValue();
3886
3887   // Let legalizer expand 2-wide build_vectors.
3888   if (EVTBits == 64) {
3889     if (NumNonZero == 1) {
3890       // One half is zero or undef.
3891       unsigned Idx = CountTrailingZeros_32(NonZeros);
3892       SDValue V2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT,
3893                                  Op.getOperand(Idx));
3894       return getShuffleVectorZeroOrUndef(V2, Idx, true,
3895                                          Subtarget->hasSSE2(), DAG);
3896     }
3897     return SDValue();
3898   }
3899
3900   // If element VT is < 32 bits, convert it to inserts into a zero vector.
3901   if (EVTBits == 8 && NumElems == 16) {
3902     SDValue V = LowerBuildVectorv16i8(Op, NonZeros,NumNonZero,NumZero, DAG,
3903                                         *this);
3904     if (V.getNode()) return V;
3905   }
3906
3907   if (EVTBits == 16 && NumElems == 8) {
3908     SDValue V = LowerBuildVectorv8i16(Op, NonZeros,NumNonZero,NumZero, DAG,
3909                                         *this);
3910     if (V.getNode()) return V;
3911   }
3912
3913   // If element VT is == 32 bits, turn it into a number of shuffles.
3914   SmallVector<SDValue, 8> V;
3915   V.resize(NumElems);
3916   if (NumElems == 4 && NumZero > 0) {
3917     for (unsigned i = 0; i < 4; ++i) {
3918       bool isZero = !(NonZeros & (1 << i));
3919       if (isZero)
3920         V[i] = getZeroVector(VT, Subtarget->hasSSE2(), DAG, dl);
3921       else
3922         V[i] = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(i));
3923     }
3924
3925     for (unsigned i = 0; i < 2; ++i) {
3926       switch ((NonZeros & (0x3 << i*2)) >> (i*2)) {
3927         default: break;
3928         case 0:
3929           V[i] = V[i*2];  // Must be a zero vector.
3930           break;
3931         case 1:
3932           V[i] = getMOVL(DAG, dl, VT, V[i*2+1], V[i*2]);
3933           break;
3934         case 2:
3935           V[i] = getMOVL(DAG, dl, VT, V[i*2], V[i*2+1]);
3936           break;
3937         case 3:
3938           V[i] = getUnpackl(DAG, dl, VT, V[i*2], V[i*2+1]);
3939           break;
3940       }
3941     }
3942
3943     SmallVector<int, 8> MaskVec;
3944     bool Reverse = (NonZeros & 0x3) == 2;
3945     for (unsigned i = 0; i < 2; ++i)
3946       MaskVec.push_back(Reverse ? 1-i : i);
3947     Reverse = ((NonZeros & (0x3 << 2)) >> 2) == 2;
3948     for (unsigned i = 0; i < 2; ++i)
3949       MaskVec.push_back(Reverse ? 1-i+NumElems : i+NumElems);
3950     return DAG.getVectorShuffle(VT, dl, V[0], V[1], &MaskVec[0]);
3951   }
3952
3953   if (Values.size() > 1 && VT.getSizeInBits() == 128) {
3954     // Check for a build vector of consecutive loads.
3955     for (unsigned i = 0; i < NumElems; ++i)
3956       V[i] = Op.getOperand(i);
3957
3958     // Check for elements which are consecutive loads.
3959     SDValue LD = EltsFromConsecutiveLoads(VT, V, dl, DAG);
3960     if (LD.getNode())
3961       return LD;
3962
3963     // For SSE 4.1, use inserts into undef.
3964     if (getSubtarget()->hasSSE41()) {
3965       V[0] = DAG.getUNDEF(VT);
3966       for (unsigned i = 0; i < NumElems; ++i)
3967         if (Op.getOperand(i).getOpcode() != ISD::UNDEF)
3968           V[0] = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, V[0],
3969                              Op.getOperand(i), DAG.getIntPtrConstant(i));
3970       return V[0];
3971     }
3972
3973     // Otherwise, expand into a number of unpckl*
3974     // e.g. for v4f32
3975     //   Step 1: unpcklps 0, 2 ==> X: <?, ?, 2, 0>
3976     //         : unpcklps 1, 3 ==> Y: <?, ?, 3, 1>
3977     //   Step 2: unpcklps X, Y ==>    <3, 2, 1, 0>
3978     for (unsigned i = 0; i < NumElems; ++i)
3979       V[i] = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(i));
3980     NumElems >>= 1;
3981     while (NumElems != 0) {
3982       for (unsigned i = 0; i < NumElems; ++i)
3983         V[i] = getUnpackl(DAG, dl, VT, V[i], V[i + NumElems]);
3984       NumElems >>= 1;
3985     }
3986     return V[0];
3987   }
3988   return SDValue();
3989 }
3990
3991 SDValue
3992 X86TargetLowering::LowerCONCAT_VECTORS(SDValue Op, SelectionDAG &DAG) const {
3993   // We support concatenate two MMX registers and place them in a MMX
3994   // register.  This is better than doing a stack convert.
3995   DebugLoc dl = Op.getDebugLoc();
3996   EVT ResVT = Op.getValueType();
3997   assert(Op.getNumOperands() == 2);
3998   assert(ResVT == MVT::v2i64 || ResVT == MVT::v4i32 ||
3999          ResVT == MVT::v8i16 || ResVT == MVT::v16i8);
4000   int Mask[2];
4001   SDValue InVec = DAG.getNode(ISD::BIT_CONVERT,dl, MVT::v1i64, Op.getOperand(0));
4002   SDValue VecOp = DAG.getNode(X86ISD::MOVQ2DQ, dl, MVT::v2i64, InVec);
4003   InVec = Op.getOperand(1);
4004   if (InVec.getOpcode() == ISD::SCALAR_TO_VECTOR) {
4005     unsigned NumElts = ResVT.getVectorNumElements();
4006     VecOp = DAG.getNode(ISD::BIT_CONVERT, dl, ResVT, VecOp);
4007     VecOp = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, ResVT, VecOp,
4008                        InVec.getOperand(0), DAG.getIntPtrConstant(NumElts/2+1));
4009   } else {
4010     InVec = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v1i64, InVec);
4011     SDValue VecOp2 = DAG.getNode(X86ISD::MOVQ2DQ, dl, MVT::v2i64, InVec);
4012     Mask[0] = 0; Mask[1] = 2;
4013     VecOp = DAG.getVectorShuffle(MVT::v2i64, dl, VecOp, VecOp2, Mask);
4014   }
4015   return DAG.getNode(ISD::BIT_CONVERT, dl, ResVT, VecOp);
4016 }
4017
4018 // v8i16 shuffles - Prefer shuffles in the following order:
4019 // 1. [all]   pshuflw, pshufhw, optional move
4020 // 2. [ssse3] 1 x pshufb
4021 // 3. [ssse3] 2 x pshufb + 1 x por
4022 // 4. [all]   mov + pshuflw + pshufhw + N x (pextrw + pinsrw)
4023 static
4024 SDValue LowerVECTOR_SHUFFLEv8i16(ShuffleVectorSDNode *SVOp,
4025                                  SelectionDAG &DAG,
4026                                  const X86TargetLowering &TLI) {
4027   SDValue V1 = SVOp->getOperand(0);
4028   SDValue V2 = SVOp->getOperand(1);
4029   DebugLoc dl = SVOp->getDebugLoc();
4030   SmallVector<int, 8> MaskVals;
4031
4032   // Determine if more than 1 of the words in each of the low and high quadwords
4033   // of the result come from the same quadword of one of the two inputs.  Undef
4034   // mask values count as coming from any quadword, for better codegen.
4035   SmallVector<unsigned, 4> LoQuad(4);
4036   SmallVector<unsigned, 4> HiQuad(4);
4037   BitVector InputQuads(4);
4038   for (unsigned i = 0; i < 8; ++i) {
4039     SmallVectorImpl<unsigned> &Quad = i < 4 ? LoQuad : HiQuad;
4040     int EltIdx = SVOp->getMaskElt(i);
4041     MaskVals.push_back(EltIdx);
4042     if (EltIdx < 0) {
4043       ++Quad[0];
4044       ++Quad[1];
4045       ++Quad[2];
4046       ++Quad[3];
4047       continue;
4048     }
4049     ++Quad[EltIdx / 4];
4050     InputQuads.set(EltIdx / 4);
4051   }
4052
4053   int BestLoQuad = -1;
4054   unsigned MaxQuad = 1;
4055   for (unsigned i = 0; i < 4; ++i) {
4056     if (LoQuad[i] > MaxQuad) {
4057       BestLoQuad = i;
4058       MaxQuad = LoQuad[i];
4059     }
4060   }
4061
4062   int BestHiQuad = -1;
4063   MaxQuad = 1;
4064   for (unsigned i = 0; i < 4; ++i) {
4065     if (HiQuad[i] > MaxQuad) {
4066       BestHiQuad = i;
4067       MaxQuad = HiQuad[i];
4068     }
4069   }
4070
4071   // For SSSE3, If all 8 words of the result come from only 1 quadword of each
4072   // of the two input vectors, shuffle them into one input vector so only a
4073   // single pshufb instruction is necessary. If There are more than 2 input
4074   // quads, disable the next transformation since it does not help SSSE3.
4075   bool V1Used = InputQuads[0] || InputQuads[1];
4076   bool V2Used = InputQuads[2] || InputQuads[3];
4077   if (TLI.getSubtarget()->hasSSSE3()) {
4078     if (InputQuads.count() == 2 && V1Used && V2Used) {
4079       BestLoQuad = InputQuads.find_first();
4080       BestHiQuad = InputQuads.find_next(BestLoQuad);
4081     }
4082     if (InputQuads.count() > 2) {
4083       BestLoQuad = -1;
4084       BestHiQuad = -1;
4085     }
4086   }
4087
4088   // If BestLoQuad or BestHiQuad are set, shuffle the quads together and update
4089   // the shuffle mask.  If a quad is scored as -1, that means that it contains
4090   // words from all 4 input quadwords.
4091   SDValue NewV;
4092   if (BestLoQuad >= 0 || BestHiQuad >= 0) {
4093     SmallVector<int, 8> MaskV;
4094     MaskV.push_back(BestLoQuad < 0 ? 0 : BestLoQuad);
4095     MaskV.push_back(BestHiQuad < 0 ? 1 : BestHiQuad);
4096     NewV = DAG.getVectorShuffle(MVT::v2i64, dl,
4097                   DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64, V1),
4098                   DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64, V2), &MaskV[0]);
4099     NewV = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, NewV);
4100
4101     // Rewrite the MaskVals and assign NewV to V1 if NewV now contains all the
4102     // source words for the shuffle, to aid later transformations.
4103     bool AllWordsInNewV = true;
4104     bool InOrder[2] = { true, true };
4105     for (unsigned i = 0; i != 8; ++i) {
4106       int idx = MaskVals[i];
4107       if (idx != (int)i)
4108         InOrder[i/4] = false;
4109       if (idx < 0 || (idx/4) == BestLoQuad || (idx/4) == BestHiQuad)
4110         continue;
4111       AllWordsInNewV = false;
4112       break;
4113     }
4114
4115     bool pshuflw = AllWordsInNewV, pshufhw = AllWordsInNewV;
4116     if (AllWordsInNewV) {
4117       for (int i = 0; i != 8; ++i) {
4118         int idx = MaskVals[i];
4119         if (idx < 0)
4120           continue;
4121         idx = MaskVals[i] = (idx / 4) == BestLoQuad ? (idx & 3) : (idx & 3) + 4;
4122         if ((idx != i) && idx < 4)
4123           pshufhw = false;
4124         if ((idx != i) && idx > 3)
4125           pshuflw = false;
4126       }
4127       V1 = NewV;
4128       V2Used = false;
4129       BestLoQuad = 0;
4130       BestHiQuad = 1;
4131     }
4132
4133     // If we've eliminated the use of V2, and the new mask is a pshuflw or
4134     // pshufhw, that's as cheap as it gets.  Return the new shuffle.
4135     if ((pshufhw && InOrder[0]) || (pshuflw && InOrder[1])) {
4136       return DAG.getVectorShuffle(MVT::v8i16, dl, NewV,
4137                                   DAG.getUNDEF(MVT::v8i16), &MaskVals[0]);
4138     }
4139   }
4140
4141   // If we have SSSE3, and all words of the result are from 1 input vector,
4142   // case 2 is generated, otherwise case 3 is generated.  If no SSSE3
4143   // is present, fall back to case 4.
4144   if (TLI.getSubtarget()->hasSSSE3()) {
4145     SmallVector<SDValue,16> pshufbMask;
4146
4147     // If we have elements from both input vectors, set the high bit of the
4148     // shuffle mask element to zero out elements that come from V2 in the V1
4149     // mask, and elements that come from V1 in the V2 mask, so that the two
4150     // results can be OR'd together.
4151     bool TwoInputs = V1Used && V2Used;
4152     for (unsigned i = 0; i != 8; ++i) {
4153       int EltIdx = MaskVals[i] * 2;
4154       if (TwoInputs && (EltIdx >= 16)) {
4155         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
4156         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
4157         continue;
4158       }
4159       pshufbMask.push_back(DAG.getConstant(EltIdx,   MVT::i8));
4160       pshufbMask.push_back(DAG.getConstant(EltIdx+1, MVT::i8));
4161     }
4162     V1 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, V1);
4163     V1 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V1,
4164                      DAG.getNode(ISD::BUILD_VECTOR, dl,
4165                                  MVT::v16i8, &pshufbMask[0], 16));
4166     if (!TwoInputs)
4167       return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V1);
4168
4169     // Calculate the shuffle mask for the second input, shuffle it, and
4170     // OR it with the first shuffled input.
4171     pshufbMask.clear();
4172     for (unsigned i = 0; i != 8; ++i) {
4173       int EltIdx = MaskVals[i] * 2;
4174       if (EltIdx < 16) {
4175         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
4176         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
4177         continue;
4178       }
4179       pshufbMask.push_back(DAG.getConstant(EltIdx - 16, MVT::i8));
4180       pshufbMask.push_back(DAG.getConstant(EltIdx - 15, MVT::i8));
4181     }
4182     V2 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, V2);
4183     V2 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V2,
4184                      DAG.getNode(ISD::BUILD_VECTOR, dl,
4185                                  MVT::v16i8, &pshufbMask[0], 16));
4186     V1 = DAG.getNode(ISD::OR, dl, MVT::v16i8, V1, V2);
4187     return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V1);
4188   }
4189
4190   // If BestLoQuad >= 0, generate a pshuflw to put the low elements in order,
4191   // and update MaskVals with new element order.
4192   BitVector InOrder(8);
4193   if (BestLoQuad >= 0) {
4194     SmallVector<int, 8> MaskV;
4195     for (int i = 0; i != 4; ++i) {
4196       int idx = MaskVals[i];
4197       if (idx < 0) {
4198         MaskV.push_back(-1);
4199         InOrder.set(i);
4200       } else if ((idx / 4) == BestLoQuad) {
4201         MaskV.push_back(idx & 3);
4202         InOrder.set(i);
4203       } else {
4204         MaskV.push_back(-1);
4205       }
4206     }
4207     for (unsigned i = 4; i != 8; ++i)
4208       MaskV.push_back(i);
4209     NewV = DAG.getVectorShuffle(MVT::v8i16, dl, NewV, DAG.getUNDEF(MVT::v8i16),
4210                                 &MaskV[0]);
4211   }
4212
4213   // If BestHi >= 0, generate a pshufhw to put the high elements in order,
4214   // and update MaskVals with the new element order.
4215   if (BestHiQuad >= 0) {
4216     SmallVector<int, 8> MaskV;
4217     for (unsigned i = 0; i != 4; ++i)
4218       MaskV.push_back(i);
4219     for (unsigned i = 4; i != 8; ++i) {
4220       int idx = MaskVals[i];
4221       if (idx < 0) {
4222         MaskV.push_back(-1);
4223         InOrder.set(i);
4224       } else if ((idx / 4) == BestHiQuad) {
4225         MaskV.push_back((idx & 3) + 4);
4226         InOrder.set(i);
4227       } else {
4228         MaskV.push_back(-1);
4229       }
4230     }
4231     NewV = DAG.getVectorShuffle(MVT::v8i16, dl, NewV, DAG.getUNDEF(MVT::v8i16),
4232                                 &MaskV[0]);
4233   }
4234
4235   // In case BestHi & BestLo were both -1, which means each quadword has a word
4236   // from each of the four input quadwords, calculate the InOrder bitvector now
4237   // before falling through to the insert/extract cleanup.
4238   if (BestLoQuad == -1 && BestHiQuad == -1) {
4239     NewV = V1;
4240     for (int i = 0; i != 8; ++i)
4241       if (MaskVals[i] < 0 || MaskVals[i] == i)
4242         InOrder.set(i);
4243   }
4244
4245   // The other elements are put in the right place using pextrw and pinsrw.
4246   for (unsigned i = 0; i != 8; ++i) {
4247     if (InOrder[i])
4248       continue;
4249     int EltIdx = MaskVals[i];
4250     if (EltIdx < 0)
4251       continue;
4252     SDValue ExtOp = (EltIdx < 8)
4253     ? DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, V1,
4254                   DAG.getIntPtrConstant(EltIdx))
4255     : DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, V2,
4256                   DAG.getIntPtrConstant(EltIdx - 8));
4257     NewV = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, NewV, ExtOp,
4258                        DAG.getIntPtrConstant(i));
4259   }
4260   return NewV;
4261 }
4262
4263 // v16i8 shuffles - Prefer shuffles in the following order:
4264 // 1. [ssse3] 1 x pshufb
4265 // 2. [ssse3] 2 x pshufb + 1 x por
4266 // 3. [all]   v8i16 shuffle + N x pextrw + rotate + pinsrw
4267 static
4268 SDValue LowerVECTOR_SHUFFLEv16i8(ShuffleVectorSDNode *SVOp,
4269                                  SelectionDAG &DAG,
4270                                  const X86TargetLowering &TLI) {
4271   SDValue V1 = SVOp->getOperand(0);
4272   SDValue V2 = SVOp->getOperand(1);
4273   DebugLoc dl = SVOp->getDebugLoc();
4274   SmallVector<int, 16> MaskVals;
4275   SVOp->getMask(MaskVals);
4276
4277   // If we have SSSE3, case 1 is generated when all result bytes come from
4278   // one of  the inputs.  Otherwise, case 2 is generated.  If no SSSE3 is
4279   // present, fall back to case 3.
4280   // FIXME: kill V2Only once shuffles are canonizalized by getNode.
4281   bool V1Only = true;
4282   bool V2Only = true;
4283   for (unsigned i = 0; i < 16; ++i) {
4284     int EltIdx = MaskVals[i];
4285     if (EltIdx < 0)
4286       continue;
4287     if (EltIdx < 16)
4288       V2Only = false;
4289     else
4290       V1Only = false;
4291   }
4292
4293   // If SSSE3, use 1 pshufb instruction per vector with elements in the result.
4294   if (TLI.getSubtarget()->hasSSSE3()) {
4295     SmallVector<SDValue,16> pshufbMask;
4296
4297     // If all result elements are from one input vector, then only translate
4298     // undef mask values to 0x80 (zero out result) in the pshufb mask.
4299     //
4300     // Otherwise, we have elements from both input vectors, and must zero out
4301     // elements that come from V2 in the first mask, and V1 in the second mask
4302     // so that we can OR them together.
4303     bool TwoInputs = !(V1Only || V2Only);
4304     for (unsigned i = 0; i != 16; ++i) {
4305       int EltIdx = MaskVals[i];
4306       if (EltIdx < 0 || (TwoInputs && EltIdx >= 16)) {
4307         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
4308         continue;
4309       }
4310       pshufbMask.push_back(DAG.getConstant(EltIdx, MVT::i8));
4311     }
4312     // If all the elements are from V2, assign it to V1 and return after
4313     // building the first pshufb.
4314     if (V2Only)
4315       V1 = V2;
4316     V1 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V1,
4317                      DAG.getNode(ISD::BUILD_VECTOR, dl,
4318                                  MVT::v16i8, &pshufbMask[0], 16));
4319     if (!TwoInputs)
4320       return V1;
4321
4322     // Calculate the shuffle mask for the second input, shuffle it, and
4323     // OR it with the first shuffled input.
4324     pshufbMask.clear();
4325     for (unsigned i = 0; i != 16; ++i) {
4326       int EltIdx = MaskVals[i];
4327       if (EltIdx < 16) {
4328         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
4329         continue;
4330       }
4331       pshufbMask.push_back(DAG.getConstant(EltIdx - 16, MVT::i8));
4332     }
4333     V2 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V2,
4334                      DAG.getNode(ISD::BUILD_VECTOR, dl,
4335                                  MVT::v16i8, &pshufbMask[0], 16));
4336     return DAG.getNode(ISD::OR, dl, MVT::v16i8, V1, V2);
4337   }
4338
4339   // No SSSE3 - Calculate in place words and then fix all out of place words
4340   // With 0-16 extracts & inserts.  Worst case is 16 bytes out of order from
4341   // the 16 different words that comprise the two doublequadword input vectors.
4342   V1 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V1);
4343   V2 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V2);
4344   SDValue NewV = V2Only ? V2 : V1;
4345   for (int i = 0; i != 8; ++i) {
4346     int Elt0 = MaskVals[i*2];
4347     int Elt1 = MaskVals[i*2+1];
4348
4349     // This word of the result is all undef, skip it.
4350     if (Elt0 < 0 && Elt1 < 0)
4351       continue;
4352
4353     // This word of the result is already in the correct place, skip it.
4354     if (V1Only && (Elt0 == i*2) && (Elt1 == i*2+1))
4355       continue;
4356     if (V2Only && (Elt0 == i*2+16) && (Elt1 == i*2+17))
4357       continue;
4358
4359     SDValue Elt0Src = Elt0 < 16 ? V1 : V2;
4360     SDValue Elt1Src = Elt1 < 16 ? V1 : V2;
4361     SDValue InsElt;
4362
4363     // If Elt0 and Elt1 are defined, are consecutive, and can be load
4364     // using a single extract together, load it and store it.
4365     if ((Elt0 >= 0) && ((Elt0 + 1) == Elt1) && ((Elt0 & 1) == 0)) {
4366       InsElt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, Elt1Src,
4367                            DAG.getIntPtrConstant(Elt1 / 2));
4368       NewV = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, NewV, InsElt,
4369                         DAG.getIntPtrConstant(i));
4370       continue;
4371     }
4372
4373     // If Elt1 is defined, extract it from the appropriate source.  If the
4374     // source byte is not also odd, shift the extracted word left 8 bits
4375     // otherwise clear the bottom 8 bits if we need to do an or.
4376     if (Elt1 >= 0) {
4377       InsElt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, Elt1Src,
4378                            DAG.getIntPtrConstant(Elt1 / 2));
4379       if ((Elt1 & 1) == 0)
4380         InsElt = DAG.getNode(ISD::SHL, dl, MVT::i16, InsElt,
4381                              DAG.getConstant(8, TLI.getShiftAmountTy()));
4382       else if (Elt0 >= 0)
4383         InsElt = DAG.getNode(ISD::AND, dl, MVT::i16, InsElt,
4384                              DAG.getConstant(0xFF00, MVT::i16));
4385     }
4386     // If Elt0 is defined, extract it from the appropriate source.  If the
4387     // source byte is not also even, shift the extracted word right 8 bits. If
4388     // Elt1 was also defined, OR the extracted values together before
4389     // inserting them in the result.
4390     if (Elt0 >= 0) {
4391       SDValue InsElt0 = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16,
4392                                     Elt0Src, DAG.getIntPtrConstant(Elt0 / 2));
4393       if ((Elt0 & 1) != 0)
4394         InsElt0 = DAG.getNode(ISD::SRL, dl, MVT::i16, InsElt0,
4395                               DAG.getConstant(8, TLI.getShiftAmountTy()));
4396       else if (Elt1 >= 0)
4397         InsElt0 = DAG.getNode(ISD::AND, dl, MVT::i16, InsElt0,
4398                              DAG.getConstant(0x00FF, MVT::i16));
4399       InsElt = Elt1 >= 0 ? DAG.getNode(ISD::OR, dl, MVT::i16, InsElt, InsElt0)
4400                          : InsElt0;
4401     }
4402     NewV = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, NewV, InsElt,
4403                        DAG.getIntPtrConstant(i));
4404   }
4405   return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, NewV);
4406 }
4407
4408 /// RewriteAsNarrowerShuffle - Try rewriting v8i16 and v16i8 shuffles as 4 wide
4409 /// ones, or rewriting v4i32 / v2f32 as 2 wide ones if possible. This can be
4410 /// done when every pair / quad of shuffle mask elements point to elements in
4411 /// the right sequence. e.g.
4412 /// vector_shuffle <>, <>, < 3, 4, | 10, 11, | 0, 1, | 14, 15>
4413 static
4414 SDValue RewriteAsNarrowerShuffle(ShuffleVectorSDNode *SVOp,
4415                                  SelectionDAG &DAG,
4416                                  const TargetLowering &TLI, DebugLoc dl) {
4417   EVT VT = SVOp->getValueType(0);
4418   SDValue V1 = SVOp->getOperand(0);
4419   SDValue V2 = SVOp->getOperand(1);
4420   unsigned NumElems = VT.getVectorNumElements();
4421   unsigned NewWidth = (NumElems == 4) ? 2 : 4;
4422   EVT MaskVT = MVT::getIntVectorWithNumElements(NewWidth);
4423   EVT MaskEltVT = MaskVT.getVectorElementType();
4424   EVT NewVT = MaskVT;
4425   switch (VT.getSimpleVT().SimpleTy) {
4426   default: assert(false && "Unexpected!");
4427   case MVT::v4f32: NewVT = MVT::v2f64; break;
4428   case MVT::v4i32: NewVT = MVT::v2i64; break;
4429   case MVT::v8i16: NewVT = MVT::v4i32; break;
4430   case MVT::v16i8: NewVT = MVT::v4i32; break;
4431   }
4432
4433   if (NewWidth == 2) {
4434     if (VT.isInteger())
4435       NewVT = MVT::v2i64;
4436     else
4437       NewVT = MVT::v2f64;
4438   }
4439   int Scale = NumElems / NewWidth;
4440   SmallVector<int, 8> MaskVec;
4441   for (unsigned i = 0; i < NumElems; i += Scale) {
4442     int StartIdx = -1;
4443     for (int j = 0; j < Scale; ++j) {
4444       int EltIdx = SVOp->getMaskElt(i+j);
4445       if (EltIdx < 0)
4446         continue;
4447       if (StartIdx == -1)
4448         StartIdx = EltIdx - (EltIdx % Scale);
4449       if (EltIdx != StartIdx + j)
4450         return SDValue();
4451     }
4452     if (StartIdx == -1)
4453       MaskVec.push_back(-1);
4454     else
4455       MaskVec.push_back(StartIdx / Scale);
4456   }
4457
4458   V1 = DAG.getNode(ISD::BIT_CONVERT, dl, NewVT, V1);
4459   V2 = DAG.getNode(ISD::BIT_CONVERT, dl, NewVT, V2);
4460   return DAG.getVectorShuffle(NewVT, dl, V1, V2, &MaskVec[0]);
4461 }
4462
4463 /// getVZextMovL - Return a zero-extending vector move low node.
4464 ///
4465 static SDValue getVZextMovL(EVT VT, EVT OpVT,
4466                             SDValue SrcOp, SelectionDAG &DAG,
4467                             const X86Subtarget *Subtarget, DebugLoc dl) {
4468   if (VT == MVT::v2f64 || VT == MVT::v4f32) {
4469     LoadSDNode *LD = NULL;
4470     if (!isScalarLoadToVector(SrcOp.getNode(), &LD))
4471       LD = dyn_cast<LoadSDNode>(SrcOp);
4472     if (!LD) {
4473       // movssrr and movsdrr do not clear top bits. Try to use movd, movq
4474       // instead.
4475       MVT ExtVT = (OpVT == MVT::v2f64) ? MVT::i64 : MVT::i32;
4476       if ((ExtVT.SimpleTy != MVT::i64 || Subtarget->is64Bit()) &&
4477           SrcOp.getOpcode() == ISD::SCALAR_TO_VECTOR &&
4478           SrcOp.getOperand(0).getOpcode() == ISD::BIT_CONVERT &&
4479           SrcOp.getOperand(0).getOperand(0).getValueType() == ExtVT) {
4480         // PR2108
4481         OpVT = (OpVT == MVT::v2f64) ? MVT::v2i64 : MVT::v4i32;
4482         return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
4483                            DAG.getNode(X86ISD::VZEXT_MOVL, dl, OpVT,
4484                                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
4485                                                    OpVT,
4486                                                    SrcOp.getOperand(0)
4487                                                           .getOperand(0))));
4488       }
4489     }
4490   }
4491
4492   return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
4493                      DAG.getNode(X86ISD::VZEXT_MOVL, dl, OpVT,
4494                                  DAG.getNode(ISD::BIT_CONVERT, dl,
4495                                              OpVT, SrcOp)));
4496 }
4497
4498 /// LowerVECTOR_SHUFFLE_4wide - Handle all 4 wide cases with a number of
4499 /// shuffles.
4500 static SDValue
4501 LowerVECTOR_SHUFFLE_4wide(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG) {
4502   SDValue V1 = SVOp->getOperand(0);
4503   SDValue V2 = SVOp->getOperand(1);
4504   DebugLoc dl = SVOp->getDebugLoc();
4505   EVT VT = SVOp->getValueType(0);
4506
4507   SmallVector<std::pair<int, int>, 8> Locs;
4508   Locs.resize(4);
4509   SmallVector<int, 8> Mask1(4U, -1);
4510   SmallVector<int, 8> PermMask;
4511   SVOp->getMask(PermMask);
4512
4513   unsigned NumHi = 0;
4514   unsigned NumLo = 0;
4515   for (unsigned i = 0; i != 4; ++i) {
4516     int Idx = PermMask[i];
4517     if (Idx < 0) {
4518       Locs[i] = std::make_pair(-1, -1);
4519     } else {
4520       assert(Idx < 8 && "Invalid VECTOR_SHUFFLE index!");
4521       if (Idx < 4) {
4522         Locs[i] = std::make_pair(0, NumLo);
4523         Mask1[NumLo] = Idx;
4524         NumLo++;
4525       } else {
4526         Locs[i] = std::make_pair(1, NumHi);
4527         if (2+NumHi < 4)
4528           Mask1[2+NumHi] = Idx;
4529         NumHi++;
4530       }
4531     }
4532   }
4533
4534   if (NumLo <= 2 && NumHi <= 2) {
4535     // If no more than two elements come from either vector. This can be
4536     // implemented with two shuffles. First shuffle gather the elements.
4537     // The second shuffle, which takes the first shuffle as both of its
4538     // vector operands, put the elements into the right order.
4539     V1 = DAG.getVectorShuffle(VT, dl, V1, V2, &Mask1[0]);
4540
4541     SmallVector<int, 8> Mask2(4U, -1);
4542
4543     for (unsigned i = 0; i != 4; ++i) {
4544       if (Locs[i].first == -1)
4545         continue;
4546       else {
4547         unsigned Idx = (i < 2) ? 0 : 4;
4548         Idx += Locs[i].first * 2 + Locs[i].second;
4549         Mask2[i] = Idx;
4550       }
4551     }
4552
4553     return DAG.getVectorShuffle(VT, dl, V1, V1, &Mask2[0]);
4554   } else if (NumLo == 3 || NumHi == 3) {
4555     // Otherwise, we must have three elements from one vector, call it X, and
4556     // one element from the other, call it Y.  First, use a shufps to build an
4557     // intermediate vector with the one element from Y and the element from X
4558     // that will be in the same half in the final destination (the indexes don't
4559     // matter). Then, use a shufps to build the final vector, taking the half
4560     // containing the element from Y from the intermediate, and the other half
4561     // from X.
4562     if (NumHi == 3) {
4563       // Normalize it so the 3 elements come from V1.
4564       CommuteVectorShuffleMask(PermMask, VT);
4565       std::swap(V1, V2);
4566     }
4567
4568     // Find the element from V2.
4569     unsigned HiIndex;
4570     for (HiIndex = 0; HiIndex < 3; ++HiIndex) {
4571       int Val = PermMask[HiIndex];
4572       if (Val < 0)
4573         continue;
4574       if (Val >= 4)
4575         break;
4576     }
4577
4578     Mask1[0] = PermMask[HiIndex];
4579     Mask1[1] = -1;
4580     Mask1[2] = PermMask[HiIndex^1];
4581     Mask1[3] = -1;
4582     V2 = DAG.getVectorShuffle(VT, dl, V1, V2, &Mask1[0]);
4583
4584     if (HiIndex >= 2) {
4585       Mask1[0] = PermMask[0];
4586       Mask1[1] = PermMask[1];
4587       Mask1[2] = HiIndex & 1 ? 6 : 4;
4588       Mask1[3] = HiIndex & 1 ? 4 : 6;
4589       return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask1[0]);
4590     } else {
4591       Mask1[0] = HiIndex & 1 ? 2 : 0;
4592       Mask1[1] = HiIndex & 1 ? 0 : 2;
4593       Mask1[2] = PermMask[2];
4594       Mask1[3] = PermMask[3];
4595       if (Mask1[2] >= 0)
4596         Mask1[2] += 4;
4597       if (Mask1[3] >= 0)
4598         Mask1[3] += 4;
4599       return DAG.getVectorShuffle(VT, dl, V2, V1, &Mask1[0]);
4600     }
4601   }
4602
4603   // Break it into (shuffle shuffle_hi, shuffle_lo).
4604   Locs.clear();
4605   SmallVector<int,8> LoMask(4U, -1);
4606   SmallVector<int,8> HiMask(4U, -1);
4607
4608   SmallVector<int,8> *MaskPtr = &LoMask;
4609   unsigned MaskIdx = 0;
4610   unsigned LoIdx = 0;
4611   unsigned HiIdx = 2;
4612   for (unsigned i = 0; i != 4; ++i) {
4613     if (i == 2) {
4614       MaskPtr = &HiMask;
4615       MaskIdx = 1;
4616       LoIdx = 0;
4617       HiIdx = 2;
4618     }
4619     int Idx = PermMask[i];
4620     if (Idx < 0) {
4621       Locs[i] = std::make_pair(-1, -1);
4622     } else if (Idx < 4) {
4623       Locs[i] = std::make_pair(MaskIdx, LoIdx);
4624       (*MaskPtr)[LoIdx] = Idx;
4625       LoIdx++;
4626     } else {
4627       Locs[i] = std::make_pair(MaskIdx, HiIdx);
4628       (*MaskPtr)[HiIdx] = Idx;
4629       HiIdx++;
4630     }
4631   }
4632
4633   SDValue LoShuffle = DAG.getVectorShuffle(VT, dl, V1, V2, &LoMask[0]);
4634   SDValue HiShuffle = DAG.getVectorShuffle(VT, dl, V1, V2, &HiMask[0]);
4635   SmallVector<int, 8> MaskOps;
4636   for (unsigned i = 0; i != 4; ++i) {
4637     if (Locs[i].first == -1) {
4638       MaskOps.push_back(-1);
4639     } else {
4640       unsigned Idx = Locs[i].first * 4 + Locs[i].second;
4641       MaskOps.push_back(Idx);
4642     }
4643   }
4644   return DAG.getVectorShuffle(VT, dl, LoShuffle, HiShuffle, &MaskOps[0]);
4645 }
4646
4647 SDValue
4648 X86TargetLowering::LowerVECTOR_SHUFFLE(SDValue Op, SelectionDAG &DAG) const {
4649   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
4650   SDValue V1 = Op.getOperand(0);
4651   SDValue V2 = Op.getOperand(1);
4652   EVT VT = Op.getValueType();
4653   DebugLoc dl = Op.getDebugLoc();
4654   unsigned NumElems = VT.getVectorNumElements();
4655   bool isMMX = VT.getSizeInBits() == 64;
4656   bool V1IsUndef = V1.getOpcode() == ISD::UNDEF;
4657   bool V2IsUndef = V2.getOpcode() == ISD::UNDEF;
4658   bool V1IsSplat = false;
4659   bool V2IsSplat = false;
4660
4661   if (isZeroShuffle(SVOp))
4662     return getZeroVector(VT, Subtarget->hasSSE2(), DAG, dl);
4663
4664   // Promote splats to v4f32.
4665   if (SVOp->isSplat()) {
4666     if (isMMX || NumElems < 4)
4667       return Op;
4668     return PromoteSplat(SVOp, DAG, Subtarget->hasSSE2());
4669   }
4670
4671   // If the shuffle can be profitably rewritten as a narrower shuffle, then
4672   // do it!
4673   if (VT == MVT::v8i16 || VT == MVT::v16i8) {
4674     SDValue NewOp = RewriteAsNarrowerShuffle(SVOp, DAG, *this, dl);
4675     if (NewOp.getNode())
4676       return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
4677                          LowerVECTOR_SHUFFLE(NewOp, DAG));
4678   } else if ((VT == MVT::v4i32 || (VT == MVT::v4f32 && Subtarget->hasSSE2()))) {
4679     // FIXME: Figure out a cleaner way to do this.
4680     // Try to make use of movq to zero out the top part.
4681     if (ISD::isBuildVectorAllZeros(V2.getNode())) {
4682       SDValue NewOp = RewriteAsNarrowerShuffle(SVOp, DAG, *this, dl);
4683       if (NewOp.getNode()) {
4684         if (isCommutedMOVL(cast<ShuffleVectorSDNode>(NewOp), true, false))
4685           return getVZextMovL(VT, NewOp.getValueType(), NewOp.getOperand(0),
4686                               DAG, Subtarget, dl);
4687       }
4688     } else if (ISD::isBuildVectorAllZeros(V1.getNode())) {
4689       SDValue NewOp = RewriteAsNarrowerShuffle(SVOp, DAG, *this, dl);
4690       if (NewOp.getNode() && X86::isMOVLMask(cast<ShuffleVectorSDNode>(NewOp)))
4691         return getVZextMovL(VT, NewOp.getValueType(), NewOp.getOperand(1),
4692                             DAG, Subtarget, dl);
4693     }
4694   }
4695
4696   if (X86::isPSHUFDMask(SVOp))
4697     return Op;
4698
4699   // Check if this can be converted into a logical shift.
4700   bool isLeft = false;
4701   unsigned ShAmt = 0;
4702   SDValue ShVal;
4703   bool isShift = getSubtarget()->hasSSE2() &&
4704     isVectorShift(SVOp, DAG, isLeft, ShVal, ShAmt);
4705   if (isShift && ShVal.hasOneUse()) {
4706     // If the shifted value has multiple uses, it may be cheaper to use
4707     // v_set0 + movlhps or movhlps, etc.
4708     EVT EltVT = VT.getVectorElementType();
4709     ShAmt *= EltVT.getSizeInBits();
4710     return getVShift(isLeft, VT, ShVal, ShAmt, DAG, *this, dl);
4711   }
4712
4713   if (X86::isMOVLMask(SVOp)) {
4714     if (V1IsUndef)
4715       return V2;
4716     if (ISD::isBuildVectorAllZeros(V1.getNode()))
4717       return getVZextMovL(VT, VT, V2, DAG, Subtarget, dl);
4718     if (!isMMX)
4719       return Op;
4720   }
4721
4722   // FIXME: fold these into legal mask.
4723   if (!isMMX && (X86::isMOVSHDUPMask(SVOp) ||
4724                  X86::isMOVSLDUPMask(SVOp) ||
4725                  X86::isMOVHLPSMask(SVOp) ||
4726                  X86::isMOVLHPSMask(SVOp) ||
4727                  X86::isMOVLPMask(SVOp)))
4728     return Op;
4729
4730   if (ShouldXformToMOVHLPS(SVOp) ||
4731       ShouldXformToMOVLP(V1.getNode(), V2.getNode(), SVOp))
4732     return CommuteVectorShuffle(SVOp, DAG);
4733
4734   if (isShift) {
4735     // No better options. Use a vshl / vsrl.
4736     EVT EltVT = VT.getVectorElementType();
4737     ShAmt *= EltVT.getSizeInBits();
4738     return getVShift(isLeft, VT, ShVal, ShAmt, DAG, *this, dl);
4739   }
4740
4741   bool Commuted = false;
4742   // FIXME: This should also accept a bitcast of a splat?  Be careful, not
4743   // 1,1,1,1 -> v8i16 though.
4744   V1IsSplat = isSplatVector(V1.getNode());
4745   V2IsSplat = isSplatVector(V2.getNode());
4746
4747   // Canonicalize the splat or undef, if present, to be on the RHS.
4748   if ((V1IsSplat || V1IsUndef) && !(V2IsSplat || V2IsUndef)) {
4749     Op = CommuteVectorShuffle(SVOp, DAG);
4750     SVOp = cast<ShuffleVectorSDNode>(Op);
4751     V1 = SVOp->getOperand(0);
4752     V2 = SVOp->getOperand(1);
4753     std::swap(V1IsSplat, V2IsSplat);
4754     std::swap(V1IsUndef, V2IsUndef);
4755     Commuted = true;
4756   }
4757
4758   if (isCommutedMOVL(SVOp, V2IsSplat, V2IsUndef)) {
4759     // Shuffling low element of v1 into undef, just return v1.
4760     if (V2IsUndef)
4761       return V1;
4762     // If V2 is a splat, the mask may be malformed such as <4,3,3,3>, which
4763     // the instruction selector will not match, so get a canonical MOVL with
4764     // swapped operands to undo the commute.
4765     return getMOVL(DAG, dl, VT, V2, V1);
4766   }
4767
4768   if (X86::isUNPCKL_v_undef_Mask(SVOp) ||
4769       X86::isUNPCKH_v_undef_Mask(SVOp) ||
4770       X86::isUNPCKLMask(SVOp) ||
4771       X86::isUNPCKHMask(SVOp))
4772     return Op;
4773
4774   if (V2IsSplat) {
4775     // Normalize mask so all entries that point to V2 points to its first
4776     // element then try to match unpck{h|l} again. If match, return a
4777     // new vector_shuffle with the corrected mask.
4778     SDValue NewMask = NormalizeMask(SVOp, DAG);
4779     ShuffleVectorSDNode *NSVOp = cast<ShuffleVectorSDNode>(NewMask);
4780     if (NSVOp != SVOp) {
4781       if (X86::isUNPCKLMask(NSVOp, true)) {
4782         return NewMask;
4783       } else if (X86::isUNPCKHMask(NSVOp, true)) {
4784         return NewMask;
4785       }
4786     }
4787   }
4788
4789   if (Commuted) {
4790     // Commute is back and try unpck* again.
4791     // FIXME: this seems wrong.
4792     SDValue NewOp = CommuteVectorShuffle(SVOp, DAG);
4793     ShuffleVectorSDNode *NewSVOp = cast<ShuffleVectorSDNode>(NewOp);
4794     if (X86::isUNPCKL_v_undef_Mask(NewSVOp) ||
4795         X86::isUNPCKH_v_undef_Mask(NewSVOp) ||
4796         X86::isUNPCKLMask(NewSVOp) ||
4797         X86::isUNPCKHMask(NewSVOp))
4798       return NewOp;
4799   }
4800
4801   // FIXME: for mmx, bitcast v2i32 to v4i16 for shuffle.
4802
4803   // Normalize the node to match x86 shuffle ops if needed
4804   if (!isMMX && V2.getOpcode() != ISD::UNDEF && isCommutedSHUFP(SVOp))
4805     return CommuteVectorShuffle(SVOp, DAG);
4806
4807   // Check for legal shuffle and return?
4808   SmallVector<int, 16> PermMask;
4809   SVOp->getMask(PermMask);
4810   if (isShuffleMaskLegal(PermMask, VT))
4811     return Op;
4812
4813   // Handle v8i16 specifically since SSE can do byte extraction and insertion.
4814   if (VT == MVT::v8i16) {
4815     SDValue NewOp = LowerVECTOR_SHUFFLEv8i16(SVOp, DAG, *this);
4816     if (NewOp.getNode())
4817       return NewOp;
4818   }
4819
4820   if (VT == MVT::v16i8) {
4821     SDValue NewOp = LowerVECTOR_SHUFFLEv16i8(SVOp, DAG, *this);
4822     if (NewOp.getNode())
4823       return NewOp;
4824   }
4825
4826   // Handle all 4 wide cases with a number of shuffles except for MMX.
4827   if (NumElems == 4 && !isMMX)
4828     return LowerVECTOR_SHUFFLE_4wide(SVOp, DAG);
4829
4830   return SDValue();
4831 }
4832
4833 SDValue
4834 X86TargetLowering::LowerEXTRACT_VECTOR_ELT_SSE4(SDValue Op,
4835                                                 SelectionDAG &DAG) const {
4836   EVT VT = Op.getValueType();
4837   DebugLoc dl = Op.getDebugLoc();
4838   if (VT.getSizeInBits() == 8) {
4839     SDValue Extract = DAG.getNode(X86ISD::PEXTRB, dl, MVT::i32,
4840                                     Op.getOperand(0), Op.getOperand(1));
4841     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, MVT::i32, Extract,
4842                                     DAG.getValueType(VT));
4843     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
4844   } else if (VT.getSizeInBits() == 16) {
4845     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
4846     // If Idx is 0, it's cheaper to do a move instead of a pextrw.
4847     if (Idx == 0)
4848       return DAG.getNode(ISD::TRUNCATE, dl, MVT::i16,
4849                          DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
4850                                      DAG.getNode(ISD::BIT_CONVERT, dl,
4851                                                  MVT::v4i32,
4852                                                  Op.getOperand(0)),
4853                                      Op.getOperand(1)));
4854     SDValue Extract = DAG.getNode(X86ISD::PEXTRW, dl, MVT::i32,
4855                                     Op.getOperand(0), Op.getOperand(1));
4856     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, MVT::i32, Extract,
4857                                     DAG.getValueType(VT));
4858     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
4859   } else if (VT == MVT::f32) {
4860     // EXTRACTPS outputs to a GPR32 register which will require a movd to copy
4861     // the result back to FR32 register. It's only worth matching if the
4862     // result has a single use which is a store or a bitcast to i32.  And in
4863     // the case of a store, it's not worth it if the index is a constant 0,
4864     // because a MOVSSmr can be used instead, which is smaller and faster.
4865     if (!Op.hasOneUse())
4866       return SDValue();
4867     SDNode *User = *Op.getNode()->use_begin();
4868     if ((User->getOpcode() != ISD::STORE ||
4869          (isa<ConstantSDNode>(Op.getOperand(1)) &&
4870           cast<ConstantSDNode>(Op.getOperand(1))->isNullValue())) &&
4871         (User->getOpcode() != ISD::BIT_CONVERT ||
4872          User->getValueType(0) != MVT::i32))
4873       return SDValue();
4874     SDValue Extract = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
4875                                   DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v4i32,
4876                                               Op.getOperand(0)),
4877                                               Op.getOperand(1));
4878     return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::f32, Extract);
4879   } else if (VT == MVT::i32) {
4880     // ExtractPS works with constant index.
4881     if (isa<ConstantSDNode>(Op.getOperand(1)))
4882       return Op;
4883   }
4884   return SDValue();
4885 }
4886
4887
4888 SDValue
4889 X86TargetLowering::LowerEXTRACT_VECTOR_ELT(SDValue Op,
4890                                            SelectionDAG &DAG) const {
4891   if (!isa<ConstantSDNode>(Op.getOperand(1)))
4892     return SDValue();
4893
4894   if (Subtarget->hasSSE41()) {
4895     SDValue Res = LowerEXTRACT_VECTOR_ELT_SSE4(Op, DAG);
4896     if (Res.getNode())
4897       return Res;
4898   }
4899
4900   EVT VT = Op.getValueType();
4901   DebugLoc dl = Op.getDebugLoc();
4902   // TODO: handle v16i8.
4903   if (VT.getSizeInBits() == 16) {
4904     SDValue Vec = Op.getOperand(0);
4905     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
4906     if (Idx == 0)
4907       return DAG.getNode(ISD::TRUNCATE, dl, MVT::i16,
4908                          DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
4909                                      DAG.getNode(ISD::BIT_CONVERT, dl,
4910                                                  MVT::v4i32, Vec),
4911                                      Op.getOperand(1)));
4912     // Transform it so it match pextrw which produces a 32-bit result.
4913     EVT EltVT = MVT::i32;
4914     SDValue Extract = DAG.getNode(X86ISD::PEXTRW, dl, EltVT,
4915                                     Op.getOperand(0), Op.getOperand(1));
4916     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, EltVT, Extract,
4917                                     DAG.getValueType(VT));
4918     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
4919   } else if (VT.getSizeInBits() == 32) {
4920     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
4921     if (Idx == 0)
4922       return Op;
4923
4924     // SHUFPS the element to the lowest double word, then movss.
4925     int Mask[4] = { Idx, -1, -1, -1 };
4926     EVT VVT = Op.getOperand(0).getValueType();
4927     SDValue Vec = DAG.getVectorShuffle(VVT, dl, Op.getOperand(0),
4928                                        DAG.getUNDEF(VVT), Mask);
4929     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, VT, Vec,
4930                        DAG.getIntPtrConstant(0));
4931   } else if (VT.getSizeInBits() == 64) {
4932     // FIXME: .td only matches this for <2 x f64>, not <2 x i64> on 32b
4933     // FIXME: seems like this should be unnecessary if mov{h,l}pd were taught
4934     //        to match extract_elt for f64.
4935     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
4936     if (Idx == 0)
4937       return Op;
4938
4939     // UNPCKHPD the element to the lowest double word, then movsd.
4940     // Note if the lower 64 bits of the result of the UNPCKHPD is then stored
4941     // to a f64mem, the whole operation is folded into a single MOVHPDmr.
4942     int Mask[2] = { 1, -1 };
4943     EVT VVT = Op.getOperand(0).getValueType();
4944     SDValue Vec = DAG.getVectorShuffle(VVT, dl, Op.getOperand(0),
4945                                        DAG.getUNDEF(VVT), Mask);
4946     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, VT, Vec,
4947                        DAG.getIntPtrConstant(0));
4948   }
4949
4950   return SDValue();
4951 }
4952
4953 SDValue
4954 X86TargetLowering::LowerINSERT_VECTOR_ELT_SSE4(SDValue Op,
4955                                                SelectionDAG &DAG) const {
4956   EVT VT = Op.getValueType();
4957   EVT EltVT = VT.getVectorElementType();
4958   DebugLoc dl = Op.getDebugLoc();
4959
4960   SDValue N0 = Op.getOperand(0);
4961   SDValue N1 = Op.getOperand(1);
4962   SDValue N2 = Op.getOperand(2);
4963
4964   if ((EltVT.getSizeInBits() == 8 || EltVT.getSizeInBits() == 16) &&
4965       isa<ConstantSDNode>(N2)) {
4966     unsigned Opc;
4967     if (VT == MVT::v8i16)
4968       Opc = X86ISD::PINSRW;
4969     else if (VT == MVT::v4i16)
4970       Opc = X86ISD::MMX_PINSRW;
4971     else if (VT == MVT::v16i8)
4972       Opc = X86ISD::PINSRB;
4973     else
4974       Opc = X86ISD::PINSRB;
4975
4976     // Transform it so it match pinsr{b,w} which expects a GR32 as its second
4977     // argument.
4978     if (N1.getValueType() != MVT::i32)
4979       N1 = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, N1);
4980     if (N2.getValueType() != MVT::i32)
4981       N2 = DAG.getIntPtrConstant(cast<ConstantSDNode>(N2)->getZExtValue());
4982     return DAG.getNode(Opc, dl, VT, N0, N1, N2);
4983   } else if (EltVT == MVT::f32 && isa<ConstantSDNode>(N2)) {
4984     // Bits [7:6] of the constant are the source select.  This will always be
4985     //  zero here.  The DAG Combiner may combine an extract_elt index into these
4986     //  bits.  For example (insert (extract, 3), 2) could be matched by putting
4987     //  the '3' into bits [7:6] of X86ISD::INSERTPS.
4988     // Bits [5:4] of the constant are the destination select.  This is the
4989     //  value of the incoming immediate.
4990     // Bits [3:0] of the constant are the zero mask.  The DAG Combiner may
4991     //   combine either bitwise AND or insert of float 0.0 to set these bits.
4992     N2 = DAG.getIntPtrConstant(cast<ConstantSDNode>(N2)->getZExtValue() << 4);
4993     // Create this as a scalar to vector..
4994     N1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4f32, N1);
4995     return DAG.getNode(X86ISD::INSERTPS, dl, VT, N0, N1, N2);
4996   } else if (EltVT == MVT::i32 && isa<ConstantSDNode>(N2)) {
4997     // PINSR* works with constant index.
4998     return Op;
4999   }
5000   return SDValue();
5001 }
5002
5003 SDValue
5004 X86TargetLowering::LowerINSERT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) const {
5005   EVT VT = Op.getValueType();
5006   EVT EltVT = VT.getVectorElementType();
5007
5008   if (Subtarget->hasSSE41())
5009     return LowerINSERT_VECTOR_ELT_SSE4(Op, DAG);
5010
5011   if (EltVT == MVT::i8)
5012     return SDValue();
5013
5014   DebugLoc dl = Op.getDebugLoc();
5015   SDValue N0 = Op.getOperand(0);
5016   SDValue N1 = Op.getOperand(1);
5017   SDValue N2 = Op.getOperand(2);
5018
5019   if (EltVT.getSizeInBits() == 16 && isa<ConstantSDNode>(N2)) {
5020     // Transform it so it match pinsrw which expects a 16-bit value in a GR32
5021     // as its second argument.
5022     if (N1.getValueType() != MVT::i32)
5023       N1 = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, N1);
5024     if (N2.getValueType() != MVT::i32)
5025       N2 = DAG.getIntPtrConstant(cast<ConstantSDNode>(N2)->getZExtValue());
5026     return DAG.getNode(VT == MVT::v8i16 ? X86ISD::PINSRW : X86ISD::MMX_PINSRW,
5027                        dl, VT, N0, N1, N2);
5028   }
5029   return SDValue();
5030 }
5031
5032 SDValue
5033 X86TargetLowering::LowerSCALAR_TO_VECTOR(SDValue Op, SelectionDAG &DAG) const {
5034   DebugLoc dl = Op.getDebugLoc();
5035   if (Op.getValueType() == MVT::v2f32)
5036     return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2f32,
5037                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i32,
5038                                    DAG.getNode(ISD::BIT_CONVERT, dl, MVT::i32,
5039                                                Op.getOperand(0))));
5040
5041   if (Op.getValueType() == MVT::v1i64 && Op.getOperand(0).getValueType() == MVT::i64)
5042     return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v1i64, Op.getOperand(0));
5043
5044   SDValue AnyExt = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, Op.getOperand(0));
5045   EVT VT = MVT::v2i32;
5046   switch (Op.getValueType().getSimpleVT().SimpleTy) {
5047   default: break;
5048   case MVT::v16i8:
5049   case MVT::v8i16:
5050     VT = MVT::v4i32;
5051     break;
5052   }
5053   return DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(),
5054                      DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, AnyExt));
5055 }
5056
5057 // ConstantPool, JumpTable, GlobalAddress, and ExternalSymbol are lowered as
5058 // their target countpart wrapped in the X86ISD::Wrapper node. Suppose N is
5059 // one of the above mentioned nodes. It has to be wrapped because otherwise
5060 // Select(N) returns N. So the raw TargetGlobalAddress nodes, etc. can only
5061 // be used to form addressing mode. These wrapped nodes will be selected
5062 // into MOV32ri.
5063 SDValue
5064 X86TargetLowering::LowerConstantPool(SDValue Op, SelectionDAG &DAG) const {
5065   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
5066
5067   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
5068   // global base reg.
5069   unsigned char OpFlag = 0;
5070   unsigned WrapperKind = X86ISD::Wrapper;
5071   CodeModel::Model M = getTargetMachine().getCodeModel();
5072
5073   if (Subtarget->isPICStyleRIPRel() &&
5074       (M == CodeModel::Small || M == CodeModel::Kernel))
5075     WrapperKind = X86ISD::WrapperRIP;
5076   else if (Subtarget->isPICStyleGOT())
5077     OpFlag = X86II::MO_GOTOFF;
5078   else if (Subtarget->isPICStyleStubPIC())
5079     OpFlag = X86II::MO_PIC_BASE_OFFSET;
5080
5081   SDValue Result = DAG.getTargetConstantPool(CP->getConstVal(), getPointerTy(),
5082                                              CP->getAlignment(),
5083                                              CP->getOffset(), OpFlag);
5084   DebugLoc DL = CP->getDebugLoc();
5085   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
5086   // With PIC, the address is actually $g + Offset.
5087   if (OpFlag) {
5088     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
5089                          DAG.getNode(X86ISD::GlobalBaseReg,
5090                                      DebugLoc(), getPointerTy()),
5091                          Result);
5092   }
5093
5094   return Result;
5095 }
5096
5097 SDValue X86TargetLowering::LowerJumpTable(SDValue Op, SelectionDAG &DAG) const {
5098   JumpTableSDNode *JT = cast<JumpTableSDNode>(Op);
5099
5100   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
5101   // global base reg.
5102   unsigned char OpFlag = 0;
5103   unsigned WrapperKind = X86ISD::Wrapper;
5104   CodeModel::Model M = getTargetMachine().getCodeModel();
5105
5106   if (Subtarget->isPICStyleRIPRel() &&
5107       (M == CodeModel::Small || M == CodeModel::Kernel))
5108     WrapperKind = X86ISD::WrapperRIP;
5109   else if (Subtarget->isPICStyleGOT())
5110     OpFlag = X86II::MO_GOTOFF;
5111   else if (Subtarget->isPICStyleStubPIC())
5112     OpFlag = X86II::MO_PIC_BASE_OFFSET;
5113
5114   SDValue Result = DAG.getTargetJumpTable(JT->getIndex(), getPointerTy(),
5115                                           OpFlag);
5116   DebugLoc DL = JT->getDebugLoc();
5117   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
5118
5119   // With PIC, the address is actually $g + Offset.
5120   if (OpFlag) {
5121     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
5122                          DAG.getNode(X86ISD::GlobalBaseReg,
5123                                      DebugLoc(), getPointerTy()),
5124                          Result);
5125   }
5126
5127   return Result;
5128 }
5129
5130 SDValue
5131 X86TargetLowering::LowerExternalSymbol(SDValue Op, SelectionDAG &DAG) const {
5132   const char *Sym = cast<ExternalSymbolSDNode>(Op)->getSymbol();
5133
5134   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
5135   // global base reg.
5136   unsigned char OpFlag = 0;
5137   unsigned WrapperKind = X86ISD::Wrapper;
5138   CodeModel::Model M = getTargetMachine().getCodeModel();
5139
5140   if (Subtarget->isPICStyleRIPRel() &&
5141       (M == CodeModel::Small || M == CodeModel::Kernel))
5142     WrapperKind = X86ISD::WrapperRIP;
5143   else if (Subtarget->isPICStyleGOT())
5144     OpFlag = X86II::MO_GOTOFF;
5145   else if (Subtarget->isPICStyleStubPIC())
5146     OpFlag = X86II::MO_PIC_BASE_OFFSET;
5147
5148   SDValue Result = DAG.getTargetExternalSymbol(Sym, getPointerTy(), OpFlag);
5149
5150   DebugLoc DL = Op.getDebugLoc();
5151   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
5152
5153
5154   // With PIC, the address is actually $g + Offset.
5155   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
5156       !Subtarget->is64Bit()) {
5157     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
5158                          DAG.getNode(X86ISD::GlobalBaseReg,
5159                                      DebugLoc(), getPointerTy()),
5160                          Result);
5161   }
5162
5163   return Result;
5164 }
5165
5166 SDValue
5167 X86TargetLowering::LowerBlockAddress(SDValue Op, SelectionDAG &DAG) const {
5168   // Create the TargetBlockAddressAddress node.
5169   unsigned char OpFlags =
5170     Subtarget->ClassifyBlockAddressReference();
5171   CodeModel::Model M = getTargetMachine().getCodeModel();
5172   const BlockAddress *BA = cast<BlockAddressSDNode>(Op)->getBlockAddress();
5173   DebugLoc dl = Op.getDebugLoc();
5174   SDValue Result = DAG.getBlockAddress(BA, getPointerTy(),
5175                                        /*isTarget=*/true, OpFlags);
5176
5177   if (Subtarget->isPICStyleRIPRel() &&
5178       (M == CodeModel::Small || M == CodeModel::Kernel))
5179     Result = DAG.getNode(X86ISD::WrapperRIP, dl, getPointerTy(), Result);
5180   else
5181     Result = DAG.getNode(X86ISD::Wrapper, dl, getPointerTy(), Result);
5182
5183   // With PIC, the address is actually $g + Offset.
5184   if (isGlobalRelativeToPICBase(OpFlags)) {
5185     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(),
5186                          DAG.getNode(X86ISD::GlobalBaseReg, dl, getPointerTy()),
5187                          Result);
5188   }
5189
5190   return Result;
5191 }
5192
5193 SDValue
5194 X86TargetLowering::LowerGlobalAddress(const GlobalValue *GV, DebugLoc dl,
5195                                       int64_t Offset,
5196                                       SelectionDAG &DAG) const {
5197   // Create the TargetGlobalAddress node, folding in the constant
5198   // offset if it is legal.
5199   unsigned char OpFlags =
5200     Subtarget->ClassifyGlobalReference(GV, getTargetMachine());
5201   CodeModel::Model M = getTargetMachine().getCodeModel();
5202   SDValue Result;
5203   if (OpFlags == X86II::MO_NO_FLAG &&
5204       X86::isOffsetSuitableForCodeModel(Offset, M)) {
5205     // A direct static reference to a global.
5206     Result = DAG.getTargetGlobalAddress(GV, getPointerTy(), Offset);
5207     Offset = 0;
5208   } else {
5209     Result = DAG.getTargetGlobalAddress(GV, getPointerTy(), 0, OpFlags);
5210   }
5211
5212   if (Subtarget->isPICStyleRIPRel() &&
5213       (M == CodeModel::Small || M == CodeModel::Kernel))
5214     Result = DAG.getNode(X86ISD::WrapperRIP, dl, getPointerTy(), Result);
5215   else
5216     Result = DAG.getNode(X86ISD::Wrapper, dl, getPointerTy(), Result);
5217
5218   // With PIC, the address is actually $g + Offset.
5219   if (isGlobalRelativeToPICBase(OpFlags)) {
5220     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(),
5221                          DAG.getNode(X86ISD::GlobalBaseReg, dl, getPointerTy()),
5222                          Result);
5223   }
5224
5225   // For globals that require a load from a stub to get the address, emit the
5226   // load.
5227   if (isGlobalStubReference(OpFlags))
5228     Result = DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(), Result,
5229                          PseudoSourceValue::getGOT(), 0, false, false, 0);
5230
5231   // If there was a non-zero offset that we didn't fold, create an explicit
5232   // addition for it.
5233   if (Offset != 0)
5234     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(), Result,
5235                          DAG.getConstant(Offset, getPointerTy()));
5236
5237   return Result;
5238 }
5239
5240 SDValue
5241 X86TargetLowering::LowerGlobalAddress(SDValue Op, SelectionDAG &DAG) const {
5242   const GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
5243   int64_t Offset = cast<GlobalAddressSDNode>(Op)->getOffset();
5244   return LowerGlobalAddress(GV, Op.getDebugLoc(), Offset, DAG);
5245 }
5246
5247 static SDValue
5248 GetTLSADDR(SelectionDAG &DAG, SDValue Chain, GlobalAddressSDNode *GA,
5249            SDValue *InFlag, const EVT PtrVT, unsigned ReturnReg,
5250            unsigned char OperandFlags) {
5251   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
5252   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
5253   DebugLoc dl = GA->getDebugLoc();
5254   SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(),
5255                                            GA->getValueType(0),
5256                                            GA->getOffset(),
5257                                            OperandFlags);
5258   if (InFlag) {
5259     SDValue Ops[] = { Chain,  TGA, *InFlag };
5260     Chain = DAG.getNode(X86ISD::TLSADDR, dl, NodeTys, Ops, 3);
5261   } else {
5262     SDValue Ops[]  = { Chain, TGA };
5263     Chain = DAG.getNode(X86ISD::TLSADDR, dl, NodeTys, Ops, 2);
5264   }
5265
5266   // TLSADDR will be codegen'ed as call. Inform MFI that function has calls.
5267   MFI->setHasCalls(true);
5268
5269   SDValue Flag = Chain.getValue(1);
5270   return DAG.getCopyFromReg(Chain, dl, ReturnReg, PtrVT, Flag);
5271 }
5272
5273 // Lower ISD::GlobalTLSAddress using the "general dynamic" model, 32 bit
5274 static SDValue
5275 LowerToTLSGeneralDynamicModel32(GlobalAddressSDNode *GA, SelectionDAG &DAG,
5276                                 const EVT PtrVT) {
5277   SDValue InFlag;
5278   DebugLoc dl = GA->getDebugLoc();  // ? function entry point might be better
5279   SDValue Chain = DAG.getCopyToReg(DAG.getEntryNode(), dl, X86::EBX,
5280                                      DAG.getNode(X86ISD::GlobalBaseReg,
5281                                                  DebugLoc(), PtrVT), InFlag);
5282   InFlag = Chain.getValue(1);
5283
5284   return GetTLSADDR(DAG, Chain, GA, &InFlag, PtrVT, X86::EAX, X86II::MO_TLSGD);
5285 }
5286
5287 // Lower ISD::GlobalTLSAddress using the "general dynamic" model, 64 bit
5288 static SDValue
5289 LowerToTLSGeneralDynamicModel64(GlobalAddressSDNode *GA, SelectionDAG &DAG,
5290                                 const EVT PtrVT) {
5291   return GetTLSADDR(DAG, DAG.getEntryNode(), GA, NULL, PtrVT,
5292                     X86::RAX, X86II::MO_TLSGD);
5293 }
5294
5295 // Lower ISD::GlobalTLSAddress using the "initial exec" (for no-pic) or
5296 // "local exec" model.
5297 static SDValue LowerToTLSExecModel(GlobalAddressSDNode *GA, SelectionDAG &DAG,
5298                                    const EVT PtrVT, TLSModel::Model model,
5299                                    bool is64Bit) {
5300   DebugLoc dl = GA->getDebugLoc();
5301   // Get the Thread Pointer
5302   SDValue Base = DAG.getNode(X86ISD::SegmentBaseAddress,
5303                              DebugLoc(), PtrVT,
5304                              DAG.getRegister(is64Bit? X86::FS : X86::GS,
5305                                              MVT::i32));
5306
5307   SDValue ThreadPointer = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Base,
5308                                       NULL, 0, false, false, 0);
5309
5310   unsigned char OperandFlags = 0;
5311   // Most TLS accesses are not RIP relative, even on x86-64.  One exception is
5312   // initialexec.
5313   unsigned WrapperKind = X86ISD::Wrapper;
5314   if (model == TLSModel::LocalExec) {
5315     OperandFlags = is64Bit ? X86II::MO_TPOFF : X86II::MO_NTPOFF;
5316   } else if (is64Bit) {
5317     assert(model == TLSModel::InitialExec);
5318     OperandFlags = X86II::MO_GOTTPOFF;
5319     WrapperKind = X86ISD::WrapperRIP;
5320   } else {
5321     assert(model == TLSModel::InitialExec);
5322     OperandFlags = X86II::MO_INDNTPOFF;
5323   }
5324
5325   // emit "addl x@ntpoff,%eax" (local exec) or "addl x@indntpoff,%eax" (initial
5326   // exec)
5327   SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(), GA->getValueType(0),
5328                                            GA->getOffset(), OperandFlags);
5329   SDValue Offset = DAG.getNode(WrapperKind, dl, PtrVT, TGA);
5330
5331   if (model == TLSModel::InitialExec)
5332     Offset = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Offset,
5333                          PseudoSourceValue::getGOT(), 0, false, false, 0);
5334
5335   // The address of the thread local variable is the add of the thread
5336   // pointer with the offset of the variable.
5337   return DAG.getNode(ISD::ADD, dl, PtrVT, ThreadPointer, Offset);
5338 }
5339
5340 SDValue
5341 X86TargetLowering::LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) const {
5342   // TODO: implement the "local dynamic" model
5343   // TODO: implement the "initial exec"model for pic executables
5344   assert(Subtarget->isTargetELF() &&
5345          "TLS not implemented for non-ELF targets");
5346   GlobalAddressSDNode *GA = cast<GlobalAddressSDNode>(Op);
5347   const GlobalValue *GV = GA->getGlobal();
5348
5349   // If GV is an alias then use the aliasee for determining
5350   // thread-localness.
5351   if (const GlobalAlias *GA = dyn_cast<GlobalAlias>(GV))
5352     GV = GA->resolveAliasedGlobal(false);
5353
5354   TLSModel::Model model = getTLSModel(GV,
5355                                       getTargetMachine().getRelocationModel());
5356
5357   switch (model) {
5358   case TLSModel::GeneralDynamic:
5359   case TLSModel::LocalDynamic: // not implemented
5360     if (Subtarget->is64Bit())
5361       return LowerToTLSGeneralDynamicModel64(GA, DAG, getPointerTy());
5362     return LowerToTLSGeneralDynamicModel32(GA, DAG, getPointerTy());
5363
5364   case TLSModel::InitialExec:
5365   case TLSModel::LocalExec:
5366     return LowerToTLSExecModel(GA, DAG, getPointerTy(), model,
5367                                Subtarget->is64Bit());
5368   }
5369
5370   llvm_unreachable("Unreachable");
5371   return SDValue();
5372 }
5373
5374
5375 /// LowerShift - Lower SRA_PARTS and friends, which return two i32 values and
5376 /// take a 2 x i32 value to shift plus a shift amount.
5377 SDValue X86TargetLowering::LowerShift(SDValue Op, SelectionDAG &DAG) const {
5378   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
5379   EVT VT = Op.getValueType();
5380   unsigned VTBits = VT.getSizeInBits();
5381   DebugLoc dl = Op.getDebugLoc();
5382   bool isSRA = Op.getOpcode() == ISD::SRA_PARTS;
5383   SDValue ShOpLo = Op.getOperand(0);
5384   SDValue ShOpHi = Op.getOperand(1);
5385   SDValue ShAmt  = Op.getOperand(2);
5386   SDValue Tmp1 = isSRA ? DAG.getNode(ISD::SRA, dl, VT, ShOpHi,
5387                                      DAG.getConstant(VTBits - 1, MVT::i8))
5388                        : DAG.getConstant(0, VT);
5389
5390   SDValue Tmp2, Tmp3;
5391   if (Op.getOpcode() == ISD::SHL_PARTS) {
5392     Tmp2 = DAG.getNode(X86ISD::SHLD, dl, VT, ShOpHi, ShOpLo, ShAmt);
5393     Tmp3 = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, ShAmt);
5394   } else {
5395     Tmp2 = DAG.getNode(X86ISD::SHRD, dl, VT, ShOpLo, ShOpHi, ShAmt);
5396     Tmp3 = DAG.getNode(isSRA ? ISD::SRA : ISD::SRL, dl, VT, ShOpHi, ShAmt);
5397   }
5398
5399   SDValue AndNode = DAG.getNode(ISD::AND, dl, MVT::i8, ShAmt,
5400                                 DAG.getConstant(VTBits, MVT::i8));
5401   SDValue Cond = DAG.getNode(X86ISD::CMP, dl, MVT::i32,
5402                              AndNode, DAG.getConstant(0, MVT::i8));
5403
5404   SDValue Hi, Lo;
5405   SDValue CC = DAG.getConstant(X86::COND_NE, MVT::i8);
5406   SDValue Ops0[4] = { Tmp2, Tmp3, CC, Cond };
5407   SDValue Ops1[4] = { Tmp3, Tmp1, CC, Cond };
5408
5409   if (Op.getOpcode() == ISD::SHL_PARTS) {
5410     Hi = DAG.getNode(X86ISD::CMOV, dl, VT, Ops0, 4);
5411     Lo = DAG.getNode(X86ISD::CMOV, dl, VT, Ops1, 4);
5412   } else {
5413     Lo = DAG.getNode(X86ISD::CMOV, dl, VT, Ops0, 4);
5414     Hi = DAG.getNode(X86ISD::CMOV, dl, VT, Ops1, 4);
5415   }
5416
5417   SDValue Ops[2] = { Lo, Hi };
5418   return DAG.getMergeValues(Ops, 2, dl);
5419 }
5420
5421 SDValue X86TargetLowering::LowerSINT_TO_FP(SDValue Op,
5422                                            SelectionDAG &DAG) const {
5423   EVT SrcVT = Op.getOperand(0).getValueType();
5424
5425   if (SrcVT.isVector()) {
5426     if (SrcVT == MVT::v2i32 && Op.getValueType() == MVT::v2f64) {
5427       return Op;
5428     }
5429     return SDValue();
5430   }
5431
5432   assert(SrcVT.getSimpleVT() <= MVT::i64 && SrcVT.getSimpleVT() >= MVT::i16 &&
5433          "Unknown SINT_TO_FP to lower!");
5434
5435   // These are really Legal; return the operand so the caller accepts it as
5436   // Legal.
5437   if (SrcVT == MVT::i32 && isScalarFPTypeInSSEReg(Op.getValueType()))
5438     return Op;
5439   if (SrcVT == MVT::i64 && isScalarFPTypeInSSEReg(Op.getValueType()) &&
5440       Subtarget->is64Bit()) {
5441     return Op;
5442   }
5443
5444   DebugLoc dl = Op.getDebugLoc();
5445   unsigned Size = SrcVT.getSizeInBits()/8;
5446   MachineFunction &MF = DAG.getMachineFunction();
5447   int SSFI = MF.getFrameInfo()->CreateStackObject(Size, Size, false);
5448   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
5449   SDValue Chain = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
5450                                StackSlot,
5451                                PseudoSourceValue::getFixedStack(SSFI), 0,
5452                                false, false, 0);
5453   return BuildFILD(Op, SrcVT, Chain, StackSlot, DAG);
5454 }
5455
5456 SDValue X86TargetLowering::BuildFILD(SDValue Op, EVT SrcVT, SDValue Chain,
5457                                      SDValue StackSlot,
5458                                      SelectionDAG &DAG) const {
5459   // Build the FILD
5460   DebugLoc dl = Op.getDebugLoc();
5461   SDVTList Tys;
5462   bool useSSE = isScalarFPTypeInSSEReg(Op.getValueType());
5463   if (useSSE)
5464     Tys = DAG.getVTList(MVT::f64, MVT::Other, MVT::Flag);
5465   else
5466     Tys = DAG.getVTList(Op.getValueType(), MVT::Other);
5467   SDValue Ops[] = { Chain, StackSlot, DAG.getValueType(SrcVT) };
5468   SDValue Result = DAG.getNode(useSSE ? X86ISD::FILD_FLAG : X86ISD::FILD, dl,
5469                                Tys, Ops, array_lengthof(Ops));
5470
5471   if (useSSE) {
5472     Chain = Result.getValue(1);
5473     SDValue InFlag = Result.getValue(2);
5474
5475     // FIXME: Currently the FST is flagged to the FILD_FLAG. This
5476     // shouldn't be necessary except that RFP cannot be live across
5477     // multiple blocks. When stackifier is fixed, they can be uncoupled.
5478     MachineFunction &MF = DAG.getMachineFunction();
5479     int SSFI = MF.getFrameInfo()->CreateStackObject(8, 8, false);
5480     SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
5481     Tys = DAG.getVTList(MVT::Other);
5482     SDValue Ops[] = {
5483       Chain, Result, StackSlot, DAG.getValueType(Op.getValueType()), InFlag
5484     };
5485     Chain = DAG.getNode(X86ISD::FST, dl, Tys, Ops, array_lengthof(Ops));
5486     Result = DAG.getLoad(Op.getValueType(), dl, Chain, StackSlot,
5487                          PseudoSourceValue::getFixedStack(SSFI), 0,
5488                          false, false, 0);
5489   }
5490
5491   return Result;
5492 }
5493
5494 // LowerUINT_TO_FP_i64 - 64-bit unsigned integer to double expansion.
5495 SDValue X86TargetLowering::LowerUINT_TO_FP_i64(SDValue Op,
5496                                                SelectionDAG &DAG) const {
5497   // This algorithm is not obvious. Here it is in C code, more or less:
5498   /*
5499     double uint64_to_double( uint32_t hi, uint32_t lo ) {
5500       static const __m128i exp = { 0x4330000045300000ULL, 0 };
5501       static const __m128d bias = { 0x1.0p84, 0x1.0p52 };
5502
5503       // Copy ints to xmm registers.
5504       __m128i xh = _mm_cvtsi32_si128( hi );
5505       __m128i xl = _mm_cvtsi32_si128( lo );
5506
5507       // Combine into low half of a single xmm register.
5508       __m128i x = _mm_unpacklo_epi32( xh, xl );
5509       __m128d d;
5510       double sd;
5511
5512       // Merge in appropriate exponents to give the integer bits the right
5513       // magnitude.
5514       x = _mm_unpacklo_epi32( x, exp );
5515
5516       // Subtract away the biases to deal with the IEEE-754 double precision
5517       // implicit 1.
5518       d = _mm_sub_pd( (__m128d) x, bias );
5519
5520       // All conversions up to here are exact. The correctly rounded result is
5521       // calculated using the current rounding mode using the following
5522       // horizontal add.
5523       d = _mm_add_sd( d, _mm_unpackhi_pd( d, d ) );
5524       _mm_store_sd( &sd, d );   // Because we are returning doubles in XMM, this
5525                                 // store doesn't really need to be here (except
5526                                 // maybe to zero the other double)
5527       return sd;
5528     }
5529   */
5530
5531   DebugLoc dl = Op.getDebugLoc();
5532   LLVMContext *Context = DAG.getContext();
5533
5534   // Build some magic constants.
5535   std::vector<Constant*> CV0;
5536   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0x45300000)));
5537   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0x43300000)));
5538   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0)));
5539   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0)));
5540   Constant *C0 = ConstantVector::get(CV0);
5541   SDValue CPIdx0 = DAG.getConstantPool(C0, getPointerTy(), 16);
5542
5543   std::vector<Constant*> CV1;
5544   CV1.push_back(
5545     ConstantFP::get(*Context, APFloat(APInt(64, 0x4530000000000000ULL))));
5546   CV1.push_back(
5547     ConstantFP::get(*Context, APFloat(APInt(64, 0x4330000000000000ULL))));
5548   Constant *C1 = ConstantVector::get(CV1);
5549   SDValue CPIdx1 = DAG.getConstantPool(C1, getPointerTy(), 16);
5550
5551   SDValue XR1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
5552                             DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
5553                                         Op.getOperand(0),
5554                                         DAG.getIntPtrConstant(1)));
5555   SDValue XR2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
5556                             DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
5557                                         Op.getOperand(0),
5558                                         DAG.getIntPtrConstant(0)));
5559   SDValue Unpck1 = getUnpackl(DAG, dl, MVT::v4i32, XR1, XR2);
5560   SDValue CLod0 = DAG.getLoad(MVT::v4i32, dl, DAG.getEntryNode(), CPIdx0,
5561                               PseudoSourceValue::getConstantPool(), 0,
5562                               false, false, 16);
5563   SDValue Unpck2 = getUnpackl(DAG, dl, MVT::v4i32, Unpck1, CLod0);
5564   SDValue XR2F = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2f64, Unpck2);
5565   SDValue CLod1 = DAG.getLoad(MVT::v2f64, dl, CLod0.getValue(1), CPIdx1,
5566                               PseudoSourceValue::getConstantPool(), 0,
5567                               false, false, 16);
5568   SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::v2f64, XR2F, CLod1);
5569
5570   // Add the halves; easiest way is to swap them into another reg first.
5571   int ShufMask[2] = { 1, -1 };
5572   SDValue Shuf = DAG.getVectorShuffle(MVT::v2f64, dl, Sub,
5573                                       DAG.getUNDEF(MVT::v2f64), ShufMask);
5574   SDValue Add = DAG.getNode(ISD::FADD, dl, MVT::v2f64, Shuf, Sub);
5575   return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Add,
5576                      DAG.getIntPtrConstant(0));
5577 }
5578
5579 // LowerUINT_TO_FP_i32 - 32-bit unsigned integer to float expansion.
5580 SDValue X86TargetLowering::LowerUINT_TO_FP_i32(SDValue Op,
5581                                                SelectionDAG &DAG) const {
5582   DebugLoc dl = Op.getDebugLoc();
5583   // FP constant to bias correct the final result.
5584   SDValue Bias = DAG.getConstantFP(BitsToDouble(0x4330000000000000ULL),
5585                                    MVT::f64);
5586
5587   // Load the 32-bit value into an XMM register.
5588   SDValue Load = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
5589                              DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
5590                                          Op.getOperand(0),
5591                                          DAG.getIntPtrConstant(0)));
5592
5593   Load = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
5594                      DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2f64, Load),
5595                      DAG.getIntPtrConstant(0));
5596
5597   // Or the load with the bias.
5598   SDValue Or = DAG.getNode(ISD::OR, dl, MVT::v2i64,
5599                            DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64,
5600                                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
5601                                                    MVT::v2f64, Load)),
5602                            DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64,
5603                                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
5604                                                    MVT::v2f64, Bias)));
5605   Or = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
5606                    DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2f64, Or),
5607                    DAG.getIntPtrConstant(0));
5608
5609   // Subtract the bias.
5610   SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::f64, Or, Bias);
5611
5612   // Handle final rounding.
5613   EVT DestVT = Op.getValueType();
5614
5615   if (DestVT.bitsLT(MVT::f64)) {
5616     return DAG.getNode(ISD::FP_ROUND, dl, DestVT, Sub,
5617                        DAG.getIntPtrConstant(0));
5618   } else if (DestVT.bitsGT(MVT::f64)) {
5619     return DAG.getNode(ISD::FP_EXTEND, dl, DestVT, Sub);
5620   }
5621
5622   // Handle final rounding.
5623   return Sub;
5624 }
5625
5626 SDValue X86TargetLowering::LowerUINT_TO_FP(SDValue Op,
5627                                            SelectionDAG &DAG) const {
5628   SDValue N0 = Op.getOperand(0);
5629   DebugLoc dl = Op.getDebugLoc();
5630
5631   // Now not UINT_TO_FP is legal (it's marked custom), dag combiner won't
5632   // optimize it to a SINT_TO_FP when the sign bit is known zero. Perform
5633   // the optimization here.
5634   if (DAG.SignBitIsZero(N0))
5635     return DAG.getNode(ISD::SINT_TO_FP, dl, Op.getValueType(), N0);
5636
5637   EVT SrcVT = N0.getValueType();
5638   if (SrcVT == MVT::i64) {
5639     // We only handle SSE2 f64 target here; caller can expand the rest.
5640     if (Op.getValueType() != MVT::f64 || !X86ScalarSSEf64)
5641       return SDValue();
5642
5643     return LowerUINT_TO_FP_i64(Op, DAG);
5644   } else if (SrcVT == MVT::i32 && X86ScalarSSEf64) {
5645     return LowerUINT_TO_FP_i32(Op, DAG);
5646   }
5647
5648   assert(SrcVT == MVT::i32 && "Unknown UINT_TO_FP to lower!");
5649
5650   // Make a 64-bit buffer, and use it to build an FILD.
5651   SDValue StackSlot = DAG.CreateStackTemporary(MVT::i64);
5652   SDValue WordOff = DAG.getConstant(4, getPointerTy());
5653   SDValue OffsetSlot = DAG.getNode(ISD::ADD, dl,
5654                                    getPointerTy(), StackSlot, WordOff);
5655   SDValue Store1 = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
5656                                 StackSlot, NULL, 0, false, false, 0);
5657   SDValue Store2 = DAG.getStore(Store1, dl, DAG.getConstant(0, MVT::i32),
5658                                 OffsetSlot, NULL, 0, false, false, 0);
5659   return BuildFILD(Op, MVT::i64, Store2, StackSlot, DAG);
5660 }
5661
5662 std::pair<SDValue,SDValue> X86TargetLowering::
5663 FP_TO_INTHelper(SDValue Op, SelectionDAG &DAG, bool IsSigned) const {
5664   DebugLoc dl = Op.getDebugLoc();
5665
5666   EVT DstTy = Op.getValueType();
5667
5668   if (!IsSigned) {
5669     assert(DstTy == MVT::i32 && "Unexpected FP_TO_UINT");
5670     DstTy = MVT::i64;
5671   }
5672
5673   assert(DstTy.getSimpleVT() <= MVT::i64 &&
5674          DstTy.getSimpleVT() >= MVT::i16 &&
5675          "Unknown FP_TO_SINT to lower!");
5676
5677   // These are really Legal.
5678   if (DstTy == MVT::i32 &&
5679       isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType()))
5680     return std::make_pair(SDValue(), SDValue());
5681   if (Subtarget->is64Bit() &&
5682       DstTy == MVT::i64 &&
5683       isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType()))
5684     return std::make_pair(SDValue(), SDValue());
5685
5686   // We lower FP->sint64 into FISTP64, followed by a load, all to a temporary
5687   // stack slot.
5688   MachineFunction &MF = DAG.getMachineFunction();
5689   unsigned MemSize = DstTy.getSizeInBits()/8;
5690   int SSFI = MF.getFrameInfo()->CreateStackObject(MemSize, MemSize, false);
5691   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
5692
5693   unsigned Opc;
5694   switch (DstTy.getSimpleVT().SimpleTy) {
5695   default: llvm_unreachable("Invalid FP_TO_SINT to lower!");
5696   case MVT::i16: Opc = X86ISD::FP_TO_INT16_IN_MEM; break;
5697   case MVT::i32: Opc = X86ISD::FP_TO_INT32_IN_MEM; break;
5698   case MVT::i64: Opc = X86ISD::FP_TO_INT64_IN_MEM; break;
5699   }
5700
5701   SDValue Chain = DAG.getEntryNode();
5702   SDValue Value = Op.getOperand(0);
5703   if (isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType())) {
5704     assert(DstTy == MVT::i64 && "Invalid FP_TO_SINT to lower!");
5705     Chain = DAG.getStore(Chain, dl, Value, StackSlot,
5706                          PseudoSourceValue::getFixedStack(SSFI), 0,
5707                          false, false, 0);
5708     SDVTList Tys = DAG.getVTList(Op.getOperand(0).getValueType(), MVT::Other);
5709     SDValue Ops[] = {
5710       Chain, StackSlot, DAG.getValueType(Op.getOperand(0).getValueType())
5711     };
5712     Value = DAG.getNode(X86ISD::FLD, dl, Tys, Ops, 3);
5713     Chain = Value.getValue(1);
5714     SSFI = MF.getFrameInfo()->CreateStackObject(MemSize, MemSize, false);
5715     StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
5716   }
5717
5718   // Build the FP_TO_INT*_IN_MEM
5719   SDValue Ops[] = { Chain, Value, StackSlot };
5720   SDValue FIST = DAG.getNode(Opc, dl, MVT::Other, Ops, 3);
5721
5722   return std::make_pair(FIST, StackSlot);
5723 }
5724
5725 SDValue X86TargetLowering::LowerFP_TO_SINT(SDValue Op,
5726                                            SelectionDAG &DAG) const {
5727   if (Op.getValueType().isVector()) {
5728     if (Op.getValueType() == MVT::v2i32 &&
5729         Op.getOperand(0).getValueType() == MVT::v2f64) {
5730       return Op;
5731     }
5732     return SDValue();
5733   }
5734
5735   std::pair<SDValue,SDValue> Vals = FP_TO_INTHelper(Op, DAG, true);
5736   SDValue FIST = Vals.first, StackSlot = Vals.second;
5737   // If FP_TO_INTHelper failed, the node is actually supposed to be Legal.
5738   if (FIST.getNode() == 0) return Op;
5739
5740   // Load the result.
5741   return DAG.getLoad(Op.getValueType(), Op.getDebugLoc(),
5742                      FIST, StackSlot, NULL, 0, false, false, 0);
5743 }
5744
5745 SDValue X86TargetLowering::LowerFP_TO_UINT(SDValue Op,
5746                                            SelectionDAG &DAG) const {
5747   std::pair<SDValue,SDValue> Vals = FP_TO_INTHelper(Op, DAG, false);
5748   SDValue FIST = Vals.first, StackSlot = Vals.second;
5749   assert(FIST.getNode() && "Unexpected failure");
5750
5751   // Load the result.
5752   return DAG.getLoad(Op.getValueType(), Op.getDebugLoc(),
5753                      FIST, StackSlot, NULL, 0, false, false, 0);
5754 }
5755
5756 SDValue X86TargetLowering::LowerFABS(SDValue Op,
5757                                      SelectionDAG &DAG) const {
5758   LLVMContext *Context = DAG.getContext();
5759   DebugLoc dl = Op.getDebugLoc();
5760   EVT VT = Op.getValueType();
5761   EVT EltVT = VT;
5762   if (VT.isVector())
5763     EltVT = VT.getVectorElementType();
5764   std::vector<Constant*> CV;
5765   if (EltVT == MVT::f64) {
5766     Constant *C = ConstantFP::get(*Context, APFloat(APInt(64, ~(1ULL << 63))));
5767     CV.push_back(C);
5768     CV.push_back(C);
5769   } else {
5770     Constant *C = ConstantFP::get(*Context, APFloat(APInt(32, ~(1U << 31))));
5771     CV.push_back(C);
5772     CV.push_back(C);
5773     CV.push_back(C);
5774     CV.push_back(C);
5775   }
5776   Constant *C = ConstantVector::get(CV);
5777   SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
5778   SDValue Mask = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
5779                              PseudoSourceValue::getConstantPool(), 0,
5780                              false, false, 16);
5781   return DAG.getNode(X86ISD::FAND, dl, VT, Op.getOperand(0), Mask);
5782 }
5783
5784 SDValue X86TargetLowering::LowerFNEG(SDValue Op, SelectionDAG &DAG) const {
5785   LLVMContext *Context = DAG.getContext();
5786   DebugLoc dl = Op.getDebugLoc();
5787   EVT VT = Op.getValueType();
5788   EVT EltVT = VT;
5789   if (VT.isVector())
5790     EltVT = VT.getVectorElementType();
5791   std::vector<Constant*> CV;
5792   if (EltVT == MVT::f64) {
5793     Constant *C = ConstantFP::get(*Context, APFloat(APInt(64, 1ULL << 63)));
5794     CV.push_back(C);
5795     CV.push_back(C);
5796   } else {
5797     Constant *C = ConstantFP::get(*Context, APFloat(APInt(32, 1U << 31)));
5798     CV.push_back(C);
5799     CV.push_back(C);
5800     CV.push_back(C);
5801     CV.push_back(C);
5802   }
5803   Constant *C = ConstantVector::get(CV);
5804   SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
5805   SDValue Mask = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
5806                              PseudoSourceValue::getConstantPool(), 0,
5807                              false, false, 16);
5808   if (VT.isVector()) {
5809     return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
5810                        DAG.getNode(ISD::XOR, dl, MVT::v2i64,
5811                     DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64,
5812                                 Op.getOperand(0)),
5813                     DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64, Mask)));
5814   } else {
5815     return DAG.getNode(X86ISD::FXOR, dl, VT, Op.getOperand(0), Mask);
5816   }
5817 }
5818
5819 SDValue X86TargetLowering::LowerFCOPYSIGN(SDValue Op, SelectionDAG &DAG) const {
5820   LLVMContext *Context = DAG.getContext();
5821   SDValue Op0 = Op.getOperand(0);
5822   SDValue Op1 = Op.getOperand(1);
5823   DebugLoc dl = Op.getDebugLoc();
5824   EVT VT = Op.getValueType();
5825   EVT SrcVT = Op1.getValueType();
5826
5827   // If second operand is smaller, extend it first.
5828   if (SrcVT.bitsLT(VT)) {
5829     Op1 = DAG.getNode(ISD::FP_EXTEND, dl, VT, Op1);
5830     SrcVT = VT;
5831   }
5832   // And if it is bigger, shrink it first.
5833   if (SrcVT.bitsGT(VT)) {
5834     Op1 = DAG.getNode(ISD::FP_ROUND, dl, VT, Op1, DAG.getIntPtrConstant(1));
5835     SrcVT = VT;
5836   }
5837
5838   // At this point the operands and the result should have the same
5839   // type, and that won't be f80 since that is not custom lowered.
5840
5841   // First get the sign bit of second operand.
5842   std::vector<Constant*> CV;
5843   if (SrcVT == MVT::f64) {
5844     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, 1ULL << 63))));
5845     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, 0))));
5846   } else {
5847     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 1U << 31))));
5848     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
5849     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
5850     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
5851   }
5852   Constant *C = ConstantVector::get(CV);
5853   SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
5854   SDValue Mask1 = DAG.getLoad(SrcVT, dl, DAG.getEntryNode(), CPIdx,
5855                               PseudoSourceValue::getConstantPool(), 0,
5856                               false, false, 16);
5857   SDValue SignBit = DAG.getNode(X86ISD::FAND, dl, SrcVT, Op1, Mask1);
5858
5859   // Shift sign bit right or left if the two operands have different types.
5860   if (SrcVT.bitsGT(VT)) {
5861     // Op0 is MVT::f32, Op1 is MVT::f64.
5862     SignBit = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2f64, SignBit);
5863     SignBit = DAG.getNode(X86ISD::FSRL, dl, MVT::v2f64, SignBit,
5864                           DAG.getConstant(32, MVT::i32));
5865     SignBit = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v4f32, SignBit);
5866     SignBit = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f32, SignBit,
5867                           DAG.getIntPtrConstant(0));
5868   }
5869
5870   // Clear first operand sign bit.
5871   CV.clear();
5872   if (VT == MVT::f64) {
5873     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, ~(1ULL << 63)))));
5874     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, 0))));
5875   } else {
5876     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, ~(1U << 31)))));
5877     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
5878     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
5879     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
5880   }
5881   C = ConstantVector::get(CV);
5882   CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
5883   SDValue Mask2 = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
5884                               PseudoSourceValue::getConstantPool(), 0,
5885                               false, false, 16);
5886   SDValue Val = DAG.getNode(X86ISD::FAND, dl, VT, Op0, Mask2);
5887
5888   // Or the value with the sign bit.
5889   return DAG.getNode(X86ISD::FOR, dl, VT, Val, SignBit);
5890 }
5891
5892 /// Emit nodes that will be selected as "test Op0,Op0", or something
5893 /// equivalent.
5894 SDValue X86TargetLowering::EmitTest(SDValue Op, unsigned X86CC,
5895                                     SelectionDAG &DAG) const {
5896   DebugLoc dl = Op.getDebugLoc();
5897
5898   // CF and OF aren't always set the way we want. Determine which
5899   // of these we need.
5900   bool NeedCF = false;
5901   bool NeedOF = false;
5902   switch (X86CC) {
5903   case X86::COND_A: case X86::COND_AE:
5904   case X86::COND_B: case X86::COND_BE:
5905     NeedCF = true;
5906     break;
5907   case X86::COND_G: case X86::COND_GE:
5908   case X86::COND_L: case X86::COND_LE:
5909   case X86::COND_O: case X86::COND_NO:
5910     NeedOF = true;
5911     break;
5912   default: break;
5913   }
5914
5915   // See if we can use the EFLAGS value from the operand instead of
5916   // doing a separate TEST. TEST always sets OF and CF to 0, so unless
5917   // we prove that the arithmetic won't overflow, we can't use OF or CF.
5918   if (Op.getResNo() == 0 && !NeedOF && !NeedCF) {
5919     unsigned Opcode = 0;
5920     unsigned NumOperands = 0;
5921     switch (Op.getNode()->getOpcode()) {
5922     case ISD::ADD:
5923       // Due to an isel shortcoming, be conservative if this add is likely to
5924       // be selected as part of a load-modify-store instruction. When the root
5925       // node in a match is a store, isel doesn't know how to remap non-chain
5926       // non-flag uses of other nodes in the match, such as the ADD in this
5927       // case. This leads to the ADD being left around and reselected, with
5928       // the result being two adds in the output.
5929       for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
5930            UE = Op.getNode()->use_end(); UI != UE; ++UI)
5931         if (UI->getOpcode() == ISD::STORE)
5932           goto default_case;
5933       if (ConstantSDNode *C =
5934             dyn_cast<ConstantSDNode>(Op.getNode()->getOperand(1))) {
5935         // An add of one will be selected as an INC.
5936         if (C->getAPIntValue() == 1) {
5937           Opcode = X86ISD::INC;
5938           NumOperands = 1;
5939           break;
5940         }
5941         // An add of negative one (subtract of one) will be selected as a DEC.
5942         if (C->getAPIntValue().isAllOnesValue()) {
5943           Opcode = X86ISD::DEC;
5944           NumOperands = 1;
5945           break;
5946         }
5947       }
5948       // Otherwise use a regular EFLAGS-setting add.
5949       Opcode = X86ISD::ADD;
5950       NumOperands = 2;
5951       break;
5952     case ISD::AND: {
5953       // If the primary and result isn't used, don't bother using X86ISD::AND,
5954       // because a TEST instruction will be better.
5955       bool NonFlagUse = false;
5956       for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
5957              UE = Op.getNode()->use_end(); UI != UE; ++UI) {
5958         SDNode *User = *UI;
5959         unsigned UOpNo = UI.getOperandNo();
5960         if (User->getOpcode() == ISD::TRUNCATE && User->hasOneUse()) {
5961           // Look pass truncate.
5962           UOpNo = User->use_begin().getOperandNo();
5963           User = *User->use_begin();
5964         }
5965         if (User->getOpcode() != ISD::BRCOND &&
5966             User->getOpcode() != ISD::SETCC &&
5967             (User->getOpcode() != ISD::SELECT || UOpNo != 0)) {
5968           NonFlagUse = true;
5969           break;
5970         }
5971       }
5972       if (!NonFlagUse)
5973         break;
5974     }
5975     // FALL THROUGH
5976     case ISD::SUB:
5977     case ISD::OR:
5978     case ISD::XOR:
5979       // Due to the ISEL shortcoming noted above, be conservative if this op is
5980       // likely to be selected as part of a load-modify-store instruction.
5981       for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
5982            UE = Op.getNode()->use_end(); UI != UE; ++UI)
5983         if (UI->getOpcode() == ISD::STORE)
5984           goto default_case;
5985       // Otherwise use a regular EFLAGS-setting instruction.
5986       switch (Op.getNode()->getOpcode()) {
5987       case ISD::SUB: Opcode = X86ISD::SUB; break;
5988       case ISD::OR:  Opcode = X86ISD::OR;  break;
5989       case ISD::XOR: Opcode = X86ISD::XOR; break;
5990       case ISD::AND: Opcode = X86ISD::AND; break;
5991       default: llvm_unreachable("unexpected operator!");
5992       }
5993       NumOperands = 2;
5994       break;
5995     case X86ISD::ADD:
5996     case X86ISD::SUB:
5997     case X86ISD::INC:
5998     case X86ISD::DEC:
5999     case X86ISD::OR:
6000     case X86ISD::XOR:
6001     case X86ISD::AND:
6002       return SDValue(Op.getNode(), 1);
6003     default:
6004     default_case:
6005       break;
6006     }
6007     if (Opcode != 0) {
6008       SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::i32);
6009       SmallVector<SDValue, 4> Ops;
6010       for (unsigned i = 0; i != NumOperands; ++i)
6011         Ops.push_back(Op.getOperand(i));
6012       SDValue New = DAG.getNode(Opcode, dl, VTs, &Ops[0], NumOperands);
6013       DAG.ReplaceAllUsesWith(Op, New);
6014       return SDValue(New.getNode(), 1);
6015     }
6016   }
6017
6018   // Otherwise just emit a CMP with 0, which is the TEST pattern.
6019   if (Promote16Bit && Op.getValueType() == MVT::i16)
6020     Op = DAG.getNode(ISD::ANY_EXTEND, Op.getDebugLoc(), MVT::i32, Op);
6021   return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op,
6022                      DAG.getConstant(0, Op.getValueType()));
6023 }
6024
6025 /// Emit nodes that will be selected as "cmp Op0,Op1", or something
6026 /// equivalent.
6027 SDValue X86TargetLowering::EmitCmp(SDValue Op0, SDValue Op1, unsigned X86CC,
6028                                    SelectionDAG &DAG) const {
6029   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op1))
6030     if (C->getAPIntValue() == 0)
6031       return EmitTest(Op0, X86CC, DAG);
6032
6033   DebugLoc dl = Op0.getDebugLoc();
6034   if (Promote16Bit && Op0.getValueType() == MVT::i16) {
6035     Op0 = DAG.getNode(ISD::ANY_EXTEND, Op0.getDebugLoc(), MVT::i32, Op0);
6036     Op1 = DAG.getNode(ISD::ANY_EXTEND, Op1.getDebugLoc(), MVT::i32, Op1);
6037   }
6038   return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op0, Op1);
6039 }
6040
6041 /// LowerToBT - Result of 'and' is compared against zero. Turn it into a BT node
6042 /// if it's possible.
6043 static SDValue LowerToBT(SDValue And, ISD::CondCode CC,
6044                          DebugLoc dl, SelectionDAG &DAG) {
6045   SDValue Op0 = And.getOperand(0);
6046   SDValue Op1 = And.getOperand(1);
6047   if (Op0.getOpcode() == ISD::TRUNCATE)
6048     Op0 = Op0.getOperand(0);
6049   if (Op1.getOpcode() == ISD::TRUNCATE)
6050     Op1 = Op1.getOperand(0);
6051
6052   SDValue LHS, RHS;
6053   if (Op1.getOpcode() == ISD::SHL) {
6054     if (ConstantSDNode *And10C = dyn_cast<ConstantSDNode>(Op1.getOperand(0)))
6055       if (And10C->getZExtValue() == 1) {
6056         LHS = Op0;
6057         RHS = Op1.getOperand(1);
6058       }
6059   } else if (Op0.getOpcode() == ISD::SHL) {
6060     if (ConstantSDNode *And00C = dyn_cast<ConstantSDNode>(Op0.getOperand(0)))
6061       if (And00C->getZExtValue() == 1) {
6062         LHS = Op1;
6063         RHS = Op0.getOperand(1);
6064       }
6065   } else if (Op1.getOpcode() == ISD::Constant) {
6066     ConstantSDNode *AndRHS = cast<ConstantSDNode>(Op1);
6067     SDValue AndLHS = Op0;
6068     if (AndRHS->getZExtValue() == 1 && AndLHS.getOpcode() == ISD::SRL) {
6069       LHS = AndLHS.getOperand(0);
6070       RHS = AndLHS.getOperand(1);
6071     }
6072   }
6073
6074   if (LHS.getNode()) {
6075     // If LHS is i8, promote it to i32 with any_extend.  There is no i8 BT
6076     // instruction.  Since the shift amount is in-range-or-undefined, we know
6077     // that doing a bittest on the i32 value is ok.  We extend to i32 because
6078     // the encoding for the i16 version is larger than the i32 version.
6079     // Also promote i16 to i32 for performance / code size reason.
6080     if (LHS.getValueType() == MVT::i8 ||
6081         (Promote16Bit && LHS.getValueType() == MVT::i16))
6082       LHS = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, LHS);
6083
6084     // If the operand types disagree, extend the shift amount to match.  Since
6085     // BT ignores high bits (like shifts) we can use anyextend.
6086     if (LHS.getValueType() != RHS.getValueType())
6087       RHS = DAG.getNode(ISD::ANY_EXTEND, dl, LHS.getValueType(), RHS);
6088
6089     SDValue BT = DAG.getNode(X86ISD::BT, dl, MVT::i32, LHS, RHS);
6090     unsigned Cond = CC == ISD::SETEQ ? X86::COND_AE : X86::COND_B;
6091     return DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
6092                        DAG.getConstant(Cond, MVT::i8), BT);
6093   }
6094
6095   return SDValue();
6096 }
6097
6098 SDValue X86TargetLowering::LowerSETCC(SDValue Op, SelectionDAG &DAG) const {
6099   assert(Op.getValueType() == MVT::i8 && "SetCC type must be 8-bit integer");
6100   SDValue Op0 = Op.getOperand(0);
6101   SDValue Op1 = Op.getOperand(1);
6102   DebugLoc dl = Op.getDebugLoc();
6103   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
6104
6105   // Optimize to BT if possible.
6106   // Lower (X & (1 << N)) == 0 to BT(X, N).
6107   // Lower ((X >>u N) & 1) != 0 to BT(X, N).
6108   // Lower ((X >>s N) & 1) != 0 to BT(X, N).
6109   if (Op0.getOpcode() == ISD::AND &&
6110       Op0.hasOneUse() &&
6111       Op1.getOpcode() == ISD::Constant &&
6112       cast<ConstantSDNode>(Op1)->getZExtValue() == 0 &&
6113       (CC == ISD::SETEQ || CC == ISD::SETNE)) {
6114     SDValue NewSetCC = LowerToBT(Op0, CC, dl, DAG);
6115     if (NewSetCC.getNode())
6116       return NewSetCC;
6117   }
6118
6119   // Look for "(setcc) == / != 1" to avoid unncessary setcc.
6120   if (Op0.getOpcode() == X86ISD::SETCC &&
6121       Op1.getOpcode() == ISD::Constant &&
6122       (cast<ConstantSDNode>(Op1)->getZExtValue() == 1 ||
6123        cast<ConstantSDNode>(Op1)->isNullValue()) &&
6124       (CC == ISD::SETEQ || CC == ISD::SETNE)) {
6125     X86::CondCode CCode = (X86::CondCode)Op0.getConstantOperandVal(0);
6126     bool Invert = (CC == ISD::SETNE) ^
6127       cast<ConstantSDNode>(Op1)->isNullValue();
6128     if (Invert)
6129       CCode = X86::GetOppositeBranchCondition(CCode);
6130     return DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
6131                        DAG.getConstant(CCode, MVT::i8), Op0.getOperand(1));
6132   }
6133
6134   bool isFP = Op1.getValueType().isFloatingPoint();
6135   unsigned X86CC = TranslateX86CC(CC, isFP, Op0, Op1, DAG);
6136   if (X86CC == X86::COND_INVALID)
6137     return SDValue();
6138
6139   SDValue Cond = EmitCmp(Op0, Op1, X86CC, DAG);
6140
6141   // Use sbb x, x to materialize carry bit into a GPR.
6142   if (X86CC == X86::COND_B)
6143     return DAG.getNode(ISD::AND, dl, MVT::i8,
6144                        DAG.getNode(X86ISD::SETCC_CARRY, dl, MVT::i8,
6145                                    DAG.getConstant(X86CC, MVT::i8), Cond),
6146                        DAG.getConstant(1, MVT::i8));
6147
6148   return DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
6149                      DAG.getConstant(X86CC, MVT::i8), Cond);
6150 }
6151
6152 SDValue X86TargetLowering::LowerVSETCC(SDValue Op, SelectionDAG &DAG) const {
6153   SDValue Cond;
6154   SDValue Op0 = Op.getOperand(0);
6155   SDValue Op1 = Op.getOperand(1);
6156   SDValue CC = Op.getOperand(2);
6157   EVT VT = Op.getValueType();
6158   ISD::CondCode SetCCOpcode = cast<CondCodeSDNode>(CC)->get();
6159   bool isFP = Op.getOperand(1).getValueType().isFloatingPoint();
6160   DebugLoc dl = Op.getDebugLoc();
6161
6162   if (isFP) {
6163     unsigned SSECC = 8;
6164     EVT VT0 = Op0.getValueType();
6165     assert(VT0 == MVT::v4f32 || VT0 == MVT::v2f64);
6166     unsigned Opc = VT0 == MVT::v4f32 ? X86ISD::CMPPS : X86ISD::CMPPD;
6167     bool Swap = false;
6168
6169     switch (SetCCOpcode) {
6170     default: break;
6171     case ISD::SETOEQ:
6172     case ISD::SETEQ:  SSECC = 0; break;
6173     case ISD::SETOGT:
6174     case ISD::SETGT: Swap = true; // Fallthrough
6175     case ISD::SETLT:
6176     case ISD::SETOLT: SSECC = 1; break;
6177     case ISD::SETOGE:
6178     case ISD::SETGE: Swap = true; // Fallthrough
6179     case ISD::SETLE:
6180     case ISD::SETOLE: SSECC = 2; break;
6181     case ISD::SETUO:  SSECC = 3; break;
6182     case ISD::SETUNE:
6183     case ISD::SETNE:  SSECC = 4; break;
6184     case ISD::SETULE: Swap = true;
6185     case ISD::SETUGE: SSECC = 5; break;
6186     case ISD::SETULT: Swap = true;
6187     case ISD::SETUGT: SSECC = 6; break;
6188     case ISD::SETO:   SSECC = 7; break;
6189     }
6190     if (Swap)
6191       std::swap(Op0, Op1);
6192
6193     // In the two special cases we can't handle, emit two comparisons.
6194     if (SSECC == 8) {
6195       if (SetCCOpcode == ISD::SETUEQ) {
6196         SDValue UNORD, EQ;
6197         UNORD = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(3, MVT::i8));
6198         EQ = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(0, MVT::i8));
6199         return DAG.getNode(ISD::OR, dl, VT, UNORD, EQ);
6200       }
6201       else if (SetCCOpcode == ISD::SETONE) {
6202         SDValue ORD, NEQ;
6203         ORD = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(7, MVT::i8));
6204         NEQ = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(4, MVT::i8));
6205         return DAG.getNode(ISD::AND, dl, VT, ORD, NEQ);
6206       }
6207       llvm_unreachable("Illegal FP comparison");
6208     }
6209     // Handle all other FP comparisons here.
6210     return DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(SSECC, MVT::i8));
6211   }
6212
6213   // We are handling one of the integer comparisons here.  Since SSE only has
6214   // GT and EQ comparisons for integer, swapping operands and multiple
6215   // operations may be required for some comparisons.
6216   unsigned Opc = 0, EQOpc = 0, GTOpc = 0;
6217   bool Swap = false, Invert = false, FlipSigns = false;
6218
6219   switch (VT.getSimpleVT().SimpleTy) {
6220   default: break;
6221   case MVT::v8i8:
6222   case MVT::v16i8: EQOpc = X86ISD::PCMPEQB; GTOpc = X86ISD::PCMPGTB; break;
6223   case MVT::v4i16:
6224   case MVT::v8i16: EQOpc = X86ISD::PCMPEQW; GTOpc = X86ISD::PCMPGTW; break;
6225   case MVT::v2i32:
6226   case MVT::v4i32: EQOpc = X86ISD::PCMPEQD; GTOpc = X86ISD::PCMPGTD; break;
6227   case MVT::v2i64: EQOpc = X86ISD::PCMPEQQ; GTOpc = X86ISD::PCMPGTQ; break;
6228   }
6229
6230   switch (SetCCOpcode) {
6231   default: break;
6232   case ISD::SETNE:  Invert = true;
6233   case ISD::SETEQ:  Opc = EQOpc; break;
6234   case ISD::SETLT:  Swap = true;
6235   case ISD::SETGT:  Opc = GTOpc; break;
6236   case ISD::SETGE:  Swap = true;
6237   case ISD::SETLE:  Opc = GTOpc; Invert = true; break;
6238   case ISD::SETULT: Swap = true;
6239   case ISD::SETUGT: Opc = GTOpc; FlipSigns = true; break;
6240   case ISD::SETUGE: Swap = true;
6241   case ISD::SETULE: Opc = GTOpc; FlipSigns = true; Invert = true; break;
6242   }
6243   if (Swap)
6244     std::swap(Op0, Op1);
6245
6246   // Since SSE has no unsigned integer comparisons, we need to flip  the sign
6247   // bits of the inputs before performing those operations.
6248   if (FlipSigns) {
6249     EVT EltVT = VT.getVectorElementType();
6250     SDValue SignBit = DAG.getConstant(APInt::getSignBit(EltVT.getSizeInBits()),
6251                                       EltVT);
6252     std::vector<SDValue> SignBits(VT.getVectorNumElements(), SignBit);
6253     SDValue SignVec = DAG.getNode(ISD::BUILD_VECTOR, dl, VT, &SignBits[0],
6254                                     SignBits.size());
6255     Op0 = DAG.getNode(ISD::XOR, dl, VT, Op0, SignVec);
6256     Op1 = DAG.getNode(ISD::XOR, dl, VT, Op1, SignVec);
6257   }
6258
6259   SDValue Result = DAG.getNode(Opc, dl, VT, Op0, Op1);
6260
6261   // If the logical-not of the result is required, perform that now.
6262   if (Invert)
6263     Result = DAG.getNOT(dl, Result, VT);
6264
6265   return Result;
6266 }
6267
6268 // isX86LogicalCmp - Return true if opcode is a X86 logical comparison.
6269 static bool isX86LogicalCmp(SDValue Op) {
6270   unsigned Opc = Op.getNode()->getOpcode();
6271   if (Opc == X86ISD::CMP || Opc == X86ISD::COMI || Opc == X86ISD::UCOMI)
6272     return true;
6273   if (Op.getResNo() == 1 &&
6274       (Opc == X86ISD::ADD ||
6275        Opc == X86ISD::SUB ||
6276        Opc == X86ISD::SMUL ||
6277        Opc == X86ISD::UMUL ||
6278        Opc == X86ISD::INC ||
6279        Opc == X86ISD::DEC ||
6280        Opc == X86ISD::OR ||
6281        Opc == X86ISD::XOR ||
6282        Opc == X86ISD::AND))
6283     return true;
6284
6285   return false;
6286 }
6287
6288 SDValue X86TargetLowering::LowerSELECT(SDValue Op, SelectionDAG &DAG) const {
6289   bool addTest = true;
6290   SDValue Cond  = Op.getOperand(0);
6291   DebugLoc dl = Op.getDebugLoc();
6292   SDValue CC;
6293
6294   if (Cond.getOpcode() == ISD::SETCC) {
6295     SDValue NewCond = LowerSETCC(Cond, DAG);
6296     if (NewCond.getNode())
6297       Cond = NewCond;
6298   }
6299
6300   // (select (x == 0), -1, 0) -> (sign_bit (x - 1))
6301   SDValue Op1 = Op.getOperand(1);
6302   SDValue Op2 = Op.getOperand(2);
6303   if (Cond.getOpcode() == X86ISD::SETCC &&
6304       cast<ConstantSDNode>(Cond.getOperand(0))->getZExtValue() == X86::COND_E) {
6305     SDValue Cmp = Cond.getOperand(1);
6306     if (Cmp.getOpcode() == X86ISD::CMP) {
6307       ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(Op1);
6308       ConstantSDNode *N2C = dyn_cast<ConstantSDNode>(Op2);
6309       ConstantSDNode *RHSC =
6310         dyn_cast<ConstantSDNode>(Cmp.getOperand(1).getNode());
6311       if (N1C && N1C->isAllOnesValue() &&
6312           N2C && N2C->isNullValue() &&
6313           RHSC && RHSC->isNullValue()) {
6314         SDValue CmpOp0 = Cmp.getOperand(0);
6315         Cmp = DAG.getNode(X86ISD::CMP, dl, MVT::i32,
6316                           CmpOp0, DAG.getConstant(1, CmpOp0.getValueType()));
6317         return DAG.getNode(X86ISD::SETCC_CARRY, dl, Op.getValueType(),
6318                            DAG.getConstant(X86::COND_B, MVT::i8), Cmp);
6319       }
6320     }
6321   }
6322
6323   // Look pass (and (setcc_carry (cmp ...)), 1).
6324   if (Cond.getOpcode() == ISD::AND &&
6325       Cond.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY) {
6326     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Cond.getOperand(1));
6327     if (C && C->getAPIntValue() == 1)
6328       Cond = Cond.getOperand(0);
6329   }
6330
6331   // If condition flag is set by a X86ISD::CMP, then use it as the condition
6332   // setting operand in place of the X86ISD::SETCC.
6333   if (Cond.getOpcode() == X86ISD::SETCC ||
6334       Cond.getOpcode() == X86ISD::SETCC_CARRY) {
6335     CC = Cond.getOperand(0);
6336
6337     SDValue Cmp = Cond.getOperand(1);
6338     unsigned Opc = Cmp.getOpcode();
6339     EVT VT = Op.getValueType();
6340
6341     bool IllegalFPCMov = false;
6342     if (VT.isFloatingPoint() && !VT.isVector() &&
6343         !isScalarFPTypeInSSEReg(VT))  // FPStack?
6344       IllegalFPCMov = !hasFPCMov(cast<ConstantSDNode>(CC)->getSExtValue());
6345
6346     if ((isX86LogicalCmp(Cmp) && !IllegalFPCMov) ||
6347         Opc == X86ISD::BT) { // FIXME
6348       Cond = Cmp;
6349       addTest = false;
6350     }
6351   }
6352
6353   if (addTest) {
6354     // Look pass the truncate.
6355     if (Cond.getOpcode() == ISD::TRUNCATE)
6356       Cond = Cond.getOperand(0);
6357
6358     // We know the result of AND is compared against zero. Try to match
6359     // it to BT.
6360     if (Cond.getOpcode() == ISD::AND && Cond.hasOneUse()) {
6361       SDValue NewSetCC = LowerToBT(Cond, ISD::SETNE, dl, DAG);
6362       if (NewSetCC.getNode()) {
6363         CC = NewSetCC.getOperand(0);
6364         Cond = NewSetCC.getOperand(1);
6365         addTest = false;
6366       }
6367     }
6368   }
6369
6370   if (addTest) {
6371     CC = DAG.getConstant(X86::COND_NE, MVT::i8);
6372     Cond = EmitTest(Cond, X86::COND_NE, DAG);
6373   }
6374
6375   // X86ISD::CMOV means set the result (which is operand 1) to the RHS if
6376   // condition is true.
6377   SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::Flag);
6378   SDValue Ops[] = { Op2, Op1, CC, Cond };
6379   return DAG.getNode(X86ISD::CMOV, dl, VTs, Ops, array_lengthof(Ops));
6380 }
6381
6382 // isAndOrOfSingleUseSetCCs - Return true if node is an ISD::AND or
6383 // ISD::OR of two X86ISD::SETCC nodes each of which has no other use apart
6384 // from the AND / OR.
6385 static bool isAndOrOfSetCCs(SDValue Op, unsigned &Opc) {
6386   Opc = Op.getOpcode();
6387   if (Opc != ISD::OR && Opc != ISD::AND)
6388     return false;
6389   return (Op.getOperand(0).getOpcode() == X86ISD::SETCC &&
6390           Op.getOperand(0).hasOneUse() &&
6391           Op.getOperand(1).getOpcode() == X86ISD::SETCC &&
6392           Op.getOperand(1).hasOneUse());
6393 }
6394
6395 // isXor1OfSetCC - Return true if node is an ISD::XOR of a X86ISD::SETCC and
6396 // 1 and that the SETCC node has a single use.
6397 static bool isXor1OfSetCC(SDValue Op) {
6398   if (Op.getOpcode() != ISD::XOR)
6399     return false;
6400   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(Op.getOperand(1));
6401   if (N1C && N1C->getAPIntValue() == 1) {
6402     return Op.getOperand(0).getOpcode() == X86ISD::SETCC &&
6403       Op.getOperand(0).hasOneUse();
6404   }
6405   return false;
6406 }
6407
6408 SDValue X86TargetLowering::LowerBRCOND(SDValue Op, SelectionDAG &DAG) const {
6409   bool addTest = true;
6410   SDValue Chain = Op.getOperand(0);
6411   SDValue Cond  = Op.getOperand(1);
6412   SDValue Dest  = Op.getOperand(2);
6413   DebugLoc dl = Op.getDebugLoc();
6414   SDValue CC;
6415
6416   if (Cond.getOpcode() == ISD::SETCC) {
6417     SDValue NewCond = LowerSETCC(Cond, DAG);
6418     if (NewCond.getNode())
6419       Cond = NewCond;
6420   }
6421 #if 0
6422   // FIXME: LowerXALUO doesn't handle these!!
6423   else if (Cond.getOpcode() == X86ISD::ADD  ||
6424            Cond.getOpcode() == X86ISD::SUB  ||
6425            Cond.getOpcode() == X86ISD::SMUL ||
6426            Cond.getOpcode() == X86ISD::UMUL)
6427     Cond = LowerXALUO(Cond, DAG);
6428 #endif
6429
6430   // Look pass (and (setcc_carry (cmp ...)), 1).
6431   if (Cond.getOpcode() == ISD::AND &&
6432       Cond.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY) {
6433     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Cond.getOperand(1));
6434     if (C && C->getAPIntValue() == 1)
6435       Cond = Cond.getOperand(0);
6436   }
6437
6438   // If condition flag is set by a X86ISD::CMP, then use it as the condition
6439   // setting operand in place of the X86ISD::SETCC.
6440   if (Cond.getOpcode() == X86ISD::SETCC ||
6441       Cond.getOpcode() == X86ISD::SETCC_CARRY) {
6442     CC = Cond.getOperand(0);
6443
6444     SDValue Cmp = Cond.getOperand(1);
6445     unsigned Opc = Cmp.getOpcode();
6446     // FIXME: WHY THE SPECIAL CASING OF LogicalCmp??
6447     if (isX86LogicalCmp(Cmp) || Opc == X86ISD::BT) {
6448       Cond = Cmp;
6449       addTest = false;
6450     } else {
6451       switch (cast<ConstantSDNode>(CC)->getZExtValue()) {
6452       default: break;
6453       case X86::COND_O:
6454       case X86::COND_B:
6455         // These can only come from an arithmetic instruction with overflow,
6456         // e.g. SADDO, UADDO.
6457         Cond = Cond.getNode()->getOperand(1);
6458         addTest = false;
6459         break;
6460       }
6461     }
6462   } else {
6463     unsigned CondOpc;
6464     if (Cond.hasOneUse() && isAndOrOfSetCCs(Cond, CondOpc)) {
6465       SDValue Cmp = Cond.getOperand(0).getOperand(1);
6466       if (CondOpc == ISD::OR) {
6467         // Also, recognize the pattern generated by an FCMP_UNE. We can emit
6468         // two branches instead of an explicit OR instruction with a
6469         // separate test.
6470         if (Cmp == Cond.getOperand(1).getOperand(1) &&
6471             isX86LogicalCmp(Cmp)) {
6472           CC = Cond.getOperand(0).getOperand(0);
6473           Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
6474                               Chain, Dest, CC, Cmp);
6475           CC = Cond.getOperand(1).getOperand(0);
6476           Cond = Cmp;
6477           addTest = false;
6478         }
6479       } else { // ISD::AND
6480         // Also, recognize the pattern generated by an FCMP_OEQ. We can emit
6481         // two branches instead of an explicit AND instruction with a
6482         // separate test. However, we only do this if this block doesn't
6483         // have a fall-through edge, because this requires an explicit
6484         // jmp when the condition is false.
6485         if (Cmp == Cond.getOperand(1).getOperand(1) &&
6486             isX86LogicalCmp(Cmp) &&
6487             Op.getNode()->hasOneUse()) {
6488           X86::CondCode CCode =
6489             (X86::CondCode)Cond.getOperand(0).getConstantOperandVal(0);
6490           CCode = X86::GetOppositeBranchCondition(CCode);
6491           CC = DAG.getConstant(CCode, MVT::i8);
6492           SDValue User = SDValue(*Op.getNode()->use_begin(), 0);
6493           // Look for an unconditional branch following this conditional branch.
6494           // We need this because we need to reverse the successors in order
6495           // to implement FCMP_OEQ.
6496           if (User.getOpcode() == ISD::BR) {
6497             SDValue FalseBB = User.getOperand(1);
6498             SDValue NewBR =
6499               DAG.UpdateNodeOperands(User, User.getOperand(0), Dest);
6500             assert(NewBR == User);
6501             Dest = FalseBB;
6502
6503             Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
6504                                 Chain, Dest, CC, Cmp);
6505             X86::CondCode CCode =
6506               (X86::CondCode)Cond.getOperand(1).getConstantOperandVal(0);
6507             CCode = X86::GetOppositeBranchCondition(CCode);
6508             CC = DAG.getConstant(CCode, MVT::i8);
6509             Cond = Cmp;
6510             addTest = false;
6511           }
6512         }
6513       }
6514     } else if (Cond.hasOneUse() && isXor1OfSetCC(Cond)) {
6515       // Recognize for xorb (setcc), 1 patterns. The xor inverts the condition.
6516       // It should be transformed during dag combiner except when the condition
6517       // is set by a arithmetics with overflow node.
6518       X86::CondCode CCode =
6519         (X86::CondCode)Cond.getOperand(0).getConstantOperandVal(0);
6520       CCode = X86::GetOppositeBranchCondition(CCode);
6521       CC = DAG.getConstant(CCode, MVT::i8);
6522       Cond = Cond.getOperand(0).getOperand(1);
6523       addTest = false;
6524     }
6525   }
6526
6527   if (addTest) {
6528     // Look pass the truncate.
6529     if (Cond.getOpcode() == ISD::TRUNCATE)
6530       Cond = Cond.getOperand(0);
6531
6532     // We know the result of AND is compared against zero. Try to match
6533     // it to BT.
6534     if (Cond.getOpcode() == ISD::AND && Cond.hasOneUse()) {
6535       SDValue NewSetCC = LowerToBT(Cond, ISD::SETNE, dl, DAG);
6536       if (NewSetCC.getNode()) {
6537         CC = NewSetCC.getOperand(0);
6538         Cond = NewSetCC.getOperand(1);
6539         addTest = false;
6540       }
6541     }
6542   }
6543
6544   if (addTest) {
6545     CC = DAG.getConstant(X86::COND_NE, MVT::i8);
6546     Cond = EmitTest(Cond, X86::COND_NE, DAG);
6547   }
6548   return DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
6549                      Chain, Dest, CC, Cond);
6550 }
6551
6552
6553 // Lower dynamic stack allocation to _alloca call for Cygwin/Mingw targets.
6554 // Calls to _alloca is needed to probe the stack when allocating more than 4k
6555 // bytes in one go. Touching the stack at 4K increments is necessary to ensure
6556 // that the guard pages used by the OS virtual memory manager are allocated in
6557 // correct sequence.
6558 SDValue
6559 X86TargetLowering::LowerDYNAMIC_STACKALLOC(SDValue Op,
6560                                            SelectionDAG &DAG) const {
6561   assert(Subtarget->isTargetCygMing() &&
6562          "This should be used only on Cygwin/Mingw targets");
6563   DebugLoc dl = Op.getDebugLoc();
6564
6565   // Get the inputs.
6566   SDValue Chain = Op.getOperand(0);
6567   SDValue Size  = Op.getOperand(1);
6568   // FIXME: Ensure alignment here
6569
6570   SDValue Flag;
6571
6572   EVT IntPtr = getPointerTy();
6573   EVT SPTy = Subtarget->is64Bit() ? MVT::i64 : MVT::i32;
6574
6575   Chain = DAG.getCopyToReg(Chain, dl, X86::EAX, Size, Flag);
6576   Flag = Chain.getValue(1);
6577
6578   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
6579
6580   Chain = DAG.getNode(X86ISD::MINGW_ALLOCA, dl, NodeTys, Chain, Flag);
6581   Flag = Chain.getValue(1);
6582
6583   Chain = DAG.getCopyFromReg(Chain, dl, X86StackPtr, SPTy).getValue(1);
6584
6585   SDValue Ops1[2] = { Chain.getValue(0), Chain };
6586   return DAG.getMergeValues(Ops1, 2, dl);
6587 }
6588
6589 SDValue
6590 X86TargetLowering::EmitTargetCodeForMemset(SelectionDAG &DAG, DebugLoc dl,
6591                                            SDValue Chain,
6592                                            SDValue Dst, SDValue Src,
6593                                            SDValue Size, unsigned Align,
6594                                            bool isVolatile,
6595                                            const Value *DstSV,
6596                                            uint64_t DstSVOff) const {
6597   ConstantSDNode *ConstantSize = dyn_cast<ConstantSDNode>(Size);
6598
6599   // If not DWORD aligned or size is more than the threshold, call the library.
6600   // The libc version is likely to be faster for these cases. It can use the
6601   // address value and run time information about the CPU.
6602   if ((Align & 3) != 0 ||
6603       !ConstantSize ||
6604       ConstantSize->getZExtValue() >
6605         getSubtarget()->getMaxInlineSizeThreshold()) {
6606     SDValue InFlag(0, 0);
6607
6608     // Check to see if there is a specialized entry-point for memory zeroing.
6609     ConstantSDNode *V = dyn_cast<ConstantSDNode>(Src);
6610
6611     if (const char *bzeroEntry =  V &&
6612         V->isNullValue() ? Subtarget->getBZeroEntry() : 0) {
6613       EVT IntPtr = getPointerTy();
6614       const Type *IntPtrTy = TD->getIntPtrType(*DAG.getContext());
6615       TargetLowering::ArgListTy Args;
6616       TargetLowering::ArgListEntry Entry;
6617       Entry.Node = Dst;
6618       Entry.Ty = IntPtrTy;
6619       Args.push_back(Entry);
6620       Entry.Node = Size;
6621       Args.push_back(Entry);
6622       std::pair<SDValue,SDValue> CallResult =
6623         LowerCallTo(Chain, Type::getVoidTy(*DAG.getContext()),
6624                     false, false, false, false,
6625                     0, CallingConv::C, false, /*isReturnValueUsed=*/false,
6626                     DAG.getExternalSymbol(bzeroEntry, IntPtr), Args, DAG, dl);
6627       return CallResult.second;
6628     }
6629
6630     // Otherwise have the target-independent code call memset.
6631     return SDValue();
6632   }
6633
6634   uint64_t SizeVal = ConstantSize->getZExtValue();
6635   SDValue InFlag(0, 0);
6636   EVT AVT;
6637   SDValue Count;
6638   ConstantSDNode *ValC = dyn_cast<ConstantSDNode>(Src);
6639   unsigned BytesLeft = 0;
6640   bool TwoRepStos = false;
6641   if (ValC) {
6642     unsigned ValReg;
6643     uint64_t Val = ValC->getZExtValue() & 255;
6644
6645     // If the value is a constant, then we can potentially use larger sets.
6646     switch (Align & 3) {
6647     case 2:   // WORD aligned
6648       AVT = MVT::i16;
6649       ValReg = X86::AX;
6650       Val = (Val << 8) | Val;
6651       break;
6652     case 0:  // DWORD aligned
6653       AVT = MVT::i32;
6654       ValReg = X86::EAX;
6655       Val = (Val << 8)  | Val;
6656       Val = (Val << 16) | Val;
6657       if (Subtarget->is64Bit() && ((Align & 0x7) == 0)) {  // QWORD aligned
6658         AVT = MVT::i64;
6659         ValReg = X86::RAX;
6660         Val = (Val << 32) | Val;
6661       }
6662       break;
6663     default:  // Byte aligned
6664       AVT = MVT::i8;
6665       ValReg = X86::AL;
6666       Count = DAG.getIntPtrConstant(SizeVal);
6667       break;
6668     }
6669
6670     if (AVT.bitsGT(MVT::i8)) {
6671       unsigned UBytes = AVT.getSizeInBits() / 8;
6672       Count = DAG.getIntPtrConstant(SizeVal / UBytes);
6673       BytesLeft = SizeVal % UBytes;
6674     }
6675
6676     Chain  = DAG.getCopyToReg(Chain, dl, ValReg, DAG.getConstant(Val, AVT),
6677                               InFlag);
6678     InFlag = Chain.getValue(1);
6679   } else {
6680     AVT = MVT::i8;
6681     Count  = DAG.getIntPtrConstant(SizeVal);
6682     Chain  = DAG.getCopyToReg(Chain, dl, X86::AL, Src, InFlag);
6683     InFlag = Chain.getValue(1);
6684   }
6685
6686   Chain  = DAG.getCopyToReg(Chain, dl, Subtarget->is64Bit() ? X86::RCX :
6687                                                               X86::ECX,
6688                             Count, InFlag);
6689   InFlag = Chain.getValue(1);
6690   Chain  = DAG.getCopyToReg(Chain, dl, Subtarget->is64Bit() ? X86::RDI :
6691                                                               X86::EDI,
6692                             Dst, InFlag);
6693   InFlag = Chain.getValue(1);
6694
6695   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
6696   SDValue Ops[] = { Chain, DAG.getValueType(AVT), InFlag };
6697   Chain = DAG.getNode(X86ISD::REP_STOS, dl, Tys, Ops, array_lengthof(Ops));
6698
6699   if (TwoRepStos) {
6700     InFlag = Chain.getValue(1);
6701     Count  = Size;
6702     EVT CVT = Count.getValueType();
6703     SDValue Left = DAG.getNode(ISD::AND, dl, CVT, Count,
6704                                DAG.getConstant((AVT == MVT::i64) ? 7 : 3, CVT));
6705     Chain  = DAG.getCopyToReg(Chain, dl, (CVT == MVT::i64) ? X86::RCX :
6706                                                              X86::ECX,
6707                               Left, InFlag);
6708     InFlag = Chain.getValue(1);
6709     Tys = DAG.getVTList(MVT::Other, MVT::Flag);
6710     SDValue Ops[] = { Chain, DAG.getValueType(MVT::i8), InFlag };
6711     Chain = DAG.getNode(X86ISD::REP_STOS, dl, Tys, Ops, array_lengthof(Ops));
6712   } else if (BytesLeft) {
6713     // Handle the last 1 - 7 bytes.
6714     unsigned Offset = SizeVal - BytesLeft;
6715     EVT AddrVT = Dst.getValueType();
6716     EVT SizeVT = Size.getValueType();
6717
6718     Chain = DAG.getMemset(Chain, dl,
6719                           DAG.getNode(ISD::ADD, dl, AddrVT, Dst,
6720                                       DAG.getConstant(Offset, AddrVT)),
6721                           Src,
6722                           DAG.getConstant(BytesLeft, SizeVT),
6723                           Align, isVolatile, DstSV, DstSVOff + Offset);
6724   }
6725
6726   // TODO: Use a Tokenfactor, as in memcpy, instead of a single chain.
6727   return Chain;
6728 }
6729
6730 SDValue
6731 X86TargetLowering::EmitTargetCodeForMemcpy(SelectionDAG &DAG, DebugLoc dl,
6732                                       SDValue Chain, SDValue Dst, SDValue Src,
6733                                       SDValue Size, unsigned Align,
6734                                       bool isVolatile, bool AlwaysInline,
6735                                       const Value *DstSV,
6736                                       uint64_t DstSVOff,
6737                                       const Value *SrcSV,
6738                                       uint64_t SrcSVOff) const {
6739   // This requires the copy size to be a constant, preferrably
6740   // within a subtarget-specific limit.
6741   ConstantSDNode *ConstantSize = dyn_cast<ConstantSDNode>(Size);
6742   if (!ConstantSize)
6743     return SDValue();
6744   uint64_t SizeVal = ConstantSize->getZExtValue();
6745   if (!AlwaysInline && SizeVal > getSubtarget()->getMaxInlineSizeThreshold())
6746     return SDValue();
6747
6748   /// If not DWORD aligned, call the library.
6749   if ((Align & 3) != 0)
6750     return SDValue();
6751
6752   // DWORD aligned
6753   EVT AVT = MVT::i32;
6754   if (Subtarget->is64Bit() && ((Align & 0x7) == 0))  // QWORD aligned
6755     AVT = MVT::i64;
6756
6757   unsigned UBytes = AVT.getSizeInBits() / 8;
6758   unsigned CountVal = SizeVal / UBytes;
6759   SDValue Count = DAG.getIntPtrConstant(CountVal);
6760   unsigned BytesLeft = SizeVal % UBytes;
6761
6762   SDValue InFlag(0, 0);
6763   Chain  = DAG.getCopyToReg(Chain, dl, Subtarget->is64Bit() ? X86::RCX :
6764                                                               X86::ECX,
6765                             Count, InFlag);
6766   InFlag = Chain.getValue(1);
6767   Chain  = DAG.getCopyToReg(Chain, dl, Subtarget->is64Bit() ? X86::RDI :
6768                                                               X86::EDI,
6769                             Dst, InFlag);
6770   InFlag = Chain.getValue(1);
6771   Chain  = DAG.getCopyToReg(Chain, dl, Subtarget->is64Bit() ? X86::RSI :
6772                                                               X86::ESI,
6773                             Src, InFlag);
6774   InFlag = Chain.getValue(1);
6775
6776   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
6777   SDValue Ops[] = { Chain, DAG.getValueType(AVT), InFlag };
6778   SDValue RepMovs = DAG.getNode(X86ISD::REP_MOVS, dl, Tys, Ops,
6779                                 array_lengthof(Ops));
6780
6781   SmallVector<SDValue, 4> Results;
6782   Results.push_back(RepMovs);
6783   if (BytesLeft) {
6784     // Handle the last 1 - 7 bytes.
6785     unsigned Offset = SizeVal - BytesLeft;
6786     EVT DstVT = Dst.getValueType();
6787     EVT SrcVT = Src.getValueType();
6788     EVT SizeVT = Size.getValueType();
6789     Results.push_back(DAG.getMemcpy(Chain, dl,
6790                                     DAG.getNode(ISD::ADD, dl, DstVT, Dst,
6791                                                 DAG.getConstant(Offset, DstVT)),
6792                                     DAG.getNode(ISD::ADD, dl, SrcVT, Src,
6793                                                 DAG.getConstant(Offset, SrcVT)),
6794                                     DAG.getConstant(BytesLeft, SizeVT),
6795                                     Align, isVolatile, AlwaysInline,
6796                                     DstSV, DstSVOff + Offset,
6797                                     SrcSV, SrcSVOff + Offset));
6798   }
6799
6800   return DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
6801                      &Results[0], Results.size());
6802 }
6803
6804 SDValue X86TargetLowering::LowerVASTART(SDValue Op, SelectionDAG &DAG) const {
6805   MachineFunction &MF = DAG.getMachineFunction();
6806   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
6807
6808   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
6809   DebugLoc dl = Op.getDebugLoc();
6810
6811   if (!Subtarget->is64Bit()) {
6812     // vastart just stores the address of the VarArgsFrameIndex slot into the
6813     // memory location argument.
6814     SDValue FR = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(),
6815                                    getPointerTy());
6816     return DAG.getStore(Op.getOperand(0), dl, FR, Op.getOperand(1), SV, 0,
6817                         false, false, 0);
6818   }
6819
6820   // __va_list_tag:
6821   //   gp_offset         (0 - 6 * 8)
6822   //   fp_offset         (48 - 48 + 8 * 16)
6823   //   overflow_arg_area (point to parameters coming in memory).
6824   //   reg_save_area
6825   SmallVector<SDValue, 8> MemOps;
6826   SDValue FIN = Op.getOperand(1);
6827   // Store gp_offset
6828   SDValue Store = DAG.getStore(Op.getOperand(0), dl,
6829                                DAG.getConstant(FuncInfo->getVarArgsGPOffset(),
6830                                                MVT::i32),
6831                                FIN, SV, 0, false, false, 0);
6832   MemOps.push_back(Store);
6833
6834   // Store fp_offset
6835   FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(),
6836                     FIN, DAG.getIntPtrConstant(4));
6837   Store = DAG.getStore(Op.getOperand(0), dl,
6838                        DAG.getConstant(FuncInfo->getVarArgsFPOffset(),
6839                                        MVT::i32),
6840                        FIN, SV, 0, false, false, 0);
6841   MemOps.push_back(Store);
6842
6843   // Store ptr to overflow_arg_area
6844   FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(),
6845                     FIN, DAG.getIntPtrConstant(4));
6846   SDValue OVFIN = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(),
6847                                     getPointerTy());
6848   Store = DAG.getStore(Op.getOperand(0), dl, OVFIN, FIN, SV, 0,
6849                        false, false, 0);
6850   MemOps.push_back(Store);
6851
6852   // Store ptr to reg_save_area.
6853   FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(),
6854                     FIN, DAG.getIntPtrConstant(8));
6855   SDValue RSFIN = DAG.getFrameIndex(FuncInfo->getRegSaveFrameIndex(),
6856                                     getPointerTy());
6857   Store = DAG.getStore(Op.getOperand(0), dl, RSFIN, FIN, SV, 0,
6858                        false, false, 0);
6859   MemOps.push_back(Store);
6860   return DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
6861                      &MemOps[0], MemOps.size());
6862 }
6863
6864 SDValue X86TargetLowering::LowerVAARG(SDValue Op, SelectionDAG &DAG) const {
6865   // X86-64 va_list is a struct { i32, i32, i8*, i8* }.
6866   assert(Subtarget->is64Bit() && "This code only handles 64-bit va_arg!");
6867   SDValue Chain = Op.getOperand(0);
6868   SDValue SrcPtr = Op.getOperand(1);
6869   SDValue SrcSV = Op.getOperand(2);
6870
6871   report_fatal_error("VAArgInst is not yet implemented for x86-64!");
6872   return SDValue();
6873 }
6874
6875 SDValue X86TargetLowering::LowerVACOPY(SDValue Op, SelectionDAG &DAG) const {
6876   // X86-64 va_list is a struct { i32, i32, i8*, i8* }.
6877   assert(Subtarget->is64Bit() && "This code only handles 64-bit va_copy!");
6878   SDValue Chain = Op.getOperand(0);
6879   SDValue DstPtr = Op.getOperand(1);
6880   SDValue SrcPtr = Op.getOperand(2);
6881   const Value *DstSV = cast<SrcValueSDNode>(Op.getOperand(3))->getValue();
6882   const Value *SrcSV = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
6883   DebugLoc dl = Op.getDebugLoc();
6884
6885   return DAG.getMemcpy(Chain, dl, DstPtr, SrcPtr,
6886                        DAG.getIntPtrConstant(24), 8, /*isVolatile*/false,
6887                        false, DstSV, 0, SrcSV, 0);
6888 }
6889
6890 SDValue
6891 X86TargetLowering::LowerINTRINSIC_WO_CHAIN(SDValue Op, SelectionDAG &DAG) const {
6892   DebugLoc dl = Op.getDebugLoc();
6893   unsigned IntNo = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
6894   switch (IntNo) {
6895   default: return SDValue();    // Don't custom lower most intrinsics.
6896   // Comparison intrinsics.
6897   case Intrinsic::x86_sse_comieq_ss:
6898   case Intrinsic::x86_sse_comilt_ss:
6899   case Intrinsic::x86_sse_comile_ss:
6900   case Intrinsic::x86_sse_comigt_ss:
6901   case Intrinsic::x86_sse_comige_ss:
6902   case Intrinsic::x86_sse_comineq_ss:
6903   case Intrinsic::x86_sse_ucomieq_ss:
6904   case Intrinsic::x86_sse_ucomilt_ss:
6905   case Intrinsic::x86_sse_ucomile_ss:
6906   case Intrinsic::x86_sse_ucomigt_ss:
6907   case Intrinsic::x86_sse_ucomige_ss:
6908   case Intrinsic::x86_sse_ucomineq_ss:
6909   case Intrinsic::x86_sse2_comieq_sd:
6910   case Intrinsic::x86_sse2_comilt_sd:
6911   case Intrinsic::x86_sse2_comile_sd:
6912   case Intrinsic::x86_sse2_comigt_sd:
6913   case Intrinsic::x86_sse2_comige_sd:
6914   case Intrinsic::x86_sse2_comineq_sd:
6915   case Intrinsic::x86_sse2_ucomieq_sd:
6916   case Intrinsic::x86_sse2_ucomilt_sd:
6917   case Intrinsic::x86_sse2_ucomile_sd:
6918   case Intrinsic::x86_sse2_ucomigt_sd:
6919   case Intrinsic::x86_sse2_ucomige_sd:
6920   case Intrinsic::x86_sse2_ucomineq_sd: {
6921     unsigned Opc = 0;
6922     ISD::CondCode CC = ISD::SETCC_INVALID;
6923     switch (IntNo) {
6924     default: break;
6925     case Intrinsic::x86_sse_comieq_ss:
6926     case Intrinsic::x86_sse2_comieq_sd:
6927       Opc = X86ISD::COMI;
6928       CC = ISD::SETEQ;
6929       break;
6930     case Intrinsic::x86_sse_comilt_ss:
6931     case Intrinsic::x86_sse2_comilt_sd:
6932       Opc = X86ISD::COMI;
6933       CC = ISD::SETLT;
6934       break;
6935     case Intrinsic::x86_sse_comile_ss:
6936     case Intrinsic::x86_sse2_comile_sd:
6937       Opc = X86ISD::COMI;
6938       CC = ISD::SETLE;
6939       break;
6940     case Intrinsic::x86_sse_comigt_ss:
6941     case Intrinsic::x86_sse2_comigt_sd:
6942       Opc = X86ISD::COMI;
6943       CC = ISD::SETGT;
6944       break;
6945     case Intrinsic::x86_sse_comige_ss:
6946     case Intrinsic::x86_sse2_comige_sd:
6947       Opc = X86ISD::COMI;
6948       CC = ISD::SETGE;
6949       break;
6950     case Intrinsic::x86_sse_comineq_ss:
6951     case Intrinsic::x86_sse2_comineq_sd:
6952       Opc = X86ISD::COMI;
6953       CC = ISD::SETNE;
6954       break;
6955     case Intrinsic::x86_sse_ucomieq_ss:
6956     case Intrinsic::x86_sse2_ucomieq_sd:
6957       Opc = X86ISD::UCOMI;
6958       CC = ISD::SETEQ;
6959       break;
6960     case Intrinsic::x86_sse_ucomilt_ss:
6961     case Intrinsic::x86_sse2_ucomilt_sd:
6962       Opc = X86ISD::UCOMI;
6963       CC = ISD::SETLT;
6964       break;
6965     case Intrinsic::x86_sse_ucomile_ss:
6966     case Intrinsic::x86_sse2_ucomile_sd:
6967       Opc = X86ISD::UCOMI;
6968       CC = ISD::SETLE;
6969       break;
6970     case Intrinsic::x86_sse_ucomigt_ss:
6971     case Intrinsic::x86_sse2_ucomigt_sd:
6972       Opc = X86ISD::UCOMI;
6973       CC = ISD::SETGT;
6974       break;
6975     case Intrinsic::x86_sse_ucomige_ss:
6976     case Intrinsic::x86_sse2_ucomige_sd:
6977       Opc = X86ISD::UCOMI;
6978       CC = ISD::SETGE;
6979       break;
6980     case Intrinsic::x86_sse_ucomineq_ss:
6981     case Intrinsic::x86_sse2_ucomineq_sd:
6982       Opc = X86ISD::UCOMI;
6983       CC = ISD::SETNE;
6984       break;
6985     }
6986
6987     SDValue LHS = Op.getOperand(1);
6988     SDValue RHS = Op.getOperand(2);
6989     unsigned X86CC = TranslateX86CC(CC, true, LHS, RHS, DAG);
6990     assert(X86CC != X86::COND_INVALID && "Unexpected illegal condition!");
6991     SDValue Cond = DAG.getNode(Opc, dl, MVT::i32, LHS, RHS);
6992     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
6993                                 DAG.getConstant(X86CC, MVT::i8), Cond);
6994     return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
6995   }
6996   // ptest intrinsics. The intrinsic these come from are designed to return
6997   // an integer value, not just an instruction so lower it to the ptest
6998   // pattern and a setcc for the result.
6999   case Intrinsic::x86_sse41_ptestz:
7000   case Intrinsic::x86_sse41_ptestc:
7001   case Intrinsic::x86_sse41_ptestnzc:{
7002     unsigned X86CC = 0;
7003     switch (IntNo) {
7004     default: llvm_unreachable("Bad fallthrough in Intrinsic lowering.");
7005     case Intrinsic::x86_sse41_ptestz:
7006       // ZF = 1
7007       X86CC = X86::COND_E;
7008       break;
7009     case Intrinsic::x86_sse41_ptestc:
7010       // CF = 1
7011       X86CC = X86::COND_B;
7012       break;
7013     case Intrinsic::x86_sse41_ptestnzc:
7014       // ZF and CF = 0
7015       X86CC = X86::COND_A;
7016       break;
7017     }
7018
7019     SDValue LHS = Op.getOperand(1);
7020     SDValue RHS = Op.getOperand(2);
7021     SDValue Test = DAG.getNode(X86ISD::PTEST, dl, MVT::i32, LHS, RHS);
7022     SDValue CC = DAG.getConstant(X86CC, MVT::i8);
7023     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8, CC, Test);
7024     return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
7025   }
7026
7027   // Fix vector shift instructions where the last operand is a non-immediate
7028   // i32 value.
7029   case Intrinsic::x86_sse2_pslli_w:
7030   case Intrinsic::x86_sse2_pslli_d:
7031   case Intrinsic::x86_sse2_pslli_q:
7032   case Intrinsic::x86_sse2_psrli_w:
7033   case Intrinsic::x86_sse2_psrli_d:
7034   case Intrinsic::x86_sse2_psrli_q:
7035   case Intrinsic::x86_sse2_psrai_w:
7036   case Intrinsic::x86_sse2_psrai_d:
7037   case Intrinsic::x86_mmx_pslli_w:
7038   case Intrinsic::x86_mmx_pslli_d:
7039   case Intrinsic::x86_mmx_pslli_q:
7040   case Intrinsic::x86_mmx_psrli_w:
7041   case Intrinsic::x86_mmx_psrli_d:
7042   case Intrinsic::x86_mmx_psrli_q:
7043   case Intrinsic::x86_mmx_psrai_w:
7044   case Intrinsic::x86_mmx_psrai_d: {
7045     SDValue ShAmt = Op.getOperand(2);
7046     if (isa<ConstantSDNode>(ShAmt))
7047       return SDValue();
7048
7049     unsigned NewIntNo = 0;
7050     EVT ShAmtVT = MVT::v4i32;
7051     switch (IntNo) {
7052     case Intrinsic::x86_sse2_pslli_w:
7053       NewIntNo = Intrinsic::x86_sse2_psll_w;
7054       break;
7055     case Intrinsic::x86_sse2_pslli_d:
7056       NewIntNo = Intrinsic::x86_sse2_psll_d;
7057       break;
7058     case Intrinsic::x86_sse2_pslli_q:
7059       NewIntNo = Intrinsic::x86_sse2_psll_q;
7060       break;
7061     case Intrinsic::x86_sse2_psrli_w:
7062       NewIntNo = Intrinsic::x86_sse2_psrl_w;
7063       break;
7064     case Intrinsic::x86_sse2_psrli_d:
7065       NewIntNo = Intrinsic::x86_sse2_psrl_d;
7066       break;
7067     case Intrinsic::x86_sse2_psrli_q:
7068       NewIntNo = Intrinsic::x86_sse2_psrl_q;
7069       break;
7070     case Intrinsic::x86_sse2_psrai_w:
7071       NewIntNo = Intrinsic::x86_sse2_psra_w;
7072       break;
7073     case Intrinsic::x86_sse2_psrai_d:
7074       NewIntNo = Intrinsic::x86_sse2_psra_d;
7075       break;
7076     default: {
7077       ShAmtVT = MVT::v2i32;
7078       switch (IntNo) {
7079       case Intrinsic::x86_mmx_pslli_w:
7080         NewIntNo = Intrinsic::x86_mmx_psll_w;
7081         break;
7082       case Intrinsic::x86_mmx_pslli_d:
7083         NewIntNo = Intrinsic::x86_mmx_psll_d;
7084         break;
7085       case Intrinsic::x86_mmx_pslli_q:
7086         NewIntNo = Intrinsic::x86_mmx_psll_q;
7087         break;
7088       case Intrinsic::x86_mmx_psrli_w:
7089         NewIntNo = Intrinsic::x86_mmx_psrl_w;
7090         break;
7091       case Intrinsic::x86_mmx_psrli_d:
7092         NewIntNo = Intrinsic::x86_mmx_psrl_d;
7093         break;
7094       case Intrinsic::x86_mmx_psrli_q:
7095         NewIntNo = Intrinsic::x86_mmx_psrl_q;
7096         break;
7097       case Intrinsic::x86_mmx_psrai_w:
7098         NewIntNo = Intrinsic::x86_mmx_psra_w;
7099         break;
7100       case Intrinsic::x86_mmx_psrai_d:
7101         NewIntNo = Intrinsic::x86_mmx_psra_d;
7102         break;
7103       default: llvm_unreachable("Impossible intrinsic");  // Can't reach here.
7104       }
7105       break;
7106     }
7107     }
7108
7109     // The vector shift intrinsics with scalars uses 32b shift amounts but
7110     // the sse2/mmx shift instructions reads 64 bits. Set the upper 32 bits
7111     // to be zero.
7112     SDValue ShOps[4];
7113     ShOps[0] = ShAmt;
7114     ShOps[1] = DAG.getConstant(0, MVT::i32);
7115     if (ShAmtVT == MVT::v4i32) {
7116       ShOps[2] = DAG.getUNDEF(MVT::i32);
7117       ShOps[3] = DAG.getUNDEF(MVT::i32);
7118       ShAmt =  DAG.getNode(ISD::BUILD_VECTOR, dl, ShAmtVT, &ShOps[0], 4);
7119     } else {
7120       ShAmt =  DAG.getNode(ISD::BUILD_VECTOR, dl, ShAmtVT, &ShOps[0], 2);
7121     }
7122
7123     EVT VT = Op.getValueType();
7124     ShAmt = DAG.getNode(ISD::BIT_CONVERT, dl, VT, ShAmt);
7125     return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7126                        DAG.getConstant(NewIntNo, MVT::i32),
7127                        Op.getOperand(1), ShAmt);
7128   }
7129   }
7130 }
7131
7132 SDValue X86TargetLowering::LowerRETURNADDR(SDValue Op,
7133                                            SelectionDAG &DAG) const {
7134   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
7135   DebugLoc dl = Op.getDebugLoc();
7136
7137   if (Depth > 0) {
7138     SDValue FrameAddr = LowerFRAMEADDR(Op, DAG);
7139     SDValue Offset =
7140       DAG.getConstant(TD->getPointerSize(),
7141                       Subtarget->is64Bit() ? MVT::i64 : MVT::i32);
7142     return DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(),
7143                        DAG.getNode(ISD::ADD, dl, getPointerTy(),
7144                                    FrameAddr, Offset),
7145                        NULL, 0, false, false, 0);
7146   }
7147
7148   // Just load the return address.
7149   SDValue RetAddrFI = getReturnAddressFrameIndex(DAG);
7150   return DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(),
7151                      RetAddrFI, NULL, 0, false, false, 0);
7152 }
7153
7154 SDValue X86TargetLowering::LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) const {
7155   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
7156   MFI->setFrameAddressIsTaken(true);
7157   EVT VT = Op.getValueType();
7158   DebugLoc dl = Op.getDebugLoc();  // FIXME probably not meaningful
7159   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
7160   unsigned FrameReg = Subtarget->is64Bit() ? X86::RBP : X86::EBP;
7161   SDValue FrameAddr = DAG.getCopyFromReg(DAG.getEntryNode(), dl, FrameReg, VT);
7162   while (Depth--)
7163     FrameAddr = DAG.getLoad(VT, dl, DAG.getEntryNode(), FrameAddr, NULL, 0,
7164                             false, false, 0);
7165   return FrameAddr;
7166 }
7167
7168 SDValue X86TargetLowering::LowerFRAME_TO_ARGS_OFFSET(SDValue Op,
7169                                                      SelectionDAG &DAG) const {
7170   return DAG.getIntPtrConstant(2*TD->getPointerSize());
7171 }
7172
7173 SDValue X86TargetLowering::LowerEH_RETURN(SDValue Op, SelectionDAG &DAG) const {
7174   MachineFunction &MF = DAG.getMachineFunction();
7175   SDValue Chain     = Op.getOperand(0);
7176   SDValue Offset    = Op.getOperand(1);
7177   SDValue Handler   = Op.getOperand(2);
7178   DebugLoc dl       = Op.getDebugLoc();
7179
7180   SDValue Frame = DAG.getRegister(Subtarget->is64Bit() ? X86::RBP : X86::EBP,
7181                                   getPointerTy());
7182   unsigned StoreAddrReg = (Subtarget->is64Bit() ? X86::RCX : X86::ECX);
7183
7184   SDValue StoreAddr = DAG.getNode(ISD::SUB, dl, getPointerTy(), Frame,
7185                                   DAG.getIntPtrConstant(-TD->getPointerSize()));
7186   StoreAddr = DAG.getNode(ISD::ADD, dl, getPointerTy(), StoreAddr, Offset);
7187   Chain = DAG.getStore(Chain, dl, Handler, StoreAddr, NULL, 0, false, false, 0);
7188   Chain = DAG.getCopyToReg(Chain, dl, StoreAddrReg, StoreAddr);
7189   MF.getRegInfo().addLiveOut(StoreAddrReg);
7190
7191   return DAG.getNode(X86ISD::EH_RETURN, dl,
7192                      MVT::Other,
7193                      Chain, DAG.getRegister(StoreAddrReg, getPointerTy()));
7194 }
7195
7196 SDValue X86TargetLowering::LowerTRAMPOLINE(SDValue Op,
7197                                              SelectionDAG &DAG) const {
7198   SDValue Root = Op.getOperand(0);
7199   SDValue Trmp = Op.getOperand(1); // trampoline
7200   SDValue FPtr = Op.getOperand(2); // nested function
7201   SDValue Nest = Op.getOperand(3); // 'nest' parameter value
7202   DebugLoc dl  = Op.getDebugLoc();
7203
7204   const Value *TrmpAddr = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
7205
7206   if (Subtarget->is64Bit()) {
7207     SDValue OutChains[6];
7208
7209     // Large code-model.
7210     const unsigned char JMP64r  = 0xFF; // 64-bit jmp through register opcode.
7211     const unsigned char MOV64ri = 0xB8; // X86::MOV64ri opcode.
7212
7213     const unsigned char N86R10 = RegInfo->getX86RegNum(X86::R10);
7214     const unsigned char N86R11 = RegInfo->getX86RegNum(X86::R11);
7215
7216     const unsigned char REX_WB = 0x40 | 0x08 | 0x01; // REX prefix
7217
7218     // Load the pointer to the nested function into R11.
7219     unsigned OpCode = ((MOV64ri | N86R11) << 8) | REX_WB; // movabsq r11
7220     SDValue Addr = Trmp;
7221     OutChains[0] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, MVT::i16),
7222                                 Addr, TrmpAddr, 0, false, false, 0);
7223
7224     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
7225                        DAG.getConstant(2, MVT::i64));
7226     OutChains[1] = DAG.getStore(Root, dl, FPtr, Addr, TrmpAddr, 2,
7227                                 false, false, 2);
7228
7229     // Load the 'nest' parameter value into R10.
7230     // R10 is specified in X86CallingConv.td
7231     OpCode = ((MOV64ri | N86R10) << 8) | REX_WB; // movabsq r10
7232     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
7233                        DAG.getConstant(10, MVT::i64));
7234     OutChains[2] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, MVT::i16),
7235                                 Addr, TrmpAddr, 10, false, false, 0);
7236
7237     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
7238                        DAG.getConstant(12, MVT::i64));
7239     OutChains[3] = DAG.getStore(Root, dl, Nest, Addr, TrmpAddr, 12,
7240                                 false, false, 2);
7241
7242     // Jump to the nested function.
7243     OpCode = (JMP64r << 8) | REX_WB; // jmpq *...
7244     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
7245                        DAG.getConstant(20, MVT::i64));
7246     OutChains[4] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, MVT::i16),
7247                                 Addr, TrmpAddr, 20, false, false, 0);
7248
7249     unsigned char ModRM = N86R11 | (4 << 3) | (3 << 6); // ...r11
7250     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
7251                        DAG.getConstant(22, MVT::i64));
7252     OutChains[5] = DAG.getStore(Root, dl, DAG.getConstant(ModRM, MVT::i8), Addr,
7253                                 TrmpAddr, 22, false, false, 0);
7254
7255     SDValue Ops[] =
7256       { Trmp, DAG.getNode(ISD::TokenFactor, dl, MVT::Other, OutChains, 6) };
7257     return DAG.getMergeValues(Ops, 2, dl);
7258   } else {
7259     const Function *Func =
7260       cast<Function>(cast<SrcValueSDNode>(Op.getOperand(5))->getValue());
7261     CallingConv::ID CC = Func->getCallingConv();
7262     unsigned NestReg;
7263
7264     switch (CC) {
7265     default:
7266       llvm_unreachable("Unsupported calling convention");
7267     case CallingConv::C:
7268     case CallingConv::X86_StdCall: {
7269       // Pass 'nest' parameter in ECX.
7270       // Must be kept in sync with X86CallingConv.td
7271       NestReg = X86::ECX;
7272
7273       // Check that ECX wasn't needed by an 'inreg' parameter.
7274       const FunctionType *FTy = Func->getFunctionType();
7275       const AttrListPtr &Attrs = Func->getAttributes();
7276
7277       if (!Attrs.isEmpty() && !Func->isVarArg()) {
7278         unsigned InRegCount = 0;
7279         unsigned Idx = 1;
7280
7281         for (FunctionType::param_iterator I = FTy->param_begin(),
7282              E = FTy->param_end(); I != E; ++I, ++Idx)
7283           if (Attrs.paramHasAttr(Idx, Attribute::InReg))
7284             // FIXME: should only count parameters that are lowered to integers.
7285             InRegCount += (TD->getTypeSizeInBits(*I) + 31) / 32;
7286
7287         if (InRegCount > 2) {
7288           report_fatal_error("Nest register in use - reduce number of inreg parameters!");
7289         }
7290       }
7291       break;
7292     }
7293     case CallingConv::X86_FastCall:
7294     case CallingConv::Fast:
7295       // Pass 'nest' parameter in EAX.
7296       // Must be kept in sync with X86CallingConv.td
7297       NestReg = X86::EAX;
7298       break;
7299     }
7300
7301     SDValue OutChains[4];
7302     SDValue Addr, Disp;
7303
7304     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
7305                        DAG.getConstant(10, MVT::i32));
7306     Disp = DAG.getNode(ISD::SUB, dl, MVT::i32, FPtr, Addr);
7307
7308     // This is storing the opcode for MOV32ri.
7309     const unsigned char MOV32ri = 0xB8; // X86::MOV32ri's opcode byte.
7310     const unsigned char N86Reg = RegInfo->getX86RegNum(NestReg);
7311     OutChains[0] = DAG.getStore(Root, dl,
7312                                 DAG.getConstant(MOV32ri|N86Reg, MVT::i8),
7313                                 Trmp, TrmpAddr, 0, false, false, 0);
7314
7315     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
7316                        DAG.getConstant(1, MVT::i32));
7317     OutChains[1] = DAG.getStore(Root, dl, Nest, Addr, TrmpAddr, 1,
7318                                 false, false, 1);
7319
7320     const unsigned char JMP = 0xE9; // jmp <32bit dst> opcode.
7321     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
7322                        DAG.getConstant(5, MVT::i32));
7323     OutChains[2] = DAG.getStore(Root, dl, DAG.getConstant(JMP, MVT::i8), Addr,
7324                                 TrmpAddr, 5, false, false, 1);
7325
7326     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
7327                        DAG.getConstant(6, MVT::i32));
7328     OutChains[3] = DAG.getStore(Root, dl, Disp, Addr, TrmpAddr, 6,
7329                                 false, false, 1);
7330
7331     SDValue Ops[] =
7332       { Trmp, DAG.getNode(ISD::TokenFactor, dl, MVT::Other, OutChains, 4) };
7333     return DAG.getMergeValues(Ops, 2, dl);
7334   }
7335 }
7336
7337 SDValue X86TargetLowering::LowerFLT_ROUNDS_(SDValue Op,
7338                                             SelectionDAG &DAG) const {
7339   /*
7340    The rounding mode is in bits 11:10 of FPSR, and has the following
7341    settings:
7342      00 Round to nearest
7343      01 Round to -inf
7344      10 Round to +inf
7345      11 Round to 0
7346
7347   FLT_ROUNDS, on the other hand, expects the following:
7348     -1 Undefined
7349      0 Round to 0
7350      1 Round to nearest
7351      2 Round to +inf
7352      3 Round to -inf
7353
7354   To perform the conversion, we do:
7355     (((((FPSR & 0x800) >> 11) | ((FPSR & 0x400) >> 9)) + 1) & 3)
7356   */
7357
7358   MachineFunction &MF = DAG.getMachineFunction();
7359   const TargetMachine &TM = MF.getTarget();
7360   const TargetFrameInfo &TFI = *TM.getFrameInfo();
7361   unsigned StackAlignment = TFI.getStackAlignment();
7362   EVT VT = Op.getValueType();
7363   DebugLoc dl = Op.getDebugLoc();
7364
7365   // Save FP Control Word to stack slot
7366   int SSFI = MF.getFrameInfo()->CreateStackObject(2, StackAlignment, false);
7367   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
7368
7369   SDValue Chain = DAG.getNode(X86ISD::FNSTCW16m, dl, MVT::Other,
7370                               DAG.getEntryNode(), StackSlot);
7371
7372   // Load FP Control Word from stack slot
7373   SDValue CWD = DAG.getLoad(MVT::i16, dl, Chain, StackSlot, NULL, 0,
7374                             false, false, 0);
7375
7376   // Transform as necessary
7377   SDValue CWD1 =
7378     DAG.getNode(ISD::SRL, dl, MVT::i16,
7379                 DAG.getNode(ISD::AND, dl, MVT::i16,
7380                             CWD, DAG.getConstant(0x800, MVT::i16)),
7381                 DAG.getConstant(11, MVT::i8));
7382   SDValue CWD2 =
7383     DAG.getNode(ISD::SRL, dl, MVT::i16,
7384                 DAG.getNode(ISD::AND, dl, MVT::i16,
7385                             CWD, DAG.getConstant(0x400, MVT::i16)),
7386                 DAG.getConstant(9, MVT::i8));
7387
7388   SDValue RetVal =
7389     DAG.getNode(ISD::AND, dl, MVT::i16,
7390                 DAG.getNode(ISD::ADD, dl, MVT::i16,
7391                             DAG.getNode(ISD::OR, dl, MVT::i16, CWD1, CWD2),
7392                             DAG.getConstant(1, MVT::i16)),
7393                 DAG.getConstant(3, MVT::i16));
7394
7395
7396   return DAG.getNode((VT.getSizeInBits() < 16 ?
7397                       ISD::TRUNCATE : ISD::ZERO_EXTEND), dl, VT, RetVal);
7398 }
7399
7400 SDValue X86TargetLowering::LowerCTLZ(SDValue Op, SelectionDAG &DAG) const {
7401   EVT VT = Op.getValueType();
7402   EVT OpVT = VT;
7403   unsigned NumBits = VT.getSizeInBits();
7404   DebugLoc dl = Op.getDebugLoc();
7405
7406   Op = Op.getOperand(0);
7407   if (VT == MVT::i8) {
7408     // Zero extend to i32 since there is not an i8 bsr.
7409     OpVT = MVT::i32;
7410     Op = DAG.getNode(ISD::ZERO_EXTEND, dl, OpVT, Op);
7411   }
7412
7413   // Issue a bsr (scan bits in reverse) which also sets EFLAGS.
7414   SDVTList VTs = DAG.getVTList(OpVT, MVT::i32);
7415   Op = DAG.getNode(X86ISD::BSR, dl, VTs, Op);
7416
7417   // If src is zero (i.e. bsr sets ZF), returns NumBits.
7418   SDValue Ops[] = {
7419     Op,
7420     DAG.getConstant(NumBits+NumBits-1, OpVT),
7421     DAG.getConstant(X86::COND_E, MVT::i8),
7422     Op.getValue(1)
7423   };
7424   Op = DAG.getNode(X86ISD::CMOV, dl, OpVT, Ops, array_lengthof(Ops));
7425
7426   // Finally xor with NumBits-1.
7427   Op = DAG.getNode(ISD::XOR, dl, OpVT, Op, DAG.getConstant(NumBits-1, OpVT));
7428
7429   if (VT == MVT::i8)
7430     Op = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op);
7431   return Op;
7432 }
7433
7434 SDValue X86TargetLowering::LowerCTTZ(SDValue Op, SelectionDAG &DAG) const {
7435   EVT VT = Op.getValueType();
7436   EVT OpVT = VT;
7437   unsigned NumBits = VT.getSizeInBits();
7438   DebugLoc dl = Op.getDebugLoc();
7439
7440   Op = Op.getOperand(0);
7441   if (VT == MVT::i8) {
7442     OpVT = MVT::i32;
7443     Op = DAG.getNode(ISD::ZERO_EXTEND, dl, OpVT, Op);
7444   }
7445
7446   // Issue a bsf (scan bits forward) which also sets EFLAGS.
7447   SDVTList VTs = DAG.getVTList(OpVT, MVT::i32);
7448   Op = DAG.getNode(X86ISD::BSF, dl, VTs, Op);
7449
7450   // If src is zero (i.e. bsf sets ZF), returns NumBits.
7451   SDValue Ops[] = {
7452     Op,
7453     DAG.getConstant(NumBits, OpVT),
7454     DAG.getConstant(X86::COND_E, MVT::i8),
7455     Op.getValue(1)
7456   };
7457   Op = DAG.getNode(X86ISD::CMOV, dl, OpVT, Ops, array_lengthof(Ops));
7458
7459   if (VT == MVT::i8)
7460     Op = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op);
7461   return Op;
7462 }
7463
7464 SDValue X86TargetLowering::LowerMUL_V2I64(SDValue Op, SelectionDAG &DAG) const {
7465   EVT VT = Op.getValueType();
7466   assert(VT == MVT::v2i64 && "Only know how to lower V2I64 multiply");
7467   DebugLoc dl = Op.getDebugLoc();
7468
7469   //  ulong2 Ahi = __builtin_ia32_psrlqi128( a, 32);
7470   //  ulong2 Bhi = __builtin_ia32_psrlqi128( b, 32);
7471   //  ulong2 AloBlo = __builtin_ia32_pmuludq128( a, b );
7472   //  ulong2 AloBhi = __builtin_ia32_pmuludq128( a, Bhi );
7473   //  ulong2 AhiBlo = __builtin_ia32_pmuludq128( Ahi, b );
7474   //
7475   //  AloBhi = __builtin_ia32_psllqi128( AloBhi, 32 );
7476   //  AhiBlo = __builtin_ia32_psllqi128( AhiBlo, 32 );
7477   //  return AloBlo + AloBhi + AhiBlo;
7478
7479   SDValue A = Op.getOperand(0);
7480   SDValue B = Op.getOperand(1);
7481
7482   SDValue Ahi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7483                        DAG.getConstant(Intrinsic::x86_sse2_psrli_q, MVT::i32),
7484                        A, DAG.getConstant(32, MVT::i32));
7485   SDValue Bhi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7486                        DAG.getConstant(Intrinsic::x86_sse2_psrli_q, MVT::i32),
7487                        B, DAG.getConstant(32, MVT::i32));
7488   SDValue AloBlo = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7489                        DAG.getConstant(Intrinsic::x86_sse2_pmulu_dq, MVT::i32),
7490                        A, B);
7491   SDValue AloBhi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7492                        DAG.getConstant(Intrinsic::x86_sse2_pmulu_dq, MVT::i32),
7493                        A, Bhi);
7494   SDValue AhiBlo = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7495                        DAG.getConstant(Intrinsic::x86_sse2_pmulu_dq, MVT::i32),
7496                        Ahi, B);
7497   AloBhi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7498                        DAG.getConstant(Intrinsic::x86_sse2_pslli_q, MVT::i32),
7499                        AloBhi, DAG.getConstant(32, MVT::i32));
7500   AhiBlo = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7501                        DAG.getConstant(Intrinsic::x86_sse2_pslli_q, MVT::i32),
7502                        AhiBlo, DAG.getConstant(32, MVT::i32));
7503   SDValue Res = DAG.getNode(ISD::ADD, dl, VT, AloBlo, AloBhi);
7504   Res = DAG.getNode(ISD::ADD, dl, VT, Res, AhiBlo);
7505   return Res;
7506 }
7507
7508
7509 SDValue X86TargetLowering::LowerXALUO(SDValue Op, SelectionDAG &DAG) const {
7510   // Lower the "add/sub/mul with overflow" instruction into a regular ins plus
7511   // a "setcc" instruction that checks the overflow flag. The "brcond" lowering
7512   // looks for this combo and may remove the "setcc" instruction if the "setcc"
7513   // has only one use.
7514   SDNode *N = Op.getNode();
7515   SDValue LHS = N->getOperand(0);
7516   SDValue RHS = N->getOperand(1);
7517   unsigned BaseOp = 0;
7518   unsigned Cond = 0;
7519   DebugLoc dl = Op.getDebugLoc();
7520
7521   switch (Op.getOpcode()) {
7522   default: llvm_unreachable("Unknown ovf instruction!");
7523   case ISD::SADDO:
7524     // A subtract of one will be selected as a INC. Note that INC doesn't
7525     // set CF, so we can't do this for UADDO.
7526     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op))
7527       if (C->getAPIntValue() == 1) {
7528         BaseOp = X86ISD::INC;
7529         Cond = X86::COND_O;
7530         break;
7531       }
7532     BaseOp = X86ISD::ADD;
7533     Cond = X86::COND_O;
7534     break;
7535   case ISD::UADDO:
7536     BaseOp = X86ISD::ADD;
7537     Cond = X86::COND_B;
7538     break;
7539   case ISD::SSUBO:
7540     // A subtract of one will be selected as a DEC. Note that DEC doesn't
7541     // set CF, so we can't do this for USUBO.
7542     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op))
7543       if (C->getAPIntValue() == 1) {
7544         BaseOp = X86ISD::DEC;
7545         Cond = X86::COND_O;
7546         break;
7547       }
7548     BaseOp = X86ISD::SUB;
7549     Cond = X86::COND_O;
7550     break;
7551   case ISD::USUBO:
7552     BaseOp = X86ISD::SUB;
7553     Cond = X86::COND_B;
7554     break;
7555   case ISD::SMULO:
7556     BaseOp = X86ISD::SMUL;
7557     Cond = X86::COND_O;
7558     break;
7559   case ISD::UMULO:
7560     BaseOp = X86ISD::UMUL;
7561     Cond = X86::COND_B;
7562     break;
7563   }
7564
7565   // Also sets EFLAGS.
7566   SDVTList VTs = DAG.getVTList(N->getValueType(0), MVT::i32);
7567   SDValue Sum = DAG.getNode(BaseOp, dl, VTs, LHS, RHS);
7568
7569   SDValue SetCC =
7570     DAG.getNode(X86ISD::SETCC, dl, N->getValueType(1),
7571                 DAG.getConstant(Cond, MVT::i32), SDValue(Sum.getNode(), 1));
7572
7573   DAG.ReplaceAllUsesOfValueWith(SDValue(N, 1), SetCC);
7574   return Sum;
7575 }
7576
7577 SDValue X86TargetLowering::LowerCMP_SWAP(SDValue Op, SelectionDAG &DAG) const {
7578   EVT T = Op.getValueType();
7579   DebugLoc dl = Op.getDebugLoc();
7580   unsigned Reg = 0;
7581   unsigned size = 0;
7582   switch(T.getSimpleVT().SimpleTy) {
7583   default:
7584     assert(false && "Invalid value type!");
7585   case MVT::i8:  Reg = X86::AL;  size = 1; break;
7586   case MVT::i16: Reg = X86::AX;  size = 2; break;
7587   case MVT::i32: Reg = X86::EAX; size = 4; break;
7588   case MVT::i64:
7589     assert(Subtarget->is64Bit() && "Node not type legal!");
7590     Reg = X86::RAX; size = 8;
7591     break;
7592   }
7593   SDValue cpIn = DAG.getCopyToReg(Op.getOperand(0), dl, Reg,
7594                                     Op.getOperand(2), SDValue());
7595   SDValue Ops[] = { cpIn.getValue(0),
7596                     Op.getOperand(1),
7597                     Op.getOperand(3),
7598                     DAG.getTargetConstant(size, MVT::i8),
7599                     cpIn.getValue(1) };
7600   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
7601   SDValue Result = DAG.getNode(X86ISD::LCMPXCHG_DAG, dl, Tys, Ops, 5);
7602   SDValue cpOut =
7603     DAG.getCopyFromReg(Result.getValue(0), dl, Reg, T, Result.getValue(1));
7604   return cpOut;
7605 }
7606
7607 SDValue X86TargetLowering::LowerREADCYCLECOUNTER(SDValue Op,
7608                                                  SelectionDAG &DAG) const {
7609   assert(Subtarget->is64Bit() && "Result not type legalized?");
7610   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
7611   SDValue TheChain = Op.getOperand(0);
7612   DebugLoc dl = Op.getDebugLoc();
7613   SDValue rd = DAG.getNode(X86ISD::RDTSC_DAG, dl, Tys, &TheChain, 1);
7614   SDValue rax = DAG.getCopyFromReg(rd, dl, X86::RAX, MVT::i64, rd.getValue(1));
7615   SDValue rdx = DAG.getCopyFromReg(rax.getValue(1), dl, X86::RDX, MVT::i64,
7616                                    rax.getValue(2));
7617   SDValue Tmp = DAG.getNode(ISD::SHL, dl, MVT::i64, rdx,
7618                             DAG.getConstant(32, MVT::i8));
7619   SDValue Ops[] = {
7620     DAG.getNode(ISD::OR, dl, MVT::i64, rax, Tmp),
7621     rdx.getValue(1)
7622   };
7623   return DAG.getMergeValues(Ops, 2, dl);
7624 }
7625
7626 SDValue X86TargetLowering::LowerLOAD_SUB(SDValue Op, SelectionDAG &DAG) const {
7627   SDNode *Node = Op.getNode();
7628   DebugLoc dl = Node->getDebugLoc();
7629   EVT T = Node->getValueType(0);
7630   SDValue negOp = DAG.getNode(ISD::SUB, dl, T,
7631                               DAG.getConstant(0, T), Node->getOperand(2));
7632   return DAG.getAtomic(ISD::ATOMIC_LOAD_ADD, dl,
7633                        cast<AtomicSDNode>(Node)->getMemoryVT(),
7634                        Node->getOperand(0),
7635                        Node->getOperand(1), negOp,
7636                        cast<AtomicSDNode>(Node)->getSrcValue(),
7637                        cast<AtomicSDNode>(Node)->getAlignment());
7638 }
7639
7640 /// LowerOperation - Provide custom lowering hooks for some operations.
7641 ///
7642 SDValue X86TargetLowering::LowerOperation(SDValue Op, SelectionDAG &DAG) const {
7643   switch (Op.getOpcode()) {
7644   default: llvm_unreachable("Should not custom lower this!");
7645   case ISD::ATOMIC_CMP_SWAP:    return LowerCMP_SWAP(Op,DAG);
7646   case ISD::ATOMIC_LOAD_SUB:    return LowerLOAD_SUB(Op,DAG);
7647   case ISD::BUILD_VECTOR:       return LowerBUILD_VECTOR(Op, DAG);
7648   case ISD::CONCAT_VECTORS:     return LowerCONCAT_VECTORS(Op, DAG);
7649   case ISD::VECTOR_SHUFFLE:     return LowerVECTOR_SHUFFLE(Op, DAG);
7650   case ISD::EXTRACT_VECTOR_ELT: return LowerEXTRACT_VECTOR_ELT(Op, DAG);
7651   case ISD::INSERT_VECTOR_ELT:  return LowerINSERT_VECTOR_ELT(Op, DAG);
7652   case ISD::SCALAR_TO_VECTOR:   return LowerSCALAR_TO_VECTOR(Op, DAG);
7653   case ISD::ConstantPool:       return LowerConstantPool(Op, DAG);
7654   case ISD::GlobalAddress:      return LowerGlobalAddress(Op, DAG);
7655   case ISD::GlobalTLSAddress:   return LowerGlobalTLSAddress(Op, DAG);
7656   case ISD::ExternalSymbol:     return LowerExternalSymbol(Op, DAG);
7657   case ISD::BlockAddress:       return LowerBlockAddress(Op, DAG);
7658   case ISD::SHL_PARTS:
7659   case ISD::SRA_PARTS:
7660   case ISD::SRL_PARTS:          return LowerShift(Op, DAG);
7661   case ISD::SINT_TO_FP:         return LowerSINT_TO_FP(Op, DAG);
7662   case ISD::UINT_TO_FP:         return LowerUINT_TO_FP(Op, DAG);
7663   case ISD::FP_TO_SINT:         return LowerFP_TO_SINT(Op, DAG);
7664   case ISD::FP_TO_UINT:         return LowerFP_TO_UINT(Op, DAG);
7665   case ISD::FABS:               return LowerFABS(Op, DAG);
7666   case ISD::FNEG:               return LowerFNEG(Op, DAG);
7667   case ISD::FCOPYSIGN:          return LowerFCOPYSIGN(Op, DAG);
7668   case ISD::SETCC:              return LowerSETCC(Op, DAG);
7669   case ISD::VSETCC:             return LowerVSETCC(Op, DAG);
7670   case ISD::SELECT:             return LowerSELECT(Op, DAG);
7671   case ISD::BRCOND:             return LowerBRCOND(Op, DAG);
7672   case ISD::JumpTable:          return LowerJumpTable(Op, DAG);
7673   case ISD::VASTART:            return LowerVASTART(Op, DAG);
7674   case ISD::VAARG:              return LowerVAARG(Op, DAG);
7675   case ISD::VACOPY:             return LowerVACOPY(Op, DAG);
7676   case ISD::INTRINSIC_WO_CHAIN: return LowerINTRINSIC_WO_CHAIN(Op, DAG);
7677   case ISD::RETURNADDR:         return LowerRETURNADDR(Op, DAG);
7678   case ISD::FRAMEADDR:          return LowerFRAMEADDR(Op, DAG);
7679   case ISD::FRAME_TO_ARGS_OFFSET:
7680                                 return LowerFRAME_TO_ARGS_OFFSET(Op, DAG);
7681   case ISD::DYNAMIC_STACKALLOC: return LowerDYNAMIC_STACKALLOC(Op, DAG);
7682   case ISD::EH_RETURN:          return LowerEH_RETURN(Op, DAG);
7683   case ISD::TRAMPOLINE:         return LowerTRAMPOLINE(Op, DAG);
7684   case ISD::FLT_ROUNDS_:        return LowerFLT_ROUNDS_(Op, DAG);
7685   case ISD::CTLZ:               return LowerCTLZ(Op, DAG);
7686   case ISD::CTTZ:               return LowerCTTZ(Op, DAG);
7687   case ISD::MUL:                return LowerMUL_V2I64(Op, DAG);
7688   case ISD::SADDO:
7689   case ISD::UADDO:
7690   case ISD::SSUBO:
7691   case ISD::USUBO:
7692   case ISD::SMULO:
7693   case ISD::UMULO:              return LowerXALUO(Op, DAG);
7694   case ISD::READCYCLECOUNTER:   return LowerREADCYCLECOUNTER(Op, DAG);
7695   }
7696 }
7697
7698 void X86TargetLowering::
7699 ReplaceATOMIC_BINARY_64(SDNode *Node, SmallVectorImpl<SDValue>&Results,
7700                         SelectionDAG &DAG, unsigned NewOp) const {
7701   EVT T = Node->getValueType(0);
7702   DebugLoc dl = Node->getDebugLoc();
7703   assert (T == MVT::i64 && "Only know how to expand i64 atomics");
7704
7705   SDValue Chain = Node->getOperand(0);
7706   SDValue In1 = Node->getOperand(1);
7707   SDValue In2L = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
7708                              Node->getOperand(2), DAG.getIntPtrConstant(0));
7709   SDValue In2H = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
7710                              Node->getOperand(2), DAG.getIntPtrConstant(1));
7711   SDValue Ops[] = { Chain, In1, In2L, In2H };
7712   SDVTList Tys = DAG.getVTList(MVT::i32, MVT::i32, MVT::Other);
7713   SDValue Result =
7714     DAG.getMemIntrinsicNode(NewOp, dl, Tys, Ops, 4, MVT::i64,
7715                             cast<MemSDNode>(Node)->getMemOperand());
7716   SDValue OpsF[] = { Result.getValue(0), Result.getValue(1)};
7717   Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, OpsF, 2));
7718   Results.push_back(Result.getValue(2));
7719 }
7720
7721 /// ReplaceNodeResults - Replace a node with an illegal result type
7722 /// with a new node built out of custom code.
7723 void X86TargetLowering::ReplaceNodeResults(SDNode *N,
7724                                            SmallVectorImpl<SDValue>&Results,
7725                                            SelectionDAG &DAG) const {
7726   DebugLoc dl = N->getDebugLoc();
7727   switch (N->getOpcode()) {
7728   default:
7729     assert(false && "Do not know how to custom type legalize this operation!");
7730     return;
7731   case ISD::FP_TO_SINT: {
7732     std::pair<SDValue,SDValue> Vals =
7733         FP_TO_INTHelper(SDValue(N, 0), DAG, true);
7734     SDValue FIST = Vals.first, StackSlot = Vals.second;
7735     if (FIST.getNode() != 0) {
7736       EVT VT = N->getValueType(0);
7737       // Return a load from the stack slot.
7738       Results.push_back(DAG.getLoad(VT, dl, FIST, StackSlot, NULL, 0,
7739                                     false, false, 0));
7740     }
7741     return;
7742   }
7743   case ISD::READCYCLECOUNTER: {
7744     SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
7745     SDValue TheChain = N->getOperand(0);
7746     SDValue rd = DAG.getNode(X86ISD::RDTSC_DAG, dl, Tys, &TheChain, 1);
7747     SDValue eax = DAG.getCopyFromReg(rd, dl, X86::EAX, MVT::i32,
7748                                      rd.getValue(1));
7749     SDValue edx = DAG.getCopyFromReg(eax.getValue(1), dl, X86::EDX, MVT::i32,
7750                                      eax.getValue(2));
7751     // Use a buildpair to merge the two 32-bit values into a 64-bit one.
7752     SDValue Ops[] = { eax, edx };
7753     Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, Ops, 2));
7754     Results.push_back(edx.getValue(1));
7755     return;
7756   }
7757   case ISD::ATOMIC_CMP_SWAP: {
7758     EVT T = N->getValueType(0);
7759     assert (T == MVT::i64 && "Only know how to expand i64 Cmp and Swap");
7760     SDValue cpInL, cpInH;
7761     cpInL = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(2),
7762                         DAG.getConstant(0, MVT::i32));
7763     cpInH = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(2),
7764                         DAG.getConstant(1, MVT::i32));
7765     cpInL = DAG.getCopyToReg(N->getOperand(0), dl, X86::EAX, cpInL, SDValue());
7766     cpInH = DAG.getCopyToReg(cpInL.getValue(0), dl, X86::EDX, cpInH,
7767                              cpInL.getValue(1));
7768     SDValue swapInL, swapInH;
7769     swapInL = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(3),
7770                           DAG.getConstant(0, MVT::i32));
7771     swapInH = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(3),
7772                           DAG.getConstant(1, MVT::i32));
7773     swapInL = DAG.getCopyToReg(cpInH.getValue(0), dl, X86::EBX, swapInL,
7774                                cpInH.getValue(1));
7775     swapInH = DAG.getCopyToReg(swapInL.getValue(0), dl, X86::ECX, swapInH,
7776                                swapInL.getValue(1));
7777     SDValue Ops[] = { swapInH.getValue(0),
7778                       N->getOperand(1),
7779                       swapInH.getValue(1) };
7780     SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
7781     SDValue Result = DAG.getNode(X86ISD::LCMPXCHG8_DAG, dl, Tys, Ops, 3);
7782     SDValue cpOutL = DAG.getCopyFromReg(Result.getValue(0), dl, X86::EAX,
7783                                         MVT::i32, Result.getValue(1));
7784     SDValue cpOutH = DAG.getCopyFromReg(cpOutL.getValue(1), dl, X86::EDX,
7785                                         MVT::i32, cpOutL.getValue(2));
7786     SDValue OpsF[] = { cpOutL.getValue(0), cpOutH.getValue(0)};
7787     Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, OpsF, 2));
7788     Results.push_back(cpOutH.getValue(1));
7789     return;
7790   }
7791   case ISD::ATOMIC_LOAD_ADD:
7792     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMADD64_DAG);
7793     return;
7794   case ISD::ATOMIC_LOAD_AND:
7795     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMAND64_DAG);
7796     return;
7797   case ISD::ATOMIC_LOAD_NAND:
7798     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMNAND64_DAG);
7799     return;
7800   case ISD::ATOMIC_LOAD_OR:
7801     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMOR64_DAG);
7802     return;
7803   case ISD::ATOMIC_LOAD_SUB:
7804     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMSUB64_DAG);
7805     return;
7806   case ISD::ATOMIC_LOAD_XOR:
7807     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMXOR64_DAG);
7808     return;
7809   case ISD::ATOMIC_SWAP:
7810     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMSWAP64_DAG);
7811     return;
7812   }
7813 }
7814
7815 const char *X86TargetLowering::getTargetNodeName(unsigned Opcode) const {
7816   switch (Opcode) {
7817   default: return NULL;
7818   case X86ISD::BSF:                return "X86ISD::BSF";
7819   case X86ISD::BSR:                return "X86ISD::BSR";
7820   case X86ISD::SHLD:               return "X86ISD::SHLD";
7821   case X86ISD::SHRD:               return "X86ISD::SHRD";
7822   case X86ISD::FAND:               return "X86ISD::FAND";
7823   case X86ISD::FOR:                return "X86ISD::FOR";
7824   case X86ISD::FXOR:               return "X86ISD::FXOR";
7825   case X86ISD::FSRL:               return "X86ISD::FSRL";
7826   case X86ISD::FILD:               return "X86ISD::FILD";
7827   case X86ISD::FILD_FLAG:          return "X86ISD::FILD_FLAG";
7828   case X86ISD::FP_TO_INT16_IN_MEM: return "X86ISD::FP_TO_INT16_IN_MEM";
7829   case X86ISD::FP_TO_INT32_IN_MEM: return "X86ISD::FP_TO_INT32_IN_MEM";
7830   case X86ISD::FP_TO_INT64_IN_MEM: return "X86ISD::FP_TO_INT64_IN_MEM";
7831   case X86ISD::FLD:                return "X86ISD::FLD";
7832   case X86ISD::FST:                return "X86ISD::FST";
7833   case X86ISD::CALL:               return "X86ISD::CALL";
7834   case X86ISD::RDTSC_DAG:          return "X86ISD::RDTSC_DAG";
7835   case X86ISD::BT:                 return "X86ISD::BT";
7836   case X86ISD::CMP:                return "X86ISD::CMP";
7837   case X86ISD::COMI:               return "X86ISD::COMI";
7838   case X86ISD::UCOMI:              return "X86ISD::UCOMI";
7839   case X86ISD::SETCC:              return "X86ISD::SETCC";
7840   case X86ISD::SETCC_CARRY:        return "X86ISD::SETCC_CARRY";
7841   case X86ISD::CMOV:               return "X86ISD::CMOV";
7842   case X86ISD::BRCOND:             return "X86ISD::BRCOND";
7843   case X86ISD::RET_FLAG:           return "X86ISD::RET_FLAG";
7844   case X86ISD::REP_STOS:           return "X86ISD::REP_STOS";
7845   case X86ISD::REP_MOVS:           return "X86ISD::REP_MOVS";
7846   case X86ISD::GlobalBaseReg:      return "X86ISD::GlobalBaseReg";
7847   case X86ISD::Wrapper:            return "X86ISD::Wrapper";
7848   case X86ISD::WrapperRIP:         return "X86ISD::WrapperRIP";
7849   case X86ISD::PEXTRB:             return "X86ISD::PEXTRB";
7850   case X86ISD::PEXTRW:             return "X86ISD::PEXTRW";
7851   case X86ISD::INSERTPS:           return "X86ISD::INSERTPS";
7852   case X86ISD::PINSRB:             return "X86ISD::PINSRB";
7853   case X86ISD::PINSRW:             return "X86ISD::PINSRW";
7854   case X86ISD::MMX_PINSRW:         return "X86ISD::MMX_PINSRW";
7855   case X86ISD::PSHUFB:             return "X86ISD::PSHUFB";
7856   case X86ISD::FMAX:               return "X86ISD::FMAX";
7857   case X86ISD::FMIN:               return "X86ISD::FMIN";
7858   case X86ISD::FRSQRT:             return "X86ISD::FRSQRT";
7859   case X86ISD::FRCP:               return "X86ISD::FRCP";
7860   case X86ISD::TLSADDR:            return "X86ISD::TLSADDR";
7861   case X86ISD::SegmentBaseAddress: return "X86ISD::SegmentBaseAddress";
7862   case X86ISD::EH_RETURN:          return "X86ISD::EH_RETURN";
7863   case X86ISD::TC_RETURN:          return "X86ISD::TC_RETURN";
7864   case X86ISD::FNSTCW16m:          return "X86ISD::FNSTCW16m";
7865   case X86ISD::LCMPXCHG_DAG:       return "X86ISD::LCMPXCHG_DAG";
7866   case X86ISD::LCMPXCHG8_DAG:      return "X86ISD::LCMPXCHG8_DAG";
7867   case X86ISD::ATOMADD64_DAG:      return "X86ISD::ATOMADD64_DAG";
7868   case X86ISD::ATOMSUB64_DAG:      return "X86ISD::ATOMSUB64_DAG";
7869   case X86ISD::ATOMOR64_DAG:       return "X86ISD::ATOMOR64_DAG";
7870   case X86ISD::ATOMXOR64_DAG:      return "X86ISD::ATOMXOR64_DAG";
7871   case X86ISD::ATOMAND64_DAG:      return "X86ISD::ATOMAND64_DAG";
7872   case X86ISD::ATOMNAND64_DAG:     return "X86ISD::ATOMNAND64_DAG";
7873   case X86ISD::VZEXT_MOVL:         return "X86ISD::VZEXT_MOVL";
7874   case X86ISD::VZEXT_LOAD:         return "X86ISD::VZEXT_LOAD";
7875   case X86ISD::VSHL:               return "X86ISD::VSHL";
7876   case X86ISD::VSRL:               return "X86ISD::VSRL";
7877   case X86ISD::CMPPD:              return "X86ISD::CMPPD";
7878   case X86ISD::CMPPS:              return "X86ISD::CMPPS";
7879   case X86ISD::PCMPEQB:            return "X86ISD::PCMPEQB";
7880   case X86ISD::PCMPEQW:            return "X86ISD::PCMPEQW";
7881   case X86ISD::PCMPEQD:            return "X86ISD::PCMPEQD";
7882   case X86ISD::PCMPEQQ:            return "X86ISD::PCMPEQQ";
7883   case X86ISD::PCMPGTB:            return "X86ISD::PCMPGTB";
7884   case X86ISD::PCMPGTW:            return "X86ISD::PCMPGTW";
7885   case X86ISD::PCMPGTD:            return "X86ISD::PCMPGTD";
7886   case X86ISD::PCMPGTQ:            return "X86ISD::PCMPGTQ";
7887   case X86ISD::ADD:                return "X86ISD::ADD";
7888   case X86ISD::SUB:                return "X86ISD::SUB";
7889   case X86ISD::SMUL:               return "X86ISD::SMUL";
7890   case X86ISD::UMUL:               return "X86ISD::UMUL";
7891   case X86ISD::INC:                return "X86ISD::INC";
7892   case X86ISD::DEC:                return "X86ISD::DEC";
7893   case X86ISD::OR:                 return "X86ISD::OR";
7894   case X86ISD::XOR:                return "X86ISD::XOR";
7895   case X86ISD::AND:                return "X86ISD::AND";
7896   case X86ISD::MUL_IMM:            return "X86ISD::MUL_IMM";
7897   case X86ISD::PTEST:              return "X86ISD::PTEST";
7898   case X86ISD::VASTART_SAVE_XMM_REGS: return "X86ISD::VASTART_SAVE_XMM_REGS";
7899   case X86ISD::MINGW_ALLOCA:       return "X86ISD::MINGW_ALLOCA";
7900   }
7901 }
7902
7903 // isLegalAddressingMode - Return true if the addressing mode represented
7904 // by AM is legal for this target, for a load/store of the specified type.
7905 bool X86TargetLowering::isLegalAddressingMode(const AddrMode &AM,
7906                                               const Type *Ty) const {
7907   // X86 supports extremely general addressing modes.
7908   CodeModel::Model M = getTargetMachine().getCodeModel();
7909
7910   // X86 allows a sign-extended 32-bit immediate field as a displacement.
7911   if (!X86::isOffsetSuitableForCodeModel(AM.BaseOffs, M, AM.BaseGV != NULL))
7912     return false;
7913
7914   if (AM.BaseGV) {
7915     unsigned GVFlags =
7916       Subtarget->ClassifyGlobalReference(AM.BaseGV, getTargetMachine());
7917
7918     // If a reference to this global requires an extra load, we can't fold it.
7919     if (isGlobalStubReference(GVFlags))
7920       return false;
7921
7922     // If BaseGV requires a register for the PIC base, we cannot also have a
7923     // BaseReg specified.
7924     if (AM.HasBaseReg && isGlobalRelativeToPICBase(GVFlags))
7925       return false;
7926
7927     // If lower 4G is not available, then we must use rip-relative addressing.
7928     if (Subtarget->is64Bit() && (AM.BaseOffs || AM.Scale > 1))
7929       return false;
7930   }
7931
7932   switch (AM.Scale) {
7933   case 0:
7934   case 1:
7935   case 2:
7936   case 4:
7937   case 8:
7938     // These scales always work.
7939     break;
7940   case 3:
7941   case 5:
7942   case 9:
7943     // These scales are formed with basereg+scalereg.  Only accept if there is
7944     // no basereg yet.
7945     if (AM.HasBaseReg)
7946       return false;
7947     break;
7948   default:  // Other stuff never works.
7949     return false;
7950   }
7951
7952   return true;
7953 }
7954
7955
7956 bool X86TargetLowering::isTruncateFree(const Type *Ty1, const Type *Ty2) const {
7957   if (!Ty1->isIntegerTy() || !Ty2->isIntegerTy())
7958     return false;
7959   unsigned NumBits1 = Ty1->getPrimitiveSizeInBits();
7960   unsigned NumBits2 = Ty2->getPrimitiveSizeInBits();
7961   if (NumBits1 <= NumBits2)
7962     return false;
7963   return true;
7964 }
7965
7966 bool X86TargetLowering::isTruncateFree(EVT VT1, EVT VT2) const {
7967   if (!VT1.isInteger() || !VT2.isInteger())
7968     return false;
7969   unsigned NumBits1 = VT1.getSizeInBits();
7970   unsigned NumBits2 = VT2.getSizeInBits();
7971   if (NumBits1 <= NumBits2)
7972     return false;
7973   return true;
7974 }
7975
7976 bool X86TargetLowering::isZExtFree(const Type *Ty1, const Type *Ty2) const {
7977   // x86-64 implicitly zero-extends 32-bit results in 64-bit registers.
7978   return Ty1->isIntegerTy(32) && Ty2->isIntegerTy(64) && Subtarget->is64Bit();
7979 }
7980
7981 bool X86TargetLowering::isZExtFree(EVT VT1, EVT VT2) const {
7982   // x86-64 implicitly zero-extends 32-bit results in 64-bit registers.
7983   return VT1 == MVT::i32 && VT2 == MVT::i64 && Subtarget->is64Bit();
7984 }
7985
7986 bool X86TargetLowering::isNarrowingProfitable(EVT VT1, EVT VT2) const {
7987   // i16 instructions are longer (0x66 prefix) and potentially slower.
7988   return !(VT1 == MVT::i32 && VT2 == MVT::i16);
7989 }
7990
7991 /// isShuffleMaskLegal - Targets can use this to indicate that they only
7992 /// support *some* VECTOR_SHUFFLE operations, those with specific masks.
7993 /// By default, if a target supports the VECTOR_SHUFFLE node, all mask values
7994 /// are assumed to be legal.
7995 bool
7996 X86TargetLowering::isShuffleMaskLegal(const SmallVectorImpl<int> &M,
7997                                       EVT VT) const {
7998   // Very little shuffling can be done for 64-bit vectors right now.
7999   if (VT.getSizeInBits() == 64)
8000     return isPALIGNRMask(M, VT, Subtarget->hasSSSE3());
8001
8002   // FIXME: pshufb, blends, shifts.
8003   return (VT.getVectorNumElements() == 2 ||
8004           ShuffleVectorSDNode::isSplatMask(&M[0], VT) ||
8005           isMOVLMask(M, VT) ||
8006           isSHUFPMask(M, VT) ||
8007           isPSHUFDMask(M, VT) ||
8008           isPSHUFHWMask(M, VT) ||
8009           isPSHUFLWMask(M, VT) ||
8010           isPALIGNRMask(M, VT, Subtarget->hasSSSE3()) ||
8011           isUNPCKLMask(M, VT) ||
8012           isUNPCKHMask(M, VT) ||
8013           isUNPCKL_v_undef_Mask(M, VT) ||
8014           isUNPCKH_v_undef_Mask(M, VT));
8015 }
8016
8017 bool
8018 X86TargetLowering::isVectorClearMaskLegal(const SmallVectorImpl<int> &Mask,
8019                                           EVT VT) const {
8020   unsigned NumElts = VT.getVectorNumElements();
8021   // FIXME: This collection of masks seems suspect.
8022   if (NumElts == 2)
8023     return true;
8024   if (NumElts == 4 && VT.getSizeInBits() == 128) {
8025     return (isMOVLMask(Mask, VT)  ||
8026             isCommutedMOVLMask(Mask, VT, true) ||
8027             isSHUFPMask(Mask, VT) ||
8028             isCommutedSHUFPMask(Mask, VT));
8029   }
8030   return false;
8031 }
8032
8033 //===----------------------------------------------------------------------===//
8034 //                           X86 Scheduler Hooks
8035 //===----------------------------------------------------------------------===//
8036
8037 // private utility function
8038 MachineBasicBlock *
8039 X86TargetLowering::EmitAtomicBitwiseWithCustomInserter(MachineInstr *bInstr,
8040                                                        MachineBasicBlock *MBB,
8041                                                        unsigned regOpc,
8042                                                        unsigned immOpc,
8043                                                        unsigned LoadOpc,
8044                                                        unsigned CXchgOpc,
8045                                                        unsigned copyOpc,
8046                                                        unsigned notOpc,
8047                                                        unsigned EAXreg,
8048                                                        TargetRegisterClass *RC,
8049                                                        bool invSrc) const {
8050   // For the atomic bitwise operator, we generate
8051   //   thisMBB:
8052   //   newMBB:
8053   //     ld  t1 = [bitinstr.addr]
8054   //     op  t2 = t1, [bitinstr.val]
8055   //     mov EAX = t1
8056   //     lcs dest = [bitinstr.addr], t2  [EAX is implicit]
8057   //     bz  newMBB
8058   //     fallthrough -->nextMBB
8059   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
8060   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
8061   MachineFunction::iterator MBBIter = MBB;
8062   ++MBBIter;
8063
8064   /// First build the CFG
8065   MachineFunction *F = MBB->getParent();
8066   MachineBasicBlock *thisMBB = MBB;
8067   MachineBasicBlock *newMBB = F->CreateMachineBasicBlock(LLVM_BB);
8068   MachineBasicBlock *nextMBB = F->CreateMachineBasicBlock(LLVM_BB);
8069   F->insert(MBBIter, newMBB);
8070   F->insert(MBBIter, nextMBB);
8071
8072   // Move all successors to thisMBB to nextMBB
8073   nextMBB->transferSuccessors(thisMBB);
8074
8075   // Update thisMBB to fall through to newMBB
8076   thisMBB->addSuccessor(newMBB);
8077
8078   // newMBB jumps to itself and fall through to nextMBB
8079   newMBB->addSuccessor(nextMBB);
8080   newMBB->addSuccessor(newMBB);
8081
8082   // Insert instructions into newMBB based on incoming instruction
8083   assert(bInstr->getNumOperands() < X86AddrNumOperands + 4 &&
8084          "unexpected number of operands");
8085   DebugLoc dl = bInstr->getDebugLoc();
8086   MachineOperand& destOper = bInstr->getOperand(0);
8087   MachineOperand* argOpers[2 + X86AddrNumOperands];
8088   int numArgs = bInstr->getNumOperands() - 1;
8089   for (int i=0; i < numArgs; ++i)
8090     argOpers[i] = &bInstr->getOperand(i+1);
8091
8092   // x86 address has 4 operands: base, index, scale, and displacement
8093   int lastAddrIndx = X86AddrNumOperands - 1; // [0,3]
8094   int valArgIndx = lastAddrIndx + 1;
8095
8096   unsigned t1 = F->getRegInfo().createVirtualRegister(RC);
8097   MachineInstrBuilder MIB = BuildMI(newMBB, dl, TII->get(LoadOpc), t1);
8098   for (int i=0; i <= lastAddrIndx; ++i)
8099     (*MIB).addOperand(*argOpers[i]);
8100
8101   unsigned tt = F->getRegInfo().createVirtualRegister(RC);
8102   if (invSrc) {
8103     MIB = BuildMI(newMBB, dl, TII->get(notOpc), tt).addReg(t1);
8104   }
8105   else
8106     tt = t1;
8107
8108   unsigned t2 = F->getRegInfo().createVirtualRegister(RC);
8109   assert((argOpers[valArgIndx]->isReg() ||
8110           argOpers[valArgIndx]->isImm()) &&
8111          "invalid operand");
8112   if (argOpers[valArgIndx]->isReg())
8113     MIB = BuildMI(newMBB, dl, TII->get(regOpc), t2);
8114   else
8115     MIB = BuildMI(newMBB, dl, TII->get(immOpc), t2);
8116   MIB.addReg(tt);
8117   (*MIB).addOperand(*argOpers[valArgIndx]);
8118
8119   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), EAXreg);
8120   MIB.addReg(t1);
8121
8122   MIB = BuildMI(newMBB, dl, TII->get(CXchgOpc));
8123   for (int i=0; i <= lastAddrIndx; ++i)
8124     (*MIB).addOperand(*argOpers[i]);
8125   MIB.addReg(t2);
8126   assert(bInstr->hasOneMemOperand() && "Unexpected number of memoperand");
8127   (*MIB).setMemRefs(bInstr->memoperands_begin(),
8128                     bInstr->memoperands_end());
8129
8130   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), destOper.getReg());
8131   MIB.addReg(EAXreg);
8132
8133   // insert branch
8134   BuildMI(newMBB, dl, TII->get(X86::JNE_4)).addMBB(newMBB);
8135
8136   F->DeleteMachineInstr(bInstr);   // The pseudo instruction is gone now.
8137   return nextMBB;
8138 }
8139
8140 // private utility function:  64 bit atomics on 32 bit host.
8141 MachineBasicBlock *
8142 X86TargetLowering::EmitAtomicBit6432WithCustomInserter(MachineInstr *bInstr,
8143                                                        MachineBasicBlock *MBB,
8144                                                        unsigned regOpcL,
8145                                                        unsigned regOpcH,
8146                                                        unsigned immOpcL,
8147                                                        unsigned immOpcH,
8148                                                        bool invSrc) const {
8149   // For the atomic bitwise operator, we generate
8150   //   thisMBB (instructions are in pairs, except cmpxchg8b)
8151   //     ld t1,t2 = [bitinstr.addr]
8152   //   newMBB:
8153   //     out1, out2 = phi (thisMBB, t1/t2) (newMBB, t3/t4)
8154   //     op  t5, t6 <- out1, out2, [bitinstr.val]
8155   //      (for SWAP, substitute:  mov t5, t6 <- [bitinstr.val])
8156   //     mov ECX, EBX <- t5, t6
8157   //     mov EAX, EDX <- t1, t2
8158   //     cmpxchg8b [bitinstr.addr]  [EAX, EDX, EBX, ECX implicit]
8159   //     mov t3, t4 <- EAX, EDX
8160   //     bz  newMBB
8161   //     result in out1, out2
8162   //     fallthrough -->nextMBB
8163
8164   const TargetRegisterClass *RC = X86::GR32RegisterClass;
8165   const unsigned LoadOpc = X86::MOV32rm;
8166   const unsigned copyOpc = X86::MOV32rr;
8167   const unsigned NotOpc = X86::NOT32r;
8168   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
8169   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
8170   MachineFunction::iterator MBBIter = MBB;
8171   ++MBBIter;
8172
8173   /// First build the CFG
8174   MachineFunction *F = MBB->getParent();
8175   MachineBasicBlock *thisMBB = MBB;
8176   MachineBasicBlock *newMBB = F->CreateMachineBasicBlock(LLVM_BB);
8177   MachineBasicBlock *nextMBB = F->CreateMachineBasicBlock(LLVM_BB);
8178   F->insert(MBBIter, newMBB);
8179   F->insert(MBBIter, nextMBB);
8180
8181   // Move all successors to thisMBB to nextMBB
8182   nextMBB->transferSuccessors(thisMBB);
8183
8184   // Update thisMBB to fall through to newMBB
8185   thisMBB->addSuccessor(newMBB);
8186
8187   // newMBB jumps to itself and fall through to nextMBB
8188   newMBB->addSuccessor(nextMBB);
8189   newMBB->addSuccessor(newMBB);
8190
8191   DebugLoc dl = bInstr->getDebugLoc();
8192   // Insert instructions into newMBB based on incoming instruction
8193   // There are 8 "real" operands plus 9 implicit def/uses, ignored here.
8194   assert(bInstr->getNumOperands() < X86AddrNumOperands + 14 &&
8195          "unexpected number of operands");
8196   MachineOperand& dest1Oper = bInstr->getOperand(0);
8197   MachineOperand& dest2Oper = bInstr->getOperand(1);
8198   MachineOperand* argOpers[2 + X86AddrNumOperands];
8199   for (int i=0; i < 2 + X86AddrNumOperands; ++i)
8200     argOpers[i] = &bInstr->getOperand(i+2);
8201
8202   // x86 address has 5 operands: base, index, scale, displacement, and segment.
8203   int lastAddrIndx = X86AddrNumOperands - 1; // [0,3]
8204
8205   unsigned t1 = F->getRegInfo().createVirtualRegister(RC);
8206   MachineInstrBuilder MIB = BuildMI(thisMBB, dl, TII->get(LoadOpc), t1);
8207   for (int i=0; i <= lastAddrIndx; ++i)
8208     (*MIB).addOperand(*argOpers[i]);
8209   unsigned t2 = F->getRegInfo().createVirtualRegister(RC);
8210   MIB = BuildMI(thisMBB, dl, TII->get(LoadOpc), t2);
8211   // add 4 to displacement.
8212   for (int i=0; i <= lastAddrIndx-2; ++i)
8213     (*MIB).addOperand(*argOpers[i]);
8214   MachineOperand newOp3 = *(argOpers[3]);
8215   if (newOp3.isImm())
8216     newOp3.setImm(newOp3.getImm()+4);
8217   else
8218     newOp3.setOffset(newOp3.getOffset()+4);
8219   (*MIB).addOperand(newOp3);
8220   (*MIB).addOperand(*argOpers[lastAddrIndx]);
8221
8222   // t3/4 are defined later, at the bottom of the loop
8223   unsigned t3 = F->getRegInfo().createVirtualRegister(RC);
8224   unsigned t4 = F->getRegInfo().createVirtualRegister(RC);
8225   BuildMI(newMBB, dl, TII->get(X86::PHI), dest1Oper.getReg())
8226     .addReg(t1).addMBB(thisMBB).addReg(t3).addMBB(newMBB);
8227   BuildMI(newMBB, dl, TII->get(X86::PHI), dest2Oper.getReg())
8228     .addReg(t2).addMBB(thisMBB).addReg(t4).addMBB(newMBB);
8229
8230   // The subsequent operations should be using the destination registers of
8231   //the PHI instructions.
8232   if (invSrc) {
8233     t1 = F->getRegInfo().createVirtualRegister(RC);
8234     t2 = F->getRegInfo().createVirtualRegister(RC);
8235     MIB = BuildMI(newMBB, dl, TII->get(NotOpc), t1).addReg(dest1Oper.getReg());
8236     MIB = BuildMI(newMBB, dl, TII->get(NotOpc), t2).addReg(dest2Oper.getReg());
8237   } else {
8238     t1 = dest1Oper.getReg();
8239     t2 = dest2Oper.getReg();
8240   }
8241
8242   int valArgIndx = lastAddrIndx + 1;
8243   assert((argOpers[valArgIndx]->isReg() ||
8244           argOpers[valArgIndx]->isImm()) &&
8245          "invalid operand");
8246   unsigned t5 = F->getRegInfo().createVirtualRegister(RC);
8247   unsigned t6 = F->getRegInfo().createVirtualRegister(RC);
8248   if (argOpers[valArgIndx]->isReg())
8249     MIB = BuildMI(newMBB, dl, TII->get(regOpcL), t5);
8250   else
8251     MIB = BuildMI(newMBB, dl, TII->get(immOpcL), t5);
8252   if (regOpcL != X86::MOV32rr)
8253     MIB.addReg(t1);
8254   (*MIB).addOperand(*argOpers[valArgIndx]);
8255   assert(argOpers[valArgIndx + 1]->isReg() ==
8256          argOpers[valArgIndx]->isReg());
8257   assert(argOpers[valArgIndx + 1]->isImm() ==
8258          argOpers[valArgIndx]->isImm());
8259   if (argOpers[valArgIndx + 1]->isReg())
8260     MIB = BuildMI(newMBB, dl, TII->get(regOpcH), t6);
8261   else
8262     MIB = BuildMI(newMBB, dl, TII->get(immOpcH), t6);
8263   if (regOpcH != X86::MOV32rr)
8264     MIB.addReg(t2);
8265   (*MIB).addOperand(*argOpers[valArgIndx + 1]);
8266
8267   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), X86::EAX);
8268   MIB.addReg(t1);
8269   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), X86::EDX);
8270   MIB.addReg(t2);
8271
8272   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), X86::EBX);
8273   MIB.addReg(t5);
8274   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), X86::ECX);
8275   MIB.addReg(t6);
8276
8277   MIB = BuildMI(newMBB, dl, TII->get(X86::LCMPXCHG8B));
8278   for (int i=0; i <= lastAddrIndx; ++i)
8279     (*MIB).addOperand(*argOpers[i]);
8280
8281   assert(bInstr->hasOneMemOperand() && "Unexpected number of memoperand");
8282   (*MIB).setMemRefs(bInstr->memoperands_begin(),
8283                     bInstr->memoperands_end());
8284
8285   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), t3);
8286   MIB.addReg(X86::EAX);
8287   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), t4);
8288   MIB.addReg(X86::EDX);
8289
8290   // insert branch
8291   BuildMI(newMBB, dl, TII->get(X86::JNE_4)).addMBB(newMBB);
8292
8293   F->DeleteMachineInstr(bInstr);   // The pseudo instruction is gone now.
8294   return nextMBB;
8295 }
8296
8297 // private utility function
8298 MachineBasicBlock *
8299 X86TargetLowering::EmitAtomicMinMaxWithCustomInserter(MachineInstr *mInstr,
8300                                                       MachineBasicBlock *MBB,
8301                                                       unsigned cmovOpc) const {
8302   // For the atomic min/max operator, we generate
8303   //   thisMBB:
8304   //   newMBB:
8305   //     ld t1 = [min/max.addr]
8306   //     mov t2 = [min/max.val]
8307   //     cmp  t1, t2
8308   //     cmov[cond] t2 = t1
8309   //     mov EAX = t1
8310   //     lcs dest = [bitinstr.addr], t2  [EAX is implicit]
8311   //     bz   newMBB
8312   //     fallthrough -->nextMBB
8313   //
8314   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
8315   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
8316   MachineFunction::iterator MBBIter = MBB;
8317   ++MBBIter;
8318
8319   /// First build the CFG
8320   MachineFunction *F = MBB->getParent();
8321   MachineBasicBlock *thisMBB = MBB;
8322   MachineBasicBlock *newMBB = F->CreateMachineBasicBlock(LLVM_BB);
8323   MachineBasicBlock *nextMBB = F->CreateMachineBasicBlock(LLVM_BB);
8324   F->insert(MBBIter, newMBB);
8325   F->insert(MBBIter, nextMBB);
8326
8327   // Move all successors of thisMBB to nextMBB
8328   nextMBB->transferSuccessors(thisMBB);
8329
8330   // Update thisMBB to fall through to newMBB
8331   thisMBB->addSuccessor(newMBB);
8332
8333   // newMBB jumps to newMBB and fall through to nextMBB
8334   newMBB->addSuccessor(nextMBB);
8335   newMBB->addSuccessor(newMBB);
8336
8337   DebugLoc dl = mInstr->getDebugLoc();
8338   // Insert instructions into newMBB based on incoming instruction
8339   assert(mInstr->getNumOperands() < X86AddrNumOperands + 4 &&
8340          "unexpected number of operands");
8341   MachineOperand& destOper = mInstr->getOperand(0);
8342   MachineOperand* argOpers[2 + X86AddrNumOperands];
8343   int numArgs = mInstr->getNumOperands() - 1;
8344   for (int i=0; i < numArgs; ++i)
8345     argOpers[i] = &mInstr->getOperand(i+1);
8346
8347   // x86 address has 4 operands: base, index, scale, and displacement
8348   int lastAddrIndx = X86AddrNumOperands - 1; // [0,3]
8349   int valArgIndx = lastAddrIndx + 1;
8350
8351   unsigned t1 = F->getRegInfo().createVirtualRegister(X86::GR32RegisterClass);
8352   MachineInstrBuilder MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rm), t1);
8353   for (int i=0; i <= lastAddrIndx; ++i)
8354     (*MIB).addOperand(*argOpers[i]);
8355
8356   // We only support register and immediate values
8357   assert((argOpers[valArgIndx]->isReg() ||
8358           argOpers[valArgIndx]->isImm()) &&
8359          "invalid operand");
8360
8361   unsigned t2 = F->getRegInfo().createVirtualRegister(X86::GR32RegisterClass);
8362   if (argOpers[valArgIndx]->isReg())
8363     MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rr), t2);
8364   else
8365     MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rr), t2);
8366   (*MIB).addOperand(*argOpers[valArgIndx]);
8367
8368   MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rr), X86::EAX);
8369   MIB.addReg(t1);
8370
8371   MIB = BuildMI(newMBB, dl, TII->get(X86::CMP32rr));
8372   MIB.addReg(t1);
8373   MIB.addReg(t2);
8374
8375   // Generate movc
8376   unsigned t3 = F->getRegInfo().createVirtualRegister(X86::GR32RegisterClass);
8377   MIB = BuildMI(newMBB, dl, TII->get(cmovOpc),t3);
8378   MIB.addReg(t2);
8379   MIB.addReg(t1);
8380
8381   // Cmp and exchange if none has modified the memory location
8382   MIB = BuildMI(newMBB, dl, TII->get(X86::LCMPXCHG32));
8383   for (int i=0; i <= lastAddrIndx; ++i)
8384     (*MIB).addOperand(*argOpers[i]);
8385   MIB.addReg(t3);
8386   assert(mInstr->hasOneMemOperand() && "Unexpected number of memoperand");
8387   (*MIB).setMemRefs(mInstr->memoperands_begin(),
8388                     mInstr->memoperands_end());
8389
8390   MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rr), destOper.getReg());
8391   MIB.addReg(X86::EAX);
8392
8393   // insert branch
8394   BuildMI(newMBB, dl, TII->get(X86::JNE_4)).addMBB(newMBB);
8395
8396   F->DeleteMachineInstr(mInstr);   // The pseudo instruction is gone now.
8397   return nextMBB;
8398 }
8399
8400 // FIXME: When we get size specific XMM0 registers, i.e. XMM0_V16I8
8401 // all of this code can be replaced with that in the .td file.
8402 MachineBasicBlock *
8403 X86TargetLowering::EmitPCMP(MachineInstr *MI, MachineBasicBlock *BB,
8404                             unsigned numArgs, bool memArg) const {
8405
8406   MachineFunction *F = BB->getParent();
8407   DebugLoc dl = MI->getDebugLoc();
8408   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
8409
8410   unsigned Opc;
8411   if (memArg)
8412     Opc = numArgs == 3 ? X86::PCMPISTRM128rm : X86::PCMPESTRM128rm;
8413   else
8414     Opc = numArgs == 3 ? X86::PCMPISTRM128rr : X86::PCMPESTRM128rr;
8415
8416   MachineInstrBuilder MIB = BuildMI(BB, dl, TII->get(Opc));
8417
8418   for (unsigned i = 0; i < numArgs; ++i) {
8419     MachineOperand &Op = MI->getOperand(i+1);
8420
8421     if (!(Op.isReg() && Op.isImplicit()))
8422       MIB.addOperand(Op);
8423   }
8424
8425   BuildMI(BB, dl, TII->get(X86::MOVAPSrr), MI->getOperand(0).getReg())
8426     .addReg(X86::XMM0);
8427
8428   F->DeleteMachineInstr(MI);
8429
8430   return BB;
8431 }
8432
8433 MachineBasicBlock *
8434 X86TargetLowering::EmitVAStartSaveXMMRegsWithCustomInserter(
8435                                                  MachineInstr *MI,
8436                                                  MachineBasicBlock *MBB) const {
8437   // Emit code to save XMM registers to the stack. The ABI says that the
8438   // number of registers to save is given in %al, so it's theoretically
8439   // possible to do an indirect jump trick to avoid saving all of them,
8440   // however this code takes a simpler approach and just executes all
8441   // of the stores if %al is non-zero. It's less code, and it's probably
8442   // easier on the hardware branch predictor, and stores aren't all that
8443   // expensive anyway.
8444
8445   // Create the new basic blocks. One block contains all the XMM stores,
8446   // and one block is the final destination regardless of whether any
8447   // stores were performed.
8448   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
8449   MachineFunction *F = MBB->getParent();
8450   MachineFunction::iterator MBBIter = MBB;
8451   ++MBBIter;
8452   MachineBasicBlock *XMMSaveMBB = F->CreateMachineBasicBlock(LLVM_BB);
8453   MachineBasicBlock *EndMBB = F->CreateMachineBasicBlock(LLVM_BB);
8454   F->insert(MBBIter, XMMSaveMBB);
8455   F->insert(MBBIter, EndMBB);
8456
8457   // Set up the CFG.
8458   // Move any original successors of MBB to the end block.
8459   EndMBB->transferSuccessors(MBB);
8460   // The original block will now fall through to the XMM save block.
8461   MBB->addSuccessor(XMMSaveMBB);
8462   // The XMMSaveMBB will fall through to the end block.
8463   XMMSaveMBB->addSuccessor(EndMBB);
8464
8465   // Now add the instructions.
8466   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
8467   DebugLoc DL = MI->getDebugLoc();
8468
8469   unsigned CountReg = MI->getOperand(0).getReg();
8470   int64_t RegSaveFrameIndex = MI->getOperand(1).getImm();
8471   int64_t VarArgsFPOffset = MI->getOperand(2).getImm();
8472
8473   if (!Subtarget->isTargetWin64()) {
8474     // If %al is 0, branch around the XMM save block.
8475     BuildMI(MBB, DL, TII->get(X86::TEST8rr)).addReg(CountReg).addReg(CountReg);
8476     BuildMI(MBB, DL, TII->get(X86::JE_4)).addMBB(EndMBB);
8477     MBB->addSuccessor(EndMBB);
8478   }
8479
8480   // In the XMM save block, save all the XMM argument registers.
8481   for (int i = 3, e = MI->getNumOperands(); i != e; ++i) {
8482     int64_t Offset = (i - 3) * 16 + VarArgsFPOffset;
8483     MachineMemOperand *MMO =
8484       F->getMachineMemOperand(
8485         PseudoSourceValue::getFixedStack(RegSaveFrameIndex),
8486         MachineMemOperand::MOStore, Offset,
8487         /*Size=*/16, /*Align=*/16);
8488     BuildMI(XMMSaveMBB, DL, TII->get(X86::MOVAPSmr))
8489       .addFrameIndex(RegSaveFrameIndex)
8490       .addImm(/*Scale=*/1)
8491       .addReg(/*IndexReg=*/0)
8492       .addImm(/*Disp=*/Offset)
8493       .addReg(/*Segment=*/0)
8494       .addReg(MI->getOperand(i).getReg())
8495       .addMemOperand(MMO);
8496   }
8497
8498   F->DeleteMachineInstr(MI);   // The pseudo instruction is gone now.
8499
8500   return EndMBB;
8501 }
8502
8503 MachineBasicBlock *
8504 X86TargetLowering::EmitLoweredSelect(MachineInstr *MI,
8505                                      MachineBasicBlock *BB,
8506                    DenseMap<MachineBasicBlock*, MachineBasicBlock*> *EM) const {
8507   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
8508   DebugLoc DL = MI->getDebugLoc();
8509
8510   // To "insert" a SELECT_CC instruction, we actually have to insert the
8511   // diamond control-flow pattern.  The incoming instruction knows the
8512   // destination vreg to set, the condition code register to branch on, the
8513   // true/false values to select between, and a branch opcode to use.
8514   const BasicBlock *LLVM_BB = BB->getBasicBlock();
8515   MachineFunction::iterator It = BB;
8516   ++It;
8517
8518   //  thisMBB:
8519   //  ...
8520   //   TrueVal = ...
8521   //   cmpTY ccX, r1, r2
8522   //   bCC copy1MBB
8523   //   fallthrough --> copy0MBB
8524   MachineBasicBlock *thisMBB = BB;
8525   MachineFunction *F = BB->getParent();
8526   MachineBasicBlock *copy0MBB = F->CreateMachineBasicBlock(LLVM_BB);
8527   MachineBasicBlock *sinkMBB = F->CreateMachineBasicBlock(LLVM_BB);
8528   unsigned Opc =
8529     X86::GetCondBranchFromCond((X86::CondCode)MI->getOperand(3).getImm());
8530   BuildMI(BB, DL, TII->get(Opc)).addMBB(sinkMBB);
8531   F->insert(It, copy0MBB);
8532   F->insert(It, sinkMBB);
8533   // Update machine-CFG edges by first adding all successors of the current
8534   // block to the new block which will contain the Phi node for the select.
8535   // Also inform sdisel of the edge changes.
8536   for (MachineBasicBlock::succ_iterator I = BB->succ_begin(),
8537          E = BB->succ_end(); I != E; ++I) {
8538     EM->insert(std::make_pair(*I, sinkMBB));
8539     sinkMBB->addSuccessor(*I);
8540   }
8541   // Next, remove all successors of the current block, and add the true
8542   // and fallthrough blocks as its successors.
8543   while (!BB->succ_empty())
8544     BB->removeSuccessor(BB->succ_begin());
8545   // Add the true and fallthrough blocks as its successors.
8546   BB->addSuccessor(copy0MBB);
8547   BB->addSuccessor(sinkMBB);
8548
8549   //  copy0MBB:
8550   //   %FalseValue = ...
8551   //   # fallthrough to sinkMBB
8552   BB = copy0MBB;
8553
8554   // Update machine-CFG edges
8555   BB->addSuccessor(sinkMBB);
8556
8557   //  sinkMBB:
8558   //   %Result = phi [ %FalseValue, copy0MBB ], [ %TrueValue, thisMBB ]
8559   //  ...
8560   BB = sinkMBB;
8561   BuildMI(BB, DL, TII->get(X86::PHI), MI->getOperand(0).getReg())
8562     .addReg(MI->getOperand(1).getReg()).addMBB(copy0MBB)
8563     .addReg(MI->getOperand(2).getReg()).addMBB(thisMBB);
8564
8565   F->DeleteMachineInstr(MI);   // The pseudo instruction is gone now.
8566   return BB;
8567 }
8568
8569 MachineBasicBlock *
8570 X86TargetLowering::EmitLoweredMingwAlloca(MachineInstr *MI,
8571                                           MachineBasicBlock *BB,
8572                    DenseMap<MachineBasicBlock*, MachineBasicBlock*> *EM) const {
8573   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
8574   DebugLoc DL = MI->getDebugLoc();
8575   MachineFunction *F = BB->getParent();
8576
8577   // The lowering is pretty easy: we're just emitting the call to _alloca.  The
8578   // non-trivial part is impdef of ESP.
8579   // FIXME: The code should be tweaked as soon as we'll try to do codegen for
8580   // mingw-w64.
8581
8582   BuildMI(BB, DL, TII->get(X86::CALLpcrel32))
8583     .addExternalSymbol("_alloca")
8584     .addReg(X86::EAX, RegState::Implicit)
8585     .addReg(X86::ESP, RegState::Implicit)
8586     .addReg(X86::EAX, RegState::Define | RegState::Implicit)
8587     .addReg(X86::ESP, RegState::Define | RegState::Implicit);
8588
8589   F->DeleteMachineInstr(MI);   // The pseudo instruction is gone now.
8590   return BB;
8591 }
8592
8593 MachineBasicBlock *
8594 X86TargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
8595                                                MachineBasicBlock *BB,
8596                    DenseMap<MachineBasicBlock*, MachineBasicBlock*> *EM) const {
8597   switch (MI->getOpcode()) {
8598   default: assert(false && "Unexpected instr type to insert");
8599   case X86::MINGW_ALLOCA:
8600     return EmitLoweredMingwAlloca(MI, BB, EM);
8601   case X86::CMOV_GR8:
8602   case X86::CMOV_V1I64:
8603   case X86::CMOV_FR32:
8604   case X86::CMOV_FR64:
8605   case X86::CMOV_V4F32:
8606   case X86::CMOV_V2F64:
8607   case X86::CMOV_V2I64:
8608   case X86::CMOV_GR16:
8609   case X86::CMOV_GR32:
8610   case X86::CMOV_RFP32:
8611   case X86::CMOV_RFP64:
8612   case X86::CMOV_RFP80:
8613     return EmitLoweredSelect(MI, BB, EM);
8614
8615   case X86::FP32_TO_INT16_IN_MEM:
8616   case X86::FP32_TO_INT32_IN_MEM:
8617   case X86::FP32_TO_INT64_IN_MEM:
8618   case X86::FP64_TO_INT16_IN_MEM:
8619   case X86::FP64_TO_INT32_IN_MEM:
8620   case X86::FP64_TO_INT64_IN_MEM:
8621   case X86::FP80_TO_INT16_IN_MEM:
8622   case X86::FP80_TO_INT32_IN_MEM:
8623   case X86::FP80_TO_INT64_IN_MEM: {
8624     const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
8625     DebugLoc DL = MI->getDebugLoc();
8626
8627     // Change the floating point control register to use "round towards zero"
8628     // mode when truncating to an integer value.
8629     MachineFunction *F = BB->getParent();
8630     int CWFrameIdx = F->getFrameInfo()->CreateStackObject(2, 2, false);
8631     addFrameReference(BuildMI(BB, DL, TII->get(X86::FNSTCW16m)), CWFrameIdx);
8632
8633     // Load the old value of the high byte of the control word...
8634     unsigned OldCW =
8635       F->getRegInfo().createVirtualRegister(X86::GR16RegisterClass);
8636     addFrameReference(BuildMI(BB, DL, TII->get(X86::MOV16rm), OldCW),
8637                       CWFrameIdx);
8638
8639     // Set the high part to be round to zero...
8640     addFrameReference(BuildMI(BB, DL, TII->get(X86::MOV16mi)), CWFrameIdx)
8641       .addImm(0xC7F);
8642
8643     // Reload the modified control word now...
8644     addFrameReference(BuildMI(BB, DL, TII->get(X86::FLDCW16m)), CWFrameIdx);
8645
8646     // Restore the memory image of control word to original value
8647     addFrameReference(BuildMI(BB, DL, TII->get(X86::MOV16mr)), CWFrameIdx)
8648       .addReg(OldCW);
8649
8650     // Get the X86 opcode to use.
8651     unsigned Opc;
8652     switch (MI->getOpcode()) {
8653     default: llvm_unreachable("illegal opcode!");
8654     case X86::FP32_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m32; break;
8655     case X86::FP32_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m32; break;
8656     case X86::FP32_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m32; break;
8657     case X86::FP64_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m64; break;
8658     case X86::FP64_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m64; break;
8659     case X86::FP64_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m64; break;
8660     case X86::FP80_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m80; break;
8661     case X86::FP80_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m80; break;
8662     case X86::FP80_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m80; break;
8663     }
8664
8665     X86AddressMode AM;
8666     MachineOperand &Op = MI->getOperand(0);
8667     if (Op.isReg()) {
8668       AM.BaseType = X86AddressMode::RegBase;
8669       AM.Base.Reg = Op.getReg();
8670     } else {
8671       AM.BaseType = X86AddressMode::FrameIndexBase;
8672       AM.Base.FrameIndex = Op.getIndex();
8673     }
8674     Op = MI->getOperand(1);
8675     if (Op.isImm())
8676       AM.Scale = Op.getImm();
8677     Op = MI->getOperand(2);
8678     if (Op.isImm())
8679       AM.IndexReg = Op.getImm();
8680     Op = MI->getOperand(3);
8681     if (Op.isGlobal()) {
8682       AM.GV = Op.getGlobal();
8683     } else {
8684       AM.Disp = Op.getImm();
8685     }
8686     addFullAddress(BuildMI(BB, DL, TII->get(Opc)), AM)
8687                       .addReg(MI->getOperand(X86AddrNumOperands).getReg());
8688
8689     // Reload the original control word now.
8690     addFrameReference(BuildMI(BB, DL, TII->get(X86::FLDCW16m)), CWFrameIdx);
8691
8692     F->DeleteMachineInstr(MI);   // The pseudo instruction is gone now.
8693     return BB;
8694   }
8695     // DBG_VALUE.  Only the frame index case is done here.
8696   case X86::DBG_VALUE: {
8697     const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
8698     DebugLoc DL = MI->getDebugLoc();
8699     X86AddressMode AM;
8700     MachineFunction *F = BB->getParent();
8701     AM.BaseType = X86AddressMode::FrameIndexBase;
8702     AM.Base.FrameIndex = MI->getOperand(0).getImm();
8703     addFullAddress(BuildMI(BB, DL, TII->get(X86::DBG_VALUE)), AM).
8704       addImm(MI->getOperand(1).getImm()).
8705       addMetadata(MI->getOperand(2).getMetadata());
8706     F->DeleteMachineInstr(MI);      // Remove pseudo.
8707     return BB;
8708   }
8709
8710     // String/text processing lowering.
8711   case X86::PCMPISTRM128REG:
8712     return EmitPCMP(MI, BB, 3, false /* in-mem */);
8713   case X86::PCMPISTRM128MEM:
8714     return EmitPCMP(MI, BB, 3, true /* in-mem */);
8715   case X86::PCMPESTRM128REG:
8716     return EmitPCMP(MI, BB, 5, false /* in mem */);
8717   case X86::PCMPESTRM128MEM:
8718     return EmitPCMP(MI, BB, 5, true /* in mem */);
8719
8720     // Atomic Lowering.
8721   case X86::ATOMAND32:
8722     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND32rr,
8723                                                X86::AND32ri, X86::MOV32rm,
8724                                                X86::LCMPXCHG32, X86::MOV32rr,
8725                                                X86::NOT32r, X86::EAX,
8726                                                X86::GR32RegisterClass);
8727   case X86::ATOMOR32:
8728     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR32rr,
8729                                                X86::OR32ri, X86::MOV32rm,
8730                                                X86::LCMPXCHG32, X86::MOV32rr,
8731                                                X86::NOT32r, X86::EAX,
8732                                                X86::GR32RegisterClass);
8733   case X86::ATOMXOR32:
8734     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR32rr,
8735                                                X86::XOR32ri, X86::MOV32rm,
8736                                                X86::LCMPXCHG32, X86::MOV32rr,
8737                                                X86::NOT32r, X86::EAX,
8738                                                X86::GR32RegisterClass);
8739   case X86::ATOMNAND32:
8740     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND32rr,
8741                                                X86::AND32ri, X86::MOV32rm,
8742                                                X86::LCMPXCHG32, X86::MOV32rr,
8743                                                X86::NOT32r, X86::EAX,
8744                                                X86::GR32RegisterClass, true);
8745   case X86::ATOMMIN32:
8746     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVL32rr);
8747   case X86::ATOMMAX32:
8748     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVG32rr);
8749   case X86::ATOMUMIN32:
8750     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVB32rr);
8751   case X86::ATOMUMAX32:
8752     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVA32rr);
8753
8754   case X86::ATOMAND16:
8755     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND16rr,
8756                                                X86::AND16ri, X86::MOV16rm,
8757                                                X86::LCMPXCHG16, X86::MOV16rr,
8758                                                X86::NOT16r, X86::AX,
8759                                                X86::GR16RegisterClass);
8760   case X86::ATOMOR16:
8761     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR16rr,
8762                                                X86::OR16ri, X86::MOV16rm,
8763                                                X86::LCMPXCHG16, X86::MOV16rr,
8764                                                X86::NOT16r, X86::AX,
8765                                                X86::GR16RegisterClass);
8766   case X86::ATOMXOR16:
8767     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR16rr,
8768                                                X86::XOR16ri, X86::MOV16rm,
8769                                                X86::LCMPXCHG16, X86::MOV16rr,
8770                                                X86::NOT16r, X86::AX,
8771                                                X86::GR16RegisterClass);
8772   case X86::ATOMNAND16:
8773     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND16rr,
8774                                                X86::AND16ri, X86::MOV16rm,
8775                                                X86::LCMPXCHG16, X86::MOV16rr,
8776                                                X86::NOT16r, X86::AX,
8777                                                X86::GR16RegisterClass, true);
8778   case X86::ATOMMIN16:
8779     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVL16rr);
8780   case X86::ATOMMAX16:
8781     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVG16rr);
8782   case X86::ATOMUMIN16:
8783     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVB16rr);
8784   case X86::ATOMUMAX16:
8785     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVA16rr);
8786
8787   case X86::ATOMAND8:
8788     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND8rr,
8789                                                X86::AND8ri, X86::MOV8rm,
8790                                                X86::LCMPXCHG8, X86::MOV8rr,
8791                                                X86::NOT8r, X86::AL,
8792                                                X86::GR8RegisterClass);
8793   case X86::ATOMOR8:
8794     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR8rr,
8795                                                X86::OR8ri, X86::MOV8rm,
8796                                                X86::LCMPXCHG8, X86::MOV8rr,
8797                                                X86::NOT8r, X86::AL,
8798                                                X86::GR8RegisterClass);
8799   case X86::ATOMXOR8:
8800     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR8rr,
8801                                                X86::XOR8ri, X86::MOV8rm,
8802                                                X86::LCMPXCHG8, X86::MOV8rr,
8803                                                X86::NOT8r, X86::AL,
8804                                                X86::GR8RegisterClass);
8805   case X86::ATOMNAND8:
8806     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND8rr,
8807                                                X86::AND8ri, X86::MOV8rm,
8808                                                X86::LCMPXCHG8, X86::MOV8rr,
8809                                                X86::NOT8r, X86::AL,
8810                                                X86::GR8RegisterClass, true);
8811   // FIXME: There are no CMOV8 instructions; MIN/MAX need some other way.
8812   // This group is for 64-bit host.
8813   case X86::ATOMAND64:
8814     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND64rr,
8815                                                X86::AND64ri32, X86::MOV64rm,
8816                                                X86::LCMPXCHG64, X86::MOV64rr,
8817                                                X86::NOT64r, X86::RAX,
8818                                                X86::GR64RegisterClass);
8819   case X86::ATOMOR64:
8820     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR64rr,
8821                                                X86::OR64ri32, X86::MOV64rm,
8822                                                X86::LCMPXCHG64, X86::MOV64rr,
8823                                                X86::NOT64r, X86::RAX,
8824                                                X86::GR64RegisterClass);
8825   case X86::ATOMXOR64:
8826     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR64rr,
8827                                                X86::XOR64ri32, X86::MOV64rm,
8828                                                X86::LCMPXCHG64, X86::MOV64rr,
8829                                                X86::NOT64r, X86::RAX,
8830                                                X86::GR64RegisterClass);
8831   case X86::ATOMNAND64:
8832     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND64rr,
8833                                                X86::AND64ri32, X86::MOV64rm,
8834                                                X86::LCMPXCHG64, X86::MOV64rr,
8835                                                X86::NOT64r, X86::RAX,
8836                                                X86::GR64RegisterClass, true);
8837   case X86::ATOMMIN64:
8838     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVL64rr);
8839   case X86::ATOMMAX64:
8840     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVG64rr);
8841   case X86::ATOMUMIN64:
8842     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVB64rr);
8843   case X86::ATOMUMAX64:
8844     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVA64rr);
8845
8846   // This group does 64-bit operations on a 32-bit host.
8847   case X86::ATOMAND6432:
8848     return EmitAtomicBit6432WithCustomInserter(MI, BB,
8849                                                X86::AND32rr, X86::AND32rr,
8850                                                X86::AND32ri, X86::AND32ri,
8851                                                false);
8852   case X86::ATOMOR6432:
8853     return EmitAtomicBit6432WithCustomInserter(MI, BB,
8854                                                X86::OR32rr, X86::OR32rr,
8855                                                X86::OR32ri, X86::OR32ri,
8856                                                false);
8857   case X86::ATOMXOR6432:
8858     return EmitAtomicBit6432WithCustomInserter(MI, BB,
8859                                                X86::XOR32rr, X86::XOR32rr,
8860                                                X86::XOR32ri, X86::XOR32ri,
8861                                                false);
8862   case X86::ATOMNAND6432:
8863     return EmitAtomicBit6432WithCustomInserter(MI, BB,
8864                                                X86::AND32rr, X86::AND32rr,
8865                                                X86::AND32ri, X86::AND32ri,
8866                                                true);
8867   case X86::ATOMADD6432:
8868     return EmitAtomicBit6432WithCustomInserter(MI, BB,
8869                                                X86::ADD32rr, X86::ADC32rr,
8870                                                X86::ADD32ri, X86::ADC32ri,
8871                                                false);
8872   case X86::ATOMSUB6432:
8873     return EmitAtomicBit6432WithCustomInserter(MI, BB,
8874                                                X86::SUB32rr, X86::SBB32rr,
8875                                                X86::SUB32ri, X86::SBB32ri,
8876                                                false);
8877   case X86::ATOMSWAP6432:
8878     return EmitAtomicBit6432WithCustomInserter(MI, BB,
8879                                                X86::MOV32rr, X86::MOV32rr,
8880                                                X86::MOV32ri, X86::MOV32ri,
8881                                                false);
8882   case X86::VASTART_SAVE_XMM_REGS:
8883     return EmitVAStartSaveXMMRegsWithCustomInserter(MI, BB);
8884   }
8885 }
8886
8887 //===----------------------------------------------------------------------===//
8888 //                           X86 Optimization Hooks
8889 //===----------------------------------------------------------------------===//
8890
8891 void X86TargetLowering::computeMaskedBitsForTargetNode(const SDValue Op,
8892                                                        const APInt &Mask,
8893                                                        APInt &KnownZero,
8894                                                        APInt &KnownOne,
8895                                                        const SelectionDAG &DAG,
8896                                                        unsigned Depth) const {
8897   unsigned Opc = Op.getOpcode();
8898   assert((Opc >= ISD::BUILTIN_OP_END ||
8899           Opc == ISD::INTRINSIC_WO_CHAIN ||
8900           Opc == ISD::INTRINSIC_W_CHAIN ||
8901           Opc == ISD::INTRINSIC_VOID) &&
8902          "Should use MaskedValueIsZero if you don't know whether Op"
8903          " is a target node!");
8904
8905   KnownZero = KnownOne = APInt(Mask.getBitWidth(), 0);   // Don't know anything.
8906   switch (Opc) {
8907   default: break;
8908   case X86ISD::ADD:
8909   case X86ISD::SUB:
8910   case X86ISD::SMUL:
8911   case X86ISD::UMUL:
8912   case X86ISD::INC:
8913   case X86ISD::DEC:
8914   case X86ISD::OR:
8915   case X86ISD::XOR:
8916   case X86ISD::AND:
8917     // These nodes' second result is a boolean.
8918     if (Op.getResNo() == 0)
8919       break;
8920     // Fallthrough
8921   case X86ISD::SETCC:
8922     KnownZero |= APInt::getHighBitsSet(Mask.getBitWidth(),
8923                                        Mask.getBitWidth() - 1);
8924     break;
8925   }
8926 }
8927
8928 /// isGAPlusOffset - Returns true (and the GlobalValue and the offset) if the
8929 /// node is a GlobalAddress + offset.
8930 bool X86TargetLowering::isGAPlusOffset(SDNode *N,
8931                                        const GlobalValue* &GA,
8932                                        int64_t &Offset) const {
8933   if (N->getOpcode() == X86ISD::Wrapper) {
8934     if (isa<GlobalAddressSDNode>(N->getOperand(0))) {
8935       GA = cast<GlobalAddressSDNode>(N->getOperand(0))->getGlobal();
8936       Offset = cast<GlobalAddressSDNode>(N->getOperand(0))->getOffset();
8937       return true;
8938     }
8939   }
8940   return TargetLowering::isGAPlusOffset(N, GA, Offset);
8941 }
8942
8943 /// PerformShuffleCombine - Combine a vector_shuffle that is equal to
8944 /// build_vector load1, load2, load3, load4, <0, 1, 2, 3> into a 128-bit load
8945 /// if the load addresses are consecutive, non-overlapping, and in the right
8946 /// order.
8947 static SDValue PerformShuffleCombine(SDNode *N, SelectionDAG &DAG,
8948                                      const TargetLowering &TLI) {
8949   DebugLoc dl = N->getDebugLoc();
8950   EVT VT = N->getValueType(0);
8951   ShuffleVectorSDNode *SVN = cast<ShuffleVectorSDNode>(N);
8952
8953   if (VT.getSizeInBits() != 128)
8954     return SDValue();
8955
8956   SmallVector<SDValue, 16> Elts;
8957   for (unsigned i = 0, e = VT.getVectorNumElements(); i != e; ++i)
8958     Elts.push_back(DAG.getShuffleScalarElt(SVN, i));
8959
8960   return EltsFromConsecutiveLoads(VT, Elts, dl, DAG);
8961 }
8962
8963 /// PerformShuffleCombine - Detect vector gather/scatter index generation
8964 /// and convert it from being a bunch of shuffles and extracts to a simple
8965 /// store and scalar loads to extract the elements.
8966 static SDValue PerformEXTRACT_VECTOR_ELTCombine(SDNode *N, SelectionDAG &DAG,
8967                                                 const TargetLowering &TLI) {
8968   SDValue InputVector = N->getOperand(0);
8969
8970   // Only operate on vectors of 4 elements, where the alternative shuffling
8971   // gets to be more expensive.
8972   if (InputVector.getValueType() != MVT::v4i32)
8973     return SDValue();
8974
8975   // Check whether every use of InputVector is an EXTRACT_VECTOR_ELT with a
8976   // single use which is a sign-extend or zero-extend, and all elements are
8977   // used.
8978   SmallVector<SDNode *, 4> Uses;
8979   unsigned ExtractedElements = 0;
8980   for (SDNode::use_iterator UI = InputVector.getNode()->use_begin(),
8981        UE = InputVector.getNode()->use_end(); UI != UE; ++UI) {
8982     if (UI.getUse().getResNo() != InputVector.getResNo())
8983       return SDValue();
8984
8985     SDNode *Extract = *UI;
8986     if (Extract->getOpcode() != ISD::EXTRACT_VECTOR_ELT)
8987       return SDValue();
8988
8989     if (Extract->getValueType(0) != MVT::i32)
8990       return SDValue();
8991     if (!Extract->hasOneUse())
8992       return SDValue();
8993     if (Extract->use_begin()->getOpcode() != ISD::SIGN_EXTEND &&
8994         Extract->use_begin()->getOpcode() != ISD::ZERO_EXTEND)
8995       return SDValue();
8996     if (!isa<ConstantSDNode>(Extract->getOperand(1)))
8997       return SDValue();
8998
8999     // Record which element was extracted.
9000     ExtractedElements |=
9001       1 << cast<ConstantSDNode>(Extract->getOperand(1))->getZExtValue();
9002
9003     Uses.push_back(Extract);
9004   }
9005
9006   // If not all the elements were used, this may not be worthwhile.
9007   if (ExtractedElements != 15)
9008     return SDValue();
9009
9010   // Ok, we've now decided to do the transformation.
9011   DebugLoc dl = InputVector.getDebugLoc();
9012
9013   // Store the value to a temporary stack slot.
9014   SDValue StackPtr = DAG.CreateStackTemporary(InputVector.getValueType());
9015   SDValue Ch = DAG.getStore(DAG.getEntryNode(), dl, InputVector, StackPtr, NULL, 0,
9016                             false, false, 0);
9017
9018   // Replace each use (extract) with a load of the appropriate element.
9019   for (SmallVectorImpl<SDNode *>::iterator UI = Uses.begin(),
9020        UE = Uses.end(); UI != UE; ++UI) {
9021     SDNode *Extract = *UI;
9022
9023     // Compute the element's address.
9024     SDValue Idx = Extract->getOperand(1);
9025     unsigned EltSize =
9026         InputVector.getValueType().getVectorElementType().getSizeInBits()/8;
9027     uint64_t Offset = EltSize * cast<ConstantSDNode>(Idx)->getZExtValue();
9028     SDValue OffsetVal = DAG.getConstant(Offset, TLI.getPointerTy());
9029
9030     SDValue ScalarAddr = DAG.getNode(ISD::ADD, dl, Idx.getValueType(), OffsetVal, StackPtr);
9031
9032     // Load the scalar.
9033     SDValue LoadScalar = DAG.getLoad(Extract->getValueType(0), dl, Ch, ScalarAddr,
9034                           NULL, 0, false, false, 0);
9035
9036     // Replace the exact with the load.
9037     DAG.ReplaceAllUsesOfValueWith(SDValue(Extract, 0), LoadScalar);
9038   }
9039
9040   // The replacement was made in place; don't return anything.
9041   return SDValue();
9042 }
9043
9044 /// PerformSELECTCombine - Do target-specific dag combines on SELECT nodes.
9045 static SDValue PerformSELECTCombine(SDNode *N, SelectionDAG &DAG,
9046                                     const X86Subtarget *Subtarget) {
9047   DebugLoc DL = N->getDebugLoc();
9048   SDValue Cond = N->getOperand(0);
9049   // Get the LHS/RHS of the select.
9050   SDValue LHS = N->getOperand(1);
9051   SDValue RHS = N->getOperand(2);
9052
9053   // If we have SSE[12] support, try to form min/max nodes. SSE min/max
9054   // instructions match the semantics of the common C idiom x<y?x:y but not
9055   // x<=y?x:y, because of how they handle negative zero (which can be
9056   // ignored in unsafe-math mode).
9057   if (Subtarget->hasSSE2() &&
9058       (LHS.getValueType() == MVT::f32 || LHS.getValueType() == MVT::f64) &&
9059       Cond.getOpcode() == ISD::SETCC) {
9060     ISD::CondCode CC = cast<CondCodeSDNode>(Cond.getOperand(2))->get();
9061
9062     unsigned Opcode = 0;
9063     // Check for x CC y ? x : y.
9064     if (DAG.isEqualTo(LHS, Cond.getOperand(0)) &&
9065         DAG.isEqualTo(RHS, Cond.getOperand(1))) {
9066       switch (CC) {
9067       default: break;
9068       case ISD::SETULT:
9069         // Converting this to a min would handle NaNs incorrectly, and swapping
9070         // the operands would cause it to handle comparisons between positive
9071         // and negative zero incorrectly.
9072         if (!FiniteOnlyFPMath() &&
9073             (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS))) {
9074           if (!UnsafeFPMath &&
9075               !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS)))
9076             break;
9077           std::swap(LHS, RHS);
9078         }
9079         Opcode = X86ISD::FMIN;
9080         break;
9081       case ISD::SETOLE:
9082         // Converting this to a min would handle comparisons between positive
9083         // and negative zero incorrectly.
9084         if (!UnsafeFPMath &&
9085             !DAG.isKnownNeverZero(LHS) && !DAG.isKnownNeverZero(RHS))
9086           break;
9087         Opcode = X86ISD::FMIN;
9088         break;
9089       case ISD::SETULE:
9090         // Converting this to a min would handle both negative zeros and NaNs
9091         // incorrectly, but we can swap the operands to fix both.
9092         std::swap(LHS, RHS);
9093       case ISD::SETOLT:
9094       case ISD::SETLT:
9095       case ISD::SETLE:
9096         Opcode = X86ISD::FMIN;
9097         break;
9098
9099       case ISD::SETOGE:
9100         // Converting this to a max would handle comparisons between positive
9101         // and negative zero incorrectly.
9102         if (!UnsafeFPMath &&
9103             !DAG.isKnownNeverZero(LHS) && !DAG.isKnownNeverZero(LHS))
9104           break;
9105         Opcode = X86ISD::FMAX;
9106         break;
9107       case ISD::SETUGT:
9108         // Converting this to a max would handle NaNs incorrectly, and swapping
9109         // the operands would cause it to handle comparisons between positive
9110         // and negative zero incorrectly.
9111         if (!FiniteOnlyFPMath() &&
9112             (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS))) {
9113           if (!UnsafeFPMath &&
9114               !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS)))
9115             break;
9116           std::swap(LHS, RHS);
9117         }
9118         Opcode = X86ISD::FMAX;
9119         break;
9120       case ISD::SETUGE:
9121         // Converting this to a max would handle both negative zeros and NaNs
9122         // incorrectly, but we can swap the operands to fix both.
9123         std::swap(LHS, RHS);
9124       case ISD::SETOGT:
9125       case ISD::SETGT:
9126       case ISD::SETGE:
9127         Opcode = X86ISD::FMAX;
9128         break;
9129       }
9130     // Check for x CC y ? y : x -- a min/max with reversed arms.
9131     } else if (DAG.isEqualTo(LHS, Cond.getOperand(1)) &&
9132                DAG.isEqualTo(RHS, Cond.getOperand(0))) {
9133       switch (CC) {
9134       default: break;
9135       case ISD::SETOGE:
9136         // Converting this to a min would handle comparisons between positive
9137         // and negative zero incorrectly, and swapping the operands would
9138         // cause it to handle NaNs incorrectly.
9139         if (!UnsafeFPMath &&
9140             !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS))) {
9141           if (!FiniteOnlyFPMath() &&
9142               (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS)))
9143             break;
9144           std::swap(LHS, RHS);
9145         }
9146         Opcode = X86ISD::FMIN;
9147         break;
9148       case ISD::SETUGT:
9149         // Converting this to a min would handle NaNs incorrectly.
9150         if (!UnsafeFPMath &&
9151             (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS)))
9152           break;
9153         Opcode = X86ISD::FMIN;
9154         break;
9155       case ISD::SETUGE:
9156         // Converting this to a min would handle both negative zeros and NaNs
9157         // incorrectly, but we can swap the operands to fix both.
9158         std::swap(LHS, RHS);
9159       case ISD::SETOGT:
9160       case ISD::SETGT:
9161       case ISD::SETGE:
9162         Opcode = X86ISD::FMIN;
9163         break;
9164
9165       case ISD::SETULT:
9166         // Converting this to a max would handle NaNs incorrectly.
9167         if (!FiniteOnlyFPMath() &&
9168             (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS)))
9169           break;
9170         Opcode = X86ISD::FMAX;
9171         break;
9172       case ISD::SETOLE:
9173         // Converting this to a max would handle comparisons between positive
9174         // and negative zero incorrectly, and swapping the operands would
9175         // cause it to handle NaNs incorrectly.
9176         if (!UnsafeFPMath &&
9177             !DAG.isKnownNeverZero(LHS) && !DAG.isKnownNeverZero(RHS)) {
9178           if (!FiniteOnlyFPMath() &&
9179               (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS)))
9180             break;
9181           std::swap(LHS, RHS);
9182         }
9183         Opcode = X86ISD::FMAX;
9184         break;
9185       case ISD::SETULE:
9186         // Converting this to a max would handle both negative zeros and NaNs
9187         // incorrectly, but we can swap the operands to fix both.
9188         std::swap(LHS, RHS);
9189       case ISD::SETOLT:
9190       case ISD::SETLT:
9191       case ISD::SETLE:
9192         Opcode = X86ISD::FMAX;
9193         break;
9194       }
9195     }
9196
9197     if (Opcode)
9198       return DAG.getNode(Opcode, DL, N->getValueType(0), LHS, RHS);
9199   }
9200
9201   // If this is a select between two integer constants, try to do some
9202   // optimizations.
9203   if (ConstantSDNode *TrueC = dyn_cast<ConstantSDNode>(LHS)) {
9204     if (ConstantSDNode *FalseC = dyn_cast<ConstantSDNode>(RHS))
9205       // Don't do this for crazy integer types.
9206       if (DAG.getTargetLoweringInfo().isTypeLegal(LHS.getValueType())) {
9207         // If this is efficiently invertible, canonicalize the LHSC/RHSC values
9208         // so that TrueC (the true value) is larger than FalseC.
9209         bool NeedsCondInvert = false;
9210
9211         if (TrueC->getAPIntValue().ult(FalseC->getAPIntValue()) &&
9212             // Efficiently invertible.
9213             (Cond.getOpcode() == ISD::SETCC ||  // setcc -> invertible.
9214              (Cond.getOpcode() == ISD::XOR &&   // xor(X, C) -> invertible.
9215               isa<ConstantSDNode>(Cond.getOperand(1))))) {
9216           NeedsCondInvert = true;
9217           std::swap(TrueC, FalseC);
9218         }
9219
9220         // Optimize C ? 8 : 0 -> zext(C) << 3.  Likewise for any pow2/0.
9221         if (FalseC->getAPIntValue() == 0 &&
9222             TrueC->getAPIntValue().isPowerOf2()) {
9223           if (NeedsCondInvert) // Invert the condition if needed.
9224             Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
9225                                DAG.getConstant(1, Cond.getValueType()));
9226
9227           // Zero extend the condition if needed.
9228           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, LHS.getValueType(), Cond);
9229
9230           unsigned ShAmt = TrueC->getAPIntValue().logBase2();
9231           return DAG.getNode(ISD::SHL, DL, LHS.getValueType(), Cond,
9232                              DAG.getConstant(ShAmt, MVT::i8));
9233         }
9234
9235         // Optimize Cond ? cst+1 : cst -> zext(setcc(C)+cst.
9236         if (FalseC->getAPIntValue()+1 == TrueC->getAPIntValue()) {
9237           if (NeedsCondInvert) // Invert the condition if needed.
9238             Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
9239                                DAG.getConstant(1, Cond.getValueType()));
9240
9241           // Zero extend the condition if needed.
9242           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL,
9243                              FalseC->getValueType(0), Cond);
9244           return DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
9245                              SDValue(FalseC, 0));
9246         }
9247
9248         // Optimize cases that will turn into an LEA instruction.  This requires
9249         // an i32 or i64 and an efficient multiplier (1, 2, 3, 4, 5, 8, 9).
9250         if (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i64) {
9251           uint64_t Diff = TrueC->getZExtValue()-FalseC->getZExtValue();
9252           if (N->getValueType(0) == MVT::i32) Diff = (unsigned)Diff;
9253
9254           bool isFastMultiplier = false;
9255           if (Diff < 10) {
9256             switch ((unsigned char)Diff) {
9257               default: break;
9258               case 1:  // result = add base, cond
9259               case 2:  // result = lea base(    , cond*2)
9260               case 3:  // result = lea base(cond, cond*2)
9261               case 4:  // result = lea base(    , cond*4)
9262               case 5:  // result = lea base(cond, cond*4)
9263               case 8:  // result = lea base(    , cond*8)
9264               case 9:  // result = lea base(cond, cond*8)
9265                 isFastMultiplier = true;
9266                 break;
9267             }
9268           }
9269
9270           if (isFastMultiplier) {
9271             APInt Diff = TrueC->getAPIntValue()-FalseC->getAPIntValue();
9272             if (NeedsCondInvert) // Invert the condition if needed.
9273               Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
9274                                  DAG.getConstant(1, Cond.getValueType()));
9275
9276             // Zero extend the condition if needed.
9277             Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, FalseC->getValueType(0),
9278                                Cond);
9279             // Scale the condition by the difference.
9280             if (Diff != 1)
9281               Cond = DAG.getNode(ISD::MUL, DL, Cond.getValueType(), Cond,
9282                                  DAG.getConstant(Diff, Cond.getValueType()));
9283
9284             // Add the base if non-zero.
9285             if (FalseC->getAPIntValue() != 0)
9286               Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
9287                                  SDValue(FalseC, 0));
9288             return Cond;
9289           }
9290         }
9291       }
9292   }
9293
9294   return SDValue();
9295 }
9296
9297 /// Optimize X86ISD::CMOV [LHS, RHS, CONDCODE (e.g. X86::COND_NE), CONDVAL]
9298 static SDValue PerformCMOVCombine(SDNode *N, SelectionDAG &DAG,
9299                                   TargetLowering::DAGCombinerInfo &DCI) {
9300   DebugLoc DL = N->getDebugLoc();
9301
9302   // If the flag operand isn't dead, don't touch this CMOV.
9303   if (N->getNumValues() == 2 && !SDValue(N, 1).use_empty())
9304     return SDValue();
9305
9306   // If this is a select between two integer constants, try to do some
9307   // optimizations.  Note that the operands are ordered the opposite of SELECT
9308   // operands.
9309   if (ConstantSDNode *TrueC = dyn_cast<ConstantSDNode>(N->getOperand(1))) {
9310     if (ConstantSDNode *FalseC = dyn_cast<ConstantSDNode>(N->getOperand(0))) {
9311       // Canonicalize the TrueC/FalseC values so that TrueC (the true value) is
9312       // larger than FalseC (the false value).
9313       X86::CondCode CC = (X86::CondCode)N->getConstantOperandVal(2);
9314
9315       if (TrueC->getAPIntValue().ult(FalseC->getAPIntValue())) {
9316         CC = X86::GetOppositeBranchCondition(CC);
9317         std::swap(TrueC, FalseC);
9318       }
9319
9320       // Optimize C ? 8 : 0 -> zext(setcc(C)) << 3.  Likewise for any pow2/0.
9321       // This is efficient for any integer data type (including i8/i16) and
9322       // shift amount.
9323       if (FalseC->getAPIntValue() == 0 && TrueC->getAPIntValue().isPowerOf2()) {
9324         SDValue Cond = N->getOperand(3);
9325         Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
9326                            DAG.getConstant(CC, MVT::i8), Cond);
9327
9328         // Zero extend the condition if needed.
9329         Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, TrueC->getValueType(0), Cond);
9330
9331         unsigned ShAmt = TrueC->getAPIntValue().logBase2();
9332         Cond = DAG.getNode(ISD::SHL, DL, Cond.getValueType(), Cond,
9333                            DAG.getConstant(ShAmt, MVT::i8));
9334         if (N->getNumValues() == 2)  // Dead flag value?
9335           return DCI.CombineTo(N, Cond, SDValue());
9336         return Cond;
9337       }
9338
9339       // Optimize Cond ? cst+1 : cst -> zext(setcc(C)+cst.  This is efficient
9340       // for any integer data type, including i8/i16.
9341       if (FalseC->getAPIntValue()+1 == TrueC->getAPIntValue()) {
9342         SDValue Cond = N->getOperand(3);
9343         Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
9344                            DAG.getConstant(CC, MVT::i8), Cond);
9345
9346         // Zero extend the condition if needed.
9347         Cond = DAG.getNode(ISD::ZERO_EXTEND, DL,
9348                            FalseC->getValueType(0), Cond);
9349         Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
9350                            SDValue(FalseC, 0));
9351
9352         if (N->getNumValues() == 2)  // Dead flag value?
9353           return DCI.CombineTo(N, Cond, SDValue());
9354         return Cond;
9355       }
9356
9357       // Optimize cases that will turn into an LEA instruction.  This requires
9358       // an i32 or i64 and an efficient multiplier (1, 2, 3, 4, 5, 8, 9).
9359       if (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i64) {
9360         uint64_t Diff = TrueC->getZExtValue()-FalseC->getZExtValue();
9361         if (N->getValueType(0) == MVT::i32) Diff = (unsigned)Diff;
9362
9363         bool isFastMultiplier = false;
9364         if (Diff < 10) {
9365           switch ((unsigned char)Diff) {
9366           default: break;
9367           case 1:  // result = add base, cond
9368           case 2:  // result = lea base(    , cond*2)
9369           case 3:  // result = lea base(cond, cond*2)
9370           case 4:  // result = lea base(    , cond*4)
9371           case 5:  // result = lea base(cond, cond*4)
9372           case 8:  // result = lea base(    , cond*8)
9373           case 9:  // result = lea base(cond, cond*8)
9374             isFastMultiplier = true;
9375             break;
9376           }
9377         }
9378
9379         if (isFastMultiplier) {
9380           APInt Diff = TrueC->getAPIntValue()-FalseC->getAPIntValue();
9381           SDValue Cond = N->getOperand(3);
9382           Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
9383                              DAG.getConstant(CC, MVT::i8), Cond);
9384           // Zero extend the condition if needed.
9385           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, FalseC->getValueType(0),
9386                              Cond);
9387           // Scale the condition by the difference.
9388           if (Diff != 1)
9389             Cond = DAG.getNode(ISD::MUL, DL, Cond.getValueType(), Cond,
9390                                DAG.getConstant(Diff, Cond.getValueType()));
9391
9392           // Add the base if non-zero.
9393           if (FalseC->getAPIntValue() != 0)
9394             Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
9395                                SDValue(FalseC, 0));
9396           if (N->getNumValues() == 2)  // Dead flag value?
9397             return DCI.CombineTo(N, Cond, SDValue());
9398           return Cond;
9399         }
9400       }
9401     }
9402   }
9403   return SDValue();
9404 }
9405
9406
9407 /// PerformMulCombine - Optimize a single multiply with constant into two
9408 /// in order to implement it with two cheaper instructions, e.g.
9409 /// LEA + SHL, LEA + LEA.
9410 static SDValue PerformMulCombine(SDNode *N, SelectionDAG &DAG,
9411                                  TargetLowering::DAGCombinerInfo &DCI) {
9412   if (DCI.isBeforeLegalize() || DCI.isCalledByLegalizer())
9413     return SDValue();
9414
9415   EVT VT = N->getValueType(0);
9416   if (VT != MVT::i64)
9417     return SDValue();
9418
9419   ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(1));
9420   if (!C)
9421     return SDValue();
9422   uint64_t MulAmt = C->getZExtValue();
9423   if (isPowerOf2_64(MulAmt) || MulAmt == 3 || MulAmt == 5 || MulAmt == 9)
9424     return SDValue();
9425
9426   uint64_t MulAmt1 = 0;
9427   uint64_t MulAmt2 = 0;
9428   if ((MulAmt % 9) == 0) {
9429     MulAmt1 = 9;
9430     MulAmt2 = MulAmt / 9;
9431   } else if ((MulAmt % 5) == 0) {
9432     MulAmt1 = 5;
9433     MulAmt2 = MulAmt / 5;
9434   } else if ((MulAmt % 3) == 0) {
9435     MulAmt1 = 3;
9436     MulAmt2 = MulAmt / 3;
9437   }
9438   if (MulAmt2 &&
9439       (isPowerOf2_64(MulAmt2) || MulAmt2 == 3 || MulAmt2 == 5 || MulAmt2 == 9)){
9440     DebugLoc DL = N->getDebugLoc();
9441
9442     if (isPowerOf2_64(MulAmt2) &&
9443         !(N->hasOneUse() && N->use_begin()->getOpcode() == ISD::ADD))
9444       // If second multiplifer is pow2, issue it first. We want the multiply by
9445       // 3, 5, or 9 to be folded into the addressing mode unless the lone use
9446       // is an add.
9447       std::swap(MulAmt1, MulAmt2);
9448
9449     SDValue NewMul;
9450     if (isPowerOf2_64(MulAmt1))
9451       NewMul = DAG.getNode(ISD::SHL, DL, VT, N->getOperand(0),
9452                            DAG.getConstant(Log2_64(MulAmt1), MVT::i8));
9453     else
9454       NewMul = DAG.getNode(X86ISD::MUL_IMM, DL, VT, N->getOperand(0),
9455                            DAG.getConstant(MulAmt1, VT));
9456
9457     if (isPowerOf2_64(MulAmt2))
9458       NewMul = DAG.getNode(ISD::SHL, DL, VT, NewMul,
9459                            DAG.getConstant(Log2_64(MulAmt2), MVT::i8));
9460     else
9461       NewMul = DAG.getNode(X86ISD::MUL_IMM, DL, VT, NewMul,
9462                            DAG.getConstant(MulAmt2, VT));
9463
9464     // Do not add new nodes to DAG combiner worklist.
9465     DCI.CombineTo(N, NewMul, false);
9466   }
9467   return SDValue();
9468 }
9469
9470 static SDValue PerformSHLCombine(SDNode *N, SelectionDAG &DAG) {
9471   SDValue N0 = N->getOperand(0);
9472   SDValue N1 = N->getOperand(1);
9473   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
9474   EVT VT = N0.getValueType();
9475
9476   // fold (shl (and (setcc_c), c1), c2) -> (and setcc_c, (c1 << c2))
9477   // since the result of setcc_c is all zero's or all ones.
9478   if (N1C && N0.getOpcode() == ISD::AND &&
9479       N0.getOperand(1).getOpcode() == ISD::Constant) {
9480     SDValue N00 = N0.getOperand(0);
9481     if (N00.getOpcode() == X86ISD::SETCC_CARRY ||
9482         ((N00.getOpcode() == ISD::ANY_EXTEND ||
9483           N00.getOpcode() == ISD::ZERO_EXTEND) &&
9484          N00.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY)) {
9485       APInt Mask = cast<ConstantSDNode>(N0.getOperand(1))->getAPIntValue();
9486       APInt ShAmt = N1C->getAPIntValue();
9487       Mask = Mask.shl(ShAmt);
9488       if (Mask != 0)
9489         return DAG.getNode(ISD::AND, N->getDebugLoc(), VT,
9490                            N00, DAG.getConstant(Mask, VT));
9491     }
9492   }
9493
9494   return SDValue();
9495 }
9496
9497 /// PerformShiftCombine - Transforms vector shift nodes to use vector shifts
9498 ///                       when possible.
9499 static SDValue PerformShiftCombine(SDNode* N, SelectionDAG &DAG,
9500                                    const X86Subtarget *Subtarget) {
9501   EVT VT = N->getValueType(0);
9502   if (!VT.isVector() && VT.isInteger() &&
9503       N->getOpcode() == ISD::SHL)
9504     return PerformSHLCombine(N, DAG);
9505
9506   // On X86 with SSE2 support, we can transform this to a vector shift if
9507   // all elements are shifted by the same amount.  We can't do this in legalize
9508   // because the a constant vector is typically transformed to a constant pool
9509   // so we have no knowledge of the shift amount.
9510   if (!Subtarget->hasSSE2())
9511     return SDValue();
9512
9513   if (VT != MVT::v2i64 && VT != MVT::v4i32 && VT != MVT::v8i16)
9514     return SDValue();
9515
9516   SDValue ShAmtOp = N->getOperand(1);
9517   EVT EltVT = VT.getVectorElementType();
9518   DebugLoc DL = N->getDebugLoc();
9519   SDValue BaseShAmt = SDValue();
9520   if (ShAmtOp.getOpcode() == ISD::BUILD_VECTOR) {
9521     unsigned NumElts = VT.getVectorNumElements();
9522     unsigned i = 0;
9523     for (; i != NumElts; ++i) {
9524       SDValue Arg = ShAmtOp.getOperand(i);
9525       if (Arg.getOpcode() == ISD::UNDEF) continue;
9526       BaseShAmt = Arg;
9527       break;
9528     }
9529     for (; i != NumElts; ++i) {
9530       SDValue Arg = ShAmtOp.getOperand(i);
9531       if (Arg.getOpcode() == ISD::UNDEF) continue;
9532       if (Arg != BaseShAmt) {
9533         return SDValue();
9534       }
9535     }
9536   } else if (ShAmtOp.getOpcode() == ISD::VECTOR_SHUFFLE &&
9537              cast<ShuffleVectorSDNode>(ShAmtOp)->isSplat()) {
9538     SDValue InVec = ShAmtOp.getOperand(0);
9539     if (InVec.getOpcode() == ISD::BUILD_VECTOR) {
9540       unsigned NumElts = InVec.getValueType().getVectorNumElements();
9541       unsigned i = 0;
9542       for (; i != NumElts; ++i) {
9543         SDValue Arg = InVec.getOperand(i);
9544         if (Arg.getOpcode() == ISD::UNDEF) continue;
9545         BaseShAmt = Arg;
9546         break;
9547       }
9548     } else if (InVec.getOpcode() == ISD::INSERT_VECTOR_ELT) {
9549        if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(InVec.getOperand(2))) {
9550          unsigned SplatIdx= cast<ShuffleVectorSDNode>(ShAmtOp)->getSplatIndex();
9551          if (C->getZExtValue() == SplatIdx)
9552            BaseShAmt = InVec.getOperand(1);
9553        }
9554     }
9555     if (BaseShAmt.getNode() == 0)
9556       BaseShAmt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, EltVT, ShAmtOp,
9557                               DAG.getIntPtrConstant(0));
9558   } else
9559     return SDValue();
9560
9561   // The shift amount is an i32.
9562   if (EltVT.bitsGT(MVT::i32))
9563     BaseShAmt = DAG.getNode(ISD::TRUNCATE, DL, MVT::i32, BaseShAmt);
9564   else if (EltVT.bitsLT(MVT::i32))
9565     BaseShAmt = DAG.getNode(ISD::ZERO_EXTEND, DL, MVT::i32, BaseShAmt);
9566
9567   // The shift amount is identical so we can do a vector shift.
9568   SDValue  ValOp = N->getOperand(0);
9569   switch (N->getOpcode()) {
9570   default:
9571     llvm_unreachable("Unknown shift opcode!");
9572     break;
9573   case ISD::SHL:
9574     if (VT == MVT::v2i64)
9575       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
9576                          DAG.getConstant(Intrinsic::x86_sse2_pslli_q, MVT::i32),
9577                          ValOp, BaseShAmt);
9578     if (VT == MVT::v4i32)
9579       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
9580                          DAG.getConstant(Intrinsic::x86_sse2_pslli_d, MVT::i32),
9581                          ValOp, BaseShAmt);
9582     if (VT == MVT::v8i16)
9583       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
9584                          DAG.getConstant(Intrinsic::x86_sse2_pslli_w, MVT::i32),
9585                          ValOp, BaseShAmt);
9586     break;
9587   case ISD::SRA:
9588     if (VT == MVT::v4i32)
9589       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
9590                          DAG.getConstant(Intrinsic::x86_sse2_psrai_d, MVT::i32),
9591                          ValOp, BaseShAmt);
9592     if (VT == MVT::v8i16)
9593       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
9594                          DAG.getConstant(Intrinsic::x86_sse2_psrai_w, MVT::i32),
9595                          ValOp, BaseShAmt);
9596     break;
9597   case ISD::SRL:
9598     if (VT == MVT::v2i64)
9599       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
9600                          DAG.getConstant(Intrinsic::x86_sse2_psrli_q, MVT::i32),
9601                          ValOp, BaseShAmt);
9602     if (VT == MVT::v4i32)
9603       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
9604                          DAG.getConstant(Intrinsic::x86_sse2_psrli_d, MVT::i32),
9605                          ValOp, BaseShAmt);
9606     if (VT ==  MVT::v8i16)
9607       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
9608                          DAG.getConstant(Intrinsic::x86_sse2_psrli_w, MVT::i32),
9609                          ValOp, BaseShAmt);
9610     break;
9611   }
9612   return SDValue();
9613 }
9614
9615 static SDValue PerformOrCombine(SDNode *N, SelectionDAG &DAG,
9616                                 const X86Subtarget *Subtarget) {
9617   EVT VT = N->getValueType(0);
9618   if (VT != MVT::i64 || !Subtarget->is64Bit())
9619     return SDValue();
9620
9621   // fold (or (x << c) | (y >> (64 - c))) ==> (shld64 x, y, c)
9622   SDValue N0 = N->getOperand(0);
9623   SDValue N1 = N->getOperand(1);
9624   if (N0.getOpcode() == ISD::SRL && N1.getOpcode() == ISD::SHL)
9625     std::swap(N0, N1);
9626   if (N0.getOpcode() != ISD::SHL || N1.getOpcode() != ISD::SRL)
9627     return SDValue();
9628
9629   SDValue ShAmt0 = N0.getOperand(1);
9630   if (ShAmt0.getValueType() != MVT::i8)
9631     return SDValue();
9632   SDValue ShAmt1 = N1.getOperand(1);
9633   if (ShAmt1.getValueType() != MVT::i8)
9634     return SDValue();
9635   if (ShAmt0.getOpcode() == ISD::TRUNCATE)
9636     ShAmt0 = ShAmt0.getOperand(0);
9637   if (ShAmt1.getOpcode() == ISD::TRUNCATE)
9638     ShAmt1 = ShAmt1.getOperand(0);
9639
9640   DebugLoc DL = N->getDebugLoc();
9641   unsigned Opc = X86ISD::SHLD;
9642   SDValue Op0 = N0.getOperand(0);
9643   SDValue Op1 = N1.getOperand(0);
9644   if (ShAmt0.getOpcode() == ISD::SUB) {
9645     Opc = X86ISD::SHRD;
9646     std::swap(Op0, Op1);
9647     std::swap(ShAmt0, ShAmt1);
9648   }
9649
9650   if (ShAmt1.getOpcode() == ISD::SUB) {
9651     SDValue Sum = ShAmt1.getOperand(0);
9652     if (ConstantSDNode *SumC = dyn_cast<ConstantSDNode>(Sum)) {
9653       if (SumC->getSExtValue() == 64 &&
9654           ShAmt1.getOperand(1) == ShAmt0)
9655         return DAG.getNode(Opc, DL, VT,
9656                            Op0, Op1,
9657                            DAG.getNode(ISD::TRUNCATE, DL,
9658                                        MVT::i8, ShAmt0));
9659     }
9660   } else if (ConstantSDNode *ShAmt1C = dyn_cast<ConstantSDNode>(ShAmt1)) {
9661     ConstantSDNode *ShAmt0C = dyn_cast<ConstantSDNode>(ShAmt0);
9662     if (ShAmt0C &&
9663         ShAmt0C->getSExtValue() + ShAmt1C->getSExtValue() == 64)
9664       return DAG.getNode(Opc, DL, VT,
9665                          N0.getOperand(0), N1.getOperand(0),
9666                          DAG.getNode(ISD::TRUNCATE, DL,
9667                                        MVT::i8, ShAmt0));
9668   }
9669
9670   return SDValue();
9671 }
9672
9673 /// PerformSTORECombine - Do target-specific dag combines on STORE nodes.
9674 static SDValue PerformSTORECombine(SDNode *N, SelectionDAG &DAG,
9675                                    const X86Subtarget *Subtarget) {
9676   // Turn load->store of MMX types into GPR load/stores.  This avoids clobbering
9677   // the FP state in cases where an emms may be missing.
9678   // A preferable solution to the general problem is to figure out the right
9679   // places to insert EMMS.  This qualifies as a quick hack.
9680
9681   // Similarly, turn load->store of i64 into double load/stores in 32-bit mode.
9682   StoreSDNode *St = cast<StoreSDNode>(N);
9683   EVT VT = St->getValue().getValueType();
9684   if (VT.getSizeInBits() != 64)
9685     return SDValue();
9686
9687   const Function *F = DAG.getMachineFunction().getFunction();
9688   bool NoImplicitFloatOps = F->hasFnAttr(Attribute::NoImplicitFloat);
9689   bool F64IsLegal = !UseSoftFloat && !NoImplicitFloatOps
9690     && Subtarget->hasSSE2();
9691   if ((VT.isVector() ||
9692        (VT == MVT::i64 && F64IsLegal && !Subtarget->is64Bit())) &&
9693       isa<LoadSDNode>(St->getValue()) &&
9694       !cast<LoadSDNode>(St->getValue())->isVolatile() &&
9695       St->getChain().hasOneUse() && !St->isVolatile()) {
9696     SDNode* LdVal = St->getValue().getNode();
9697     LoadSDNode *Ld = 0;
9698     int TokenFactorIndex = -1;
9699     SmallVector<SDValue, 8> Ops;
9700     SDNode* ChainVal = St->getChain().getNode();
9701     // Must be a store of a load.  We currently handle two cases:  the load
9702     // is a direct child, and it's under an intervening TokenFactor.  It is
9703     // possible to dig deeper under nested TokenFactors.
9704     if (ChainVal == LdVal)
9705       Ld = cast<LoadSDNode>(St->getChain());
9706     else if (St->getValue().hasOneUse() &&
9707              ChainVal->getOpcode() == ISD::TokenFactor) {
9708       for (unsigned i=0, e = ChainVal->getNumOperands(); i != e; ++i) {
9709         if (ChainVal->getOperand(i).getNode() == LdVal) {
9710           TokenFactorIndex = i;
9711           Ld = cast<LoadSDNode>(St->getValue());
9712         } else
9713           Ops.push_back(ChainVal->getOperand(i));
9714       }
9715     }
9716
9717     if (!Ld || !ISD::isNormalLoad(Ld))
9718       return SDValue();
9719
9720     // If this is not the MMX case, i.e. we are just turning i64 load/store
9721     // into f64 load/store, avoid the transformation if there are multiple
9722     // uses of the loaded value.
9723     if (!VT.isVector() && !Ld->hasNUsesOfValue(1, 0))
9724       return SDValue();
9725
9726     DebugLoc LdDL = Ld->getDebugLoc();
9727     DebugLoc StDL = N->getDebugLoc();
9728     // If we are a 64-bit capable x86, lower to a single movq load/store pair.
9729     // Otherwise, if it's legal to use f64 SSE instructions, use f64 load/store
9730     // pair instead.
9731     if (Subtarget->is64Bit() || F64IsLegal) {
9732       EVT LdVT = Subtarget->is64Bit() ? MVT::i64 : MVT::f64;
9733       SDValue NewLd = DAG.getLoad(LdVT, LdDL, Ld->getChain(),
9734                                   Ld->getBasePtr(), Ld->getSrcValue(),
9735                                   Ld->getSrcValueOffset(), Ld->isVolatile(),
9736                                   Ld->isNonTemporal(), Ld->getAlignment());
9737       SDValue NewChain = NewLd.getValue(1);
9738       if (TokenFactorIndex != -1) {
9739         Ops.push_back(NewChain);
9740         NewChain = DAG.getNode(ISD::TokenFactor, LdDL, MVT::Other, &Ops[0],
9741                                Ops.size());
9742       }
9743       return DAG.getStore(NewChain, StDL, NewLd, St->getBasePtr(),
9744                           St->getSrcValue(), St->getSrcValueOffset(),
9745                           St->isVolatile(), St->isNonTemporal(),
9746                           St->getAlignment());
9747     }
9748
9749     // Otherwise, lower to two pairs of 32-bit loads / stores.
9750     SDValue LoAddr = Ld->getBasePtr();
9751     SDValue HiAddr = DAG.getNode(ISD::ADD, LdDL, MVT::i32, LoAddr,
9752                                  DAG.getConstant(4, MVT::i32));
9753
9754     SDValue LoLd = DAG.getLoad(MVT::i32, LdDL, Ld->getChain(), LoAddr,
9755                                Ld->getSrcValue(), Ld->getSrcValueOffset(),
9756                                Ld->isVolatile(), Ld->isNonTemporal(),
9757                                Ld->getAlignment());
9758     SDValue HiLd = DAG.getLoad(MVT::i32, LdDL, Ld->getChain(), HiAddr,
9759                                Ld->getSrcValue(), Ld->getSrcValueOffset()+4,
9760                                Ld->isVolatile(), Ld->isNonTemporal(),
9761                                MinAlign(Ld->getAlignment(), 4));
9762
9763     SDValue NewChain = LoLd.getValue(1);
9764     if (TokenFactorIndex != -1) {
9765       Ops.push_back(LoLd);
9766       Ops.push_back(HiLd);
9767       NewChain = DAG.getNode(ISD::TokenFactor, LdDL, MVT::Other, &Ops[0],
9768                              Ops.size());
9769     }
9770
9771     LoAddr = St->getBasePtr();
9772     HiAddr = DAG.getNode(ISD::ADD, StDL, MVT::i32, LoAddr,
9773                          DAG.getConstant(4, MVT::i32));
9774
9775     SDValue LoSt = DAG.getStore(NewChain, StDL, LoLd, LoAddr,
9776                                 St->getSrcValue(), St->getSrcValueOffset(),
9777                                 St->isVolatile(), St->isNonTemporal(),
9778                                 St->getAlignment());
9779     SDValue HiSt = DAG.getStore(NewChain, StDL, HiLd, HiAddr,
9780                                 St->getSrcValue(),
9781                                 St->getSrcValueOffset() + 4,
9782                                 St->isVolatile(),
9783                                 St->isNonTemporal(),
9784                                 MinAlign(St->getAlignment(), 4));
9785     return DAG.getNode(ISD::TokenFactor, StDL, MVT::Other, LoSt, HiSt);
9786   }
9787   return SDValue();
9788 }
9789
9790 /// PerformFORCombine - Do target-specific dag combines on X86ISD::FOR and
9791 /// X86ISD::FXOR nodes.
9792 static SDValue PerformFORCombine(SDNode *N, SelectionDAG &DAG) {
9793   assert(N->getOpcode() == X86ISD::FOR || N->getOpcode() == X86ISD::FXOR);
9794   // F[X]OR(0.0, x) -> x
9795   // F[X]OR(x, 0.0) -> x
9796   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
9797     if (C->getValueAPF().isPosZero())
9798       return N->getOperand(1);
9799   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
9800     if (C->getValueAPF().isPosZero())
9801       return N->getOperand(0);
9802   return SDValue();
9803 }
9804
9805 /// PerformFANDCombine - Do target-specific dag combines on X86ISD::FAND nodes.
9806 static SDValue PerformFANDCombine(SDNode *N, SelectionDAG &DAG) {
9807   // FAND(0.0, x) -> 0.0
9808   // FAND(x, 0.0) -> 0.0
9809   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
9810     if (C->getValueAPF().isPosZero())
9811       return N->getOperand(0);
9812   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
9813     if (C->getValueAPF().isPosZero())
9814       return N->getOperand(1);
9815   return SDValue();
9816 }
9817
9818 static SDValue PerformBTCombine(SDNode *N,
9819                                 SelectionDAG &DAG,
9820                                 TargetLowering::DAGCombinerInfo &DCI) {
9821   // BT ignores high bits in the bit index operand.
9822   SDValue Op1 = N->getOperand(1);
9823   if (Op1.hasOneUse()) {
9824     unsigned BitWidth = Op1.getValueSizeInBits();
9825     APInt DemandedMask = APInt::getLowBitsSet(BitWidth, Log2_32(BitWidth));
9826     APInt KnownZero, KnownOne;
9827     TargetLowering::TargetLoweringOpt TLO(DAG, !DCI.isBeforeLegalize(),
9828                                           !DCI.isBeforeLegalizeOps());
9829     const TargetLowering &TLI = DAG.getTargetLoweringInfo();
9830     if (TLO.ShrinkDemandedConstant(Op1, DemandedMask) ||
9831         TLI.SimplifyDemandedBits(Op1, DemandedMask, KnownZero, KnownOne, TLO))
9832       DCI.CommitTargetLoweringOpt(TLO);
9833   }
9834   return SDValue();
9835 }
9836
9837 static SDValue PerformVZEXT_MOVLCombine(SDNode *N, SelectionDAG &DAG) {
9838   SDValue Op = N->getOperand(0);
9839   if (Op.getOpcode() == ISD::BIT_CONVERT)
9840     Op = Op.getOperand(0);
9841   EVT VT = N->getValueType(0), OpVT = Op.getValueType();
9842   if (Op.getOpcode() == X86ISD::VZEXT_LOAD &&
9843       VT.getVectorElementType().getSizeInBits() ==
9844       OpVT.getVectorElementType().getSizeInBits()) {
9845     return DAG.getNode(ISD::BIT_CONVERT, N->getDebugLoc(), VT, Op);
9846   }
9847   return SDValue();
9848 }
9849
9850 // On X86 and X86-64, atomic operations are lowered to locked instructions.
9851 // Locked instructions, in turn, have implicit fence semantics (all memory
9852 // operations are flushed before issuing the locked instruction, and the
9853 // are not buffered), so we can fold away the common pattern of
9854 // fence-atomic-fence.
9855 static SDValue PerformMEMBARRIERCombine(SDNode* N, SelectionDAG &DAG) {
9856   SDValue atomic = N->getOperand(0);
9857   switch (atomic.getOpcode()) {
9858     case ISD::ATOMIC_CMP_SWAP:
9859     case ISD::ATOMIC_SWAP:
9860     case ISD::ATOMIC_LOAD_ADD:
9861     case ISD::ATOMIC_LOAD_SUB:
9862     case ISD::ATOMIC_LOAD_AND:
9863     case ISD::ATOMIC_LOAD_OR:
9864     case ISD::ATOMIC_LOAD_XOR:
9865     case ISD::ATOMIC_LOAD_NAND:
9866     case ISD::ATOMIC_LOAD_MIN:
9867     case ISD::ATOMIC_LOAD_MAX:
9868     case ISD::ATOMIC_LOAD_UMIN:
9869     case ISD::ATOMIC_LOAD_UMAX:
9870       break;
9871     default:
9872       return SDValue();
9873   }
9874
9875   SDValue fence = atomic.getOperand(0);
9876   if (fence.getOpcode() != ISD::MEMBARRIER)
9877     return SDValue();
9878
9879   switch (atomic.getOpcode()) {
9880     case ISD::ATOMIC_CMP_SWAP:
9881       return DAG.UpdateNodeOperands(atomic, fence.getOperand(0),
9882                                     atomic.getOperand(1), atomic.getOperand(2),
9883                                     atomic.getOperand(3));
9884     case ISD::ATOMIC_SWAP:
9885     case ISD::ATOMIC_LOAD_ADD:
9886     case ISD::ATOMIC_LOAD_SUB:
9887     case ISD::ATOMIC_LOAD_AND:
9888     case ISD::ATOMIC_LOAD_OR:
9889     case ISD::ATOMIC_LOAD_XOR:
9890     case ISD::ATOMIC_LOAD_NAND:
9891     case ISD::ATOMIC_LOAD_MIN:
9892     case ISD::ATOMIC_LOAD_MAX:
9893     case ISD::ATOMIC_LOAD_UMIN:
9894     case ISD::ATOMIC_LOAD_UMAX:
9895       return DAG.UpdateNodeOperands(atomic, fence.getOperand(0),
9896                                     atomic.getOperand(1), atomic.getOperand(2));
9897     default:
9898       return SDValue();
9899   }
9900 }
9901
9902 static SDValue PerformZExtCombine(SDNode *N, SelectionDAG &DAG) {
9903   // (i32 zext (and (i8  x86isd::setcc_carry), 1)) ->
9904   //           (and (i32 x86isd::setcc_carry), 1)
9905   // This eliminates the zext. This transformation is necessary because
9906   // ISD::SETCC is always legalized to i8.
9907   DebugLoc dl = N->getDebugLoc();
9908   SDValue N0 = N->getOperand(0);
9909   EVT VT = N->getValueType(0);
9910   if (N0.getOpcode() == ISD::AND &&
9911       N0.hasOneUse() &&
9912       N0.getOperand(0).hasOneUse()) {
9913     SDValue N00 = N0.getOperand(0);
9914     if (N00.getOpcode() != X86ISD::SETCC_CARRY)
9915       return SDValue();
9916     ConstantSDNode *C = dyn_cast<ConstantSDNode>(N0.getOperand(1));
9917     if (!C || C->getZExtValue() != 1)
9918       return SDValue();
9919     return DAG.getNode(ISD::AND, dl, VT,
9920                        DAG.getNode(X86ISD::SETCC_CARRY, dl, VT,
9921                                    N00.getOperand(0), N00.getOperand(1)),
9922                        DAG.getConstant(1, VT));
9923   }
9924
9925   return SDValue();
9926 }
9927
9928 SDValue X86TargetLowering::PerformDAGCombine(SDNode *N,
9929                                              DAGCombinerInfo &DCI) const {
9930   SelectionDAG &DAG = DCI.DAG;
9931   switch (N->getOpcode()) {
9932   default: break;
9933   case ISD::VECTOR_SHUFFLE: return PerformShuffleCombine(N, DAG, *this);
9934   case ISD::EXTRACT_VECTOR_ELT:
9935                         return PerformEXTRACT_VECTOR_ELTCombine(N, DAG, *this);
9936   case ISD::SELECT:         return PerformSELECTCombine(N, DAG, Subtarget);
9937   case X86ISD::CMOV:        return PerformCMOVCombine(N, DAG, DCI);
9938   case ISD::MUL:            return PerformMulCombine(N, DAG, DCI);
9939   case ISD::SHL:
9940   case ISD::SRA:
9941   case ISD::SRL:            return PerformShiftCombine(N, DAG, Subtarget);
9942   case ISD::OR:             return PerformOrCombine(N, DAG, Subtarget);
9943   case ISD::STORE:          return PerformSTORECombine(N, DAG, Subtarget);
9944   case X86ISD::FXOR:
9945   case X86ISD::FOR:         return PerformFORCombine(N, DAG);
9946   case X86ISD::FAND:        return PerformFANDCombine(N, DAG);
9947   case X86ISD::BT:          return PerformBTCombine(N, DAG, DCI);
9948   case X86ISD::VZEXT_MOVL:  return PerformVZEXT_MOVLCombine(N, DAG);
9949   case ISD::MEMBARRIER:     return PerformMEMBARRIERCombine(N, DAG);
9950   case ISD::ZERO_EXTEND:    return PerformZExtCombine(N, DAG);
9951   }
9952
9953   return SDValue();
9954 }
9955
9956 /// isTypeDesirableForOp - Return true if the target has native support for
9957 /// the specified value type and it is 'desirable' to use the type for the
9958 /// given node type. e.g. On x86 i16 is legal, but undesirable since i16
9959 /// instruction encodings are longer and some i16 instructions are slow.
9960 bool X86TargetLowering::isTypeDesirableForOp(unsigned Opc, EVT VT) const {
9961   if (!isTypeLegal(VT))
9962     return false;
9963   if (!Promote16Bit || VT != MVT::i16)
9964     return true;
9965
9966   switch (Opc) {
9967   default:
9968     return true;
9969   case ISD::LOAD:
9970   case ISD::SIGN_EXTEND:
9971   case ISD::ZERO_EXTEND:
9972   case ISD::ANY_EXTEND:
9973   case ISD::SHL:
9974   case ISD::SRA:
9975   case ISD::SRL:
9976   case ISD::ROTL:
9977   case ISD::ROTR:
9978   case ISD::SUB:
9979   case ISD::ADD:
9980   case ISD::MUL:
9981   case ISD::AND:
9982   case ISD::OR:
9983   case ISD::XOR:
9984     return false;
9985   }
9986 }
9987
9988 /// IsDesirableToPromoteOp - This method query the target whether it is
9989 /// beneficial for dag combiner to promote the specified node. If true, it
9990 /// should return the desired promotion type by reference.
9991 bool X86TargetLowering::IsDesirableToPromoteOp(SDValue Op, EVT &PVT) const {
9992   if (!Promote16Bit)
9993     return false;
9994
9995   EVT VT = Op.getValueType();
9996   if (VT != MVT::i16)
9997     return false;
9998
9999   bool Promote = false;
10000   bool Commute = false;
10001   switch (Op.getOpcode()) {
10002   default: break;
10003   case ISD::LOAD: {
10004     LoadSDNode *LD = cast<LoadSDNode>(Op);
10005     // If the non-extending load has a single use and it's not live out, then it
10006     // might be folded.
10007     if (LD->getExtensionType() == ISD::NON_EXTLOAD &&
10008         Op.hasOneUse() &&
10009         Op.getNode()->use_begin()->getOpcode() != ISD::CopyToReg)
10010       return false;
10011     Promote = true;
10012     break;
10013   }
10014   case ISD::SIGN_EXTEND:
10015   case ISD::ZERO_EXTEND:
10016   case ISD::ANY_EXTEND:
10017     Promote = true;
10018     break;
10019   case ISD::SHL:
10020   case ISD::SRA:
10021   case ISD::SRL:
10022   case ISD::ROTL:
10023   case ISD::ROTR: {
10024     SDValue N0 = Op.getOperand(0);
10025     // Look out for (store (shl (load), x)).
10026     if (isa<LoadSDNode>(N0) && N0.hasOneUse() &&
10027         Op.hasOneUse() && Op.getNode()->use_begin()->getOpcode() == ISD::STORE)
10028       return false;
10029     Promote = true;
10030     break;
10031   }
10032   case ISD::ADD:
10033   case ISD::MUL:
10034   case ISD::AND:
10035   case ISD::OR:
10036   case ISD::XOR:
10037     Commute = true;
10038     // fallthrough
10039   case ISD::SUB: {
10040     SDValue N0 = Op.getOperand(0);
10041     SDValue N1 = Op.getOperand(1);
10042     if (!Commute && isa<LoadSDNode>(N1))
10043       return false;
10044     // Avoid disabling potential load folding opportunities.
10045     if ((isa<LoadSDNode>(N0) && N0.hasOneUse()) && !isa<ConstantSDNode>(N1))
10046       return false;
10047     if ((isa<LoadSDNode>(N1) && N1.hasOneUse()) && !isa<ConstantSDNode>(N0))
10048       return false;
10049     Promote = true;
10050   }
10051   }
10052
10053   PVT = MVT::i32;
10054   return Promote;
10055 }
10056
10057 //===----------------------------------------------------------------------===//
10058 //                           X86 Inline Assembly Support
10059 //===----------------------------------------------------------------------===//
10060
10061 static bool LowerToBSwap(CallInst *CI) {
10062   // FIXME: this should verify that we are targetting a 486 or better.  If not,
10063   // we will turn this bswap into something that will be lowered to logical ops
10064   // instead of emitting the bswap asm.  For now, we don't support 486 or lower
10065   // so don't worry about this.
10066
10067   // Verify this is a simple bswap.
10068   if (CI->getNumOperands() != 2 ||
10069       CI->getType() != CI->getOperand(1)->getType() ||
10070       !CI->getType()->isIntegerTy())
10071     return false;
10072
10073   const IntegerType *Ty = dyn_cast<IntegerType>(CI->getType());
10074   if (!Ty || Ty->getBitWidth() % 16 != 0)
10075     return false;
10076
10077   // Okay, we can do this xform, do so now.
10078   const Type *Tys[] = { Ty };
10079   Module *M = CI->getParent()->getParent()->getParent();
10080   Constant *Int = Intrinsic::getDeclaration(M, Intrinsic::bswap, Tys, 1);
10081
10082   Value *Op = CI->getOperand(1);
10083   Op = CallInst::Create(Int, Op, CI->getName(), CI);
10084
10085   CI->replaceAllUsesWith(Op);
10086   CI->eraseFromParent();
10087   return true;
10088 }
10089
10090 bool X86TargetLowering::ExpandInlineAsm(CallInst *CI) const {
10091   InlineAsm *IA = cast<InlineAsm>(CI->getCalledValue());
10092   std::vector<InlineAsm::ConstraintInfo> Constraints = IA->ParseConstraints();
10093
10094   std::string AsmStr = IA->getAsmString();
10095
10096   // TODO: should remove alternatives from the asmstring: "foo {a|b}" -> "foo a"
10097   SmallVector<StringRef, 4> AsmPieces;
10098   SplitString(AsmStr, AsmPieces, "\n");  // ; as separator?
10099
10100   switch (AsmPieces.size()) {
10101   default: return false;
10102   case 1:
10103     AsmStr = AsmPieces[0];
10104     AsmPieces.clear();
10105     SplitString(AsmStr, AsmPieces, " \t");  // Split with whitespace.
10106
10107     // bswap $0
10108     if (AsmPieces.size() == 2 &&
10109         (AsmPieces[0] == "bswap" ||
10110          AsmPieces[0] == "bswapq" ||
10111          AsmPieces[0] == "bswapl") &&
10112         (AsmPieces[1] == "$0" ||
10113          AsmPieces[1] == "${0:q}")) {
10114       // No need to check constraints, nothing other than the equivalent of
10115       // "=r,0" would be valid here.
10116       return LowerToBSwap(CI);
10117     }
10118     // rorw $$8, ${0:w}  -->  llvm.bswap.i16
10119     if (CI->getType()->isIntegerTy(16) &&
10120         AsmPieces.size() == 3 &&
10121         (AsmPieces[0] == "rorw" || AsmPieces[0] == "rolw") &&
10122         AsmPieces[1] == "$$8," &&
10123         AsmPieces[2] == "${0:w}" &&
10124         IA->getConstraintString().compare(0, 5, "=r,0,") == 0) {
10125       AsmPieces.clear();
10126       const std::string &Constraints = IA->getConstraintString();
10127       SplitString(StringRef(Constraints).substr(5), AsmPieces, ",");
10128       std::sort(AsmPieces.begin(), AsmPieces.end());
10129       if (AsmPieces.size() == 4 &&
10130           AsmPieces[0] == "~{cc}" &&
10131           AsmPieces[1] == "~{dirflag}" &&
10132           AsmPieces[2] == "~{flags}" &&
10133           AsmPieces[3] == "~{fpsr}") {
10134         return LowerToBSwap(CI);
10135       }
10136     }
10137     break;
10138   case 3:
10139     if (CI->getType()->isIntegerTy(64) &&
10140         Constraints.size() >= 2 &&
10141         Constraints[0].Codes.size() == 1 && Constraints[0].Codes[0] == "A" &&
10142         Constraints[1].Codes.size() == 1 && Constraints[1].Codes[0] == "0") {
10143       // bswap %eax / bswap %edx / xchgl %eax, %edx  -> llvm.bswap.i64
10144       SmallVector<StringRef, 4> Words;
10145       SplitString(AsmPieces[0], Words, " \t");
10146       if (Words.size() == 2 && Words[0] == "bswap" && Words[1] == "%eax") {
10147         Words.clear();
10148         SplitString(AsmPieces[1], Words, " \t");
10149         if (Words.size() == 2 && Words[0] == "bswap" && Words[1] == "%edx") {
10150           Words.clear();
10151           SplitString(AsmPieces[2], Words, " \t,");
10152           if (Words.size() == 3 && Words[0] == "xchgl" && Words[1] == "%eax" &&
10153               Words[2] == "%edx") {
10154             return LowerToBSwap(CI);
10155           }
10156         }
10157       }
10158     }
10159     break;
10160   }
10161   return false;
10162 }
10163
10164
10165
10166 /// getConstraintType - Given a constraint letter, return the type of
10167 /// constraint it is for this target.
10168 X86TargetLowering::ConstraintType
10169 X86TargetLowering::getConstraintType(const std::string &Constraint) const {
10170   if (Constraint.size() == 1) {
10171     switch (Constraint[0]) {
10172     case 'A':
10173       return C_Register;
10174     case 'f':
10175     case 'r':
10176     case 'R':
10177     case 'l':
10178     case 'q':
10179     case 'Q':
10180     case 'x':
10181     case 'y':
10182     case 'Y':
10183       return C_RegisterClass;
10184     case 'e':
10185     case 'Z':
10186       return C_Other;
10187     default:
10188       break;
10189     }
10190   }
10191   return TargetLowering::getConstraintType(Constraint);
10192 }
10193
10194 /// LowerXConstraint - try to replace an X constraint, which matches anything,
10195 /// with another that has more specific requirements based on the type of the
10196 /// corresponding operand.
10197 const char *X86TargetLowering::
10198 LowerXConstraint(EVT ConstraintVT) const {
10199   // FP X constraints get lowered to SSE1/2 registers if available, otherwise
10200   // 'f' like normal targets.
10201   if (ConstraintVT.isFloatingPoint()) {
10202     if (Subtarget->hasSSE2())
10203       return "Y";
10204     if (Subtarget->hasSSE1())
10205       return "x";
10206   }
10207
10208   return TargetLowering::LowerXConstraint(ConstraintVT);
10209 }
10210
10211 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
10212 /// vector.  If it is invalid, don't add anything to Ops.
10213 void X86TargetLowering::LowerAsmOperandForConstraint(SDValue Op,
10214                                                      char Constraint,
10215                                                      bool hasMemory,
10216                                                      std::vector<SDValue>&Ops,
10217                                                      SelectionDAG &DAG) const {
10218   SDValue Result(0, 0);
10219
10220   switch (Constraint) {
10221   default: break;
10222   case 'I':
10223     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
10224       if (C->getZExtValue() <= 31) {
10225         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
10226         break;
10227       }
10228     }
10229     return;
10230   case 'J':
10231     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
10232       if (C->getZExtValue() <= 63) {
10233         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
10234         break;
10235       }
10236     }
10237     return;
10238   case 'K':
10239     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
10240       if ((int8_t)C->getSExtValue() == C->getSExtValue()) {
10241         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
10242         break;
10243       }
10244     }
10245     return;
10246   case 'N':
10247     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
10248       if (C->getZExtValue() <= 255) {
10249         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
10250         break;
10251       }
10252     }
10253     return;
10254   case 'e': {
10255     // 32-bit signed value
10256     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
10257       const ConstantInt *CI = C->getConstantIntValue();
10258       if (CI->isValueValidForType(Type::getInt32Ty(*DAG.getContext()),
10259                                   C->getSExtValue())) {
10260         // Widen to 64 bits here to get it sign extended.
10261         Result = DAG.getTargetConstant(C->getSExtValue(), MVT::i64);
10262         break;
10263       }
10264     // FIXME gcc accepts some relocatable values here too, but only in certain
10265     // memory models; it's complicated.
10266     }
10267     return;
10268   }
10269   case 'Z': {
10270     // 32-bit unsigned value
10271     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
10272       const ConstantInt *CI = C->getConstantIntValue();
10273       if (CI->isValueValidForType(Type::getInt32Ty(*DAG.getContext()),
10274                                   C->getZExtValue())) {
10275         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
10276         break;
10277       }
10278     }
10279     // FIXME gcc accepts some relocatable values here too, but only in certain
10280     // memory models; it's complicated.
10281     return;
10282   }
10283   case 'i': {
10284     // Literal immediates are always ok.
10285     if (ConstantSDNode *CST = dyn_cast<ConstantSDNode>(Op)) {
10286       // Widen to 64 bits here to get it sign extended.
10287       Result = DAG.getTargetConstant(CST->getSExtValue(), MVT::i64);
10288       break;
10289     }
10290
10291     // If we are in non-pic codegen mode, we allow the address of a global (with
10292     // an optional displacement) to be used with 'i'.
10293     GlobalAddressSDNode *GA = 0;
10294     int64_t Offset = 0;
10295
10296     // Match either (GA), (GA+C), (GA+C1+C2), etc.
10297     while (1) {
10298       if ((GA = dyn_cast<GlobalAddressSDNode>(Op))) {
10299         Offset += GA->getOffset();
10300         break;
10301       } else if (Op.getOpcode() == ISD::ADD) {
10302         if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
10303           Offset += C->getZExtValue();
10304           Op = Op.getOperand(0);
10305           continue;
10306         }
10307       } else if (Op.getOpcode() == ISD::SUB) {
10308         if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
10309           Offset += -C->getZExtValue();
10310           Op = Op.getOperand(0);
10311           continue;
10312         }
10313       }
10314
10315       // Otherwise, this isn't something we can handle, reject it.
10316       return;
10317     }
10318
10319     const GlobalValue *GV = GA->getGlobal();
10320     // If we require an extra load to get this address, as in PIC mode, we
10321     // can't accept it.
10322     if (isGlobalStubReference(Subtarget->ClassifyGlobalReference(GV,
10323                                                         getTargetMachine())))
10324       return;
10325
10326     if (hasMemory)
10327       Op = LowerGlobalAddress(GV, Op.getDebugLoc(), Offset, DAG);
10328     else
10329       Op = DAG.getTargetGlobalAddress(GV, GA->getValueType(0), Offset);
10330     Result = Op;
10331     break;
10332   }
10333   }
10334
10335   if (Result.getNode()) {
10336     Ops.push_back(Result);
10337     return;
10338   }
10339   return TargetLowering::LowerAsmOperandForConstraint(Op, Constraint, hasMemory,
10340                                                       Ops, DAG);
10341 }
10342
10343 std::vector<unsigned> X86TargetLowering::
10344 getRegClassForInlineAsmConstraint(const std::string &Constraint,
10345                                   EVT VT) const {
10346   if (Constraint.size() == 1) {
10347     // FIXME: not handling fp-stack yet!
10348     switch (Constraint[0]) {      // GCC X86 Constraint Letters
10349     default: break;  // Unknown constraint letter
10350     case 'q':   // GENERAL_REGS in 64-bit mode, Q_REGS in 32-bit mode.
10351       if (Subtarget->is64Bit()) {
10352         if (VT == MVT::i32)
10353           return make_vector<unsigned>(X86::EAX, X86::EDX, X86::ECX, X86::EBX,
10354                                        X86::ESI, X86::EDI, X86::R8D, X86::R9D,
10355                                        X86::R10D,X86::R11D,X86::R12D,
10356                                        X86::R13D,X86::R14D,X86::R15D,
10357                                        X86::EBP, X86::ESP, 0);
10358         else if (VT == MVT::i16)
10359           return make_vector<unsigned>(X86::AX,  X86::DX,  X86::CX, X86::BX,
10360                                        X86::SI,  X86::DI,  X86::R8W,X86::R9W,
10361                                        X86::R10W,X86::R11W,X86::R12W,
10362                                        X86::R13W,X86::R14W,X86::R15W,
10363                                        X86::BP,  X86::SP, 0);
10364         else if (VT == MVT::i8)
10365           return make_vector<unsigned>(X86::AL,  X86::DL,  X86::CL, X86::BL,
10366                                        X86::SIL, X86::DIL, X86::R8B,X86::R9B,
10367                                        X86::R10B,X86::R11B,X86::R12B,
10368                                        X86::R13B,X86::R14B,X86::R15B,
10369                                        X86::BPL, X86::SPL, 0);
10370
10371         else if (VT == MVT::i64)
10372           return make_vector<unsigned>(X86::RAX, X86::RDX, X86::RCX, X86::RBX,
10373                                        X86::RSI, X86::RDI, X86::R8,  X86::R9,
10374                                        X86::R10, X86::R11, X86::R12,
10375                                        X86::R13, X86::R14, X86::R15,
10376                                        X86::RBP, X86::RSP, 0);
10377
10378         break;
10379       }
10380       // 32-bit fallthrough
10381     case 'Q':   // Q_REGS
10382       if (VT == MVT::i32)
10383         return make_vector<unsigned>(X86::EAX, X86::EDX, X86::ECX, X86::EBX, 0);
10384       else if (VT == MVT::i16)
10385         return make_vector<unsigned>(X86::AX, X86::DX, X86::CX, X86::BX, 0);
10386       else if (VT == MVT::i8)
10387         return make_vector<unsigned>(X86::AL, X86::DL, X86::CL, X86::BL, 0);
10388       else if (VT == MVT::i64)
10389         return make_vector<unsigned>(X86::RAX, X86::RDX, X86::RCX, X86::RBX, 0);
10390       break;
10391     }
10392   }
10393
10394   return std::vector<unsigned>();
10395 }
10396
10397 std::pair<unsigned, const TargetRegisterClass*>
10398 X86TargetLowering::getRegForInlineAsmConstraint(const std::string &Constraint,
10399                                                 EVT VT) const {
10400   // First, see if this is a constraint that directly corresponds to an LLVM
10401   // register class.
10402   if (Constraint.size() == 1) {
10403     // GCC Constraint Letters
10404     switch (Constraint[0]) {
10405     default: break;
10406     case 'r':   // GENERAL_REGS
10407     case 'l':   // INDEX_REGS
10408       if (VT == MVT::i8)
10409         return std::make_pair(0U, X86::GR8RegisterClass);
10410       if (VT == MVT::i16)
10411         return std::make_pair(0U, X86::GR16RegisterClass);
10412       if (VT == MVT::i32 || !Subtarget->is64Bit())
10413         return std::make_pair(0U, X86::GR32RegisterClass);
10414       return std::make_pair(0U, X86::GR64RegisterClass);
10415     case 'R':   // LEGACY_REGS
10416       if (VT == MVT::i8)
10417         return std::make_pair(0U, X86::GR8_NOREXRegisterClass);
10418       if (VT == MVT::i16)
10419         return std::make_pair(0U, X86::GR16_NOREXRegisterClass);
10420       if (VT == MVT::i32 || !Subtarget->is64Bit())
10421         return std::make_pair(0U, X86::GR32_NOREXRegisterClass);
10422       return std::make_pair(0U, X86::GR64_NOREXRegisterClass);
10423     case 'f':  // FP Stack registers.
10424       // If SSE is enabled for this VT, use f80 to ensure the isel moves the
10425       // value to the correct fpstack register class.
10426       if (VT == MVT::f32 && !isScalarFPTypeInSSEReg(VT))
10427         return std::make_pair(0U, X86::RFP32RegisterClass);
10428       if (VT == MVT::f64 && !isScalarFPTypeInSSEReg(VT))
10429         return std::make_pair(0U, X86::RFP64RegisterClass);
10430       return std::make_pair(0U, X86::RFP80RegisterClass);
10431     case 'y':   // MMX_REGS if MMX allowed.
10432       if (!Subtarget->hasMMX()) break;
10433       return std::make_pair(0U, X86::VR64RegisterClass);
10434     case 'Y':   // SSE_REGS if SSE2 allowed
10435       if (!Subtarget->hasSSE2()) break;
10436       // FALL THROUGH.
10437     case 'x':   // SSE_REGS if SSE1 allowed
10438       if (!Subtarget->hasSSE1()) break;
10439
10440       switch (VT.getSimpleVT().SimpleTy) {
10441       default: break;
10442       // Scalar SSE types.
10443       case MVT::f32:
10444       case MVT::i32:
10445         return std::make_pair(0U, X86::FR32RegisterClass);
10446       case MVT::f64:
10447       case MVT::i64:
10448         return std::make_pair(0U, X86::FR64RegisterClass);
10449       // Vector types.
10450       case MVT::v16i8:
10451       case MVT::v8i16:
10452       case MVT::v4i32:
10453       case MVT::v2i64:
10454       case MVT::v4f32:
10455       case MVT::v2f64:
10456         return std::make_pair(0U, X86::VR128RegisterClass);
10457       }
10458       break;
10459     }
10460   }
10461
10462   // Use the default implementation in TargetLowering to convert the register
10463   // constraint into a member of a register class.
10464   std::pair<unsigned, const TargetRegisterClass*> Res;
10465   Res = TargetLowering::getRegForInlineAsmConstraint(Constraint, VT);
10466
10467   // Not found as a standard register?
10468   if (Res.second == 0) {
10469     // Map st(0) -> st(7) -> ST0
10470     if (Constraint.size() == 7 && Constraint[0] == '{' &&
10471         tolower(Constraint[1]) == 's' &&
10472         tolower(Constraint[2]) == 't' &&
10473         Constraint[3] == '(' &&
10474         (Constraint[4] >= '0' && Constraint[4] <= '7') &&
10475         Constraint[5] == ')' &&
10476         Constraint[6] == '}') {
10477
10478       Res.first = X86::ST0+Constraint[4]-'0';
10479       Res.second = X86::RFP80RegisterClass;
10480       return Res;
10481     }
10482
10483     // GCC allows "st(0)" to be called just plain "st".
10484     if (StringRef("{st}").equals_lower(Constraint)) {
10485       Res.first = X86::ST0;
10486       Res.second = X86::RFP80RegisterClass;
10487       return Res;
10488     }
10489
10490     // flags -> EFLAGS
10491     if (StringRef("{flags}").equals_lower(Constraint)) {
10492       Res.first = X86::EFLAGS;
10493       Res.second = X86::CCRRegisterClass;
10494       return Res;
10495     }
10496
10497     // 'A' means EAX + EDX.
10498     if (Constraint == "A") {
10499       Res.first = X86::EAX;
10500       Res.second = X86::GR32_ADRegisterClass;
10501       return Res;
10502     }
10503     return Res;
10504   }
10505
10506   // Otherwise, check to see if this is a register class of the wrong value
10507   // type.  For example, we want to map "{ax},i32" -> {eax}, we don't want it to
10508   // turn into {ax},{dx}.
10509   if (Res.second->hasType(VT))
10510     return Res;   // Correct type already, nothing to do.
10511
10512   // All of the single-register GCC register classes map their values onto
10513   // 16-bit register pieces "ax","dx","cx","bx","si","di","bp","sp".  If we
10514   // really want an 8-bit or 32-bit register, map to the appropriate register
10515   // class and return the appropriate register.
10516   if (Res.second == X86::GR16RegisterClass) {
10517     if (VT == MVT::i8) {
10518       unsigned DestReg = 0;
10519       switch (Res.first) {
10520       default: break;
10521       case X86::AX: DestReg = X86::AL; break;
10522       case X86::DX: DestReg = X86::DL; break;
10523       case X86::CX: DestReg = X86::CL; break;
10524       case X86::BX: DestReg = X86::BL; break;
10525       }
10526       if (DestReg) {
10527         Res.first = DestReg;
10528         Res.second = X86::GR8RegisterClass;
10529       }
10530     } else if (VT == MVT::i32) {
10531       unsigned DestReg = 0;
10532       switch (Res.first) {
10533       default: break;
10534       case X86::AX: DestReg = X86::EAX; break;
10535       case X86::DX: DestReg = X86::EDX; break;
10536       case X86::CX: DestReg = X86::ECX; break;
10537       case X86::BX: DestReg = X86::EBX; break;
10538       case X86::SI: DestReg = X86::ESI; break;
10539       case X86::DI: DestReg = X86::EDI; break;
10540       case X86::BP: DestReg = X86::EBP; break;
10541       case X86::SP: DestReg = X86::ESP; break;
10542       }
10543       if (DestReg) {
10544         Res.first = DestReg;
10545         Res.second = X86::GR32RegisterClass;
10546       }
10547     } else if (VT == MVT::i64) {
10548       unsigned DestReg = 0;
10549       switch (Res.first) {
10550       default: break;
10551       case X86::AX: DestReg = X86::RAX; break;
10552       case X86::DX: DestReg = X86::RDX; break;
10553       case X86::CX: DestReg = X86::RCX; break;
10554       case X86::BX: DestReg = X86::RBX; break;
10555       case X86::SI: DestReg = X86::RSI; break;
10556       case X86::DI: DestReg = X86::RDI; break;
10557       case X86::BP: DestReg = X86::RBP; break;
10558       case X86::SP: DestReg = X86::RSP; break;
10559       }
10560       if (DestReg) {
10561         Res.first = DestReg;
10562         Res.second = X86::GR64RegisterClass;
10563       }
10564     }
10565   } else if (Res.second == X86::FR32RegisterClass ||
10566              Res.second == X86::FR64RegisterClass ||
10567              Res.second == X86::VR128RegisterClass) {
10568     // Handle references to XMM physical registers that got mapped into the
10569     // wrong class.  This can happen with constraints like {xmm0} where the
10570     // target independent register mapper will just pick the first match it can
10571     // find, ignoring the required type.
10572     if (VT == MVT::f32)
10573       Res.second = X86::FR32RegisterClass;
10574     else if (VT == MVT::f64)
10575       Res.second = X86::FR64RegisterClass;
10576     else if (X86::VR128RegisterClass->hasType(VT))
10577       Res.second = X86::VR128RegisterClass;
10578   }
10579
10580   return Res;
10581 }