lib/Target/X86/X86ISelLowering.cpp

   1 //===-- X86ISelLowering.cpp - X86 DAG Lowering Implementation -------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file was developed by Chris Lattner and is distributed under
   6 // the University of Illinois Open Source License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that X86 uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #include "X86.h"
  16 #include "X86InstrBuilder.h"
  17 #include "X86ISelLowering.h"
  18 #include "X86MachineFunctionInfo.h"
  19 #include "X86TargetMachine.h"
  20 #include "llvm/CallingConv.h"
  21 #include "llvm/Constants.h"
  22 #include "llvm/DerivedTypes.h"
  23 #include "llvm/GlobalVariable.h"
  24 #include "llvm/Function.h"
  25 #include "llvm/Intrinsics.h"
  26 #include "llvm/ADT/VectorExtras.h"
  27 #include "llvm/Analysis/ScalarEvolutionExpressions.h"
  28 #include "llvm/CodeGen/CallingConvLower.h"
  29 #include "llvm/CodeGen/MachineFrameInfo.h"
  30 #include "llvm/CodeGen/MachineFunction.h"
  31 #include "llvm/CodeGen/MachineInstrBuilder.h"
  32 #include "llvm/CodeGen/SelectionDAG.h"
  33 #include "llvm/CodeGen/SSARegMap.h"
  34 #include "llvm/Support/MathExtras.h"
  35 #include "llvm/Support/CommandLine.h"
  36 #include "llvm/Support/Debug.h"
  37 #include "llvm/Target/TargetOptions.h"
  38 #include "llvm/ADT/StringExtras.h"
  39 #include "llvm/ParameterAttributes.h"
  40 using namespace llvm;
  41
  42 X86TargetLowering::X86TargetLowering(TargetMachine &TM)
  43   : TargetLowering(TM) {
  44   Subtarget = &TM.getSubtarget<X86Subtarget>();
  45   X86ScalarSSEf64 = Subtarget->hasSSE2();
  46   X86ScalarSSEf32 = Subtarget->hasSSE1();
  47   X86StackPtr = Subtarget->is64Bit() ? X86::RSP : X86::ESP;
  48
  49
  50   RegInfo = TM.getRegisterInfo();
  51
  52   // Set up the TargetLowering object.
  53
  54   // X86 is weird, it always uses i8 for shift amounts and setcc results.
  55   setShiftAmountType(MVT::i8);
  56   setSetCCResultType(MVT::i8);
  57   setSetCCResultContents(ZeroOrOneSetCCResult);
  58   setSchedulingPreference(SchedulingForRegPressure);
  59   setShiftAmountFlavor(Mask);   // shl X, 32 == shl X, 0
  60   setStackPointerRegisterToSaveRestore(X86StackPtr);
  61
  62   if (Subtarget->isTargetDarwin()) {
  63     // Darwin should use _setjmp/_longjmp instead of setjmp/longjmp.
  64     setUseUnderscoreSetJmp(false);
  65     setUseUnderscoreLongJmp(false);
  66   } else if (Subtarget->isTargetMingw()) {
  67     // MS runtime is weird: it exports _setjmp, but longjmp!
  68     setUseUnderscoreSetJmp(true);
  69     setUseUnderscoreLongJmp(false);
  70   } else {
  71     setUseUnderscoreSetJmp(true);
  72     setUseUnderscoreLongJmp(true);
  73   }
  74
  75   // Set up the register classes.
  76   addRegisterClass(MVT::i8, X86::GR8RegisterClass);
  77   addRegisterClass(MVT::i16, X86::GR16RegisterClass);
  78   addRegisterClass(MVT::i32, X86::GR32RegisterClass);
  79   if (Subtarget->is64Bit())
  80     addRegisterClass(MVT::i64, X86::GR64RegisterClass);
  81
  82   setLoadXAction(ISD::SEXTLOAD, MVT::i1, Expand);
  83
  84   // Promote all UINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have this
  85   // operation.
  86   setOperationAction(ISD::UINT_TO_FP       , MVT::i1   , Promote);
  87   setOperationAction(ISD::UINT_TO_FP       , MVT::i8   , Promote);
  88   setOperationAction(ISD::UINT_TO_FP       , MVT::i16  , Promote);
  89
  90   if (Subtarget->is64Bit()) {
  91     setOperationAction(ISD::UINT_TO_FP     , MVT::i64  , Expand);
  92     setOperationAction(ISD::UINT_TO_FP     , MVT::i32  , Promote);
  93   } else {
  94     if (X86ScalarSSEf64)
  95       // If SSE i64 SINT_TO_FP is not available, expand i32 UINT_TO_FP.
  96       setOperationAction(ISD::UINT_TO_FP   , MVT::i32  , Expand);
  97     else
  98       setOperationAction(ISD::UINT_TO_FP   , MVT::i32  , Promote);
  99   }
 100
 101   // Promote i1/i8 SINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have
 102   // this operation.
 103   setOperationAction(ISD::SINT_TO_FP       , MVT::i1   , Promote);
 104   setOperationAction(ISD::SINT_TO_FP       , MVT::i8   , Promote);
 105   // SSE has no i16 to fp conversion, only i32
 106   if (X86ScalarSSEf32) {
 107     setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Promote);
 108     // f32 and f64 cases are Legal, f80 case is not
 109     setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Custom);
 110   } else {
 111     setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Custom);
 112     setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Custom);
 113   }
 114
 115   // In 32-bit mode these are custom lowered.  In 64-bit mode F32 and F64
 116   // are Legal, f80 is custom lowered.
 117   setOperationAction(ISD::FP_TO_SINT     , MVT::i64  , Custom);
 118   setOperationAction(ISD::SINT_TO_FP     , MVT::i64  , Custom);
 119
 120   // Promote i1/i8 FP_TO_SINT to larger FP_TO_SINTS's, as X86 doesn't have
 121   // this operation.
 122   setOperationAction(ISD::FP_TO_SINT       , MVT::i1   , Promote);
 123   setOperationAction(ISD::FP_TO_SINT       , MVT::i8   , Promote);
 124
 125   if (X86ScalarSSEf32) {
 126     setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Promote);
 127     // f32 and f64 cases are Legal, f80 case is not
 128     setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Custom);
 129   } else {
 130     setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Custom);
 131     setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Custom);
 132   }
 133
 134   // Handle FP_TO_UINT by promoting the destination to a larger signed
 135   // conversion.
 136   setOperationAction(ISD::FP_TO_UINT       , MVT::i1   , Promote);
 137   setOperationAction(ISD::FP_TO_UINT       , MVT::i8   , Promote);
 138   setOperationAction(ISD::FP_TO_UINT       , MVT::i16  , Promote);
 139
 140   if (Subtarget->is64Bit()) {
 141     setOperationAction(ISD::FP_TO_UINT     , MVT::i64  , Expand);
 142     setOperationAction(ISD::FP_TO_UINT     , MVT::i32  , Promote);
 143   } else {
 144     if (X86ScalarSSEf32 && !Subtarget->hasSSE3())
 145       // Expand FP_TO_UINT into a select.
 146       // FIXME: We would like to use a Custom expander here eventually to do
 147       // the optimal thing for SSE vs. the default expansion in the legalizer.
 148       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Expand);
 149     else
 150       // With SSE3 we can use fisttpll to convert to a signed i64.
 151       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Promote);
 152   }
 153
 154   // TODO: when we have SSE, these could be more efficient, by using movd/movq.
 155   if (!X86ScalarSSEf64) {
 156     setOperationAction(ISD::BIT_CONVERT      , MVT::f32  , Expand);
 157     setOperationAction(ISD::BIT_CONVERT      , MVT::i32  , Expand);
 158   }
 159
 160   // Scalar integer multiply, multiply-high, divide, and remainder are
 161   // lowered to use operations that produce two results, to match the
 162   // available instructions. This exposes the two-result form to trivial
 163   // CSE, which is able to combine x/y and x%y into a single instruction,
 164   // for example. The single-result multiply instructions are introduced
 165   // in X86ISelDAGToDAG.cpp, after CSE, for uses where the the high part
 166   // is not needed.
 167   setOperationAction(ISD::MUL             , MVT::i8    , Expand);
 168   setOperationAction(ISD::MULHS           , MVT::i8    , Expand);
 169   setOperationAction(ISD::MULHU           , MVT::i8    , Expand);
 170   setOperationAction(ISD::SDIV            , MVT::i8    , Expand);
 171   setOperationAction(ISD::UDIV            , MVT::i8    , Expand);
 172   setOperationAction(ISD::SREM            , MVT::i8    , Expand);
 173   setOperationAction(ISD::UREM            , MVT::i8    , Expand);
 174   setOperationAction(ISD::MUL             , MVT::i16   , Expand);
 175   setOperationAction(ISD::MULHS           , MVT::i16   , Expand);
 176   setOperationAction(ISD::MULHU           , MVT::i16   , Expand);
 177   setOperationAction(ISD::SDIV            , MVT::i16   , Expand);
 178   setOperationAction(ISD::UDIV            , MVT::i16   , Expand);
 179   setOperationAction(ISD::SREM            , MVT::i16   , Expand);
 180   setOperationAction(ISD::UREM            , MVT::i16   , Expand);
 181   setOperationAction(ISD::MUL             , MVT::i32   , Expand);
 182   setOperationAction(ISD::MULHS           , MVT::i32   , Expand);
 183   setOperationAction(ISD::MULHU           , MVT::i32   , Expand);
 184   setOperationAction(ISD::SDIV            , MVT::i32   , Expand);
 185   setOperationAction(ISD::UDIV            , MVT::i32   , Expand);
 186   setOperationAction(ISD::SREM            , MVT::i32   , Expand);
 187   setOperationAction(ISD::UREM            , MVT::i32   , Expand);
 188   setOperationAction(ISD::MUL             , MVT::i64   , Expand);
 189   setOperationAction(ISD::MULHS           , MVT::i64   , Expand);
 190   setOperationAction(ISD::MULHU           , MVT::i64   , Expand);
 191   setOperationAction(ISD::SDIV            , MVT::i64   , Expand);
 192   setOperationAction(ISD::UDIV            , MVT::i64   , Expand);
 193   setOperationAction(ISD::SREM            , MVT::i64   , Expand);
 194   setOperationAction(ISD::UREM            , MVT::i64   , Expand);
 195
 196   setOperationAction(ISD::BR_JT            , MVT::Other, Expand);
 197   setOperationAction(ISD::BRCOND           , MVT::Other, Custom);
 198   setOperationAction(ISD::BR_CC            , MVT::Other, Expand);
 199   setOperationAction(ISD::SELECT_CC        , MVT::Other, Expand);
 200   setOperationAction(ISD::MEMMOVE          , MVT::Other, Expand);
 201   if (Subtarget->is64Bit())
 202     setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i32, Legal);
 203   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i16  , Legal);
 204   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i8   , Legal);
 205   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1   , Expand);
 206   setOperationAction(ISD::FP_ROUND_INREG   , MVT::f32  , Expand);
 207   setOperationAction(ISD::FREM             , MVT::f64  , Expand);
 208
 209   setOperationAction(ISD::CTPOP            , MVT::i8   , Expand);
 210   setOperationAction(ISD::CTTZ             , MVT::i8   , Expand);
 211   setOperationAction(ISD::CTLZ             , MVT::i8   , Expand);
 212   setOperationAction(ISD::CTPOP            , MVT::i16  , Expand);
 213   setOperationAction(ISD::CTTZ             , MVT::i16  , Expand);
 214   setOperationAction(ISD::CTLZ             , MVT::i16  , Expand);
 215   setOperationAction(ISD::CTPOP            , MVT::i32  , Expand);
 216   setOperationAction(ISD::CTTZ             , MVT::i32  , Expand);
 217   setOperationAction(ISD::CTLZ             , MVT::i32  , Expand);
 218   if (Subtarget->is64Bit()) {
 219     setOperationAction(ISD::CTPOP          , MVT::i64  , Expand);
 220     setOperationAction(ISD::CTTZ           , MVT::i64  , Expand);
 221     setOperationAction(ISD::CTLZ           , MVT::i64  , Expand);
 222   }
 223
 224   setOperationAction(ISD::READCYCLECOUNTER , MVT::i64  , Custom);
 225   setOperationAction(ISD::BSWAP            , MVT::i16  , Expand);
 226
 227   // These should be promoted to a larger select which is supported.
 228   setOperationAction(ISD::SELECT           , MVT::i1   , Promote);
 229   setOperationAction(ISD::SELECT           , MVT::i8   , Promote);
 230   // X86 wants to expand cmov itself.
 231   setOperationAction(ISD::SELECT          , MVT::i16  , Custom);
 232   setOperationAction(ISD::SELECT          , MVT::i32  , Custom);
 233   setOperationAction(ISD::SELECT          , MVT::f32  , Custom);
 234   setOperationAction(ISD::SELECT          , MVT::f64  , Custom);
 235   setOperationAction(ISD::SELECT          , MVT::f80  , Custom);
 236   setOperationAction(ISD::SETCC           , MVT::i8   , Custom);
 237   setOperationAction(ISD::SETCC           , MVT::i16  , Custom);
 238   setOperationAction(ISD::SETCC           , MVT::i32  , Custom);
 239   setOperationAction(ISD::SETCC           , MVT::f32  , Custom);
 240   setOperationAction(ISD::SETCC           , MVT::f64  , Custom);
 241   setOperationAction(ISD::SETCC           , MVT::f80  , Custom);
 242   if (Subtarget->is64Bit()) {
 243     setOperationAction(ISD::SELECT        , MVT::i64  , Custom);
 244     setOperationAction(ISD::SETCC         , MVT::i64  , Custom);
 245   }
 246   // X86 ret instruction may pop stack.
 247   setOperationAction(ISD::RET             , MVT::Other, Custom);
 248   if (!Subtarget->is64Bit())
 249     setOperationAction(ISD::EH_RETURN       , MVT::Other, Custom);
 250
 251   // Darwin ABI issue.
 252   setOperationAction(ISD::ConstantPool    , MVT::i32  , Custom);
 253   setOperationAction(ISD::JumpTable       , MVT::i32  , Custom);
 254   setOperationAction(ISD::GlobalAddress   , MVT::i32  , Custom);
 255   setOperationAction(ISD::GlobalTLSAddress, MVT::i32  , Custom);
 256   setOperationAction(ISD::ExternalSymbol  , MVT::i32  , Custom);
 257   if (Subtarget->is64Bit()) {
 258     setOperationAction(ISD::ConstantPool  , MVT::i64  , Custom);
 259     setOperationAction(ISD::JumpTable     , MVT::i64  , Custom);
 260     setOperationAction(ISD::GlobalAddress , MVT::i64  , Custom);
 261     setOperationAction(ISD::ExternalSymbol, MVT::i64  , Custom);
 262   }
 263   // 64-bit addm sub, shl, sra, srl (iff 32-bit x86)
 264   setOperationAction(ISD::SHL_PARTS       , MVT::i32  , Custom);
 265   setOperationAction(ISD::SRA_PARTS       , MVT::i32  , Custom);
 266   setOperationAction(ISD::SRL_PARTS       , MVT::i32  , Custom);
 267   // X86 wants to expand memset / memcpy itself.
 268   setOperationAction(ISD::MEMSET          , MVT::Other, Custom);
 269   setOperationAction(ISD::MEMCPY          , MVT::Other, Custom);
 270
 271   // Use the default ISD::LOCATION expansion.
 272   setOperationAction(ISD::LOCATION, MVT::Other, Expand);
 273   // FIXME - use subtarget debug flags
 274   if (!Subtarget->isTargetDarwin() &&
 275       !Subtarget->isTargetELF() &&
 276       !Subtarget->isTargetCygMing())
 277     setOperationAction(ISD::LABEL, MVT::Other, Expand);
 278
 279   setOperationAction(ISD::EXCEPTIONADDR, MVT::i64, Expand);
 280   setOperationAction(ISD::EHSELECTION,   MVT::i64, Expand);
 281   setOperationAction(ISD::EXCEPTIONADDR, MVT::i32, Expand);
 282   setOperationAction(ISD::EHSELECTION,   MVT::i32, Expand);
 283   if (Subtarget->is64Bit()) {
 284     // FIXME: Verify
 285     setExceptionPointerRegister(X86::RAX);
 286     setExceptionSelectorRegister(X86::RDX);
 287   } else {
 288     setExceptionPointerRegister(X86::EAX);
 289     setExceptionSelectorRegister(X86::EDX);
 290   }
 291   setOperationAction(ISD::FRAME_TO_ARGS_OFFSET, MVT::i32, Custom);
 292
 293   setOperationAction(ISD::TRAMPOLINE, MVT::Other, Custom);
 294
 295   // VASTART needs to be custom lowered to use the VarArgsFrameIndex
 296   setOperationAction(ISD::VASTART           , MVT::Other, Custom);
 297   setOperationAction(ISD::VAARG             , MVT::Other, Expand);
 298   setOperationAction(ISD::VAEND             , MVT::Other, Expand);
 299   if (Subtarget->is64Bit())
 300     setOperationAction(ISD::VACOPY          , MVT::Other, Custom);
 301   else
 302     setOperationAction(ISD::VACOPY          , MVT::Other, Expand);
 303
 304   setOperationAction(ISD::STACKSAVE,          MVT::Other, Expand);
 305   setOperationAction(ISD::STACKRESTORE,       MVT::Other, Expand);
 306   if (Subtarget->is64Bit())
 307     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i64, Expand);
 308   if (Subtarget->isTargetCygMing())
 309     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32, Custom);
 310   else
 311     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32, Expand);
 312
 313   if (X86ScalarSSEf64) {
 314     // f32 and f64 use SSE.
 315     // Set up the FP register classes.
 316     addRegisterClass(MVT::f32, X86::FR32RegisterClass);
 317     addRegisterClass(MVT::f64, X86::FR64RegisterClass);
 318
 319     // Use ANDPD to simulate FABS.
 320     setOperationAction(ISD::FABS , MVT::f64, Custom);
 321     setOperationAction(ISD::FABS , MVT::f32, Custom);
 322
 323     // Use XORP to simulate FNEG.
 324     setOperationAction(ISD::FNEG , MVT::f64, Custom);
 325     setOperationAction(ISD::FNEG , MVT::f32, Custom);
 326
 327     // Use ANDPD and ORPD to simulate FCOPYSIGN.
 328     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Custom);
 329     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 330
 331     // We don't support sin/cos/fmod
 332     setOperationAction(ISD::FSIN , MVT::f64, Expand);
 333     setOperationAction(ISD::FCOS , MVT::f64, Expand);
 334     setOperationAction(ISD::FREM , MVT::f64, Expand);
 335     setOperationAction(ISD::FSIN , MVT::f32, Expand);
 336     setOperationAction(ISD::FCOS , MVT::f32, Expand);
 337     setOperationAction(ISD::FREM , MVT::f32, Expand);
 338
 339     // Expand FP immediates into loads from the stack, except for the special
 340     // cases we handle.
 341     setOperationAction(ISD::ConstantFP, MVT::f64, Expand);
 342     setOperationAction(ISD::ConstantFP, MVT::f32, Expand);
 343     addLegalFPImmediate(APFloat(+0.0)); // xorpd
 344     addLegalFPImmediate(APFloat(+0.0f)); // xorps
 345
 346     // Conversions to long double (in X87) go through memory.
 347     setConvertAction(MVT::f32, MVT::f80, Expand);
 348     setConvertAction(MVT::f64, MVT::f80, Expand);
 349
 350     // Conversions from long double (in X87) go through memory.
 351     setConvertAction(MVT::f80, MVT::f32, Expand);
 352     setConvertAction(MVT::f80, MVT::f64, Expand);
 353   } else if (X86ScalarSSEf32) {
 354     // Use SSE for f32, x87 for f64.
 355     // Set up the FP register classes.
 356     addRegisterClass(MVT::f32, X86::FR32RegisterClass);
 357     addRegisterClass(MVT::f64, X86::RFP64RegisterClass);
 358
 359     // Use ANDPS to simulate FABS.
 360     setOperationAction(ISD::FABS , MVT::f32, Custom);
 361
 362     // Use XORP to simulate FNEG.
 363     setOperationAction(ISD::FNEG , MVT::f32, Custom);
 364
 365     setOperationAction(ISD::UNDEF,     MVT::f64, Expand);
 366
 367     // Use ANDPS and ORPS to simulate FCOPYSIGN.
 368     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 369     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 370
 371     // We don't support sin/cos/fmod
 372     setOperationAction(ISD::FSIN , MVT::f32, Expand);
 373     setOperationAction(ISD::FCOS , MVT::f32, Expand);
 374     setOperationAction(ISD::FREM , MVT::f32, Expand);
 375
 376     // Expand FP immediates into loads from the stack, except for the special
 377     // cases we handle.
 378     setOperationAction(ISD::ConstantFP, MVT::f64, Expand);
 379     setOperationAction(ISD::ConstantFP, MVT::f32, Expand);
 380     addLegalFPImmediate(APFloat(+0.0f)); // xorps
 381     addLegalFPImmediate(APFloat(+0.0)); // FLD0
 382     addLegalFPImmediate(APFloat(+1.0)); // FLD1
 383     addLegalFPImmediate(APFloat(-0.0)); // FLD0/FCHS
 384     addLegalFPImmediate(APFloat(-1.0)); // FLD1/FCHS
 385
 386     // SSE->x87 conversions go through memory.
 387     setConvertAction(MVT::f32, MVT::f64, Expand);
 388     setConvertAction(MVT::f32, MVT::f80, Expand);
 389
 390     // x87->SSE truncations need to go through memory.
 391     setConvertAction(MVT::f80, MVT::f32, Expand);
 392     setConvertAction(MVT::f64, MVT::f32, Expand);
 393     // And x87->x87 truncations also.
 394     setConvertAction(MVT::f80, MVT::f64, Expand);
 395
 396     if (!UnsafeFPMath) {
 397       setOperationAction(ISD::FSIN           , MVT::f64  , Expand);
 398       setOperationAction(ISD::FCOS           , MVT::f64  , Expand);
 399     }
 400   } else {
 401     // f32 and f64 in x87.
 402     // Set up the FP register classes.
 403     addRegisterClass(MVT::f64, X86::RFP64RegisterClass);
 404     addRegisterClass(MVT::f32, X86::RFP32RegisterClass);
 405
 406     setOperationAction(ISD::UNDEF,     MVT::f64, Expand);
 407     setOperationAction(ISD::UNDEF,     MVT::f32, Expand);
 408     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 409     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Expand);
 410
 411     // Floating truncations need to go through memory.
 412     setConvertAction(MVT::f80, MVT::f32, Expand);
 413     setConvertAction(MVT::f64, MVT::f32, Expand);
 414     setConvertAction(MVT::f80, MVT::f64, Expand);
 415
 416     if (!UnsafeFPMath) {
 417       setOperationAction(ISD::FSIN           , MVT::f64  , Expand);
 418       setOperationAction(ISD::FCOS           , MVT::f64  , Expand);
 419     }
 420
 421     setOperationAction(ISD::ConstantFP, MVT::f64, Expand);
 422     setOperationAction(ISD::ConstantFP, MVT::f32, Expand);
 423     addLegalFPImmediate(APFloat(+0.0)); // FLD0
 424     addLegalFPImmediate(APFloat(+1.0)); // FLD1
 425     addLegalFPImmediate(APFloat(-0.0)); // FLD0/FCHS
 426     addLegalFPImmediate(APFloat(-1.0)); // FLD1/FCHS
 427     addLegalFPImmediate(APFloat(+0.0f)); // FLD0
 428     addLegalFPImmediate(APFloat(+1.0f)); // FLD1
 429     addLegalFPImmediate(APFloat(-0.0f)); // FLD0/FCHS
 430     addLegalFPImmediate(APFloat(-1.0f)); // FLD1/FCHS
 431   }
 432
 433   // Long double always uses X87.
 434   addRegisterClass(MVT::f80, X86::RFP80RegisterClass);
 435   setOperationAction(ISD::UNDEF,     MVT::f80, Expand);
 436   setOperationAction(ISD::FCOPYSIGN, MVT::f80, Expand);
 437   setOperationAction(ISD::ConstantFP, MVT::f80, Expand);
 438   if (!UnsafeFPMath) {
 439     setOperationAction(ISD::FSIN           , MVT::f80  , Expand);
 440     setOperationAction(ISD::FCOS           , MVT::f80  , Expand);
 441   }
 442
 443   // Always use a library call for pow.
 444   setOperationAction(ISD::FPOW             , MVT::f32  , Expand);
 445   setOperationAction(ISD::FPOW             , MVT::f64  , Expand);
 446   setOperationAction(ISD::FPOW             , MVT::f80  , Expand);
 447
 448   // First set operation action for all vector types to expand. Then we
 449   // will selectively turn on ones that can be effectively codegen'd.
 450   for (unsigned VT = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
 451        VT <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++VT) {
 452     setOperationAction(ISD::ADD , (MVT::ValueType)VT, Expand);
 453     setOperationAction(ISD::SUB , (MVT::ValueType)VT, Expand);
 454     setOperationAction(ISD::FADD, (MVT::ValueType)VT, Expand);
 455     setOperationAction(ISD::FNEG, (MVT::ValueType)VT, Expand);
 456     setOperationAction(ISD::FSUB, (MVT::ValueType)VT, Expand);
 457     setOperationAction(ISD::MUL , (MVT::ValueType)VT, Expand);
 458     setOperationAction(ISD::FMUL, (MVT::ValueType)VT, Expand);
 459     setOperationAction(ISD::SDIV, (MVT::ValueType)VT, Expand);
 460     setOperationAction(ISD::UDIV, (MVT::ValueType)VT, Expand);
 461     setOperationAction(ISD::FDIV, (MVT::ValueType)VT, Expand);
 462     setOperationAction(ISD::SREM, (MVT::ValueType)VT, Expand);
 463     setOperationAction(ISD::UREM, (MVT::ValueType)VT, Expand);
 464     setOperationAction(ISD::LOAD, (MVT::ValueType)VT, Expand);
 465     setOperationAction(ISD::VECTOR_SHUFFLE,     (MVT::ValueType)VT, Expand);
 466     setOperationAction(ISD::EXTRACT_VECTOR_ELT, (MVT::ValueType)VT, Expand);
 467     setOperationAction(ISD::INSERT_VECTOR_ELT,  (MVT::ValueType)VT, Expand);
 468     setOperationAction(ISD::FABS, (MVT::ValueType)VT, Expand);
 469     setOperationAction(ISD::FSIN, (MVT::ValueType)VT, Expand);
 470     setOperationAction(ISD::FCOS, (MVT::ValueType)VT, Expand);
 471     setOperationAction(ISD::FREM, (MVT::ValueType)VT, Expand);
 472     setOperationAction(ISD::FPOWI, (MVT::ValueType)VT, Expand);
 473     setOperationAction(ISD::FSQRT, (MVT::ValueType)VT, Expand);
 474     setOperationAction(ISD::FCOPYSIGN, (MVT::ValueType)VT, Expand);
 475     setOperationAction(ISD::SMUL_LOHI, (MVT::ValueType)VT, Expand);
 476     setOperationAction(ISD::UMUL_LOHI, (MVT::ValueType)VT, Expand);
 477     setOperationAction(ISD::SDIVREM, (MVT::ValueType)VT, Expand);
 478     setOperationAction(ISD::UDIVREM, (MVT::ValueType)VT, Expand);
 479     setOperationAction(ISD::FPOW, (MVT::ValueType)VT, Expand);
 480     setOperationAction(ISD::CTPOP, (MVT::ValueType)VT, Expand);
 481     setOperationAction(ISD::CTTZ, (MVT::ValueType)VT, Expand);
 482     setOperationAction(ISD::CTLZ, (MVT::ValueType)VT, Expand);
 483   }
 484
 485   if (Subtarget->hasMMX()) {
 486     addRegisterClass(MVT::v8i8,  X86::VR64RegisterClass);
 487     addRegisterClass(MVT::v4i16, X86::VR64RegisterClass);
 488     addRegisterClass(MVT::v2i32, X86::VR64RegisterClass);
 489     addRegisterClass(MVT::v1i64, X86::VR64RegisterClass);
 490
 491     // FIXME: add MMX packed arithmetics
 492
 493     setOperationAction(ISD::ADD,                MVT::v8i8,  Legal);
 494     setOperationAction(ISD::ADD,                MVT::v4i16, Legal);
 495     setOperationAction(ISD::ADD,                MVT::v2i32, Legal);
 496     setOperationAction(ISD::ADD,                MVT::v1i64, Legal);
 497
 498     setOperationAction(ISD::SUB,                MVT::v8i8,  Legal);
 499     setOperationAction(ISD::SUB,                MVT::v4i16, Legal);
 500     setOperationAction(ISD::SUB,                MVT::v2i32, Legal);
 501     setOperationAction(ISD::SUB,                MVT::v1i64, Legal);
 502
 503     setOperationAction(ISD::MULHS,              MVT::v4i16, Legal);
 504     setOperationAction(ISD::MUL,                MVT::v4i16, Legal);
 505
 506     setOperationAction(ISD::AND,                MVT::v8i8,  Promote);
 507     AddPromotedToType (ISD::AND,                MVT::v8i8,  MVT::v1i64);
 508     setOperationAction(ISD::AND,                MVT::v4i16, Promote);
 509     AddPromotedToType (ISD::AND,                MVT::v4i16, MVT::v1i64);
 510     setOperationAction(ISD::AND,                MVT::v2i32, Promote);
 511     AddPromotedToType (ISD::AND,                MVT::v2i32, MVT::v1i64);
 512     setOperationAction(ISD::AND,                MVT::v1i64, Legal);
 513
 514     setOperationAction(ISD::OR,                 MVT::v8i8,  Promote);
 515     AddPromotedToType (ISD::OR,                 MVT::v8i8,  MVT::v1i64);
 516     setOperationAction(ISD::OR,                 MVT::v4i16, Promote);
 517     AddPromotedToType (ISD::OR,                 MVT::v4i16, MVT::v1i64);
 518     setOperationAction(ISD::OR,                 MVT::v2i32, Promote);
 519     AddPromotedToType (ISD::OR,                 MVT::v2i32, MVT::v1i64);
 520     setOperationAction(ISD::OR,                 MVT::v1i64, Legal);
 521
 522     setOperationAction(ISD::XOR,                MVT::v8i8,  Promote);
 523     AddPromotedToType (ISD::XOR,                MVT::v8i8,  MVT::v1i64);
 524     setOperationAction(ISD::XOR,                MVT::v4i16, Promote);
 525     AddPromotedToType (ISD::XOR,                MVT::v4i16, MVT::v1i64);
 526     setOperationAction(ISD::XOR,                MVT::v2i32, Promote);
 527     AddPromotedToType (ISD::XOR,                MVT::v2i32, MVT::v1i64);
 528     setOperationAction(ISD::XOR,                MVT::v1i64, Legal);
 529
 530     setOperationAction(ISD::LOAD,               MVT::v8i8,  Promote);
 531     AddPromotedToType (ISD::LOAD,               MVT::v8i8,  MVT::v1i64);
 532     setOperationAction(ISD::LOAD,               MVT::v4i16, Promote);
 533     AddPromotedToType (ISD::LOAD,               MVT::v4i16, MVT::v1i64);
 534     setOperationAction(ISD::LOAD,               MVT::v2i32, Promote);
 535     AddPromotedToType (ISD::LOAD,               MVT::v2i32, MVT::v1i64);
 536     setOperationAction(ISD::LOAD,               MVT::v1i64, Legal);
 537
 538     setOperationAction(ISD::BUILD_VECTOR,       MVT::v8i8,  Custom);
 539     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4i16, Custom);
 540     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2i32, Custom);
 541     setOperationAction(ISD::BUILD_VECTOR,       MVT::v1i64, Custom);
 542
 543     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v8i8,  Custom);
 544     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4i16, Custom);
 545     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2i32, Custom);
 546     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v1i64, Custom);
 547
 548     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v8i8,  Custom);
 549     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v4i16, Custom);
 550     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v2i32, Custom);
 551     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v1i64, Custom);
 552   }
 553
 554   if (Subtarget->hasSSE1()) {
 555     addRegisterClass(MVT::v4f32, X86::VR128RegisterClass);
 556
 557     setOperationAction(ISD::FADD,               MVT::v4f32, Legal);
 558     setOperationAction(ISD::FSUB,               MVT::v4f32, Legal);
 559     setOperationAction(ISD::FMUL,               MVT::v4f32, Legal);
 560     setOperationAction(ISD::FDIV,               MVT::v4f32, Legal);
 561     setOperationAction(ISD::FSQRT,              MVT::v4f32, Legal);
 562     setOperationAction(ISD::FNEG,               MVT::v4f32, Custom);
 563     setOperationAction(ISD::LOAD,               MVT::v4f32, Legal);
 564     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4f32, Custom);
 565     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4f32, Custom);
 566     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f32, Custom);
 567     setOperationAction(ISD::SELECT,             MVT::v4f32, Custom);
 568   }
 569
 570   if (Subtarget->hasSSE2()) {
 571     addRegisterClass(MVT::v2f64, X86::VR128RegisterClass);
 572     addRegisterClass(MVT::v16i8, X86::VR128RegisterClass);
 573     addRegisterClass(MVT::v8i16, X86::VR128RegisterClass);
 574     addRegisterClass(MVT::v4i32, X86::VR128RegisterClass);
 575     addRegisterClass(MVT::v2i64, X86::VR128RegisterClass);
 576
 577     setOperationAction(ISD::ADD,                MVT::v16i8, Legal);
 578     setOperationAction(ISD::ADD,                MVT::v8i16, Legal);
 579     setOperationAction(ISD::ADD,                MVT::v4i32, Legal);
 580     setOperationAction(ISD::ADD,                MVT::v2i64, Legal);
 581     setOperationAction(ISD::SUB,                MVT::v16i8, Legal);
 582     setOperationAction(ISD::SUB,                MVT::v8i16, Legal);
 583     setOperationAction(ISD::SUB,                MVT::v4i32, Legal);
 584     setOperationAction(ISD::SUB,                MVT::v2i64, Legal);
 585     setOperationAction(ISD::MUL,                MVT::v8i16, Legal);
 586     setOperationAction(ISD::FADD,               MVT::v2f64, Legal);
 587     setOperationAction(ISD::FSUB,               MVT::v2f64, Legal);
 588     setOperationAction(ISD::FMUL,               MVT::v2f64, Legal);
 589     setOperationAction(ISD::FDIV,               MVT::v2f64, Legal);
 590     setOperationAction(ISD::FSQRT,              MVT::v2f64, Legal);
 591     setOperationAction(ISD::FNEG,               MVT::v2f64, Custom);
 592
 593     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v16i8, Custom);
 594     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v8i16, Custom);
 595     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i16, Custom);
 596     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i32, Custom);
 597     // Implement v4f32 insert_vector_elt in terms of SSE2 v8i16 ones.
 598     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f32, Custom);
 599
 600     // Custom lower build_vector, vector_shuffle, and extract_vector_elt.
 601     for (unsigned VT = (unsigned)MVT::v16i8; VT != (unsigned)MVT::v2i64; VT++) {
 602       setOperationAction(ISD::BUILD_VECTOR,        (MVT::ValueType)VT, Custom);
 603       setOperationAction(ISD::VECTOR_SHUFFLE,      (MVT::ValueType)VT, Custom);
 604       setOperationAction(ISD::EXTRACT_VECTOR_ELT,  (MVT::ValueType)VT, Custom);
 605     }
 606     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2f64, Custom);
 607     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2i64, Custom);
 608     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2f64, Custom);
 609     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2i64, Custom);
 610     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2f64, Custom);
 611     if (Subtarget->is64Bit())
 612       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2i64, Custom);
 613
 614     // Promote v16i8, v8i16, v4i32 load, select, and, or, xor to v2i64.
 615     for (unsigned VT = (unsigned)MVT::v16i8; VT != (unsigned)MVT::v2i64; VT++) {
 616       setOperationAction(ISD::AND,    (MVT::ValueType)VT, Promote);
 617       AddPromotedToType (ISD::AND,    (MVT::ValueType)VT, MVT::v2i64);
 618       setOperationAction(ISD::OR,     (MVT::ValueType)VT, Promote);
 619       AddPromotedToType (ISD::OR,     (MVT::ValueType)VT, MVT::v2i64);
 620       setOperationAction(ISD::XOR,    (MVT::ValueType)VT, Promote);
 621       AddPromotedToType (ISD::XOR,    (MVT::ValueType)VT, MVT::v2i64);
 622       setOperationAction(ISD::LOAD,   (MVT::ValueType)VT, Promote);
 623       AddPromotedToType (ISD::LOAD,   (MVT::ValueType)VT, MVT::v2i64);
 624       setOperationAction(ISD::SELECT, (MVT::ValueType)VT, Promote);
 625       AddPromotedToType (ISD::SELECT, (MVT::ValueType)VT, MVT::v2i64);
 626     }
 627
 628     // Custom lower v2i64 and v2f64 selects.
 629     setOperationAction(ISD::LOAD,               MVT::v2f64, Legal);
 630     setOperationAction(ISD::LOAD,               MVT::v2i64, Legal);
 631     setOperationAction(ISD::SELECT,             MVT::v2f64, Custom);
 632     setOperationAction(ISD::SELECT,             MVT::v2i64, Custom);
 633   }
 634
 635   // We want to custom lower some of our intrinsics.
 636   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
 637
 638   // We have target-specific dag combine patterns for the following nodes:
 639   setTargetDAGCombine(ISD::VECTOR_SHUFFLE);
 640   setTargetDAGCombine(ISD::SELECT);
 641
 642   computeRegisterProperties();
 643
 644   // FIXME: These should be based on subtarget info. Plus, the values should
 645   // be smaller when we are in optimizing for size mode.
 646   maxStoresPerMemset = 16; // For %llvm.memset -> sequence of stores
 647   maxStoresPerMemcpy = 16; // For %llvm.memcpy -> sequence of stores
 648   maxStoresPerMemmove = 16; // For %llvm.memmove -> sequence of stores
 649   allowUnalignedMemoryAccesses = true; // x86 supports it!
 650 }
 651
 652
 653 /// getPICJumpTableRelocaBase - Returns relocation base for the given PIC
 654 /// jumptable.
 655 SDOperand X86TargetLowering::getPICJumpTableRelocBase(SDOperand Table,
 656                                                       SelectionDAG &DAG) const {
 657   if (usesGlobalOffsetTable())
 658     return DAG.getNode(ISD::GLOBAL_OFFSET_TABLE, getPointerTy());
 659   if (!Subtarget->isPICStyleRIPRel())
 660     return DAG.getNode(X86ISD::GlobalBaseReg, getPointerTy());
 661   return Table;
 662 }
 663
 664 //===----------------------------------------------------------------------===//
 665 //               Return Value Calling Convention Implementation
 666 //===----------------------------------------------------------------------===//
 667
 668 #include "X86GenCallingConv.inc"
 669
 670 /// GetPossiblePreceedingTailCall - Get preceeding X86ISD::TAILCALL node if it
 671 /// exists skip possible ISD:TokenFactor.
 672 static SDOperand GetPossiblePreceedingTailCall(SDOperand Chain) {
 673   if (Chain.getOpcode()==X86ISD::TAILCALL) {
 674     return Chain;
 675   } else if (Chain.getOpcode()==ISD::TokenFactor) {
 676     if (Chain.getNumOperands() &&
 677         Chain.getOperand(0).getOpcode()==X86ISD::TAILCALL)
 678       return Chain.getOperand(0);
 679   }
 680   return Chain;
 681 }
 682
 683 /// LowerRET - Lower an ISD::RET node.
 684 SDOperand X86TargetLowering::LowerRET(SDOperand Op, SelectionDAG &DAG) {
 685   assert((Op.getNumOperands() & 1) == 1 && "ISD::RET should have odd # args");
 686
 687   SmallVector<CCValAssign, 16> RVLocs;
 688   unsigned CC = DAG.getMachineFunction().getFunction()->getCallingConv();
 689   bool isVarArg = DAG.getMachineFunction().getFunction()->isVarArg();
 690   CCState CCInfo(CC, isVarArg, getTargetMachine(), RVLocs);
 691   CCInfo.AnalyzeReturn(Op.Val, RetCC_X86);
 692
 693   // If this is the first return lowered for this function, add the regs to the
 694   // liveout set for the function.
 695   if (DAG.getMachineFunction().liveout_empty()) {
 696     for (unsigned i = 0; i != RVLocs.size(); ++i)
 697       if (RVLocs[i].isRegLoc())
 698         DAG.getMachineFunction().addLiveOut(RVLocs[i].getLocReg());
 699   }
 700   SDOperand Chain = Op.getOperand(0);
 701
 702   // Handle tail call return.
 703   Chain = GetPossiblePreceedingTailCall(Chain);
 704   if (Chain.getOpcode() == X86ISD::TAILCALL) {
 705     SDOperand TailCall = Chain;
 706     SDOperand TargetAddress = TailCall.getOperand(1);
 707     SDOperand StackAdjustment = TailCall.getOperand(2);
 708     assert ( ((TargetAddress.getOpcode() == ISD::Register &&
 709                (cast<RegisterSDNode>(TargetAddress)->getReg() == X86::ECX ||
 710                 cast<RegisterSDNode>(TargetAddress)->getReg() == X86::R9)) ||
 711               TargetAddress.getOpcode() == ISD::TargetExternalSymbol ||
 712               TargetAddress.getOpcode() == ISD::TargetGlobalAddress) &&
 713              "Expecting an global address, external symbol, or register");
 714     assert( StackAdjustment.getOpcode() == ISD::Constant &&
 715             "Expecting a const value");
 716
 717     SmallVector<SDOperand,8> Operands;
 718     Operands.push_back(Chain.getOperand(0));
 719     Operands.push_back(TargetAddress);
 720     Operands.push_back(StackAdjustment);
 721     // Copy registers used by the call. Last operand is a flag so it is not
 722     // copied.
 723     for (unsigned i=3; i < TailCall.getNumOperands()-1; i++) {
 724       Operands.push_back(Chain.getOperand(i));
 725     }
 726     return DAG.getNode(X86ISD::TC_RETURN, MVT::Other, &Operands[0],
 727                        Operands.size());
 728   }
 729
 730   // Regular return.
 731   SDOperand Flag;
 732
 733   // Copy the result values into the output registers.
 734   if (RVLocs.size() != 1 || !RVLocs[0].isRegLoc() ||
 735       RVLocs[0].getLocReg() != X86::ST0) {
 736     for (unsigned i = 0; i != RVLocs.size(); ++i) {
 737       CCValAssign &VA = RVLocs[i];
 738       assert(VA.isRegLoc() && "Can only return in registers!");
 739       Chain = DAG.getCopyToReg(Chain, VA.getLocReg(), Op.getOperand(i*2+1),
 740                                Flag);
 741       Flag = Chain.getValue(1);
 742     }
 743   } else {
 744     // We need to handle a destination of ST0 specially, because it isn't really
 745     // a register.
 746     SDOperand Value = Op.getOperand(1);
 747
 748     // If this is an FP return with ScalarSSE, we need to move the value from
 749     // an XMM register onto the fp-stack.
 750     if ((X86ScalarSSEf32 && RVLocs[0].getValVT()==MVT::f32) ||
 751         (X86ScalarSSEf64 && RVLocs[0].getValVT()==MVT::f64)) {
 752       SDOperand MemLoc;
 753
 754       // If this is a load into a scalarsse value, don't store the loaded value
 755       // back to the stack, only to reload it: just replace the scalar-sse load.
 756       if (ISD::isNON_EXTLoad(Value.Val) &&
 757           (Chain == Value.getValue(1) || Chain == Value.getOperand(0))) {
 758         Chain  = Value.getOperand(0);
 759         MemLoc = Value.getOperand(1);
 760       } else {
 761         // Spill the value to memory and reload it into top of stack.
 762         unsigned Size = MVT::getSizeInBits(RVLocs[0].getValVT())/8;
 763         MachineFunction &MF = DAG.getMachineFunction();
 764         int SSFI = MF.getFrameInfo()->CreateStackObject(Size, Size);
 765         MemLoc = DAG.getFrameIndex(SSFI, getPointerTy());
 766         Chain = DAG.getStore(Op.getOperand(0), Value, MemLoc, NULL, 0);
 767       }
 768       SDVTList Tys = DAG.getVTList(RVLocs[0].getValVT(), MVT::Other);
 769       SDOperand Ops[] = {Chain, MemLoc, DAG.getValueType(RVLocs[0].getValVT())};
 770       Value = DAG.getNode(X86ISD::FLD, Tys, Ops, 3);
 771       Chain = Value.getValue(1);
 772     }
 773
 774     SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
 775     SDOperand Ops[] = { Chain, Value };
 776     Chain = DAG.getNode(X86ISD::FP_SET_RESULT, Tys, Ops, 2);
 777     Flag = Chain.getValue(1);
 778   }
 779
 780   SDOperand BytesToPop = DAG.getConstant(getBytesToPopOnReturn(), MVT::i16);
 781   if (Flag.Val)
 782     return DAG.getNode(X86ISD::RET_FLAG, MVT::Other, Chain, BytesToPop, Flag);
 783   else
 784     return DAG.getNode(X86ISD::RET_FLAG, MVT::Other, Chain, BytesToPop);
 785 }
 786
 787
 788 /// LowerCallResult - Lower the result values of an ISD::CALL into the
 789 /// appropriate copies out of appropriate physical registers.  This assumes that
 790 /// Chain/InFlag are the input chain/flag to use, and that TheCall is the call
 791 /// being lowered.  The returns a SDNode with the same number of values as the
 792 /// ISD::CALL.
 793 SDNode *X86TargetLowering::
 794 LowerCallResult(SDOperand Chain, SDOperand InFlag, SDNode *TheCall,
 795                 unsigned CallingConv, SelectionDAG &DAG) {
 796
 797   // Assign locations to each value returned by this call.
 798   SmallVector<CCValAssign, 16> RVLocs;
 799   bool isVarArg = cast<ConstantSDNode>(TheCall->getOperand(2))->getValue() != 0;
 800   CCState CCInfo(CallingConv, isVarArg, getTargetMachine(), RVLocs);
 801   CCInfo.AnalyzeCallResult(TheCall, RetCC_X86);
 802
 803
 804   SmallVector<SDOperand, 8> ResultVals;
 805
 806   // Copy all of the result registers out of their specified physreg.
 807   if (RVLocs.size() != 1 || RVLocs[0].getLocReg() != X86::ST0) {
 808     for (unsigned i = 0; i != RVLocs.size(); ++i) {
 809       Chain = DAG.getCopyFromReg(Chain, RVLocs[i].getLocReg(),
 810                                  RVLocs[i].getValVT(), InFlag).getValue(1);
 811       InFlag = Chain.getValue(2);
 812       ResultVals.push_back(Chain.getValue(0));
 813     }
 814   } else {
 815     // Copies from the FP stack are special, as ST0 isn't a valid register
 816     // before the fp stackifier runs.
 817
 818     // Copy ST0 into an RFP register with FP_GET_RESULT.
 819     SDVTList Tys = DAG.getVTList(RVLocs[0].getValVT(), MVT::Other, MVT::Flag);
 820     SDOperand GROps[] = { Chain, InFlag };
 821     SDOperand RetVal = DAG.getNode(X86ISD::FP_GET_RESULT, Tys, GROps, 2);
 822     Chain  = RetVal.getValue(1);
 823     InFlag = RetVal.getValue(2);
 824
 825     // If we are using ScalarSSE, store ST(0) to the stack and reload it into
 826     // an XMM register.
 827     if ((X86ScalarSSEf32 && RVLocs[0].getValVT() == MVT::f32) ||
 828         (X86ScalarSSEf64 && RVLocs[0].getValVT() == MVT::f64)) {
 829       // FIXME: Currently the FST is flagged to the FP_GET_RESULT. This
 830       // shouldn't be necessary except that RFP cannot be live across
 831       // multiple blocks. When stackifier is fixed, they can be uncoupled.
 832       MachineFunction &MF = DAG.getMachineFunction();
 833       int SSFI = MF.getFrameInfo()->CreateStackObject(8, 8);
 834       SDOperand StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
 835       SDOperand Ops[] = {
 836         Chain, RetVal, StackSlot, DAG.getValueType(RVLocs[0].getValVT()), InFlag
 837       };
 838       Chain = DAG.getNode(X86ISD::FST, MVT::Other, Ops, 5);
 839       RetVal = DAG.getLoad(RVLocs[0].getValVT(), Chain, StackSlot, NULL, 0);
 840       Chain = RetVal.getValue(1);
 841     }
 842     ResultVals.push_back(RetVal);
 843   }
 844
 845   // Merge everything together with a MERGE_VALUES node.
 846   ResultVals.push_back(Chain);
 847   return DAG.getNode(ISD::MERGE_VALUES, TheCall->getVTList(),
 848                      &ResultVals[0], ResultVals.size()).Val;
 849 }
 850
 851
 852 //===----------------------------------------------------------------------===//
 853 //                C & StdCall & Fast Calling Convention implementation
 854 //===----------------------------------------------------------------------===//
 855 //  StdCall calling convention seems to be standard for many Windows' API
 856 //  routines and around. It differs from C calling convention just a little:
 857 //  callee should clean up the stack, not caller. Symbols should be also
 858 //  decorated in some fancy way :) It doesn't support any vector arguments.
 859 //  For info on fast calling convention see Fast Calling Convention (tail call)
 860 //  implementation LowerX86_32FastCCCallTo.
 861
 862 /// AddLiveIn - This helper function adds the specified physical register to the
 863 /// MachineFunction as a live in value.  It also creates a corresponding virtual
 864 /// register for it.
 865 static unsigned AddLiveIn(MachineFunction &MF, unsigned PReg,
 866                           const TargetRegisterClass *RC) {
 867   assert(RC->contains(PReg) && "Not the correct regclass!");
 868   unsigned VReg = MF.getSSARegMap()->createVirtualRegister(RC);
 869   MF.addLiveIn(PReg, VReg);
 870   return VReg;
 871 }
 872
 873 // align stack arguments according to platform alignment needed for tail calls
 874 unsigned GetAlignedArgumentStackSize(unsigned StackSize, SelectionDAG& DAG);
 875
 876 SDOperand X86TargetLowering::LowerMemArgument(SDOperand Op, SelectionDAG &DAG,
 877                                               const CCValAssign &VA,
 878                                               MachineFrameInfo *MFI,
 879                                               SDOperand Root, unsigned i) {
 880   // Create the nodes corresponding to a load from this parameter slot.
 881   int FI = MFI->CreateFixedObject(MVT::getSizeInBits(VA.getValVT())/8,
 882                                   VA.getLocMemOffset());
 883   SDOperand FIN = DAG.getFrameIndex(FI, getPointerTy());
 884
 885   unsigned Flags =  cast<ConstantSDNode>(Op.getOperand(3 + i))->getValue();
 886
 887   if (Flags & ISD::ParamFlags::ByVal)
 888     return FIN;
 889   else
 890     return DAG.getLoad(VA.getValVT(), Root, FIN, NULL, 0);
 891 }
 892
 893 SDOperand X86TargetLowering::LowerCCCArguments(SDOperand Op, SelectionDAG &DAG,
 894                                                bool isStdCall) {
 895   unsigned NumArgs = Op.Val->getNumValues() - 1;
 896   MachineFunction &MF = DAG.getMachineFunction();
 897   MachineFrameInfo *MFI = MF.getFrameInfo();
 898   SDOperand Root = Op.getOperand(0);
 899   bool isVarArg = cast<ConstantSDNode>(Op.getOperand(2))->getValue() != 0;
 900   unsigned CC = MF.getFunction()->getCallingConv();
 901   // Assign locations to all of the incoming arguments.
 902   SmallVector<CCValAssign, 16> ArgLocs;
 903   CCState CCInfo(CC, isVarArg,
 904                  getTargetMachine(), ArgLocs);
 905   // Check for possible tail call calling convention.
 906   if (CC == CallingConv::Fast && PerformTailCallOpt)
 907     CCInfo.AnalyzeFormalArguments(Op.Val, CC_X86_32_TailCall);
 908   else
 909     CCInfo.AnalyzeFormalArguments(Op.Val, CC_X86_32_C);
 910
 911   SmallVector<SDOperand, 8> ArgValues;
 912   unsigned LastVal = ~0U;
 913   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
 914     CCValAssign &VA = ArgLocs[i];
 915     // TODO: If an arg is passed in two places (e.g. reg and stack), skip later
 916     // places.
 917     assert(VA.getValNo() != LastVal &&
 918            "Don't support value assigned to multiple locs yet");
 919     LastVal = VA.getValNo();
 920
 921     if (VA.isRegLoc()) {
 922       MVT::ValueType RegVT = VA.getLocVT();
 923       TargetRegisterClass *RC;
 924       if (RegVT == MVT::i32)
 925         RC = X86::GR32RegisterClass;
 926       else {
 927         assert(MVT::isVector(RegVT));
 928         RC = X86::VR128RegisterClass;
 929       }
 930
 931       unsigned Reg = AddLiveIn(DAG.getMachineFunction(), VA.getLocReg(), RC);
 932       SDOperand ArgValue = DAG.getCopyFromReg(Root, Reg, RegVT);
 933
 934       // If this is an 8 or 16-bit value, it is really passed promoted to 32
 935       // bits.  Insert an assert[sz]ext to capture this, then truncate to the
 936       // right size.
 937       if (VA.getLocInfo() == CCValAssign::SExt)
 938         ArgValue = DAG.getNode(ISD::AssertSext, RegVT, ArgValue,
 939                                DAG.getValueType(VA.getValVT()));
 940       else if (VA.getLocInfo() == CCValAssign::ZExt)
 941         ArgValue = DAG.getNode(ISD::AssertZext, RegVT, ArgValue,
 942                                DAG.getValueType(VA.getValVT()));
 943
 944       if (VA.getLocInfo() != CCValAssign::Full)
 945         ArgValue = DAG.getNode(ISD::TRUNCATE, VA.getValVT(), ArgValue);
 946
 947       ArgValues.push_back(ArgValue);
 948     } else {
 949       assert(VA.isMemLoc());
 950       ArgValues.push_back(LowerMemArgument(Op, DAG, VA, MFI, Root, i));
 951     }
 952   }
 953
 954   unsigned StackSize = CCInfo.getNextStackOffset();
 955   // align stack specially for tail calls
 956   if (CC==CallingConv::Fast)
 957     StackSize = GetAlignedArgumentStackSize(StackSize,DAG);
 958
 959   ArgValues.push_back(Root);
 960
 961   // If the function takes variable number of arguments, make a frame index for
 962   // the start of the first vararg value... for expansion of llvm.va_start.
 963   if (isVarArg)
 964     VarArgsFrameIndex = MFI->CreateFixedObject(1, StackSize);
 965
 966   // Tail call calling convention (CallingConv::Fast) does not support varargs.
 967   assert( !(isVarArg && CC == CallingConv::Fast) &&
 968          "CallingConv::Fast does not support varargs.");
 969
 970   if (isStdCall && !isVarArg &&
 971       (CC==CallingConv::Fast && PerformTailCallOpt || CC!=CallingConv::Fast)) {
 972     BytesToPopOnReturn  = StackSize;    // Callee pops everything..
 973     BytesCallerReserves = 0;
 974   } else {
 975     BytesToPopOnReturn  = 0; // Callee pops nothing.
 976
 977     // If this is an sret function, the return should pop the hidden pointer.
 978     if (NumArgs &&
 979         (cast<ConstantSDNode>(Op.getOperand(3))->getValue() &
 980          ISD::ParamFlags::StructReturn))
 981       BytesToPopOnReturn = 4;
 982
 983     BytesCallerReserves = StackSize;
 984   }
 985
 986   RegSaveFrameIndex = 0xAAAAAAA;  // X86-64 only.
 987
 988   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
 989   FuncInfo->setBytesToPopOnReturn(BytesToPopOnReturn);
 990
 991   // Return the new list of results.
 992   return DAG.getNode(ISD::MERGE_VALUES, Op.Val->getVTList(),
 993                      &ArgValues[0], ArgValues.size()).getValue(Op.ResNo);
 994 }
 995
 996 SDOperand X86TargetLowering::LowerCCCCallTo(SDOperand Op, SelectionDAG &DAG,
 997                                             unsigned CC) {
 998   SDOperand Chain     = Op.getOperand(0);
 999   bool isVarArg       = cast<ConstantSDNode>(Op.getOperand(2))->getValue() != 0;
1000   SDOperand Callee    = Op.getOperand(4);
1001   unsigned NumOps     = (Op.getNumOperands() - 5) / 2;
1002
1003   // Analyze operands of the call, assigning locations to each operand.
1004   SmallVector<CCValAssign, 16> ArgLocs;
1005   CCState CCInfo(CC, isVarArg, getTargetMachine(), ArgLocs);
1006   if(CC==CallingConv::Fast && PerformTailCallOpt)
1007     CCInfo.AnalyzeCallOperands(Op.Val, CC_X86_32_TailCall);
1008   else
1009     CCInfo.AnalyzeCallOperands(Op.Val, CC_X86_32_C);
1010
1011   // Get a count of how many bytes are to be pushed on the stack.
1012   unsigned NumBytes = CCInfo.getNextStackOffset();
1013   if (CC==CallingConv::Fast)
1014     NumBytes = GetAlignedArgumentStackSize(NumBytes, DAG);
1015
1016   Chain = DAG.getCALLSEQ_START(Chain,DAG.getConstant(NumBytes, getPointerTy()));
1017
1018   SmallVector<std::pair<unsigned, SDOperand>, 8> RegsToPass;
1019   SmallVector<SDOperand, 8> MemOpChains;
1020
1021   SDOperand StackPtr;
1022
1023   // Walk the register/memloc assignments, inserting copies/loads.
1024   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1025     CCValAssign &VA = ArgLocs[i];
1026     SDOperand Arg = Op.getOperand(5+2*VA.getValNo());
1027
1028     // Promote the value if needed.
1029     switch (VA.getLocInfo()) {
1030     default: assert(0 && "Unknown loc info!");
1031     case CCValAssign::Full: break;
1032     case CCValAssign::SExt:
1033       Arg = DAG.getNode(ISD::SIGN_EXTEND, VA.getLocVT(), Arg);
1034       break;
1035     case CCValAssign::ZExt:
1036       Arg = DAG.getNode(ISD::ZERO_EXTEND, VA.getLocVT(), Arg);
1037       break;
1038     case CCValAssign::AExt:
1039       Arg = DAG.getNode(ISD::ANY_EXTEND, VA.getLocVT(), Arg);
1040       break;
1041     }
1042
1043     if (VA.isRegLoc()) {
1044       RegsToPass.push_back(std::make_pair(VA.getLocReg(), Arg));
1045     } else {
1046       assert(VA.isMemLoc());
1047       if (StackPtr.Val == 0)
1048         StackPtr = DAG.getRegister(getStackPtrReg(), getPointerTy());
1049
1050       MemOpChains.push_back(LowerMemOpCallTo(Op, DAG, StackPtr, VA, Chain,
1051                                              Arg));
1052     }
1053   }
1054
1055   // If the first argument is an sret pointer, remember it.
1056   bool isSRet = NumOps &&
1057     (cast<ConstantSDNode>(Op.getOperand(6))->getValue() &
1058      ISD::ParamFlags::StructReturn);
1059
1060   if (!MemOpChains.empty())
1061     Chain = DAG.getNode(ISD::TokenFactor, MVT::Other,
1062                         &MemOpChains[0], MemOpChains.size());
1063
1064   // Build a sequence of copy-to-reg nodes chained together with token chain
1065   // and flag operands which copy the outgoing args into registers.
1066   SDOperand InFlag;
1067   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
1068     Chain = DAG.getCopyToReg(Chain, RegsToPass[i].first, RegsToPass[i].second,
1069                              InFlag);
1070     InFlag = Chain.getValue(1);
1071   }
1072
1073   // ELF / PIC requires GOT in the EBX register before function calls via PLT
1074   // GOT pointer.
1075   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
1076       Subtarget->isPICStyleGOT()) {
1077     Chain = DAG.getCopyToReg(Chain, X86::EBX,
1078                              DAG.getNode(X86ISD::GlobalBaseReg, getPointerTy()),
1079                              InFlag);
1080     InFlag = Chain.getValue(1);
1081   }
1082
1083   // If the callee is a GlobalAddress node (quite common, every direct call is)
1084   // turn it into a TargetGlobalAddress node so that legalize doesn't hack it.
1085   if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
1086     // We should use extra load for direct calls to dllimported functions in
1087     // non-JIT mode.
1088     if (!Subtarget->GVRequiresExtraLoad(G->getGlobal(),
1089                                         getTargetMachine(), true))
1090       Callee = DAG.getTargetGlobalAddress(G->getGlobal(), getPointerTy());
1091   } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee))
1092     Callee = DAG.getTargetExternalSymbol(S->getSymbol(), getPointerTy());
1093
1094   // Returns a chain & a flag for retval copy to use.
1095   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
1096   SmallVector<SDOperand, 8> Ops;
1097   Ops.push_back(Chain);
1098   Ops.push_back(Callee);
1099
1100   // Add argument registers to the end of the list so that they are known live
1101   // into the call.
1102   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
1103     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
1104                                   RegsToPass[i].second.getValueType()));
1105
1106   // Add an implicit use GOT pointer in EBX.
1107   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
1108       Subtarget->isPICStyleGOT())
1109     Ops.push_back(DAG.getRegister(X86::EBX, getPointerTy()));
1110
1111   if (InFlag.Val)
1112     Ops.push_back(InFlag);
1113
1114   Chain = DAG.getNode(X86ISD::CALL, NodeTys, &Ops[0], Ops.size());
1115   InFlag = Chain.getValue(1);
1116
1117   // Create the CALLSEQ_END node.
1118   unsigned NumBytesForCalleeToPush = 0;
1119
1120   if (CC == CallingConv::X86_StdCall ||
1121       (CC == CallingConv::Fast && PerformTailCallOpt)) {
1122     if (isVarArg)
1123       NumBytesForCalleeToPush = isSRet ? 4 : 0;
1124     else
1125       NumBytesForCalleeToPush = NumBytes;
1126     assert(!(isVarArg && CC==CallingConv::Fast) &&
1127             "CallingConv::Fast does not support varargs.");
1128   } else {
1129     // If this is is a call to a struct-return function, the callee
1130     // pops the hidden struct pointer, so we have to push it back.
1131     // This is common for Darwin/X86, Linux & Mingw32 targets.
1132     NumBytesForCalleeToPush = isSRet ? 4 : 0;
1133   }
1134
1135   NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
1136   Ops.clear();
1137   Ops.push_back(Chain);
1138   Ops.push_back(DAG.getConstant(NumBytes, getPointerTy()));
1139   Ops.push_back(DAG.getConstant(NumBytesForCalleeToPush, getPointerTy()));
1140   Ops.push_back(InFlag);
1141   Chain = DAG.getNode(ISD::CALLSEQ_END, NodeTys, &Ops[0], Ops.size());
1142   InFlag = Chain.getValue(1);
1143
1144   // Handle result values, copying them out of physregs into vregs that we
1145   // return.
1146   return SDOperand(LowerCallResult(Chain, InFlag, Op.Val, CC, DAG), Op.ResNo);
1147 }
1148
1149
1150 //===----------------------------------------------------------------------===//
1151 //                   FastCall Calling Convention implementation
1152 //===----------------------------------------------------------------------===//
1153 //
1154 // The X86 'fastcall' calling convention passes up to two integer arguments in
1155 // registers (an appropriate portion of ECX/EDX), passes arguments in C order,
1156 // and requires that the callee pop its arguments off the stack (allowing proper
1157 // tail calls), and has the same return value conventions as C calling convs.
1158 //
1159 // This calling convention always arranges for the callee pop value to be 8n+4
1160 // bytes, which is needed for tail recursion elimination and stack alignment
1161 // reasons.
1162 SDOperand
1163 X86TargetLowering::LowerFastCCArguments(SDOperand Op, SelectionDAG &DAG) {
1164   MachineFunction &MF = DAG.getMachineFunction();
1165   MachineFrameInfo *MFI = MF.getFrameInfo();
1166   SDOperand Root = Op.getOperand(0);
1167   bool isVarArg = cast<ConstantSDNode>(Op.getOperand(2))->getValue() != 0;
1168
1169   // Assign locations to all of the incoming arguments.
1170   SmallVector<CCValAssign, 16> ArgLocs;
1171   CCState CCInfo(MF.getFunction()->getCallingConv(), isVarArg,
1172                  getTargetMachine(), ArgLocs);
1173   CCInfo.AnalyzeFormalArguments(Op.Val, CC_X86_32_FastCall);
1174
1175   SmallVector<SDOperand, 8> ArgValues;
1176   unsigned LastVal = ~0U;
1177   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1178     CCValAssign &VA = ArgLocs[i];
1179     // TODO: If an arg is passed in two places (e.g. reg and stack), skip later
1180     // places.
1181     assert(VA.getValNo() != LastVal &&
1182            "Don't support value assigned to multiple locs yet");
1183     LastVal = VA.getValNo();
1184
1185     if (VA.isRegLoc()) {
1186       MVT::ValueType RegVT = VA.getLocVT();
1187       TargetRegisterClass *RC;
1188       if (RegVT == MVT::i32)
1189         RC = X86::GR32RegisterClass;
1190       else {
1191         assert(MVT::isVector(RegVT));
1192         RC = X86::VR128RegisterClass;
1193       }
1194
1195       unsigned Reg = AddLiveIn(DAG.getMachineFunction(), VA.getLocReg(), RC);
1196       SDOperand ArgValue = DAG.getCopyFromReg(Root, Reg, RegVT);
1197
1198       // If this is an 8 or 16-bit value, it is really passed promoted to 32
1199       // bits.  Insert an assert[sz]ext to capture this, then truncate to the
1200       // right size.
1201       if (VA.getLocInfo() == CCValAssign::SExt)
1202         ArgValue = DAG.getNode(ISD::AssertSext, RegVT, ArgValue,
1203                                DAG.getValueType(VA.getValVT()));
1204       else if (VA.getLocInfo() == CCValAssign::ZExt)
1205         ArgValue = DAG.getNode(ISD::AssertZext, RegVT, ArgValue,
1206                                DAG.getValueType(VA.getValVT()));
1207
1208       if (VA.getLocInfo() != CCValAssign::Full)
1209         ArgValue = DAG.getNode(ISD::TRUNCATE, VA.getValVT(), ArgValue);
1210
1211       ArgValues.push_back(ArgValue);
1212     } else {
1213       assert(VA.isMemLoc());
1214       ArgValues.push_back(LowerMemArgument(Op, DAG, VA, MFI, Root, i));
1215     }
1216   }
1217
1218   ArgValues.push_back(Root);
1219
1220   unsigned StackSize = CCInfo.getNextStackOffset();
1221
1222   if (!Subtarget->isTargetCygMing() && !Subtarget->isTargetWindows()) {
1223     // Make sure the instruction takes 8n+4 bytes to make sure the start of the
1224     // arguments and the arguments after the retaddr has been pushed are
1225     // aligned.
1226     if ((StackSize & 7) == 0)
1227       StackSize += 4;
1228   }
1229
1230   VarArgsFrameIndex = 0xAAAAAAA;   // fastcc functions can't have varargs.
1231   RegSaveFrameIndex = 0xAAAAAAA;   // X86-64 only.
1232   BytesToPopOnReturn = StackSize;  // Callee pops all stack arguments.
1233   BytesCallerReserves = 0;
1234
1235   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1236   FuncInfo->setBytesToPopOnReturn(BytesToPopOnReturn);
1237
1238   // Return the new list of results.
1239   return DAG.getNode(ISD::MERGE_VALUES, Op.Val->getVTList(),
1240                      &ArgValues[0], ArgValues.size()).getValue(Op.ResNo);
1241 }
1242
1243 SDOperand
1244 X86TargetLowering::LowerMemOpCallTo(SDOperand Op, SelectionDAG &DAG,
1245                                     const SDOperand &StackPtr,
1246                                     const CCValAssign &VA,
1247                                     SDOperand Chain,
1248                                     SDOperand Arg) {
1249   SDOperand PtrOff = DAG.getConstant(VA.getLocMemOffset(), getPointerTy());
1250   PtrOff = DAG.getNode(ISD::ADD, getPointerTy(), StackPtr, PtrOff);
1251   SDOperand FlagsOp = Op.getOperand(6+2*VA.getValNo());
1252   unsigned Flags    = cast<ConstantSDNode>(FlagsOp)->getValue();
1253   if (Flags & ISD::ParamFlags::ByVal) {
1254     unsigned Align = 1 << ((Flags & ISD::ParamFlags::ByValAlign) >>
1255                            ISD::ParamFlags::ByValAlignOffs);
1256
1257     unsigned  Size = (Flags & ISD::ParamFlags::ByValSize) >>
1258         ISD::ParamFlags::ByValSizeOffs;
1259
1260     SDOperand AlignNode = DAG.getConstant(Align, MVT::i32);
1261     SDOperand  SizeNode = DAG.getConstant(Size, MVT::i32);
1262     SDOperand AlwaysInline = DAG.getConstant(1, MVT::i1);
1263
1264     return DAG.getMemcpy(Chain, PtrOff, Arg, SizeNode, AlignNode,
1265                          AlwaysInline);
1266   } else {
1267     return DAG.getStore(Chain, Arg, PtrOff, NULL, 0);
1268   }
1269 }
1270
1271 SDOperand X86TargetLowering::LowerFastCCCallTo(SDOperand Op, SelectionDAG &DAG,
1272                                                unsigned CC) {
1273   SDOperand Chain     = Op.getOperand(0);
1274   bool isTailCall     = cast<ConstantSDNode>(Op.getOperand(3))->getValue() != 0;
1275   bool isVarArg       = cast<ConstantSDNode>(Op.getOperand(2))->getValue() != 0;
1276   SDOperand Callee    = Op.getOperand(4);
1277
1278   // Analyze operands of the call, assigning locations to each operand.
1279   SmallVector<CCValAssign, 16> ArgLocs;
1280   CCState CCInfo(CC, isVarArg, getTargetMachine(), ArgLocs);
1281   CCInfo.AnalyzeCallOperands(Op.Val, CC_X86_32_FastCall);
1282
1283   // Get a count of how many bytes are to be pushed on the stack.
1284   unsigned NumBytes = CCInfo.getNextStackOffset();
1285
1286   if (!Subtarget->isTargetCygMing() && !Subtarget->isTargetWindows()) {
1287     // Make sure the instruction takes 8n+4 bytes to make sure the start of the
1288     // arguments and the arguments after the retaddr has been pushed are
1289     // aligned.
1290     if ((NumBytes & 7) == 0)
1291       NumBytes += 4;
1292   }
1293
1294   Chain = DAG.getCALLSEQ_START(Chain,DAG.getConstant(NumBytes, getPointerTy()));
1295
1296   SmallVector<std::pair<unsigned, SDOperand>, 8> RegsToPass;
1297   SmallVector<SDOperand, 8> MemOpChains;
1298
1299   SDOperand StackPtr;
1300
1301   // Walk the register/memloc assignments, inserting copies/loads.
1302   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1303     CCValAssign &VA = ArgLocs[i];
1304     SDOperand Arg = Op.getOperand(5+2*VA.getValNo());
1305
1306     // Promote the value if needed.
1307     switch (VA.getLocInfo()) {
1308       default: assert(0 && "Unknown loc info!");
1309       case CCValAssign::Full: break;
1310       case CCValAssign::SExt:
1311         Arg = DAG.getNode(ISD::SIGN_EXTEND, VA.getLocVT(), Arg);
1312         break;
1313       case CCValAssign::ZExt:
1314         Arg = DAG.getNode(ISD::ZERO_EXTEND, VA.getLocVT(), Arg);
1315         break;
1316       case CCValAssign::AExt:
1317         Arg = DAG.getNode(ISD::ANY_EXTEND, VA.getLocVT(), Arg);
1318         break;
1319     }
1320
1321     if (VA.isRegLoc()) {
1322       RegsToPass.push_back(std::make_pair(VA.getLocReg(), Arg));
1323     } else {
1324       assert(VA.isMemLoc());
1325       if (StackPtr.Val == 0)
1326         StackPtr = DAG.getRegister(getStackPtrReg(), getPointerTy());
1327
1328       MemOpChains.push_back(LowerMemOpCallTo(Op, DAG, StackPtr, VA, Chain,
1329                                              Arg));
1330     }
1331   }
1332
1333   if (!MemOpChains.empty())
1334     Chain = DAG.getNode(ISD::TokenFactor, MVT::Other,
1335                         &MemOpChains[0], MemOpChains.size());
1336
1337   // Build a sequence of copy-to-reg nodes chained together with token chain
1338   // and flag operands which copy the outgoing args into registers.
1339   SDOperand InFlag;
1340   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
1341     Chain = DAG.getCopyToReg(Chain, RegsToPass[i].first, RegsToPass[i].second,
1342                              InFlag);
1343     InFlag = Chain.getValue(1);
1344   }
1345
1346   // If the callee is a GlobalAddress node (quite common, every direct call is)
1347   // turn it into a TargetGlobalAddress node so that legalize doesn't hack it.
1348   if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
1349     // We should use extra load for direct calls to dllimported functions in
1350     // non-JIT mode.
1351     if (!Subtarget->GVRequiresExtraLoad(G->getGlobal(),
1352                                         getTargetMachine(), true))
1353       Callee = DAG.getTargetGlobalAddress(G->getGlobal(), getPointerTy());
1354   } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee))
1355     Callee = DAG.getTargetExternalSymbol(S->getSymbol(), getPointerTy());
1356
1357   // ELF / PIC requires GOT in the EBX register before function calls via PLT
1358   // GOT pointer.
1359   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
1360       Subtarget->isPICStyleGOT()) {
1361     Chain = DAG.getCopyToReg(Chain, X86::EBX,
1362                              DAG.getNode(X86ISD::GlobalBaseReg, getPointerTy()),
1363                              InFlag);
1364     InFlag = Chain.getValue(1);
1365   }
1366
1367   // Returns a chain & a flag for retval copy to use.
1368   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
1369   SmallVector<SDOperand, 8> Ops;
1370   Ops.push_back(Chain);
1371   Ops.push_back(Callee);
1372
1373   // Add argument registers to the end of the list so that they are known live
1374   // into the call.
1375   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
1376     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
1377                                   RegsToPass[i].second.getValueType()));
1378
1379   // Add an implicit use GOT pointer in EBX.
1380   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
1381       Subtarget->isPICStyleGOT())
1382     Ops.push_back(DAG.getRegister(X86::EBX, getPointerTy()));
1383
1384   if (InFlag.Val)
1385     Ops.push_back(InFlag);
1386
1387   assert(isTailCall==false && "no tail call here");
1388   Chain = DAG.getNode(X86ISD::CALL,
1389                       NodeTys, &Ops[0], Ops.size());
1390   InFlag = Chain.getValue(1);
1391
1392   // Returns a flag for retval copy to use.
1393   NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
1394   Ops.clear();
1395   Ops.push_back(Chain);
1396   Ops.push_back(DAG.getConstant(NumBytes, getPointerTy()));
1397   Ops.push_back(DAG.getConstant(NumBytes, getPointerTy()));
1398   Ops.push_back(InFlag);
1399   Chain = DAG.getNode(ISD::CALLSEQ_END, NodeTys, &Ops[0], Ops.size());
1400   InFlag = Chain.getValue(1);
1401
1402   // Handle result values, copying them out of physregs into vregs that we
1403   // return.
1404   return SDOperand(LowerCallResult(Chain, InFlag, Op.Val, CC, DAG), Op.ResNo);
1405 }
1406
1407 //===----------------------------------------------------------------------===//
1408 //                Fast Calling Convention (tail call) implementation
1409 //===----------------------------------------------------------------------===//
1410
1411 //  Like std call, callee cleans arguments, convention except that ECX is
1412 //  reserved for storing the tail called function address. Only 2 registers are
1413 //  free for argument passing (inreg). Tail call optimization is performed
1414 //  provided:
1415 //                * tailcallopt is enabled
1416 //                * caller/callee are fastcc
1417 //                * elf/pic is disabled OR
1418 //                * elf/pic enabled + callee is in module + callee has
1419 //                  visibility protected or hidden
1420 //  To keep the stack aligned according to platform abi the function
1421 //  GetAlignedArgumentStackSize ensures that argument delta is always multiples
1422 //  of stack alignment. (Dynamic linkers need this - darwin's dyld for example)
1423 //  If a tail called function callee has more arguments than the caller the
1424 //  caller needs to make sure that there is room to move the RETADDR to. This is
1425 //  achieved by reserving an area the size of the argument delta right after the
1426 //  original REtADDR, but before the saved framepointer or the spilled registers
1427 //  e.g. caller(arg1, arg2) calls callee(arg1, arg2,arg3,arg4)
1428 //  stack layout:
1429 //    arg1
1430 //    arg2
1431 //    RETADDR
1432 //    [ new RETADDR
1433 //      move area ]
1434 //    (possible EBP)
1435 //    ESI
1436 //    EDI
1437 //    local1 ..
1438
1439 /// GetAlignedArgumentStackSize - Make the stack size align e.g 16n + 12 aligned
1440 /// for a 16 byte align requirement.
1441 unsigned X86TargetLowering::GetAlignedArgumentStackSize(unsigned StackSize,
1442                                                         SelectionDAG& DAG) {
1443   if (PerformTailCallOpt) {
1444     MachineFunction &MF = DAG.getMachineFunction();
1445     const TargetMachine &TM = MF.getTarget();
1446     const TargetFrameInfo &TFI = *TM.getFrameInfo();
1447     unsigned StackAlignment = TFI.getStackAlignment();
1448     uint64_t AlignMask = StackAlignment - 1;
1449     int64_t Offset = StackSize;
1450     unsigned SlotSize = Subtarget->is64Bit() ? 8 : 4;
1451     if ( (Offset & AlignMask) <= (StackAlignment - SlotSize) ) {
1452       // Number smaller than 12 so just add the difference.
1453       Offset += ((StackAlignment - SlotSize) - (Offset & AlignMask));
1454     } else {
1455       // Mask out lower bits, add stackalignment once plus the 12 bytes.
1456       Offset = ((~AlignMask) & Offset) + StackAlignment +
1457         (StackAlignment-SlotSize);
1458     }
1459     StackSize = Offset;
1460   }
1461   return StackSize;
1462 }
1463
1464 /// IsEligibleForTailCallElimination - Check to see whether the next instruction
1465 /// following the call is a return. A function is eligible if caller/callee
1466 /// calling conventions match, currently only fastcc supports tail calls, and
1467 /// the function CALL is immediatly followed by a RET.
1468 bool X86TargetLowering::IsEligibleForTailCallOptimization(SDOperand Call,
1469                                                       SDOperand Ret,
1470                                                       SelectionDAG& DAG) const {
1471   if (!PerformTailCallOpt)
1472     return false;
1473
1474   // Check whether CALL node immediatly preceeds the RET node and whether the
1475   // return uses the result of the node or is a void return.
1476   unsigned NumOps = Ret.getNumOperands();
1477   if ((NumOps == 1 &&
1478        (Ret.getOperand(0) == SDOperand(Call.Val,1) ||
1479         Ret.getOperand(0) == SDOperand(Call.Val,0))) ||
1480       (NumOps > 1 &&
1481        Ret.getOperand(0) == SDOperand(Call.Val,Call.Val->getNumValues()-1) &&
1482        Ret.getOperand(1) == SDOperand(Call.Val,0))) {
1483     MachineFunction &MF = DAG.getMachineFunction();
1484     unsigned CallerCC = MF.getFunction()->getCallingConv();
1485     unsigned CalleeCC = cast<ConstantSDNode>(Call.getOperand(1))->getValue();
1486     if (CalleeCC == CallingConv::Fast && CallerCC == CalleeCC) {
1487       SDOperand Callee = Call.getOperand(4);
1488       // On elf/pic %ebx needs to be livein.
1489       if (getTargetMachine().getRelocationModel() != Reloc::PIC_ ||
1490           !Subtarget->isPICStyleGOT())
1491         return true;
1492
1493       // Can only do local tail calls with PIC.
1494       GlobalValue * GV = 0;
1495       GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee);
1496       if(G != 0 &&
1497          (GV = G->getGlobal()) &&
1498          (GV->hasHiddenVisibility() || GV->hasProtectedVisibility()))
1499         return true;
1500     }
1501   }
1502
1503   return false;
1504 }
1505
1506 SDOperand X86TargetLowering::LowerX86_TailCallTo(SDOperand Op,
1507                                                      SelectionDAG &DAG,
1508                                                      unsigned CC) {
1509   SDOperand Chain     = Op.getOperand(0);
1510   bool isVarArg       = cast<ConstantSDNode>(Op.getOperand(2))->getValue() != 0;
1511   bool isTailCall     = cast<ConstantSDNode>(Op.getOperand(3))->getValue() != 0;
1512   SDOperand Callee    = Op.getOperand(4);
1513   bool is64Bit        = Subtarget->is64Bit();
1514
1515   assert(isTailCall && PerformTailCallOpt && "Should only emit tail calls.");
1516
1517   // Analyze operands of the call, assigning locations to each operand.
1518   SmallVector<CCValAssign, 16> ArgLocs;
1519   CCState CCInfo(CC, isVarArg, getTargetMachine(), ArgLocs);
1520   if (is64Bit)
1521     CCInfo.AnalyzeCallOperands(Op.Val, CC_X86_64_TailCall);
1522   else
1523     CCInfo.AnalyzeCallOperands(Op.Val, CC_X86_32_TailCall);
1524
1525
1526   // Lower arguments at fp - stackoffset + fpdiff.
1527   MachineFunction &MF = DAG.getMachineFunction();
1528
1529   unsigned NumBytesToBePushed =
1530     GetAlignedArgumentStackSize(CCInfo.getNextStackOffset(), DAG);
1531
1532   unsigned NumBytesCallerPushed =
1533     MF.getInfo<X86MachineFunctionInfo>()->getBytesToPopOnReturn();
1534   int FPDiff = NumBytesCallerPushed - NumBytesToBePushed;
1535
1536   // Set the delta of movement of the returnaddr stackslot.
1537   // But only set if delta is greater than previous delta.
1538   if (FPDiff < (MF.getInfo<X86MachineFunctionInfo>()->getTCReturnAddrDelta()))
1539     MF.getInfo<X86MachineFunctionInfo>()->setTCReturnAddrDelta(FPDiff);
1540
1541   Chain = DAG.
1542    getCALLSEQ_START(Chain, DAG.getConstant(NumBytesToBePushed, getPointerTy()));
1543
1544   // Adjust the Return address stack slot.
1545   SDOperand RetAddrFrIdx, NewRetAddrFrIdx;
1546   if (FPDiff) {
1547     MVT::ValueType VT = is64Bit ? MVT::i64 : MVT::i32;
1548     RetAddrFrIdx = getReturnAddressFrameIndex(DAG);
1549     // Load the "old" Return address.
1550     RetAddrFrIdx =
1551       DAG.getLoad(VT, Chain,RetAddrFrIdx, NULL, 0);
1552     // Calculate the new stack slot for the return address.
1553     int SlotSize = is64Bit ? 8 : 4;
1554     int NewReturnAddrFI =
1555       MF.getFrameInfo()->CreateFixedObject(SlotSize, FPDiff-SlotSize);
1556     NewRetAddrFrIdx = DAG.getFrameIndex(NewReturnAddrFI, VT);
1557     Chain = SDOperand(RetAddrFrIdx.Val, 1);
1558   }
1559
1560   SmallVector<std::pair<unsigned, SDOperand>, 8> RegsToPass;
1561   SmallVector<SDOperand, 8> MemOpChains;
1562   SmallVector<SDOperand, 8> MemOpChains2;
1563   SDOperand FramePtr, StackPtr;
1564   SDOperand PtrOff;
1565   SDOperand FIN;
1566   int FI = 0;
1567
1568   // Walk the register/memloc assignments, inserting copies/loads.  Lower
1569   // arguments first to the stack slot where they would normally - in case of a
1570   // normal function call - be.
1571   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1572     CCValAssign &VA = ArgLocs[i];
1573     SDOperand Arg = Op.getOperand(5+2*VA.getValNo());
1574
1575     // Promote the value if needed.
1576     switch (VA.getLocInfo()) {
1577     default: assert(0 && "Unknown loc info!");
1578     case CCValAssign::Full: break;
1579     case CCValAssign::SExt:
1580       Arg = DAG.getNode(ISD::SIGN_EXTEND, VA.getLocVT(), Arg);
1581       break;
1582     case CCValAssign::ZExt:
1583       Arg = DAG.getNode(ISD::ZERO_EXTEND, VA.getLocVT(), Arg);
1584       break;
1585     case CCValAssign::AExt:
1586       Arg = DAG.getNode(ISD::ANY_EXTEND, VA.getLocVT(), Arg);
1587       break;
1588     }
1589
1590     if (VA.isRegLoc()) {
1591       RegsToPass.push_back(std::make_pair(VA.getLocReg(), Arg));
1592     } else {
1593       assert(VA.isMemLoc());
1594       if (StackPtr.Val == 0)
1595         StackPtr = DAG.getRegister(getStackPtrReg(), getPointerTy());
1596
1597       MemOpChains.push_back(LowerMemOpCallTo(Op, DAG, StackPtr, VA, Chain,
1598                                              Arg));
1599     }
1600   }
1601
1602   if (!MemOpChains.empty())
1603     Chain = DAG.getNode(ISD::TokenFactor, MVT::Other,
1604                         &MemOpChains[0], MemOpChains.size());
1605
1606   // Build a sequence of copy-to-reg nodes chained together with token chain
1607   // and flag operands which copy the outgoing args into registers.
1608   SDOperand InFlag;
1609   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
1610     Chain = DAG.getCopyToReg(Chain, RegsToPass[i].first, RegsToPass[i].second,
1611                              InFlag);
1612     InFlag = Chain.getValue(1);
1613   }
1614   InFlag = SDOperand();
1615
1616   // Copy from stack slots to stack slot of a tail called function. This needs
1617   // to be done because if we would lower the arguments directly to their real
1618   // stack slot we might end up overwriting each other.
1619   // TODO: To make this more efficient (sometimes saving a store/load) we could
1620   // analyse the arguments and emit this store/load/store sequence only for
1621   // arguments which would be overwritten otherwise.
1622   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1623     CCValAssign &VA = ArgLocs[i];
1624     if (!VA.isRegLoc()) {
1625       SDOperand FlagsOp = Op.getOperand(6+2*VA.getValNo());
1626       unsigned Flags    = cast<ConstantSDNode>(FlagsOp)->getValue();
1627
1628       // Get source stack slot.
1629       SDOperand PtrOff = DAG.getConstant(VA.getLocMemOffset(), getPointerTy());
1630       PtrOff = DAG.getNode(ISD::ADD, getPointerTy(), StackPtr, PtrOff);
1631       // Create frame index.
1632       int32_t Offset = VA.getLocMemOffset()+FPDiff;
1633       uint32_t OpSize = (MVT::getSizeInBits(VA.getLocVT())+7)/8;
1634       FI = MF.getFrameInfo()->CreateFixedObject(OpSize, Offset);
1635       FIN = DAG.getFrameIndex(FI, MVT::i32);
1636       if (Flags & ISD::ParamFlags::ByVal) {
1637         // Copy relative to framepointer.
1638         unsigned Align = 1 << ((Flags & ISD::ParamFlags::ByValAlign) >>
1639                                ISD::ParamFlags::ByValAlignOffs);
1640
1641         unsigned  Size = (Flags & ISD::ParamFlags::ByValSize) >>
1642           ISD::ParamFlags::ByValSizeOffs;
1643
1644         SDOperand AlignNode = DAG.getConstant(Align, MVT::i32);
1645         SDOperand  SizeNode = DAG.getConstant(Size, MVT::i32);
1646         // Copy relative to framepointer.
1647         MemOpChains2.push_back(DAG.getNode(ISD::MEMCPY, MVT::Other, Chain, FIN,
1648                                            PtrOff, SizeNode, AlignNode));
1649       } else {
1650         SDOperand LoadedArg = DAG.getLoad(VA.getValVT(), Chain, PtrOff, NULL,0);
1651         // Store relative to framepointer.
1652         MemOpChains2.push_back(DAG.getStore(Chain, LoadedArg, FIN, NULL, 0));
1653       }
1654     }
1655   }
1656
1657   if (!MemOpChains2.empty())
1658     Chain = DAG.getNode(ISD::TokenFactor, MVT::Other,
1659                         &MemOpChains2[0], MemOpChains.size());
1660
1661   // Store the return address to the appropriate stack slot.
1662   if (FPDiff)
1663     Chain = DAG.getStore(Chain,RetAddrFrIdx, NewRetAddrFrIdx, NULL, 0);
1664
1665   // ELF / PIC requires GOT in the EBX register before function calls via PLT
1666   // GOT pointer.
1667   // Does not work with tail call since ebx is not restored correctly by
1668   // tailcaller. TODO: at least for x86 - verify for x86-64
1669
1670   // If the callee is a GlobalAddress node (quite common, every direct call is)
1671   // turn it into a TargetGlobalAddress node so that legalize doesn't hack it.
1672   if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
1673     // We should use extra load for direct calls to dllimported functions in
1674     // non-JIT mode.
1675     if (!Subtarget->GVRequiresExtraLoad(G->getGlobal(),
1676                                         getTargetMachine(), true))
1677       Callee = DAG.getTargetGlobalAddress(G->getGlobal(), getPointerTy());
1678   } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee))
1679     Callee = DAG.getTargetExternalSymbol(S->getSymbol(), getPointerTy());
1680   else {
1681     assert(Callee.getOpcode() == ISD::LOAD &&
1682            "Function destination must be loaded into virtual register");
1683     unsigned Opc = is64Bit ? X86::R9 : X86::ECX;
1684
1685     Chain = DAG.getCopyToReg(Chain,
1686                              DAG.getRegister(Opc, getPointerTy()) ,
1687                              Callee,InFlag);
1688     Callee = DAG.getRegister(Opc, getPointerTy());
1689     // Add register as live out.
1690     DAG.getMachineFunction().addLiveOut(Opc);
1691   }
1692
1693   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
1694   SmallVector<SDOperand, 8> Ops;
1695
1696   Ops.push_back(Chain);
1697   Ops.push_back(DAG.getConstant(NumBytesToBePushed, getPointerTy()));
1698   Ops.push_back(DAG.getConstant(0, getPointerTy()));
1699   if (InFlag.Val)
1700     Ops.push_back(InFlag);
1701   Chain = DAG.getNode(ISD::CALLSEQ_END, NodeTys, &Ops[0], Ops.size());
1702   InFlag = Chain.getValue(1);
1703
1704   // Returns a chain & a flag for retval copy to use.
1705   NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
1706   Ops.clear();
1707   Ops.push_back(Chain);
1708   Ops.push_back(Callee);
1709   Ops.push_back(DAG.getConstant(FPDiff, MVT::i32));
1710   // Add argument registers to the end of the list so that they are known live
1711   // into the call.
1712   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
1713     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
1714                                   RegsToPass[i].second.getValueType()));
1715   if (InFlag.Val)
1716     Ops.push_back(InFlag);
1717   assert(InFlag.Val &&
1718          "Flag must be set. Depend on flag being set in LowerRET");
1719   Chain = DAG.getNode(X86ISD::TAILCALL,
1720                       Op.Val->getVTList(), &Ops[0], Ops.size());
1721
1722   return SDOperand(Chain.Val, Op.ResNo);
1723 }
1724
1725 //===----------------------------------------------------------------------===//
1726 //                 X86-64 C Calling Convention implementation
1727 //===----------------------------------------------------------------------===//
1728
1729 SDOperand
1730 X86TargetLowering::LowerX86_64CCCArguments(SDOperand Op, SelectionDAG &DAG) {
1731   MachineFunction &MF = DAG.getMachineFunction();
1732   MachineFrameInfo *MFI = MF.getFrameInfo();
1733   SDOperand Root = Op.getOperand(0);
1734   bool isVarArg = cast<ConstantSDNode>(Op.getOperand(2))->getValue() != 0;
1735   unsigned CC= MF.getFunction()->getCallingConv();
1736
1737   static const unsigned GPR64ArgRegs[] = {
1738     X86::RDI, X86::RSI, X86::RDX, X86::RCX, X86::R8,  X86::R9
1739   };
1740   static const unsigned XMMArgRegs[] = {
1741     X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
1742     X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
1743   };
1744
1745
1746   // Assign locations to all of the incoming arguments.
1747   SmallVector<CCValAssign, 16> ArgLocs;
1748   CCState CCInfo(CC, isVarArg,
1749                  getTargetMachine(), ArgLocs);
1750   if (CC == CallingConv::Fast && PerformTailCallOpt)
1751     CCInfo.AnalyzeFormalArguments(Op.Val, CC_X86_64_TailCall);
1752   else
1753     CCInfo.AnalyzeFormalArguments(Op.Val, CC_X86_64_C);
1754
1755   SmallVector<SDOperand, 8> ArgValues;
1756   unsigned LastVal = ~0U;
1757   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1758     CCValAssign &VA = ArgLocs[i];
1759     // TODO: If an arg is passed in two places (e.g. reg and stack), skip later
1760     // places.
1761     assert(VA.getValNo() != LastVal &&
1762            "Don't support value assigned to multiple locs yet");
1763     LastVal = VA.getValNo();
1764
1765     if (VA.isRegLoc()) {
1766       MVT::ValueType RegVT = VA.getLocVT();
1767       TargetRegisterClass *RC;
1768       if (RegVT == MVT::i32)
1769         RC = X86::GR32RegisterClass;
1770       else if (RegVT == MVT::i64)
1771         RC = X86::GR64RegisterClass;
1772       else if (RegVT == MVT::f32)
1773         RC = X86::FR32RegisterClass;
1774       else if (RegVT == MVT::f64)
1775         RC = X86::FR64RegisterClass;
1776       else {
1777         assert(MVT::isVector(RegVT));
1778         if (MVT::getSizeInBits(RegVT) == 64) {
1779           RC = X86::GR64RegisterClass;       // MMX values are passed in GPRs.
1780           RegVT = MVT::i64;
1781         } else
1782           RC = X86::VR128RegisterClass;
1783       }
1784
1785       unsigned Reg = AddLiveIn(DAG.getMachineFunction(), VA.getLocReg(), RC);
1786       SDOperand ArgValue = DAG.getCopyFromReg(Root, Reg, RegVT);
1787
1788       // If this is an 8 or 16-bit value, it is really passed promoted to 32
1789       // bits.  Insert an assert[sz]ext to capture this, then truncate to the
1790       // right size.
1791       if (VA.getLocInfo() == CCValAssign::SExt)
1792         ArgValue = DAG.getNode(ISD::AssertSext, RegVT, ArgValue,
1793                                DAG.getValueType(VA.getValVT()));
1794       else if (VA.getLocInfo() == CCValAssign::ZExt)
1795         ArgValue = DAG.getNode(ISD::AssertZext, RegVT, ArgValue,
1796                                DAG.getValueType(VA.getValVT()));
1797
1798       if (VA.getLocInfo() != CCValAssign::Full)
1799         ArgValue = DAG.getNode(ISD::TRUNCATE, VA.getValVT(), ArgValue);
1800
1801       // Handle MMX values passed in GPRs.
1802       if (RegVT != VA.getLocVT() && RC == X86::GR64RegisterClass &&
1803           MVT::getSizeInBits(RegVT) == 64)
1804         ArgValue = DAG.getNode(ISD::BIT_CONVERT, VA.getLocVT(), ArgValue);
1805
1806       ArgValues.push_back(ArgValue);
1807     } else {
1808       assert(VA.isMemLoc());
1809       ArgValues.push_back(LowerMemArgument(Op, DAG, VA, MFI, Root, i));
1810     }
1811   }
1812
1813   unsigned StackSize = CCInfo.getNextStackOffset();
1814   if (CC==CallingConv::Fast)
1815     StackSize =GetAlignedArgumentStackSize(StackSize, DAG);
1816
1817   // If the function takes variable number of arguments, make a frame index for
1818   // the start of the first vararg value... for expansion of llvm.va_start.
1819   if (isVarArg) {
1820     assert(CC!=CallingConv::Fast
1821            && "Var arg not supported with calling convention fastcc");
1822     unsigned NumIntRegs = CCInfo.getFirstUnallocated(GPR64ArgRegs, 6);
1823     unsigned NumXMMRegs = CCInfo.getFirstUnallocated(XMMArgRegs, 8);
1824
1825     // For X86-64, if there are vararg parameters that are passed via
1826     // registers, then we must store them to their spots on the stack so they
1827     // may be loaded by deferencing the result of va_next.
1828     VarArgsGPOffset = NumIntRegs * 8;
1829     VarArgsFPOffset = 6 * 8 + NumXMMRegs * 16;
1830     VarArgsFrameIndex = MFI->CreateFixedObject(1, StackSize);
1831     RegSaveFrameIndex = MFI->CreateStackObject(6 * 8 + 8 * 16, 16);
1832
1833     // Store the integer parameter registers.
1834     SmallVector<SDOperand, 8> MemOps;
1835     SDOperand RSFIN = DAG.getFrameIndex(RegSaveFrameIndex, getPointerTy());
1836     SDOperand FIN = DAG.getNode(ISD::ADD, getPointerTy(), RSFIN,
1837                               DAG.getConstant(VarArgsGPOffset, getPointerTy()));
1838     for (; NumIntRegs != 6; ++NumIntRegs) {
1839       unsigned VReg = AddLiveIn(MF, GPR64ArgRegs[NumIntRegs],
1840                                 X86::GR64RegisterClass);
1841       SDOperand Val = DAG.getCopyFromReg(Root, VReg, MVT::i64);
1842       SDOperand Store = DAG.getStore(Val.getValue(1), Val, FIN, NULL, 0);
1843       MemOps.push_back(Store);
1844       FIN = DAG.getNode(ISD::ADD, getPointerTy(), FIN,
1845                         DAG.getConstant(8, getPointerTy()));
1846     }
1847
1848     // Now store the XMM (fp + vector) parameter registers.
1849     FIN = DAG.getNode(ISD::ADD, getPointerTy(), RSFIN,
1850                       DAG.getConstant(VarArgsFPOffset, getPointerTy()));
1851     for (; NumXMMRegs != 8; ++NumXMMRegs) {
1852       unsigned VReg = AddLiveIn(MF, XMMArgRegs[NumXMMRegs],
1853                                 X86::VR128RegisterClass);
1854       SDOperand Val = DAG.getCopyFromReg(Root, VReg, MVT::v4f32);
1855       SDOperand Store = DAG.getStore(Val.getValue(1), Val, FIN, NULL, 0);
1856       MemOps.push_back(Store);
1857       FIN = DAG.getNode(ISD::ADD, getPointerTy(), FIN,
1858                         DAG.getConstant(16, getPointerTy()));
1859     }
1860     if (!MemOps.empty())
1861         Root = DAG.getNode(ISD::TokenFactor, MVT::Other,
1862                            &MemOps[0], MemOps.size());
1863   }
1864
1865   ArgValues.push_back(Root);
1866   // Tail call convention (fastcc) needs callee pop.
1867   if (CC == CallingConv::Fast && PerformTailCallOpt) {
1868     BytesToPopOnReturn = StackSize;  // Callee pops everything.
1869     BytesCallerReserves = 0;
1870   } else {
1871     BytesToPopOnReturn = 0;  // Callee pops nothing.
1872     BytesCallerReserves = StackSize;
1873   }
1874   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1875   FuncInfo->setBytesToPopOnReturn(BytesToPopOnReturn);
1876
1877   // Return the new list of results.
1878   return DAG.getNode(ISD::MERGE_VALUES, Op.Val->getVTList(),
1879                      &ArgValues[0], ArgValues.size()).getValue(Op.ResNo);
1880 }
1881
1882 SDOperand
1883 X86TargetLowering::LowerX86_64CCCCallTo(SDOperand Op, SelectionDAG &DAG,
1884                                         unsigned CC) {
1885   SDOperand Chain     = Op.getOperand(0);
1886   bool isVarArg       = cast<ConstantSDNode>(Op.getOperand(2))->getValue() != 0;
1887   SDOperand Callee    = Op.getOperand(4);
1888
1889   // Analyze operands of the call, assigning locations to each operand.
1890   SmallVector<CCValAssign, 16> ArgLocs;
1891   CCState CCInfo(CC, isVarArg, getTargetMachine(), ArgLocs);
1892   if (CC==CallingConv::Fast && PerformTailCallOpt)
1893     CCInfo.AnalyzeCallOperands(Op.Val, CC_X86_64_TailCall);
1894   else
1895     CCInfo.AnalyzeCallOperands(Op.Val, CC_X86_64_C);
1896
1897   // Get a count of how many bytes are to be pushed on the stack.
1898   unsigned NumBytes = CCInfo.getNextStackOffset();
1899   if (CC == CallingConv::Fast)
1900     NumBytes = GetAlignedArgumentStackSize(NumBytes,DAG);
1901
1902   Chain = DAG.getCALLSEQ_START(Chain,DAG.getConstant(NumBytes, getPointerTy()));
1903
1904   SmallVector<std::pair<unsigned, SDOperand>, 8> RegsToPass;
1905   SmallVector<SDOperand, 8> MemOpChains;
1906
1907   SDOperand StackPtr;
1908
1909   // Walk the register/memloc assignments, inserting copies/loads.
1910   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1911     CCValAssign &VA = ArgLocs[i];
1912     SDOperand Arg = Op.getOperand(5+2*VA.getValNo());
1913
1914     // Promote the value if needed.
1915     switch (VA.getLocInfo()) {
1916     default: assert(0 && "Unknown loc info!");
1917     case CCValAssign::Full: break;
1918     case CCValAssign::SExt:
1919       Arg = DAG.getNode(ISD::SIGN_EXTEND, VA.getLocVT(), Arg);
1920       break;
1921     case CCValAssign::ZExt:
1922       Arg = DAG.getNode(ISD::ZERO_EXTEND, VA.getLocVT(), Arg);
1923       break;
1924     case CCValAssign::AExt:
1925       Arg = DAG.getNode(ISD::ANY_EXTEND, VA.getLocVT(), Arg);
1926       break;
1927     }
1928
1929     if (VA.isRegLoc()) {
1930       RegsToPass.push_back(std::make_pair(VA.getLocReg(), Arg));
1931     } else {
1932       assert(VA.isMemLoc());
1933       if (StackPtr.Val == 0)
1934         StackPtr = DAG.getRegister(getStackPtrReg(), getPointerTy());
1935
1936       MemOpChains.push_back(LowerMemOpCallTo(Op, DAG, StackPtr, VA, Chain,
1937                                              Arg));
1938     }
1939   }
1940
1941   if (!MemOpChains.empty())
1942     Chain = DAG.getNode(ISD::TokenFactor, MVT::Other,
1943                         &MemOpChains[0], MemOpChains.size());
1944
1945   // Build a sequence of copy-to-reg nodes chained together with token chain
1946   // and flag operands which copy the outgoing args into registers.
1947   SDOperand InFlag;
1948   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
1949     Chain = DAG.getCopyToReg(Chain, RegsToPass[i].first, RegsToPass[i].second,
1950                              InFlag);
1951     InFlag = Chain.getValue(1);
1952   }
1953
1954   if (isVarArg) {
1955     assert ( CallingConv::Fast != CC &&
1956              "Var args not supported with calling convention fastcc");
1957
1958     // From AMD64 ABI document:
1959     // For calls that may call functions that use varargs or stdargs
1960     // (prototype-less calls or calls to functions containing ellipsis (...) in
1961     // the declaration) %al is used as hidden argument to specify the number
1962     // of SSE registers used. The contents of %al do not need to match exactly
1963     // the number of registers, but must be an ubound on the number of SSE
1964     // registers used and is in the range 0 - 8 inclusive.
1965
1966     // Count the number of XMM registers allocated.
1967     static const unsigned XMMArgRegs[] = {
1968       X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
1969       X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
1970     };
1971     unsigned NumXMMRegs = CCInfo.getFirstUnallocated(XMMArgRegs, 8);
1972
1973     Chain = DAG.getCopyToReg(Chain, X86::AL,
1974                              DAG.getConstant(NumXMMRegs, MVT::i8), InFlag);
1975     InFlag = Chain.getValue(1);
1976   }
1977
1978   // If the callee is a GlobalAddress node (quite common, every direct call is)
1979   // turn it into a TargetGlobalAddress node so that legalize doesn't hack it.
1980   if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
1981     // We should use extra load for direct calls to dllimported functions in
1982     // non-JIT mode.
1983     if (getTargetMachine().getCodeModel() != CodeModel::Large
1984         && !Subtarget->GVRequiresExtraLoad(G->getGlobal(),
1985                                            getTargetMachine(), true))
1986       Callee = DAG.getTargetGlobalAddress(G->getGlobal(), getPointerTy());
1987   } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee))
1988     if (getTargetMachine().getCodeModel() != CodeModel::Large)
1989       Callee = DAG.getTargetExternalSymbol(S->getSymbol(), getPointerTy());
1990
1991   // Returns a chain & a flag for retval copy to use.
1992   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
1993   SmallVector<SDOperand, 8> Ops;
1994   Ops.push_back(Chain);
1995   Ops.push_back(Callee);
1996
1997   // Add argument registers to the end of the list so that they are known live
1998   // into the call.
1999   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
2000     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
2001                                   RegsToPass[i].second.getValueType()));
2002
2003   if (InFlag.Val)
2004     Ops.push_back(InFlag);
2005
2006   Chain = DAG.getNode(X86ISD::CALL,
2007                       NodeTys, &Ops[0], Ops.size());
2008   InFlag = Chain.getValue(1);
2009   int NumBytesForCalleeToPush = 0;
2010    if (CC==CallingConv::Fast && PerformTailCallOpt) {
2011     NumBytesForCalleeToPush = NumBytes;  // Callee pops everything
2012   } else {
2013     NumBytesForCalleeToPush = 0;  // Callee pops nothing.
2014   }
2015   // Returns a flag for retval copy to use.
2016   NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
2017   Ops.clear();
2018   Ops.push_back(Chain);
2019   Ops.push_back(DAG.getConstant(NumBytes, getPointerTy()));
2020   Ops.push_back(DAG.getConstant(NumBytesForCalleeToPush, getPointerTy()));
2021   Ops.push_back(InFlag);
2022   Chain = DAG.getNode(ISD::CALLSEQ_END, NodeTys, &Ops[0], Ops.size());
2023   InFlag = Chain.getValue(1);
2024
2025   // Handle result values, copying them out of physregs into vregs that we
2026   // return.
2027   return SDOperand(LowerCallResult(Chain, InFlag, Op.Val, CC, DAG), Op.ResNo);
2028 }
2029
2030
2031 //===----------------------------------------------------------------------===//
2032 //                           Other Lowering Hooks
2033 //===----------------------------------------------------------------------===//
2034
2035
2036 SDOperand X86TargetLowering::getReturnAddressFrameIndex(SelectionDAG &DAG) {
2037   MachineFunction &MF = DAG.getMachineFunction();
2038   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
2039   int ReturnAddrIndex = FuncInfo->getRAIndex();
2040
2041   if (ReturnAddrIndex == 0) {
2042     // Set up a frame object for the return address.
2043     if (Subtarget->is64Bit())
2044       ReturnAddrIndex = MF.getFrameInfo()->CreateFixedObject(8, -8);
2045     else
2046       ReturnAddrIndex = MF.getFrameInfo()->CreateFixedObject(4, -4);
2047
2048     FuncInfo->setRAIndex(ReturnAddrIndex);
2049   }
2050
2051   return DAG.getFrameIndex(ReturnAddrIndex, getPointerTy());
2052 }
2053
2054
2055
2056 /// translateX86CC - do a one to one translation of a ISD::CondCode to the X86
2057 /// specific condition code. It returns a false if it cannot do a direct
2058 /// translation. X86CC is the translated CondCode.  LHS/RHS are modified as
2059 /// needed.
2060 static bool translateX86CC(ISD::CondCode SetCCOpcode, bool isFP,
2061                            unsigned &X86CC, SDOperand &LHS, SDOperand &RHS,
2062                            SelectionDAG &DAG) {
2063   X86CC = X86::COND_INVALID;
2064   if (!isFP) {
2065     if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(RHS)) {
2066       if (SetCCOpcode == ISD::SETGT && RHSC->isAllOnesValue()) {
2067         // X > -1   -> X == 0, jump !sign.
2068         RHS = DAG.getConstant(0, RHS.getValueType());
2069         X86CC = X86::COND_NS;
2070         return true;
2071       } else if (SetCCOpcode == ISD::SETLT && RHSC->isNullValue()) {
2072         // X < 0   -> X == 0, jump on sign.
2073         X86CC = X86::COND_S;
2074         return true;
2075       } else if (SetCCOpcode == ISD::SETLT && RHSC->getValue() == 1) {
2076         // X < 1   -> X <= 0
2077         RHS = DAG.getConstant(0, RHS.getValueType());
2078         X86CC = X86::COND_LE;
2079         return true;
2080       }
2081     }
2082
2083     switch (SetCCOpcode) {
2084     default: break;
2085     case ISD::SETEQ:  X86CC = X86::COND_E;  break;
2086     case ISD::SETGT:  X86CC = X86::COND_G;  break;
2087     case ISD::SETGE:  X86CC = X86::COND_GE; break;
2088     case ISD::SETLT:  X86CC = X86::COND_L;  break;
2089     case ISD::SETLE:  X86CC = X86::COND_LE; break;
2090     case ISD::SETNE:  X86CC = X86::COND_NE; break;
2091     case ISD::SETULT: X86CC = X86::COND_B;  break;
2092     case ISD::SETUGT: X86CC = X86::COND_A;  break;
2093     case ISD::SETULE: X86CC = X86::COND_BE; break;
2094     case ISD::SETUGE: X86CC = X86::COND_AE; break;
2095     }
2096   } else {
2097     // On a floating point condition, the flags are set as follows:
2098     // ZF  PF  CF   op
2099     //  0 | 0 | 0 | X > Y
2100     //  0 | 0 | 1 | X < Y
2101     //  1 | 0 | 0 | X == Y
2102     //  1 | 1 | 1 | unordered
2103     bool Flip = false;
2104     switch (SetCCOpcode) {
2105     default: break;
2106     case ISD::SETUEQ:
2107     case ISD::SETEQ: X86CC = X86::COND_E;  break;
2108     case ISD::SETOLT: Flip = true; // Fallthrough
2109     case ISD::SETOGT:
2110     case ISD::SETGT: X86CC = X86::COND_A;  break;
2111     case ISD::SETOLE: Flip = true; // Fallthrough
2112     case ISD::SETOGE:
2113     case ISD::SETGE: X86CC = X86::COND_AE; break;
2114     case ISD::SETUGT: Flip = true; // Fallthrough
2115     case ISD::SETULT:
2116     case ISD::SETLT: X86CC = X86::COND_B;  break;
2117     case ISD::SETUGE: Flip = true; // Fallthrough
2118     case ISD::SETULE:
2119     case ISD::SETLE: X86CC = X86::COND_BE; break;
2120     case ISD::SETONE:
2121     case ISD::SETNE: X86CC = X86::COND_NE; break;
2122     case ISD::SETUO: X86CC = X86::COND_P;  break;
2123     case ISD::SETO:  X86CC = X86::COND_NP; break;
2124     }
2125     if (Flip)
2126       std::swap(LHS, RHS);
2127   }
2128
2129   return X86CC != X86::COND_INVALID;
2130 }
2131
2132 /// hasFPCMov - is there a floating point cmov for the specific X86 condition
2133 /// code. Current x86 isa includes the following FP cmov instructions:
2134 /// fcmovb, fcomvbe, fcomve, fcmovu, fcmovae, fcmova, fcmovne, fcmovnu.
2135 static bool hasFPCMov(unsigned X86CC) {
2136   switch (X86CC) {
2137   default:
2138     return false;
2139   case X86::COND_B:
2140   case X86::COND_BE:
2141   case X86::COND_E:
2142   case X86::COND_P:
2143   case X86::COND_A:
2144   case X86::COND_AE:
2145   case X86::COND_NE:
2146   case X86::COND_NP:
2147     return true;
2148   }
2149 }
2150
2151 /// isUndefOrInRange - Op is either an undef node or a ConstantSDNode.  Return
2152 /// true if Op is undef or if its value falls within the specified range (L, H].
2153 static bool isUndefOrInRange(SDOperand Op, unsigned Low, unsigned Hi) {
2154   if (Op.getOpcode() == ISD::UNDEF)
2155     return true;
2156
2157   unsigned Val = cast<ConstantSDNode>(Op)->getValue();
2158   return (Val >= Low && Val < Hi);
2159 }
2160
2161 /// isUndefOrEqual - Op is either an undef node or a ConstantSDNode.  Return
2162 /// true if Op is undef or if its value equal to the specified value.
2163 static bool isUndefOrEqual(SDOperand Op, unsigned Val) {
2164   if (Op.getOpcode() == ISD::UNDEF)
2165     return true;
2166   return cast<ConstantSDNode>(Op)->getValue() == Val;
2167 }
2168
2169 /// isPSHUFDMask - Return true if the specified VECTOR_SHUFFLE operand
2170 /// specifies a shuffle of elements that is suitable for input to PSHUFD.
2171 bool X86::isPSHUFDMask(SDNode *N) {
2172   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2173
2174   if (N->getNumOperands() != 2 && N->getNumOperands() != 4)
2175     return false;
2176
2177   // Check if the value doesn't reference the second vector.
2178   for (unsigned i = 0, e = N->getNumOperands(); i != e; ++i) {
2179     SDOperand Arg = N->getOperand(i);
2180     if (Arg.getOpcode() == ISD::UNDEF) continue;
2181     assert(isa<ConstantSDNode>(Arg) && "Invalid VECTOR_SHUFFLE mask!");
2182     if (cast<ConstantSDNode>(Arg)->getValue() >= e)
2183       return false;
2184   }
2185
2186   return true;
2187 }
2188
2189 /// isPSHUFHWMask - Return true if the specified VECTOR_SHUFFLE operand
2190 /// specifies a shuffle of elements that is suitable for input to PSHUFHW.
2191 bool X86::isPSHUFHWMask(SDNode *N) {
2192   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2193
2194   if (N->getNumOperands() != 8)
2195     return false;
2196
2197   // Lower quadword copied in order.
2198   for (unsigned i = 0; i != 4; ++i) {
2199     SDOperand Arg = N->getOperand(i);
2200     if (Arg.getOpcode() == ISD::UNDEF) continue;
2201     assert(isa<ConstantSDNode>(Arg) && "Invalid VECTOR_SHUFFLE mask!");
2202     if (cast<ConstantSDNode>(Arg)->getValue() != i)
2203       return false;
2204   }
2205
2206   // Upper quadword shuffled.
2207   for (unsigned i = 4; i != 8; ++i) {
2208     SDOperand Arg = N->getOperand(i);
2209     if (Arg.getOpcode() == ISD::UNDEF) continue;
2210     assert(isa<ConstantSDNode>(Arg) && "Invalid VECTOR_SHUFFLE mask!");
2211     unsigned Val = cast<ConstantSDNode>(Arg)->getValue();
2212     if (Val < 4 || Val > 7)
2213       return false;
2214   }
2215
2216   return true;
2217 }
2218
2219 /// isPSHUFLWMask - Return true if the specified VECTOR_SHUFFLE operand
2220 /// specifies a shuffle of elements that is suitable for input to PSHUFLW.
2221 bool X86::isPSHUFLWMask(SDNode *N) {
2222   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2223
2224   if (N->getNumOperands() != 8)
2225     return false;
2226
2227   // Upper quadword copied in order.
2228   for (unsigned i = 4; i != 8; ++i)
2229     if (!isUndefOrEqual(N->getOperand(i), i))
2230       return false;
2231
2232   // Lower quadword shuffled.
2233   for (unsigned i = 0; i != 4; ++i)
2234     if (!isUndefOrInRange(N->getOperand(i), 0, 4))
2235       return false;
2236
2237   return true;
2238 }
2239
2240 /// isSHUFPMask - Return true if the specified VECTOR_SHUFFLE operand
2241 /// specifies a shuffle of elements that is suitable for input to SHUFP*.
2242 static bool isSHUFPMask(const SDOperand *Elems, unsigned NumElems) {
2243   if (NumElems != 2 && NumElems != 4) return false;
2244
2245   unsigned Half = NumElems / 2;
2246   for (unsigned i = 0; i < Half; ++i)
2247     if (!isUndefOrInRange(Elems[i], 0, NumElems))
2248       return false;
2249   for (unsigned i = Half; i < NumElems; ++i)
2250     if (!isUndefOrInRange(Elems[i], NumElems, NumElems*2))
2251       return false;
2252
2253   return true;
2254 }
2255
2256 bool X86::isSHUFPMask(SDNode *N) {
2257   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2258   return ::isSHUFPMask(N->op_begin(), N->getNumOperands());
2259 }
2260
2261 /// isCommutedSHUFP - Returns true if the shuffle mask is exactly
2262 /// the reverse of what x86 shuffles want. x86 shuffles requires the lower
2263 /// half elements to come from vector 1 (which would equal the dest.) and
2264 /// the upper half to come from vector 2.
2265 static bool isCommutedSHUFP(const SDOperand *Ops, unsigned NumOps) {
2266   if (NumOps != 2 && NumOps != 4) return false;
2267
2268   unsigned Half = NumOps / 2;
2269   for (unsigned i = 0; i < Half; ++i)
2270     if (!isUndefOrInRange(Ops[i], NumOps, NumOps*2))
2271       return false;
2272   for (unsigned i = Half; i < NumOps; ++i)
2273     if (!isUndefOrInRange(Ops[i], 0, NumOps))
2274       return false;
2275   return true;
2276 }
2277
2278 static bool isCommutedSHUFP(SDNode *N) {
2279   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2280   return isCommutedSHUFP(N->op_begin(), N->getNumOperands());
2281 }
2282
2283 /// isMOVHLPSMask - Return true if the specified VECTOR_SHUFFLE operand
2284 /// specifies a shuffle of elements that is suitable for input to MOVHLPS.
2285 bool X86::isMOVHLPSMask(SDNode *N) {
2286   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2287
2288   if (N->getNumOperands() != 4)
2289     return false;
2290
2291   // Expect bit0 == 6, bit1 == 7, bit2 == 2, bit3 == 3
2292   return isUndefOrEqual(N->getOperand(0), 6) &&
2293          isUndefOrEqual(N->getOperand(1), 7) &&
2294          isUndefOrEqual(N->getOperand(2), 2) &&
2295          isUndefOrEqual(N->getOperand(3), 3);
2296 }
2297
2298 /// isMOVHLPS_v_undef_Mask - Special case of isMOVHLPSMask for canonical form
2299 /// of vector_shuffle v, v, <2, 3, 2, 3>, i.e. vector_shuffle v, undef,
2300 /// <2, 3, 2, 3>
2301 bool X86::isMOVHLPS_v_undef_Mask(SDNode *N) {
2302   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2303
2304   if (N->getNumOperands() != 4)
2305     return false;
2306
2307   // Expect bit0 == 2, bit1 == 3, bit2 == 2, bit3 == 3
2308   return isUndefOrEqual(N->getOperand(0), 2) &&
2309          isUndefOrEqual(N->getOperand(1), 3) &&
2310          isUndefOrEqual(N->getOperand(2), 2) &&
2311          isUndefOrEqual(N->getOperand(3), 3);
2312 }
2313
2314 /// isMOVLPMask - Return true if the specified VECTOR_SHUFFLE operand
2315 /// specifies a shuffle of elements that is suitable for input to MOVLP{S|D}.
2316 bool X86::isMOVLPMask(SDNode *N) {
2317   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2318
2319   unsigned NumElems = N->getNumOperands();
2320   if (NumElems != 2 && NumElems != 4)
2321     return false;
2322
2323   for (unsigned i = 0; i < NumElems/2; ++i)
2324     if (!isUndefOrEqual(N->getOperand(i), i + NumElems))
2325       return false;
2326
2327   for (unsigned i = NumElems/2; i < NumElems; ++i)
2328     if (!isUndefOrEqual(N->getOperand(i), i))
2329       return false;
2330
2331   return true;
2332 }
2333
2334 /// isMOVHPMask - Return true if the specified VECTOR_SHUFFLE operand
2335 /// specifies a shuffle of elements that is suitable for input to MOVHP{S|D}
2336 /// and MOVLHPS.
2337 bool X86::isMOVHPMask(SDNode *N) {
2338   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2339
2340   unsigned NumElems = N->getNumOperands();
2341   if (NumElems != 2 && NumElems != 4)
2342     return false;
2343
2344   for (unsigned i = 0; i < NumElems/2; ++i)
2345     if (!isUndefOrEqual(N->getOperand(i), i))
2346       return false;
2347
2348   for (unsigned i = 0; i < NumElems/2; ++i) {
2349     SDOperand Arg = N->getOperand(i + NumElems/2);
2350     if (!isUndefOrEqual(Arg, i + NumElems))
2351       return false;
2352   }
2353
2354   return true;
2355 }
2356
2357 /// isUNPCKLMask - Return true if the specified VECTOR_SHUFFLE operand
2358 /// specifies a shuffle of elements that is suitable for input to UNPCKL.
2359 bool static isUNPCKLMask(const SDOperand *Elts, unsigned NumElts,
2360                          bool V2IsSplat = false) {
2361   if (NumElts != 2 && NumElts != 4 && NumElts != 8 && NumElts != 16)
2362     return false;
2363
2364   for (unsigned i = 0, j = 0; i != NumElts; i += 2, ++j) {
2365     SDOperand BitI  = Elts[i];
2366     SDOperand BitI1 = Elts[i+1];
2367     if (!isUndefOrEqual(BitI, j))
2368       return false;
2369     if (V2IsSplat) {
2370       if (isUndefOrEqual(BitI1, NumElts))
2371         return false;
2372     } else {
2373       if (!isUndefOrEqual(BitI1, j + NumElts))
2374         return false;
2375     }
2376   }
2377
2378   return true;
2379 }
2380
2381 bool X86::isUNPCKLMask(SDNode *N, bool V2IsSplat) {
2382   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2383   return ::isUNPCKLMask(N->op_begin(), N->getNumOperands(), V2IsSplat);
2384 }
2385
2386 /// isUNPCKHMask - Return true if the specified VECTOR_SHUFFLE operand
2387 /// specifies a shuffle of elements that is suitable for input to UNPCKH.
2388 bool static isUNPCKHMask(const SDOperand *Elts, unsigned NumElts,
2389                          bool V2IsSplat = false) {
2390   if (NumElts != 2 && NumElts != 4 && NumElts != 8 && NumElts != 16)
2391     return false;
2392
2393   for (unsigned i = 0, j = 0; i != NumElts; i += 2, ++j) {
2394     SDOperand BitI  = Elts[i];
2395     SDOperand BitI1 = Elts[i+1];
2396     if (!isUndefOrEqual(BitI, j + NumElts/2))
2397       return false;
2398     if (V2IsSplat) {
2399       if (isUndefOrEqual(BitI1, NumElts))
2400         return false;
2401     } else {
2402       if (!isUndefOrEqual(BitI1, j + NumElts/2 + NumElts))
2403         return false;
2404     }
2405   }
2406
2407   return true;
2408 }
2409
2410 bool X86::isUNPCKHMask(SDNode *N, bool V2IsSplat) {
2411   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2412   return ::isUNPCKHMask(N->op_begin(), N->getNumOperands(), V2IsSplat);
2413 }
2414
2415 /// isUNPCKL_v_undef_Mask - Special case of isUNPCKLMask for canonical form
2416 /// of vector_shuffle v, v, <0, 4, 1, 5>, i.e. vector_shuffle v, undef,
2417 /// <0, 0, 1, 1>
2418 bool X86::isUNPCKL_v_undef_Mask(SDNode *N) {
2419   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2420
2421   unsigned NumElems = N->getNumOperands();
2422   if (NumElems != 2 && NumElems != 4 && NumElems != 8 && NumElems != 16)
2423     return false;
2424
2425   for (unsigned i = 0, j = 0; i != NumElems; i += 2, ++j) {
2426     SDOperand BitI  = N->getOperand(i);
2427     SDOperand BitI1 = N->getOperand(i+1);
2428
2429     if (!isUndefOrEqual(BitI, j))
2430       return false;
2431     if (!isUndefOrEqual(BitI1, j))
2432       return false;
2433   }
2434
2435   return true;
2436 }
2437
2438 /// isUNPCKH_v_undef_Mask - Special case of isUNPCKHMask for canonical form
2439 /// of vector_shuffle v, v, <2, 6, 3, 7>, i.e. vector_shuffle v, undef,
2440 /// <2, 2, 3, 3>
2441 bool X86::isUNPCKH_v_undef_Mask(SDNode *N) {
2442   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2443
2444   unsigned NumElems = N->getNumOperands();
2445   if (NumElems != 2 && NumElems != 4 && NumElems != 8 && NumElems != 16)
2446     return false;
2447
2448   for (unsigned i = 0, j = NumElems / 2; i != NumElems; i += 2, ++j) {
2449     SDOperand BitI  = N->getOperand(i);
2450     SDOperand BitI1 = N->getOperand(i + 1);
2451
2452     if (!isUndefOrEqual(BitI, j))
2453       return false;
2454     if (!isUndefOrEqual(BitI1, j))
2455       return false;
2456   }
2457
2458   return true;
2459 }
2460
2461 /// isMOVLMask - Return true if the specified VECTOR_SHUFFLE operand
2462 /// specifies a shuffle of elements that is suitable for input to MOVSS,
2463 /// MOVSD, and MOVD, i.e. setting the lowest element.
2464 static bool isMOVLMask(const SDOperand *Elts, unsigned NumElts) {
2465   if (NumElts != 2 && NumElts != 4 && NumElts != 8 && NumElts != 16)
2466     return false;
2467
2468   if (!isUndefOrEqual(Elts[0], NumElts))
2469     return false;
2470
2471   for (unsigned i = 1; i < NumElts; ++i) {
2472     if (!isUndefOrEqual(Elts[i], i))
2473       return false;
2474   }
2475
2476   return true;
2477 }
2478
2479 bool X86::isMOVLMask(SDNode *N) {
2480   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2481   return ::isMOVLMask(N->op_begin(), N->getNumOperands());
2482 }
2483
2484 /// isCommutedMOVL - Returns true if the shuffle mask is except the reverse
2485 /// of what x86 movss want. X86 movs requires the lowest  element to be lowest
2486 /// element of vector 2 and the other elements to come from vector 1 in order.
2487 static bool isCommutedMOVL(const SDOperand *Ops, unsigned NumOps,
2488                            bool V2IsSplat = false,
2489                            bool V2IsUndef = false) {
2490   if (NumOps != 2 && NumOps != 4 && NumOps != 8 && NumOps != 16)
2491     return false;
2492
2493   if (!isUndefOrEqual(Ops[0], 0))
2494     return false;
2495
2496   for (unsigned i = 1; i < NumOps; ++i) {
2497     SDOperand Arg = Ops[i];
2498     if (!(isUndefOrEqual(Arg, i+NumOps) ||
2499           (V2IsUndef && isUndefOrInRange(Arg, NumOps, NumOps*2)) ||
2500           (V2IsSplat && isUndefOrEqual(Arg, NumOps))))
2501       return false;
2502   }
2503
2504   return true;
2505 }
2506
2507 static bool isCommutedMOVL(SDNode *N, bool V2IsSplat = false,
2508                            bool V2IsUndef = false) {
2509   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2510   return isCommutedMOVL(N->op_begin(), N->getNumOperands(),
2511                         V2IsSplat, V2IsUndef);
2512 }
2513
2514 /// isMOVSHDUPMask - Return true if the specified VECTOR_SHUFFLE operand
2515 /// specifies a shuffle of elements that is suitable for input to MOVSHDUP.
2516 bool X86::isMOVSHDUPMask(SDNode *N) {
2517   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2518
2519   if (N->getNumOperands() != 4)
2520     return false;
2521
2522   // Expect 1, 1, 3, 3
2523   for (unsigned i = 0; i < 2; ++i) {
2524     SDOperand Arg = N->getOperand(i);
2525     if (Arg.getOpcode() == ISD::UNDEF) continue;
2526     assert(isa<ConstantSDNode>(Arg) && "Invalid VECTOR_SHUFFLE mask!");
2527     unsigned Val = cast<ConstantSDNode>(Arg)->getValue();
2528     if (Val != 1) return false;
2529   }
2530
2531   bool HasHi = false;
2532   for (unsigned i = 2; i < 4; ++i) {
2533     SDOperand Arg = N->getOperand(i);
2534     if (Arg.getOpcode() == ISD::UNDEF) continue;
2535     assert(isa<ConstantSDNode>(Arg) && "Invalid VECTOR_SHUFFLE mask!");
2536     unsigned Val = cast<ConstantSDNode>(Arg)->getValue();
2537     if (Val != 3) return false;
2538     HasHi = true;
2539   }
2540
2541   // Don't use movshdup if it can be done with a shufps.
2542   return HasHi;
2543 }
2544
2545 /// isMOVSLDUPMask - Return true if the specified VECTOR_SHUFFLE operand
2546 /// specifies a shuffle of elements that is suitable for input to MOVSLDUP.
2547 bool X86::isMOVSLDUPMask(SDNode *N) {
2548   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2549
2550   if (N->getNumOperands() != 4)
2551     return false;
2552
2553   // Expect 0, 0, 2, 2
2554   for (unsigned i = 0; i < 2; ++i) {
2555     SDOperand Arg = N->getOperand(i);
2556     if (Arg.getOpcode() == ISD::UNDEF) continue;
2557     assert(isa<ConstantSDNode>(Arg) && "Invalid VECTOR_SHUFFLE mask!");
2558     unsigned Val = cast<ConstantSDNode>(Arg)->getValue();
2559     if (Val != 0) return false;
2560   }
2561
2562   bool HasHi = false;
2563   for (unsigned i = 2; i < 4; ++i) {
2564     SDOperand Arg = N->getOperand(i);
2565     if (Arg.getOpcode() == ISD::UNDEF) continue;
2566     assert(isa<ConstantSDNode>(Arg) && "Invalid VECTOR_SHUFFLE mask!");
2567     unsigned Val = cast<ConstantSDNode>(Arg)->getValue();
2568     if (Val != 2) return false;
2569     HasHi = true;
2570   }
2571
2572   // Don't use movshdup if it can be done with a shufps.
2573   return HasHi;
2574 }
2575
2576 /// isIdentityMask - Return true if the specified VECTOR_SHUFFLE operand
2577 /// specifies a identity operation on the LHS or RHS.
2578 static bool isIdentityMask(SDNode *N, bool RHS = false) {
2579   unsigned NumElems = N->getNumOperands();
2580   for (unsigned i = 0; i < NumElems; ++i)
2581     if (!isUndefOrEqual(N->getOperand(i), i + (RHS ? NumElems : 0)))
2582       return false;
2583   return true;
2584 }
2585
2586 /// isSplatMask - Return true if the specified VECTOR_SHUFFLE operand specifies
2587 /// a splat of a single element.
2588 static bool isSplatMask(SDNode *N) {
2589   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2590
2591   // This is a splat operation if each element of the permute is the same, and
2592   // if the value doesn't reference the second vector.
2593   unsigned NumElems = N->getNumOperands();
2594   SDOperand ElementBase;
2595   unsigned i = 0;
2596   for (; i != NumElems; ++i) {
2597     SDOperand Elt = N->getOperand(i);
2598     if (isa<ConstantSDNode>(Elt)) {
2599       ElementBase = Elt;
2600       break;
2601     }
2602   }
2603
2604   if (!ElementBase.Val)
2605     return false;
2606
2607   for (; i != NumElems; ++i) {
2608     SDOperand Arg = N->getOperand(i);
2609     if (Arg.getOpcode() == ISD::UNDEF) continue;
2610     assert(isa<ConstantSDNode>(Arg) && "Invalid VECTOR_SHUFFLE mask!");
2611     if (Arg != ElementBase) return false;
2612   }
2613
2614   // Make sure it is a splat of the first vector operand.
2615   return cast<ConstantSDNode>(ElementBase)->getValue() < NumElems;
2616 }
2617
2618 /// isSplatMask - Return true if the specified VECTOR_SHUFFLE operand specifies
2619 /// a splat of a single element and it's a 2 or 4 element mask.
2620 bool X86::isSplatMask(SDNode *N) {
2621   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2622
2623   // We can only splat 64-bit, and 32-bit quantities with a single instruction.
2624   if (N->getNumOperands() != 4 && N->getNumOperands() != 2)
2625     return false;
2626   return ::isSplatMask(N);
2627 }
2628
2629 /// isSplatLoMask - Return true if the specified VECTOR_SHUFFLE operand
2630 /// specifies a splat of zero element.
2631 bool X86::isSplatLoMask(SDNode *N) {
2632   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2633
2634   for (unsigned i = 0, e = N->getNumOperands(); i < e; ++i)
2635     if (!isUndefOrEqual(N->getOperand(i), 0))
2636       return false;
2637   return true;
2638 }
2639
2640 /// getShuffleSHUFImmediate - Return the appropriate immediate to shuffle
2641 /// the specified isShuffleMask VECTOR_SHUFFLE mask with PSHUF* and SHUFP*
2642 /// instructions.
2643 unsigned X86::getShuffleSHUFImmediate(SDNode *N) {
2644   unsigned NumOperands = N->getNumOperands();
2645   unsigned Shift = (NumOperands == 4) ? 2 : 1;
2646   unsigned Mask = 0;
2647   for (unsigned i = 0; i < NumOperands; ++i) {
2648     unsigned Val = 0;
2649     SDOperand Arg = N->getOperand(NumOperands-i-1);
2650     if (Arg.getOpcode() != ISD::UNDEF)
2651       Val = cast<ConstantSDNode>(Arg)->getValue();
2652     if (Val >= NumOperands) Val -= NumOperands;
2653     Mask |= Val;
2654     if (i != NumOperands - 1)
2655       Mask <<= Shift;
2656   }
2657
2658   return Mask;
2659 }
2660
2661 /// getShufflePSHUFHWImmediate - Return the appropriate immediate to shuffle
2662 /// the specified isShuffleMask VECTOR_SHUFFLE mask with PSHUFHW
2663 /// instructions.
2664 unsigned X86::getShufflePSHUFHWImmediate(SDNode *N) {
2665   unsigned Mask = 0;
2666   // 8 nodes, but we only care about the last 4.
2667   for (unsigned i = 7; i >= 4; --i) {
2668     unsigned Val = 0;
2669     SDOperand Arg = N->getOperand(i);
2670     if (Arg.getOpcode() != ISD::UNDEF)
2671       Val = cast<ConstantSDNode>(Arg)->getValue();
2672     Mask |= (Val - 4);
2673     if (i != 4)
2674       Mask <<= 2;
2675   }
2676
2677   return Mask;
2678 }
2679
2680 /// getShufflePSHUFLWImmediate - Return the appropriate immediate to shuffle
2681 /// the specified isShuffleMask VECTOR_SHUFFLE mask with PSHUFLW
2682 /// instructions.
2683 unsigned X86::getShufflePSHUFLWImmediate(SDNode *N) {
2684   unsigned Mask = 0;
2685   // 8 nodes, but we only care about the first 4.
2686   for (int i = 3; i >= 0; --i) {
2687     unsigned Val = 0;
2688     SDOperand Arg = N->getOperand(i);
2689     if (Arg.getOpcode() != ISD::UNDEF)
2690       Val = cast<ConstantSDNode>(Arg)->getValue();
2691     Mask |= Val;
2692     if (i != 0)
2693       Mask <<= 2;
2694   }
2695
2696   return Mask;
2697 }
2698
2699 /// isPSHUFHW_PSHUFLWMask - true if the specified VECTOR_SHUFFLE operand
2700 /// specifies a 8 element shuffle that can be broken into a pair of
2701 /// PSHUFHW and PSHUFLW.
2702 static bool isPSHUFHW_PSHUFLWMask(SDNode *N) {
2703   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2704
2705   if (N->getNumOperands() != 8)
2706     return false;
2707
2708   // Lower quadword shuffled.
2709   for (unsigned i = 0; i != 4; ++i) {
2710     SDOperand Arg = N->getOperand(i);
2711     if (Arg.getOpcode() == ISD::UNDEF) continue;
2712     assert(isa<ConstantSDNode>(Arg) && "Invalid VECTOR_SHUFFLE mask!");
2713     unsigned Val = cast<ConstantSDNode>(Arg)->getValue();
2714     if (Val > 4)
2715       return false;
2716   }
2717
2718   // Upper quadword shuffled.
2719   for (unsigned i = 4; i != 8; ++i) {
2720     SDOperand Arg = N->getOperand(i);
2721     if (Arg.getOpcode() == ISD::UNDEF) continue;
2722     assert(isa<ConstantSDNode>(Arg) && "Invalid VECTOR_SHUFFLE mask!");
2723     unsigned Val = cast<ConstantSDNode>(Arg)->getValue();
2724     if (Val < 4 || Val > 7)
2725       return false;
2726   }
2727
2728   return true;
2729 }
2730
2731 /// CommuteVectorShuffle - Swap vector_shuffle operandsas well as
2732 /// values in ther permute mask.
2733 static SDOperand CommuteVectorShuffle(SDOperand Op, SDOperand &V1,
2734                                       SDOperand &V2, SDOperand &Mask,
2735                                       SelectionDAG &DAG) {
2736   MVT::ValueType VT = Op.getValueType();
2737   MVT::ValueType MaskVT = Mask.getValueType();
2738   MVT::ValueType EltVT = MVT::getVectorElementType(MaskVT);
2739   unsigned NumElems = Mask.getNumOperands();
2740   SmallVector<SDOperand, 8> MaskVec;
2741
2742   for (unsigned i = 0; i != NumElems; ++i) {
2743     SDOperand Arg = Mask.getOperand(i);
2744     if (Arg.getOpcode() == ISD::UNDEF) {
2745       MaskVec.push_back(DAG.getNode(ISD::UNDEF, EltVT));
2746       continue;
2747     }
2748     assert(isa<ConstantSDNode>(Arg) && "Invalid VECTOR_SHUFFLE mask!");
2749     unsigned Val = cast<ConstantSDNode>(Arg)->getValue();
2750     if (Val < NumElems)
2751       MaskVec.push_back(DAG.getConstant(Val + NumElems, EltVT));
2752     else
2753       MaskVec.push_back(DAG.getConstant(Val - NumElems, EltVT));
2754   }
2755
2756   std::swap(V1, V2);
2757   Mask = DAG.getNode(ISD::BUILD_VECTOR, MaskVT, &MaskVec[0], MaskVec.size());
2758   return DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V1, V2, Mask);
2759 }
2760
2761 /// ShouldXformToMOVHLPS - Return true if the node should be transformed to
2762 /// match movhlps. The lower half elements should come from upper half of
2763 /// V1 (and in order), and the upper half elements should come from the upper
2764 /// half of V2 (and in order).
2765 static bool ShouldXformToMOVHLPS(SDNode *Mask) {
2766   unsigned NumElems = Mask->getNumOperands();
2767   if (NumElems != 4)
2768     return false;
2769   for (unsigned i = 0, e = 2; i != e; ++i)
2770     if (!isUndefOrEqual(Mask->getOperand(i), i+2))
2771       return false;
2772   for (unsigned i = 2; i != 4; ++i)
2773     if (!isUndefOrEqual(Mask->getOperand(i), i+4))
2774       return false;
2775   return true;
2776 }
2777
2778 /// isScalarLoadToVector - Returns true if the node is a scalar load that
2779 /// is promoted to a vector.
2780 static inline bool isScalarLoadToVector(SDNode *N) {
2781   if (N->getOpcode() == ISD::SCALAR_TO_VECTOR) {
2782     N = N->getOperand(0).Val;
2783     return ISD::isNON_EXTLoad(N);
2784   }
2785   return false;
2786 }
2787
2788 /// ShouldXformToMOVLP{S|D} - Return true if the node should be transformed to
2789 /// match movlp{s|d}. The lower half elements should come from lower half of
2790 /// V1 (and in order), and the upper half elements should come from the upper
2791 /// half of V2 (and in order). And since V1 will become the source of the
2792 /// MOVLP, it must be either a vector load or a scalar load to vector.
2793 static bool ShouldXformToMOVLP(SDNode *V1, SDNode *V2, SDNode *Mask) {
2794   if (!ISD::isNON_EXTLoad(V1) && !isScalarLoadToVector(V1))
2795     return false;
2796   // Is V2 is a vector load, don't do this transformation. We will try to use
2797   // load folding shufps op.
2798   if (ISD::isNON_EXTLoad(V2))
2799     return false;
2800
2801   unsigned NumElems = Mask->getNumOperands();
2802   if (NumElems != 2 && NumElems != 4)
2803     return false;
2804   for (unsigned i = 0, e = NumElems/2; i != e; ++i)
2805     if (!isUndefOrEqual(Mask->getOperand(i), i))
2806       return false;
2807   for (unsigned i = NumElems/2; i != NumElems; ++i)
2808     if (!isUndefOrEqual(Mask->getOperand(i), i+NumElems))
2809       return false;
2810   return true;
2811 }
2812
2813 /// isSplatVector - Returns true if N is a BUILD_VECTOR node whose elements are
2814 /// all the same.
2815 static bool isSplatVector(SDNode *N) {
2816   if (N->getOpcode() != ISD::BUILD_VECTOR)
2817     return false;
2818
2819   SDOperand SplatValue = N->getOperand(0);
2820   for (unsigned i = 1, e = N->getNumOperands(); i != e; ++i)
2821     if (N->getOperand(i) != SplatValue)
2822       return false;
2823   return true;
2824 }
2825
2826 /// isUndefShuffle - Returns true if N is a VECTOR_SHUFFLE that can be resolved
2827 /// to an undef.
2828 static bool isUndefShuffle(SDNode *N) {
2829   if (N->getOpcode() != ISD::VECTOR_SHUFFLE)
2830     return false;
2831
2832   SDOperand V1 = N->getOperand(0);
2833   SDOperand V2 = N->getOperand(1);
2834   SDOperand Mask = N->getOperand(2);
2835   unsigned NumElems = Mask.getNumOperands();
2836   for (unsigned i = 0; i != NumElems; ++i) {
2837     SDOperand Arg = Mask.getOperand(i);
2838     if (Arg.getOpcode() != ISD::UNDEF) {
2839       unsigned Val = cast<ConstantSDNode>(Arg)->getValue();
2840       if (Val < NumElems && V1.getOpcode() != ISD::UNDEF)
2841         return false;
2842       else if (Val >= NumElems && V2.getOpcode() != ISD::UNDEF)
2843         return false;
2844     }
2845   }
2846   return true;
2847 }
2848
2849 /// isZeroNode - Returns true if Elt is a constant zero or a floating point
2850 /// constant +0.0.
2851 static inline bool isZeroNode(SDOperand Elt) {
2852   return ((isa<ConstantSDNode>(Elt) &&
2853            cast<ConstantSDNode>(Elt)->getValue() == 0) ||
2854           (isa<ConstantFPSDNode>(Elt) &&
2855            cast<ConstantFPSDNode>(Elt)->getValueAPF().isPosZero()));
2856 }
2857
2858 /// isZeroShuffle - Returns true if N is a VECTOR_SHUFFLE that can be resolved
2859 /// to an zero vector.
2860 static bool isZeroShuffle(SDNode *N) {
2861   if (N->getOpcode() != ISD::VECTOR_SHUFFLE)
2862     return false;
2863
2864   SDOperand V1 = N->getOperand(0);
2865   SDOperand V2 = N->getOperand(1);
2866   SDOperand Mask = N->getOperand(2);
2867   unsigned NumElems = Mask.getNumOperands();
2868   for (unsigned i = 0; i != NumElems; ++i) {
2869     SDOperand Arg = Mask.getOperand(i);
2870     if (Arg.getOpcode() != ISD::UNDEF) {
2871       unsigned Idx = cast<ConstantSDNode>(Arg)->getValue();
2872       if (Idx < NumElems) {
2873         unsigned Opc = V1.Val->getOpcode();
2874         if (Opc == ISD::UNDEF)
2875           continue;
2876         if (Opc != ISD::BUILD_VECTOR ||
2877             !isZeroNode(V1.Val->getOperand(Idx)))
2878           return false;
2879       } else if (Idx >= NumElems) {
2880         unsigned Opc = V2.Val->getOpcode();
2881         if (Opc == ISD::UNDEF)
2882           continue;
2883         if (Opc != ISD::BUILD_VECTOR ||
2884             !isZeroNode(V2.Val->getOperand(Idx - NumElems)))
2885           return false;
2886       }
2887     }
2888   }
2889   return true;
2890 }
2891
2892 /// getZeroVector - Returns a vector of specified type with all zero elements.
2893 ///
2894 static SDOperand getZeroVector(MVT::ValueType VT, SelectionDAG &DAG) {
2895   assert(MVT::isVector(VT) && "Expected a vector type");
2896   unsigned NumElems = MVT::getVectorNumElements(VT);
2897   MVT::ValueType EVT = MVT::getVectorElementType(VT);
2898   bool isFP = MVT::isFloatingPoint(EVT);
2899   SDOperand Zero = isFP ? DAG.getConstantFP(0.0, EVT) : DAG.getConstant(0, EVT);
2900   SmallVector<SDOperand, 8> ZeroVec(NumElems, Zero);
2901   return DAG.getNode(ISD::BUILD_VECTOR, VT, &ZeroVec[0], ZeroVec.size());
2902 }
2903
2904 /// NormalizeMask - V2 is a splat, modify the mask (if needed) so all elements
2905 /// that point to V2 points to its first element.
2906 static SDOperand NormalizeMask(SDOperand Mask, SelectionDAG &DAG) {
2907   assert(Mask.getOpcode() == ISD::BUILD_VECTOR);
2908
2909   bool Changed = false;
2910   SmallVector<SDOperand, 8> MaskVec;
2911   unsigned NumElems = Mask.getNumOperands();
2912   for (unsigned i = 0; i != NumElems; ++i) {
2913     SDOperand Arg = Mask.getOperand(i);
2914     if (Arg.getOpcode() != ISD::UNDEF) {
2915       unsigned Val = cast<ConstantSDNode>(Arg)->getValue();
2916       if (Val > NumElems) {
2917         Arg = DAG.getConstant(NumElems, Arg.getValueType());
2918         Changed = true;
2919       }
2920     }
2921     MaskVec.push_back(Arg);
2922   }
2923
2924   if (Changed)
2925     Mask = DAG.getNode(ISD::BUILD_VECTOR, Mask.getValueType(),
2926                        &MaskVec[0], MaskVec.size());
2927   return Mask;
2928 }
2929
2930 /// getMOVLMask - Returns a vector_shuffle mask for an movs{s|d}, movd
2931 /// operation of specified width.
2932 static SDOperand getMOVLMask(unsigned NumElems, SelectionDAG &DAG) {
2933   MVT::ValueType MaskVT = MVT::getIntVectorWithNumElements(NumElems);
2934   MVT::ValueType BaseVT = MVT::getVectorElementType(MaskVT);
2935
2936   SmallVector<SDOperand, 8> MaskVec;
2937   MaskVec.push_back(DAG.getConstant(NumElems, BaseVT));
2938   for (unsigned i = 1; i != NumElems; ++i)
2939     MaskVec.push_back(DAG.getConstant(i, BaseVT));
2940   return DAG.getNode(ISD::BUILD_VECTOR, MaskVT, &MaskVec[0], MaskVec.size());
2941 }
2942
2943 /// getUnpacklMask - Returns a vector_shuffle mask for an unpackl operation
2944 /// of specified width.
2945 static SDOperand getUnpacklMask(unsigned NumElems, SelectionDAG &DAG) {
2946   MVT::ValueType MaskVT = MVT::getIntVectorWithNumElements(NumElems);
2947   MVT::ValueType BaseVT = MVT::getVectorElementType(MaskVT);
2948   SmallVector<SDOperand, 8> MaskVec;
2949   for (unsigned i = 0, e = NumElems/2; i != e; ++i) {
2950     MaskVec.push_back(DAG.getConstant(i,            BaseVT));
2951     MaskVec.push_back(DAG.getConstant(i + NumElems, BaseVT));
2952   }
2953   return DAG.getNode(ISD::BUILD_VECTOR, MaskVT, &MaskVec[0], MaskVec.size());
2954 }
2955
2956 /// getUnpackhMask - Returns a vector_shuffle mask for an unpackh operation
2957 /// of specified width.
2958 static SDOperand getUnpackhMask(unsigned NumElems, SelectionDAG &DAG) {
2959   MVT::ValueType MaskVT = MVT::getIntVectorWithNumElements(NumElems);
2960   MVT::ValueType BaseVT = MVT::getVectorElementType(MaskVT);
2961   unsigned Half = NumElems/2;
2962   SmallVector<SDOperand, 8> MaskVec;
2963   for (unsigned i = 0; i != Half; ++i) {
2964     MaskVec.push_back(DAG.getConstant(i + Half,            BaseVT));
2965     MaskVec.push_back(DAG.getConstant(i + NumElems + Half, BaseVT));
2966   }
2967   return DAG.getNode(ISD::BUILD_VECTOR, MaskVT, &MaskVec[0], MaskVec.size());
2968 }
2969
2970 /// PromoteSplat - Promote a splat of v8i16 or v16i8 to v4i32.
2971 ///
2972 static SDOperand PromoteSplat(SDOperand Op, SelectionDAG &DAG) {
2973   SDOperand V1 = Op.getOperand(0);
2974   SDOperand Mask = Op.getOperand(2);
2975   MVT::ValueType VT = Op.getValueType();
2976   unsigned NumElems = Mask.getNumOperands();
2977   Mask = getUnpacklMask(NumElems, DAG);
2978   while (NumElems != 4) {
2979     V1 = DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V1, V1, Mask);
2980     NumElems >>= 1;
2981   }
2982   V1 = DAG.getNode(ISD::BIT_CONVERT, MVT::v4i32, V1);
2983
2984   MVT::ValueType MaskVT = MVT::getIntVectorWithNumElements(4);
2985   Mask = getZeroVector(MaskVT, DAG);
2986   SDOperand Shuffle = DAG.getNode(ISD::VECTOR_SHUFFLE, MVT::v4i32, V1,
2987                                   DAG.getNode(ISD::UNDEF, MVT::v4i32), Mask);
2988   return DAG.getNode(ISD::BIT_CONVERT, VT, Shuffle);
2989 }
2990
2991 /// getShuffleVectorZeroOrUndef - Return a vector_shuffle of the specified
2992 /// vector of zero or undef vector.
2993 static SDOperand getShuffleVectorZeroOrUndef(SDOperand V2, MVT::ValueType VT,
2994                                              unsigned NumElems, unsigned Idx,
2995                                              bool isZero, SelectionDAG &DAG) {
2996   SDOperand V1 = isZero ? getZeroVector(VT, DAG) : DAG.getNode(ISD::UNDEF, VT);
2997   MVT::ValueType MaskVT = MVT::getIntVectorWithNumElements(NumElems);
2998   MVT::ValueType EVT = MVT::getVectorElementType(MaskVT);
2999   SDOperand Zero = DAG.getConstant(0, EVT);
3000   SmallVector<SDOperand, 8> MaskVec(NumElems, Zero);
3001   MaskVec[Idx] = DAG.getConstant(NumElems, EVT);
3002   SDOperand Mask = DAG.getNode(ISD::BUILD_VECTOR, MaskVT,
3003                                &MaskVec[0], MaskVec.size());
3004   return DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V1, V2, Mask);
3005 }
3006
3007 /// LowerBuildVectorv16i8 - Custom lower build_vector of v16i8.
3008 ///
3009 static SDOperand LowerBuildVectorv16i8(SDOperand Op, unsigned NonZeros,
3010                                        unsigned NumNonZero, unsigned NumZero,
3011                                        SelectionDAG &DAG, TargetLowering &TLI) {
3012   if (NumNonZero > 8)
3013     return SDOperand();
3014
3015   SDOperand V(0, 0);
3016   bool First = true;
3017   for (unsigned i = 0; i < 16; ++i) {
3018     bool ThisIsNonZero = (NonZeros & (1 << i)) != 0;
3019     if (ThisIsNonZero && First) {
3020       if (NumZero)
3021         V = getZeroVector(MVT::v8i16, DAG);
3022       else
3023         V = DAG.getNode(ISD::UNDEF, MVT::v8i16);
3024       First = false;
3025     }
3026
3027     if ((i & 1) != 0) {
3028       SDOperand ThisElt(0, 0), LastElt(0, 0);
3029       bool LastIsNonZero = (NonZeros & (1 << (i-1))) != 0;
3030       if (LastIsNonZero) {
3031         LastElt = DAG.getNode(ISD::ZERO_EXTEND, MVT::i16, Op.getOperand(i-1));
3032       }
3033       if (ThisIsNonZero) {
3034         ThisElt = DAG.getNode(ISD::ZERO_EXTEND, MVT::i16, Op.getOperand(i));
3035         ThisElt = DAG.getNode(ISD::SHL, MVT::i16,
3036                               ThisElt, DAG.getConstant(8, MVT::i8));
3037         if (LastIsNonZero)
3038           ThisElt = DAG.getNode(ISD::OR, MVT::i16, ThisElt, LastElt);
3039       } else
3040         ThisElt = LastElt;
3041
3042       if (ThisElt.Val)
3043         V = DAG.getNode(ISD::INSERT_VECTOR_ELT, MVT::v8i16, V, ThisElt,
3044                         DAG.getConstant(i/2, TLI.getPointerTy()));
3045     }
3046   }
3047
3048   return DAG.getNode(ISD::BIT_CONVERT, MVT::v16i8, V);
3049 }
3050
3051 /// LowerBuildVectorv8i16 - Custom lower build_vector of v8i16.
3052 ///
3053 static SDOperand LowerBuildVectorv8i16(SDOperand Op, unsigned NonZeros,
3054                                        unsigned NumNonZero, unsigned NumZero,
3055                                        SelectionDAG &DAG, TargetLowering &TLI) {
3056   if (NumNonZero > 4)
3057     return SDOperand();
3058
3059   SDOperand V(0, 0);
3060   bool First = true;
3061   for (unsigned i = 0; i < 8; ++i) {
3062     bool isNonZero = (NonZeros & (1 << i)) != 0;
3063     if (isNonZero) {
3064       if (First) {
3065         if (NumZero)
3066           V = getZeroVector(MVT::v8i16, DAG);
3067         else
3068           V = DAG.getNode(ISD::UNDEF, MVT::v8i16);
3069         First = false;
3070       }
3071       V = DAG.getNode(ISD::INSERT_VECTOR_ELT, MVT::v8i16, V, Op.getOperand(i),
3072                       DAG.getConstant(i, TLI.getPointerTy()));
3073     }
3074   }
3075
3076   return V;
3077 }
3078
3079 SDOperand
3080 X86TargetLowering::LowerBUILD_VECTOR(SDOperand Op, SelectionDAG &DAG) {
3081   // All zero's are handled with pxor.
3082   if (ISD::isBuildVectorAllZeros(Op.Val))
3083     return Op;
3084
3085   // All one's are handled with pcmpeqd.
3086   if (ISD::isBuildVectorAllOnes(Op.Val))
3087     return Op;
3088
3089   MVT::ValueType VT = Op.getValueType();
3090   MVT::ValueType EVT = MVT::getVectorElementType(VT);
3091   unsigned EVTBits = MVT::getSizeInBits(EVT);
3092
3093   unsigned NumElems = Op.getNumOperands();
3094   unsigned NumZero  = 0;
3095   unsigned NumNonZero = 0;
3096   unsigned NonZeros = 0;
3097   unsigned NumNonZeroImms = 0;
3098   std::set<SDOperand> Values;
3099   for (unsigned i = 0; i < NumElems; ++i) {
3100     SDOperand Elt = Op.getOperand(i);
3101     if (Elt.getOpcode() != ISD::UNDEF) {
3102       Values.insert(Elt);
3103       if (isZeroNode(Elt))
3104         NumZero++;
3105       else {
3106         NonZeros |= (1 << i);
3107         NumNonZero++;
3108         if (Elt.getOpcode() == ISD::Constant ||
3109             Elt.getOpcode() == ISD::ConstantFP)
3110           NumNonZeroImms++;
3111       }
3112     }
3113   }
3114
3115   if (NumNonZero == 0) {
3116     if (NumZero == 0)
3117       // All undef vector. Return an UNDEF.
3118       return DAG.getNode(ISD::UNDEF, VT);
3119     else
3120       // A mix of zero and undef. Return a zero vector.
3121       return getZeroVector(VT, DAG);
3122   }
3123
3124   // Splat is obviously ok. Let legalizer expand it to a shuffle.
3125   if (Values.size() == 1)
3126     return SDOperand();
3127
3128   // Special case for single non-zero element.
3129   if (NumNonZero == 1) {
3130     unsigned Idx = CountTrailingZeros_32(NonZeros);
3131     SDOperand Item = Op.getOperand(Idx);
3132     Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, VT, Item);
3133     if (Idx == 0)
3134       // Turn it into a MOVL (i.e. movss, movsd, or movd) to a zero vector.
3135       return getShuffleVectorZeroOrUndef(Item, VT, NumElems, Idx,
3136                                          NumZero > 0, DAG);
3137
3138     if (EVTBits == 32) {
3139       // Turn it into a shuffle of zero and zero-extended scalar to vector.
3140       Item = getShuffleVectorZeroOrUndef(Item, VT, NumElems, 0, NumZero > 0,
3141                                          DAG);
3142       MVT::ValueType MaskVT  = MVT::getIntVectorWithNumElements(NumElems);
3143       MVT::ValueType MaskEVT = MVT::getVectorElementType(MaskVT);
3144       SmallVector<SDOperand, 8> MaskVec;
3145       for (unsigned i = 0; i < NumElems; i++)
3146         MaskVec.push_back(DAG.getConstant((i == Idx) ? 0 : 1, MaskEVT));
3147       SDOperand Mask = DAG.getNode(ISD::BUILD_VECTOR, MaskVT,
3148                                    &MaskVec[0], MaskVec.size());
3149       return DAG.getNode(ISD::VECTOR_SHUFFLE, VT, Item,
3150                          DAG.getNode(ISD::UNDEF, VT), Mask);
3151     }
3152   }
3153
3154   // A vector full of immediates; various special cases are already
3155   // handled, so this is best done with a single constant-pool load.
3156   if (NumNonZero == NumNonZeroImms)
3157     return SDOperand();
3158
3159   // Let legalizer expand 2-wide build_vectors.
3160   if (EVTBits == 64)
3161     return SDOperand();
3162
3163   // If element VT is < 32 bits, convert it to inserts into a zero vector.
3164   if (EVTBits == 8 && NumElems == 16) {
3165     SDOperand V = LowerBuildVectorv16i8(Op, NonZeros,NumNonZero,NumZero, DAG,
3166                                         *this);
3167     if (V.Val) return V;
3168   }
3169
3170   if (EVTBits == 16 && NumElems == 8) {
3171     SDOperand V = LowerBuildVectorv8i16(Op, NonZeros,NumNonZero,NumZero, DAG,
3172                                         *this);
3173     if (V.Val) return V;
3174   }
3175
3176   // If element VT is == 32 bits, turn it into a number of shuffles.
3177   SmallVector<SDOperand, 8> V;
3178   V.resize(NumElems);
3179   if (NumElems == 4 && NumZero > 0) {
3180     for (unsigned i = 0; i < 4; ++i) {
3181       bool isZero = !(NonZeros & (1 << i));
3182       if (isZero)
3183         V[i] = getZeroVector(VT, DAG);
3184       else
3185         V[i] = DAG.getNode(ISD::SCALAR_TO_VECTOR, VT, Op.getOperand(i));
3186     }
3187
3188     for (unsigned i = 0; i < 2; ++i) {
3189       switch ((NonZeros & (0x3 << i*2)) >> (i*2)) {
3190         default: break;
3191         case 0:
3192           V[i] = V[i*2];  // Must be a zero vector.
3193           break;
3194         case 1:
3195           V[i] = DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V[i*2+1], V[i*2],
3196                              getMOVLMask(NumElems, DAG));
3197           break;
3198         case 2:
3199           V[i] = DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V[i*2], V[i*2+1],
3200                              getMOVLMask(NumElems, DAG));
3201           break;
3202         case 3:
3203           V[i] = DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V[i*2], V[i*2+1],
3204                              getUnpacklMask(NumElems, DAG));
3205           break;
3206       }
3207     }
3208
3209     // Take advantage of the fact GR32 to VR128 scalar_to_vector (i.e. movd)
3210     // clears the upper bits.
3211     // FIXME: we can do the same for v4f32 case when we know both parts of
3212     // the lower half come from scalar_to_vector (loadf32). We should do
3213     // that in post legalizer dag combiner with target specific hooks.
3214     if (MVT::isInteger(EVT) && (NonZeros & (0x3 << 2)) == 0)
3215       return V[0];
3216     MVT::ValueType MaskVT = MVT::getIntVectorWithNumElements(NumElems);
3217     MVT::ValueType EVT = MVT::getVectorElementType(MaskVT);
3218     SmallVector<SDOperand, 8> MaskVec;
3219     bool Reverse = (NonZeros & 0x3) == 2;
3220     for (unsigned i = 0; i < 2; ++i)
3221       if (Reverse)
3222         MaskVec.push_back(DAG.getConstant(1-i, EVT));
3223       else
3224         MaskVec.push_back(DAG.getConstant(i, EVT));
3225     Reverse = ((NonZeros & (0x3 << 2)) >> 2) == 2;
3226     for (unsigned i = 0; i < 2; ++i)
3227       if (Reverse)
3228         MaskVec.push_back(DAG.getConstant(1-i+NumElems, EVT));
3229       else
3230         MaskVec.push_back(DAG.getConstant(i+NumElems, EVT));
3231     SDOperand ShufMask = DAG.getNode(ISD::BUILD_VECTOR, MaskVT,
3232                                      &MaskVec[0], MaskVec.size());
3233     return DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V[0], V[1], ShufMask);
3234   }
3235
3236   if (Values.size() > 2) {
3237     // Expand into a number of unpckl*.
3238     // e.g. for v4f32
3239     //   Step 1: unpcklps 0, 2 ==> X: <?, ?, 2, 0>
3240     //         : unpcklps 1, 3 ==> Y: <?, ?, 3, 1>
3241     //   Step 2: unpcklps X, Y ==>    <3, 2, 1, 0>
3242     SDOperand UnpckMask = getUnpacklMask(NumElems, DAG);
3243     for (unsigned i = 0; i < NumElems; ++i)
3244       V[i] = DAG.getNode(ISD::SCALAR_TO_VECTOR, VT, Op.getOperand(i));
3245     NumElems >>= 1;
3246     while (NumElems != 0) {
3247       for (unsigned i = 0; i < NumElems; ++i)
3248         V[i] = DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V[i], V[i + NumElems],
3249                            UnpckMask);
3250       NumElems >>= 1;
3251     }
3252     return V[0];
3253   }
3254
3255   return SDOperand();
3256 }
3257
3258 SDOperand
3259 X86TargetLowering::LowerVECTOR_SHUFFLE(SDOperand Op, SelectionDAG &DAG) {
3260   SDOperand V1 = Op.getOperand(0);
3261   SDOperand V2 = Op.getOperand(1);
3262   SDOperand PermMask = Op.getOperand(2);
3263   MVT::ValueType VT = Op.getValueType();
3264   unsigned NumElems = PermMask.getNumOperands();
3265   bool V1IsUndef = V1.getOpcode() == ISD::UNDEF;
3266   bool V2IsUndef = V2.getOpcode() == ISD::UNDEF;
3267   bool V1IsSplat = false;
3268   bool V2IsSplat = false;
3269
3270   if (isUndefShuffle(Op.Val))
3271     return DAG.getNode(ISD::UNDEF, VT);
3272
3273   if (isZeroShuffle(Op.Val))
3274     return getZeroVector(VT, DAG);
3275
3276   if (isIdentityMask(PermMask.Val))
3277     return V1;
3278   else if (isIdentityMask(PermMask.Val, true))
3279     return V2;
3280
3281   if (isSplatMask(PermMask.Val)) {
3282     if (NumElems <= 4) return Op;
3283     // Promote it to a v4i32 splat.
3284     return PromoteSplat(Op, DAG);
3285   }
3286
3287   if (X86::isMOVLMask(PermMask.Val))
3288     return (V1IsUndef) ? V2 : Op;
3289
3290   if (X86::isMOVSHDUPMask(PermMask.Val) ||
3291       X86::isMOVSLDUPMask(PermMask.Val) ||
3292       X86::isMOVHLPSMask(PermMask.Val) ||
3293       X86::isMOVHPMask(PermMask.Val) ||
3294       X86::isMOVLPMask(PermMask.Val))
3295     return Op;
3296
3297   if (ShouldXformToMOVHLPS(PermMask.Val) ||
3298       ShouldXformToMOVLP(V1.Val, V2.Val, PermMask.Val))
3299     return CommuteVectorShuffle(Op, V1, V2, PermMask, DAG);
3300
3301   bool Commuted = false;
3302   V1IsSplat = isSplatVector(V1.Val);
3303   V2IsSplat = isSplatVector(V2.Val);
3304   if ((V1IsSplat || V1IsUndef) && !(V2IsSplat || V2IsUndef)) {
3305     Op = CommuteVectorShuffle(Op, V1, V2, PermMask, DAG);
3306     std::swap(V1IsSplat, V2IsSplat);
3307     std::swap(V1IsUndef, V2IsUndef);
3308     Commuted = true;
3309   }
3310
3311   if (isCommutedMOVL(PermMask.Val, V2IsSplat, V2IsUndef)) {
3312     if (V2IsUndef) return V1;
3313     Op = CommuteVectorShuffle(Op, V1, V2, PermMask, DAG);
3314     if (V2IsSplat) {
3315       // V2 is a splat, so the mask may be malformed. That is, it may point
3316       // to any V2 element. The instruction selectior won't like this. Get
3317       // a corrected mask and commute to form a proper MOVS{S|D}.
3318       SDOperand NewMask = getMOVLMask(NumElems, DAG);
3319       if (NewMask.Val != PermMask.Val)
3320         Op = DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V1, V2, NewMask);
3321     }
3322     return Op;
3323   }
3324
3325   if (X86::isUNPCKL_v_undef_Mask(PermMask.Val) ||
3326       X86::isUNPCKH_v_undef_Mask(PermMask.Val) ||
3327       X86::isUNPCKLMask(PermMask.Val) ||
3328       X86::isUNPCKHMask(PermMask.Val))
3329     return Op;
3330
3331   if (V2IsSplat) {
3332     // Normalize mask so all entries that point to V2 points to its first
3333     // element then try to match unpck{h|l} again. If match, return a
3334     // new vector_shuffle with the corrected mask.
3335     SDOperand NewMask = NormalizeMask(PermMask, DAG);
3336     if (NewMask.Val != PermMask.Val) {
3337       if (X86::isUNPCKLMask(PermMask.Val, true)) {
3338         SDOperand NewMask = getUnpacklMask(NumElems, DAG);
3339         return DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V1, V2, NewMask);
3340       } else if (X86::isUNPCKHMask(PermMask.Val, true)) {
3341         SDOperand NewMask = getUnpackhMask(NumElems, DAG);
3342         return DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V1, V2, NewMask);
3343       }
3344     }
3345   }
3346
3347   // Normalize the node to match x86 shuffle ops if needed
3348   if (V2.getOpcode() != ISD::UNDEF && isCommutedSHUFP(PermMask.Val))
3349       Op = CommuteVectorShuffle(Op, V1, V2, PermMask, DAG);
3350
3351   if (Commuted) {
3352     // Commute is back and try unpck* again.
3353     Op = CommuteVectorShuffle(Op, V1, V2, PermMask, DAG);
3354     if (X86::isUNPCKL_v_undef_Mask(PermMask.Val) ||
3355         X86::isUNPCKH_v_undef_Mask(PermMask.Val) ||
3356         X86::isUNPCKLMask(PermMask.Val) ||
3357         X86::isUNPCKHMask(PermMask.Val))
3358       return Op;
3359   }
3360
3361   // If VT is integer, try PSHUF* first, then SHUFP*.
3362   if (MVT::isInteger(VT)) {
3363     // MMX doesn't have PSHUFD; it does have PSHUFW. While it's theoretically
3364     // possible to shuffle a v2i32 using PSHUFW, that's not yet implemented.
3365     if (((MVT::getSizeInBits(VT) != 64 || NumElems == 4) &&
3366          X86::isPSHUFDMask(PermMask.Val)) ||
3367         X86::isPSHUFHWMask(PermMask.Val) ||
3368         X86::isPSHUFLWMask(PermMask.Val)) {
3369       if (V2.getOpcode() != ISD::UNDEF)
3370         return DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V1,
3371                            DAG.getNode(ISD::UNDEF, V1.getValueType()),PermMask);
3372       return Op;
3373     }
3374
3375     if (X86::isSHUFPMask(PermMask.Val) &&
3376         MVT::getSizeInBits(VT) != 64)    // Don't do this for MMX.
3377       return Op;
3378
3379     // Handle v8i16 shuffle high / low shuffle node pair.
3380     if (VT == MVT::v8i16 && isPSHUFHW_PSHUFLWMask(PermMask.Val)) {
3381       MVT::ValueType MaskVT = MVT::getIntVectorWithNumElements(NumElems);
3382       MVT::ValueType BaseVT = MVT::getVectorElementType(MaskVT);
3383       SmallVector<SDOperand, 8> MaskVec;
3384       for (unsigned i = 0; i != 4; ++i)
3385         MaskVec.push_back(PermMask.getOperand(i));
3386       for (unsigned i = 4; i != 8; ++i)
3387         MaskVec.push_back(DAG.getConstant(i, BaseVT));
3388       SDOperand Mask = DAG.getNode(ISD::BUILD_VECTOR, MaskVT,
3389                                    &MaskVec[0], MaskVec.size());
3390       V1 = DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V1, V2, Mask);
3391       MaskVec.clear();
3392       for (unsigned i = 0; i != 4; ++i)
3393         MaskVec.push_back(DAG.getConstant(i, BaseVT));
3394       for (unsigned i = 4; i != 8; ++i)
3395         MaskVec.push_back(PermMask.getOperand(i));
3396       Mask = DAG.getNode(ISD::BUILD_VECTOR, MaskVT, &MaskVec[0],MaskVec.size());
3397       return DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V1, V2, Mask);
3398     }
3399   } else {
3400     // Floating point cases in the other order.
3401     if (X86::isSHUFPMask(PermMask.Val))
3402       return Op;
3403     if (X86::isPSHUFDMask(PermMask.Val) ||
3404         X86::isPSHUFHWMask(PermMask.Val) ||
3405         X86::isPSHUFLWMask(PermMask.Val)) {
3406       if (V2.getOpcode() != ISD::UNDEF)
3407         return DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V1,
3408                            DAG.getNode(ISD::UNDEF, V1.getValueType()),PermMask);
3409       return Op;
3410     }
3411   }
3412
3413   if (NumElems == 4 &&
3414       // Don't do this for MMX.
3415       MVT::getSizeInBits(VT) != 64) {
3416     MVT::ValueType MaskVT = PermMask.getValueType();
3417     MVT::ValueType MaskEVT = MVT::getVectorElementType(MaskVT);
3418     SmallVector<std::pair<int, int>, 8> Locs;
3419     Locs.reserve(NumElems);
3420     SmallVector<SDOperand, 8> Mask1(NumElems, DAG.getNode(ISD::UNDEF, MaskEVT));
3421     SmallVector<SDOperand, 8> Mask2(NumElems, DAG.getNode(ISD::UNDEF, MaskEVT));
3422     unsigned NumHi = 0;
3423     unsigned NumLo = 0;
3424     // If no more than two elements come from either vector. This can be
3425     // implemented with two shuffles. First shuffle gather the elements.
3426     // The second shuffle, which takes the first shuffle as both of its
3427     // vector operands, put the elements into the right order.
3428     for (unsigned i = 0; i != NumElems; ++i) {
3429       SDOperand Elt = PermMask.getOperand(i);
3430       if (Elt.getOpcode() == ISD::UNDEF) {
3431         Locs[i] = std::make_pair(-1, -1);
3432       } else {
3433         unsigned Val = cast<ConstantSDNode>(Elt)->getValue();
3434         if (Val < NumElems) {
3435           Locs[i] = std::make_pair(0, NumLo);
3436           Mask1[NumLo] = Elt;
3437           NumLo++;
3438         } else {
3439           Locs[i] = std::make_pair(1, NumHi);
3440           if (2+NumHi < NumElems)
3441             Mask1[2+NumHi] = Elt;
3442           NumHi++;
3443         }
3444       }
3445     }
3446     if (NumLo <= 2 && NumHi <= 2) {
3447       V1 = DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V1, V2,
3448                        DAG.getNode(ISD::BUILD_VECTOR, MaskVT,
3449                                    &Mask1[0], Mask1.size()));
3450       for (unsigned i = 0; i != NumElems; ++i) {
3451         if (Locs[i].first == -1)
3452           continue;
3453         else {
3454           unsigned Idx = (i < NumElems/2) ? 0 : NumElems;
3455           Idx += Locs[i].first * (NumElems/2) + Locs[i].second;
3456           Mask2[i] = DAG.getConstant(Idx, MaskEVT);
3457         }
3458       }
3459
3460       return DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V1, V1,
3461                          DAG.getNode(ISD::BUILD_VECTOR, MaskVT,
3462                                      &Mask2[0], Mask2.size()));
3463     }
3464
3465     // Break it into (shuffle shuffle_hi, shuffle_lo).
3466     Locs.clear();
3467     SmallVector<SDOperand,8> LoMask(NumElems, DAG.getNode(ISD::UNDEF, MaskEVT));
3468     SmallVector<SDOperand,8> HiMask(NumElems, DAG.getNode(ISD::UNDEF, MaskEVT));
3469     SmallVector<SDOperand,8> *MaskPtr = &LoMask;
3470     unsigned MaskIdx = 0;
3471     unsigned LoIdx = 0;
3472     unsigned HiIdx = NumElems/2;
3473     for (unsigned i = 0; i != NumElems; ++i) {
3474       if (i == NumElems/2) {
3475         MaskPtr = &HiMask;
3476         MaskIdx = 1;
3477         LoIdx = 0;
3478         HiIdx = NumElems/2;
3479       }
3480       SDOperand Elt = PermMask.getOperand(i);
3481       if (Elt.getOpcode() == ISD::UNDEF) {
3482         Locs[i] = std::make_pair(-1, -1);
3483       } else if (cast<ConstantSDNode>(Elt)->getValue() < NumElems) {
3484         Locs[i] = std::make_pair(MaskIdx, LoIdx);
3485         (*MaskPtr)[LoIdx] = Elt;
3486         LoIdx++;
3487       } else {
3488         Locs[i] = std::make_pair(MaskIdx, HiIdx);
3489         (*MaskPtr)[HiIdx] = Elt;
3490         HiIdx++;
3491       }
3492     }
3493
3494     SDOperand LoShuffle =
3495       DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V1, V2,
3496                   DAG.getNode(ISD::BUILD_VECTOR, MaskVT,
3497                               &LoMask[0], LoMask.size()));
3498     SDOperand HiShuffle =
3499       DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V1, V2,
3500                   DAG.getNode(ISD::BUILD_VECTOR, MaskVT,
3501                               &HiMask[0], HiMask.size()));
3502     SmallVector<SDOperand, 8> MaskOps;
3503     for (unsigned i = 0; i != NumElems; ++i) {
3504       if (Locs[i].first == -1) {
3505         MaskOps.push_back(DAG.getNode(ISD::UNDEF, MaskEVT));
3506       } else {
3507         unsigned Idx = Locs[i].first * NumElems + Locs[i].second;
3508         MaskOps.push_back(DAG.getConstant(Idx, MaskEVT));
3509       }
3510     }
3511     return DAG.getNode(ISD::VECTOR_SHUFFLE, VT, LoShuffle, HiShuffle,
3512                        DAG.getNode(ISD::BUILD_VECTOR, MaskVT,
3513                                    &MaskOps[0], MaskOps.size()));
3514   }
3515
3516   return SDOperand();
3517 }
3518
3519 SDOperand
3520 X86TargetLowering::LowerEXTRACT_VECTOR_ELT(SDOperand Op, SelectionDAG &DAG) {
3521   if (!isa<ConstantSDNode>(Op.getOperand(1)))
3522     return SDOperand();
3523
3524   MVT::ValueType VT = Op.getValueType();
3525   // TODO: handle v16i8.
3526   if (MVT::getSizeInBits(VT) == 16) {
3527     // Transform it so it match pextrw which produces a 32-bit result.
3528     MVT::ValueType EVT = (MVT::ValueType)(VT+1);
3529     SDOperand Extract = DAG.getNode(X86ISD::PEXTRW, EVT,
3530                                     Op.getOperand(0), Op.getOperand(1));
3531     SDOperand Assert  = DAG.getNode(ISD::AssertZext, EVT, Extract,
3532                                     DAG.getValueType(VT));
3533     return DAG.getNode(ISD::TRUNCATE, VT, Assert);
3534   } else if (MVT::getSizeInBits(VT) == 32) {
3535     SDOperand Vec = Op.getOperand(0);
3536     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getValue();
3537     if (Idx == 0)
3538       return Op;
3539     // SHUFPS the element to the lowest double word, then movss.
3540     MVT::ValueType MaskVT = MVT::getIntVectorWithNumElements(4);
3541     SmallVector<SDOperand, 8> IdxVec;
3542     IdxVec.
3543       push_back(DAG.getConstant(Idx, MVT::getVectorElementType(MaskVT)));
3544     IdxVec.
3545       push_back(DAG.getNode(ISD::UNDEF, MVT::getVectorElementType(MaskVT)));
3546     IdxVec.
3547       push_back(DAG.getNode(ISD::UNDEF, MVT::getVectorElementType(MaskVT)));
3548     IdxVec.
3549       push_back(DAG.getNode(ISD::UNDEF, MVT::getVectorElementType(MaskVT)));
3550     SDOperand Mask = DAG.getNode(ISD::BUILD_VECTOR, MaskVT,
3551                                  &IdxVec[0], IdxVec.size());
3552     Vec = DAG.getNode(ISD::VECTOR_SHUFFLE, Vec.getValueType(),
3553                       Vec, DAG.getNode(ISD::UNDEF, Vec.getValueType()), Mask);
3554     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, VT, Vec,
3555                        DAG.getConstant(0, getPointerTy()));
3556   } else if (MVT::getSizeInBits(VT) == 64) {
3557     SDOperand Vec = Op.getOperand(0);
3558     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getValue();
3559     if (Idx == 0)
3560       return Op;
3561
3562     // UNPCKHPD the element to the lowest double word, then movsd.
3563     // Note if the lower 64 bits of the result of the UNPCKHPD is then stored
3564     // to a f64mem, the whole operation is folded into a single MOVHPDmr.
3565     MVT::ValueType MaskVT = MVT::getIntVectorWithNumElements(4);
3566     SmallVector<SDOperand, 8> IdxVec;
3567     IdxVec.push_back(DAG.getConstant(1, MVT::getVectorElementType(MaskVT)));
3568     IdxVec.
3569       push_back(DAG.getNode(ISD::UNDEF, MVT::getVectorElementType(MaskVT)));
3570     SDOperand Mask = DAG.getNode(ISD::BUILD_VECTOR, MaskVT,
3571                                  &IdxVec[0], IdxVec.size());
3572     Vec = DAG.getNode(ISD::VECTOR_SHUFFLE, Vec.getValueType(),
3573                       Vec, DAG.getNode(ISD::UNDEF, Vec.getValueType()), Mask);
3574     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, VT, Vec,
3575                        DAG.getConstant(0, getPointerTy()));
3576   }
3577
3578   return SDOperand();
3579 }
3580
3581 SDOperand
3582 X86TargetLowering::LowerINSERT_VECTOR_ELT(SDOperand Op, SelectionDAG &DAG) {
3583   // Transform it so it match pinsrw which expects a 16-bit value in a GR32
3584   // as its second argument.
3585   MVT::ValueType VT = Op.getValueType();
3586   MVT::ValueType BaseVT = MVT::getVectorElementType(VT);
3587   SDOperand N0 = Op.getOperand(0);
3588   SDOperand N1 = Op.getOperand(1);
3589   SDOperand N2 = Op.getOperand(2);
3590   if (MVT::getSizeInBits(BaseVT) == 16) {
3591     if (N1.getValueType() != MVT::i32)
3592       N1 = DAG.getNode(ISD::ANY_EXTEND, MVT::i32, N1);
3593     if (N2.getValueType() != MVT::i32)
3594       N2 = DAG.getConstant(cast<ConstantSDNode>(N2)->getValue(),getPointerTy());
3595     return DAG.getNode(X86ISD::PINSRW, VT, N0, N1, N2);
3596   } else if (MVT::getSizeInBits(BaseVT) == 32) {
3597     unsigned Idx = cast<ConstantSDNode>(N2)->getValue();
3598     if (Idx == 0) {
3599       // Use a movss.
3600       N1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, VT, N1);
3601       MVT::ValueType MaskVT = MVT::getIntVectorWithNumElements(4);
3602       MVT::ValueType BaseVT = MVT::getVectorElementType(MaskVT);
3603       SmallVector<SDOperand, 8> MaskVec;
3604       MaskVec.push_back(DAG.getConstant(4, BaseVT));
3605       for (unsigned i = 1; i <= 3; ++i)
3606         MaskVec.push_back(DAG.getConstant(i, BaseVT));
3607       return DAG.getNode(ISD::VECTOR_SHUFFLE, VT, N0, N1,
3608                          DAG.getNode(ISD::BUILD_VECTOR, MaskVT,
3609                                      &MaskVec[0], MaskVec.size()));
3610     } else {
3611       // Use two pinsrw instructions to insert a 32 bit value.
3612       Idx <<= 1;
3613       if (MVT::isFloatingPoint(N1.getValueType())) {
3614         N1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, MVT::v4f32, N1);
3615         N1 = DAG.getNode(ISD::BIT_CONVERT, MVT::v4i32, N1);
3616         N1 = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, MVT::i32, N1,
3617                          DAG.getConstant(0, getPointerTy()));
3618       }
3619       N0 = DAG.getNode(ISD::BIT_CONVERT, MVT::v8i16, N0);
3620       N0 = DAG.getNode(X86ISD::PINSRW, MVT::v8i16, N0, N1,
3621                        DAG.getConstant(Idx, getPointerTy()));
3622       N1 = DAG.getNode(ISD::SRL, MVT::i32, N1, DAG.getConstant(16, MVT::i8));
3623       N0 = DAG.getNode(X86ISD::PINSRW, MVT::v8i16, N0, N1,
3624                        DAG.getConstant(Idx+1, getPointerTy()));
3625       return DAG.getNode(ISD::BIT_CONVERT, VT, N0);
3626     }
3627   }
3628
3629   return SDOperand();
3630 }
3631
3632 SDOperand
3633 X86TargetLowering::LowerSCALAR_TO_VECTOR(SDOperand Op, SelectionDAG &DAG) {
3634   SDOperand AnyExt = DAG.getNode(ISD::ANY_EXTEND, MVT::i32, Op.getOperand(0));
3635   return DAG.getNode(X86ISD::S2VEC, Op.getValueType(), AnyExt);
3636 }
3637
3638 // ConstantPool, JumpTable, GlobalAddress, and ExternalSymbol are lowered as
3639 // their target countpart wrapped in the X86ISD::Wrapper node. Suppose N is
3640 // one of the above mentioned nodes. It has to be wrapped because otherwise
3641 // Select(N) returns N. So the raw TargetGlobalAddress nodes, etc. can only
3642 // be used to form addressing mode. These wrapped nodes will be selected
3643 // into MOV32ri.
3644 SDOperand
3645 X86TargetLowering::LowerConstantPool(SDOperand Op, SelectionDAG &DAG) {
3646   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
3647   SDOperand Result = DAG.getTargetConstantPool(CP->getConstVal(),
3648                                                getPointerTy(),
3649                                                CP->getAlignment());
3650   Result = DAG.getNode(X86ISD::Wrapper, getPointerTy(), Result);
3651   // With PIC, the address is actually $g + Offset.
3652   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
3653       !Subtarget->isPICStyleRIPRel()) {
3654     Result = DAG.getNode(ISD::ADD, getPointerTy(),
3655                          DAG.getNode(X86ISD::GlobalBaseReg, getPointerTy()),
3656                          Result);
3657   }
3658
3659   return Result;
3660 }
3661
3662 SDOperand
3663 X86TargetLowering::LowerGlobalAddress(SDOperand Op, SelectionDAG &DAG) {
3664   GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
3665   SDOperand Result = DAG.getTargetGlobalAddress(GV, getPointerTy());
3666   Result = DAG.getNode(X86ISD::Wrapper, getPointerTy(), Result);
3667   // With PIC, the address is actually $g + Offset.
3668   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
3669       !Subtarget->isPICStyleRIPRel()) {
3670     Result = DAG.getNode(ISD::ADD, getPointerTy(),
3671                          DAG.getNode(X86ISD::GlobalBaseReg, getPointerTy()),
3672                          Result);
3673   }
3674
3675   // For Darwin & Mingw32, external and weak symbols are indirect, so we want to
3676   // load the value at address GV, not the value of GV itself. This means that
3677   // the GlobalAddress must be in the base or index register of the address, not
3678   // the GV offset field. Platform check is inside GVRequiresExtraLoad() call
3679   // The same applies for external symbols during PIC codegen
3680   if (Subtarget->GVRequiresExtraLoad(GV, getTargetMachine(), false))
3681     Result = DAG.getLoad(getPointerTy(), DAG.getEntryNode(), Result, NULL, 0);
3682
3683   return Result;
3684 }
3685
3686 // Lower ISD::GlobalTLSAddress using the "general dynamic" model
3687 static SDOperand
3688 LowerToTLSGeneralDynamicModel(GlobalAddressSDNode *GA, SelectionDAG &DAG,
3689                               const MVT::ValueType PtrVT) {
3690   SDOperand InFlag;
3691   SDOperand Chain = DAG.getCopyToReg(DAG.getEntryNode(), X86::EBX,
3692                                      DAG.getNode(X86ISD::GlobalBaseReg,
3693                                                  PtrVT), InFlag);
3694   InFlag = Chain.getValue(1);
3695
3696   // emit leal symbol@TLSGD(,%ebx,1), %eax
3697   SDVTList NodeTys = DAG.getVTList(PtrVT, MVT::Other, MVT::Flag);
3698   SDOperand TGA = DAG.getTargetGlobalAddress(GA->getGlobal(),
3699                                              GA->getValueType(0),
3700                                              GA->getOffset());
3701   SDOperand Ops[] = { Chain,  TGA, InFlag };
3702   SDOperand Result = DAG.getNode(X86ISD::TLSADDR, NodeTys, Ops, 3);
3703   InFlag = Result.getValue(2);
3704   Chain = Result.getValue(1);
3705
3706   // call ___tls_get_addr. This function receives its argument in
3707   // the register EAX.
3708   Chain = DAG.getCopyToReg(Chain, X86::EAX, Result, InFlag);
3709   InFlag = Chain.getValue(1);
3710
3711   NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
3712   SDOperand Ops1[] = { Chain,
3713                       DAG.getTargetExternalSymbol("___tls_get_addr",
3714                                                   PtrVT),
3715                       DAG.getRegister(X86::EAX, PtrVT),
3716                       DAG.getRegister(X86::EBX, PtrVT),
3717                       InFlag };
3718   Chain = DAG.getNode(X86ISD::CALL, NodeTys, Ops1, 5);
3719   InFlag = Chain.getValue(1);
3720
3721   return DAG.getCopyFromReg(Chain, X86::EAX, PtrVT, InFlag);
3722 }
3723
3724 // Lower ISD::GlobalTLSAddress using the "initial exec" (for no-pic) or
3725 // "local exec" model.
3726 static SDOperand
3727 LowerToTLSExecModel(GlobalAddressSDNode *GA, SelectionDAG &DAG,
3728                          const MVT::ValueType PtrVT) {
3729   // Get the Thread Pointer
3730   SDOperand ThreadPointer = DAG.getNode(X86ISD::THREAD_POINTER, PtrVT);
3731   // emit "addl x@ntpoff,%eax" (local exec) or "addl x@indntpoff,%eax" (initial
3732   // exec)
3733   SDOperand TGA = DAG.getTargetGlobalAddress(GA->getGlobal(),
3734                                              GA->getValueType(0),
3735                                              GA->getOffset());
3736   SDOperand Offset = DAG.getNode(X86ISD::Wrapper, PtrVT, TGA);
3737
3738   if (GA->getGlobal()->isDeclaration()) // initial exec TLS model
3739     Offset = DAG.getLoad(PtrVT, DAG.getEntryNode(), Offset, NULL, 0);
3740
3741   // The address of the thread local variable is the add of the thread
3742   // pointer with the offset of the variable.
3743   return DAG.getNode(ISD::ADD, PtrVT, ThreadPointer, Offset);
3744 }
3745
3746 SDOperand
3747 X86TargetLowering::LowerGlobalTLSAddress(SDOperand Op, SelectionDAG &DAG) {
3748   // TODO: implement the "local dynamic" model
3749   // TODO: implement the "initial exec"model for pic executables
3750   assert(!Subtarget->is64Bit() && Subtarget->isTargetELF() &&
3751          "TLS not implemented for non-ELF and 64-bit targets");
3752   GlobalAddressSDNode *GA = cast<GlobalAddressSDNode>(Op);
3753   // If the relocation model is PIC, use the "General Dynamic" TLS Model,
3754   // otherwise use the "Local Exec"TLS Model
3755   if (getTargetMachine().getRelocationModel() == Reloc::PIC_)
3756     return LowerToTLSGeneralDynamicModel(GA, DAG, getPointerTy());
3757   else
3758     return LowerToTLSExecModel(GA, DAG, getPointerTy());
3759 }
3760
3761 SDOperand
3762 X86TargetLowering::LowerExternalSymbol(SDOperand Op, SelectionDAG &DAG) {
3763   const char *Sym = cast<ExternalSymbolSDNode>(Op)->getSymbol();
3764   SDOperand Result = DAG.getTargetExternalSymbol(Sym, getPointerTy());
3765   Result = DAG.getNode(X86ISD::Wrapper, getPointerTy(), Result);
3766   // With PIC, the address is actually $g + Offset.
3767   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
3768       !Subtarget->isPICStyleRIPRel()) {
3769     Result = DAG.getNode(ISD::ADD, getPointerTy(),
3770                          DAG.getNode(X86ISD::GlobalBaseReg, getPointerTy()),
3771                          Result);
3772   }
3773
3774   return Result;
3775 }
3776
3777 SDOperand X86TargetLowering::LowerJumpTable(SDOperand Op, SelectionDAG &DAG) {
3778   JumpTableSDNode *JT = cast<JumpTableSDNode>(Op);
3779   SDOperand Result = DAG.getTargetJumpTable(JT->getIndex(), getPointerTy());
3780   Result = DAG.getNode(X86ISD::Wrapper, getPointerTy(), Result);
3781   // With PIC, the address is actually $g + Offset.
3782   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
3783       !Subtarget->isPICStyleRIPRel()) {
3784     Result = DAG.getNode(ISD::ADD, getPointerTy(),
3785                          DAG.getNode(X86ISD::GlobalBaseReg, getPointerTy()),
3786                          Result);
3787   }
3788
3789   return Result;
3790 }
3791
3792 /// LowerShift - Lower SRA_PARTS and friends, which return two i32 values and
3793 /// take a 2 x i32 value to shift plus a shift amount.
3794 SDOperand X86TargetLowering::LowerShift(SDOperand Op, SelectionDAG &DAG) {
3795   assert(Op.getNumOperands() == 3 && Op.getValueType() == MVT::i32 &&
3796          "Not an i64 shift!");
3797   bool isSRA = Op.getOpcode() == ISD::SRA_PARTS;
3798   SDOperand ShOpLo = Op.getOperand(0);
3799   SDOperand ShOpHi = Op.getOperand(1);
3800   SDOperand ShAmt  = Op.getOperand(2);
3801   SDOperand Tmp1 = isSRA ?
3802     DAG.getNode(ISD::SRA, MVT::i32, ShOpHi, DAG.getConstant(31, MVT::i8)) :
3803     DAG.getConstant(0, MVT::i32);
3804
3805   SDOperand Tmp2, Tmp3;
3806   if (Op.getOpcode() == ISD::SHL_PARTS) {
3807     Tmp2 = DAG.getNode(X86ISD::SHLD, MVT::i32, ShOpHi, ShOpLo, ShAmt);
3808     Tmp3 = DAG.getNode(ISD::SHL, MVT::i32, ShOpLo, ShAmt);
3809   } else {
3810     Tmp2 = DAG.getNode(X86ISD::SHRD, MVT::i32, ShOpLo, ShOpHi, ShAmt);
3811     Tmp3 = DAG.getNode(isSRA ? ISD::SRA : ISD::SRL, MVT::i32, ShOpHi, ShAmt);
3812   }
3813
3814   const MVT::ValueType *VTs = DAG.getNodeValueTypes(MVT::Other, MVT::Flag);
3815   SDOperand AndNode = DAG.getNode(ISD::AND, MVT::i8, ShAmt,
3816                                   DAG.getConstant(32, MVT::i8));
3817   SDOperand Cond = DAG.getNode(X86ISD::CMP, MVT::i32,
3818                                AndNode, DAG.getConstant(0, MVT::i8));
3819
3820   SDOperand Hi, Lo;
3821   SDOperand CC = DAG.getConstant(X86::COND_NE, MVT::i8);
3822   VTs = DAG.getNodeValueTypes(MVT::i32, MVT::Flag);
3823   SmallVector<SDOperand, 4> Ops;
3824   if (Op.getOpcode() == ISD::SHL_PARTS) {
3825     Ops.push_back(Tmp2);
3826     Ops.push_back(Tmp3);
3827     Ops.push_back(CC);
3828     Ops.push_back(Cond);
3829     Hi = DAG.getNode(X86ISD::CMOV, MVT::i32, &Ops[0], Ops.size());
3830
3831     Ops.clear();
3832     Ops.push_back(Tmp3);
3833     Ops.push_back(Tmp1);
3834     Ops.push_back(CC);
3835     Ops.push_back(Cond);
3836     Lo = DAG.getNode(X86ISD::CMOV, MVT::i32, &Ops[0], Ops.size());
3837   } else {
3838     Ops.push_back(Tmp2);
3839     Ops.push_back(Tmp3);
3840     Ops.push_back(CC);
3841     Ops.push_back(Cond);
3842     Lo = DAG.getNode(X86ISD::CMOV, MVT::i32, &Ops[0], Ops.size());
3843
3844     Ops.clear();
3845     Ops.push_back(Tmp3);
3846     Ops.push_back(Tmp1);
3847     Ops.push_back(CC);
3848     Ops.push_back(Cond);
3849     Hi = DAG.getNode(X86ISD::CMOV, MVT::i32, &Ops[0], Ops.size());
3850   }
3851
3852   VTs = DAG.getNodeValueTypes(MVT::i32, MVT::i32);
3853   Ops.clear();
3854   Ops.push_back(Lo);
3855   Ops.push_back(Hi);
3856   return DAG.getNode(ISD::MERGE_VALUES, VTs, 2, &Ops[0], Ops.size());
3857 }
3858
3859 SDOperand X86TargetLowering::LowerSINT_TO_FP(SDOperand Op, SelectionDAG &DAG) {
3860   assert(Op.getOperand(0).getValueType() <= MVT::i64 &&
3861          Op.getOperand(0).getValueType() >= MVT::i16 &&
3862          "Unknown SINT_TO_FP to lower!");
3863
3864   SDOperand Result;
3865   MVT::ValueType SrcVT = Op.getOperand(0).getValueType();
3866   unsigned Size = MVT::getSizeInBits(SrcVT)/8;
3867   MachineFunction &MF = DAG.getMachineFunction();
3868   int SSFI = MF.getFrameInfo()->CreateStackObject(Size, Size);
3869   SDOperand StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
3870   SDOperand Chain = DAG.getStore(DAG.getEntryNode(), Op.getOperand(0),
3871                                  StackSlot, NULL, 0);
3872
3873   // These are really Legal; caller falls through into that case.
3874   if (SrcVT==MVT::i32 && Op.getValueType() == MVT::f32 && X86ScalarSSEf32)
3875     return Result;
3876   if (SrcVT==MVT::i32 && Op.getValueType() == MVT::f64 && X86ScalarSSEf64)
3877     return Result;
3878   if (SrcVT==MVT::i64 && Op.getValueType() != MVT::f80 &&
3879       Subtarget->is64Bit())
3880     return Result;
3881
3882   // Build the FILD
3883   SDVTList Tys;
3884   bool useSSE = (X86ScalarSSEf32 && Op.getValueType() == MVT::f32) ||
3885                 (X86ScalarSSEf64 && Op.getValueType() == MVT::f64);
3886   if (useSSE)
3887     Tys = DAG.getVTList(MVT::f64, MVT::Other, MVT::Flag);
3888   else
3889     Tys = DAG.getVTList(Op.getValueType(), MVT::Other);
3890   SmallVector<SDOperand, 8> Ops;
3891   Ops.push_back(Chain);
3892   Ops.push_back(StackSlot);
3893   Ops.push_back(DAG.getValueType(SrcVT));
3894   Result = DAG.getNode(useSSE ? X86ISD::FILD_FLAG :X86ISD::FILD,
3895                        Tys, &Ops[0], Ops.size());
3896
3897   if (useSSE) {
3898     Chain = Result.getValue(1);
3899     SDOperand InFlag = Result.getValue(2);
3900
3901     // FIXME: Currently the FST is flagged to the FILD_FLAG. This
3902     // shouldn't be necessary except that RFP cannot be live across
3903     // multiple blocks. When stackifier is fixed, they can be uncoupled.
3904     MachineFunction &MF = DAG.getMachineFunction();
3905     int SSFI = MF.getFrameInfo()->CreateStackObject(8, 8);
3906     SDOperand StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
3907     Tys = DAG.getVTList(MVT::Other);
3908     SmallVector<SDOperand, 8> Ops;
3909     Ops.push_back(Chain);
3910     Ops.push_back(Result);
3911     Ops.push_back(StackSlot);
3912     Ops.push_back(DAG.getValueType(Op.getValueType()));
3913     Ops.push_back(InFlag);
3914     Chain = DAG.getNode(X86ISD::FST, Tys, &Ops[0], Ops.size());
3915     Result = DAG.getLoad(Op.getValueType(), Chain, StackSlot, NULL, 0);
3916   }
3917
3918   return Result;
3919 }
3920
3921 SDOperand X86TargetLowering::LowerFP_TO_SINT(SDOperand Op, SelectionDAG &DAG) {
3922   assert(Op.getValueType() <= MVT::i64 && Op.getValueType() >= MVT::i16 &&
3923          "Unknown FP_TO_SINT to lower!");
3924   SDOperand Result;
3925
3926   // These are really Legal.
3927   if (Op.getValueType() == MVT::i32 &&
3928       X86ScalarSSEf32 && Op.getOperand(0).getValueType() == MVT::f32)
3929     return Result;
3930   if (Op.getValueType() == MVT::i32 &&
3931       X86ScalarSSEf64 && Op.getOperand(0).getValueType() == MVT::f64)
3932     return Result;
3933   if (Subtarget->is64Bit() &&
3934       Op.getValueType() == MVT::i64 &&
3935       Op.getOperand(0).getValueType() != MVT::f80)
3936     return Result;
3937
3938   // We lower FP->sint64 into FISTP64, followed by a load, all to a temporary
3939   // stack slot.
3940   MachineFunction &MF = DAG.getMachineFunction();
3941   unsigned MemSize = MVT::getSizeInBits(Op.getValueType())/8;
3942   int SSFI = MF.getFrameInfo()->CreateStackObject(MemSize, MemSize);
3943   SDOperand StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
3944   unsigned Opc;
3945   switch (Op.getValueType()) {
3946     default: assert(0 && "Invalid FP_TO_SINT to lower!");
3947     case MVT::i16: Opc = X86ISD::FP_TO_INT16_IN_MEM; break;
3948     case MVT::i32: Opc = X86ISD::FP_TO_INT32_IN_MEM; break;
3949     case MVT::i64: Opc = X86ISD::FP_TO_INT64_IN_MEM; break;
3950   }
3951
3952   SDOperand Chain = DAG.getEntryNode();
3953   SDOperand Value = Op.getOperand(0);
3954   if ((X86ScalarSSEf32 && Op.getOperand(0).getValueType() == MVT::f32) ||
3955       (X86ScalarSSEf64 && Op.getOperand(0).getValueType() == MVT::f64)) {
3956     assert(Op.getValueType() == MVT::i64 && "Invalid FP_TO_SINT to lower!");
3957     Chain = DAG.getStore(Chain, Value, StackSlot, NULL, 0);
3958     SDVTList Tys = DAG.getVTList(Op.getOperand(0).getValueType(), MVT::Other);
3959     SDOperand Ops[] = {
3960       Chain, StackSlot, DAG.getValueType(Op.getOperand(0).getValueType())
3961     };
3962     Value = DAG.getNode(X86ISD::FLD, Tys, Ops, 3);
3963     Chain = Value.getValue(1);
3964     SSFI = MF.getFrameInfo()->CreateStackObject(MemSize, MemSize);
3965     StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
3966   }
3967
3968   // Build the FP_TO_INT*_IN_MEM
3969   SDOperand Ops[] = { Chain, Value, StackSlot };
3970   SDOperand FIST = DAG.getNode(Opc, MVT::Other, Ops, 3);
3971
3972   // Load the result.  If this is an i64 load on an x86-32 host, expand the
3973   // load.
3974   if (Op.getValueType() != MVT::i64 || Subtarget->is64Bit())
3975     return DAG.getLoad(Op.getValueType(), FIST, StackSlot, NULL, 0);
3976
3977   SDOperand Lo = DAG.getLoad(MVT::i32, FIST, StackSlot, NULL, 0);
3978   StackSlot = DAG.getNode(ISD::ADD, StackSlot.getValueType(), StackSlot,
3979                           DAG.getConstant(StackSlot.getValueType(), 4));
3980   SDOperand Hi = DAG.getLoad(MVT::i32, FIST, StackSlot, NULL, 0);
3981
3982
3983   return DAG.getNode(ISD::BUILD_PAIR, MVT::i64, Lo, Hi);
3984 }
3985
3986 SDOperand X86TargetLowering::LowerFABS(SDOperand Op, SelectionDAG &DAG) {
3987   MVT::ValueType VT = Op.getValueType();
3988   MVT::ValueType EltVT = VT;
3989   if (MVT::isVector(VT))
3990     EltVT = MVT::getVectorElementType(VT);
3991   const Type *OpNTy =  MVT::getTypeForValueType(EltVT);
3992   std::vector<Constant*> CV;
3993   if (EltVT == MVT::f64) {
3994     Constant *C = ConstantFP::get(OpNTy, APFloat(APInt(64, ~(1ULL << 63))));
3995     CV.push_back(C);
3996     CV.push_back(C);
3997   } else {
3998     Constant *C = ConstantFP::get(OpNTy, APFloat(APInt(32, ~(1U << 31))));
3999     CV.push_back(C);
4000     CV.push_back(C);
4001     CV.push_back(C);
4002     CV.push_back(C);
4003   }
4004   Constant *C = ConstantVector::get(CV);
4005   SDOperand CPIdx = DAG.getConstantPool(C, getPointerTy(), 4);
4006   SDOperand Mask = DAG.getLoad(VT, DAG.getEntryNode(), CPIdx, NULL, 0,
4007                                false, 16);
4008   return DAG.getNode(X86ISD::FAND, VT, Op.getOperand(0), Mask);
4009 }
4010
4011 SDOperand X86TargetLowering::LowerFNEG(SDOperand Op, SelectionDAG &DAG) {
4012   MVT::ValueType VT = Op.getValueType();
4013   MVT::ValueType EltVT = VT;
4014   unsigned EltNum = 1;
4015   if (MVT::isVector(VT)) {
4016     EltVT = MVT::getVectorElementType(VT);
4017     EltNum = MVT::getVectorNumElements(VT);
4018   }
4019   const Type *OpNTy =  MVT::getTypeForValueType(EltVT);
4020   std::vector<Constant*> CV;
4021   if (EltVT == MVT::f64) {
4022     Constant *C = ConstantFP::get(OpNTy, APFloat(APInt(64, 1ULL << 63)));
4023     CV.push_back(C);
4024     CV.push_back(C);
4025   } else {
4026     Constant *C = ConstantFP::get(OpNTy, APFloat(APInt(32, 1U << 31)));
4027     CV.push_back(C);
4028     CV.push_back(C);
4029     CV.push_back(C);
4030     CV.push_back(C);
4031   }
4032   Constant *C = ConstantVector::get(CV);
4033   SDOperand CPIdx = DAG.getConstantPool(C, getPointerTy(), 4);
4034   SDOperand Mask = DAG.getLoad(VT, DAG.getEntryNode(), CPIdx, NULL, 0,
4035                                false, 16);
4036   if (MVT::isVector(VT)) {
4037     return DAG.getNode(ISD::BIT_CONVERT, VT,
4038                        DAG.getNode(ISD::XOR, MVT::v2i64,
4039                     DAG.getNode(ISD::BIT_CONVERT, MVT::v2i64, Op.getOperand(0)),
4040                     DAG.getNode(ISD::BIT_CONVERT, MVT::v2i64, Mask)));
4041   } else {
4042     return DAG.getNode(X86ISD::FXOR, VT, Op.getOperand(0), Mask);
4043   }
4044 }
4045
4046 SDOperand X86TargetLowering::LowerFCOPYSIGN(SDOperand Op, SelectionDAG &DAG) {
4047   SDOperand Op0 = Op.getOperand(0);
4048   SDOperand Op1 = Op.getOperand(1);
4049   MVT::ValueType VT = Op.getValueType();
4050   MVT::ValueType SrcVT = Op1.getValueType();
4051   const Type *SrcTy =  MVT::getTypeForValueType(SrcVT);
4052
4053   // If second operand is smaller, extend it first.
4054   if (MVT::getSizeInBits(SrcVT) < MVT::getSizeInBits(VT)) {
4055     Op1 = DAG.getNode(ISD::FP_EXTEND, VT, Op1);
4056     SrcVT = VT;
4057     SrcTy = MVT::getTypeForValueType(SrcVT);
4058   }
4059   // And if it is bigger, shrink it first.
4060   if (MVT::getSizeInBits(SrcVT) > MVT::getSizeInBits(VT)) {
4061     Op1 = DAG.getNode(ISD::FP_ROUND, VT, Op1);
4062     SrcVT = VT;
4063     SrcTy = MVT::getTypeForValueType(SrcVT);
4064   }
4065
4066   // At this point the operands and the result should have the same
4067   // type, and that won't be f80 since that is not custom lowered.
4068
4069   // First get the sign bit of second operand.
4070   std::vector<Constant*> CV;
4071   if (SrcVT == MVT::f64) {
4072     CV.push_back(ConstantFP::get(SrcTy, APFloat(APInt(64, 1ULL << 63))));
4073     CV.push_back(ConstantFP::get(SrcTy, APFloat(APInt(64, 0))));
4074   } else {
4075     CV.push_back(ConstantFP::get(SrcTy, APFloat(APInt(32, 1U << 31))));
4076     CV.push_back(ConstantFP::get(SrcTy, APFloat(APInt(32, 0))));
4077     CV.push_back(ConstantFP::get(SrcTy, APFloat(APInt(32, 0))));
4078     CV.push_back(ConstantFP::get(SrcTy, APFloat(APInt(32, 0))));
4079   }
4080   Constant *C = ConstantVector::get(CV);
4081   SDOperand CPIdx = DAG.getConstantPool(C, getPointerTy(), 4);
4082   SDOperand Mask1 = DAG.getLoad(SrcVT, DAG.getEntryNode(), CPIdx, NULL, 0,
4083                                 false, 16);
4084   SDOperand SignBit = DAG.getNode(X86ISD::FAND, SrcVT, Op1, Mask1);
4085
4086   // Shift sign bit right or left if the two operands have different types.
4087   if (MVT::getSizeInBits(SrcVT) > MVT::getSizeInBits(VT)) {
4088     // Op0 is MVT::f32, Op1 is MVT::f64.
4089     SignBit = DAG.getNode(ISD::SCALAR_TO_VECTOR, MVT::v2f64, SignBit);
4090     SignBit = DAG.getNode(X86ISD::FSRL, MVT::v2f64, SignBit,
4091                           DAG.getConstant(32, MVT::i32));
4092     SignBit = DAG.getNode(ISD::BIT_CONVERT, MVT::v4f32, SignBit);
4093     SignBit = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, MVT::f32, SignBit,
4094                           DAG.getConstant(0, getPointerTy()));
4095   }
4096
4097   // Clear first operand sign bit.
4098   CV.clear();
4099   if (VT == MVT::f64) {
4100     CV.push_back(ConstantFP::get(SrcTy, APFloat(APInt(64, ~(1ULL << 63)))));
4101     CV.push_back(ConstantFP::get(SrcTy, APFloat(APInt(64, 0))));
4102   } else {
4103     CV.push_back(ConstantFP::get(SrcTy, APFloat(APInt(32, ~(1U << 31)))));
4104     CV.push_back(ConstantFP::get(SrcTy, APFloat(APInt(32, 0))));
4105     CV.push_back(ConstantFP::get(SrcTy, APFloat(APInt(32, 0))));
4106     CV.push_back(ConstantFP::get(SrcTy, APFloat(APInt(32, 0))));
4107   }
4108   C = ConstantVector::get(CV);
4109   CPIdx = DAG.getConstantPool(C, getPointerTy(), 4);
4110   SDOperand Mask2 = DAG.getLoad(VT, DAG.getEntryNode(), CPIdx, NULL, 0,
4111                                 false, 16);
4112   SDOperand Val = DAG.getNode(X86ISD::FAND, VT, Op0, Mask2);
4113
4114   // Or the value with the sign bit.
4115   return DAG.getNode(X86ISD::FOR, VT, Val, SignBit);
4116 }
4117
4118 SDOperand X86TargetLowering::LowerSETCC(SDOperand Op, SelectionDAG &DAG) {
4119   assert(Op.getValueType() == MVT::i8 && "SetCC type must be 8-bit integer");
4120   SDOperand Cond;
4121   SDOperand Op0 = Op.getOperand(0);
4122   SDOperand Op1 = Op.getOperand(1);
4123   SDOperand CC = Op.getOperand(2);
4124   ISD::CondCode SetCCOpcode = cast<CondCodeSDNode>(CC)->get();
4125   bool isFP = MVT::isFloatingPoint(Op.getOperand(1).getValueType());
4126   unsigned X86CC;
4127
4128   if (translateX86CC(cast<CondCodeSDNode>(CC)->get(), isFP, X86CC,
4129                      Op0, Op1, DAG)) {
4130     Cond = DAG.getNode(X86ISD::CMP, MVT::i32, Op0, Op1);
4131     return DAG.getNode(X86ISD::SETCC, MVT::i8,
4132                        DAG.getConstant(X86CC, MVT::i8), Cond);
4133   }
4134
4135   assert(isFP && "Illegal integer SetCC!");
4136
4137   Cond = DAG.getNode(X86ISD::CMP, MVT::i32, Op0, Op1);
4138   switch (SetCCOpcode) {
4139   default: assert(false && "Illegal floating point SetCC!");
4140   case ISD::SETOEQ: {  // !PF & ZF
4141     SDOperand Tmp1 = DAG.getNode(X86ISD::SETCC, MVT::i8,
4142                                  DAG.getConstant(X86::COND_NP, MVT::i8), Cond);
4143     SDOperand Tmp2 = DAG.getNode(X86ISD::SETCC, MVT::i8,
4144                                  DAG.getConstant(X86::COND_E, MVT::i8), Cond);
4145     return DAG.getNode(ISD::AND, MVT::i8, Tmp1, Tmp2);
4146   }
4147   case ISD::SETUNE: {  // PF | !ZF
4148     SDOperand Tmp1 = DAG.getNode(X86ISD::SETCC, MVT::i8,
4149                                  DAG.getConstant(X86::COND_P, MVT::i8), Cond);
4150     SDOperand Tmp2 = DAG.getNode(X86ISD::SETCC, MVT::i8,
4151                                  DAG.getConstant(X86::COND_NE, MVT::i8), Cond);
4152     return DAG.getNode(ISD::OR, MVT::i8, Tmp1, Tmp2);
4153   }
4154   }
4155 }
4156
4157
4158 SDOperand X86TargetLowering::LowerSELECT(SDOperand Op, SelectionDAG &DAG) {
4159   bool addTest = true;
4160   SDOperand Cond  = Op.getOperand(0);
4161   SDOperand CC;
4162
4163   if (Cond.getOpcode() == ISD::SETCC)
4164     Cond = LowerSETCC(Cond, DAG);
4165
4166   // If condition flag is set by a X86ISD::CMP, then use it as the condition
4167   // setting operand in place of the X86ISD::SETCC.
4168   if (Cond.getOpcode() == X86ISD::SETCC) {
4169     CC = Cond.getOperand(0);
4170
4171     SDOperand Cmp = Cond.getOperand(1);
4172     unsigned Opc = Cmp.getOpcode();
4173     MVT::ValueType VT = Op.getValueType();
4174     bool IllegalFPCMov = false;
4175     if (VT == MVT::f32 && !X86ScalarSSEf32)
4176       IllegalFPCMov = !hasFPCMov(cast<ConstantSDNode>(CC)->getSignExtended());
4177     else if (VT == MVT::f64 && !X86ScalarSSEf64)
4178       IllegalFPCMov = !hasFPCMov(cast<ConstantSDNode>(CC)->getSignExtended());
4179     else if (VT == MVT::f80)
4180       IllegalFPCMov = !hasFPCMov(cast<ConstantSDNode>(CC)->getSignExtended());
4181     if ((Opc == X86ISD::CMP ||
4182          Opc == X86ISD::COMI ||
4183          Opc == X86ISD::UCOMI) && !IllegalFPCMov) {
4184       Cond = Cmp;
4185       addTest = false;
4186     }
4187   }
4188
4189   if (addTest) {
4190     CC = DAG.getConstant(X86::COND_NE, MVT::i8);
4191     Cond= DAG.getNode(X86ISD::CMP, MVT::i32, Cond, DAG.getConstant(0, MVT::i8));
4192   }
4193
4194   const MVT::ValueType *VTs = DAG.getNodeValueTypes(Op.getValueType(),
4195                                                     MVT::Flag);
4196   SmallVector<SDOperand, 4> Ops;
4197   // X86ISD::CMOV means set the result (which is operand 1) to the RHS if
4198   // condition is true.
4199   Ops.push_back(Op.getOperand(2));
4200   Ops.push_back(Op.getOperand(1));
4201   Ops.push_back(CC);
4202   Ops.push_back(Cond);
4203   return DAG.getNode(X86ISD::CMOV, VTs, 2, &Ops[0], Ops.size());
4204 }
4205
4206 SDOperand X86TargetLowering::LowerBRCOND(SDOperand Op, SelectionDAG &DAG) {
4207   bool addTest = true;
4208   SDOperand Chain = Op.getOperand(0);
4209   SDOperand Cond  = Op.getOperand(1);
4210   SDOperand Dest  = Op.getOperand(2);
4211   SDOperand CC;
4212
4213   if (Cond.getOpcode() == ISD::SETCC)
4214     Cond = LowerSETCC(Cond, DAG);
4215
4216   // If condition flag is set by a X86ISD::CMP, then use it as the condition
4217   // setting operand in place of the X86ISD::SETCC.
4218   if (Cond.getOpcode() == X86ISD::SETCC) {
4219     CC = Cond.getOperand(0);
4220
4221     SDOperand Cmp = Cond.getOperand(1);
4222     unsigned Opc = Cmp.getOpcode();
4223     if (Opc == X86ISD::CMP ||
4224         Opc == X86ISD::COMI ||
4225         Opc == X86ISD::UCOMI) {
4226       Cond = Cmp;
4227       addTest = false;
4228     }
4229   }
4230
4231   if (addTest) {
4232     CC = DAG.getConstant(X86::COND_NE, MVT::i8);
4233     Cond= DAG.getNode(X86ISD::CMP, MVT::i32, Cond, DAG.getConstant(0, MVT::i8));
4234   }
4235   return DAG.getNode(X86ISD::BRCOND, Op.getValueType(),
4236                      Chain, Op.getOperand(2), CC, Cond);
4237 }
4238
4239 SDOperand X86TargetLowering::LowerCALL(SDOperand Op, SelectionDAG &DAG) {
4240   unsigned CallingConv = cast<ConstantSDNode>(Op.getOperand(1))->getValue();
4241   bool isTailCall = cast<ConstantSDNode>(Op.getOperand(3))->getValue() != 0;
4242
4243    if (Subtarget->is64Bit())
4244      if(CallingConv==CallingConv::Fast && isTailCall && PerformTailCallOpt)
4245        return LowerX86_TailCallTo(Op, DAG, CallingConv);
4246      else
4247        return LowerX86_64CCCCallTo(Op, DAG, CallingConv);
4248   else
4249     switch (CallingConv) {
4250     default:
4251       assert(0 && "Unsupported calling convention");
4252     case CallingConv::Fast:
4253       if (isTailCall && PerformTailCallOpt)
4254         return LowerX86_TailCallTo(Op, DAG, CallingConv);
4255       else
4256         return LowerCCCCallTo(Op,DAG, CallingConv);
4257     case CallingConv::C:
4258     case CallingConv::X86_StdCall:
4259       return LowerCCCCallTo(Op, DAG, CallingConv);
4260     case CallingConv::X86_FastCall:
4261       return LowerFastCCCallTo(Op, DAG, CallingConv);
4262     }
4263 }
4264
4265
4266 // Lower dynamic stack allocation to _alloca call for Cygwin/Mingw targets.
4267 // Calls to _alloca is needed to probe the stack when allocating more than 4k
4268 // bytes in one go. Touching the stack at 4K increments is necessary to ensure
4269 // that the guard pages used by the OS virtual memory manager are allocated in
4270 // correct sequence.
4271 SDOperand
4272 X86TargetLowering::LowerDYNAMIC_STACKALLOC(SDOperand Op,
4273                                            SelectionDAG &DAG) {
4274   assert(Subtarget->isTargetCygMing() &&
4275          "This should be used only on Cygwin/Mingw targets");
4276
4277   // Get the inputs.
4278   SDOperand Chain = Op.getOperand(0);
4279   SDOperand Size  = Op.getOperand(1);
4280   // FIXME: Ensure alignment here
4281
4282   SDOperand Flag;
4283
4284   MVT::ValueType IntPtr = getPointerTy();
4285   MVT::ValueType SPTy = (Subtarget->is64Bit() ? MVT::i64 : MVT::i32);
4286
4287   Chain = DAG.getCopyToReg(Chain, X86::EAX, Size, Flag);
4288   Flag = Chain.getValue(1);
4289
4290   SDVTList  NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
4291   SDOperand Ops[] = { Chain,
4292                       DAG.getTargetExternalSymbol("_alloca", IntPtr),
4293                       DAG.getRegister(X86::EAX, IntPtr),
4294                       Flag };
4295   Chain = DAG.getNode(X86ISD::CALL, NodeTys, Ops, 4);
4296   Flag = Chain.getValue(1);
4297
4298   Chain = DAG.getCopyFromReg(Chain, X86StackPtr, SPTy).getValue(1);
4299
4300   std::vector<MVT::ValueType> Tys;
4301   Tys.push_back(SPTy);
4302   Tys.push_back(MVT::Other);
4303   SDOperand Ops1[2] = { Chain.getValue(0), Chain };
4304   return DAG.getNode(ISD::MERGE_VALUES, Tys, Ops1, 2);
4305 }
4306
4307 SDOperand
4308 X86TargetLowering::LowerFORMAL_ARGUMENTS(SDOperand Op, SelectionDAG &DAG) {
4309   MachineFunction &MF = DAG.getMachineFunction();
4310   const Function* Fn = MF.getFunction();
4311   if (Fn->hasExternalLinkage() &&
4312       Subtarget->isTargetCygMing() &&
4313       Fn->getName() == "main")
4314     MF.getInfo<X86MachineFunctionInfo>()->setForceFramePointer(true);
4315
4316   unsigned CC = cast<ConstantSDNode>(Op.getOperand(1))->getValue();
4317   if (Subtarget->is64Bit())
4318     return LowerX86_64CCCArguments(Op, DAG);
4319   else
4320     switch(CC) {
4321     default:
4322       assert(0 && "Unsupported calling convention");
4323     case CallingConv::Fast:
4324       return LowerCCCArguments(Op,DAG, true);
4325       // Falls through
4326     case CallingConv::C:
4327       return LowerCCCArguments(Op, DAG);
4328     case CallingConv::X86_StdCall:
4329       MF.getInfo<X86MachineFunctionInfo>()->setDecorationStyle(StdCall);
4330       return LowerCCCArguments(Op, DAG, true);
4331     case CallingConv::X86_FastCall:
4332       MF.getInfo<X86MachineFunctionInfo>()->setDecorationStyle(FastCall);
4333       return LowerFastCCArguments(Op, DAG);
4334     }
4335 }
4336
4337 SDOperand X86TargetLowering::LowerMEMSET(SDOperand Op, SelectionDAG &DAG) {
4338   SDOperand InFlag(0, 0);
4339   SDOperand Chain = Op.getOperand(0);
4340   unsigned Align =
4341     (unsigned)cast<ConstantSDNode>(Op.getOperand(4))->getValue();
4342   if (Align == 0) Align = 1;
4343
4344   ConstantSDNode *I = dyn_cast<ConstantSDNode>(Op.getOperand(3));
4345   // If not DWORD aligned or size is more than the threshold, call memset.
4346   // The libc version is likely to be faster for these cases. It can use the
4347   // address value and run time information about the CPU.
4348   if ((Align & 3) != 0 ||
4349       (I && I->getValue() > Subtarget->getMaxInlineSizeThreshold())) {
4350     MVT::ValueType IntPtr = getPointerTy();
4351     const Type *IntPtrTy = getTargetData()->getIntPtrType();
4352     TargetLowering::ArgListTy Args;
4353     TargetLowering::ArgListEntry Entry;
4354     Entry.Node = Op.getOperand(1);
4355     Entry.Ty = IntPtrTy;
4356     Args.push_back(Entry);
4357     // Extend the unsigned i8 argument to be an int value for the call.
4358     Entry.Node = DAG.getNode(ISD::ZERO_EXTEND, MVT::i32, Op.getOperand(2));
4359     Entry.Ty = IntPtrTy;
4360     Args.push_back(Entry);
4361     Entry.Node = Op.getOperand(3);
4362     Args.push_back(Entry);
4363     std::pair<SDOperand,SDOperand> CallResult =
4364       LowerCallTo(Chain, Type::VoidTy, false, false, CallingConv::C, false,
4365                   DAG.getExternalSymbol("memset", IntPtr), Args, DAG);
4366     return CallResult.second;
4367   }
4368
4369   MVT::ValueType AVT;
4370   SDOperand Count;
4371   ConstantSDNode *ValC = dyn_cast<ConstantSDNode>(Op.getOperand(2));
4372   unsigned BytesLeft = 0;
4373   bool TwoRepStos = false;
4374   if (ValC) {
4375     unsigned ValReg;
4376     uint64_t Val = ValC->getValue() & 255;
4377
4378     // If the value is a constant, then we can potentially use larger sets.
4379     switch (Align & 3) {
4380       case 2:   // WORD aligned
4381         AVT = MVT::i16;
4382         ValReg = X86::AX;
4383         Val = (Val << 8) | Val;
4384         break;
4385       case 0:  // DWORD aligned
4386         AVT = MVT::i32;
4387         ValReg = X86::EAX;
4388         Val = (Val << 8)  | Val;
4389         Val = (Val << 16) | Val;
4390         if (Subtarget->is64Bit() && ((Align & 0xF) == 0)) {  // QWORD aligned
4391           AVT = MVT::i64;
4392           ValReg = X86::RAX;
4393           Val = (Val << 32) | Val;
4394         }
4395         break;
4396       default:  // Byte aligned
4397         AVT = MVT::i8;
4398         ValReg = X86::AL;
4399         Count = Op.getOperand(3);
4400         break;
4401     }
4402
4403     if (AVT > MVT::i8) {
4404       if (I) {
4405         unsigned UBytes = MVT::getSizeInBits(AVT) / 8;
4406         Count = DAG.getConstant(I->getValue() / UBytes, getPointerTy());
4407         BytesLeft = I->getValue() % UBytes;
4408       } else {
4409         assert(AVT >= MVT::i32 &&
4410                "Do not use rep;stos if not at least DWORD aligned");
4411         Count = DAG.getNode(ISD::SRL, Op.getOperand(3).getValueType(),
4412                             Op.getOperand(3), DAG.getConstant(2, MVT::i8));
4413         TwoRepStos = true;
4414       }
4415     }
4416
4417     Chain  = DAG.getCopyToReg(Chain, ValReg, DAG.getConstant(Val, AVT),
4418                               InFlag);
4419     InFlag = Chain.getValue(1);
4420   } else {
4421     AVT = MVT::i8;
4422     Count  = Op.getOperand(3);
4423     Chain  = DAG.getCopyToReg(Chain, X86::AL, Op.getOperand(2), InFlag);
4424     InFlag = Chain.getValue(1);
4425   }
4426
4427   Chain  = DAG.getCopyToReg(Chain, Subtarget->is64Bit() ? X86::RCX : X86::ECX,
4428                             Count, InFlag);
4429   InFlag = Chain.getValue(1);
4430   Chain  = DAG.getCopyToReg(Chain, Subtarget->is64Bit() ? X86::RDI : X86::EDI,
4431                             Op.getOperand(1), InFlag);
4432   InFlag = Chain.getValue(1);
4433
4434   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
4435   SmallVector<SDOperand, 8> Ops;
4436   Ops.push_back(Chain);
4437   Ops.push_back(DAG.getValueType(AVT));
4438   Ops.push_back(InFlag);
4439   Chain  = DAG.getNode(X86ISD::REP_STOS, Tys, &Ops[0], Ops.size());
4440
4441   if (TwoRepStos) {
4442     InFlag = Chain.getValue(1);
4443     Count = Op.getOperand(3);
4444     MVT::ValueType CVT = Count.getValueType();
4445     SDOperand Left = DAG.getNode(ISD::AND, CVT, Count,
4446                                DAG.getConstant((AVT == MVT::i64) ? 7 : 3, CVT));
4447     Chain  = DAG.getCopyToReg(Chain, (CVT == MVT::i64) ? X86::RCX : X86::ECX,
4448                               Left, InFlag);
4449     InFlag = Chain.getValue(1);
4450     Tys = DAG.getVTList(MVT::Other, MVT::Flag);
4451     Ops.clear();
4452     Ops.push_back(Chain);
4453     Ops.push_back(DAG.getValueType(MVT::i8));
4454     Ops.push_back(InFlag);
4455     Chain  = DAG.getNode(X86ISD::REP_STOS, Tys, &Ops[0], Ops.size());
4456   } else if (BytesLeft) {
4457     // Issue stores for the last 1 - 7 bytes.
4458     SDOperand Value;
4459     unsigned Val = ValC->getValue() & 255;
4460     unsigned Offset = I->getValue() - BytesLeft;
4461     SDOperand DstAddr = Op.getOperand(1);
4462     MVT::ValueType AddrVT = DstAddr.getValueType();
4463     if (BytesLeft >= 4) {
4464       Val = (Val << 8)  | Val;
4465       Val = (Val << 16) | Val;
4466       Value = DAG.getConstant(Val, MVT::i32);
4467       Chain = DAG.getStore(Chain, Value,
4468                            DAG.getNode(ISD::ADD, AddrVT, DstAddr,
4469                                        DAG.getConstant(Offset, AddrVT)),
4470                            NULL, 0);
4471       BytesLeft -= 4;
4472       Offset += 4;
4473     }
4474     if (BytesLeft >= 2) {
4475       Value = DAG.getConstant((Val << 8) | Val, MVT::i16);
4476       Chain = DAG.getStore(Chain, Value,
4477                            DAG.getNode(ISD::ADD, AddrVT, DstAddr,
4478                                        DAG.getConstant(Offset, AddrVT)),
4479                            NULL, 0);
4480       BytesLeft -= 2;
4481       Offset += 2;
4482     }
4483     if (BytesLeft == 1) {
4484       Value = DAG.getConstant(Val, MVT::i8);
4485       Chain = DAG.getStore(Chain, Value,
4486                            DAG.getNode(ISD::ADD, AddrVT, DstAddr,
4487                                        DAG.getConstant(Offset, AddrVT)),
4488                            NULL, 0);
4489     }
4490   }
4491
4492   return Chain;
4493 }
4494
4495 SDOperand X86TargetLowering::LowerMEMCPYInline(SDOperand Chain,
4496                                                SDOperand Dest,
4497                                                SDOperand Source,
4498                                                unsigned Size,
4499                                                unsigned Align,
4500                                                SelectionDAG &DAG) {
4501   MVT::ValueType AVT;
4502   unsigned BytesLeft = 0;
4503   switch (Align & 3) {
4504     case 2:   // WORD aligned
4505       AVT = MVT::i16;
4506       break;
4507     case 0:  // DWORD aligned
4508       AVT = MVT::i32;
4509       if (Subtarget->is64Bit() && ((Align & 0xF) == 0))  // QWORD aligned
4510         AVT = MVT::i64;
4511       break;
4512     default:  // Byte aligned
4513       AVT = MVT::i8;
4514       break;
4515   }
4516
4517   unsigned UBytes = MVT::getSizeInBits(AVT) / 8;
4518   SDOperand Count = DAG.getConstant(Size / UBytes, getPointerTy());
4519   BytesLeft = Size % UBytes;
4520
4521   SDOperand InFlag(0, 0);
4522   Chain  = DAG.getCopyToReg(Chain, Subtarget->is64Bit() ? X86::RCX : X86::ECX,
4523                             Count, InFlag);
4524   InFlag = Chain.getValue(1);
4525   Chain  = DAG.getCopyToReg(Chain, Subtarget->is64Bit() ? X86::RDI : X86::EDI,
4526                             Dest, InFlag);
4527   InFlag = Chain.getValue(1);
4528   Chain  = DAG.getCopyToReg(Chain, Subtarget->is64Bit() ? X86::RSI : X86::ESI,
4529                             Source, InFlag);
4530   InFlag = Chain.getValue(1);
4531
4532   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
4533   SmallVector<SDOperand, 8> Ops;
4534   Ops.push_back(Chain);
4535   Ops.push_back(DAG.getValueType(AVT));
4536   Ops.push_back(InFlag);
4537   Chain = DAG.getNode(X86ISD::REP_MOVS, Tys, &Ops[0], Ops.size());
4538
4539   if (BytesLeft) {
4540     // Issue loads and stores for the last 1 - 7 bytes.
4541     unsigned Offset = Size - BytesLeft;
4542     SDOperand DstAddr = Dest;
4543     MVT::ValueType DstVT = DstAddr.getValueType();
4544     SDOperand SrcAddr = Source;
4545     MVT::ValueType SrcVT = SrcAddr.getValueType();
4546     SDOperand Value;
4547     if (BytesLeft >= 4) {
4548       Value = DAG.getLoad(MVT::i32, Chain,
4549                           DAG.getNode(ISD::ADD, SrcVT, SrcAddr,
4550                                       DAG.getConstant(Offset, SrcVT)),
4551                           NULL, 0);
4552       Chain = Value.getValue(1);
4553       Chain = DAG.getStore(Chain, Value,
4554                            DAG.getNode(ISD::ADD, DstVT, DstAddr,
4555                                        DAG.getConstant(Offset, DstVT)),
4556                            NULL, 0);
4557       BytesLeft -= 4;
4558       Offset += 4;
4559     }
4560     if (BytesLeft >= 2) {
4561       Value = DAG.getLoad(MVT::i16, Chain,
4562                           DAG.getNode(ISD::ADD, SrcVT, SrcAddr,
4563                                       DAG.getConstant(Offset, SrcVT)),
4564                           NULL, 0);
4565       Chain = Value.getValue(1);
4566       Chain = DAG.getStore(Chain, Value,
4567                            DAG.getNode(ISD::ADD, DstVT, DstAddr,
4568                                        DAG.getConstant(Offset, DstVT)),
4569                            NULL, 0);
4570       BytesLeft -= 2;
4571       Offset += 2;
4572     }
4573
4574     if (BytesLeft == 1) {
4575       Value = DAG.getLoad(MVT::i8, Chain,
4576                           DAG.getNode(ISD::ADD, SrcVT, SrcAddr,
4577                                       DAG.getConstant(Offset, SrcVT)),
4578                           NULL, 0);
4579       Chain = Value.getValue(1);
4580       Chain = DAG.getStore(Chain, Value,
4581                            DAG.getNode(ISD::ADD, DstVT, DstAddr,
4582                                        DAG.getConstant(Offset, DstVT)),
4583                            NULL, 0);
4584     }
4585   }
4586
4587   return Chain;
4588 }
4589
4590 SDOperand
4591 X86TargetLowering::LowerREADCYCLCECOUNTER(SDOperand Op, SelectionDAG &DAG) {
4592   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
4593   SDOperand TheOp = Op.getOperand(0);
4594   SDOperand rd = DAG.getNode(X86ISD::RDTSC_DAG, Tys, &TheOp, 1);
4595   if (Subtarget->is64Bit()) {
4596     SDOperand Copy1 =
4597       DAG.getCopyFromReg(rd, X86::RAX, MVT::i64, rd.getValue(1));
4598     SDOperand Copy2 = DAG.getCopyFromReg(Copy1.getValue(1), X86::RDX,
4599                                          MVT::i64, Copy1.getValue(2));
4600     SDOperand Tmp = DAG.getNode(ISD::SHL, MVT::i64, Copy2,
4601                                 DAG.getConstant(32, MVT::i8));
4602     SDOperand Ops[] = {
4603       DAG.getNode(ISD::OR, MVT::i64, Copy1, Tmp), Copy2.getValue(1)
4604     };
4605
4606     Tys = DAG.getVTList(MVT::i64, MVT::Other);
4607     return DAG.getNode(ISD::MERGE_VALUES, Tys, Ops, 2);
4608   }
4609
4610   SDOperand Copy1 = DAG.getCopyFromReg(rd, X86::EAX, MVT::i32, rd.getValue(1));
4611   SDOperand Copy2 = DAG.getCopyFromReg(Copy1.getValue(1), X86::EDX,
4612                                        MVT::i32, Copy1.getValue(2));
4613   SDOperand Ops[] = { Copy1, Copy2, Copy2.getValue(1) };
4614   Tys = DAG.getVTList(MVT::i32, MVT::i32, MVT::Other);
4615   return DAG.getNode(ISD::MERGE_VALUES, Tys, Ops, 3);
4616 }
4617
4618 SDOperand X86TargetLowering::LowerVASTART(SDOperand Op, SelectionDAG &DAG) {
4619   SrcValueSDNode *SV = cast<SrcValueSDNode>(Op.getOperand(2));
4620
4621   if (!Subtarget->is64Bit()) {
4622     // vastart just stores the address of the VarArgsFrameIndex slot into the
4623     // memory location argument.
4624     SDOperand FR = DAG.getFrameIndex(VarArgsFrameIndex, getPointerTy());
4625     return DAG.getStore(Op.getOperand(0), FR,Op.getOperand(1), SV->getValue(),
4626                         SV->getOffset());
4627   }
4628
4629   // __va_list_tag:
4630   //   gp_offset         (0 - 6 * 8)
4631   //   fp_offset         (48 - 48 + 8 * 16)
4632   //   overflow_arg_area (point to parameters coming in memory).
4633   //   reg_save_area
4634   SmallVector<SDOperand, 8> MemOps;
4635   SDOperand FIN = Op.getOperand(1);
4636   // Store gp_offset
4637   SDOperand Store = DAG.getStore(Op.getOperand(0),
4638                                  DAG.getConstant(VarArgsGPOffset, MVT::i32),
4639                                  FIN, SV->getValue(), SV->getOffset());
4640   MemOps.push_back(Store);
4641
4642   // Store fp_offset
4643   FIN = DAG.getNode(ISD::ADD, getPointerTy(), FIN,
4644                     DAG.getConstant(4, getPointerTy()));
4645   Store = DAG.getStore(Op.getOperand(0),
4646                        DAG.getConstant(VarArgsFPOffset, MVT::i32),
4647                        FIN, SV->getValue(), SV->getOffset());
4648   MemOps.push_back(Store);
4649
4650   // Store ptr to overflow_arg_area
4651   FIN = DAG.getNode(ISD::ADD, getPointerTy(), FIN,
4652                     DAG.getConstant(4, getPointerTy()));
4653   SDOperand OVFIN = DAG.getFrameIndex(VarArgsFrameIndex, getPointerTy());
4654   Store = DAG.getStore(Op.getOperand(0), OVFIN, FIN, SV->getValue(),
4655                        SV->getOffset());
4656   MemOps.push_back(Store);
4657
4658   // Store ptr to reg_save_area.
4659   FIN = DAG.getNode(ISD::ADD, getPointerTy(), FIN,
4660                     DAG.getConstant(8, getPointerTy()));
4661   SDOperand RSFIN = DAG.getFrameIndex(RegSaveFrameIndex, getPointerTy());
4662   Store = DAG.getStore(Op.getOperand(0), RSFIN, FIN, SV->getValue(),
4663                        SV->getOffset());
4664   MemOps.push_back(Store);
4665   return DAG.getNode(ISD::TokenFactor, MVT::Other, &MemOps[0], MemOps.size());
4666 }
4667
4668 SDOperand X86TargetLowering::LowerVACOPY(SDOperand Op, SelectionDAG &DAG) {
4669   // X86-64 va_list is a struct { i32, i32, i8*, i8* }.
4670   SDOperand Chain = Op.getOperand(0);
4671   SDOperand DstPtr = Op.getOperand(1);
4672   SDOperand SrcPtr = Op.getOperand(2);
4673   SrcValueSDNode *DstSV = cast<SrcValueSDNode>(Op.getOperand(3));
4674   SrcValueSDNode *SrcSV = cast<SrcValueSDNode>(Op.getOperand(4));
4675
4676   SrcPtr = DAG.getLoad(getPointerTy(), Chain, SrcPtr,
4677                        SrcSV->getValue(), SrcSV->getOffset());
4678   Chain = SrcPtr.getValue(1);
4679   for (unsigned i = 0; i < 3; ++i) {
4680     SDOperand Val = DAG.getLoad(MVT::i64, Chain, SrcPtr,
4681                                 SrcSV->getValue(), SrcSV->getOffset());
4682     Chain = Val.getValue(1);
4683     Chain = DAG.getStore(Chain, Val, DstPtr,
4684                          DstSV->getValue(), DstSV->getOffset());
4685     if (i == 2)
4686       break;
4687     SrcPtr = DAG.getNode(ISD::ADD, getPointerTy(), SrcPtr,
4688                          DAG.getConstant(8, getPointerTy()));
4689     DstPtr = DAG.getNode(ISD::ADD, getPointerTy(), DstPtr,
4690                          DAG.getConstant(8, getPointerTy()));
4691   }
4692   return Chain;
4693 }
4694
4695 SDOperand
4696 X86TargetLowering::LowerINTRINSIC_WO_CHAIN(SDOperand Op, SelectionDAG &DAG) {
4697   unsigned IntNo = cast<ConstantSDNode>(Op.getOperand(0))->getValue();
4698   switch (IntNo) {
4699   default: return SDOperand();    // Don't custom lower most intrinsics.
4700     // Comparison intrinsics.
4701   case Intrinsic::x86_sse_comieq_ss:
4702   case Intrinsic::x86_sse_comilt_ss:
4703   case Intrinsic::x86_sse_comile_ss:
4704   case Intrinsic::x86_sse_comigt_ss:
4705   case Intrinsic::x86_sse_comige_ss:
4706   case Intrinsic::x86_sse_comineq_ss:
4707   case Intrinsic::x86_sse_ucomieq_ss:
4708   case Intrinsic::x86_sse_ucomilt_ss:
4709   case Intrinsic::x86_sse_ucomile_ss:
4710   case Intrinsic::x86_sse_ucomigt_ss:
4711   case Intrinsic::x86_sse_ucomige_ss:
4712   case Intrinsic::x86_sse_ucomineq_ss:
4713   case Intrinsic::x86_sse2_comieq_sd:
4714   case Intrinsic::x86_sse2_comilt_sd:
4715   case Intrinsic::x86_sse2_comile_sd:
4716   case Intrinsic::x86_sse2_comigt_sd:
4717   case Intrinsic::x86_sse2_comige_sd:
4718   case Intrinsic::x86_sse2_comineq_sd:
4719   case Intrinsic::x86_sse2_ucomieq_sd:
4720   case Intrinsic::x86_sse2_ucomilt_sd:
4721   case Intrinsic::x86_sse2_ucomile_sd:
4722   case Intrinsic::x86_sse2_ucomigt_sd:
4723   case Intrinsic::x86_sse2_ucomige_sd:
4724   case Intrinsic::x86_sse2_ucomineq_sd: {
4725     unsigned Opc = 0;
4726     ISD::CondCode CC = ISD::SETCC_INVALID;
4727     switch (IntNo) {
4728     default: break;
4729     case Intrinsic::x86_sse_comieq_ss:
4730     case Intrinsic::x86_sse2_comieq_sd:
4731       Opc = X86ISD::COMI;
4732       CC = ISD::SETEQ;
4733       break;
4734     case Intrinsic::x86_sse_comilt_ss:
4735     case Intrinsic::x86_sse2_comilt_sd:
4736       Opc = X86ISD::COMI;
4737       CC = ISD::SETLT;
4738       break;
4739     case Intrinsic::x86_sse_comile_ss:
4740     case Intrinsic::x86_sse2_comile_sd:
4741       Opc = X86ISD::COMI;
4742       CC = ISD::SETLE;
4743       break;
4744     case Intrinsic::x86_sse_comigt_ss:
4745     case Intrinsic::x86_sse2_comigt_sd:
4746       Opc = X86ISD::COMI;
4747       CC = ISD::SETGT;
4748       break;
4749     case Intrinsic::x86_sse_comige_ss:
4750     case Intrinsic::x86_sse2_comige_sd:
4751       Opc = X86ISD::COMI;
4752       CC = ISD::SETGE;
4753       break;
4754     case Intrinsic::x86_sse_comineq_ss:
4755     case Intrinsic::x86_sse2_comineq_sd:
4756       Opc = X86ISD::COMI;
4757       CC = ISD::SETNE;
4758       break;
4759     case Intrinsic::x86_sse_ucomieq_ss:
4760     case Intrinsic::x86_sse2_ucomieq_sd:
4761       Opc = X86ISD::UCOMI;
4762       CC = ISD::SETEQ;
4763       break;
4764     case Intrinsic::x86_sse_ucomilt_ss:
4765     case Intrinsic::x86_sse2_ucomilt_sd:
4766       Opc = X86ISD::UCOMI;
4767       CC = ISD::SETLT;
4768       break;
4769     case Intrinsic::x86_sse_ucomile_ss:
4770     case Intrinsic::x86_sse2_ucomile_sd:
4771       Opc = X86ISD::UCOMI;
4772       CC = ISD::SETLE;
4773       break;
4774     case Intrinsic::x86_sse_ucomigt_ss:
4775     case Intrinsic::x86_sse2_ucomigt_sd:
4776       Opc = X86ISD::UCOMI;
4777       CC = ISD::SETGT;
4778       break;
4779     case Intrinsic::x86_sse_ucomige_ss:
4780     case Intrinsic::x86_sse2_ucomige_sd:
4781       Opc = X86ISD::UCOMI;
4782       CC = ISD::SETGE;
4783       break;
4784     case Intrinsic::x86_sse_ucomineq_ss:
4785     case Intrinsic::x86_sse2_ucomineq_sd:
4786       Opc = X86ISD::UCOMI;
4787       CC = ISD::SETNE;
4788       break;
4789     }
4790
4791     unsigned X86CC;
4792     SDOperand LHS = Op.getOperand(1);
4793     SDOperand RHS = Op.getOperand(2);
4794     translateX86CC(CC, true, X86CC, LHS, RHS, DAG);
4795
4796     SDOperand Cond = DAG.getNode(Opc, MVT::i32, LHS, RHS);
4797     SDOperand SetCC = DAG.getNode(X86ISD::SETCC, MVT::i8,
4798                                   DAG.getConstant(X86CC, MVT::i8), Cond);
4799     return DAG.getNode(ISD::ANY_EXTEND, MVT::i32, SetCC);
4800   }
4801   }
4802 }
4803
4804 SDOperand X86TargetLowering::LowerRETURNADDR(SDOperand Op, SelectionDAG &DAG) {
4805   // Depths > 0 not supported yet!
4806   if (cast<ConstantSDNode>(Op.getOperand(0))->getValue() > 0)
4807     return SDOperand();
4808
4809   // Just load the return address
4810   SDOperand RetAddrFI = getReturnAddressFrameIndex(DAG);
4811   return DAG.getLoad(getPointerTy(), DAG.getEntryNode(), RetAddrFI, NULL, 0);
4812 }
4813
4814 SDOperand X86TargetLowering::LowerFRAMEADDR(SDOperand Op, SelectionDAG &DAG) {
4815   // Depths > 0 not supported yet!
4816   if (cast<ConstantSDNode>(Op.getOperand(0))->getValue() > 0)
4817     return SDOperand();
4818
4819   SDOperand RetAddrFI = getReturnAddressFrameIndex(DAG);
4820   return DAG.getNode(ISD::SUB, getPointerTy(), RetAddrFI,
4821                      DAG.getConstant(4, getPointerTy()));
4822 }
4823
4824 SDOperand X86TargetLowering::LowerFRAME_TO_ARGS_OFFSET(SDOperand Op,
4825                                                        SelectionDAG &DAG) {
4826   // Is not yet supported on x86-64
4827   if (Subtarget->is64Bit())
4828     return SDOperand();
4829
4830   return DAG.getConstant(8, getPointerTy());
4831 }
4832
4833 SDOperand X86TargetLowering::LowerEH_RETURN(SDOperand Op, SelectionDAG &DAG)
4834 {
4835   assert(!Subtarget->is64Bit() &&
4836          "Lowering of eh_return builtin is not supported yet on x86-64");
4837
4838   MachineFunction &MF = DAG.getMachineFunction();
4839   SDOperand Chain     = Op.getOperand(0);
4840   SDOperand Offset    = Op.getOperand(1);
4841   SDOperand Handler   = Op.getOperand(2);
4842
4843   SDOperand Frame = DAG.getRegister(RegInfo->getFrameRegister(MF),
4844                                     getPointerTy());
4845
4846   SDOperand StoreAddr = DAG.getNode(ISD::SUB, getPointerTy(), Frame,
4847                                     DAG.getConstant(-4UL, getPointerTy()));
4848   StoreAddr = DAG.getNode(ISD::ADD, getPointerTy(), StoreAddr, Offset);
4849   Chain = DAG.getStore(Chain, Handler, StoreAddr, NULL, 0);
4850   Chain = DAG.getCopyToReg(Chain, X86::ECX, StoreAddr);
4851   MF.addLiveOut(X86::ECX);
4852
4853   return DAG.getNode(X86ISD::EH_RETURN, MVT::Other,
4854                      Chain, DAG.getRegister(X86::ECX, getPointerTy()));
4855 }
4856
4857 SDOperand X86TargetLowering::LowerTRAMPOLINE(SDOperand Op,
4858                                              SelectionDAG &DAG) {
4859   SDOperand Root = Op.getOperand(0);
4860   SDOperand Trmp = Op.getOperand(1); // trampoline
4861   SDOperand FPtr = Op.getOperand(2); // nested function
4862   SDOperand Nest = Op.getOperand(3); // 'nest' parameter value
4863
4864   SrcValueSDNode *TrmpSV = cast<SrcValueSDNode>(Op.getOperand(4));
4865
4866   if (Subtarget->is64Bit()) {
4867     return SDOperand(); // not yet supported
4868   } else {
4869     Function *Func = (Function *)
4870       cast<Function>(cast<SrcValueSDNode>(Op.getOperand(5))->getValue());
4871     unsigned CC = Func->getCallingConv();
4872     unsigned NestReg;
4873
4874     switch (CC) {
4875     default:
4876       assert(0 && "Unsupported calling convention");
4877     case CallingConv::C:
4878     case CallingConv::X86_StdCall: {
4879       // Pass 'nest' parameter in ECX.
4880       // Must be kept in sync with X86CallingConv.td
4881       NestReg = X86::ECX;
4882
4883       // Check that ECX wasn't needed by an 'inreg' parameter.
4884       const FunctionType *FTy = Func->getFunctionType();
4885       const ParamAttrsList *Attrs = FTy->getParamAttrs();
4886
4887       if (Attrs && !Func->isVarArg()) {
4888         unsigned InRegCount = 0;
4889         unsigned Idx = 1;
4890
4891         for (FunctionType::param_iterator I = FTy->param_begin(),
4892              E = FTy->param_end(); I != E; ++I, ++Idx)
4893           if (Attrs->paramHasAttr(Idx, ParamAttr::InReg))
4894             // FIXME: should only count parameters that are lowered to integers.
4895             InRegCount += (getTargetData()->getTypeSizeInBits(*I) + 31) / 32;
4896
4897         if (InRegCount > 2) {
4898           cerr << "Nest register in use - reduce number of inreg parameters!\n";
4899           abort();
4900         }
4901       }
4902       break;
4903     }
4904     case CallingConv::X86_FastCall:
4905       // Pass 'nest' parameter in EAX.
4906       // Must be kept in sync with X86CallingConv.td
4907       NestReg = X86::EAX;
4908       break;
4909     }
4910
4911     const X86InstrInfo *TII =
4912       ((X86TargetMachine&)getTargetMachine()).getInstrInfo();
4913
4914     SDOperand OutChains[4];
4915     SDOperand Addr, Disp;
4916
4917     Addr = DAG.getNode(ISD::ADD, MVT::i32, Trmp, DAG.getConstant(10, MVT::i32));
4918     Disp = DAG.getNode(ISD::SUB, MVT::i32, FPtr, Addr);
4919
4920     unsigned char MOV32ri = TII->getBaseOpcodeFor(X86::MOV32ri);
4921     unsigned char N86Reg  = ((X86RegisterInfo&)RegInfo).getX86RegNum(NestReg);
4922     OutChains[0] = DAG.getStore(Root, DAG.getConstant(MOV32ri|N86Reg, MVT::i8),
4923                                 Trmp, TrmpSV->getValue(), TrmpSV->getOffset());
4924
4925     Addr = DAG.getNode(ISD::ADD, MVT::i32, Trmp, DAG.getConstant(1, MVT::i32));
4926     OutChains[1] = DAG.getStore(Root, Nest, Addr, TrmpSV->getValue(),
4927                                 TrmpSV->getOffset() + 1, false, 1);
4928
4929     unsigned char JMP = TII->getBaseOpcodeFor(X86::JMP);
4930     Addr = DAG.getNode(ISD::ADD, MVT::i32, Trmp, DAG.getConstant(5, MVT::i32));
4931     OutChains[2] = DAG.getStore(Root, DAG.getConstant(JMP, MVT::i8), Addr,
4932                                 TrmpSV->getValue() + 5, TrmpSV->getOffset());
4933
4934     Addr = DAG.getNode(ISD::ADD, MVT::i32, Trmp, DAG.getConstant(6, MVT::i32));
4935     OutChains[3] = DAG.getStore(Root, Disp, Addr, TrmpSV->getValue(),
4936                                 TrmpSV->getOffset() + 6, false, 1);
4937
4938     SDOperand Ops[] =
4939       { Trmp, DAG.getNode(ISD::TokenFactor, MVT::Other, OutChains, 4) };
4940     return DAG.getNode(ISD::MERGE_VALUES, Op.Val->getVTList(), Ops, 2);
4941   }
4942 }
4943
4944 /// LowerOperation - Provide custom lowering hooks for some operations.
4945 ///
4946 SDOperand X86TargetLowering::LowerOperation(SDOperand Op, SelectionDAG &DAG) {
4947   switch (Op.getOpcode()) {
4948   default: assert(0 && "Should not custom lower this!");
4949   case ISD::BUILD_VECTOR:       return LowerBUILD_VECTOR(Op, DAG);
4950   case ISD::VECTOR_SHUFFLE:     return LowerVECTOR_SHUFFLE(Op, DAG);
4951   case ISD::EXTRACT_VECTOR_ELT: return LowerEXTRACT_VECTOR_ELT(Op, DAG);
4952   case ISD::INSERT_VECTOR_ELT:  return LowerINSERT_VECTOR_ELT(Op, DAG);
4953   case ISD::SCALAR_TO_VECTOR:   return LowerSCALAR_TO_VECTOR(Op, DAG);
4954   case ISD::ConstantPool:       return LowerConstantPool(Op, DAG);
4955   case ISD::GlobalAddress:      return LowerGlobalAddress(Op, DAG);
4956   case ISD::GlobalTLSAddress:   return LowerGlobalTLSAddress(Op, DAG);
4957   case ISD::ExternalSymbol:     return LowerExternalSymbol(Op, DAG);
4958   case ISD::SHL_PARTS:
4959   case ISD::SRA_PARTS:
4960   case ISD::SRL_PARTS:          return LowerShift(Op, DAG);
4961   case ISD::SINT_TO_FP:         return LowerSINT_TO_FP(Op, DAG);
4962   case ISD::FP_TO_SINT:         return LowerFP_TO_SINT(Op, DAG);
4963   case ISD::FABS:               return LowerFABS(Op, DAG);
4964   case ISD::FNEG:               return LowerFNEG(Op, DAG);
4965   case ISD::FCOPYSIGN:          return LowerFCOPYSIGN(Op, DAG);
4966   case ISD::SETCC:              return LowerSETCC(Op, DAG);
4967   case ISD::SELECT:             return LowerSELECT(Op, DAG);
4968   case ISD::BRCOND:             return LowerBRCOND(Op, DAG);
4969   case ISD::JumpTable:          return LowerJumpTable(Op, DAG);
4970   case ISD::CALL:               return LowerCALL(Op, DAG);
4971   case ISD::RET:                return LowerRET(Op, DAG);
4972   case ISD::FORMAL_ARGUMENTS:   return LowerFORMAL_ARGUMENTS(Op, DAG);
4973   case ISD::MEMSET:             return LowerMEMSET(Op, DAG);
4974   case ISD::MEMCPY:             return LowerMEMCPY(Op, DAG);
4975   case ISD::READCYCLECOUNTER:   return LowerREADCYCLCECOUNTER(Op, DAG);
4976   case ISD::VASTART:            return LowerVASTART(Op, DAG);
4977   case ISD::VACOPY:             return LowerVACOPY(Op, DAG);
4978   case ISD::INTRINSIC_WO_CHAIN: return LowerINTRINSIC_WO_CHAIN(Op, DAG);
4979   case ISD::RETURNADDR:         return LowerRETURNADDR(Op, DAG);
4980   case ISD::FRAMEADDR:          return LowerFRAMEADDR(Op, DAG);
4981   case ISD::FRAME_TO_ARGS_OFFSET:
4982                                 return LowerFRAME_TO_ARGS_OFFSET(Op, DAG);
4983   case ISD::DYNAMIC_STACKALLOC: return LowerDYNAMIC_STACKALLOC(Op, DAG);
4984   case ISD::EH_RETURN:          return LowerEH_RETURN(Op, DAG);
4985   case ISD::TRAMPOLINE:         return LowerTRAMPOLINE(Op, DAG);
4986   }
4987   return SDOperand();
4988 }
4989
4990 const char *X86TargetLowering::getTargetNodeName(unsigned Opcode) const {
4991   switch (Opcode) {
4992   default: return NULL;
4993   case X86ISD::SHLD:               return "X86ISD::SHLD";
4994   case X86ISD::SHRD:               return "X86ISD::SHRD";
4995   case X86ISD::FAND:               return "X86ISD::FAND";
4996   case X86ISD::FOR:                return "X86ISD::FOR";
4997   case X86ISD::FXOR:               return "X86ISD::FXOR";
4998   case X86ISD::FSRL:               return "X86ISD::FSRL";
4999   case X86ISD::FILD:               return "X86ISD::FILD";
5000   case X86ISD::FILD_FLAG:          return "X86ISD::FILD_FLAG";
5001   case X86ISD::FP_TO_INT16_IN_MEM: return "X86ISD::FP_TO_INT16_IN_MEM";
5002   case X86ISD::FP_TO_INT32_IN_MEM: return "X86ISD::FP_TO_INT32_IN_MEM";
5003   case X86ISD::FP_TO_INT64_IN_MEM: return "X86ISD::FP_TO_INT64_IN_MEM";
5004   case X86ISD::FLD:                return "X86ISD::FLD";
5005   case X86ISD::FST:                return "X86ISD::FST";
5006   case X86ISD::FP_GET_RESULT:      return "X86ISD::FP_GET_RESULT";
5007   case X86ISD::FP_SET_RESULT:      return "X86ISD::FP_SET_RESULT";
5008   case X86ISD::CALL:               return "X86ISD::CALL";
5009   case X86ISD::TAILCALL:           return "X86ISD::TAILCALL";
5010   case X86ISD::RDTSC_DAG:          return "X86ISD::RDTSC_DAG";
5011   case X86ISD::CMP:                return "X86ISD::CMP";
5012   case X86ISD::COMI:               return "X86ISD::COMI";
5013   case X86ISD::UCOMI:              return "X86ISD::UCOMI";
5014   case X86ISD::SETCC:              return "X86ISD::SETCC";
5015   case X86ISD::CMOV:               return "X86ISD::CMOV";
5016   case X86ISD::BRCOND:             return "X86ISD::BRCOND";
5017   case X86ISD::RET_FLAG:           return "X86ISD::RET_FLAG";
5018   case X86ISD::REP_STOS:           return "X86ISD::REP_STOS";
5019   case X86ISD::REP_MOVS:           return "X86ISD::REP_MOVS";
5020   case X86ISD::GlobalBaseReg:      return "X86ISD::GlobalBaseReg";
5021   case X86ISD::Wrapper:            return "X86ISD::Wrapper";
5022   case X86ISD::S2VEC:              return "X86ISD::S2VEC";
5023   case X86ISD::PEXTRW:             return "X86ISD::PEXTRW";
5024   case X86ISD::PINSRW:             return "X86ISD::PINSRW";
5025   case X86ISD::FMAX:               return "X86ISD::FMAX";
5026   case X86ISD::FMIN:               return "X86ISD::FMIN";
5027   case X86ISD::FRSQRT:             return "X86ISD::FRSQRT";
5028   case X86ISD::FRCP:               return "X86ISD::FRCP";
5029   case X86ISD::TLSADDR:            return "X86ISD::TLSADDR";
5030   case X86ISD::THREAD_POINTER:     return "X86ISD::THREAD_POINTER";
5031   case X86ISD::EH_RETURN:          return "X86ISD::EH_RETURN";
5032   case X86ISD::TC_RETURN:          return "X86ISD::TC_RETURN";
5033   }
5034 }
5035
5036 // isLegalAddressingMode - Return true if the addressing mode represented
5037 // by AM is legal for this target, for a load/store of the specified type.
5038 bool X86TargetLowering::isLegalAddressingMode(const AddrMode &AM,
5039                                               const Type *Ty) const {
5040   // X86 supports extremely general addressing modes.
5041
5042   // X86 allows a sign-extended 32-bit immediate field as a displacement.
5043   if (AM.BaseOffs <= -(1LL << 32) || AM.BaseOffs >= (1LL << 32)-1)
5044     return false;
5045
5046   if (AM.BaseGV) {
5047     // We can only fold this if we don't need an extra load.
5048     if (Subtarget->GVRequiresExtraLoad(AM.BaseGV, getTargetMachine(), false))
5049       return false;
5050
5051     // X86-64 only supports addr of globals in small code model.
5052     if (Subtarget->is64Bit()) {
5053       if (getTargetMachine().getCodeModel() != CodeModel::Small)
5054         return false;
5055       // If lower 4G is not available, then we must use rip-relative addressing.
5056       if (AM.BaseOffs || AM.Scale > 1)
5057         return false;
5058     }
5059   }
5060
5061   switch (AM.Scale) {
5062   case 0:
5063   case 1:
5064   case 2:
5065   case 4:
5066   case 8:
5067     // These scales always work.
5068     break;
5069   case 3:
5070   case 5:
5071   case 9:
5072     // These scales are formed with basereg+scalereg.  Only accept if there is
5073     // no basereg yet.
5074     if (AM.HasBaseReg)
5075       return false;
5076     break;
5077   default:  // Other stuff never works.
5078     return false;
5079   }
5080
5081   return true;
5082 }
5083
5084
5085 bool X86TargetLowering::isTruncateFree(const Type *Ty1, const Type *Ty2) const {
5086   if (!Ty1->isInteger() || !Ty2->isInteger())
5087     return false;
5088   unsigned NumBits1 = Ty1->getPrimitiveSizeInBits();
5089   unsigned NumBits2 = Ty2->getPrimitiveSizeInBits();
5090   if (NumBits1 <= NumBits2)
5091     return false;
5092   return Subtarget->is64Bit() || NumBits1 < 64;
5093 }
5094
5095 bool X86TargetLowering::isTruncateFree(MVT::ValueType VT1,
5096                                        MVT::ValueType VT2) const {
5097   if (!MVT::isInteger(VT1) || !MVT::isInteger(VT2))
5098     return false;
5099   unsigned NumBits1 = MVT::getSizeInBits(VT1);
5100   unsigned NumBits2 = MVT::getSizeInBits(VT2);
5101   if (NumBits1 <= NumBits2)
5102     return false;
5103   return Subtarget->is64Bit() || NumBits1 < 64;
5104 }
5105
5106 /// isShuffleMaskLegal - Targets can use this to indicate that they only
5107 /// support *some* VECTOR_SHUFFLE operations, those with specific masks.
5108 /// By default, if a target supports the VECTOR_SHUFFLE node, all mask values
5109 /// are assumed to be legal.
5110 bool
5111 X86TargetLowering::isShuffleMaskLegal(SDOperand Mask, MVT::ValueType VT) const {
5112   // Only do shuffles on 128-bit vector types for now.
5113   if (MVT::getSizeInBits(VT) == 64) return false;
5114   return (Mask.Val->getNumOperands() <= 4 ||
5115           isIdentityMask(Mask.Val) ||
5116           isIdentityMask(Mask.Val, true) ||
5117           isSplatMask(Mask.Val)  ||
5118           isPSHUFHW_PSHUFLWMask(Mask.Val) ||
5119           X86::isUNPCKLMask(Mask.Val) ||
5120           X86::isUNPCKHMask(Mask.Val) ||
5121           X86::isUNPCKL_v_undef_Mask(Mask.Val) ||
5122           X86::isUNPCKH_v_undef_Mask(Mask.Val));
5123 }
5124
5125 bool X86TargetLowering::isVectorClearMaskLegal(std::vector<SDOperand> &BVOps,
5126                                                MVT::ValueType EVT,
5127                                                SelectionDAG &DAG) const {
5128   unsigned NumElts = BVOps.size();
5129   // Only do shuffles on 128-bit vector types for now.
5130   if (MVT::getSizeInBits(EVT) * NumElts == 64) return false;
5131   if (NumElts == 2) return true;
5132   if (NumElts == 4) {
5133     return (isMOVLMask(&BVOps[0], 4)  ||
5134             isCommutedMOVL(&BVOps[0], 4, true) ||
5135             isSHUFPMask(&BVOps[0], 4) ||
5136             isCommutedSHUFP(&BVOps[0], 4));
5137   }
5138   return false;
5139 }
5140
5141 //===----------------------------------------------------------------------===//
5142 //                           X86 Scheduler Hooks
5143 //===----------------------------------------------------------------------===//
5144
5145 MachineBasicBlock *
5146 X86TargetLowering::InsertAtEndOfBasicBlock(MachineInstr *MI,
5147                                            MachineBasicBlock *BB) {
5148   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
5149   switch (MI->getOpcode()) {
5150   default: assert(false && "Unexpected instr type to insert");
5151   case X86::CMOV_FR32:
5152   case X86::CMOV_FR64:
5153   case X86::CMOV_V4F32:
5154   case X86::CMOV_V2F64:
5155   case X86::CMOV_V2I64: {
5156     // To "insert" a SELECT_CC instruction, we actually have to insert the
5157     // diamond control-flow pattern.  The incoming instruction knows the
5158     // destination vreg to set, the condition code register to branch on, the
5159     // true/false values to select between, and a branch opcode to use.
5160     const BasicBlock *LLVM_BB = BB->getBasicBlock();
5161     ilist<MachineBasicBlock>::iterator It = BB;
5162     ++It;
5163
5164     //  thisMBB:
5165     //  ...
5166     //   TrueVal = ...
5167     //   cmpTY ccX, r1, r2
5168     //   bCC copy1MBB
5169     //   fallthrough --> copy0MBB
5170     MachineBasicBlock *thisMBB = BB;
5171     MachineBasicBlock *copy0MBB = new MachineBasicBlock(LLVM_BB);
5172     MachineBasicBlock *sinkMBB = new MachineBasicBlock(LLVM_BB);
5173     unsigned Opc =
5174       X86::GetCondBranchFromCond((X86::CondCode)MI->getOperand(3).getImm());
5175     BuildMI(BB, TII->get(Opc)).addMBB(sinkMBB);
5176     MachineFunction *F = BB->getParent();
5177     F->getBasicBlockList().insert(It, copy0MBB);
5178     F->getBasicBlockList().insert(It, sinkMBB);
5179     // Update machine-CFG edges by first adding all successors of the current
5180     // block to the new block which will contain the Phi node for the select.
5181     for(MachineBasicBlock::succ_iterator i = BB->succ_begin(),
5182         e = BB->succ_end(); i != e; ++i)
5183       sinkMBB->addSuccessor(*i);
5184     // Next, remove all successors of the current block, and add the true
5185     // and fallthrough blocks as its successors.
5186     while(!BB->succ_empty())
5187       BB->removeSuccessor(BB->succ_begin());
5188     BB->addSuccessor(copy0MBB);
5189     BB->addSuccessor(sinkMBB);
5190
5191     //  copy0MBB:
5192     //   %FalseValue = ...
5193     //   # fallthrough to sinkMBB
5194     BB = copy0MBB;
5195
5196     // Update machine-CFG edges
5197     BB->addSuccessor(sinkMBB);
5198
5199     //  sinkMBB:
5200     //   %Result = phi [ %FalseValue, copy0MBB ], [ %TrueValue, thisMBB ]
5201     //  ...
5202     BB = sinkMBB;
5203     BuildMI(BB, TII->get(X86::PHI), MI->getOperand(0).getReg())
5204       .addReg(MI->getOperand(1).getReg()).addMBB(copy0MBB)
5205       .addReg(MI->getOperand(2).getReg()).addMBB(thisMBB);
5206
5207     delete MI;   // The pseudo instruction is gone now.
5208     return BB;
5209   }
5210
5211   case X86::FP32_TO_INT16_IN_MEM:
5212   case X86::FP32_TO_INT32_IN_MEM:
5213   case X86::FP32_TO_INT64_IN_MEM:
5214   case X86::FP64_TO_INT16_IN_MEM:
5215   case X86::FP64_TO_INT32_IN_MEM:
5216   case X86::FP64_TO_INT64_IN_MEM:
5217   case X86::FP80_TO_INT16_IN_MEM:
5218   case X86::FP80_TO_INT32_IN_MEM:
5219   case X86::FP80_TO_INT64_IN_MEM: {
5220     // Change the floating point control register to use "round towards zero"
5221     // mode when truncating to an integer value.
5222     MachineFunction *F = BB->getParent();
5223     int CWFrameIdx = F->getFrameInfo()->CreateStackObject(2, 2);
5224     addFrameReference(BuildMI(BB, TII->get(X86::FNSTCW16m)), CWFrameIdx);
5225
5226     // Load the old value of the high byte of the control word...
5227     unsigned OldCW =
5228       F->getSSARegMap()->createVirtualRegister(X86::GR16RegisterClass);
5229     addFrameReference(BuildMI(BB, TII->get(X86::MOV16rm), OldCW), CWFrameIdx);
5230
5231     // Set the high part to be round to zero...
5232     addFrameReference(BuildMI(BB, TII->get(X86::MOV16mi)), CWFrameIdx)
5233       .addImm(0xC7F);
5234
5235     // Reload the modified control word now...
5236     addFrameReference(BuildMI(BB, TII->get(X86::FLDCW16m)), CWFrameIdx);
5237
5238     // Restore the memory image of control word to original value
5239     addFrameReference(BuildMI(BB, TII->get(X86::MOV16mr)), CWFrameIdx)
5240       .addReg(OldCW);
5241
5242     // Get the X86 opcode to use.
5243     unsigned Opc;
5244     switch (MI->getOpcode()) {
5245     default: assert(0 && "illegal opcode!");
5246     case X86::FP32_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m32; break;
5247     case X86::FP32_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m32; break;
5248     case X86::FP32_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m32; break;
5249     case X86::FP64_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m64; break;
5250     case X86::FP64_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m64; break;
5251     case X86::FP64_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m64; break;
5252     case X86::FP80_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m80; break;
5253     case X86::FP80_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m80; break;
5254     case X86::FP80_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m80; break;
5255     }
5256
5257     X86AddressMode AM;
5258     MachineOperand &Op = MI->getOperand(0);
5259     if (Op.isRegister()) {
5260       AM.BaseType = X86AddressMode::RegBase;
5261       AM.Base.Reg = Op.getReg();
5262     } else {
5263       AM.BaseType = X86AddressMode::FrameIndexBase;
5264       AM.Base.FrameIndex = Op.getFrameIndex();
5265     }
5266     Op = MI->getOperand(1);
5267     if (Op.isImmediate())
5268       AM.Scale = Op.getImm();
5269     Op = MI->getOperand(2);
5270     if (Op.isImmediate())
5271       AM.IndexReg = Op.getImm();
5272     Op = MI->getOperand(3);
5273     if (Op.isGlobalAddress()) {
5274       AM.GV = Op.getGlobal();
5275     } else {
5276       AM.Disp = Op.getImm();
5277     }
5278     addFullAddress(BuildMI(BB, TII->get(Opc)), AM)
5279                       .addReg(MI->getOperand(4).getReg());
5280
5281     // Reload the original control word now.
5282     addFrameReference(BuildMI(BB, TII->get(X86::FLDCW16m)), CWFrameIdx);
5283
5284     delete MI;   // The pseudo instruction is gone now.
5285     return BB;
5286   }
5287   }
5288 }
5289
5290 //===----------------------------------------------------------------------===//
5291 //                           X86 Optimization Hooks
5292 //===----------------------------------------------------------------------===//
5293
5294 void X86TargetLowering::computeMaskedBitsForTargetNode(const SDOperand Op,
5295                                                        uint64_t Mask,
5296                                                        uint64_t &KnownZero,
5297                                                        uint64_t &KnownOne,
5298                                                        const SelectionDAG &DAG,
5299                                                        unsigned Depth) const {
5300   unsigned Opc = Op.getOpcode();
5301   assert((Opc >= ISD::BUILTIN_OP_END ||
5302           Opc == ISD::INTRINSIC_WO_CHAIN ||
5303           Opc == ISD::INTRINSIC_W_CHAIN ||
5304           Opc == ISD::INTRINSIC_VOID) &&
5305          "Should use MaskedValueIsZero if you don't know whether Op"
5306          " is a target node!");
5307
5308   KnownZero = KnownOne = 0;   // Don't know anything.
5309   switch (Opc) {
5310   default: break;
5311   case X86ISD::SETCC:
5312     KnownZero |= (MVT::getIntVTBitMask(Op.getValueType()) ^ 1ULL);
5313     break;
5314   }
5315 }
5316
5317 /// getShuffleScalarElt - Returns the scalar element that will make up the ith
5318 /// element of the result of the vector shuffle.
5319 static SDOperand getShuffleScalarElt(SDNode *N, unsigned i, SelectionDAG &DAG) {
5320   MVT::ValueType VT = N->getValueType(0);
5321   SDOperand PermMask = N->getOperand(2);
5322   unsigned NumElems = PermMask.getNumOperands();
5323   SDOperand V = (i < NumElems) ? N->getOperand(0) : N->getOperand(1);
5324   i %= NumElems;
5325   if (V.getOpcode() == ISD::SCALAR_TO_VECTOR) {
5326     return (i == 0)
5327      ? V.getOperand(0) : DAG.getNode(ISD::UNDEF, MVT::getVectorElementType(VT));
5328   } else if (V.getOpcode() == ISD::VECTOR_SHUFFLE) {
5329     SDOperand Idx = PermMask.getOperand(i);
5330     if (Idx.getOpcode() == ISD::UNDEF)
5331       return DAG.getNode(ISD::UNDEF, MVT::getVectorElementType(VT));
5332     return getShuffleScalarElt(V.Val,cast<ConstantSDNode>(Idx)->getValue(),DAG);
5333   }
5334   return SDOperand();
5335 }
5336
5337 /// isGAPlusOffset - Returns true (and the GlobalValue and the offset) if the
5338 /// node is a GlobalAddress + an offset.
5339 static bool isGAPlusOffset(SDNode *N, GlobalValue* &GA, int64_t &Offset) {
5340   unsigned Opc = N->getOpcode();
5341   if (Opc == X86ISD::Wrapper) {
5342     if (dyn_cast<GlobalAddressSDNode>(N->getOperand(0))) {
5343       GA = cast<GlobalAddressSDNode>(N->getOperand(0))->getGlobal();
5344       return true;
5345     }
5346   } else if (Opc == ISD::ADD) {
5347     SDOperand N1 = N->getOperand(0);
5348     SDOperand N2 = N->getOperand(1);
5349     if (isGAPlusOffset(N1.Val, GA, Offset)) {
5350       ConstantSDNode *V = dyn_cast<ConstantSDNode>(N2);
5351       if (V) {
5352         Offset += V->getSignExtended();
5353         return true;
5354       }
5355     } else if (isGAPlusOffset(N2.Val, GA, Offset)) {
5356       ConstantSDNode *V = dyn_cast<ConstantSDNode>(N1);
5357       if (V) {
5358         Offset += V->getSignExtended();
5359         return true;
5360       }
5361     }
5362   }
5363   return false;
5364 }
5365
5366 /// isConsecutiveLoad - Returns true if N is loading from an address of Base
5367 /// + Dist * Size.
5368 static bool isConsecutiveLoad(SDNode *N, SDNode *Base, int Dist, int Size,
5369                               MachineFrameInfo *MFI) {
5370   if (N->getOperand(0).Val != Base->getOperand(0).Val)
5371     return false;
5372
5373   SDOperand Loc = N->getOperand(1);
5374   SDOperand BaseLoc = Base->getOperand(1);
5375   if (Loc.getOpcode() == ISD::FrameIndex) {
5376     if (BaseLoc.getOpcode() != ISD::FrameIndex)
5377       return false;
5378     int FI  = cast<FrameIndexSDNode>(Loc)->getIndex();
5379     int BFI = cast<FrameIndexSDNode>(BaseLoc)->getIndex();
5380     int FS  = MFI->getObjectSize(FI);
5381     int BFS = MFI->getObjectSize(BFI);
5382     if (FS != BFS || FS != Size) return false;
5383     return MFI->getObjectOffset(FI) == (MFI->getObjectOffset(BFI) + Dist*Size);
5384   } else {
5385     GlobalValue *GV1 = NULL;
5386     GlobalValue *GV2 = NULL;
5387     int64_t Offset1 = 0;
5388     int64_t Offset2 = 0;
5389     bool isGA1 = isGAPlusOffset(Loc.Val, GV1, Offset1);
5390     bool isGA2 = isGAPlusOffset(BaseLoc.Val, GV2, Offset2);
5391     if (isGA1 && isGA2 && GV1 == GV2)
5392       return Offset1 == (Offset2 + Dist*Size);
5393   }
5394
5395   return false;
5396 }
5397
5398 static bool isBaseAlignment16(SDNode *Base, MachineFrameInfo *MFI,
5399                               const X86Subtarget *Subtarget) {
5400   GlobalValue *GV;
5401   int64_t Offset;
5402   if (isGAPlusOffset(Base, GV, Offset))
5403     return (GV->getAlignment() >= 16 && (Offset % 16) == 0);
5404   else {
5405     assert(Base->getOpcode() == ISD::FrameIndex && "Unexpected base node!");
5406     int BFI = cast<FrameIndexSDNode>(Base)->getIndex();
5407     if (BFI < 0)
5408       // Fixed objects do not specify alignment, however the offsets are known.
5409       return ((Subtarget->getStackAlignment() % 16) == 0 &&
5410               (MFI->getObjectOffset(BFI) % 16) == 0);
5411     else
5412       return MFI->getObjectAlignment(BFI) >= 16;
5413   }
5414   return false;
5415 }
5416
5417
5418 /// PerformShuffleCombine - Combine a vector_shuffle that is equal to
5419 /// build_vector load1, load2, load3, load4, <0, 1, 2, 3> into a 128-bit load
5420 /// if the load addresses are consecutive, non-overlapping, and in the right
5421 /// order.
5422 static SDOperand PerformShuffleCombine(SDNode *N, SelectionDAG &DAG,
5423                                        const X86Subtarget *Subtarget) {
5424   MachineFunction &MF = DAG.getMachineFunction();
5425   MachineFrameInfo *MFI = MF.getFrameInfo();
5426   MVT::ValueType VT = N->getValueType(0);
5427   MVT::ValueType EVT = MVT::getVectorElementType(VT);
5428   SDOperand PermMask = N->getOperand(2);
5429   int NumElems = (int)PermMask.getNumOperands();
5430   SDNode *Base = NULL;
5431   for (int i = 0; i < NumElems; ++i) {
5432     SDOperand Idx = PermMask.getOperand(i);
5433     if (Idx.getOpcode() == ISD::UNDEF) {
5434       if (!Base) return SDOperand();
5435     } else {
5436       SDOperand Arg =
5437         getShuffleScalarElt(N, cast<ConstantSDNode>(Idx)->getValue(), DAG);
5438       if (!Arg.Val || !ISD::isNON_EXTLoad(Arg.Val))
5439         return SDOperand();
5440       if (!Base)
5441         Base = Arg.Val;
5442       else if (!isConsecutiveLoad(Arg.Val, Base,
5443                                   i, MVT::getSizeInBits(EVT)/8,MFI))
5444         return SDOperand();
5445     }
5446   }
5447
5448   bool isAlign16 = isBaseAlignment16(Base->getOperand(1).Val, MFI, Subtarget);
5449   LoadSDNode *LD = cast<LoadSDNode>(Base);
5450   if (isAlign16) {
5451     return DAG.getLoad(VT, LD->getChain(), LD->getBasePtr(), LD->getSrcValue(),
5452                        LD->getSrcValueOffset(), LD->isVolatile());
5453   } else {
5454     return DAG.getLoad(VT, LD->getChain(), LD->getBasePtr(), LD->getSrcValue(),
5455                        LD->getSrcValueOffset(), LD->isVolatile(),
5456                        LD->getAlignment());
5457   }
5458 }
5459
5460 /// PerformSELECTCombine - Do target-specific dag combines on SELECT nodes.
5461 static SDOperand PerformSELECTCombine(SDNode *N, SelectionDAG &DAG,
5462                                       const X86Subtarget *Subtarget) {
5463   SDOperand Cond = N->getOperand(0);
5464
5465   // If we have SSE[12] support, try to form min/max nodes.
5466   if (Subtarget->hasSSE2() &&
5467       (N->getValueType(0) == MVT::f32 || N->getValueType(0) == MVT::f64)) {
5468     if (Cond.getOpcode() == ISD::SETCC) {
5469       // Get the LHS/RHS of the select.
5470       SDOperand LHS = N->getOperand(1);
5471       SDOperand RHS = N->getOperand(2);
5472       ISD::CondCode CC = cast<CondCodeSDNode>(Cond.getOperand(2))->get();
5473
5474       unsigned Opcode = 0;
5475       if (LHS == Cond.getOperand(0) && RHS == Cond.getOperand(1)) {
5476         switch (CC) {
5477         default: break;
5478         case ISD::SETOLE: // (X <= Y) ? X : Y -> min
5479         case ISD::SETULE:
5480         case ISD::SETLE:
5481           if (!UnsafeFPMath) break;
5482           // FALL THROUGH.
5483         case ISD::SETOLT:  // (X olt/lt Y) ? X : Y -> min
5484         case ISD::SETLT:
5485           Opcode = X86ISD::FMIN;
5486           break;
5487
5488         case ISD::SETOGT: // (X > Y) ? X : Y -> max
5489         case ISD::SETUGT:
5490         case ISD::SETGT:
5491           if (!UnsafeFPMath) break;
5492           // FALL THROUGH.
5493         case ISD::SETUGE:  // (X uge/ge Y) ? X : Y -> max
5494         case ISD::SETGE:
5495           Opcode = X86ISD::FMAX;
5496           break;
5497         }
5498       } else if (LHS == Cond.getOperand(1) && RHS == Cond.getOperand(0)) {
5499         switch (CC) {
5500         default: break;
5501         case ISD::SETOGT: // (X > Y) ? Y : X -> min
5502         case ISD::SETUGT:
5503         case ISD::SETGT:
5504           if (!UnsafeFPMath) break;
5505           // FALL THROUGH.
5506         case ISD::SETUGE:  // (X uge/ge Y) ? Y : X -> min
5507         case ISD::SETGE:
5508           Opcode = X86ISD::FMIN;
5509           break;
5510
5511         case ISD::SETOLE:   // (X <= Y) ? Y : X -> max
5512         case ISD::SETULE:
5513         case ISD::SETLE:
5514           if (!UnsafeFPMath) break;
5515           // FALL THROUGH.
5516         case ISD::SETOLT:   // (X olt/lt Y) ? Y : X -> max
5517         case ISD::SETLT:
5518           Opcode = X86ISD::FMAX;
5519           break;
5520         }
5521       }
5522
5523       if (Opcode)
5524         return DAG.getNode(Opcode, N->getValueType(0), LHS, RHS);
5525     }
5526
5527   }
5528
5529   return SDOperand();
5530 }
5531
5532
5533 SDOperand X86TargetLowering::PerformDAGCombine(SDNode *N,
5534                                                DAGCombinerInfo &DCI) const {
5535   SelectionDAG &DAG = DCI.DAG;
5536   switch (N->getOpcode()) {
5537   default: break;
5538   case ISD::VECTOR_SHUFFLE:
5539     return PerformShuffleCombine(N, DAG, Subtarget);
5540   case ISD::SELECT:
5541     return PerformSELECTCombine(N, DAG, Subtarget);
5542   }
5543
5544   return SDOperand();
5545 }
5546
5547 //===----------------------------------------------------------------------===//
5548 //                           X86 Inline Assembly Support
5549 //===----------------------------------------------------------------------===//
5550
5551 /// getConstraintType - Given a constraint letter, return the type of
5552 /// constraint it is for this target.
5553 X86TargetLowering::ConstraintType
5554 X86TargetLowering::getConstraintType(const std::string &Constraint) const {
5555   if (Constraint.size() == 1) {
5556     switch (Constraint[0]) {
5557     case 'A':
5558     case 'r':
5559     case 'R':
5560     case 'l':
5561     case 'q':
5562     case 'Q':
5563     case 'x':
5564     case 'Y':
5565       return C_RegisterClass;
5566     default:
5567       break;
5568     }
5569   }
5570   return TargetLowering::getConstraintType(Constraint);
5571 }
5572
5573 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
5574 /// vector.  If it is invalid, don't add anything to Ops.
5575 void X86TargetLowering::LowerAsmOperandForConstraint(SDOperand Op,
5576                                                      char Constraint,
5577                                                      std::vector<SDOperand>&Ops,
5578                                                      SelectionDAG &DAG) {
5579   SDOperand Result(0, 0);
5580
5581   switch (Constraint) {
5582   default: break;
5583   case 'I':
5584     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
5585       if (C->getValue() <= 31) {
5586         Result = DAG.getTargetConstant(C->getValue(), Op.getValueType());
5587         break;
5588       }
5589     }
5590     return;
5591   case 'N':
5592     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
5593       if (C->getValue() <= 255) {
5594         Result = DAG.getTargetConstant(C->getValue(), Op.getValueType());
5595         break;
5596       }
5597     }
5598     return;
5599   case 'i': {
5600     // Literal immediates are always ok.
5601     if (ConstantSDNode *CST = dyn_cast<ConstantSDNode>(Op)) {
5602       Result = DAG.getTargetConstant(CST->getValue(), Op.getValueType());
5603       break;
5604     }
5605
5606     // If we are in non-pic codegen mode, we allow the address of a global (with
5607     // an optional displacement) to be used with 'i'.
5608     GlobalAddressSDNode *GA = dyn_cast<GlobalAddressSDNode>(Op);
5609     int64_t Offset = 0;
5610
5611     // Match either (GA) or (GA+C)
5612     if (GA) {
5613       Offset = GA->getOffset();
5614     } else if (Op.getOpcode() == ISD::ADD) {
5615       ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1));
5616       GA = dyn_cast<GlobalAddressSDNode>(Op.getOperand(0));
5617       if (C && GA) {
5618         Offset = GA->getOffset()+C->getValue();
5619       } else {
5620         C = dyn_cast<ConstantSDNode>(Op.getOperand(1));
5621         GA = dyn_cast<GlobalAddressSDNode>(Op.getOperand(0));
5622         if (C && GA)
5623           Offset = GA->getOffset()+C->getValue();
5624         else
5625           C = 0, GA = 0;
5626       }
5627     }
5628
5629     if (GA) {
5630       // If addressing this global requires a load (e.g. in PIC mode), we can't
5631       // match.
5632       if (Subtarget->GVRequiresExtraLoad(GA->getGlobal(), getTargetMachine(),
5633                                          false))
5634         return;
5635
5636       Op = DAG.getTargetGlobalAddress(GA->getGlobal(), GA->getValueType(0),
5637                                       Offset);
5638       Result = Op;
5639       break;
5640     }
5641
5642     // Otherwise, not valid for this mode.
5643     return;
5644   }
5645   }
5646
5647   if (Result.Val) {
5648     Ops.push_back(Result);
5649     return;
5650   }
5651   return TargetLowering::LowerAsmOperandForConstraint(Op, Constraint, Ops, DAG);
5652 }
5653
5654 std::vector<unsigned> X86TargetLowering::
5655 getRegClassForInlineAsmConstraint(const std::string &Constraint,
5656                                   MVT::ValueType VT) const {
5657   if (Constraint.size() == 1) {
5658     // FIXME: not handling fp-stack yet!
5659     switch (Constraint[0]) {      // GCC X86 Constraint Letters
5660     default: break;  // Unknown constraint letter
5661     case 'A':   // EAX/EDX
5662       if (VT == MVT::i32 || VT == MVT::i64)
5663         return make_vector<unsigned>(X86::EAX, X86::EDX, 0);
5664       break;
5665     case 'q':   // Q_REGS (GENERAL_REGS in 64-bit mode)
5666     case 'Q':   // Q_REGS
5667       if (VT == MVT::i32)
5668         return make_vector<unsigned>(X86::EAX, X86::EDX, X86::ECX, X86::EBX, 0);
5669       else if (VT == MVT::i16)
5670         return make_vector<unsigned>(X86::AX, X86::DX, X86::CX, X86::BX, 0);
5671       else if (VT == MVT::i8)
5672         return make_vector<unsigned>(X86::AL, X86::DL, X86::CL, X86::BL, 0);
5673       else if (VT == MVT::i64)
5674         return make_vector<unsigned>(X86::RAX, X86::RDX, X86::RCX, X86::RBX, 0);
5675       break;
5676     }
5677   }
5678
5679   return std::vector<unsigned>();
5680 }
5681
5682 std::pair<unsigned, const TargetRegisterClass*>
5683 X86TargetLowering::getRegForInlineAsmConstraint(const std::string &Constraint,
5684                                                 MVT::ValueType VT) const {
5685   // First, see if this is a constraint that directly corresponds to an LLVM
5686   // register class.
5687   if (Constraint.size() == 1) {
5688     // GCC Constraint Letters
5689     switch (Constraint[0]) {
5690     default: break;
5691     case 'r':   // GENERAL_REGS
5692     case 'R':   // LEGACY_REGS
5693     case 'l':   // INDEX_REGS
5694       if (VT == MVT::i64 && Subtarget->is64Bit())
5695         return std::make_pair(0U, X86::GR64RegisterClass);
5696       if (VT == MVT::i32)
5697         return std::make_pair(0U, X86::GR32RegisterClass);
5698       else if (VT == MVT::i16)
5699         return std::make_pair(0U, X86::GR16RegisterClass);
5700       else if (VT == MVT::i8)
5701         return std::make_pair(0U, X86::GR8RegisterClass);
5702       break;
5703     case 'y':   // MMX_REGS if MMX allowed.
5704       if (!Subtarget->hasMMX()) break;
5705       return std::make_pair(0U, X86::VR64RegisterClass);
5706       break;
5707     case 'Y':   // SSE_REGS if SSE2 allowed
5708       if (!Subtarget->hasSSE2()) break;
5709       // FALL THROUGH.
5710     case 'x':   // SSE_REGS if SSE1 allowed
5711       if (!Subtarget->hasSSE1()) break;
5712
5713       switch (VT) {
5714       default: break;
5715       // Scalar SSE types.
5716       case MVT::f32:
5717       case MVT::i32:
5718         return std::make_pair(0U, X86::FR32RegisterClass);
5719       case MVT::f64:
5720       case MVT::i64:
5721         return std::make_pair(0U, X86::FR64RegisterClass);
5722       // Vector types.
5723       case MVT::v16i8:
5724       case MVT::v8i16:
5725       case MVT::v4i32:
5726       case MVT::v2i64:
5727       case MVT::v4f32:
5728       case MVT::v2f64:
5729         return std::make_pair(0U, X86::VR128RegisterClass);
5730       }
5731       break;
5732     }
5733   }
5734
5735   // Use the default implementation in TargetLowering to convert the register
5736   // constraint into a member of a register class.
5737   std::pair<unsigned, const TargetRegisterClass*> Res;
5738   Res = TargetLowering::getRegForInlineAsmConstraint(Constraint, VT);
5739
5740   // Not found as a standard register?
5741   if (Res.second == 0) {
5742     // GCC calls "st(0)" just plain "st".
5743     if (StringsEqualNoCase("{st}", Constraint)) {
5744       Res.first = X86::ST0;
5745       Res.second = X86::RFP80RegisterClass;
5746     }
5747
5748     return Res;
5749   }
5750
5751   // Otherwise, check to see if this is a register class of the wrong value
5752   // type.  For example, we want to map "{ax},i32" -> {eax}, we don't want it to
5753   // turn into {ax},{dx}.
5754   if (Res.second->hasType(VT))
5755     return Res;   // Correct type already, nothing to do.
5756
5757   // All of the single-register GCC register classes map their values onto
5758   // 16-bit register pieces "ax","dx","cx","bx","si","di","bp","sp".  If we
5759   // really want an 8-bit or 32-bit register, map to the appropriate register
5760   // class and return the appropriate register.
5761   if (Res.second != X86::GR16RegisterClass)
5762     return Res;
5763
5764   if (VT == MVT::i8) {
5765     unsigned DestReg = 0;
5766     switch (Res.first) {
5767     default: break;
5768     case X86::AX: DestReg = X86::AL; break;
5769     case X86::DX: DestReg = X86::DL; break;
5770     case X86::CX: DestReg = X86::CL; break;
5771     case X86::BX: DestReg = X86::BL; break;
5772     }
5773     if (DestReg) {
5774       Res.first = DestReg;
5775       Res.second = Res.second = X86::GR8RegisterClass;
5776     }
5777   } else if (VT == MVT::i32) {
5778     unsigned DestReg = 0;
5779     switch (Res.first) {
5780     default: break;
5781     case X86::AX: DestReg = X86::EAX; break;
5782     case X86::DX: DestReg = X86::EDX; break;
5783     case X86::CX: DestReg = X86::ECX; break;
5784     case X86::BX: DestReg = X86::EBX; break;
5785     case X86::SI: DestReg = X86::ESI; break;
5786     case X86::DI: DestReg = X86::EDI; break;
5787     case X86::BP: DestReg = X86::EBP; break;
5788     case X86::SP: DestReg = X86::ESP; break;
5789     }
5790     if (DestReg) {
5791       Res.first = DestReg;
5792       Res.second = Res.second = X86::GR32RegisterClass;
5793     }
5794   } else if (VT == MVT::i64) {
5795     unsigned DestReg = 0;
5796     switch (Res.first) {
5797     default: break;
5798     case X86::AX: DestReg = X86::RAX; break;
5799     case X86::DX: DestReg = X86::RDX; break;
5800     case X86::CX: DestReg = X86::RCX; break;
5801     case X86::BX: DestReg = X86::RBX; break;
5802     case X86::SI: DestReg = X86::RSI; break;
5803     case X86::DI: DestReg = X86::RDI; break;
5804     case X86::BP: DestReg = X86::RBP; break;
5805     case X86::SP: DestReg = X86::RSP; break;
5806     }
5807     if (DestReg) {
5808       Res.first = DestReg;
5809       Res.second = Res.second = X86::GR64RegisterClass;
5810     }
5811   }
5812
5813   return Res;
5814 }