lib/Target/X86/X86ISelLowering.cpp

   1 //===-- X86ISelLowering.cpp - X86 DAG Lowering Implementation -------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that X86 uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #define DEBUG_TYPE "x86-isel"
  16 #include "X86.h"
  17 #include "X86InstrBuilder.h"
  18 #include "X86ISelLowering.h"
  19 #include "X86TargetMachine.h"
  20 #include "X86TargetObjectFile.h"
  21 #include "Utils/X86ShuffleDecode.h"
  22 #include "llvm/CallingConv.h"
  23 #include "llvm/Constants.h"
  24 #include "llvm/DerivedTypes.h"
  25 #include "llvm/GlobalAlias.h"
  26 #include "llvm/GlobalVariable.h"
  27 #include "llvm/Function.h"
  28 #include "llvm/Instructions.h"
  29 #include "llvm/Intrinsics.h"
  30 #include "llvm/LLVMContext.h"
  31 #include "llvm/CodeGen/IntrinsicLowering.h"
  32 #include "llvm/CodeGen/MachineFrameInfo.h"
  33 #include "llvm/CodeGen/MachineFunction.h"
  34 #include "llvm/CodeGen/MachineInstrBuilder.h"
  35 #include "llvm/CodeGen/MachineJumpTableInfo.h"
  36 #include "llvm/CodeGen/MachineModuleInfo.h"
  37 #include "llvm/CodeGen/MachineRegisterInfo.h"
  38 #include "llvm/CodeGen/PseudoSourceValue.h"
  39 #include "llvm/MC/MCAsmInfo.h"
  40 #include "llvm/MC/MCContext.h"
  41 #include "llvm/MC/MCExpr.h"
  42 #include "llvm/MC/MCSymbol.h"
  43 #include "llvm/ADT/BitVector.h"
  44 #include "llvm/ADT/SmallSet.h"
  45 #include "llvm/ADT/Statistic.h"
  46 #include "llvm/ADT/StringExtras.h"
  47 #include "llvm/ADT/VectorExtras.h"
  48 #include "llvm/Support/CallSite.h"
  49 #include "llvm/Support/Debug.h"
  50 #include "llvm/Support/Dwarf.h"
  51 #include "llvm/Support/ErrorHandling.h"
  52 #include "llvm/Support/MathExtras.h"
  53 #include "llvm/Support/raw_ostream.h"
  54 using namespace llvm;
  55 using namespace dwarf;
  56
  57 STATISTIC(NumTailCalls, "Number of tail calls");
  58
  59 // Forward declarations.
  60 static SDValue getMOVL(SelectionDAG &DAG, DebugLoc dl, EVT VT, SDValue V1,
  61                        SDValue V2);
  62
  63 static SDValue Insert128BitVector(SDValue Result,
  64                                   SDValue Vec,
  65                                   SDValue Idx,
  66                                   SelectionDAG &DAG,
  67                                   DebugLoc dl);
  68
  69 static SDValue Extract128BitVector(SDValue Vec,
  70                                    SDValue Idx,
  71                                    SelectionDAG &DAG,
  72                                    DebugLoc dl);
  73
  74 /// Generate a DAG to grab 128-bits from a vector > 128 bits.  This
  75 /// sets things up to match to an AVX VEXTRACTF128 instruction or a
  76 /// simple subregister reference.  Idx is an index in the 128 bits we
  77 /// want.  It need not be aligned to a 128-bit bounday.  That makes
  78 /// lowering EXTRACT_VECTOR_ELT operations easier.
  79 static SDValue Extract128BitVector(SDValue Vec,
  80                                    SDValue Idx,
  81                                    SelectionDAG &DAG,
  82                                    DebugLoc dl) {
  83   EVT VT = Vec.getValueType();
  84   assert(VT.getSizeInBits() == 256 && "Unexpected vector size!");
  85   EVT ElVT = VT.getVectorElementType();
  86   int Factor = VT.getSizeInBits()/128;
  87   EVT ResultVT = EVT::getVectorVT(*DAG.getContext(), ElVT,
  88                                   VT.getVectorNumElements()/Factor);
  89
  90   // Extract from UNDEF is UNDEF.
  91   if (Vec.getOpcode() == ISD::UNDEF)
  92     return DAG.getNode(ISD::UNDEF, dl, ResultVT);
  93
  94   if (isa<ConstantSDNode>(Idx)) {
  95     unsigned IdxVal = cast<ConstantSDNode>(Idx)->getZExtValue();
  96
  97     // Extract the relevant 128 bits.  Generate an EXTRACT_SUBVECTOR
  98     // we can match to VEXTRACTF128.
  99     unsigned ElemsPerChunk = 128 / ElVT.getSizeInBits();
 100
 101     // This is the index of the first element of the 128-bit chunk
 102     // we want.
 103     unsigned NormalizedIdxVal = (((IdxVal * ElVT.getSizeInBits()) / 128)
 104                                  * ElemsPerChunk);
 105
 106     SDValue VecIdx = DAG.getConstant(NormalizedIdxVal, MVT::i32);
 107     SDValue Result = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, ResultVT, Vec,
 108                                  VecIdx);
 109
 110     return Result;
 111   }
 112
 113   return SDValue();
 114 }
 115
 116 /// Generate a DAG to put 128-bits into a vector > 128 bits.  This
 117 /// sets things up to match to an AVX VINSERTF128 instruction or a
 118 /// simple superregister reference.  Idx is an index in the 128 bits
 119 /// we want.  It need not be aligned to a 128-bit bounday.  That makes
 120 /// lowering INSERT_VECTOR_ELT operations easier.
 121 static SDValue Insert128BitVector(SDValue Result,
 122                                   SDValue Vec,
 123                                   SDValue Idx,
 124                                   SelectionDAG &DAG,
 125                                   DebugLoc dl) {
 126   if (isa<ConstantSDNode>(Idx)) {
 127     EVT VT = Vec.getValueType();
 128     assert(VT.getSizeInBits() == 128 && "Unexpected vector size!");
 129
 130     EVT ElVT = VT.getVectorElementType();
 131     unsigned IdxVal = cast<ConstantSDNode>(Idx)->getZExtValue();
 132     EVT ResultVT = Result.getValueType();
 133
 134     // Insert the relevant 128 bits.
 135     unsigned ElemsPerChunk = 128/ElVT.getSizeInBits();
 136
 137     // This is the index of the first element of the 128-bit chunk
 138     // we want.
 139     unsigned NormalizedIdxVal = (((IdxVal * ElVT.getSizeInBits())/128)
 140                                  * ElemsPerChunk);
 141
 142     SDValue VecIdx = DAG.getConstant(NormalizedIdxVal, MVT::i32);
 143     Result = DAG.getNode(ISD::INSERT_SUBVECTOR, dl, ResultVT, Result, Vec,
 144                          VecIdx);
 145     return Result;
 146   }
 147
 148   return SDValue();
 149 }
 150
 151 static TargetLoweringObjectFile *createTLOF(X86TargetMachine &TM) {
 152   const X86Subtarget *Subtarget = &TM.getSubtarget<X86Subtarget>();
 153   bool is64Bit = Subtarget->is64Bit();
 154
 155   if (Subtarget->isTargetEnvMacho()) {
 156     if (is64Bit)
 157       return new X8664_MachoTargetObjectFile();
 158     return new TargetLoweringObjectFileMachO();
 159   }
 160
 161   if (Subtarget->isTargetELF())
 162     return new TargetLoweringObjectFileELF();
 163   if (Subtarget->isTargetCOFF() && !Subtarget->isTargetEnvMacho())
 164     return new TargetLoweringObjectFileCOFF();
 165   llvm_unreachable("unknown subtarget type");
 166 }
 167
 168 X86TargetLowering::X86TargetLowering(X86TargetMachine &TM)
 169   : TargetLowering(TM, createTLOF(TM)) {
 170   Subtarget = &TM.getSubtarget<X86Subtarget>();
 171   X86ScalarSSEf64 = Subtarget->hasXMMInt();
 172   X86ScalarSSEf32 = Subtarget->hasXMM();
 173   X86StackPtr = Subtarget->is64Bit() ? X86::RSP : X86::ESP;
 174
 175   RegInfo = TM.getRegisterInfo();
 176   TD = getTargetData();
 177
 178   // Set up the TargetLowering object.
 179   static MVT IntVTs[] = { MVT::i8, MVT::i16, MVT::i32, MVT::i64 };
 180
 181   // X86 is weird, it always uses i8 for shift amounts and setcc results.
 182   setBooleanContents(ZeroOrOneBooleanContent);
 183
 184   // For 64-bit since we have so many registers use the ILP scheduler, for
 185   // 32-bit code use the register pressure specific scheduling.
 186   if (Subtarget->is64Bit())
 187     setSchedulingPreference(Sched::ILP);
 188   else
 189     setSchedulingPreference(Sched::RegPressure);
 190   setStackPointerRegisterToSaveRestore(X86StackPtr);
 191
 192   if (Subtarget->isTargetWindows() && !Subtarget->isTargetCygMing()) {
 193     // Setup Windows compiler runtime calls.
 194     setLibcallName(RTLIB::SDIV_I64, "_alldiv");
 195     setLibcallName(RTLIB::UDIV_I64, "_aulldiv");
 196     setLibcallName(RTLIB::SREM_I64, "_allrem");
 197     setLibcallName(RTLIB::UREM_I64, "_aullrem");
 198     setLibcallName(RTLIB::MUL_I64, "_allmul");
 199     setLibcallName(RTLIB::FPTOUINT_F64_I64, "_ftol2");
 200     setLibcallName(RTLIB::FPTOUINT_F32_I64, "_ftol2");
 201     setLibcallCallingConv(RTLIB::SDIV_I64, CallingConv::X86_StdCall);
 202     setLibcallCallingConv(RTLIB::UDIV_I64, CallingConv::X86_StdCall);
 203     setLibcallCallingConv(RTLIB::SREM_I64, CallingConv::X86_StdCall);
 204     setLibcallCallingConv(RTLIB::UREM_I64, CallingConv::X86_StdCall);
 205     setLibcallCallingConv(RTLIB::MUL_I64, CallingConv::X86_StdCall);
 206     setLibcallCallingConv(RTLIB::FPTOUINT_F64_I64, CallingConv::C);
 207     setLibcallCallingConv(RTLIB::FPTOUINT_F32_I64, CallingConv::C);
 208   }
 209
 210   if (Subtarget->isTargetDarwin()) {
 211     // Darwin should use _setjmp/_longjmp instead of setjmp/longjmp.
 212     setUseUnderscoreSetJmp(false);
 213     setUseUnderscoreLongJmp(false);
 214   } else if (Subtarget->isTargetMingw()) {
 215     // MS runtime is weird: it exports _setjmp, but longjmp!
 216     setUseUnderscoreSetJmp(true);
 217     setUseUnderscoreLongJmp(false);
 218   } else {
 219     setUseUnderscoreSetJmp(true);
 220     setUseUnderscoreLongJmp(true);
 221   }
 222
 223   // Set up the register classes.
 224   addRegisterClass(MVT::i8, X86::GR8RegisterClass);
 225   addRegisterClass(MVT::i16, X86::GR16RegisterClass);
 226   addRegisterClass(MVT::i32, X86::GR32RegisterClass);
 227   if (Subtarget->is64Bit())
 228     addRegisterClass(MVT::i64, X86::GR64RegisterClass);
 229
 230   setLoadExtAction(ISD::SEXTLOAD, MVT::i1, Promote);
 231
 232   // We don't accept any truncstore of integer registers.
 233   setTruncStoreAction(MVT::i64, MVT::i32, Expand);
 234   setTruncStoreAction(MVT::i64, MVT::i16, Expand);
 235   setTruncStoreAction(MVT::i64, MVT::i8 , Expand);
 236   setTruncStoreAction(MVT::i32, MVT::i16, Expand);
 237   setTruncStoreAction(MVT::i32, MVT::i8 , Expand);
 238   setTruncStoreAction(MVT::i16, MVT::i8,  Expand);
 239
 240   // SETOEQ and SETUNE require checking two conditions.
 241   setCondCodeAction(ISD::SETOEQ, MVT::f32, Expand);
 242   setCondCodeAction(ISD::SETOEQ, MVT::f64, Expand);
 243   setCondCodeAction(ISD::SETOEQ, MVT::f80, Expand);
 244   setCondCodeAction(ISD::SETUNE, MVT::f32, Expand);
 245   setCondCodeAction(ISD::SETUNE, MVT::f64, Expand);
 246   setCondCodeAction(ISD::SETUNE, MVT::f80, Expand);
 247
 248   // Promote all UINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have this
 249   // operation.
 250   setOperationAction(ISD::UINT_TO_FP       , MVT::i1   , Promote);
 251   setOperationAction(ISD::UINT_TO_FP       , MVT::i8   , Promote);
 252   setOperationAction(ISD::UINT_TO_FP       , MVT::i16  , Promote);
 253
 254   if (Subtarget->is64Bit()) {
 255     setOperationAction(ISD::UINT_TO_FP     , MVT::i32  , Promote);
 256     setOperationAction(ISD::UINT_TO_FP     , MVT::i64  , Expand);
 257   } else if (!UseSoftFloat) {
 258     // We have an algorithm for SSE2->double, and we turn this into a
 259     // 64-bit FILD followed by conditional FADD for other targets.
 260     setOperationAction(ISD::UINT_TO_FP     , MVT::i64  , Custom);
 261     // We have an algorithm for SSE2, and we turn this into a 64-bit
 262     // FILD for other targets.
 263     setOperationAction(ISD::UINT_TO_FP     , MVT::i32  , Custom);
 264   }
 265
 266   // Promote i1/i8 SINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have
 267   // this operation.
 268   setOperationAction(ISD::SINT_TO_FP       , MVT::i1   , Promote);
 269   setOperationAction(ISD::SINT_TO_FP       , MVT::i8   , Promote);
 270
 271   if (!UseSoftFloat) {
 272     // SSE has no i16 to fp conversion, only i32
 273     if (X86ScalarSSEf32) {
 274       setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Promote);
 275       // f32 and f64 cases are Legal, f80 case is not
 276       setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Custom);
 277     } else {
 278       setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Custom);
 279       setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Custom);
 280     }
 281   } else {
 282     setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Promote);
 283     setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Promote);
 284   }
 285
 286   // In 32-bit mode these are custom lowered.  In 64-bit mode F32 and F64
 287   // are Legal, f80 is custom lowered.
 288   setOperationAction(ISD::FP_TO_SINT     , MVT::i64  , Custom);
 289   setOperationAction(ISD::SINT_TO_FP     , MVT::i64  , Custom);
 290
 291   // Promote i1/i8 FP_TO_SINT to larger FP_TO_SINTS's, as X86 doesn't have
 292   // this operation.
 293   setOperationAction(ISD::FP_TO_SINT       , MVT::i1   , Promote);
 294   setOperationAction(ISD::FP_TO_SINT       , MVT::i8   , Promote);
 295
 296   if (X86ScalarSSEf32) {
 297     setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Promote);
 298     // f32 and f64 cases are Legal, f80 case is not
 299     setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Custom);
 300   } else {
 301     setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Custom);
 302     setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Custom);
 303   }
 304
 305   // Handle FP_TO_UINT by promoting the destination to a larger signed
 306   // conversion.
 307   setOperationAction(ISD::FP_TO_UINT       , MVT::i1   , Promote);
 308   setOperationAction(ISD::FP_TO_UINT       , MVT::i8   , Promote);
 309   setOperationAction(ISD::FP_TO_UINT       , MVT::i16  , Promote);
 310
 311   if (Subtarget->is64Bit()) {
 312     setOperationAction(ISD::FP_TO_UINT     , MVT::i64  , Expand);
 313     setOperationAction(ISD::FP_TO_UINT     , MVT::i32  , Promote);
 314   } else if (!UseSoftFloat) {
 315     if (X86ScalarSSEf32 && !Subtarget->hasSSE3())
 316       // Expand FP_TO_UINT into a select.
 317       // FIXME: We would like to use a Custom expander here eventually to do
 318       // the optimal thing for SSE vs. the default expansion in the legalizer.
 319       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Expand);
 320     else
 321       // With SSE3 we can use fisttpll to convert to a signed i64; without
 322       // SSE, we're stuck with a fistpll.
 323       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Custom);
 324   }
 325
 326   // TODO: when we have SSE, these could be more efficient, by using movd/movq.
 327   if (!X86ScalarSSEf64) {
 328     setOperationAction(ISD::BITCAST        , MVT::f32  , Expand);
 329     setOperationAction(ISD::BITCAST        , MVT::i32  , Expand);
 330     if (Subtarget->is64Bit()) {
 331       setOperationAction(ISD::BITCAST      , MVT::f64  , Expand);
 332       // Without SSE, i64->f64 goes through memory.
 333       setOperationAction(ISD::BITCAST      , MVT::i64  , Expand);
 334     }
 335   }
 336
 337   // Scalar integer divide and remainder are lowered to use operations that
 338   // produce two results, to match the available instructions. This exposes
 339   // the two-result form to trivial CSE, which is able to combine x/y and x%y
 340   // into a single instruction.
 341   //
 342   // Scalar integer multiply-high is also lowered to use two-result
 343   // operations, to match the available instructions. However, plain multiply
 344   // (low) operations are left as Legal, as there are single-result
 345   // instructions for this in x86. Using the two-result multiply instructions
 346   // when both high and low results are needed must be arranged by dagcombine.
 347   for (unsigned i = 0, e = 4; i != e; ++i) {
 348     MVT VT = IntVTs[i];
 349     setOperationAction(ISD::MULHS, VT, Expand);
 350     setOperationAction(ISD::MULHU, VT, Expand);
 351     setOperationAction(ISD::SDIV, VT, Expand);
 352     setOperationAction(ISD::UDIV, VT, Expand);
 353     setOperationAction(ISD::SREM, VT, Expand);
 354     setOperationAction(ISD::UREM, VT, Expand);
 355
 356     // Add/Sub overflow ops with MVT::Glues are lowered to EFLAGS dependences.
 357     setOperationAction(ISD::ADDC, VT, Custom);
 358     setOperationAction(ISD::ADDE, VT, Custom);
 359     setOperationAction(ISD::SUBC, VT, Custom);
 360     setOperationAction(ISD::SUBE, VT, Custom);
 361   }
 362
 363   setOperationAction(ISD::BR_JT            , MVT::Other, Expand);
 364   setOperationAction(ISD::BRCOND           , MVT::Other, Custom);
 365   setOperationAction(ISD::BR_CC            , MVT::Other, Expand);
 366   setOperationAction(ISD::SELECT_CC        , MVT::Other, Expand);
 367   if (Subtarget->is64Bit())
 368     setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i32, Legal);
 369   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i16  , Legal);
 370   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i8   , Legal);
 371   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1   , Expand);
 372   setOperationAction(ISD::FP_ROUND_INREG   , MVT::f32  , Expand);
 373   setOperationAction(ISD::FREM             , MVT::f32  , Expand);
 374   setOperationAction(ISD::FREM             , MVT::f64  , Expand);
 375   setOperationAction(ISD::FREM             , MVT::f80  , Expand);
 376   setOperationAction(ISD::FLT_ROUNDS_      , MVT::i32  , Custom);
 377
 378   setOperationAction(ISD::CTTZ             , MVT::i8   , Custom);
 379   setOperationAction(ISD::CTLZ             , MVT::i8   , Custom);
 380   setOperationAction(ISD::CTTZ             , MVT::i16  , Custom);
 381   setOperationAction(ISD::CTLZ             , MVT::i16  , Custom);
 382   setOperationAction(ISD::CTTZ             , MVT::i32  , Custom);
 383   setOperationAction(ISD::CTLZ             , MVT::i32  , Custom);
 384   if (Subtarget->is64Bit()) {
 385     setOperationAction(ISD::CTTZ           , MVT::i64  , Custom);
 386     setOperationAction(ISD::CTLZ           , MVT::i64  , Custom);
 387   }
 388
 389   if (Subtarget->hasPOPCNT()) {
 390     setOperationAction(ISD::CTPOP          , MVT::i8   , Promote);
 391   } else {
 392     setOperationAction(ISD::CTPOP          , MVT::i8   , Expand);
 393     setOperationAction(ISD::CTPOP          , MVT::i16  , Expand);
 394     setOperationAction(ISD::CTPOP          , MVT::i32  , Expand);
 395     if (Subtarget->is64Bit())
 396       setOperationAction(ISD::CTPOP        , MVT::i64  , Expand);
 397   }
 398
 399   setOperationAction(ISD::READCYCLECOUNTER , MVT::i64  , Custom);
 400   setOperationAction(ISD::BSWAP            , MVT::i16  , Expand);
 401
 402   // These should be promoted to a larger select which is supported.
 403   setOperationAction(ISD::SELECT          , MVT::i1   , Promote);
 404   // X86 wants to expand cmov itself.
 405   setOperationAction(ISD::SELECT          , MVT::i8   , Custom);
 406   setOperationAction(ISD::SELECT          , MVT::i16  , Custom);
 407   setOperationAction(ISD::SELECT          , MVT::i32  , Custom);
 408   setOperationAction(ISD::SELECT          , MVT::f32  , Custom);
 409   setOperationAction(ISD::SELECT          , MVT::f64  , Custom);
 410   setOperationAction(ISD::SELECT          , MVT::f80  , Custom);
 411   setOperationAction(ISD::SETCC           , MVT::i8   , Custom);
 412   setOperationAction(ISD::SETCC           , MVT::i16  , Custom);
 413   setOperationAction(ISD::SETCC           , MVT::i32  , Custom);
 414   setOperationAction(ISD::SETCC           , MVT::f32  , Custom);
 415   setOperationAction(ISD::SETCC           , MVT::f64  , Custom);
 416   setOperationAction(ISD::SETCC           , MVT::f80  , Custom);
 417   if (Subtarget->is64Bit()) {
 418     setOperationAction(ISD::SELECT        , MVT::i64  , Custom);
 419     setOperationAction(ISD::SETCC         , MVT::i64  , Custom);
 420   }
 421   setOperationAction(ISD::EH_RETURN       , MVT::Other, Custom);
 422
 423   // Darwin ABI issue.
 424   setOperationAction(ISD::ConstantPool    , MVT::i32  , Custom);
 425   setOperationAction(ISD::JumpTable       , MVT::i32  , Custom);
 426   setOperationAction(ISD::GlobalAddress   , MVT::i32  , Custom);
 427   setOperationAction(ISD::GlobalTLSAddress, MVT::i32  , Custom);
 428   if (Subtarget->is64Bit())
 429     setOperationAction(ISD::GlobalTLSAddress, MVT::i64, Custom);
 430   setOperationAction(ISD::ExternalSymbol  , MVT::i32  , Custom);
 431   setOperationAction(ISD::BlockAddress    , MVT::i32  , Custom);
 432   if (Subtarget->is64Bit()) {
 433     setOperationAction(ISD::ConstantPool  , MVT::i64  , Custom);
 434     setOperationAction(ISD::JumpTable     , MVT::i64  , Custom);
 435     setOperationAction(ISD::GlobalAddress , MVT::i64  , Custom);
 436     setOperationAction(ISD::ExternalSymbol, MVT::i64  , Custom);
 437     setOperationAction(ISD::BlockAddress  , MVT::i64  , Custom);
 438   }
 439   // 64-bit addm sub, shl, sra, srl (iff 32-bit x86)
 440   setOperationAction(ISD::SHL_PARTS       , MVT::i32  , Custom);
 441   setOperationAction(ISD::SRA_PARTS       , MVT::i32  , Custom);
 442   setOperationAction(ISD::SRL_PARTS       , MVT::i32  , Custom);
 443   if (Subtarget->is64Bit()) {
 444     setOperationAction(ISD::SHL_PARTS     , MVT::i64  , Custom);
 445     setOperationAction(ISD::SRA_PARTS     , MVT::i64  , Custom);
 446     setOperationAction(ISD::SRL_PARTS     , MVT::i64  , Custom);
 447   }
 448
 449   if (Subtarget->hasXMM())
 450     setOperationAction(ISD::PREFETCH      , MVT::Other, Legal);
 451
 452   setOperationAction(ISD::MEMBARRIER    , MVT::Other, Custom);
 453   setOperationAction(ISD::ATOMIC_FENCE  , MVT::Other, Custom);
 454
 455   // On X86 and X86-64, atomic operations are lowered to locked instructions.
 456   // Locked instructions, in turn, have implicit fence semantics (all memory
 457   // operations are flushed before issuing the locked instruction, and they
 458   // are not buffered), so we can fold away the common pattern of
 459   // fence-atomic-fence.
 460   setShouldFoldAtomicFences(true);
 461
 462   // Expand certain atomics
 463   for (unsigned i = 0, e = 4; i != e; ++i) {
 464     MVT VT = IntVTs[i];
 465     setOperationAction(ISD::ATOMIC_CMP_SWAP, VT, Custom);
 466     setOperationAction(ISD::ATOMIC_LOAD_SUB, VT, Custom);
 467   }
 468
 469   if (!Subtarget->is64Bit()) {
 470     setOperationAction(ISD::ATOMIC_LOAD_ADD, MVT::i64, Custom);
 471     setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i64, Custom);
 472     setOperationAction(ISD::ATOMIC_LOAD_AND, MVT::i64, Custom);
 473     setOperationAction(ISD::ATOMIC_LOAD_OR, MVT::i64, Custom);
 474     setOperationAction(ISD::ATOMIC_LOAD_XOR, MVT::i64, Custom);
 475     setOperationAction(ISD::ATOMIC_LOAD_NAND, MVT::i64, Custom);
 476     setOperationAction(ISD::ATOMIC_SWAP, MVT::i64, Custom);
 477   }
 478
 479   // FIXME - use subtarget debug flags
 480   if (!Subtarget->isTargetDarwin() &&
 481       !Subtarget->isTargetELF() &&
 482       !Subtarget->isTargetCygMing()) {
 483     setOperationAction(ISD::EH_LABEL, MVT::Other, Expand);
 484   }
 485
 486   setOperationAction(ISD::EXCEPTIONADDR, MVT::i64, Expand);
 487   setOperationAction(ISD::EHSELECTION,   MVT::i64, Expand);
 488   setOperationAction(ISD::EXCEPTIONADDR, MVT::i32, Expand);
 489   setOperationAction(ISD::EHSELECTION,   MVT::i32, Expand);
 490   if (Subtarget->is64Bit()) {
 491     setExceptionPointerRegister(X86::RAX);
 492     setExceptionSelectorRegister(X86::RDX);
 493   } else {
 494     setExceptionPointerRegister(X86::EAX);
 495     setExceptionSelectorRegister(X86::EDX);
 496   }
 497   setOperationAction(ISD::FRAME_TO_ARGS_OFFSET, MVT::i32, Custom);
 498   setOperationAction(ISD::FRAME_TO_ARGS_OFFSET, MVT::i64, Custom);
 499
 500   setOperationAction(ISD::TRAMPOLINE, MVT::Other, Custom);
 501
 502   setOperationAction(ISD::TRAP, MVT::Other, Legal);
 503
 504   // VASTART needs to be custom lowered to use the VarArgsFrameIndex
 505   setOperationAction(ISD::VASTART           , MVT::Other, Custom);
 506   setOperationAction(ISD::VAEND             , MVT::Other, Expand);
 507   if (Subtarget->is64Bit()) {
 508     setOperationAction(ISD::VAARG           , MVT::Other, Custom);
 509     setOperationAction(ISD::VACOPY          , MVT::Other, Custom);
 510   } else {
 511     setOperationAction(ISD::VAARG           , MVT::Other, Expand);
 512     setOperationAction(ISD::VACOPY          , MVT::Other, Expand);
 513   }
 514
 515   setOperationAction(ISD::STACKSAVE,          MVT::Other, Expand);
 516   setOperationAction(ISD::STACKRESTORE,       MVT::Other, Expand);
 517   setOperationAction(ISD::DYNAMIC_STACKALLOC,
 518                      (Subtarget->is64Bit() ? MVT::i64 : MVT::i32),
 519                      (Subtarget->isTargetCOFF()
 520                       && !Subtarget->isTargetEnvMacho()
 521                       ? Custom : Expand));
 522
 523   if (!UseSoftFloat && X86ScalarSSEf64) {
 524     // f32 and f64 use SSE.
 525     // Set up the FP register classes.
 526     addRegisterClass(MVT::f32, X86::FR32RegisterClass);
 527     addRegisterClass(MVT::f64, X86::FR64RegisterClass);
 528
 529     // Use ANDPD to simulate FABS.
 530     setOperationAction(ISD::FABS , MVT::f64, Custom);
 531     setOperationAction(ISD::FABS , MVT::f32, Custom);
 532
 533     // Use XORP to simulate FNEG.
 534     setOperationAction(ISD::FNEG , MVT::f64, Custom);
 535     setOperationAction(ISD::FNEG , MVT::f32, Custom);
 536
 537     // Use ANDPD and ORPD to simulate FCOPYSIGN.
 538     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Custom);
 539     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 540
 541     // Lower this to FGETSIGNx86 plus an AND.
 542     setOperationAction(ISD::FGETSIGN, MVT::i64, Custom);
 543     setOperationAction(ISD::FGETSIGN, MVT::i32, Custom);
 544
 545     // We don't support sin/cos/fmod
 546     setOperationAction(ISD::FSIN , MVT::f64, Expand);
 547     setOperationAction(ISD::FCOS , MVT::f64, Expand);
 548     setOperationAction(ISD::FSIN , MVT::f32, Expand);
 549     setOperationAction(ISD::FCOS , MVT::f32, Expand);
 550
 551     // Expand FP immediates into loads from the stack, except for the special
 552     // cases we handle.
 553     addLegalFPImmediate(APFloat(+0.0)); // xorpd
 554     addLegalFPImmediate(APFloat(+0.0f)); // xorps
 555   } else if (!UseSoftFloat && X86ScalarSSEf32) {
 556     // Use SSE for f32, x87 for f64.
 557     // Set up the FP register classes.
 558     addRegisterClass(MVT::f32, X86::FR32RegisterClass);
 559     addRegisterClass(MVT::f64, X86::RFP64RegisterClass);
 560
 561     // Use ANDPS to simulate FABS.
 562     setOperationAction(ISD::FABS , MVT::f32, Custom);
 563
 564     // Use XORP to simulate FNEG.
 565     setOperationAction(ISD::FNEG , MVT::f32, Custom);
 566
 567     setOperationAction(ISD::UNDEF,     MVT::f64, Expand);
 568
 569     // Use ANDPS and ORPS to simulate FCOPYSIGN.
 570     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 571     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 572
 573     // We don't support sin/cos/fmod
 574     setOperationAction(ISD::FSIN , MVT::f32, Expand);
 575     setOperationAction(ISD::FCOS , MVT::f32, Expand);
 576
 577     // Special cases we handle for FP constants.
 578     addLegalFPImmediate(APFloat(+0.0f)); // xorps
 579     addLegalFPImmediate(APFloat(+0.0)); // FLD0
 580     addLegalFPImmediate(APFloat(+1.0)); // FLD1
 581     addLegalFPImmediate(APFloat(-0.0)); // FLD0/FCHS
 582     addLegalFPImmediate(APFloat(-1.0)); // FLD1/FCHS
 583
 584     if (!UnsafeFPMath) {
 585       setOperationAction(ISD::FSIN           , MVT::f64  , Expand);
 586       setOperationAction(ISD::FCOS           , MVT::f64  , Expand);
 587     }
 588   } else if (!UseSoftFloat) {
 589     // f32 and f64 in x87.
 590     // Set up the FP register classes.
 591     addRegisterClass(MVT::f64, X86::RFP64RegisterClass);
 592     addRegisterClass(MVT::f32, X86::RFP32RegisterClass);
 593
 594     setOperationAction(ISD::UNDEF,     MVT::f64, Expand);
 595     setOperationAction(ISD::UNDEF,     MVT::f32, Expand);
 596     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 597     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Expand);
 598
 599     if (!UnsafeFPMath) {
 600       setOperationAction(ISD::FSIN           , MVT::f64  , Expand);
 601       setOperationAction(ISD::FCOS           , MVT::f64  , Expand);
 602     }
 603     addLegalFPImmediate(APFloat(+0.0)); // FLD0
 604     addLegalFPImmediate(APFloat(+1.0)); // FLD1
 605     addLegalFPImmediate(APFloat(-0.0)); // FLD0/FCHS
 606     addLegalFPImmediate(APFloat(-1.0)); // FLD1/FCHS
 607     addLegalFPImmediate(APFloat(+0.0f)); // FLD0
 608     addLegalFPImmediate(APFloat(+1.0f)); // FLD1
 609     addLegalFPImmediate(APFloat(-0.0f)); // FLD0/FCHS
 610     addLegalFPImmediate(APFloat(-1.0f)); // FLD1/FCHS
 611   }
 612
 613   // We don't support FMA.
 614   setOperationAction(ISD::FMA, MVT::f64, Expand);
 615   setOperationAction(ISD::FMA, MVT::f32, Expand);
 616
 617   // Long double always uses X87.
 618   if (!UseSoftFloat) {
 619     addRegisterClass(MVT::f80, X86::RFP80RegisterClass);
 620     setOperationAction(ISD::UNDEF,     MVT::f80, Expand);
 621     setOperationAction(ISD::FCOPYSIGN, MVT::f80, Expand);
 622     {
 623       APFloat TmpFlt = APFloat::getZero(APFloat::x87DoubleExtended);
 624       addLegalFPImmediate(TmpFlt);  // FLD0
 625       TmpFlt.changeSign();
 626       addLegalFPImmediate(TmpFlt);  // FLD0/FCHS
 627
 628       bool ignored;
 629       APFloat TmpFlt2(+1.0);
 630       TmpFlt2.convert(APFloat::x87DoubleExtended, APFloat::rmNearestTiesToEven,
 631                       &ignored);
 632       addLegalFPImmediate(TmpFlt2);  // FLD1
 633       TmpFlt2.changeSign();
 634       addLegalFPImmediate(TmpFlt2);  // FLD1/FCHS
 635     }
 636
 637     if (!UnsafeFPMath) {
 638       setOperationAction(ISD::FSIN           , MVT::f80  , Expand);
 639       setOperationAction(ISD::FCOS           , MVT::f80  , Expand);
 640     }
 641
 642     setOperationAction(ISD::FMA, MVT::f80, Expand);
 643   }
 644
 645   // Always use a library call for pow.
 646   setOperationAction(ISD::FPOW             , MVT::f32  , Expand);
 647   setOperationAction(ISD::FPOW             , MVT::f64  , Expand);
 648   setOperationAction(ISD::FPOW             , MVT::f80  , Expand);
 649
 650   setOperationAction(ISD::FLOG, MVT::f80, Expand);
 651   setOperationAction(ISD::FLOG2, MVT::f80, Expand);
 652   setOperationAction(ISD::FLOG10, MVT::f80, Expand);
 653   setOperationAction(ISD::FEXP, MVT::f80, Expand);
 654   setOperationAction(ISD::FEXP2, MVT::f80, Expand);
 655
 656   // First set operation action for all vector types to either promote
 657   // (for widening) or expand (for scalarization). Then we will selectively
 658   // turn on ones that can be effectively codegen'd.
 659   for (unsigned VT = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
 660        VT <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++VT) {
 661     setOperationAction(ISD::ADD , (MVT::SimpleValueType)VT, Expand);
 662     setOperationAction(ISD::SUB , (MVT::SimpleValueType)VT, Expand);
 663     setOperationAction(ISD::FADD, (MVT::SimpleValueType)VT, Expand);
 664     setOperationAction(ISD::FNEG, (MVT::SimpleValueType)VT, Expand);
 665     setOperationAction(ISD::FSUB, (MVT::SimpleValueType)VT, Expand);
 666     setOperationAction(ISD::MUL , (MVT::SimpleValueType)VT, Expand);
 667     setOperationAction(ISD::FMUL, (MVT::SimpleValueType)VT, Expand);
 668     setOperationAction(ISD::SDIV, (MVT::SimpleValueType)VT, Expand);
 669     setOperationAction(ISD::UDIV, (MVT::SimpleValueType)VT, Expand);
 670     setOperationAction(ISD::FDIV, (MVT::SimpleValueType)VT, Expand);
 671     setOperationAction(ISD::SREM, (MVT::SimpleValueType)VT, Expand);
 672     setOperationAction(ISD::UREM, (MVT::SimpleValueType)VT, Expand);
 673     setOperationAction(ISD::LOAD, (MVT::SimpleValueType)VT, Expand);
 674     setOperationAction(ISD::VECTOR_SHUFFLE, (MVT::SimpleValueType)VT, Expand);
 675     setOperationAction(ISD::EXTRACT_VECTOR_ELT,(MVT::SimpleValueType)VT,Expand);
 676     setOperationAction(ISD::INSERT_VECTOR_ELT,(MVT::SimpleValueType)VT, Expand);
 677     setOperationAction(ISD::EXTRACT_SUBVECTOR,(MVT::SimpleValueType)VT,Expand);
 678     setOperationAction(ISD::INSERT_SUBVECTOR,(MVT::SimpleValueType)VT,Expand);
 679     setOperationAction(ISD::FABS, (MVT::SimpleValueType)VT, Expand);
 680     setOperationAction(ISD::FSIN, (MVT::SimpleValueType)VT, Expand);
 681     setOperationAction(ISD::FCOS, (MVT::SimpleValueType)VT, Expand);
 682     setOperationAction(ISD::FREM, (MVT::SimpleValueType)VT, Expand);
 683     setOperationAction(ISD::FPOWI, (MVT::SimpleValueType)VT, Expand);
 684     setOperationAction(ISD::FSQRT, (MVT::SimpleValueType)VT, Expand);
 685     setOperationAction(ISD::FCOPYSIGN, (MVT::SimpleValueType)VT, Expand);
 686     setOperationAction(ISD::SMUL_LOHI, (MVT::SimpleValueType)VT, Expand);
 687     setOperationAction(ISD::UMUL_LOHI, (MVT::SimpleValueType)VT, Expand);
 688     setOperationAction(ISD::SDIVREM, (MVT::SimpleValueType)VT, Expand);
 689     setOperationAction(ISD::UDIVREM, (MVT::SimpleValueType)VT, Expand);
 690     setOperationAction(ISD::FPOW, (MVT::SimpleValueType)VT, Expand);
 691     setOperationAction(ISD::CTPOP, (MVT::SimpleValueType)VT, Expand);
 692     setOperationAction(ISD::CTTZ, (MVT::SimpleValueType)VT, Expand);
 693     setOperationAction(ISD::CTLZ, (MVT::SimpleValueType)VT, Expand);
 694     setOperationAction(ISD::SHL, (MVT::SimpleValueType)VT, Expand);
 695     setOperationAction(ISD::SRA, (MVT::SimpleValueType)VT, Expand);
 696     setOperationAction(ISD::SRL, (MVT::SimpleValueType)VT, Expand);
 697     setOperationAction(ISD::ROTL, (MVT::SimpleValueType)VT, Expand);
 698     setOperationAction(ISD::ROTR, (MVT::SimpleValueType)VT, Expand);
 699     setOperationAction(ISD::BSWAP, (MVT::SimpleValueType)VT, Expand);
 700     setOperationAction(ISD::VSETCC, (MVT::SimpleValueType)VT, Expand);
 701     setOperationAction(ISD::FLOG, (MVT::SimpleValueType)VT, Expand);
 702     setOperationAction(ISD::FLOG2, (MVT::SimpleValueType)VT, Expand);
 703     setOperationAction(ISD::FLOG10, (MVT::SimpleValueType)VT, Expand);
 704     setOperationAction(ISD::FEXP, (MVT::SimpleValueType)VT, Expand);
 705     setOperationAction(ISD::FEXP2, (MVT::SimpleValueType)VT, Expand);
 706     setOperationAction(ISD::FP_TO_UINT, (MVT::SimpleValueType)VT, Expand);
 707     setOperationAction(ISD::FP_TO_SINT, (MVT::SimpleValueType)VT, Expand);
 708     setOperationAction(ISD::UINT_TO_FP, (MVT::SimpleValueType)VT, Expand);
 709     setOperationAction(ISD::SINT_TO_FP, (MVT::SimpleValueType)VT, Expand);
 710     setOperationAction(ISD::SIGN_EXTEND_INREG, (MVT::SimpleValueType)VT,Expand);
 711     setOperationAction(ISD::TRUNCATE,  (MVT::SimpleValueType)VT, Expand);
 712     setOperationAction(ISD::SIGN_EXTEND,  (MVT::SimpleValueType)VT, Expand);
 713     setOperationAction(ISD::ZERO_EXTEND,  (MVT::SimpleValueType)VT, Expand);
 714     setOperationAction(ISD::ANY_EXTEND,  (MVT::SimpleValueType)VT, Expand);
 715     for (unsigned InnerVT = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
 716          InnerVT <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++InnerVT)
 717       setTruncStoreAction((MVT::SimpleValueType)VT,
 718                           (MVT::SimpleValueType)InnerVT, Expand);
 719     setLoadExtAction(ISD::SEXTLOAD, (MVT::SimpleValueType)VT, Expand);
 720     setLoadExtAction(ISD::ZEXTLOAD, (MVT::SimpleValueType)VT, Expand);
 721     setLoadExtAction(ISD::EXTLOAD, (MVT::SimpleValueType)VT, Expand);
 722   }
 723
 724   // FIXME: In order to prevent SSE instructions being expanded to MMX ones
 725   // with -msoft-float, disable use of MMX as well.
 726   if (!UseSoftFloat && Subtarget->hasMMX()) {
 727     addRegisterClass(MVT::x86mmx, X86::VR64RegisterClass);
 728     // No operations on x86mmx supported, everything uses intrinsics.
 729   }
 730
 731   // MMX-sized vectors (other than x86mmx) are expected to be expanded
 732   // into smaller operations.
 733   setOperationAction(ISD::MULHS,              MVT::v8i8,  Expand);
 734   setOperationAction(ISD::MULHS,              MVT::v4i16, Expand);
 735   setOperationAction(ISD::MULHS,              MVT::v2i32, Expand);
 736   setOperationAction(ISD::MULHS,              MVT::v1i64, Expand);
 737   setOperationAction(ISD::AND,                MVT::v8i8,  Expand);
 738   setOperationAction(ISD::AND,                MVT::v4i16, Expand);
 739   setOperationAction(ISD::AND,                MVT::v2i32, Expand);
 740   setOperationAction(ISD::AND,                MVT::v1i64, Expand);
 741   setOperationAction(ISD::OR,                 MVT::v8i8,  Expand);
 742   setOperationAction(ISD::OR,                 MVT::v4i16, Expand);
 743   setOperationAction(ISD::OR,                 MVT::v2i32, Expand);
 744   setOperationAction(ISD::OR,                 MVT::v1i64, Expand);
 745   setOperationAction(ISD::XOR,                MVT::v8i8,  Expand);
 746   setOperationAction(ISD::XOR,                MVT::v4i16, Expand);
 747   setOperationAction(ISD::XOR,                MVT::v2i32, Expand);
 748   setOperationAction(ISD::XOR,                MVT::v1i64, Expand);
 749   setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v8i8,  Expand);
 750   setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v4i16, Expand);
 751   setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v2i32, Expand);
 752   setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v1i64, Expand);
 753   setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v1i64, Expand);
 754   setOperationAction(ISD::SELECT,             MVT::v8i8,  Expand);
 755   setOperationAction(ISD::SELECT,             MVT::v4i16, Expand);
 756   setOperationAction(ISD::SELECT,             MVT::v2i32, Expand);
 757   setOperationAction(ISD::SELECT,             MVT::v1i64, Expand);
 758   setOperationAction(ISD::BITCAST,            MVT::v8i8,  Expand);
 759   setOperationAction(ISD::BITCAST,            MVT::v4i16, Expand);
 760   setOperationAction(ISD::BITCAST,            MVT::v2i32, Expand);
 761   setOperationAction(ISD::BITCAST,            MVT::v1i64, Expand);
 762
 763   if (!UseSoftFloat && Subtarget->hasXMM()) {
 764     addRegisterClass(MVT::v4f32, X86::VR128RegisterClass);
 765
 766     setOperationAction(ISD::FADD,               MVT::v4f32, Legal);
 767     setOperationAction(ISD::FSUB,               MVT::v4f32, Legal);
 768     setOperationAction(ISD::FMUL,               MVT::v4f32, Legal);
 769     setOperationAction(ISD::FDIV,               MVT::v4f32, Legal);
 770     setOperationAction(ISD::FSQRT,              MVT::v4f32, Legal);
 771     setOperationAction(ISD::FNEG,               MVT::v4f32, Custom);
 772     setOperationAction(ISD::LOAD,               MVT::v4f32, Legal);
 773     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4f32, Custom);
 774     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4f32, Custom);
 775     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f32, Custom);
 776     setOperationAction(ISD::SELECT,             MVT::v4f32, Custom);
 777     setOperationAction(ISD::VSETCC,             MVT::v4f32, Custom);
 778   }
 779
 780   if (!UseSoftFloat && Subtarget->hasXMMInt()) {
 781     addRegisterClass(MVT::v2f64, X86::VR128RegisterClass);
 782
 783     // FIXME: Unfortunately -soft-float and -no-implicit-float means XMM
 784     // registers cannot be used even for integer operations.
 785     addRegisterClass(MVT::v16i8, X86::VR128RegisterClass);
 786     addRegisterClass(MVT::v8i16, X86::VR128RegisterClass);
 787     addRegisterClass(MVT::v4i32, X86::VR128RegisterClass);
 788     addRegisterClass(MVT::v2i64, X86::VR128RegisterClass);
 789
 790     setOperationAction(ISD::ADD,                MVT::v16i8, Legal);
 791     setOperationAction(ISD::ADD,                MVT::v8i16, Legal);
 792     setOperationAction(ISD::ADD,                MVT::v4i32, Legal);
 793     setOperationAction(ISD::ADD,                MVT::v2i64, Legal);
 794     setOperationAction(ISD::MUL,                MVT::v2i64, Custom);
 795     setOperationAction(ISD::SUB,                MVT::v16i8, Legal);
 796     setOperationAction(ISD::SUB,                MVT::v8i16, Legal);
 797     setOperationAction(ISD::SUB,                MVT::v4i32, Legal);
 798     setOperationAction(ISD::SUB,                MVT::v2i64, Legal);
 799     setOperationAction(ISD::MUL,                MVT::v8i16, Legal);
 800     setOperationAction(ISD::FADD,               MVT::v2f64, Legal);
 801     setOperationAction(ISD::FSUB,               MVT::v2f64, Legal);
 802     setOperationAction(ISD::FMUL,               MVT::v2f64, Legal);
 803     setOperationAction(ISD::FDIV,               MVT::v2f64, Legal);
 804     setOperationAction(ISD::FSQRT,              MVT::v2f64, Legal);
 805     setOperationAction(ISD::FNEG,               MVT::v2f64, Custom);
 806
 807     setOperationAction(ISD::VSETCC,             MVT::v2f64, Custom);
 808     setOperationAction(ISD::VSETCC,             MVT::v16i8, Custom);
 809     setOperationAction(ISD::VSETCC,             MVT::v8i16, Custom);
 810     setOperationAction(ISD::VSETCC,             MVT::v4i32, Custom);
 811
 812     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v16i8, Custom);
 813     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v8i16, Custom);
 814     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i16, Custom);
 815     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i32, Custom);
 816     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f32, Custom);
 817
 818     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v2f64, Custom);
 819     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v2i64, Custom);
 820     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v16i8, Custom);
 821     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v8i16, Custom);
 822     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v4i32, Custom);
 823
 824     // Custom lower build_vector, vector_shuffle, and extract_vector_elt.
 825     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v2i64; ++i) {
 826       EVT VT = (MVT::SimpleValueType)i;
 827       // Do not attempt to custom lower non-power-of-2 vectors
 828       if (!isPowerOf2_32(VT.getVectorNumElements()))
 829         continue;
 830       // Do not attempt to custom lower non-128-bit vectors
 831       if (!VT.is128BitVector())
 832         continue;
 833       setOperationAction(ISD::BUILD_VECTOR,
 834                          VT.getSimpleVT().SimpleTy, Custom);
 835       setOperationAction(ISD::VECTOR_SHUFFLE,
 836                          VT.getSimpleVT().SimpleTy, Custom);
 837       setOperationAction(ISD::EXTRACT_VECTOR_ELT,
 838                          VT.getSimpleVT().SimpleTy, Custom);
 839     }
 840
 841     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2f64, Custom);
 842     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2i64, Custom);
 843     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2f64, Custom);
 844     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2i64, Custom);
 845     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2f64, Custom);
 846     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2f64, Custom);
 847
 848     if (Subtarget->is64Bit()) {
 849       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2i64, Custom);
 850       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2i64, Custom);
 851     }
 852
 853     // Promote v16i8, v8i16, v4i32 load, select, and, or, xor to v2i64.
 854     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v2i64; i++) {
 855       MVT::SimpleValueType SVT = (MVT::SimpleValueType)i;
 856       EVT VT = SVT;
 857
 858       // Do not attempt to promote non-128-bit vectors
 859       if (!VT.is128BitVector())
 860         continue;
 861
 862       setOperationAction(ISD::AND,    SVT, Promote);
 863       AddPromotedToType (ISD::AND,    SVT, MVT::v2i64);
 864       setOperationAction(ISD::OR,     SVT, Promote);
 865       AddPromotedToType (ISD::OR,     SVT, MVT::v2i64);
 866       setOperationAction(ISD::XOR,    SVT, Promote);
 867       AddPromotedToType (ISD::XOR,    SVT, MVT::v2i64);
 868       setOperationAction(ISD::LOAD,   SVT, Promote);
 869       AddPromotedToType (ISD::LOAD,   SVT, MVT::v2i64);
 870       setOperationAction(ISD::SELECT, SVT, Promote);
 871       AddPromotedToType (ISD::SELECT, SVT, MVT::v2i64);
 872     }
 873
 874     setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 875
 876     // Custom lower v2i64 and v2f64 selects.
 877     setOperationAction(ISD::LOAD,               MVT::v2f64, Legal);
 878     setOperationAction(ISD::LOAD,               MVT::v2i64, Legal);
 879     setOperationAction(ISD::SELECT,             MVT::v2f64, Custom);
 880     setOperationAction(ISD::SELECT,             MVT::v2i64, Custom);
 881
 882     setOperationAction(ISD::FP_TO_SINT,         MVT::v4i32, Legal);
 883     setOperationAction(ISD::SINT_TO_FP,         MVT::v4i32, Legal);
 884   }
 885
 886   if (Subtarget->hasSSE41()) {
 887     setOperationAction(ISD::FFLOOR,             MVT::f32,   Legal);
 888     setOperationAction(ISD::FCEIL,              MVT::f32,   Legal);
 889     setOperationAction(ISD::FTRUNC,             MVT::f32,   Legal);
 890     setOperationAction(ISD::FRINT,              MVT::f32,   Legal);
 891     setOperationAction(ISD::FNEARBYINT,         MVT::f32,   Legal);
 892     setOperationAction(ISD::FFLOOR,             MVT::f64,   Legal);
 893     setOperationAction(ISD::FCEIL,              MVT::f64,   Legal);
 894     setOperationAction(ISD::FTRUNC,             MVT::f64,   Legal);
 895     setOperationAction(ISD::FRINT,              MVT::f64,   Legal);
 896     setOperationAction(ISD::FNEARBYINT,         MVT::f64,   Legal);
 897
 898     // FIXME: Do we need to handle scalar-to-vector here?
 899     setOperationAction(ISD::MUL,                MVT::v4i32, Legal);
 900
 901     // Can turn SHL into an integer multiply.
 902     setOperationAction(ISD::SHL,                MVT::v4i32, Custom);
 903     setOperationAction(ISD::SHL,                MVT::v16i8, Custom);
 904
 905     // i8 and i16 vectors are custom , because the source register and source
 906     // source memory operand types are not the same width.  f32 vectors are
 907     // custom since the immediate controlling the insert encodes additional
 908     // information.
 909     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v16i8, Custom);
 910     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i16, Custom);
 911     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i32, Custom);
 912     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f32, Custom);
 913
 914     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v16i8, Custom);
 915     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v8i16, Custom);
 916     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4i32, Custom);
 917     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f32, Custom);
 918
 919     if (Subtarget->is64Bit()) {
 920       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2i64, Legal);
 921       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2i64, Legal);
 922     }
 923   }
 924
 925   if (Subtarget->hasSSE2()) {
 926     setOperationAction(ISD::SRL,               MVT::v2i64, Custom);
 927     setOperationAction(ISD::SRL,               MVT::v4i32, Custom);
 928     setOperationAction(ISD::SRL,               MVT::v16i8, Custom);
 929
 930     setOperationAction(ISD::SHL,               MVT::v2i64, Custom);
 931     setOperationAction(ISD::SHL,               MVT::v4i32, Custom);
 932     setOperationAction(ISD::SHL,               MVT::v8i16, Custom);
 933
 934     setOperationAction(ISD::SRA,               MVT::v4i32, Custom);
 935     setOperationAction(ISD::SRA,               MVT::v8i16, Custom);
 936   }
 937
 938   if (Subtarget->hasSSE42())
 939     setOperationAction(ISD::VSETCC,             MVT::v2i64, Custom);
 940
 941   if (!UseSoftFloat && Subtarget->hasAVX()) {
 942     addRegisterClass(MVT::v32i8,  X86::VR256RegisterClass);
 943     addRegisterClass(MVT::v16i16, X86::VR256RegisterClass);
 944     addRegisterClass(MVT::v8i32,  X86::VR256RegisterClass);
 945     addRegisterClass(MVT::v8f32,  X86::VR256RegisterClass);
 946     addRegisterClass(MVT::v4i64,  X86::VR256RegisterClass);
 947     addRegisterClass(MVT::v4f64,  X86::VR256RegisterClass);
 948
 949     setOperationAction(ISD::LOAD,               MVT::v8f32, Legal);
 950     setOperationAction(ISD::LOAD,               MVT::v4f64, Legal);
 951     setOperationAction(ISD::LOAD,               MVT::v4i64, Legal);
 952
 953     setOperationAction(ISD::FADD,               MVT::v8f32, Legal);
 954     setOperationAction(ISD::FSUB,               MVT::v8f32, Legal);
 955     setOperationAction(ISD::FMUL,               MVT::v8f32, Legal);
 956     setOperationAction(ISD::FDIV,               MVT::v8f32, Legal);
 957     setOperationAction(ISD::FSQRT,              MVT::v8f32, Legal);
 958     setOperationAction(ISD::FNEG,               MVT::v8f32, Custom);
 959
 960     setOperationAction(ISD::FADD,               MVT::v4f64, Legal);
 961     setOperationAction(ISD::FSUB,               MVT::v4f64, Legal);
 962     setOperationAction(ISD::FMUL,               MVT::v4f64, Legal);
 963     setOperationAction(ISD::FDIV,               MVT::v4f64, Legal);
 964     setOperationAction(ISD::FSQRT,              MVT::v4f64, Legal);
 965     setOperationAction(ISD::FNEG,               MVT::v4f64, Custom);
 966
 967     setOperationAction(ISD::FP_TO_SINT,         MVT::v8i32, Legal);
 968     setOperationAction(ISD::SINT_TO_FP,         MVT::v8i32, Legal);
 969
 970     // Custom lower several nodes for 256-bit types.
 971     for (unsigned i = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
 972                   i <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++i) {
 973       MVT::SimpleValueType SVT = (MVT::SimpleValueType)i;
 974       EVT VT = SVT;
 975
 976       // Extract subvector is special because the value type
 977       // (result) is 128-bit but the source is 256-bit wide.
 978       if (VT.is128BitVector())
 979         setOperationAction(ISD::EXTRACT_SUBVECTOR, SVT, Custom);
 980
 981       // Do not attempt to custom lower other non-256-bit vectors
 982       if (!VT.is256BitVector())
 983         continue;
 984
 985       setOperationAction(ISD::BUILD_VECTOR,       SVT, Custom);
 986       setOperationAction(ISD::VECTOR_SHUFFLE,     SVT, Custom);
 987       setOperationAction(ISD::INSERT_VECTOR_ELT,  SVT, Custom);
 988       setOperationAction(ISD::EXTRACT_VECTOR_ELT, SVT, Custom);
 989       setOperationAction(ISD::SCALAR_TO_VECTOR,   SVT, Custom);
 990       setOperationAction(ISD::INSERT_SUBVECTOR,   SVT, Custom);
 991     }
 992
 993     // Promote v32i8, v16i16, v8i32 select, and, or, xor to v4i64.
 994     for (unsigned i = (unsigned)MVT::v32i8; i != (unsigned)MVT::v4i64; ++i) {
 995       MVT::SimpleValueType SVT = (MVT::SimpleValueType)i;
 996       EVT VT = SVT;
 997
 998       // Do not attempt to promote non-256-bit vectors
 999       if (!VT.is256BitVector())
1000         continue;
1001
1002       setOperationAction(ISD::AND,    SVT, Promote);
1003       AddPromotedToType (ISD::AND,    SVT, MVT::v4i64);
1004       setOperationAction(ISD::OR,     SVT, Promote);
1005       AddPromotedToType (ISD::OR,     SVT, MVT::v4i64);
1006       setOperationAction(ISD::XOR,    SVT, Promote);
1007       AddPromotedToType (ISD::XOR,    SVT, MVT::v4i64);
1008       setOperationAction(ISD::LOAD,   SVT, Promote);
1009       AddPromotedToType (ISD::LOAD,   SVT, MVT::v4i64);
1010       setOperationAction(ISD::SELECT, SVT, Promote);
1011       AddPromotedToType (ISD::SELECT, SVT, MVT::v4i64);
1012     }
1013   }
1014
1015   // SIGN_EXTEND_INREGs are evaluated by the extend type. Handle the expansion
1016   // of this type with custom code.
1017   for (unsigned VT = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
1018          VT != (unsigned)MVT::LAST_VECTOR_VALUETYPE; VT++) {
1019     setOperationAction(ISD::SIGN_EXTEND_INREG, (MVT::SimpleValueType)VT, Custom);
1020   }
1021
1022   // We want to custom lower some of our intrinsics.
1023   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
1024
1025
1026   // Only custom-lower 64-bit SADDO and friends on 64-bit because we don't
1027   // handle type legalization for these operations here.
1028   //
1029   // FIXME: We really should do custom legalization for addition and
1030   // subtraction on x86-32 once PR3203 is fixed.  We really can't do much better
1031   // than generic legalization for 64-bit multiplication-with-overflow, though.
1032   for (unsigned i = 0, e = 3+Subtarget->is64Bit(); i != e; ++i) {
1033     // Add/Sub/Mul with overflow operations are custom lowered.
1034     MVT VT = IntVTs[i];
1035     setOperationAction(ISD::SADDO, VT, Custom);
1036     setOperationAction(ISD::UADDO, VT, Custom);
1037     setOperationAction(ISD::SSUBO, VT, Custom);
1038     setOperationAction(ISD::USUBO, VT, Custom);
1039     setOperationAction(ISD::SMULO, VT, Custom);
1040     setOperationAction(ISD::UMULO, VT, Custom);
1041   }
1042
1043   // There are no 8-bit 3-address imul/mul instructions
1044   setOperationAction(ISD::SMULO, MVT::i8, Expand);
1045   setOperationAction(ISD::UMULO, MVT::i8, Expand);
1046
1047   if (!Subtarget->is64Bit()) {
1048     // These libcalls are not available in 32-bit.
1049     setLibcallName(RTLIB::SHL_I128, 0);
1050     setLibcallName(RTLIB::SRL_I128, 0);
1051     setLibcallName(RTLIB::SRA_I128, 0);
1052   }
1053
1054   // We have target-specific dag combine patterns for the following nodes:
1055   setTargetDAGCombine(ISD::VECTOR_SHUFFLE);
1056   setTargetDAGCombine(ISD::EXTRACT_VECTOR_ELT);
1057   setTargetDAGCombine(ISD::BUILD_VECTOR);
1058   setTargetDAGCombine(ISD::SELECT);
1059   setTargetDAGCombine(ISD::SHL);
1060   setTargetDAGCombine(ISD::SRA);
1061   setTargetDAGCombine(ISD::SRL);
1062   setTargetDAGCombine(ISD::OR);
1063   setTargetDAGCombine(ISD::AND);
1064   setTargetDAGCombine(ISD::ADD);
1065   setTargetDAGCombine(ISD::SUB);
1066   setTargetDAGCombine(ISD::STORE);
1067   setTargetDAGCombine(ISD::ZERO_EXTEND);
1068   setTargetDAGCombine(ISD::SINT_TO_FP);
1069   if (Subtarget->is64Bit())
1070     setTargetDAGCombine(ISD::MUL);
1071
1072   computeRegisterProperties();
1073
1074   // On Darwin, -Os means optimize for size without hurting performance,
1075   // do not reduce the limit.
1076   maxStoresPerMemset = 16; // For @llvm.memset -> sequence of stores
1077   maxStoresPerMemsetOptSize = Subtarget->isTargetDarwin() ? 16 : 8;
1078   maxStoresPerMemcpy = 8; // For @llvm.memcpy -> sequence of stores
1079   maxStoresPerMemcpyOptSize = Subtarget->isTargetDarwin() ? 8 : 4;
1080   maxStoresPerMemmove = 8; // For @llvm.memmove -> sequence of stores
1081   maxStoresPerMemmoveOptSize = Subtarget->isTargetDarwin() ? 8 : 4;
1082   setPrefLoopAlignment(16);
1083   benefitFromCodePlacementOpt = true;
1084
1085   setPrefFunctionAlignment(4);
1086 }
1087
1088
1089 MVT::SimpleValueType X86TargetLowering::getSetCCResultType(EVT VT) const {
1090   return MVT::i8;
1091 }
1092
1093
1094 /// getMaxByValAlign - Helper for getByValTypeAlignment to determine
1095 /// the desired ByVal argument alignment.
1096 static void getMaxByValAlign(Type *Ty, unsigned &MaxAlign) {
1097   if (MaxAlign == 16)
1098     return;
1099   if (VectorType *VTy = dyn_cast<VectorType>(Ty)) {
1100     if (VTy->getBitWidth() == 128)
1101       MaxAlign = 16;
1102   } else if (ArrayType *ATy = dyn_cast<ArrayType>(Ty)) {
1103     unsigned EltAlign = 0;
1104     getMaxByValAlign(ATy->getElementType(), EltAlign);
1105     if (EltAlign > MaxAlign)
1106       MaxAlign = EltAlign;
1107   } else if (StructType *STy = dyn_cast<StructType>(Ty)) {
1108     for (unsigned i = 0, e = STy->getNumElements(); i != e; ++i) {
1109       unsigned EltAlign = 0;
1110       getMaxByValAlign(STy->getElementType(i), EltAlign);
1111       if (EltAlign > MaxAlign)
1112         MaxAlign = EltAlign;
1113       if (MaxAlign == 16)
1114         break;
1115     }
1116   }
1117   return;
1118 }
1119
1120 /// getByValTypeAlignment - Return the desired alignment for ByVal aggregate
1121 /// function arguments in the caller parameter area. For X86, aggregates
1122 /// that contain SSE vectors are placed at 16-byte boundaries while the rest
1123 /// are at 4-byte boundaries.
1124 unsigned X86TargetLowering::getByValTypeAlignment(Type *Ty) const {
1125   if (Subtarget->is64Bit()) {
1126     // Max of 8 and alignment of type.
1127     unsigned TyAlign = TD->getABITypeAlignment(Ty);
1128     if (TyAlign > 8)
1129       return TyAlign;
1130     return 8;
1131   }
1132
1133   unsigned Align = 4;
1134   if (Subtarget->hasXMM())
1135     getMaxByValAlign(Ty, Align);
1136   return Align;
1137 }
1138
1139 /// getOptimalMemOpType - Returns the target specific optimal type for load
1140 /// and store operations as a result of memset, memcpy, and memmove
1141 /// lowering. If DstAlign is zero that means it's safe to destination
1142 /// alignment can satisfy any constraint. Similarly if SrcAlign is zero it
1143 /// means there isn't a need to check it against alignment requirement,
1144 /// probably because the source does not need to be loaded. If
1145 /// 'NonScalarIntSafe' is true, that means it's safe to return a
1146 /// non-scalar-integer type, e.g. empty string source, constant, or loaded
1147 /// from memory. 'MemcpyStrSrc' indicates whether the memcpy source is
1148 /// constant so it does not need to be loaded.
1149 /// It returns EVT::Other if the type should be determined using generic
1150 /// target-independent logic.
1151 EVT
1152 X86TargetLowering::getOptimalMemOpType(uint64_t Size,
1153                                        unsigned DstAlign, unsigned SrcAlign,
1154                                        bool NonScalarIntSafe,
1155                                        bool MemcpyStrSrc,
1156                                        MachineFunction &MF) const {
1157   // FIXME: This turns off use of xmm stores for memset/memcpy on targets like
1158   // linux.  This is because the stack realignment code can't handle certain
1159   // cases like PR2962.  This should be removed when PR2962 is fixed.
1160   const Function *F = MF.getFunction();
1161   if (NonScalarIntSafe &&
1162       !F->hasFnAttr(Attribute::NoImplicitFloat)) {
1163     if (Size >= 16 &&
1164         (Subtarget->isUnalignedMemAccessFast() ||
1165          ((DstAlign == 0 || DstAlign >= 16) &&
1166           (SrcAlign == 0 || SrcAlign >= 16))) &&
1167         Subtarget->getStackAlignment() >= 16) {
1168       if (Subtarget->hasSSE2())
1169         return MVT::v4i32;
1170       if (Subtarget->hasSSE1())
1171         return MVT::v4f32;
1172     } else if (!MemcpyStrSrc && Size >= 8 &&
1173                !Subtarget->is64Bit() &&
1174                Subtarget->getStackAlignment() >= 8 &&
1175                Subtarget->hasXMMInt()) {
1176       // Do not use f64 to lower memcpy if source is string constant. It's
1177       // better to use i32 to avoid the loads.
1178       return MVT::f64;
1179     }
1180   }
1181   if (Subtarget->is64Bit() && Size >= 8)
1182     return MVT::i64;
1183   return MVT::i32;
1184 }
1185
1186 /// getJumpTableEncoding - Return the entry encoding for a jump table in the
1187 /// current function.  The returned value is a member of the
1188 /// MachineJumpTableInfo::JTEntryKind enum.
1189 unsigned X86TargetLowering::getJumpTableEncoding() const {
1190   // In GOT pic mode, each entry in the jump table is emitted as a @GOTOFF
1191   // symbol.
1192   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
1193       Subtarget->isPICStyleGOT())
1194     return MachineJumpTableInfo::EK_Custom32;
1195
1196   // Otherwise, use the normal jump table encoding heuristics.
1197   return TargetLowering::getJumpTableEncoding();
1198 }
1199
1200 const MCExpr *
1201 X86TargetLowering::LowerCustomJumpTableEntry(const MachineJumpTableInfo *MJTI,
1202                                              const MachineBasicBlock *MBB,
1203                                              unsigned uid,MCContext &Ctx) const{
1204   assert(getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
1205          Subtarget->isPICStyleGOT());
1206   // In 32-bit ELF systems, our jump table entries are formed with @GOTOFF
1207   // entries.
1208   return MCSymbolRefExpr::Create(MBB->getSymbol(),
1209                                  MCSymbolRefExpr::VK_GOTOFF, Ctx);
1210 }
1211
1212 /// getPICJumpTableRelocaBase - Returns relocation base for the given PIC
1213 /// jumptable.
1214 SDValue X86TargetLowering::getPICJumpTableRelocBase(SDValue Table,
1215                                                     SelectionDAG &DAG) const {
1216   if (!Subtarget->is64Bit())
1217     // This doesn't have DebugLoc associated with it, but is not really the
1218     // same as a Register.
1219     return DAG.getNode(X86ISD::GlobalBaseReg, DebugLoc(), getPointerTy());
1220   return Table;
1221 }
1222
1223 /// getPICJumpTableRelocBaseExpr - This returns the relocation base for the
1224 /// given PIC jumptable, the same as getPICJumpTableRelocBase, but as an
1225 /// MCExpr.
1226 const MCExpr *X86TargetLowering::
1227 getPICJumpTableRelocBaseExpr(const MachineFunction *MF, unsigned JTI,
1228                              MCContext &Ctx) const {
1229   // X86-64 uses RIP relative addressing based on the jump table label.
1230   if (Subtarget->isPICStyleRIPRel())
1231     return TargetLowering::getPICJumpTableRelocBaseExpr(MF, JTI, Ctx);
1232
1233   // Otherwise, the reference is relative to the PIC base.
1234   return MCSymbolRefExpr::Create(MF->getPICBaseSymbol(), Ctx);
1235 }
1236
1237 // FIXME: Why this routine is here? Move to RegInfo!
1238 std::pair<const TargetRegisterClass*, uint8_t>
1239 X86TargetLowering::findRepresentativeClass(EVT VT) const{
1240   const TargetRegisterClass *RRC = 0;
1241   uint8_t Cost = 1;
1242   switch (VT.getSimpleVT().SimpleTy) {
1243   default:
1244     return TargetLowering::findRepresentativeClass(VT);
1245   case MVT::i8: case MVT::i16: case MVT::i32: case MVT::i64:
1246     RRC = (Subtarget->is64Bit()
1247            ? X86::GR64RegisterClass : X86::GR32RegisterClass);
1248     break;
1249   case MVT::x86mmx:
1250     RRC = X86::VR64RegisterClass;
1251     break;
1252   case MVT::f32: case MVT::f64:
1253   case MVT::v16i8: case MVT::v8i16: case MVT::v4i32: case MVT::v2i64:
1254   case MVT::v4f32: case MVT::v2f64:
1255   case MVT::v32i8: case MVT::v8i32: case MVT::v4i64: case MVT::v8f32:
1256   case MVT::v4f64:
1257     RRC = X86::VR128RegisterClass;
1258     break;
1259   }
1260   return std::make_pair(RRC, Cost);
1261 }
1262
1263 bool X86TargetLowering::getStackCookieLocation(unsigned &AddressSpace,
1264                                                unsigned &Offset) const {
1265   if (!Subtarget->isTargetLinux())
1266     return false;
1267
1268   if (Subtarget->is64Bit()) {
1269     // %fs:0x28, unless we're using a Kernel code model, in which case it's %gs:
1270     Offset = 0x28;
1271     if (getTargetMachine().getCodeModel() == CodeModel::Kernel)
1272       AddressSpace = 256;
1273     else
1274       AddressSpace = 257;
1275   } else {
1276     // %gs:0x14 on i386
1277     Offset = 0x14;
1278     AddressSpace = 256;
1279   }
1280   return true;
1281 }
1282
1283
1284 //===----------------------------------------------------------------------===//
1285 //               Return Value Calling Convention Implementation
1286 //===----------------------------------------------------------------------===//
1287
1288 #include "X86GenCallingConv.inc"
1289
1290 bool
1291 X86TargetLowering::CanLowerReturn(CallingConv::ID CallConv,
1292                                   MachineFunction &MF, bool isVarArg,
1293                         const SmallVectorImpl<ISD::OutputArg> &Outs,
1294                         LLVMContext &Context) const {
1295   SmallVector<CCValAssign, 16> RVLocs;
1296   CCState CCInfo(CallConv, isVarArg, MF, getTargetMachine(),
1297                  RVLocs, Context);
1298   return CCInfo.CheckReturn(Outs, RetCC_X86);
1299 }
1300
1301 SDValue
1302 X86TargetLowering::LowerReturn(SDValue Chain,
1303                                CallingConv::ID CallConv, bool isVarArg,
1304                                const SmallVectorImpl<ISD::OutputArg> &Outs,
1305                                const SmallVectorImpl<SDValue> &OutVals,
1306                                DebugLoc dl, SelectionDAG &DAG) const {
1307   MachineFunction &MF = DAG.getMachineFunction();
1308   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1309
1310   SmallVector<CCValAssign, 16> RVLocs;
1311   CCState CCInfo(CallConv, isVarArg, MF, getTargetMachine(),
1312                  RVLocs, *DAG.getContext());
1313   CCInfo.AnalyzeReturn(Outs, RetCC_X86);
1314
1315   // Add the regs to the liveout set for the function.
1316   MachineRegisterInfo &MRI = DAG.getMachineFunction().getRegInfo();
1317   for (unsigned i = 0; i != RVLocs.size(); ++i)
1318     if (RVLocs[i].isRegLoc() && !MRI.isLiveOut(RVLocs[i].getLocReg()))
1319       MRI.addLiveOut(RVLocs[i].getLocReg());
1320
1321   SDValue Flag;
1322
1323   SmallVector<SDValue, 6> RetOps;
1324   RetOps.push_back(Chain); // Operand #0 = Chain (updated below)
1325   // Operand #1 = Bytes To Pop
1326   RetOps.push_back(DAG.getTargetConstant(FuncInfo->getBytesToPopOnReturn(),
1327                    MVT::i16));
1328
1329   // Copy the result values into the output registers.
1330   for (unsigned i = 0; i != RVLocs.size(); ++i) {
1331     CCValAssign &VA = RVLocs[i];
1332     assert(VA.isRegLoc() && "Can only return in registers!");
1333     SDValue ValToCopy = OutVals[i];
1334     EVT ValVT = ValToCopy.getValueType();
1335
1336     // If this is x86-64, and we disabled SSE, we can't return FP values,
1337     // or SSE or MMX vectors.
1338     if ((ValVT == MVT::f32 || ValVT == MVT::f64 ||
1339          VA.getLocReg() == X86::XMM0 || VA.getLocReg() == X86::XMM1) &&
1340           (Subtarget->is64Bit() && !Subtarget->hasXMM())) {
1341       report_fatal_error("SSE register return with SSE disabled");
1342     }
1343     // Likewise we can't return F64 values with SSE1 only.  gcc does so, but
1344     // llvm-gcc has never done it right and no one has noticed, so this
1345     // should be OK for now.
1346     if (ValVT == MVT::f64 &&
1347         (Subtarget->is64Bit() && !Subtarget->hasXMMInt()))
1348       report_fatal_error("SSE2 register return with SSE2 disabled");
1349
1350     // Returns in ST0/ST1 are handled specially: these are pushed as operands to
1351     // the RET instruction and handled by the FP Stackifier.
1352     if (VA.getLocReg() == X86::ST0 ||
1353         VA.getLocReg() == X86::ST1) {
1354       // If this is a copy from an xmm register to ST(0), use an FPExtend to
1355       // change the value to the FP stack register class.
1356       if (isScalarFPTypeInSSEReg(VA.getValVT()))
1357         ValToCopy = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f80, ValToCopy);
1358       RetOps.push_back(ValToCopy);
1359       // Don't emit a copytoreg.
1360       continue;
1361     }
1362
1363     // 64-bit vector (MMX) values are returned in XMM0 / XMM1 except for v1i64
1364     // which is returned in RAX / RDX.
1365     if (Subtarget->is64Bit()) {
1366       if (ValVT == MVT::x86mmx) {
1367         if (VA.getLocReg() == X86::XMM0 || VA.getLocReg() == X86::XMM1) {
1368           ValToCopy = DAG.getNode(ISD::BITCAST, dl, MVT::i64, ValToCopy);
1369           ValToCopy = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64,
1370                                   ValToCopy);
1371           // If we don't have SSE2 available, convert to v4f32 so the generated
1372           // register is legal.
1373           if (!Subtarget->hasSSE2())
1374             ValToCopy = DAG.getNode(ISD::BITCAST, dl, MVT::v4f32,ValToCopy);
1375         }
1376       }
1377     }
1378
1379     Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), ValToCopy, Flag);
1380     Flag = Chain.getValue(1);
1381   }
1382
1383   // The x86-64 ABI for returning structs by value requires that we copy
1384   // the sret argument into %rax for the return. We saved the argument into
1385   // a virtual register in the entry block, so now we copy the value out
1386   // and into %rax.
1387   if (Subtarget->is64Bit() &&
1388       DAG.getMachineFunction().getFunction()->hasStructRetAttr()) {
1389     MachineFunction &MF = DAG.getMachineFunction();
1390     X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1391     unsigned Reg = FuncInfo->getSRetReturnReg();
1392     assert(Reg &&
1393            "SRetReturnReg should have been set in LowerFormalArguments().");
1394     SDValue Val = DAG.getCopyFromReg(Chain, dl, Reg, getPointerTy());
1395
1396     Chain = DAG.getCopyToReg(Chain, dl, X86::RAX, Val, Flag);
1397     Flag = Chain.getValue(1);
1398
1399     // RAX now acts like a return value.
1400     MRI.addLiveOut(X86::RAX);
1401   }
1402
1403   RetOps[0] = Chain;  // Update chain.
1404
1405   // Add the flag if we have it.
1406   if (Flag.getNode())
1407     RetOps.push_back(Flag);
1408
1409   return DAG.getNode(X86ISD::RET_FLAG, dl,
1410                      MVT::Other, &RetOps[0], RetOps.size());
1411 }
1412
1413 bool X86TargetLowering::isUsedByReturnOnly(SDNode *N) const {
1414   if (N->getNumValues() != 1)
1415     return false;
1416   if (!N->hasNUsesOfValue(1, 0))
1417     return false;
1418
1419   SDNode *Copy = *N->use_begin();
1420   if (Copy->getOpcode() != ISD::CopyToReg &&
1421       Copy->getOpcode() != ISD::FP_EXTEND)
1422     return false;
1423
1424   bool HasRet = false;
1425   for (SDNode::use_iterator UI = Copy->use_begin(), UE = Copy->use_end();
1426        UI != UE; ++UI) {
1427     if (UI->getOpcode() != X86ISD::RET_FLAG)
1428       return false;
1429     HasRet = true;
1430   }
1431
1432   return HasRet;
1433 }
1434
1435 EVT
1436 X86TargetLowering::getTypeForExtArgOrReturn(LLVMContext &Context, EVT VT,
1437                                             ISD::NodeType ExtendKind) const {
1438   MVT ReturnMVT;
1439   // TODO: Is this also valid on 32-bit?
1440   if (Subtarget->is64Bit() && VT == MVT::i1 && ExtendKind == ISD::ZERO_EXTEND)
1441     ReturnMVT = MVT::i8;
1442   else
1443     ReturnMVT = MVT::i32;
1444
1445   EVT MinVT = getRegisterType(Context, ReturnMVT);
1446   return VT.bitsLT(MinVT) ? MinVT : VT;
1447 }
1448
1449 /// LowerCallResult - Lower the result values of a call into the
1450 /// appropriate copies out of appropriate physical registers.
1451 ///
1452 SDValue
1453 X86TargetLowering::LowerCallResult(SDValue Chain, SDValue InFlag,
1454                                    CallingConv::ID CallConv, bool isVarArg,
1455                                    const SmallVectorImpl<ISD::InputArg> &Ins,
1456                                    DebugLoc dl, SelectionDAG &DAG,
1457                                    SmallVectorImpl<SDValue> &InVals) const {
1458
1459   // Assign locations to each value returned by this call.
1460   SmallVector<CCValAssign, 16> RVLocs;
1461   bool Is64Bit = Subtarget->is64Bit();
1462   CCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(),
1463                  getTargetMachine(), RVLocs, *DAG.getContext());
1464   CCInfo.AnalyzeCallResult(Ins, RetCC_X86);
1465
1466   // Copy all of the result registers out of their specified physreg.
1467   for (unsigned i = 0; i != RVLocs.size(); ++i) {
1468     CCValAssign &VA = RVLocs[i];
1469     EVT CopyVT = VA.getValVT();
1470
1471     // If this is x86-64, and we disabled SSE, we can't return FP values
1472     if ((CopyVT == MVT::f32 || CopyVT == MVT::f64) &&
1473         ((Is64Bit || Ins[i].Flags.isInReg()) && !Subtarget->hasXMM())) {
1474       report_fatal_error("SSE register return with SSE disabled");
1475     }
1476
1477     SDValue Val;
1478
1479     // If this is a call to a function that returns an fp value on the floating
1480     // point stack, we must guarantee the the value is popped from the stack, so
1481     // a CopyFromReg is not good enough - the copy instruction may be eliminated
1482     // if the return value is not used. We use the FpPOP_RETVAL instruction
1483     // instead.
1484     if (VA.getLocReg() == X86::ST0 || VA.getLocReg() == X86::ST1) {
1485       // If we prefer to use the value in xmm registers, copy it out as f80 and
1486       // use a truncate to move it from fp stack reg to xmm reg.
1487       if (isScalarFPTypeInSSEReg(VA.getValVT())) CopyVT = MVT::f80;
1488       SDValue Ops[] = { Chain, InFlag };
1489       Chain = SDValue(DAG.getMachineNode(X86::FpPOP_RETVAL, dl, CopyVT,
1490                                          MVT::Other, MVT::Glue, Ops, 2), 1);
1491       Val = Chain.getValue(0);
1492
1493       // Round the f80 to the right size, which also moves it to the appropriate
1494       // xmm register.
1495       if (CopyVT != VA.getValVT())
1496         Val = DAG.getNode(ISD::FP_ROUND, dl, VA.getValVT(), Val,
1497                           // This truncation won't change the value.
1498                           DAG.getIntPtrConstant(1));
1499     } else {
1500       Chain = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(),
1501                                  CopyVT, InFlag).getValue(1);
1502       Val = Chain.getValue(0);
1503     }
1504     InFlag = Chain.getValue(2);
1505     InVals.push_back(Val);
1506   }
1507
1508   return Chain;
1509 }
1510
1511
1512 //===----------------------------------------------------------------------===//
1513 //                C & StdCall & Fast Calling Convention implementation
1514 //===----------------------------------------------------------------------===//
1515 //  StdCall calling convention seems to be standard for many Windows' API
1516 //  routines and around. It differs from C calling convention just a little:
1517 //  callee should clean up the stack, not caller. Symbols should be also
1518 //  decorated in some fancy way :) It doesn't support any vector arguments.
1519 //  For info on fast calling convention see Fast Calling Convention (tail call)
1520 //  implementation LowerX86_32FastCCCallTo.
1521
1522 /// CallIsStructReturn - Determines whether a call uses struct return
1523 /// semantics.
1524 static bool CallIsStructReturn(const SmallVectorImpl<ISD::OutputArg> &Outs) {
1525   if (Outs.empty())
1526     return false;
1527
1528   return Outs[0].Flags.isSRet();
1529 }
1530
1531 /// ArgsAreStructReturn - Determines whether a function uses struct
1532 /// return semantics.
1533 static bool
1534 ArgsAreStructReturn(const SmallVectorImpl<ISD::InputArg> &Ins) {
1535   if (Ins.empty())
1536     return false;
1537
1538   return Ins[0].Flags.isSRet();
1539 }
1540
1541 /// CreateCopyOfByValArgument - Make a copy of an aggregate at address specified
1542 /// by "Src" to address "Dst" with size and alignment information specified by
1543 /// the specific parameter attribute. The copy will be passed as a byval
1544 /// function parameter.
1545 static SDValue
1546 CreateCopyOfByValArgument(SDValue Src, SDValue Dst, SDValue Chain,
1547                           ISD::ArgFlagsTy Flags, SelectionDAG &DAG,
1548                           DebugLoc dl) {
1549   SDValue SizeNode = DAG.getConstant(Flags.getByValSize(), MVT::i32);
1550
1551   return DAG.getMemcpy(Chain, dl, Dst, Src, SizeNode, Flags.getByValAlign(),
1552                        /*isVolatile*/false, /*AlwaysInline=*/true,
1553                        MachinePointerInfo(), MachinePointerInfo());
1554 }
1555
1556 /// IsTailCallConvention - Return true if the calling convention is one that
1557 /// supports tail call optimization.
1558 static bool IsTailCallConvention(CallingConv::ID CC) {
1559   return (CC == CallingConv::Fast || CC == CallingConv::GHC);
1560 }
1561
1562 bool X86TargetLowering::mayBeEmittedAsTailCall(CallInst *CI) const {
1563   if (!CI->isTailCall())
1564     return false;
1565
1566   CallSite CS(CI);
1567   CallingConv::ID CalleeCC = CS.getCallingConv();
1568   if (!IsTailCallConvention(CalleeCC) && CalleeCC != CallingConv::C)
1569     return false;
1570
1571   return true;
1572 }
1573
1574 /// FuncIsMadeTailCallSafe - Return true if the function is being made into
1575 /// a tailcall target by changing its ABI.
1576 static bool FuncIsMadeTailCallSafe(CallingConv::ID CC) {
1577   return GuaranteedTailCallOpt && IsTailCallConvention(CC);
1578 }
1579
1580 SDValue
1581 X86TargetLowering::LowerMemArgument(SDValue Chain,
1582                                     CallingConv::ID CallConv,
1583                                     const SmallVectorImpl<ISD::InputArg> &Ins,
1584                                     DebugLoc dl, SelectionDAG &DAG,
1585                                     const CCValAssign &VA,
1586                                     MachineFrameInfo *MFI,
1587                                     unsigned i) const {
1588   // Create the nodes corresponding to a load from this parameter slot.
1589   ISD::ArgFlagsTy Flags = Ins[i].Flags;
1590   bool AlwaysUseMutable = FuncIsMadeTailCallSafe(CallConv);
1591   bool isImmutable = !AlwaysUseMutable && !Flags.isByVal();
1592   EVT ValVT;
1593
1594   // If value is passed by pointer we have address passed instead of the value
1595   // itself.
1596   if (VA.getLocInfo() == CCValAssign::Indirect)
1597     ValVT = VA.getLocVT();
1598   else
1599     ValVT = VA.getValVT();
1600
1601   // FIXME: For now, all byval parameter objects are marked mutable. This can be
1602   // changed with more analysis.
1603   // In case of tail call optimization mark all arguments mutable. Since they
1604   // could be overwritten by lowering of arguments in case of a tail call.
1605   if (Flags.isByVal()) {
1606     unsigned Bytes = Flags.getByValSize();
1607     if (Bytes == 0) Bytes = 1; // Don't create zero-sized stack objects.
1608     int FI = MFI->CreateFixedObject(Bytes, VA.getLocMemOffset(), isImmutable);
1609     return DAG.getFrameIndex(FI, getPointerTy());
1610   } else {
1611     int FI = MFI->CreateFixedObject(ValVT.getSizeInBits()/8,
1612                                     VA.getLocMemOffset(), isImmutable);
1613     SDValue FIN = DAG.getFrameIndex(FI, getPointerTy());
1614     return DAG.getLoad(ValVT, dl, Chain, FIN,
1615                        MachinePointerInfo::getFixedStack(FI),
1616                        false, false, 0);
1617   }
1618 }
1619
1620 SDValue
1621 X86TargetLowering::LowerFormalArguments(SDValue Chain,
1622                                         CallingConv::ID CallConv,
1623                                         bool isVarArg,
1624                                       const SmallVectorImpl<ISD::InputArg> &Ins,
1625                                         DebugLoc dl,
1626                                         SelectionDAG &DAG,
1627                                         SmallVectorImpl<SDValue> &InVals)
1628                                           const {
1629   MachineFunction &MF = DAG.getMachineFunction();
1630   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1631
1632   const Function* Fn = MF.getFunction();
1633   if (Fn->hasExternalLinkage() &&
1634       Subtarget->isTargetCygMing() &&
1635       Fn->getName() == "main")
1636     FuncInfo->setForceFramePointer(true);
1637
1638   MachineFrameInfo *MFI = MF.getFrameInfo();
1639   bool Is64Bit = Subtarget->is64Bit();
1640   bool IsWin64 = Subtarget->isTargetWin64();
1641
1642   assert(!(isVarArg && IsTailCallConvention(CallConv)) &&
1643          "Var args not supported with calling convention fastcc or ghc");
1644
1645   // Assign locations to all of the incoming arguments.
1646   SmallVector<CCValAssign, 16> ArgLocs;
1647   CCState CCInfo(CallConv, isVarArg, MF, getTargetMachine(),
1648                  ArgLocs, *DAG.getContext());
1649
1650   // Allocate shadow area for Win64
1651   if (IsWin64) {
1652     CCInfo.AllocateStack(32, 8);
1653   }
1654
1655   CCInfo.AnalyzeFormalArguments(Ins, CC_X86);
1656
1657   unsigned LastVal = ~0U;
1658   SDValue ArgValue;
1659   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1660     CCValAssign &VA = ArgLocs[i];
1661     // TODO: If an arg is passed in two places (e.g. reg and stack), skip later
1662     // places.
1663     assert(VA.getValNo() != LastVal &&
1664            "Don't support value assigned to multiple locs yet");
1665     LastVal = VA.getValNo();
1666
1667     if (VA.isRegLoc()) {
1668       EVT RegVT = VA.getLocVT();
1669       TargetRegisterClass *RC = NULL;
1670       if (RegVT == MVT::i32)
1671         RC = X86::GR32RegisterClass;
1672       else if (Is64Bit && RegVT == MVT::i64)
1673         RC = X86::GR64RegisterClass;
1674       else if (RegVT == MVT::f32)
1675         RC = X86::FR32RegisterClass;
1676       else if (RegVT == MVT::f64)
1677         RC = X86::FR64RegisterClass;
1678       else if (RegVT.isVector() && RegVT.getSizeInBits() == 256)
1679         RC = X86::VR256RegisterClass;
1680       else if (RegVT.isVector() && RegVT.getSizeInBits() == 128)
1681         RC = X86::VR128RegisterClass;
1682       else if (RegVT == MVT::x86mmx)
1683         RC = X86::VR64RegisterClass;
1684       else
1685         llvm_unreachable("Unknown argument type!");
1686
1687       unsigned Reg = MF.addLiveIn(VA.getLocReg(), RC);
1688       ArgValue = DAG.getCopyFromReg(Chain, dl, Reg, RegVT);
1689
1690       // If this is an 8 or 16-bit value, it is really passed promoted to 32
1691       // bits.  Insert an assert[sz]ext to capture this, then truncate to the
1692       // right size.
1693       if (VA.getLocInfo() == CCValAssign::SExt)
1694         ArgValue = DAG.getNode(ISD::AssertSext, dl, RegVT, ArgValue,
1695                                DAG.getValueType(VA.getValVT()));
1696       else if (VA.getLocInfo() == CCValAssign::ZExt)
1697         ArgValue = DAG.getNode(ISD::AssertZext, dl, RegVT, ArgValue,
1698                                DAG.getValueType(VA.getValVT()));
1699       else if (VA.getLocInfo() == CCValAssign::BCvt)
1700         ArgValue = DAG.getNode(ISD::BITCAST, dl, VA.getValVT(), ArgValue);
1701
1702       if (VA.isExtInLoc()) {
1703         // Handle MMX values passed in XMM regs.
1704         if (RegVT.isVector()) {
1705           ArgValue = DAG.getNode(X86ISD::MOVDQ2Q, dl, VA.getValVT(),
1706                                  ArgValue);
1707         } else
1708           ArgValue = DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), ArgValue);
1709       }
1710     } else {
1711       assert(VA.isMemLoc());
1712       ArgValue = LowerMemArgument(Chain, CallConv, Ins, dl, DAG, VA, MFI, i);
1713     }
1714
1715     // If value is passed via pointer - do a load.
1716     if (VA.getLocInfo() == CCValAssign::Indirect)
1717       ArgValue = DAG.getLoad(VA.getValVT(), dl, Chain, ArgValue,
1718                              MachinePointerInfo(), false, false, 0);
1719
1720     InVals.push_back(ArgValue);
1721   }
1722
1723   // The x86-64 ABI for returning structs by value requires that we copy
1724   // the sret argument into %rax for the return. Save the argument into
1725   // a virtual register so that we can access it from the return points.
1726   if (Is64Bit && MF.getFunction()->hasStructRetAttr()) {
1727     X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1728     unsigned Reg = FuncInfo->getSRetReturnReg();
1729     if (!Reg) {
1730       Reg = MF.getRegInfo().createVirtualRegister(getRegClassFor(MVT::i64));
1731       FuncInfo->setSRetReturnReg(Reg);
1732     }
1733     SDValue Copy = DAG.getCopyToReg(DAG.getEntryNode(), dl, Reg, InVals[0]);
1734     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Copy, Chain);
1735   }
1736
1737   unsigned StackSize = CCInfo.getNextStackOffset();
1738   // Align stack specially for tail calls.
1739   if (FuncIsMadeTailCallSafe(CallConv))
1740     StackSize = GetAlignedArgumentStackSize(StackSize, DAG);
1741
1742   // If the function takes variable number of arguments, make a frame index for
1743   // the start of the first vararg value... for expansion of llvm.va_start.
1744   if (isVarArg) {
1745     if (Is64Bit || (CallConv != CallingConv::X86_FastCall &&
1746                     CallConv != CallingConv::X86_ThisCall)) {
1747       FuncInfo->setVarArgsFrameIndex(MFI->CreateFixedObject(1, StackSize,true));
1748     }
1749     if (Is64Bit) {
1750       unsigned TotalNumIntRegs = 0, TotalNumXMMRegs = 0;
1751
1752       // FIXME: We should really autogenerate these arrays
1753       static const unsigned GPR64ArgRegsWin64[] = {
1754         X86::RCX, X86::RDX, X86::R8,  X86::R9
1755       };
1756       static const unsigned GPR64ArgRegs64Bit[] = {
1757         X86::RDI, X86::RSI, X86::RDX, X86::RCX, X86::R8, X86::R9
1758       };
1759       static const unsigned XMMArgRegs64Bit[] = {
1760         X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
1761         X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
1762       };
1763       const unsigned *GPR64ArgRegs;
1764       unsigned NumXMMRegs = 0;
1765
1766       if (IsWin64) {
1767         // The XMM registers which might contain var arg parameters are shadowed
1768         // in their paired GPR.  So we only need to save the GPR to their home
1769         // slots.
1770         TotalNumIntRegs = 4;
1771         GPR64ArgRegs = GPR64ArgRegsWin64;
1772       } else {
1773         TotalNumIntRegs = 6; TotalNumXMMRegs = 8;
1774         GPR64ArgRegs = GPR64ArgRegs64Bit;
1775
1776         NumXMMRegs = CCInfo.getFirstUnallocated(XMMArgRegs64Bit, TotalNumXMMRegs);
1777       }
1778       unsigned NumIntRegs = CCInfo.getFirstUnallocated(GPR64ArgRegs,
1779                                                        TotalNumIntRegs);
1780
1781       bool NoImplicitFloatOps = Fn->hasFnAttr(Attribute::NoImplicitFloat);
1782       assert(!(NumXMMRegs && !Subtarget->hasXMM()) &&
1783              "SSE register cannot be used when SSE is disabled!");
1784       assert(!(NumXMMRegs && UseSoftFloat && NoImplicitFloatOps) &&
1785              "SSE register cannot be used when SSE is disabled!");
1786       if (UseSoftFloat || NoImplicitFloatOps || !Subtarget->hasXMM())
1787         // Kernel mode asks for SSE to be disabled, so don't push them
1788         // on the stack.
1789         TotalNumXMMRegs = 0;
1790
1791       if (IsWin64) {
1792         const TargetFrameLowering &TFI = *getTargetMachine().getFrameLowering();
1793         // Get to the caller-allocated home save location.  Add 8 to account
1794         // for the return address.
1795         int HomeOffset = TFI.getOffsetOfLocalArea() + 8;
1796         FuncInfo->setRegSaveFrameIndex(
1797           MFI->CreateFixedObject(1, NumIntRegs * 8 + HomeOffset, false));
1798         // Fixup to set vararg frame on shadow area (4 x i64).
1799         if (NumIntRegs < 4)
1800           FuncInfo->setVarArgsFrameIndex(FuncInfo->getRegSaveFrameIndex());
1801       } else {
1802         // For X86-64, if there are vararg parameters that are passed via
1803         // registers, then we must store them to their spots on the stack so they
1804         // may be loaded by deferencing the result of va_next.
1805         FuncInfo->setVarArgsGPOffset(NumIntRegs * 8);
1806         FuncInfo->setVarArgsFPOffset(TotalNumIntRegs * 8 + NumXMMRegs * 16);
1807         FuncInfo->setRegSaveFrameIndex(
1808           MFI->CreateStackObject(TotalNumIntRegs * 8 + TotalNumXMMRegs * 16, 16,
1809                                false));
1810       }
1811
1812       // Store the integer parameter registers.
1813       SmallVector<SDValue, 8> MemOps;
1814       SDValue RSFIN = DAG.getFrameIndex(FuncInfo->getRegSaveFrameIndex(),
1815                                         getPointerTy());
1816       unsigned Offset = FuncInfo->getVarArgsGPOffset();
1817       for (; NumIntRegs != TotalNumIntRegs; ++NumIntRegs) {
1818         SDValue FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(), RSFIN,
1819                                   DAG.getIntPtrConstant(Offset));
1820         unsigned VReg = MF.addLiveIn(GPR64ArgRegs[NumIntRegs],
1821                                      X86::GR64RegisterClass);
1822         SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, MVT::i64);
1823         SDValue Store =
1824           DAG.getStore(Val.getValue(1), dl, Val, FIN,
1825                        MachinePointerInfo::getFixedStack(
1826                          FuncInfo->getRegSaveFrameIndex(), Offset),
1827                        false, false, 0);
1828         MemOps.push_back(Store);
1829         Offset += 8;
1830       }
1831
1832       if (TotalNumXMMRegs != 0 && NumXMMRegs != TotalNumXMMRegs) {
1833         // Now store the XMM (fp + vector) parameter registers.
1834         SmallVector<SDValue, 11> SaveXMMOps;
1835         SaveXMMOps.push_back(Chain);
1836
1837         unsigned AL = MF.addLiveIn(X86::AL, X86::GR8RegisterClass);
1838         SDValue ALVal = DAG.getCopyFromReg(DAG.getEntryNode(), dl, AL, MVT::i8);
1839         SaveXMMOps.push_back(ALVal);
1840
1841         SaveXMMOps.push_back(DAG.getIntPtrConstant(
1842                                FuncInfo->getRegSaveFrameIndex()));
1843         SaveXMMOps.push_back(DAG.getIntPtrConstant(
1844                                FuncInfo->getVarArgsFPOffset()));
1845
1846         for (; NumXMMRegs != TotalNumXMMRegs; ++NumXMMRegs) {
1847           unsigned VReg = MF.addLiveIn(XMMArgRegs64Bit[NumXMMRegs],
1848                                        X86::VR128RegisterClass);
1849           SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, MVT::v4f32);
1850           SaveXMMOps.push_back(Val);
1851         }
1852         MemOps.push_back(DAG.getNode(X86ISD::VASTART_SAVE_XMM_REGS, dl,
1853                                      MVT::Other,
1854                                      &SaveXMMOps[0], SaveXMMOps.size()));
1855       }
1856
1857       if (!MemOps.empty())
1858         Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
1859                             &MemOps[0], MemOps.size());
1860     }
1861   }
1862
1863   // Some CCs need callee pop.
1864   if (X86::isCalleePop(CallConv, Is64Bit, isVarArg, GuaranteedTailCallOpt)) {
1865     FuncInfo->setBytesToPopOnReturn(StackSize); // Callee pops everything.
1866   } else {
1867     FuncInfo->setBytesToPopOnReturn(0); // Callee pops nothing.
1868     // If this is an sret function, the return should pop the hidden pointer.
1869     if (!Is64Bit && !IsTailCallConvention(CallConv) && ArgsAreStructReturn(Ins))
1870       FuncInfo->setBytesToPopOnReturn(4);
1871   }
1872
1873   if (!Is64Bit) {
1874     // RegSaveFrameIndex is X86-64 only.
1875     FuncInfo->setRegSaveFrameIndex(0xAAAAAAA);
1876     if (CallConv == CallingConv::X86_FastCall ||
1877         CallConv == CallingConv::X86_ThisCall)
1878       // fastcc functions can't have varargs.
1879       FuncInfo->setVarArgsFrameIndex(0xAAAAAAA);
1880   }
1881
1882   return Chain;
1883 }
1884
1885 SDValue
1886 X86TargetLowering::LowerMemOpCallTo(SDValue Chain,
1887                                     SDValue StackPtr, SDValue Arg,
1888                                     DebugLoc dl, SelectionDAG &DAG,
1889                                     const CCValAssign &VA,
1890                                     ISD::ArgFlagsTy Flags) const {
1891   unsigned LocMemOffset = VA.getLocMemOffset();
1892   SDValue PtrOff = DAG.getIntPtrConstant(LocMemOffset);
1893   PtrOff = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, PtrOff);
1894   if (Flags.isByVal())
1895     return CreateCopyOfByValArgument(Arg, PtrOff, Chain, Flags, DAG, dl);
1896
1897   return DAG.getStore(Chain, dl, Arg, PtrOff,
1898                       MachinePointerInfo::getStack(LocMemOffset),
1899                       false, false, 0);
1900 }
1901
1902 /// EmitTailCallLoadRetAddr - Emit a load of return address if tail call
1903 /// optimization is performed and it is required.
1904 SDValue
1905 X86TargetLowering::EmitTailCallLoadRetAddr(SelectionDAG &DAG,
1906                                            SDValue &OutRetAddr, SDValue Chain,
1907                                            bool IsTailCall, bool Is64Bit,
1908                                            int FPDiff, DebugLoc dl) const {
1909   // Adjust the Return address stack slot.
1910   EVT VT = getPointerTy();
1911   OutRetAddr = getReturnAddressFrameIndex(DAG);
1912
1913   // Load the "old" Return address.
1914   OutRetAddr = DAG.getLoad(VT, dl, Chain, OutRetAddr, MachinePointerInfo(),
1915                            false, false, 0);
1916   return SDValue(OutRetAddr.getNode(), 1);
1917 }
1918
1919 /// EmitTailCallStoreRetAddr - Emit a store of the return address if tail call
1920 /// optimization is performed and it is required (FPDiff!=0).
1921 static SDValue
1922 EmitTailCallStoreRetAddr(SelectionDAG & DAG, MachineFunction &MF,
1923                          SDValue Chain, SDValue RetAddrFrIdx,
1924                          bool Is64Bit, int FPDiff, DebugLoc dl) {
1925   // Store the return address to the appropriate stack slot.
1926   if (!FPDiff) return Chain;
1927   // Calculate the new stack slot for the return address.
1928   int SlotSize = Is64Bit ? 8 : 4;
1929   int NewReturnAddrFI =
1930     MF.getFrameInfo()->CreateFixedObject(SlotSize, FPDiff-SlotSize, false);
1931   EVT VT = Is64Bit ? MVT::i64 : MVT::i32;
1932   SDValue NewRetAddrFrIdx = DAG.getFrameIndex(NewReturnAddrFI, VT);
1933   Chain = DAG.getStore(Chain, dl, RetAddrFrIdx, NewRetAddrFrIdx,
1934                        MachinePointerInfo::getFixedStack(NewReturnAddrFI),
1935                        false, false, 0);
1936   return Chain;
1937 }
1938
1939 SDValue
1940 X86TargetLowering::LowerCall(SDValue Chain, SDValue Callee,
1941                              CallingConv::ID CallConv, bool isVarArg,
1942                              bool &isTailCall,
1943                              const SmallVectorImpl<ISD::OutputArg> &Outs,
1944                              const SmallVectorImpl<SDValue> &OutVals,
1945                              const SmallVectorImpl<ISD::InputArg> &Ins,
1946                              DebugLoc dl, SelectionDAG &DAG,
1947                              SmallVectorImpl<SDValue> &InVals) const {
1948   MachineFunction &MF = DAG.getMachineFunction();
1949   bool Is64Bit        = Subtarget->is64Bit();
1950   bool IsWin64        = Subtarget->isTargetWin64();
1951   bool IsStructRet    = CallIsStructReturn(Outs);
1952   bool IsSibcall      = false;
1953
1954   if (isTailCall) {
1955     // Check if it's really possible to do a tail call.
1956     isTailCall = IsEligibleForTailCallOptimization(Callee, CallConv,
1957                     isVarArg, IsStructRet, MF.getFunction()->hasStructRetAttr(),
1958                                                    Outs, OutVals, Ins, DAG);
1959
1960     // Sibcalls are automatically detected tailcalls which do not require
1961     // ABI changes.
1962     if (!GuaranteedTailCallOpt && isTailCall)
1963       IsSibcall = true;
1964
1965     if (isTailCall)
1966       ++NumTailCalls;
1967   }
1968
1969   assert(!(isVarArg && IsTailCallConvention(CallConv)) &&
1970          "Var args not supported with calling convention fastcc or ghc");
1971
1972   // Analyze operands of the call, assigning locations to each operand.
1973   SmallVector<CCValAssign, 16> ArgLocs;
1974   CCState CCInfo(CallConv, isVarArg, MF, getTargetMachine(),
1975                  ArgLocs, *DAG.getContext());
1976
1977   // Allocate shadow area for Win64
1978   if (IsWin64) {
1979     CCInfo.AllocateStack(32, 8);
1980   }
1981
1982   CCInfo.AnalyzeCallOperands(Outs, CC_X86);
1983
1984   // Get a count of how many bytes are to be pushed on the stack.
1985   unsigned NumBytes = CCInfo.getNextStackOffset();
1986   if (IsSibcall)
1987     // This is a sibcall. The memory operands are available in caller's
1988     // own caller's stack.
1989     NumBytes = 0;
1990   else if (GuaranteedTailCallOpt && IsTailCallConvention(CallConv))
1991     NumBytes = GetAlignedArgumentStackSize(NumBytes, DAG);
1992
1993   int FPDiff = 0;
1994   if (isTailCall && !IsSibcall) {
1995     // Lower arguments at fp - stackoffset + fpdiff.
1996     unsigned NumBytesCallerPushed =
1997       MF.getInfo<X86MachineFunctionInfo>()->getBytesToPopOnReturn();
1998     FPDiff = NumBytesCallerPushed - NumBytes;
1999
2000     // Set the delta of movement of the returnaddr stackslot.
2001     // But only set if delta is greater than previous delta.
2002     if (FPDiff < (MF.getInfo<X86MachineFunctionInfo>()->getTCReturnAddrDelta()))
2003       MF.getInfo<X86MachineFunctionInfo>()->setTCReturnAddrDelta(FPDiff);
2004   }
2005
2006   if (!IsSibcall)
2007     Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(NumBytes, true));
2008
2009   SDValue RetAddrFrIdx;
2010   // Load return address for tail calls.
2011   if (isTailCall && FPDiff)
2012     Chain = EmitTailCallLoadRetAddr(DAG, RetAddrFrIdx, Chain, isTailCall,
2013                                     Is64Bit, FPDiff, dl);
2014
2015   SmallVector<std::pair<unsigned, SDValue>, 8> RegsToPass;
2016   SmallVector<SDValue, 8> MemOpChains;
2017   SDValue StackPtr;
2018
2019   // Walk the register/memloc assignments, inserting copies/loads.  In the case
2020   // of tail call optimization arguments are handle later.
2021   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2022     CCValAssign &VA = ArgLocs[i];
2023     EVT RegVT = VA.getLocVT();
2024     SDValue Arg = OutVals[i];
2025     ISD::ArgFlagsTy Flags = Outs[i].Flags;
2026     bool isByVal = Flags.isByVal();
2027
2028     // Promote the value if needed.
2029     switch (VA.getLocInfo()) {
2030     default: llvm_unreachable("Unknown loc info!");
2031     case CCValAssign::Full: break;
2032     case CCValAssign::SExt:
2033       Arg = DAG.getNode(ISD::SIGN_EXTEND, dl, RegVT, Arg);
2034       break;
2035     case CCValAssign::ZExt:
2036       Arg = DAG.getNode(ISD::ZERO_EXTEND, dl, RegVT, Arg);
2037       break;
2038     case CCValAssign::AExt:
2039       if (RegVT.isVector() && RegVT.getSizeInBits() == 128) {
2040         // Special case: passing MMX values in XMM registers.
2041         Arg = DAG.getNode(ISD::BITCAST, dl, MVT::i64, Arg);
2042         Arg = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64, Arg);
2043         Arg = getMOVL(DAG, dl, MVT::v2i64, DAG.getUNDEF(MVT::v2i64), Arg);
2044       } else
2045         Arg = DAG.getNode(ISD::ANY_EXTEND, dl, RegVT, Arg);
2046       break;
2047     case CCValAssign::BCvt:
2048       Arg = DAG.getNode(ISD::BITCAST, dl, RegVT, Arg);
2049       break;
2050     case CCValAssign::Indirect: {
2051       // Store the argument.
2052       SDValue SpillSlot = DAG.CreateStackTemporary(VA.getValVT());
2053       int FI = cast<FrameIndexSDNode>(SpillSlot)->getIndex();
2054       Chain = DAG.getStore(Chain, dl, Arg, SpillSlot,
2055                            MachinePointerInfo::getFixedStack(FI),
2056                            false, false, 0);
2057       Arg = SpillSlot;
2058       break;
2059     }
2060     }
2061
2062     if (VA.isRegLoc()) {
2063       RegsToPass.push_back(std::make_pair(VA.getLocReg(), Arg));
2064       if (isVarArg && IsWin64) {
2065         // Win64 ABI requires argument XMM reg to be copied to the corresponding
2066         // shadow reg if callee is a varargs function.
2067         unsigned ShadowReg = 0;
2068         switch (VA.getLocReg()) {
2069         case X86::XMM0: ShadowReg = X86::RCX; break;
2070         case X86::XMM1: ShadowReg = X86::RDX; break;
2071         case X86::XMM2: ShadowReg = X86::R8; break;
2072         case X86::XMM3: ShadowReg = X86::R9; break;
2073         }
2074         if (ShadowReg)
2075           RegsToPass.push_back(std::make_pair(ShadowReg, Arg));
2076       }
2077     } else if (!IsSibcall && (!isTailCall || isByVal)) {
2078       assert(VA.isMemLoc());
2079       if (StackPtr.getNode() == 0)
2080         StackPtr = DAG.getCopyFromReg(Chain, dl, X86StackPtr, getPointerTy());
2081       MemOpChains.push_back(LowerMemOpCallTo(Chain, StackPtr, Arg,
2082                                              dl, DAG, VA, Flags));
2083     }
2084   }
2085
2086   if (!MemOpChains.empty())
2087     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
2088                         &MemOpChains[0], MemOpChains.size());
2089
2090   // Build a sequence of copy-to-reg nodes chained together with token chain
2091   // and flag operands which copy the outgoing args into registers.
2092   SDValue InFlag;
2093   // Tail call byval lowering might overwrite argument registers so in case of
2094   // tail call optimization the copies to registers are lowered later.
2095   if (!isTailCall)
2096     for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
2097       Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
2098                                RegsToPass[i].second, InFlag);
2099       InFlag = Chain.getValue(1);
2100     }
2101
2102   if (Subtarget->isPICStyleGOT()) {
2103     // ELF / PIC requires GOT in the EBX register before function calls via PLT
2104     // GOT pointer.
2105     if (!isTailCall) {
2106       Chain = DAG.getCopyToReg(Chain, dl, X86::EBX,
2107                                DAG.getNode(X86ISD::GlobalBaseReg,
2108                                            DebugLoc(), getPointerTy()),
2109                                InFlag);
2110       InFlag = Chain.getValue(1);
2111     } else {
2112       // If we are tail calling and generating PIC/GOT style code load the
2113       // address of the callee into ECX. The value in ecx is used as target of
2114       // the tail jump. This is done to circumvent the ebx/callee-saved problem
2115       // for tail calls on PIC/GOT architectures. Normally we would just put the
2116       // address of GOT into ebx and then call target@PLT. But for tail calls
2117       // ebx would be restored (since ebx is callee saved) before jumping to the
2118       // target@PLT.
2119
2120       // Note: The actual moving to ECX is done further down.
2121       GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee);
2122       if (G && !G->getGlobal()->hasHiddenVisibility() &&
2123           !G->getGlobal()->hasProtectedVisibility())
2124         Callee = LowerGlobalAddress(Callee, DAG);
2125       else if (isa<ExternalSymbolSDNode>(Callee))
2126         Callee = LowerExternalSymbol(Callee, DAG);
2127     }
2128   }
2129
2130   if (Is64Bit && isVarArg && !IsWin64) {
2131     // From AMD64 ABI document:
2132     // For calls that may call functions that use varargs or stdargs
2133     // (prototype-less calls or calls to functions containing ellipsis (...) in
2134     // the declaration) %al is used as hidden argument to specify the number
2135     // of SSE registers used. The contents of %al do not need to match exactly
2136     // the number of registers, but must be an ubound on the number of SSE
2137     // registers used and is in the range 0 - 8 inclusive.
2138
2139     // Count the number of XMM registers allocated.
2140     static const unsigned XMMArgRegs[] = {
2141       X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
2142       X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
2143     };
2144     unsigned NumXMMRegs = CCInfo.getFirstUnallocated(XMMArgRegs, 8);
2145     assert((Subtarget->hasXMM() || !NumXMMRegs)
2146            && "SSE registers cannot be used when SSE is disabled");
2147
2148     Chain = DAG.getCopyToReg(Chain, dl, X86::AL,
2149                              DAG.getConstant(NumXMMRegs, MVT::i8), InFlag);
2150     InFlag = Chain.getValue(1);
2151   }
2152
2153
2154   // For tail calls lower the arguments to the 'real' stack slot.
2155   if (isTailCall) {
2156     // Force all the incoming stack arguments to be loaded from the stack
2157     // before any new outgoing arguments are stored to the stack, because the
2158     // outgoing stack slots may alias the incoming argument stack slots, and
2159     // the alias isn't otherwise explicit. This is slightly more conservative
2160     // than necessary, because it means that each store effectively depends
2161     // on every argument instead of just those arguments it would clobber.
2162     SDValue ArgChain = DAG.getStackArgumentTokenFactor(Chain);
2163
2164     SmallVector<SDValue, 8> MemOpChains2;
2165     SDValue FIN;
2166     int FI = 0;
2167     // Do not flag preceding copytoreg stuff together with the following stuff.
2168     InFlag = SDValue();
2169     if (GuaranteedTailCallOpt) {
2170       for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2171         CCValAssign &VA = ArgLocs[i];
2172         if (VA.isRegLoc())
2173           continue;
2174         assert(VA.isMemLoc());
2175         SDValue Arg = OutVals[i];
2176         ISD::ArgFlagsTy Flags = Outs[i].Flags;
2177         // Create frame index.
2178         int32_t Offset = VA.getLocMemOffset()+FPDiff;
2179         uint32_t OpSize = (VA.getLocVT().getSizeInBits()+7)/8;
2180         FI = MF.getFrameInfo()->CreateFixedObject(OpSize, Offset, true);
2181         FIN = DAG.getFrameIndex(FI, getPointerTy());
2182
2183         if (Flags.isByVal()) {
2184           // Copy relative to framepointer.
2185           SDValue Source = DAG.getIntPtrConstant(VA.getLocMemOffset());
2186           if (StackPtr.getNode() == 0)
2187             StackPtr = DAG.getCopyFromReg(Chain, dl, X86StackPtr,
2188                                           getPointerTy());
2189           Source = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, Source);
2190
2191           MemOpChains2.push_back(CreateCopyOfByValArgument(Source, FIN,
2192                                                            ArgChain,
2193                                                            Flags, DAG, dl));
2194         } else {
2195           // Store relative to framepointer.
2196           MemOpChains2.push_back(
2197             DAG.getStore(ArgChain, dl, Arg, FIN,
2198                          MachinePointerInfo::getFixedStack(FI),
2199                          false, false, 0));
2200         }
2201       }
2202     }
2203
2204     if (!MemOpChains2.empty())
2205       Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
2206                           &MemOpChains2[0], MemOpChains2.size());
2207
2208     // Copy arguments to their registers.
2209     for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
2210       Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
2211                                RegsToPass[i].second, InFlag);
2212       InFlag = Chain.getValue(1);
2213     }
2214     InFlag =SDValue();
2215
2216     // Store the return address to the appropriate stack slot.
2217     Chain = EmitTailCallStoreRetAddr(DAG, MF, Chain, RetAddrFrIdx, Is64Bit,
2218                                      FPDiff, dl);
2219   }
2220
2221   if (getTargetMachine().getCodeModel() == CodeModel::Large) {
2222     assert(Is64Bit && "Large code model is only legal in 64-bit mode.");
2223     // In the 64-bit large code model, we have to make all calls
2224     // through a register, since the call instruction's 32-bit
2225     // pc-relative offset may not be large enough to hold the whole
2226     // address.
2227   } else if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
2228     // If the callee is a GlobalAddress node (quite common, every direct call
2229     // is) turn it into a TargetGlobalAddress node so that legalize doesn't hack
2230     // it.
2231
2232     // We should use extra load for direct calls to dllimported functions in
2233     // non-JIT mode.
2234     const GlobalValue *GV = G->getGlobal();
2235     if (!GV->hasDLLImportLinkage()) {
2236       unsigned char OpFlags = 0;
2237       bool ExtraLoad = false;
2238       unsigned WrapperKind = ISD::DELETED_NODE;
2239
2240       // On ELF targets, in both X86-64 and X86-32 mode, direct calls to
2241       // external symbols most go through the PLT in PIC mode.  If the symbol
2242       // has hidden or protected visibility, or if it is static or local, then
2243       // we don't need to use the PLT - we can directly call it.
2244       if (Subtarget->isTargetELF() &&
2245           getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
2246           GV->hasDefaultVisibility() && !GV->hasLocalLinkage()) {
2247         OpFlags = X86II::MO_PLT;
2248       } else if (Subtarget->isPICStyleStubAny() &&
2249                  (GV->isDeclaration() || GV->isWeakForLinker()) &&
2250                  (!Subtarget->getTargetTriple().isMacOSX() ||
2251                   Subtarget->getTargetTriple().isMacOSXVersionLT(10, 5))) {
2252         // PC-relative references to external symbols should go through $stub,
2253         // unless we're building with the leopard linker or later, which
2254         // automatically synthesizes these stubs.
2255         OpFlags = X86II::MO_DARWIN_STUB;
2256       } else if (Subtarget->isPICStyleRIPRel() &&
2257                  isa<Function>(GV) &&
2258                  cast<Function>(GV)->hasFnAttr(Attribute::NonLazyBind)) {
2259         // If the function is marked as non-lazy, generate an indirect call
2260         // which loads from the GOT directly. This avoids runtime overhead
2261         // at the cost of eager binding (and one extra byte of encoding).
2262         OpFlags = X86II::MO_GOTPCREL;
2263         WrapperKind = X86ISD::WrapperRIP;
2264         ExtraLoad = true;
2265       }
2266
2267       Callee = DAG.getTargetGlobalAddress(GV, dl, getPointerTy(),
2268                                           G->getOffset(), OpFlags);
2269
2270       // Add a wrapper if needed.
2271       if (WrapperKind != ISD::DELETED_NODE)
2272         Callee = DAG.getNode(X86ISD::WrapperRIP, dl, getPointerTy(), Callee);
2273       // Add extra indirection if needed.
2274       if (ExtraLoad)
2275         Callee = DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(), Callee,
2276                              MachinePointerInfo::getGOT(),
2277                              false, false, 0);
2278     }
2279   } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee)) {
2280     unsigned char OpFlags = 0;
2281
2282     // On ELF targets, in either X86-64 or X86-32 mode, direct calls to
2283     // external symbols should go through the PLT.
2284     if (Subtarget->isTargetELF() &&
2285         getTargetMachine().getRelocationModel() == Reloc::PIC_) {
2286       OpFlags = X86II::MO_PLT;
2287     } else if (Subtarget->isPICStyleStubAny() &&
2288                (!Subtarget->getTargetTriple().isMacOSX() ||
2289                 Subtarget->getTargetTriple().isMacOSXVersionLT(10, 5))) {
2290       // PC-relative references to external symbols should go through $stub,
2291       // unless we're building with the leopard linker or later, which
2292       // automatically synthesizes these stubs.
2293       OpFlags = X86II::MO_DARWIN_STUB;
2294     }
2295
2296     Callee = DAG.getTargetExternalSymbol(S->getSymbol(), getPointerTy(),
2297                                          OpFlags);
2298   }
2299
2300   // Returns a chain & a flag for retval copy to use.
2301   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
2302   SmallVector<SDValue, 8> Ops;
2303
2304   if (!IsSibcall && isTailCall) {
2305     Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(NumBytes, true),
2306                            DAG.getIntPtrConstant(0, true), InFlag);
2307     InFlag = Chain.getValue(1);
2308   }
2309
2310   Ops.push_back(Chain);
2311   Ops.push_back(Callee);
2312
2313   if (isTailCall)
2314     Ops.push_back(DAG.getConstant(FPDiff, MVT::i32));
2315
2316   // Add argument registers to the end of the list so that they are known live
2317   // into the call.
2318   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
2319     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
2320                                   RegsToPass[i].second.getValueType()));
2321
2322   // Add an implicit use GOT pointer in EBX.
2323   if (!isTailCall && Subtarget->isPICStyleGOT())
2324     Ops.push_back(DAG.getRegister(X86::EBX, getPointerTy()));
2325
2326   // Add an implicit use of AL for non-Windows x86 64-bit vararg functions.
2327   if (Is64Bit && isVarArg && !IsWin64)
2328     Ops.push_back(DAG.getRegister(X86::AL, MVT::i8));
2329
2330   if (InFlag.getNode())
2331     Ops.push_back(InFlag);
2332
2333   if (isTailCall) {
2334     // We used to do:
2335     //// If this is the first return lowered for this function, add the regs
2336     //// to the liveout set for the function.
2337     // This isn't right, although it's probably harmless on x86; liveouts
2338     // should be computed from returns not tail calls.  Consider a void
2339     // function making a tail call to a function returning int.
2340     return DAG.getNode(X86ISD::TC_RETURN, dl,
2341                        NodeTys, &Ops[0], Ops.size());
2342   }
2343
2344   Chain = DAG.getNode(X86ISD::CALL, dl, NodeTys, &Ops[0], Ops.size());
2345   InFlag = Chain.getValue(1);
2346
2347   // Create the CALLSEQ_END node.
2348   unsigned NumBytesForCalleeToPush;
2349   if (X86::isCalleePop(CallConv, Is64Bit, isVarArg, GuaranteedTailCallOpt))
2350     NumBytesForCalleeToPush = NumBytes;    // Callee pops everything
2351   else if (!Is64Bit && !IsTailCallConvention(CallConv) && IsStructRet)
2352     // If this is a call to a struct-return function, the callee
2353     // pops the hidden struct pointer, so we have to push it back.
2354     // This is common for Darwin/X86, Linux & Mingw32 targets.
2355     NumBytesForCalleeToPush = 4;
2356   else
2357     NumBytesForCalleeToPush = 0;  // Callee pops nothing.
2358
2359   // Returns a flag for retval copy to use.
2360   if (!IsSibcall) {
2361     Chain = DAG.getCALLSEQ_END(Chain,
2362                                DAG.getIntPtrConstant(NumBytes, true),
2363                                DAG.getIntPtrConstant(NumBytesForCalleeToPush,
2364                                                      true),
2365                                InFlag);
2366     InFlag = Chain.getValue(1);
2367   }
2368
2369   // Handle result values, copying them out of physregs into vregs that we
2370   // return.
2371   return LowerCallResult(Chain, InFlag, CallConv, isVarArg,
2372                          Ins, dl, DAG, InVals);
2373 }
2374
2375
2376 //===----------------------------------------------------------------------===//
2377 //                Fast Calling Convention (tail call) implementation
2378 //===----------------------------------------------------------------------===//
2379
2380 //  Like std call, callee cleans arguments, convention except that ECX is
2381 //  reserved for storing the tail called function address. Only 2 registers are
2382 //  free for argument passing (inreg). Tail call optimization is performed
2383 //  provided:
2384 //                * tailcallopt is enabled
2385 //                * caller/callee are fastcc
2386 //  On X86_64 architecture with GOT-style position independent code only local
2387 //  (within module) calls are supported at the moment.
2388 //  To keep the stack aligned according to platform abi the function
2389 //  GetAlignedArgumentStackSize ensures that argument delta is always multiples
2390 //  of stack alignment. (Dynamic linkers need this - darwin's dyld for example)
2391 //  If a tail called function callee has more arguments than the caller the
2392 //  caller needs to make sure that there is room to move the RETADDR to. This is
2393 //  achieved by reserving an area the size of the argument delta right after the
2394 //  original REtADDR, but before the saved framepointer or the spilled registers
2395 //  e.g. caller(arg1, arg2) calls callee(arg1, arg2,arg3,arg4)
2396 //  stack layout:
2397 //    arg1
2398 //    arg2
2399 //    RETADDR
2400 //    [ new RETADDR
2401 //      move area ]
2402 //    (possible EBP)
2403 //    ESI
2404 //    EDI
2405 //    local1 ..
2406
2407 /// GetAlignedArgumentStackSize - Make the stack size align e.g 16n + 12 aligned
2408 /// for a 16 byte align requirement.
2409 unsigned
2410 X86TargetLowering::GetAlignedArgumentStackSize(unsigned StackSize,
2411                                                SelectionDAG& DAG) const {
2412   MachineFunction &MF = DAG.getMachineFunction();
2413   const TargetMachine &TM = MF.getTarget();
2414   const TargetFrameLowering &TFI = *TM.getFrameLowering();
2415   unsigned StackAlignment = TFI.getStackAlignment();
2416   uint64_t AlignMask = StackAlignment - 1;
2417   int64_t Offset = StackSize;
2418   uint64_t SlotSize = TD->getPointerSize();
2419   if ( (Offset & AlignMask) <= (StackAlignment - SlotSize) ) {
2420     // Number smaller than 12 so just add the difference.
2421     Offset += ((StackAlignment - SlotSize) - (Offset & AlignMask));
2422   } else {
2423     // Mask out lower bits, add stackalignment once plus the 12 bytes.
2424     Offset = ((~AlignMask) & Offset) + StackAlignment +
2425       (StackAlignment-SlotSize);
2426   }
2427   return Offset;
2428 }
2429
2430 /// MatchingStackOffset - Return true if the given stack call argument is
2431 /// already available in the same position (relatively) of the caller's
2432 /// incoming argument stack.
2433 static
2434 bool MatchingStackOffset(SDValue Arg, unsigned Offset, ISD::ArgFlagsTy Flags,
2435                          MachineFrameInfo *MFI, const MachineRegisterInfo *MRI,
2436                          const X86InstrInfo *TII) {
2437   unsigned Bytes = Arg.getValueType().getSizeInBits() / 8;
2438   int FI = INT_MAX;
2439   if (Arg.getOpcode() == ISD::CopyFromReg) {
2440     unsigned VR = cast<RegisterSDNode>(Arg.getOperand(1))->getReg();
2441     if (!TargetRegisterInfo::isVirtualRegister(VR))
2442       return false;
2443     MachineInstr *Def = MRI->getVRegDef(VR);
2444     if (!Def)
2445       return false;
2446     if (!Flags.isByVal()) {
2447       if (!TII->isLoadFromStackSlot(Def, FI))
2448         return false;
2449     } else {
2450       unsigned Opcode = Def->getOpcode();
2451       if ((Opcode == X86::LEA32r || Opcode == X86::LEA64r) &&
2452           Def->getOperand(1).isFI()) {
2453         FI = Def->getOperand(1).getIndex();
2454         Bytes = Flags.getByValSize();
2455       } else
2456         return false;
2457     }
2458   } else if (LoadSDNode *Ld = dyn_cast<LoadSDNode>(Arg)) {
2459     if (Flags.isByVal())
2460       // ByVal argument is passed in as a pointer but it's now being
2461       // dereferenced. e.g.
2462       // define @foo(%struct.X* %A) {
2463       //   tail call @bar(%struct.X* byval %A)
2464       // }
2465       return false;
2466     SDValue Ptr = Ld->getBasePtr();
2467     FrameIndexSDNode *FINode = dyn_cast<FrameIndexSDNode>(Ptr);
2468     if (!FINode)
2469       return false;
2470     FI = FINode->getIndex();
2471   } else if (Arg.getOpcode() == ISD::FrameIndex && Flags.isByVal()) {
2472     FrameIndexSDNode *FINode = cast<FrameIndexSDNode>(Arg);
2473     FI = FINode->getIndex();
2474     Bytes = Flags.getByValSize();
2475   } else
2476     return false;
2477
2478   assert(FI != INT_MAX);
2479   if (!MFI->isFixedObjectIndex(FI))
2480     return false;
2481   return Offset == MFI->getObjectOffset(FI) && Bytes == MFI->getObjectSize(FI);
2482 }
2483
2484 /// IsEligibleForTailCallOptimization - Check whether the call is eligible
2485 /// for tail call optimization. Targets which want to do tail call
2486 /// optimization should implement this function.
2487 bool
2488 X86TargetLowering::IsEligibleForTailCallOptimization(SDValue Callee,
2489                                                      CallingConv::ID CalleeCC,
2490                                                      bool isVarArg,
2491                                                      bool isCalleeStructRet,
2492                                                      bool isCallerStructRet,
2493                                     const SmallVectorImpl<ISD::OutputArg> &Outs,
2494                                     const SmallVectorImpl<SDValue> &OutVals,
2495                                     const SmallVectorImpl<ISD::InputArg> &Ins,
2496                                                      SelectionDAG& DAG) const {
2497   if (!IsTailCallConvention(CalleeCC) &&
2498       CalleeCC != CallingConv::C)
2499     return false;
2500
2501   // If -tailcallopt is specified, make fastcc functions tail-callable.
2502   const MachineFunction &MF = DAG.getMachineFunction();
2503   const Function *CallerF = DAG.getMachineFunction().getFunction();
2504   CallingConv::ID CallerCC = CallerF->getCallingConv();
2505   bool CCMatch = CallerCC == CalleeCC;
2506
2507   if (GuaranteedTailCallOpt) {
2508     if (IsTailCallConvention(CalleeCC) && CCMatch)
2509       return true;
2510     return false;
2511   }
2512
2513   // Look for obvious safe cases to perform tail call optimization that do not
2514   // require ABI changes. This is what gcc calls sibcall.
2515
2516   // Can't do sibcall if stack needs to be dynamically re-aligned. PEI needs to
2517   // emit a special epilogue.
2518   if (RegInfo->needsStackRealignment(MF))
2519     return false;
2520
2521   // Also avoid sibcall optimization if either caller or callee uses struct
2522   // return semantics.
2523   if (isCalleeStructRet || isCallerStructRet)
2524     return false;
2525
2526   // An stdcall caller is expected to clean up its arguments; the callee
2527   // isn't going to do that.
2528   if (!CCMatch && CallerCC==CallingConv::X86_StdCall)
2529     return false;
2530
2531   // Do not sibcall optimize vararg calls unless all arguments are passed via
2532   // registers.
2533   if (isVarArg && !Outs.empty()) {
2534
2535     // Optimizing for varargs on Win64 is unlikely to be safe without
2536     // additional testing.
2537     if (Subtarget->isTargetWin64())
2538       return false;
2539
2540     SmallVector<CCValAssign, 16> ArgLocs;
2541     CCState CCInfo(CalleeCC, isVarArg, DAG.getMachineFunction(),
2542                    getTargetMachine(), ArgLocs, *DAG.getContext());
2543
2544     CCInfo.AnalyzeCallOperands(Outs, CC_X86);
2545     for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i)
2546       if (!ArgLocs[i].isRegLoc())
2547         return false;
2548   }
2549
2550   // If the call result is in ST0 / ST1, it needs to be popped off the x87 stack.
2551   // Therefore if it's not used by the call it is not safe to optimize this into
2552   // a sibcall.
2553   bool Unused = false;
2554   for (unsigned i = 0, e = Ins.size(); i != e; ++i) {
2555     if (!Ins[i].Used) {
2556       Unused = true;
2557       break;
2558     }
2559   }
2560   if (Unused) {
2561     SmallVector<CCValAssign, 16> RVLocs;
2562     CCState CCInfo(CalleeCC, false, DAG.getMachineFunction(),
2563                    getTargetMachine(), RVLocs, *DAG.getContext());
2564     CCInfo.AnalyzeCallResult(Ins, RetCC_X86);
2565     for (unsigned i = 0, e = RVLocs.size(); i != e; ++i) {
2566       CCValAssign &VA = RVLocs[i];
2567       if (VA.getLocReg() == X86::ST0 || VA.getLocReg() == X86::ST1)
2568         return false;
2569     }
2570   }
2571
2572   // If the calling conventions do not match, then we'd better make sure the
2573   // results are returned in the same way as what the caller expects.
2574   if (!CCMatch) {
2575     SmallVector<CCValAssign, 16> RVLocs1;
2576     CCState CCInfo1(CalleeCC, false, DAG.getMachineFunction(),
2577                     getTargetMachine(), RVLocs1, *DAG.getContext());
2578     CCInfo1.AnalyzeCallResult(Ins, RetCC_X86);
2579
2580     SmallVector<CCValAssign, 16> RVLocs2;
2581     CCState CCInfo2(CallerCC, false, DAG.getMachineFunction(),
2582                     getTargetMachine(), RVLocs2, *DAG.getContext());
2583     CCInfo2.AnalyzeCallResult(Ins, RetCC_X86);
2584
2585     if (RVLocs1.size() != RVLocs2.size())
2586       return false;
2587     for (unsigned i = 0, e = RVLocs1.size(); i != e; ++i) {
2588       if (RVLocs1[i].isRegLoc() != RVLocs2[i].isRegLoc())
2589         return false;
2590       if (RVLocs1[i].getLocInfo() != RVLocs2[i].getLocInfo())
2591         return false;
2592       if (RVLocs1[i].isRegLoc()) {
2593         if (RVLocs1[i].getLocReg() != RVLocs2[i].getLocReg())
2594           return false;
2595       } else {
2596         if (RVLocs1[i].getLocMemOffset() != RVLocs2[i].getLocMemOffset())
2597           return false;
2598       }
2599     }
2600   }
2601
2602   // If the callee takes no arguments then go on to check the results of the
2603   // call.
2604   if (!Outs.empty()) {
2605     // Check if stack adjustment is needed. For now, do not do this if any
2606     // argument is passed on the stack.
2607     SmallVector<CCValAssign, 16> ArgLocs;
2608     CCState CCInfo(CalleeCC, isVarArg, DAG.getMachineFunction(),
2609                    getTargetMachine(), ArgLocs, *DAG.getContext());
2610
2611     // Allocate shadow area for Win64
2612     if (Subtarget->isTargetWin64()) {
2613       CCInfo.AllocateStack(32, 8);
2614     }
2615
2616     CCInfo.AnalyzeCallOperands(Outs, CC_X86);
2617     if (CCInfo.getNextStackOffset()) {
2618       MachineFunction &MF = DAG.getMachineFunction();
2619       if (MF.getInfo<X86MachineFunctionInfo>()->getBytesToPopOnReturn())
2620         return false;
2621
2622       // Check if the arguments are already laid out in the right way as
2623       // the caller's fixed stack objects.
2624       MachineFrameInfo *MFI = MF.getFrameInfo();
2625       const MachineRegisterInfo *MRI = &MF.getRegInfo();
2626       const X86InstrInfo *TII =
2627         ((X86TargetMachine&)getTargetMachine()).getInstrInfo();
2628       for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2629         CCValAssign &VA = ArgLocs[i];
2630         SDValue Arg = OutVals[i];
2631         ISD::ArgFlagsTy Flags = Outs[i].Flags;
2632         if (VA.getLocInfo() == CCValAssign::Indirect)
2633           return false;
2634         if (!VA.isRegLoc()) {
2635           if (!MatchingStackOffset(Arg, VA.getLocMemOffset(), Flags,
2636                                    MFI, MRI, TII))
2637             return false;
2638         }
2639       }
2640     }
2641
2642     // If the tailcall address may be in a register, then make sure it's
2643     // possible to register allocate for it. In 32-bit, the call address can
2644     // only target EAX, EDX, or ECX since the tail call must be scheduled after
2645     // callee-saved registers are restored. These happen to be the same
2646     // registers used to pass 'inreg' arguments so watch out for those.
2647     if (!Subtarget->is64Bit() &&
2648         !isa<GlobalAddressSDNode>(Callee) &&
2649         !isa<ExternalSymbolSDNode>(Callee)) {
2650       unsigned NumInRegs = 0;
2651       for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2652         CCValAssign &VA = ArgLocs[i];
2653         if (!VA.isRegLoc())
2654           continue;
2655         unsigned Reg = VA.getLocReg();
2656         switch (Reg) {
2657         default: break;
2658         case X86::EAX: case X86::EDX: case X86::ECX:
2659           if (++NumInRegs == 3)
2660             return false;
2661           break;
2662         }
2663       }
2664     }
2665   }
2666
2667   return true;
2668 }
2669
2670 FastISel *
2671 X86TargetLowering::createFastISel(FunctionLoweringInfo &funcInfo) const {
2672   return X86::createFastISel(funcInfo);
2673 }
2674
2675
2676 //===----------------------------------------------------------------------===//
2677 //                           Other Lowering Hooks
2678 //===----------------------------------------------------------------------===//
2679
2680 static bool MayFoldLoad(SDValue Op) {
2681   return Op.hasOneUse() && ISD::isNormalLoad(Op.getNode());
2682 }
2683
2684 static bool MayFoldIntoStore(SDValue Op) {
2685   return Op.hasOneUse() && ISD::isNormalStore(*Op.getNode()->use_begin());
2686 }
2687
2688 static bool isTargetShuffle(unsigned Opcode) {
2689   switch(Opcode) {
2690   default: return false;
2691   case X86ISD::PSHUFD:
2692   case X86ISD::PSHUFHW:
2693   case X86ISD::PSHUFLW:
2694   case X86ISD::SHUFPD:
2695   case X86ISD::PALIGN:
2696   case X86ISD::SHUFPS:
2697   case X86ISD::MOVLHPS:
2698   case X86ISD::MOVLHPD:
2699   case X86ISD::MOVHLPS:
2700   case X86ISD::MOVLPS:
2701   case X86ISD::MOVLPD:
2702   case X86ISD::MOVSHDUP:
2703   case X86ISD::MOVSLDUP:
2704   case X86ISD::MOVDDUP:
2705   case X86ISD::MOVSS:
2706   case X86ISD::MOVSD:
2707   case X86ISD::UNPCKLPS:
2708   case X86ISD::UNPCKLPD:
2709   case X86ISD::VUNPCKLPSY:
2710   case X86ISD::VUNPCKLPDY:
2711   case X86ISD::PUNPCKLWD:
2712   case X86ISD::PUNPCKLBW:
2713   case X86ISD::PUNPCKLDQ:
2714   case X86ISD::PUNPCKLQDQ:
2715   case X86ISD::UNPCKHPS:
2716   case X86ISD::UNPCKHPD:
2717   case X86ISD::VUNPCKHPSY:
2718   case X86ISD::VUNPCKHPDY:
2719   case X86ISD::PUNPCKHWD:
2720   case X86ISD::PUNPCKHBW:
2721   case X86ISD::PUNPCKHDQ:
2722   case X86ISD::PUNPCKHQDQ:
2723   case X86ISD::VPERMILPS:
2724   case X86ISD::VPERMILPSY:
2725   case X86ISD::VPERMILPD:
2726   case X86ISD::VPERMILPDY:
2727     return true;
2728   }
2729   return false;
2730 }
2731
2732 static SDValue getTargetShuffleNode(unsigned Opc, DebugLoc dl, EVT VT,
2733                                                SDValue V1, SelectionDAG &DAG) {
2734   switch(Opc) {
2735   default: llvm_unreachable("Unknown x86 shuffle node");
2736   case X86ISD::MOVSHDUP:
2737   case X86ISD::MOVSLDUP:
2738   case X86ISD::MOVDDUP:
2739     return DAG.getNode(Opc, dl, VT, V1);
2740   }
2741
2742   return SDValue();
2743 }
2744
2745 static SDValue getTargetShuffleNode(unsigned Opc, DebugLoc dl, EVT VT,
2746                           SDValue V1, unsigned TargetMask, SelectionDAG &DAG) {
2747   switch(Opc) {
2748   default: llvm_unreachable("Unknown x86 shuffle node");
2749   case X86ISD::PSHUFD:
2750   case X86ISD::PSHUFHW:
2751   case X86ISD::PSHUFLW:
2752   case X86ISD::VPERMILPS:
2753   case X86ISD::VPERMILPSY:
2754   case X86ISD::VPERMILPD:
2755   case X86ISD::VPERMILPDY:
2756     return DAG.getNode(Opc, dl, VT, V1, DAG.getConstant(TargetMask, MVT::i8));
2757   }
2758
2759   return SDValue();
2760 }
2761
2762 static SDValue getTargetShuffleNode(unsigned Opc, DebugLoc dl, EVT VT,
2763                SDValue V1, SDValue V2, unsigned TargetMask, SelectionDAG &DAG) {
2764   switch(Opc) {
2765   default: llvm_unreachable("Unknown x86 shuffle node");
2766   case X86ISD::PALIGN:
2767   case X86ISD::SHUFPD:
2768   case X86ISD::SHUFPS:
2769     return DAG.getNode(Opc, dl, VT, V1, V2,
2770                        DAG.getConstant(TargetMask, MVT::i8));
2771   }
2772   return SDValue();
2773 }
2774
2775 static SDValue getTargetShuffleNode(unsigned Opc, DebugLoc dl, EVT VT,
2776                                     SDValue V1, SDValue V2, SelectionDAG &DAG) {
2777   switch(Opc) {
2778   default: llvm_unreachable("Unknown x86 shuffle node");
2779   case X86ISD::MOVLHPS:
2780   case X86ISD::MOVLHPD:
2781   case X86ISD::MOVHLPS:
2782   case X86ISD::MOVLPS:
2783   case X86ISD::MOVLPD:
2784   case X86ISD::MOVSS:
2785   case X86ISD::MOVSD:
2786   case X86ISD::UNPCKLPS:
2787   case X86ISD::UNPCKLPD:
2788   case X86ISD::VUNPCKLPSY:
2789   case X86ISD::VUNPCKLPDY:
2790   case X86ISD::PUNPCKLWD:
2791   case X86ISD::PUNPCKLBW:
2792   case X86ISD::PUNPCKLDQ:
2793   case X86ISD::PUNPCKLQDQ:
2794   case X86ISD::UNPCKHPS:
2795   case X86ISD::UNPCKHPD:
2796   case X86ISD::VUNPCKHPSY:
2797   case X86ISD::VUNPCKHPDY:
2798   case X86ISD::PUNPCKHWD:
2799   case X86ISD::PUNPCKHBW:
2800   case X86ISD::PUNPCKHDQ:
2801   case X86ISD::PUNPCKHQDQ:
2802     return DAG.getNode(Opc, dl, VT, V1, V2);
2803   }
2804   return SDValue();
2805 }
2806
2807 SDValue X86TargetLowering::getReturnAddressFrameIndex(SelectionDAG &DAG) const {
2808   MachineFunction &MF = DAG.getMachineFunction();
2809   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
2810   int ReturnAddrIndex = FuncInfo->getRAIndex();
2811
2812   if (ReturnAddrIndex == 0) {
2813     // Set up a frame object for the return address.
2814     uint64_t SlotSize = TD->getPointerSize();
2815     ReturnAddrIndex = MF.getFrameInfo()->CreateFixedObject(SlotSize, -SlotSize,
2816                                                            false);
2817     FuncInfo->setRAIndex(ReturnAddrIndex);
2818   }
2819
2820   return DAG.getFrameIndex(ReturnAddrIndex, getPointerTy());
2821 }
2822
2823
2824 bool X86::isOffsetSuitableForCodeModel(int64_t Offset, CodeModel::Model M,
2825                                        bool hasSymbolicDisplacement) {
2826   // Offset should fit into 32 bit immediate field.
2827   if (!isInt<32>(Offset))
2828     return false;
2829
2830   // If we don't have a symbolic displacement - we don't have any extra
2831   // restrictions.
2832   if (!hasSymbolicDisplacement)
2833     return true;
2834
2835   // FIXME: Some tweaks might be needed for medium code model.
2836   if (M != CodeModel::Small && M != CodeModel::Kernel)
2837     return false;
2838
2839   // For small code model we assume that latest object is 16MB before end of 31
2840   // bits boundary. We may also accept pretty large negative constants knowing
2841   // that all objects are in the positive half of address space.
2842   if (M == CodeModel::Small && Offset < 16*1024*1024)
2843     return true;
2844
2845   // For kernel code model we know that all object resist in the negative half
2846   // of 32bits address space. We may not accept negative offsets, since they may
2847   // be just off and we may accept pretty large positive ones.
2848   if (M == CodeModel::Kernel && Offset > 0)
2849     return true;
2850
2851   return false;
2852 }
2853
2854 /// isCalleePop - Determines whether the callee is required to pop its
2855 /// own arguments. Callee pop is necessary to support tail calls.
2856 bool X86::isCalleePop(CallingConv::ID CallingConv,
2857                       bool is64Bit, bool IsVarArg, bool TailCallOpt) {
2858   if (IsVarArg)
2859     return false;
2860
2861   switch (CallingConv) {
2862   default:
2863     return false;
2864   case CallingConv::X86_StdCall:
2865     return !is64Bit;
2866   case CallingConv::X86_FastCall:
2867     return !is64Bit;
2868   case CallingConv::X86_ThisCall:
2869     return !is64Bit;
2870   case CallingConv::Fast:
2871     return TailCallOpt;
2872   case CallingConv::GHC:
2873     return TailCallOpt;
2874   }
2875 }
2876
2877 /// TranslateX86CC - do a one to one translation of a ISD::CondCode to the X86
2878 /// specific condition code, returning the condition code and the LHS/RHS of the
2879 /// comparison to make.
2880 static unsigned TranslateX86CC(ISD::CondCode SetCCOpcode, bool isFP,
2881                                SDValue &LHS, SDValue &RHS, SelectionDAG &DAG) {
2882   if (!isFP) {
2883     if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(RHS)) {
2884       if (SetCCOpcode == ISD::SETGT && RHSC->isAllOnesValue()) {
2885         // X > -1   -> X == 0, jump !sign.
2886         RHS = DAG.getConstant(0, RHS.getValueType());
2887         return X86::COND_NS;
2888       } else if (SetCCOpcode == ISD::SETLT && RHSC->isNullValue()) {
2889         // X < 0   -> X == 0, jump on sign.
2890         return X86::COND_S;
2891       } else if (SetCCOpcode == ISD::SETLT && RHSC->getZExtValue() == 1) {
2892         // X < 1   -> X <= 0
2893         RHS = DAG.getConstant(0, RHS.getValueType());
2894         return X86::COND_LE;
2895       }
2896     }
2897
2898     switch (SetCCOpcode) {
2899     default: llvm_unreachable("Invalid integer condition!");
2900     case ISD::SETEQ:  return X86::COND_E;
2901     case ISD::SETGT:  return X86::COND_G;
2902     case ISD::SETGE:  return X86::COND_GE;
2903     case ISD::SETLT:  return X86::COND_L;
2904     case ISD::SETLE:  return X86::COND_LE;
2905     case ISD::SETNE:  return X86::COND_NE;
2906     case ISD::SETULT: return X86::COND_B;
2907     case ISD::SETUGT: return X86::COND_A;
2908     case ISD::SETULE: return X86::COND_BE;
2909     case ISD::SETUGE: return X86::COND_AE;
2910     }
2911   }
2912
2913   // First determine if it is required or is profitable to flip the operands.
2914
2915   // If LHS is a foldable load, but RHS is not, flip the condition.
2916   if (ISD::isNON_EXTLoad(LHS.getNode()) &&
2917       !ISD::isNON_EXTLoad(RHS.getNode())) {
2918     SetCCOpcode = getSetCCSwappedOperands(SetCCOpcode);
2919     std::swap(LHS, RHS);
2920   }
2921
2922   switch (SetCCOpcode) {
2923   default: break;
2924   case ISD::SETOLT:
2925   case ISD::SETOLE:
2926   case ISD::SETUGT:
2927   case ISD::SETUGE:
2928     std::swap(LHS, RHS);
2929     break;
2930   }
2931
2932   // On a floating point condition, the flags are set as follows:
2933   // ZF  PF  CF   op
2934   //  0 | 0 | 0 | X > Y
2935   //  0 | 0 | 1 | X < Y
2936   //  1 | 0 | 0 | X == Y
2937   //  1 | 1 | 1 | unordered
2938   switch (SetCCOpcode) {
2939   default: llvm_unreachable("Condcode should be pre-legalized away");
2940   case ISD::SETUEQ:
2941   case ISD::SETEQ:   return X86::COND_E;
2942   case ISD::SETOLT:              // flipped
2943   case ISD::SETOGT:
2944   case ISD::SETGT:   return X86::COND_A;
2945   case ISD::SETOLE:              // flipped
2946   case ISD::SETOGE:
2947   case ISD::SETGE:   return X86::COND_AE;
2948   case ISD::SETUGT:              // flipped
2949   case ISD::SETULT:
2950   case ISD::SETLT:   return X86::COND_B;
2951   case ISD::SETUGE:              // flipped
2952   case ISD::SETULE:
2953   case ISD::SETLE:   return X86::COND_BE;
2954   case ISD::SETONE:
2955   case ISD::SETNE:   return X86::COND_NE;
2956   case ISD::SETUO:   return X86::COND_P;
2957   case ISD::SETO:    return X86::COND_NP;
2958   case ISD::SETOEQ:
2959   case ISD::SETUNE:  return X86::COND_INVALID;
2960   }
2961 }
2962
2963 /// hasFPCMov - is there a floating point cmov for the specific X86 condition
2964 /// code. Current x86 isa includes the following FP cmov instructions:
2965 /// fcmovb, fcomvbe, fcomve, fcmovu, fcmovae, fcmova, fcmovne, fcmovnu.
2966 static bool hasFPCMov(unsigned X86CC) {
2967   switch (X86CC) {
2968   default:
2969     return false;
2970   case X86::COND_B:
2971   case X86::COND_BE:
2972   case X86::COND_E:
2973   case X86::COND_P:
2974   case X86::COND_A:
2975   case X86::COND_AE:
2976   case X86::COND_NE:
2977   case X86::COND_NP:
2978     return true;
2979   }
2980 }
2981
2982 /// isFPImmLegal - Returns true if the target can instruction select the
2983 /// specified FP immediate natively. If false, the legalizer will
2984 /// materialize the FP immediate as a load from a constant pool.
2985 bool X86TargetLowering::isFPImmLegal(const APFloat &Imm, EVT VT) const {
2986   for (unsigned i = 0, e = LegalFPImmediates.size(); i != e; ++i) {
2987     if (Imm.bitwiseIsEqual(LegalFPImmediates[i]))
2988       return true;
2989   }
2990   return false;
2991 }
2992
2993 /// isUndefOrInRange - Return true if Val is undef or if its value falls within
2994 /// the specified range (L, H].
2995 static bool isUndefOrInRange(int Val, int Low, int Hi) {
2996   return (Val < 0) || (Val >= Low && Val < Hi);
2997 }
2998
2999 /// isUndefOrEqual - Val is either less than zero (undef) or equal to the
3000 /// specified value.
3001 static bool isUndefOrEqual(int Val, int CmpVal) {
3002   if (Val < 0 || Val == CmpVal)
3003     return true;
3004   return false;
3005 }
3006
3007 /// isPSHUFDMask - Return true if the node specifies a shuffle of elements that
3008 /// is suitable for input to PSHUFD or PSHUFW.  That is, it doesn't reference
3009 /// the second operand.
3010 static bool isPSHUFDMask(const SmallVectorImpl<int> &Mask, EVT VT) {
3011   if (VT == MVT::v4f32 || VT == MVT::v4i32 )
3012     return (Mask[0] < 4 && Mask[1] < 4 && Mask[2] < 4 && Mask[3] < 4);
3013   if (VT == MVT::v2f64 || VT == MVT::v2i64)
3014     return (Mask[0] < 2 && Mask[1] < 2);
3015   return false;
3016 }
3017
3018 bool X86::isPSHUFDMask(ShuffleVectorSDNode *N) {
3019   SmallVector<int, 8> M;
3020   N->getMask(M);
3021   return ::isPSHUFDMask(M, N->getValueType(0));
3022 }
3023
3024 /// isPSHUFHWMask - Return true if the node specifies a shuffle of elements that
3025 /// is suitable for input to PSHUFHW.
3026 static bool isPSHUFHWMask(const SmallVectorImpl<int> &Mask, EVT VT) {
3027   if (VT != MVT::v8i16)
3028     return false;
3029
3030   // Lower quadword copied in order or undef.
3031   for (int i = 0; i != 4; ++i)
3032     if (Mask[i] >= 0 && Mask[i] != i)
3033       return false;
3034
3035   // Upper quadword shuffled.
3036   for (int i = 4; i != 8; ++i)
3037     if (Mask[i] >= 0 && (Mask[i] < 4 || Mask[i] > 7))
3038       return false;
3039
3040   return true;
3041 }
3042
3043 bool X86::isPSHUFHWMask(ShuffleVectorSDNode *N) {
3044   SmallVector<int, 8> M;
3045   N->getMask(M);
3046   return ::isPSHUFHWMask(M, N->getValueType(0));
3047 }
3048
3049 /// isPSHUFLWMask - Return true if the node specifies a shuffle of elements that
3050 /// is suitable for input to PSHUFLW.
3051 static bool isPSHUFLWMask(const SmallVectorImpl<int> &Mask, EVT VT) {
3052   if (VT != MVT::v8i16)
3053     return false;
3054
3055   // Upper quadword copied in order.
3056   for (int i = 4; i != 8; ++i)
3057     if (Mask[i] >= 0 && Mask[i] != i)
3058       return false;
3059
3060   // Lower quadword shuffled.
3061   for (int i = 0; i != 4; ++i)
3062     if (Mask[i] >= 4)
3063       return false;
3064
3065   return true;
3066 }
3067
3068 bool X86::isPSHUFLWMask(ShuffleVectorSDNode *N) {
3069   SmallVector<int, 8> M;
3070   N->getMask(M);
3071   return ::isPSHUFLWMask(M, N->getValueType(0));
3072 }
3073
3074 /// isPALIGNRMask - Return true if the node specifies a shuffle of elements that
3075 /// is suitable for input to PALIGNR.
3076 static bool isPALIGNRMask(const SmallVectorImpl<int> &Mask, EVT VT,
3077                           bool hasSSSE3) {
3078   int i, e = VT.getVectorNumElements();
3079   if (VT.getSizeInBits() != 128 && VT.getSizeInBits() != 64)
3080     return false;
3081
3082   // Do not handle v2i64 / v2f64 shuffles with palignr.
3083   if (e < 4 || !hasSSSE3)
3084     return false;
3085
3086   for (i = 0; i != e; ++i)
3087     if (Mask[i] >= 0)
3088       break;
3089
3090   // All undef, not a palignr.
3091   if (i == e)
3092     return false;
3093
3094   // Make sure we're shifting in the right direction.
3095   if (Mask[i] <= i)
3096     return false;
3097
3098   int s = Mask[i] - i;
3099
3100   // Check the rest of the elements to see if they are consecutive.
3101   for (++i; i != e; ++i) {
3102     int m = Mask[i];
3103     if (m >= 0 && m != s+i)
3104       return false;
3105   }
3106   return true;
3107 }
3108
3109 /// isSHUFPMask - Return true if the specified VECTOR_SHUFFLE operand
3110 /// specifies a shuffle of elements that is suitable for input to SHUFP*.
3111 static bool isSHUFPMask(const SmallVectorImpl<int> &Mask, EVT VT) {
3112   int NumElems = VT.getVectorNumElements();
3113   if (NumElems != 2 && NumElems != 4)
3114     return false;
3115
3116   int Half = NumElems / 2;
3117   for (int i = 0; i < Half; ++i)
3118     if (!isUndefOrInRange(Mask[i], 0, NumElems))
3119       return false;
3120   for (int i = Half; i < NumElems; ++i)
3121     if (!isUndefOrInRange(Mask[i], NumElems, NumElems*2))
3122       return false;
3123
3124   return true;
3125 }
3126
3127 bool X86::isSHUFPMask(ShuffleVectorSDNode *N) {
3128   SmallVector<int, 8> M;
3129   N->getMask(M);
3130   return ::isSHUFPMask(M, N->getValueType(0));
3131 }
3132
3133 /// isCommutedSHUFP - Returns true if the shuffle mask is exactly
3134 /// the reverse of what x86 shuffles want. x86 shuffles requires the lower
3135 /// half elements to come from vector 1 (which would equal the dest.) and
3136 /// the upper half to come from vector 2.
3137 static bool isCommutedSHUFPMask(const SmallVectorImpl<int> &Mask, EVT VT) {
3138   int NumElems = VT.getVectorNumElements();
3139
3140   if (NumElems != 2 && NumElems != 4)
3141     return false;
3142
3143   int Half = NumElems / 2;
3144   for (int i = 0; i < Half; ++i)
3145     if (!isUndefOrInRange(Mask[i], NumElems, NumElems*2))
3146       return false;
3147   for (int i = Half; i < NumElems; ++i)
3148     if (!isUndefOrInRange(Mask[i], 0, NumElems))
3149       return false;
3150   return true;
3151 }
3152
3153 static bool isCommutedSHUFP(ShuffleVectorSDNode *N) {
3154   SmallVector<int, 8> M;
3155   N->getMask(M);
3156   return isCommutedSHUFPMask(M, N->getValueType(0));
3157 }
3158
3159 /// isMOVHLPSMask - Return true if the specified VECTOR_SHUFFLE operand
3160 /// specifies a shuffle of elements that is suitable for input to MOVHLPS.
3161 bool X86::isMOVHLPSMask(ShuffleVectorSDNode *N) {
3162   if (N->getValueType(0).getVectorNumElements() != 4)
3163     return false;
3164
3165   // Expect bit0 == 6, bit1 == 7, bit2 == 2, bit3 == 3
3166   return isUndefOrEqual(N->getMaskElt(0), 6) &&
3167          isUndefOrEqual(N->getMaskElt(1), 7) &&
3168          isUndefOrEqual(N->getMaskElt(2), 2) &&
3169          isUndefOrEqual(N->getMaskElt(3), 3);
3170 }
3171
3172 /// isMOVHLPS_v_undef_Mask - Special case of isMOVHLPSMask for canonical form
3173 /// of vector_shuffle v, v, <2, 3, 2, 3>, i.e. vector_shuffle v, undef,
3174 /// <2, 3, 2, 3>
3175 bool X86::isMOVHLPS_v_undef_Mask(ShuffleVectorSDNode *N) {
3176   unsigned NumElems = N->getValueType(0).getVectorNumElements();
3177
3178   if (NumElems != 4)
3179     return false;
3180
3181   return isUndefOrEqual(N->getMaskElt(0), 2) &&
3182   isUndefOrEqual(N->getMaskElt(1), 3) &&
3183   isUndefOrEqual(N->getMaskElt(2), 2) &&
3184   isUndefOrEqual(N->getMaskElt(3), 3);
3185 }
3186
3187 /// isMOVLPMask - Return true if the specified VECTOR_SHUFFLE operand
3188 /// specifies a shuffle of elements that is suitable for input to MOVLP{S|D}.
3189 bool X86::isMOVLPMask(ShuffleVectorSDNode *N) {
3190   unsigned NumElems = N->getValueType(0).getVectorNumElements();
3191
3192   if (NumElems != 2 && NumElems != 4)
3193     return false;
3194
3195   for (unsigned i = 0; i < NumElems/2; ++i)
3196     if (!isUndefOrEqual(N->getMaskElt(i), i + NumElems))
3197       return false;
3198
3199   for (unsigned i = NumElems/2; i < NumElems; ++i)
3200     if (!isUndefOrEqual(N->getMaskElt(i), i))
3201       return false;
3202
3203   return true;
3204 }
3205
3206 /// isMOVLHPSMask - Return true if the specified VECTOR_SHUFFLE operand
3207 /// specifies a shuffle of elements that is suitable for input to MOVLHPS.
3208 bool X86::isMOVLHPSMask(ShuffleVectorSDNode *N) {
3209   unsigned NumElems = N->getValueType(0).getVectorNumElements();
3210
3211   if ((NumElems != 2 && NumElems != 4)
3212       || N->getValueType(0).getSizeInBits() > 128)
3213     return false;
3214
3215   for (unsigned i = 0; i < NumElems/2; ++i)
3216     if (!isUndefOrEqual(N->getMaskElt(i), i))
3217       return false;
3218
3219   for (unsigned i = 0; i < NumElems/2; ++i)
3220     if (!isUndefOrEqual(N->getMaskElt(i + NumElems/2), i + NumElems))
3221       return false;
3222
3223   return true;
3224 }
3225
3226 /// isUNPCKLMask - Return true if the specified VECTOR_SHUFFLE operand
3227 /// specifies a shuffle of elements that is suitable for input to UNPCKL.
3228 static bool isUNPCKLMask(const SmallVectorImpl<int> &Mask, EVT VT,
3229                          bool V2IsSplat = false) {
3230   int NumElts = VT.getVectorNumElements();
3231
3232   assert((VT.is128BitVector() || VT.is256BitVector()) &&
3233          "Unsupported vector type for unpckh");
3234
3235   if (VT.getSizeInBits() == 256 && NumElts != 4 && NumElts != 8)
3236     return false;
3237
3238   // Handle 128 and 256-bit vector lengths. AVX defines UNPCK* to operate
3239   // independently on 128-bit lanes.
3240   unsigned NumLanes = VT.getSizeInBits()/128;
3241   unsigned NumLaneElts = NumElts/NumLanes;
3242
3243   unsigned Start = 0;
3244   unsigned End = NumLaneElts;
3245   for (unsigned s = 0; s < NumLanes; ++s) {
3246     for (unsigned i = Start, j = s * NumLaneElts;
3247          i != End;
3248          i += 2, ++j) {
3249       int BitI  = Mask[i];
3250       int BitI1 = Mask[i+1];
3251       if (!isUndefOrEqual(BitI, j))
3252         return false;
3253       if (V2IsSplat) {
3254         if (!isUndefOrEqual(BitI1, NumElts))
3255           return false;
3256       } else {
3257         if (!isUndefOrEqual(BitI1, j + NumElts))
3258           return false;
3259       }
3260     }
3261     // Process the next 128 bits.
3262     Start += NumLaneElts;
3263     End += NumLaneElts;
3264   }
3265
3266   return true;
3267 }
3268
3269 bool X86::isUNPCKLMask(ShuffleVectorSDNode *N, bool V2IsSplat) {
3270   SmallVector<int, 8> M;
3271   N->getMask(M);
3272   return ::isUNPCKLMask(M, N->getValueType(0), V2IsSplat);
3273 }
3274
3275 /// isUNPCKHMask - Return true if the specified VECTOR_SHUFFLE operand
3276 /// specifies a shuffle of elements that is suitable for input to UNPCKH.
3277 static bool isUNPCKHMask(const SmallVectorImpl<int> &Mask, EVT VT,
3278                          bool V2IsSplat = false) {
3279   int NumElts = VT.getVectorNumElements();
3280
3281   assert((VT.is128BitVector() || VT.is256BitVector()) &&
3282          "Unsupported vector type for unpckh");
3283
3284   if (VT.getSizeInBits() == 256 && NumElts != 4 && NumElts != 8)
3285     return false;
3286
3287   // Handle 128 and 256-bit vector lengths. AVX defines UNPCK* to operate
3288   // independently on 128-bit lanes.
3289   unsigned NumLanes = VT.getSizeInBits()/128;
3290   unsigned NumLaneElts = NumElts/NumLanes;
3291
3292   unsigned Start = 0;
3293   unsigned End = NumLaneElts;
3294   for (unsigned l = 0; l != NumLanes; ++l) {
3295     for (unsigned i = Start, j = (l*NumLaneElts)+NumLaneElts/2;
3296                              i != End; i += 2, ++j) {
3297       int BitI  = Mask[i];
3298       int BitI1 = Mask[i+1];
3299       if (!isUndefOrEqual(BitI, j))
3300         return false;
3301       if (V2IsSplat) {
3302         if (isUndefOrEqual(BitI1, NumElts))
3303           return false;
3304       } else {
3305         if (!isUndefOrEqual(BitI1, j+NumElts))
3306           return false;
3307       }
3308     }
3309     // Process the next 128 bits.
3310     Start += NumLaneElts;
3311     End += NumLaneElts;
3312   }
3313   return true;
3314 }
3315
3316 bool X86::isUNPCKHMask(ShuffleVectorSDNode *N, bool V2IsSplat) {
3317   SmallVector<int, 8> M;
3318   N->getMask(M);
3319   return ::isUNPCKHMask(M, N->getValueType(0), V2IsSplat);
3320 }
3321
3322 /// isUNPCKL_v_undef_Mask - Special case of isUNPCKLMask for canonical form
3323 /// of vector_shuffle v, v, <0, 4, 1, 5>, i.e. vector_shuffle v, undef,
3324 /// <0, 0, 1, 1>
3325 static bool isUNPCKL_v_undef_Mask(const SmallVectorImpl<int> &Mask, EVT VT) {
3326   int NumElems = VT.getVectorNumElements();
3327   if (NumElems != 2 && NumElems != 4 && NumElems != 8 && NumElems != 16)
3328     return false;
3329
3330   // Handle 128 and 256-bit vector lengths. AVX defines UNPCK* to operate
3331   // independently on 128-bit lanes.
3332   unsigned NumLanes = VT.getSizeInBits() / 128;
3333   unsigned NumLaneElts = NumElems / NumLanes;
3334
3335   for (unsigned s = 0; s < NumLanes; ++s) {
3336     for (unsigned i = s * NumLaneElts, j = s * NumLaneElts;
3337          i != NumLaneElts * (s + 1);
3338          i += 2, ++j) {
3339       int BitI  = Mask[i];
3340       int BitI1 = Mask[i+1];
3341
3342       if (!isUndefOrEqual(BitI, j))
3343         return false;
3344       if (!isUndefOrEqual(BitI1, j))
3345         return false;
3346     }
3347   }
3348
3349   return true;
3350 }
3351
3352 bool X86::isUNPCKL_v_undef_Mask(ShuffleVectorSDNode *N) {
3353   SmallVector<int, 8> M;
3354   N->getMask(M);
3355   return ::isUNPCKL_v_undef_Mask(M, N->getValueType(0));
3356 }
3357
3358 /// isUNPCKH_v_undef_Mask - Special case of isUNPCKHMask for canonical form
3359 /// of vector_shuffle v, v, <2, 6, 3, 7>, i.e. vector_shuffle v, undef,
3360 /// <2, 2, 3, 3>
3361 static bool isUNPCKH_v_undef_Mask(const SmallVectorImpl<int> &Mask, EVT VT) {
3362   int NumElems = VT.getVectorNumElements();
3363   if (NumElems != 2 && NumElems != 4 && NumElems != 8 && NumElems != 16)
3364     return false;
3365
3366   for (int i = 0, j = NumElems / 2; i != NumElems; i += 2, ++j) {
3367     int BitI  = Mask[i];
3368     int BitI1 = Mask[i+1];
3369     if (!isUndefOrEqual(BitI, j))
3370       return false;
3371     if (!isUndefOrEqual(BitI1, j))
3372       return false;
3373   }
3374   return true;
3375 }
3376
3377 bool X86::isUNPCKH_v_undef_Mask(ShuffleVectorSDNode *N) {
3378   SmallVector<int, 8> M;
3379   N->getMask(M);
3380   return ::isUNPCKH_v_undef_Mask(M, N->getValueType(0));
3381 }
3382
3383 /// isMOVLMask - Return true if the specified VECTOR_SHUFFLE operand
3384 /// specifies a shuffle of elements that is suitable for input to MOVSS,
3385 /// MOVSD, and MOVD, i.e. setting the lowest element.
3386 static bool isMOVLMask(const SmallVectorImpl<int> &Mask, EVT VT) {
3387   if (VT.getVectorElementType().getSizeInBits() < 32)
3388     return false;
3389
3390   int NumElts = VT.getVectorNumElements();
3391
3392   if (!isUndefOrEqual(Mask[0], NumElts))
3393     return false;
3394
3395   for (int i = 1; i < NumElts; ++i)
3396     if (!isUndefOrEqual(Mask[i], i))
3397       return false;
3398
3399   return true;
3400 }
3401
3402 bool X86::isMOVLMask(ShuffleVectorSDNode *N) {
3403   SmallVector<int, 8> M;
3404   N->getMask(M);
3405   return ::isMOVLMask(M, N->getValueType(0));
3406 }
3407
3408 /// isVPERMILPDMask - Return true if the specified VECTOR_SHUFFLE operand
3409 /// specifies a shuffle of elements that is suitable for input to VPERMILPD*.
3410 /// Note that VPERMIL mask matching is different depending whether theunderlying
3411 /// type is 32 or 64. In the VPERMILPS the high half of the mask should point
3412 /// to the same elements of the low, but to the higher half of the source.
3413 /// In VPERMILPD the two lanes could be shuffled independently of each other
3414 /// with the same restriction that lanes can't be crossed.
3415 static bool isVPERMILPDMask(const SmallVectorImpl<int> &Mask, EVT VT,
3416                             const X86Subtarget *Subtarget) {
3417   int NumElts = VT.getVectorNumElements();
3418   int NumLanes = VT.getSizeInBits()/128;
3419
3420   if (!Subtarget->hasAVX())
3421     return false;
3422
3423   // Match any permutation of 128-bit vector with 64-bit types
3424   if (NumLanes == 1 && NumElts != 2)
3425     return false;
3426
3427   // Only match 256-bit with 32 types
3428   if (VT.getSizeInBits() == 256 && NumElts != 4)
3429     return false;
3430
3431   // The mask on the high lane is independent of the low. Both can match
3432   // any element in inside its own lane, but can't cross.
3433   int LaneSize = NumElts/NumLanes;
3434   for (int l = 0; l < NumLanes; ++l)
3435     for (int i = l*LaneSize; i < LaneSize*(l+1); ++i) {
3436       int LaneStart = l*LaneSize;
3437       if (!isUndefOrInRange(Mask[i], LaneStart, LaneStart+LaneSize))
3438         return false;
3439     }
3440
3441   return true;
3442 }
3443
3444 /// isVPERMILPSMask - Return true if the specified VECTOR_SHUFFLE operand
3445 /// specifies a shuffle of elements that is suitable for input to VPERMILPS*.
3446 /// Note that VPERMIL mask matching is different depending whether theunderlying
3447 /// type is 32 or 64. In the VPERMILPS the high half of the mask should point
3448 /// to the same elements of the low, but to the higher half of the source.
3449 /// In VPERMILPD the two lanes could be shuffled independently of each other
3450 /// with the same restriction that lanes can't be crossed.
3451 static bool isVPERMILPSMask(const SmallVectorImpl<int> &Mask, EVT VT,
3452                             const X86Subtarget *Subtarget) {
3453   unsigned NumElts = VT.getVectorNumElements();
3454   unsigned NumLanes = VT.getSizeInBits()/128;
3455
3456   if (!Subtarget->hasAVX())
3457     return false;
3458
3459   // Match any permutation of 128-bit vector with 32-bit types
3460   if (NumLanes == 1 && NumElts != 4)
3461     return false;
3462
3463   // Only match 256-bit with 32 types
3464   if (VT.getSizeInBits() == 256 && NumElts != 8)
3465     return false;
3466
3467   // The mask on the high lane should be the same as the low. Actually,
3468   // they can differ if any of the corresponding index in a lane is undef.
3469   int LaneSize = NumElts/NumLanes;
3470   for (int i = 0; i < LaneSize; ++i) {
3471     int HighElt = i+LaneSize;
3472     if (Mask[i] < 0 || Mask[HighElt] < 0)
3473       continue;
3474     if (Mask[HighElt]-Mask[i] != LaneSize)
3475       return false;
3476   }
3477
3478   return true;
3479 }
3480
3481 /// getShuffleVPERMILPSImmediate - Return the appropriate immediate to shuffle
3482 /// the specified VECTOR_MASK mask with VPERMILPS* instructions.
3483 static unsigned getShuffleVPERMILPSImmediate(SDNode *N) {
3484   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
3485   EVT VT = SVOp->getValueType(0);
3486
3487   int NumElts = VT.getVectorNumElements();
3488   int NumLanes = VT.getSizeInBits()/128;
3489
3490   unsigned Mask = 0;
3491   for (int i = 0; i < NumElts/NumLanes /* lane size */; ++i) {
3492     int MaskElt = SVOp->getMaskElt(i);
3493     if (MaskElt < 0)
3494       continue;
3495     Mask |= MaskElt << (i*2);
3496   }
3497
3498   return Mask;
3499 }
3500
3501 /// getShuffleVPERMILPDImmediate - Return the appropriate immediate to shuffle
3502 /// the specified VECTOR_MASK mask with VPERMILPD* instructions.
3503 static unsigned getShuffleVPERMILPDImmediate(SDNode *N) {
3504   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
3505   EVT VT = SVOp->getValueType(0);
3506
3507   int NumElts = VT.getVectorNumElements();
3508   int NumLanes = VT.getSizeInBits()/128;
3509
3510   unsigned Mask = 0;
3511   int LaneSize = NumElts/NumLanes;
3512   for (int l = 0; l < NumLanes; ++l)
3513     for (int i = l*LaneSize; i < LaneSize*(l+1); ++i) {
3514       int MaskElt = SVOp->getMaskElt(i);
3515       if (MaskElt < 0)
3516         continue;
3517       Mask |= (MaskElt-l*LaneSize) << i;
3518     }
3519
3520   return Mask;
3521 }
3522
3523 /// isCommutedMOVL - Returns true if the shuffle mask is except the reverse
3524 /// of what x86 movss want. X86 movs requires the lowest  element to be lowest
3525 /// element of vector 2 and the other elements to come from vector 1 in order.
3526 static bool isCommutedMOVLMask(const SmallVectorImpl<int> &Mask, EVT VT,
3527                                bool V2IsSplat = false, bool V2IsUndef = false) {
3528   int NumOps = VT.getVectorNumElements();
3529   if (NumOps != 2 && NumOps != 4 && NumOps != 8 && NumOps != 16)
3530     return false;
3531
3532   if (!isUndefOrEqual(Mask[0], 0))
3533     return false;
3534
3535   for (int i = 1; i < NumOps; ++i)
3536     if (!(isUndefOrEqual(Mask[i], i+NumOps) ||
3537           (V2IsUndef && isUndefOrInRange(Mask[i], NumOps, NumOps*2)) ||
3538           (V2IsSplat && isUndefOrEqual(Mask[i], NumOps))))
3539       return false;
3540
3541   return true;
3542 }
3543
3544 static bool isCommutedMOVL(ShuffleVectorSDNode *N, bool V2IsSplat = false,
3545                            bool V2IsUndef = false) {
3546   SmallVector<int, 8> M;
3547   N->getMask(M);
3548   return isCommutedMOVLMask(M, N->getValueType(0), V2IsSplat, V2IsUndef);
3549 }
3550
3551 /// isMOVSHDUPMask - Return true if the specified VECTOR_SHUFFLE operand
3552 /// specifies a shuffle of elements that is suitable for input to MOVSHDUP.
3553 /// Masks to match: <1, 1, 3, 3> or <1, 1, 3, 3, 5, 5, 7, 7>
3554 bool X86::isMOVSHDUPMask(ShuffleVectorSDNode *N,
3555                          const X86Subtarget *Subtarget) {
3556   if (!Subtarget->hasSSE3() && !Subtarget->hasAVX())
3557     return false;
3558
3559   // The second vector must be undef
3560   if (N->getOperand(1).getOpcode() != ISD::UNDEF)
3561     return false;
3562
3563   EVT VT = N->getValueType(0);
3564   unsigned NumElems = VT.getVectorNumElements();
3565
3566   if ((VT.getSizeInBits() == 128 && NumElems != 4) ||
3567       (VT.getSizeInBits() == 256 && NumElems != 8))
3568     return false;
3569
3570   // "i+1" is the value the indexed mask element must have
3571   for (unsigned i = 0; i < NumElems; i += 2)
3572     if (!isUndefOrEqual(N->getMaskElt(i), i+1) ||
3573         !isUndefOrEqual(N->getMaskElt(i+1), i+1))
3574       return false;
3575
3576   return true;
3577 }
3578
3579 /// isMOVSLDUPMask - Return true if the specified VECTOR_SHUFFLE operand
3580 /// specifies a shuffle of elements that is suitable for input to MOVSLDUP.
3581 /// Masks to match: <0, 0, 2, 2> or <0, 0, 2, 2, 4, 4, 6, 6>
3582 bool X86::isMOVSLDUPMask(ShuffleVectorSDNode *N,
3583                          const X86Subtarget *Subtarget) {
3584   if (!Subtarget->hasSSE3() && !Subtarget->hasAVX())
3585     return false;
3586
3587   // The second vector must be undef
3588   if (N->getOperand(1).getOpcode() != ISD::UNDEF)
3589     return false;
3590
3591   EVT VT = N->getValueType(0);
3592   unsigned NumElems = VT.getVectorNumElements();
3593
3594   if ((VT.getSizeInBits() == 128 && NumElems != 4) ||
3595       (VT.getSizeInBits() == 256 && NumElems != 8))
3596     return false;
3597
3598   // "i" is the value the indexed mask element must have
3599   for (unsigned i = 0; i < NumElems; i += 2)
3600     if (!isUndefOrEqual(N->getMaskElt(i), i) ||
3601         !isUndefOrEqual(N->getMaskElt(i+1), i))
3602       return false;
3603
3604   return true;
3605 }
3606
3607 /// isMOVDDUPMask - Return true if the specified VECTOR_SHUFFLE operand
3608 /// specifies a shuffle of elements that is suitable for input to MOVDDUP.
3609 bool X86::isMOVDDUPMask(ShuffleVectorSDNode *N) {
3610   int e = N->getValueType(0).getVectorNumElements() / 2;
3611
3612   for (int i = 0; i < e; ++i)
3613     if (!isUndefOrEqual(N->getMaskElt(i), i))
3614       return false;
3615   for (int i = 0; i < e; ++i)
3616     if (!isUndefOrEqual(N->getMaskElt(e+i), i))
3617       return false;
3618   return true;
3619 }
3620
3621 /// isVEXTRACTF128Index - Return true if the specified
3622 /// EXTRACT_SUBVECTOR operand specifies a vector extract that is
3623 /// suitable for input to VEXTRACTF128.
3624 bool X86::isVEXTRACTF128Index(SDNode *N) {
3625   if (!isa<ConstantSDNode>(N->getOperand(1).getNode()))
3626     return false;
3627
3628   // The index should be aligned on a 128-bit boundary.
3629   uint64_t Index =
3630     cast<ConstantSDNode>(N->getOperand(1).getNode())->getZExtValue();
3631
3632   unsigned VL = N->getValueType(0).getVectorNumElements();
3633   unsigned VBits = N->getValueType(0).getSizeInBits();
3634   unsigned ElSize = VBits / VL;
3635   bool Result = (Index * ElSize) % 128 == 0;
3636
3637   return Result;
3638 }
3639
3640 /// isVINSERTF128Index - Return true if the specified INSERT_SUBVECTOR
3641 /// operand specifies a subvector insert that is suitable for input to
3642 /// VINSERTF128.
3643 bool X86::isVINSERTF128Index(SDNode *N) {
3644   if (!isa<ConstantSDNode>(N->getOperand(2).getNode()))
3645     return false;
3646
3647   // The index should be aligned on a 128-bit boundary.
3648   uint64_t Index =
3649     cast<ConstantSDNode>(N->getOperand(2).getNode())->getZExtValue();
3650
3651   unsigned VL = N->getValueType(0).getVectorNumElements();
3652   unsigned VBits = N->getValueType(0).getSizeInBits();
3653   unsigned ElSize = VBits / VL;
3654   bool Result = (Index * ElSize) % 128 == 0;
3655
3656   return Result;
3657 }
3658
3659 /// getShuffleSHUFImmediate - Return the appropriate immediate to shuffle
3660 /// the specified VECTOR_SHUFFLE mask with PSHUF* and SHUFP* instructions.
3661 unsigned X86::getShuffleSHUFImmediate(SDNode *N) {
3662   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
3663   int NumOperands = SVOp->getValueType(0).getVectorNumElements();
3664
3665   unsigned Shift = (NumOperands == 4) ? 2 : 1;
3666   unsigned Mask = 0;
3667   for (int i = 0; i < NumOperands; ++i) {
3668     int Val = SVOp->getMaskElt(NumOperands-i-1);
3669     if (Val < 0) Val = 0;
3670     if (Val >= NumOperands) Val -= NumOperands;
3671     Mask |= Val;
3672     if (i != NumOperands - 1)
3673       Mask <<= Shift;
3674   }
3675   return Mask;
3676 }
3677
3678 /// getShufflePSHUFHWImmediate - Return the appropriate immediate to shuffle
3679 /// the specified VECTOR_SHUFFLE mask with the PSHUFHW instruction.
3680 unsigned X86::getShufflePSHUFHWImmediate(SDNode *N) {
3681   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
3682   unsigned Mask = 0;
3683   // 8 nodes, but we only care about the last 4.
3684   for (unsigned i = 7; i >= 4; --i) {
3685     int Val = SVOp->getMaskElt(i);
3686     if (Val >= 0)
3687       Mask |= (Val - 4);
3688     if (i != 4)
3689       Mask <<= 2;
3690   }
3691   return Mask;
3692 }
3693
3694 /// getShufflePSHUFLWImmediate - Return the appropriate immediate to shuffle
3695 /// the specified VECTOR_SHUFFLE mask with the PSHUFLW instruction.
3696 unsigned X86::getShufflePSHUFLWImmediate(SDNode *N) {
3697   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
3698   unsigned Mask = 0;
3699   // 8 nodes, but we only care about the first 4.
3700   for (int i = 3; i >= 0; --i) {
3701     int Val = SVOp->getMaskElt(i);
3702     if (Val >= 0)
3703       Mask |= Val;
3704     if (i != 0)
3705       Mask <<= 2;
3706   }
3707   return Mask;
3708 }
3709
3710 /// getShufflePALIGNRImmediate - Return the appropriate immediate to shuffle
3711 /// the specified VECTOR_SHUFFLE mask with the PALIGNR instruction.
3712 unsigned X86::getShufflePALIGNRImmediate(SDNode *N) {
3713   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
3714   EVT VVT = N->getValueType(0);
3715   unsigned EltSize = VVT.getVectorElementType().getSizeInBits() >> 3;
3716   int Val = 0;
3717
3718   unsigned i, e;
3719   for (i = 0, e = VVT.getVectorNumElements(); i != e; ++i) {
3720     Val = SVOp->getMaskElt(i);
3721     if (Val >= 0)
3722       break;
3723   }
3724   assert(Val - i > 0 && "PALIGNR imm should be positive");
3725   return (Val - i) * EltSize;
3726 }
3727
3728 /// getExtractVEXTRACTF128Immediate - Return the appropriate immediate
3729 /// to extract the specified EXTRACT_SUBVECTOR index with VEXTRACTF128
3730 /// instructions.
3731 unsigned X86::getExtractVEXTRACTF128Immediate(SDNode *N) {
3732   if (!isa<ConstantSDNode>(N->getOperand(1).getNode()))
3733     llvm_unreachable("Illegal extract subvector for VEXTRACTF128");
3734
3735   uint64_t Index =
3736     cast<ConstantSDNode>(N->getOperand(1).getNode())->getZExtValue();
3737
3738   EVT VecVT = N->getOperand(0).getValueType();
3739   EVT ElVT = VecVT.getVectorElementType();
3740
3741   unsigned NumElemsPerChunk = 128 / ElVT.getSizeInBits();
3742   return Index / NumElemsPerChunk;
3743 }
3744
3745 /// getInsertVINSERTF128Immediate - Return the appropriate immediate
3746 /// to insert at the specified INSERT_SUBVECTOR index with VINSERTF128
3747 /// instructions.
3748 unsigned X86::getInsertVINSERTF128Immediate(SDNode *N) {
3749   if (!isa<ConstantSDNode>(N->getOperand(2).getNode()))
3750     llvm_unreachable("Illegal insert subvector for VINSERTF128");
3751
3752   uint64_t Index =
3753     cast<ConstantSDNode>(N->getOperand(2).getNode())->getZExtValue();
3754
3755   EVT VecVT = N->getValueType(0);
3756   EVT ElVT = VecVT.getVectorElementType();
3757
3758   unsigned NumElemsPerChunk = 128 / ElVT.getSizeInBits();
3759   return Index / NumElemsPerChunk;
3760 }
3761
3762 /// isZeroNode - Returns true if Elt is a constant zero or a floating point
3763 /// constant +0.0.
3764 bool X86::isZeroNode(SDValue Elt) {
3765   return ((isa<ConstantSDNode>(Elt) &&
3766            cast<ConstantSDNode>(Elt)->isNullValue()) ||
3767           (isa<ConstantFPSDNode>(Elt) &&
3768            cast<ConstantFPSDNode>(Elt)->getValueAPF().isPosZero()));
3769 }
3770
3771 /// CommuteVectorShuffle - Swap vector_shuffle operands as well as values in
3772 /// their permute mask.
3773 static SDValue CommuteVectorShuffle(ShuffleVectorSDNode *SVOp,
3774                                     SelectionDAG &DAG) {
3775   EVT VT = SVOp->getValueType(0);
3776   unsigned NumElems = VT.getVectorNumElements();
3777   SmallVector<int, 8> MaskVec;
3778
3779   for (unsigned i = 0; i != NumElems; ++i) {
3780     int idx = SVOp->getMaskElt(i);
3781     if (idx < 0)
3782       MaskVec.push_back(idx);
3783     else if (idx < (int)NumElems)
3784       MaskVec.push_back(idx + NumElems);
3785     else
3786       MaskVec.push_back(idx - NumElems);
3787   }
3788   return DAG.getVectorShuffle(VT, SVOp->getDebugLoc(), SVOp->getOperand(1),
3789                               SVOp->getOperand(0), &MaskVec[0]);
3790 }
3791
3792 /// CommuteVectorShuffleMask - Change values in a shuffle permute mask assuming
3793 /// the two vector operands have swapped position.
3794 static void CommuteVectorShuffleMask(SmallVectorImpl<int> &Mask, EVT VT) {
3795   unsigned NumElems = VT.getVectorNumElements();
3796   for (unsigned i = 0; i != NumElems; ++i) {
3797     int idx = Mask[i];
3798     if (idx < 0)
3799       continue;
3800     else if (idx < (int)NumElems)
3801       Mask[i] = idx + NumElems;
3802     else
3803       Mask[i] = idx - NumElems;
3804   }
3805 }
3806
3807 /// ShouldXformToMOVHLPS - Return true if the node should be transformed to
3808 /// match movhlps. The lower half elements should come from upper half of
3809 /// V1 (and in order), and the upper half elements should come from the upper
3810 /// half of V2 (and in order).
3811 static bool ShouldXformToMOVHLPS(ShuffleVectorSDNode *Op) {
3812   if (Op->getValueType(0).getVectorNumElements() != 4)
3813     return false;
3814   for (unsigned i = 0, e = 2; i != e; ++i)
3815     if (!isUndefOrEqual(Op->getMaskElt(i), i+2))
3816       return false;
3817   for (unsigned i = 2; i != 4; ++i)
3818     if (!isUndefOrEqual(Op->getMaskElt(i), i+4))
3819       return false;
3820   return true;
3821 }
3822
3823 /// isScalarLoadToVector - Returns true if the node is a scalar load that
3824 /// is promoted to a vector. It also returns the LoadSDNode by reference if
3825 /// required.
3826 static bool isScalarLoadToVector(SDNode *N, LoadSDNode **LD = NULL) {
3827   if (N->getOpcode() != ISD::SCALAR_TO_VECTOR)
3828     return false;
3829   N = N->getOperand(0).getNode();
3830   if (!ISD::isNON_EXTLoad(N))
3831     return false;
3832   if (LD)
3833     *LD = cast<LoadSDNode>(N);
3834   return true;
3835 }
3836
3837 /// ShouldXformToMOVLP{S|D} - Return true if the node should be transformed to
3838 /// match movlp{s|d}. The lower half elements should come from lower half of
3839 /// V1 (and in order), and the upper half elements should come from the upper
3840 /// half of V2 (and in order). And since V1 will become the source of the
3841 /// MOVLP, it must be either a vector load or a scalar load to vector.
3842 static bool ShouldXformToMOVLP(SDNode *V1, SDNode *V2,
3843                                ShuffleVectorSDNode *Op) {
3844   if (!ISD::isNON_EXTLoad(V1) && !isScalarLoadToVector(V1))
3845     return false;
3846   // Is V2 is a vector load, don't do this transformation. We will try to use
3847   // load folding shufps op.
3848   if (ISD::isNON_EXTLoad(V2))
3849     return false;
3850
3851   unsigned NumElems = Op->getValueType(0).getVectorNumElements();
3852
3853   if (NumElems != 2 && NumElems != 4)
3854     return false;
3855   for (unsigned i = 0, e = NumElems/2; i != e; ++i)
3856     if (!isUndefOrEqual(Op->getMaskElt(i), i))
3857       return false;
3858   for (unsigned i = NumElems/2; i != NumElems; ++i)
3859     if (!isUndefOrEqual(Op->getMaskElt(i), i+NumElems))
3860       return false;
3861   return true;
3862 }
3863
3864 /// isSplatVector - Returns true if N is a BUILD_VECTOR node whose elements are
3865 /// all the same.
3866 static bool isSplatVector(SDNode *N) {
3867   if (N->getOpcode() != ISD::BUILD_VECTOR)
3868     return false;
3869
3870   SDValue SplatValue = N->getOperand(0);
3871   for (unsigned i = 1, e = N->getNumOperands(); i != e; ++i)
3872     if (N->getOperand(i) != SplatValue)
3873       return false;
3874   return true;
3875 }
3876
3877 /// isZeroShuffle - Returns true if N is a VECTOR_SHUFFLE that can be resolved
3878 /// to an zero vector.
3879 /// FIXME: move to dag combiner / method on ShuffleVectorSDNode
3880 static bool isZeroShuffle(ShuffleVectorSDNode *N) {
3881   SDValue V1 = N->getOperand(0);
3882   SDValue V2 = N->getOperand(1);
3883   unsigned NumElems = N->getValueType(0).getVectorNumElements();
3884   for (unsigned i = 0; i != NumElems; ++i) {
3885     int Idx = N->getMaskElt(i);
3886     if (Idx >= (int)NumElems) {
3887       unsigned Opc = V2.getOpcode();
3888       if (Opc == ISD::UNDEF || ISD::isBuildVectorAllZeros(V2.getNode()))
3889         continue;
3890       if (Opc != ISD::BUILD_VECTOR ||
3891           !X86::isZeroNode(V2.getOperand(Idx-NumElems)))
3892         return false;
3893     } else if (Idx >= 0) {
3894       unsigned Opc = V1.getOpcode();
3895       if (Opc == ISD::UNDEF || ISD::isBuildVectorAllZeros(V1.getNode()))
3896         continue;
3897       if (Opc != ISD::BUILD_VECTOR ||
3898           !X86::isZeroNode(V1.getOperand(Idx)))
3899         return false;
3900     }
3901   }
3902   return true;
3903 }
3904
3905 /// getZeroVector - Returns a vector of specified type with all zero elements.
3906 ///
3907 static SDValue getZeroVector(EVT VT, bool HasSSE2, SelectionDAG &DAG,
3908                              DebugLoc dl) {
3909   assert(VT.isVector() && "Expected a vector type");
3910
3911   // Always build SSE zero vectors as <4 x i32> bitcasted
3912   // to their dest type. This ensures they get CSE'd.
3913   SDValue Vec;
3914   if (VT.getSizeInBits() == 128) {  // SSE
3915     if (HasSSE2) {  // SSE2
3916       SDValue Cst = DAG.getTargetConstant(0, MVT::i32);
3917       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Cst, Cst, Cst, Cst);
3918     } else { // SSE1
3919       SDValue Cst = DAG.getTargetConstantFP(+0.0, MVT::f32);
3920       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4f32, Cst, Cst, Cst, Cst);
3921     }
3922   } else if (VT.getSizeInBits() == 256) { // AVX
3923     // 256-bit logic and arithmetic instructions in AVX are
3924     // all floating-point, no support for integer ops. Default
3925     // to emitting fp zeroed vectors then.
3926     SDValue Cst = DAG.getTargetConstantFP(+0.0, MVT::f32);
3927     SDValue Ops[] = { Cst, Cst, Cst, Cst, Cst, Cst, Cst, Cst };
3928     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v8f32, Ops, 8);
3929   }
3930   return DAG.getNode(ISD::BITCAST, dl, VT, Vec);
3931 }
3932
3933 /// getOnesVector - Returns a vector of specified type with all bits set.
3934 /// Always build ones vectors as <4 x i32>. For 256-bit types, use two
3935 /// <4 x i32> inserted in a <8 x i32> appropriately. Then bitcast to their
3936 /// original type, ensuring they get CSE'd.
3937 static SDValue getOnesVector(EVT VT, SelectionDAG &DAG, DebugLoc dl) {
3938   assert(VT.isVector() && "Expected a vector type");
3939   assert((VT.is128BitVector() || VT.is256BitVector())
3940          && "Expected a 128-bit or 256-bit vector type");
3941
3942   SDValue Cst = DAG.getTargetConstant(~0U, MVT::i32);
3943   SDValue Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32,
3944                             Cst, Cst, Cst, Cst);
3945
3946   if (VT.is256BitVector()) {
3947     SDValue InsV = Insert128BitVector(DAG.getNode(ISD::UNDEF, dl, MVT::v8i32),
3948                               Vec, DAG.getConstant(0, MVT::i32), DAG, dl);
3949     Vec = Insert128BitVector(InsV, Vec,
3950                   DAG.getConstant(4 /* NumElems/2 */, MVT::i32), DAG, dl);
3951   }
3952
3953   return DAG.getNode(ISD::BITCAST, dl, VT, Vec);
3954 }
3955
3956 /// NormalizeMask - V2 is a splat, modify the mask (if needed) so all elements
3957 /// that point to V2 points to its first element.
3958 static SDValue NormalizeMask(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG) {
3959   EVT VT = SVOp->getValueType(0);
3960   unsigned NumElems = VT.getVectorNumElements();
3961
3962   bool Changed = false;
3963   SmallVector<int, 8> MaskVec;
3964   SVOp->getMask(MaskVec);
3965
3966   for (unsigned i = 0; i != NumElems; ++i) {
3967     if (MaskVec[i] > (int)NumElems) {
3968       MaskVec[i] = NumElems;
3969       Changed = true;
3970     }
3971   }
3972   if (Changed)
3973     return DAG.getVectorShuffle(VT, SVOp->getDebugLoc(), SVOp->getOperand(0),
3974                                 SVOp->getOperand(1), &MaskVec[0]);
3975   return SDValue(SVOp, 0);
3976 }
3977
3978 /// getMOVLMask - Returns a vector_shuffle mask for an movs{s|d}, movd
3979 /// operation of specified width.
3980 static SDValue getMOVL(SelectionDAG &DAG, DebugLoc dl, EVT VT, SDValue V1,
3981                        SDValue V2) {
3982   unsigned NumElems = VT.getVectorNumElements();
3983   SmallVector<int, 8> Mask;
3984   Mask.push_back(NumElems);
3985   for (unsigned i = 1; i != NumElems; ++i)
3986     Mask.push_back(i);
3987   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
3988 }
3989
3990 /// getUnpackl - Returns a vector_shuffle node for an unpackl operation.
3991 static SDValue getUnpackl(SelectionDAG &DAG, DebugLoc dl, EVT VT, SDValue V1,
3992                           SDValue V2) {
3993   unsigned NumElems = VT.getVectorNumElements();
3994   SmallVector<int, 8> Mask;
3995   for (unsigned i = 0, e = NumElems/2; i != e; ++i) {
3996     Mask.push_back(i);
3997     Mask.push_back(i + NumElems);
3998   }
3999   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
4000 }
4001
4002 /// getUnpackh - Returns a vector_shuffle node for an unpackh operation.
4003 static SDValue getUnpackh(SelectionDAG &DAG, DebugLoc dl, EVT VT, SDValue V1,
4004                           SDValue V2) {
4005   unsigned NumElems = VT.getVectorNumElements();
4006   unsigned Half = NumElems/2;
4007   SmallVector<int, 8> Mask;
4008   for (unsigned i = 0; i != Half; ++i) {
4009     Mask.push_back(i + Half);
4010     Mask.push_back(i + NumElems + Half);
4011   }
4012   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
4013 }
4014
4015 // PromoteSplatv8v16 - All i16 and i8 vector types can't be used directly by
4016 // a generic shuffle instruction because the target has no such instructions.
4017 // Generate shuffles which repeat i16 and i8 several times until they can be
4018 // represented by v4f32 and then be manipulated by target suported shuffles.
4019 static SDValue PromoteSplatv8v16(SDValue V, SelectionDAG &DAG, int &EltNo) {
4020   EVT VT = V.getValueType();
4021   int NumElems = VT.getVectorNumElements();
4022   DebugLoc dl = V.getDebugLoc();
4023
4024   while (NumElems > 4) {
4025     if (EltNo < NumElems/2) {
4026       V = getUnpackl(DAG, dl, VT, V, V);
4027     } else {
4028       V = getUnpackh(DAG, dl, VT, V, V);
4029       EltNo -= NumElems/2;
4030     }
4031     NumElems >>= 1;
4032   }
4033   return V;
4034 }
4035
4036 /// getLegalSplat - Generate a legal splat with supported x86 shuffles
4037 static SDValue getLegalSplat(SelectionDAG &DAG, SDValue V, int EltNo) {
4038   EVT VT = V.getValueType();
4039   DebugLoc dl = V.getDebugLoc();
4040   assert((VT.getSizeInBits() == 128 || VT.getSizeInBits() == 256)
4041          && "Vector size not supported");
4042
4043   bool Is128 = VT.getSizeInBits() == 128;
4044   EVT NVT = Is128 ? MVT::v4f32 : MVT::v8f32;
4045   V = DAG.getNode(ISD::BITCAST, dl, NVT, V);
4046
4047   if (Is128) {
4048     int SplatMask[4] = { EltNo, EltNo, EltNo, EltNo };
4049     V = DAG.getVectorShuffle(NVT, dl, V, DAG.getUNDEF(NVT), &SplatMask[0]);
4050   } else {
4051     // The second half of indicies refer to the higher part, which is a
4052     // duplication of the lower one. This makes this shuffle a perfect match
4053     // for the VPERM instruction.
4054     int SplatMask[8] = { EltNo, EltNo, EltNo, EltNo,
4055                          EltNo+4, EltNo+4, EltNo+4, EltNo+4 };
4056     V = DAG.getVectorShuffle(NVT, dl, V, DAG.getUNDEF(NVT), &SplatMask[0]);
4057   }
4058
4059   return DAG.getNode(ISD::BITCAST, dl, VT, V);
4060 }
4061
4062 /// PromoteVectorToScalarSplat - Since there's no native support for
4063 /// scalar_to_vector for 256-bit AVX, a 128-bit scalar_to_vector +
4064 /// INSERT_SUBVECTOR is generated. Recognize this idiom and do the
4065 /// shuffle before the insertion, this yields less instructions in the end.
4066 static SDValue PromoteVectorToScalarSplat(ShuffleVectorSDNode *SV,
4067                                           SelectionDAG &DAG) {
4068   EVT SrcVT = SV->getValueType(0);
4069   SDValue V1 = SV->getOperand(0);
4070   DebugLoc dl = SV->getDebugLoc();
4071   int NumElems = SrcVT.getVectorNumElements();
4072
4073   assert(SrcVT.is256BitVector() && "unknown howto handle vector type");
4074
4075   SmallVector<int, 4> Mask;
4076   for (int i = 0; i < NumElems/2; ++i)
4077     Mask.push_back(SV->getMaskElt(i));
4078
4079   EVT SVT = EVT::getVectorVT(*DAG.getContext(), SrcVT.getVectorElementType(),
4080                              NumElems/2);
4081   SDValue SV1 = DAG.getVectorShuffle(SVT, dl, V1.getOperand(1),
4082                                      DAG.getUNDEF(SVT), &Mask[0]);
4083   SDValue InsV = Insert128BitVector(DAG.getUNDEF(SrcVT), SV1,
4084                                     DAG.getConstant(0, MVT::i32), DAG, dl);
4085
4086   return Insert128BitVector(InsV, SV1,
4087                        DAG.getConstant(NumElems/2, MVT::i32), DAG, dl);
4088 }
4089
4090 /// PromoteSplat - Promote a splat of v4i32, v8i16 or v16i8 to v4f32 and
4091 /// v8i32, v16i16 or v32i8 to v8f32.
4092 static SDValue PromoteSplat(ShuffleVectorSDNode *SV, SelectionDAG &DAG) {
4093   EVT SrcVT = SV->getValueType(0);
4094   SDValue V1 = SV->getOperand(0);
4095   DebugLoc dl = SV->getDebugLoc();
4096
4097   int EltNo = SV->getSplatIndex();
4098   int NumElems = SrcVT.getVectorNumElements();
4099   unsigned Size = SrcVT.getSizeInBits();
4100
4101   // Extract the 128-bit part containing the splat element and update
4102   // the splat element index when it refers to the higher register.
4103   if (Size == 256) {
4104     unsigned Idx = (EltNo > NumElems/2) ? NumElems/2 : 0;
4105     V1 = Extract128BitVector(V1, DAG.getConstant(Idx, MVT::i32), DAG, dl);
4106     if (Idx > 0)
4107       EltNo -= NumElems/2;
4108   }
4109
4110   // Make this 128-bit vector duplicate i8 and i16 elements
4111   if (NumElems > 4)
4112     V1 = PromoteSplatv8v16(V1, DAG, EltNo);
4113
4114   // Recreate the 256-bit vector and place the same 128-bit vector
4115   // into the low and high part. This is necessary because we want
4116   // to use VPERM to shuffle the v8f32 vector, and VPERM only shuffles
4117   // inside each separate v4f32 lane.
4118   if (Size == 256) {
4119     SDValue InsV = Insert128BitVector(DAG.getUNDEF(SrcVT), V1,
4120                          DAG.getConstant(0, MVT::i32), DAG, dl);
4121     V1 = Insert128BitVector(InsV, V1,
4122                DAG.getConstant(NumElems/2, MVT::i32), DAG, dl);
4123   }
4124
4125   return getLegalSplat(DAG, V1, EltNo);
4126 }
4127
4128 /// getShuffleVectorZeroOrUndef - Return a vector_shuffle of the specified
4129 /// vector of zero or undef vector.  This produces a shuffle where the low
4130 /// element of V2 is swizzled into the zero/undef vector, landing at element
4131 /// Idx.  This produces a shuffle mask like 4,1,2,3 (idx=0) or  0,1,2,4 (idx=3).
4132 static SDValue getShuffleVectorZeroOrUndef(SDValue V2, unsigned Idx,
4133                                              bool isZero, bool HasSSE2,
4134                                              SelectionDAG &DAG) {
4135   EVT VT = V2.getValueType();
4136   SDValue V1 = isZero
4137     ? getZeroVector(VT, HasSSE2, DAG, V2.getDebugLoc()) : DAG.getUNDEF(VT);
4138   unsigned NumElems = VT.getVectorNumElements();
4139   SmallVector<int, 16> MaskVec;
4140   for (unsigned i = 0; i != NumElems; ++i)
4141     // If this is the insertion idx, put the low elt of V2 here.
4142     MaskVec.push_back(i == Idx ? NumElems : i);
4143   return DAG.getVectorShuffle(VT, V2.getDebugLoc(), V1, V2, &MaskVec[0]);
4144 }
4145
4146 /// getShuffleScalarElt - Returns the scalar element that will make up the ith
4147 /// element of the result of the vector shuffle.
4148 static SDValue getShuffleScalarElt(SDNode *N, int Index, SelectionDAG &DAG,
4149                                    unsigned Depth) {
4150   if (Depth == 6)
4151     return SDValue();  // Limit search depth.
4152
4153   SDValue V = SDValue(N, 0);
4154   EVT VT = V.getValueType();
4155   unsigned Opcode = V.getOpcode();
4156
4157   // Recurse into ISD::VECTOR_SHUFFLE node to find scalars.
4158   if (const ShuffleVectorSDNode *SV = dyn_cast<ShuffleVectorSDNode>(N)) {
4159     Index = SV->getMaskElt(Index);
4160
4161     if (Index < 0)
4162       return DAG.getUNDEF(VT.getVectorElementType());
4163
4164     int NumElems = VT.getVectorNumElements();
4165     SDValue NewV = (Index < NumElems) ? SV->getOperand(0) : SV->getOperand(1);
4166     return getShuffleScalarElt(NewV.getNode(), Index % NumElems, DAG, Depth+1);
4167   }
4168
4169   // Recurse into target specific vector shuffles to find scalars.
4170   if (isTargetShuffle(Opcode)) {
4171     int NumElems = VT.getVectorNumElements();
4172     SmallVector<unsigned, 16> ShuffleMask;
4173     SDValue ImmN;
4174
4175     switch(Opcode) {
4176     case X86ISD::SHUFPS:
4177     case X86ISD::SHUFPD:
4178       ImmN = N->getOperand(N->getNumOperands()-1);
4179       DecodeSHUFPSMask(NumElems,
4180                        cast<ConstantSDNode>(ImmN)->getZExtValue(),
4181                        ShuffleMask);
4182       break;
4183     case X86ISD::PUNPCKHBW:
4184     case X86ISD::PUNPCKHWD:
4185     case X86ISD::PUNPCKHDQ:
4186     case X86ISD::PUNPCKHQDQ:
4187       DecodePUNPCKHMask(NumElems, ShuffleMask);
4188       break;
4189     case X86ISD::UNPCKHPS:
4190     case X86ISD::UNPCKHPD:
4191     case X86ISD::VUNPCKHPSY:
4192     case X86ISD::VUNPCKHPDY:
4193       DecodeUNPCKHPMask(NumElems, ShuffleMask);
4194       break;
4195     case X86ISD::PUNPCKLBW:
4196     case X86ISD::PUNPCKLWD:
4197     case X86ISD::PUNPCKLDQ:
4198     case X86ISD::PUNPCKLQDQ:
4199       DecodePUNPCKLMask(VT, ShuffleMask);
4200       break;
4201     case X86ISD::UNPCKLPS:
4202     case X86ISD::UNPCKLPD:
4203     case X86ISD::VUNPCKLPSY:
4204     case X86ISD::VUNPCKLPDY:
4205       DecodeUNPCKLPMask(VT, ShuffleMask);
4206       break;
4207     case X86ISD::MOVHLPS:
4208       DecodeMOVHLPSMask(NumElems, ShuffleMask);
4209       break;
4210     case X86ISD::MOVLHPS:
4211       DecodeMOVLHPSMask(NumElems, ShuffleMask);
4212       break;
4213     case X86ISD::PSHUFD:
4214       ImmN = N->getOperand(N->getNumOperands()-1);
4215       DecodePSHUFMask(NumElems,
4216                       cast<ConstantSDNode>(ImmN)->getZExtValue(),
4217                       ShuffleMask);
4218       break;
4219     case X86ISD::PSHUFHW:
4220       ImmN = N->getOperand(N->getNumOperands()-1);
4221       DecodePSHUFHWMask(cast<ConstantSDNode>(ImmN)->getZExtValue(),
4222                         ShuffleMask);
4223       break;
4224     case X86ISD::PSHUFLW:
4225       ImmN = N->getOperand(N->getNumOperands()-1);
4226       DecodePSHUFLWMask(cast<ConstantSDNode>(ImmN)->getZExtValue(),
4227                         ShuffleMask);
4228       break;
4229     case X86ISD::MOVSS:
4230     case X86ISD::MOVSD: {
4231       // The index 0 always comes from the first element of the second source,
4232       // this is why MOVSS and MOVSD are used in the first place. The other
4233       // elements come from the other positions of the first source vector.
4234       unsigned OpNum = (Index == 0) ? 1 : 0;
4235       return getShuffleScalarElt(V.getOperand(OpNum).getNode(), Index, DAG,
4236                                  Depth+1);
4237     }
4238     case X86ISD::VPERMILPS:
4239     case X86ISD::VPERMILPSY:
4240       // FIXME: Implement the other types
4241       ImmN = N->getOperand(N->getNumOperands()-1);
4242       DecodeVPERMILMask(VT, cast<ConstantSDNode>(ImmN)->getZExtValue(),
4243                         ShuffleMask);
4244     default:
4245       assert("not implemented for target shuffle node");
4246       return SDValue();
4247     }
4248
4249     Index = ShuffleMask[Index];
4250     if (Index < 0)
4251       return DAG.getUNDEF(VT.getVectorElementType());
4252
4253     SDValue NewV = (Index < NumElems) ? N->getOperand(0) : N->getOperand(1);
4254     return getShuffleScalarElt(NewV.getNode(), Index % NumElems, DAG,
4255                                Depth+1);
4256   }
4257
4258   // Actual nodes that may contain scalar elements
4259   if (Opcode == ISD::BITCAST) {
4260     V = V.getOperand(0);
4261     EVT SrcVT = V.getValueType();
4262     unsigned NumElems = VT.getVectorNumElements();
4263
4264     if (!SrcVT.isVector() || SrcVT.getVectorNumElements() != NumElems)
4265       return SDValue();
4266   }
4267
4268   if (V.getOpcode() == ISD::SCALAR_TO_VECTOR)
4269     return (Index == 0) ? V.getOperand(0)
4270                           : DAG.getUNDEF(VT.getVectorElementType());
4271
4272   if (V.getOpcode() == ISD::BUILD_VECTOR)
4273     return V.getOperand(Index);
4274
4275   return SDValue();
4276 }
4277
4278 /// getNumOfConsecutiveZeros - Return the number of elements of a vector
4279 /// shuffle operation which come from a consecutively from a zero. The
4280 /// search can start in two different directions, from left or right.
4281 static
4282 unsigned getNumOfConsecutiveZeros(SDNode *N, int NumElems,
4283                                   bool ZerosFromLeft, SelectionDAG &DAG) {
4284   int i = 0;
4285
4286   while (i < NumElems) {
4287     unsigned Index = ZerosFromLeft ? i : NumElems-i-1;
4288     SDValue Elt = getShuffleScalarElt(N, Index, DAG, 0);
4289     if (!(Elt.getNode() &&
4290          (Elt.getOpcode() == ISD::UNDEF || X86::isZeroNode(Elt))))
4291       break;
4292     ++i;
4293   }
4294
4295   return i;
4296 }
4297
4298 /// isShuffleMaskConsecutive - Check if the shuffle mask indicies from MaskI to
4299 /// MaskE correspond consecutively to elements from one of the vector operands,
4300 /// starting from its index OpIdx. Also tell OpNum which source vector operand.
4301 static
4302 bool isShuffleMaskConsecutive(ShuffleVectorSDNode *SVOp, int MaskI, int MaskE,
4303                               int OpIdx, int NumElems, unsigned &OpNum) {
4304   bool SeenV1 = false;
4305   bool SeenV2 = false;
4306
4307   for (int i = MaskI; i <= MaskE; ++i, ++OpIdx) {
4308     int Idx = SVOp->getMaskElt(i);
4309     // Ignore undef indicies
4310     if (Idx < 0)
4311       continue;
4312
4313     if (Idx < NumElems)
4314       SeenV1 = true;
4315     else
4316       SeenV2 = true;
4317
4318     // Only accept consecutive elements from the same vector
4319     if ((Idx % NumElems != OpIdx) || (SeenV1 && SeenV2))
4320       return false;
4321   }
4322
4323   OpNum = SeenV1 ? 0 : 1;
4324   return true;
4325 }
4326
4327 /// isVectorShiftRight - Returns true if the shuffle can be implemented as a
4328 /// logical left shift of a vector.
4329 static bool isVectorShiftRight(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG,
4330                                bool &isLeft, SDValue &ShVal, unsigned &ShAmt) {
4331   unsigned NumElems = SVOp->getValueType(0).getVectorNumElements();
4332   unsigned NumZeros = getNumOfConsecutiveZeros(SVOp, NumElems,
4333               false /* check zeros from right */, DAG);
4334   unsigned OpSrc;
4335
4336   if (!NumZeros)
4337     return false;
4338
4339   // Considering the elements in the mask that are not consecutive zeros,
4340   // check if they consecutively come from only one of the source vectors.
4341   //
4342   //               V1 = {X, A, B, C}     0
4343   //                         \  \  \    /
4344   //   vector_shuffle V1, V2 <1, 2, 3, X>
4345   //
4346   if (!isShuffleMaskConsecutive(SVOp,
4347             0,                   // Mask Start Index
4348             NumElems-NumZeros-1, // Mask End Index
4349             NumZeros,            // Where to start looking in the src vector
4350             NumElems,            // Number of elements in vector
4351             OpSrc))              // Which source operand ?
4352     return false;
4353
4354   isLeft = false;
4355   ShAmt = NumZeros;
4356   ShVal = SVOp->getOperand(OpSrc);
4357   return true;
4358 }
4359
4360 /// isVectorShiftLeft - Returns true if the shuffle can be implemented as a
4361 /// logical left shift of a vector.
4362 static bool isVectorShiftLeft(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG,
4363                               bool &isLeft, SDValue &ShVal, unsigned &ShAmt) {
4364   unsigned NumElems = SVOp->getValueType(0).getVectorNumElements();
4365   unsigned NumZeros = getNumOfConsecutiveZeros(SVOp, NumElems,
4366               true /* check zeros from left */, DAG);
4367   unsigned OpSrc;
4368
4369   if (!NumZeros)
4370     return false;
4371
4372   // Considering the elements in the mask that are not consecutive zeros,
4373   // check if they consecutively come from only one of the source vectors.
4374   //
4375   //                           0    { A, B, X, X } = V2
4376   //                          / \    /  /
4377   //   vector_shuffle V1, V2 <X, X, 4, 5>
4378   //
4379   if (!isShuffleMaskConsecutive(SVOp,
4380             NumZeros,     // Mask Start Index
4381             NumElems-1,   // Mask End Index
4382             0,            // Where to start looking in the src vector
4383             NumElems,     // Number of elements in vector
4384             OpSrc))       // Which source operand ?
4385     return false;
4386
4387   isLeft = true;
4388   ShAmt = NumZeros;
4389   ShVal = SVOp->getOperand(OpSrc);
4390   return true;
4391 }
4392
4393 /// isVectorShift - Returns true if the shuffle can be implemented as a
4394 /// logical left or right shift of a vector.
4395 static bool isVectorShift(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG,
4396                           bool &isLeft, SDValue &ShVal, unsigned &ShAmt) {
4397   if (isVectorShiftLeft(SVOp, DAG, isLeft, ShVal, ShAmt) ||
4398       isVectorShiftRight(SVOp, DAG, isLeft, ShVal, ShAmt))
4399     return true;
4400
4401   return false;
4402 }
4403
4404 /// LowerBuildVectorv16i8 - Custom lower build_vector of v16i8.
4405 ///
4406 static SDValue LowerBuildVectorv16i8(SDValue Op, unsigned NonZeros,
4407                                        unsigned NumNonZero, unsigned NumZero,
4408                                        SelectionDAG &DAG,
4409                                        const TargetLowering &TLI) {
4410   if (NumNonZero > 8)
4411     return SDValue();
4412
4413   DebugLoc dl = Op.getDebugLoc();
4414   SDValue V(0, 0);
4415   bool First = true;
4416   for (unsigned i = 0; i < 16; ++i) {
4417     bool ThisIsNonZero = (NonZeros & (1 << i)) != 0;
4418     if (ThisIsNonZero && First) {
4419       if (NumZero)
4420         V = getZeroVector(MVT::v8i16, true, DAG, dl);
4421       else
4422         V = DAG.getUNDEF(MVT::v8i16);
4423       First = false;
4424     }
4425
4426     if ((i & 1) != 0) {
4427       SDValue ThisElt(0, 0), LastElt(0, 0);
4428       bool LastIsNonZero = (NonZeros & (1 << (i-1))) != 0;
4429       if (LastIsNonZero) {
4430         LastElt = DAG.getNode(ISD::ZERO_EXTEND, dl,
4431                               MVT::i16, Op.getOperand(i-1));
4432       }
4433       if (ThisIsNonZero) {
4434         ThisElt = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i16, Op.getOperand(i));
4435         ThisElt = DAG.getNode(ISD::SHL, dl, MVT::i16,
4436                               ThisElt, DAG.getConstant(8, MVT::i8));
4437         if (LastIsNonZero)
4438           ThisElt = DAG.getNode(ISD::OR, dl, MVT::i16, ThisElt, LastElt);
4439       } else
4440         ThisElt = LastElt;
4441
4442       if (ThisElt.getNode())
4443         V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, V, ThisElt,
4444                         DAG.getIntPtrConstant(i/2));
4445     }
4446   }
4447
4448   return DAG.getNode(ISD::BITCAST, dl, MVT::v16i8, V);
4449 }
4450
4451 /// LowerBuildVectorv8i16 - Custom lower build_vector of v8i16.
4452 ///
4453 static SDValue LowerBuildVectorv8i16(SDValue Op, unsigned NonZeros,
4454                                      unsigned NumNonZero, unsigned NumZero,
4455                                      SelectionDAG &DAG,
4456                                      const TargetLowering &TLI) {
4457   if (NumNonZero > 4)
4458     return SDValue();
4459
4460   DebugLoc dl = Op.getDebugLoc();
4461   SDValue V(0, 0);
4462   bool First = true;
4463   for (unsigned i = 0; i < 8; ++i) {
4464     bool isNonZero = (NonZeros & (1 << i)) != 0;
4465     if (isNonZero) {
4466       if (First) {
4467         if (NumZero)
4468           V = getZeroVector(MVT::v8i16, true, DAG, dl);
4469         else
4470           V = DAG.getUNDEF(MVT::v8i16);
4471         First = false;
4472       }
4473       V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl,
4474                       MVT::v8i16, V, Op.getOperand(i),
4475                       DAG.getIntPtrConstant(i));
4476     }
4477   }
4478
4479   return V;
4480 }
4481
4482 /// getVShift - Return a vector logical shift node.
4483 ///
4484 static SDValue getVShift(bool isLeft, EVT VT, SDValue SrcOp,
4485                          unsigned NumBits, SelectionDAG &DAG,
4486                          const TargetLowering &TLI, DebugLoc dl) {
4487   EVT ShVT = MVT::v2i64;
4488   unsigned Opc = isLeft ? X86ISD::VSHL : X86ISD::VSRL;
4489   SrcOp = DAG.getNode(ISD::BITCAST, dl, ShVT, SrcOp);
4490   return DAG.getNode(ISD::BITCAST, dl, VT,
4491                      DAG.getNode(Opc, dl, ShVT, SrcOp,
4492                              DAG.getConstant(NumBits,
4493                                   TLI.getShiftAmountTy(SrcOp.getValueType()))));
4494 }
4495
4496 SDValue
4497 X86TargetLowering::LowerAsSplatVectorLoad(SDValue SrcOp, EVT VT, DebugLoc dl,
4498                                           SelectionDAG &DAG) const {
4499
4500   // Check if the scalar load can be widened into a vector load. And if
4501   // the address is "base + cst" see if the cst can be "absorbed" into
4502   // the shuffle mask.
4503   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(SrcOp)) {
4504     SDValue Ptr = LD->getBasePtr();
4505     if (!ISD::isNormalLoad(LD) || LD->isVolatile())
4506       return SDValue();
4507     EVT PVT = LD->getValueType(0);
4508     if (PVT != MVT::i32 && PVT != MVT::f32)
4509       return SDValue();
4510
4511     int FI = -1;
4512     int64_t Offset = 0;
4513     if (FrameIndexSDNode *FINode = dyn_cast<FrameIndexSDNode>(Ptr)) {
4514       FI = FINode->getIndex();
4515       Offset = 0;
4516     } else if (DAG.isBaseWithConstantOffset(Ptr) &&
4517                isa<FrameIndexSDNode>(Ptr.getOperand(0))) {
4518       FI = cast<FrameIndexSDNode>(Ptr.getOperand(0))->getIndex();
4519       Offset = Ptr.getConstantOperandVal(1);
4520       Ptr = Ptr.getOperand(0);
4521     } else {
4522       return SDValue();
4523     }
4524
4525     SDValue Chain = LD->getChain();
4526     // Make sure the stack object alignment is at least 16.
4527     MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
4528     if (DAG.InferPtrAlignment(Ptr) < 16) {
4529       if (MFI->isFixedObjectIndex(FI)) {
4530         // Can't change the alignment. FIXME: It's possible to compute
4531         // the exact stack offset and reference FI + adjust offset instead.
4532         // If someone *really* cares about this. That's the way to implement it.
4533         return SDValue();
4534       } else {
4535         MFI->setObjectAlignment(FI, 16);
4536       }
4537     }
4538
4539     // (Offset % 16) must be multiple of 4. Then address is then
4540     // Ptr + (Offset & ~15).
4541     if (Offset < 0)
4542       return SDValue();
4543     if ((Offset % 16) & 3)
4544       return SDValue();
4545     int64_t StartOffset = Offset & ~15;
4546     if (StartOffset)
4547       Ptr = DAG.getNode(ISD::ADD, Ptr.getDebugLoc(), Ptr.getValueType(),
4548                         Ptr,DAG.getConstant(StartOffset, Ptr.getValueType()));
4549
4550     int EltNo = (Offset - StartOffset) >> 2;
4551     int Mask[4] = { EltNo, EltNo, EltNo, EltNo };
4552     EVT VT = (PVT == MVT::i32) ? MVT::v4i32 : MVT::v4f32;
4553     SDValue V1 = DAG.getLoad(VT, dl, Chain, Ptr,
4554                              LD->getPointerInfo().getWithOffset(StartOffset),
4555                              false, false, 0);
4556     // Canonicalize it to a v4i32 shuffle.
4557     V1 = DAG.getNode(ISD::BITCAST, dl, MVT::v4i32, V1);
4558     return DAG.getNode(ISD::BITCAST, dl, VT,
4559                        DAG.getVectorShuffle(MVT::v4i32, dl, V1,
4560                                             DAG.getUNDEF(MVT::v4i32),&Mask[0]));
4561   }
4562
4563   return SDValue();
4564 }
4565
4566 /// EltsFromConsecutiveLoads - Given the initializing elements 'Elts' of a
4567 /// vector of type 'VT', see if the elements can be replaced by a single large
4568 /// load which has the same value as a build_vector whose operands are 'elts'.
4569 ///
4570 /// Example: <load i32 *a, load i32 *a+4, undef, undef> -> zextload a
4571 ///
4572 /// FIXME: we'd also like to handle the case where the last elements are zero
4573 /// rather than undef via VZEXT_LOAD, but we do not detect that case today.
4574 /// There's even a handy isZeroNode for that purpose.
4575 static SDValue EltsFromConsecutiveLoads(EVT VT, SmallVectorImpl<SDValue> &Elts,
4576                                         DebugLoc &DL, SelectionDAG &DAG) {
4577   EVT EltVT = VT.getVectorElementType();
4578   unsigned NumElems = Elts.size();
4579
4580   LoadSDNode *LDBase = NULL;
4581   unsigned LastLoadedElt = -1U;
4582
4583   // For each element in the initializer, see if we've found a load or an undef.
4584   // If we don't find an initial load element, or later load elements are
4585   // non-consecutive, bail out.
4586   for (unsigned i = 0; i < NumElems; ++i) {
4587     SDValue Elt = Elts[i];
4588
4589     if (!Elt.getNode() ||
4590         (Elt.getOpcode() != ISD::UNDEF && !ISD::isNON_EXTLoad(Elt.getNode())))
4591       return SDValue();
4592     if (!LDBase) {
4593       if (Elt.getNode()->getOpcode() == ISD::UNDEF)
4594         return SDValue();
4595       LDBase = cast<LoadSDNode>(Elt.getNode());
4596       LastLoadedElt = i;
4597       continue;
4598     }
4599     if (Elt.getOpcode() == ISD::UNDEF)
4600       continue;
4601
4602     LoadSDNode *LD = cast<LoadSDNode>(Elt);
4603     if (!DAG.isConsecutiveLoad(LD, LDBase, EltVT.getSizeInBits()/8, i))
4604       return SDValue();
4605     LastLoadedElt = i;
4606   }
4607
4608   // If we have found an entire vector of loads and undefs, then return a large
4609   // load of the entire vector width starting at the base pointer.  If we found
4610   // consecutive loads for the low half, generate a vzext_load node.
4611   if (LastLoadedElt == NumElems - 1) {
4612     if (DAG.InferPtrAlignment(LDBase->getBasePtr()) >= 16)
4613       return DAG.getLoad(VT, DL, LDBase->getChain(), LDBase->getBasePtr(),
4614                          LDBase->getPointerInfo(),
4615                          LDBase->isVolatile(), LDBase->isNonTemporal(), 0);
4616     return DAG.getLoad(VT, DL, LDBase->getChain(), LDBase->getBasePtr(),
4617                        LDBase->getPointerInfo(),
4618                        LDBase->isVolatile(), LDBase->isNonTemporal(),
4619                        LDBase->getAlignment());
4620   } else if (NumElems == 4 && LastLoadedElt == 1 &&
4621              DAG.getTargetLoweringInfo().isTypeLegal(MVT::v2i64)) {
4622     SDVTList Tys = DAG.getVTList(MVT::v2i64, MVT::Other);
4623     SDValue Ops[] = { LDBase->getChain(), LDBase->getBasePtr() };
4624     SDValue ResNode = DAG.getMemIntrinsicNode(X86ISD::VZEXT_LOAD, DL, Tys,
4625                                               Ops, 2, MVT::i32,
4626                                               LDBase->getMemOperand());
4627     return DAG.getNode(ISD::BITCAST, DL, VT, ResNode);
4628   }
4629   return SDValue();
4630 }
4631
4632 SDValue
4633 X86TargetLowering::LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG) const {
4634   DebugLoc dl = Op.getDebugLoc();
4635
4636   EVT VT = Op.getValueType();
4637   EVT ExtVT = VT.getVectorElementType();
4638   unsigned NumElems = Op.getNumOperands();
4639
4640   // All zero's:
4641   //  - pxor (SSE2), xorps (SSE1), vpxor (128 AVX), xorp[s|d] (256 AVX)
4642   // All one's:
4643   //  - pcmpeqd (SSE2 and 128 AVX), fallback to constant pools (256 AVX)
4644   if (ISD::isBuildVectorAllZeros(Op.getNode()) ||
4645       ISD::isBuildVectorAllOnes(Op.getNode())) {
4646     // Canonicalize this to <4 x i32> or <8 x 32> (SSE) to
4647     // 1) ensure the zero vectors are CSE'd, and 2) ensure that i64 scalars are
4648     // eliminated on x86-32 hosts.
4649     if (Op.getValueType() == MVT::v4i32 ||
4650         Op.getValueType() == MVT::v8i32)
4651       return Op;
4652
4653     if (ISD::isBuildVectorAllOnes(Op.getNode()))
4654       return getOnesVector(Op.getValueType(), DAG, dl);
4655     return getZeroVector(Op.getValueType(), Subtarget->hasSSE2(), DAG, dl);
4656   }
4657
4658   unsigned EVTBits = ExtVT.getSizeInBits();
4659
4660   unsigned NumZero  = 0;
4661   unsigned NumNonZero = 0;
4662   unsigned NonZeros = 0;
4663   bool IsAllConstants = true;
4664   SmallSet<SDValue, 8> Values;
4665   for (unsigned i = 0; i < NumElems; ++i) {
4666     SDValue Elt = Op.getOperand(i);
4667     if (Elt.getOpcode() == ISD::UNDEF)
4668       continue;
4669     Values.insert(Elt);
4670     if (Elt.getOpcode() != ISD::Constant &&
4671         Elt.getOpcode() != ISD::ConstantFP)
4672       IsAllConstants = false;
4673     if (X86::isZeroNode(Elt))
4674       NumZero++;
4675     else {
4676       NonZeros |= (1 << i);
4677       NumNonZero++;
4678     }
4679   }
4680
4681   // All undef vector. Return an UNDEF.  All zero vectors were handled above.
4682   if (NumNonZero == 0)
4683     return DAG.getUNDEF(VT);
4684
4685   // Special case for single non-zero, non-undef, element.
4686   if (NumNonZero == 1) {
4687     unsigned Idx = CountTrailingZeros_32(NonZeros);
4688     SDValue Item = Op.getOperand(Idx);
4689
4690     // If this is an insertion of an i64 value on x86-32, and if the top bits of
4691     // the value are obviously zero, truncate the value to i32 and do the
4692     // insertion that way.  Only do this if the value is non-constant or if the
4693     // value is a constant being inserted into element 0.  It is cheaper to do
4694     // a constant pool load than it is to do a movd + shuffle.
4695     if (ExtVT == MVT::i64 && !Subtarget->is64Bit() &&
4696         (!IsAllConstants || Idx == 0)) {
4697       if (DAG.MaskedValueIsZero(Item, APInt::getBitsSet(64, 32, 64))) {
4698         // Handle SSE only.
4699         assert(VT == MVT::v2i64 && "Expected an SSE value type!");
4700         EVT VecVT = MVT::v4i32;
4701         unsigned VecElts = 4;
4702
4703         // Truncate the value (which may itself be a constant) to i32, and
4704         // convert it to a vector with movd (S2V+shuffle to zero extend).
4705         Item = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, Item);
4706         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VecVT, Item);
4707         Item = getShuffleVectorZeroOrUndef(Item, 0, true,
4708                                            Subtarget->hasSSE2(), DAG);
4709
4710         // Now we have our 32-bit value zero extended in the low element of
4711         // a vector.  If Idx != 0, swizzle it into place.
4712         if (Idx != 0) {
4713           SmallVector<int, 4> Mask;
4714           Mask.push_back(Idx);
4715           for (unsigned i = 1; i != VecElts; ++i)
4716             Mask.push_back(i);
4717           Item = DAG.getVectorShuffle(VecVT, dl, Item,
4718                                       DAG.getUNDEF(Item.getValueType()),
4719                                       &Mask[0]);
4720         }
4721         return DAG.getNode(ISD::BITCAST, dl, Op.getValueType(), Item);
4722       }
4723     }
4724
4725     // If we have a constant or non-constant insertion into the low element of
4726     // a vector, we can do this with SCALAR_TO_VECTOR + shuffle of zero into
4727     // the rest of the elements.  This will be matched as movd/movq/movss/movsd
4728     // depending on what the source datatype is.
4729     if (Idx == 0) {
4730       if (NumZero == 0) {
4731         return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
4732       } else if (ExtVT == MVT::i32 || ExtVT == MVT::f32 || ExtVT == MVT::f64 ||
4733           (ExtVT == MVT::i64 && Subtarget->is64Bit())) {
4734         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
4735         // Turn it into a MOVL (i.e. movss, movsd, or movd) to a zero vector.
4736         return getShuffleVectorZeroOrUndef(Item, 0, true, Subtarget->hasSSE2(),
4737                                            DAG);
4738       } else if (ExtVT == MVT::i16 || ExtVT == MVT::i8) {
4739         Item = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, Item);
4740         assert(VT.getSizeInBits() == 128 && "Expected an SSE value type!");
4741         EVT MiddleVT = MVT::v4i32;
4742         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MiddleVT, Item);
4743         Item = getShuffleVectorZeroOrUndef(Item, 0, true,
4744                                            Subtarget->hasSSE2(), DAG);
4745         return DAG.getNode(ISD::BITCAST, dl, VT, Item);
4746       }
4747     }
4748
4749     // Is it a vector logical left shift?
4750     if (NumElems == 2 && Idx == 1 &&
4751         X86::isZeroNode(Op.getOperand(0)) &&
4752         !X86::isZeroNode(Op.getOperand(1))) {
4753       unsigned NumBits = VT.getSizeInBits();
4754       return getVShift(true, VT,
4755                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
4756                                    VT, Op.getOperand(1)),
4757                        NumBits/2, DAG, *this, dl);
4758     }
4759
4760     if (IsAllConstants) // Otherwise, it's better to do a constpool load.
4761       return SDValue();
4762
4763     // Otherwise, if this is a vector with i32 or f32 elements, and the element
4764     // is a non-constant being inserted into an element other than the low one,
4765     // we can't use a constant pool load.  Instead, use SCALAR_TO_VECTOR (aka
4766     // movd/movss) to move this into the low element, then shuffle it into
4767     // place.
4768     if (EVTBits == 32) {
4769       Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
4770
4771       // Turn it into a shuffle of zero and zero-extended scalar to vector.
4772       Item = getShuffleVectorZeroOrUndef(Item, 0, NumZero > 0,
4773                                          Subtarget->hasSSE2(), DAG);
4774       SmallVector<int, 8> MaskVec;
4775       for (unsigned i = 0; i < NumElems; i++)
4776         MaskVec.push_back(i == Idx ? 0 : 1);
4777       return DAG.getVectorShuffle(VT, dl, Item, DAG.getUNDEF(VT), &MaskVec[0]);
4778     }
4779   }
4780
4781   // Splat is obviously ok. Let legalizer expand it to a shuffle.
4782   if (Values.size() == 1) {
4783     if (EVTBits == 32) {
4784       // Instead of a shuffle like this:
4785       // shuffle (scalar_to_vector (load (ptr + 4))), undef, <0, 0, 0, 0>
4786       // Check if it's possible to issue this instead.
4787       // shuffle (vload ptr)), undef, <1, 1, 1, 1>
4788       unsigned Idx = CountTrailingZeros_32(NonZeros);
4789       SDValue Item = Op.getOperand(Idx);
4790       if (Op.getNode()->isOnlyUserOf(Item.getNode()))
4791         return LowerAsSplatVectorLoad(Item, VT, dl, DAG);
4792     }
4793     return SDValue();
4794   }
4795
4796   // A vector full of immediates; various special cases are already
4797   // handled, so this is best done with a single constant-pool load.
4798   if (IsAllConstants)
4799     return SDValue();
4800
4801   // For AVX-length vectors, build the individual 128-bit pieces and use
4802   // shuffles to put them in place.
4803   if (VT.getSizeInBits() == 256 && !ISD::isBuildVectorAllZeros(Op.getNode())) {
4804     SmallVector<SDValue, 32> V;
4805     for (unsigned i = 0; i < NumElems; ++i)
4806       V.push_back(Op.getOperand(i));
4807
4808     EVT HVT = EVT::getVectorVT(*DAG.getContext(), ExtVT, NumElems/2);
4809
4810     // Build both the lower and upper subvector.
4811     SDValue Lower = DAG.getNode(ISD::BUILD_VECTOR, dl, HVT, &V[0], NumElems/2);
4812     SDValue Upper = DAG.getNode(ISD::BUILD_VECTOR, dl, HVT, &V[NumElems / 2],
4813                                 NumElems/2);
4814
4815     // Recreate the wider vector with the lower and upper part.
4816     SDValue Vec = Insert128BitVector(DAG.getNode(ISD::UNDEF, dl, VT), Lower,
4817                                 DAG.getConstant(0, MVT::i32), DAG, dl);
4818     return Insert128BitVector(Vec, Upper, DAG.getConstant(NumElems/2, MVT::i32),
4819                               DAG, dl);
4820   }
4821
4822   // Let legalizer expand 2-wide build_vectors.
4823   if (EVTBits == 64) {
4824     if (NumNonZero == 1) {
4825       // One half is zero or undef.
4826       unsigned Idx = CountTrailingZeros_32(NonZeros);
4827       SDValue V2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT,
4828                                  Op.getOperand(Idx));
4829       return getShuffleVectorZeroOrUndef(V2, Idx, true,
4830                                          Subtarget->hasSSE2(), DAG);
4831     }
4832     return SDValue();
4833   }
4834
4835   // If element VT is < 32 bits, convert it to inserts into a zero vector.
4836   if (EVTBits == 8 && NumElems == 16) {
4837     SDValue V = LowerBuildVectorv16i8(Op, NonZeros,NumNonZero,NumZero, DAG,
4838                                         *this);
4839     if (V.getNode()) return V;
4840   }
4841
4842   if (EVTBits == 16 && NumElems == 8) {
4843     SDValue V = LowerBuildVectorv8i16(Op, NonZeros,NumNonZero,NumZero, DAG,
4844                                       *this);
4845     if (V.getNode()) return V;
4846   }
4847
4848   // If element VT is == 32 bits, turn it into a number of shuffles.
4849   SmallVector<SDValue, 8> V;
4850   V.resize(NumElems);
4851   if (NumElems == 4 && NumZero > 0) {
4852     for (unsigned i = 0; i < 4; ++i) {
4853       bool isZero = !(NonZeros & (1 << i));
4854       if (isZero)
4855         V[i] = getZeroVector(VT, Subtarget->hasSSE2(), DAG, dl);
4856       else
4857         V[i] = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(i));
4858     }
4859
4860     for (unsigned i = 0; i < 2; ++i) {
4861       switch ((NonZeros & (0x3 << i*2)) >> (i*2)) {
4862         default: break;
4863         case 0:
4864           V[i] = V[i*2];  // Must be a zero vector.
4865           break;
4866         case 1:
4867           V[i] = getMOVL(DAG, dl, VT, V[i*2+1], V[i*2]);
4868           break;
4869         case 2:
4870           V[i] = getMOVL(DAG, dl, VT, V[i*2], V[i*2+1]);
4871           break;
4872         case 3:
4873           V[i] = getUnpackl(DAG, dl, VT, V[i*2], V[i*2+1]);
4874           break;
4875       }
4876     }
4877
4878     SmallVector<int, 8> MaskVec;
4879     bool Reverse = (NonZeros & 0x3) == 2;
4880     for (unsigned i = 0; i < 2; ++i)
4881       MaskVec.push_back(Reverse ? 1-i : i);
4882     Reverse = ((NonZeros & (0x3 << 2)) >> 2) == 2;
4883     for (unsigned i = 0; i < 2; ++i)
4884       MaskVec.push_back(Reverse ? 1-i+NumElems : i+NumElems);
4885     return DAG.getVectorShuffle(VT, dl, V[0], V[1], &MaskVec[0]);
4886   }
4887
4888   if (Values.size() > 1 && VT.getSizeInBits() == 128) {
4889     // Check for a build vector of consecutive loads.
4890     for (unsigned i = 0; i < NumElems; ++i)
4891       V[i] = Op.getOperand(i);
4892
4893     // Check for elements which are consecutive loads.
4894     SDValue LD = EltsFromConsecutiveLoads(VT, V, dl, DAG);
4895     if (LD.getNode())
4896       return LD;
4897
4898     // For SSE 4.1, use insertps to put the high elements into the low element.
4899     if (getSubtarget()->hasSSE41()) {
4900       SDValue Result;
4901       if (Op.getOperand(0).getOpcode() != ISD::UNDEF)
4902         Result = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(0));
4903       else
4904         Result = DAG.getUNDEF(VT);
4905
4906       for (unsigned i = 1; i < NumElems; ++i) {
4907         if (Op.getOperand(i).getOpcode() == ISD::UNDEF) continue;
4908         Result = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, Result,
4909                              Op.getOperand(i), DAG.getIntPtrConstant(i));
4910       }
4911       return Result;
4912     }
4913
4914     // Otherwise, expand into a number of unpckl*, start by extending each of
4915     // our (non-undef) elements to the full vector width with the element in the
4916     // bottom slot of the vector (which generates no code for SSE).
4917     for (unsigned i = 0; i < NumElems; ++i) {
4918       if (Op.getOperand(i).getOpcode() != ISD::UNDEF)
4919         V[i] = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(i));
4920       else
4921         V[i] = DAG.getUNDEF(VT);
4922     }
4923
4924     // Next, we iteratively mix elements, e.g. for v4f32:
4925     //   Step 1: unpcklps 0, 2 ==> X: <?, ?, 2, 0>
4926     //         : unpcklps 1, 3 ==> Y: <?, ?, 3, 1>
4927     //   Step 2: unpcklps X, Y ==>    <3, 2, 1, 0>
4928     unsigned EltStride = NumElems >> 1;
4929     while (EltStride != 0) {
4930       for (unsigned i = 0; i < EltStride; ++i) {
4931         // If V[i+EltStride] is undef and this is the first round of mixing,
4932         // then it is safe to just drop this shuffle: V[i] is already in the
4933         // right place, the one element (since it's the first round) being
4934         // inserted as undef can be dropped.  This isn't safe for successive
4935         // rounds because they will permute elements within both vectors.
4936         if (V[i+EltStride].getOpcode() == ISD::UNDEF &&
4937             EltStride == NumElems/2)
4938           continue;
4939
4940         V[i] = getUnpackl(DAG, dl, VT, V[i], V[i + EltStride]);
4941       }
4942       EltStride >>= 1;
4943     }
4944     return V[0];
4945   }
4946   return SDValue();
4947 }
4948
4949 SDValue
4950 X86TargetLowering::LowerCONCAT_VECTORS(SDValue Op, SelectionDAG &DAG) const {
4951   // We support concatenate two MMX registers and place them in a MMX
4952   // register.  This is better than doing a stack convert.
4953   DebugLoc dl = Op.getDebugLoc();
4954   EVT ResVT = Op.getValueType();
4955   assert(Op.getNumOperands() == 2);
4956   assert(ResVT == MVT::v2i64 || ResVT == MVT::v4i32 ||
4957          ResVT == MVT::v8i16 || ResVT == MVT::v16i8);
4958   int Mask[2];
4959   SDValue InVec = DAG.getNode(ISD::BITCAST,dl, MVT::v1i64, Op.getOperand(0));
4960   SDValue VecOp = DAG.getNode(X86ISD::MOVQ2DQ, dl, MVT::v2i64, InVec);
4961   InVec = Op.getOperand(1);
4962   if (InVec.getOpcode() == ISD::SCALAR_TO_VECTOR) {
4963     unsigned NumElts = ResVT.getVectorNumElements();
4964     VecOp = DAG.getNode(ISD::BITCAST, dl, ResVT, VecOp);
4965     VecOp = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, ResVT, VecOp,
4966                        InVec.getOperand(0), DAG.getIntPtrConstant(NumElts/2+1));
4967   } else {
4968     InVec = DAG.getNode(ISD::BITCAST, dl, MVT::v1i64, InVec);
4969     SDValue VecOp2 = DAG.getNode(X86ISD::MOVQ2DQ, dl, MVT::v2i64, InVec);
4970     Mask[0] = 0; Mask[1] = 2;
4971     VecOp = DAG.getVectorShuffle(MVT::v2i64, dl, VecOp, VecOp2, Mask);
4972   }
4973   return DAG.getNode(ISD::BITCAST, dl, ResVT, VecOp);
4974 }
4975
4976 // v8i16 shuffles - Prefer shuffles in the following order:
4977 // 1. [all]   pshuflw, pshufhw, optional move
4978 // 2. [ssse3] 1 x pshufb
4979 // 3. [ssse3] 2 x pshufb + 1 x por
4980 // 4. [all]   mov + pshuflw + pshufhw + N x (pextrw + pinsrw)
4981 SDValue
4982 X86TargetLowering::LowerVECTOR_SHUFFLEv8i16(SDValue Op,
4983                                             SelectionDAG &DAG) const {
4984   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
4985   SDValue V1 = SVOp->getOperand(0);
4986   SDValue V2 = SVOp->getOperand(1);
4987   DebugLoc dl = SVOp->getDebugLoc();
4988   SmallVector<int, 8> MaskVals;
4989
4990   // Determine if more than 1 of the words in each of the low and high quadwords
4991   // of the result come from the same quadword of one of the two inputs.  Undef
4992   // mask values count as coming from any quadword, for better codegen.
4993   SmallVector<unsigned, 4> LoQuad(4);
4994   SmallVector<unsigned, 4> HiQuad(4);
4995   BitVector InputQuads(4);
4996   for (unsigned i = 0; i < 8; ++i) {
4997     SmallVectorImpl<unsigned> &Quad = i < 4 ? LoQuad : HiQuad;
4998     int EltIdx = SVOp->getMaskElt(i);
4999     MaskVals.push_back(EltIdx);
5000     if (EltIdx < 0) {
5001       ++Quad[0];
5002       ++Quad[1];
5003       ++Quad[2];
5004       ++Quad[3];
5005       continue;
5006     }
5007     ++Quad[EltIdx / 4];
5008     InputQuads.set(EltIdx / 4);
5009   }
5010
5011   int BestLoQuad = -1;
5012   unsigned MaxQuad = 1;
5013   for (unsigned i = 0; i < 4; ++i) {
5014     if (LoQuad[i] > MaxQuad) {
5015       BestLoQuad = i;
5016       MaxQuad = LoQuad[i];
5017     }
5018   }
5019
5020   int BestHiQuad = -1;
5021   MaxQuad = 1;
5022   for (unsigned i = 0; i < 4; ++i) {
5023     if (HiQuad[i] > MaxQuad) {
5024       BestHiQuad = i;
5025       MaxQuad = HiQuad[i];
5026     }
5027   }
5028
5029   // For SSSE3, If all 8 words of the result come from only 1 quadword of each
5030   // of the two input vectors, shuffle them into one input vector so only a
5031   // single pshufb instruction is necessary. If There are more than 2 input
5032   // quads, disable the next transformation since it does not help SSSE3.
5033   bool V1Used = InputQuads[0] || InputQuads[1];
5034   bool V2Used = InputQuads[2] || InputQuads[3];
5035   if (Subtarget->hasSSSE3()) {
5036     if (InputQuads.count() == 2 && V1Used && V2Used) {
5037       BestLoQuad = InputQuads.find_first();
5038       BestHiQuad = InputQuads.find_next(BestLoQuad);
5039     }
5040     if (InputQuads.count() > 2) {
5041       BestLoQuad = -1;
5042       BestHiQuad = -1;
5043     }
5044   }
5045
5046   // If BestLoQuad or BestHiQuad are set, shuffle the quads together and update
5047   // the shuffle mask.  If a quad is scored as -1, that means that it contains
5048   // words from all 4 input quadwords.
5049   SDValue NewV;
5050   if (BestLoQuad >= 0 || BestHiQuad >= 0) {
5051     SmallVector<int, 8> MaskV;
5052     MaskV.push_back(BestLoQuad < 0 ? 0 : BestLoQuad);
5053     MaskV.push_back(BestHiQuad < 0 ? 1 : BestHiQuad);
5054     NewV = DAG.getVectorShuffle(MVT::v2i64, dl,
5055                   DAG.getNode(ISD::BITCAST, dl, MVT::v2i64, V1),
5056                   DAG.getNode(ISD::BITCAST, dl, MVT::v2i64, V2), &MaskV[0]);
5057     NewV = DAG.getNode(ISD::BITCAST, dl, MVT::v8i16, NewV);
5058
5059     // Rewrite the MaskVals and assign NewV to V1 if NewV now contains all the
5060     // source words for the shuffle, to aid later transformations.
5061     bool AllWordsInNewV = true;
5062     bool InOrder[2] = { true, true };
5063     for (unsigned i = 0; i != 8; ++i) {
5064       int idx = MaskVals[i];
5065       if (idx != (int)i)
5066         InOrder[i/4] = false;
5067       if (idx < 0 || (idx/4) == BestLoQuad || (idx/4) == BestHiQuad)
5068         continue;
5069       AllWordsInNewV = false;
5070       break;
5071     }
5072
5073     bool pshuflw = AllWordsInNewV, pshufhw = AllWordsInNewV;
5074     if (AllWordsInNewV) {
5075       for (int i = 0; i != 8; ++i) {
5076         int idx = MaskVals[i];
5077         if (idx < 0)
5078           continue;
5079         idx = MaskVals[i] = (idx / 4) == BestLoQuad ? (idx & 3) : (idx & 3) + 4;
5080         if ((idx != i) && idx < 4)
5081           pshufhw = false;
5082         if ((idx != i) && idx > 3)
5083           pshuflw = false;
5084       }
5085       V1 = NewV;
5086       V2Used = false;
5087       BestLoQuad = 0;
5088       BestHiQuad = 1;
5089     }
5090
5091     // If we've eliminated the use of V2, and the new mask is a pshuflw or
5092     // pshufhw, that's as cheap as it gets.  Return the new shuffle.
5093     if ((pshufhw && InOrder[0]) || (pshuflw && InOrder[1])) {
5094       unsigned Opc = pshufhw ? X86ISD::PSHUFHW : X86ISD::PSHUFLW;
5095       unsigned TargetMask = 0;
5096       NewV = DAG.getVectorShuffle(MVT::v8i16, dl, NewV,
5097                                   DAG.getUNDEF(MVT::v8i16), &MaskVals[0]);
5098       TargetMask = pshufhw ? X86::getShufflePSHUFHWImmediate(NewV.getNode()):
5099                              X86::getShufflePSHUFLWImmediate(NewV.getNode());
5100       V1 = NewV.getOperand(0);
5101       return getTargetShuffleNode(Opc, dl, MVT::v8i16, V1, TargetMask, DAG);
5102     }
5103   }
5104
5105   // If we have SSSE3, and all words of the result are from 1 input vector,
5106   // case 2 is generated, otherwise case 3 is generated.  If no SSSE3
5107   // is present, fall back to case 4.
5108   if (Subtarget->hasSSSE3()) {
5109     SmallVector<SDValue,16> pshufbMask;
5110
5111     // If we have elements from both input vectors, set the high bit of the
5112     // shuffle mask element to zero out elements that come from V2 in the V1
5113     // mask, and elements that come from V1 in the V2 mask, so that the two
5114     // results can be OR'd together.
5115     bool TwoInputs = V1Used && V2Used;
5116     for (unsigned i = 0; i != 8; ++i) {
5117       int EltIdx = MaskVals[i] * 2;
5118       if (TwoInputs && (EltIdx >= 16)) {
5119         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
5120         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
5121         continue;
5122       }
5123       pshufbMask.push_back(DAG.getConstant(EltIdx,   MVT::i8));
5124       pshufbMask.push_back(DAG.getConstant(EltIdx+1, MVT::i8));
5125     }
5126     V1 = DAG.getNode(ISD::BITCAST, dl, MVT::v16i8, V1);
5127     V1 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V1,
5128                      DAG.getNode(ISD::BUILD_VECTOR, dl,
5129                                  MVT::v16i8, &pshufbMask[0], 16));
5130     if (!TwoInputs)
5131       return DAG.getNode(ISD::BITCAST, dl, MVT::v8i16, V1);
5132
5133     // Calculate the shuffle mask for the second input, shuffle it, and
5134     // OR it with the first shuffled input.
5135     pshufbMask.clear();
5136     for (unsigned i = 0; i != 8; ++i) {
5137       int EltIdx = MaskVals[i] * 2;
5138       if (EltIdx < 16) {
5139         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
5140         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
5141         continue;
5142       }
5143       pshufbMask.push_back(DAG.getConstant(EltIdx - 16, MVT::i8));
5144       pshufbMask.push_back(DAG.getConstant(EltIdx - 15, MVT::i8));
5145     }
5146     V2 = DAG.getNode(ISD::BITCAST, dl, MVT::v16i8, V2);
5147     V2 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V2,
5148                      DAG.getNode(ISD::BUILD_VECTOR, dl,
5149                                  MVT::v16i8, &pshufbMask[0], 16));
5150     V1 = DAG.getNode(ISD::OR, dl, MVT::v16i8, V1, V2);
5151     return DAG.getNode(ISD::BITCAST, dl, MVT::v8i16, V1);
5152   }
5153
5154   // If BestLoQuad >= 0, generate a pshuflw to put the low elements in order,
5155   // and update MaskVals with new element order.
5156   BitVector InOrder(8);
5157   if (BestLoQuad >= 0) {
5158     SmallVector<int, 8> MaskV;
5159     for (int i = 0; i != 4; ++i) {
5160       int idx = MaskVals[i];
5161       if (idx < 0) {
5162         MaskV.push_back(-1);
5163         InOrder.set(i);
5164       } else if ((idx / 4) == BestLoQuad) {
5165         MaskV.push_back(idx & 3);
5166         InOrder.set(i);
5167       } else {
5168         MaskV.push_back(-1);
5169       }
5170     }
5171     for (unsigned i = 4; i != 8; ++i)
5172       MaskV.push_back(i);
5173     NewV = DAG.getVectorShuffle(MVT::v8i16, dl, NewV, DAG.getUNDEF(MVT::v8i16),
5174                                 &MaskV[0]);
5175
5176     if (NewV.getOpcode() == ISD::VECTOR_SHUFFLE && Subtarget->hasSSSE3())
5177       NewV = getTargetShuffleNode(X86ISD::PSHUFLW, dl, MVT::v8i16,
5178                                NewV.getOperand(0),
5179                                X86::getShufflePSHUFLWImmediate(NewV.getNode()),
5180                                DAG);
5181   }
5182
5183   // If BestHi >= 0, generate a pshufhw to put the high elements in order,
5184   // and update MaskVals with the new element order.
5185   if (BestHiQuad >= 0) {
5186     SmallVector<int, 8> MaskV;
5187     for (unsigned i = 0; i != 4; ++i)
5188       MaskV.push_back(i);
5189     for (unsigned i = 4; i != 8; ++i) {
5190       int idx = MaskVals[i];
5191       if (idx < 0) {
5192         MaskV.push_back(-1);
5193         InOrder.set(i);
5194       } else if ((idx / 4) == BestHiQuad) {
5195         MaskV.push_back((idx & 3) + 4);
5196         InOrder.set(i);
5197       } else {
5198         MaskV.push_back(-1);
5199       }
5200     }
5201     NewV = DAG.getVectorShuffle(MVT::v8i16, dl, NewV, DAG.getUNDEF(MVT::v8i16),
5202                                 &MaskV[0]);
5203
5204     if (NewV.getOpcode() == ISD::VECTOR_SHUFFLE && Subtarget->hasSSSE3())
5205       NewV = getTargetShuffleNode(X86ISD::PSHUFHW, dl, MVT::v8i16,
5206                               NewV.getOperand(0),
5207                               X86::getShufflePSHUFHWImmediate(NewV.getNode()),
5208                               DAG);
5209   }
5210
5211   // In case BestHi & BestLo were both -1, which means each quadword has a word
5212   // from each of the four input quadwords, calculate the InOrder bitvector now
5213   // before falling through to the insert/extract cleanup.
5214   if (BestLoQuad == -1 && BestHiQuad == -1) {
5215     NewV = V1;
5216     for (int i = 0; i != 8; ++i)
5217       if (MaskVals[i] < 0 || MaskVals[i] == i)
5218         InOrder.set(i);
5219   }
5220
5221   // The other elements are put in the right place using pextrw and pinsrw.
5222   for (unsigned i = 0; i != 8; ++i) {
5223     if (InOrder[i])
5224       continue;
5225     int EltIdx = MaskVals[i];
5226     if (EltIdx < 0)
5227       continue;
5228     SDValue ExtOp = (EltIdx < 8)
5229     ? DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, V1,
5230                   DAG.getIntPtrConstant(EltIdx))
5231     : DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, V2,
5232                   DAG.getIntPtrConstant(EltIdx - 8));
5233     NewV = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, NewV, ExtOp,
5234                        DAG.getIntPtrConstant(i));
5235   }
5236   return NewV;
5237 }
5238
5239 // v16i8 shuffles - Prefer shuffles in the following order:
5240 // 1. [ssse3] 1 x pshufb
5241 // 2. [ssse3] 2 x pshufb + 1 x por
5242 // 3. [all]   v8i16 shuffle + N x pextrw + rotate + pinsrw
5243 static
5244 SDValue LowerVECTOR_SHUFFLEv16i8(ShuffleVectorSDNode *SVOp,
5245                                  SelectionDAG &DAG,
5246                                  const X86TargetLowering &TLI) {
5247   SDValue V1 = SVOp->getOperand(0);
5248   SDValue V2 = SVOp->getOperand(1);
5249   DebugLoc dl = SVOp->getDebugLoc();
5250   SmallVector<int, 16> MaskVals;
5251   SVOp->getMask(MaskVals);
5252
5253   // If we have SSSE3, case 1 is generated when all result bytes come from
5254   // one of  the inputs.  Otherwise, case 2 is generated.  If no SSSE3 is
5255   // present, fall back to case 3.
5256   // FIXME: kill V2Only once shuffles are canonizalized by getNode.
5257   bool V1Only = true;
5258   bool V2Only = true;
5259   for (unsigned i = 0; i < 16; ++i) {
5260     int EltIdx = MaskVals[i];
5261     if (EltIdx < 0)
5262       continue;
5263     if (EltIdx < 16)
5264       V2Only = false;
5265     else
5266       V1Only = false;
5267   }
5268
5269   // If SSSE3, use 1 pshufb instruction per vector with elements in the result.
5270   if (TLI.getSubtarget()->hasSSSE3()) {
5271     SmallVector<SDValue,16> pshufbMask;
5272
5273     // If all result elements are from one input vector, then only translate
5274     // undef mask values to 0x80 (zero out result) in the pshufb mask.
5275     //
5276     // Otherwise, we have elements from both input vectors, and must zero out
5277     // elements that come from V2 in the first mask, and V1 in the second mask
5278     // so that we can OR them together.
5279     bool TwoInputs = !(V1Only || V2Only);
5280     for (unsigned i = 0; i != 16; ++i) {
5281       int EltIdx = MaskVals[i];
5282       if (EltIdx < 0 || (TwoInputs && EltIdx >= 16)) {
5283         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
5284         continue;
5285       }
5286       pshufbMask.push_back(DAG.getConstant(EltIdx, MVT::i8));
5287     }
5288     // If all the elements are from V2, assign it to V1 and return after
5289     // building the first pshufb.
5290     if (V2Only)
5291       V1 = V2;
5292     V1 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V1,
5293                      DAG.getNode(ISD::BUILD_VECTOR, dl,
5294                                  MVT::v16i8, &pshufbMask[0], 16));
5295     if (!TwoInputs)
5296       return V1;
5297
5298     // Calculate the shuffle mask for the second input, shuffle it, and
5299     // OR it with the first shuffled input.
5300     pshufbMask.clear();
5301     for (unsigned i = 0; i != 16; ++i) {
5302       int EltIdx = MaskVals[i];
5303       if (EltIdx < 16) {
5304         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
5305         continue;
5306       }
5307       pshufbMask.push_back(DAG.getConstant(EltIdx - 16, MVT::i8));
5308     }
5309     V2 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V2,
5310                      DAG.getNode(ISD::BUILD_VECTOR, dl,
5311                                  MVT::v16i8, &pshufbMask[0], 16));
5312     return DAG.getNode(ISD::OR, dl, MVT::v16i8, V1, V2);
5313   }
5314
5315   // No SSSE3 - Calculate in place words and then fix all out of place words
5316   // With 0-16 extracts & inserts.  Worst case is 16 bytes out of order from
5317   // the 16 different words that comprise the two doublequadword input vectors.
5318   V1 = DAG.getNode(ISD::BITCAST, dl, MVT::v8i16, V1);
5319   V2 = DAG.getNode(ISD::BITCAST, dl, MVT::v8i16, V2);
5320   SDValue NewV = V2Only ? V2 : V1;
5321   for (int i = 0; i != 8; ++i) {
5322     int Elt0 = MaskVals[i*2];
5323     int Elt1 = MaskVals[i*2+1];
5324
5325     // This word of the result is all undef, skip it.
5326     if (Elt0 < 0 && Elt1 < 0)
5327       continue;
5328
5329     // This word of the result is already in the correct place, skip it.
5330     if (V1Only && (Elt0 == i*2) && (Elt1 == i*2+1))
5331       continue;
5332     if (V2Only && (Elt0 == i*2+16) && (Elt1 == i*2+17))
5333       continue;
5334
5335     SDValue Elt0Src = Elt0 < 16 ? V1 : V2;
5336     SDValue Elt1Src = Elt1 < 16 ? V1 : V2;
5337     SDValue InsElt;
5338
5339     // If Elt0 and Elt1 are defined, are consecutive, and can be load
5340     // using a single extract together, load it and store it.
5341     if ((Elt0 >= 0) && ((Elt0 + 1) == Elt1) && ((Elt0 & 1) == 0)) {
5342       InsElt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, Elt1Src,
5343                            DAG.getIntPtrConstant(Elt1 / 2));
5344       NewV = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, NewV, InsElt,
5345                         DAG.getIntPtrConstant(i));
5346       continue;
5347     }
5348
5349     // If Elt1 is defined, extract it from the appropriate source.  If the
5350     // source byte is not also odd, shift the extracted word left 8 bits
5351     // otherwise clear the bottom 8 bits if we need to do an or.
5352     if (Elt1 >= 0) {
5353       InsElt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, Elt1Src,
5354                            DAG.getIntPtrConstant(Elt1 / 2));
5355       if ((Elt1 & 1) == 0)
5356         InsElt = DAG.getNode(ISD::SHL, dl, MVT::i16, InsElt,
5357                              DAG.getConstant(8,
5358                                   TLI.getShiftAmountTy(InsElt.getValueType())));
5359       else if (Elt0 >= 0)
5360         InsElt = DAG.getNode(ISD::AND, dl, MVT::i16, InsElt,
5361                              DAG.getConstant(0xFF00, MVT::i16));
5362     }
5363     // If Elt0 is defined, extract it from the appropriate source.  If the
5364     // source byte is not also even, shift the extracted word right 8 bits. If
5365     // Elt1 was also defined, OR the extracted values together before
5366     // inserting them in the result.
5367     if (Elt0 >= 0) {
5368       SDValue InsElt0 = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16,
5369                                     Elt0Src, DAG.getIntPtrConstant(Elt0 / 2));
5370       if ((Elt0 & 1) != 0)
5371         InsElt0 = DAG.getNode(ISD::SRL, dl, MVT::i16, InsElt0,
5372                               DAG.getConstant(8,
5373                                  TLI.getShiftAmountTy(InsElt0.getValueType())));
5374       else if (Elt1 >= 0)
5375         InsElt0 = DAG.getNode(ISD::AND, dl, MVT::i16, InsElt0,
5376                              DAG.getConstant(0x00FF, MVT::i16));
5377       InsElt = Elt1 >= 0 ? DAG.getNode(ISD::OR, dl, MVT::i16, InsElt, InsElt0)
5378                          : InsElt0;
5379     }
5380     NewV = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, NewV, InsElt,
5381                        DAG.getIntPtrConstant(i));
5382   }
5383   return DAG.getNode(ISD::BITCAST, dl, MVT::v16i8, NewV);
5384 }
5385
5386 /// RewriteAsNarrowerShuffle - Try rewriting v8i16 and v16i8 shuffles as 4 wide
5387 /// ones, or rewriting v4i32 / v4f32 as 2 wide ones if possible. This can be
5388 /// done when every pair / quad of shuffle mask elements point to elements in
5389 /// the right sequence. e.g.
5390 /// vector_shuffle X, Y, <2, 3, | 10, 11, | 0, 1, | 14, 15>
5391 static
5392 SDValue RewriteAsNarrowerShuffle(ShuffleVectorSDNode *SVOp,
5393                                  SelectionDAG &DAG, DebugLoc dl) {
5394   EVT VT = SVOp->getValueType(0);
5395   SDValue V1 = SVOp->getOperand(0);
5396   SDValue V2 = SVOp->getOperand(1);
5397   unsigned NumElems = VT.getVectorNumElements();
5398   unsigned NewWidth = (NumElems == 4) ? 2 : 4;
5399   EVT NewVT;
5400   switch (VT.getSimpleVT().SimpleTy) {
5401   default: assert(false && "Unexpected!");
5402   case MVT::v4f32: NewVT = MVT::v2f64; break;
5403   case MVT::v4i32: NewVT = MVT::v2i64; break;
5404   case MVT::v8i16: NewVT = MVT::v4i32; break;
5405   case MVT::v16i8: NewVT = MVT::v4i32; break;
5406   }
5407
5408   int Scale = NumElems / NewWidth;
5409   SmallVector<int, 8> MaskVec;
5410   for (unsigned i = 0; i < NumElems; i += Scale) {
5411     int StartIdx = -1;
5412     for (int j = 0; j < Scale; ++j) {
5413       int EltIdx = SVOp->getMaskElt(i+j);
5414       if (EltIdx < 0)
5415         continue;
5416       if (StartIdx == -1)
5417         StartIdx = EltIdx - (EltIdx % Scale);
5418       if (EltIdx != StartIdx + j)
5419         return SDValue();
5420     }
5421     if (StartIdx == -1)
5422       MaskVec.push_back(-1);
5423     else
5424       MaskVec.push_back(StartIdx / Scale);
5425   }
5426
5427   V1 = DAG.getNode(ISD::BITCAST, dl, NewVT, V1);
5428   V2 = DAG.getNode(ISD::BITCAST, dl, NewVT, V2);
5429   return DAG.getVectorShuffle(NewVT, dl, V1, V2, &MaskVec[0]);
5430 }
5431
5432 /// getVZextMovL - Return a zero-extending vector move low node.
5433 ///
5434 static SDValue getVZextMovL(EVT VT, EVT OpVT,
5435                             SDValue SrcOp, SelectionDAG &DAG,
5436                             const X86Subtarget *Subtarget, DebugLoc dl) {
5437   if (VT == MVT::v2f64 || VT == MVT::v4f32) {
5438     LoadSDNode *LD = NULL;
5439     if (!isScalarLoadToVector(SrcOp.getNode(), &LD))
5440       LD = dyn_cast<LoadSDNode>(SrcOp);
5441     if (!LD) {
5442       // movssrr and movsdrr do not clear top bits. Try to use movd, movq
5443       // instead.
5444       MVT ExtVT = (OpVT == MVT::v2f64) ? MVT::i64 : MVT::i32;
5445       if ((ExtVT != MVT::i64 || Subtarget->is64Bit()) &&
5446           SrcOp.getOpcode() == ISD::SCALAR_TO_VECTOR &&
5447           SrcOp.getOperand(0).getOpcode() == ISD::BITCAST &&
5448           SrcOp.getOperand(0).getOperand(0).getValueType() == ExtVT) {
5449         // PR2108
5450         OpVT = (OpVT == MVT::v2f64) ? MVT::v2i64 : MVT::v4i32;
5451         return DAG.getNode(ISD::BITCAST, dl, VT,
5452                            DAG.getNode(X86ISD::VZEXT_MOVL, dl, OpVT,
5453                                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
5454                                                    OpVT,
5455                                                    SrcOp.getOperand(0)
5456                                                           .getOperand(0))));
5457       }
5458     }
5459   }
5460
5461   return DAG.getNode(ISD::BITCAST, dl, VT,
5462                      DAG.getNode(X86ISD::VZEXT_MOVL, dl, OpVT,
5463                                  DAG.getNode(ISD::BITCAST, dl,
5464                                              OpVT, SrcOp)));
5465 }
5466
5467 /// LowerVECTOR_SHUFFLE_256 - Handle all 256-bit wide vectors shuffles
5468 /// which could not be matched by any known target speficic shuffle
5469 static SDValue
5470 LowerVECTOR_SHUFFLE_256(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG) {
5471   return SDValue();
5472 }
5473
5474 /// LowerVECTOR_SHUFFLE_128v4 - Handle all 128-bit wide vectors with
5475 /// 4 elements, and match them with several different shuffle types.
5476 static SDValue
5477 LowerVECTOR_SHUFFLE_128v4(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG) {
5478   SDValue V1 = SVOp->getOperand(0);
5479   SDValue V2 = SVOp->getOperand(1);
5480   DebugLoc dl = SVOp->getDebugLoc();
5481   EVT VT = SVOp->getValueType(0);
5482
5483   assert(VT.getSizeInBits() == 128 && "Unsupported vector size");
5484
5485   SmallVector<std::pair<int, int>, 8> Locs;
5486   Locs.resize(4);
5487   SmallVector<int, 8> Mask1(4U, -1);
5488   SmallVector<int, 8> PermMask;
5489   SVOp->getMask(PermMask);
5490
5491   unsigned NumHi = 0;
5492   unsigned NumLo = 0;
5493   for (unsigned i = 0; i != 4; ++i) {
5494     int Idx = PermMask[i];
5495     if (Idx < 0) {
5496       Locs[i] = std::make_pair(-1, -1);
5497     } else {
5498       assert(Idx < 8 && "Invalid VECTOR_SHUFFLE index!");
5499       if (Idx < 4) {
5500         Locs[i] = std::make_pair(0, NumLo);
5501         Mask1[NumLo] = Idx;
5502         NumLo++;
5503       } else {
5504         Locs[i] = std::make_pair(1, NumHi);
5505         if (2+NumHi < 4)
5506           Mask1[2+NumHi] = Idx;
5507         NumHi++;
5508       }
5509     }
5510   }
5511
5512   if (NumLo <= 2 && NumHi <= 2) {
5513     // If no more than two elements come from either vector. This can be
5514     // implemented with two shuffles. First shuffle gather the elements.
5515     // The second shuffle, which takes the first shuffle as both of its
5516     // vector operands, put the elements into the right order.
5517     V1 = DAG.getVectorShuffle(VT, dl, V1, V2, &Mask1[0]);
5518
5519     SmallVector<int, 8> Mask2(4U, -1);
5520
5521     for (unsigned i = 0; i != 4; ++i) {
5522       if (Locs[i].first == -1)
5523         continue;
5524       else {
5525         unsigned Idx = (i < 2) ? 0 : 4;
5526         Idx += Locs[i].first * 2 + Locs[i].second;
5527         Mask2[i] = Idx;
5528       }
5529     }
5530
5531     return DAG.getVectorShuffle(VT, dl, V1, V1, &Mask2[0]);
5532   } else if (NumLo == 3 || NumHi == 3) {
5533     // Otherwise, we must have three elements from one vector, call it X, and
5534     // one element from the other, call it Y.  First, use a shufps to build an
5535     // intermediate vector with the one element from Y and the element from X
5536     // that will be in the same half in the final destination (the indexes don't
5537     // matter). Then, use a shufps to build the final vector, taking the half
5538     // containing the element from Y from the intermediate, and the other half
5539     // from X.
5540     if (NumHi == 3) {
5541       // Normalize it so the 3 elements come from V1.
5542       CommuteVectorShuffleMask(PermMask, VT);
5543       std::swap(V1, V2);
5544     }
5545
5546     // Find the element from V2.
5547     unsigned HiIndex;
5548     for (HiIndex = 0; HiIndex < 3; ++HiIndex) {
5549       int Val = PermMask[HiIndex];
5550       if (Val < 0)
5551         continue;
5552       if (Val >= 4)
5553         break;
5554     }
5555
5556     Mask1[0] = PermMask[HiIndex];
5557     Mask1[1] = -1;
5558     Mask1[2] = PermMask[HiIndex^1];
5559     Mask1[3] = -1;
5560     V2 = DAG.getVectorShuffle(VT, dl, V1, V2, &Mask1[0]);
5561
5562     if (HiIndex >= 2) {
5563       Mask1[0] = PermMask[0];
5564       Mask1[1] = PermMask[1];
5565       Mask1[2] = HiIndex & 1 ? 6 : 4;
5566       Mask1[3] = HiIndex & 1 ? 4 : 6;
5567       return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask1[0]);
5568     } else {
5569       Mask1[0] = HiIndex & 1 ? 2 : 0;
5570       Mask1[1] = HiIndex & 1 ? 0 : 2;
5571       Mask1[2] = PermMask[2];
5572       Mask1[3] = PermMask[3];
5573       if (Mask1[2] >= 0)
5574         Mask1[2] += 4;
5575       if (Mask1[3] >= 0)
5576         Mask1[3] += 4;
5577       return DAG.getVectorShuffle(VT, dl, V2, V1, &Mask1[0]);
5578     }
5579   }
5580
5581   // Break it into (shuffle shuffle_hi, shuffle_lo).
5582   Locs.clear();
5583   Locs.resize(4);
5584   SmallVector<int,8> LoMask(4U, -1);
5585   SmallVector<int,8> HiMask(4U, -1);
5586
5587   SmallVector<int,8> *MaskPtr = &LoMask;
5588   unsigned MaskIdx = 0;
5589   unsigned LoIdx = 0;
5590   unsigned HiIdx = 2;
5591   for (unsigned i = 0; i != 4; ++i) {
5592     if (i == 2) {
5593       MaskPtr = &HiMask;
5594       MaskIdx = 1;
5595       LoIdx = 0;
5596       HiIdx = 2;
5597     }
5598     int Idx = PermMask[i];
5599     if (Idx < 0) {
5600       Locs[i] = std::make_pair(-1, -1);
5601     } else if (Idx < 4) {
5602       Locs[i] = std::make_pair(MaskIdx, LoIdx);
5603       (*MaskPtr)[LoIdx] = Idx;
5604       LoIdx++;
5605     } else {
5606       Locs[i] = std::make_pair(MaskIdx, HiIdx);
5607       (*MaskPtr)[HiIdx] = Idx;
5608       HiIdx++;
5609     }
5610   }
5611
5612   SDValue LoShuffle = DAG.getVectorShuffle(VT, dl, V1, V2, &LoMask[0]);
5613   SDValue HiShuffle = DAG.getVectorShuffle(VT, dl, V1, V2, &HiMask[0]);
5614   SmallVector<int, 8> MaskOps;
5615   for (unsigned i = 0; i != 4; ++i) {
5616     if (Locs[i].first == -1) {
5617       MaskOps.push_back(-1);
5618     } else {
5619       unsigned Idx = Locs[i].first * 4 + Locs[i].second;
5620       MaskOps.push_back(Idx);
5621     }
5622   }
5623   return DAG.getVectorShuffle(VT, dl, LoShuffle, HiShuffle, &MaskOps[0]);
5624 }
5625
5626 static bool MayFoldVectorLoad(SDValue V) {
5627   if (V.hasOneUse() && V.getOpcode() == ISD::BITCAST)
5628     V = V.getOperand(0);
5629   if (V.hasOneUse() && V.getOpcode() == ISD::SCALAR_TO_VECTOR)
5630     V = V.getOperand(0);
5631   if (MayFoldLoad(V))
5632     return true;
5633   return false;
5634 }
5635
5636 // FIXME: the version above should always be used. Since there's
5637 // a bug where several vector shuffles can't be folded because the
5638 // DAG is not updated during lowering and a node claims to have two
5639 // uses while it only has one, use this version, and let isel match
5640 // another instruction if the load really happens to have more than
5641 // one use. Remove this version after this bug get fixed.
5642 // rdar://8434668, PR8156
5643 static bool RelaxedMayFoldVectorLoad(SDValue V) {
5644   if (V.hasOneUse() && V.getOpcode() == ISD::BITCAST)
5645     V = V.getOperand(0);
5646   if (V.hasOneUse() && V.getOpcode() == ISD::SCALAR_TO_VECTOR)
5647     V = V.getOperand(0);
5648   if (ISD::isNormalLoad(V.getNode()))
5649     return true;
5650   return false;
5651 }
5652
5653 /// CanFoldShuffleIntoVExtract - Check if the current shuffle is used by
5654 /// a vector extract, and if both can be later optimized into a single load.
5655 /// This is done in visitEXTRACT_VECTOR_ELT and the conditions are checked
5656 /// here because otherwise a target specific shuffle node is going to be
5657 /// emitted for this shuffle, and the optimization not done.
5658 /// FIXME: This is probably not the best approach, but fix the problem
5659 /// until the right path is decided.
5660 static
5661 bool CanXFormVExtractWithShuffleIntoLoad(SDValue V, SelectionDAG &DAG,
5662                                          const TargetLowering &TLI) {
5663   EVT VT = V.getValueType();
5664   ShuffleVectorSDNode *SVOp = dyn_cast<ShuffleVectorSDNode>(V);
5665
5666   // Be sure that the vector shuffle is present in a pattern like this:
5667   // (vextract (v4f32 shuffle (load $addr), <1,u,u,u>), c) -> (f32 load $addr)
5668   if (!V.hasOneUse())
5669     return false;
5670
5671   SDNode *N = *V.getNode()->use_begin();
5672   if (N->getOpcode() != ISD::EXTRACT_VECTOR_ELT)
5673     return false;
5674
5675   SDValue EltNo = N->getOperand(1);
5676   if (!isa<ConstantSDNode>(EltNo))
5677     return false;
5678
5679   // If the bit convert changed the number of elements, it is unsafe
5680   // to examine the mask.
5681   bool HasShuffleIntoBitcast = false;
5682   if (V.getOpcode() == ISD::BITCAST) {
5683     EVT SrcVT = V.getOperand(0).getValueType();
5684     if (SrcVT.getVectorNumElements() != VT.getVectorNumElements())
5685       return false;
5686     V = V.getOperand(0);
5687     HasShuffleIntoBitcast = true;
5688   }
5689
5690   // Select the input vector, guarding against out of range extract vector.
5691   unsigned NumElems = VT.getVectorNumElements();
5692   unsigned Elt = cast<ConstantSDNode>(EltNo)->getZExtValue();
5693   int Idx = (Elt > NumElems) ? -1 : SVOp->getMaskElt(Elt);
5694   V = (Idx < (int)NumElems) ? V.getOperand(0) : V.getOperand(1);
5695
5696   // Skip one more bit_convert if necessary
5697   if (V.getOpcode() == ISD::BITCAST)
5698     V = V.getOperand(0);
5699
5700   if (ISD::isNormalLoad(V.getNode())) {
5701     // Is the original load suitable?
5702     LoadSDNode *LN0 = cast<LoadSDNode>(V);
5703
5704     // FIXME: avoid the multi-use bug that is preventing lots of
5705     // of foldings to be detected, this is still wrong of course, but
5706     // give the temporary desired behavior, and if it happens that
5707     // the load has real more uses, during isel it will not fold, and
5708     // will generate poor code.
5709     if (!LN0 || LN0->isVolatile()) // || !LN0->hasOneUse()
5710       return false;
5711
5712     if (!HasShuffleIntoBitcast)
5713       return true;
5714
5715     // If there's a bitcast before the shuffle, check if the load type and
5716     // alignment is valid.
5717     unsigned Align = LN0->getAlignment();
5718     unsigned NewAlign =
5719       TLI.getTargetData()->getABITypeAlignment(
5720                                     VT.getTypeForEVT(*DAG.getContext()));
5721
5722     if (NewAlign > Align || !TLI.isOperationLegalOrCustom(ISD::LOAD, VT))
5723       return false;
5724   }
5725
5726   return true;
5727 }
5728
5729 static
5730 SDValue getMOVDDup(SDValue &Op, DebugLoc &dl, SDValue V1, SelectionDAG &DAG) {
5731   EVT VT = Op.getValueType();
5732
5733   // Canonizalize to v2f64.
5734   V1 = DAG.getNode(ISD::BITCAST, dl, MVT::v2f64, V1);
5735   return DAG.getNode(ISD::BITCAST, dl, VT,
5736                      getTargetShuffleNode(X86ISD::MOVDDUP, dl, MVT::v2f64,
5737                                           V1, DAG));
5738 }
5739
5740 static
5741 SDValue getMOVLowToHigh(SDValue &Op, DebugLoc &dl, SelectionDAG &DAG,
5742                         bool HasSSE2) {
5743   SDValue V1 = Op.getOperand(0);
5744   SDValue V2 = Op.getOperand(1);
5745   EVT VT = Op.getValueType();
5746
5747   assert(VT != MVT::v2i64 && "unsupported shuffle type");
5748
5749   if (HasSSE2 && VT == MVT::v2f64)
5750     return getTargetShuffleNode(X86ISD::MOVLHPD, dl, VT, V1, V2, DAG);
5751
5752   // v4f32 or v4i32
5753   return getTargetShuffleNode(X86ISD::MOVLHPS, dl, VT, V1, V2, DAG);
5754 }
5755
5756 static
5757 SDValue getMOVHighToLow(SDValue &Op, DebugLoc &dl, SelectionDAG &DAG) {
5758   SDValue V1 = Op.getOperand(0);
5759   SDValue V2 = Op.getOperand(1);
5760   EVT VT = Op.getValueType();
5761
5762   assert((VT == MVT::v4i32 || VT == MVT::v4f32) &&
5763          "unsupported shuffle type");
5764
5765   if (V2.getOpcode() == ISD::UNDEF)
5766     V2 = V1;
5767
5768   // v4i32 or v4f32
5769   return getTargetShuffleNode(X86ISD::MOVHLPS, dl, VT, V1, V2, DAG);
5770 }
5771
5772 static
5773 SDValue getMOVLP(SDValue &Op, DebugLoc &dl, SelectionDAG &DAG, bool HasSSE2) {
5774   SDValue V1 = Op.getOperand(0);
5775   SDValue V2 = Op.getOperand(1);
5776   EVT VT = Op.getValueType();
5777   unsigned NumElems = VT.getVectorNumElements();
5778
5779   // Use MOVLPS and MOVLPD in case V1 or V2 are loads. During isel, the second
5780   // operand of these instructions is only memory, so check if there's a
5781   // potencial load folding here, otherwise use SHUFPS or MOVSD to match the
5782   // same masks.
5783   bool CanFoldLoad = false;
5784
5785   // Trivial case, when V2 comes from a load.
5786   if (MayFoldVectorLoad(V2))
5787     CanFoldLoad = true;
5788
5789   // When V1 is a load, it can be folded later into a store in isel, example:
5790   //  (store (v4f32 (X86Movlps (load addr:$src1), VR128:$src2)), addr:$src1)
5791   //    turns into:
5792   //  (MOVLPSmr addr:$src1, VR128:$src2)
5793   // So, recognize this potential and also use MOVLPS or MOVLPD
5794   if (MayFoldVectorLoad(V1) && MayFoldIntoStore(Op))
5795     CanFoldLoad = true;
5796
5797   // Both of them can't be memory operations though.
5798   if (MayFoldVectorLoad(V1) && MayFoldVectorLoad(V2))
5799     CanFoldLoad = false;
5800
5801   if (CanFoldLoad) {
5802     if (HasSSE2 && NumElems == 2)
5803       return getTargetShuffleNode(X86ISD::MOVLPD, dl, VT, V1, V2, DAG);
5804
5805     if (NumElems == 4)
5806       return getTargetShuffleNode(X86ISD::MOVLPS, dl, VT, V1, V2, DAG);
5807   }
5808
5809   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
5810   // movl and movlp will both match v2i64, but v2i64 is never matched by
5811   // movl earlier because we make it strict to avoid messing with the movlp load
5812   // folding logic (see the code above getMOVLP call). Match it here then,
5813   // this is horrible, but will stay like this until we move all shuffle
5814   // matching to x86 specific nodes. Note that for the 1st condition all
5815   // types are matched with movsd.
5816   if ((HasSSE2 && NumElems == 2) || !X86::isMOVLMask(SVOp))
5817     return getTargetShuffleNode(X86ISD::MOVSD, dl, VT, V1, V2, DAG);
5818   else if (HasSSE2)
5819     return getTargetShuffleNode(X86ISD::MOVSS, dl, VT, V1, V2, DAG);
5820
5821
5822   assert(VT != MVT::v4i32 && "unsupported shuffle type");
5823
5824   // Invert the operand order and use SHUFPS to match it.
5825   return getTargetShuffleNode(X86ISD::SHUFPS, dl, VT, V2, V1,
5826                               X86::getShuffleSHUFImmediate(SVOp), DAG);
5827 }
5828
5829 static inline unsigned getUNPCKLOpcode(EVT VT) {
5830   switch(VT.getSimpleVT().SimpleTy) {
5831   case MVT::v4i32: return X86ISD::PUNPCKLDQ;
5832   case MVT::v2i64: return X86ISD::PUNPCKLQDQ;
5833   case MVT::v4f32: return X86ISD::UNPCKLPS;
5834   case MVT::v2f64: return X86ISD::UNPCKLPD;
5835   case MVT::v8f32: return X86ISD::VUNPCKLPSY;
5836   case MVT::v4f64: return X86ISD::VUNPCKLPDY;
5837   case MVT::v16i8: return X86ISD::PUNPCKLBW;
5838   case MVT::v8i16: return X86ISD::PUNPCKLWD;
5839   default:
5840     llvm_unreachable("Unknown type for unpckl");
5841   }
5842   return 0;
5843 }
5844
5845 static inline unsigned getUNPCKHOpcode(EVT VT) {
5846   switch(VT.getSimpleVT().SimpleTy) {
5847   case MVT::v4i32: return X86ISD::PUNPCKHDQ;
5848   case MVT::v2i64: return X86ISD::PUNPCKHQDQ;
5849   case MVT::v4f32: return X86ISD::UNPCKHPS;
5850   case MVT::v2f64: return X86ISD::UNPCKHPD;
5851   case MVT::v8f32: return X86ISD::VUNPCKHPSY;
5852   case MVT::v4f64: return X86ISD::VUNPCKHPDY;
5853   case MVT::v16i8: return X86ISD::PUNPCKHBW;
5854   case MVT::v8i16: return X86ISD::PUNPCKHWD;
5855   default:
5856     llvm_unreachable("Unknown type for unpckh");
5857   }
5858   return 0;
5859 }
5860
5861 static inline unsigned getVPERMILOpcode(EVT VT) {
5862   switch(VT.getSimpleVT().SimpleTy) {
5863   case MVT::v4i32:
5864   case MVT::v4f32: return X86ISD::VPERMILPS;
5865   case MVT::v2i64:
5866   case MVT::v2f64: return X86ISD::VPERMILPD;
5867   case MVT::v8i32:
5868   case MVT::v8f32: return X86ISD::VPERMILPSY;
5869   case MVT::v4i64:
5870   case MVT::v4f64: return X86ISD::VPERMILPDY;
5871   default:
5872     llvm_unreachable("Unknown type for vpermil");
5873   }
5874   return 0;
5875 }
5876
5877 static
5878 SDValue NormalizeVectorShuffle(SDValue Op, SelectionDAG &DAG,
5879                                const TargetLowering &TLI,
5880                                const X86Subtarget *Subtarget) {
5881   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
5882   EVT VT = Op.getValueType();
5883   DebugLoc dl = Op.getDebugLoc();
5884   SDValue V1 = Op.getOperand(0);
5885   SDValue V2 = Op.getOperand(1);
5886
5887   if (isZeroShuffle(SVOp))
5888     return getZeroVector(VT, Subtarget->hasSSE2(), DAG, dl);
5889
5890   // Handle splat operations
5891   if (SVOp->isSplat()) {
5892     unsigned NumElem = VT.getVectorNumElements();
5893     // Special case, this is the only place now where it's allowed to return
5894     // a vector_shuffle operation without using a target specific node, because
5895     // *hopefully* it will be optimized away by the dag combiner. FIXME: should
5896     // this be moved to DAGCombine instead?
5897     if (NumElem <= 4 && CanXFormVExtractWithShuffleIntoLoad(Op, DAG, TLI))
5898       return Op;
5899
5900     // Since there's no native support for scalar_to_vector for 256-bit AVX, a
5901     // 128-bit scalar_to_vector + INSERT_SUBVECTOR is generated. Recognize this
5902     // idiom and do the shuffle before the insertion, this yields less
5903     // instructions in the end.
5904     if (VT.is256BitVector() &&
5905         V1.getOpcode() == ISD::INSERT_SUBVECTOR &&
5906         V1.getOperand(0).getOpcode() == ISD::UNDEF &&
5907         V1.getOperand(1).getOpcode() == ISD::SCALAR_TO_VECTOR)
5908       return PromoteVectorToScalarSplat(SVOp, DAG);
5909
5910     // Handle splats by matching through known shuffle masks
5911     if ((VT.is128BitVector() && NumElem <= 4) ||
5912         (VT.is256BitVector() && NumElem <= 8))
5913       return SDValue();
5914
5915     // All i16 and i8 vector types can't be used directly by a generic shuffle
5916     // instruction because the target has no such instruction. Generate shuffles
5917     // which repeat i16 and i8 several times until they fit in i32, and then can
5918     // be manipulated by target suported shuffles. After the insertion of the
5919     // necessary shuffles, the result is bitcasted back to v4f32 or v8f32.
5920     return PromoteSplat(SVOp, DAG);
5921   }
5922
5923   // If the shuffle can be profitably rewritten as a narrower shuffle, then
5924   // do it!
5925   if (VT == MVT::v8i16 || VT == MVT::v16i8) {
5926     SDValue NewOp = RewriteAsNarrowerShuffle(SVOp, DAG, dl);
5927     if (NewOp.getNode())
5928       return DAG.getNode(ISD::BITCAST, dl, VT, NewOp);
5929   } else if ((VT == MVT::v4i32 || (VT == MVT::v4f32 && Subtarget->hasSSE2()))) {
5930     // FIXME: Figure out a cleaner way to do this.
5931     // Try to make use of movq to zero out the top part.
5932     if (ISD::isBuildVectorAllZeros(V2.getNode())) {
5933       SDValue NewOp = RewriteAsNarrowerShuffle(SVOp, DAG, dl);
5934       if (NewOp.getNode()) {
5935         if (isCommutedMOVL(cast<ShuffleVectorSDNode>(NewOp), true, false))
5936           return getVZextMovL(VT, NewOp.getValueType(), NewOp.getOperand(0),
5937                               DAG, Subtarget, dl);
5938       }
5939     } else if (ISD::isBuildVectorAllZeros(V1.getNode())) {
5940       SDValue NewOp = RewriteAsNarrowerShuffle(SVOp, DAG, dl);
5941       if (NewOp.getNode() && X86::isMOVLMask(cast<ShuffleVectorSDNode>(NewOp)))
5942         return getVZextMovL(VT, NewOp.getValueType(), NewOp.getOperand(1),
5943                             DAG, Subtarget, dl);
5944     }
5945   }
5946   return SDValue();
5947 }
5948
5949 SDValue
5950 X86TargetLowering::LowerVECTOR_SHUFFLE(SDValue Op, SelectionDAG &DAG) const {
5951   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
5952   SDValue V1 = Op.getOperand(0);
5953   SDValue V2 = Op.getOperand(1);
5954   EVT VT = Op.getValueType();
5955   DebugLoc dl = Op.getDebugLoc();
5956   unsigned NumElems = VT.getVectorNumElements();
5957   bool isMMX = VT.getSizeInBits() == 64;
5958   bool V1IsUndef = V1.getOpcode() == ISD::UNDEF;
5959   bool V2IsUndef = V2.getOpcode() == ISD::UNDEF;
5960   bool V1IsSplat = false;
5961   bool V2IsSplat = false;
5962   bool HasSSE2 = Subtarget->hasSSE2() || Subtarget->hasAVX();
5963   bool HasSSE3 = Subtarget->hasSSE3() || Subtarget->hasAVX();
5964   bool HasSSSE3 = Subtarget->hasSSSE3() || Subtarget->hasAVX();
5965   MachineFunction &MF = DAG.getMachineFunction();
5966   bool OptForSize = MF.getFunction()->hasFnAttr(Attribute::OptimizeForSize);
5967
5968   // Shuffle operations on MMX not supported.
5969   if (isMMX)
5970     return Op;
5971
5972   // Vector shuffle lowering takes 3 steps:
5973   //
5974   // 1) Normalize the input vectors. Here splats, zeroed vectors, profitable
5975   //    narrowing and commutation of operands should be handled.
5976   // 2) Matching of shuffles with known shuffle masks to x86 target specific
5977   //    shuffle nodes.
5978   // 3) Rewriting of unmatched masks into new generic shuffle operations,
5979   //    so the shuffle can be broken into other shuffles and the legalizer can
5980   //    try the lowering again.
5981   //
5982   // The general ideia is that no vector_shuffle operation should be left to
5983   // be matched during isel, all of them must be converted to a target specific
5984   // node here.
5985
5986   // Normalize the input vectors. Here splats, zeroed vectors, profitable
5987   // narrowing and commutation of operands should be handled. The actual code
5988   // doesn't include all of those, work in progress...
5989   SDValue NewOp = NormalizeVectorShuffle(Op, DAG, *this, Subtarget);
5990   if (NewOp.getNode())
5991     return NewOp;
5992
5993   // NOTE: isPSHUFDMask can also match both masks below (unpckl_undef and
5994   // unpckh_undef). Only use pshufd if speed is more important than size.
5995   if (OptForSize && X86::isUNPCKL_v_undef_Mask(SVOp))
5996     return getTargetShuffleNode(getUNPCKLOpcode(VT), dl, VT, V1, V1, DAG);
5997   if (OptForSize && X86::isUNPCKH_v_undef_Mask(SVOp))
5998     return getTargetShuffleNode(getUNPCKHOpcode(VT), dl, VT, V1, V1, DAG);
5999
6000   if (X86::isMOVDDUPMask(SVOp) && HasSSE3 && V2IsUndef &&
6001       RelaxedMayFoldVectorLoad(V1))
6002     return getMOVDDup(Op, dl, V1, DAG);
6003
6004   if (X86::isMOVHLPS_v_undef_Mask(SVOp))
6005     return getMOVHighToLow(Op, dl, DAG);
6006
6007   // Use to match splats
6008   if (HasSSE2 && X86::isUNPCKHMask(SVOp) && V2IsUndef &&
6009       (VT == MVT::v2f64 || VT == MVT::v2i64))
6010     return getTargetShuffleNode(getUNPCKHOpcode(VT), dl, VT, V1, V1, DAG);
6011
6012   if (X86::isPSHUFDMask(SVOp)) {
6013     // The actual implementation will match the mask in the if above and then
6014     // during isel it can match several different instructions, not only pshufd
6015     // as its name says, sad but true, emulate the behavior for now...
6016     if (X86::isMOVDDUPMask(SVOp) && ((VT == MVT::v4f32 || VT == MVT::v2i64)))
6017         return getTargetShuffleNode(X86ISD::MOVLHPS, dl, VT, V1, V1, DAG);
6018
6019     unsigned TargetMask = X86::getShuffleSHUFImmediate(SVOp);
6020
6021     if (HasSSE2 && (VT == MVT::v4f32 || VT == MVT::v4i32))
6022       return getTargetShuffleNode(X86ISD::PSHUFD, dl, VT, V1, TargetMask, DAG);
6023
6024     if (HasSSE2 && (VT == MVT::v2i64 || VT == MVT::v2f64))
6025       return getTargetShuffleNode(X86ISD::SHUFPD, dl, VT, V1, V1,
6026                                   TargetMask, DAG);
6027
6028     if (VT == MVT::v4f32)
6029       return getTargetShuffleNode(X86ISD::SHUFPS, dl, VT, V1, V1,
6030                                   TargetMask, DAG);
6031   }
6032
6033   // Check if this can be converted into a logical shift.
6034   bool isLeft = false;
6035   unsigned ShAmt = 0;
6036   SDValue ShVal;
6037   bool isShift = getSubtarget()->hasSSE2() &&
6038     isVectorShift(SVOp, DAG, isLeft, ShVal, ShAmt);
6039   if (isShift && ShVal.hasOneUse()) {
6040     // If the shifted value has multiple uses, it may be cheaper to use
6041     // v_set0 + movlhps or movhlps, etc.
6042     EVT EltVT = VT.getVectorElementType();
6043     ShAmt *= EltVT.getSizeInBits();
6044     return getVShift(isLeft, VT, ShVal, ShAmt, DAG, *this, dl);
6045   }
6046
6047   if (X86::isMOVLMask(SVOp)) {
6048     if (V1IsUndef)
6049       return V2;
6050     if (ISD::isBuildVectorAllZeros(V1.getNode()))
6051       return getVZextMovL(VT, VT, V2, DAG, Subtarget, dl);
6052     if (!X86::isMOVLPMask(SVOp)) {
6053       if (HasSSE2 && (VT == MVT::v2i64 || VT == MVT::v2f64))
6054         return getTargetShuffleNode(X86ISD::MOVSD, dl, VT, V1, V2, DAG);
6055
6056       if (VT == MVT::v4i32 || VT == MVT::v4f32)
6057         return getTargetShuffleNode(X86ISD::MOVSS, dl, VT, V1, V2, DAG);
6058     }
6059   }
6060
6061   // FIXME: fold these into legal mask.
6062   if (X86::isMOVLHPSMask(SVOp) && !X86::isUNPCKLMask(SVOp))
6063     return getMOVLowToHigh(Op, dl, DAG, HasSSE2);
6064
6065   if (X86::isMOVHLPSMask(SVOp))
6066     return getMOVHighToLow(Op, dl, DAG);
6067
6068   if (X86::isMOVSHDUPMask(SVOp, Subtarget))
6069     return getTargetShuffleNode(X86ISD::MOVSHDUP, dl, VT, V1, DAG);
6070
6071   if (X86::isMOVSLDUPMask(SVOp, Subtarget))
6072     return getTargetShuffleNode(X86ISD::MOVSLDUP, dl, VT, V1, DAG);
6073
6074   if (X86::isMOVLPMask(SVOp))
6075     return getMOVLP(Op, dl, DAG, HasSSE2);
6076
6077   if (ShouldXformToMOVHLPS(SVOp) ||
6078       ShouldXformToMOVLP(V1.getNode(), V2.getNode(), SVOp))
6079     return CommuteVectorShuffle(SVOp, DAG);
6080
6081   if (isShift) {
6082     // No better options. Use a vshl / vsrl.
6083     EVT EltVT = VT.getVectorElementType();
6084     ShAmt *= EltVT.getSizeInBits();
6085     return getVShift(isLeft, VT, ShVal, ShAmt, DAG, *this, dl);
6086   }
6087
6088   bool Commuted = false;
6089   // FIXME: This should also accept a bitcast of a splat?  Be careful, not
6090   // 1,1,1,1 -> v8i16 though.
6091   V1IsSplat = isSplatVector(V1.getNode());
6092   V2IsSplat = isSplatVector(V2.getNode());
6093
6094   // Canonicalize the splat or undef, if present, to be on the RHS.
6095   if ((V1IsSplat || V1IsUndef) && !(V2IsSplat || V2IsUndef)) {
6096     Op = CommuteVectorShuffle(SVOp, DAG);
6097     SVOp = cast<ShuffleVectorSDNode>(Op);
6098     V1 = SVOp->getOperand(0);
6099     V2 = SVOp->getOperand(1);
6100     std::swap(V1IsSplat, V2IsSplat);
6101     std::swap(V1IsUndef, V2IsUndef);
6102     Commuted = true;
6103   }
6104
6105   if (isCommutedMOVL(SVOp, V2IsSplat, V2IsUndef)) {
6106     // Shuffling low element of v1 into undef, just return v1.
6107     if (V2IsUndef)
6108       return V1;
6109     // If V2 is a splat, the mask may be malformed such as <4,3,3,3>, which
6110     // the instruction selector will not match, so get a canonical MOVL with
6111     // swapped operands to undo the commute.
6112     return getMOVL(DAG, dl, VT, V2, V1);
6113   }
6114
6115   if (X86::isUNPCKLMask(SVOp))
6116     return getTargetShuffleNode(getUNPCKLOpcode(VT), dl, VT, V1, V2, DAG);
6117
6118   if (X86::isUNPCKHMask(SVOp))
6119     return getTargetShuffleNode(getUNPCKHOpcode(VT), dl, VT, V1, V2, DAG);
6120
6121   if (V2IsSplat) {
6122     // Normalize mask so all entries that point to V2 points to its first
6123     // element then try to match unpck{h|l} again. If match, return a
6124     // new vector_shuffle with the corrected mask.
6125     SDValue NewMask = NormalizeMask(SVOp, DAG);
6126     ShuffleVectorSDNode *NSVOp = cast<ShuffleVectorSDNode>(NewMask);
6127     if (NSVOp != SVOp) {
6128       if (X86::isUNPCKLMask(NSVOp, true)) {
6129         return NewMask;
6130       } else if (X86::isUNPCKHMask(NSVOp, true)) {
6131         return NewMask;
6132       }
6133     }
6134   }
6135
6136   if (Commuted) {
6137     // Commute is back and try unpck* again.
6138     // FIXME: this seems wrong.
6139     SDValue NewOp = CommuteVectorShuffle(SVOp, DAG);
6140     ShuffleVectorSDNode *NewSVOp = cast<ShuffleVectorSDNode>(NewOp);
6141
6142     if (X86::isUNPCKLMask(NewSVOp))
6143       return getTargetShuffleNode(getUNPCKLOpcode(VT), dl, VT, V2, V1, DAG);
6144
6145     if (X86::isUNPCKHMask(NewSVOp))
6146       return getTargetShuffleNode(getUNPCKHOpcode(VT), dl, VT, V2, V1, DAG);
6147   }
6148
6149   // Normalize the node to match x86 shuffle ops if needed
6150   if (V2.getOpcode() != ISD::UNDEF && isCommutedSHUFP(SVOp))
6151     return CommuteVectorShuffle(SVOp, DAG);
6152
6153   // The checks below are all present in isShuffleMaskLegal, but they are
6154   // inlined here right now to enable us to directly emit target specific
6155   // nodes, and remove one by one until they don't return Op anymore.
6156   SmallVector<int, 16> M;
6157   SVOp->getMask(M);
6158
6159   if (isPALIGNRMask(M, VT, HasSSSE3))
6160     return getTargetShuffleNode(X86ISD::PALIGN, dl, VT, V1, V2,
6161                                 X86::getShufflePALIGNRImmediate(SVOp),
6162                                 DAG);
6163
6164   if (ShuffleVectorSDNode::isSplatMask(&M[0], VT) &&
6165       SVOp->getSplatIndex() == 0 && V2IsUndef) {
6166     if (VT == MVT::v2f64)
6167       return getTargetShuffleNode(X86ISD::UNPCKLPD, dl, VT, V1, V1, DAG);
6168     if (VT == MVT::v2i64)
6169       return getTargetShuffleNode(X86ISD::PUNPCKLQDQ, dl, VT, V1, V1, DAG);
6170   }
6171
6172   if (isPSHUFHWMask(M, VT))
6173     return getTargetShuffleNode(X86ISD::PSHUFHW, dl, VT, V1,
6174                                 X86::getShufflePSHUFHWImmediate(SVOp),
6175                                 DAG);
6176
6177   if (isPSHUFLWMask(M, VT))
6178     return getTargetShuffleNode(X86ISD::PSHUFLW, dl, VT, V1,
6179                                 X86::getShufflePSHUFLWImmediate(SVOp),
6180                                 DAG);
6181
6182   if (isSHUFPMask(M, VT)) {
6183     unsigned TargetMask = X86::getShuffleSHUFImmediate(SVOp);
6184     if (VT == MVT::v4f32 || VT == MVT::v4i32)
6185       return getTargetShuffleNode(X86ISD::SHUFPS, dl, VT, V1, V2,
6186                                   TargetMask, DAG);
6187     if (VT == MVT::v2f64 || VT == MVT::v2i64)
6188       return getTargetShuffleNode(X86ISD::SHUFPD, dl, VT, V1, V2,
6189                                   TargetMask, DAG);
6190   }
6191
6192   if (X86::isUNPCKL_v_undef_Mask(SVOp))
6193     return getTargetShuffleNode(getUNPCKLOpcode(VT), dl, VT, V1, V1, DAG);
6194   if (X86::isUNPCKH_v_undef_Mask(SVOp))
6195     return getTargetShuffleNode(getUNPCKHOpcode(VT), dl, VT, V1, V1, DAG);
6196
6197   //===--------------------------------------------------------------------===//
6198   // Generate target specific nodes for 128 or 256-bit shuffles only
6199   // supported in the AVX instruction set.
6200   //
6201
6202   // Handle VPERMILPS* permutations
6203   if (isVPERMILPSMask(M, VT, Subtarget))
6204     return getTargetShuffleNode(getVPERMILOpcode(VT), dl, VT, V1,
6205                                 getShuffleVPERMILPSImmediate(SVOp), DAG);
6206
6207   // Handle VPERMILPD* permutations
6208   if (isVPERMILPDMask(M, VT, Subtarget))
6209     return getTargetShuffleNode(getVPERMILOpcode(VT), dl, VT, V1,
6210                                 getShuffleVPERMILPDImmediate(SVOp), DAG);
6211
6212   //===--------------------------------------------------------------------===//
6213   // Since no target specific shuffle was selected for this generic one,
6214   // lower it into other known shuffles. FIXME: this isn't true yet, but
6215   // this is the plan.
6216   //
6217
6218   // Handle v8i16 specifically since SSE can do byte extraction and insertion.
6219   if (VT == MVT::v8i16) {
6220     SDValue NewOp = LowerVECTOR_SHUFFLEv8i16(Op, DAG);
6221     if (NewOp.getNode())
6222       return NewOp;
6223   }
6224
6225   if (VT == MVT::v16i8) {
6226     SDValue NewOp = LowerVECTOR_SHUFFLEv16i8(SVOp, DAG, *this);
6227     if (NewOp.getNode())
6228       return NewOp;
6229   }
6230
6231   // Handle all 128-bit wide vectors with 4 elements, and match them with
6232   // several different shuffle types.
6233   if (NumElems == 4 && VT.getSizeInBits() == 128)
6234     return LowerVECTOR_SHUFFLE_128v4(SVOp, DAG);
6235
6236   // Handle general 256-bit shuffles
6237   if (VT.is256BitVector())
6238     return LowerVECTOR_SHUFFLE_256(SVOp, DAG);
6239
6240   return SDValue();
6241 }
6242
6243 SDValue
6244 X86TargetLowering::LowerEXTRACT_VECTOR_ELT_SSE4(SDValue Op,
6245                                                 SelectionDAG &DAG) const {
6246   EVT VT = Op.getValueType();
6247   DebugLoc dl = Op.getDebugLoc();
6248
6249   if (Op.getOperand(0).getValueType().getSizeInBits() != 128)
6250     return SDValue();
6251
6252   if (VT.getSizeInBits() == 8) {
6253     SDValue Extract = DAG.getNode(X86ISD::PEXTRB, dl, MVT::i32,
6254                                     Op.getOperand(0), Op.getOperand(1));
6255     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, MVT::i32, Extract,
6256                                     DAG.getValueType(VT));
6257     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
6258   } else if (VT.getSizeInBits() == 16) {
6259     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
6260     // If Idx is 0, it's cheaper to do a move instead of a pextrw.
6261     if (Idx == 0)
6262       return DAG.getNode(ISD::TRUNCATE, dl, MVT::i16,
6263                          DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
6264                                      DAG.getNode(ISD::BITCAST, dl,
6265                                                  MVT::v4i32,
6266                                                  Op.getOperand(0)),
6267                                      Op.getOperand(1)));
6268     SDValue Extract = DAG.getNode(X86ISD::PEXTRW, dl, MVT::i32,
6269                                     Op.getOperand(0), Op.getOperand(1));
6270     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, MVT::i32, Extract,
6271                                     DAG.getValueType(VT));
6272     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
6273   } else if (VT == MVT::f32) {
6274     // EXTRACTPS outputs to a GPR32 register which will require a movd to copy
6275     // the result back to FR32 register. It's only worth matching if the
6276     // result has a single use which is a store or a bitcast to i32.  And in
6277     // the case of a store, it's not worth it if the index is a constant 0,
6278     // because a MOVSSmr can be used instead, which is smaller and faster.
6279     if (!Op.hasOneUse())
6280       return SDValue();
6281     SDNode *User = *Op.getNode()->use_begin();
6282     if ((User->getOpcode() != ISD::STORE ||
6283          (isa<ConstantSDNode>(Op.getOperand(1)) &&
6284           cast<ConstantSDNode>(Op.getOperand(1))->isNullValue())) &&
6285         (User->getOpcode() != ISD::BITCAST ||
6286          User->getValueType(0) != MVT::i32))
6287       return SDValue();
6288     SDValue Extract = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
6289                                   DAG.getNode(ISD::BITCAST, dl, MVT::v4i32,
6290                                               Op.getOperand(0)),
6291                                               Op.getOperand(1));
6292     return DAG.getNode(ISD::BITCAST, dl, MVT::f32, Extract);
6293   } else if (VT == MVT::i32) {
6294     // ExtractPS works with constant index.
6295     if (isa<ConstantSDNode>(Op.getOperand(1)))
6296       return Op;
6297   }
6298   return SDValue();
6299 }
6300
6301
6302 SDValue
6303 X86TargetLowering::LowerEXTRACT_VECTOR_ELT(SDValue Op,
6304                                            SelectionDAG &DAG) const {
6305   if (!isa<ConstantSDNode>(Op.getOperand(1)))
6306     return SDValue();
6307
6308   SDValue Vec = Op.getOperand(0);
6309   EVT VecVT = Vec.getValueType();
6310
6311   // If this is a 256-bit vector result, first extract the 128-bit vector and
6312   // then extract the element from the 128-bit vector.
6313   if (VecVT.getSizeInBits() == 256) {
6314     DebugLoc dl = Op.getNode()->getDebugLoc();
6315     unsigned NumElems = VecVT.getVectorNumElements();
6316     SDValue Idx = Op.getOperand(1);
6317     unsigned IdxVal = cast<ConstantSDNode>(Idx)->getZExtValue();
6318
6319     // Get the 128-bit vector.
6320     bool Upper = IdxVal >= NumElems/2;
6321     Vec = Extract128BitVector(Vec,
6322                     DAG.getConstant(Upper ? NumElems/2 : 0, MVT::i32), DAG, dl);
6323
6324     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, Op.getValueType(), Vec,
6325                     Upper ? DAG.getConstant(IdxVal-NumElems/2, MVT::i32) : Idx);
6326   }
6327
6328   assert(Vec.getValueSizeInBits() <= 128 && "Unexpected vector length");
6329
6330   if (Subtarget->hasSSE41() || Subtarget->hasAVX()) {
6331     SDValue Res = LowerEXTRACT_VECTOR_ELT_SSE4(Op, DAG);
6332     if (Res.getNode())
6333       return Res;
6334   }
6335
6336   EVT VT = Op.getValueType();
6337   DebugLoc dl = Op.getDebugLoc();
6338   // TODO: handle v16i8.
6339   if (VT.getSizeInBits() == 16) {
6340     SDValue Vec = Op.getOperand(0);
6341     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
6342     if (Idx == 0)
6343       return DAG.getNode(ISD::TRUNCATE, dl, MVT::i16,
6344                          DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
6345                                      DAG.getNode(ISD::BITCAST, dl,
6346                                                  MVT::v4i32, Vec),
6347                                      Op.getOperand(1)));
6348     // Transform it so it match pextrw which produces a 32-bit result.
6349     EVT EltVT = MVT::i32;
6350     SDValue Extract = DAG.getNode(X86ISD::PEXTRW, dl, EltVT,
6351                                     Op.getOperand(0), Op.getOperand(1));
6352     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, EltVT, Extract,
6353                                     DAG.getValueType(VT));
6354     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
6355   } else if (VT.getSizeInBits() == 32) {
6356     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
6357     if (Idx == 0)
6358       return Op;
6359
6360     // SHUFPS the element to the lowest double word, then movss.
6361     int Mask[4] = { static_cast<int>(Idx), -1, -1, -1 };
6362     EVT VVT = Op.getOperand(0).getValueType();
6363     SDValue Vec = DAG.getVectorShuffle(VVT, dl, Op.getOperand(0),
6364                                        DAG.getUNDEF(VVT), Mask);
6365     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, VT, Vec,
6366                        DAG.getIntPtrConstant(0));
6367   } else if (VT.getSizeInBits() == 64) {
6368     // FIXME: .td only matches this for <2 x f64>, not <2 x i64> on 32b
6369     // FIXME: seems like this should be unnecessary if mov{h,l}pd were taught
6370     //        to match extract_elt for f64.
6371     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
6372     if (Idx == 0)
6373       return Op;
6374
6375     // UNPCKHPD the element to the lowest double word, then movsd.
6376     // Note if the lower 64 bits of the result of the UNPCKHPD is then stored
6377     // to a f64mem, the whole operation is folded into a single MOVHPDmr.
6378     int Mask[2] = { 1, -1 };
6379     EVT VVT = Op.getOperand(0).getValueType();
6380     SDValue Vec = DAG.getVectorShuffle(VVT, dl, Op.getOperand(0),
6381                                        DAG.getUNDEF(VVT), Mask);
6382     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, VT, Vec,
6383                        DAG.getIntPtrConstant(0));
6384   }
6385
6386   return SDValue();
6387 }
6388
6389 SDValue
6390 X86TargetLowering::LowerINSERT_VECTOR_ELT_SSE4(SDValue Op,
6391                                                SelectionDAG &DAG) const {
6392   EVT VT = Op.getValueType();
6393   EVT EltVT = VT.getVectorElementType();
6394   DebugLoc dl = Op.getDebugLoc();
6395
6396   SDValue N0 = Op.getOperand(0);
6397   SDValue N1 = Op.getOperand(1);
6398   SDValue N2 = Op.getOperand(2);
6399
6400   if (VT.getSizeInBits() == 256)
6401     return SDValue();
6402
6403   if ((EltVT.getSizeInBits() == 8 || EltVT.getSizeInBits() == 16) &&
6404       isa<ConstantSDNode>(N2)) {
6405     unsigned Opc;
6406     if (VT == MVT::v8i16)
6407       Opc = X86ISD::PINSRW;
6408     else if (VT == MVT::v16i8)
6409       Opc = X86ISD::PINSRB;
6410     else
6411       Opc = X86ISD::PINSRB;
6412
6413     // Transform it so it match pinsr{b,w} which expects a GR32 as its second
6414     // argument.
6415     if (N1.getValueType() != MVT::i32)
6416       N1 = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, N1);
6417     if (N2.getValueType() != MVT::i32)
6418       N2 = DAG.getIntPtrConstant(cast<ConstantSDNode>(N2)->getZExtValue());
6419     return DAG.getNode(Opc, dl, VT, N0, N1, N2);
6420   } else if (EltVT == MVT::f32 && isa<ConstantSDNode>(N2)) {
6421     // Bits [7:6] of the constant are the source select.  This will always be
6422     //  zero here.  The DAG Combiner may combine an extract_elt index into these
6423     //  bits.  For example (insert (extract, 3), 2) could be matched by putting
6424     //  the '3' into bits [7:6] of X86ISD::INSERTPS.
6425     // Bits [5:4] of the constant are the destination select.  This is the
6426     //  value of the incoming immediate.
6427     // Bits [3:0] of the constant are the zero mask.  The DAG Combiner may
6428     //   combine either bitwise AND or insert of float 0.0 to set these bits.
6429     N2 = DAG.getIntPtrConstant(cast<ConstantSDNode>(N2)->getZExtValue() << 4);
6430     // Create this as a scalar to vector..
6431     N1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4f32, N1);
6432     return DAG.getNode(X86ISD::INSERTPS, dl, VT, N0, N1, N2);
6433   } else if (EltVT == MVT::i32 && isa<ConstantSDNode>(N2)) {
6434     // PINSR* works with constant index.
6435     return Op;
6436   }
6437   return SDValue();
6438 }
6439
6440 SDValue
6441 X86TargetLowering::LowerINSERT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) const {
6442   EVT VT = Op.getValueType();
6443   EVT EltVT = VT.getVectorElementType();
6444
6445   DebugLoc dl = Op.getDebugLoc();
6446   SDValue N0 = Op.getOperand(0);
6447   SDValue N1 = Op.getOperand(1);
6448   SDValue N2 = Op.getOperand(2);
6449
6450   // If this is a 256-bit vector result, first extract the 128-bit vector,
6451   // insert the element into the extracted half and then place it back.
6452   if (VT.getSizeInBits() == 256) {
6453     if (!isa<ConstantSDNode>(N2))
6454       return SDValue();
6455
6456     // Get the desired 128-bit vector half.
6457     unsigned NumElems = VT.getVectorNumElements();
6458     unsigned IdxVal = cast<ConstantSDNode>(N2)->getZExtValue();
6459     bool Upper = IdxVal >= NumElems/2;
6460     SDValue Ins128Idx = DAG.getConstant(Upper ? NumElems/2 : 0, MVT::i32);
6461     SDValue V = Extract128BitVector(N0, Ins128Idx, DAG, dl);
6462
6463     // Insert the element into the desired half.
6464     V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, V.getValueType(), V,
6465                  N1, Upper ? DAG.getConstant(IdxVal-NumElems/2, MVT::i32) : N2);
6466
6467     // Insert the changed part back to the 256-bit vector
6468     return Insert128BitVector(N0, V, Ins128Idx, DAG, dl);
6469   }
6470
6471   if (Subtarget->hasSSE41() || Subtarget->hasAVX())
6472     return LowerINSERT_VECTOR_ELT_SSE4(Op, DAG);
6473
6474   if (EltVT == MVT::i8)
6475     return SDValue();
6476
6477   if (EltVT.getSizeInBits() == 16 && isa<ConstantSDNode>(N2)) {
6478     // Transform it so it match pinsrw which expects a 16-bit value in a GR32
6479     // as its second argument.
6480     if (N1.getValueType() != MVT::i32)
6481       N1 = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, N1);
6482     if (N2.getValueType() != MVT::i32)
6483       N2 = DAG.getIntPtrConstant(cast<ConstantSDNode>(N2)->getZExtValue());
6484     return DAG.getNode(X86ISD::PINSRW, dl, VT, N0, N1, N2);
6485   }
6486   return SDValue();
6487 }
6488
6489 SDValue
6490 X86TargetLowering::LowerSCALAR_TO_VECTOR(SDValue Op, SelectionDAG &DAG) const {
6491   LLVMContext *Context = DAG.getContext();
6492   DebugLoc dl = Op.getDebugLoc();
6493   EVT OpVT = Op.getValueType();
6494
6495   // If this is a 256-bit vector result, first insert into a 128-bit
6496   // vector and then insert into the 256-bit vector.
6497   if (OpVT.getSizeInBits() > 128) {
6498     // Insert into a 128-bit vector.
6499     EVT VT128 = EVT::getVectorVT(*Context,
6500                                  OpVT.getVectorElementType(),
6501                                  OpVT.getVectorNumElements() / 2);
6502
6503     Op = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT128, Op.getOperand(0));
6504
6505     // Insert the 128-bit vector.
6506     return Insert128BitVector(DAG.getNode(ISD::UNDEF, dl, OpVT), Op,
6507                               DAG.getConstant(0, MVT::i32),
6508                               DAG, dl);
6509   }
6510
6511   if (Op.getValueType() == MVT::v1i64 &&
6512       Op.getOperand(0).getValueType() == MVT::i64)
6513     return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v1i64, Op.getOperand(0));
6514
6515   SDValue AnyExt = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, Op.getOperand(0));
6516   assert(Op.getValueType().getSimpleVT().getSizeInBits() == 128 &&
6517          "Expected an SSE type!");
6518   return DAG.getNode(ISD::BITCAST, dl, Op.getValueType(),
6519                      DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,AnyExt));
6520 }
6521
6522 // Lower a node with an EXTRACT_SUBVECTOR opcode.  This may result in
6523 // a simple subregister reference or explicit instructions to grab
6524 // upper bits of a vector.
6525 SDValue
6526 X86TargetLowering::LowerEXTRACT_SUBVECTOR(SDValue Op, SelectionDAG &DAG) const {
6527   if (Subtarget->hasAVX()) {
6528     DebugLoc dl = Op.getNode()->getDebugLoc();
6529     SDValue Vec = Op.getNode()->getOperand(0);
6530     SDValue Idx = Op.getNode()->getOperand(1);
6531
6532     if (Op.getNode()->getValueType(0).getSizeInBits() == 128
6533         && Vec.getNode()->getValueType(0).getSizeInBits() == 256) {
6534         return Extract128BitVector(Vec, Idx, DAG, dl);
6535     }
6536   }
6537   return SDValue();
6538 }
6539
6540 // Lower a node with an INSERT_SUBVECTOR opcode.  This may result in a
6541 // simple superregister reference or explicit instructions to insert
6542 // the upper bits of a vector.
6543 SDValue
6544 X86TargetLowering::LowerINSERT_SUBVECTOR(SDValue Op, SelectionDAG &DAG) const {
6545   if (Subtarget->hasAVX()) {
6546     DebugLoc dl = Op.getNode()->getDebugLoc();
6547     SDValue Vec = Op.getNode()->getOperand(0);
6548     SDValue SubVec = Op.getNode()->getOperand(1);
6549     SDValue Idx = Op.getNode()->getOperand(2);
6550
6551     if (Op.getNode()->getValueType(0).getSizeInBits() == 256
6552         && SubVec.getNode()->getValueType(0).getSizeInBits() == 128) {
6553       return Insert128BitVector(Vec, SubVec, Idx, DAG, dl);
6554     }
6555   }
6556   return SDValue();
6557 }
6558
6559 // ConstantPool, JumpTable, GlobalAddress, and ExternalSymbol are lowered as
6560 // their target countpart wrapped in the X86ISD::Wrapper node. Suppose N is
6561 // one of the above mentioned nodes. It has to be wrapped because otherwise
6562 // Select(N) returns N. So the raw TargetGlobalAddress nodes, etc. can only
6563 // be used to form addressing mode. These wrapped nodes will be selected
6564 // into MOV32ri.
6565 SDValue
6566 X86TargetLowering::LowerConstantPool(SDValue Op, SelectionDAG &DAG) const {
6567   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
6568
6569   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
6570   // global base reg.
6571   unsigned char OpFlag = 0;
6572   unsigned WrapperKind = X86ISD::Wrapper;
6573   CodeModel::Model M = getTargetMachine().getCodeModel();
6574
6575   if (Subtarget->isPICStyleRIPRel() &&
6576       (M == CodeModel::Small || M == CodeModel::Kernel))
6577     WrapperKind = X86ISD::WrapperRIP;
6578   else if (Subtarget->isPICStyleGOT())
6579     OpFlag = X86II::MO_GOTOFF;
6580   else if (Subtarget->isPICStyleStubPIC())
6581     OpFlag = X86II::MO_PIC_BASE_OFFSET;
6582
6583   SDValue Result = DAG.getTargetConstantPool(CP->getConstVal(), getPointerTy(),
6584                                              CP->getAlignment(),
6585                                              CP->getOffset(), OpFlag);
6586   DebugLoc DL = CP->getDebugLoc();
6587   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
6588   // With PIC, the address is actually $g + Offset.
6589   if (OpFlag) {
6590     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
6591                          DAG.getNode(X86ISD::GlobalBaseReg,
6592                                      DebugLoc(), getPointerTy()),
6593                          Result);
6594   }
6595
6596   return Result;
6597 }
6598
6599 SDValue X86TargetLowering::LowerJumpTable(SDValue Op, SelectionDAG &DAG) const {
6600   JumpTableSDNode *JT = cast<JumpTableSDNode>(Op);
6601
6602   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
6603   // global base reg.
6604   unsigned char OpFlag = 0;
6605   unsigned WrapperKind = X86ISD::Wrapper;
6606   CodeModel::Model M = getTargetMachine().getCodeModel();
6607
6608   if (Subtarget->isPICStyleRIPRel() &&
6609       (M == CodeModel::Small || M == CodeModel::Kernel))
6610     WrapperKind = X86ISD::WrapperRIP;
6611   else if (Subtarget->isPICStyleGOT())
6612     OpFlag = X86II::MO_GOTOFF;
6613   else if (Subtarget->isPICStyleStubPIC())
6614     OpFlag = X86II::MO_PIC_BASE_OFFSET;
6615
6616   SDValue Result = DAG.getTargetJumpTable(JT->getIndex(), getPointerTy(),
6617                                           OpFlag);
6618   DebugLoc DL = JT->getDebugLoc();
6619   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
6620
6621   // With PIC, the address is actually $g + Offset.
6622   if (OpFlag)
6623     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
6624                          DAG.getNode(X86ISD::GlobalBaseReg,
6625                                      DebugLoc(), getPointerTy()),
6626                          Result);
6627
6628   return Result;
6629 }
6630
6631 SDValue
6632 X86TargetLowering::LowerExternalSymbol(SDValue Op, SelectionDAG &DAG) const {
6633   const char *Sym = cast<ExternalSymbolSDNode>(Op)->getSymbol();
6634
6635   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
6636   // global base reg.
6637   unsigned char OpFlag = 0;
6638   unsigned WrapperKind = X86ISD::Wrapper;
6639   CodeModel::Model M = getTargetMachine().getCodeModel();
6640
6641   if (Subtarget->isPICStyleRIPRel() &&
6642       (M == CodeModel::Small || M == CodeModel::Kernel))
6643     WrapperKind = X86ISD::WrapperRIP;
6644   else if (Subtarget->isPICStyleGOT())
6645     OpFlag = X86II::MO_GOTOFF;
6646   else if (Subtarget->isPICStyleStubPIC())
6647     OpFlag = X86II::MO_PIC_BASE_OFFSET;
6648
6649   SDValue Result = DAG.getTargetExternalSymbol(Sym, getPointerTy(), OpFlag);
6650
6651   DebugLoc DL = Op.getDebugLoc();
6652   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
6653
6654
6655   // With PIC, the address is actually $g + Offset.
6656   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
6657       !Subtarget->is64Bit()) {
6658     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
6659                          DAG.getNode(X86ISD::GlobalBaseReg,
6660                                      DebugLoc(), getPointerTy()),
6661                          Result);
6662   }
6663
6664   return Result;
6665 }
6666
6667 SDValue
6668 X86TargetLowering::LowerBlockAddress(SDValue Op, SelectionDAG &DAG) const {
6669   // Create the TargetBlockAddressAddress node.
6670   unsigned char OpFlags =
6671     Subtarget->ClassifyBlockAddressReference();
6672   CodeModel::Model M = getTargetMachine().getCodeModel();
6673   const BlockAddress *BA = cast<BlockAddressSDNode>(Op)->getBlockAddress();
6674   DebugLoc dl = Op.getDebugLoc();
6675   SDValue Result = DAG.getBlockAddress(BA, getPointerTy(),
6676                                        /*isTarget=*/true, OpFlags);
6677
6678   if (Subtarget->isPICStyleRIPRel() &&
6679       (M == CodeModel::Small || M == CodeModel::Kernel))
6680     Result = DAG.getNode(X86ISD::WrapperRIP, dl, getPointerTy(), Result);
6681   else
6682     Result = DAG.getNode(X86ISD::Wrapper, dl, getPointerTy(), Result);
6683
6684   // With PIC, the address is actually $g + Offset.
6685   if (isGlobalRelativeToPICBase(OpFlags)) {
6686     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(),
6687                          DAG.getNode(X86ISD::GlobalBaseReg, dl, getPointerTy()),
6688                          Result);
6689   }
6690
6691   return Result;
6692 }
6693
6694 SDValue
6695 X86TargetLowering::LowerGlobalAddress(const GlobalValue *GV, DebugLoc dl,
6696                                       int64_t Offset,
6697                                       SelectionDAG &DAG) const {
6698   // Create the TargetGlobalAddress node, folding in the constant
6699   // offset if it is legal.
6700   unsigned char OpFlags =
6701     Subtarget->ClassifyGlobalReference(GV, getTargetMachine());
6702   CodeModel::Model M = getTargetMachine().getCodeModel();
6703   SDValue Result;
6704   if (OpFlags == X86II::MO_NO_FLAG &&
6705       X86::isOffsetSuitableForCodeModel(Offset, M)) {
6706     // A direct static reference to a global.
6707     Result = DAG.getTargetGlobalAddress(GV, dl, getPointerTy(), Offset);
6708     Offset = 0;
6709   } else {
6710     Result = DAG.getTargetGlobalAddress(GV, dl, getPointerTy(), 0, OpFlags);
6711   }
6712
6713   if (Subtarget->isPICStyleRIPRel() &&
6714       (M == CodeModel::Small || M == CodeModel::Kernel))
6715     Result = DAG.getNode(X86ISD::WrapperRIP, dl, getPointerTy(), Result);
6716   else
6717     Result = DAG.getNode(X86ISD::Wrapper, dl, getPointerTy(), Result);
6718
6719   // With PIC, the address is actually $g + Offset.
6720   if (isGlobalRelativeToPICBase(OpFlags)) {
6721     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(),
6722                          DAG.getNode(X86ISD::GlobalBaseReg, dl, getPointerTy()),
6723                          Result);
6724   }
6725
6726   // For globals that require a load from a stub to get the address, emit the
6727   // load.
6728   if (isGlobalStubReference(OpFlags))
6729     Result = DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(), Result,
6730                          MachinePointerInfo::getGOT(), false, false, 0);
6731
6732   // If there was a non-zero offset that we didn't fold, create an explicit
6733   // addition for it.
6734   if (Offset != 0)
6735     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(), Result,
6736                          DAG.getConstant(Offset, getPointerTy()));
6737
6738   return Result;
6739 }
6740
6741 SDValue
6742 X86TargetLowering::LowerGlobalAddress(SDValue Op, SelectionDAG &DAG) const {
6743   const GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
6744   int64_t Offset = cast<GlobalAddressSDNode>(Op)->getOffset();
6745   return LowerGlobalAddress(GV, Op.getDebugLoc(), Offset, DAG);
6746 }
6747
6748 static SDValue
6749 GetTLSADDR(SelectionDAG &DAG, SDValue Chain, GlobalAddressSDNode *GA,
6750            SDValue *InFlag, const EVT PtrVT, unsigned ReturnReg,
6751            unsigned char OperandFlags) {
6752   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
6753   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
6754   DebugLoc dl = GA->getDebugLoc();
6755   SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(), dl,
6756                                            GA->getValueType(0),
6757                                            GA->getOffset(),
6758                                            OperandFlags);
6759   if (InFlag) {
6760     SDValue Ops[] = { Chain,  TGA, *InFlag };
6761     Chain = DAG.getNode(X86ISD::TLSADDR, dl, NodeTys, Ops, 3);
6762   } else {
6763     SDValue Ops[]  = { Chain, TGA };
6764     Chain = DAG.getNode(X86ISD::TLSADDR, dl, NodeTys, Ops, 2);
6765   }
6766
6767   // TLSADDR will be codegen'ed as call. Inform MFI that function has calls.
6768   MFI->setAdjustsStack(true);
6769
6770   SDValue Flag = Chain.getValue(1);
6771   return DAG.getCopyFromReg(Chain, dl, ReturnReg, PtrVT, Flag);
6772 }
6773
6774 // Lower ISD::GlobalTLSAddress using the "general dynamic" model, 32 bit
6775 static SDValue
6776 LowerToTLSGeneralDynamicModel32(GlobalAddressSDNode *GA, SelectionDAG &DAG,
6777                                 const EVT PtrVT) {
6778   SDValue InFlag;
6779   DebugLoc dl = GA->getDebugLoc();  // ? function entry point might be better
6780   SDValue Chain = DAG.getCopyToReg(DAG.getEntryNode(), dl, X86::EBX,
6781                                      DAG.getNode(X86ISD::GlobalBaseReg,
6782                                                  DebugLoc(), PtrVT), InFlag);
6783   InFlag = Chain.getValue(1);
6784
6785   return GetTLSADDR(DAG, Chain, GA, &InFlag, PtrVT, X86::EAX, X86II::MO_TLSGD);
6786 }
6787
6788 // Lower ISD::GlobalTLSAddress using the "general dynamic" model, 64 bit
6789 static SDValue
6790 LowerToTLSGeneralDynamicModel64(GlobalAddressSDNode *GA, SelectionDAG &DAG,
6791                                 const EVT PtrVT) {
6792   return GetTLSADDR(DAG, DAG.getEntryNode(), GA, NULL, PtrVT,
6793                     X86::RAX, X86II::MO_TLSGD);
6794 }
6795
6796 // Lower ISD::GlobalTLSAddress using the "initial exec" (for no-pic) or
6797 // "local exec" model.
6798 static SDValue LowerToTLSExecModel(GlobalAddressSDNode *GA, SelectionDAG &DAG,
6799                                    const EVT PtrVT, TLSModel::Model model,
6800                                    bool is64Bit) {
6801   DebugLoc dl = GA->getDebugLoc();
6802
6803   // Get the Thread Pointer, which is %gs:0 (32-bit) or %fs:0 (64-bit).
6804   Value *Ptr = Constant::getNullValue(Type::getInt8PtrTy(*DAG.getContext(),
6805                                                          is64Bit ? 257 : 256));
6806
6807   SDValue ThreadPointer = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(),
6808                                       DAG.getIntPtrConstant(0),
6809                                       MachinePointerInfo(Ptr), false, false, 0);
6810
6811   unsigned char OperandFlags = 0;
6812   // Most TLS accesses are not RIP relative, even on x86-64.  One exception is
6813   // initialexec.
6814   unsigned WrapperKind = X86ISD::Wrapper;
6815   if (model == TLSModel::LocalExec) {
6816     OperandFlags = is64Bit ? X86II::MO_TPOFF : X86II::MO_NTPOFF;
6817   } else if (is64Bit) {
6818     assert(model == TLSModel::InitialExec);
6819     OperandFlags = X86II::MO_GOTTPOFF;
6820     WrapperKind = X86ISD::WrapperRIP;
6821   } else {
6822     assert(model == TLSModel::InitialExec);
6823     OperandFlags = X86II::MO_INDNTPOFF;
6824   }
6825
6826   // emit "addl x@ntpoff,%eax" (local exec) or "addl x@indntpoff,%eax" (initial
6827   // exec)
6828   SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(), dl,
6829                                            GA->getValueType(0),
6830                                            GA->getOffset(), OperandFlags);
6831   SDValue Offset = DAG.getNode(WrapperKind, dl, PtrVT, TGA);
6832
6833   if (model == TLSModel::InitialExec)
6834     Offset = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Offset,
6835                          MachinePointerInfo::getGOT(), false, false, 0);
6836
6837   // The address of the thread local variable is the add of the thread
6838   // pointer with the offset of the variable.
6839   return DAG.getNode(ISD::ADD, dl, PtrVT, ThreadPointer, Offset);
6840 }
6841
6842 SDValue
6843 X86TargetLowering::LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) const {
6844
6845   GlobalAddressSDNode *GA = cast<GlobalAddressSDNode>(Op);
6846   const GlobalValue *GV = GA->getGlobal();
6847
6848   if (Subtarget->isTargetELF()) {
6849     // TODO: implement the "local dynamic" model
6850     // TODO: implement the "initial exec"model for pic executables
6851
6852     // If GV is an alias then use the aliasee for determining
6853     // thread-localness.
6854     if (const GlobalAlias *GA = dyn_cast<GlobalAlias>(GV))
6855       GV = GA->resolveAliasedGlobal(false);
6856
6857     TLSModel::Model model
6858       = getTLSModel(GV, getTargetMachine().getRelocationModel());
6859
6860     switch (model) {
6861       case TLSModel::GeneralDynamic:
6862       case TLSModel::LocalDynamic: // not implemented
6863         if (Subtarget->is64Bit())
6864           return LowerToTLSGeneralDynamicModel64(GA, DAG, getPointerTy());
6865         return LowerToTLSGeneralDynamicModel32(GA, DAG, getPointerTy());
6866
6867       case TLSModel::InitialExec:
6868       case TLSModel::LocalExec:
6869         return LowerToTLSExecModel(GA, DAG, getPointerTy(), model,
6870                                    Subtarget->is64Bit());
6871     }
6872   } else if (Subtarget->isTargetDarwin()) {
6873     // Darwin only has one model of TLS.  Lower to that.
6874     unsigned char OpFlag = 0;
6875     unsigned WrapperKind = Subtarget->isPICStyleRIPRel() ?
6876                            X86ISD::WrapperRIP : X86ISD::Wrapper;
6877
6878     // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
6879     // global base reg.
6880     bool PIC32 = (getTargetMachine().getRelocationModel() == Reloc::PIC_) &&
6881                   !Subtarget->is64Bit();
6882     if (PIC32)
6883       OpFlag = X86II::MO_TLVP_PIC_BASE;
6884     else
6885       OpFlag = X86II::MO_TLVP;
6886     DebugLoc DL = Op.getDebugLoc();
6887     SDValue Result = DAG.getTargetGlobalAddress(GA->getGlobal(), DL,
6888                                                 GA->getValueType(0),
6889                                                 GA->getOffset(), OpFlag);
6890     SDValue Offset = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
6891
6892     // With PIC32, the address is actually $g + Offset.
6893     if (PIC32)
6894       Offset = DAG.getNode(ISD::ADD, DL, getPointerTy(),
6895                            DAG.getNode(X86ISD::GlobalBaseReg,
6896                                        DebugLoc(), getPointerTy()),
6897                            Offset);
6898
6899     // Lowering the machine isd will make sure everything is in the right
6900     // location.
6901     SDValue Chain = DAG.getEntryNode();
6902     SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
6903     SDValue Args[] = { Chain, Offset };
6904     Chain = DAG.getNode(X86ISD::TLSCALL, DL, NodeTys, Args, 2);
6905
6906     // TLSCALL will be codegen'ed as call. Inform MFI that function has calls.
6907     MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
6908     MFI->setAdjustsStack(true);
6909
6910     // And our return value (tls address) is in the standard call return value
6911     // location.
6912     unsigned Reg = Subtarget->is64Bit() ? X86::RAX : X86::EAX;
6913     return DAG.getCopyFromReg(Chain, DL, Reg, getPointerTy());
6914   }
6915
6916   assert(false &&
6917          "TLS not implemented for this target.");
6918
6919   llvm_unreachable("Unreachable");
6920   return SDValue();
6921 }
6922
6923
6924 /// LowerShiftParts - Lower SRA_PARTS and friends, which return two i32 values and
6925 /// take a 2 x i32 value to shift plus a shift amount.
6926 SDValue X86TargetLowering::LowerShiftParts(SDValue Op, SelectionDAG &DAG) const {
6927   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
6928   EVT VT = Op.getValueType();
6929   unsigned VTBits = VT.getSizeInBits();
6930   DebugLoc dl = Op.getDebugLoc();
6931   bool isSRA = Op.getOpcode() == ISD::SRA_PARTS;
6932   SDValue ShOpLo = Op.getOperand(0);
6933   SDValue ShOpHi = Op.getOperand(1);
6934   SDValue ShAmt  = Op.getOperand(2);
6935   SDValue Tmp1 = isSRA ? DAG.getNode(ISD::SRA, dl, VT, ShOpHi,
6936                                      DAG.getConstant(VTBits - 1, MVT::i8))
6937                        : DAG.getConstant(0, VT);
6938
6939   SDValue Tmp2, Tmp3;
6940   if (Op.getOpcode() == ISD::SHL_PARTS) {
6941     Tmp2 = DAG.getNode(X86ISD::SHLD, dl, VT, ShOpHi, ShOpLo, ShAmt);
6942     Tmp3 = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, ShAmt);
6943   } else {
6944     Tmp2 = DAG.getNode(X86ISD::SHRD, dl, VT, ShOpLo, ShOpHi, ShAmt);
6945     Tmp3 = DAG.getNode(isSRA ? ISD::SRA : ISD::SRL, dl, VT, ShOpHi, ShAmt);
6946   }
6947
6948   SDValue AndNode = DAG.getNode(ISD::AND, dl, MVT::i8, ShAmt,
6949                                 DAG.getConstant(VTBits, MVT::i8));
6950   SDValue Cond = DAG.getNode(X86ISD::CMP, dl, MVT::i32,
6951                              AndNode, DAG.getConstant(0, MVT::i8));
6952
6953   SDValue Hi, Lo;
6954   SDValue CC = DAG.getConstant(X86::COND_NE, MVT::i8);
6955   SDValue Ops0[4] = { Tmp2, Tmp3, CC, Cond };
6956   SDValue Ops1[4] = { Tmp3, Tmp1, CC, Cond };
6957
6958   if (Op.getOpcode() == ISD::SHL_PARTS) {
6959     Hi = DAG.getNode(X86ISD::CMOV, dl, VT, Ops0, 4);
6960     Lo = DAG.getNode(X86ISD::CMOV, dl, VT, Ops1, 4);
6961   } else {
6962     Lo = DAG.getNode(X86ISD::CMOV, dl, VT, Ops0, 4);
6963     Hi = DAG.getNode(X86ISD::CMOV, dl, VT, Ops1, 4);
6964   }
6965
6966   SDValue Ops[2] = { Lo, Hi };
6967   return DAG.getMergeValues(Ops, 2, dl);
6968 }
6969
6970 SDValue X86TargetLowering::LowerSINT_TO_FP(SDValue Op,
6971                                            SelectionDAG &DAG) const {
6972   EVT SrcVT = Op.getOperand(0).getValueType();
6973
6974   if (SrcVT.isVector())
6975     return SDValue();
6976
6977   assert(SrcVT.getSimpleVT() <= MVT::i64 && SrcVT.getSimpleVT() >= MVT::i16 &&
6978          "Unknown SINT_TO_FP to lower!");
6979
6980   // These are really Legal; return the operand so the caller accepts it as
6981   // Legal.
6982   if (SrcVT == MVT::i32 && isScalarFPTypeInSSEReg(Op.getValueType()))
6983     return Op;
6984   if (SrcVT == MVT::i64 && isScalarFPTypeInSSEReg(Op.getValueType()) &&
6985       Subtarget->is64Bit()) {
6986     return Op;
6987   }
6988
6989   DebugLoc dl = Op.getDebugLoc();
6990   unsigned Size = SrcVT.getSizeInBits()/8;
6991   MachineFunction &MF = DAG.getMachineFunction();
6992   int SSFI = MF.getFrameInfo()->CreateStackObject(Size, Size, false);
6993   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
6994   SDValue Chain = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
6995                                StackSlot,
6996                                MachinePointerInfo::getFixedStack(SSFI),
6997                                false, false, 0);
6998   return BuildFILD(Op, SrcVT, Chain, StackSlot, DAG);
6999 }
7000
7001 SDValue X86TargetLowering::BuildFILD(SDValue Op, EVT SrcVT, SDValue Chain,
7002                                      SDValue StackSlot,
7003                                      SelectionDAG &DAG) const {
7004   // Build the FILD
7005   DebugLoc DL = Op.getDebugLoc();
7006   SDVTList Tys;
7007   bool useSSE = isScalarFPTypeInSSEReg(Op.getValueType());
7008   if (useSSE)
7009     Tys = DAG.getVTList(MVT::f64, MVT::Other, MVT::Glue);
7010   else
7011     Tys = DAG.getVTList(Op.getValueType(), MVT::Other);
7012
7013   unsigned ByteSize = SrcVT.getSizeInBits()/8;
7014
7015   FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(StackSlot);
7016   MachineMemOperand *MMO;
7017   if (FI) {
7018     int SSFI = FI->getIndex();
7019     MMO =
7020       DAG.getMachineFunction()
7021       .getMachineMemOperand(MachinePointerInfo::getFixedStack(SSFI),
7022                             MachineMemOperand::MOLoad, ByteSize, ByteSize);
7023   } else {
7024     MMO = cast<LoadSDNode>(StackSlot)->getMemOperand();
7025     StackSlot = StackSlot.getOperand(1);
7026   }
7027   SDValue Ops[] = { Chain, StackSlot, DAG.getValueType(SrcVT) };
7028   SDValue Result = DAG.getMemIntrinsicNode(useSSE ? X86ISD::FILD_FLAG :
7029                                            X86ISD::FILD, DL,
7030                                            Tys, Ops, array_lengthof(Ops),
7031                                            SrcVT, MMO);
7032
7033   if (useSSE) {
7034     Chain = Result.getValue(1);
7035     SDValue InFlag = Result.getValue(2);
7036
7037     // FIXME: Currently the FST is flagged to the FILD_FLAG. This
7038     // shouldn't be necessary except that RFP cannot be live across
7039     // multiple blocks. When stackifier is fixed, they can be uncoupled.
7040     MachineFunction &MF = DAG.getMachineFunction();
7041     unsigned SSFISize = Op.getValueType().getSizeInBits()/8;
7042     int SSFI = MF.getFrameInfo()->CreateStackObject(SSFISize, SSFISize, false);
7043     SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
7044     Tys = DAG.getVTList(MVT::Other);
7045     SDValue Ops[] = {
7046       Chain, Result, StackSlot, DAG.getValueType(Op.getValueType()), InFlag
7047     };
7048     MachineMemOperand *MMO =
7049       DAG.getMachineFunction()
7050       .getMachineMemOperand(MachinePointerInfo::getFixedStack(SSFI),
7051                             MachineMemOperand::MOStore, SSFISize, SSFISize);
7052
7053     Chain = DAG.getMemIntrinsicNode(X86ISD::FST, DL, Tys,
7054                                     Ops, array_lengthof(Ops),
7055                                     Op.getValueType(), MMO);
7056     Result = DAG.getLoad(Op.getValueType(), DL, Chain, StackSlot,
7057                          MachinePointerInfo::getFixedStack(SSFI),
7058                          false, false, 0);
7059   }
7060
7061   return Result;
7062 }
7063
7064 // LowerUINT_TO_FP_i64 - 64-bit unsigned integer to double expansion.
7065 SDValue X86TargetLowering::LowerUINT_TO_FP_i64(SDValue Op,
7066                                                SelectionDAG &DAG) const {
7067   // This algorithm is not obvious. Here it is in C code, more or less:
7068   /*
7069     double uint64_to_double( uint32_t hi, uint32_t lo ) {
7070       static const __m128i exp = { 0x4330000045300000ULL, 0 };
7071       static const __m128d bias = { 0x1.0p84, 0x1.0p52 };
7072
7073       // Copy ints to xmm registers.
7074       __m128i xh = _mm_cvtsi32_si128( hi );
7075       __m128i xl = _mm_cvtsi32_si128( lo );
7076
7077       // Combine into low half of a single xmm register.
7078       __m128i x = _mm_unpacklo_epi32( xh, xl );
7079       __m128d d;
7080       double sd;
7081
7082       // Merge in appropriate exponents to give the integer bits the right
7083       // magnitude.
7084       x = _mm_unpacklo_epi32( x, exp );
7085
7086       // Subtract away the biases to deal with the IEEE-754 double precision
7087       // implicit 1.
7088       d = _mm_sub_pd( (__m128d) x, bias );
7089
7090       // All conversions up to here are exact. The correctly rounded result is
7091       // calculated using the current rounding mode using the following
7092       // horizontal add.
7093       d = _mm_add_sd( d, _mm_unpackhi_pd( d, d ) );
7094       _mm_store_sd( &sd, d );   // Because we are returning doubles in XMM, this
7095                                 // store doesn't really need to be here (except
7096                                 // maybe to zero the other double)
7097       return sd;
7098     }
7099   */
7100
7101   DebugLoc dl = Op.getDebugLoc();
7102   LLVMContext *Context = DAG.getContext();
7103
7104   // Build some magic constants.
7105   std::vector<Constant*> CV0;
7106   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0x45300000)));
7107   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0x43300000)));
7108   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0)));
7109   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0)));
7110   Constant *C0 = ConstantVector::get(CV0);
7111   SDValue CPIdx0 = DAG.getConstantPool(C0, getPointerTy(), 16);
7112
7113   std::vector<Constant*> CV1;
7114   CV1.push_back(
7115     ConstantFP::get(*Context, APFloat(APInt(64, 0x4530000000000000ULL))));
7116   CV1.push_back(
7117     ConstantFP::get(*Context, APFloat(APInt(64, 0x4330000000000000ULL))));
7118   Constant *C1 = ConstantVector::get(CV1);
7119   SDValue CPIdx1 = DAG.getConstantPool(C1, getPointerTy(), 16);
7120
7121   SDValue XR1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
7122                             DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
7123                                         Op.getOperand(0),
7124                                         DAG.getIntPtrConstant(1)));
7125   SDValue XR2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
7126                             DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
7127                                         Op.getOperand(0),
7128                                         DAG.getIntPtrConstant(0)));
7129   SDValue Unpck1 = getUnpackl(DAG, dl, MVT::v4i32, XR1, XR2);
7130   SDValue CLod0 = DAG.getLoad(MVT::v4i32, dl, DAG.getEntryNode(), CPIdx0,
7131                               MachinePointerInfo::getConstantPool(),
7132                               false, false, 16);
7133   SDValue Unpck2 = getUnpackl(DAG, dl, MVT::v4i32, Unpck1, CLod0);
7134   SDValue XR2F = DAG.getNode(ISD::BITCAST, dl, MVT::v2f64, Unpck2);
7135   SDValue CLod1 = DAG.getLoad(MVT::v2f64, dl, CLod0.getValue(1), CPIdx1,
7136                               MachinePointerInfo::getConstantPool(),
7137                               false, false, 16);
7138   SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::v2f64, XR2F, CLod1);
7139
7140   // Add the halves; easiest way is to swap them into another reg first.
7141   int ShufMask[2] = { 1, -1 };
7142   SDValue Shuf = DAG.getVectorShuffle(MVT::v2f64, dl, Sub,
7143                                       DAG.getUNDEF(MVT::v2f64), ShufMask);
7144   SDValue Add = DAG.getNode(ISD::FADD, dl, MVT::v2f64, Shuf, Sub);
7145   return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Add,
7146                      DAG.getIntPtrConstant(0));
7147 }
7148
7149 // LowerUINT_TO_FP_i32 - 32-bit unsigned integer to float expansion.
7150 SDValue X86TargetLowering::LowerUINT_TO_FP_i32(SDValue Op,
7151                                                SelectionDAG &DAG) const {
7152   DebugLoc dl = Op.getDebugLoc();
7153   // FP constant to bias correct the final result.
7154   SDValue Bias = DAG.getConstantFP(BitsToDouble(0x4330000000000000ULL),
7155                                    MVT::f64);
7156
7157   // Load the 32-bit value into an XMM register.
7158   SDValue Load = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
7159                              DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
7160                                          Op.getOperand(0),
7161                                          DAG.getIntPtrConstant(0)));
7162
7163   Load = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
7164                      DAG.getNode(ISD::BITCAST, dl, MVT::v2f64, Load),
7165                      DAG.getIntPtrConstant(0));
7166
7167   // Or the load with the bias.
7168   SDValue Or = DAG.getNode(ISD::OR, dl, MVT::v2i64,
7169                            DAG.getNode(ISD::BITCAST, dl, MVT::v2i64,
7170                                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
7171                                                    MVT::v2f64, Load)),
7172                            DAG.getNode(ISD::BITCAST, dl, MVT::v2i64,
7173                                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
7174                                                    MVT::v2f64, Bias)));
7175   Or = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
7176                    DAG.getNode(ISD::BITCAST, dl, MVT::v2f64, Or),
7177                    DAG.getIntPtrConstant(0));
7178
7179   // Subtract the bias.
7180   SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::f64, Or, Bias);
7181
7182   // Handle final rounding.
7183   EVT DestVT = Op.getValueType();
7184
7185   if (DestVT.bitsLT(MVT::f64)) {
7186     return DAG.getNode(ISD::FP_ROUND, dl, DestVT, Sub,
7187                        DAG.getIntPtrConstant(0));
7188   } else if (DestVT.bitsGT(MVT::f64)) {
7189     return DAG.getNode(ISD::FP_EXTEND, dl, DestVT, Sub);
7190   }
7191
7192   // Handle final rounding.
7193   return Sub;
7194 }
7195
7196 SDValue X86TargetLowering::LowerUINT_TO_FP(SDValue Op,
7197                                            SelectionDAG &DAG) const {
7198   SDValue N0 = Op.getOperand(0);
7199   DebugLoc dl = Op.getDebugLoc();
7200
7201   // Since UINT_TO_FP is legal (it's marked custom), dag combiner won't
7202   // optimize it to a SINT_TO_FP when the sign bit is known zero. Perform
7203   // the optimization here.
7204   if (DAG.SignBitIsZero(N0))
7205     return DAG.getNode(ISD::SINT_TO_FP, dl, Op.getValueType(), N0);
7206
7207   EVT SrcVT = N0.getValueType();
7208   EVT DstVT = Op.getValueType();
7209   if (SrcVT == MVT::i64 && DstVT == MVT::f64 && X86ScalarSSEf64)
7210     return LowerUINT_TO_FP_i64(Op, DAG);
7211   else if (SrcVT == MVT::i32 && X86ScalarSSEf64)
7212     return LowerUINT_TO_FP_i32(Op, DAG);
7213
7214   // Make a 64-bit buffer, and use it to build an FILD.
7215   SDValue StackSlot = DAG.CreateStackTemporary(MVT::i64);
7216   if (SrcVT == MVT::i32) {
7217     SDValue WordOff = DAG.getConstant(4, getPointerTy());
7218     SDValue OffsetSlot = DAG.getNode(ISD::ADD, dl,
7219                                      getPointerTy(), StackSlot, WordOff);
7220     SDValue Store1 = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
7221                                   StackSlot, MachinePointerInfo(),
7222                                   false, false, 0);
7223     SDValue Store2 = DAG.getStore(Store1, dl, DAG.getConstant(0, MVT::i32),
7224                                   OffsetSlot, MachinePointerInfo(),
7225                                   false, false, 0);
7226     SDValue Fild = BuildFILD(Op, MVT::i64, Store2, StackSlot, DAG);
7227     return Fild;
7228   }
7229
7230   assert(SrcVT == MVT::i64 && "Unexpected type in UINT_TO_FP");
7231   SDValue Store = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
7232                                 StackSlot, MachinePointerInfo(),
7233                                false, false, 0);
7234   // For i64 source, we need to add the appropriate power of 2 if the input
7235   // was negative.  This is the same as the optimization in
7236   // DAGTypeLegalizer::ExpandIntOp_UNIT_TO_FP, and for it to be safe here,
7237   // we must be careful to do the computation in x87 extended precision, not
7238   // in SSE. (The generic code can't know it's OK to do this, or how to.)
7239   int SSFI = cast<FrameIndexSDNode>(StackSlot)->getIndex();
7240   MachineMemOperand *MMO =
7241     DAG.getMachineFunction()
7242     .getMachineMemOperand(MachinePointerInfo::getFixedStack(SSFI),
7243                           MachineMemOperand::MOLoad, 8, 8);
7244
7245   SDVTList Tys = DAG.getVTList(MVT::f80, MVT::Other);
7246   SDValue Ops[] = { Store, StackSlot, DAG.getValueType(MVT::i64) };
7247   SDValue Fild = DAG.getMemIntrinsicNode(X86ISD::FILD, dl, Tys, Ops, 3,
7248                                          MVT::i64, MMO);
7249
7250   APInt FF(32, 0x5F800000ULL);
7251
7252   // Check whether the sign bit is set.
7253   SDValue SignSet = DAG.getSetCC(dl, getSetCCResultType(MVT::i64),
7254                                  Op.getOperand(0), DAG.getConstant(0, MVT::i64),
7255                                  ISD::SETLT);
7256
7257   // Build a 64 bit pair (0, FF) in the constant pool, with FF in the lo bits.
7258   SDValue FudgePtr = DAG.getConstantPool(
7259                              ConstantInt::get(*DAG.getContext(), FF.zext(64)),
7260                                          getPointerTy());
7261
7262   // Get a pointer to FF if the sign bit was set, or to 0 otherwise.
7263   SDValue Zero = DAG.getIntPtrConstant(0);
7264   SDValue Four = DAG.getIntPtrConstant(4);
7265   SDValue Offset = DAG.getNode(ISD::SELECT, dl, Zero.getValueType(), SignSet,
7266                                Zero, Four);
7267   FudgePtr = DAG.getNode(ISD::ADD, dl, getPointerTy(), FudgePtr, Offset);
7268
7269   // Load the value out, extending it from f32 to f80.
7270   // FIXME: Avoid the extend by constructing the right constant pool?
7271   SDValue Fudge = DAG.getExtLoad(ISD::EXTLOAD, dl, MVT::f80, DAG.getEntryNode(),
7272                                  FudgePtr, MachinePointerInfo::getConstantPool(),
7273                                  MVT::f32, false, false, 4);
7274   // Extend everything to 80 bits to force it to be done on x87.
7275   SDValue Add = DAG.getNode(ISD::FADD, dl, MVT::f80, Fild, Fudge);
7276   return DAG.getNode(ISD::FP_ROUND, dl, DstVT, Add, DAG.getIntPtrConstant(0));
7277 }
7278
7279 std::pair<SDValue,SDValue> X86TargetLowering::
7280 FP_TO_INTHelper(SDValue Op, SelectionDAG &DAG, bool IsSigned) const {
7281   DebugLoc DL = Op.getDebugLoc();
7282
7283   EVT DstTy = Op.getValueType();
7284
7285   if (!IsSigned) {
7286     assert(DstTy == MVT::i32 && "Unexpected FP_TO_UINT");
7287     DstTy = MVT::i64;
7288   }
7289
7290   assert(DstTy.getSimpleVT() <= MVT::i64 &&
7291          DstTy.getSimpleVT() >= MVT::i16 &&
7292          "Unknown FP_TO_SINT to lower!");
7293
7294   // These are really Legal.
7295   if (DstTy == MVT::i32 &&
7296       isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType()))
7297     return std::make_pair(SDValue(), SDValue());
7298   if (Subtarget->is64Bit() &&
7299       DstTy == MVT::i64 &&
7300       isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType()))
7301     return std::make_pair(SDValue(), SDValue());
7302
7303   // We lower FP->sint64 into FISTP64, followed by a load, all to a temporary
7304   // stack slot.
7305   MachineFunction &MF = DAG.getMachineFunction();
7306   unsigned MemSize = DstTy.getSizeInBits()/8;
7307   int SSFI = MF.getFrameInfo()->CreateStackObject(MemSize, MemSize, false);
7308   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
7309
7310
7311
7312   unsigned Opc;
7313   switch (DstTy.getSimpleVT().SimpleTy) {
7314   default: llvm_unreachable("Invalid FP_TO_SINT to lower!");
7315   case MVT::i16: Opc = X86ISD::FP_TO_INT16_IN_MEM; break;
7316   case MVT::i32: Opc = X86ISD::FP_TO_INT32_IN_MEM; break;
7317   case MVT::i64: Opc = X86ISD::FP_TO_INT64_IN_MEM; break;
7318   }
7319
7320   SDValue Chain = DAG.getEntryNode();
7321   SDValue Value = Op.getOperand(0);
7322   EVT TheVT = Op.getOperand(0).getValueType();
7323   if (isScalarFPTypeInSSEReg(TheVT)) {
7324     assert(DstTy == MVT::i64 && "Invalid FP_TO_SINT to lower!");
7325     Chain = DAG.getStore(Chain, DL, Value, StackSlot,
7326                          MachinePointerInfo::getFixedStack(SSFI),
7327                          false, false, 0);
7328     SDVTList Tys = DAG.getVTList(Op.getOperand(0).getValueType(), MVT::Other);
7329     SDValue Ops[] = {
7330       Chain, StackSlot, DAG.getValueType(TheVT)
7331     };
7332
7333     MachineMemOperand *MMO =
7334       MF.getMachineMemOperand(MachinePointerInfo::getFixedStack(SSFI),
7335                               MachineMemOperand::MOLoad, MemSize, MemSize);
7336     Value = DAG.getMemIntrinsicNode(X86ISD::FLD, DL, Tys, Ops, 3,
7337                                     DstTy, MMO);
7338     Chain = Value.getValue(1);
7339     SSFI = MF.getFrameInfo()->CreateStackObject(MemSize, MemSize, false);
7340     StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
7341   }
7342
7343   MachineMemOperand *MMO =
7344     MF.getMachineMemOperand(MachinePointerInfo::getFixedStack(SSFI),
7345                             MachineMemOperand::MOStore, MemSize, MemSize);
7346
7347   // Build the FP_TO_INT*_IN_MEM
7348   SDValue Ops[] = { Chain, Value, StackSlot };
7349   SDValue FIST = DAG.getMemIntrinsicNode(Opc, DL, DAG.getVTList(MVT::Other),
7350                                          Ops, 3, DstTy, MMO);
7351
7352   return std::make_pair(FIST, StackSlot);
7353 }
7354
7355 SDValue X86TargetLowering::LowerFP_TO_SINT(SDValue Op,
7356                                            SelectionDAG &DAG) const {
7357   if (Op.getValueType().isVector())
7358     return SDValue();
7359
7360   std::pair<SDValue,SDValue> Vals = FP_TO_INTHelper(Op, DAG, true);
7361   SDValue FIST = Vals.first, StackSlot = Vals.second;
7362   // If FP_TO_INTHelper failed, the node is actually supposed to be Legal.
7363   if (FIST.getNode() == 0) return Op;
7364
7365   // Load the result.
7366   return DAG.getLoad(Op.getValueType(), Op.getDebugLoc(),
7367                      FIST, StackSlot, MachinePointerInfo(), false, false, 0);
7368 }
7369
7370 SDValue X86TargetLowering::LowerFP_TO_UINT(SDValue Op,
7371                                            SelectionDAG &DAG) const {
7372   std::pair<SDValue,SDValue> Vals = FP_TO_INTHelper(Op, DAG, false);
7373   SDValue FIST = Vals.first, StackSlot = Vals.second;
7374   assert(FIST.getNode() && "Unexpected failure");
7375
7376   // Load the result.
7377   return DAG.getLoad(Op.getValueType(), Op.getDebugLoc(),
7378                      FIST, StackSlot, MachinePointerInfo(), false, false, 0);
7379 }
7380
7381 SDValue X86TargetLowering::LowerFABS(SDValue Op,
7382                                      SelectionDAG &DAG) const {
7383   LLVMContext *Context = DAG.getContext();
7384   DebugLoc dl = Op.getDebugLoc();
7385   EVT VT = Op.getValueType();
7386   EVT EltVT = VT;
7387   if (VT.isVector())
7388     EltVT = VT.getVectorElementType();
7389   std::vector<Constant*> CV;
7390   if (EltVT == MVT::f64) {
7391     Constant *C = ConstantFP::get(*Context, APFloat(APInt(64, ~(1ULL << 63))));
7392     CV.push_back(C);
7393     CV.push_back(C);
7394   } else {
7395     Constant *C = ConstantFP::get(*Context, APFloat(APInt(32, ~(1U << 31))));
7396     CV.push_back(C);
7397     CV.push_back(C);
7398     CV.push_back(C);
7399     CV.push_back(C);
7400   }
7401   Constant *C = ConstantVector::get(CV);
7402   SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
7403   SDValue Mask = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
7404                              MachinePointerInfo::getConstantPool(),
7405                              false, false, 16);
7406   return DAG.getNode(X86ISD::FAND, dl, VT, Op.getOperand(0), Mask);
7407 }
7408
7409 SDValue X86TargetLowering::LowerFNEG(SDValue Op, SelectionDAG &DAG) const {
7410   LLVMContext *Context = DAG.getContext();
7411   DebugLoc dl = Op.getDebugLoc();
7412   EVT VT = Op.getValueType();
7413   EVT EltVT = VT;
7414   if (VT.isVector())
7415     EltVT = VT.getVectorElementType();
7416   std::vector<Constant*> CV;
7417   if (EltVT == MVT::f64) {
7418     Constant *C = ConstantFP::get(*Context, APFloat(APInt(64, 1ULL << 63)));
7419     CV.push_back(C);
7420     CV.push_back(C);
7421   } else {
7422     Constant *C = ConstantFP::get(*Context, APFloat(APInt(32, 1U << 31)));
7423     CV.push_back(C);
7424     CV.push_back(C);
7425     CV.push_back(C);
7426     CV.push_back(C);
7427   }
7428   Constant *C = ConstantVector::get(CV);
7429   SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
7430   SDValue Mask = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
7431                              MachinePointerInfo::getConstantPool(),
7432                              false, false, 16);
7433   if (VT.isVector()) {
7434     return DAG.getNode(ISD::BITCAST, dl, VT,
7435                        DAG.getNode(ISD::XOR, dl, MVT::v2i64,
7436                     DAG.getNode(ISD::BITCAST, dl, MVT::v2i64,
7437                                 Op.getOperand(0)),
7438                     DAG.getNode(ISD::BITCAST, dl, MVT::v2i64, Mask)));
7439   } else {
7440     return DAG.getNode(X86ISD::FXOR, dl, VT, Op.getOperand(0), Mask);
7441   }
7442 }
7443
7444 SDValue X86TargetLowering::LowerFCOPYSIGN(SDValue Op, SelectionDAG &DAG) const {
7445   LLVMContext *Context = DAG.getContext();
7446   SDValue Op0 = Op.getOperand(0);
7447   SDValue Op1 = Op.getOperand(1);
7448   DebugLoc dl = Op.getDebugLoc();
7449   EVT VT = Op.getValueType();
7450   EVT SrcVT = Op1.getValueType();
7451
7452   // If second operand is smaller, extend it first.
7453   if (SrcVT.bitsLT(VT)) {
7454     Op1 = DAG.getNode(ISD::FP_EXTEND, dl, VT, Op1);
7455     SrcVT = VT;
7456   }
7457   // And if it is bigger, shrink it first.
7458   if (SrcVT.bitsGT(VT)) {
7459     Op1 = DAG.getNode(ISD::FP_ROUND, dl, VT, Op1, DAG.getIntPtrConstant(1));
7460     SrcVT = VT;
7461   }
7462
7463   // At this point the operands and the result should have the same
7464   // type, and that won't be f80 since that is not custom lowered.
7465
7466   // First get the sign bit of second operand.
7467   std::vector<Constant*> CV;
7468   if (SrcVT == MVT::f64) {
7469     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, 1ULL << 63))));
7470     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, 0))));
7471   } else {
7472     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 1U << 31))));
7473     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
7474     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
7475     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
7476   }
7477   Constant *C = ConstantVector::get(CV);
7478   SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
7479   SDValue Mask1 = DAG.getLoad(SrcVT, dl, DAG.getEntryNode(), CPIdx,
7480                               MachinePointerInfo::getConstantPool(),
7481                               false, false, 16);
7482   SDValue SignBit = DAG.getNode(X86ISD::FAND, dl, SrcVT, Op1, Mask1);
7483
7484   // Shift sign bit right or left if the two operands have different types.
7485   if (SrcVT.bitsGT(VT)) {
7486     // Op0 is MVT::f32, Op1 is MVT::f64.
7487     SignBit = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2f64, SignBit);
7488     SignBit = DAG.getNode(X86ISD::FSRL, dl, MVT::v2f64, SignBit,
7489                           DAG.getConstant(32, MVT::i32));
7490     SignBit = DAG.getNode(ISD::BITCAST, dl, MVT::v4f32, SignBit);
7491     SignBit = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f32, SignBit,
7492                           DAG.getIntPtrConstant(0));
7493   }
7494
7495   // Clear first operand sign bit.
7496   CV.clear();
7497   if (VT == MVT::f64) {
7498     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, ~(1ULL << 63)))));
7499     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, 0))));
7500   } else {
7501     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, ~(1U << 31)))));
7502     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
7503     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
7504     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
7505   }
7506   C = ConstantVector::get(CV);
7507   CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
7508   SDValue Mask2 = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
7509                               MachinePointerInfo::getConstantPool(),
7510                               false, false, 16);
7511   SDValue Val = DAG.getNode(X86ISD::FAND, dl, VT, Op0, Mask2);
7512
7513   // Or the value with the sign bit.
7514   return DAG.getNode(X86ISD::FOR, dl, VT, Val, SignBit);
7515 }
7516
7517 SDValue X86TargetLowering::LowerFGETSIGN(SDValue Op, SelectionDAG &DAG) const {
7518   SDValue N0 = Op.getOperand(0);
7519   DebugLoc dl = Op.getDebugLoc();
7520   EVT VT = Op.getValueType();
7521
7522   // Lower ISD::FGETSIGN to (AND (X86ISD::FGETSIGNx86 ...) 1).
7523   SDValue xFGETSIGN = DAG.getNode(X86ISD::FGETSIGNx86, dl, VT, N0,
7524                                   DAG.getConstant(1, VT));
7525   return DAG.getNode(ISD::AND, dl, VT, xFGETSIGN, DAG.getConstant(1, VT));
7526 }
7527
7528 /// Emit nodes that will be selected as "test Op0,Op0", or something
7529 /// equivalent.
7530 SDValue X86TargetLowering::EmitTest(SDValue Op, unsigned X86CC,
7531                                     SelectionDAG &DAG) const {
7532   DebugLoc dl = Op.getDebugLoc();
7533
7534   // CF and OF aren't always set the way we want. Determine which
7535   // of these we need.
7536   bool NeedCF = false;
7537   bool NeedOF = false;
7538   switch (X86CC) {
7539   default: break;
7540   case X86::COND_A: case X86::COND_AE:
7541   case X86::COND_B: case X86::COND_BE:
7542     NeedCF = true;
7543     break;
7544   case X86::COND_G: case X86::COND_GE:
7545   case X86::COND_L: case X86::COND_LE:
7546   case X86::COND_O: case X86::COND_NO:
7547     NeedOF = true;
7548     break;
7549   }
7550
7551   // See if we can use the EFLAGS value from the operand instead of
7552   // doing a separate TEST. TEST always sets OF and CF to 0, so unless
7553   // we prove that the arithmetic won't overflow, we can't use OF or CF.
7554   if (Op.getResNo() != 0 || NeedOF || NeedCF)
7555     // Emit a CMP with 0, which is the TEST pattern.
7556     return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op,
7557                        DAG.getConstant(0, Op.getValueType()));
7558
7559   unsigned Opcode = 0;
7560   unsigned NumOperands = 0;
7561   switch (Op.getNode()->getOpcode()) {
7562   case ISD::ADD:
7563     // Due to an isel shortcoming, be conservative if this add is likely to be
7564     // selected as part of a load-modify-store instruction. When the root node
7565     // in a match is a store, isel doesn't know how to remap non-chain non-flag
7566     // uses of other nodes in the match, such as the ADD in this case. This
7567     // leads to the ADD being left around and reselected, with the result being
7568     // two adds in the output.  Alas, even if none our users are stores, that
7569     // doesn't prove we're O.K.  Ergo, if we have any parents that aren't
7570     // CopyToReg or SETCC, eschew INC/DEC.  A better fix seems to require
7571     // climbing the DAG back to the root, and it doesn't seem to be worth the
7572     // effort.
7573     for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
7574            UE = Op.getNode()->use_end(); UI != UE; ++UI)
7575       if (UI->getOpcode() != ISD::CopyToReg && UI->getOpcode() != ISD::SETCC)
7576         goto default_case;
7577
7578     if (ConstantSDNode *C =
7579         dyn_cast<ConstantSDNode>(Op.getNode()->getOperand(1))) {
7580       // An add of one will be selected as an INC.
7581       if (C->getAPIntValue() == 1) {
7582         Opcode = X86ISD::INC;
7583         NumOperands = 1;
7584         break;
7585       }
7586
7587       // An add of negative one (subtract of one) will be selected as a DEC.
7588       if (C->getAPIntValue().isAllOnesValue()) {
7589         Opcode = X86ISD::DEC;
7590         NumOperands = 1;
7591         break;
7592       }
7593     }
7594
7595     // Otherwise use a regular EFLAGS-setting add.
7596     Opcode = X86ISD::ADD;
7597     NumOperands = 2;
7598     break;
7599   case ISD::AND: {
7600     // If the primary and result isn't used, don't bother using X86ISD::AND,
7601     // because a TEST instruction will be better.
7602     bool NonFlagUse = false;
7603     for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
7604            UE = Op.getNode()->use_end(); UI != UE; ++UI) {
7605       SDNode *User = *UI;
7606       unsigned UOpNo = UI.getOperandNo();
7607       if (User->getOpcode() == ISD::TRUNCATE && User->hasOneUse()) {
7608         // Look pass truncate.
7609         UOpNo = User->use_begin().getOperandNo();
7610         User = *User->use_begin();
7611       }
7612
7613       if (User->getOpcode() != ISD::BRCOND &&
7614           User->getOpcode() != ISD::SETCC &&
7615           (User->getOpcode() != ISD::SELECT || UOpNo != 0)) {
7616         NonFlagUse = true;
7617         break;
7618       }
7619     }
7620
7621     if (!NonFlagUse)
7622       break;
7623   }
7624     // FALL THROUGH
7625   case ISD::SUB:
7626   case ISD::OR:
7627   case ISD::XOR:
7628     // Due to the ISEL shortcoming noted above, be conservative if this op is
7629     // likely to be selected as part of a load-modify-store instruction.
7630     for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
7631            UE = Op.getNode()->use_end(); UI != UE; ++UI)
7632       if (UI->getOpcode() == ISD::STORE)
7633         goto default_case;
7634
7635     // Otherwise use a regular EFLAGS-setting instruction.
7636     switch (Op.getNode()->getOpcode()) {
7637     default: llvm_unreachable("unexpected operator!");
7638     case ISD::SUB: Opcode = X86ISD::SUB; break;
7639     case ISD::OR:  Opcode = X86ISD::OR;  break;
7640     case ISD::XOR: Opcode = X86ISD::XOR; break;
7641     case ISD::AND: Opcode = X86ISD::AND; break;
7642     }
7643
7644     NumOperands = 2;
7645     break;
7646   case X86ISD::ADD:
7647   case X86ISD::SUB:
7648   case X86ISD::INC:
7649   case X86ISD::DEC:
7650   case X86ISD::OR:
7651   case X86ISD::XOR:
7652   case X86ISD::AND:
7653     return SDValue(Op.getNode(), 1);
7654   default:
7655   default_case:
7656     break;
7657   }
7658
7659   if (Opcode == 0)
7660     // Emit a CMP with 0, which is the TEST pattern.
7661     return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op,
7662                        DAG.getConstant(0, Op.getValueType()));
7663
7664   SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::i32);
7665   SmallVector<SDValue, 4> Ops;
7666   for (unsigned i = 0; i != NumOperands; ++i)
7667     Ops.push_back(Op.getOperand(i));
7668
7669   SDValue New = DAG.getNode(Opcode, dl, VTs, &Ops[0], NumOperands);
7670   DAG.ReplaceAllUsesWith(Op, New);
7671   return SDValue(New.getNode(), 1);
7672 }
7673
7674 /// Emit nodes that will be selected as "cmp Op0,Op1", or something
7675 /// equivalent.
7676 SDValue X86TargetLowering::EmitCmp(SDValue Op0, SDValue Op1, unsigned X86CC,
7677                                    SelectionDAG &DAG) const {
7678   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op1))
7679     if (C->getAPIntValue() == 0)
7680       return EmitTest(Op0, X86CC, DAG);
7681
7682   DebugLoc dl = Op0.getDebugLoc();
7683   return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op0, Op1);
7684 }
7685
7686 /// LowerToBT - Result of 'and' is compared against zero. Turn it into a BT node
7687 /// if it's possible.
7688 SDValue X86TargetLowering::LowerToBT(SDValue And, ISD::CondCode CC,
7689                                      DebugLoc dl, SelectionDAG &DAG) const {
7690   SDValue Op0 = And.getOperand(0);
7691   SDValue Op1 = And.getOperand(1);
7692   if (Op0.getOpcode() == ISD::TRUNCATE)
7693     Op0 = Op0.getOperand(0);
7694   if (Op1.getOpcode() == ISD::TRUNCATE)
7695     Op1 = Op1.getOperand(0);
7696
7697   SDValue LHS, RHS;
7698   if (Op1.getOpcode() == ISD::SHL)
7699     std::swap(Op0, Op1);
7700   if (Op0.getOpcode() == ISD::SHL) {
7701     if (ConstantSDNode *And00C = dyn_cast<ConstantSDNode>(Op0.getOperand(0)))
7702       if (And00C->getZExtValue() == 1) {
7703         // If we looked past a truncate, check that it's only truncating away
7704         // known zeros.
7705         unsigned BitWidth = Op0.getValueSizeInBits();
7706         unsigned AndBitWidth = And.getValueSizeInBits();
7707         if (BitWidth > AndBitWidth) {
7708           APInt Mask = APInt::getAllOnesValue(BitWidth), Zeros, Ones;
7709           DAG.ComputeMaskedBits(Op0, Mask, Zeros, Ones);
7710           if (Zeros.countLeadingOnes() < BitWidth - AndBitWidth)
7711             return SDValue();
7712         }
7713         LHS = Op1;
7714         RHS = Op0.getOperand(1);
7715       }
7716   } else if (Op1.getOpcode() == ISD::Constant) {
7717     ConstantSDNode *AndRHS = cast<ConstantSDNode>(Op1);
7718     SDValue AndLHS = Op0;
7719     if (AndRHS->getZExtValue() == 1 && AndLHS.getOpcode() == ISD::SRL) {
7720       LHS = AndLHS.getOperand(0);
7721       RHS = AndLHS.getOperand(1);
7722     }
7723   }
7724
7725   if (LHS.getNode()) {
7726     // If LHS is i8, promote it to i32 with any_extend.  There is no i8 BT
7727     // instruction.  Since the shift amount is in-range-or-undefined, we know
7728     // that doing a bittest on the i32 value is ok.  We extend to i32 because
7729     // the encoding for the i16 version is larger than the i32 version.
7730     // Also promote i16 to i32 for performance / code size reason.
7731     if (LHS.getValueType() == MVT::i8 ||
7732         LHS.getValueType() == MVT::i16)
7733       LHS = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, LHS);
7734
7735     // If the operand types disagree, extend the shift amount to match.  Since
7736     // BT ignores high bits (like shifts) we can use anyextend.
7737     if (LHS.getValueType() != RHS.getValueType())
7738       RHS = DAG.getNode(ISD::ANY_EXTEND, dl, LHS.getValueType(), RHS);
7739
7740     SDValue BT = DAG.getNode(X86ISD::BT, dl, MVT::i32, LHS, RHS);
7741     unsigned Cond = CC == ISD::SETEQ ? X86::COND_AE : X86::COND_B;
7742     return DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
7743                        DAG.getConstant(Cond, MVT::i8), BT);
7744   }
7745
7746   return SDValue();
7747 }
7748
7749 SDValue X86TargetLowering::LowerSETCC(SDValue Op, SelectionDAG &DAG) const {
7750   assert(Op.getValueType() == MVT::i8 && "SetCC type must be 8-bit integer");
7751   SDValue Op0 = Op.getOperand(0);
7752   SDValue Op1 = Op.getOperand(1);
7753   DebugLoc dl = Op.getDebugLoc();
7754   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
7755
7756   // Optimize to BT if possible.
7757   // Lower (X & (1 << N)) == 0 to BT(X, N).
7758   // Lower ((X >>u N) & 1) != 0 to BT(X, N).
7759   // Lower ((X >>s N) & 1) != 0 to BT(X, N).
7760   if (Op0.getOpcode() == ISD::AND && Op0.hasOneUse() &&
7761       Op1.getOpcode() == ISD::Constant &&
7762       cast<ConstantSDNode>(Op1)->isNullValue() &&
7763       (CC == ISD::SETEQ || CC == ISD::SETNE)) {
7764     SDValue NewSetCC = LowerToBT(Op0, CC, dl, DAG);
7765     if (NewSetCC.getNode())
7766       return NewSetCC;
7767   }
7768
7769   // Look for X == 0, X == 1, X != 0, or X != 1.  We can simplify some forms of
7770   // these.
7771   if (Op1.getOpcode() == ISD::Constant &&
7772       (cast<ConstantSDNode>(Op1)->getZExtValue() == 1 ||
7773        cast<ConstantSDNode>(Op1)->isNullValue()) &&
7774       (CC == ISD::SETEQ || CC == ISD::SETNE)) {
7775
7776     // If the input is a setcc, then reuse the input setcc or use a new one with
7777     // the inverted condition.
7778     if (Op0.getOpcode() == X86ISD::SETCC) {
7779       X86::CondCode CCode = (X86::CondCode)Op0.getConstantOperandVal(0);
7780       bool Invert = (CC == ISD::SETNE) ^
7781         cast<ConstantSDNode>(Op1)->isNullValue();
7782       if (!Invert) return Op0;
7783
7784       CCode = X86::GetOppositeBranchCondition(CCode);
7785       return DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
7786                          DAG.getConstant(CCode, MVT::i8), Op0.getOperand(1));
7787     }
7788   }
7789
7790   bool isFP = Op1.getValueType().isFloatingPoint();
7791   unsigned X86CC = TranslateX86CC(CC, isFP, Op0, Op1, DAG);
7792   if (X86CC == X86::COND_INVALID)
7793     return SDValue();
7794
7795   SDValue EFLAGS = EmitCmp(Op0, Op1, X86CC, DAG);
7796   return DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
7797                      DAG.getConstant(X86CC, MVT::i8), EFLAGS);
7798 }
7799
7800 SDValue X86TargetLowering::LowerVSETCC(SDValue Op, SelectionDAG &DAG) const {
7801   SDValue Cond;
7802   SDValue Op0 = Op.getOperand(0);
7803   SDValue Op1 = Op.getOperand(1);
7804   SDValue CC = Op.getOperand(2);
7805   EVT VT = Op.getValueType();
7806   ISD::CondCode SetCCOpcode = cast<CondCodeSDNode>(CC)->get();
7807   bool isFP = Op.getOperand(1).getValueType().isFloatingPoint();
7808   DebugLoc dl = Op.getDebugLoc();
7809
7810   if (isFP) {
7811     unsigned SSECC = 8;
7812     EVT VT0 = Op0.getValueType();
7813     assert(VT0 == MVT::v4f32 || VT0 == MVT::v2f64);
7814     unsigned Opc = VT0 == MVT::v4f32 ? X86ISD::CMPPS : X86ISD::CMPPD;
7815     bool Swap = false;
7816
7817     switch (SetCCOpcode) {
7818     default: break;
7819     case ISD::SETOEQ:
7820     case ISD::SETEQ:  SSECC = 0; break;
7821     case ISD::SETOGT:
7822     case ISD::SETGT: Swap = true; // Fallthrough
7823     case ISD::SETLT:
7824     case ISD::SETOLT: SSECC = 1; break;
7825     case ISD::SETOGE:
7826     case ISD::SETGE: Swap = true; // Fallthrough
7827     case ISD::SETLE:
7828     case ISD::SETOLE: SSECC = 2; break;
7829     case ISD::SETUO:  SSECC = 3; break;
7830     case ISD::SETUNE:
7831     case ISD::SETNE:  SSECC = 4; break;
7832     case ISD::SETULE: Swap = true;
7833     case ISD::SETUGE: SSECC = 5; break;
7834     case ISD::SETULT: Swap = true;
7835     case ISD::SETUGT: SSECC = 6; break;
7836     case ISD::SETO:   SSECC = 7; break;
7837     }
7838     if (Swap)
7839       std::swap(Op0, Op1);
7840
7841     // In the two special cases we can't handle, emit two comparisons.
7842     if (SSECC == 8) {
7843       if (SetCCOpcode == ISD::SETUEQ) {
7844         SDValue UNORD, EQ;
7845         UNORD = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(3, MVT::i8));
7846         EQ = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(0, MVT::i8));
7847         return DAG.getNode(ISD::OR, dl, VT, UNORD, EQ);
7848       }
7849       else if (SetCCOpcode == ISD::SETONE) {
7850         SDValue ORD, NEQ;
7851         ORD = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(7, MVT::i8));
7852         NEQ = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(4, MVT::i8));
7853         return DAG.getNode(ISD::AND, dl, VT, ORD, NEQ);
7854       }
7855       llvm_unreachable("Illegal FP comparison");
7856     }
7857     // Handle all other FP comparisons here.
7858     return DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(SSECC, MVT::i8));
7859   }
7860
7861   // We are handling one of the integer comparisons here.  Since SSE only has
7862   // GT and EQ comparisons for integer, swapping operands and multiple
7863   // operations may be required for some comparisons.
7864   unsigned Opc = 0, EQOpc = 0, GTOpc = 0;
7865   bool Swap = false, Invert = false, FlipSigns = false;
7866
7867   switch (VT.getSimpleVT().SimpleTy) {
7868   default: break;
7869   case MVT::v16i8: EQOpc = X86ISD::PCMPEQB; GTOpc = X86ISD::PCMPGTB; break;
7870   case MVT::v8i16: EQOpc = X86ISD::PCMPEQW; GTOpc = X86ISD::PCMPGTW; break;
7871   case MVT::v4i32: EQOpc = X86ISD::PCMPEQD; GTOpc = X86ISD::PCMPGTD; break;
7872   case MVT::v2i64: EQOpc = X86ISD::PCMPEQQ; GTOpc = X86ISD::PCMPGTQ; break;
7873   }
7874
7875   switch (SetCCOpcode) {
7876   default: break;
7877   case ISD::SETNE:  Invert = true;
7878   case ISD::SETEQ:  Opc = EQOpc; break;
7879   case ISD::SETLT:  Swap = true;
7880   case ISD::SETGT:  Opc = GTOpc; break;
7881   case ISD::SETGE:  Swap = true;
7882   case ISD::SETLE:  Opc = GTOpc; Invert = true; break;
7883   case ISD::SETULT: Swap = true;
7884   case ISD::SETUGT: Opc = GTOpc; FlipSigns = true; break;
7885   case ISD::SETUGE: Swap = true;
7886   case ISD::SETULE: Opc = GTOpc; FlipSigns = true; Invert = true; break;
7887   }
7888   if (Swap)
7889     std::swap(Op0, Op1);
7890
7891   // Since SSE has no unsigned integer comparisons, we need to flip  the sign
7892   // bits of the inputs before performing those operations.
7893   if (FlipSigns) {
7894     EVT EltVT = VT.getVectorElementType();
7895     SDValue SignBit = DAG.getConstant(APInt::getSignBit(EltVT.getSizeInBits()),
7896                                       EltVT);
7897     std::vector<SDValue> SignBits(VT.getVectorNumElements(), SignBit);
7898     SDValue SignVec = DAG.getNode(ISD::BUILD_VECTOR, dl, VT, &SignBits[0],
7899                                     SignBits.size());
7900     Op0 = DAG.getNode(ISD::XOR, dl, VT, Op0, SignVec);
7901     Op1 = DAG.getNode(ISD::XOR, dl, VT, Op1, SignVec);
7902   }
7903
7904   SDValue Result = DAG.getNode(Opc, dl, VT, Op0, Op1);
7905
7906   // If the logical-not of the result is required, perform that now.
7907   if (Invert)
7908     Result = DAG.getNOT(dl, Result, VT);
7909
7910   return Result;
7911 }
7912
7913 // isX86LogicalCmp - Return true if opcode is a X86 logical comparison.
7914 static bool isX86LogicalCmp(SDValue Op) {
7915   unsigned Opc = Op.getNode()->getOpcode();
7916   if (Opc == X86ISD::CMP || Opc == X86ISD::COMI || Opc == X86ISD::UCOMI)
7917     return true;
7918   if (Op.getResNo() == 1 &&
7919       (Opc == X86ISD::ADD ||
7920        Opc == X86ISD::SUB ||
7921        Opc == X86ISD::ADC ||
7922        Opc == X86ISD::SBB ||
7923        Opc == X86ISD::SMUL ||
7924        Opc == X86ISD::UMUL ||
7925        Opc == X86ISD::INC ||
7926        Opc == X86ISD::DEC ||
7927        Opc == X86ISD::OR ||
7928        Opc == X86ISD::XOR ||
7929        Opc == X86ISD::AND))
7930     return true;
7931
7932   if (Op.getResNo() == 2 && Opc == X86ISD::UMUL)
7933     return true;
7934
7935   return false;
7936 }
7937
7938 static bool isZero(SDValue V) {
7939   ConstantSDNode *C = dyn_cast<ConstantSDNode>(V);
7940   return C && C->isNullValue();
7941 }
7942
7943 static bool isAllOnes(SDValue V) {
7944   ConstantSDNode *C = dyn_cast<ConstantSDNode>(V);
7945   return C && C->isAllOnesValue();
7946 }
7947
7948 SDValue X86TargetLowering::LowerSELECT(SDValue Op, SelectionDAG &DAG) const {
7949   bool addTest = true;
7950   SDValue Cond  = Op.getOperand(0);
7951   SDValue Op1 = Op.getOperand(1);
7952   SDValue Op2 = Op.getOperand(2);
7953   DebugLoc DL = Op.getDebugLoc();
7954   SDValue CC;
7955
7956   if (Cond.getOpcode() == ISD::SETCC) {
7957     SDValue NewCond = LowerSETCC(Cond, DAG);
7958     if (NewCond.getNode())
7959       Cond = NewCond;
7960   }
7961
7962   // (select (x == 0), -1, y) -> (sign_bit (x - 1)) | y
7963   // (select (x == 0), y, -1) -> ~(sign_bit (x - 1)) | y
7964   // (select (x != 0), y, -1) -> (sign_bit (x - 1)) | y
7965   // (select (x != 0), -1, y) -> ~(sign_bit (x - 1)) | y
7966   if (Cond.getOpcode() == X86ISD::SETCC &&
7967       Cond.getOperand(1).getOpcode() == X86ISD::CMP &&
7968       isZero(Cond.getOperand(1).getOperand(1))) {
7969     SDValue Cmp = Cond.getOperand(1);
7970
7971     unsigned CondCode =cast<ConstantSDNode>(Cond.getOperand(0))->getZExtValue();
7972
7973     if ((isAllOnes(Op1) || isAllOnes(Op2)) &&
7974         (CondCode == X86::COND_E || CondCode == X86::COND_NE)) {
7975       SDValue Y = isAllOnes(Op2) ? Op1 : Op2;
7976
7977       SDValue CmpOp0 = Cmp.getOperand(0);
7978       Cmp = DAG.getNode(X86ISD::CMP, DL, MVT::i32,
7979                         CmpOp0, DAG.getConstant(1, CmpOp0.getValueType()));
7980
7981       SDValue Res =   // Res = 0 or -1.
7982         DAG.getNode(X86ISD::SETCC_CARRY, DL, Op.getValueType(),
7983                     DAG.getConstant(X86::COND_B, MVT::i8), Cmp);
7984
7985       if (isAllOnes(Op1) != (CondCode == X86::COND_E))
7986         Res = DAG.getNOT(DL, Res, Res.getValueType());
7987
7988       ConstantSDNode *N2C = dyn_cast<ConstantSDNode>(Op2);
7989       if (N2C == 0 || !N2C->isNullValue())
7990         Res = DAG.getNode(ISD::OR, DL, Res.getValueType(), Res, Y);
7991       return Res;
7992     }
7993   }
7994
7995   // Look past (and (setcc_carry (cmp ...)), 1).
7996   if (Cond.getOpcode() == ISD::AND &&
7997       Cond.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY) {
7998     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Cond.getOperand(1));
7999     if (C && C->getAPIntValue() == 1)
8000       Cond = Cond.getOperand(0);
8001   }
8002
8003   // If condition flag is set by a X86ISD::CMP, then use it as the condition
8004   // setting operand in place of the X86ISD::SETCC.
8005   if (Cond.getOpcode() == X86ISD::SETCC ||
8006       Cond.getOpcode() == X86ISD::SETCC_CARRY) {
8007     CC = Cond.getOperand(0);
8008
8009     SDValue Cmp = Cond.getOperand(1);
8010     unsigned Opc = Cmp.getOpcode();
8011     EVT VT = Op.getValueType();
8012
8013     bool IllegalFPCMov = false;
8014     if (VT.isFloatingPoint() && !VT.isVector() &&
8015         !isScalarFPTypeInSSEReg(VT))  // FPStack?
8016       IllegalFPCMov = !hasFPCMov(cast<ConstantSDNode>(CC)->getSExtValue());
8017
8018     if ((isX86LogicalCmp(Cmp) && !IllegalFPCMov) ||
8019         Opc == X86ISD::BT) { // FIXME
8020       Cond = Cmp;
8021       addTest = false;
8022     }
8023   }
8024
8025   if (addTest) {
8026     // Look pass the truncate.
8027     if (Cond.getOpcode() == ISD::TRUNCATE)
8028       Cond = Cond.getOperand(0);
8029
8030     // We know the result of AND is compared against zero. Try to match
8031     // it to BT.
8032     if (Cond.getOpcode() == ISD::AND && Cond.hasOneUse()) {
8033       SDValue NewSetCC = LowerToBT(Cond, ISD::SETNE, DL, DAG);
8034       if (NewSetCC.getNode()) {
8035         CC = NewSetCC.getOperand(0);
8036         Cond = NewSetCC.getOperand(1);
8037         addTest = false;
8038       }
8039     }
8040   }
8041
8042   if (addTest) {
8043     CC = DAG.getConstant(X86::COND_NE, MVT::i8);
8044     Cond = EmitTest(Cond, X86::COND_NE, DAG);
8045   }
8046
8047   // a <  b ? -1 :  0 -> RES = ~setcc_carry
8048   // a <  b ?  0 : -1 -> RES = setcc_carry
8049   // a >= b ? -1 :  0 -> RES = setcc_carry
8050   // a >= b ?  0 : -1 -> RES = ~setcc_carry
8051   if (Cond.getOpcode() == X86ISD::CMP) {
8052     unsigned CondCode = cast<ConstantSDNode>(CC)->getZExtValue();
8053
8054     if ((CondCode == X86::COND_AE || CondCode == X86::COND_B) &&
8055         (isAllOnes(Op1) || isAllOnes(Op2)) && (isZero(Op1) || isZero(Op2))) {
8056       SDValue Res = DAG.getNode(X86ISD::SETCC_CARRY, DL, Op.getValueType(),
8057                                 DAG.getConstant(X86::COND_B, MVT::i8), Cond);
8058       if (isAllOnes(Op1) != (CondCode == X86::COND_B))
8059         return DAG.getNOT(DL, Res, Res.getValueType());
8060       return Res;
8061     }
8062   }
8063
8064   // X86ISD::CMOV means set the result (which is operand 1) to the RHS if
8065   // condition is true.
8066   SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::Glue);
8067   SDValue Ops[] = { Op2, Op1, CC, Cond };
8068   return DAG.getNode(X86ISD::CMOV, DL, VTs, Ops, array_lengthof(Ops));
8069 }
8070
8071 // isAndOrOfSingleUseSetCCs - Return true if node is an ISD::AND or
8072 // ISD::OR of two X86ISD::SETCC nodes each of which has no other use apart
8073 // from the AND / OR.
8074 static bool isAndOrOfSetCCs(SDValue Op, unsigned &Opc) {
8075   Opc = Op.getOpcode();
8076   if (Opc != ISD::OR && Opc != ISD::AND)
8077     return false;
8078   return (Op.getOperand(0).getOpcode() == X86ISD::SETCC &&
8079           Op.getOperand(0).hasOneUse() &&
8080           Op.getOperand(1).getOpcode() == X86ISD::SETCC &&
8081           Op.getOperand(1).hasOneUse());
8082 }
8083
8084 // isXor1OfSetCC - Return true if node is an ISD::XOR of a X86ISD::SETCC and
8085 // 1 and that the SETCC node has a single use.
8086 static bool isXor1OfSetCC(SDValue Op) {
8087   if (Op.getOpcode() != ISD::XOR)
8088     return false;
8089   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(Op.getOperand(1));
8090   if (N1C && N1C->getAPIntValue() == 1) {
8091     return Op.getOperand(0).getOpcode() == X86ISD::SETCC &&
8092       Op.getOperand(0).hasOneUse();
8093   }
8094   return false;
8095 }
8096
8097 SDValue X86TargetLowering::LowerBRCOND(SDValue Op, SelectionDAG &DAG) const {
8098   bool addTest = true;
8099   SDValue Chain = Op.getOperand(0);
8100   SDValue Cond  = Op.getOperand(1);
8101   SDValue Dest  = Op.getOperand(2);
8102   DebugLoc dl = Op.getDebugLoc();
8103   SDValue CC;
8104
8105   if (Cond.getOpcode() == ISD::SETCC) {
8106     SDValue NewCond = LowerSETCC(Cond, DAG);
8107     if (NewCond.getNode())
8108       Cond = NewCond;
8109   }
8110 #if 0
8111   // FIXME: LowerXALUO doesn't handle these!!
8112   else if (Cond.getOpcode() == X86ISD::ADD  ||
8113            Cond.getOpcode() == X86ISD::SUB  ||
8114            Cond.getOpcode() == X86ISD::SMUL ||
8115            Cond.getOpcode() == X86ISD::UMUL)
8116     Cond = LowerXALUO(Cond, DAG);
8117 #endif
8118
8119   // Look pass (and (setcc_carry (cmp ...)), 1).
8120   if (Cond.getOpcode() == ISD::AND &&
8121       Cond.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY) {
8122     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Cond.getOperand(1));
8123     if (C && C->getAPIntValue() == 1)
8124       Cond = Cond.getOperand(0);
8125   }
8126
8127   // If condition flag is set by a X86ISD::CMP, then use it as the condition
8128   // setting operand in place of the X86ISD::SETCC.
8129   if (Cond.getOpcode() == X86ISD::SETCC ||
8130       Cond.getOpcode() == X86ISD::SETCC_CARRY) {
8131     CC = Cond.getOperand(0);
8132
8133     SDValue Cmp = Cond.getOperand(1);
8134     unsigned Opc = Cmp.getOpcode();
8135     // FIXME: WHY THE SPECIAL CASING OF LogicalCmp??
8136     if (isX86LogicalCmp(Cmp) || Opc == X86ISD::BT) {
8137       Cond = Cmp;
8138       addTest = false;
8139     } else {
8140       switch (cast<ConstantSDNode>(CC)->getZExtValue()) {
8141       default: break;
8142       case X86::COND_O:
8143       case X86::COND_B:
8144         // These can only come from an arithmetic instruction with overflow,
8145         // e.g. SADDO, UADDO.
8146         Cond = Cond.getNode()->getOperand(1);
8147         addTest = false;
8148         break;
8149       }
8150     }
8151   } else {
8152     unsigned CondOpc;
8153     if (Cond.hasOneUse() && isAndOrOfSetCCs(Cond, CondOpc)) {
8154       SDValue Cmp = Cond.getOperand(0).getOperand(1);
8155       if (CondOpc == ISD::OR) {
8156         // Also, recognize the pattern generated by an FCMP_UNE. We can emit
8157         // two branches instead of an explicit OR instruction with a
8158         // separate test.
8159         if (Cmp == Cond.getOperand(1).getOperand(1) &&
8160             isX86LogicalCmp(Cmp)) {
8161           CC = Cond.getOperand(0).getOperand(0);
8162           Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
8163                               Chain, Dest, CC, Cmp);
8164           CC = Cond.getOperand(1).getOperand(0);
8165           Cond = Cmp;
8166           addTest = false;
8167         }
8168       } else { // ISD::AND
8169         // Also, recognize the pattern generated by an FCMP_OEQ. We can emit
8170         // two branches instead of an explicit AND instruction with a
8171         // separate test. However, we only do this if this block doesn't
8172         // have a fall-through edge, because this requires an explicit
8173         // jmp when the condition is false.
8174         if (Cmp == Cond.getOperand(1).getOperand(1) &&
8175             isX86LogicalCmp(Cmp) &&
8176             Op.getNode()->hasOneUse()) {
8177           X86::CondCode CCode =
8178             (X86::CondCode)Cond.getOperand(0).getConstantOperandVal(0);
8179           CCode = X86::GetOppositeBranchCondition(CCode);
8180           CC = DAG.getConstant(CCode, MVT::i8);
8181           SDNode *User = *Op.getNode()->use_begin();
8182           // Look for an unconditional branch following this conditional branch.
8183           // We need this because we need to reverse the successors in order
8184           // to implement FCMP_OEQ.
8185           if (User->getOpcode() == ISD::BR) {
8186             SDValue FalseBB = User->getOperand(1);
8187             SDNode *NewBR =
8188               DAG.UpdateNodeOperands(User, User->getOperand(0), Dest);
8189             assert(NewBR == User);
8190             (void)NewBR;
8191             Dest = FalseBB;
8192
8193             Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
8194                                 Chain, Dest, CC, Cmp);
8195             X86::CondCode CCode =
8196               (X86::CondCode)Cond.getOperand(1).getConstantOperandVal(0);
8197             CCode = X86::GetOppositeBranchCondition(CCode);
8198             CC = DAG.getConstant(CCode, MVT::i8);
8199             Cond = Cmp;
8200             addTest = false;
8201           }
8202         }
8203       }
8204     } else if (Cond.hasOneUse() && isXor1OfSetCC(Cond)) {
8205       // Recognize for xorb (setcc), 1 patterns. The xor inverts the condition.
8206       // It should be transformed during dag combiner except when the condition
8207       // is set by a arithmetics with overflow node.
8208       X86::CondCode CCode =
8209         (X86::CondCode)Cond.getOperand(0).getConstantOperandVal(0);
8210       CCode = X86::GetOppositeBranchCondition(CCode);
8211       CC = DAG.getConstant(CCode, MVT::i8);
8212       Cond = Cond.getOperand(0).getOperand(1);
8213       addTest = false;
8214     }
8215   }
8216
8217   if (addTest) {
8218     // Look pass the truncate.
8219     if (Cond.getOpcode() == ISD::TRUNCATE)
8220       Cond = Cond.getOperand(0);
8221
8222     // We know the result of AND is compared against zero. Try to match
8223     // it to BT.
8224     if (Cond.getOpcode() == ISD::AND && Cond.hasOneUse()) {
8225       SDValue NewSetCC = LowerToBT(Cond, ISD::SETNE, dl, DAG);
8226       if (NewSetCC.getNode()) {
8227         CC = NewSetCC.getOperand(0);
8228         Cond = NewSetCC.getOperand(1);
8229         addTest = false;
8230       }
8231     }
8232   }
8233
8234   if (addTest) {
8235     CC = DAG.getConstant(X86::COND_NE, MVT::i8);
8236     Cond = EmitTest(Cond, X86::COND_NE, DAG);
8237   }
8238   return DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
8239                      Chain, Dest, CC, Cond);
8240 }
8241
8242
8243 // Lower dynamic stack allocation to _alloca call for Cygwin/Mingw targets.
8244 // Calls to _alloca is needed to probe the stack when allocating more than 4k
8245 // bytes in one go. Touching the stack at 4K increments is necessary to ensure
8246 // that the guard pages used by the OS virtual memory manager are allocated in
8247 // correct sequence.
8248 SDValue
8249 X86TargetLowering::LowerDYNAMIC_STACKALLOC(SDValue Op,
8250                                            SelectionDAG &DAG) const {
8251   assert((Subtarget->isTargetCygMing() || Subtarget->isTargetWindows()) &&
8252          "This should be used only on Windows targets");
8253   assert(!Subtarget->isTargetEnvMacho());
8254   DebugLoc dl = Op.getDebugLoc();
8255
8256   // Get the inputs.
8257   SDValue Chain = Op.getOperand(0);
8258   SDValue Size  = Op.getOperand(1);
8259   // FIXME: Ensure alignment here
8260
8261   SDValue Flag;
8262
8263   EVT SPTy = Subtarget->is64Bit() ? MVT::i64 : MVT::i32;
8264   unsigned Reg = (Subtarget->is64Bit() ? X86::RAX : X86::EAX);
8265
8266   Chain = DAG.getCopyToReg(Chain, dl, Reg, Size, Flag);
8267   Flag = Chain.getValue(1);
8268
8269   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
8270
8271   Chain = DAG.getNode(X86ISD::WIN_ALLOCA, dl, NodeTys, Chain, Flag);
8272   Flag = Chain.getValue(1);
8273
8274   Chain = DAG.getCopyFromReg(Chain, dl, X86StackPtr, SPTy).getValue(1);
8275
8276   SDValue Ops1[2] = { Chain.getValue(0), Chain };
8277   return DAG.getMergeValues(Ops1, 2, dl);
8278 }
8279
8280 SDValue X86TargetLowering::LowerVASTART(SDValue Op, SelectionDAG &DAG) const {
8281   MachineFunction &MF = DAG.getMachineFunction();
8282   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
8283
8284   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
8285   DebugLoc DL = Op.getDebugLoc();
8286
8287   if (!Subtarget->is64Bit() || Subtarget->isTargetWin64()) {
8288     // vastart just stores the address of the VarArgsFrameIndex slot into the
8289     // memory location argument.
8290     SDValue FR = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(),
8291                                    getPointerTy());
8292     return DAG.getStore(Op.getOperand(0), DL, FR, Op.getOperand(1),
8293                         MachinePointerInfo(SV), false, false, 0);
8294   }
8295
8296   // __va_list_tag:
8297   //   gp_offset         (0 - 6 * 8)
8298   //   fp_offset         (48 - 48 + 8 * 16)
8299   //   overflow_arg_area (point to parameters coming in memory).
8300   //   reg_save_area
8301   SmallVector<SDValue, 8> MemOps;
8302   SDValue FIN = Op.getOperand(1);
8303   // Store gp_offset
8304   SDValue Store = DAG.getStore(Op.getOperand(0), DL,
8305                                DAG.getConstant(FuncInfo->getVarArgsGPOffset(),
8306                                                MVT::i32),
8307                                FIN, MachinePointerInfo(SV), false, false, 0);
8308   MemOps.push_back(Store);
8309
8310   // Store fp_offset
8311   FIN = DAG.getNode(ISD::ADD, DL, getPointerTy(),
8312                     FIN, DAG.getIntPtrConstant(4));
8313   Store = DAG.getStore(Op.getOperand(0), DL,
8314                        DAG.getConstant(FuncInfo->getVarArgsFPOffset(),
8315                                        MVT::i32),
8316                        FIN, MachinePointerInfo(SV, 4), false, false, 0);
8317   MemOps.push_back(Store);
8318
8319   // Store ptr to overflow_arg_area
8320   FIN = DAG.getNode(ISD::ADD, DL, getPointerTy(),
8321                     FIN, DAG.getIntPtrConstant(4));
8322   SDValue OVFIN = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(),
8323                                     getPointerTy());
8324   Store = DAG.getStore(Op.getOperand(0), DL, OVFIN, FIN,
8325                        MachinePointerInfo(SV, 8),
8326                        false, false, 0);
8327   MemOps.push_back(Store);
8328
8329   // Store ptr to reg_save_area.
8330   FIN = DAG.getNode(ISD::ADD, DL, getPointerTy(),
8331                     FIN, DAG.getIntPtrConstant(8));
8332   SDValue RSFIN = DAG.getFrameIndex(FuncInfo->getRegSaveFrameIndex(),
8333                                     getPointerTy());
8334   Store = DAG.getStore(Op.getOperand(0), DL, RSFIN, FIN,
8335                        MachinePointerInfo(SV, 16), false, false, 0);
8336   MemOps.push_back(Store);
8337   return DAG.getNode(ISD::TokenFactor, DL, MVT::Other,
8338                      &MemOps[0], MemOps.size());
8339 }
8340
8341 SDValue X86TargetLowering::LowerVAARG(SDValue Op, SelectionDAG &DAG) const {
8342   assert(Subtarget->is64Bit() &&
8343          "LowerVAARG only handles 64-bit va_arg!");
8344   assert((Subtarget->isTargetLinux() ||
8345           Subtarget->isTargetDarwin()) &&
8346           "Unhandled target in LowerVAARG");
8347   assert(Op.getNode()->getNumOperands() == 4);
8348   SDValue Chain = Op.getOperand(0);
8349   SDValue SrcPtr = Op.getOperand(1);
8350   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
8351   unsigned Align = Op.getConstantOperandVal(3);
8352   DebugLoc dl = Op.getDebugLoc();
8353
8354   EVT ArgVT = Op.getNode()->getValueType(0);
8355   Type *ArgTy = ArgVT.getTypeForEVT(*DAG.getContext());
8356   uint32_t ArgSize = getTargetData()->getTypeAllocSize(ArgTy);
8357   uint8_t ArgMode;
8358
8359   // Decide which area this value should be read from.
8360   // TODO: Implement the AMD64 ABI in its entirety. This simple
8361   // selection mechanism works only for the basic types.
8362   if (ArgVT == MVT::f80) {
8363     llvm_unreachable("va_arg for f80 not yet implemented");
8364   } else if (ArgVT.isFloatingPoint() && ArgSize <= 16 /*bytes*/) {
8365     ArgMode = 2;  // Argument passed in XMM register. Use fp_offset.
8366   } else if (ArgVT.isInteger() && ArgSize <= 32 /*bytes*/) {
8367     ArgMode = 1;  // Argument passed in GPR64 register(s). Use gp_offset.
8368   } else {
8369     llvm_unreachable("Unhandled argument type in LowerVAARG");
8370   }
8371
8372   if (ArgMode == 2) {
8373     // Sanity Check: Make sure using fp_offset makes sense.
8374     assert(!UseSoftFloat &&
8375            !(DAG.getMachineFunction()
8376                 .getFunction()->hasFnAttr(Attribute::NoImplicitFloat)) &&
8377            Subtarget->hasXMM());
8378   }
8379
8380   // Insert VAARG_64 node into the DAG
8381   // VAARG_64 returns two values: Variable Argument Address, Chain
8382   SmallVector<SDValue, 11> InstOps;
8383   InstOps.push_back(Chain);
8384   InstOps.push_back(SrcPtr);
8385   InstOps.push_back(DAG.getConstant(ArgSize, MVT::i32));
8386   InstOps.push_back(DAG.getConstant(ArgMode, MVT::i8));
8387   InstOps.push_back(DAG.getConstant(Align, MVT::i32));
8388   SDVTList VTs = DAG.getVTList(getPointerTy(), MVT::Other);
8389   SDValue VAARG = DAG.getMemIntrinsicNode(X86ISD::VAARG_64, dl,
8390                                           VTs, &InstOps[0], InstOps.size(),
8391                                           MVT::i64,
8392                                           MachinePointerInfo(SV),
8393                                           /*Align=*/0,
8394                                           /*Volatile=*/false,
8395                                           /*ReadMem=*/true,
8396                                           /*WriteMem=*/true);
8397   Chain = VAARG.getValue(1);
8398
8399   // Load the next argument and return it
8400   return DAG.getLoad(ArgVT, dl,
8401                      Chain,
8402                      VAARG,
8403                      MachinePointerInfo(),
8404                      false, false, 0);
8405 }
8406
8407 SDValue X86TargetLowering::LowerVACOPY(SDValue Op, SelectionDAG &DAG) const {
8408   // X86-64 va_list is a struct { i32, i32, i8*, i8* }.
8409   assert(Subtarget->is64Bit() && "This code only handles 64-bit va_copy!");
8410   SDValue Chain = Op.getOperand(0);
8411   SDValue DstPtr = Op.getOperand(1);
8412   SDValue SrcPtr = Op.getOperand(2);
8413   const Value *DstSV = cast<SrcValueSDNode>(Op.getOperand(3))->getValue();
8414   const Value *SrcSV = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
8415   DebugLoc DL = Op.getDebugLoc();
8416
8417   return DAG.getMemcpy(Chain, DL, DstPtr, SrcPtr,
8418                        DAG.getIntPtrConstant(24), 8, /*isVolatile*/false,
8419                        false,
8420                        MachinePointerInfo(DstSV), MachinePointerInfo(SrcSV));
8421 }
8422
8423 SDValue
8424 X86TargetLowering::LowerINTRINSIC_WO_CHAIN(SDValue Op, SelectionDAG &DAG) const {
8425   DebugLoc dl = Op.getDebugLoc();
8426   unsigned IntNo = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
8427   switch (IntNo) {
8428   default: return SDValue();    // Don't custom lower most intrinsics.
8429   // Comparison intrinsics.
8430   case Intrinsic::x86_sse_comieq_ss:
8431   case Intrinsic::x86_sse_comilt_ss:
8432   case Intrinsic::x86_sse_comile_ss:
8433   case Intrinsic::x86_sse_comigt_ss:
8434   case Intrinsic::x86_sse_comige_ss:
8435   case Intrinsic::x86_sse_comineq_ss:
8436   case Intrinsic::x86_sse_ucomieq_ss:
8437   case Intrinsic::x86_sse_ucomilt_ss:
8438   case Intrinsic::x86_sse_ucomile_ss:
8439   case Intrinsic::x86_sse_ucomigt_ss:
8440   case Intrinsic::x86_sse_ucomige_ss:
8441   case Intrinsic::x86_sse_ucomineq_ss:
8442   case Intrinsic::x86_sse2_comieq_sd:
8443   case Intrinsic::x86_sse2_comilt_sd:
8444   case Intrinsic::x86_sse2_comile_sd:
8445   case Intrinsic::x86_sse2_comigt_sd:
8446   case Intrinsic::x86_sse2_comige_sd:
8447   case Intrinsic::x86_sse2_comineq_sd:
8448   case Intrinsic::x86_sse2_ucomieq_sd:
8449   case Intrinsic::x86_sse2_ucomilt_sd:
8450   case Intrinsic::x86_sse2_ucomile_sd:
8451   case Intrinsic::x86_sse2_ucomigt_sd:
8452   case Intrinsic::x86_sse2_ucomige_sd:
8453   case Intrinsic::x86_sse2_ucomineq_sd: {
8454     unsigned Opc = 0;
8455     ISD::CondCode CC = ISD::SETCC_INVALID;
8456     switch (IntNo) {
8457     default: break;
8458     case Intrinsic::x86_sse_comieq_ss:
8459     case Intrinsic::x86_sse2_comieq_sd:
8460       Opc = X86ISD::COMI;
8461       CC = ISD::SETEQ;
8462       break;
8463     case Intrinsic::x86_sse_comilt_ss:
8464     case Intrinsic::x86_sse2_comilt_sd:
8465       Opc = X86ISD::COMI;
8466       CC = ISD::SETLT;
8467       break;
8468     case Intrinsic::x86_sse_comile_ss:
8469     case Intrinsic::x86_sse2_comile_sd:
8470       Opc = X86ISD::COMI;
8471       CC = ISD::SETLE;
8472       break;
8473     case Intrinsic::x86_sse_comigt_ss:
8474     case Intrinsic::x86_sse2_comigt_sd:
8475       Opc = X86ISD::COMI;
8476       CC = ISD::SETGT;
8477       break;
8478     case Intrinsic::x86_sse_comige_ss:
8479     case Intrinsic::x86_sse2_comige_sd:
8480       Opc = X86ISD::COMI;
8481       CC = ISD::SETGE;
8482       break;
8483     case Intrinsic::x86_sse_comineq_ss:
8484     case Intrinsic::x86_sse2_comineq_sd:
8485       Opc = X86ISD::COMI;
8486       CC = ISD::SETNE;
8487       break;
8488     case Intrinsic::x86_sse_ucomieq_ss:
8489     case Intrinsic::x86_sse2_ucomieq_sd:
8490       Opc = X86ISD::UCOMI;
8491       CC = ISD::SETEQ;
8492       break;
8493     case Intrinsic::x86_sse_ucomilt_ss:
8494     case Intrinsic::x86_sse2_ucomilt_sd:
8495       Opc = X86ISD::UCOMI;
8496       CC = ISD::SETLT;
8497       break;
8498     case Intrinsic::x86_sse_ucomile_ss:
8499     case Intrinsic::x86_sse2_ucomile_sd:
8500       Opc = X86ISD::UCOMI;
8501       CC = ISD::SETLE;
8502       break;
8503     case Intrinsic::x86_sse_ucomigt_ss:
8504     case Intrinsic::x86_sse2_ucomigt_sd:
8505       Opc = X86ISD::UCOMI;
8506       CC = ISD::SETGT;
8507       break;
8508     case Intrinsic::x86_sse_ucomige_ss:
8509     case Intrinsic::x86_sse2_ucomige_sd:
8510       Opc = X86ISD::UCOMI;
8511       CC = ISD::SETGE;
8512       break;
8513     case Intrinsic::x86_sse_ucomineq_ss:
8514     case Intrinsic::x86_sse2_ucomineq_sd:
8515       Opc = X86ISD::UCOMI;
8516       CC = ISD::SETNE;
8517       break;
8518     }
8519
8520     SDValue LHS = Op.getOperand(1);
8521     SDValue RHS = Op.getOperand(2);
8522     unsigned X86CC = TranslateX86CC(CC, true, LHS, RHS, DAG);
8523     assert(X86CC != X86::COND_INVALID && "Unexpected illegal condition!");
8524     SDValue Cond = DAG.getNode(Opc, dl, MVT::i32, LHS, RHS);
8525     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
8526                                 DAG.getConstant(X86CC, MVT::i8), Cond);
8527     return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
8528   }
8529   // ptest and testp intrinsics. The intrinsic these come from are designed to
8530   // return an integer value, not just an instruction so lower it to the ptest
8531   // or testp pattern and a setcc for the result.
8532   case Intrinsic::x86_sse41_ptestz:
8533   case Intrinsic::x86_sse41_ptestc:
8534   case Intrinsic::x86_sse41_ptestnzc:
8535   case Intrinsic::x86_avx_ptestz_256:
8536   case Intrinsic::x86_avx_ptestc_256:
8537   case Intrinsic::x86_avx_ptestnzc_256:
8538   case Intrinsic::x86_avx_vtestz_ps:
8539   case Intrinsic::x86_avx_vtestc_ps:
8540   case Intrinsic::x86_avx_vtestnzc_ps:
8541   case Intrinsic::x86_avx_vtestz_pd:
8542   case Intrinsic::x86_avx_vtestc_pd:
8543   case Intrinsic::x86_avx_vtestnzc_pd:
8544   case Intrinsic::x86_avx_vtestz_ps_256:
8545   case Intrinsic::x86_avx_vtestc_ps_256:
8546   case Intrinsic::x86_avx_vtestnzc_ps_256:
8547   case Intrinsic::x86_avx_vtestz_pd_256:
8548   case Intrinsic::x86_avx_vtestc_pd_256:
8549   case Intrinsic::x86_avx_vtestnzc_pd_256: {
8550     bool IsTestPacked = false;
8551     unsigned X86CC = 0;
8552     switch (IntNo) {
8553     default: llvm_unreachable("Bad fallthrough in Intrinsic lowering.");
8554     case Intrinsic::x86_avx_vtestz_ps:
8555     case Intrinsic::x86_avx_vtestz_pd:
8556     case Intrinsic::x86_avx_vtestz_ps_256:
8557     case Intrinsic::x86_avx_vtestz_pd_256:
8558       IsTestPacked = true; // Fallthrough
8559     case Intrinsic::x86_sse41_ptestz:
8560     case Intrinsic::x86_avx_ptestz_256:
8561       // ZF = 1
8562       X86CC = X86::COND_E;
8563       break;
8564     case Intrinsic::x86_avx_vtestc_ps:
8565     case Intrinsic::x86_avx_vtestc_pd:
8566     case Intrinsic::x86_avx_vtestc_ps_256:
8567     case Intrinsic::x86_avx_vtestc_pd_256:
8568       IsTestPacked = true; // Fallthrough
8569     case Intrinsic::x86_sse41_ptestc:
8570     case Intrinsic::x86_avx_ptestc_256:
8571       // CF = 1
8572       X86CC = X86::COND_B;
8573       break;
8574     case Intrinsic::x86_avx_vtestnzc_ps:
8575     case Intrinsic::x86_avx_vtestnzc_pd:
8576     case Intrinsic::x86_avx_vtestnzc_ps_256:
8577     case Intrinsic::x86_avx_vtestnzc_pd_256:
8578       IsTestPacked = true; // Fallthrough
8579     case Intrinsic::x86_sse41_ptestnzc:
8580     case Intrinsic::x86_avx_ptestnzc_256:
8581       // ZF and CF = 0
8582       X86CC = X86::COND_A;
8583       break;
8584     }
8585
8586     SDValue LHS = Op.getOperand(1);
8587     SDValue RHS = Op.getOperand(2);
8588     unsigned TestOpc = IsTestPacked ? X86ISD::TESTP : X86ISD::PTEST;
8589     SDValue Test = DAG.getNode(TestOpc, dl, MVT::i32, LHS, RHS);
8590     SDValue CC = DAG.getConstant(X86CC, MVT::i8);
8591     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8, CC, Test);
8592     return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
8593   }
8594
8595   // Fix vector shift instructions where the last operand is a non-immediate
8596   // i32 value.
8597   case Intrinsic::x86_sse2_pslli_w:
8598   case Intrinsic::x86_sse2_pslli_d:
8599   case Intrinsic::x86_sse2_pslli_q:
8600   case Intrinsic::x86_sse2_psrli_w:
8601   case Intrinsic::x86_sse2_psrli_d:
8602   case Intrinsic::x86_sse2_psrli_q:
8603   case Intrinsic::x86_sse2_psrai_w:
8604   case Intrinsic::x86_sse2_psrai_d:
8605   case Intrinsic::x86_mmx_pslli_w:
8606   case Intrinsic::x86_mmx_pslli_d:
8607   case Intrinsic::x86_mmx_pslli_q:
8608   case Intrinsic::x86_mmx_psrli_w:
8609   case Intrinsic::x86_mmx_psrli_d:
8610   case Intrinsic::x86_mmx_psrli_q:
8611   case Intrinsic::x86_mmx_psrai_w:
8612   case Intrinsic::x86_mmx_psrai_d: {
8613     SDValue ShAmt = Op.getOperand(2);
8614     if (isa<ConstantSDNode>(ShAmt))
8615       return SDValue();
8616
8617     unsigned NewIntNo = 0;
8618     EVT ShAmtVT = MVT::v4i32;
8619     switch (IntNo) {
8620     case Intrinsic::x86_sse2_pslli_w:
8621       NewIntNo = Intrinsic::x86_sse2_psll_w;
8622       break;
8623     case Intrinsic::x86_sse2_pslli_d:
8624       NewIntNo = Intrinsic::x86_sse2_psll_d;
8625       break;
8626     case Intrinsic::x86_sse2_pslli_q:
8627       NewIntNo = Intrinsic::x86_sse2_psll_q;
8628       break;
8629     case Intrinsic::x86_sse2_psrli_w:
8630       NewIntNo = Intrinsic::x86_sse2_psrl_w;
8631       break;
8632     case Intrinsic::x86_sse2_psrli_d:
8633       NewIntNo = Intrinsic::x86_sse2_psrl_d;
8634       break;
8635     case Intrinsic::x86_sse2_psrli_q:
8636       NewIntNo = Intrinsic::x86_sse2_psrl_q;
8637       break;
8638     case Intrinsic::x86_sse2_psrai_w:
8639       NewIntNo = Intrinsic::x86_sse2_psra_w;
8640       break;
8641     case Intrinsic::x86_sse2_psrai_d:
8642       NewIntNo = Intrinsic::x86_sse2_psra_d;
8643       break;
8644     default: {
8645       ShAmtVT = MVT::v2i32;
8646       switch (IntNo) {
8647       case Intrinsic::x86_mmx_pslli_w:
8648         NewIntNo = Intrinsic::x86_mmx_psll_w;
8649         break;
8650       case Intrinsic::x86_mmx_pslli_d:
8651         NewIntNo = Intrinsic::x86_mmx_psll_d;
8652         break;
8653       case Intrinsic::x86_mmx_pslli_q:
8654         NewIntNo = Intrinsic::x86_mmx_psll_q;
8655         break;
8656       case Intrinsic::x86_mmx_psrli_w:
8657         NewIntNo = Intrinsic::x86_mmx_psrl_w;
8658         break;
8659       case Intrinsic::x86_mmx_psrli_d:
8660         NewIntNo = Intrinsic::x86_mmx_psrl_d;
8661         break;
8662       case Intrinsic::x86_mmx_psrli_q:
8663         NewIntNo = Intrinsic::x86_mmx_psrl_q;
8664         break;
8665       case Intrinsic::x86_mmx_psrai_w:
8666         NewIntNo = Intrinsic::x86_mmx_psra_w;
8667         break;
8668       case Intrinsic::x86_mmx_psrai_d:
8669         NewIntNo = Intrinsic::x86_mmx_psra_d;
8670         break;
8671       default: llvm_unreachable("Impossible intrinsic");  // Can't reach here.
8672       }
8673       break;
8674     }
8675     }
8676
8677     // The vector shift intrinsics with scalars uses 32b shift amounts but
8678     // the sse2/mmx shift instructions reads 64 bits. Set the upper 32 bits
8679     // to be zero.
8680     SDValue ShOps[4];
8681     ShOps[0] = ShAmt;
8682     ShOps[1] = DAG.getConstant(0, MVT::i32);
8683     if (ShAmtVT == MVT::v4i32) {
8684       ShOps[2] = DAG.getUNDEF(MVT::i32);
8685       ShOps[3] = DAG.getUNDEF(MVT::i32);
8686       ShAmt =  DAG.getNode(ISD::BUILD_VECTOR, dl, ShAmtVT, &ShOps[0], 4);
8687     } else {
8688       ShAmt =  DAG.getNode(ISD::BUILD_VECTOR, dl, ShAmtVT, &ShOps[0], 2);
8689 // FIXME this must be lowered to get rid of the invalid type.
8690     }
8691
8692     EVT VT = Op.getValueType();
8693     ShAmt = DAG.getNode(ISD::BITCAST, dl, VT, ShAmt);
8694     return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
8695                        DAG.getConstant(NewIntNo, MVT::i32),
8696                        Op.getOperand(1), ShAmt);
8697   }
8698   }
8699 }
8700
8701 SDValue X86TargetLowering::LowerRETURNADDR(SDValue Op,
8702                                            SelectionDAG &DAG) const {
8703   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
8704   MFI->setReturnAddressIsTaken(true);
8705
8706   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
8707   DebugLoc dl = Op.getDebugLoc();
8708
8709   if (Depth > 0) {
8710     SDValue FrameAddr = LowerFRAMEADDR(Op, DAG);
8711     SDValue Offset =
8712       DAG.getConstant(TD->getPointerSize(),
8713                       Subtarget->is64Bit() ? MVT::i64 : MVT::i32);
8714     return DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(),
8715                        DAG.getNode(ISD::ADD, dl, getPointerTy(),
8716                                    FrameAddr, Offset),
8717                        MachinePointerInfo(), false, false, 0);
8718   }
8719
8720   // Just load the return address.
8721   SDValue RetAddrFI = getReturnAddressFrameIndex(DAG);
8722   return DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(),
8723                      RetAddrFI, MachinePointerInfo(), false, false, 0);
8724 }
8725
8726 SDValue X86TargetLowering::LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) const {
8727   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
8728   MFI->setFrameAddressIsTaken(true);
8729
8730   EVT VT = Op.getValueType();
8731   DebugLoc dl = Op.getDebugLoc();  // FIXME probably not meaningful
8732   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
8733   unsigned FrameReg = Subtarget->is64Bit() ? X86::RBP : X86::EBP;
8734   SDValue FrameAddr = DAG.getCopyFromReg(DAG.getEntryNode(), dl, FrameReg, VT);
8735   while (Depth--)
8736     FrameAddr = DAG.getLoad(VT, dl, DAG.getEntryNode(), FrameAddr,
8737                             MachinePointerInfo(),
8738                             false, false, 0);
8739   return FrameAddr;
8740 }
8741
8742 SDValue X86TargetLowering::LowerFRAME_TO_ARGS_OFFSET(SDValue Op,
8743                                                      SelectionDAG &DAG) const {
8744   return DAG.getIntPtrConstant(2*TD->getPointerSize());
8745 }
8746
8747 SDValue X86TargetLowering::LowerEH_RETURN(SDValue Op, SelectionDAG &DAG) const {
8748   MachineFunction &MF = DAG.getMachineFunction();
8749   SDValue Chain     = Op.getOperand(0);
8750   SDValue Offset    = Op.getOperand(1);
8751   SDValue Handler   = Op.getOperand(2);
8752   DebugLoc dl       = Op.getDebugLoc();
8753
8754   SDValue Frame = DAG.getCopyFromReg(DAG.getEntryNode(), dl,
8755                                      Subtarget->is64Bit() ? X86::RBP : X86::EBP,
8756                                      getPointerTy());
8757   unsigned StoreAddrReg = (Subtarget->is64Bit() ? X86::RCX : X86::ECX);
8758
8759   SDValue StoreAddr = DAG.getNode(ISD::ADD, dl, getPointerTy(), Frame,
8760                                   DAG.getIntPtrConstant(TD->getPointerSize()));
8761   StoreAddr = DAG.getNode(ISD::ADD, dl, getPointerTy(), StoreAddr, Offset);
8762   Chain = DAG.getStore(Chain, dl, Handler, StoreAddr, MachinePointerInfo(),
8763                        false, false, 0);
8764   Chain = DAG.getCopyToReg(Chain, dl, StoreAddrReg, StoreAddr);
8765   MF.getRegInfo().addLiveOut(StoreAddrReg);
8766
8767   return DAG.getNode(X86ISD::EH_RETURN, dl,
8768                      MVT::Other,
8769                      Chain, DAG.getRegister(StoreAddrReg, getPointerTy()));
8770 }
8771
8772 SDValue X86TargetLowering::LowerTRAMPOLINE(SDValue Op,
8773                                              SelectionDAG &DAG) const {
8774   SDValue Root = Op.getOperand(0);
8775   SDValue Trmp = Op.getOperand(1); // trampoline
8776   SDValue FPtr = Op.getOperand(2); // nested function
8777   SDValue Nest = Op.getOperand(3); // 'nest' parameter value
8778   DebugLoc dl  = Op.getDebugLoc();
8779
8780   const Value *TrmpAddr = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
8781
8782   if (Subtarget->is64Bit()) {
8783     SDValue OutChains[6];
8784
8785     // Large code-model.
8786     const unsigned char JMP64r  = 0xFF; // 64-bit jmp through register opcode.
8787     const unsigned char MOV64ri = 0xB8; // X86::MOV64ri opcode.
8788
8789     const unsigned char N86R10 = X86_MC::getX86RegNum(X86::R10);
8790     const unsigned char N86R11 = X86_MC::getX86RegNum(X86::R11);
8791
8792     const unsigned char REX_WB = 0x40 | 0x08 | 0x01; // REX prefix
8793
8794     // Load the pointer to the nested function into R11.
8795     unsigned OpCode = ((MOV64ri | N86R11) << 8) | REX_WB; // movabsq r11
8796     SDValue Addr = Trmp;
8797     OutChains[0] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, MVT::i16),
8798                                 Addr, MachinePointerInfo(TrmpAddr),
8799                                 false, false, 0);
8800
8801     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
8802                        DAG.getConstant(2, MVT::i64));
8803     OutChains[1] = DAG.getStore(Root, dl, FPtr, Addr,
8804                                 MachinePointerInfo(TrmpAddr, 2),
8805                                 false, false, 2);
8806
8807     // Load the 'nest' parameter value into R10.
8808     // R10 is specified in X86CallingConv.td
8809     OpCode = ((MOV64ri | N86R10) << 8) | REX_WB; // movabsq r10
8810     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
8811                        DAG.getConstant(10, MVT::i64));
8812     OutChains[2] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, MVT::i16),
8813                                 Addr, MachinePointerInfo(TrmpAddr, 10),
8814                                 false, false, 0);
8815
8816     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
8817                        DAG.getConstant(12, MVT::i64));
8818     OutChains[3] = DAG.getStore(Root, dl, Nest, Addr,
8819                                 MachinePointerInfo(TrmpAddr, 12),
8820                                 false, false, 2);
8821
8822     // Jump to the nested function.
8823     OpCode = (JMP64r << 8) | REX_WB; // jmpq *...
8824     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
8825                        DAG.getConstant(20, MVT::i64));
8826     OutChains[4] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, MVT::i16),
8827                                 Addr, MachinePointerInfo(TrmpAddr, 20),
8828                                 false, false, 0);
8829
8830     unsigned char ModRM = N86R11 | (4 << 3) | (3 << 6); // ...r11
8831     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
8832                        DAG.getConstant(22, MVT::i64));
8833     OutChains[5] = DAG.getStore(Root, dl, DAG.getConstant(ModRM, MVT::i8), Addr,
8834                                 MachinePointerInfo(TrmpAddr, 22),
8835                                 false, false, 0);
8836
8837     SDValue Ops[] =
8838       { Trmp, DAG.getNode(ISD::TokenFactor, dl, MVT::Other, OutChains, 6) };
8839     return DAG.getMergeValues(Ops, 2, dl);
8840   } else {
8841     const Function *Func =
8842       cast<Function>(cast<SrcValueSDNode>(Op.getOperand(5))->getValue());
8843     CallingConv::ID CC = Func->getCallingConv();
8844     unsigned NestReg;
8845
8846     switch (CC) {
8847     default:
8848       llvm_unreachable("Unsupported calling convention");
8849     case CallingConv::C:
8850     case CallingConv::X86_StdCall: {
8851       // Pass 'nest' parameter in ECX.
8852       // Must be kept in sync with X86CallingConv.td
8853       NestReg = X86::ECX;
8854
8855       // Check that ECX wasn't needed by an 'inreg' parameter.
8856       FunctionType *FTy = Func->getFunctionType();
8857       const AttrListPtr &Attrs = Func->getAttributes();
8858
8859       if (!Attrs.isEmpty() && !Func->isVarArg()) {
8860         unsigned InRegCount = 0;
8861         unsigned Idx = 1;
8862
8863         for (FunctionType::param_iterator I = FTy->param_begin(),
8864              E = FTy->param_end(); I != E; ++I, ++Idx)
8865           if (Attrs.paramHasAttr(Idx, Attribute::InReg))
8866             // FIXME: should only count parameters that are lowered to integers.
8867             InRegCount += (TD->getTypeSizeInBits(*I) + 31) / 32;
8868
8869         if (InRegCount > 2) {
8870           report_fatal_error("Nest register in use - reduce number of inreg"
8871                              " parameters!");
8872         }
8873       }
8874       break;
8875     }
8876     case CallingConv::X86_FastCall:
8877     case CallingConv::X86_ThisCall:
8878     case CallingConv::Fast:
8879       // Pass 'nest' parameter in EAX.
8880       // Must be kept in sync with X86CallingConv.td
8881       NestReg = X86::EAX;
8882       break;
8883     }
8884
8885     SDValue OutChains[4];
8886     SDValue Addr, Disp;
8887
8888     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
8889                        DAG.getConstant(10, MVT::i32));
8890     Disp = DAG.getNode(ISD::SUB, dl, MVT::i32, FPtr, Addr);
8891
8892     // This is storing the opcode for MOV32ri.
8893     const unsigned char MOV32ri = 0xB8; // X86::MOV32ri's opcode byte.
8894     const unsigned char N86Reg = X86_MC::getX86RegNum(NestReg);
8895     OutChains[0] = DAG.getStore(Root, dl,
8896                                 DAG.getConstant(MOV32ri|N86Reg, MVT::i8),
8897                                 Trmp, MachinePointerInfo(TrmpAddr),
8898                                 false, false, 0);
8899
8900     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
8901                        DAG.getConstant(1, MVT::i32));
8902     OutChains[1] = DAG.getStore(Root, dl, Nest, Addr,
8903                                 MachinePointerInfo(TrmpAddr, 1),
8904                                 false, false, 1);
8905
8906     const unsigned char JMP = 0xE9; // jmp <32bit dst> opcode.
8907     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
8908                        DAG.getConstant(5, MVT::i32));
8909     OutChains[2] = DAG.getStore(Root, dl, DAG.getConstant(JMP, MVT::i8), Addr,
8910                                 MachinePointerInfo(TrmpAddr, 5),
8911                                 false, false, 1);
8912
8913     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
8914                        DAG.getConstant(6, MVT::i32));
8915     OutChains[3] = DAG.getStore(Root, dl, Disp, Addr,
8916                                 MachinePointerInfo(TrmpAddr, 6),
8917                                 false, false, 1);
8918
8919     SDValue Ops[] =
8920       { Trmp, DAG.getNode(ISD::TokenFactor, dl, MVT::Other, OutChains, 4) };
8921     return DAG.getMergeValues(Ops, 2, dl);
8922   }
8923 }
8924
8925 SDValue X86TargetLowering::LowerFLT_ROUNDS_(SDValue Op,
8926                                             SelectionDAG &DAG) const {
8927   /*
8928    The rounding mode is in bits 11:10 of FPSR, and has the following
8929    settings:
8930      00 Round to nearest
8931      01 Round to -inf
8932      10 Round to +inf
8933      11 Round to 0
8934
8935   FLT_ROUNDS, on the other hand, expects the following:
8936     -1 Undefined
8937      0 Round to 0
8938      1 Round to nearest
8939      2 Round to +inf
8940      3 Round to -inf
8941
8942   To perform the conversion, we do:
8943     (((((FPSR & 0x800) >> 11) | ((FPSR & 0x400) >> 9)) + 1) & 3)
8944   */
8945
8946   MachineFunction &MF = DAG.getMachineFunction();
8947   const TargetMachine &TM = MF.getTarget();
8948   const TargetFrameLowering &TFI = *TM.getFrameLowering();
8949   unsigned StackAlignment = TFI.getStackAlignment();
8950   EVT VT = Op.getValueType();
8951   DebugLoc DL = Op.getDebugLoc();
8952
8953   // Save FP Control Word to stack slot
8954   int SSFI = MF.getFrameInfo()->CreateStackObject(2, StackAlignment, false);
8955   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
8956
8957
8958   MachineMemOperand *MMO =
8959    MF.getMachineMemOperand(MachinePointerInfo::getFixedStack(SSFI),
8960                            MachineMemOperand::MOStore, 2, 2);
8961
8962   SDValue Ops[] = { DAG.getEntryNode(), StackSlot };
8963   SDValue Chain = DAG.getMemIntrinsicNode(X86ISD::FNSTCW16m, DL,
8964                                           DAG.getVTList(MVT::Other),
8965                                           Ops, 2, MVT::i16, MMO);
8966
8967   // Load FP Control Word from stack slot
8968   SDValue CWD = DAG.getLoad(MVT::i16, DL, Chain, StackSlot,
8969                             MachinePointerInfo(), false, false, 0);
8970
8971   // Transform as necessary
8972   SDValue CWD1 =
8973     DAG.getNode(ISD::SRL, DL, MVT::i16,
8974                 DAG.getNode(ISD::AND, DL, MVT::i16,
8975                             CWD, DAG.getConstant(0x800, MVT::i16)),
8976                 DAG.getConstant(11, MVT::i8));
8977   SDValue CWD2 =
8978     DAG.getNode(ISD::SRL, DL, MVT::i16,
8979                 DAG.getNode(ISD::AND, DL, MVT::i16,
8980                             CWD, DAG.getConstant(0x400, MVT::i16)),
8981                 DAG.getConstant(9, MVT::i8));
8982
8983   SDValue RetVal =
8984     DAG.getNode(ISD::AND, DL, MVT::i16,
8985                 DAG.getNode(ISD::ADD, DL, MVT::i16,
8986                             DAG.getNode(ISD::OR, DL, MVT::i16, CWD1, CWD2),
8987                             DAG.getConstant(1, MVT::i16)),
8988                 DAG.getConstant(3, MVT::i16));
8989
8990
8991   return DAG.getNode((VT.getSizeInBits() < 16 ?
8992                       ISD::TRUNCATE : ISD::ZERO_EXTEND), DL, VT, RetVal);
8993 }
8994
8995 SDValue X86TargetLowering::LowerCTLZ(SDValue Op, SelectionDAG &DAG) const {
8996   EVT VT = Op.getValueType();
8997   EVT OpVT = VT;
8998   unsigned NumBits = VT.getSizeInBits();
8999   DebugLoc dl = Op.getDebugLoc();
9000
9001   Op = Op.getOperand(0);
9002   if (VT == MVT::i8) {
9003     // Zero extend to i32 since there is not an i8 bsr.
9004     OpVT = MVT::i32;
9005     Op = DAG.getNode(ISD::ZERO_EXTEND, dl, OpVT, Op);
9006   }
9007
9008   // Issue a bsr (scan bits in reverse) which also sets EFLAGS.
9009   SDVTList VTs = DAG.getVTList(OpVT, MVT::i32);
9010   Op = DAG.getNode(X86ISD::BSR, dl, VTs, Op);
9011
9012   // If src is zero (i.e. bsr sets ZF), returns NumBits.
9013   SDValue Ops[] = {
9014     Op,
9015     DAG.getConstant(NumBits+NumBits-1, OpVT),
9016     DAG.getConstant(X86::COND_E, MVT::i8),
9017     Op.getValue(1)
9018   };
9019   Op = DAG.getNode(X86ISD::CMOV, dl, OpVT, Ops, array_lengthof(Ops));
9020
9021   // Finally xor with NumBits-1.
9022   Op = DAG.getNode(ISD::XOR, dl, OpVT, Op, DAG.getConstant(NumBits-1, OpVT));
9023
9024   if (VT == MVT::i8)
9025     Op = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op);
9026   return Op;
9027 }
9028
9029 SDValue X86TargetLowering::LowerCTTZ(SDValue Op, SelectionDAG &DAG) const {
9030   EVT VT = Op.getValueType();
9031   EVT OpVT = VT;
9032   unsigned NumBits = VT.getSizeInBits();
9033   DebugLoc dl = Op.getDebugLoc();
9034
9035   Op = Op.getOperand(0);
9036   if (VT == MVT::i8) {
9037     OpVT = MVT::i32;
9038     Op = DAG.getNode(ISD::ZERO_EXTEND, dl, OpVT, Op);
9039   }
9040
9041   // Issue a bsf (scan bits forward) which also sets EFLAGS.
9042   SDVTList VTs = DAG.getVTList(OpVT, MVT::i32);
9043   Op = DAG.getNode(X86ISD::BSF, dl, VTs, Op);
9044
9045   // If src is zero (i.e. bsf sets ZF), returns NumBits.
9046   SDValue Ops[] = {
9047     Op,
9048     DAG.getConstant(NumBits, OpVT),
9049     DAG.getConstant(X86::COND_E, MVT::i8),
9050     Op.getValue(1)
9051   };
9052   Op = DAG.getNode(X86ISD::CMOV, dl, OpVT, Ops, array_lengthof(Ops));
9053
9054   if (VT == MVT::i8)
9055     Op = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op);
9056   return Op;
9057 }
9058
9059 SDValue X86TargetLowering::LowerMUL_V2I64(SDValue Op, SelectionDAG &DAG) const {
9060   EVT VT = Op.getValueType();
9061   assert(VT == MVT::v2i64 && "Only know how to lower V2I64 multiply");
9062   DebugLoc dl = Op.getDebugLoc();
9063
9064   //  ulong2 Ahi = __builtin_ia32_psrlqi128( a, 32);
9065   //  ulong2 Bhi = __builtin_ia32_psrlqi128( b, 32);
9066   //  ulong2 AloBlo = __builtin_ia32_pmuludq128( a, b );
9067   //  ulong2 AloBhi = __builtin_ia32_pmuludq128( a, Bhi );
9068   //  ulong2 AhiBlo = __builtin_ia32_pmuludq128( Ahi, b );
9069   //
9070   //  AloBhi = __builtin_ia32_psllqi128( AloBhi, 32 );
9071   //  AhiBlo = __builtin_ia32_psllqi128( AhiBlo, 32 );
9072   //  return AloBlo + AloBhi + AhiBlo;
9073
9074   SDValue A = Op.getOperand(0);
9075   SDValue B = Op.getOperand(1);
9076
9077   SDValue Ahi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
9078                        DAG.getConstant(Intrinsic::x86_sse2_psrli_q, MVT::i32),
9079                        A, DAG.getConstant(32, MVT::i32));
9080   SDValue Bhi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
9081                        DAG.getConstant(Intrinsic::x86_sse2_psrli_q, MVT::i32),
9082                        B, DAG.getConstant(32, MVT::i32));
9083   SDValue AloBlo = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
9084                        DAG.getConstant(Intrinsic::x86_sse2_pmulu_dq, MVT::i32),
9085                        A, B);
9086   SDValue AloBhi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
9087                        DAG.getConstant(Intrinsic::x86_sse2_pmulu_dq, MVT::i32),
9088                        A, Bhi);
9089   SDValue AhiBlo = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
9090                        DAG.getConstant(Intrinsic::x86_sse2_pmulu_dq, MVT::i32),
9091                        Ahi, B);
9092   AloBhi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
9093                        DAG.getConstant(Intrinsic::x86_sse2_pslli_q, MVT::i32),
9094                        AloBhi, DAG.getConstant(32, MVT::i32));
9095   AhiBlo = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
9096                        DAG.getConstant(Intrinsic::x86_sse2_pslli_q, MVT::i32),
9097                        AhiBlo, DAG.getConstant(32, MVT::i32));
9098   SDValue Res = DAG.getNode(ISD::ADD, dl, VT, AloBlo, AloBhi);
9099   Res = DAG.getNode(ISD::ADD, dl, VT, Res, AhiBlo);
9100   return Res;
9101 }
9102
9103 SDValue X86TargetLowering::LowerShift(SDValue Op, SelectionDAG &DAG) const {
9104
9105   EVT VT = Op.getValueType();
9106   DebugLoc dl = Op.getDebugLoc();
9107   SDValue R = Op.getOperand(0);
9108   SDValue Amt = Op.getOperand(1);
9109
9110   LLVMContext *Context = DAG.getContext();
9111
9112   // Must have SSE2.
9113   if (!Subtarget->hasSSE2()) return SDValue();
9114
9115   // Optimize shl/srl/sra with constant shift amount.
9116   if (isSplatVector(Amt.getNode())) {
9117     SDValue SclrAmt = Amt->getOperand(0);
9118     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(SclrAmt)) {
9119       uint64_t ShiftAmt = C->getZExtValue();
9120
9121       if (VT == MVT::v2i64 && Op.getOpcode() == ISD::SHL)
9122        return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
9123                      DAG.getConstant(Intrinsic::x86_sse2_pslli_q, MVT::i32),
9124                      R, DAG.getConstant(ShiftAmt, MVT::i32));
9125
9126       if (VT == MVT::v4i32 && Op.getOpcode() == ISD::SHL)
9127        return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
9128                      DAG.getConstant(Intrinsic::x86_sse2_pslli_d, MVT::i32),
9129                      R, DAG.getConstant(ShiftAmt, MVT::i32));
9130
9131       if (VT == MVT::v8i16 && Op.getOpcode() == ISD::SHL)
9132        return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
9133                      DAG.getConstant(Intrinsic::x86_sse2_pslli_w, MVT::i32),
9134                      R, DAG.getConstant(ShiftAmt, MVT::i32));
9135
9136       if (VT == MVT::v2i64 && Op.getOpcode() == ISD::SRL)
9137        return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
9138                      DAG.getConstant(Intrinsic::x86_sse2_psrli_q, MVT::i32),
9139                      R, DAG.getConstant(ShiftAmt, MVT::i32));
9140
9141       if (VT == MVT::v4i32 && Op.getOpcode() == ISD::SRL)
9142        return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
9143                      DAG.getConstant(Intrinsic::x86_sse2_psrli_d, MVT::i32),
9144                      R, DAG.getConstant(ShiftAmt, MVT::i32));
9145
9146       if (VT == MVT::v8i16 && Op.getOpcode() == ISD::SRL)
9147        return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
9148                      DAG.getConstant(Intrinsic::x86_sse2_psrli_w, MVT::i32),
9149                      R, DAG.getConstant(ShiftAmt, MVT::i32));
9150
9151       if (VT == MVT::v4i32 && Op.getOpcode() == ISD::SRA)
9152        return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
9153                      DAG.getConstant(Intrinsic::x86_sse2_psrai_d, MVT::i32),
9154                      R, DAG.getConstant(ShiftAmt, MVT::i32));
9155
9156       if (VT == MVT::v8i16 && Op.getOpcode() == ISD::SRA)
9157        return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
9158                      DAG.getConstant(Intrinsic::x86_sse2_psrai_w, MVT::i32),
9159                      R, DAG.getConstant(ShiftAmt, MVT::i32));
9160     }
9161   }
9162
9163   // Lower SHL with variable shift amount.
9164   // Cannot lower SHL without SSE2 or later.
9165   if (!Subtarget->hasSSE2()) return SDValue();
9166
9167   if (VT == MVT::v4i32 && Op->getOpcode() == ISD::SHL) {
9168     Op = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
9169                      DAG.getConstant(Intrinsic::x86_sse2_pslli_d, MVT::i32),
9170                      Op.getOperand(1), DAG.getConstant(23, MVT::i32));
9171
9172     ConstantInt *CI = ConstantInt::get(*Context, APInt(32, 0x3f800000U));
9173
9174     std::vector<Constant*> CV(4, CI);
9175     Constant *C = ConstantVector::get(CV);
9176     SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
9177     SDValue Addend = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
9178                                  MachinePointerInfo::getConstantPool(),
9179                                  false, false, 16);
9180
9181     Op = DAG.getNode(ISD::ADD, dl, VT, Op, Addend);
9182     Op = DAG.getNode(ISD::BITCAST, dl, MVT::v4f32, Op);
9183     Op = DAG.getNode(ISD::FP_TO_SINT, dl, VT, Op);
9184     return DAG.getNode(ISD::MUL, dl, VT, Op, R);
9185   }
9186   if (VT == MVT::v16i8 && Op->getOpcode() == ISD::SHL) {
9187     // a = a << 5;
9188     Op = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
9189                      DAG.getConstant(Intrinsic::x86_sse2_pslli_w, MVT::i32),
9190                      Op.getOperand(1), DAG.getConstant(5, MVT::i32));
9191
9192     ConstantInt *CM1 = ConstantInt::get(*Context, APInt(8, 15));
9193     ConstantInt *CM2 = ConstantInt::get(*Context, APInt(8, 63));
9194
9195     std::vector<Constant*> CVM1(16, CM1);
9196     std::vector<Constant*> CVM2(16, CM2);
9197     Constant *C = ConstantVector::get(CVM1);
9198     SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
9199     SDValue M = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
9200                             MachinePointerInfo::getConstantPool(),
9201                             false, false, 16);
9202
9203     // r = pblendv(r, psllw(r & (char16)15, 4), a);
9204     M = DAG.getNode(ISD::AND, dl, VT, R, M);
9205     M = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
9206                     DAG.getConstant(Intrinsic::x86_sse2_pslli_w, MVT::i32), M,
9207                     DAG.getConstant(4, MVT::i32));
9208     R = DAG.getNode(X86ISD::PBLENDVB, dl, VT, R, M, Op);
9209     // a += a
9210     Op = DAG.getNode(ISD::ADD, dl, VT, Op, Op);
9211
9212     C = ConstantVector::get(CVM2);
9213     CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
9214     M = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
9215                     MachinePointerInfo::getConstantPool(),
9216                     false, false, 16);
9217
9218     // r = pblendv(r, psllw(r & (char16)63, 2), a);
9219     M = DAG.getNode(ISD::AND, dl, VT, R, M);
9220     M = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
9221                     DAG.getConstant(Intrinsic::x86_sse2_pslli_w, MVT::i32), M,
9222                     DAG.getConstant(2, MVT::i32));
9223     R = DAG.getNode(X86ISD::PBLENDVB, dl, VT, R, M, Op);
9224     // a += a
9225     Op = DAG.getNode(ISD::ADD, dl, VT, Op, Op);
9226
9227     // return pblendv(r, r+r, a);
9228     R = DAG.getNode(X86ISD::PBLENDVB, dl, VT,
9229                     R, DAG.getNode(ISD::ADD, dl, VT, R, R), Op);
9230     return R;
9231   }
9232   return SDValue();
9233 }
9234
9235 SDValue X86TargetLowering::LowerXALUO(SDValue Op, SelectionDAG &DAG) const {
9236   // Lower the "add/sub/mul with overflow" instruction into a regular ins plus
9237   // a "setcc" instruction that checks the overflow flag. The "brcond" lowering
9238   // looks for this combo and may remove the "setcc" instruction if the "setcc"
9239   // has only one use.
9240   SDNode *N = Op.getNode();
9241   SDValue LHS = N->getOperand(0);
9242   SDValue RHS = N->getOperand(1);
9243   unsigned BaseOp = 0;
9244   unsigned Cond = 0;
9245   DebugLoc DL = Op.getDebugLoc();
9246   switch (Op.getOpcode()) {
9247   default: llvm_unreachable("Unknown ovf instruction!");
9248   case ISD::SADDO:
9249     // A subtract of one will be selected as a INC. Note that INC doesn't
9250     // set CF, so we can't do this for UADDO.
9251     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(RHS))
9252       if (C->isOne()) {
9253         BaseOp = X86ISD::INC;
9254         Cond = X86::COND_O;
9255         break;
9256       }
9257     BaseOp = X86ISD::ADD;
9258     Cond = X86::COND_O;
9259     break;
9260   case ISD::UADDO:
9261     BaseOp = X86ISD::ADD;
9262     Cond = X86::COND_B;
9263     break;
9264   case ISD::SSUBO:
9265     // A subtract of one will be selected as a DEC. Note that DEC doesn't
9266     // set CF, so we can't do this for USUBO.
9267     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(RHS))
9268       if (C->isOne()) {
9269         BaseOp = X86ISD::DEC;
9270         Cond = X86::COND_O;
9271         break;
9272       }
9273     BaseOp = X86ISD::SUB;
9274     Cond = X86::COND_O;
9275     break;
9276   case ISD::USUBO:
9277     BaseOp = X86ISD::SUB;
9278     Cond = X86::COND_B;
9279     break;
9280   case ISD::SMULO:
9281     BaseOp = X86ISD::SMUL;
9282     Cond = X86::COND_O;
9283     break;
9284   case ISD::UMULO: { // i64, i8 = umulo lhs, rhs --> i64, i64, i32 umul lhs,rhs
9285     SDVTList VTs = DAG.getVTList(N->getValueType(0), N->getValueType(0),
9286                                  MVT::i32);
9287     SDValue Sum = DAG.getNode(X86ISD::UMUL, DL, VTs, LHS, RHS);
9288
9289     SDValue SetCC =
9290       DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
9291                   DAG.getConstant(X86::COND_O, MVT::i32),
9292                   SDValue(Sum.getNode(), 2));
9293
9294     return DAG.getNode(ISD::MERGE_VALUES, DL, N->getVTList(), Sum, SetCC);
9295   }
9296   }
9297
9298   // Also sets EFLAGS.
9299   SDVTList VTs = DAG.getVTList(N->getValueType(0), MVT::i32);
9300   SDValue Sum = DAG.getNode(BaseOp, DL, VTs, LHS, RHS);
9301
9302   SDValue SetCC =
9303     DAG.getNode(X86ISD::SETCC, DL, N->getValueType(1),
9304                 DAG.getConstant(Cond, MVT::i32),
9305                 SDValue(Sum.getNode(), 1));
9306
9307   return DAG.getNode(ISD::MERGE_VALUES, DL, N->getVTList(), Sum, SetCC);
9308 }
9309
9310 SDValue X86TargetLowering::LowerSIGN_EXTEND_INREG(SDValue Op, SelectionDAG &DAG) const{
9311   DebugLoc dl = Op.getDebugLoc();
9312   SDNode* Node = Op.getNode();
9313   EVT ExtraVT = cast<VTSDNode>(Node->getOperand(1))->getVT();
9314   EVT VT = Node->getValueType(0);
9315
9316   if (Subtarget->hasSSE2() && VT.isVector()) {
9317     unsigned BitsDiff = VT.getScalarType().getSizeInBits() -
9318                         ExtraVT.getScalarType().getSizeInBits();
9319     SDValue ShAmt = DAG.getConstant(BitsDiff, MVT::i32);
9320
9321     unsigned SHLIntrinsicsID = 0;
9322     unsigned SRAIntrinsicsID = 0;
9323     switch (VT.getSimpleVT().SimpleTy) {
9324       default:
9325         return SDValue();
9326       case MVT::v2i64: {
9327         SHLIntrinsicsID = Intrinsic::x86_sse2_pslli_q;
9328         SRAIntrinsicsID = 0;
9329         break;
9330       }
9331       case MVT::v4i32: {
9332         SHLIntrinsicsID = Intrinsic::x86_sse2_pslli_d;
9333         SRAIntrinsicsID = Intrinsic::x86_sse2_psrai_d;
9334         break;
9335       }
9336       case MVT::v8i16: {
9337         SHLIntrinsicsID = Intrinsic::x86_sse2_pslli_w;
9338         SRAIntrinsicsID = Intrinsic::x86_sse2_psrai_w;
9339         break;
9340       }
9341     }
9342
9343     SDValue Tmp1 = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
9344                          DAG.getConstant(SHLIntrinsicsID, MVT::i32),
9345                          Node->getOperand(0), ShAmt);
9346
9347     // In case of 1 bit sext, no need to shr
9348     if (ExtraVT.getScalarType().getSizeInBits() == 1) return Tmp1;
9349
9350     if (SRAIntrinsicsID) {
9351       Tmp1 = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
9352                          DAG.getConstant(SRAIntrinsicsID, MVT::i32),
9353                          Tmp1, ShAmt);
9354     }
9355     return Tmp1;
9356   }
9357
9358   return SDValue();
9359 }
9360
9361
9362 SDValue X86TargetLowering::LowerMEMBARRIER(SDValue Op, SelectionDAG &DAG) const{
9363   DebugLoc dl = Op.getDebugLoc();
9364
9365   // Go ahead and emit the fence on x86-64 even if we asked for no-sse2.
9366   // There isn't any reason to disable it if the target processor supports it.
9367   if (!Subtarget->hasSSE2() && !Subtarget->is64Bit()) {
9368     SDValue Chain = Op.getOperand(0);
9369     SDValue Zero = DAG.getConstant(0, MVT::i32);
9370     SDValue Ops[] = {
9371       DAG.getRegister(X86::ESP, MVT::i32), // Base
9372       DAG.getTargetConstant(1, MVT::i8),   // Scale
9373       DAG.getRegister(0, MVT::i32),        // Index
9374       DAG.getTargetConstant(0, MVT::i32),  // Disp
9375       DAG.getRegister(0, MVT::i32),        // Segment.
9376       Zero,
9377       Chain
9378     };
9379     SDNode *Res =
9380       DAG.getMachineNode(X86::OR32mrLocked, dl, MVT::Other, Ops,
9381                           array_lengthof(Ops));
9382     return SDValue(Res, 0);
9383   }
9384
9385   unsigned isDev = cast<ConstantSDNode>(Op.getOperand(5))->getZExtValue();
9386   if (!isDev)
9387     return DAG.getNode(X86ISD::MEMBARRIER, dl, MVT::Other, Op.getOperand(0));
9388
9389   unsigned Op1 = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
9390   unsigned Op2 = cast<ConstantSDNode>(Op.getOperand(2))->getZExtValue();
9391   unsigned Op3 = cast<ConstantSDNode>(Op.getOperand(3))->getZExtValue();
9392   unsigned Op4 = cast<ConstantSDNode>(Op.getOperand(4))->getZExtValue();
9393
9394   // def : Pat<(membarrier (i8 0), (i8 0), (i8 0), (i8 1), (i8 1)), (SFENCE)>;
9395   if (!Op1 && !Op2 && !Op3 && Op4)
9396     return DAG.getNode(X86ISD::SFENCE, dl, MVT::Other, Op.getOperand(0));
9397
9398   // def : Pat<(membarrier (i8 1), (i8 0), (i8 0), (i8 0), (i8 1)), (LFENCE)>;
9399   if (Op1 && !Op2 && !Op3 && !Op4)
9400     return DAG.getNode(X86ISD::LFENCE, dl, MVT::Other, Op.getOperand(0));
9401
9402   // def : Pat<(membarrier (i8 imm), (i8 imm), (i8 imm), (i8 imm), (i8 1)),
9403   //           (MFENCE)>;
9404   return DAG.getNode(X86ISD::MFENCE, dl, MVT::Other, Op.getOperand(0));
9405 }
9406
9407 SDValue X86TargetLowering::LowerATOMIC_FENCE(SDValue Op,
9408                                              SelectionDAG &DAG) const {
9409   DebugLoc dl = Op.getDebugLoc();
9410   AtomicOrdering FenceOrdering = static_cast<AtomicOrdering>(
9411     cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue());
9412   SynchronizationScope FenceScope = static_cast<SynchronizationScope>(
9413     cast<ConstantSDNode>(Op.getOperand(2))->getZExtValue());
9414
9415   // The only fence that needs an instruction is a sequentially-consistent
9416   // cross-thread fence.
9417   if (FenceOrdering == SequentiallyConsistent && FenceScope == CrossThread) {
9418     // Use mfence if we have SSE2 or we're on x86-64 (even if we asked for
9419     // no-sse2). There isn't any reason to disable it if the target processor
9420     // supports it.
9421     if (Subtarget->hasSSE2() || Subtarget->is64Bit())
9422       return DAG.getNode(X86ISD::MFENCE, dl, MVT::Other, Op.getOperand(0));
9423
9424     SDValue Chain = Op.getOperand(0);
9425     SDValue Zero = DAG.getConstant(0, MVT::i32);
9426     SDValue Ops[] = {
9427       DAG.getRegister(X86::ESP, MVT::i32), // Base
9428       DAG.getTargetConstant(1, MVT::i8),   // Scale
9429       DAG.getRegister(0, MVT::i32),        // Index
9430       DAG.getTargetConstant(0, MVT::i32),  // Disp
9431       DAG.getRegister(0, MVT::i32),        // Segment.
9432       Zero,
9433       Chain
9434     };
9435     SDNode *Res =
9436       DAG.getMachineNode(X86::OR32mrLocked, dl, MVT::Other, Ops,
9437                          array_lengthof(Ops));
9438     return SDValue(Res, 0);
9439   }
9440
9441   // MEMBARRIER is a compiler barrier; it codegens to a no-op.
9442   return DAG.getNode(X86ISD::MEMBARRIER, dl, MVT::Other, Op.getOperand(0));
9443 }
9444
9445
9446 SDValue X86TargetLowering::LowerCMP_SWAP(SDValue Op, SelectionDAG &DAG) const {
9447   EVT T = Op.getValueType();
9448   DebugLoc DL = Op.getDebugLoc();
9449   unsigned Reg = 0;
9450   unsigned size = 0;
9451   switch(T.getSimpleVT().SimpleTy) {
9452   default:
9453     assert(false && "Invalid value type!");
9454   case MVT::i8:  Reg = X86::AL;  size = 1; break;
9455   case MVT::i16: Reg = X86::AX;  size = 2; break;
9456   case MVT::i32: Reg = X86::EAX; size = 4; break;
9457   case MVT::i64:
9458     assert(Subtarget->is64Bit() && "Node not type legal!");
9459     Reg = X86::RAX; size = 8;
9460     break;
9461   }
9462   SDValue cpIn = DAG.getCopyToReg(Op.getOperand(0), DL, Reg,
9463                                     Op.getOperand(2), SDValue());
9464   SDValue Ops[] = { cpIn.getValue(0),
9465                     Op.getOperand(1),
9466                     Op.getOperand(3),
9467                     DAG.getTargetConstant(size, MVT::i8),
9468                     cpIn.getValue(1) };
9469   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Glue);
9470   MachineMemOperand *MMO = cast<AtomicSDNode>(Op)->getMemOperand();
9471   SDValue Result = DAG.getMemIntrinsicNode(X86ISD::LCMPXCHG_DAG, DL, Tys,
9472                                            Ops, 5, T, MMO);
9473   SDValue cpOut =
9474     DAG.getCopyFromReg(Result.getValue(0), DL, Reg, T, Result.getValue(1));
9475   return cpOut;
9476 }
9477
9478 SDValue X86TargetLowering::LowerREADCYCLECOUNTER(SDValue Op,
9479                                                  SelectionDAG &DAG) const {
9480   assert(Subtarget->is64Bit() && "Result not type legalized?");
9481   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Glue);
9482   SDValue TheChain = Op.getOperand(0);
9483   DebugLoc dl = Op.getDebugLoc();
9484   SDValue rd = DAG.getNode(X86ISD::RDTSC_DAG, dl, Tys, &TheChain, 1);
9485   SDValue rax = DAG.getCopyFromReg(rd, dl, X86::RAX, MVT::i64, rd.getValue(1));
9486   SDValue rdx = DAG.getCopyFromReg(rax.getValue(1), dl, X86::RDX, MVT::i64,
9487                                    rax.getValue(2));
9488   SDValue Tmp = DAG.getNode(ISD::SHL, dl, MVT::i64, rdx,
9489                             DAG.getConstant(32, MVT::i8));
9490   SDValue Ops[] = {
9491     DAG.getNode(ISD::OR, dl, MVT::i64, rax, Tmp),
9492     rdx.getValue(1)
9493   };
9494   return DAG.getMergeValues(Ops, 2, dl);
9495 }
9496
9497 SDValue X86TargetLowering::LowerBITCAST(SDValue Op,
9498                                             SelectionDAG &DAG) const {
9499   EVT SrcVT = Op.getOperand(0).getValueType();
9500   EVT DstVT = Op.getValueType();
9501   assert(Subtarget->is64Bit() && !Subtarget->hasSSE2() &&
9502          Subtarget->hasMMX() && "Unexpected custom BITCAST");
9503   assert((DstVT == MVT::i64 ||
9504           (DstVT.isVector() && DstVT.getSizeInBits()==64)) &&
9505          "Unexpected custom BITCAST");
9506   // i64 <=> MMX conversions are Legal.
9507   if (SrcVT==MVT::i64 && DstVT.isVector())
9508     return Op;
9509   if (DstVT==MVT::i64 && SrcVT.isVector())
9510     return Op;
9511   // MMX <=> MMX conversions are Legal.
9512   if (SrcVT.isVector() && DstVT.isVector())
9513     return Op;
9514   // All other conversions need to be expanded.
9515   return SDValue();
9516 }
9517
9518 SDValue X86TargetLowering::LowerLOAD_SUB(SDValue Op, SelectionDAG &DAG) const {
9519   SDNode *Node = Op.getNode();
9520   DebugLoc dl = Node->getDebugLoc();
9521   EVT T = Node->getValueType(0);
9522   SDValue negOp = DAG.getNode(ISD::SUB, dl, T,
9523                               DAG.getConstant(0, T), Node->getOperand(2));
9524   return DAG.getAtomic(ISD::ATOMIC_LOAD_ADD, dl,
9525                        cast<AtomicSDNode>(Node)->getMemoryVT(),
9526                        Node->getOperand(0),
9527                        Node->getOperand(1), negOp,
9528                        cast<AtomicSDNode>(Node)->getSrcValue(),
9529                        cast<AtomicSDNode>(Node)->getAlignment());
9530 }
9531
9532 static SDValue LowerADDC_ADDE_SUBC_SUBE(SDValue Op, SelectionDAG &DAG) {
9533   EVT VT = Op.getNode()->getValueType(0);
9534
9535   // Let legalize expand this if it isn't a legal type yet.
9536   if (!DAG.getTargetLoweringInfo().isTypeLegal(VT))
9537     return SDValue();
9538
9539   SDVTList VTs = DAG.getVTList(VT, MVT::i32);
9540
9541   unsigned Opc;
9542   bool ExtraOp = false;
9543   switch (Op.getOpcode()) {
9544   default: assert(0 && "Invalid code");
9545   case ISD::ADDC: Opc = X86ISD::ADD; break;
9546   case ISD::ADDE: Opc = X86ISD::ADC; ExtraOp = true; break;
9547   case ISD::SUBC: Opc = X86ISD::SUB; break;
9548   case ISD::SUBE: Opc = X86ISD::SBB; ExtraOp = true; break;
9549   }
9550
9551   if (!ExtraOp)
9552     return DAG.getNode(Opc, Op->getDebugLoc(), VTs, Op.getOperand(0),
9553                        Op.getOperand(1));
9554   return DAG.getNode(Opc, Op->getDebugLoc(), VTs, Op.getOperand(0),
9555                      Op.getOperand(1), Op.getOperand(2));
9556 }
9557
9558 /// LowerOperation - Provide custom lowering hooks for some operations.
9559 ///
9560 SDValue X86TargetLowering::LowerOperation(SDValue Op, SelectionDAG &DAG) const {
9561   switch (Op.getOpcode()) {
9562   default: llvm_unreachable("Should not custom lower this!");
9563   case ISD::SIGN_EXTEND_INREG:  return LowerSIGN_EXTEND_INREG(Op,DAG);
9564   case ISD::MEMBARRIER:         return LowerMEMBARRIER(Op,DAG);
9565   case ISD::ATOMIC_FENCE:       return LowerATOMIC_FENCE(Op,DAG);
9566   case ISD::ATOMIC_CMP_SWAP:    return LowerCMP_SWAP(Op,DAG);
9567   case ISD::ATOMIC_LOAD_SUB:    return LowerLOAD_SUB(Op,DAG);
9568   case ISD::BUILD_VECTOR:       return LowerBUILD_VECTOR(Op, DAG);
9569   case ISD::CONCAT_VECTORS:     return LowerCONCAT_VECTORS(Op, DAG);
9570   case ISD::VECTOR_SHUFFLE:     return LowerVECTOR_SHUFFLE(Op, DAG);
9571   case ISD::EXTRACT_VECTOR_ELT: return LowerEXTRACT_VECTOR_ELT(Op, DAG);
9572   case ISD::INSERT_VECTOR_ELT:  return LowerINSERT_VECTOR_ELT(Op, DAG);
9573   case ISD::EXTRACT_SUBVECTOR:  return LowerEXTRACT_SUBVECTOR(Op, DAG);
9574   case ISD::INSERT_SUBVECTOR:   return LowerINSERT_SUBVECTOR(Op, DAG);
9575   case ISD::SCALAR_TO_VECTOR:   return LowerSCALAR_TO_VECTOR(Op, DAG);
9576   case ISD::ConstantPool:       return LowerConstantPool(Op, DAG);
9577   case ISD::GlobalAddress:      return LowerGlobalAddress(Op, DAG);
9578   case ISD::GlobalTLSAddress:   return LowerGlobalTLSAddress(Op, DAG);
9579   case ISD::ExternalSymbol:     return LowerExternalSymbol(Op, DAG);
9580   case ISD::BlockAddress:       return LowerBlockAddress(Op, DAG);
9581   case ISD::SHL_PARTS:
9582   case ISD::SRA_PARTS:
9583   case ISD::SRL_PARTS:          return LowerShiftParts(Op, DAG);
9584   case ISD::SINT_TO_FP:         return LowerSINT_TO_FP(Op, DAG);
9585   case ISD::UINT_TO_FP:         return LowerUINT_TO_FP(Op, DAG);
9586   case ISD::FP_TO_SINT:         return LowerFP_TO_SINT(Op, DAG);
9587   case ISD::FP_TO_UINT:         return LowerFP_TO_UINT(Op, DAG);
9588   case ISD::FABS:               return LowerFABS(Op, DAG);
9589   case ISD::FNEG:               return LowerFNEG(Op, DAG);
9590   case ISD::FCOPYSIGN:          return LowerFCOPYSIGN(Op, DAG);
9591   case ISD::FGETSIGN:           return LowerFGETSIGN(Op, DAG);
9592   case ISD::SETCC:              return LowerSETCC(Op, DAG);
9593   case ISD::VSETCC:             return LowerVSETCC(Op, DAG);
9594   case ISD::SELECT:             return LowerSELECT(Op, DAG);
9595   case ISD::BRCOND:             return LowerBRCOND(Op, DAG);
9596   case ISD::JumpTable:          return LowerJumpTable(Op, DAG);
9597   case ISD::VASTART:            return LowerVASTART(Op, DAG);
9598   case ISD::VAARG:              return LowerVAARG(Op, DAG);
9599   case ISD::VACOPY:             return LowerVACOPY(Op, DAG);
9600   case ISD::INTRINSIC_WO_CHAIN: return LowerINTRINSIC_WO_CHAIN(Op, DAG);
9601   case ISD::RETURNADDR:         return LowerRETURNADDR(Op, DAG);
9602   case ISD::FRAMEADDR:          return LowerFRAMEADDR(Op, DAG);
9603   case ISD::FRAME_TO_ARGS_OFFSET:
9604                                 return LowerFRAME_TO_ARGS_OFFSET(Op, DAG);
9605   case ISD::DYNAMIC_STACKALLOC: return LowerDYNAMIC_STACKALLOC(Op, DAG);
9606   case ISD::EH_RETURN:          return LowerEH_RETURN(Op, DAG);
9607   case ISD::TRAMPOLINE:         return LowerTRAMPOLINE(Op, DAG);
9608   case ISD::FLT_ROUNDS_:        return LowerFLT_ROUNDS_(Op, DAG);
9609   case ISD::CTLZ:               return LowerCTLZ(Op, DAG);
9610   case ISD::CTTZ:               return LowerCTTZ(Op, DAG);
9611   case ISD::MUL:                return LowerMUL_V2I64(Op, DAG);
9612   case ISD::SRA:
9613   case ISD::SRL:
9614   case ISD::SHL:                return LowerShift(Op, DAG);
9615   case ISD::SADDO:
9616   case ISD::UADDO:
9617   case ISD::SSUBO:
9618   case ISD::USUBO:
9619   case ISD::SMULO:
9620   case ISD::UMULO:              return LowerXALUO(Op, DAG);
9621   case ISD::READCYCLECOUNTER:   return LowerREADCYCLECOUNTER(Op, DAG);
9622   case ISD::BITCAST:            return LowerBITCAST(Op, DAG);
9623   case ISD::ADDC:
9624   case ISD::ADDE:
9625   case ISD::SUBC:
9626   case ISD::SUBE:               return LowerADDC_ADDE_SUBC_SUBE(Op, DAG);
9627   }
9628 }
9629
9630 void X86TargetLowering::
9631 ReplaceATOMIC_BINARY_64(SDNode *Node, SmallVectorImpl<SDValue>&Results,
9632                         SelectionDAG &DAG, unsigned NewOp) const {
9633   EVT T = Node->getValueType(0);
9634   DebugLoc dl = Node->getDebugLoc();
9635   assert (T == MVT::i64 && "Only know how to expand i64 atomics");
9636
9637   SDValue Chain = Node->getOperand(0);
9638   SDValue In1 = Node->getOperand(1);
9639   SDValue In2L = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
9640                              Node->getOperand(2), DAG.getIntPtrConstant(0));
9641   SDValue In2H = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
9642                              Node->getOperand(2), DAG.getIntPtrConstant(1));
9643   SDValue Ops[] = { Chain, In1, In2L, In2H };
9644   SDVTList Tys = DAG.getVTList(MVT::i32, MVT::i32, MVT::Other);
9645   SDValue Result =
9646     DAG.getMemIntrinsicNode(NewOp, dl, Tys, Ops, 4, MVT::i64,
9647                             cast<MemSDNode>(Node)->getMemOperand());
9648   SDValue OpsF[] = { Result.getValue(0), Result.getValue(1)};
9649   Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, OpsF, 2));
9650   Results.push_back(Result.getValue(2));
9651 }
9652
9653 /// ReplaceNodeResults - Replace a node with an illegal result type
9654 /// with a new node built out of custom code.
9655 void X86TargetLowering::ReplaceNodeResults(SDNode *N,
9656                                            SmallVectorImpl<SDValue>&Results,
9657                                            SelectionDAG &DAG) const {
9658   DebugLoc dl = N->getDebugLoc();
9659   switch (N->getOpcode()) {
9660   default:
9661     assert(false && "Do not know how to custom type legalize this operation!");
9662     return;
9663   case ISD::SIGN_EXTEND_INREG:
9664   case ISD::ADDC:
9665   case ISD::ADDE:
9666   case ISD::SUBC:
9667   case ISD::SUBE:
9668     // We don't want to expand or promote these.
9669     return;
9670   case ISD::FP_TO_SINT: {
9671     std::pair<SDValue,SDValue> Vals =
9672         FP_TO_INTHelper(SDValue(N, 0), DAG, true);
9673     SDValue FIST = Vals.first, StackSlot = Vals.second;
9674     if (FIST.getNode() != 0) {
9675       EVT VT = N->getValueType(0);
9676       // Return a load from the stack slot.
9677       Results.push_back(DAG.getLoad(VT, dl, FIST, StackSlot,
9678                                     MachinePointerInfo(), false, false, 0));
9679     }
9680     return;
9681   }
9682   case ISD::READCYCLECOUNTER: {
9683     SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Glue);
9684     SDValue TheChain = N->getOperand(0);
9685     SDValue rd = DAG.getNode(X86ISD::RDTSC_DAG, dl, Tys, &TheChain, 1);
9686     SDValue eax = DAG.getCopyFromReg(rd, dl, X86::EAX, MVT::i32,
9687                                      rd.getValue(1));
9688     SDValue edx = DAG.getCopyFromReg(eax.getValue(1), dl, X86::EDX, MVT::i32,
9689                                      eax.getValue(2));
9690     // Use a buildpair to merge the two 32-bit values into a 64-bit one.
9691     SDValue Ops[] = { eax, edx };
9692     Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, Ops, 2));
9693     Results.push_back(edx.getValue(1));
9694     return;
9695   }
9696   case ISD::ATOMIC_CMP_SWAP: {
9697     EVT T = N->getValueType(0);
9698     assert (T == MVT::i64 && "Only know how to expand i64 Cmp and Swap");
9699     SDValue cpInL, cpInH;
9700     cpInL = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(2),
9701                         DAG.getConstant(0, MVT::i32));
9702     cpInH = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(2),
9703                         DAG.getConstant(1, MVT::i32));
9704     cpInL = DAG.getCopyToReg(N->getOperand(0), dl, X86::EAX, cpInL, SDValue());
9705     cpInH = DAG.getCopyToReg(cpInL.getValue(0), dl, X86::EDX, cpInH,
9706                              cpInL.getValue(1));
9707     SDValue swapInL, swapInH;
9708     swapInL = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(3),
9709                           DAG.getConstant(0, MVT::i32));
9710     swapInH = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(3),
9711                           DAG.getConstant(1, MVT::i32));
9712     swapInL = DAG.getCopyToReg(cpInH.getValue(0), dl, X86::EBX, swapInL,
9713                                cpInH.getValue(1));
9714     swapInH = DAG.getCopyToReg(swapInL.getValue(0), dl, X86::ECX, swapInH,
9715                                swapInL.getValue(1));
9716     SDValue Ops[] = { swapInH.getValue(0),
9717                       N->getOperand(1),
9718                       swapInH.getValue(1) };
9719     SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Glue);
9720     MachineMemOperand *MMO = cast<AtomicSDNode>(N)->getMemOperand();
9721     SDValue Result = DAG.getMemIntrinsicNode(X86ISD::LCMPXCHG8_DAG, dl, Tys,
9722                                              Ops, 3, T, MMO);
9723     SDValue cpOutL = DAG.getCopyFromReg(Result.getValue(0), dl, X86::EAX,
9724                                         MVT::i32, Result.getValue(1));
9725     SDValue cpOutH = DAG.getCopyFromReg(cpOutL.getValue(1), dl, X86::EDX,
9726                                         MVT::i32, cpOutL.getValue(2));
9727     SDValue OpsF[] = { cpOutL.getValue(0), cpOutH.getValue(0)};
9728     Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, OpsF, 2));
9729     Results.push_back(cpOutH.getValue(1));
9730     return;
9731   }
9732   case ISD::ATOMIC_LOAD_ADD:
9733     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMADD64_DAG);
9734     return;
9735   case ISD::ATOMIC_LOAD_AND:
9736     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMAND64_DAG);
9737     return;
9738   case ISD::ATOMIC_LOAD_NAND:
9739     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMNAND64_DAG);
9740     return;
9741   case ISD::ATOMIC_LOAD_OR:
9742     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMOR64_DAG);
9743     return;
9744   case ISD::ATOMIC_LOAD_SUB:
9745     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMSUB64_DAG);
9746     return;
9747   case ISD::ATOMIC_LOAD_XOR:
9748     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMXOR64_DAG);
9749     return;
9750   case ISD::ATOMIC_SWAP:
9751     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMSWAP64_DAG);
9752     return;
9753   }
9754 }
9755
9756 const char *X86TargetLowering::getTargetNodeName(unsigned Opcode) const {
9757   switch (Opcode) {
9758   default: return NULL;
9759   case X86ISD::BSF:                return "X86ISD::BSF";
9760   case X86ISD::BSR:                return "X86ISD::BSR";
9761   case X86ISD::SHLD:               return "X86ISD::SHLD";
9762   case X86ISD::SHRD:               return "X86ISD::SHRD";
9763   case X86ISD::FAND:               return "X86ISD::FAND";
9764   case X86ISD::FOR:                return "X86ISD::FOR";
9765   case X86ISD::FXOR:               return "X86ISD::FXOR";
9766   case X86ISD::FSRL:               return "X86ISD::FSRL";
9767   case X86ISD::FILD:               return "X86ISD::FILD";
9768   case X86ISD::FILD_FLAG:          return "X86ISD::FILD_FLAG";
9769   case X86ISD::FP_TO_INT16_IN_MEM: return "X86ISD::FP_TO_INT16_IN_MEM";
9770   case X86ISD::FP_TO_INT32_IN_MEM: return "X86ISD::FP_TO_INT32_IN_MEM";
9771   case X86ISD::FP_TO_INT64_IN_MEM: return "X86ISD::FP_TO_INT64_IN_MEM";
9772   case X86ISD::FLD:                return "X86ISD::FLD";
9773   case X86ISD::FST:                return "X86ISD::FST";
9774   case X86ISD::CALL:               return "X86ISD::CALL";
9775   case X86ISD::RDTSC_DAG:          return "X86ISD::RDTSC_DAG";
9776   case X86ISD::BT:                 return "X86ISD::BT";
9777   case X86ISD::CMP:                return "X86ISD::CMP";
9778   case X86ISD::COMI:               return "X86ISD::COMI";
9779   case X86ISD::UCOMI:              return "X86ISD::UCOMI";
9780   case X86ISD::SETCC:              return "X86ISD::SETCC";
9781   case X86ISD::SETCC_CARRY:        return "X86ISD::SETCC_CARRY";
9782   case X86ISD::FSETCCsd:           return "X86ISD::FSETCCsd";
9783   case X86ISD::FSETCCss:           return "X86ISD::FSETCCss";
9784   case X86ISD::CMOV:               return "X86ISD::CMOV";
9785   case X86ISD::BRCOND:             return "X86ISD::BRCOND";
9786   case X86ISD::RET_FLAG:           return "X86ISD::RET_FLAG";
9787   case X86ISD::REP_STOS:           return "X86ISD::REP_STOS";
9788   case X86ISD::REP_MOVS:           return "X86ISD::REP_MOVS";
9789   case X86ISD::GlobalBaseReg:      return "X86ISD::GlobalBaseReg";
9790   case X86ISD::Wrapper:            return "X86ISD::Wrapper";
9791   case X86ISD::WrapperRIP:         return "X86ISD::WrapperRIP";
9792   case X86ISD::PEXTRB:             return "X86ISD::PEXTRB";
9793   case X86ISD::PEXTRW:             return "X86ISD::PEXTRW";
9794   case X86ISD::INSERTPS:           return "X86ISD::INSERTPS";
9795   case X86ISD::PINSRB:             return "X86ISD::PINSRB";
9796   case X86ISD::PINSRW:             return "X86ISD::PINSRW";
9797   case X86ISD::PSHUFB:             return "X86ISD::PSHUFB";
9798   case X86ISD::ANDNP:              return "X86ISD::ANDNP";
9799   case X86ISD::PSIGNB:             return "X86ISD::PSIGNB";
9800   case X86ISD::PSIGNW:             return "X86ISD::PSIGNW";
9801   case X86ISD::PSIGND:             return "X86ISD::PSIGND";
9802   case X86ISD::PBLENDVB:           return "X86ISD::PBLENDVB";
9803   case X86ISD::FMAX:               return "X86ISD::FMAX";
9804   case X86ISD::FMIN:               return "X86ISD::FMIN";
9805   case X86ISD::FRSQRT:             return "X86ISD::FRSQRT";
9806   case X86ISD::FRCP:               return "X86ISD::FRCP";
9807   case X86ISD::TLSADDR:            return "X86ISD::TLSADDR";
9808   case X86ISD::TLSCALL:            return "X86ISD::TLSCALL";
9809   case X86ISD::EH_RETURN:          return "X86ISD::EH_RETURN";
9810   case X86ISD::TC_RETURN:          return "X86ISD::TC_RETURN";
9811   case X86ISD::FNSTCW16m:          return "X86ISD::FNSTCW16m";
9812   case X86ISD::LCMPXCHG_DAG:       return "X86ISD::LCMPXCHG_DAG";
9813   case X86ISD::LCMPXCHG8_DAG:      return "X86ISD::LCMPXCHG8_DAG";
9814   case X86ISD::ATOMADD64_DAG:      return "X86ISD::ATOMADD64_DAG";
9815   case X86ISD::ATOMSUB64_DAG:      return "X86ISD::ATOMSUB64_DAG";
9816   case X86ISD::ATOMOR64_DAG:       return "X86ISD::ATOMOR64_DAG";
9817   case X86ISD::ATOMXOR64_DAG:      return "X86ISD::ATOMXOR64_DAG";
9818   case X86ISD::ATOMAND64_DAG:      return "X86ISD::ATOMAND64_DAG";
9819   case X86ISD::ATOMNAND64_DAG:     return "X86ISD::ATOMNAND64_DAG";
9820   case X86ISD::VZEXT_MOVL:         return "X86ISD::VZEXT_MOVL";
9821   case X86ISD::VZEXT_LOAD:         return "X86ISD::VZEXT_LOAD";
9822   case X86ISD::VSHL:               return "X86ISD::VSHL";
9823   case X86ISD::VSRL:               return "X86ISD::VSRL";
9824   case X86ISD::CMPPD:              return "X86ISD::CMPPD";
9825   case X86ISD::CMPPS:              return "X86ISD::CMPPS";
9826   case X86ISD::PCMPEQB:            return "X86ISD::PCMPEQB";
9827   case X86ISD::PCMPEQW:            return "X86ISD::PCMPEQW";
9828   case X86ISD::PCMPEQD:            return "X86ISD::PCMPEQD";
9829   case X86ISD::PCMPEQQ:            return "X86ISD::PCMPEQQ";
9830   case X86ISD::PCMPGTB:            return "X86ISD::PCMPGTB";
9831   case X86ISD::PCMPGTW:            return "X86ISD::PCMPGTW";
9832   case X86ISD::PCMPGTD:            return "X86ISD::PCMPGTD";
9833   case X86ISD::PCMPGTQ:            return "X86ISD::PCMPGTQ";
9834   case X86ISD::ADD:                return "X86ISD::ADD";
9835   case X86ISD::SUB:                return "X86ISD::SUB";
9836   case X86ISD::ADC:                return "X86ISD::ADC";
9837   case X86ISD::SBB:                return "X86ISD::SBB";
9838   case X86ISD::SMUL:               return "X86ISD::SMUL";
9839   case X86ISD::UMUL:               return "X86ISD::UMUL";
9840   case X86ISD::INC:                return "X86ISD::INC";
9841   case X86ISD::DEC:                return "X86ISD::DEC";
9842   case X86ISD::OR:                 return "X86ISD::OR";
9843   case X86ISD::XOR:                return "X86ISD::XOR";
9844   case X86ISD::AND:                return "X86ISD::AND";
9845   case X86ISD::MUL_IMM:            return "X86ISD::MUL_IMM";
9846   case X86ISD::PTEST:              return "X86ISD::PTEST";
9847   case X86ISD::TESTP:              return "X86ISD::TESTP";
9848   case X86ISD::PALIGN:             return "X86ISD::PALIGN";
9849   case X86ISD::PSHUFD:             return "X86ISD::PSHUFD";
9850   case X86ISD::PSHUFHW:            return "X86ISD::PSHUFHW";
9851   case X86ISD::PSHUFHW_LD:         return "X86ISD::PSHUFHW_LD";
9852   case X86ISD::PSHUFLW:            return "X86ISD::PSHUFLW";
9853   case X86ISD::PSHUFLW_LD:         return "X86ISD::PSHUFLW_LD";
9854   case X86ISD::SHUFPS:             return "X86ISD::SHUFPS";
9855   case X86ISD::SHUFPD:             return "X86ISD::SHUFPD";
9856   case X86ISD::MOVLHPS:            return "X86ISD::MOVLHPS";
9857   case X86ISD::MOVLHPD:            return "X86ISD::MOVLHPD";
9858   case X86ISD::MOVHLPS:            return "X86ISD::MOVHLPS";
9859   case X86ISD::MOVHLPD:            return "X86ISD::MOVHLPD";
9860   case X86ISD::MOVLPS:             return "X86ISD::MOVLPS";
9861   case X86ISD::MOVLPD:             return "X86ISD::MOVLPD";
9862   case X86ISD::MOVDDUP:            return "X86ISD::MOVDDUP";
9863   case X86ISD::MOVSHDUP:           return "X86ISD::MOVSHDUP";
9864   case X86ISD::MOVSLDUP:           return "X86ISD::MOVSLDUP";
9865   case X86ISD::MOVSHDUP_LD:        return "X86ISD::MOVSHDUP_LD";
9866   case X86ISD::MOVSLDUP_LD:        return "X86ISD::MOVSLDUP_LD";
9867   case X86ISD::MOVSD:              return "X86ISD::MOVSD";
9868   case X86ISD::MOVSS:              return "X86ISD::MOVSS";
9869   case X86ISD::UNPCKLPS:           return "X86ISD::UNPCKLPS";
9870   case X86ISD::UNPCKLPD:           return "X86ISD::UNPCKLPD";
9871   case X86ISD::VUNPCKLPDY:         return "X86ISD::VUNPCKLPDY";
9872   case X86ISD::UNPCKHPS:           return "X86ISD::UNPCKHPS";
9873   case X86ISD::UNPCKHPD:           return "X86ISD::UNPCKHPD";
9874   case X86ISD::PUNPCKLBW:          return "X86ISD::PUNPCKLBW";
9875   case X86ISD::PUNPCKLWD:          return "X86ISD::PUNPCKLWD";
9876   case X86ISD::PUNPCKLDQ:          return "X86ISD::PUNPCKLDQ";
9877   case X86ISD::PUNPCKLQDQ:         return "X86ISD::PUNPCKLQDQ";
9878   case X86ISD::PUNPCKHBW:          return "X86ISD::PUNPCKHBW";
9879   case X86ISD::PUNPCKHWD:          return "X86ISD::PUNPCKHWD";
9880   case X86ISD::PUNPCKHDQ:          return "X86ISD::PUNPCKHDQ";
9881   case X86ISD::PUNPCKHQDQ:         return "X86ISD::PUNPCKHQDQ";
9882   case X86ISD::VPERMILPS:          return "X86ISD::VPERMILPS";
9883   case X86ISD::VPERMILPSY:         return "X86ISD::VPERMILPSY";
9884   case X86ISD::VPERMILPD:          return "X86ISD::VPERMILPD";
9885   case X86ISD::VPERMILPDY:         return "X86ISD::VPERMILPDY";
9886   case X86ISD::VASTART_SAVE_XMM_REGS: return "X86ISD::VASTART_SAVE_XMM_REGS";
9887   case X86ISD::VAARG_64:           return "X86ISD::VAARG_64";
9888   case X86ISD::WIN_ALLOCA:         return "X86ISD::WIN_ALLOCA";
9889   case X86ISD::MEMBARRIER:         return "X86ISD::MEMBARRIER";
9890   }
9891 }
9892
9893 // isLegalAddressingMode - Return true if the addressing mode represented
9894 // by AM is legal for this target, for a load/store of the specified type.
9895 bool X86TargetLowering::isLegalAddressingMode(const AddrMode &AM,
9896                                               Type *Ty) const {
9897   // X86 supports extremely general addressing modes.
9898   CodeModel::Model M = getTargetMachine().getCodeModel();
9899   Reloc::Model R = getTargetMachine().getRelocationModel();
9900
9901   // X86 allows a sign-extended 32-bit immediate field as a displacement.
9902   if (!X86::isOffsetSuitableForCodeModel(AM.BaseOffs, M, AM.BaseGV != NULL))
9903     return false;
9904
9905   if (AM.BaseGV) {
9906     unsigned GVFlags =
9907       Subtarget->ClassifyGlobalReference(AM.BaseGV, getTargetMachine());
9908
9909     // If a reference to this global requires an extra load, we can't fold it.
9910     if (isGlobalStubReference(GVFlags))
9911       return false;
9912
9913     // If BaseGV requires a register for the PIC base, we cannot also have a
9914     // BaseReg specified.
9915     if (AM.HasBaseReg && isGlobalRelativeToPICBase(GVFlags))
9916       return false;
9917
9918     // If lower 4G is not available, then we must use rip-relative addressing.
9919     if ((M != CodeModel::Small || R != Reloc::Static) &&
9920         Subtarget->is64Bit() && (AM.BaseOffs || AM.Scale > 1))
9921       return false;
9922   }
9923
9924   switch (AM.Scale) {
9925   case 0:
9926   case 1:
9927   case 2:
9928   case 4:
9929   case 8:
9930     // These scales always work.
9931     break;
9932   case 3:
9933   case 5:
9934   case 9:
9935     // These scales are formed with basereg+scalereg.  Only accept if there is
9936     // no basereg yet.
9937     if (AM.HasBaseReg)
9938       return false;
9939     break;
9940   default:  // Other stuff never works.
9941     return false;
9942   }
9943
9944   return true;
9945 }
9946
9947
9948 bool X86TargetLowering::isTruncateFree(Type *Ty1, Type *Ty2) const {
9949   if (!Ty1->isIntegerTy() || !Ty2->isIntegerTy())
9950     return false;
9951   unsigned NumBits1 = Ty1->getPrimitiveSizeInBits();
9952   unsigned NumBits2 = Ty2->getPrimitiveSizeInBits();
9953   if (NumBits1 <= NumBits2)
9954     return false;
9955   return true;
9956 }
9957
9958 bool X86TargetLowering::isTruncateFree(EVT VT1, EVT VT2) const {
9959   if (!VT1.isInteger() || !VT2.isInteger())
9960     return false;
9961   unsigned NumBits1 = VT1.getSizeInBits();
9962   unsigned NumBits2 = VT2.getSizeInBits();
9963   if (NumBits1 <= NumBits2)
9964     return false;
9965   return true;
9966 }
9967
9968 bool X86TargetLowering::isZExtFree(Type *Ty1, Type *Ty2) const {
9969   // x86-64 implicitly zero-extends 32-bit results in 64-bit registers.
9970   return Ty1->isIntegerTy(32) && Ty2->isIntegerTy(64) && Subtarget->is64Bit();
9971 }
9972
9973 bool X86TargetLowering::isZExtFree(EVT VT1, EVT VT2) const {
9974   // x86-64 implicitly zero-extends 32-bit results in 64-bit registers.
9975   return VT1 == MVT::i32 && VT2 == MVT::i64 && Subtarget->is64Bit();
9976 }
9977
9978 bool X86TargetLowering::isNarrowingProfitable(EVT VT1, EVT VT2) const {
9979   // i16 instructions are longer (0x66 prefix) and potentially slower.
9980   return !(VT1 == MVT::i32 && VT2 == MVT::i16);
9981 }
9982
9983 /// isShuffleMaskLegal - Targets can use this to indicate that they only
9984 /// support *some* VECTOR_SHUFFLE operations, those with specific masks.
9985 /// By default, if a target supports the VECTOR_SHUFFLE node, all mask values
9986 /// are assumed to be legal.
9987 bool
9988 X86TargetLowering::isShuffleMaskLegal(const SmallVectorImpl<int> &M,
9989                                       EVT VT) const {
9990   // Very little shuffling can be done for 64-bit vectors right now.
9991   if (VT.getSizeInBits() == 64)
9992     return isPALIGNRMask(M, VT, Subtarget->hasSSSE3());
9993
9994   // FIXME: pshufb, blends, shifts.
9995   return (VT.getVectorNumElements() == 2 ||
9996           ShuffleVectorSDNode::isSplatMask(&M[0], VT) ||
9997           isMOVLMask(M, VT) ||
9998           isSHUFPMask(M, VT) ||
9999           isPSHUFDMask(M, VT) ||
10000           isPSHUFHWMask(M, VT) ||
10001           isPSHUFLWMask(M, VT) ||
10002           isPALIGNRMask(M, VT, Subtarget->hasSSSE3()) ||
10003           isUNPCKLMask(M, VT) ||
10004           isUNPCKHMask(M, VT) ||
10005           isUNPCKL_v_undef_Mask(M, VT) ||
10006           isUNPCKH_v_undef_Mask(M, VT));
10007 }
10008
10009 bool
10010 X86TargetLowering::isVectorClearMaskLegal(const SmallVectorImpl<int> &Mask,
10011                                           EVT VT) const {
10012   unsigned NumElts = VT.getVectorNumElements();
10013   // FIXME: This collection of masks seems suspect.
10014   if (NumElts == 2)
10015     return true;
10016   if (NumElts == 4 && VT.getSizeInBits() == 128) {
10017     return (isMOVLMask(Mask, VT)  ||
10018             isCommutedMOVLMask(Mask, VT, true) ||
10019             isSHUFPMask(Mask, VT) ||
10020             isCommutedSHUFPMask(Mask, VT));
10021   }
10022   return false;
10023 }
10024
10025 //===----------------------------------------------------------------------===//
10026 //                           X86 Scheduler Hooks
10027 //===----------------------------------------------------------------------===//
10028
10029 // private utility function
10030 MachineBasicBlock *
10031 X86TargetLowering::EmitAtomicBitwiseWithCustomInserter(MachineInstr *bInstr,
10032                                                        MachineBasicBlock *MBB,
10033                                                        unsigned regOpc,
10034                                                        unsigned immOpc,
10035                                                        unsigned LoadOpc,
10036                                                        unsigned CXchgOpc,
10037                                                        unsigned notOpc,
10038                                                        unsigned EAXreg,
10039                                                        TargetRegisterClass *RC,
10040                                                        bool invSrc) const {
10041   // For the atomic bitwise operator, we generate
10042   //   thisMBB:
10043   //   newMBB:
10044   //     ld  t1 = [bitinstr.addr]
10045   //     op  t2 = t1, [bitinstr.val]
10046   //     mov EAX = t1
10047   //     lcs dest = [bitinstr.addr], t2  [EAX is implicit]
10048   //     bz  newMBB
10049   //     fallthrough -->nextMBB
10050   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
10051   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
10052   MachineFunction::iterator MBBIter = MBB;
10053   ++MBBIter;
10054
10055   /// First build the CFG
10056   MachineFunction *F = MBB->getParent();
10057   MachineBasicBlock *thisMBB = MBB;
10058   MachineBasicBlock *newMBB = F->CreateMachineBasicBlock(LLVM_BB);
10059   MachineBasicBlock *nextMBB = F->CreateMachineBasicBlock(LLVM_BB);
10060   F->insert(MBBIter, newMBB);
10061   F->insert(MBBIter, nextMBB);
10062
10063   // Transfer the remainder of thisMBB and its successor edges to nextMBB.
10064   nextMBB->splice(nextMBB->begin(), thisMBB,
10065                   llvm::next(MachineBasicBlock::iterator(bInstr)),
10066                   thisMBB->end());
10067   nextMBB->transferSuccessorsAndUpdatePHIs(thisMBB);
10068
10069   // Update thisMBB to fall through to newMBB
10070   thisMBB->addSuccessor(newMBB);
10071
10072   // newMBB jumps to itself and fall through to nextMBB
10073   newMBB->addSuccessor(nextMBB);
10074   newMBB->addSuccessor(newMBB);
10075
10076   // Insert instructions into newMBB based on incoming instruction
10077   assert(bInstr->getNumOperands() < X86::AddrNumOperands + 4 &&
10078          "unexpected number of operands");
10079   DebugLoc dl = bInstr->getDebugLoc();
10080   MachineOperand& destOper = bInstr->getOperand(0);
10081   MachineOperand* argOpers[2 + X86::AddrNumOperands];
10082   int numArgs = bInstr->getNumOperands() - 1;
10083   for (int i=0; i < numArgs; ++i)
10084     argOpers[i] = &bInstr->getOperand(i+1);
10085
10086   // x86 address has 4 operands: base, index, scale, and displacement
10087   int lastAddrIndx = X86::AddrNumOperands - 1; // [0,3]
10088   int valArgIndx = lastAddrIndx + 1;
10089
10090   unsigned t1 = F->getRegInfo().createVirtualRegister(RC);
10091   MachineInstrBuilder MIB = BuildMI(newMBB, dl, TII->get(LoadOpc), t1);
10092   for (int i=0; i <= lastAddrIndx; ++i)
10093     (*MIB).addOperand(*argOpers[i]);
10094
10095   unsigned tt = F->getRegInfo().createVirtualRegister(RC);
10096   if (invSrc) {
10097     MIB = BuildMI(newMBB, dl, TII->get(notOpc), tt).addReg(t1);
10098   }
10099   else
10100     tt = t1;
10101
10102   unsigned t2 = F->getRegInfo().createVirtualRegister(RC);
10103   assert((argOpers[valArgIndx]->isReg() ||
10104           argOpers[valArgIndx]->isImm()) &&
10105          "invalid operand");
10106   if (argOpers[valArgIndx]->isReg())
10107     MIB = BuildMI(newMBB, dl, TII->get(regOpc), t2);
10108   else
10109     MIB = BuildMI(newMBB, dl, TII->get(immOpc), t2);
10110   MIB.addReg(tt);
10111   (*MIB).addOperand(*argOpers[valArgIndx]);
10112
10113   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), EAXreg);
10114   MIB.addReg(t1);
10115
10116   MIB = BuildMI(newMBB, dl, TII->get(CXchgOpc));
10117   for (int i=0; i <= lastAddrIndx; ++i)
10118     (*MIB).addOperand(*argOpers[i]);
10119   MIB.addReg(t2);
10120   assert(bInstr->hasOneMemOperand() && "Unexpected number of memoperand");
10121   (*MIB).setMemRefs(bInstr->memoperands_begin(),
10122                     bInstr->memoperands_end());
10123
10124   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), destOper.getReg());
10125   MIB.addReg(EAXreg);
10126
10127   // insert branch
10128   BuildMI(newMBB, dl, TII->get(X86::JNE_4)).addMBB(newMBB);
10129
10130   bInstr->eraseFromParent();   // The pseudo instruction is gone now.
10131   return nextMBB;
10132 }
10133
10134 // private utility function:  64 bit atomics on 32 bit host.
10135 MachineBasicBlock *
10136 X86TargetLowering::EmitAtomicBit6432WithCustomInserter(MachineInstr *bInstr,
10137                                                        MachineBasicBlock *MBB,
10138                                                        unsigned regOpcL,
10139                                                        unsigned regOpcH,
10140                                                        unsigned immOpcL,
10141                                                        unsigned immOpcH,
10142                                                        bool invSrc) const {
10143   // For the atomic bitwise operator, we generate
10144   //   thisMBB (instructions are in pairs, except cmpxchg8b)
10145   //     ld t1,t2 = [bitinstr.addr]
10146   //   newMBB:
10147   //     out1, out2 = phi (thisMBB, t1/t2) (newMBB, t3/t4)
10148   //     op  t5, t6 <- out1, out2, [bitinstr.val]
10149   //      (for SWAP, substitute:  mov t5, t6 <- [bitinstr.val])
10150   //     mov ECX, EBX <- t5, t6
10151   //     mov EAX, EDX <- t1, t2
10152   //     cmpxchg8b [bitinstr.addr]  [EAX, EDX, EBX, ECX implicit]
10153   //     mov t3, t4 <- EAX, EDX
10154   //     bz  newMBB
10155   //     result in out1, out2
10156   //     fallthrough -->nextMBB
10157
10158   const TargetRegisterClass *RC = X86::GR32RegisterClass;
10159   const unsigned LoadOpc = X86::MOV32rm;
10160   const unsigned NotOpc = X86::NOT32r;
10161   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
10162   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
10163   MachineFunction::iterator MBBIter = MBB;
10164   ++MBBIter;
10165
10166   /// First build the CFG
10167   MachineFunction *F = MBB->getParent();
10168   MachineBasicBlock *thisMBB = MBB;
10169   MachineBasicBlock *newMBB = F->CreateMachineBasicBlock(LLVM_BB);
10170   MachineBasicBlock *nextMBB = F->CreateMachineBasicBlock(LLVM_BB);
10171   F->insert(MBBIter, newMBB);
10172   F->insert(MBBIter, nextMBB);
10173
10174   // Transfer the remainder of thisMBB and its successor edges to nextMBB.
10175   nextMBB->splice(nextMBB->begin(), thisMBB,
10176                   llvm::next(MachineBasicBlock::iterator(bInstr)),
10177                   thisMBB->end());
10178   nextMBB->transferSuccessorsAndUpdatePHIs(thisMBB);
10179
10180   // Update thisMBB to fall through to newMBB
10181   thisMBB->addSuccessor(newMBB);
10182
10183   // newMBB jumps to itself and fall through to nextMBB
10184   newMBB->addSuccessor(nextMBB);
10185   newMBB->addSuccessor(newMBB);
10186
10187   DebugLoc dl = bInstr->getDebugLoc();
10188   // Insert instructions into newMBB based on incoming instruction
10189   // There are 8 "real" operands plus 9 implicit def/uses, ignored here.
10190   assert(bInstr->getNumOperands() < X86::AddrNumOperands + 14 &&
10191          "unexpected number of operands");
10192   MachineOperand& dest1Oper = bInstr->getOperand(0);
10193   MachineOperand& dest2Oper = bInstr->getOperand(1);
10194   MachineOperand* argOpers[2 + X86::AddrNumOperands];
10195   for (int i=0; i < 2 + X86::AddrNumOperands; ++i) {
10196     argOpers[i] = &bInstr->getOperand(i+2);
10197
10198     // We use some of the operands multiple times, so conservatively just
10199     // clear any kill flags that might be present.
10200     if (argOpers[i]->isReg() && argOpers[i]->isUse())
10201       argOpers[i]->setIsKill(false);
10202   }
10203
10204   // x86 address has 5 operands: base, index, scale, displacement, and segment.
10205   int lastAddrIndx = X86::AddrNumOperands - 1; // [0,3]
10206
10207   unsigned t1 = F->getRegInfo().createVirtualRegister(RC);
10208   MachineInstrBuilder MIB = BuildMI(thisMBB, dl, TII->get(LoadOpc), t1);
10209   for (int i=0; i <= lastAddrIndx; ++i)
10210     (*MIB).addOperand(*argOpers[i]);
10211   unsigned t2 = F->getRegInfo().createVirtualRegister(RC);
10212   MIB = BuildMI(thisMBB, dl, TII->get(LoadOpc), t2);
10213   // add 4 to displacement.
10214   for (int i=0; i <= lastAddrIndx-2; ++i)
10215     (*MIB).addOperand(*argOpers[i]);
10216   MachineOperand newOp3 = *(argOpers[3]);
10217   if (newOp3.isImm())
10218     newOp3.setImm(newOp3.getImm()+4);
10219   else
10220     newOp3.setOffset(newOp3.getOffset()+4);
10221   (*MIB).addOperand(newOp3);
10222   (*MIB).addOperand(*argOpers[lastAddrIndx]);
10223
10224   // t3/4 are defined later, at the bottom of the loop
10225   unsigned t3 = F->getRegInfo().createVirtualRegister(RC);
10226   unsigned t4 = F->getRegInfo().createVirtualRegister(RC);
10227   BuildMI(newMBB, dl, TII->get(X86::PHI), dest1Oper.getReg())
10228     .addReg(t1).addMBB(thisMBB).addReg(t3).addMBB(newMBB);
10229   BuildMI(newMBB, dl, TII->get(X86::PHI), dest2Oper.getReg())
10230     .addReg(t2).addMBB(thisMBB).addReg(t4).addMBB(newMBB);
10231
10232   // The subsequent operations should be using the destination registers of
10233   //the PHI instructions.
10234   if (invSrc) {
10235     t1 = F->getRegInfo().createVirtualRegister(RC);
10236     t2 = F->getRegInfo().createVirtualRegister(RC);
10237     MIB = BuildMI(newMBB, dl, TII->get(NotOpc), t1).addReg(dest1Oper.getReg());
10238     MIB = BuildMI(newMBB, dl, TII->get(NotOpc), t2).addReg(dest2Oper.getReg());
10239   } else {
10240     t1 = dest1Oper.getReg();
10241     t2 = dest2Oper.getReg();
10242   }
10243
10244   int valArgIndx = lastAddrIndx + 1;
10245   assert((argOpers[valArgIndx]->isReg() ||
10246           argOpers[valArgIndx]->isImm()) &&
10247          "invalid operand");
10248   unsigned t5 = F->getRegInfo().createVirtualRegister(RC);
10249   unsigned t6 = F->getRegInfo().createVirtualRegister(RC);
10250   if (argOpers[valArgIndx]->isReg())
10251     MIB = BuildMI(newMBB, dl, TII->get(regOpcL), t5);
10252   else
10253     MIB = BuildMI(newMBB, dl, TII->get(immOpcL), t5);
10254   if (regOpcL != X86::MOV32rr)
10255     MIB.addReg(t1);
10256   (*MIB).addOperand(*argOpers[valArgIndx]);
10257   assert(argOpers[valArgIndx + 1]->isReg() ==
10258          argOpers[valArgIndx]->isReg());
10259   assert(argOpers[valArgIndx + 1]->isImm() ==
10260          argOpers[valArgIndx]->isImm());
10261   if (argOpers[valArgIndx + 1]->isReg())
10262     MIB = BuildMI(newMBB, dl, TII->get(regOpcH), t6);
10263   else
10264     MIB = BuildMI(newMBB, dl, TII->get(immOpcH), t6);
10265   if (regOpcH != X86::MOV32rr)
10266     MIB.addReg(t2);
10267   (*MIB).addOperand(*argOpers[valArgIndx + 1]);
10268
10269   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), X86::EAX);
10270   MIB.addReg(t1);
10271   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), X86::EDX);
10272   MIB.addReg(t2);
10273
10274   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), X86::EBX);
10275   MIB.addReg(t5);
10276   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), X86::ECX);
10277   MIB.addReg(t6);
10278
10279   MIB = BuildMI(newMBB, dl, TII->get(X86::LCMPXCHG8B));
10280   for (int i=0; i <= lastAddrIndx; ++i)
10281     (*MIB).addOperand(*argOpers[i]);
10282
10283   assert(bInstr->hasOneMemOperand() && "Unexpected number of memoperand");
10284   (*MIB).setMemRefs(bInstr->memoperands_begin(),
10285                     bInstr->memoperands_end());
10286
10287   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), t3);
10288   MIB.addReg(X86::EAX);
10289   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), t4);
10290   MIB.addReg(X86::EDX);
10291
10292   // insert branch
10293   BuildMI(newMBB, dl, TII->get(X86::JNE_4)).addMBB(newMBB);
10294
10295   bInstr->eraseFromParent();   // The pseudo instruction is gone now.
10296   return nextMBB;
10297 }
10298
10299 // private utility function
10300 MachineBasicBlock *
10301 X86TargetLowering::EmitAtomicMinMaxWithCustomInserter(MachineInstr *mInstr,
10302                                                       MachineBasicBlock *MBB,
10303                                                       unsigned cmovOpc) const {
10304   // For the atomic min/max operator, we generate
10305   //   thisMBB:
10306   //   newMBB:
10307   //     ld t1 = [min/max.addr]
10308   //     mov t2 = [min/max.val]
10309   //     cmp  t1, t2
10310   //     cmov[cond] t2 = t1
10311   //     mov EAX = t1
10312   //     lcs dest = [bitinstr.addr], t2  [EAX is implicit]
10313   //     bz   newMBB
10314   //     fallthrough -->nextMBB
10315   //
10316   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
10317   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
10318   MachineFunction::iterator MBBIter = MBB;
10319   ++MBBIter;
10320
10321   /// First build the CFG
10322   MachineFunction *F = MBB->getParent();
10323   MachineBasicBlock *thisMBB = MBB;
10324   MachineBasicBlock *newMBB = F->CreateMachineBasicBlock(LLVM_BB);
10325   MachineBasicBlock *nextMBB = F->CreateMachineBasicBlock(LLVM_BB);
10326   F->insert(MBBIter, newMBB);
10327   F->insert(MBBIter, nextMBB);
10328
10329   // Transfer the remainder of thisMBB and its successor edges to nextMBB.
10330   nextMBB->splice(nextMBB->begin(), thisMBB,
10331                   llvm::next(MachineBasicBlock::iterator(mInstr)),
10332                   thisMBB->end());
10333   nextMBB->transferSuccessorsAndUpdatePHIs(thisMBB);
10334
10335   // Update thisMBB to fall through to newMBB
10336   thisMBB->addSuccessor(newMBB);
10337
10338   // newMBB jumps to newMBB and fall through to nextMBB
10339   newMBB->addSuccessor(nextMBB);
10340   newMBB->addSuccessor(newMBB);
10341
10342   DebugLoc dl = mInstr->getDebugLoc();
10343   // Insert instructions into newMBB based on incoming instruction
10344   assert(mInstr->getNumOperands() < X86::AddrNumOperands + 4 &&
10345          "unexpected number of operands");
10346   MachineOperand& destOper = mInstr->getOperand(0);
10347   MachineOperand* argOpers[2 + X86::AddrNumOperands];
10348   int numArgs = mInstr->getNumOperands() - 1;
10349   for (int i=0; i < numArgs; ++i)
10350     argOpers[i] = &mInstr->getOperand(i+1);
10351
10352   // x86 address has 4 operands: base, index, scale, and displacement
10353   int lastAddrIndx = X86::AddrNumOperands - 1; // [0,3]
10354   int valArgIndx = lastAddrIndx + 1;
10355
10356   unsigned t1 = F->getRegInfo().createVirtualRegister(X86::GR32RegisterClass);
10357   MachineInstrBuilder MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rm), t1);
10358   for (int i=0; i <= lastAddrIndx; ++i)
10359     (*MIB).addOperand(*argOpers[i]);
10360
10361   // We only support register and immediate values
10362   assert((argOpers[valArgIndx]->isReg() ||
10363           argOpers[valArgIndx]->isImm()) &&
10364          "invalid operand");
10365
10366   unsigned t2 = F->getRegInfo().createVirtualRegister(X86::GR32RegisterClass);
10367   if (argOpers[valArgIndx]->isReg())
10368     MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), t2);
10369   else
10370     MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rr), t2);
10371   (*MIB).addOperand(*argOpers[valArgIndx]);
10372
10373   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), X86::EAX);
10374   MIB.addReg(t1);
10375
10376   MIB = BuildMI(newMBB, dl, TII->get(X86::CMP32rr));
10377   MIB.addReg(t1);
10378   MIB.addReg(t2);
10379
10380   // Generate movc
10381   unsigned t3 = F->getRegInfo().createVirtualRegister(X86::GR32RegisterClass);
10382   MIB = BuildMI(newMBB, dl, TII->get(cmovOpc),t3);
10383   MIB.addReg(t2);
10384   MIB.addReg(t1);
10385
10386   // Cmp and exchange if none has modified the memory location
10387   MIB = BuildMI(newMBB, dl, TII->get(X86::LCMPXCHG32));
10388   for (int i=0; i <= lastAddrIndx; ++i)
10389     (*MIB).addOperand(*argOpers[i]);
10390   MIB.addReg(t3);
10391   assert(mInstr->hasOneMemOperand() && "Unexpected number of memoperand");
10392   (*MIB).setMemRefs(mInstr->memoperands_begin(),
10393                     mInstr->memoperands_end());
10394
10395   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), destOper.getReg());
10396   MIB.addReg(X86::EAX);
10397
10398   // insert branch
10399   BuildMI(newMBB, dl, TII->get(X86::JNE_4)).addMBB(newMBB);
10400
10401   mInstr->eraseFromParent();   // The pseudo instruction is gone now.
10402   return nextMBB;
10403 }
10404
10405 // FIXME: When we get size specific XMM0 registers, i.e. XMM0_V16I8
10406 // or XMM0_V32I8 in AVX all of this code can be replaced with that
10407 // in the .td file.
10408 MachineBasicBlock *
10409 X86TargetLowering::EmitPCMP(MachineInstr *MI, MachineBasicBlock *BB,
10410                             unsigned numArgs, bool memArg) const {
10411   assert((Subtarget->hasSSE42() || Subtarget->hasAVX()) &&
10412          "Target must have SSE4.2 or AVX features enabled");
10413
10414   DebugLoc dl = MI->getDebugLoc();
10415   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
10416   unsigned Opc;
10417   if (!Subtarget->hasAVX()) {
10418     if (memArg)
10419       Opc = numArgs == 3 ? X86::PCMPISTRM128rm : X86::PCMPESTRM128rm;
10420     else
10421       Opc = numArgs == 3 ? X86::PCMPISTRM128rr : X86::PCMPESTRM128rr;
10422   } else {
10423     if (memArg)
10424       Opc = numArgs == 3 ? X86::VPCMPISTRM128rm : X86::VPCMPESTRM128rm;
10425     else
10426       Opc = numArgs == 3 ? X86::VPCMPISTRM128rr : X86::VPCMPESTRM128rr;
10427   }
10428
10429   MachineInstrBuilder MIB = BuildMI(*BB, MI, dl, TII->get(Opc));
10430   for (unsigned i = 0; i < numArgs; ++i) {
10431     MachineOperand &Op = MI->getOperand(i+1);
10432     if (!(Op.isReg() && Op.isImplicit()))
10433       MIB.addOperand(Op);
10434   }
10435   BuildMI(*BB, MI, dl, TII->get(X86::MOVAPSrr), MI->getOperand(0).getReg())
10436     .addReg(X86::XMM0);
10437
10438   MI->eraseFromParent();
10439   return BB;
10440 }
10441
10442 MachineBasicBlock *
10443 X86TargetLowering::EmitMonitor(MachineInstr *MI, MachineBasicBlock *BB) const {
10444   DebugLoc dl = MI->getDebugLoc();
10445   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
10446
10447   // Address into RAX/EAX, other two args into ECX, EDX.
10448   unsigned MemOpc = Subtarget->is64Bit() ? X86::LEA64r : X86::LEA32r;
10449   unsigned MemReg = Subtarget->is64Bit() ? X86::RAX : X86::EAX;
10450   MachineInstrBuilder MIB = BuildMI(*BB, MI, dl, TII->get(MemOpc), MemReg);
10451   for (int i = 0; i < X86::AddrNumOperands; ++i)
10452     MIB.addOperand(MI->getOperand(i));
10453
10454   unsigned ValOps = X86::AddrNumOperands;
10455   BuildMI(*BB, MI, dl, TII->get(TargetOpcode::COPY), X86::ECX)
10456     .addReg(MI->getOperand(ValOps).getReg());
10457   BuildMI(*BB, MI, dl, TII->get(TargetOpcode::COPY), X86::EDX)
10458     .addReg(MI->getOperand(ValOps+1).getReg());
10459
10460   // The instruction doesn't actually take any operands though.
10461   BuildMI(*BB, MI, dl, TII->get(X86::MONITORrrr));
10462
10463   MI->eraseFromParent(); // The pseudo is gone now.
10464   return BB;
10465 }
10466
10467 MachineBasicBlock *
10468 X86TargetLowering::EmitMwait(MachineInstr *MI, MachineBasicBlock *BB) const {
10469   DebugLoc dl = MI->getDebugLoc();
10470   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
10471
10472   // First arg in ECX, the second in EAX.
10473   BuildMI(*BB, MI, dl, TII->get(TargetOpcode::COPY), X86::ECX)
10474     .addReg(MI->getOperand(0).getReg());
10475   BuildMI(*BB, MI, dl, TII->get(TargetOpcode::COPY), X86::EAX)
10476     .addReg(MI->getOperand(1).getReg());
10477
10478   // The instruction doesn't actually take any operands though.
10479   BuildMI(*BB, MI, dl, TII->get(X86::MWAITrr));
10480
10481   MI->eraseFromParent(); // The pseudo is gone now.
10482   return BB;
10483 }
10484
10485 MachineBasicBlock *
10486 X86TargetLowering::EmitVAARG64WithCustomInserter(
10487                    MachineInstr *MI,
10488                    MachineBasicBlock *MBB) const {
10489   // Emit va_arg instruction on X86-64.
10490
10491   // Operands to this pseudo-instruction:
10492   // 0  ) Output        : destination address (reg)
10493   // 1-5) Input         : va_list address (addr, i64mem)
10494   // 6  ) ArgSize       : Size (in bytes) of vararg type
10495   // 7  ) ArgMode       : 0=overflow only, 1=use gp_offset, 2=use fp_offset
10496   // 8  ) Align         : Alignment of type
10497   // 9  ) EFLAGS (implicit-def)
10498
10499   assert(MI->getNumOperands() == 10 && "VAARG_64 should have 10 operands!");
10500   assert(X86::AddrNumOperands == 5 && "VAARG_64 assumes 5 address operands");
10501
10502   unsigned DestReg = MI->getOperand(0).getReg();
10503   MachineOperand &Base = MI->getOperand(1);
10504   MachineOperand &Scale = MI->getOperand(2);
10505   MachineOperand &Index = MI->getOperand(3);
10506   MachineOperand &Disp = MI->getOperand(4);
10507   MachineOperand &Segment = MI->getOperand(5);
10508   unsigned ArgSize = MI->getOperand(6).getImm();
10509   unsigned ArgMode = MI->getOperand(7).getImm();
10510   unsigned Align = MI->getOperand(8).getImm();
10511
10512   // Memory Reference
10513   assert(MI->hasOneMemOperand() && "Expected VAARG_64 to have one memoperand");
10514   MachineInstr::mmo_iterator MMOBegin = MI->memoperands_begin();
10515   MachineInstr::mmo_iterator MMOEnd = MI->memoperands_end();
10516
10517   // Machine Information
10518   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
10519   MachineRegisterInfo &MRI = MBB->getParent()->getRegInfo();
10520   const TargetRegisterClass *AddrRegClass = getRegClassFor(MVT::i64);
10521   const TargetRegisterClass *OffsetRegClass = getRegClassFor(MVT::i32);
10522   DebugLoc DL = MI->getDebugLoc();
10523
10524   // struct va_list {
10525   //   i32   gp_offset
10526   //   i32   fp_offset
10527   //   i64   overflow_area (address)
10528   //   i64   reg_save_area (address)
10529   // }
10530   // sizeof(va_list) = 24
10531   // alignment(va_list) = 8
10532
10533   unsigned TotalNumIntRegs = 6;
10534   unsigned TotalNumXMMRegs = 8;
10535   bool UseGPOffset = (ArgMode == 1);
10536   bool UseFPOffset = (ArgMode == 2);
10537   unsigned MaxOffset = TotalNumIntRegs * 8 +
10538                        (UseFPOffset ? TotalNumXMMRegs * 16 : 0);
10539
10540   /* Align ArgSize to a multiple of 8 */
10541   unsigned ArgSizeA8 = (ArgSize + 7) & ~7;
10542   bool NeedsAlign = (Align > 8);
10543
10544   MachineBasicBlock *thisMBB = MBB;
10545   MachineBasicBlock *overflowMBB;
10546   MachineBasicBlock *offsetMBB;
10547   MachineBasicBlock *endMBB;
10548
10549   unsigned OffsetDestReg = 0;    // Argument address computed by offsetMBB
10550   unsigned OverflowDestReg = 0;  // Argument address computed by overflowMBB
10551   unsigned OffsetReg = 0;
10552
10553   if (!UseGPOffset && !UseFPOffset) {
10554     // If we only pull from the overflow region, we don't create a branch.
10555     // We don't need to alter control flow.
10556     OffsetDestReg = 0; // unused
10557     OverflowDestReg = DestReg;
10558
10559     offsetMBB = NULL;
10560     overflowMBB = thisMBB;
10561     endMBB = thisMBB;
10562   } else {
10563     // First emit code to check if gp_offset (or fp_offset) is below the bound.
10564     // If so, pull the argument from reg_save_area. (branch to offsetMBB)
10565     // If not, pull from overflow_area. (branch to overflowMBB)
10566     //
10567     //       thisMBB
10568     //         |     .
10569     //         |        .
10570     //     offsetMBB   overflowMBB
10571     //         |        .
10572     //         |     .
10573     //        endMBB
10574
10575     // Registers for the PHI in endMBB
10576     OffsetDestReg = MRI.createVirtualRegister(AddrRegClass);
10577     OverflowDestReg = MRI.createVirtualRegister(AddrRegClass);
10578
10579     const BasicBlock *LLVM_BB = MBB->getBasicBlock();
10580     MachineFunction *MF = MBB->getParent();
10581     overflowMBB = MF->CreateMachineBasicBlock(LLVM_BB);
10582     offsetMBB = MF->CreateMachineBasicBlock(LLVM_BB);
10583     endMBB = MF->CreateMachineBasicBlock(LLVM_BB);
10584
10585     MachineFunction::iterator MBBIter = MBB;
10586     ++MBBIter;
10587
10588     // Insert the new basic blocks
10589     MF->insert(MBBIter, offsetMBB);
10590     MF->insert(MBBIter, overflowMBB);
10591     MF->insert(MBBIter, endMBB);
10592
10593     // Transfer the remainder of MBB and its successor edges to endMBB.
10594     endMBB->splice(endMBB->begin(), thisMBB,
10595                     llvm::next(MachineBasicBlock::iterator(MI)),
10596                     thisMBB->end());
10597     endMBB->transferSuccessorsAndUpdatePHIs(thisMBB);
10598
10599     // Make offsetMBB and overflowMBB successors of thisMBB
10600     thisMBB->addSuccessor(offsetMBB);
10601     thisMBB->addSuccessor(overflowMBB);
10602
10603     // endMBB is a successor of both offsetMBB and overflowMBB
10604     offsetMBB->addSuccessor(endMBB);
10605     overflowMBB->addSuccessor(endMBB);
10606
10607     // Load the offset value into a register
10608     OffsetReg = MRI.createVirtualRegister(OffsetRegClass);
10609     BuildMI(thisMBB, DL, TII->get(X86::MOV32rm), OffsetReg)
10610       .addOperand(Base)
10611       .addOperand(Scale)
10612       .addOperand(Index)
10613       .addDisp(Disp, UseFPOffset ? 4 : 0)
10614       .addOperand(Segment)
10615       .setMemRefs(MMOBegin, MMOEnd);
10616
10617     // Check if there is enough room left to pull this argument.
10618     BuildMI(thisMBB, DL, TII->get(X86::CMP32ri))
10619       .addReg(OffsetReg)
10620       .addImm(MaxOffset + 8 - ArgSizeA8);
10621
10622     // Branch to "overflowMBB" if offset >= max
10623     // Fall through to "offsetMBB" otherwise
10624     BuildMI(thisMBB, DL, TII->get(X86::GetCondBranchFromCond(X86::COND_AE)))
10625       .addMBB(overflowMBB);
10626   }
10627
10628   // In offsetMBB, emit code to use the reg_save_area.
10629   if (offsetMBB) {
10630     assert(OffsetReg != 0);
10631
10632     // Read the reg_save_area address.
10633     unsigned RegSaveReg = MRI.createVirtualRegister(AddrRegClass);
10634     BuildMI(offsetMBB, DL, TII->get(X86::MOV64rm), RegSaveReg)
10635       .addOperand(Base)
10636       .addOperand(Scale)
10637       .addOperand(Index)
10638       .addDisp(Disp, 16)
10639       .addOperand(Segment)
10640       .setMemRefs(MMOBegin, MMOEnd);
10641
10642     // Zero-extend the offset
10643     unsigned OffsetReg64 = MRI.createVirtualRegister(AddrRegClass);
10644       BuildMI(offsetMBB, DL, TII->get(X86::SUBREG_TO_REG), OffsetReg64)
10645         .addImm(0)
10646         .addReg(OffsetReg)
10647         .addImm(X86::sub_32bit);
10648
10649     // Add the offset to the reg_save_area to get the final address.
10650     BuildMI(offsetMBB, DL, TII->get(X86::ADD64rr), OffsetDestReg)
10651       .addReg(OffsetReg64)
10652       .addReg(RegSaveReg);
10653
10654     // Compute the offset for the next argument
10655     unsigned NextOffsetReg = MRI.createVirtualRegister(OffsetRegClass);
10656     BuildMI(offsetMBB, DL, TII->get(X86::ADD32ri), NextOffsetReg)
10657       .addReg(OffsetReg)
10658       .addImm(UseFPOffset ? 16 : 8);
10659
10660     // Store it back into the va_list.
10661     BuildMI(offsetMBB, DL, TII->get(X86::MOV32mr))
10662       .addOperand(Base)
10663       .addOperand(Scale)
10664       .addOperand(Index)
10665       .addDisp(Disp, UseFPOffset ? 4 : 0)
10666       .addOperand(Segment)
10667       .addReg(NextOffsetReg)
10668       .setMemRefs(MMOBegin, MMOEnd);
10669
10670     // Jump to endMBB
10671     BuildMI(offsetMBB, DL, TII->get(X86::JMP_4))
10672       .addMBB(endMBB);
10673   }
10674
10675   //
10676   // Emit code to use overflow area
10677   //
10678
10679   // Load the overflow_area address into a register.
10680   unsigned OverflowAddrReg = MRI.createVirtualRegister(AddrRegClass);
10681   BuildMI(overflowMBB, DL, TII->get(X86::MOV64rm), OverflowAddrReg)
10682     .addOperand(Base)
10683     .addOperand(Scale)
10684     .addOperand(Index)
10685     .addDisp(Disp, 8)
10686     .addOperand(Segment)
10687     .setMemRefs(MMOBegin, MMOEnd);
10688
10689   // If we need to align it, do so. Otherwise, just copy the address
10690   // to OverflowDestReg.
10691   if (NeedsAlign) {
10692     // Align the overflow address
10693     assert((Align & (Align-1)) == 0 && "Alignment must be a power of 2");
10694     unsigned TmpReg = MRI.createVirtualRegister(AddrRegClass);
10695
10696     // aligned_addr = (addr + (align-1)) & ~(align-1)
10697     BuildMI(overflowMBB, DL, TII->get(X86::ADD64ri32), TmpReg)
10698       .addReg(OverflowAddrReg)
10699       .addImm(Align-1);
10700
10701     BuildMI(overflowMBB, DL, TII->get(X86::AND64ri32), OverflowDestReg)
10702       .addReg(TmpReg)
10703       .addImm(~(uint64_t)(Align-1));
10704   } else {
10705     BuildMI(overflowMBB, DL, TII->get(TargetOpcode::COPY), OverflowDestReg)
10706       .addReg(OverflowAddrReg);
10707   }
10708
10709   // Compute the next overflow address after this argument.
10710   // (the overflow address should be kept 8-byte aligned)
10711   unsigned NextAddrReg = MRI.createVirtualRegister(AddrRegClass);
10712   BuildMI(overflowMBB, DL, TII->get(X86::ADD64ri32), NextAddrReg)
10713     .addReg(OverflowDestReg)
10714     .addImm(ArgSizeA8);
10715
10716   // Store the new overflow address.
10717   BuildMI(overflowMBB, DL, TII->get(X86::MOV64mr))
10718     .addOperand(Base)
10719     .addOperand(Scale)
10720     .addOperand(Index)
10721     .addDisp(Disp, 8)
10722     .addOperand(Segment)
10723     .addReg(NextAddrReg)
10724     .setMemRefs(MMOBegin, MMOEnd);
10725
10726   // If we branched, emit the PHI to the front of endMBB.
10727   if (offsetMBB) {
10728     BuildMI(*endMBB, endMBB->begin(), DL,
10729             TII->get(X86::PHI), DestReg)
10730       .addReg(OffsetDestReg).addMBB(offsetMBB)
10731       .addReg(OverflowDestReg).addMBB(overflowMBB);
10732   }
10733
10734   // Erase the pseudo instruction
10735   MI->eraseFromParent();
10736
10737   return endMBB;
10738 }
10739
10740 MachineBasicBlock *
10741 X86TargetLowering::EmitVAStartSaveXMMRegsWithCustomInserter(
10742                                                  MachineInstr *MI,
10743                                                  MachineBasicBlock *MBB) const {
10744   // Emit code to save XMM registers to the stack. The ABI says that the
10745   // number of registers to save is given in %al, so it's theoretically
10746   // possible to do an indirect jump trick to avoid saving all of them,
10747   // however this code takes a simpler approach and just executes all
10748   // of the stores if %al is non-zero. It's less code, and it's probably
10749   // easier on the hardware branch predictor, and stores aren't all that
10750   // expensive anyway.
10751
10752   // Create the new basic blocks. One block contains all the XMM stores,
10753   // and one block is the final destination regardless of whether any
10754   // stores were performed.
10755   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
10756   MachineFunction *F = MBB->getParent();
10757   MachineFunction::iterator MBBIter = MBB;
10758   ++MBBIter;
10759   MachineBasicBlock *XMMSaveMBB = F->CreateMachineBasicBlock(LLVM_BB);
10760   MachineBasicBlock *EndMBB = F->CreateMachineBasicBlock(LLVM_BB);
10761   F->insert(MBBIter, XMMSaveMBB);
10762   F->insert(MBBIter, EndMBB);
10763
10764   // Transfer the remainder of MBB and its successor edges to EndMBB.
10765   EndMBB->splice(EndMBB->begin(), MBB,
10766                  llvm::next(MachineBasicBlock::iterator(MI)),
10767                  MBB->end());
10768   EndMBB->transferSuccessorsAndUpdatePHIs(MBB);
10769
10770   // The original block will now fall through to the XMM save block.
10771   MBB->addSuccessor(XMMSaveMBB);
10772   // The XMMSaveMBB will fall through to the end block.
10773   XMMSaveMBB->addSuccessor(EndMBB);
10774
10775   // Now add the instructions.
10776   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
10777   DebugLoc DL = MI->getDebugLoc();
10778
10779   unsigned CountReg = MI->getOperand(0).getReg();
10780   int64_t RegSaveFrameIndex = MI->getOperand(1).getImm();
10781   int64_t VarArgsFPOffset = MI->getOperand(2).getImm();
10782
10783   if (!Subtarget->isTargetWin64()) {
10784     // If %al is 0, branch around the XMM save block.
10785     BuildMI(MBB, DL, TII->get(X86::TEST8rr)).addReg(CountReg).addReg(CountReg);
10786     BuildMI(MBB, DL, TII->get(X86::JE_4)).addMBB(EndMBB);
10787     MBB->addSuccessor(EndMBB);
10788   }
10789
10790   // In the XMM save block, save all the XMM argument registers.
10791   for (int i = 3, e = MI->getNumOperands(); i != e; ++i) {
10792     int64_t Offset = (i - 3) * 16 + VarArgsFPOffset;
10793     MachineMemOperand *MMO =
10794       F->getMachineMemOperand(
10795           MachinePointerInfo::getFixedStack(RegSaveFrameIndex, Offset),
10796         MachineMemOperand::MOStore,
10797         /*Size=*/16, /*Align=*/16);
10798     BuildMI(XMMSaveMBB, DL, TII->get(X86::MOVAPSmr))
10799       .addFrameIndex(RegSaveFrameIndex)
10800       .addImm(/*Scale=*/1)
10801       .addReg(/*IndexReg=*/0)
10802       .addImm(/*Disp=*/Offset)
10803       .addReg(/*Segment=*/0)
10804       .addReg(MI->getOperand(i).getReg())
10805       .addMemOperand(MMO);
10806   }
10807
10808   MI->eraseFromParent();   // The pseudo instruction is gone now.
10809
10810   return EndMBB;
10811 }
10812
10813 MachineBasicBlock *
10814 X86TargetLowering::EmitLoweredSelect(MachineInstr *MI,
10815                                      MachineBasicBlock *BB) const {
10816   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
10817   DebugLoc DL = MI->getDebugLoc();
10818
10819   // To "insert" a SELECT_CC instruction, we actually have to insert the
10820   // diamond control-flow pattern.  The incoming instruction knows the
10821   // destination vreg to set, the condition code register to branch on, the
10822   // true/false values to select between, and a branch opcode to use.
10823   const BasicBlock *LLVM_BB = BB->getBasicBlock();
10824   MachineFunction::iterator It = BB;
10825   ++It;
10826
10827   //  thisMBB:
10828   //  ...
10829   //   TrueVal = ...
10830   //   cmpTY ccX, r1, r2
10831   //   bCC copy1MBB
10832   //   fallthrough --> copy0MBB
10833   MachineBasicBlock *thisMBB = BB;
10834   MachineFunction *F = BB->getParent();
10835   MachineBasicBlock *copy0MBB = F->CreateMachineBasicBlock(LLVM_BB);
10836   MachineBasicBlock *sinkMBB = F->CreateMachineBasicBlock(LLVM_BB);
10837   F->insert(It, copy0MBB);
10838   F->insert(It, sinkMBB);
10839
10840   // If the EFLAGS register isn't dead in the terminator, then claim that it's
10841   // live into the sink and copy blocks.
10842   const MachineFunction *MF = BB->getParent();
10843   const TargetRegisterInfo *TRI = MF->getTarget().getRegisterInfo();
10844   BitVector ReservedRegs = TRI->getReservedRegs(*MF);
10845
10846   for (unsigned I = 0, E = MI->getNumOperands(); I != E; ++I) {
10847     const MachineOperand &MO = MI->getOperand(I);
10848     if (!MO.isReg() || !MO.isUse() || MO.isKill()) continue;
10849     unsigned Reg = MO.getReg();
10850     if (Reg != X86::EFLAGS) continue;
10851     copy0MBB->addLiveIn(Reg);
10852     sinkMBB->addLiveIn(Reg);
10853   }
10854
10855   // Transfer the remainder of BB and its successor edges to sinkMBB.
10856   sinkMBB->splice(sinkMBB->begin(), BB,
10857                   llvm::next(MachineBasicBlock::iterator(MI)),
10858                   BB->end());
10859   sinkMBB->transferSuccessorsAndUpdatePHIs(BB);
10860
10861   // Add the true and fallthrough blocks as its successors.
10862   BB->addSuccessor(copy0MBB);
10863   BB->addSuccessor(sinkMBB);
10864
10865   // Create the conditional branch instruction.
10866   unsigned Opc =
10867     X86::GetCondBranchFromCond((X86::CondCode)MI->getOperand(3).getImm());
10868   BuildMI(BB, DL, TII->get(Opc)).addMBB(sinkMBB);
10869
10870   //  copy0MBB:
10871   //   %FalseValue = ...
10872   //   # fallthrough to sinkMBB
10873   copy0MBB->addSuccessor(sinkMBB);
10874
10875   //  sinkMBB:
10876   //   %Result = phi [ %FalseValue, copy0MBB ], [ %TrueValue, thisMBB ]
10877   //  ...
10878   BuildMI(*sinkMBB, sinkMBB->begin(), DL,
10879           TII->get(X86::PHI), MI->getOperand(0).getReg())
10880     .addReg(MI->getOperand(1).getReg()).addMBB(copy0MBB)
10881     .addReg(MI->getOperand(2).getReg()).addMBB(thisMBB);
10882
10883   MI->eraseFromParent();   // The pseudo instruction is gone now.
10884   return sinkMBB;
10885 }
10886
10887 MachineBasicBlock *
10888 X86TargetLowering::EmitLoweredWinAlloca(MachineInstr *MI,
10889                                           MachineBasicBlock *BB) const {
10890   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
10891   DebugLoc DL = MI->getDebugLoc();
10892
10893   assert(!Subtarget->isTargetEnvMacho());
10894
10895   // The lowering is pretty easy: we're just emitting the call to _alloca.  The
10896   // non-trivial part is impdef of ESP.
10897
10898   if (Subtarget->isTargetWin64()) {
10899     if (Subtarget->isTargetCygMing()) {
10900       // ___chkstk(Mingw64):
10901       // Clobbers R10, R11, RAX and EFLAGS.
10902       // Updates RSP.
10903       BuildMI(*BB, MI, DL, TII->get(X86::W64ALLOCA))
10904         .addExternalSymbol("___chkstk")
10905         .addReg(X86::RAX, RegState::Implicit)
10906         .addReg(X86::RSP, RegState::Implicit)
10907         .addReg(X86::RAX, RegState::Define | RegState::Implicit)
10908         .addReg(X86::RSP, RegState::Define | RegState::Implicit)
10909         .addReg(X86::EFLAGS, RegState::Define | RegState::Implicit);
10910     } else {
10911       // __chkstk(MSVCRT): does not update stack pointer.
10912       // Clobbers R10, R11 and EFLAGS.
10913       // FIXME: RAX(allocated size) might be reused and not killed.
10914       BuildMI(*BB, MI, DL, TII->get(X86::W64ALLOCA))
10915         .addExternalSymbol("__chkstk")
10916         .addReg(X86::RAX, RegState::Implicit)
10917         .addReg(X86::EFLAGS, RegState::Define | RegState::Implicit);
10918       // RAX has the offset to subtracted from RSP.
10919       BuildMI(*BB, MI, DL, TII->get(X86::SUB64rr), X86::RSP)
10920         .addReg(X86::RSP)
10921         .addReg(X86::RAX);
10922     }
10923   } else {
10924     const char *StackProbeSymbol =
10925       Subtarget->isTargetWindows() ? "_chkstk" : "_alloca";
10926
10927     BuildMI(*BB, MI, DL, TII->get(X86::CALLpcrel32))
10928       .addExternalSymbol(StackProbeSymbol)
10929       .addReg(X86::EAX, RegState::Implicit)
10930       .addReg(X86::ESP, RegState::Implicit)
10931       .addReg(X86::EAX, RegState::Define | RegState::Implicit)
10932       .addReg(X86::ESP, RegState::Define | RegState::Implicit)
10933       .addReg(X86::EFLAGS, RegState::Define | RegState::Implicit);
10934   }
10935
10936   MI->eraseFromParent();   // The pseudo instruction is gone now.
10937   return BB;
10938 }
10939
10940 MachineBasicBlock *
10941 X86TargetLowering::EmitLoweredTLSCall(MachineInstr *MI,
10942                                       MachineBasicBlock *BB) const {
10943   // This is pretty easy.  We're taking the value that we received from
10944   // our load from the relocation, sticking it in either RDI (x86-64)
10945   // or EAX and doing an indirect call.  The return value will then
10946   // be in the normal return register.
10947   const X86InstrInfo *TII
10948     = static_cast<const X86InstrInfo*>(getTargetMachine().getInstrInfo());
10949   DebugLoc DL = MI->getDebugLoc();
10950   MachineFunction *F = BB->getParent();
10951
10952   assert(Subtarget->isTargetDarwin() && "Darwin only instr emitted?");
10953   assert(MI->getOperand(3).isGlobal() && "This should be a global");
10954
10955   if (Subtarget->is64Bit()) {
10956     MachineInstrBuilder MIB = BuildMI(*BB, MI, DL,
10957                                       TII->get(X86::MOV64rm), X86::RDI)
10958     .addReg(X86::RIP)
10959     .addImm(0).addReg(0)
10960     .addGlobalAddress(MI->getOperand(3).getGlobal(), 0,
10961                       MI->getOperand(3).getTargetFlags())
10962     .addReg(0);
10963     MIB = BuildMI(*BB, MI, DL, TII->get(X86::CALL64m));
10964     addDirectMem(MIB, X86::RDI);
10965   } else if (getTargetMachine().getRelocationModel() != Reloc::PIC_) {
10966     MachineInstrBuilder MIB = BuildMI(*BB, MI, DL,
10967                                       TII->get(X86::MOV32rm), X86::EAX)
10968     .addReg(0)
10969     .addImm(0).addReg(0)
10970     .addGlobalAddress(MI->getOperand(3).getGlobal(), 0,
10971                       MI->getOperand(3).getTargetFlags())
10972     .addReg(0);
10973     MIB = BuildMI(*BB, MI, DL, TII->get(X86::CALL32m));
10974     addDirectMem(MIB, X86::EAX);
10975   } else {
10976     MachineInstrBuilder MIB = BuildMI(*BB, MI, DL,
10977                                       TII->get(X86::MOV32rm), X86::EAX)
10978     .addReg(TII->getGlobalBaseReg(F))
10979     .addImm(0).addReg(0)
10980     .addGlobalAddress(MI->getOperand(3).getGlobal(), 0,
10981                       MI->getOperand(3).getTargetFlags())
10982     .addReg(0);
10983     MIB = BuildMI(*BB, MI, DL, TII->get(X86::CALL32m));
10984     addDirectMem(MIB, X86::EAX);
10985   }
10986
10987   MI->eraseFromParent(); // The pseudo instruction is gone now.
10988   return BB;
10989 }
10990
10991 MachineBasicBlock *
10992 X86TargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
10993                                                MachineBasicBlock *BB) const {
10994   switch (MI->getOpcode()) {
10995   default: assert(false && "Unexpected instr type to insert");
10996   case X86::TAILJMPd64:
10997   case X86::TAILJMPr64:
10998   case X86::TAILJMPm64:
10999     assert(!"TAILJMP64 would not be touched here.");
11000   case X86::TCRETURNdi64:
11001   case X86::TCRETURNri64:
11002   case X86::TCRETURNmi64:
11003     // Defs of TCRETURNxx64 has Win64's callee-saved registers, as subset.
11004     // On AMD64, additional defs should be added before register allocation.
11005     if (!Subtarget->isTargetWin64()) {
11006       MI->addRegisterDefined(X86::RSI);
11007       MI->addRegisterDefined(X86::RDI);
11008       MI->addRegisterDefined(X86::XMM6);
11009       MI->addRegisterDefined(X86::XMM7);
11010       MI->addRegisterDefined(X86::XMM8);
11011       MI->addRegisterDefined(X86::XMM9);
11012       MI->addRegisterDefined(X86::XMM10);
11013       MI->addRegisterDefined(X86::XMM11);
11014       MI->addRegisterDefined(X86::XMM12);
11015       MI->addRegisterDefined(X86::XMM13);
11016       MI->addRegisterDefined(X86::XMM14);
11017       MI->addRegisterDefined(X86::XMM15);
11018     }
11019     return BB;
11020   case X86::WIN_ALLOCA:
11021     return EmitLoweredWinAlloca(MI, BB);
11022   case X86::TLSCall_32:
11023   case X86::TLSCall_64:
11024     return EmitLoweredTLSCall(MI, BB);
11025   case X86::CMOV_GR8:
11026   case X86::CMOV_FR32:
11027   case X86::CMOV_FR64:
11028   case X86::CMOV_V4F32:
11029   case X86::CMOV_V2F64:
11030   case X86::CMOV_V2I64:
11031   case X86::CMOV_GR16:
11032   case X86::CMOV_GR32:
11033   case X86::CMOV_RFP32:
11034   case X86::CMOV_RFP64:
11035   case X86::CMOV_RFP80:
11036     return EmitLoweredSelect(MI, BB);
11037
11038   case X86::FP32_TO_INT16_IN_MEM:
11039   case X86::FP32_TO_INT32_IN_MEM:
11040   case X86::FP32_TO_INT64_IN_MEM:
11041   case X86::FP64_TO_INT16_IN_MEM:
11042   case X86::FP64_TO_INT32_IN_MEM:
11043   case X86::FP64_TO_INT64_IN_MEM:
11044   case X86::FP80_TO_INT16_IN_MEM:
11045   case X86::FP80_TO_INT32_IN_MEM:
11046   case X86::FP80_TO_INT64_IN_MEM: {
11047     const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
11048     DebugLoc DL = MI->getDebugLoc();
11049
11050     // Change the floating point control register to use "round towards zero"
11051     // mode when truncating to an integer value.
11052     MachineFunction *F = BB->getParent();
11053     int CWFrameIdx = F->getFrameInfo()->CreateStackObject(2, 2, false);
11054     addFrameReference(BuildMI(*BB, MI, DL,
11055                               TII->get(X86::FNSTCW16m)), CWFrameIdx);
11056
11057     // Load the old value of the high byte of the control word...
11058     unsigned OldCW =
11059       F->getRegInfo().createVirtualRegister(X86::GR16RegisterClass);
11060     addFrameReference(BuildMI(*BB, MI, DL, TII->get(X86::MOV16rm), OldCW),
11061                       CWFrameIdx);
11062
11063     // Set the high part to be round to zero...
11064     addFrameReference(BuildMI(*BB, MI, DL, TII->get(X86::MOV16mi)), CWFrameIdx)
11065       .addImm(0xC7F);
11066
11067     // Reload the modified control word now...
11068     addFrameReference(BuildMI(*BB, MI, DL,
11069                               TII->get(X86::FLDCW16m)), CWFrameIdx);
11070
11071     // Restore the memory image of control word to original value
11072     addFrameReference(BuildMI(*BB, MI, DL, TII->get(X86::MOV16mr)), CWFrameIdx)
11073       .addReg(OldCW);
11074
11075     // Get the X86 opcode to use.
11076     unsigned Opc;
11077     switch (MI->getOpcode()) {
11078     default: llvm_unreachable("illegal opcode!");
11079     case X86::FP32_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m32; break;
11080     case X86::FP32_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m32; break;
11081     case X86::FP32_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m32; break;
11082     case X86::FP64_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m64; break;
11083     case X86::FP64_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m64; break;
11084     case X86::FP64_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m64; break;
11085     case X86::FP80_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m80; break;
11086     case X86::FP80_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m80; break;
11087     case X86::FP80_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m80; break;
11088     }
11089
11090     X86AddressMode AM;
11091     MachineOperand &Op = MI->getOperand(0);
11092     if (Op.isReg()) {
11093       AM.BaseType = X86AddressMode::RegBase;
11094       AM.Base.Reg = Op.getReg();
11095     } else {
11096       AM.BaseType = X86AddressMode::FrameIndexBase;
11097       AM.Base.FrameIndex = Op.getIndex();
11098     }
11099     Op = MI->getOperand(1);
11100     if (Op.isImm())
11101       AM.Scale = Op.getImm();
11102     Op = MI->getOperand(2);
11103     if (Op.isImm())
11104       AM.IndexReg = Op.getImm();
11105     Op = MI->getOperand(3);
11106     if (Op.isGlobal()) {
11107       AM.GV = Op.getGlobal();
11108     } else {
11109       AM.Disp = Op.getImm();
11110     }
11111     addFullAddress(BuildMI(*BB, MI, DL, TII->get(Opc)), AM)
11112                       .addReg(MI->getOperand(X86::AddrNumOperands).getReg());
11113
11114     // Reload the original control word now.
11115     addFrameReference(BuildMI(*BB, MI, DL,
11116                               TII->get(X86::FLDCW16m)), CWFrameIdx);
11117
11118     MI->eraseFromParent();   // The pseudo instruction is gone now.
11119     return BB;
11120   }
11121     // String/text processing lowering.
11122   case X86::PCMPISTRM128REG:
11123   case X86::VPCMPISTRM128REG:
11124     return EmitPCMP(MI, BB, 3, false /* in-mem */);
11125   case X86::PCMPISTRM128MEM:
11126   case X86::VPCMPISTRM128MEM:
11127     return EmitPCMP(MI, BB, 3, true /* in-mem */);
11128   case X86::PCMPESTRM128REG:
11129   case X86::VPCMPESTRM128REG:
11130     return EmitPCMP(MI, BB, 5, false /* in mem */);
11131   case X86::PCMPESTRM128MEM:
11132   case X86::VPCMPESTRM128MEM:
11133     return EmitPCMP(MI, BB, 5, true /* in mem */);
11134
11135     // Thread synchronization.
11136   case X86::MONITOR:
11137     return EmitMonitor(MI, BB);
11138   case X86::MWAIT:
11139     return EmitMwait(MI, BB);
11140
11141     // Atomic Lowering.
11142   case X86::ATOMAND32:
11143     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND32rr,
11144                                                X86::AND32ri, X86::MOV32rm,
11145                                                X86::LCMPXCHG32,
11146                                                X86::NOT32r, X86::EAX,
11147                                                X86::GR32RegisterClass);
11148   case X86::ATOMOR32:
11149     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR32rr,
11150                                                X86::OR32ri, X86::MOV32rm,
11151                                                X86::LCMPXCHG32,
11152                                                X86::NOT32r, X86::EAX,
11153                                                X86::GR32RegisterClass);
11154   case X86::ATOMXOR32:
11155     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR32rr,
11156                                                X86::XOR32ri, X86::MOV32rm,
11157                                                X86::LCMPXCHG32,
11158                                                X86::NOT32r, X86::EAX,
11159                                                X86::GR32RegisterClass);
11160   case X86::ATOMNAND32:
11161     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND32rr,
11162                                                X86::AND32ri, X86::MOV32rm,
11163                                                X86::LCMPXCHG32,
11164                                                X86::NOT32r, X86::EAX,
11165                                                X86::GR32RegisterClass, true);
11166   case X86::ATOMMIN32:
11167     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVL32rr);
11168   case X86::ATOMMAX32:
11169     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVG32rr);
11170   case X86::ATOMUMIN32:
11171     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVB32rr);
11172   case X86::ATOMUMAX32:
11173     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVA32rr);
11174
11175   case X86::ATOMAND16:
11176     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND16rr,
11177                                                X86::AND16ri, X86::MOV16rm,
11178                                                X86::LCMPXCHG16,
11179                                                X86::NOT16r, X86::AX,
11180                                                X86::GR16RegisterClass);
11181   case X86::ATOMOR16:
11182     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR16rr,
11183                                                X86::OR16ri, X86::MOV16rm,
11184                                                X86::LCMPXCHG16,
11185                                                X86::NOT16r, X86::AX,
11186                                                X86::GR16RegisterClass);
11187   case X86::ATOMXOR16:
11188     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR16rr,
11189                                                X86::XOR16ri, X86::MOV16rm,
11190                                                X86::LCMPXCHG16,
11191                                                X86::NOT16r, X86::AX,
11192                                                X86::GR16RegisterClass);
11193   case X86::ATOMNAND16:
11194     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND16rr,
11195                                                X86::AND16ri, X86::MOV16rm,
11196                                                X86::LCMPXCHG16,
11197                                                X86::NOT16r, X86::AX,
11198                                                X86::GR16RegisterClass, true);
11199   case X86::ATOMMIN16:
11200     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVL16rr);
11201   case X86::ATOMMAX16:
11202     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVG16rr);
11203   case X86::ATOMUMIN16:
11204     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVB16rr);
11205   case X86::ATOMUMAX16:
11206     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVA16rr);
11207
11208   case X86::ATOMAND8:
11209     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND8rr,
11210                                                X86::AND8ri, X86::MOV8rm,
11211                                                X86::LCMPXCHG8,
11212                                                X86::NOT8r, X86::AL,
11213                                                X86::GR8RegisterClass);
11214   case X86::ATOMOR8:
11215     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR8rr,
11216                                                X86::OR8ri, X86::MOV8rm,
11217                                                X86::LCMPXCHG8,
11218                                                X86::NOT8r, X86::AL,
11219                                                X86::GR8RegisterClass);
11220   case X86::ATOMXOR8:
11221     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR8rr,
11222                                                X86::XOR8ri, X86::MOV8rm,
11223                                                X86::LCMPXCHG8,
11224                                                X86::NOT8r, X86::AL,
11225                                                X86::GR8RegisterClass);
11226   case X86::ATOMNAND8:
11227     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND8rr,
11228                                                X86::AND8ri, X86::MOV8rm,
11229                                                X86::LCMPXCHG8,
11230                                                X86::NOT8r, X86::AL,
11231                                                X86::GR8RegisterClass, true);
11232   // FIXME: There are no CMOV8 instructions; MIN/MAX need some other way.
11233   // This group is for 64-bit host.
11234   case X86::ATOMAND64:
11235     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND64rr,
11236                                                X86::AND64ri32, X86::MOV64rm,
11237                                                X86::LCMPXCHG64,
11238                                                X86::NOT64r, X86::RAX,
11239                                                X86::GR64RegisterClass);
11240   case X86::ATOMOR64:
11241     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR64rr,
11242                                                X86::OR64ri32, X86::MOV64rm,
11243                                                X86::LCMPXCHG64,
11244                                                X86::NOT64r, X86::RAX,
11245                                                X86::GR64RegisterClass);
11246   case X86::ATOMXOR64:
11247     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR64rr,
11248                                                X86::XOR64ri32, X86::MOV64rm,
11249                                                X86::LCMPXCHG64,
11250                                                X86::NOT64r, X86::RAX,
11251                                                X86::GR64RegisterClass);
11252   case X86::ATOMNAND64:
11253     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND64rr,
11254                                                X86::AND64ri32, X86::MOV64rm,
11255                                                X86::LCMPXCHG64,
11256                                                X86::NOT64r, X86::RAX,
11257                                                X86::GR64RegisterClass, true);
11258   case X86::ATOMMIN64:
11259     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVL64rr);
11260   case X86::ATOMMAX64:
11261     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVG64rr);
11262   case X86::ATOMUMIN64:
11263     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVB64rr);
11264   case X86::ATOMUMAX64:
11265     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVA64rr);
11266
11267   // This group does 64-bit operations on a 32-bit host.
11268   case X86::ATOMAND6432:
11269     return EmitAtomicBit6432WithCustomInserter(MI, BB,
11270                                                X86::AND32rr, X86::AND32rr,
11271                                                X86::AND32ri, X86::AND32ri,
11272                                                false);
11273   case X86::ATOMOR6432:
11274     return EmitAtomicBit6432WithCustomInserter(MI, BB,
11275                                                X86::OR32rr, X86::OR32rr,
11276                                                X86::OR32ri, X86::OR32ri,
11277                                                false);
11278   case X86::ATOMXOR6432:
11279     return EmitAtomicBit6432WithCustomInserter(MI, BB,
11280                                                X86::XOR32rr, X86::XOR32rr,
11281                                                X86::XOR32ri, X86::XOR32ri,
11282                                                false);
11283   case X86::ATOMNAND6432:
11284     return EmitAtomicBit6432WithCustomInserter(MI, BB,
11285                                                X86::AND32rr, X86::AND32rr,
11286                                                X86::AND32ri, X86::AND32ri,
11287                                                true);
11288   case X86::ATOMADD6432:
11289     return EmitAtomicBit6432WithCustomInserter(MI, BB,
11290                                                X86::ADD32rr, X86::ADC32rr,
11291                                                X86::ADD32ri, X86::ADC32ri,
11292                                                false);
11293   case X86::ATOMSUB6432:
11294     return EmitAtomicBit6432WithCustomInserter(MI, BB,
11295                                                X86::SUB32rr, X86::SBB32rr,
11296                                                X86::SUB32ri, X86::SBB32ri,
11297                                                false);
11298   case X86::ATOMSWAP6432:
11299     return EmitAtomicBit6432WithCustomInserter(MI, BB,
11300                                                X86::MOV32rr, X86::MOV32rr,
11301                                                X86::MOV32ri, X86::MOV32ri,
11302                                                false);
11303   case X86::VASTART_SAVE_XMM_REGS:
11304     return EmitVAStartSaveXMMRegsWithCustomInserter(MI, BB);
11305
11306   case X86::VAARG_64:
11307     return EmitVAARG64WithCustomInserter(MI, BB);
11308   }
11309 }
11310
11311 //===----------------------------------------------------------------------===//
11312 //                           X86 Optimization Hooks
11313 //===----------------------------------------------------------------------===//
11314
11315 void X86TargetLowering::computeMaskedBitsForTargetNode(const SDValue Op,
11316                                                        const APInt &Mask,
11317                                                        APInt &KnownZero,
11318                                                        APInt &KnownOne,
11319                                                        const SelectionDAG &DAG,
11320                                                        unsigned Depth) const {
11321   unsigned Opc = Op.getOpcode();
11322   assert((Opc >= ISD::BUILTIN_OP_END ||
11323           Opc == ISD::INTRINSIC_WO_CHAIN ||
11324           Opc == ISD::INTRINSIC_W_CHAIN ||
11325           Opc == ISD::INTRINSIC_VOID) &&
11326          "Should use MaskedValueIsZero if you don't know whether Op"
11327          " is a target node!");
11328
11329   KnownZero = KnownOne = APInt(Mask.getBitWidth(), 0);   // Don't know anything.
11330   switch (Opc) {
11331   default: break;
11332   case X86ISD::ADD:
11333   case X86ISD::SUB:
11334   case X86ISD::ADC:
11335   case X86ISD::SBB:
11336   case X86ISD::SMUL:
11337   case X86ISD::UMUL:
11338   case X86ISD::INC:
11339   case X86ISD::DEC:
11340   case X86ISD::OR:
11341   case X86ISD::XOR:
11342   case X86ISD::AND:
11343     // These nodes' second result is a boolean.
11344     if (Op.getResNo() == 0)
11345       break;
11346     // Fallthrough
11347   case X86ISD::SETCC:
11348     KnownZero |= APInt::getHighBitsSet(Mask.getBitWidth(),
11349                                        Mask.getBitWidth() - 1);
11350     break;
11351   }
11352 }
11353
11354 unsigned X86TargetLowering::ComputeNumSignBitsForTargetNode(SDValue Op,
11355                                                          unsigned Depth) const {
11356   // SETCC_CARRY sets the dest to ~0 for true or 0 for false.
11357   if (Op.getOpcode() == X86ISD::SETCC_CARRY)
11358     return Op.getValueType().getScalarType().getSizeInBits();
11359
11360   // Fallback case.
11361   return 1;
11362 }
11363
11364 /// isGAPlusOffset - Returns true (and the GlobalValue and the offset) if the
11365 /// node is a GlobalAddress + offset.
11366 bool X86TargetLowering::isGAPlusOffset(SDNode *N,
11367                                        const GlobalValue* &GA,
11368                                        int64_t &Offset) const {
11369   if (N->getOpcode() == X86ISD::Wrapper) {
11370     if (isa<GlobalAddressSDNode>(N->getOperand(0))) {
11371       GA = cast<GlobalAddressSDNode>(N->getOperand(0))->getGlobal();
11372       Offset = cast<GlobalAddressSDNode>(N->getOperand(0))->getOffset();
11373       return true;
11374     }
11375   }
11376   return TargetLowering::isGAPlusOffset(N, GA, Offset);
11377 }
11378
11379 /// PerformShuffleCombine256 - Performs shuffle combines for 256-bit vectors.
11380 static SDValue PerformShuffleCombine256(SDNode *N, SelectionDAG &DAG,
11381                                         TargetLowering::DAGCombinerInfo &DCI) {
11382   DebugLoc dl = N->getDebugLoc();
11383   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
11384   SDValue V1 = SVOp->getOperand(0);
11385   SDValue V2 = SVOp->getOperand(1);
11386   EVT VT = SVOp->getValueType(0);
11387
11388   if (V1.getOpcode() == ISD::CONCAT_VECTORS &&
11389       V2.getOpcode() == ISD::CONCAT_VECTORS) {
11390     //
11391     //                   0,0,0,...
11392     //                      |
11393     //    V      UNDEF    BUILD_VECTOR    UNDEF
11394     //     \      /           \           /
11395     //  CONCAT_VECTOR         CONCAT_VECTOR
11396     //         \                  /
11397     //          \                /
11398     //          RESULT: V + zero extended
11399     //
11400     if (V2.getOperand(0).getOpcode() != ISD::BUILD_VECTOR ||
11401         V2.getOperand(1).getOpcode() != ISD::UNDEF ||
11402         V1.getOperand(1).getOpcode() != ISD::UNDEF)
11403       return SDValue();
11404
11405     if (!ISD::isBuildVectorAllZeros(V2.getOperand(0).getNode()))
11406       return SDValue();
11407
11408     // To match the shuffle mask, the first half of the mask should
11409     // be exactly the first vector, and all the rest a splat with the
11410     // first element of the second one.
11411     int NumElems = VT.getVectorNumElements();
11412     for (int i = 0; i < NumElems/2; ++i)
11413       if (!isUndefOrEqual(SVOp->getMaskElt(i), i) ||
11414           !isUndefOrEqual(SVOp->getMaskElt(i+NumElems/2), NumElems))
11415         return SDValue();
11416
11417     // Emit a zeroed vector and insert the desired subvector on its
11418     // first half.
11419     SDValue Zeros = getZeroVector(VT, true /* HasSSE2 */, DAG, dl);
11420     SDValue InsV = Insert128BitVector(Zeros, V1.getOperand(0),
11421                          DAG.getConstant(0, MVT::i32), DAG, dl);
11422     return DCI.CombineTo(N, InsV);
11423   }
11424
11425   return SDValue();
11426 }
11427
11428 /// PerformShuffleCombine - Performs several different shuffle combines.
11429 static SDValue PerformShuffleCombine(SDNode *N, SelectionDAG &DAG,
11430                                      TargetLowering::DAGCombinerInfo &DCI) {
11431   DebugLoc dl = N->getDebugLoc();
11432   EVT VT = N->getValueType(0);
11433
11434   // Don't create instructions with illegal types after legalize types has run.
11435   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
11436   if (!DCI.isBeforeLegalize() && !TLI.isTypeLegal(VT.getVectorElementType()))
11437     return SDValue();
11438
11439   // Only handle pure VECTOR_SHUFFLE nodes.
11440   if (VT.getSizeInBits() == 256 && N->getOpcode() == ISD::VECTOR_SHUFFLE)
11441     return PerformShuffleCombine256(N, DAG, DCI);
11442
11443   // Only handle 128 wide vector from here on.
11444   if (VT.getSizeInBits() != 128)
11445     return SDValue();
11446
11447   // Combine a vector_shuffle that is equal to build_vector load1, load2, load3,
11448   // load4, <0, 1, 2, 3> into a 128-bit load if the load addresses are
11449   // consecutive, non-overlapping, and in the right order.
11450   SmallVector<SDValue, 16> Elts;
11451   for (unsigned i = 0, e = VT.getVectorNumElements(); i != e; ++i)
11452     Elts.push_back(getShuffleScalarElt(N, i, DAG, 0));
11453
11454   return EltsFromConsecutiveLoads(VT, Elts, dl, DAG);
11455 }
11456
11457 /// PerformEXTRACT_VECTOR_ELTCombine - Detect vector gather/scatter index
11458 /// generation and convert it from being a bunch of shuffles and extracts
11459 /// to a simple store and scalar loads to extract the elements.
11460 static SDValue PerformEXTRACT_VECTOR_ELTCombine(SDNode *N, SelectionDAG &DAG,
11461                                                 const TargetLowering &TLI) {
11462   SDValue InputVector = N->getOperand(0);
11463
11464   // Only operate on vectors of 4 elements, where the alternative shuffling
11465   // gets to be more expensive.
11466   if (InputVector.getValueType() != MVT::v4i32)
11467     return SDValue();
11468
11469   // Check whether every use of InputVector is an EXTRACT_VECTOR_ELT with a
11470   // single use which is a sign-extend or zero-extend, and all elements are
11471   // used.
11472   SmallVector<SDNode *, 4> Uses;
11473   unsigned ExtractedElements = 0;
11474   for (SDNode::use_iterator UI = InputVector.getNode()->use_begin(),
11475        UE = InputVector.getNode()->use_end(); UI != UE; ++UI) {
11476     if (UI.getUse().getResNo() != InputVector.getResNo())
11477       return SDValue();
11478
11479     SDNode *Extract = *UI;
11480     if (Extract->getOpcode() != ISD::EXTRACT_VECTOR_ELT)
11481       return SDValue();
11482
11483     if (Extract->getValueType(0) != MVT::i32)
11484       return SDValue();
11485     if (!Extract->hasOneUse())
11486       return SDValue();
11487     if (Extract->use_begin()->getOpcode() != ISD::SIGN_EXTEND &&
11488         Extract->use_begin()->getOpcode() != ISD::ZERO_EXTEND)
11489       return SDValue();
11490     if (!isa<ConstantSDNode>(Extract->getOperand(1)))
11491       return SDValue();
11492
11493     // Record which element was extracted.
11494     ExtractedElements |=
11495       1 << cast<ConstantSDNode>(Extract->getOperand(1))->getZExtValue();
11496
11497     Uses.push_back(Extract);
11498   }
11499
11500   // If not all the elements were used, this may not be worthwhile.
11501   if (ExtractedElements != 15)
11502     return SDValue();
11503
11504   // Ok, we've now decided to do the transformation.
11505   DebugLoc dl = InputVector.getDebugLoc();
11506
11507   // Store the value to a temporary stack slot.
11508   SDValue StackPtr = DAG.CreateStackTemporary(InputVector.getValueType());
11509   SDValue Ch = DAG.getStore(DAG.getEntryNode(), dl, InputVector, StackPtr,
11510                             MachinePointerInfo(), false, false, 0);
11511
11512   // Replace each use (extract) with a load of the appropriate element.
11513   for (SmallVectorImpl<SDNode *>::iterator UI = Uses.begin(),
11514        UE = Uses.end(); UI != UE; ++UI) {
11515     SDNode *Extract = *UI;
11516
11517     // cOMpute the element's address.
11518     SDValue Idx = Extract->getOperand(1);
11519     unsigned EltSize =
11520         InputVector.getValueType().getVectorElementType().getSizeInBits()/8;
11521     uint64_t Offset = EltSize * cast<ConstantSDNode>(Idx)->getZExtValue();
11522     SDValue OffsetVal = DAG.getConstant(Offset, TLI.getPointerTy());
11523
11524     SDValue ScalarAddr = DAG.getNode(ISD::ADD, dl, TLI.getPointerTy(),
11525                                      StackPtr, OffsetVal);
11526
11527     // Load the scalar.
11528     SDValue LoadScalar = DAG.getLoad(Extract->getValueType(0), dl, Ch,
11529                                      ScalarAddr, MachinePointerInfo(),
11530                                      false, false, 0);
11531
11532     // Replace the exact with the load.
11533     DAG.ReplaceAllUsesOfValueWith(SDValue(Extract, 0), LoadScalar);
11534   }
11535
11536   // The replacement was made in place; don't return anything.
11537   return SDValue();
11538 }
11539
11540 /// PerformSELECTCombine - Do target-specific dag combines on SELECT nodes.
11541 static SDValue PerformSELECTCombine(SDNode *N, SelectionDAG &DAG,
11542                                     const X86Subtarget *Subtarget) {
11543   DebugLoc DL = N->getDebugLoc();
11544   SDValue Cond = N->getOperand(0);
11545   // Get the LHS/RHS of the select.
11546   SDValue LHS = N->getOperand(1);
11547   SDValue RHS = N->getOperand(2);
11548
11549   // If we have SSE[12] support, try to form min/max nodes. SSE min/max
11550   // instructions match the semantics of the common C idiom x<y?x:y but not
11551   // x<=y?x:y, because of how they handle negative zero (which can be
11552   // ignored in unsafe-math mode).
11553   if (Subtarget->hasSSE2() &&
11554       (LHS.getValueType() == MVT::f32 || LHS.getValueType() == MVT::f64) &&
11555       Cond.getOpcode() == ISD::SETCC) {
11556     ISD::CondCode CC = cast<CondCodeSDNode>(Cond.getOperand(2))->get();
11557
11558     unsigned Opcode = 0;
11559     // Check for x CC y ? x : y.
11560     if (DAG.isEqualTo(LHS, Cond.getOperand(0)) &&
11561         DAG.isEqualTo(RHS, Cond.getOperand(1))) {
11562       switch (CC) {
11563       default: break;
11564       case ISD::SETULT:
11565         // Converting this to a min would handle NaNs incorrectly, and swapping
11566         // the operands would cause it to handle comparisons between positive
11567         // and negative zero incorrectly.
11568         if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS)) {
11569           if (!UnsafeFPMath &&
11570               !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS)))
11571             break;
11572           std::swap(LHS, RHS);
11573         }
11574         Opcode = X86ISD::FMIN;
11575         break;
11576       case ISD::SETOLE:
11577         // Converting this to a min would handle comparisons between positive
11578         // and negative zero incorrectly.
11579         if (!UnsafeFPMath &&
11580             !DAG.isKnownNeverZero(LHS) && !DAG.isKnownNeverZero(RHS))
11581           break;
11582         Opcode = X86ISD::FMIN;
11583         break;
11584       case ISD::SETULE:
11585         // Converting this to a min would handle both negative zeros and NaNs
11586         // incorrectly, but we can swap the operands to fix both.
11587         std::swap(LHS, RHS);
11588       case ISD::SETOLT:
11589       case ISD::SETLT:
11590       case ISD::SETLE:
11591         Opcode = X86ISD::FMIN;
11592         break;
11593
11594       case ISD::SETOGE:
11595         // Converting this to a max would handle comparisons between positive
11596         // and negative zero incorrectly.
11597         if (!UnsafeFPMath &&
11598             !DAG.isKnownNeverZero(LHS) && !DAG.isKnownNeverZero(LHS))
11599           break;
11600         Opcode = X86ISD::FMAX;
11601         break;
11602       case ISD::SETUGT:
11603         // Converting this to a max would handle NaNs incorrectly, and swapping
11604         // the operands would cause it to handle comparisons between positive
11605         // and negative zero incorrectly.
11606         if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS)) {
11607           if (!UnsafeFPMath &&
11608               !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS)))
11609             break;
11610           std::swap(LHS, RHS);
11611         }
11612         Opcode = X86ISD::FMAX;
11613         break;
11614       case ISD::SETUGE:
11615         // Converting this to a max would handle both negative zeros and NaNs
11616         // incorrectly, but we can swap the operands to fix both.
11617         std::swap(LHS, RHS);
11618       case ISD::SETOGT:
11619       case ISD::SETGT:
11620       case ISD::SETGE:
11621         Opcode = X86ISD::FMAX;
11622         break;
11623       }
11624     // Check for x CC y ? y : x -- a min/max with reversed arms.
11625     } else if (DAG.isEqualTo(LHS, Cond.getOperand(1)) &&
11626                DAG.isEqualTo(RHS, Cond.getOperand(0))) {
11627       switch (CC) {
11628       default: break;
11629       case ISD::SETOGE:
11630         // Converting this to a min would handle comparisons between positive
11631         // and negative zero incorrectly, and swapping the operands would
11632         // cause it to handle NaNs incorrectly.
11633         if (!UnsafeFPMath &&
11634             !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS))) {
11635           if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS))
11636             break;
11637           std::swap(LHS, RHS);
11638         }
11639         Opcode = X86ISD::FMIN;
11640         break;
11641       case ISD::SETUGT:
11642         // Converting this to a min would handle NaNs incorrectly.
11643         if (!UnsafeFPMath &&
11644             (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS)))
11645           break;
11646         Opcode = X86ISD::FMIN;
11647         break;
11648       case ISD::SETUGE:
11649         // Converting this to a min would handle both negative zeros and NaNs
11650         // incorrectly, but we can swap the operands to fix both.
11651         std::swap(LHS, RHS);
11652       case ISD::SETOGT:
11653       case ISD::SETGT:
11654       case ISD::SETGE:
11655         Opcode = X86ISD::FMIN;
11656         break;
11657
11658       case ISD::SETULT:
11659         // Converting this to a max would handle NaNs incorrectly.
11660         if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS))
11661           break;
11662         Opcode = X86ISD::FMAX;
11663         break;
11664       case ISD::SETOLE:
11665         // Converting this to a max would handle comparisons between positive
11666         // and negative zero incorrectly, and swapping the operands would
11667         // cause it to handle NaNs incorrectly.
11668         if (!UnsafeFPMath &&
11669             !DAG.isKnownNeverZero(LHS) && !DAG.isKnownNeverZero(RHS)) {
11670           if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS))
11671             break;
11672           std::swap(LHS, RHS);
11673         }
11674         Opcode = X86ISD::FMAX;
11675         break;
11676       case ISD::SETULE:
11677         // Converting this to a max would handle both negative zeros and NaNs
11678         // incorrectly, but we can swap the operands to fix both.
11679         std::swap(LHS, RHS);
11680       case ISD::SETOLT:
11681       case ISD::SETLT:
11682       case ISD::SETLE:
11683         Opcode = X86ISD::FMAX;
11684         break;
11685       }
11686     }
11687
11688     if (Opcode)
11689       return DAG.getNode(Opcode, DL, N->getValueType(0), LHS, RHS);
11690   }
11691
11692   // If this is a select between two integer constants, try to do some
11693   // optimizations.
11694   if (ConstantSDNode *TrueC = dyn_cast<ConstantSDNode>(LHS)) {
11695     if (ConstantSDNode *FalseC = dyn_cast<ConstantSDNode>(RHS))
11696       // Don't do this for crazy integer types.
11697       if (DAG.getTargetLoweringInfo().isTypeLegal(LHS.getValueType())) {
11698         // If this is efficiently invertible, canonicalize the LHSC/RHSC values
11699         // so that TrueC (the true value) is larger than FalseC.
11700         bool NeedsCondInvert = false;
11701
11702         if (TrueC->getAPIntValue().ult(FalseC->getAPIntValue()) &&
11703             // Efficiently invertible.
11704             (Cond.getOpcode() == ISD::SETCC ||  // setcc -> invertible.
11705              (Cond.getOpcode() == ISD::XOR &&   // xor(X, C) -> invertible.
11706               isa<ConstantSDNode>(Cond.getOperand(1))))) {
11707           NeedsCondInvert = true;
11708           std::swap(TrueC, FalseC);
11709         }
11710
11711         // Optimize C ? 8 : 0 -> zext(C) << 3.  Likewise for any pow2/0.
11712         if (FalseC->getAPIntValue() == 0 &&
11713             TrueC->getAPIntValue().isPowerOf2()) {
11714           if (NeedsCondInvert) // Invert the condition if needed.
11715             Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
11716                                DAG.getConstant(1, Cond.getValueType()));
11717
11718           // Zero extend the condition if needed.
11719           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, LHS.getValueType(), Cond);
11720
11721           unsigned ShAmt = TrueC->getAPIntValue().logBase2();
11722           return DAG.getNode(ISD::SHL, DL, LHS.getValueType(), Cond,
11723                              DAG.getConstant(ShAmt, MVT::i8));
11724         }
11725
11726         // Optimize Cond ? cst+1 : cst -> zext(setcc(C)+cst.
11727         if (FalseC->getAPIntValue()+1 == TrueC->getAPIntValue()) {
11728           if (NeedsCondInvert) // Invert the condition if needed.
11729             Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
11730                                DAG.getConstant(1, Cond.getValueType()));
11731
11732           // Zero extend the condition if needed.
11733           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL,
11734                              FalseC->getValueType(0), Cond);
11735           return DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
11736                              SDValue(FalseC, 0));
11737         }
11738
11739         // Optimize cases that will turn into an LEA instruction.  This requires
11740         // an i32 or i64 and an efficient multiplier (1, 2, 3, 4, 5, 8, 9).
11741         if (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i64) {
11742           uint64_t Diff = TrueC->getZExtValue()-FalseC->getZExtValue();
11743           if (N->getValueType(0) == MVT::i32) Diff = (unsigned)Diff;
11744
11745           bool isFastMultiplier = false;
11746           if (Diff < 10) {
11747             switch ((unsigned char)Diff) {
11748               default: break;
11749               case 1:  // result = add base, cond
11750               case 2:  // result = lea base(    , cond*2)
11751               case 3:  // result = lea base(cond, cond*2)
11752               case 4:  // result = lea base(    , cond*4)
11753               case 5:  // result = lea base(cond, cond*4)
11754               case 8:  // result = lea base(    , cond*8)
11755               case 9:  // result = lea base(cond, cond*8)
11756                 isFastMultiplier = true;
11757                 break;
11758             }
11759           }
11760
11761           if (isFastMultiplier) {
11762             APInt Diff = TrueC->getAPIntValue()-FalseC->getAPIntValue();
11763             if (NeedsCondInvert) // Invert the condition if needed.
11764               Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
11765                                  DAG.getConstant(1, Cond.getValueType()));
11766
11767             // Zero extend the condition if needed.
11768             Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, FalseC->getValueType(0),
11769                                Cond);
11770             // Scale the condition by the difference.
11771             if (Diff != 1)
11772               Cond = DAG.getNode(ISD::MUL, DL, Cond.getValueType(), Cond,
11773                                  DAG.getConstant(Diff, Cond.getValueType()));
11774
11775             // Add the base if non-zero.
11776             if (FalseC->getAPIntValue() != 0)
11777               Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
11778                                  SDValue(FalseC, 0));
11779             return Cond;
11780           }
11781         }
11782       }
11783   }
11784
11785   return SDValue();
11786 }
11787
11788 /// Optimize X86ISD::CMOV [LHS, RHS, CONDCODE (e.g. X86::COND_NE), CONDVAL]
11789 static SDValue PerformCMOVCombine(SDNode *N, SelectionDAG &DAG,
11790                                   TargetLowering::DAGCombinerInfo &DCI) {
11791   DebugLoc DL = N->getDebugLoc();
11792
11793   // If the flag operand isn't dead, don't touch this CMOV.
11794   if (N->getNumValues() == 2 && !SDValue(N, 1).use_empty())
11795     return SDValue();
11796
11797   SDValue FalseOp = N->getOperand(0);
11798   SDValue TrueOp = N->getOperand(1);
11799   X86::CondCode CC = (X86::CondCode)N->getConstantOperandVal(2);
11800   SDValue Cond = N->getOperand(3);
11801   if (CC == X86::COND_E || CC == X86::COND_NE) {
11802     switch (Cond.getOpcode()) {
11803     default: break;
11804     case X86ISD::BSR:
11805     case X86ISD::BSF:
11806       // If operand of BSR / BSF are proven never zero, then ZF cannot be set.
11807       if (DAG.isKnownNeverZero(Cond.getOperand(0)))
11808         return (CC == X86::COND_E) ? FalseOp : TrueOp;
11809     }
11810   }
11811
11812   // If this is a select between two integer constants, try to do some
11813   // optimizations.  Note that the operands are ordered the opposite of SELECT
11814   // operands.
11815   if (ConstantSDNode *TrueC = dyn_cast<ConstantSDNode>(TrueOp)) {
11816     if (ConstantSDNode *FalseC = dyn_cast<ConstantSDNode>(FalseOp)) {
11817       // Canonicalize the TrueC/FalseC values so that TrueC (the true value) is
11818       // larger than FalseC (the false value).
11819       if (TrueC->getAPIntValue().ult(FalseC->getAPIntValue())) {
11820         CC = X86::GetOppositeBranchCondition(CC);
11821         std::swap(TrueC, FalseC);
11822       }
11823
11824       // Optimize C ? 8 : 0 -> zext(setcc(C)) << 3.  Likewise for any pow2/0.
11825       // This is efficient for any integer data type (including i8/i16) and
11826       // shift amount.
11827       if (FalseC->getAPIntValue() == 0 && TrueC->getAPIntValue().isPowerOf2()) {
11828         Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
11829                            DAG.getConstant(CC, MVT::i8), Cond);
11830
11831         // Zero extend the condition if needed.
11832         Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, TrueC->getValueType(0), Cond);
11833
11834         unsigned ShAmt = TrueC->getAPIntValue().logBase2();
11835         Cond = DAG.getNode(ISD::SHL, DL, Cond.getValueType(), Cond,
11836                            DAG.getConstant(ShAmt, MVT::i8));
11837         if (N->getNumValues() == 2)  // Dead flag value?
11838           return DCI.CombineTo(N, Cond, SDValue());
11839         return Cond;
11840       }
11841
11842       // Optimize Cond ? cst+1 : cst -> zext(setcc(C)+cst.  This is efficient
11843       // for any integer data type, including i8/i16.
11844       if (FalseC->getAPIntValue()+1 == TrueC->getAPIntValue()) {
11845         Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
11846                            DAG.getConstant(CC, MVT::i8), Cond);
11847
11848         // Zero extend the condition if needed.
11849         Cond = DAG.getNode(ISD::ZERO_EXTEND, DL,
11850                            FalseC->getValueType(0), Cond);
11851         Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
11852                            SDValue(FalseC, 0));
11853
11854         if (N->getNumValues() == 2)  // Dead flag value?
11855           return DCI.CombineTo(N, Cond, SDValue());
11856         return Cond;
11857       }
11858
11859       // Optimize cases that will turn into an LEA instruction.  This requires
11860       // an i32 or i64 and an efficient multiplier (1, 2, 3, 4, 5, 8, 9).
11861       if (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i64) {
11862         uint64_t Diff = TrueC->getZExtValue()-FalseC->getZExtValue();
11863         if (N->getValueType(0) == MVT::i32) Diff = (unsigned)Diff;
11864
11865         bool isFastMultiplier = false;
11866         if (Diff < 10) {
11867           switch ((unsigned char)Diff) {
11868           default: break;
11869           case 1:  // result = add base, cond
11870           case 2:  // result = lea base(    , cond*2)
11871           case 3:  // result = lea base(cond, cond*2)
11872           case 4:  // result = lea base(    , cond*4)
11873           case 5:  // result = lea base(cond, cond*4)
11874           case 8:  // result = lea base(    , cond*8)
11875           case 9:  // result = lea base(cond, cond*8)
11876             isFastMultiplier = true;
11877             break;
11878           }
11879         }
11880
11881         if (isFastMultiplier) {
11882           APInt Diff = TrueC->getAPIntValue()-FalseC->getAPIntValue();
11883           Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
11884                              DAG.getConstant(CC, MVT::i8), Cond);
11885           // Zero extend the condition if needed.
11886           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, FalseC->getValueType(0),
11887                              Cond);
11888           // Scale the condition by the difference.
11889           if (Diff != 1)
11890             Cond = DAG.getNode(ISD::MUL, DL, Cond.getValueType(), Cond,
11891                                DAG.getConstant(Diff, Cond.getValueType()));
11892
11893           // Add the base if non-zero.
11894           if (FalseC->getAPIntValue() != 0)
11895             Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
11896                                SDValue(FalseC, 0));
11897           if (N->getNumValues() == 2)  // Dead flag value?
11898             return DCI.CombineTo(N, Cond, SDValue());
11899           return Cond;
11900         }
11901       }
11902     }
11903   }
11904   return SDValue();
11905 }
11906
11907
11908 /// PerformMulCombine - Optimize a single multiply with constant into two
11909 /// in order to implement it with two cheaper instructions, e.g.
11910 /// LEA + SHL, LEA + LEA.
11911 static SDValue PerformMulCombine(SDNode *N, SelectionDAG &DAG,
11912                                  TargetLowering::DAGCombinerInfo &DCI) {
11913   if (DCI.isBeforeLegalize() || DCI.isCalledByLegalizer())
11914     return SDValue();
11915
11916   EVT VT = N->getValueType(0);
11917   if (VT != MVT::i64)
11918     return SDValue();
11919
11920   ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(1));
11921   if (!C)
11922     return SDValue();
11923   uint64_t MulAmt = C->getZExtValue();
11924   if (isPowerOf2_64(MulAmt) || MulAmt == 3 || MulAmt == 5 || MulAmt == 9)
11925     return SDValue();
11926
11927   uint64_t MulAmt1 = 0;
11928   uint64_t MulAmt2 = 0;
11929   if ((MulAmt % 9) == 0) {
11930     MulAmt1 = 9;
11931     MulAmt2 = MulAmt / 9;
11932   } else if ((MulAmt % 5) == 0) {
11933     MulAmt1 = 5;
11934     MulAmt2 = MulAmt / 5;
11935   } else if ((MulAmt % 3) == 0) {
11936     MulAmt1 = 3;
11937     MulAmt2 = MulAmt / 3;
11938   }
11939   if (MulAmt2 &&
11940       (isPowerOf2_64(MulAmt2) || MulAmt2 == 3 || MulAmt2 == 5 || MulAmt2 == 9)){
11941     DebugLoc DL = N->getDebugLoc();
11942
11943     if (isPowerOf2_64(MulAmt2) &&
11944         !(N->hasOneUse() && N->use_begin()->getOpcode() == ISD::ADD))
11945       // If second multiplifer is pow2, issue it first. We want the multiply by
11946       // 3, 5, or 9 to be folded into the addressing mode unless the lone use
11947       // is an add.
11948       std::swap(MulAmt1, MulAmt2);
11949
11950     SDValue NewMul;
11951     if (isPowerOf2_64(MulAmt1))
11952       NewMul = DAG.getNode(ISD::SHL, DL, VT, N->getOperand(0),
11953                            DAG.getConstant(Log2_64(MulAmt1), MVT::i8));
11954     else
11955       NewMul = DAG.getNode(X86ISD::MUL_IMM, DL, VT, N->getOperand(0),
11956                            DAG.getConstant(MulAmt1, VT));
11957
11958     if (isPowerOf2_64(MulAmt2))
11959       NewMul = DAG.getNode(ISD::SHL, DL, VT, NewMul,
11960                            DAG.getConstant(Log2_64(MulAmt2), MVT::i8));
11961     else
11962       NewMul = DAG.getNode(X86ISD::MUL_IMM, DL, VT, NewMul,
11963                            DAG.getConstant(MulAmt2, VT));
11964
11965     // Do not add new nodes to DAG combiner worklist.
11966     DCI.CombineTo(N, NewMul, false);
11967   }
11968   return SDValue();
11969 }
11970
11971 static SDValue PerformSHLCombine(SDNode *N, SelectionDAG &DAG) {
11972   SDValue N0 = N->getOperand(0);
11973   SDValue N1 = N->getOperand(1);
11974   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
11975   EVT VT = N0.getValueType();
11976
11977   // fold (shl (and (setcc_c), c1), c2) -> (and setcc_c, (c1 << c2))
11978   // since the result of setcc_c is all zero's or all ones.
11979   if (N1C && N0.getOpcode() == ISD::AND &&
11980       N0.getOperand(1).getOpcode() == ISD::Constant) {
11981     SDValue N00 = N0.getOperand(0);
11982     if (N00.getOpcode() == X86ISD::SETCC_CARRY ||
11983         ((N00.getOpcode() == ISD::ANY_EXTEND ||
11984           N00.getOpcode() == ISD::ZERO_EXTEND) &&
11985          N00.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY)) {
11986       APInt Mask = cast<ConstantSDNode>(N0.getOperand(1))->getAPIntValue();
11987       APInt ShAmt = N1C->getAPIntValue();
11988       Mask = Mask.shl(ShAmt);
11989       if (Mask != 0)
11990         return DAG.getNode(ISD::AND, N->getDebugLoc(), VT,
11991                            N00, DAG.getConstant(Mask, VT));
11992     }
11993   }
11994
11995   return SDValue();
11996 }
11997
11998 /// PerformShiftCombine - Transforms vector shift nodes to use vector shifts
11999 ///                       when possible.
12000 static SDValue PerformShiftCombine(SDNode* N, SelectionDAG &DAG,
12001                                    const X86Subtarget *Subtarget) {
12002   EVT VT = N->getValueType(0);
12003   if (!VT.isVector() && VT.isInteger() &&
12004       N->getOpcode() == ISD::SHL)
12005     return PerformSHLCombine(N, DAG);
12006
12007   // On X86 with SSE2 support, we can transform this to a vector shift if
12008   // all elements are shifted by the same amount.  We can't do this in legalize
12009   // because the a constant vector is typically transformed to a constant pool
12010   // so we have no knowledge of the shift amount.
12011   if (!Subtarget->hasSSE2())
12012     return SDValue();
12013
12014   if (VT != MVT::v2i64 && VT != MVT::v4i32 && VT != MVT::v8i16)
12015     return SDValue();
12016
12017   SDValue ShAmtOp = N->getOperand(1);
12018   EVT EltVT = VT.getVectorElementType();
12019   DebugLoc DL = N->getDebugLoc();
12020   SDValue BaseShAmt = SDValue();
12021   if (ShAmtOp.getOpcode() == ISD::BUILD_VECTOR) {
12022     unsigned NumElts = VT.getVectorNumElements();
12023     unsigned i = 0;
12024     for (; i != NumElts; ++i) {
12025       SDValue Arg = ShAmtOp.getOperand(i);
12026       if (Arg.getOpcode() == ISD::UNDEF) continue;
12027       BaseShAmt = Arg;
12028       break;
12029     }
12030     for (; i != NumElts; ++i) {
12031       SDValue Arg = ShAmtOp.getOperand(i);
12032       if (Arg.getOpcode() == ISD::UNDEF) continue;
12033       if (Arg != BaseShAmt) {
12034         return SDValue();
12035       }
12036     }
12037   } else if (ShAmtOp.getOpcode() == ISD::VECTOR_SHUFFLE &&
12038              cast<ShuffleVectorSDNode>(ShAmtOp)->isSplat()) {
12039     SDValue InVec = ShAmtOp.getOperand(0);
12040     if (InVec.getOpcode() == ISD::BUILD_VECTOR) {
12041       unsigned NumElts = InVec.getValueType().getVectorNumElements();
12042       unsigned i = 0;
12043       for (; i != NumElts; ++i) {
12044         SDValue Arg = InVec.getOperand(i);
12045         if (Arg.getOpcode() == ISD::UNDEF) continue;
12046         BaseShAmt = Arg;
12047         break;
12048       }
12049     } else if (InVec.getOpcode() == ISD::INSERT_VECTOR_ELT) {
12050        if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(InVec.getOperand(2))) {
12051          unsigned SplatIdx= cast<ShuffleVectorSDNode>(ShAmtOp)->getSplatIndex();
12052          if (C->getZExtValue() == SplatIdx)
12053            BaseShAmt = InVec.getOperand(1);
12054        }
12055     }
12056     if (BaseShAmt.getNode() == 0)
12057       BaseShAmt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, EltVT, ShAmtOp,
12058                               DAG.getIntPtrConstant(0));
12059   } else
12060     return SDValue();
12061
12062   // The shift amount is an i32.
12063   if (EltVT.bitsGT(MVT::i32))
12064     BaseShAmt = DAG.getNode(ISD::TRUNCATE, DL, MVT::i32, BaseShAmt);
12065   else if (EltVT.bitsLT(MVT::i32))
12066     BaseShAmt = DAG.getNode(ISD::ZERO_EXTEND, DL, MVT::i32, BaseShAmt);
12067
12068   // The shift amount is identical so we can do a vector shift.
12069   SDValue  ValOp = N->getOperand(0);
12070   switch (N->getOpcode()) {
12071   default:
12072     llvm_unreachable("Unknown shift opcode!");
12073     break;
12074   case ISD::SHL:
12075     if (VT == MVT::v2i64)
12076       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
12077                          DAG.getConstant(Intrinsic::x86_sse2_pslli_q, MVT::i32),
12078                          ValOp, BaseShAmt);
12079     if (VT == MVT::v4i32)
12080       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
12081                          DAG.getConstant(Intrinsic::x86_sse2_pslli_d, MVT::i32),
12082                          ValOp, BaseShAmt);
12083     if (VT == MVT::v8i16)
12084       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
12085                          DAG.getConstant(Intrinsic::x86_sse2_pslli_w, MVT::i32),
12086                          ValOp, BaseShAmt);
12087     break;
12088   case ISD::SRA:
12089     if (VT == MVT::v4i32)
12090       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
12091                          DAG.getConstant(Intrinsic::x86_sse2_psrai_d, MVT::i32),
12092                          ValOp, BaseShAmt);
12093     if (VT == MVT::v8i16)
12094       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
12095                          DAG.getConstant(Intrinsic::x86_sse2_psrai_w, MVT::i32),
12096                          ValOp, BaseShAmt);
12097     break;
12098   case ISD::SRL:
12099     if (VT == MVT::v2i64)
12100       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
12101                          DAG.getConstant(Intrinsic::x86_sse2_psrli_q, MVT::i32),
12102                          ValOp, BaseShAmt);
12103     if (VT == MVT::v4i32)
12104       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
12105                          DAG.getConstant(Intrinsic::x86_sse2_psrli_d, MVT::i32),
12106                          ValOp, BaseShAmt);
12107     if (VT ==  MVT::v8i16)
12108       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
12109                          DAG.getConstant(Intrinsic::x86_sse2_psrli_w, MVT::i32),
12110                          ValOp, BaseShAmt);
12111     break;
12112   }
12113   return SDValue();
12114 }
12115
12116
12117 // CMPEQCombine - Recognize the distinctive  (AND (setcc ...) (setcc ..))
12118 // where both setccs reference the same FP CMP, and rewrite for CMPEQSS
12119 // and friends.  Likewise for OR -> CMPNEQSS.
12120 static SDValue CMPEQCombine(SDNode *N, SelectionDAG &DAG,
12121                             TargetLowering::DAGCombinerInfo &DCI,
12122                             const X86Subtarget *Subtarget) {
12123   unsigned opcode;
12124
12125   // SSE1 supports CMP{eq|ne}SS, and SSE2 added CMP{eq|ne}SD, but
12126   // we're requiring SSE2 for both.
12127   if (Subtarget->hasSSE2() && isAndOrOfSetCCs(SDValue(N, 0U), opcode)) {
12128     SDValue N0 = N->getOperand(0);
12129     SDValue N1 = N->getOperand(1);
12130     SDValue CMP0 = N0->getOperand(1);
12131     SDValue CMP1 = N1->getOperand(1);
12132     DebugLoc DL = N->getDebugLoc();
12133
12134     // The SETCCs should both refer to the same CMP.
12135     if (CMP0.getOpcode() != X86ISD::CMP || CMP0 != CMP1)
12136       return SDValue();
12137
12138     SDValue CMP00 = CMP0->getOperand(0);
12139     SDValue CMP01 = CMP0->getOperand(1);
12140     EVT     VT    = CMP00.getValueType();
12141
12142     if (VT == MVT::f32 || VT == MVT::f64) {
12143       bool ExpectingFlags = false;
12144       // Check for any users that want flags:
12145       for (SDNode::use_iterator UI = N->use_begin(),
12146              UE = N->use_end();
12147            !ExpectingFlags && UI != UE; ++UI)
12148         switch (UI->getOpcode()) {
12149         default:
12150         case ISD::BR_CC:
12151         case ISD::BRCOND:
12152         case ISD::SELECT:
12153           ExpectingFlags = true;
12154           break;
12155         case ISD::CopyToReg:
12156         case ISD::SIGN_EXTEND:
12157         case ISD::ZERO_EXTEND:
12158         case ISD::ANY_EXTEND:
12159           break;
12160         }
12161
12162       if (!ExpectingFlags) {
12163         enum X86::CondCode cc0 = (enum X86::CondCode)N0.getConstantOperandVal(0);
12164         enum X86::CondCode cc1 = (enum X86::CondCode)N1.getConstantOperandVal(0);
12165
12166         if (cc1 == X86::COND_E || cc1 == X86::COND_NE) {
12167           X86::CondCode tmp = cc0;
12168           cc0 = cc1;
12169           cc1 = tmp;
12170         }
12171
12172         if ((cc0 == X86::COND_E  && cc1 == X86::COND_NP) ||
12173             (cc0 == X86::COND_NE && cc1 == X86::COND_P)) {
12174           bool is64BitFP = (CMP00.getValueType() == MVT::f64);
12175           X86ISD::NodeType NTOperator = is64BitFP ?
12176             X86ISD::FSETCCsd : X86ISD::FSETCCss;
12177           // FIXME: need symbolic constants for these magic numbers.
12178           // See X86ATTInstPrinter.cpp:printSSECC().
12179           unsigned x86cc = (cc0 == X86::COND_E) ? 0 : 4;
12180           SDValue OnesOrZeroesF = DAG.getNode(NTOperator, DL, MVT::f32, CMP00, CMP01,
12181                                               DAG.getConstant(x86cc, MVT::i8));
12182           SDValue OnesOrZeroesI = DAG.getNode(ISD::BITCAST, DL, MVT::i32,
12183                                               OnesOrZeroesF);
12184           SDValue ANDed = DAG.getNode(ISD::AND, DL, MVT::i32, OnesOrZeroesI,
12185                                       DAG.getConstant(1, MVT::i32));
12186           SDValue OneBitOfTruth = DAG.getNode(ISD::TRUNCATE, DL, MVT::i8, ANDed);
12187           return OneBitOfTruth;
12188         }
12189       }
12190     }
12191   }
12192   return SDValue();
12193 }
12194
12195 /// CanFoldXORWithAllOnes - Test whether the XOR operand is a AllOnes vector
12196 /// so it can be folded inside ANDNP.
12197 static bool CanFoldXORWithAllOnes(const SDNode *N) {
12198   EVT VT = N->getValueType(0);
12199
12200   // Match direct AllOnes for 128 and 256-bit vectors
12201   if (ISD::isBuildVectorAllOnes(N))
12202     return true;
12203
12204   // Look through a bit convert.
12205   if (N->getOpcode() == ISD::BITCAST)
12206     N = N->getOperand(0).getNode();
12207
12208   // Sometimes the operand may come from a insert_subvector building a 256-bit
12209   // allones vector
12210   SDValue V1 = N->getOperand(0);
12211   SDValue V2 = N->getOperand(1);
12212
12213   if (VT.getSizeInBits() == 256 &&
12214       N->getOpcode() == ISD::INSERT_SUBVECTOR &&
12215       V1.getOpcode() == ISD::INSERT_SUBVECTOR &&
12216       V1.getOperand(0).getOpcode() == ISD::UNDEF &&
12217       ISD::isBuildVectorAllOnes(V1.getOperand(1).getNode()) &&
12218       ISD::isBuildVectorAllOnes(V2.getNode()))
12219     return true;
12220
12221   return false;
12222 }
12223
12224 static SDValue PerformAndCombine(SDNode *N, SelectionDAG &DAG,
12225                                  TargetLowering::DAGCombinerInfo &DCI,
12226                                  const X86Subtarget *Subtarget) {
12227   if (DCI.isBeforeLegalizeOps())
12228     return SDValue();
12229
12230   SDValue R = CMPEQCombine(N, DAG, DCI, Subtarget);
12231   if (R.getNode())
12232     return R;
12233
12234   // Want to form ANDNP nodes:
12235   // 1) In the hopes of then easily combining them with OR and AND nodes
12236   //    to form PBLEND/PSIGN.
12237   // 2) To match ANDN packed intrinsics
12238   EVT VT = N->getValueType(0);
12239   if (VT != MVT::v2i64 && VT != MVT::v4i64)
12240     return SDValue();
12241
12242   SDValue N0 = N->getOperand(0);
12243   SDValue N1 = N->getOperand(1);
12244   DebugLoc DL = N->getDebugLoc();
12245
12246   // Check LHS for vnot
12247   if (N0.getOpcode() == ISD::XOR &&
12248       //ISD::isBuildVectorAllOnes(N0.getOperand(1).getNode()))
12249       CanFoldXORWithAllOnes(N0.getOperand(1).getNode()))
12250     return DAG.getNode(X86ISD::ANDNP, DL, VT, N0.getOperand(0), N1);
12251
12252   // Check RHS for vnot
12253   if (N1.getOpcode() == ISD::XOR &&
12254       //ISD::isBuildVectorAllOnes(N1.getOperand(1).getNode()))
12255       CanFoldXORWithAllOnes(N1.getOperand(1).getNode()))
12256     return DAG.getNode(X86ISD::ANDNP, DL, VT, N1.getOperand(0), N0);
12257
12258   return SDValue();
12259 }
12260
12261 static SDValue PerformOrCombine(SDNode *N, SelectionDAG &DAG,
12262                                 TargetLowering::DAGCombinerInfo &DCI,
12263                                 const X86Subtarget *Subtarget) {
12264   if (DCI.isBeforeLegalizeOps())
12265     return SDValue();
12266
12267   SDValue R = CMPEQCombine(N, DAG, DCI, Subtarget);
12268   if (R.getNode())
12269     return R;
12270
12271   EVT VT = N->getValueType(0);
12272   if (VT != MVT::i16 && VT != MVT::i32 && VT != MVT::i64 && VT != MVT::v2i64)
12273     return SDValue();
12274
12275   SDValue N0 = N->getOperand(0);
12276   SDValue N1 = N->getOperand(1);
12277
12278   // look for psign/blend
12279   if (Subtarget->hasSSSE3()) {
12280     if (VT == MVT::v2i64) {
12281       // Canonicalize pandn to RHS
12282       if (N0.getOpcode() == X86ISD::ANDNP)
12283         std::swap(N0, N1);
12284       // or (and (m, x), (pandn m, y))
12285       if (N0.getOpcode() == ISD::AND && N1.getOpcode() == X86ISD::ANDNP) {
12286         SDValue Mask = N1.getOperand(0);
12287         SDValue X    = N1.getOperand(1);
12288         SDValue Y;
12289         if (N0.getOperand(0) == Mask)
12290           Y = N0.getOperand(1);
12291         if (N0.getOperand(1) == Mask)
12292           Y = N0.getOperand(0);
12293
12294         // Check to see if the mask appeared in both the AND and ANDNP and
12295         if (!Y.getNode())
12296           return SDValue();
12297
12298         // Validate that X, Y, and Mask are BIT_CONVERTS, and see through them.
12299         if (Mask.getOpcode() != ISD::BITCAST ||
12300             X.getOpcode() != ISD::BITCAST ||
12301             Y.getOpcode() != ISD::BITCAST)
12302           return SDValue();
12303
12304         // Look through mask bitcast.
12305         Mask = Mask.getOperand(0);
12306         EVT MaskVT = Mask.getValueType();
12307
12308         // Validate that the Mask operand is a vector sra node.  The sra node
12309         // will be an intrinsic.
12310         if (Mask.getOpcode() != ISD::INTRINSIC_WO_CHAIN)
12311           return SDValue();
12312
12313         // FIXME: what to do for bytes, since there is a psignb/pblendvb, but
12314         // there is no psrai.b
12315         switch (cast<ConstantSDNode>(Mask.getOperand(0))->getZExtValue()) {
12316         case Intrinsic::x86_sse2_psrai_w:
12317         case Intrinsic::x86_sse2_psrai_d:
12318           break;
12319         default: return SDValue();
12320         }
12321
12322         // Check that the SRA is all signbits.
12323         SDValue SraC = Mask.getOperand(2);
12324         unsigned SraAmt  = cast<ConstantSDNode>(SraC)->getZExtValue();
12325         unsigned EltBits = MaskVT.getVectorElementType().getSizeInBits();
12326         if ((SraAmt + 1) != EltBits)
12327           return SDValue();
12328
12329         DebugLoc DL = N->getDebugLoc();
12330
12331         // Now we know we at least have a plendvb with the mask val.  See if
12332         // we can form a psignb/w/d.
12333         // psign = x.type == y.type == mask.type && y = sub(0, x);
12334         X = X.getOperand(0);
12335         Y = Y.getOperand(0);
12336         if (Y.getOpcode() == ISD::SUB && Y.getOperand(1) == X &&
12337             ISD::isBuildVectorAllZeros(Y.getOperand(0).getNode()) &&
12338             X.getValueType() == MaskVT && X.getValueType() == Y.getValueType()){
12339           unsigned Opc = 0;
12340           switch (EltBits) {
12341           case 8: Opc = X86ISD::PSIGNB; break;
12342           case 16: Opc = X86ISD::PSIGNW; break;
12343           case 32: Opc = X86ISD::PSIGND; break;
12344           default: break;
12345           }
12346           if (Opc) {
12347             SDValue Sign = DAG.getNode(Opc, DL, MaskVT, X, Mask.getOperand(1));
12348             return DAG.getNode(ISD::BITCAST, DL, MVT::v2i64, Sign);
12349           }
12350         }
12351         // PBLENDVB only available on SSE 4.1
12352         if (!Subtarget->hasSSE41())
12353           return SDValue();
12354
12355         X = DAG.getNode(ISD::BITCAST, DL, MVT::v16i8, X);
12356         Y = DAG.getNode(ISD::BITCAST, DL, MVT::v16i8, Y);
12357         Mask = DAG.getNode(ISD::BITCAST, DL, MVT::v16i8, Mask);
12358         Mask = DAG.getNode(X86ISD::PBLENDVB, DL, MVT::v16i8, X, Y, Mask);
12359         return DAG.getNode(ISD::BITCAST, DL, MVT::v2i64, Mask);
12360       }
12361     }
12362   }
12363
12364   // fold (or (x << c) | (y >> (64 - c))) ==> (shld64 x, y, c)
12365   if (N0.getOpcode() == ISD::SRL && N1.getOpcode() == ISD::SHL)
12366     std::swap(N0, N1);
12367   if (N0.getOpcode() != ISD::SHL || N1.getOpcode() != ISD::SRL)
12368     return SDValue();
12369   if (!N0.hasOneUse() || !N1.hasOneUse())
12370     return SDValue();
12371
12372   SDValue ShAmt0 = N0.getOperand(1);
12373   if (ShAmt0.getValueType() != MVT::i8)
12374     return SDValue();
12375   SDValue ShAmt1 = N1.getOperand(1);
12376   if (ShAmt1.getValueType() != MVT::i8)
12377     return SDValue();
12378   if (ShAmt0.getOpcode() == ISD::TRUNCATE)
12379     ShAmt0 = ShAmt0.getOperand(0);
12380   if (ShAmt1.getOpcode() == ISD::TRUNCATE)
12381     ShAmt1 = ShAmt1.getOperand(0);
12382
12383   DebugLoc DL = N->getDebugLoc();
12384   unsigned Opc = X86ISD::SHLD;
12385   SDValue Op0 = N0.getOperand(0);
12386   SDValue Op1 = N1.getOperand(0);
12387   if (ShAmt0.getOpcode() == ISD::SUB) {
12388     Opc = X86ISD::SHRD;
12389     std::swap(Op0, Op1);
12390     std::swap(ShAmt0, ShAmt1);
12391   }
12392
12393   unsigned Bits = VT.getSizeInBits();
12394   if (ShAmt1.getOpcode() == ISD::SUB) {
12395     SDValue Sum = ShAmt1.getOperand(0);
12396     if (ConstantSDNode *SumC = dyn_cast<ConstantSDNode>(Sum)) {
12397       SDValue ShAmt1Op1 = ShAmt1.getOperand(1);
12398       if (ShAmt1Op1.getNode()->getOpcode() == ISD::TRUNCATE)
12399         ShAmt1Op1 = ShAmt1Op1.getOperand(0);
12400       if (SumC->getSExtValue() == Bits && ShAmt1Op1 == ShAmt0)
12401         return DAG.getNode(Opc, DL, VT,
12402                            Op0, Op1,
12403                            DAG.getNode(ISD::TRUNCATE, DL,
12404                                        MVT::i8, ShAmt0));
12405     }
12406   } else if (ConstantSDNode *ShAmt1C = dyn_cast<ConstantSDNode>(ShAmt1)) {
12407     ConstantSDNode *ShAmt0C = dyn_cast<ConstantSDNode>(ShAmt0);
12408     if (ShAmt0C &&
12409         ShAmt0C->getSExtValue() + ShAmt1C->getSExtValue() == Bits)
12410       return DAG.getNode(Opc, DL, VT,
12411                          N0.getOperand(0), N1.getOperand(0),
12412                          DAG.getNode(ISD::TRUNCATE, DL,
12413                                        MVT::i8, ShAmt0));
12414   }
12415
12416   return SDValue();
12417 }
12418
12419 /// PerformSTORECombine - Do target-specific dag combines on STORE nodes.
12420 static SDValue PerformSTORECombine(SDNode *N, SelectionDAG &DAG,
12421                                    const X86Subtarget *Subtarget) {
12422   // Turn load->store of MMX types into GPR load/stores.  This avoids clobbering
12423   // the FP state in cases where an emms may be missing.
12424   // A preferable solution to the general problem is to figure out the right
12425   // places to insert EMMS.  This qualifies as a quick hack.
12426
12427   // Similarly, turn load->store of i64 into double load/stores in 32-bit mode.
12428   StoreSDNode *St = cast<StoreSDNode>(N);
12429   EVT VT = St->getValue().getValueType();
12430   if (VT.getSizeInBits() != 64)
12431     return SDValue();
12432
12433   const Function *F = DAG.getMachineFunction().getFunction();
12434   bool NoImplicitFloatOps = F->hasFnAttr(Attribute::NoImplicitFloat);
12435   bool F64IsLegal = !UseSoftFloat && !NoImplicitFloatOps
12436     && Subtarget->hasSSE2();
12437   if ((VT.isVector() ||
12438        (VT == MVT::i64 && F64IsLegal && !Subtarget->is64Bit())) &&
12439       isa<LoadSDNode>(St->getValue()) &&
12440       !cast<LoadSDNode>(St->getValue())->isVolatile() &&
12441       St->getChain().hasOneUse() && !St->isVolatile()) {
12442     SDNode* LdVal = St->getValue().getNode();
12443     LoadSDNode *Ld = 0;
12444     int TokenFactorIndex = -1;
12445     SmallVector<SDValue, 8> Ops;
12446     SDNode* ChainVal = St->getChain().getNode();
12447     // Must be a store of a load.  We currently handle two cases:  the load
12448     // is a direct child, and it's under an intervening TokenFactor.  It is
12449     // possible to dig deeper under nested TokenFactors.
12450     if (ChainVal == LdVal)
12451       Ld = cast<LoadSDNode>(St->getChain());
12452     else if (St->getValue().hasOneUse() &&
12453              ChainVal->getOpcode() == ISD::TokenFactor) {
12454       for (unsigned i=0, e = ChainVal->getNumOperands(); i != e; ++i) {
12455         if (ChainVal->getOperand(i).getNode() == LdVal) {
12456           TokenFactorIndex = i;
12457           Ld = cast<LoadSDNode>(St->getValue());
12458         } else
12459           Ops.push_back(ChainVal->getOperand(i));
12460       }
12461     }
12462
12463     if (!Ld || !ISD::isNormalLoad(Ld))
12464       return SDValue();
12465
12466     // If this is not the MMX case, i.e. we are just turning i64 load/store
12467     // into f64 load/store, avoid the transformation if there are multiple
12468     // uses of the loaded value.
12469     if (!VT.isVector() && !Ld->hasNUsesOfValue(1, 0))
12470       return SDValue();
12471
12472     DebugLoc LdDL = Ld->getDebugLoc();
12473     DebugLoc StDL = N->getDebugLoc();
12474     // If we are a 64-bit capable x86, lower to a single movq load/store pair.
12475     // Otherwise, if it's legal to use f64 SSE instructions, use f64 load/store
12476     // pair instead.
12477     if (Subtarget->is64Bit() || F64IsLegal) {
12478       EVT LdVT = Subtarget->is64Bit() ? MVT::i64 : MVT::f64;
12479       SDValue NewLd = DAG.getLoad(LdVT, LdDL, Ld->getChain(), Ld->getBasePtr(),
12480                                   Ld->getPointerInfo(), Ld->isVolatile(),
12481                                   Ld->isNonTemporal(), Ld->getAlignment());
12482       SDValue NewChain = NewLd.getValue(1);
12483       if (TokenFactorIndex != -1) {
12484         Ops.push_back(NewChain);
12485         NewChain = DAG.getNode(ISD::TokenFactor, LdDL, MVT::Other, &Ops[0],
12486                                Ops.size());
12487       }
12488       return DAG.getStore(NewChain, StDL, NewLd, St->getBasePtr(),
12489                           St->getPointerInfo(),
12490                           St->isVolatile(), St->isNonTemporal(),
12491                           St->getAlignment());
12492     }
12493
12494     // Otherwise, lower to two pairs of 32-bit loads / stores.
12495     SDValue LoAddr = Ld->getBasePtr();
12496     SDValue HiAddr = DAG.getNode(ISD::ADD, LdDL, MVT::i32, LoAddr,
12497                                  DAG.getConstant(4, MVT::i32));
12498
12499     SDValue LoLd = DAG.getLoad(MVT::i32, LdDL, Ld->getChain(), LoAddr,
12500                                Ld->getPointerInfo(),
12501                                Ld->isVolatile(), Ld->isNonTemporal(),
12502                                Ld->getAlignment());
12503     SDValue HiLd = DAG.getLoad(MVT::i32, LdDL, Ld->getChain(), HiAddr,
12504                                Ld->getPointerInfo().getWithOffset(4),
12505                                Ld->isVolatile(), Ld->isNonTemporal(),
12506                                MinAlign(Ld->getAlignment(), 4));
12507
12508     SDValue NewChain = LoLd.getValue(1);
12509     if (TokenFactorIndex != -1) {
12510       Ops.push_back(LoLd);
12511       Ops.push_back(HiLd);
12512       NewChain = DAG.getNode(ISD::TokenFactor, LdDL, MVT::Other, &Ops[0],
12513                              Ops.size());
12514     }
12515
12516     LoAddr = St->getBasePtr();
12517     HiAddr = DAG.getNode(ISD::ADD, StDL, MVT::i32, LoAddr,
12518                          DAG.getConstant(4, MVT::i32));
12519
12520     SDValue LoSt = DAG.getStore(NewChain, StDL, LoLd, LoAddr,
12521                                 St->getPointerInfo(),
12522                                 St->isVolatile(), St->isNonTemporal(),
12523                                 St->getAlignment());
12524     SDValue HiSt = DAG.getStore(NewChain, StDL, HiLd, HiAddr,
12525                                 St->getPointerInfo().getWithOffset(4),
12526                                 St->isVolatile(),
12527                                 St->isNonTemporal(),
12528                                 MinAlign(St->getAlignment(), 4));
12529     return DAG.getNode(ISD::TokenFactor, StDL, MVT::Other, LoSt, HiSt);
12530   }
12531   return SDValue();
12532 }
12533
12534 /// PerformFORCombine - Do target-specific dag combines on X86ISD::FOR and
12535 /// X86ISD::FXOR nodes.
12536 static SDValue PerformFORCombine(SDNode *N, SelectionDAG &DAG) {
12537   assert(N->getOpcode() == X86ISD::FOR || N->getOpcode() == X86ISD::FXOR);
12538   // F[X]OR(0.0, x) -> x
12539   // F[X]OR(x, 0.0) -> x
12540   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
12541     if (C->getValueAPF().isPosZero())
12542       return N->getOperand(1);
12543   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
12544     if (C->getValueAPF().isPosZero())
12545       return N->getOperand(0);
12546   return SDValue();
12547 }
12548
12549 /// PerformFANDCombine - Do target-specific dag combines on X86ISD::FAND nodes.
12550 static SDValue PerformFANDCombine(SDNode *N, SelectionDAG &DAG) {
12551   // FAND(0.0, x) -> 0.0
12552   // FAND(x, 0.0) -> 0.0
12553   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
12554     if (C->getValueAPF().isPosZero())
12555       return N->getOperand(0);
12556   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
12557     if (C->getValueAPF().isPosZero())
12558       return N->getOperand(1);
12559   return SDValue();
12560 }
12561
12562 static SDValue PerformBTCombine(SDNode *N,
12563                                 SelectionDAG &DAG,
12564                                 TargetLowering::DAGCombinerInfo &DCI) {
12565   // BT ignores high bits in the bit index operand.
12566   SDValue Op1 = N->getOperand(1);
12567   if (Op1.hasOneUse()) {
12568     unsigned BitWidth = Op1.getValueSizeInBits();
12569     APInt DemandedMask = APInt::getLowBitsSet(BitWidth, Log2_32(BitWidth));
12570     APInt KnownZero, KnownOne;
12571     TargetLowering::TargetLoweringOpt TLO(DAG, !DCI.isBeforeLegalize(),
12572                                           !DCI.isBeforeLegalizeOps());
12573     const TargetLowering &TLI = DAG.getTargetLoweringInfo();
12574     if (TLO.ShrinkDemandedConstant(Op1, DemandedMask) ||
12575         TLI.SimplifyDemandedBits(Op1, DemandedMask, KnownZero, KnownOne, TLO))
12576       DCI.CommitTargetLoweringOpt(TLO);
12577   }
12578   return SDValue();
12579 }
12580
12581 static SDValue PerformVZEXT_MOVLCombine(SDNode *N, SelectionDAG &DAG) {
12582   SDValue Op = N->getOperand(0);
12583   if (Op.getOpcode() == ISD::BITCAST)
12584     Op = Op.getOperand(0);
12585   EVT VT = N->getValueType(0), OpVT = Op.getValueType();
12586   if (Op.getOpcode() == X86ISD::VZEXT_LOAD &&
12587       VT.getVectorElementType().getSizeInBits() ==
12588       OpVT.getVectorElementType().getSizeInBits()) {
12589     return DAG.getNode(ISD::BITCAST, N->getDebugLoc(), VT, Op);
12590   }
12591   return SDValue();
12592 }
12593
12594 static SDValue PerformZExtCombine(SDNode *N, SelectionDAG &DAG) {
12595   // (i32 zext (and (i8  x86isd::setcc_carry), 1)) ->
12596   //           (and (i32 x86isd::setcc_carry), 1)
12597   // This eliminates the zext. This transformation is necessary because
12598   // ISD::SETCC is always legalized to i8.
12599   DebugLoc dl = N->getDebugLoc();
12600   SDValue N0 = N->getOperand(0);
12601   EVT VT = N->getValueType(0);
12602   if (N0.getOpcode() == ISD::AND &&
12603       N0.hasOneUse() &&
12604       N0.getOperand(0).hasOneUse()) {
12605     SDValue N00 = N0.getOperand(0);
12606     if (N00.getOpcode() != X86ISD::SETCC_CARRY)
12607       return SDValue();
12608     ConstantSDNode *C = dyn_cast<ConstantSDNode>(N0.getOperand(1));
12609     if (!C || C->getZExtValue() != 1)
12610       return SDValue();
12611     return DAG.getNode(ISD::AND, dl, VT,
12612                        DAG.getNode(X86ISD::SETCC_CARRY, dl, VT,
12613                                    N00.getOperand(0), N00.getOperand(1)),
12614                        DAG.getConstant(1, VT));
12615   }
12616
12617   return SDValue();
12618 }
12619
12620 // Optimize  RES = X86ISD::SETCC CONDCODE, EFLAG_INPUT
12621 static SDValue PerformSETCCCombine(SDNode *N, SelectionDAG &DAG) {
12622   unsigned X86CC = N->getConstantOperandVal(0);
12623   SDValue EFLAG = N->getOperand(1);
12624   DebugLoc DL = N->getDebugLoc();
12625
12626   // Materialize "setb reg" as "sbb reg,reg", since it can be extended without
12627   // a zext and produces an all-ones bit which is more useful than 0/1 in some
12628   // cases.
12629   if (X86CC == X86::COND_B)
12630     return DAG.getNode(ISD::AND, DL, MVT::i8,
12631                        DAG.getNode(X86ISD::SETCC_CARRY, DL, MVT::i8,
12632                                    DAG.getConstant(X86CC, MVT::i8), EFLAG),
12633                        DAG.getConstant(1, MVT::i8));
12634
12635   return SDValue();
12636 }
12637
12638 static SDValue PerformSINT_TO_FPCombine(SDNode *N, SelectionDAG &DAG,
12639                                         const X86TargetLowering *XTLI) {
12640   SDValue Op0 = N->getOperand(0);
12641   // Transform (SINT_TO_FP (i64 ...)) into an x87 operation if we have
12642   // a 32-bit target where SSE doesn't support i64->FP operations.
12643   if (Op0.getOpcode() == ISD::LOAD) {
12644     LoadSDNode *Ld = cast<LoadSDNode>(Op0.getNode());
12645     EVT VT = Ld->getValueType(0);
12646     if (!Ld->isVolatile() && !N->getValueType(0).isVector() &&
12647         ISD::isNON_EXTLoad(Op0.getNode()) && Op0.hasOneUse() &&
12648         !XTLI->getSubtarget()->is64Bit() &&
12649         !DAG.getTargetLoweringInfo().isTypeLegal(VT)) {
12650       SDValue FILDChain = XTLI->BuildFILD(SDValue(N, 0), Ld->getValueType(0),
12651                                           Ld->getChain(), Op0, DAG);
12652       DAG.ReplaceAllUsesOfValueWith(Op0.getValue(1), FILDChain.getValue(1));
12653       return FILDChain;
12654     }
12655   }
12656   return SDValue();
12657 }
12658
12659 // Optimize RES, EFLAGS = X86ISD::ADC LHS, RHS, EFLAGS
12660 static SDValue PerformADCCombine(SDNode *N, SelectionDAG &DAG,
12661                                  X86TargetLowering::DAGCombinerInfo &DCI) {
12662   // If the LHS and RHS of the ADC node are zero, then it can't overflow and
12663   // the result is either zero or one (depending on the input carry bit).
12664   // Strength reduce this down to a "set on carry" aka SETCC_CARRY&1.
12665   if (X86::isZeroNode(N->getOperand(0)) &&
12666       X86::isZeroNode(N->getOperand(1)) &&
12667       // We don't have a good way to replace an EFLAGS use, so only do this when
12668       // dead right now.
12669       SDValue(N, 1).use_empty()) {
12670     DebugLoc DL = N->getDebugLoc();
12671     EVT VT = N->getValueType(0);
12672     SDValue CarryOut = DAG.getConstant(0, N->getValueType(1));
12673     SDValue Res1 = DAG.getNode(ISD::AND, DL, VT,
12674                                DAG.getNode(X86ISD::SETCC_CARRY, DL, VT,
12675                                            DAG.getConstant(X86::COND_B,MVT::i8),
12676                                            N->getOperand(2)),
12677                                DAG.getConstant(1, VT));
12678     return DCI.CombineTo(N, Res1, CarryOut);
12679   }
12680
12681   return SDValue();
12682 }
12683
12684 // fold (add Y, (sete  X, 0)) -> adc  0, Y
12685 //      (add Y, (setne X, 0)) -> sbb -1, Y
12686 //      (sub (sete  X, 0), Y) -> sbb  0, Y
12687 //      (sub (setne X, 0), Y) -> adc -1, Y
12688 static SDValue OptimizeConditionalInDecrement(SDNode *N, SelectionDAG &DAG) {
12689   DebugLoc DL = N->getDebugLoc();
12690
12691   // Look through ZExts.
12692   SDValue Ext = N->getOperand(N->getOpcode() == ISD::SUB ? 1 : 0);
12693   if (Ext.getOpcode() != ISD::ZERO_EXTEND || !Ext.hasOneUse())
12694     return SDValue();
12695
12696   SDValue SetCC = Ext.getOperand(0);
12697   if (SetCC.getOpcode() != X86ISD::SETCC || !SetCC.hasOneUse())
12698     return SDValue();
12699
12700   X86::CondCode CC = (X86::CondCode)SetCC.getConstantOperandVal(0);
12701   if (CC != X86::COND_E && CC != X86::COND_NE)
12702     return SDValue();
12703
12704   SDValue Cmp = SetCC.getOperand(1);
12705   if (Cmp.getOpcode() != X86ISD::CMP || !Cmp.hasOneUse() ||
12706       !X86::isZeroNode(Cmp.getOperand(1)) ||
12707       !Cmp.getOperand(0).getValueType().isInteger())
12708     return SDValue();
12709
12710   SDValue CmpOp0 = Cmp.getOperand(0);
12711   SDValue NewCmp = DAG.getNode(X86ISD::CMP, DL, MVT::i32, CmpOp0,
12712                                DAG.getConstant(1, CmpOp0.getValueType()));
12713
12714   SDValue OtherVal = N->getOperand(N->getOpcode() == ISD::SUB ? 0 : 1);
12715   if (CC == X86::COND_NE)
12716     return DAG.getNode(N->getOpcode() == ISD::SUB ? X86ISD::ADC : X86ISD::SBB,
12717                        DL, OtherVal.getValueType(), OtherVal,
12718                        DAG.getConstant(-1ULL, OtherVal.getValueType()), NewCmp);
12719   return DAG.getNode(N->getOpcode() == ISD::SUB ? X86ISD::SBB : X86ISD::ADC,
12720                      DL, OtherVal.getValueType(), OtherVal,
12721                      DAG.getConstant(0, OtherVal.getValueType()), NewCmp);
12722 }
12723
12724 static SDValue PerformSubCombine(SDNode *N, SelectionDAG &DAG) {
12725   SDValue Op0 = N->getOperand(0);
12726   SDValue Op1 = N->getOperand(1);
12727
12728   // X86 can't encode an immediate LHS of a sub. See if we can push the
12729   // negation into a preceding instruction.
12730   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op0)) {
12731     uint64_t Op0C = C->getSExtValue();
12732
12733     // If the RHS of the sub is a XOR with one use and a constant, invert the
12734     // immediate. Then add one to the LHS of the sub so we can turn
12735     // X-Y -> X+~Y+1, saving one register.
12736     if (Op1->hasOneUse() && Op1.getOpcode() == ISD::XOR &&
12737         isa<ConstantSDNode>(Op1.getOperand(1))) {
12738       uint64_t XorC = cast<ConstantSDNode>(Op1.getOperand(1))->getSExtValue();
12739       EVT VT = Op0.getValueType();
12740       SDValue NewXor = DAG.getNode(ISD::XOR, Op1.getDebugLoc(), VT,
12741                                    Op1.getOperand(0),
12742                                    DAG.getConstant(~XorC, VT));
12743       return DAG.getNode(ISD::ADD, N->getDebugLoc(), VT, NewXor,
12744                          DAG.getConstant(Op0C+1, VT));
12745     }
12746   }
12747
12748   return OptimizeConditionalInDecrement(N, DAG);
12749 }
12750
12751 SDValue X86TargetLowering::PerformDAGCombine(SDNode *N,
12752                                              DAGCombinerInfo &DCI) const {
12753   SelectionDAG &DAG = DCI.DAG;
12754   switch (N->getOpcode()) {
12755   default: break;
12756   case ISD::EXTRACT_VECTOR_ELT:
12757     return PerformEXTRACT_VECTOR_ELTCombine(N, DAG, *this);
12758   case ISD::SELECT:         return PerformSELECTCombine(N, DAG, Subtarget);
12759   case X86ISD::CMOV:        return PerformCMOVCombine(N, DAG, DCI);
12760   case ISD::ADD:            return OptimizeConditionalInDecrement(N, DAG);
12761   case ISD::SUB:            return PerformSubCombine(N, DAG);
12762   case X86ISD::ADC:         return PerformADCCombine(N, DAG, DCI);
12763   case ISD::MUL:            return PerformMulCombine(N, DAG, DCI);
12764   case ISD::SHL:
12765   case ISD::SRA:
12766   case ISD::SRL:            return PerformShiftCombine(N, DAG, Subtarget);
12767   case ISD::AND:            return PerformAndCombine(N, DAG, DCI, Subtarget);
12768   case ISD::OR:             return PerformOrCombine(N, DAG, DCI, Subtarget);
12769   case ISD::STORE:          return PerformSTORECombine(N, DAG, Subtarget);
12770   case ISD::SINT_TO_FP:     return PerformSINT_TO_FPCombine(N, DAG, this);
12771   case X86ISD::FXOR:
12772   case X86ISD::FOR:         return PerformFORCombine(N, DAG);
12773   case X86ISD::FAND:        return PerformFANDCombine(N, DAG);
12774   case X86ISD::BT:          return PerformBTCombine(N, DAG, DCI);
12775   case X86ISD::VZEXT_MOVL:  return PerformVZEXT_MOVLCombine(N, DAG);
12776   case ISD::ZERO_EXTEND:    return PerformZExtCombine(N, DAG);
12777   case X86ISD::SETCC:       return PerformSETCCCombine(N, DAG);
12778   case X86ISD::SHUFPS:      // Handle all target specific shuffles
12779   case X86ISD::SHUFPD:
12780   case X86ISD::PALIGN:
12781   case X86ISD::PUNPCKHBW:
12782   case X86ISD::PUNPCKHWD:
12783   case X86ISD::PUNPCKHDQ:
12784   case X86ISD::PUNPCKHQDQ:
12785   case X86ISD::UNPCKHPS:
12786   case X86ISD::UNPCKHPD:
12787   case X86ISD::VUNPCKHPSY:
12788   case X86ISD::VUNPCKHPDY:
12789   case X86ISD::PUNPCKLBW:
12790   case X86ISD::PUNPCKLWD:
12791   case X86ISD::PUNPCKLDQ:
12792   case X86ISD::PUNPCKLQDQ:
12793   case X86ISD::UNPCKLPS:
12794   case X86ISD::UNPCKLPD:
12795   case X86ISD::VUNPCKLPSY:
12796   case X86ISD::VUNPCKLPDY:
12797   case X86ISD::MOVHLPS:
12798   case X86ISD::MOVLHPS:
12799   case X86ISD::PSHUFD:
12800   case X86ISD::PSHUFHW:
12801   case X86ISD::PSHUFLW:
12802   case X86ISD::MOVSS:
12803   case X86ISD::MOVSD:
12804   case X86ISD::VPERMILPS:
12805   case X86ISD::VPERMILPSY:
12806   case X86ISD::VPERMILPD:
12807   case X86ISD::VPERMILPDY:
12808   case ISD::VECTOR_SHUFFLE: return PerformShuffleCombine(N, DAG, DCI);
12809   }
12810
12811   return SDValue();
12812 }
12813
12814 /// isTypeDesirableForOp - Return true if the target has native support for
12815 /// the specified value type and it is 'desirable' to use the type for the
12816 /// given node type. e.g. On x86 i16 is legal, but undesirable since i16
12817 /// instruction encodings are longer and some i16 instructions are slow.
12818 bool X86TargetLowering::isTypeDesirableForOp(unsigned Opc, EVT VT) const {
12819   if (!isTypeLegal(VT))
12820     return false;
12821   if (VT != MVT::i16)
12822     return true;
12823
12824   switch (Opc) {
12825   default:
12826     return true;
12827   case ISD::LOAD:
12828   case ISD::SIGN_EXTEND:
12829   case ISD::ZERO_EXTEND:
12830   case ISD::ANY_EXTEND:
12831   case ISD::SHL:
12832   case ISD::SRL:
12833   case ISD::SUB:
12834   case ISD::ADD:
12835   case ISD::MUL:
12836   case ISD::AND:
12837   case ISD::OR:
12838   case ISD::XOR:
12839     return false;
12840   }
12841 }
12842
12843 /// IsDesirableToPromoteOp - This method query the target whether it is
12844 /// beneficial for dag combiner to promote the specified node. If true, it
12845 /// should return the desired promotion type by reference.
12846 bool X86TargetLowering::IsDesirableToPromoteOp(SDValue Op, EVT &PVT) const {
12847   EVT VT = Op.getValueType();
12848   if (VT != MVT::i16)
12849     return false;
12850
12851   bool Promote = false;
12852   bool Commute = false;
12853   switch (Op.getOpcode()) {
12854   default: break;
12855   case ISD::LOAD: {
12856     LoadSDNode *LD = cast<LoadSDNode>(Op);
12857     // If the non-extending load has a single use and it's not live out, then it
12858     // might be folded.
12859     if (LD->getExtensionType() == ISD::NON_EXTLOAD /*&&
12860                                                      Op.hasOneUse()*/) {
12861       for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
12862              UE = Op.getNode()->use_end(); UI != UE; ++UI) {
12863         // The only case where we'd want to promote LOAD (rather then it being
12864         // promoted as an operand is when it's only use is liveout.
12865         if (UI->getOpcode() != ISD::CopyToReg)
12866           return false;
12867       }
12868     }
12869     Promote = true;
12870     break;
12871   }
12872   case ISD::SIGN_EXTEND:
12873   case ISD::ZERO_EXTEND:
12874   case ISD::ANY_EXTEND:
12875     Promote = true;
12876     break;
12877   case ISD::SHL:
12878   case ISD::SRL: {
12879     SDValue N0 = Op.getOperand(0);
12880     // Look out for (store (shl (load), x)).
12881     if (MayFoldLoad(N0) && MayFoldIntoStore(Op))
12882       return false;
12883     Promote = true;
12884     break;
12885   }
12886   case ISD::ADD:
12887   case ISD::MUL:
12888   case ISD::AND:
12889   case ISD::OR:
12890   case ISD::XOR:
12891     Commute = true;
12892     // fallthrough
12893   case ISD::SUB: {
12894     SDValue N0 = Op.getOperand(0);
12895     SDValue N1 = Op.getOperand(1);
12896     if (!Commute && MayFoldLoad(N1))
12897       return false;
12898     // Avoid disabling potential load folding opportunities.
12899     if (MayFoldLoad(N0) && (!isa<ConstantSDNode>(N1) || MayFoldIntoStore(Op)))
12900       return false;
12901     if (MayFoldLoad(N1) && (!isa<ConstantSDNode>(N0) || MayFoldIntoStore(Op)))
12902       return false;
12903     Promote = true;
12904   }
12905   }
12906
12907   PVT = MVT::i32;
12908   return Promote;
12909 }
12910
12911 //===----------------------------------------------------------------------===//
12912 //                           X86 Inline Assembly Support
12913 //===----------------------------------------------------------------------===//
12914
12915 bool X86TargetLowering::ExpandInlineAsm(CallInst *CI) const {
12916   InlineAsm *IA = cast<InlineAsm>(CI->getCalledValue());
12917
12918   std::string AsmStr = IA->getAsmString();
12919
12920   // TODO: should remove alternatives from the asmstring: "foo {a|b}" -> "foo a"
12921   SmallVector<StringRef, 4> AsmPieces;
12922   SplitString(AsmStr, AsmPieces, ";\n");
12923
12924   switch (AsmPieces.size()) {
12925   default: return false;
12926   case 1:
12927     AsmStr = AsmPieces[0];
12928     AsmPieces.clear();
12929     SplitString(AsmStr, AsmPieces, " \t");  // Split with whitespace.
12930
12931     // FIXME: this should verify that we are targeting a 486 or better.  If not,
12932     // we will turn this bswap into something that will be lowered to logical ops
12933     // instead of emitting the bswap asm.  For now, we don't support 486 or lower
12934     // so don't worry about this.
12935     // bswap $0
12936     if (AsmPieces.size() == 2 &&
12937         (AsmPieces[0] == "bswap" ||
12938          AsmPieces[0] == "bswapq" ||
12939          AsmPieces[0] == "bswapl") &&
12940         (AsmPieces[1] == "$0" ||
12941          AsmPieces[1] == "${0:q}")) {
12942       // No need to check constraints, nothing other than the equivalent of
12943       // "=r,0" would be valid here.
12944       IntegerType *Ty = dyn_cast<IntegerType>(CI->getType());
12945       if (!Ty || Ty->getBitWidth() % 16 != 0)
12946         return false;
12947       return IntrinsicLowering::LowerToByteSwap(CI);
12948     }
12949     // rorw $$8, ${0:w}  -->  llvm.bswap.i16
12950     if (CI->getType()->isIntegerTy(16) &&
12951         AsmPieces.size() == 3 &&
12952         (AsmPieces[0] == "rorw" || AsmPieces[0] == "rolw") &&
12953         AsmPieces[1] == "$$8," &&
12954         AsmPieces[2] == "${0:w}" &&
12955         IA->getConstraintString().compare(0, 5, "=r,0,") == 0) {
12956       AsmPieces.clear();
12957       const std::string &ConstraintsStr = IA->getConstraintString();
12958       SplitString(StringRef(ConstraintsStr).substr(5), AsmPieces, ",");
12959       std::sort(AsmPieces.begin(), AsmPieces.end());
12960       if (AsmPieces.size() == 4 &&
12961           AsmPieces[0] == "~{cc}" &&
12962           AsmPieces[1] == "~{dirflag}" &&
12963           AsmPieces[2] == "~{flags}" &&
12964           AsmPieces[3] == "~{fpsr}") {
12965         IntegerType *Ty = dyn_cast<IntegerType>(CI->getType());
12966         if (!Ty || Ty->getBitWidth() % 16 != 0)
12967           return false;
12968         return IntrinsicLowering::LowerToByteSwap(CI);
12969       }
12970     }
12971     break;
12972   case 3:
12973     if (CI->getType()->isIntegerTy(32) &&
12974         IA->getConstraintString().compare(0, 5, "=r,0,") == 0) {
12975       SmallVector<StringRef, 4> Words;
12976       SplitString(AsmPieces[0], Words, " \t,");
12977       if (Words.size() == 3 && Words[0] == "rorw" && Words[1] == "$$8" &&
12978           Words[2] == "${0:w}") {
12979         Words.clear();
12980         SplitString(AsmPieces[1], Words, " \t,");
12981         if (Words.size() == 3 && Words[0] == "rorl" && Words[1] == "$$16" &&
12982             Words[2] == "$0") {
12983           Words.clear();
12984           SplitString(AsmPieces[2], Words, " \t,");
12985           if (Words.size() == 3 && Words[0] == "rorw" && Words[1] == "$$8" &&
12986               Words[2] == "${0:w}") {
12987             AsmPieces.clear();
12988             const std::string &ConstraintsStr = IA->getConstraintString();
12989             SplitString(StringRef(ConstraintsStr).substr(5), AsmPieces, ",");
12990             std::sort(AsmPieces.begin(), AsmPieces.end());
12991             if (AsmPieces.size() == 4 &&
12992                 AsmPieces[0] == "~{cc}" &&
12993                 AsmPieces[1] == "~{dirflag}" &&
12994                 AsmPieces[2] == "~{flags}" &&
12995                 AsmPieces[3] == "~{fpsr}") {
12996               IntegerType *Ty = dyn_cast<IntegerType>(CI->getType());
12997               if (!Ty || Ty->getBitWidth() % 16 != 0)
12998                 return false;
12999               return IntrinsicLowering::LowerToByteSwap(CI);
13000             }
13001           }
13002         }
13003       }
13004     }
13005
13006     if (CI->getType()->isIntegerTy(64)) {
13007       InlineAsm::ConstraintInfoVector Constraints = IA->ParseConstraints();
13008       if (Constraints.size() >= 2 &&
13009           Constraints[0].Codes.size() == 1 && Constraints[0].Codes[0] == "A" &&
13010           Constraints[1].Codes.size() == 1 && Constraints[1].Codes[0] == "0") {
13011         // bswap %eax / bswap %edx / xchgl %eax, %edx  -> llvm.bswap.i64
13012         SmallVector<StringRef, 4> Words;
13013         SplitString(AsmPieces[0], Words, " \t");
13014         if (Words.size() == 2 && Words[0] == "bswap" && Words[1] == "%eax") {
13015           Words.clear();
13016           SplitString(AsmPieces[1], Words, " \t");
13017           if (Words.size() == 2 && Words[0] == "bswap" && Words[1] == "%edx") {
13018             Words.clear();
13019             SplitString(AsmPieces[2], Words, " \t,");
13020             if (Words.size() == 3 && Words[0] == "xchgl" && Words[1] == "%eax" &&
13021                 Words[2] == "%edx") {
13022               IntegerType *Ty = dyn_cast<IntegerType>(CI->getType());
13023               if (!Ty || Ty->getBitWidth() % 16 != 0)
13024                 return false;
13025               return IntrinsicLowering::LowerToByteSwap(CI);
13026             }
13027           }
13028         }
13029       }
13030     }
13031     break;
13032   }
13033   return false;
13034 }
13035
13036
13037
13038 /// getConstraintType - Given a constraint letter, return the type of
13039 /// constraint it is for this target.
13040 X86TargetLowering::ConstraintType
13041 X86TargetLowering::getConstraintType(const std::string &Constraint) const {
13042   if (Constraint.size() == 1) {
13043     switch (Constraint[0]) {
13044     case 'R':
13045     case 'q':
13046     case 'Q':
13047     case 'f':
13048     case 't':
13049     case 'u':
13050     case 'y':
13051     case 'x':
13052     case 'Y':
13053     case 'l':
13054       return C_RegisterClass;
13055     case 'a':
13056     case 'b':
13057     case 'c':
13058     case 'd':
13059     case 'S':
13060     case 'D':
13061     case 'A':
13062       return C_Register;
13063     case 'I':
13064     case 'J':
13065     case 'K':
13066     case 'L':
13067     case 'M':
13068     case 'N':
13069     case 'G':
13070     case 'C':
13071     case 'e':
13072     case 'Z':
13073       return C_Other;
13074     default:
13075       break;
13076     }
13077   }
13078   return TargetLowering::getConstraintType(Constraint);
13079 }
13080
13081 /// Examine constraint type and operand type and determine a weight value.
13082 /// This object must already have been set up with the operand type
13083 /// and the current alternative constraint selected.
13084 TargetLowering::ConstraintWeight
13085   X86TargetLowering::getSingleConstraintMatchWeight(
13086     AsmOperandInfo &info, const char *constraint) const {
13087   ConstraintWeight weight = CW_Invalid;
13088   Value *CallOperandVal = info.CallOperandVal;
13089     // If we don't have a value, we can't do a match,
13090     // but allow it at the lowest weight.
13091   if (CallOperandVal == NULL)
13092     return CW_Default;
13093   Type *type = CallOperandVal->getType();
13094   // Look at the constraint type.
13095   switch (*constraint) {
13096   default:
13097     weight = TargetLowering::getSingleConstraintMatchWeight(info, constraint);
13098   case 'R':
13099   case 'q':
13100   case 'Q':
13101   case 'a':
13102   case 'b':
13103   case 'c':
13104   case 'd':
13105   case 'S':
13106   case 'D':
13107   case 'A':
13108     if (CallOperandVal->getType()->isIntegerTy())
13109       weight = CW_SpecificReg;
13110     break;
13111   case 'f':
13112   case 't':
13113   case 'u':
13114       if (type->isFloatingPointTy())
13115         weight = CW_SpecificReg;
13116       break;
13117   case 'y':
13118       if (type->isX86_MMXTy() && Subtarget->hasMMX())
13119         weight = CW_SpecificReg;
13120       break;
13121   case 'x':
13122   case 'Y':
13123     if ((type->getPrimitiveSizeInBits() == 128) && Subtarget->hasXMM())
13124       weight = CW_Register;
13125     break;
13126   case 'I':
13127     if (ConstantInt *C = dyn_cast<ConstantInt>(info.CallOperandVal)) {
13128       if (C->getZExtValue() <= 31)
13129         weight = CW_Constant;
13130     }
13131     break;
13132   case 'J':
13133     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
13134       if (C->getZExtValue() <= 63)
13135         weight = CW_Constant;
13136     }
13137     break;
13138   case 'K':
13139     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
13140       if ((C->getSExtValue() >= -0x80) && (C->getSExtValue() <= 0x7f))
13141         weight = CW_Constant;
13142     }
13143     break;
13144   case 'L':
13145     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
13146       if ((C->getZExtValue() == 0xff) || (C->getZExtValue() == 0xffff))
13147         weight = CW_Constant;
13148     }
13149     break;
13150   case 'M':
13151     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
13152       if (C->getZExtValue() <= 3)
13153         weight = CW_Constant;
13154     }
13155     break;
13156   case 'N':
13157     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
13158       if (C->getZExtValue() <= 0xff)
13159         weight = CW_Constant;
13160     }
13161     break;
13162   case 'G':
13163   case 'C':
13164     if (dyn_cast<ConstantFP>(CallOperandVal)) {
13165       weight = CW_Constant;
13166     }
13167     break;
13168   case 'e':
13169     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
13170       if ((C->getSExtValue() >= -0x80000000LL) &&
13171           (C->getSExtValue() <= 0x7fffffffLL))
13172         weight = CW_Constant;
13173     }
13174     break;
13175   case 'Z':
13176     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
13177       if (C->getZExtValue() <= 0xffffffff)
13178         weight = CW_Constant;
13179     }
13180     break;
13181   }
13182   return weight;
13183 }
13184
13185 /// LowerXConstraint - try to replace an X constraint, which matches anything,
13186 /// with another that has more specific requirements based on the type of the
13187 /// corresponding operand.
13188 const char *X86TargetLowering::
13189 LowerXConstraint(EVT ConstraintVT) const {
13190   // FP X constraints get lowered to SSE1/2 registers if available, otherwise
13191   // 'f' like normal targets.
13192   if (ConstraintVT.isFloatingPoint()) {
13193     if (Subtarget->hasXMMInt())
13194       return "Y";
13195     if (Subtarget->hasXMM())
13196       return "x";
13197   }
13198
13199   return TargetLowering::LowerXConstraint(ConstraintVT);
13200 }
13201
13202 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
13203 /// vector.  If it is invalid, don't add anything to Ops.
13204 void X86TargetLowering::LowerAsmOperandForConstraint(SDValue Op,
13205                                                      std::string &Constraint,
13206                                                      std::vector<SDValue>&Ops,
13207                                                      SelectionDAG &DAG) const {
13208   SDValue Result(0, 0);
13209
13210   // Only support length 1 constraints for now.
13211   if (Constraint.length() > 1) return;
13212
13213   char ConstraintLetter = Constraint[0];
13214   switch (ConstraintLetter) {
13215   default: break;
13216   case 'I':
13217     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
13218       if (C->getZExtValue() <= 31) {
13219         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
13220         break;
13221       }
13222     }
13223     return;
13224   case 'J':
13225     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
13226       if (C->getZExtValue() <= 63) {
13227         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
13228         break;
13229       }
13230     }
13231     return;
13232   case 'K':
13233     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
13234       if ((int8_t)C->getSExtValue() == C->getSExtValue()) {
13235         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
13236         break;
13237       }
13238     }
13239     return;
13240   case 'N':
13241     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
13242       if (C->getZExtValue() <= 255) {
13243         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
13244         break;
13245       }
13246     }
13247     return;
13248   case 'e': {
13249     // 32-bit signed value
13250     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
13251       if (ConstantInt::isValueValidForType(Type::getInt32Ty(*DAG.getContext()),
13252                                            C->getSExtValue())) {
13253         // Widen to 64 bits here to get it sign extended.
13254         Result = DAG.getTargetConstant(C->getSExtValue(), MVT::i64);
13255         break;
13256       }
13257     // FIXME gcc accepts some relocatable values here too, but only in certain
13258     // memory models; it's complicated.
13259     }
13260     return;
13261   }
13262   case 'Z': {
13263     // 32-bit unsigned value
13264     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
13265       if (ConstantInt::isValueValidForType(Type::getInt32Ty(*DAG.getContext()),
13266                                            C->getZExtValue())) {
13267         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
13268         break;
13269       }
13270     }
13271     // FIXME gcc accepts some relocatable values here too, but only in certain
13272     // memory models; it's complicated.
13273     return;
13274   }
13275   case 'i': {
13276     // Literal immediates are always ok.
13277     if (ConstantSDNode *CST = dyn_cast<ConstantSDNode>(Op)) {
13278       // Widen to 64 bits here to get it sign extended.
13279       Result = DAG.getTargetConstant(CST->getSExtValue(), MVT::i64);
13280       break;
13281     }
13282
13283     // In any sort of PIC mode addresses need to be computed at runtime by
13284     // adding in a register or some sort of table lookup.  These can't
13285     // be used as immediates.
13286     if (Subtarget->isPICStyleGOT() || Subtarget->isPICStyleStubPIC())
13287       return;
13288
13289     // If we are in non-pic codegen mode, we allow the address of a global (with
13290     // an optional displacement) to be used with 'i'.
13291     GlobalAddressSDNode *GA = 0;
13292     int64_t Offset = 0;
13293
13294     // Match either (GA), (GA+C), (GA+C1+C2), etc.
13295     while (1) {
13296       if ((GA = dyn_cast<GlobalAddressSDNode>(Op))) {
13297         Offset += GA->getOffset();
13298         break;
13299       } else if (Op.getOpcode() == ISD::ADD) {
13300         if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
13301           Offset += C->getZExtValue();
13302           Op = Op.getOperand(0);
13303           continue;
13304         }
13305       } else if (Op.getOpcode() == ISD::SUB) {
13306         if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
13307           Offset += -C->getZExtValue();
13308           Op = Op.getOperand(0);
13309           continue;
13310         }
13311       }
13312
13313       // Otherwise, this isn't something we can handle, reject it.
13314       return;
13315     }
13316
13317     const GlobalValue *GV = GA->getGlobal();
13318     // If we require an extra load to get this address, as in PIC mode, we
13319     // can't accept it.
13320     if (isGlobalStubReference(Subtarget->ClassifyGlobalReference(GV,
13321                                                         getTargetMachine())))
13322       return;
13323
13324     Result = DAG.getTargetGlobalAddress(GV, Op.getDebugLoc(),
13325                                         GA->getValueType(0), Offset);
13326     break;
13327   }
13328   }
13329
13330   if (Result.getNode()) {
13331     Ops.push_back(Result);
13332     return;
13333   }
13334   return TargetLowering::LowerAsmOperandForConstraint(Op, Constraint, Ops, DAG);
13335 }
13336
13337 std::pair<unsigned, const TargetRegisterClass*>
13338 X86TargetLowering::getRegForInlineAsmConstraint(const std::string &Constraint,
13339                                                 EVT VT) const {
13340   // First, see if this is a constraint that directly corresponds to an LLVM
13341   // register class.
13342   if (Constraint.size() == 1) {
13343     // GCC Constraint Letters
13344     switch (Constraint[0]) {
13345     default: break;
13346       // TODO: Slight differences here in allocation order and leaving
13347       // RIP in the class. Do they matter any more here than they do
13348       // in the normal allocation?
13349     case 'q':   // GENERAL_REGS in 64-bit mode, Q_REGS in 32-bit mode.
13350       if (Subtarget->is64Bit()) {
13351         if (VT == MVT::i32 || VT == MVT::f32)
13352           return std::make_pair(0U, X86::GR32RegisterClass);
13353         else if (VT == MVT::i16)
13354           return std::make_pair(0U, X86::GR16RegisterClass);
13355         else if (VT == MVT::i8 || VT == MVT::i1)
13356           return std::make_pair(0U, X86::GR8RegisterClass);
13357         else if (VT == MVT::i64 || VT == MVT::f64)
13358           return std::make_pair(0U, X86::GR64RegisterClass);
13359         break;
13360       }
13361       // 32-bit fallthrough
13362     case 'Q':   // Q_REGS
13363       if (VT == MVT::i32 || VT == MVT::f32)
13364         return std::make_pair(0U, X86::GR32_ABCDRegisterClass);
13365       else if (VT == MVT::i16)
13366         return std::make_pair(0U, X86::GR16_ABCDRegisterClass);
13367       else if (VT == MVT::i8 || VT == MVT::i1)
13368         return std::make_pair(0U, X86::GR8_ABCD_LRegisterClass);
13369       else if (VT == MVT::i64)
13370         return std::make_pair(0U, X86::GR64_ABCDRegisterClass);
13371       break;
13372     case 'r':   // GENERAL_REGS
13373     case 'l':   // INDEX_REGS
13374       if (VT == MVT::i8 || VT == MVT::i1)
13375         return std::make_pair(0U, X86::GR8RegisterClass);
13376       if (VT == MVT::i16)
13377         return std::make_pair(0U, X86::GR16RegisterClass);
13378       if (VT == MVT::i32 || VT == MVT::f32 || !Subtarget->is64Bit())
13379         return std::make_pair(0U, X86::GR32RegisterClass);
13380       return std::make_pair(0U, X86::GR64RegisterClass);
13381     case 'R':   // LEGACY_REGS
13382       if (VT == MVT::i8 || VT == MVT::i1)
13383         return std::make_pair(0U, X86::GR8_NOREXRegisterClass);
13384       if (VT == MVT::i16)
13385         return std::make_pair(0U, X86::GR16_NOREXRegisterClass);
13386       if (VT == MVT::i32 || !Subtarget->is64Bit())
13387         return std::make_pair(0U, X86::GR32_NOREXRegisterClass);
13388       return std::make_pair(0U, X86::GR64_NOREXRegisterClass);
13389     case 'f':  // FP Stack registers.
13390       // If SSE is enabled for this VT, use f80 to ensure the isel moves the
13391       // value to the correct fpstack register class.
13392       if (VT == MVT::f32 && !isScalarFPTypeInSSEReg(VT))
13393         return std::make_pair(0U, X86::RFP32RegisterClass);
13394       if (VT == MVT::f64 && !isScalarFPTypeInSSEReg(VT))
13395         return std::make_pair(0U, X86::RFP64RegisterClass);
13396       return std::make_pair(0U, X86::RFP80RegisterClass);
13397     case 'y':   // MMX_REGS if MMX allowed.
13398       if (!Subtarget->hasMMX()) break;
13399       return std::make_pair(0U, X86::VR64RegisterClass);
13400     case 'Y':   // SSE_REGS if SSE2 allowed
13401       if (!Subtarget->hasXMMInt()) break;
13402       // FALL THROUGH.
13403     case 'x':   // SSE_REGS if SSE1 allowed
13404       if (!Subtarget->hasXMM()) break;
13405
13406       switch (VT.getSimpleVT().SimpleTy) {
13407       default: break;
13408       // Scalar SSE types.
13409       case MVT::f32:
13410       case MVT::i32:
13411         return std::make_pair(0U, X86::FR32RegisterClass);
13412       case MVT::f64:
13413       case MVT::i64:
13414         return std::make_pair(0U, X86::FR64RegisterClass);
13415       // Vector types.
13416       case MVT::v16i8:
13417       case MVT::v8i16:
13418       case MVT::v4i32:
13419       case MVT::v2i64:
13420       case MVT::v4f32:
13421       case MVT::v2f64:
13422         return std::make_pair(0U, X86::VR128RegisterClass);
13423       }
13424       break;
13425     }
13426   }
13427
13428   // Use the default implementation in TargetLowering to convert the register
13429   // constraint into a member of a register class.
13430   std::pair<unsigned, const TargetRegisterClass*> Res;
13431   Res = TargetLowering::getRegForInlineAsmConstraint(Constraint, VT);
13432
13433   // Not found as a standard register?
13434   if (Res.second == 0) {
13435     // Map st(0) -> st(7) -> ST0
13436     if (Constraint.size() == 7 && Constraint[0] == '{' &&
13437         tolower(Constraint[1]) == 's' &&
13438         tolower(Constraint[2]) == 't' &&
13439         Constraint[3] == '(' &&
13440         (Constraint[4] >= '0' && Constraint[4] <= '7') &&
13441         Constraint[5] == ')' &&
13442         Constraint[6] == '}') {
13443
13444       Res.first = X86::ST0+Constraint[4]-'0';
13445       Res.second = X86::RFP80RegisterClass;
13446       return Res;
13447     }
13448
13449     // GCC allows "st(0)" to be called just plain "st".
13450     if (StringRef("{st}").equals_lower(Constraint)) {
13451       Res.first = X86::ST0;
13452       Res.second = X86::RFP80RegisterClass;
13453       return Res;
13454     }
13455
13456     // flags -> EFLAGS
13457     if (StringRef("{flags}").equals_lower(Constraint)) {
13458       Res.first = X86::EFLAGS;
13459       Res.second = X86::CCRRegisterClass;
13460       return Res;
13461     }
13462
13463     // 'A' means EAX + EDX.
13464     if (Constraint == "A") {
13465       Res.first = X86::EAX;
13466       Res.second = X86::GR32_ADRegisterClass;
13467       return Res;
13468     }
13469     return Res;
13470   }
13471
13472   // Otherwise, check to see if this is a register class of the wrong value
13473   // type.  For example, we want to map "{ax},i32" -> {eax}, we don't want it to
13474   // turn into {ax},{dx}.
13475   if (Res.second->hasType(VT))
13476     return Res;   // Correct type already, nothing to do.
13477
13478   // All of the single-register GCC register classes map their values onto
13479   // 16-bit register pieces "ax","dx","cx","bx","si","di","bp","sp".  If we
13480   // really want an 8-bit or 32-bit register, map to the appropriate register
13481   // class and return the appropriate register.
13482   if (Res.second == X86::GR16RegisterClass) {
13483     if (VT == MVT::i8) {
13484       unsigned DestReg = 0;
13485       switch (Res.first) {
13486       default: break;
13487       case X86::AX: DestReg = X86::AL; break;
13488       case X86::DX: DestReg = X86::DL; break;
13489       case X86::CX: DestReg = X86::CL; break;
13490       case X86::BX: DestReg = X86::BL; break;
13491       }
13492       if (DestReg) {
13493         Res.first = DestReg;
13494         Res.second = X86::GR8RegisterClass;
13495       }
13496     } else if (VT == MVT::i32) {
13497       unsigned DestReg = 0;
13498       switch (Res.first) {
13499       default: break;
13500       case X86::AX: DestReg = X86::EAX; break;
13501       case X86::DX: DestReg = X86::EDX; break;
13502       case X86::CX: DestReg = X86::ECX; break;
13503       case X86::BX: DestReg = X86::EBX; break;
13504       case X86::SI: DestReg = X86::ESI; break;
13505       case X86::DI: DestReg = X86::EDI; break;
13506       case X86::BP: DestReg = X86::EBP; break;
13507       case X86::SP: DestReg = X86::ESP; break;
13508       }
13509       if (DestReg) {
13510         Res.first = DestReg;
13511         Res.second = X86::GR32RegisterClass;
13512       }
13513     } else if (VT == MVT::i64) {
13514       unsigned DestReg = 0;
13515       switch (Res.first) {
13516       default: break;
13517       case X86::AX: DestReg = X86::RAX; break;
13518       case X86::DX: DestReg = X86::RDX; break;
13519       case X86::CX: DestReg = X86::RCX; break;
13520       case X86::BX: DestReg = X86::RBX; break;
13521       case X86::SI: DestReg = X86::RSI; break;
13522       case X86::DI: DestReg = X86::RDI; break;
13523       case X86::BP: DestReg = X86::RBP; break;
13524       case X86::SP: DestReg = X86::RSP; break;
13525       }
13526       if (DestReg) {
13527         Res.first = DestReg;
13528         Res.second = X86::GR64RegisterClass;
13529       }
13530     }
13531   } else if (Res.second == X86::FR32RegisterClass ||
13532              Res.second == X86::FR64RegisterClass ||
13533              Res.second == X86::VR128RegisterClass) {
13534     // Handle references to XMM physical registers that got mapped into the
13535     // wrong class.  This can happen with constraints like {xmm0} where the
13536     // target independent register mapper will just pick the first match it can
13537     // find, ignoring the required type.
13538     if (VT == MVT::f32)
13539       Res.second = X86::FR32RegisterClass;
13540     else if (VT == MVT::f64)
13541       Res.second = X86::FR64RegisterClass;
13542     else if (X86::VR128RegisterClass->hasType(VT))
13543       Res.second = X86::VR128RegisterClass;
13544   }
13545
13546   return Res;
13547 }