lib/Target/X86/X86ISelLowering.cpp

   1 //===-- X86ISelLowering.cpp - X86 DAG Lowering Implementation -------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that X86 uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #include "X86.h"
  16 #include "X86InstrBuilder.h"
  17 #include "X86ISelLowering.h"
  18 #include "X86MachineFunctionInfo.h"
  19 #include "X86TargetMachine.h"
  20 #include "llvm/CallingConv.h"
  21 #include "llvm/Constants.h"
  22 #include "llvm/DerivedTypes.h"
  23 #include "llvm/GlobalVariable.h"
  24 #include "llvm/Function.h"
  25 #include "llvm/Intrinsics.h"
  26 #include "llvm/ADT/BitVector.h"
  27 #include "llvm/ADT/VectorExtras.h"
  28 #include "llvm/CodeGen/CallingConvLower.h"
  29 #include "llvm/CodeGen/MachineFrameInfo.h"
  30 #include "llvm/CodeGen/MachineFunction.h"
  31 #include "llvm/CodeGen/MachineInstrBuilder.h"
  32 #include "llvm/CodeGen/MachineModuleInfo.h"
  33 #include "llvm/CodeGen/MachineRegisterInfo.h"
  34 #include "llvm/CodeGen/PseudoSourceValue.h"
  35 #include "llvm/CodeGen/SelectionDAG.h"
  36 #include "llvm/Support/MathExtras.h"
  37 #include "llvm/Support/Debug.h"
  38 #include "llvm/Target/TargetOptions.h"
  39 #include "llvm/ADT/SmallSet.h"
  40 #include "llvm/ADT/StringExtras.h"
  41 #include "llvm/Support/CommandLine.h"
  42 using namespace llvm;
  43
  44 static cl::opt<bool>
  45 DisableMMX("disable-mmx", cl::Hidden, cl::desc("Disable use of MMX"));
  46
  47 // Forward declarations.
  48 static SDValue getMOVLMask(unsigned NumElems, SelectionDAG &DAG);
  49
  50 X86TargetLowering::X86TargetLowering(X86TargetMachine &TM)
  51   : TargetLowering(TM) {
  52   Subtarget = &TM.getSubtarget<X86Subtarget>();
  53   X86ScalarSSEf64 = Subtarget->hasSSE2();
  54   X86ScalarSSEf32 = Subtarget->hasSSE1();
  55   X86StackPtr = Subtarget->is64Bit() ? X86::RSP : X86::ESP;
  56
  57   bool Fast = false;
  58
  59   RegInfo = TM.getRegisterInfo();
  60   TD = getTargetData();
  61
  62   // Set up the TargetLowering object.
  63
  64   // X86 is weird, it always uses i8 for shift amounts and setcc results.
  65   setShiftAmountType(MVT::i8);
  66   setBooleanContents(ZeroOrOneBooleanContent);
  67   setSchedulingPreference(SchedulingForRegPressure);
  68   setShiftAmountFlavor(Mask);   // shl X, 32 == shl X, 0
  69   setStackPointerRegisterToSaveRestore(X86StackPtr);
  70
  71   if (Subtarget->isTargetDarwin()) {
  72     // Darwin should use _setjmp/_longjmp instead of setjmp/longjmp.
  73     setUseUnderscoreSetJmp(false);
  74     setUseUnderscoreLongJmp(false);
  75   } else if (Subtarget->isTargetMingw()) {
  76     // MS runtime is weird: it exports _setjmp, but longjmp!
  77     setUseUnderscoreSetJmp(true);
  78     setUseUnderscoreLongJmp(false);
  79   } else {
  80     setUseUnderscoreSetJmp(true);
  81     setUseUnderscoreLongJmp(true);
  82   }
  83
  84   // Set up the register classes.
  85   addRegisterClass(MVT::i8, X86::GR8RegisterClass);
  86   addRegisterClass(MVT::i16, X86::GR16RegisterClass);
  87   addRegisterClass(MVT::i32, X86::GR32RegisterClass);
  88   if (Subtarget->is64Bit())
  89     addRegisterClass(MVT::i64, X86::GR64RegisterClass);
  90
  91   setLoadExtAction(ISD::SEXTLOAD, MVT::i1, Promote);
  92
  93   // We don't accept any truncstore of integer registers.
  94   setTruncStoreAction(MVT::i64, MVT::i32, Expand);
  95   setTruncStoreAction(MVT::i64, MVT::i16, Expand);
  96   setTruncStoreAction(MVT::i64, MVT::i8 , Expand);
  97   setTruncStoreAction(MVT::i32, MVT::i16, Expand);
  98   setTruncStoreAction(MVT::i32, MVT::i8 , Expand);
  99   setTruncStoreAction(MVT::i16, MVT::i8,  Expand);
 100
 101   // SETOEQ and SETUNE require checking two conditions.
 102   setCondCodeAction(ISD::SETOEQ, MVT::f32, Expand);
 103   setCondCodeAction(ISD::SETOEQ, MVT::f64, Expand);
 104   setCondCodeAction(ISD::SETOEQ, MVT::f80, Expand);
 105   setCondCodeAction(ISD::SETUNE, MVT::f32, Expand);
 106   setCondCodeAction(ISD::SETUNE, MVT::f64, Expand);
 107   setCondCodeAction(ISD::SETUNE, MVT::f80, Expand);
 108
 109   // Promote all UINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have this
 110   // operation.
 111   setOperationAction(ISD::UINT_TO_FP       , MVT::i1   , Promote);
 112   setOperationAction(ISD::UINT_TO_FP       , MVT::i8   , Promote);
 113   setOperationAction(ISD::UINT_TO_FP       , MVT::i16  , Promote);
 114
 115   if (Subtarget->is64Bit()) {
 116     setOperationAction(ISD::UINT_TO_FP     , MVT::i64  , Expand);
 117     setOperationAction(ISD::UINT_TO_FP     , MVT::i32  , Promote);
 118   } else {
 119     if (X86ScalarSSEf64) {
 120       // We have an impenetrably clever algorithm for ui64->double only.
 121       setOperationAction(ISD::UINT_TO_FP   , MVT::i64  , Custom);
 122       // If SSE i64 SINT_TO_FP is not available, expand i32 UINT_TO_FP.
 123       setOperationAction(ISD::UINT_TO_FP   , MVT::i32  , Expand);
 124     } else
 125       setOperationAction(ISD::UINT_TO_FP   , MVT::i32  , Promote);
 126   }
 127
 128   // Promote i1/i8 SINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have
 129   // this operation.
 130   setOperationAction(ISD::SINT_TO_FP       , MVT::i1   , Promote);
 131   setOperationAction(ISD::SINT_TO_FP       , MVT::i8   , Promote);
 132   // SSE has no i16 to fp conversion, only i32
 133   if (X86ScalarSSEf32) {
 134     setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Promote);
 135     // f32 and f64 cases are Legal, f80 case is not
 136     setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Custom);
 137   } else {
 138     setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Custom);
 139     setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Custom);
 140   }
 141
 142   // In 32-bit mode these are custom lowered.  In 64-bit mode F32 and F64
 143   // are Legal, f80 is custom lowered.
 144   setOperationAction(ISD::FP_TO_SINT     , MVT::i64  , Custom);
 145   setOperationAction(ISD::SINT_TO_FP     , MVT::i64  , Custom);
 146
 147   // Promote i1/i8 FP_TO_SINT to larger FP_TO_SINTS's, as X86 doesn't have
 148   // this operation.
 149   setOperationAction(ISD::FP_TO_SINT       , MVT::i1   , Promote);
 150   setOperationAction(ISD::FP_TO_SINT       , MVT::i8   , Promote);
 151
 152   if (X86ScalarSSEf32) {
 153     setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Promote);
 154     // f32 and f64 cases are Legal, f80 case is not
 155     setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Custom);
 156   } else {
 157     setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Custom);
 158     setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Custom);
 159   }
 160
 161   // Handle FP_TO_UINT by promoting the destination to a larger signed
 162   // conversion.
 163   setOperationAction(ISD::FP_TO_UINT       , MVT::i1   , Promote);
 164   setOperationAction(ISD::FP_TO_UINT       , MVT::i8   , Promote);
 165   setOperationAction(ISD::FP_TO_UINT       , MVT::i16  , Promote);
 166
 167   if (Subtarget->is64Bit()) {
 168     setOperationAction(ISD::FP_TO_UINT     , MVT::i64  , Expand);
 169     setOperationAction(ISD::FP_TO_UINT     , MVT::i32  , Promote);
 170   } else {
 171     if (X86ScalarSSEf32 && !Subtarget->hasSSE3())
 172       // Expand FP_TO_UINT into a select.
 173       // FIXME: We would like to use a Custom expander here eventually to do
 174       // the optimal thing for SSE vs. the default expansion in the legalizer.
 175       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Expand);
 176     else
 177       // With SSE3 we can use fisttpll to convert to a signed i64.
 178       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Promote);
 179   }
 180
 181   // TODO: when we have SSE, these could be more efficient, by using movd/movq.
 182   if (!X86ScalarSSEf64) {
 183     setOperationAction(ISD::BIT_CONVERT      , MVT::f32  , Expand);
 184     setOperationAction(ISD::BIT_CONVERT      , MVT::i32  , Expand);
 185   }
 186
 187   // Scalar integer divide and remainder are lowered to use operations that
 188   // produce two results, to match the available instructions. This exposes
 189   // the two-result form to trivial CSE, which is able to combine x/y and x%y
 190   // into a single instruction.
 191   //
 192   // Scalar integer multiply-high is also lowered to use two-result
 193   // operations, to match the available instructions. However, plain multiply
 194   // (low) operations are left as Legal, as there are single-result
 195   // instructions for this in x86. Using the two-result multiply instructions
 196   // when both high and low results are needed must be arranged by dagcombine.
 197   setOperationAction(ISD::MULHS           , MVT::i8    , Expand);
 198   setOperationAction(ISD::MULHU           , MVT::i8    , Expand);
 199   setOperationAction(ISD::SDIV            , MVT::i8    , Expand);
 200   setOperationAction(ISD::UDIV            , MVT::i8    , Expand);
 201   setOperationAction(ISD::SREM            , MVT::i8    , Expand);
 202   setOperationAction(ISD::UREM            , MVT::i8    , Expand);
 203   setOperationAction(ISD::MULHS           , MVT::i16   , Expand);
 204   setOperationAction(ISD::MULHU           , MVT::i16   , Expand);
 205   setOperationAction(ISD::SDIV            , MVT::i16   , Expand);
 206   setOperationAction(ISD::UDIV            , MVT::i16   , Expand);
 207   setOperationAction(ISD::SREM            , MVT::i16   , Expand);
 208   setOperationAction(ISD::UREM            , MVT::i16   , Expand);
 209   setOperationAction(ISD::MULHS           , MVT::i32   , Expand);
 210   setOperationAction(ISD::MULHU           , MVT::i32   , Expand);
 211   setOperationAction(ISD::SDIV            , MVT::i32   , Expand);
 212   setOperationAction(ISD::UDIV            , MVT::i32   , Expand);
 213   setOperationAction(ISD::SREM            , MVT::i32   , Expand);
 214   setOperationAction(ISD::UREM            , MVT::i32   , Expand);
 215   setOperationAction(ISD::MULHS           , MVT::i64   , Expand);
 216   setOperationAction(ISD::MULHU           , MVT::i64   , Expand);
 217   setOperationAction(ISD::SDIV            , MVT::i64   , Expand);
 218   setOperationAction(ISD::UDIV            , MVT::i64   , Expand);
 219   setOperationAction(ISD::SREM            , MVT::i64   , Expand);
 220   setOperationAction(ISD::UREM            , MVT::i64   , Expand);
 221
 222   setOperationAction(ISD::BR_JT            , MVT::Other, Expand);
 223   setOperationAction(ISD::BRCOND           , MVT::Other, Custom);
 224   setOperationAction(ISD::BR_CC            , MVT::Other, Expand);
 225   setOperationAction(ISD::SELECT_CC        , MVT::Other, Expand);
 226   if (Subtarget->is64Bit())
 227     setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i32, Legal);
 228   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i16  , Legal);
 229   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i8   , Legal);
 230   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1   , Expand);
 231   setOperationAction(ISD::FP_ROUND_INREG   , MVT::f32  , Expand);
 232   setOperationAction(ISD::FREM             , MVT::f32  , Expand);
 233   setOperationAction(ISD::FREM             , MVT::f64  , Expand);
 234   setOperationAction(ISD::FREM             , MVT::f80  , Expand);
 235   setOperationAction(ISD::FLT_ROUNDS_      , MVT::i32  , Custom);
 236
 237   setOperationAction(ISD::CTPOP            , MVT::i8   , Expand);
 238   setOperationAction(ISD::CTTZ             , MVT::i8   , Custom);
 239   setOperationAction(ISD::CTLZ             , MVT::i8   , Custom);
 240   setOperationAction(ISD::CTPOP            , MVT::i16  , Expand);
 241   setOperationAction(ISD::CTTZ             , MVT::i16  , Custom);
 242   setOperationAction(ISD::CTLZ             , MVT::i16  , Custom);
 243   setOperationAction(ISD::CTPOP            , MVT::i32  , Expand);
 244   setOperationAction(ISD::CTTZ             , MVT::i32  , Custom);
 245   setOperationAction(ISD::CTLZ             , MVT::i32  , Custom);
 246   if (Subtarget->is64Bit()) {
 247     setOperationAction(ISD::CTPOP          , MVT::i64  , Expand);
 248     setOperationAction(ISD::CTTZ           , MVT::i64  , Custom);
 249     setOperationAction(ISD::CTLZ           , MVT::i64  , Custom);
 250   }
 251
 252   setOperationAction(ISD::READCYCLECOUNTER , MVT::i64  , Custom);
 253   setOperationAction(ISD::BSWAP            , MVT::i16  , Expand);
 254
 255   // These should be promoted to a larger select which is supported.
 256   setOperationAction(ISD::SELECT           , MVT::i1   , Promote);
 257   setOperationAction(ISD::SELECT           , MVT::i8   , Promote);
 258   // X86 wants to expand cmov itself.
 259   setOperationAction(ISD::SELECT          , MVT::i16  , Custom);
 260   setOperationAction(ISD::SELECT          , MVT::i32  , Custom);
 261   setOperationAction(ISD::SELECT          , MVT::f32  , Custom);
 262   setOperationAction(ISD::SELECT          , MVT::f64  , Custom);
 263   setOperationAction(ISD::SELECT          , MVT::f80  , Custom);
 264   setOperationAction(ISD::SETCC           , MVT::i8   , Custom);
 265   setOperationAction(ISD::SETCC           , MVT::i16  , Custom);
 266   setOperationAction(ISD::SETCC           , MVT::i32  , Custom);
 267   setOperationAction(ISD::SETCC           , MVT::f32  , Custom);
 268   setOperationAction(ISD::SETCC           , MVT::f64  , Custom);
 269   setOperationAction(ISD::SETCC           , MVT::f80  , Custom);
 270   if (Subtarget->is64Bit()) {
 271     setOperationAction(ISD::SELECT        , MVT::i64  , Custom);
 272     setOperationAction(ISD::SETCC         , MVT::i64  , Custom);
 273   }
 274   // X86 ret instruction may pop stack.
 275   setOperationAction(ISD::RET             , MVT::Other, Custom);
 276   setOperationAction(ISD::EH_RETURN       , MVT::Other, Custom);
 277
 278   // Darwin ABI issue.
 279   setOperationAction(ISD::ConstantPool    , MVT::i32  , Custom);
 280   setOperationAction(ISD::JumpTable       , MVT::i32  , Custom);
 281   setOperationAction(ISD::GlobalAddress   , MVT::i32  , Custom);
 282   setOperationAction(ISD::GlobalTLSAddress, MVT::i32  , Custom);
 283   if (Subtarget->is64Bit())
 284     setOperationAction(ISD::GlobalTLSAddress, MVT::i64, Custom);
 285   setOperationAction(ISD::ExternalSymbol  , MVT::i32  , Custom);
 286   if (Subtarget->is64Bit()) {
 287     setOperationAction(ISD::ConstantPool  , MVT::i64  , Custom);
 288     setOperationAction(ISD::JumpTable     , MVT::i64  , Custom);
 289     setOperationAction(ISD::GlobalAddress , MVT::i64  , Custom);
 290     setOperationAction(ISD::ExternalSymbol, MVT::i64  , Custom);
 291   }
 292   // 64-bit addm sub, shl, sra, srl (iff 32-bit x86)
 293   setOperationAction(ISD::SHL_PARTS       , MVT::i32  , Custom);
 294   setOperationAction(ISD::SRA_PARTS       , MVT::i32  , Custom);
 295   setOperationAction(ISD::SRL_PARTS       , MVT::i32  , Custom);
 296   if (Subtarget->is64Bit()) {
 297     setOperationAction(ISD::SHL_PARTS     , MVT::i64  , Custom);
 298     setOperationAction(ISD::SRA_PARTS     , MVT::i64  , Custom);
 299     setOperationAction(ISD::SRL_PARTS     , MVT::i64  , Custom);
 300   }
 301
 302   if (Subtarget->hasSSE1())
 303     setOperationAction(ISD::PREFETCH      , MVT::Other, Legal);
 304
 305   if (!Subtarget->hasSSE2())
 306     setOperationAction(ISD::MEMBARRIER    , MVT::Other, Expand);
 307
 308   // Expand certain atomics
 309   setOperationAction(ISD::ATOMIC_CMP_SWAP_8 , MVT::i8, Custom);
 310   setOperationAction(ISD::ATOMIC_CMP_SWAP_16, MVT::i16, Custom);
 311   setOperationAction(ISD::ATOMIC_CMP_SWAP_32, MVT::i32, Custom);
 312   setOperationAction(ISD::ATOMIC_CMP_SWAP_64, MVT::i64, Custom);
 313
 314   setOperationAction(ISD::ATOMIC_LOAD_SUB_8 , MVT::i8, Custom);
 315   setOperationAction(ISD::ATOMIC_LOAD_SUB_16, MVT::i16, Custom);
 316   setOperationAction(ISD::ATOMIC_LOAD_SUB_32, MVT::i32, Custom);
 317   setOperationAction(ISD::ATOMIC_LOAD_SUB_64, MVT::i64, Custom);
 318
 319   if (!Subtarget->is64Bit()) {
 320     setOperationAction(ISD::ATOMIC_LOAD_ADD_64, MVT::i64, Custom);
 321     setOperationAction(ISD::ATOMIC_LOAD_SUB_64, MVT::i64, Custom);
 322     setOperationAction(ISD::ATOMIC_LOAD_AND_64, MVT::i64, Custom);
 323     setOperationAction(ISD::ATOMIC_LOAD_OR_64, MVT::i64, Custom);
 324     setOperationAction(ISD::ATOMIC_LOAD_XOR_64, MVT::i64, Custom);
 325     setOperationAction(ISD::ATOMIC_LOAD_NAND_64, MVT::i64, Custom);
 326     setOperationAction(ISD::ATOMIC_SWAP_64, MVT::i64, Custom);
 327   }
 328
 329   // Use the default ISD::DBG_STOPPOINT, ISD::DECLARE expansion.
 330   setOperationAction(ISD::DBG_STOPPOINT, MVT::Other, Expand);
 331   // FIXME - use subtarget debug flags
 332   if (!Subtarget->isTargetDarwin() &&
 333       !Subtarget->isTargetELF() &&
 334       !Subtarget->isTargetCygMing()) {
 335     setOperationAction(ISD::DBG_LABEL, MVT::Other, Expand);
 336     setOperationAction(ISD::EH_LABEL, MVT::Other, Expand);
 337   }
 338
 339   setOperationAction(ISD::EXCEPTIONADDR, MVT::i64, Expand);
 340   setOperationAction(ISD::EHSELECTION,   MVT::i64, Expand);
 341   setOperationAction(ISD::EXCEPTIONADDR, MVT::i32, Expand);
 342   setOperationAction(ISD::EHSELECTION,   MVT::i32, Expand);
 343   if (Subtarget->is64Bit()) {
 344     setExceptionPointerRegister(X86::RAX);
 345     setExceptionSelectorRegister(X86::RDX);
 346   } else {
 347     setExceptionPointerRegister(X86::EAX);
 348     setExceptionSelectorRegister(X86::EDX);
 349   }
 350   setOperationAction(ISD::FRAME_TO_ARGS_OFFSET, MVT::i32, Custom);
 351   setOperationAction(ISD::FRAME_TO_ARGS_OFFSET, MVT::i64, Custom);
 352
 353   setOperationAction(ISD::TRAMPOLINE, MVT::Other, Custom);
 354
 355   setOperationAction(ISD::TRAP, MVT::Other, Legal);
 356
 357   // VASTART needs to be custom lowered to use the VarArgsFrameIndex
 358   setOperationAction(ISD::VASTART           , MVT::Other, Custom);
 359   setOperationAction(ISD::VAEND             , MVT::Other, Expand);
 360   if (Subtarget->is64Bit()) {
 361     setOperationAction(ISD::VAARG           , MVT::Other, Custom);
 362     setOperationAction(ISD::VACOPY          , MVT::Other, Custom);
 363   } else {
 364     setOperationAction(ISD::VAARG           , MVT::Other, Expand);
 365     setOperationAction(ISD::VACOPY          , MVT::Other, Expand);
 366   }
 367
 368   setOperationAction(ISD::STACKSAVE,          MVT::Other, Expand);
 369   setOperationAction(ISD::STACKRESTORE,       MVT::Other, Expand);
 370   if (Subtarget->is64Bit())
 371     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i64, Expand);
 372   if (Subtarget->isTargetCygMing())
 373     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32, Custom);
 374   else
 375     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32, Expand);
 376
 377   if (X86ScalarSSEf64) {
 378     // f32 and f64 use SSE.
 379     // Set up the FP register classes.
 380     addRegisterClass(MVT::f32, X86::FR32RegisterClass);
 381     addRegisterClass(MVT::f64, X86::FR64RegisterClass);
 382
 383     // Use ANDPD to simulate FABS.
 384     setOperationAction(ISD::FABS , MVT::f64, Custom);
 385     setOperationAction(ISD::FABS , MVT::f32, Custom);
 386
 387     // Use XORP to simulate FNEG.
 388     setOperationAction(ISD::FNEG , MVT::f64, Custom);
 389     setOperationAction(ISD::FNEG , MVT::f32, Custom);
 390
 391     // Use ANDPD and ORPD to simulate FCOPYSIGN.
 392     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Custom);
 393     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 394
 395     // We don't support sin/cos/fmod
 396     setOperationAction(ISD::FSIN , MVT::f64, Expand);
 397     setOperationAction(ISD::FCOS , MVT::f64, Expand);
 398     setOperationAction(ISD::FSIN , MVT::f32, Expand);
 399     setOperationAction(ISD::FCOS , MVT::f32, Expand);
 400
 401     // Expand FP immediates into loads from the stack, except for the special
 402     // cases we handle.
 403     addLegalFPImmediate(APFloat(+0.0)); // xorpd
 404     addLegalFPImmediate(APFloat(+0.0f)); // xorps
 405
 406     // Floating truncations from f80 and extensions to f80 go through memory.
 407     // If optimizing, we lie about this though and handle it in
 408     // InstructionSelectPreprocess so that dagcombine2 can hack on these.
 409     if (Fast) {
 410       setConvertAction(MVT::f32, MVT::f80, Expand);
 411       setConvertAction(MVT::f64, MVT::f80, Expand);
 412       setConvertAction(MVT::f80, MVT::f32, Expand);
 413       setConvertAction(MVT::f80, MVT::f64, Expand);
 414     }
 415   } else if (X86ScalarSSEf32) {
 416     // Use SSE for f32, x87 for f64.
 417     // Set up the FP register classes.
 418     addRegisterClass(MVT::f32, X86::FR32RegisterClass);
 419     addRegisterClass(MVT::f64, X86::RFP64RegisterClass);
 420
 421     // Use ANDPS to simulate FABS.
 422     setOperationAction(ISD::FABS , MVT::f32, Custom);
 423
 424     // Use XORP to simulate FNEG.
 425     setOperationAction(ISD::FNEG , MVT::f32, Custom);
 426
 427     setOperationAction(ISD::UNDEF,     MVT::f64, Expand);
 428
 429     // Use ANDPS and ORPS to simulate FCOPYSIGN.
 430     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 431     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 432
 433     // We don't support sin/cos/fmod
 434     setOperationAction(ISD::FSIN , MVT::f32, Expand);
 435     setOperationAction(ISD::FCOS , MVT::f32, Expand);
 436
 437     // Special cases we handle for FP constants.
 438     addLegalFPImmediate(APFloat(+0.0f)); // xorps
 439     addLegalFPImmediate(APFloat(+0.0)); // FLD0
 440     addLegalFPImmediate(APFloat(+1.0)); // FLD1
 441     addLegalFPImmediate(APFloat(-0.0)); // FLD0/FCHS
 442     addLegalFPImmediate(APFloat(-1.0)); // FLD1/FCHS
 443
 444     // SSE <-> X87 conversions go through memory.  If optimizing, we lie about
 445     // this though and handle it in InstructionSelectPreprocess so that
 446     // dagcombine2 can hack on these.
 447     if (Fast) {
 448       setConvertAction(MVT::f32, MVT::f64, Expand);
 449       setConvertAction(MVT::f32, MVT::f80, Expand);
 450       setConvertAction(MVT::f80, MVT::f32, Expand);
 451       setConvertAction(MVT::f64, MVT::f32, Expand);
 452       // And x87->x87 truncations also.
 453       setConvertAction(MVT::f80, MVT::f64, Expand);
 454     }
 455
 456     if (!UnsafeFPMath) {
 457       setOperationAction(ISD::FSIN           , MVT::f64  , Expand);
 458       setOperationAction(ISD::FCOS           , MVT::f64  , Expand);
 459     }
 460   } else {
 461     // f32 and f64 in x87.
 462     // Set up the FP register classes.
 463     addRegisterClass(MVT::f64, X86::RFP64RegisterClass);
 464     addRegisterClass(MVT::f32, X86::RFP32RegisterClass);
 465
 466     setOperationAction(ISD::UNDEF,     MVT::f64, Expand);
 467     setOperationAction(ISD::UNDEF,     MVT::f32, Expand);
 468     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 469     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Expand);
 470
 471     // Floating truncations go through memory.  If optimizing, we lie about
 472     // this though and handle it in InstructionSelectPreprocess so that
 473     // dagcombine2 can hack on these.
 474     if (Fast) {
 475       setConvertAction(MVT::f80, MVT::f32, Expand);
 476       setConvertAction(MVT::f64, MVT::f32, Expand);
 477       setConvertAction(MVT::f80, MVT::f64, Expand);
 478     }
 479
 480     if (!UnsafeFPMath) {
 481       setOperationAction(ISD::FSIN           , MVT::f64  , Expand);
 482       setOperationAction(ISD::FCOS           , MVT::f64  , Expand);
 483     }
 484     addLegalFPImmediate(APFloat(+0.0)); // FLD0
 485     addLegalFPImmediate(APFloat(+1.0)); // FLD1
 486     addLegalFPImmediate(APFloat(-0.0)); // FLD0/FCHS
 487     addLegalFPImmediate(APFloat(-1.0)); // FLD1/FCHS
 488     addLegalFPImmediate(APFloat(+0.0f)); // FLD0
 489     addLegalFPImmediate(APFloat(+1.0f)); // FLD1
 490     addLegalFPImmediate(APFloat(-0.0f)); // FLD0/FCHS
 491     addLegalFPImmediate(APFloat(-1.0f)); // FLD1/FCHS
 492   }
 493
 494   // Long double always uses X87.
 495   addRegisterClass(MVT::f80, X86::RFP80RegisterClass);
 496   setOperationAction(ISD::UNDEF,     MVT::f80, Expand);
 497   setOperationAction(ISD::FCOPYSIGN, MVT::f80, Expand);
 498   {
 499     bool ignored;
 500     APFloat TmpFlt(+0.0);
 501     TmpFlt.convert(APFloat::x87DoubleExtended, APFloat::rmNearestTiesToEven,
 502                    &ignored);
 503     addLegalFPImmediate(TmpFlt);  // FLD0
 504     TmpFlt.changeSign();
 505     addLegalFPImmediate(TmpFlt);  // FLD0/FCHS
 506     APFloat TmpFlt2(+1.0);
 507     TmpFlt2.convert(APFloat::x87DoubleExtended, APFloat::rmNearestTiesToEven,
 508                     &ignored);
 509     addLegalFPImmediate(TmpFlt2);  // FLD1
 510     TmpFlt2.changeSign();
 511     addLegalFPImmediate(TmpFlt2);  // FLD1/FCHS
 512   }
 513
 514   if (!UnsafeFPMath) {
 515     setOperationAction(ISD::FSIN           , MVT::f80  , Expand);
 516     setOperationAction(ISD::FCOS           , MVT::f80  , Expand);
 517   }
 518
 519   // Always use a library call for pow.
 520   setOperationAction(ISD::FPOW             , MVT::f32  , Expand);
 521   setOperationAction(ISD::FPOW             , MVT::f64  , Expand);
 522   setOperationAction(ISD::FPOW             , MVT::f80  , Expand);
 523
 524   setOperationAction(ISD::FLOG, MVT::f80, Expand);
 525   setOperationAction(ISD::FLOG2, MVT::f80, Expand);
 526   setOperationAction(ISD::FLOG10, MVT::f80, Expand);
 527   setOperationAction(ISD::FEXP, MVT::f80, Expand);
 528   setOperationAction(ISD::FEXP2, MVT::f80, Expand);
 529
 530   // First set operation action for all vector types to either promote
 531   // (for widening) or expand (for scalarization). Then we will selectively
 532   // turn on ones that can be effectively codegen'd.
 533   for (unsigned VT = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
 534        VT <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++VT) {
 535     setOperationAction(ISD::ADD , (MVT::SimpleValueType)VT, Expand);
 536     setOperationAction(ISD::SUB , (MVT::SimpleValueType)VT, Expand);
 537     setOperationAction(ISD::FADD, (MVT::SimpleValueType)VT, Expand);
 538     setOperationAction(ISD::FNEG, (MVT::SimpleValueType)VT, Expand);
 539     setOperationAction(ISD::FSUB, (MVT::SimpleValueType)VT, Expand);
 540     setOperationAction(ISD::MUL , (MVT::SimpleValueType)VT, Expand);
 541     setOperationAction(ISD::FMUL, (MVT::SimpleValueType)VT, Expand);
 542     setOperationAction(ISD::SDIV, (MVT::SimpleValueType)VT, Expand);
 543     setOperationAction(ISD::UDIV, (MVT::SimpleValueType)VT, Expand);
 544     setOperationAction(ISD::FDIV, (MVT::SimpleValueType)VT, Expand);
 545     setOperationAction(ISD::SREM, (MVT::SimpleValueType)VT, Expand);
 546     setOperationAction(ISD::UREM, (MVT::SimpleValueType)VT, Expand);
 547     setOperationAction(ISD::LOAD, (MVT::SimpleValueType)VT, Expand);
 548     setOperationAction(ISD::VECTOR_SHUFFLE, (MVT::SimpleValueType)VT, Expand);
 549     setOperationAction(ISD::EXTRACT_VECTOR_ELT,(MVT::SimpleValueType)VT,Expand);
 550     setOperationAction(ISD::INSERT_VECTOR_ELT,(MVT::SimpleValueType)VT, Expand);
 551     setOperationAction(ISD::FABS, (MVT::SimpleValueType)VT, Expand);
 552     setOperationAction(ISD::FSIN, (MVT::SimpleValueType)VT, Expand);
 553     setOperationAction(ISD::FCOS, (MVT::SimpleValueType)VT, Expand);
 554     setOperationAction(ISD::FREM, (MVT::SimpleValueType)VT, Expand);
 555     setOperationAction(ISD::FPOWI, (MVT::SimpleValueType)VT, Expand);
 556     setOperationAction(ISD::FSQRT, (MVT::SimpleValueType)VT, Expand);
 557     setOperationAction(ISD::FCOPYSIGN, (MVT::SimpleValueType)VT, Expand);
 558     setOperationAction(ISD::SMUL_LOHI, (MVT::SimpleValueType)VT, Expand);
 559     setOperationAction(ISD::UMUL_LOHI, (MVT::SimpleValueType)VT, Expand);
 560     setOperationAction(ISD::SDIVREM, (MVT::SimpleValueType)VT, Expand);
 561     setOperationAction(ISD::UDIVREM, (MVT::SimpleValueType)VT, Expand);
 562     setOperationAction(ISD::FPOW, (MVT::SimpleValueType)VT, Expand);
 563     setOperationAction(ISD::CTPOP, (MVT::SimpleValueType)VT, Expand);
 564     setOperationAction(ISD::CTTZ, (MVT::SimpleValueType)VT, Expand);
 565     setOperationAction(ISD::CTLZ, (MVT::SimpleValueType)VT, Expand);
 566     setOperationAction(ISD::SHL, (MVT::SimpleValueType)VT, Expand);
 567     setOperationAction(ISD::SRA, (MVT::SimpleValueType)VT, Expand);
 568     setOperationAction(ISD::SRL, (MVT::SimpleValueType)VT, Expand);
 569     setOperationAction(ISD::ROTL, (MVT::SimpleValueType)VT, Expand);
 570     setOperationAction(ISD::ROTR, (MVT::SimpleValueType)VT, Expand);
 571     setOperationAction(ISD::BSWAP, (MVT::SimpleValueType)VT, Expand);
 572     setOperationAction(ISD::VSETCC, (MVT::SimpleValueType)VT, Expand);
 573     setOperationAction(ISD::FLOG, (MVT::SimpleValueType)VT, Expand);
 574     setOperationAction(ISD::FLOG2, (MVT::SimpleValueType)VT, Expand);
 575     setOperationAction(ISD::FLOG10, (MVT::SimpleValueType)VT, Expand);
 576     setOperationAction(ISD::FEXP, (MVT::SimpleValueType)VT, Expand);
 577     setOperationAction(ISD::FEXP2, (MVT::SimpleValueType)VT, Expand);
 578   }
 579
 580   if (!DisableMMX && Subtarget->hasMMX()) {
 581     addRegisterClass(MVT::v8i8,  X86::VR64RegisterClass);
 582     addRegisterClass(MVT::v4i16, X86::VR64RegisterClass);
 583     addRegisterClass(MVT::v2i32, X86::VR64RegisterClass);
 584     addRegisterClass(MVT::v2f32, X86::VR64RegisterClass);
 585     addRegisterClass(MVT::v1i64, X86::VR64RegisterClass);
 586
 587     // FIXME: add MMX packed arithmetics
 588
 589     setOperationAction(ISD::ADD,                MVT::v8i8,  Legal);
 590     setOperationAction(ISD::ADD,                MVT::v4i16, Legal);
 591     setOperationAction(ISD::ADD,                MVT::v2i32, Legal);
 592     setOperationAction(ISD::ADD,                MVT::v1i64, Legal);
 593
 594     setOperationAction(ISD::SUB,                MVT::v8i8,  Legal);
 595     setOperationAction(ISD::SUB,                MVT::v4i16, Legal);
 596     setOperationAction(ISD::SUB,                MVT::v2i32, Legal);
 597     setOperationAction(ISD::SUB,                MVT::v1i64, Legal);
 598
 599     setOperationAction(ISD::MULHS,              MVT::v4i16, Legal);
 600     setOperationAction(ISD::MUL,                MVT::v4i16, Legal);
 601
 602     setOperationAction(ISD::AND,                MVT::v8i8,  Promote);
 603     AddPromotedToType (ISD::AND,                MVT::v8i8,  MVT::v1i64);
 604     setOperationAction(ISD::AND,                MVT::v4i16, Promote);
 605     AddPromotedToType (ISD::AND,                MVT::v4i16, MVT::v1i64);
 606     setOperationAction(ISD::AND,                MVT::v2i32, Promote);
 607     AddPromotedToType (ISD::AND,                MVT::v2i32, MVT::v1i64);
 608     setOperationAction(ISD::AND,                MVT::v1i64, Legal);
 609
 610     setOperationAction(ISD::OR,                 MVT::v8i8,  Promote);
 611     AddPromotedToType (ISD::OR,                 MVT::v8i8,  MVT::v1i64);
 612     setOperationAction(ISD::OR,                 MVT::v4i16, Promote);
 613     AddPromotedToType (ISD::OR,                 MVT::v4i16, MVT::v1i64);
 614     setOperationAction(ISD::OR,                 MVT::v2i32, Promote);
 615     AddPromotedToType (ISD::OR,                 MVT::v2i32, MVT::v1i64);
 616     setOperationAction(ISD::OR,                 MVT::v1i64, Legal);
 617
 618     setOperationAction(ISD::XOR,                MVT::v8i8,  Promote);
 619     AddPromotedToType (ISD::XOR,                MVT::v8i8,  MVT::v1i64);
 620     setOperationAction(ISD::XOR,                MVT::v4i16, Promote);
 621     AddPromotedToType (ISD::XOR,                MVT::v4i16, MVT::v1i64);
 622     setOperationAction(ISD::XOR,                MVT::v2i32, Promote);
 623     AddPromotedToType (ISD::XOR,                MVT::v2i32, MVT::v1i64);
 624     setOperationAction(ISD::XOR,                MVT::v1i64, Legal);
 625
 626     setOperationAction(ISD::LOAD,               MVT::v8i8,  Promote);
 627     AddPromotedToType (ISD::LOAD,               MVT::v8i8,  MVT::v1i64);
 628     setOperationAction(ISD::LOAD,               MVT::v4i16, Promote);
 629     AddPromotedToType (ISD::LOAD,               MVT::v4i16, MVT::v1i64);
 630     setOperationAction(ISD::LOAD,               MVT::v2i32, Promote);
 631     AddPromotedToType (ISD::LOAD,               MVT::v2i32, MVT::v1i64);
 632     setOperationAction(ISD::LOAD,               MVT::v2f32, Promote);
 633     AddPromotedToType (ISD::LOAD,               MVT::v2f32, MVT::v1i64);
 634     setOperationAction(ISD::LOAD,               MVT::v1i64, Legal);
 635
 636     setOperationAction(ISD::BUILD_VECTOR,       MVT::v8i8,  Custom);
 637     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4i16, Custom);
 638     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2i32, Custom);
 639     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2f32, Custom);
 640     setOperationAction(ISD::BUILD_VECTOR,       MVT::v1i64, Custom);
 641
 642     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v8i8,  Custom);
 643     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4i16, Custom);
 644     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2i32, Custom);
 645     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v1i64, Custom);
 646
 647     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v2f32, Custom);
 648     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v8i8,  Custom);
 649     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v4i16, Custom);
 650     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v1i64, Custom);
 651
 652     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i16, Custom);
 653
 654     setTruncStoreAction(MVT::v8i16, MVT::v8i8, Expand);
 655     setOperationAction(ISD::TRUNCATE,           MVT::v8i8, Expand);
 656     setOperationAction(ISD::SELECT,             MVT::v8i8, Promote);
 657     setOperationAction(ISD::SELECT,             MVT::v4i16, Promote);
 658     setOperationAction(ISD::SELECT,             MVT::v2i32, Promote);
 659     setOperationAction(ISD::SELECT,             MVT::v1i64, Custom);
 660   }
 661
 662   if (Subtarget->hasSSE1()) {
 663     addRegisterClass(MVT::v4f32, X86::VR128RegisterClass);
 664
 665     setOperationAction(ISD::FADD,               MVT::v4f32, Legal);
 666     setOperationAction(ISD::FSUB,               MVT::v4f32, Legal);
 667     setOperationAction(ISD::FMUL,               MVT::v4f32, Legal);
 668     setOperationAction(ISD::FDIV,               MVT::v4f32, Legal);
 669     setOperationAction(ISD::FSQRT,              MVT::v4f32, Legal);
 670     setOperationAction(ISD::FNEG,               MVT::v4f32, Custom);
 671     setOperationAction(ISD::LOAD,               MVT::v4f32, Legal);
 672     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4f32, Custom);
 673     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4f32, Custom);
 674     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f32, Custom);
 675     setOperationAction(ISD::SELECT,             MVT::v4f32, Custom);
 676     setOperationAction(ISD::VSETCC,             MVT::v4f32, Custom);
 677   }
 678
 679   if (Subtarget->hasSSE2()) {
 680     addRegisterClass(MVT::v2f64, X86::VR128RegisterClass);
 681     addRegisterClass(MVT::v16i8, X86::VR128RegisterClass);
 682     addRegisterClass(MVT::v8i16, X86::VR128RegisterClass);
 683     addRegisterClass(MVT::v4i32, X86::VR128RegisterClass);
 684     addRegisterClass(MVT::v2i64, X86::VR128RegisterClass);
 685
 686     setOperationAction(ISD::ADD,                MVT::v16i8, Legal);
 687     setOperationAction(ISD::ADD,                MVT::v8i16, Legal);
 688     setOperationAction(ISD::ADD,                MVT::v4i32, Legal);
 689     setOperationAction(ISD::ADD,                MVT::v2i64, Legal);
 690     setOperationAction(ISD::MUL,                MVT::v2i64, Custom);
 691     setOperationAction(ISD::SUB,                MVT::v16i8, Legal);
 692     setOperationAction(ISD::SUB,                MVT::v8i16, Legal);
 693     setOperationAction(ISD::SUB,                MVT::v4i32, Legal);
 694     setOperationAction(ISD::SUB,                MVT::v2i64, Legal);
 695     setOperationAction(ISD::MUL,                MVT::v8i16, Legal);
 696     setOperationAction(ISD::FADD,               MVT::v2f64, Legal);
 697     setOperationAction(ISD::FSUB,               MVT::v2f64, Legal);
 698     setOperationAction(ISD::FMUL,               MVT::v2f64, Legal);
 699     setOperationAction(ISD::FDIV,               MVT::v2f64, Legal);
 700     setOperationAction(ISD::FSQRT,              MVT::v2f64, Legal);
 701     setOperationAction(ISD::FNEG,               MVT::v2f64, Custom);
 702
 703     setOperationAction(ISD::VSETCC,             MVT::v2f64, Custom);
 704     setOperationAction(ISD::VSETCC,             MVT::v16i8, Custom);
 705     setOperationAction(ISD::VSETCC,             MVT::v8i16, Custom);
 706     setOperationAction(ISD::VSETCC,             MVT::v4i32, Custom);
 707
 708     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v16i8, Custom);
 709     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v8i16, Custom);
 710     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i16, Custom);
 711     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i32, Custom);
 712     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f32, Custom);
 713
 714     // Custom lower build_vector, vector_shuffle, and extract_vector_elt.
 715     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v2i64; ++i) {
 716       MVT VT = (MVT::SimpleValueType)i;
 717       // Do not attempt to custom lower non-power-of-2 vectors
 718       if (!isPowerOf2_32(VT.getVectorNumElements()))
 719         continue;
 720       setOperationAction(ISD::BUILD_VECTOR,       VT, Custom);
 721       setOperationAction(ISD::VECTOR_SHUFFLE,     VT, Custom);
 722       setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT, Custom);
 723     }
 724     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2f64, Custom);
 725     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2i64, Custom);
 726     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2f64, Custom);
 727     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2i64, Custom);
 728     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2f64, Custom);
 729     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2f64, Custom);
 730     if (Subtarget->is64Bit()) {
 731       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2i64, Custom);
 732       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2i64, Custom);
 733     }
 734
 735     // Promote v16i8, v8i16, v4i32 load, select, and, or, xor to v2i64.
 736     for (unsigned VT = (unsigned)MVT::v16i8; VT != (unsigned)MVT::v2i64; VT++) {
 737       setOperationAction(ISD::AND,    (MVT::SimpleValueType)VT, Promote);
 738       AddPromotedToType (ISD::AND,    (MVT::SimpleValueType)VT, MVT::v2i64);
 739       setOperationAction(ISD::OR,     (MVT::SimpleValueType)VT, Promote);
 740       AddPromotedToType (ISD::OR,     (MVT::SimpleValueType)VT, MVT::v2i64);
 741       setOperationAction(ISD::XOR,    (MVT::SimpleValueType)VT, Promote);
 742       AddPromotedToType (ISD::XOR,    (MVT::SimpleValueType)VT, MVT::v2i64);
 743       setOperationAction(ISD::LOAD,   (MVT::SimpleValueType)VT, Promote);
 744       AddPromotedToType (ISD::LOAD,   (MVT::SimpleValueType)VT, MVT::v2i64);
 745       setOperationAction(ISD::SELECT, (MVT::SimpleValueType)VT, Promote);
 746       AddPromotedToType (ISD::SELECT, (MVT::SimpleValueType)VT, MVT::v2i64);
 747     }
 748
 749     setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 750
 751     // Custom lower v2i64 and v2f64 selects.
 752     setOperationAction(ISD::LOAD,               MVT::v2f64, Legal);
 753     setOperationAction(ISD::LOAD,               MVT::v2i64, Legal);
 754     setOperationAction(ISD::SELECT,             MVT::v2f64, Custom);
 755     setOperationAction(ISD::SELECT,             MVT::v2i64, Custom);
 756
 757   }
 758
 759   if (Subtarget->hasSSE41()) {
 760     // FIXME: Do we need to handle scalar-to-vector here?
 761     setOperationAction(ISD::MUL,                MVT::v4i32, Legal);
 762
 763     // i8 and i16 vectors are custom , because the source register and source
 764     // source memory operand types are not the same width.  f32 vectors are
 765     // custom since the immediate controlling the insert encodes additional
 766     // information.
 767     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v16i8, Custom);
 768     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i16, Custom);
 769     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i32, Legal);
 770     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f32, Custom);
 771
 772     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v16i8, Custom);
 773     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v8i16, Custom);
 774     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4i32, Legal);
 775     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f32, Custom);
 776
 777     if (Subtarget->is64Bit()) {
 778       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2i64, Legal);
 779       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2i64, Legal);
 780     }
 781   }
 782
 783   if (Subtarget->hasSSE42()) {
 784     setOperationAction(ISD::VSETCC,             MVT::v2i64, Custom);
 785   }
 786
 787   // We want to custom lower some of our intrinsics.
 788   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
 789
 790   // Add/Sub/Mul with overflow operations are custom lowered.
 791   setOperationAction(ISD::SADDO, MVT::i32, Custom);
 792   setOperationAction(ISD::SADDO, MVT::i64, Custom);
 793   setOperationAction(ISD::UADDO, MVT::i32, Custom);
 794   setOperationAction(ISD::UADDO, MVT::i64, Custom);
 795   setOperationAction(ISD::SSUBO, MVT::i32, Custom);
 796   setOperationAction(ISD::SSUBO, MVT::i64, Custom);
 797   setOperationAction(ISD::USUBO, MVT::i32, Custom);
 798   setOperationAction(ISD::USUBO, MVT::i64, Custom);
 799   setOperationAction(ISD::SMULO, MVT::i32, Custom);
 800   setOperationAction(ISD::SMULO, MVT::i64, Custom);
 801   setOperationAction(ISD::UMULO, MVT::i32, Custom);
 802   setOperationAction(ISD::UMULO, MVT::i64, Custom);
 803
 804   // We have target-specific dag combine patterns for the following nodes:
 805   setTargetDAGCombine(ISD::VECTOR_SHUFFLE);
 806   setTargetDAGCombine(ISD::BUILD_VECTOR);
 807   setTargetDAGCombine(ISD::SELECT);
 808   setTargetDAGCombine(ISD::STORE);
 809
 810   computeRegisterProperties();
 811
 812   // FIXME: These should be based on subtarget info. Plus, the values should
 813   // be smaller when we are in optimizing for size mode.
 814   maxStoresPerMemset = 16; // For @llvm.memset -> sequence of stores
 815   maxStoresPerMemcpy = 16; // For @llvm.memcpy -> sequence of stores
 816   maxStoresPerMemmove = 3; // For @llvm.memmove -> sequence of stores
 817   allowUnalignedMemoryAccesses = true; // x86 supports it!
 818   setPrefLoopAlignment(16);
 819 }
 820
 821
 822 MVT X86TargetLowering::getSetCCResultType(const SDValue &) const {
 823   return MVT::i8;
 824 }
 825
 826
 827 /// getMaxByValAlign - Helper for getByValTypeAlignment to determine
 828 /// the desired ByVal argument alignment.
 829 static void getMaxByValAlign(const Type *Ty, unsigned &MaxAlign) {
 830   if (MaxAlign == 16)
 831     return;
 832   if (const VectorType *VTy = dyn_cast<VectorType>(Ty)) {
 833     if (VTy->getBitWidth() == 128)
 834       MaxAlign = 16;
 835   } else if (const ArrayType *ATy = dyn_cast<ArrayType>(Ty)) {
 836     unsigned EltAlign = 0;
 837     getMaxByValAlign(ATy->getElementType(), EltAlign);
 838     if (EltAlign > MaxAlign)
 839       MaxAlign = EltAlign;
 840   } else if (const StructType *STy = dyn_cast<StructType>(Ty)) {
 841     for (unsigned i = 0, e = STy->getNumElements(); i != e; ++i) {
 842       unsigned EltAlign = 0;
 843       getMaxByValAlign(STy->getElementType(i), EltAlign);
 844       if (EltAlign > MaxAlign)
 845         MaxAlign = EltAlign;
 846       if (MaxAlign == 16)
 847         break;
 848     }
 849   }
 850   return;
 851 }
 852
 853 /// getByValTypeAlignment - Return the desired alignment for ByVal aggregate
 854 /// function arguments in the caller parameter area. For X86, aggregates
 855 /// that contain SSE vectors are placed at 16-byte boundaries while the rest
 856 /// are at 4-byte boundaries.
 857 unsigned X86TargetLowering::getByValTypeAlignment(const Type *Ty) const {
 858   if (Subtarget->is64Bit()) {
 859     // Max of 8 and alignment of type.
 860     unsigned TyAlign = TD->getABITypeAlignment(Ty);
 861     if (TyAlign > 8)
 862       return TyAlign;
 863     return 8;
 864   }
 865
 866   unsigned Align = 4;
 867   if (Subtarget->hasSSE1())
 868     getMaxByValAlign(Ty, Align);
 869   return Align;
 870 }
 871
 872 /// getOptimalMemOpType - Returns the target specific optimal type for load
 873 /// and store operations as a result of memset, memcpy, and memmove
 874 /// lowering. It returns MVT::iAny if SelectionDAG should be responsible for
 875 /// determining it.
 876 MVT
 877 X86TargetLowering::getOptimalMemOpType(uint64_t Size, unsigned Align,
 878                                        bool isSrcConst, bool isSrcStr) const {
 879   // FIXME: This turns off use of xmm stores for memset/memcpy on targets like
 880   // linux.  This is because the stack realignment code can't handle certain
 881   // cases like PR2962.  This should be removed when PR2962 is fixed.
 882   if (Subtarget->getStackAlignment() >= 16) {
 883     if ((isSrcConst || isSrcStr) && Subtarget->hasSSE2() && Size >= 16)
 884       return MVT::v4i32;
 885     if ((isSrcConst || isSrcStr) && Subtarget->hasSSE1() && Size >= 16)
 886       return MVT::v4f32;
 887   }
 888   if (Subtarget->is64Bit() && Size >= 8)
 889     return MVT::i64;
 890   return MVT::i32;
 891 }
 892
 893
 894 /// getPICJumpTableRelocaBase - Returns relocation base for the given PIC
 895 /// jumptable.
 896 SDValue X86TargetLowering::getPICJumpTableRelocBase(SDValue Table,
 897                                                       SelectionDAG &DAG) const {
 898   if (usesGlobalOffsetTable())
 899     return DAG.getNode(ISD::GLOBAL_OFFSET_TABLE, getPointerTy());
 900   if (!Subtarget->isPICStyleRIPRel())
 901     return DAG.getNode(X86ISD::GlobalBaseReg, getPointerTy());
 902   return Table;
 903 }
 904
 905 //===----------------------------------------------------------------------===//
 906 //               Return Value Calling Convention Implementation
 907 //===----------------------------------------------------------------------===//
 908
 909 #include "X86GenCallingConv.inc"
 910
 911 /// LowerRET - Lower an ISD::RET node.
 912 SDValue X86TargetLowering::LowerRET(SDValue Op, SelectionDAG &DAG) {
 913   assert((Op.getNumOperands() & 1) == 1 && "ISD::RET should have odd # args");
 914
 915   SmallVector<CCValAssign, 16> RVLocs;
 916   unsigned CC = DAG.getMachineFunction().getFunction()->getCallingConv();
 917   bool isVarArg = DAG.getMachineFunction().getFunction()->isVarArg();
 918   CCState CCInfo(CC, isVarArg, getTargetMachine(), RVLocs);
 919   CCInfo.AnalyzeReturn(Op.getNode(), RetCC_X86);
 920
 921   // If this is the first return lowered for this function, add the regs to the
 922   // liveout set for the function.
 923   if (DAG.getMachineFunction().getRegInfo().liveout_empty()) {
 924     for (unsigned i = 0; i != RVLocs.size(); ++i)
 925       if (RVLocs[i].isRegLoc())
 926         DAG.getMachineFunction().getRegInfo().addLiveOut(RVLocs[i].getLocReg());
 927   }
 928   SDValue Chain = Op.getOperand(0);
 929
 930   // Handle tail call return.
 931   Chain = GetPossiblePreceedingTailCall(Chain, X86ISD::TAILCALL);
 932   if (Chain.getOpcode() == X86ISD::TAILCALL) {
 933     SDValue TailCall = Chain;
 934     SDValue TargetAddress = TailCall.getOperand(1);
 935     SDValue StackAdjustment = TailCall.getOperand(2);
 936     assert(((TargetAddress.getOpcode() == ISD::Register &&
 937                (cast<RegisterSDNode>(TargetAddress)->getReg() == X86::EAX ||
 938                 cast<RegisterSDNode>(TargetAddress)->getReg() == X86::R9)) ||
 939               TargetAddress.getOpcode() == ISD::TargetExternalSymbol ||
 940               TargetAddress.getOpcode() == ISD::TargetGlobalAddress) &&
 941              "Expecting an global address, external symbol, or register");
 942     assert(StackAdjustment.getOpcode() == ISD::Constant &&
 943            "Expecting a const value");
 944
 945     SmallVector<SDValue,8> Operands;
 946     Operands.push_back(Chain.getOperand(0));
 947     Operands.push_back(TargetAddress);
 948     Operands.push_back(StackAdjustment);
 949     // Copy registers used by the call. Last operand is a flag so it is not
 950     // copied.
 951     for (unsigned i=3; i < TailCall.getNumOperands()-1; i++) {
 952       Operands.push_back(Chain.getOperand(i));
 953     }
 954     return DAG.getNode(X86ISD::TC_RETURN, MVT::Other, &Operands[0],
 955                        Operands.size());
 956   }
 957
 958   // Regular return.
 959   SDValue Flag;
 960
 961   SmallVector<SDValue, 6> RetOps;
 962   RetOps.push_back(Chain); // Operand #0 = Chain (updated below)
 963   // Operand #1 = Bytes To Pop
 964   RetOps.push_back(DAG.getConstant(getBytesToPopOnReturn(), MVT::i16));
 965
 966   // Copy the result values into the output registers.
 967   for (unsigned i = 0; i != RVLocs.size(); ++i) {
 968     CCValAssign &VA = RVLocs[i];
 969     assert(VA.isRegLoc() && "Can only return in registers!");
 970     SDValue ValToCopy = Op.getOperand(i*2+1);
 971
 972     // Returns in ST0/ST1 are handled specially: these are pushed as operands to
 973     // the RET instruction and handled by the FP Stackifier.
 974     if (RVLocs[i].getLocReg() == X86::ST0 ||
 975         RVLocs[i].getLocReg() == X86::ST1) {
 976       // If this is a copy from an xmm register to ST(0), use an FPExtend to
 977       // change the value to the FP stack register class.
 978       if (isScalarFPTypeInSSEReg(RVLocs[i].getValVT()))
 979         ValToCopy = DAG.getNode(ISD::FP_EXTEND, MVT::f80, ValToCopy);
 980       RetOps.push_back(ValToCopy);
 981       // Don't emit a copytoreg.
 982       continue;
 983     }
 984
 985     Chain = DAG.getCopyToReg(Chain, VA.getLocReg(), ValToCopy, Flag);
 986     Flag = Chain.getValue(1);
 987   }
 988
 989   // The x86-64 ABI for returning structs by value requires that we copy
 990   // the sret argument into %rax for the return. We saved the argument into
 991   // a virtual register in the entry block, so now we copy the value out
 992   // and into %rax.
 993   if (Subtarget->is64Bit() &&
 994       DAG.getMachineFunction().getFunction()->hasStructRetAttr()) {
 995     MachineFunction &MF = DAG.getMachineFunction();
 996     X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
 997     unsigned Reg = FuncInfo->getSRetReturnReg();
 998     if (!Reg) {
 999       Reg = MF.getRegInfo().createVirtualRegister(getRegClassFor(MVT::i64));
1000       FuncInfo->setSRetReturnReg(Reg);
1001     }
1002     SDValue Val = DAG.getCopyFromReg(Chain, Reg, getPointerTy());
1003
1004     Chain = DAG.getCopyToReg(Chain, X86::RAX, Val, Flag);
1005     Flag = Chain.getValue(1);
1006   }
1007
1008   RetOps[0] = Chain;  // Update chain.
1009
1010   // Add the flag if we have it.
1011   if (Flag.getNode())
1012     RetOps.push_back(Flag);
1013
1014   return DAG.getNode(X86ISD::RET_FLAG, MVT::Other, &RetOps[0], RetOps.size());
1015 }
1016
1017
1018 /// LowerCallResult - Lower the result values of an ISD::CALL into the
1019 /// appropriate copies out of appropriate physical registers.  This assumes that
1020 /// Chain/InFlag are the input chain/flag to use, and that TheCall is the call
1021 /// being lowered.  The returns a SDNode with the same number of values as the
1022 /// ISD::CALL.
1023 SDNode *X86TargetLowering::
1024 LowerCallResult(SDValue Chain, SDValue InFlag, CallSDNode *TheCall,
1025                 unsigned CallingConv, SelectionDAG &DAG) {
1026
1027   // Assign locations to each value returned by this call.
1028   SmallVector<CCValAssign, 16> RVLocs;
1029   bool isVarArg = TheCall->isVarArg();
1030   CCState CCInfo(CallingConv, isVarArg, getTargetMachine(), RVLocs);
1031   CCInfo.AnalyzeCallResult(TheCall, RetCC_X86);
1032
1033   SmallVector<SDValue, 8> ResultVals;
1034
1035   // Copy all of the result registers out of their specified physreg.
1036   for (unsigned i = 0; i != RVLocs.size(); ++i) {
1037     MVT CopyVT = RVLocs[i].getValVT();
1038
1039     // If this is a call to a function that returns an fp value on the floating
1040     // point stack, but where we prefer to use the value in xmm registers, copy
1041     // it out as F80 and use a truncate to move it from fp stack reg to xmm reg.
1042     if ((RVLocs[i].getLocReg() == X86::ST0 ||
1043          RVLocs[i].getLocReg() == X86::ST1) &&
1044         isScalarFPTypeInSSEReg(RVLocs[i].getValVT())) {
1045       CopyVT = MVT::f80;
1046     }
1047
1048     Chain = DAG.getCopyFromReg(Chain, RVLocs[i].getLocReg(),
1049                                CopyVT, InFlag).getValue(1);
1050     SDValue Val = Chain.getValue(0);
1051     InFlag = Chain.getValue(2);
1052
1053     if (CopyVT != RVLocs[i].getValVT()) {
1054       // Round the F80 the right size, which also moves to the appropriate xmm
1055       // register.
1056       Val = DAG.getNode(ISD::FP_ROUND, RVLocs[i].getValVT(), Val,
1057                         // This truncation won't change the value.
1058                         DAG.getIntPtrConstant(1));
1059     }
1060
1061     ResultVals.push_back(Val);
1062   }
1063
1064   // Merge everything together with a MERGE_VALUES node.
1065   ResultVals.push_back(Chain);
1066   return DAG.getNode(ISD::MERGE_VALUES, TheCall->getVTList(), &ResultVals[0],
1067                      ResultVals.size()).getNode();
1068 }
1069
1070
1071 //===----------------------------------------------------------------------===//
1072 //                C & StdCall & Fast Calling Convention implementation
1073 //===----------------------------------------------------------------------===//
1074 //  StdCall calling convention seems to be standard for many Windows' API
1075 //  routines and around. It differs from C calling convention just a little:
1076 //  callee should clean up the stack, not caller. Symbols should be also
1077 //  decorated in some fancy way :) It doesn't support any vector arguments.
1078 //  For info on fast calling convention see Fast Calling Convention (tail call)
1079 //  implementation LowerX86_32FastCCCallTo.
1080
1081 /// AddLiveIn - This helper function adds the specified physical register to the
1082 /// MachineFunction as a live in value.  It also creates a corresponding virtual
1083 /// register for it.
1084 static unsigned AddLiveIn(MachineFunction &MF, unsigned PReg,
1085                           const TargetRegisterClass *RC) {
1086   assert(RC->contains(PReg) && "Not the correct regclass!");
1087   unsigned VReg = MF.getRegInfo().createVirtualRegister(RC);
1088   MF.getRegInfo().addLiveIn(PReg, VReg);
1089   return VReg;
1090 }
1091
1092 /// CallIsStructReturn - Determines whether a CALL node uses struct return
1093 /// semantics.
1094 static bool CallIsStructReturn(CallSDNode *TheCall) {
1095   unsigned NumOps = TheCall->getNumArgs();
1096   if (!NumOps)
1097     return false;
1098
1099   return TheCall->getArgFlags(0).isSRet();
1100 }
1101
1102 /// ArgsAreStructReturn - Determines whether a FORMAL_ARGUMENTS node uses struct
1103 /// return semantics.
1104 static bool ArgsAreStructReturn(SDValue Op) {
1105   unsigned NumArgs = Op.getNode()->getNumValues() - 1;
1106   if (!NumArgs)
1107     return false;
1108
1109   return cast<ARG_FLAGSSDNode>(Op.getOperand(3))->getArgFlags().isSRet();
1110 }
1111
1112 /// IsCalleePop - Determines whether a CALL or FORMAL_ARGUMENTS node requires
1113 /// the callee to pop its own arguments. Callee pop is necessary to support tail
1114 /// calls.
1115 bool X86TargetLowering::IsCalleePop(bool IsVarArg, unsigned CallingConv) {
1116   if (IsVarArg)
1117     return false;
1118
1119   switch (CallingConv) {
1120   default:
1121     return false;
1122   case CallingConv::X86_StdCall:
1123     return !Subtarget->is64Bit();
1124   case CallingConv::X86_FastCall:
1125     return !Subtarget->is64Bit();
1126   case CallingConv::Fast:
1127     return PerformTailCallOpt;
1128   }
1129 }
1130
1131 /// CCAssignFnForNode - Selects the correct CCAssignFn for a the
1132 /// given CallingConvention value.
1133 CCAssignFn *X86TargetLowering::CCAssignFnForNode(unsigned CC) const {
1134   if (Subtarget->is64Bit()) {
1135     if (Subtarget->isTargetWin64())
1136       return CC_X86_Win64_C;
1137     else if (CC == CallingConv::Fast && PerformTailCallOpt)
1138       return CC_X86_64_TailCall;
1139     else
1140       return CC_X86_64_C;
1141   }
1142
1143   if (CC == CallingConv::X86_FastCall)
1144     return CC_X86_32_FastCall;
1145   else if (CC == CallingConv::Fast)
1146     return CC_X86_32_FastCC;
1147   else
1148     return CC_X86_32_C;
1149 }
1150
1151 /// NameDecorationForFORMAL_ARGUMENTS - Selects the appropriate decoration to
1152 /// apply to a MachineFunction containing a given FORMAL_ARGUMENTS node.
1153 NameDecorationStyle
1154 X86TargetLowering::NameDecorationForFORMAL_ARGUMENTS(SDValue Op) {
1155   unsigned CC = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
1156   if (CC == CallingConv::X86_FastCall)
1157     return FastCall;
1158   else if (CC == CallingConv::X86_StdCall)
1159     return StdCall;
1160   return None;
1161 }
1162
1163
1164 /// CallRequiresGOTInRegister - Check whether the call requires the GOT pointer
1165 /// in a register before calling.
1166 bool X86TargetLowering::CallRequiresGOTPtrInReg(bool Is64Bit, bool IsTailCall) {
1167   return !IsTailCall && !Is64Bit &&
1168     getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
1169     Subtarget->isPICStyleGOT();
1170 }
1171
1172 /// CallRequiresFnAddressInReg - Check whether the call requires the function
1173 /// address to be loaded in a register.
1174 bool
1175 X86TargetLowering::CallRequiresFnAddressInReg(bool Is64Bit, bool IsTailCall) {
1176   return !Is64Bit && IsTailCall &&
1177     getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
1178     Subtarget->isPICStyleGOT();
1179 }
1180
1181 /// CreateCopyOfByValArgument - Make a copy of an aggregate at address specified
1182 /// by "Src" to address "Dst" with size and alignment information specified by
1183 /// the specific parameter attribute. The copy will be passed as a byval
1184 /// function parameter.
1185 static SDValue
1186 CreateCopyOfByValArgument(SDValue Src, SDValue Dst, SDValue Chain,
1187                           ISD::ArgFlagsTy Flags, SelectionDAG &DAG) {
1188   SDValue SizeNode     = DAG.getConstant(Flags.getByValSize(), MVT::i32);
1189   return DAG.getMemcpy(Chain, Dst, Src, SizeNode, Flags.getByValAlign(),
1190                        /*AlwaysInline=*/true, NULL, 0, NULL, 0);
1191 }
1192
1193 SDValue X86TargetLowering::LowerMemArgument(SDValue Op, SelectionDAG &DAG,
1194                                               const CCValAssign &VA,
1195                                               MachineFrameInfo *MFI,
1196                                               unsigned CC,
1197                                               SDValue Root, unsigned i) {
1198   // Create the nodes corresponding to a load from this parameter slot.
1199   ISD::ArgFlagsTy Flags =
1200     cast<ARG_FLAGSSDNode>(Op.getOperand(3 + i))->getArgFlags();
1201   bool AlwaysUseMutable = (CC==CallingConv::Fast) && PerformTailCallOpt;
1202   bool isImmutable = !AlwaysUseMutable && !Flags.isByVal();
1203
1204   // FIXME: For now, all byval parameter objects are marked mutable. This can be
1205   // changed with more analysis.
1206   // In case of tail call optimization mark all arguments mutable. Since they
1207   // could be overwritten by lowering of arguments in case of a tail call.
1208   int FI = MFI->CreateFixedObject(VA.getValVT().getSizeInBits()/8,
1209                                   VA.getLocMemOffset(), isImmutable);
1210   SDValue FIN = DAG.getFrameIndex(FI, getPointerTy());
1211   if (Flags.isByVal())
1212     return FIN;
1213   return DAG.getLoad(VA.getValVT(), Root, FIN,
1214                      PseudoSourceValue::getFixedStack(FI), 0);
1215 }
1216
1217 SDValue
1218 X86TargetLowering::LowerFORMAL_ARGUMENTS(SDValue Op, SelectionDAG &DAG) {
1219   MachineFunction &MF = DAG.getMachineFunction();
1220   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1221
1222   const Function* Fn = MF.getFunction();
1223   if (Fn->hasExternalLinkage() &&
1224       Subtarget->isTargetCygMing() &&
1225       Fn->getName() == "main")
1226     FuncInfo->setForceFramePointer(true);
1227
1228   // Decorate the function name.
1229   FuncInfo->setDecorationStyle(NameDecorationForFORMAL_ARGUMENTS(Op));
1230
1231   MachineFrameInfo *MFI = MF.getFrameInfo();
1232   SDValue Root = Op.getOperand(0);
1233   bool isVarArg = cast<ConstantSDNode>(Op.getOperand(2))->getZExtValue() != 0;
1234   unsigned CC = MF.getFunction()->getCallingConv();
1235   bool Is64Bit = Subtarget->is64Bit();
1236   bool IsWin64 = Subtarget->isTargetWin64();
1237
1238   assert(!(isVarArg && CC == CallingConv::Fast) &&
1239          "Var args not supported with calling convention fastcc");
1240
1241   // Assign locations to all of the incoming arguments.
1242   SmallVector<CCValAssign, 16> ArgLocs;
1243   CCState CCInfo(CC, isVarArg, getTargetMachine(), ArgLocs);
1244   CCInfo.AnalyzeFormalArguments(Op.getNode(), CCAssignFnForNode(CC));
1245
1246   SmallVector<SDValue, 8> ArgValues;
1247   unsigned LastVal = ~0U;
1248   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1249     CCValAssign &VA = ArgLocs[i];
1250     // TODO: If an arg is passed in two places (e.g. reg and stack), skip later
1251     // places.
1252     assert(VA.getValNo() != LastVal &&
1253            "Don't support value assigned to multiple locs yet");
1254     LastVal = VA.getValNo();
1255
1256     if (VA.isRegLoc()) {
1257       MVT RegVT = VA.getLocVT();
1258       TargetRegisterClass *RC;
1259       if (RegVT == MVT::i32)
1260         RC = X86::GR32RegisterClass;
1261       else if (Is64Bit && RegVT == MVT::i64)
1262         RC = X86::GR64RegisterClass;
1263       else if (RegVT == MVT::f32)
1264         RC = X86::FR32RegisterClass;
1265       else if (RegVT == MVT::f64)
1266         RC = X86::FR64RegisterClass;
1267       else if (RegVT.isVector() && RegVT.getSizeInBits() == 128)
1268         RC = X86::VR128RegisterClass;
1269       else if (RegVT.isVector()) {
1270         assert(RegVT.getSizeInBits() == 64);
1271         if (!Is64Bit)
1272           RC = X86::VR64RegisterClass;     // MMX values are passed in MMXs.
1273         else {
1274           // Darwin calling convention passes MMX values in either GPRs or
1275           // XMMs in x86-64. Other targets pass them in memory.
1276           if (RegVT != MVT::v1i64 && Subtarget->hasSSE2()) {
1277             RC = X86::VR128RegisterClass;  // MMX values are passed in XMMs.
1278             RegVT = MVT::v2i64;
1279           } else {
1280             RC = X86::GR64RegisterClass;   // v1i64 values are passed in GPRs.
1281             RegVT = MVT::i64;
1282           }
1283         }
1284       } else {
1285         assert(0 && "Unknown argument type!");
1286       }
1287
1288       unsigned Reg = AddLiveIn(DAG.getMachineFunction(), VA.getLocReg(), RC);
1289       SDValue ArgValue = DAG.getCopyFromReg(Root, Reg, RegVT);
1290
1291       // If this is an 8 or 16-bit value, it is really passed promoted to 32
1292       // bits.  Insert an assert[sz]ext to capture this, then truncate to the
1293       // right size.
1294       if (VA.getLocInfo() == CCValAssign::SExt)
1295         ArgValue = DAG.getNode(ISD::AssertSext, RegVT, ArgValue,
1296                                DAG.getValueType(VA.getValVT()));
1297       else if (VA.getLocInfo() == CCValAssign::ZExt)
1298         ArgValue = DAG.getNode(ISD::AssertZext, RegVT, ArgValue,
1299                                DAG.getValueType(VA.getValVT()));
1300
1301       if (VA.getLocInfo() != CCValAssign::Full)
1302         ArgValue = DAG.getNode(ISD::TRUNCATE, VA.getValVT(), ArgValue);
1303
1304       // Handle MMX values passed in GPRs.
1305       if (Is64Bit && RegVT != VA.getLocVT()) {
1306         if (RegVT.getSizeInBits() == 64 && RC == X86::GR64RegisterClass)
1307           ArgValue = DAG.getNode(ISD::BIT_CONVERT, VA.getLocVT(), ArgValue);
1308         else if (RC == X86::VR128RegisterClass) {
1309           ArgValue = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, MVT::i64, ArgValue,
1310                                  DAG.getConstant(0, MVT::i64));
1311           ArgValue = DAG.getNode(ISD::BIT_CONVERT, VA.getLocVT(), ArgValue);
1312         }
1313       }
1314
1315       ArgValues.push_back(ArgValue);
1316     } else {
1317       assert(VA.isMemLoc());
1318       ArgValues.push_back(LowerMemArgument(Op, DAG, VA, MFI, CC, Root, i));
1319     }
1320   }
1321
1322   // The x86-64 ABI for returning structs by value requires that we copy
1323   // the sret argument into %rax for the return. Save the argument into
1324   // a virtual register so that we can access it from the return points.
1325   if (Is64Bit && DAG.getMachineFunction().getFunction()->hasStructRetAttr()) {
1326     MachineFunction &MF = DAG.getMachineFunction();
1327     X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1328     unsigned Reg = FuncInfo->getSRetReturnReg();
1329     if (!Reg) {
1330       Reg = MF.getRegInfo().createVirtualRegister(getRegClassFor(MVT::i64));
1331       FuncInfo->setSRetReturnReg(Reg);
1332     }
1333     SDValue Copy = DAG.getCopyToReg(DAG.getEntryNode(), Reg, ArgValues[0]);
1334     Root = DAG.getNode(ISD::TokenFactor, MVT::Other, Copy, Root);
1335   }
1336
1337   unsigned StackSize = CCInfo.getNextStackOffset();
1338   // align stack specially for tail calls
1339   if (PerformTailCallOpt && CC == CallingConv::Fast)
1340     StackSize = GetAlignedArgumentStackSize(StackSize, DAG);
1341
1342   // If the function takes variable number of arguments, make a frame index for
1343   // the start of the first vararg value... for expansion of llvm.va_start.
1344   if (isVarArg) {
1345     if (Is64Bit || CC != CallingConv::X86_FastCall) {
1346       VarArgsFrameIndex = MFI->CreateFixedObject(1, StackSize);
1347     }
1348     if (Is64Bit) {
1349       unsigned TotalNumIntRegs = 0, TotalNumXMMRegs = 0;
1350
1351       // FIXME: We should really autogenerate these arrays
1352       static const unsigned GPR64ArgRegsWin64[] = {
1353         X86::RCX, X86::RDX, X86::R8,  X86::R9
1354       };
1355       static const unsigned XMMArgRegsWin64[] = {
1356         X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3
1357       };
1358       static const unsigned GPR64ArgRegs64Bit[] = {
1359         X86::RDI, X86::RSI, X86::RDX, X86::RCX, X86::R8, X86::R9
1360       };
1361       static const unsigned XMMArgRegs64Bit[] = {
1362         X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
1363         X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
1364       };
1365       const unsigned *GPR64ArgRegs, *XMMArgRegs;
1366
1367       if (IsWin64) {
1368         TotalNumIntRegs = 4; TotalNumXMMRegs = 4;
1369         GPR64ArgRegs = GPR64ArgRegsWin64;
1370         XMMArgRegs = XMMArgRegsWin64;
1371       } else {
1372         TotalNumIntRegs = 6; TotalNumXMMRegs = 8;
1373         GPR64ArgRegs = GPR64ArgRegs64Bit;
1374         XMMArgRegs = XMMArgRegs64Bit;
1375       }
1376       unsigned NumIntRegs = CCInfo.getFirstUnallocated(GPR64ArgRegs,
1377                                                        TotalNumIntRegs);
1378       unsigned NumXMMRegs = CCInfo.getFirstUnallocated(XMMArgRegs,
1379                                                        TotalNumXMMRegs);
1380
1381       // For X86-64, if there are vararg parameters that are passed via
1382       // registers, then we must store them to their spots on the stack so they
1383       // may be loaded by deferencing the result of va_next.
1384       VarArgsGPOffset = NumIntRegs * 8;
1385       VarArgsFPOffset = TotalNumIntRegs * 8 + NumXMMRegs * 16;
1386       RegSaveFrameIndex = MFI->CreateStackObject(TotalNumIntRegs * 8 +
1387                                                  TotalNumXMMRegs * 16, 16);
1388
1389       // Store the integer parameter registers.
1390       SmallVector<SDValue, 8> MemOps;
1391       SDValue RSFIN = DAG.getFrameIndex(RegSaveFrameIndex, getPointerTy());
1392       SDValue FIN = DAG.getNode(ISD::ADD, getPointerTy(), RSFIN,
1393                                   DAG.getIntPtrConstant(VarArgsGPOffset));
1394       for (; NumIntRegs != TotalNumIntRegs; ++NumIntRegs) {
1395         unsigned VReg = AddLiveIn(MF, GPR64ArgRegs[NumIntRegs],
1396                                   X86::GR64RegisterClass);
1397         SDValue Val = DAG.getCopyFromReg(Root, VReg, MVT::i64);
1398         SDValue Store =
1399           DAG.getStore(Val.getValue(1), Val, FIN,
1400                        PseudoSourceValue::getFixedStack(RegSaveFrameIndex), 0);
1401         MemOps.push_back(Store);
1402         FIN = DAG.getNode(ISD::ADD, getPointerTy(), FIN,
1403                           DAG.getIntPtrConstant(8));
1404       }
1405
1406       // Now store the XMM (fp + vector) parameter registers.
1407       FIN = DAG.getNode(ISD::ADD, getPointerTy(), RSFIN,
1408                         DAG.getIntPtrConstant(VarArgsFPOffset));
1409       for (; NumXMMRegs != TotalNumXMMRegs; ++NumXMMRegs) {
1410         unsigned VReg = AddLiveIn(MF, XMMArgRegs[NumXMMRegs],
1411                                   X86::VR128RegisterClass);
1412         SDValue Val = DAG.getCopyFromReg(Root, VReg, MVT::v4f32);
1413         SDValue Store =
1414           DAG.getStore(Val.getValue(1), Val, FIN,
1415                        PseudoSourceValue::getFixedStack(RegSaveFrameIndex), 0);
1416         MemOps.push_back(Store);
1417         FIN = DAG.getNode(ISD::ADD, getPointerTy(), FIN,
1418                           DAG.getIntPtrConstant(16));
1419       }
1420       if (!MemOps.empty())
1421           Root = DAG.getNode(ISD::TokenFactor, MVT::Other,
1422                              &MemOps[0], MemOps.size());
1423     }
1424   }
1425
1426   ArgValues.push_back(Root);
1427
1428   // Some CCs need callee pop.
1429   if (IsCalleePop(isVarArg, CC)) {
1430     BytesToPopOnReturn  = StackSize; // Callee pops everything.
1431     BytesCallerReserves = 0;
1432   } else {
1433     BytesToPopOnReturn  = 0; // Callee pops nothing.
1434     // If this is an sret function, the return should pop the hidden pointer.
1435     if (!Is64Bit && CC != CallingConv::Fast && ArgsAreStructReturn(Op))
1436       BytesToPopOnReturn = 4;
1437     BytesCallerReserves = StackSize;
1438   }
1439
1440   if (!Is64Bit) {
1441     RegSaveFrameIndex = 0xAAAAAAA;   // RegSaveFrameIndex is X86-64 only.
1442     if (CC == CallingConv::X86_FastCall)
1443       VarArgsFrameIndex = 0xAAAAAAA;   // fastcc functions can't have varargs.
1444   }
1445
1446   FuncInfo->setBytesToPopOnReturn(BytesToPopOnReturn);
1447
1448   // Return the new list of results.
1449   return DAG.getNode(ISD::MERGE_VALUES, Op.getNode()->getVTList(),
1450                      &ArgValues[0], ArgValues.size()).getValue(Op.getResNo());
1451 }
1452
1453 SDValue
1454 X86TargetLowering::LowerMemOpCallTo(CallSDNode *TheCall, SelectionDAG &DAG,
1455                                     const SDValue &StackPtr,
1456                                     const CCValAssign &VA,
1457                                     SDValue Chain,
1458                                     SDValue Arg, ISD::ArgFlagsTy Flags) {
1459   unsigned LocMemOffset = VA.getLocMemOffset();
1460   SDValue PtrOff = DAG.getIntPtrConstant(LocMemOffset);
1461   PtrOff = DAG.getNode(ISD::ADD, getPointerTy(), StackPtr, PtrOff);
1462   if (Flags.isByVal()) {
1463     return CreateCopyOfByValArgument(Arg, PtrOff, Chain, Flags, DAG);
1464   }
1465   return DAG.getStore(Chain, Arg, PtrOff,
1466                       PseudoSourceValue::getStack(), LocMemOffset);
1467 }
1468
1469 /// EmitTailCallLoadRetAddr - Emit a load of return adress if tail call
1470 /// optimization is performed and it is required.
1471 SDValue
1472 X86TargetLowering::EmitTailCallLoadRetAddr(SelectionDAG &DAG,
1473                                            SDValue &OutRetAddr,
1474                                            SDValue Chain,
1475                                            bool IsTailCall,
1476                                            bool Is64Bit,
1477                                            int FPDiff) {
1478   if (!IsTailCall || FPDiff==0) return Chain;
1479
1480   // Adjust the Return address stack slot.
1481   MVT VT = getPointerTy();
1482   OutRetAddr = getReturnAddressFrameIndex(DAG);
1483   // Load the "old" Return address.
1484   OutRetAddr = DAG.getLoad(VT, Chain,OutRetAddr, NULL, 0);
1485   return SDValue(OutRetAddr.getNode(), 1);
1486 }
1487
1488 /// EmitTailCallStoreRetAddr - Emit a store of the return adress if tail call
1489 /// optimization is performed and it is required (FPDiff!=0).
1490 static SDValue
1491 EmitTailCallStoreRetAddr(SelectionDAG & DAG, MachineFunction &MF,
1492                          SDValue Chain, SDValue RetAddrFrIdx,
1493                          bool Is64Bit, int FPDiff) {
1494   // Store the return address to the appropriate stack slot.
1495   if (!FPDiff) return Chain;
1496   // Calculate the new stack slot for the return address.
1497   int SlotSize = Is64Bit ? 8 : 4;
1498   int NewReturnAddrFI =
1499     MF.getFrameInfo()->CreateFixedObject(SlotSize, FPDiff-SlotSize);
1500   MVT VT = Is64Bit ? MVT::i64 : MVT::i32;
1501   SDValue NewRetAddrFrIdx = DAG.getFrameIndex(NewReturnAddrFI, VT);
1502   Chain = DAG.getStore(Chain, RetAddrFrIdx, NewRetAddrFrIdx,
1503                        PseudoSourceValue::getFixedStack(NewReturnAddrFI), 0);
1504   return Chain;
1505 }
1506
1507 SDValue X86TargetLowering::LowerCALL(SDValue Op, SelectionDAG &DAG) {
1508   MachineFunction &MF = DAG.getMachineFunction();
1509   CallSDNode *TheCall = cast<CallSDNode>(Op.getNode());
1510   SDValue Chain       = TheCall->getChain();
1511   unsigned CC         = TheCall->getCallingConv();
1512   bool isVarArg       = TheCall->isVarArg();
1513   bool IsTailCall     = TheCall->isTailCall() &&
1514                         CC == CallingConv::Fast && PerformTailCallOpt;
1515   SDValue Callee      = TheCall->getCallee();
1516   bool Is64Bit        = Subtarget->is64Bit();
1517   bool IsStructRet    = CallIsStructReturn(TheCall);
1518
1519   assert(!(isVarArg && CC == CallingConv::Fast) &&
1520          "Var args not supported with calling convention fastcc");
1521
1522   // Analyze operands of the call, assigning locations to each operand.
1523   SmallVector<CCValAssign, 16> ArgLocs;
1524   CCState CCInfo(CC, isVarArg, getTargetMachine(), ArgLocs);
1525   CCInfo.AnalyzeCallOperands(TheCall, CCAssignFnForNode(CC));
1526
1527   // Get a count of how many bytes are to be pushed on the stack.
1528   unsigned NumBytes = CCInfo.getNextStackOffset();
1529   if (PerformTailCallOpt && CC == CallingConv::Fast)
1530     NumBytes = GetAlignedArgumentStackSize(NumBytes, DAG);
1531
1532   int FPDiff = 0;
1533   if (IsTailCall) {
1534     // Lower arguments at fp - stackoffset + fpdiff.
1535     unsigned NumBytesCallerPushed =
1536       MF.getInfo<X86MachineFunctionInfo>()->getBytesToPopOnReturn();
1537     FPDiff = NumBytesCallerPushed - NumBytes;
1538
1539     // Set the delta of movement of the returnaddr stackslot.
1540     // But only set if delta is greater than previous delta.
1541     if (FPDiff < (MF.getInfo<X86MachineFunctionInfo>()->getTCReturnAddrDelta()))
1542       MF.getInfo<X86MachineFunctionInfo>()->setTCReturnAddrDelta(FPDiff);
1543   }
1544
1545   Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(NumBytes, true));
1546
1547   SDValue RetAddrFrIdx;
1548   // Load return adress for tail calls.
1549   Chain = EmitTailCallLoadRetAddr(DAG, RetAddrFrIdx, Chain, IsTailCall, Is64Bit,
1550                                   FPDiff);
1551
1552   SmallVector<std::pair<unsigned, SDValue>, 8> RegsToPass;
1553   SmallVector<SDValue, 8> MemOpChains;
1554   SDValue StackPtr;
1555
1556   // Walk the register/memloc assignments, inserting copies/loads.  In the case
1557   // of tail call optimization arguments are handle later.
1558   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1559     CCValAssign &VA = ArgLocs[i];
1560     SDValue Arg = TheCall->getArg(i);
1561     ISD::ArgFlagsTy Flags = TheCall->getArgFlags(i);
1562     bool isByVal = Flags.isByVal();
1563
1564     // Promote the value if needed.
1565     switch (VA.getLocInfo()) {
1566     default: assert(0 && "Unknown loc info!");
1567     case CCValAssign::Full: break;
1568     case CCValAssign::SExt:
1569       Arg = DAG.getNode(ISD::SIGN_EXTEND, VA.getLocVT(), Arg);
1570       break;
1571     case CCValAssign::ZExt:
1572       Arg = DAG.getNode(ISD::ZERO_EXTEND, VA.getLocVT(), Arg);
1573       break;
1574     case CCValAssign::AExt:
1575       Arg = DAG.getNode(ISD::ANY_EXTEND, VA.getLocVT(), Arg);
1576       break;
1577     }
1578
1579     if (VA.isRegLoc()) {
1580       if (Is64Bit) {
1581         MVT RegVT = VA.getLocVT();
1582         if (RegVT.isVector() && RegVT.getSizeInBits() == 64)
1583           switch (VA.getLocReg()) {
1584           default:
1585             break;
1586           case X86::RDI: case X86::RSI: case X86::RDX: case X86::RCX:
1587           case X86::R8: {
1588             // Special case: passing MMX values in GPR registers.
1589             Arg = DAG.getNode(ISD::BIT_CONVERT, MVT::i64, Arg);
1590             break;
1591           }
1592           case X86::XMM0: case X86::XMM1: case X86::XMM2: case X86::XMM3:
1593           case X86::XMM4: case X86::XMM5: case X86::XMM6: case X86::XMM7: {
1594             // Special case: passing MMX values in XMM registers.
1595             Arg = DAG.getNode(ISD::BIT_CONVERT, MVT::i64, Arg);
1596             Arg = DAG.getNode(ISD::SCALAR_TO_VECTOR, MVT::v2i64, Arg);
1597             Arg = DAG.getNode(ISD::VECTOR_SHUFFLE, MVT::v2i64,
1598                               DAG.getNode(ISD::UNDEF, MVT::v2i64), Arg,
1599                               getMOVLMask(2, DAG));
1600             break;
1601           }
1602           }
1603       }
1604       RegsToPass.push_back(std::make_pair(VA.getLocReg(), Arg));
1605     } else {
1606       if (!IsTailCall || (IsTailCall && isByVal)) {
1607         assert(VA.isMemLoc());
1608         if (StackPtr.getNode() == 0)
1609           StackPtr = DAG.getCopyFromReg(Chain, X86StackPtr, getPointerTy());
1610
1611         MemOpChains.push_back(LowerMemOpCallTo(TheCall, DAG, StackPtr, VA,
1612                                                Chain, Arg, Flags));
1613       }
1614     }
1615   }
1616
1617   if (!MemOpChains.empty())
1618     Chain = DAG.getNode(ISD::TokenFactor, MVT::Other,
1619                         &MemOpChains[0], MemOpChains.size());
1620
1621   // Build a sequence of copy-to-reg nodes chained together with token chain
1622   // and flag operands which copy the outgoing args into registers.
1623   SDValue InFlag;
1624   // Tail call byval lowering might overwrite argument registers so in case of
1625   // tail call optimization the copies to registers are lowered later.
1626   if (!IsTailCall)
1627     for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
1628       Chain = DAG.getCopyToReg(Chain, RegsToPass[i].first, RegsToPass[i].second,
1629                                InFlag);
1630       InFlag = Chain.getValue(1);
1631     }
1632
1633   // ELF / PIC requires GOT in the EBX register before function calls via PLT
1634   // GOT pointer.
1635   if (CallRequiresGOTPtrInReg(Is64Bit, IsTailCall)) {
1636     Chain = DAG.getCopyToReg(Chain, X86::EBX,
1637                              DAG.getNode(X86ISD::GlobalBaseReg, getPointerTy()),
1638                              InFlag);
1639     InFlag = Chain.getValue(1);
1640   }
1641   // If we are tail calling and generating PIC/GOT style code load the address
1642   // of the callee into ecx. The value in ecx is used as target of the tail
1643   // jump. This is done to circumvent the ebx/callee-saved problem for tail
1644   // calls on PIC/GOT architectures. Normally we would just put the address of
1645   // GOT into ebx and then call target@PLT. But for tail callss ebx would be
1646   // restored (since ebx is callee saved) before jumping to the target@PLT.
1647   if (CallRequiresFnAddressInReg(Is64Bit, IsTailCall)) {
1648     // Note: The actual moving to ecx is done further down.
1649     GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee);
1650     if (G && !G->getGlobal()->hasHiddenVisibility() &&
1651         !G->getGlobal()->hasProtectedVisibility())
1652       Callee =  LowerGlobalAddress(Callee, DAG);
1653     else if (isa<ExternalSymbolSDNode>(Callee))
1654       Callee = LowerExternalSymbol(Callee,DAG);
1655   }
1656
1657   if (Is64Bit && isVarArg) {
1658     // From AMD64 ABI document:
1659     // For calls that may call functions that use varargs or stdargs
1660     // (prototype-less calls or calls to functions containing ellipsis (...) in
1661     // the declaration) %al is used as hidden argument to specify the number
1662     // of SSE registers used. The contents of %al do not need to match exactly
1663     // the number of registers, but must be an ubound on the number of SSE
1664     // registers used and is in the range 0 - 8 inclusive.
1665
1666     // FIXME: Verify this on Win64
1667     // Count the number of XMM registers allocated.
1668     static const unsigned XMMArgRegs[] = {
1669       X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
1670       X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
1671     };
1672     unsigned NumXMMRegs = CCInfo.getFirstUnallocated(XMMArgRegs, 8);
1673
1674     Chain = DAG.getCopyToReg(Chain, X86::AL,
1675                              DAG.getConstant(NumXMMRegs, MVT::i8), InFlag);
1676     InFlag = Chain.getValue(1);
1677   }
1678
1679
1680   // For tail calls lower the arguments to the 'real' stack slot.
1681   if (IsTailCall) {
1682     SmallVector<SDValue, 8> MemOpChains2;
1683     SDValue FIN;
1684     int FI = 0;
1685     // Do not flag preceeding copytoreg stuff together with the following stuff.
1686     InFlag = SDValue();
1687     for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1688       CCValAssign &VA = ArgLocs[i];
1689       if (!VA.isRegLoc()) {
1690         assert(VA.isMemLoc());
1691         SDValue Arg = TheCall->getArg(i);
1692         ISD::ArgFlagsTy Flags = TheCall->getArgFlags(i);
1693         // Create frame index.
1694         int32_t Offset = VA.getLocMemOffset()+FPDiff;
1695         uint32_t OpSize = (VA.getLocVT().getSizeInBits()+7)/8;
1696         FI = MF.getFrameInfo()->CreateFixedObject(OpSize, Offset);
1697         FIN = DAG.getFrameIndex(FI, getPointerTy());
1698
1699         if (Flags.isByVal()) {
1700           // Copy relative to framepointer.
1701           SDValue Source = DAG.getIntPtrConstant(VA.getLocMemOffset());
1702           if (StackPtr.getNode() == 0)
1703             StackPtr = DAG.getCopyFromReg(Chain, X86StackPtr, getPointerTy());
1704           Source = DAG.getNode(ISD::ADD, getPointerTy(), StackPtr, Source);
1705
1706           MemOpChains2.push_back(CreateCopyOfByValArgument(Source, FIN, Chain,
1707                                                            Flags, DAG));
1708         } else {
1709           // Store relative to framepointer.
1710           MemOpChains2.push_back(
1711             DAG.getStore(Chain, Arg, FIN,
1712                          PseudoSourceValue::getFixedStack(FI), 0));
1713         }
1714       }
1715     }
1716
1717     if (!MemOpChains2.empty())
1718       Chain = DAG.getNode(ISD::TokenFactor, MVT::Other,
1719                           &MemOpChains2[0], MemOpChains2.size());
1720
1721     // Copy arguments to their registers.
1722     for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
1723       Chain = DAG.getCopyToReg(Chain, RegsToPass[i].first, RegsToPass[i].second,
1724                                InFlag);
1725       InFlag = Chain.getValue(1);
1726     }
1727     InFlag =SDValue();
1728
1729     // Store the return address to the appropriate stack slot.
1730     Chain = EmitTailCallStoreRetAddr(DAG, MF, Chain, RetAddrFrIdx, Is64Bit,
1731                                      FPDiff);
1732   }
1733
1734   // If the callee is a GlobalAddress node (quite common, every direct call is)
1735   // turn it into a TargetGlobalAddress node so that legalize doesn't hack it.
1736   if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
1737     // We should use extra load for direct calls to dllimported functions in
1738     // non-JIT mode.
1739     if (!Subtarget->GVRequiresExtraLoad(G->getGlobal(),
1740                                         getTargetMachine(), true))
1741       Callee = DAG.getTargetGlobalAddress(G->getGlobal(), getPointerTy(),
1742                                           G->getOffset());
1743   } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee)) {
1744     Callee = DAG.getTargetExternalSymbol(S->getSymbol(), getPointerTy());
1745   } else if (IsTailCall) {
1746     unsigned Opc = Is64Bit ? X86::R9 : X86::EAX;
1747
1748     Chain = DAG.getCopyToReg(Chain,
1749                              DAG.getRegister(Opc, getPointerTy()),
1750                              Callee,InFlag);
1751     Callee = DAG.getRegister(Opc, getPointerTy());
1752     // Add register as live out.
1753     DAG.getMachineFunction().getRegInfo().addLiveOut(Opc);
1754   }
1755
1756   // Returns a chain & a flag for retval copy to use.
1757   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
1758   SmallVector<SDValue, 8> Ops;
1759
1760   if (IsTailCall) {
1761     Ops.push_back(Chain);
1762     Ops.push_back(DAG.getIntPtrConstant(NumBytes, true));
1763     Ops.push_back(DAG.getIntPtrConstant(0, true));
1764     if (InFlag.getNode())
1765       Ops.push_back(InFlag);
1766     Chain = DAG.getNode(ISD::CALLSEQ_END, NodeTys, &Ops[0], Ops.size());
1767     InFlag = Chain.getValue(1);
1768
1769     // Returns a chain & a flag for retval copy to use.
1770     NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
1771     Ops.clear();
1772   }
1773
1774   Ops.push_back(Chain);
1775   Ops.push_back(Callee);
1776
1777   if (IsTailCall)
1778     Ops.push_back(DAG.getConstant(FPDiff, MVT::i32));
1779
1780   // Add argument registers to the end of the list so that they are known live
1781   // into the call.
1782   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
1783     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
1784                                   RegsToPass[i].second.getValueType()));
1785
1786   // Add an implicit use GOT pointer in EBX.
1787   if (!IsTailCall && !Is64Bit &&
1788       getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
1789       Subtarget->isPICStyleGOT())
1790     Ops.push_back(DAG.getRegister(X86::EBX, getPointerTy()));
1791
1792   // Add an implicit use of AL for x86 vararg functions.
1793   if (Is64Bit && isVarArg)
1794     Ops.push_back(DAG.getRegister(X86::AL, MVT::i8));
1795
1796   if (InFlag.getNode())
1797     Ops.push_back(InFlag);
1798
1799   if (IsTailCall) {
1800     assert(InFlag.getNode() &&
1801            "Flag must be set. Depend on flag being set in LowerRET");
1802     Chain = DAG.getNode(X86ISD::TAILCALL,
1803                         TheCall->getVTList(), &Ops[0], Ops.size());
1804
1805     return SDValue(Chain.getNode(), Op.getResNo());
1806   }
1807
1808   Chain = DAG.getNode(X86ISD::CALL, NodeTys, &Ops[0], Ops.size());
1809   InFlag = Chain.getValue(1);
1810
1811   // Create the CALLSEQ_END node.
1812   unsigned NumBytesForCalleeToPush;
1813   if (IsCalleePop(isVarArg, CC))
1814     NumBytesForCalleeToPush = NumBytes;    // Callee pops everything
1815   else if (!Is64Bit && CC != CallingConv::Fast && IsStructRet)
1816     // If this is is a call to a struct-return function, the callee
1817     // pops the hidden struct pointer, so we have to push it back.
1818     // This is common for Darwin/X86, Linux & Mingw32 targets.
1819     NumBytesForCalleeToPush = 4;
1820   else
1821     NumBytesForCalleeToPush = 0;  // Callee pops nothing.
1822
1823   // Returns a flag for retval copy to use.
1824   Chain = DAG.getCALLSEQ_END(Chain,
1825                              DAG.getIntPtrConstant(NumBytes, true),
1826                              DAG.getIntPtrConstant(NumBytesForCalleeToPush,
1827                                                    true),
1828                              InFlag);
1829   InFlag = Chain.getValue(1);
1830
1831   // Handle result values, copying them out of physregs into vregs that we
1832   // return.
1833   return SDValue(LowerCallResult(Chain, InFlag, TheCall, CC, DAG),
1834                  Op.getResNo());
1835 }
1836
1837
1838 //===----------------------------------------------------------------------===//
1839 //                Fast Calling Convention (tail call) implementation
1840 //===----------------------------------------------------------------------===//
1841
1842 //  Like std call, callee cleans arguments, convention except that ECX is
1843 //  reserved for storing the tail called function address. Only 2 registers are
1844 //  free for argument passing (inreg). Tail call optimization is performed
1845 //  provided:
1846 //                * tailcallopt is enabled
1847 //                * caller/callee are fastcc
1848 //  On X86_64 architecture with GOT-style position independent code only local
1849 //  (within module) calls are supported at the moment.
1850 //  To keep the stack aligned according to platform abi the function
1851 //  GetAlignedArgumentStackSize ensures that argument delta is always multiples
1852 //  of stack alignment. (Dynamic linkers need this - darwin's dyld for example)
1853 //  If a tail called function callee has more arguments than the caller the
1854 //  caller needs to make sure that there is room to move the RETADDR to. This is
1855 //  achieved by reserving an area the size of the argument delta right after the
1856 //  original REtADDR, but before the saved framepointer or the spilled registers
1857 //  e.g. caller(arg1, arg2) calls callee(arg1, arg2,arg3,arg4)
1858 //  stack layout:
1859 //    arg1
1860 //    arg2
1861 //    RETADDR
1862 //    [ new RETADDR
1863 //      move area ]
1864 //    (possible EBP)
1865 //    ESI
1866 //    EDI
1867 //    local1 ..
1868
1869 /// GetAlignedArgumentStackSize - Make the stack size align e.g 16n + 12 aligned
1870 /// for a 16 byte align requirement.
1871 unsigned X86TargetLowering::GetAlignedArgumentStackSize(unsigned StackSize,
1872                                                         SelectionDAG& DAG) {
1873   MachineFunction &MF = DAG.getMachineFunction();
1874   const TargetMachine &TM = MF.getTarget();
1875   const TargetFrameInfo &TFI = *TM.getFrameInfo();
1876   unsigned StackAlignment = TFI.getStackAlignment();
1877   uint64_t AlignMask = StackAlignment - 1;
1878   int64_t Offset = StackSize;
1879   uint64_t SlotSize = TD->getPointerSize();
1880   if ( (Offset & AlignMask) <= (StackAlignment - SlotSize) ) {
1881     // Number smaller than 12 so just add the difference.
1882     Offset += ((StackAlignment - SlotSize) - (Offset & AlignMask));
1883   } else {
1884     // Mask out lower bits, add stackalignment once plus the 12 bytes.
1885     Offset = ((~AlignMask) & Offset) + StackAlignment +
1886       (StackAlignment-SlotSize);
1887   }
1888   return Offset;
1889 }
1890
1891 /// IsEligibleForTailCallElimination - Check to see whether the next instruction
1892 /// following the call is a return. A function is eligible if caller/callee
1893 /// calling conventions match, currently only fastcc supports tail calls, and
1894 /// the function CALL is immediatly followed by a RET.
1895 bool X86TargetLowering::IsEligibleForTailCallOptimization(CallSDNode *TheCall,
1896                                                       SDValue Ret,
1897                                                       SelectionDAG& DAG) const {
1898   if (!PerformTailCallOpt)
1899     return false;
1900
1901   if (CheckTailCallReturnConstraints(TheCall, Ret)) {
1902     MachineFunction &MF = DAG.getMachineFunction();
1903     unsigned CallerCC = MF.getFunction()->getCallingConv();
1904     unsigned CalleeCC= TheCall->getCallingConv();
1905     if (CalleeCC == CallingConv::Fast && CallerCC == CalleeCC) {
1906       SDValue Callee = TheCall->getCallee();
1907       // On x86/32Bit PIC/GOT  tail calls are supported.
1908       if (getTargetMachine().getRelocationModel() != Reloc::PIC_ ||
1909           !Subtarget->isPICStyleGOT()|| !Subtarget->is64Bit())
1910         return true;
1911
1912       // Can only do local tail calls (in same module, hidden or protected) on
1913       // x86_64 PIC/GOT at the moment.
1914       if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee))
1915         return G->getGlobal()->hasHiddenVisibility()
1916             || G->getGlobal()->hasProtectedVisibility();
1917     }
1918   }
1919
1920   return false;
1921 }
1922
1923 FastISel *
1924 X86TargetLowering::createFastISel(MachineFunction &mf,
1925                                   MachineModuleInfo *mmo,
1926                                   DenseMap<const Value *, unsigned> &vm,
1927                                   DenseMap<const BasicBlock *,
1928                                            MachineBasicBlock *> &bm,
1929                                   DenseMap<const AllocaInst *, int> &am
1930 #ifndef NDEBUG
1931                                   , SmallSet<Instruction*, 8> &cil
1932 #endif
1933                                   ) {
1934   return X86::createFastISel(mf, mmo, vm, bm, am
1935 #ifndef NDEBUG
1936                              , cil
1937 #endif
1938                              );
1939 }
1940
1941
1942 //===----------------------------------------------------------------------===//
1943 //                           Other Lowering Hooks
1944 //===----------------------------------------------------------------------===//
1945
1946
1947 SDValue X86TargetLowering::getReturnAddressFrameIndex(SelectionDAG &DAG) {
1948   MachineFunction &MF = DAG.getMachineFunction();
1949   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1950   int ReturnAddrIndex = FuncInfo->getRAIndex();
1951   uint64_t SlotSize = TD->getPointerSize();
1952
1953   if (ReturnAddrIndex == 0) {
1954     // Set up a frame object for the return address.
1955     ReturnAddrIndex = MF.getFrameInfo()->CreateFixedObject(SlotSize, -SlotSize);
1956     FuncInfo->setRAIndex(ReturnAddrIndex);
1957   }
1958
1959   return DAG.getFrameIndex(ReturnAddrIndex, getPointerTy());
1960 }
1961
1962
1963 /// translateX86CC - do a one to one translation of a ISD::CondCode to the X86
1964 /// specific condition code. It returns a false if it cannot do a direct
1965 /// translation. X86CC is the translated CondCode.  LHS/RHS are modified as
1966 /// needed.
1967 static bool translateX86CC(ISD::CondCode SetCCOpcode, bool isFP,
1968                            unsigned &X86CC, SDValue &LHS, SDValue &RHS,
1969                            SelectionDAG &DAG) {
1970   X86CC = X86::COND_INVALID;
1971   if (!isFP) {
1972     if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(RHS)) {
1973       if (SetCCOpcode == ISD::SETGT && RHSC->isAllOnesValue()) {
1974         // X > -1   -> X == 0, jump !sign.
1975         RHS = DAG.getConstant(0, RHS.getValueType());
1976         X86CC = X86::COND_NS;
1977         return true;
1978       } else if (SetCCOpcode == ISD::SETLT && RHSC->isNullValue()) {
1979         // X < 0   -> X == 0, jump on sign.
1980         X86CC = X86::COND_S;
1981         return true;
1982       } else if (SetCCOpcode == ISD::SETLT && RHSC->getZExtValue() == 1) {
1983         // X < 1   -> X <= 0
1984         RHS = DAG.getConstant(0, RHS.getValueType());
1985         X86CC = X86::COND_LE;
1986         return true;
1987       }
1988     }
1989
1990     switch (SetCCOpcode) {
1991     default: break;
1992     case ISD::SETEQ:  X86CC = X86::COND_E;  break;
1993     case ISD::SETGT:  X86CC = X86::COND_G;  break;
1994     case ISD::SETGE:  X86CC = X86::COND_GE; break;
1995     case ISD::SETLT:  X86CC = X86::COND_L;  break;
1996     case ISD::SETLE:  X86CC = X86::COND_LE; break;
1997     case ISD::SETNE:  X86CC = X86::COND_NE; break;
1998     case ISD::SETULT: X86CC = X86::COND_B;  break;
1999     case ISD::SETUGT: X86CC = X86::COND_A;  break;
2000     case ISD::SETULE: X86CC = X86::COND_BE; break;
2001     case ISD::SETUGE: X86CC = X86::COND_AE; break;
2002     }
2003   } else {
2004     // First determine if it is required or is profitable to flip the operands.
2005
2006     // If LHS is a foldable load, but RHS is not, flip the condition.
2007     if ((ISD::isNON_EXTLoad(LHS.getNode()) && LHS.hasOneUse()) &&
2008         !(ISD::isNON_EXTLoad(RHS.getNode()) && RHS.hasOneUse())) {
2009       SetCCOpcode = getSetCCSwappedOperands(SetCCOpcode);
2010       std::swap(LHS, RHS);
2011     }
2012
2013     switch (SetCCOpcode) {
2014     default: break;
2015     case ISD::SETOLT:
2016     case ISD::SETOLE:
2017     case ISD::SETUGT:
2018     case ISD::SETUGE:
2019       std::swap(LHS, RHS);
2020       break;
2021     }
2022
2023     // On a floating point condition, the flags are set as follows:
2024     // ZF  PF  CF   op
2025     //  0 | 0 | 0 | X > Y
2026     //  0 | 0 | 1 | X < Y
2027     //  1 | 0 | 0 | X == Y
2028     //  1 | 1 | 1 | unordered
2029     switch (SetCCOpcode) {
2030     default: break;
2031     case ISD::SETUEQ:
2032     case ISD::SETEQ:
2033       X86CC = X86::COND_E;
2034       break;
2035     case ISD::SETOLT:              // flipped
2036     case ISD::SETOGT:
2037     case ISD::SETGT:
2038       X86CC = X86::COND_A;
2039       break;
2040     case ISD::SETOLE:              // flipped
2041     case ISD::SETOGE:
2042     case ISD::SETGE:
2043       X86CC = X86::COND_AE;
2044       break;
2045     case ISD::SETUGT:              // flipped
2046     case ISD::SETULT:
2047     case ISD::SETLT:
2048       X86CC = X86::COND_B;
2049       break;
2050     case ISD::SETUGE:              // flipped
2051     case ISD::SETULE:
2052     case ISD::SETLE:
2053       X86CC = X86::COND_BE;
2054       break;
2055     case ISD::SETONE:
2056     case ISD::SETNE:
2057       X86CC = X86::COND_NE;
2058       break;
2059     case ISD::SETUO:
2060       X86CC = X86::COND_P;
2061       break;
2062     case ISD::SETO:
2063       X86CC = X86::COND_NP;
2064       break;
2065     }
2066   }
2067
2068   return X86CC != X86::COND_INVALID;
2069 }
2070
2071 /// hasFPCMov - is there a floating point cmov for the specific X86 condition
2072 /// code. Current x86 isa includes the following FP cmov instructions:
2073 /// fcmovb, fcomvbe, fcomve, fcmovu, fcmovae, fcmova, fcmovne, fcmovnu.
2074 static bool hasFPCMov(unsigned X86CC) {
2075   switch (X86CC) {
2076   default:
2077     return false;
2078   case X86::COND_B:
2079   case X86::COND_BE:
2080   case X86::COND_E:
2081   case X86::COND_P:
2082   case X86::COND_A:
2083   case X86::COND_AE:
2084   case X86::COND_NE:
2085   case X86::COND_NP:
2086     return true;
2087   }
2088 }
2089
2090 /// isUndefOrInRange - Op is either an undef node or a ConstantSDNode.  Return
2091 /// true if Op is undef or if its value falls within the specified range (L, H].
2092 static bool isUndefOrInRange(SDValue Op, unsigned Low, unsigned Hi) {
2093   if (Op.getOpcode() == ISD::UNDEF)
2094     return true;
2095
2096   unsigned Val = cast<ConstantSDNode>(Op)->getZExtValue();
2097   return (Val >= Low && Val < Hi);
2098 }
2099
2100 /// isUndefOrEqual - Op is either an undef node or a ConstantSDNode.  Return
2101 /// true if Op is undef or if its value equal to the specified value.
2102 static bool isUndefOrEqual(SDValue Op, unsigned Val) {
2103   if (Op.getOpcode() == ISD::UNDEF)
2104     return true;
2105   return cast<ConstantSDNode>(Op)->getZExtValue() == Val;
2106 }
2107
2108 /// isPSHUFDMask - Return true if the specified VECTOR_SHUFFLE operand
2109 /// specifies a shuffle of elements that is suitable for input to PSHUFD.
2110 bool X86::isPSHUFDMask(SDNode *N) {
2111   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2112
2113   if (N->getNumOperands() != 2 && N->getNumOperands() != 4)
2114     return false;
2115
2116   // Check if the value doesn't reference the second vector.
2117   for (unsigned i = 0, e = N->getNumOperands(); i != e; ++i) {
2118     SDValue Arg = N->getOperand(i);
2119     if (Arg.getOpcode() == ISD::UNDEF) continue;
2120     assert(isa<ConstantSDNode>(Arg) && "Invalid VECTOR_SHUFFLE mask!");
2121     if (cast<ConstantSDNode>(Arg)->getZExtValue() >= e)
2122       return false;
2123   }
2124
2125   return true;
2126 }
2127
2128 /// isPSHUFHWMask - Return true if the specified VECTOR_SHUFFLE operand
2129 /// specifies a shuffle of elements that is suitable for input to PSHUFHW.
2130 bool X86::isPSHUFHWMask(SDNode *N) {
2131   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2132
2133   if (N->getNumOperands() != 8)
2134     return false;
2135
2136   // Lower quadword copied in order.
2137   for (unsigned i = 0; i != 4; ++i) {
2138     SDValue Arg = N->getOperand(i);
2139     if (Arg.getOpcode() == ISD::UNDEF) continue;
2140     assert(isa<ConstantSDNode>(Arg) && "Invalid VECTOR_SHUFFLE mask!");
2141     if (cast<ConstantSDNode>(Arg)->getZExtValue() != i)
2142       return false;
2143   }
2144
2145   // Upper quadword shuffled.
2146   for (unsigned i = 4; i != 8; ++i) {
2147     SDValue Arg = N->getOperand(i);
2148     if (Arg.getOpcode() == ISD::UNDEF) continue;
2149     assert(isa<ConstantSDNode>(Arg) && "Invalid VECTOR_SHUFFLE mask!");
2150     unsigned Val = cast<ConstantSDNode>(Arg)->getZExtValue();
2151     if (Val < 4 || Val > 7)
2152       return false;
2153   }
2154
2155   return true;
2156 }
2157
2158 /// isPSHUFLWMask - Return true if the specified VECTOR_SHUFFLE operand
2159 /// specifies a shuffle of elements that is suitable for input to PSHUFLW.
2160 bool X86::isPSHUFLWMask(SDNode *N) {
2161   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2162
2163   if (N->getNumOperands() != 8)
2164     return false;
2165
2166   // Upper quadword copied in order.
2167   for (unsigned i = 4; i != 8; ++i)
2168     if (!isUndefOrEqual(N->getOperand(i), i))
2169       return false;
2170
2171   // Lower quadword shuffled.
2172   for (unsigned i = 0; i != 4; ++i)
2173     if (!isUndefOrInRange(N->getOperand(i), 0, 4))
2174       return false;
2175
2176   return true;
2177 }
2178
2179 /// isSHUFPMask - Return true if the specified VECTOR_SHUFFLE operand
2180 /// specifies a shuffle of elements that is suitable for input to SHUFP*.
2181 static bool isSHUFPMask(SDOperandPtr Elems, unsigned NumElems) {
2182   if (NumElems != 2 && NumElems != 4) return false;
2183
2184   unsigned Half = NumElems / 2;
2185   for (unsigned i = 0; i < Half; ++i)
2186     if (!isUndefOrInRange(Elems[i], 0, NumElems))
2187       return false;
2188   for (unsigned i = Half; i < NumElems; ++i)
2189     if (!isUndefOrInRange(Elems[i], NumElems, NumElems*2))
2190       return false;
2191
2192   return true;
2193 }
2194
2195 bool X86::isSHUFPMask(SDNode *N) {
2196   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2197   return ::isSHUFPMask(N->op_begin(), N->getNumOperands());
2198 }
2199
2200 /// isCommutedSHUFP - Returns true if the shuffle mask is exactly
2201 /// the reverse of what x86 shuffles want. x86 shuffles requires the lower
2202 /// half elements to come from vector 1 (which would equal the dest.) and
2203 /// the upper half to come from vector 2.
2204 static bool isCommutedSHUFP(SDOperandPtr Ops, unsigned NumOps) {
2205   if (NumOps != 2 && NumOps != 4) return false;
2206
2207   unsigned Half = NumOps / 2;
2208   for (unsigned i = 0; i < Half; ++i)
2209     if (!isUndefOrInRange(Ops[i], NumOps, NumOps*2))
2210       return false;
2211   for (unsigned i = Half; i < NumOps; ++i)
2212     if (!isUndefOrInRange(Ops[i], 0, NumOps))
2213       return false;
2214   return true;
2215 }
2216
2217 static bool isCommutedSHUFP(SDNode *N) {
2218   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2219   return isCommutedSHUFP(N->op_begin(), N->getNumOperands());
2220 }
2221
2222 /// isMOVHLPSMask - Return true if the specified VECTOR_SHUFFLE operand
2223 /// specifies a shuffle of elements that is suitable for input to MOVHLPS.
2224 bool X86::isMOVHLPSMask(SDNode *N) {
2225   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2226
2227   if (N->getNumOperands() != 4)
2228     return false;
2229
2230   // Expect bit0 == 6, bit1 == 7, bit2 == 2, bit3 == 3
2231   return isUndefOrEqual(N->getOperand(0), 6) &&
2232          isUndefOrEqual(N->getOperand(1), 7) &&
2233          isUndefOrEqual(N->getOperand(2), 2) &&
2234          isUndefOrEqual(N->getOperand(3), 3);
2235 }
2236
2237 /// isMOVHLPS_v_undef_Mask - Special case of isMOVHLPSMask for canonical form
2238 /// of vector_shuffle v, v, <2, 3, 2, 3>, i.e. vector_shuffle v, undef,
2239 /// <2, 3, 2, 3>
2240 bool X86::isMOVHLPS_v_undef_Mask(SDNode *N) {
2241   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2242
2243   if (N->getNumOperands() != 4)
2244     return false;
2245
2246   // Expect bit0 == 2, bit1 == 3, bit2 == 2, bit3 == 3
2247   return isUndefOrEqual(N->getOperand(0), 2) &&
2248          isUndefOrEqual(N->getOperand(1), 3) &&
2249          isUndefOrEqual(N->getOperand(2), 2) &&
2250          isUndefOrEqual(N->getOperand(3), 3);
2251 }
2252
2253 /// isMOVLPMask - Return true if the specified VECTOR_SHUFFLE operand
2254 /// specifies a shuffle of elements that is suitable for input to MOVLP{S|D}.
2255 bool X86::isMOVLPMask(SDNode *N) {
2256   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2257
2258   unsigned NumElems = N->getNumOperands();
2259   if (NumElems != 2 && NumElems != 4)
2260     return false;
2261
2262   for (unsigned i = 0; i < NumElems/2; ++i)
2263     if (!isUndefOrEqual(N->getOperand(i), i + NumElems))
2264       return false;
2265
2266   for (unsigned i = NumElems/2; i < NumElems; ++i)
2267     if (!isUndefOrEqual(N->getOperand(i), i))
2268       return false;
2269
2270   return true;
2271 }
2272
2273 /// isMOVHPMask - Return true if the specified VECTOR_SHUFFLE operand
2274 /// specifies a shuffle of elements that is suitable for input to MOVHP{S|D}
2275 /// and MOVLHPS.
2276 bool X86::isMOVHPMask(SDNode *N) {
2277   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2278
2279   unsigned NumElems = N->getNumOperands();
2280   if (NumElems != 2 && NumElems != 4)
2281     return false;
2282
2283   for (unsigned i = 0; i < NumElems/2; ++i)
2284     if (!isUndefOrEqual(N->getOperand(i), i))
2285       return false;
2286
2287   for (unsigned i = 0; i < NumElems/2; ++i) {
2288     SDValue Arg = N->getOperand(i + NumElems/2);
2289     if (!isUndefOrEqual(Arg, i + NumElems))
2290       return false;
2291   }
2292
2293   return true;
2294 }
2295
2296 /// isUNPCKLMask - Return true if the specified VECTOR_SHUFFLE operand
2297 /// specifies a shuffle of elements that is suitable for input to UNPCKL.
2298 bool static isUNPCKLMask(SDOperandPtr Elts, unsigned NumElts,
2299                          bool V2IsSplat = false) {
2300   if (NumElts != 2 && NumElts != 4 && NumElts != 8 && NumElts != 16)
2301     return false;
2302
2303   for (unsigned i = 0, j = 0; i != NumElts; i += 2, ++j) {
2304     SDValue BitI  = Elts[i];
2305     SDValue BitI1 = Elts[i+1];
2306     if (!isUndefOrEqual(BitI, j))
2307       return false;
2308     if (V2IsSplat) {
2309       if (isUndefOrEqual(BitI1, NumElts))
2310         return false;
2311     } else {
2312       if (!isUndefOrEqual(BitI1, j + NumElts))
2313         return false;
2314     }
2315   }
2316
2317   return true;
2318 }
2319
2320 bool X86::isUNPCKLMask(SDNode *N, bool V2IsSplat) {
2321   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2322   return ::isUNPCKLMask(N->op_begin(), N->getNumOperands(), V2IsSplat);
2323 }
2324
2325 /// isUNPCKHMask - Return true if the specified VECTOR_SHUFFLE operand
2326 /// specifies a shuffle of elements that is suitable for input to UNPCKH.
2327 bool static isUNPCKHMask(SDOperandPtr Elts, unsigned NumElts,
2328                          bool V2IsSplat = false) {
2329   if (NumElts != 2 && NumElts != 4 && NumElts != 8 && NumElts != 16)
2330     return false;
2331
2332   for (unsigned i = 0, j = 0; i != NumElts; i += 2, ++j) {
2333     SDValue BitI  = Elts[i];
2334     SDValue BitI1 = Elts[i+1];
2335     if (!isUndefOrEqual(BitI, j + NumElts/2))
2336       return false;
2337     if (V2IsSplat) {
2338       if (isUndefOrEqual(BitI1, NumElts))
2339         return false;
2340     } else {
2341       if (!isUndefOrEqual(BitI1, j + NumElts/2 + NumElts))
2342         return false;
2343     }
2344   }
2345
2346   return true;
2347 }
2348
2349 bool X86::isUNPCKHMask(SDNode *N, bool V2IsSplat) {
2350   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2351   return ::isUNPCKHMask(N->op_begin(), N->getNumOperands(), V2IsSplat);
2352 }
2353
2354 /// isUNPCKL_v_undef_Mask - Special case of isUNPCKLMask for canonical form
2355 /// of vector_shuffle v, v, <0, 4, 1, 5>, i.e. vector_shuffle v, undef,
2356 /// <0, 0, 1, 1>
2357 bool X86::isUNPCKL_v_undef_Mask(SDNode *N) {
2358   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2359
2360   unsigned NumElems = N->getNumOperands();
2361   if (NumElems != 2 && NumElems != 4 && NumElems != 8 && NumElems != 16)
2362     return false;
2363
2364   for (unsigned i = 0, j = 0; i != NumElems; i += 2, ++j) {
2365     SDValue BitI  = N->getOperand(i);
2366     SDValue BitI1 = N->getOperand(i+1);
2367
2368     if (!isUndefOrEqual(BitI, j))
2369       return false;
2370     if (!isUndefOrEqual(BitI1, j))
2371       return false;
2372   }
2373
2374   return true;
2375 }
2376
2377 /// isUNPCKH_v_undef_Mask - Special case of isUNPCKHMask for canonical form
2378 /// of vector_shuffle v, v, <2, 6, 3, 7>, i.e. vector_shuffle v, undef,
2379 /// <2, 2, 3, 3>
2380 bool X86::isUNPCKH_v_undef_Mask(SDNode *N) {
2381   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2382
2383   unsigned NumElems = N->getNumOperands();
2384   if (NumElems != 2 && NumElems != 4 && NumElems != 8 && NumElems != 16)
2385     return false;
2386
2387   for (unsigned i = 0, j = NumElems / 2; i != NumElems; i += 2, ++j) {
2388     SDValue BitI  = N->getOperand(i);
2389     SDValue BitI1 = N->getOperand(i + 1);
2390
2391     if (!isUndefOrEqual(BitI, j))
2392       return false;
2393     if (!isUndefOrEqual(BitI1, j))
2394       return false;
2395   }
2396
2397   return true;
2398 }
2399
2400 /// isMOVLMask - Return true if the specified VECTOR_SHUFFLE operand
2401 /// specifies a shuffle of elements that is suitable for input to MOVSS,
2402 /// MOVSD, and MOVD, i.e. setting the lowest element.
2403 static bool isMOVLMask(SDOperandPtr Elts, unsigned NumElts) {
2404   if (NumElts != 2 && NumElts != 4)
2405     return false;
2406
2407   if (!isUndefOrEqual(Elts[0], NumElts))
2408     return false;
2409
2410   for (unsigned i = 1; i < NumElts; ++i) {
2411     if (!isUndefOrEqual(Elts[i], i))
2412       return false;
2413   }
2414
2415   return true;
2416 }
2417
2418 bool X86::isMOVLMask(SDNode *N) {
2419   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2420   return ::isMOVLMask(N->op_begin(), N->getNumOperands());
2421 }
2422
2423 /// isCommutedMOVL - Returns true if the shuffle mask is except the reverse
2424 /// of what x86 movss want. X86 movs requires the lowest  element to be lowest
2425 /// element of vector 2 and the other elements to come from vector 1 in order.
2426 static bool isCommutedMOVL(SDOperandPtr Ops, unsigned NumOps,
2427                            bool V2IsSplat = false,
2428                            bool V2IsUndef = false) {
2429   if (NumOps != 2 && NumOps != 4 && NumOps != 8 && NumOps != 16)
2430     return false;
2431
2432   if (!isUndefOrEqual(Ops[0], 0))
2433     return false;
2434
2435   for (unsigned i = 1; i < NumOps; ++i) {
2436     SDValue Arg = Ops[i];
2437     if (!(isUndefOrEqual(Arg, i+NumOps) ||
2438           (V2IsUndef && isUndefOrInRange(Arg, NumOps, NumOps*2)) ||
2439           (V2IsSplat && isUndefOrEqual(Arg, NumOps))))
2440       return false;
2441   }
2442
2443   return true;
2444 }
2445
2446 static bool isCommutedMOVL(SDNode *N, bool V2IsSplat = false,
2447                            bool V2IsUndef = false) {
2448   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2449   return isCommutedMOVL(N->op_begin(), N->getNumOperands(),
2450                         V2IsSplat, V2IsUndef);
2451 }
2452
2453 /// isMOVSHDUPMask - Return true if the specified VECTOR_SHUFFLE operand
2454 /// specifies a shuffle of elements that is suitable for input to MOVSHDUP.
2455 bool X86::isMOVSHDUPMask(SDNode *N) {
2456   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2457
2458   if (N->getNumOperands() != 4)
2459     return false;
2460
2461   // Expect 1, 1, 3, 3
2462   for (unsigned i = 0; i < 2; ++i) {
2463     SDValue Arg = N->getOperand(i);
2464     if (Arg.getOpcode() == ISD::UNDEF) continue;
2465     assert(isa<ConstantSDNode>(Arg) && "Invalid VECTOR_SHUFFLE mask!");
2466     unsigned Val = cast<ConstantSDNode>(Arg)->getZExtValue();
2467     if (Val != 1) return false;
2468   }
2469
2470   bool HasHi = false;
2471   for (unsigned i = 2; i < 4; ++i) {
2472     SDValue Arg = N->getOperand(i);
2473     if (Arg.getOpcode() == ISD::UNDEF) continue;
2474     assert(isa<ConstantSDNode>(Arg) && "Invalid VECTOR_SHUFFLE mask!");
2475     unsigned Val = cast<ConstantSDNode>(Arg)->getZExtValue();
2476     if (Val != 3) return false;
2477     HasHi = true;
2478   }
2479
2480   // Don't use movshdup if it can be done with a shufps.
2481   return HasHi;
2482 }
2483
2484 /// isMOVSLDUPMask - Return true if the specified VECTOR_SHUFFLE operand
2485 /// specifies a shuffle of elements that is suitable for input to MOVSLDUP.
2486 bool X86::isMOVSLDUPMask(SDNode *N) {
2487   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2488
2489   if (N->getNumOperands() != 4)
2490     return false;
2491
2492   // Expect 0, 0, 2, 2
2493   for (unsigned i = 0; i < 2; ++i) {
2494     SDValue Arg = N->getOperand(i);
2495     if (Arg.getOpcode() == ISD::UNDEF) continue;
2496     assert(isa<ConstantSDNode>(Arg) && "Invalid VECTOR_SHUFFLE mask!");
2497     unsigned Val = cast<ConstantSDNode>(Arg)->getZExtValue();
2498     if (Val != 0) return false;
2499   }
2500
2501   bool HasHi = false;
2502   for (unsigned i = 2; i < 4; ++i) {
2503     SDValue Arg = N->getOperand(i);
2504     if (Arg.getOpcode() == ISD::UNDEF) continue;
2505     assert(isa<ConstantSDNode>(Arg) && "Invalid VECTOR_SHUFFLE mask!");
2506     unsigned Val = cast<ConstantSDNode>(Arg)->getZExtValue();
2507     if (Val != 2) return false;
2508     HasHi = true;
2509   }
2510
2511   // Don't use movshdup if it can be done with a shufps.
2512   return HasHi;
2513 }
2514
2515 /// isIdentityMask - Return true if the specified VECTOR_SHUFFLE operand
2516 /// specifies a identity operation on the LHS or RHS.
2517 static bool isIdentityMask(SDNode *N, bool RHS = false) {
2518   unsigned NumElems = N->getNumOperands();
2519   for (unsigned i = 0; i < NumElems; ++i)
2520     if (!isUndefOrEqual(N->getOperand(i), i + (RHS ? NumElems : 0)))
2521       return false;
2522   return true;
2523 }
2524
2525 /// isSplatMask - Return true if the specified VECTOR_SHUFFLE operand specifies
2526 /// a splat of a single element.
2527 static bool isSplatMask(SDNode *N) {
2528   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2529
2530   // This is a splat operation if each element of the permute is the same, and
2531   // if the value doesn't reference the second vector.
2532   unsigned NumElems = N->getNumOperands();
2533   SDValue ElementBase;
2534   unsigned i = 0;
2535   for (; i != NumElems; ++i) {
2536     SDValue Elt = N->getOperand(i);
2537     if (isa<ConstantSDNode>(Elt)) {
2538       ElementBase = Elt;
2539       break;
2540     }
2541   }
2542
2543   if (!ElementBase.getNode())
2544     return false;
2545
2546   for (; i != NumElems; ++i) {
2547     SDValue Arg = N->getOperand(i);
2548     if (Arg.getOpcode() == ISD::UNDEF) continue;
2549     assert(isa<ConstantSDNode>(Arg) && "Invalid VECTOR_SHUFFLE mask!");
2550     if (Arg != ElementBase) return false;
2551   }
2552
2553   // Make sure it is a splat of the first vector operand.
2554   return cast<ConstantSDNode>(ElementBase)->getZExtValue() < NumElems;
2555 }
2556
2557 /// isSplatMask - Return true if the specified VECTOR_SHUFFLE operand specifies
2558 /// a splat of a single element and it's a 2 or 4 element mask.
2559 bool X86::isSplatMask(SDNode *N) {
2560   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2561
2562   // We can only splat 64-bit, and 32-bit quantities with a single instruction.
2563   if (N->getNumOperands() != 4 && N->getNumOperands() != 2)
2564     return false;
2565   return ::isSplatMask(N);
2566 }
2567
2568 /// isSplatLoMask - Return true if the specified VECTOR_SHUFFLE operand
2569 /// specifies a splat of zero element.
2570 bool X86::isSplatLoMask(SDNode *N) {
2571   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2572
2573   for (unsigned i = 0, e = N->getNumOperands(); i < e; ++i)
2574     if (!isUndefOrEqual(N->getOperand(i), 0))
2575       return false;
2576   return true;
2577 }
2578
2579 /// isMOVDDUPMask - Return true if the specified VECTOR_SHUFFLE operand
2580 /// specifies a shuffle of elements that is suitable for input to MOVDDUP.
2581 bool X86::isMOVDDUPMask(SDNode *N) {
2582   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2583
2584   unsigned e = N->getNumOperands() / 2;
2585   for (unsigned i = 0; i < e; ++i)
2586     if (!isUndefOrEqual(N->getOperand(i), i))
2587       return false;
2588   for (unsigned i = 0; i < e; ++i)
2589     if (!isUndefOrEqual(N->getOperand(e+i), i))
2590       return false;
2591   return true;
2592 }
2593
2594 /// getShuffleSHUFImmediate - Return the appropriate immediate to shuffle
2595 /// the specified isShuffleMask VECTOR_SHUFFLE mask with PSHUF* and SHUFP*
2596 /// instructions.
2597 unsigned X86::getShuffleSHUFImmediate(SDNode *N) {
2598   unsigned NumOperands = N->getNumOperands();
2599   unsigned Shift = (NumOperands == 4) ? 2 : 1;
2600   unsigned Mask = 0;
2601   for (unsigned i = 0; i < NumOperands; ++i) {
2602     unsigned Val = 0;
2603     SDValue Arg = N->getOperand(NumOperands-i-1);
2604     if (Arg.getOpcode() != ISD::UNDEF)
2605       Val = cast<ConstantSDNode>(Arg)->getZExtValue();
2606     if (Val >= NumOperands) Val -= NumOperands;
2607     Mask |= Val;
2608     if (i != NumOperands - 1)
2609       Mask <<= Shift;
2610   }
2611
2612   return Mask;
2613 }
2614
2615 /// getShufflePSHUFHWImmediate - Return the appropriate immediate to shuffle
2616 /// the specified isShuffleMask VECTOR_SHUFFLE mask with PSHUFHW
2617 /// instructions.
2618 unsigned X86::getShufflePSHUFHWImmediate(SDNode *N) {
2619   unsigned Mask = 0;
2620   // 8 nodes, but we only care about the last 4.
2621   for (unsigned i = 7; i >= 4; --i) {
2622     unsigned Val = 0;
2623     SDValue Arg = N->getOperand(i);
2624     if (Arg.getOpcode() != ISD::UNDEF)
2625       Val = cast<ConstantSDNode>(Arg)->getZExtValue();
2626     Mask |= (Val - 4);
2627     if (i != 4)
2628       Mask <<= 2;
2629   }
2630
2631   return Mask;
2632 }
2633
2634 /// getShufflePSHUFLWImmediate - Return the appropriate immediate to shuffle
2635 /// the specified isShuffleMask VECTOR_SHUFFLE mask with PSHUFLW
2636 /// instructions.
2637 unsigned X86::getShufflePSHUFLWImmediate(SDNode *N) {
2638   unsigned Mask = 0;
2639   // 8 nodes, but we only care about the first 4.
2640   for (int i = 3; i >= 0; --i) {
2641     unsigned Val = 0;
2642     SDValue Arg = N->getOperand(i);
2643     if (Arg.getOpcode() != ISD::UNDEF)
2644       Val = cast<ConstantSDNode>(Arg)->getZExtValue();
2645     Mask |= Val;
2646     if (i != 0)
2647       Mask <<= 2;
2648   }
2649
2650   return Mask;
2651 }
2652
2653 /// isPSHUFHW_PSHUFLWMask - true if the specified VECTOR_SHUFFLE operand
2654 /// specifies a 8 element shuffle that can be broken into a pair of
2655 /// PSHUFHW and PSHUFLW.
2656 static bool isPSHUFHW_PSHUFLWMask(SDNode *N) {
2657   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2658
2659   if (N->getNumOperands() != 8)
2660     return false;
2661
2662   // Lower quadword shuffled.
2663   for (unsigned i = 0; i != 4; ++i) {
2664     SDValue Arg = N->getOperand(i);
2665     if (Arg.getOpcode() == ISD::UNDEF) continue;
2666     assert(isa<ConstantSDNode>(Arg) && "Invalid VECTOR_SHUFFLE mask!");
2667     unsigned Val = cast<ConstantSDNode>(Arg)->getZExtValue();
2668     if (Val >= 4)
2669       return false;
2670   }
2671
2672   // Upper quadword shuffled.
2673   for (unsigned i = 4; i != 8; ++i) {
2674     SDValue Arg = N->getOperand(i);
2675     if (Arg.getOpcode() == ISD::UNDEF) continue;
2676     assert(isa<ConstantSDNode>(Arg) && "Invalid VECTOR_SHUFFLE mask!");
2677     unsigned Val = cast<ConstantSDNode>(Arg)->getZExtValue();
2678     if (Val < 4 || Val > 7)
2679       return false;
2680   }
2681
2682   return true;
2683 }
2684
2685 /// CommuteVectorShuffle - Swap vector_shuffle operands as well as
2686 /// values in ther permute mask.
2687 static SDValue CommuteVectorShuffle(SDValue Op, SDValue &V1,
2688                                       SDValue &V2, SDValue &Mask,
2689                                       SelectionDAG &DAG) {
2690   MVT VT = Op.getValueType();
2691   MVT MaskVT = Mask.getValueType();
2692   MVT EltVT = MaskVT.getVectorElementType();
2693   unsigned NumElems = Mask.getNumOperands();
2694   SmallVector<SDValue, 8> MaskVec;
2695
2696   for (unsigned i = 0; i != NumElems; ++i) {
2697     SDValue Arg = Mask.getOperand(i);
2698     if (Arg.getOpcode() == ISD::UNDEF) {
2699       MaskVec.push_back(DAG.getNode(ISD::UNDEF, EltVT));
2700       continue;
2701     }
2702     assert(isa<ConstantSDNode>(Arg) && "Invalid VECTOR_SHUFFLE mask!");
2703     unsigned Val = cast<ConstantSDNode>(Arg)->getZExtValue();
2704     if (Val < NumElems)
2705       MaskVec.push_back(DAG.getConstant(Val + NumElems, EltVT));
2706     else
2707       MaskVec.push_back(DAG.getConstant(Val - NumElems, EltVT));
2708   }
2709
2710   std::swap(V1, V2);
2711   Mask = DAG.getNode(ISD::BUILD_VECTOR, MaskVT, &MaskVec[0], NumElems);
2712   return DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V1, V2, Mask);
2713 }
2714
2715 /// CommuteVectorShuffleMask - Change values in a shuffle permute mask assuming
2716 /// the two vector operands have swapped position.
2717 static
2718 SDValue CommuteVectorShuffleMask(SDValue Mask, SelectionDAG &DAG) {
2719   MVT MaskVT = Mask.getValueType();
2720   MVT EltVT = MaskVT.getVectorElementType();
2721   unsigned NumElems = Mask.getNumOperands();
2722   SmallVector<SDValue, 8> MaskVec;
2723   for (unsigned i = 0; i != NumElems; ++i) {
2724     SDValue Arg = Mask.getOperand(i);
2725     if (Arg.getOpcode() == ISD::UNDEF) {
2726       MaskVec.push_back(DAG.getNode(ISD::UNDEF, EltVT));
2727       continue;
2728     }
2729     assert(isa<ConstantSDNode>(Arg) && "Invalid VECTOR_SHUFFLE mask!");
2730     unsigned Val = cast<ConstantSDNode>(Arg)->getZExtValue();
2731     if (Val < NumElems)
2732       MaskVec.push_back(DAG.getConstant(Val + NumElems, EltVT));
2733     else
2734       MaskVec.push_back(DAG.getConstant(Val - NumElems, EltVT));
2735   }
2736   return DAG.getNode(ISD::BUILD_VECTOR, MaskVT, &MaskVec[0], NumElems);
2737 }
2738
2739
2740 /// ShouldXformToMOVHLPS - Return true if the node should be transformed to
2741 /// match movhlps. The lower half elements should come from upper half of
2742 /// V1 (and in order), and the upper half elements should come from the upper
2743 /// half of V2 (and in order).
2744 static bool ShouldXformToMOVHLPS(SDNode *Mask) {
2745   unsigned NumElems = Mask->getNumOperands();
2746   if (NumElems != 4)
2747     return false;
2748   for (unsigned i = 0, e = 2; i != e; ++i)
2749     if (!isUndefOrEqual(Mask->getOperand(i), i+2))
2750       return false;
2751   for (unsigned i = 2; i != 4; ++i)
2752     if (!isUndefOrEqual(Mask->getOperand(i), i+4))
2753       return false;
2754   return true;
2755 }
2756
2757 /// isScalarLoadToVector - Returns true if the node is a scalar load that
2758 /// is promoted to a vector. It also returns the LoadSDNode by reference if
2759 /// required.
2760 static bool isScalarLoadToVector(SDNode *N, LoadSDNode **LD = NULL) {
2761   if (N->getOpcode() != ISD::SCALAR_TO_VECTOR)
2762     return false;
2763   N = N->getOperand(0).getNode();
2764   if (!ISD::isNON_EXTLoad(N))
2765     return false;
2766   if (LD)
2767     *LD = cast<LoadSDNode>(N);
2768   return true;
2769 }
2770
2771 /// ShouldXformToMOVLP{S|D} - Return true if the node should be transformed to
2772 /// match movlp{s|d}. The lower half elements should come from lower half of
2773 /// V1 (and in order), and the upper half elements should come from the upper
2774 /// half of V2 (and in order). And since V1 will become the source of the
2775 /// MOVLP, it must be either a vector load or a scalar load to vector.
2776 static bool ShouldXformToMOVLP(SDNode *V1, SDNode *V2, SDNode *Mask) {
2777   if (!ISD::isNON_EXTLoad(V1) && !isScalarLoadToVector(V1))
2778     return false;
2779   // Is V2 is a vector load, don't do this transformation. We will try to use
2780   // load folding shufps op.
2781   if (ISD::isNON_EXTLoad(V2))
2782     return false;
2783
2784   unsigned NumElems = Mask->getNumOperands();
2785   if (NumElems != 2 && NumElems != 4)
2786     return false;
2787   for (unsigned i = 0, e = NumElems/2; i != e; ++i)
2788     if (!isUndefOrEqual(Mask->getOperand(i), i))
2789       return false;
2790   for (unsigned i = NumElems/2; i != NumElems; ++i)
2791     if (!isUndefOrEqual(Mask->getOperand(i), i+NumElems))
2792       return false;
2793   return true;
2794 }
2795
2796 /// isSplatVector - Returns true if N is a BUILD_VECTOR node whose elements are
2797 /// all the same.
2798 static bool isSplatVector(SDNode *N) {
2799   if (N->getOpcode() != ISD::BUILD_VECTOR)
2800     return false;
2801
2802   SDValue SplatValue = N->getOperand(0);
2803   for (unsigned i = 1, e = N->getNumOperands(); i != e; ++i)
2804     if (N->getOperand(i) != SplatValue)
2805       return false;
2806   return true;
2807 }
2808
2809 /// isUndefShuffle - Returns true if N is a VECTOR_SHUFFLE that can be resolved
2810 /// to an undef.
2811 static bool isUndefShuffle(SDNode *N) {
2812   if (N->getOpcode() != ISD::VECTOR_SHUFFLE)
2813     return false;
2814
2815   SDValue V1 = N->getOperand(0);
2816   SDValue V2 = N->getOperand(1);
2817   SDValue Mask = N->getOperand(2);
2818   unsigned NumElems = Mask.getNumOperands();
2819   for (unsigned i = 0; i != NumElems; ++i) {
2820     SDValue Arg = Mask.getOperand(i);
2821     if (Arg.getOpcode() != ISD::UNDEF) {
2822       unsigned Val = cast<ConstantSDNode>(Arg)->getZExtValue();
2823       if (Val < NumElems && V1.getOpcode() != ISD::UNDEF)
2824         return false;
2825       else if (Val >= NumElems && V2.getOpcode() != ISD::UNDEF)
2826         return false;
2827     }
2828   }
2829   return true;
2830 }
2831
2832 /// isZeroNode - Returns true if Elt is a constant zero or a floating point
2833 /// constant +0.0.
2834 static inline bool isZeroNode(SDValue Elt) {
2835   return ((isa<ConstantSDNode>(Elt) &&
2836            cast<ConstantSDNode>(Elt)->getZExtValue() == 0) ||
2837           (isa<ConstantFPSDNode>(Elt) &&
2838            cast<ConstantFPSDNode>(Elt)->getValueAPF().isPosZero()));
2839 }
2840
2841 /// isZeroShuffle - Returns true if N is a VECTOR_SHUFFLE that can be resolved
2842 /// to an zero vector.
2843 static bool isZeroShuffle(SDNode *N) {
2844   if (N->getOpcode() != ISD::VECTOR_SHUFFLE)
2845     return false;
2846
2847   SDValue V1 = N->getOperand(0);
2848   SDValue V2 = N->getOperand(1);
2849   SDValue Mask = N->getOperand(2);
2850   unsigned NumElems = Mask.getNumOperands();
2851   for (unsigned i = 0; i != NumElems; ++i) {
2852     SDValue Arg = Mask.getOperand(i);
2853     if (Arg.getOpcode() == ISD::UNDEF)
2854       continue;
2855
2856     unsigned Idx = cast<ConstantSDNode>(Arg)->getZExtValue();
2857     if (Idx < NumElems) {
2858       unsigned Opc = V1.getNode()->getOpcode();
2859       if (Opc == ISD::UNDEF || ISD::isBuildVectorAllZeros(V1.getNode()))
2860         continue;
2861       if (Opc != ISD::BUILD_VECTOR ||
2862           !isZeroNode(V1.getNode()->getOperand(Idx)))
2863         return false;
2864     } else if (Idx >= NumElems) {
2865       unsigned Opc = V2.getNode()->getOpcode();
2866       if (Opc == ISD::UNDEF || ISD::isBuildVectorAllZeros(V2.getNode()))
2867         continue;
2868       if (Opc != ISD::BUILD_VECTOR ||
2869           !isZeroNode(V2.getNode()->getOperand(Idx - NumElems)))
2870         return false;
2871     }
2872   }
2873   return true;
2874 }
2875
2876 /// getZeroVector - Returns a vector of specified type with all zero elements.
2877 ///
2878 static SDValue getZeroVector(MVT VT, bool HasSSE2, SelectionDAG &DAG) {
2879   assert(VT.isVector() && "Expected a vector type");
2880
2881   // Always build zero vectors as <4 x i32> or <2 x i32> bitcasted to their dest
2882   // type.  This ensures they get CSE'd.
2883   SDValue Vec;
2884   if (VT.getSizeInBits() == 64) { // MMX
2885     SDValue Cst = DAG.getTargetConstant(0, MVT::i32);
2886     Vec = DAG.getNode(ISD::BUILD_VECTOR, MVT::v2i32, Cst, Cst);
2887   } else if (HasSSE2) {  // SSE2
2888     SDValue Cst = DAG.getTargetConstant(0, MVT::i32);
2889     Vec = DAG.getNode(ISD::BUILD_VECTOR, MVT::v4i32, Cst, Cst, Cst, Cst);
2890   } else { // SSE1
2891     SDValue Cst = DAG.getTargetConstantFP(+0.0, MVT::f32);
2892     Vec = DAG.getNode(ISD::BUILD_VECTOR, MVT::v4f32, Cst, Cst, Cst, Cst);
2893   }
2894   return DAG.getNode(ISD::BIT_CONVERT, VT, Vec);
2895 }
2896
2897 /// getOnesVector - Returns a vector of specified type with all bits set.
2898 ///
2899 static SDValue getOnesVector(MVT VT, SelectionDAG &DAG) {
2900   assert(VT.isVector() && "Expected a vector type");
2901
2902   // Always build ones vectors as <4 x i32> or <2 x i32> bitcasted to their dest
2903   // type.  This ensures they get CSE'd.
2904   SDValue Cst = DAG.getTargetConstant(~0U, MVT::i32);
2905   SDValue Vec;
2906   if (VT.getSizeInBits() == 64)  // MMX
2907     Vec = DAG.getNode(ISD::BUILD_VECTOR, MVT::v2i32, Cst, Cst);
2908   else                                              // SSE
2909     Vec = DAG.getNode(ISD::BUILD_VECTOR, MVT::v4i32, Cst, Cst, Cst, Cst);
2910   return DAG.getNode(ISD::BIT_CONVERT, VT, Vec);
2911 }
2912
2913
2914 /// NormalizeMask - V2 is a splat, modify the mask (if needed) so all elements
2915 /// that point to V2 points to its first element.
2916 static SDValue NormalizeMask(SDValue Mask, SelectionDAG &DAG) {
2917   assert(Mask.getOpcode() == ISD::BUILD_VECTOR);
2918
2919   bool Changed = false;
2920   SmallVector<SDValue, 8> MaskVec;
2921   unsigned NumElems = Mask.getNumOperands();
2922   for (unsigned i = 0; i != NumElems; ++i) {
2923     SDValue Arg = Mask.getOperand(i);
2924     if (Arg.getOpcode() != ISD::UNDEF) {
2925       unsigned Val = cast<ConstantSDNode>(Arg)->getZExtValue();
2926       if (Val > NumElems) {
2927         Arg = DAG.getConstant(NumElems, Arg.getValueType());
2928         Changed = true;
2929       }
2930     }
2931     MaskVec.push_back(Arg);
2932   }
2933
2934   if (Changed)
2935     Mask = DAG.getNode(ISD::BUILD_VECTOR, Mask.getValueType(),
2936                        &MaskVec[0], MaskVec.size());
2937   return Mask;
2938 }
2939
2940 /// getMOVLMask - Returns a vector_shuffle mask for an movs{s|d}, movd
2941 /// operation of specified width.
2942 static SDValue getMOVLMask(unsigned NumElems, SelectionDAG &DAG) {
2943   MVT MaskVT = MVT::getIntVectorWithNumElements(NumElems);
2944   MVT BaseVT = MaskVT.getVectorElementType();
2945
2946   SmallVector<SDValue, 8> MaskVec;
2947   MaskVec.push_back(DAG.getConstant(NumElems, BaseVT));
2948   for (unsigned i = 1; i != NumElems; ++i)
2949     MaskVec.push_back(DAG.getConstant(i, BaseVT));
2950   return DAG.getNode(ISD::BUILD_VECTOR, MaskVT, &MaskVec[0], MaskVec.size());
2951 }
2952
2953 /// getUnpacklMask - Returns a vector_shuffle mask for an unpackl operation
2954 /// of specified width.
2955 static SDValue getUnpacklMask(unsigned NumElems, SelectionDAG &DAG) {
2956   MVT MaskVT = MVT::getIntVectorWithNumElements(NumElems);
2957   MVT BaseVT = MaskVT.getVectorElementType();
2958   SmallVector<SDValue, 8> MaskVec;
2959   for (unsigned i = 0, e = NumElems/2; i != e; ++i) {
2960     MaskVec.push_back(DAG.getConstant(i,            BaseVT));
2961     MaskVec.push_back(DAG.getConstant(i + NumElems, BaseVT));
2962   }
2963   return DAG.getNode(ISD::BUILD_VECTOR, MaskVT, &MaskVec[0], MaskVec.size());
2964 }
2965
2966 /// getUnpackhMask - Returns a vector_shuffle mask for an unpackh operation
2967 /// of specified width.
2968 static SDValue getUnpackhMask(unsigned NumElems, SelectionDAG &DAG) {
2969   MVT MaskVT = MVT::getIntVectorWithNumElements(NumElems);
2970   MVT BaseVT = MaskVT.getVectorElementType();
2971   unsigned Half = NumElems/2;
2972   SmallVector<SDValue, 8> MaskVec;
2973   for (unsigned i = 0; i != Half; ++i) {
2974     MaskVec.push_back(DAG.getConstant(i + Half,            BaseVT));
2975     MaskVec.push_back(DAG.getConstant(i + NumElems + Half, BaseVT));
2976   }
2977   return DAG.getNode(ISD::BUILD_VECTOR, MaskVT, &MaskVec[0], MaskVec.size());
2978 }
2979
2980 /// getSwapEltZeroMask - Returns a vector_shuffle mask for a shuffle that swaps
2981 /// element #0 of a vector with the specified index, leaving the rest of the
2982 /// elements in place.
2983 static SDValue getSwapEltZeroMask(unsigned NumElems, unsigned DestElt,
2984                                    SelectionDAG &DAG) {
2985   MVT MaskVT = MVT::getIntVectorWithNumElements(NumElems);
2986   MVT BaseVT = MaskVT.getVectorElementType();
2987   SmallVector<SDValue, 8> MaskVec;
2988   // Element #0 of the result gets the elt we are replacing.
2989   MaskVec.push_back(DAG.getConstant(DestElt, BaseVT));
2990   for (unsigned i = 1; i != NumElems; ++i)
2991     MaskVec.push_back(DAG.getConstant(i == DestElt ? 0 : i, BaseVT));
2992   return DAG.getNode(ISD::BUILD_VECTOR, MaskVT, &MaskVec[0], MaskVec.size());
2993 }
2994
2995 /// PromoteSplat - Promote a splat of v4f32, v8i16 or v16i8 to v4i32.
2996 static SDValue PromoteSplat(SDValue Op, SelectionDAG &DAG, bool HasSSE2) {
2997   MVT PVT = HasSSE2 ? MVT::v4i32 : MVT::v4f32;
2998   MVT VT = Op.getValueType();
2999   if (PVT == VT)
3000     return Op;
3001   SDValue V1 = Op.getOperand(0);
3002   SDValue Mask = Op.getOperand(2);
3003   unsigned NumElems = Mask.getNumOperands();
3004   // Special handling of v4f32 -> v4i32.
3005   if (VT != MVT::v4f32) {
3006     Mask = getUnpacklMask(NumElems, DAG);
3007     while (NumElems > 4) {
3008       V1 = DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V1, V1, Mask);
3009       NumElems >>= 1;
3010     }
3011     Mask = getZeroVector(MVT::v4i32, true, DAG);
3012   }
3013
3014   V1 = DAG.getNode(ISD::BIT_CONVERT, PVT, V1);
3015   SDValue Shuffle = DAG.getNode(ISD::VECTOR_SHUFFLE, PVT, V1,
3016                                   DAG.getNode(ISD::UNDEF, PVT), Mask);
3017   return DAG.getNode(ISD::BIT_CONVERT, VT, Shuffle);
3018 }
3019
3020 /// isVectorLoad - Returns true if the node is a vector load, a scalar
3021 /// load that's promoted to vector, or a load bitcasted.
3022 static bool isVectorLoad(SDValue Op) {
3023   assert(Op.getValueType().isVector() && "Expected a vector type");
3024   if (Op.getOpcode() == ISD::SCALAR_TO_VECTOR ||
3025       Op.getOpcode() == ISD::BIT_CONVERT) {
3026     return isa<LoadSDNode>(Op.getOperand(0));
3027   }
3028   return isa<LoadSDNode>(Op);
3029 }
3030
3031
3032 /// CanonicalizeMovddup - Cannonicalize movddup shuffle to v2f64.
3033 ///
3034 static SDValue CanonicalizeMovddup(SDValue Op, SDValue V1, SDValue Mask,
3035                                    SelectionDAG &DAG, bool HasSSE3) {
3036   // If we have sse3 and shuffle has more than one use or input is a load, then
3037   // use movddup. Otherwise, use movlhps.
3038   bool UseMovddup = HasSSE3 && (!Op.hasOneUse() || isVectorLoad(V1));
3039   MVT PVT = UseMovddup ? MVT::v2f64 : MVT::v4f32;
3040   MVT VT = Op.getValueType();
3041   if (VT == PVT)
3042     return Op;
3043   unsigned NumElems = PVT.getVectorNumElements();
3044   if (NumElems == 2) {
3045     SDValue Cst = DAG.getTargetConstant(0, MVT::i32);
3046     Mask = DAG.getNode(ISD::BUILD_VECTOR, MVT::v2i32, Cst, Cst);
3047   } else {
3048     assert(NumElems == 4);
3049     SDValue Cst0 = DAG.getTargetConstant(0, MVT::i32);
3050     SDValue Cst1 = DAG.getTargetConstant(1, MVT::i32);
3051     Mask = DAG.getNode(ISD::BUILD_VECTOR, MVT::v4i32, Cst0, Cst1, Cst0, Cst1);
3052   }
3053
3054   V1 = DAG.getNode(ISD::BIT_CONVERT, PVT, V1);
3055   SDValue Shuffle = DAG.getNode(ISD::VECTOR_SHUFFLE, PVT, V1,
3056                                 DAG.getNode(ISD::UNDEF, PVT), Mask);
3057   return DAG.getNode(ISD::BIT_CONVERT, VT, Shuffle);
3058 }
3059
3060 /// getShuffleVectorZeroOrUndef - Return a vector_shuffle of the specified
3061 /// vector of zero or undef vector.  This produces a shuffle where the low
3062 /// element of V2 is swizzled into the zero/undef vector, landing at element
3063 /// Idx.  This produces a shuffle mask like 4,1,2,3 (idx=0) or  0,1,2,4 (idx=3).
3064 static SDValue getShuffleVectorZeroOrUndef(SDValue V2, unsigned Idx,
3065                                              bool isZero, bool HasSSE2,
3066                                              SelectionDAG &DAG) {
3067   MVT VT = V2.getValueType();
3068   SDValue V1 = isZero
3069     ? getZeroVector(VT, HasSSE2, DAG) : DAG.getNode(ISD::UNDEF, VT);
3070   unsigned NumElems = V2.getValueType().getVectorNumElements();
3071   MVT MaskVT = MVT::getIntVectorWithNumElements(NumElems);
3072   MVT EVT = MaskVT.getVectorElementType();
3073   SmallVector<SDValue, 16> MaskVec;
3074   for (unsigned i = 0; i != NumElems; ++i)
3075     if (i == Idx)  // If this is the insertion idx, put the low elt of V2 here.
3076       MaskVec.push_back(DAG.getConstant(NumElems, EVT));
3077     else
3078       MaskVec.push_back(DAG.getConstant(i, EVT));
3079   SDValue Mask = DAG.getNode(ISD::BUILD_VECTOR, MaskVT,
3080                                &MaskVec[0], MaskVec.size());
3081   return DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V1, V2, Mask);
3082 }
3083
3084 /// getNumOfConsecutiveZeros - Return the number of elements in a result of
3085 /// a shuffle that is zero.
3086 static
3087 unsigned getNumOfConsecutiveZeros(SDValue Op, SDValue Mask,
3088                                   unsigned NumElems, bool Low,
3089                                   SelectionDAG &DAG) {
3090   unsigned NumZeros = 0;
3091   for (unsigned i = 0; i < NumElems; ++i) {
3092     unsigned Index = Low ? i : NumElems-i-1;
3093     SDValue Idx = Mask.getOperand(Index);
3094     if (Idx.getOpcode() == ISD::UNDEF) {
3095       ++NumZeros;
3096       continue;
3097     }
3098     SDValue Elt = DAG.getShuffleScalarElt(Op.getNode(), Index);
3099     if (Elt.getNode() && isZeroNode(Elt))
3100       ++NumZeros;
3101     else
3102       break;
3103   }
3104   return NumZeros;
3105 }
3106
3107 /// isVectorShift - Returns true if the shuffle can be implemented as a
3108 /// logical left or right shift of a vector.
3109 static bool isVectorShift(SDValue Op, SDValue Mask, SelectionDAG &DAG,
3110                           bool &isLeft, SDValue &ShVal, unsigned &ShAmt) {
3111   unsigned NumElems = Mask.getNumOperands();
3112
3113   isLeft = true;
3114   unsigned NumZeros= getNumOfConsecutiveZeros(Op, Mask, NumElems, true, DAG);
3115   if (!NumZeros) {
3116     isLeft = false;
3117     NumZeros = getNumOfConsecutiveZeros(Op, Mask, NumElems, false, DAG);
3118     if (!NumZeros)
3119       return false;
3120   }
3121
3122   bool SeenV1 = false;
3123   bool SeenV2 = false;
3124   for (unsigned i = NumZeros; i < NumElems; ++i) {
3125     unsigned Val = isLeft ? (i - NumZeros) : i;
3126     SDValue Idx = Mask.getOperand(isLeft ? i : (i - NumZeros));
3127     if (Idx.getOpcode() == ISD::UNDEF)
3128       continue;
3129     unsigned Index = cast<ConstantSDNode>(Idx)->getZExtValue();
3130     if (Index < NumElems)
3131       SeenV1 = true;
3132     else {
3133       Index -= NumElems;
3134       SeenV2 = true;
3135     }
3136     if (Index != Val)
3137       return false;
3138   }
3139   if (SeenV1 && SeenV2)
3140     return false;
3141
3142   ShVal = SeenV1 ? Op.getOperand(0) : Op.getOperand(1);
3143   ShAmt = NumZeros;
3144   return true;
3145 }
3146
3147
3148 /// LowerBuildVectorv16i8 - Custom lower build_vector of v16i8.
3149 ///
3150 static SDValue LowerBuildVectorv16i8(SDValue Op, unsigned NonZeros,
3151                                        unsigned NumNonZero, unsigned NumZero,
3152                                        SelectionDAG &DAG, TargetLowering &TLI) {
3153   if (NumNonZero > 8)
3154     return SDValue();
3155
3156   SDValue V(0, 0);
3157   bool First = true;
3158   for (unsigned i = 0; i < 16; ++i) {
3159     bool ThisIsNonZero = (NonZeros & (1 << i)) != 0;
3160     if (ThisIsNonZero && First) {
3161       if (NumZero)
3162         V = getZeroVector(MVT::v8i16, true, DAG);
3163       else
3164         V = DAG.getNode(ISD::UNDEF, MVT::v8i16);
3165       First = false;
3166     }
3167
3168     if ((i & 1) != 0) {
3169       SDValue ThisElt(0, 0), LastElt(0, 0);
3170       bool LastIsNonZero = (NonZeros & (1 << (i-1))) != 0;
3171       if (LastIsNonZero) {
3172         LastElt = DAG.getNode(ISD::ZERO_EXTEND, MVT::i16, Op.getOperand(i-1));
3173       }
3174       if (ThisIsNonZero) {
3175         ThisElt = DAG.getNode(ISD::ZERO_EXTEND, MVT::i16, Op.getOperand(i));
3176         ThisElt = DAG.getNode(ISD::SHL, MVT::i16,
3177                               ThisElt, DAG.getConstant(8, MVT::i8));
3178         if (LastIsNonZero)
3179           ThisElt = DAG.getNode(ISD::OR, MVT::i16, ThisElt, LastElt);
3180       } else
3181         ThisElt = LastElt;
3182
3183       if (ThisElt.getNode())
3184         V = DAG.getNode(ISD::INSERT_VECTOR_ELT, MVT::v8i16, V, ThisElt,
3185                         DAG.getIntPtrConstant(i/2));
3186     }
3187   }
3188
3189   return DAG.getNode(ISD::BIT_CONVERT, MVT::v16i8, V);
3190 }
3191
3192 /// LowerBuildVectorv8i16 - Custom lower build_vector of v8i16.
3193 ///
3194 static SDValue LowerBuildVectorv8i16(SDValue Op, unsigned NonZeros,
3195                                        unsigned NumNonZero, unsigned NumZero,
3196                                        SelectionDAG &DAG, TargetLowering &TLI) {
3197   if (NumNonZero > 4)
3198     return SDValue();
3199
3200   SDValue V(0, 0);
3201   bool First = true;
3202   for (unsigned i = 0; i < 8; ++i) {
3203     bool isNonZero = (NonZeros & (1 << i)) != 0;
3204     if (isNonZero) {
3205       if (First) {
3206         if (NumZero)
3207           V = getZeroVector(MVT::v8i16, true, DAG);
3208         else
3209           V = DAG.getNode(ISD::UNDEF, MVT::v8i16);
3210         First = false;
3211       }
3212       V = DAG.getNode(ISD::INSERT_VECTOR_ELT, MVT::v8i16, V, Op.getOperand(i),
3213                       DAG.getIntPtrConstant(i));
3214     }
3215   }
3216
3217   return V;
3218 }
3219
3220 /// getVShift - Return a vector logical shift node.
3221 ///
3222 static SDValue getVShift(bool isLeft, MVT VT, SDValue SrcOp,
3223                            unsigned NumBits, SelectionDAG &DAG,
3224                            const TargetLowering &TLI) {
3225   bool isMMX = VT.getSizeInBits() == 64;
3226   MVT ShVT = isMMX ? MVT::v1i64 : MVT::v2i64;
3227   unsigned Opc = isLeft ? X86ISD::VSHL : X86ISD::VSRL;
3228   SrcOp = DAG.getNode(ISD::BIT_CONVERT, ShVT, SrcOp);
3229   return DAG.getNode(ISD::BIT_CONVERT, VT,
3230                      DAG.getNode(Opc, ShVT, SrcOp,
3231                              DAG.getConstant(NumBits, TLI.getShiftAmountTy())));
3232 }
3233
3234 SDValue
3235 X86TargetLowering::LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG) {
3236   // All zero's are handled with pxor, all one's are handled with pcmpeqd.
3237   if (ISD::isBuildVectorAllZeros(Op.getNode())
3238       || ISD::isBuildVectorAllOnes(Op.getNode())) {
3239     // Canonicalize this to either <4 x i32> or <2 x i32> (SSE vs MMX) to
3240     // 1) ensure the zero vectors are CSE'd, and 2) ensure that i64 scalars are
3241     // eliminated on x86-32 hosts.
3242     if (Op.getValueType() == MVT::v4i32 || Op.getValueType() == MVT::v2i32)
3243       return Op;
3244
3245     if (ISD::isBuildVectorAllOnes(Op.getNode()))
3246       return getOnesVector(Op.getValueType(), DAG);
3247     return getZeroVector(Op.getValueType(), Subtarget->hasSSE2(), DAG);
3248   }
3249
3250   MVT VT = Op.getValueType();
3251   MVT EVT = VT.getVectorElementType();
3252   unsigned EVTBits = EVT.getSizeInBits();
3253
3254   unsigned NumElems = Op.getNumOperands();
3255   unsigned NumZero  = 0;
3256   unsigned NumNonZero = 0;
3257   unsigned NonZeros = 0;
3258   bool IsAllConstants = true;
3259   SmallSet<SDValue, 8> Values;
3260   for (unsigned i = 0; i < NumElems; ++i) {
3261     SDValue Elt = Op.getOperand(i);
3262     if (Elt.getOpcode() == ISD::UNDEF)
3263       continue;
3264     Values.insert(Elt);
3265     if (Elt.getOpcode() != ISD::Constant &&
3266         Elt.getOpcode() != ISD::ConstantFP)
3267       IsAllConstants = false;
3268     if (isZeroNode(Elt))
3269       NumZero++;
3270     else {
3271       NonZeros |= (1 << i);
3272       NumNonZero++;
3273     }
3274   }
3275
3276   if (NumNonZero == 0) {
3277     // All undef vector. Return an UNDEF.  All zero vectors were handled above.
3278     return DAG.getNode(ISD::UNDEF, VT);
3279   }
3280
3281   // Special case for single non-zero, non-undef, element.
3282   if (NumNonZero == 1 && NumElems <= 4) {
3283     unsigned Idx = CountTrailingZeros_32(NonZeros);
3284     SDValue Item = Op.getOperand(Idx);
3285
3286     // If this is an insertion of an i64 value on x86-32, and if the top bits of
3287     // the value are obviously zero, truncate the value to i32 and do the
3288     // insertion that way.  Only do this if the value is non-constant or if the
3289     // value is a constant being inserted into element 0.  It is cheaper to do
3290     // a constant pool load than it is to do a movd + shuffle.
3291     if (EVT == MVT::i64 && !Subtarget->is64Bit() &&
3292         (!IsAllConstants || Idx == 0)) {
3293       if (DAG.MaskedValueIsZero(Item, APInt::getBitsSet(64, 32, 64))) {
3294         // Handle MMX and SSE both.
3295         MVT VecVT = VT == MVT::v2i64 ? MVT::v4i32 : MVT::v2i32;
3296         unsigned VecElts = VT == MVT::v2i64 ? 4 : 2;
3297
3298         // Truncate the value (which may itself be a constant) to i32, and
3299         // convert it to a vector with movd (S2V+shuffle to zero extend).
3300         Item = DAG.getNode(ISD::TRUNCATE, MVT::i32, Item);
3301         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, VecVT, Item);
3302         Item = getShuffleVectorZeroOrUndef(Item, 0, true,
3303                                            Subtarget->hasSSE2(), DAG);
3304
3305         // Now we have our 32-bit value zero extended in the low element of
3306         // a vector.  If Idx != 0, swizzle it into place.
3307         if (Idx != 0) {
3308           SDValue Ops[] = {
3309             Item, DAG.getNode(ISD::UNDEF, Item.getValueType()),
3310             getSwapEltZeroMask(VecElts, Idx, DAG)
3311           };
3312           Item = DAG.getNode(ISD::VECTOR_SHUFFLE, VecVT, Ops, 3);
3313         }
3314         return DAG.getNode(ISD::BIT_CONVERT, Op.getValueType(), Item);
3315       }
3316     }
3317
3318     // If we have a constant or non-constant insertion into the low element of
3319     // a vector, we can do this with SCALAR_TO_VECTOR + shuffle of zero into
3320     // the rest of the elements.  This will be matched as movd/movq/movss/movsd
3321     // depending on what the source datatype is.  Because we can only get here
3322     // when NumElems <= 4, this only needs to handle i32/f32/i64/f64.
3323     if (Idx == 0 &&
3324         // Don't do this for i64 values on x86-32.
3325         (EVT != MVT::i64 || Subtarget->is64Bit())) {
3326       Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, VT, Item);
3327       // Turn it into a MOVL (i.e. movss, movsd, or movd) to a zero vector.
3328       return getShuffleVectorZeroOrUndef(Item, 0, NumZero > 0,
3329                                          Subtarget->hasSSE2(), DAG);
3330     }
3331
3332     // Is it a vector logical left shift?
3333     if (NumElems == 2 && Idx == 1 &&
3334         isZeroNode(Op.getOperand(0)) && !isZeroNode(Op.getOperand(1))) {
3335       unsigned NumBits = VT.getSizeInBits();
3336       return getVShift(true, VT,
3337                        DAG.getNode(ISD::SCALAR_TO_VECTOR, VT, Op.getOperand(1)),
3338                        NumBits/2, DAG, *this);
3339     }
3340
3341     if (IsAllConstants) // Otherwise, it's better to do a constpool load.
3342       return SDValue();
3343
3344     // Otherwise, if this is a vector with i32 or f32 elements, and the element
3345     // is a non-constant being inserted into an element other than the low one,
3346     // we can't use a constant pool load.  Instead, use SCALAR_TO_VECTOR (aka
3347     // movd/movss) to move this into the low element, then shuffle it into
3348     // place.
3349     if (EVTBits == 32) {
3350       Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, VT, Item);
3351
3352       // Turn it into a shuffle of zero and zero-extended scalar to vector.
3353       Item = getShuffleVectorZeroOrUndef(Item, 0, NumZero > 0,
3354                                          Subtarget->hasSSE2(), DAG);
3355       MVT MaskVT  = MVT::getIntVectorWithNumElements(NumElems);
3356       MVT MaskEVT = MaskVT.getVectorElementType();
3357       SmallVector<SDValue, 8> MaskVec;
3358       for (unsigned i = 0; i < NumElems; i++)
3359         MaskVec.push_back(DAG.getConstant((i == Idx) ? 0 : 1, MaskEVT));
3360       SDValue Mask = DAG.getNode(ISD::BUILD_VECTOR, MaskVT,
3361                                    &MaskVec[0], MaskVec.size());
3362       return DAG.getNode(ISD::VECTOR_SHUFFLE, VT, Item,
3363                          DAG.getNode(ISD::UNDEF, VT), Mask);
3364     }
3365   }
3366
3367   // Splat is obviously ok. Let legalizer expand it to a shuffle.
3368   if (Values.size() == 1)
3369     return SDValue();
3370
3371   // A vector full of immediates; various special cases are already
3372   // handled, so this is best done with a single constant-pool load.
3373   if (IsAllConstants)
3374     return SDValue();
3375
3376   // Let legalizer expand 2-wide build_vectors.
3377   if (EVTBits == 64) {
3378     if (NumNonZero == 1) {
3379       // One half is zero or undef.
3380       unsigned Idx = CountTrailingZeros_32(NonZeros);
3381       SDValue V2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, VT,
3382                                  Op.getOperand(Idx));
3383       return getShuffleVectorZeroOrUndef(V2, Idx, true,
3384                                          Subtarget->hasSSE2(), DAG);
3385     }
3386     return SDValue();
3387   }
3388
3389   // If element VT is < 32 bits, convert it to inserts into a zero vector.
3390   if (EVTBits == 8 && NumElems == 16) {
3391     SDValue V = LowerBuildVectorv16i8(Op, NonZeros,NumNonZero,NumZero, DAG,
3392                                         *this);
3393     if (V.getNode()) return V;
3394   }
3395
3396   if (EVTBits == 16 && NumElems == 8) {
3397     SDValue V = LowerBuildVectorv8i16(Op, NonZeros,NumNonZero,NumZero, DAG,
3398                                         *this);
3399     if (V.getNode()) return V;
3400   }
3401
3402   // If element VT is == 32 bits, turn it into a number of shuffles.
3403   SmallVector<SDValue, 8> V;
3404   V.resize(NumElems);
3405   if (NumElems == 4 && NumZero > 0) {
3406     for (unsigned i = 0; i < 4; ++i) {
3407       bool isZero = !(NonZeros & (1 << i));
3408       if (isZero)
3409         V[i] = getZeroVector(VT, Subtarget->hasSSE2(), DAG);
3410       else
3411         V[i] = DAG.getNode(ISD::SCALAR_TO_VECTOR, VT, Op.getOperand(i));
3412     }
3413
3414     for (unsigned i = 0; i < 2; ++i) {
3415       switch ((NonZeros & (0x3 << i*2)) >> (i*2)) {
3416         default: break;
3417         case 0:
3418           V[i] = V[i*2];  // Must be a zero vector.
3419           break;
3420         case 1:
3421           V[i] = DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V[i*2+1], V[i*2],
3422                              getMOVLMask(NumElems, DAG));
3423           break;
3424         case 2:
3425           V[i] = DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V[i*2], V[i*2+1],
3426                              getMOVLMask(NumElems, DAG));
3427           break;
3428         case 3:
3429           V[i] = DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V[i*2], V[i*2+1],
3430                              getUnpacklMask(NumElems, DAG));
3431           break;
3432       }
3433     }
3434
3435     MVT MaskVT = MVT::getIntVectorWithNumElements(NumElems);
3436     MVT EVT = MaskVT.getVectorElementType();
3437     SmallVector<SDValue, 8> MaskVec;
3438     bool Reverse = (NonZeros & 0x3) == 2;
3439     for (unsigned i = 0; i < 2; ++i)
3440       if (Reverse)
3441         MaskVec.push_back(DAG.getConstant(1-i, EVT));
3442       else
3443         MaskVec.push_back(DAG.getConstant(i, EVT));
3444     Reverse = ((NonZeros & (0x3 << 2)) >> 2) == 2;
3445     for (unsigned i = 0; i < 2; ++i)
3446       if (Reverse)
3447         MaskVec.push_back(DAG.getConstant(1-i+NumElems, EVT));
3448       else
3449         MaskVec.push_back(DAG.getConstant(i+NumElems, EVT));
3450     SDValue ShufMask = DAG.getNode(ISD::BUILD_VECTOR, MaskVT,
3451                                      &MaskVec[0], MaskVec.size());
3452     return DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V[0], V[1], ShufMask);
3453   }
3454
3455   if (Values.size() > 2) {
3456     // Expand into a number of unpckl*.
3457     // e.g. for v4f32
3458     //   Step 1: unpcklps 0, 2 ==> X: <?, ?, 2, 0>
3459     //         : unpcklps 1, 3 ==> Y: <?, ?, 3, 1>
3460     //   Step 2: unpcklps X, Y ==>    <3, 2, 1, 0>
3461     SDValue UnpckMask = getUnpacklMask(NumElems, DAG);
3462     for (unsigned i = 0; i < NumElems; ++i)
3463       V[i] = DAG.getNode(ISD::SCALAR_TO_VECTOR, VT, Op.getOperand(i));
3464     NumElems >>= 1;
3465     while (NumElems != 0) {
3466       for (unsigned i = 0; i < NumElems; ++i)
3467         V[i] = DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V[i], V[i + NumElems],
3468                            UnpckMask);
3469       NumElems >>= 1;
3470     }
3471     return V[0];
3472   }
3473
3474   return SDValue();
3475 }
3476
3477 static
3478 SDValue LowerVECTOR_SHUFFLEv8i16(SDValue V1, SDValue V2,
3479                                  SDValue PermMask, SelectionDAG &DAG,
3480                                  TargetLowering &TLI) {
3481   SDValue NewV;
3482   MVT MaskVT = MVT::getIntVectorWithNumElements(8);
3483   MVT MaskEVT = MaskVT.getVectorElementType();
3484   MVT PtrVT = TLI.getPointerTy();
3485   SmallVector<SDValue, 8> MaskElts(PermMask.getNode()->op_begin(),
3486                                    PermMask.getNode()->op_end());
3487
3488   // First record which half of which vector the low elements come from.
3489   SmallVector<unsigned, 4> LowQuad(4);
3490   for (unsigned i = 0; i < 4; ++i) {
3491     SDValue Elt = MaskElts[i];
3492     if (Elt.getOpcode() == ISD::UNDEF)
3493       continue;
3494     unsigned EltIdx = cast<ConstantSDNode>(Elt)->getZExtValue();
3495     int QuadIdx = EltIdx / 4;
3496     ++LowQuad[QuadIdx];
3497   }
3498
3499   int BestLowQuad = -1;
3500   unsigned MaxQuad = 1;
3501   for (unsigned i = 0; i < 4; ++i) {
3502     if (LowQuad[i] > MaxQuad) {
3503       BestLowQuad = i;
3504       MaxQuad = LowQuad[i];
3505     }
3506   }
3507
3508   // Record which half of which vector the high elements come from.
3509   SmallVector<unsigned, 4> HighQuad(4);
3510   for (unsigned i = 4; i < 8; ++i) {
3511     SDValue Elt = MaskElts[i];
3512     if (Elt.getOpcode() == ISD::UNDEF)
3513       continue;
3514     unsigned EltIdx = cast<ConstantSDNode>(Elt)->getZExtValue();
3515     int QuadIdx = EltIdx / 4;
3516     ++HighQuad[QuadIdx];
3517   }
3518
3519   int BestHighQuad = -1;
3520   MaxQuad = 1;
3521   for (unsigned i = 0; i < 4; ++i) {
3522     if (HighQuad[i] > MaxQuad) {
3523       BestHighQuad = i;
3524       MaxQuad = HighQuad[i];
3525     }
3526   }
3527
3528   // If it's possible to sort parts of either half with PSHUF{H|L}W, then do it.
3529   if (BestLowQuad != -1 || BestHighQuad != -1) {
3530     // First sort the 4 chunks in order using shufpd.
3531     SmallVector<SDValue, 8> MaskVec;
3532
3533     if (BestLowQuad != -1)
3534       MaskVec.push_back(DAG.getConstant(BestLowQuad, MVT::i32));
3535     else
3536       MaskVec.push_back(DAG.getConstant(0, MVT::i32));
3537
3538     if (BestHighQuad != -1)
3539       MaskVec.push_back(DAG.getConstant(BestHighQuad, MVT::i32));
3540     else
3541       MaskVec.push_back(DAG.getConstant(1, MVT::i32));
3542
3543     SDValue Mask= DAG.getNode(ISD::BUILD_VECTOR, MVT::v2i32, &MaskVec[0],2);
3544     NewV = DAG.getNode(ISD::VECTOR_SHUFFLE, MVT::v2i64,
3545                        DAG.getNode(ISD::BIT_CONVERT, MVT::v2i64, V1),
3546                        DAG.getNode(ISD::BIT_CONVERT, MVT::v2i64, V2), Mask);
3547     NewV = DAG.getNode(ISD::BIT_CONVERT, MVT::v8i16, NewV);
3548
3549     // Now sort high and low parts separately.
3550     BitVector InOrder(8);
3551     if (BestLowQuad != -1) {
3552       // Sort lower half in order using PSHUFLW.
3553       MaskVec.clear();
3554       bool AnyOutOrder = false;
3555
3556       for (unsigned i = 0; i != 4; ++i) {
3557         SDValue Elt = MaskElts[i];
3558         if (Elt.getOpcode() == ISD::UNDEF) {
3559           MaskVec.push_back(Elt);
3560           InOrder.set(i);
3561         } else {
3562           unsigned EltIdx = cast<ConstantSDNode>(Elt)->getZExtValue();
3563           if (EltIdx != i)
3564             AnyOutOrder = true;
3565
3566           MaskVec.push_back(DAG.getConstant(EltIdx % 4, MaskEVT));
3567
3568           // If this element is in the right place after this shuffle, then
3569           // remember it.
3570           if ((int)(EltIdx / 4) == BestLowQuad)
3571             InOrder.set(i);
3572         }
3573       }
3574       if (AnyOutOrder) {
3575         for (unsigned i = 4; i != 8; ++i)
3576           MaskVec.push_back(DAG.getConstant(i, MaskEVT));
3577         SDValue Mask = DAG.getNode(ISD::BUILD_VECTOR, MaskVT, &MaskVec[0], 8);
3578         NewV = DAG.getNode(ISD::VECTOR_SHUFFLE, MVT::v8i16, NewV, NewV, Mask);
3579       }
3580     }
3581
3582     if (BestHighQuad != -1) {
3583       // Sort high half in order using PSHUFHW if possible.
3584       MaskVec.clear();
3585
3586       for (unsigned i = 0; i != 4; ++i)
3587         MaskVec.push_back(DAG.getConstant(i, MaskEVT));
3588
3589       bool AnyOutOrder = false;
3590       for (unsigned i = 4; i != 8; ++i) {
3591         SDValue Elt = MaskElts[i];
3592         if (Elt.getOpcode() == ISD::UNDEF) {
3593           MaskVec.push_back(Elt);
3594           InOrder.set(i);
3595         } else {
3596           unsigned EltIdx = cast<ConstantSDNode>(Elt)->getZExtValue();
3597           if (EltIdx != i)
3598             AnyOutOrder = true;
3599
3600           MaskVec.push_back(DAG.getConstant((EltIdx % 4) + 4, MaskEVT));
3601
3602           // If this element is in the right place after this shuffle, then
3603           // remember it.
3604           if ((int)(EltIdx / 4) == BestHighQuad)
3605             InOrder.set(i);
3606         }
3607       }
3608
3609       if (AnyOutOrder) {
3610         SDValue Mask = DAG.getNode(ISD::BUILD_VECTOR, MaskVT, &MaskVec[0], 8);
3611         NewV = DAG.getNode(ISD::VECTOR_SHUFFLE, MVT::v8i16, NewV, NewV, Mask);
3612       }
3613     }
3614
3615     // The other elements are put in the right place using pextrw and pinsrw.
3616     for (unsigned i = 0; i != 8; ++i) {
3617       if (InOrder[i])
3618         continue;
3619       SDValue Elt = MaskElts[i];
3620       if (Elt.getOpcode() == ISD::UNDEF)
3621         continue;
3622       unsigned EltIdx = cast<ConstantSDNode>(Elt)->getZExtValue();
3623       SDValue ExtOp = (EltIdx < 8)
3624         ? DAG.getNode(ISD::EXTRACT_VECTOR_ELT, MVT::i16, V1,
3625                       DAG.getConstant(EltIdx, PtrVT))
3626         : DAG.getNode(ISD::EXTRACT_VECTOR_ELT, MVT::i16, V2,
3627                       DAG.getConstant(EltIdx - 8, PtrVT));
3628       NewV = DAG.getNode(ISD::INSERT_VECTOR_ELT, MVT::v8i16, NewV, ExtOp,
3629                          DAG.getConstant(i, PtrVT));
3630     }
3631
3632     return NewV;
3633   }
3634
3635   // PSHUF{H|L}W are not used. Lower into extracts and inserts but try to use as
3636   // few as possible. First, let's find out how many elements are already in the
3637   // right order.
3638   unsigned V1InOrder = 0;
3639   unsigned V1FromV1 = 0;
3640   unsigned V2InOrder = 0;
3641   unsigned V2FromV2 = 0;
3642   SmallVector<SDValue, 8> V1Elts;
3643   SmallVector<SDValue, 8> V2Elts;
3644   for (unsigned i = 0; i < 8; ++i) {
3645     SDValue Elt = MaskElts[i];
3646     if (Elt.getOpcode() == ISD::UNDEF) {
3647       V1Elts.push_back(Elt);
3648       V2Elts.push_back(Elt);
3649       ++V1InOrder;
3650       ++V2InOrder;
3651       continue;
3652     }
3653     unsigned EltIdx = cast<ConstantSDNode>(Elt)->getZExtValue();
3654     if (EltIdx == i) {
3655       V1Elts.push_back(Elt);
3656       V2Elts.push_back(DAG.getConstant(i+8, MaskEVT));
3657       ++V1InOrder;
3658     } else if (EltIdx == i+8) {
3659       V1Elts.push_back(Elt);
3660       V2Elts.push_back(DAG.getConstant(i, MaskEVT));
3661       ++V2InOrder;
3662     } else if (EltIdx < 8) {
3663       V1Elts.push_back(Elt);
3664       ++V1FromV1;
3665     } else {
3666       V2Elts.push_back(DAG.getConstant(EltIdx-8, MaskEVT));
3667       ++V2FromV2;
3668     }
3669   }
3670
3671   if (V2InOrder > V1InOrder) {
3672     PermMask = CommuteVectorShuffleMask(PermMask, DAG);
3673     std::swap(V1, V2);
3674     std::swap(V1Elts, V2Elts);
3675     std::swap(V1FromV1, V2FromV2);
3676   }
3677
3678   if ((V1FromV1 + V1InOrder) != 8) {
3679     // Some elements are from V2.
3680     if (V1FromV1) {
3681       // If there are elements that are from V1 but out of place,
3682       // then first sort them in place
3683       SmallVector<SDValue, 8> MaskVec;
3684       for (unsigned i = 0; i < 8; ++i) {
3685         SDValue Elt = V1Elts[i];
3686         if (Elt.getOpcode() == ISD::UNDEF) {
3687           MaskVec.push_back(DAG.getNode(ISD::UNDEF, MaskEVT));
3688           continue;
3689         }
3690         unsigned EltIdx = cast<ConstantSDNode>(Elt)->getZExtValue();
3691         if (EltIdx >= 8)
3692           MaskVec.push_back(DAG.getNode(ISD::UNDEF, MaskEVT));
3693         else
3694           MaskVec.push_back(DAG.getConstant(EltIdx, MaskEVT));
3695       }
3696       SDValue Mask = DAG.getNode(ISD::BUILD_VECTOR, MaskVT, &MaskVec[0], 8);
3697       V1 = DAG.getNode(ISD::VECTOR_SHUFFLE, MVT::v8i16, V1, V1, Mask);
3698     }
3699
3700     NewV = V1;
3701     for (unsigned i = 0; i < 8; ++i) {
3702       SDValue Elt = V1Elts[i];
3703       if (Elt.getOpcode() == ISD::UNDEF)
3704         continue;
3705       unsigned EltIdx = cast<ConstantSDNode>(Elt)->getZExtValue();
3706       if (EltIdx < 8)
3707         continue;
3708       SDValue ExtOp = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, MVT::i16, V2,
3709                                     DAG.getConstant(EltIdx - 8, PtrVT));
3710       NewV = DAG.getNode(ISD::INSERT_VECTOR_ELT, MVT::v8i16, NewV, ExtOp,
3711                          DAG.getConstant(i, PtrVT));
3712     }
3713     return NewV;
3714   } else {
3715     // All elements are from V1.
3716     NewV = V1;
3717     for (unsigned i = 0; i < 8; ++i) {
3718       SDValue Elt = V1Elts[i];
3719       if (Elt.getOpcode() == ISD::UNDEF)
3720         continue;
3721       unsigned EltIdx = cast<ConstantSDNode>(Elt)->getZExtValue();
3722       SDValue ExtOp = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, MVT::i16, V1,
3723                                     DAG.getConstant(EltIdx, PtrVT));
3724       NewV = DAG.getNode(ISD::INSERT_VECTOR_ELT, MVT::v8i16, NewV, ExtOp,
3725                          DAG.getConstant(i, PtrVT));
3726     }
3727     return NewV;
3728   }
3729 }
3730
3731 /// RewriteAsNarrowerShuffle - Try rewriting v8i16 and v16i8 shuffles as 4 wide
3732 /// ones, or rewriting v4i32 / v2f32 as 2 wide ones if possible. This can be
3733 /// done when every pair / quad of shuffle mask elements point to elements in
3734 /// the right sequence. e.g.
3735 /// vector_shuffle <>, <>, < 3, 4, | 10, 11, | 0, 1, | 14, 15>
3736 static
3737 SDValue RewriteAsNarrowerShuffle(SDValue V1, SDValue V2,
3738                                 MVT VT,
3739                                 SDValue PermMask, SelectionDAG &DAG,
3740                                 TargetLowering &TLI) {
3741   unsigned NumElems = PermMask.getNumOperands();
3742   unsigned NewWidth = (NumElems == 4) ? 2 : 4;
3743   MVT MaskVT = MVT::getIntVectorWithNumElements(NewWidth);
3744   MVT MaskEltVT = MaskVT.getVectorElementType();
3745   MVT NewVT = MaskVT;
3746   switch (VT.getSimpleVT()) {
3747   default: assert(false && "Unexpected!");
3748   case MVT::v4f32: NewVT = MVT::v2f64; break;
3749   case MVT::v4i32: NewVT = MVT::v2i64; break;
3750   case MVT::v8i16: NewVT = MVT::v4i32; break;
3751   case MVT::v16i8: NewVT = MVT::v4i32; break;
3752   }
3753
3754   if (NewWidth == 2) {
3755     if (VT.isInteger())
3756       NewVT = MVT::v2i64;
3757     else
3758       NewVT = MVT::v2f64;
3759   }
3760   unsigned Scale = NumElems / NewWidth;
3761   SmallVector<SDValue, 8> MaskVec;
3762   for (unsigned i = 0; i < NumElems; i += Scale) {
3763     unsigned StartIdx = ~0U;
3764     for (unsigned j = 0; j < Scale; ++j) {
3765       SDValue Elt = PermMask.getOperand(i+j);
3766       if (Elt.getOpcode() == ISD::UNDEF)
3767         continue;
3768       unsigned EltIdx = cast<ConstantSDNode>(Elt)->getZExtValue();
3769       if (StartIdx == ~0U)
3770         StartIdx = EltIdx - (EltIdx % Scale);
3771       if (EltIdx != StartIdx + j)
3772         return SDValue();
3773     }
3774     if (StartIdx == ~0U)
3775       MaskVec.push_back(DAG.getNode(ISD::UNDEF, MaskEltVT));
3776     else
3777       MaskVec.push_back(DAG.getConstant(StartIdx / Scale, MaskEltVT));
3778   }
3779
3780   V1 = DAG.getNode(ISD::BIT_CONVERT, NewVT, V1);
3781   V2 = DAG.getNode(ISD::BIT_CONVERT, NewVT, V2);
3782   return DAG.getNode(ISD::VECTOR_SHUFFLE, NewVT, V1, V2,
3783                      DAG.getNode(ISD::BUILD_VECTOR, MaskVT,
3784                                  &MaskVec[0], MaskVec.size()));
3785 }
3786
3787 /// getVZextMovL - Return a zero-extending vector move low node.
3788 ///
3789 static SDValue getVZextMovL(MVT VT, MVT OpVT,
3790                               SDValue SrcOp, SelectionDAG &DAG,
3791                               const X86Subtarget *Subtarget) {
3792   if (VT == MVT::v2f64 || VT == MVT::v4f32) {
3793     LoadSDNode *LD = NULL;
3794     if (!isScalarLoadToVector(SrcOp.getNode(), &LD))
3795       LD = dyn_cast<LoadSDNode>(SrcOp);
3796     if (!LD) {
3797       // movssrr and movsdrr do not clear top bits. Try to use movd, movq
3798       // instead.
3799       MVT EVT = (OpVT == MVT::v2f64) ? MVT::i64 : MVT::i32;
3800       if ((EVT != MVT::i64 || Subtarget->is64Bit()) &&
3801           SrcOp.getOpcode() == ISD::SCALAR_TO_VECTOR &&
3802           SrcOp.getOperand(0).getOpcode() == ISD::BIT_CONVERT &&
3803           SrcOp.getOperand(0).getOperand(0).getValueType() == EVT) {
3804         // PR2108
3805         OpVT = (OpVT == MVT::v2f64) ? MVT::v2i64 : MVT::v4i32;
3806         return DAG.getNode(ISD::BIT_CONVERT, VT,
3807                            DAG.getNode(X86ISD::VZEXT_MOVL, OpVT,
3808                                        DAG.getNode(ISD::SCALAR_TO_VECTOR, OpVT,
3809                                                    SrcOp.getOperand(0)
3810                                                           .getOperand(0))));
3811       }
3812     }
3813   }
3814
3815   return DAG.getNode(ISD::BIT_CONVERT, VT,
3816                      DAG.getNode(X86ISD::VZEXT_MOVL, OpVT,
3817                                  DAG.getNode(ISD::BIT_CONVERT, OpVT, SrcOp)));
3818 }
3819
3820 /// LowerVECTOR_SHUFFLE_4wide - Handle all 4 wide cases with a number of
3821 /// shuffles.
3822 static SDValue
3823 LowerVECTOR_SHUFFLE_4wide(SDValue V1, SDValue V2,
3824                           SDValue PermMask, MVT VT, SelectionDAG &DAG) {
3825   MVT MaskVT = PermMask.getValueType();
3826   MVT MaskEVT = MaskVT.getVectorElementType();
3827   SmallVector<std::pair<int, int>, 8> Locs;
3828   Locs.resize(4);
3829   SmallVector<SDValue, 8> Mask1(4, DAG.getNode(ISD::UNDEF, MaskEVT));
3830   unsigned NumHi = 0;
3831   unsigned NumLo = 0;
3832   for (unsigned i = 0; i != 4; ++i) {
3833     SDValue Elt = PermMask.getOperand(i);
3834     if (Elt.getOpcode() == ISD::UNDEF) {
3835       Locs[i] = std::make_pair(-1, -1);
3836     } else {
3837       unsigned Val = cast<ConstantSDNode>(Elt)->getZExtValue();
3838       assert(Val < 8 && "Invalid VECTOR_SHUFFLE index!");
3839       if (Val < 4) {
3840         Locs[i] = std::make_pair(0, NumLo);
3841         Mask1[NumLo] = Elt;
3842         NumLo++;
3843       } else {
3844         Locs[i] = std::make_pair(1, NumHi);
3845         if (2+NumHi < 4)
3846           Mask1[2+NumHi] = Elt;
3847         NumHi++;
3848       }
3849     }
3850   }
3851
3852   if (NumLo <= 2 && NumHi <= 2) {
3853     // If no more than two elements come from either vector. This can be
3854     // implemented with two shuffles. First shuffle gather the elements.
3855     // The second shuffle, which takes the first shuffle as both of its
3856     // vector operands, put the elements into the right order.
3857     V1 = DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V1, V2,
3858                      DAG.getNode(ISD::BUILD_VECTOR, MaskVT,
3859                                  &Mask1[0], Mask1.size()));
3860
3861     SmallVector<SDValue, 8> Mask2(4, DAG.getNode(ISD::UNDEF, MaskEVT));
3862     for (unsigned i = 0; i != 4; ++i) {
3863       if (Locs[i].first == -1)
3864         continue;
3865       else {
3866         unsigned Idx = (i < 2) ? 0 : 4;
3867         Idx += Locs[i].first * 2 + Locs[i].second;
3868         Mask2[i] = DAG.getConstant(Idx, MaskEVT);
3869       }
3870     }
3871
3872     return DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V1, V1,
3873                        DAG.getNode(ISD::BUILD_VECTOR, MaskVT,
3874                                    &Mask2[0], Mask2.size()));
3875   } else if (NumLo == 3 || NumHi == 3) {
3876     // Otherwise, we must have three elements from one vector, call it X, and
3877     // one element from the other, call it Y.  First, use a shufps to build an
3878     // intermediate vector with the one element from Y and the element from X
3879     // that will be in the same half in the final destination (the indexes don't
3880     // matter). Then, use a shufps to build the final vector, taking the half
3881     // containing the element from Y from the intermediate, and the other half
3882     // from X.
3883     if (NumHi == 3) {
3884       // Normalize it so the 3 elements come from V1.
3885       PermMask = CommuteVectorShuffleMask(PermMask, DAG);
3886       std::swap(V1, V2);
3887     }
3888
3889     // Find the element from V2.
3890     unsigned HiIndex;
3891     for (HiIndex = 0; HiIndex < 3; ++HiIndex) {
3892       SDValue Elt = PermMask.getOperand(HiIndex);
3893       if (Elt.getOpcode() == ISD::UNDEF)
3894         continue;
3895       unsigned Val = cast<ConstantSDNode>(Elt)->getZExtValue();
3896       if (Val >= 4)
3897         break;
3898     }
3899
3900     Mask1[0] = PermMask.getOperand(HiIndex);
3901     Mask1[1] = DAG.getNode(ISD::UNDEF, MaskEVT);
3902     Mask1[2] = PermMask.getOperand(HiIndex^1);
3903     Mask1[3] = DAG.getNode(ISD::UNDEF, MaskEVT);
3904     V2 = DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V1, V2,
3905                      DAG.getNode(ISD::BUILD_VECTOR, MaskVT, &Mask1[0], 4));
3906
3907     if (HiIndex >= 2) {
3908       Mask1[0] = PermMask.getOperand(0);
3909       Mask1[1] = PermMask.getOperand(1);
3910       Mask1[2] = DAG.getConstant(HiIndex & 1 ? 6 : 4, MaskEVT);
3911       Mask1[3] = DAG.getConstant(HiIndex & 1 ? 4 : 6, MaskEVT);
3912       return DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V1, V2,
3913                          DAG.getNode(ISD::BUILD_VECTOR, MaskVT, &Mask1[0], 4));
3914     } else {
3915       Mask1[0] = DAG.getConstant(HiIndex & 1 ? 2 : 0, MaskEVT);
3916       Mask1[1] = DAG.getConstant(HiIndex & 1 ? 0 : 2, MaskEVT);
3917       Mask1[2] = PermMask.getOperand(2);
3918       Mask1[3] = PermMask.getOperand(3);
3919       if (Mask1[2].getOpcode() != ISD::UNDEF)
3920         Mask1[2] =
3921           DAG.getConstant(cast<ConstantSDNode>(Mask1[2])->getZExtValue()+4,
3922                           MaskEVT);
3923       if (Mask1[3].getOpcode() != ISD::UNDEF)
3924         Mask1[3] =
3925           DAG.getConstant(cast<ConstantSDNode>(Mask1[3])->getZExtValue()+4,
3926                           MaskEVT);
3927       return DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V2, V1,
3928                          DAG.getNode(ISD::BUILD_VECTOR, MaskVT, &Mask1[0], 4));
3929     }
3930   }
3931
3932   // Break it into (shuffle shuffle_hi, shuffle_lo).
3933   Locs.clear();
3934   SmallVector<SDValue,8> LoMask(4, DAG.getNode(ISD::UNDEF, MaskEVT));
3935   SmallVector<SDValue,8> HiMask(4, DAG.getNode(ISD::UNDEF, MaskEVT));
3936   SmallVector<SDValue,8> *MaskPtr = &LoMask;
3937   unsigned MaskIdx = 0;
3938   unsigned LoIdx = 0;
3939   unsigned HiIdx = 2;
3940   for (unsigned i = 0; i != 4; ++i) {
3941     if (i == 2) {
3942       MaskPtr = &HiMask;
3943       MaskIdx = 1;
3944       LoIdx = 0;
3945       HiIdx = 2;
3946     }
3947     SDValue Elt = PermMask.getOperand(i);
3948     if (Elt.getOpcode() == ISD::UNDEF) {
3949       Locs[i] = std::make_pair(-1, -1);
3950     } else if (cast<ConstantSDNode>(Elt)->getZExtValue() < 4) {
3951       Locs[i] = std::make_pair(MaskIdx, LoIdx);
3952       (*MaskPtr)[LoIdx] = Elt;
3953       LoIdx++;
3954     } else {
3955       Locs[i] = std::make_pair(MaskIdx, HiIdx);
3956       (*MaskPtr)[HiIdx] = Elt;
3957       HiIdx++;
3958     }
3959   }
3960
3961   SDValue LoShuffle = DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V1, V2,
3962                                     DAG.getNode(ISD::BUILD_VECTOR, MaskVT,
3963                                                 &LoMask[0], LoMask.size()));
3964   SDValue HiShuffle = DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V1, V2,
3965                                     DAG.getNode(ISD::BUILD_VECTOR, MaskVT,
3966                                                 &HiMask[0], HiMask.size()));
3967   SmallVector<SDValue, 8> MaskOps;
3968   for (unsigned i = 0; i != 4; ++i) {
3969     if (Locs[i].first == -1) {
3970       MaskOps.push_back(DAG.getNode(ISD::UNDEF, MaskEVT));
3971     } else {
3972       unsigned Idx = Locs[i].first * 4 + Locs[i].second;
3973       MaskOps.push_back(DAG.getConstant(Idx, MaskEVT));
3974     }
3975   }
3976   return DAG.getNode(ISD::VECTOR_SHUFFLE, VT, LoShuffle, HiShuffle,
3977                      DAG.getNode(ISD::BUILD_VECTOR, MaskVT,
3978                                  &MaskOps[0], MaskOps.size()));
3979 }
3980
3981 SDValue
3982 X86TargetLowering::LowerVECTOR_SHUFFLE(SDValue Op, SelectionDAG &DAG) {
3983   SDValue V1 = Op.getOperand(0);
3984   SDValue V2 = Op.getOperand(1);
3985   SDValue PermMask = Op.getOperand(2);
3986   MVT VT = Op.getValueType();
3987   unsigned NumElems = PermMask.getNumOperands();
3988   bool isMMX = VT.getSizeInBits() == 64;
3989   bool V1IsUndef = V1.getOpcode() == ISD::UNDEF;
3990   bool V2IsUndef = V2.getOpcode() == ISD::UNDEF;
3991   bool V1IsSplat = false;
3992   bool V2IsSplat = false;
3993
3994   if (isUndefShuffle(Op.getNode()))
3995     return DAG.getNode(ISD::UNDEF, VT);
3996
3997   if (isZeroShuffle(Op.getNode()))
3998     return getZeroVector(VT, Subtarget->hasSSE2(), DAG);
3999
4000   if (isIdentityMask(PermMask.getNode()))
4001     return V1;
4002   else if (isIdentityMask(PermMask.getNode(), true))
4003     return V2;
4004
4005   // Canonicalize movddup shuffles.
4006   if (V2IsUndef && Subtarget->hasSSE2() &&
4007       VT.getSizeInBits() == 128 &&
4008       X86::isMOVDDUPMask(PermMask.getNode()))
4009     return CanonicalizeMovddup(Op, V1, PermMask, DAG, Subtarget->hasSSE3());
4010
4011   if (isSplatMask(PermMask.getNode())) {
4012     if (isMMX || NumElems < 4) return Op;
4013     // Promote it to a v4{if}32 splat.
4014     return PromoteSplat(Op, DAG, Subtarget->hasSSE2());
4015   }
4016
4017   // If the shuffle can be profitably rewritten as a narrower shuffle, then
4018   // do it!
4019   if (VT == MVT::v8i16 || VT == MVT::v16i8) {
4020     SDValue NewOp= RewriteAsNarrowerShuffle(V1, V2, VT, PermMask, DAG, *this);
4021     if (NewOp.getNode())
4022       return DAG.getNode(ISD::BIT_CONVERT, VT, LowerVECTOR_SHUFFLE(NewOp, DAG));
4023   } else if ((VT == MVT::v4i32 || (VT == MVT::v4f32 && Subtarget->hasSSE2()))) {
4024     // FIXME: Figure out a cleaner way to do this.
4025     // Try to make use of movq to zero out the top part.
4026     if (ISD::isBuildVectorAllZeros(V2.getNode())) {
4027       SDValue NewOp = RewriteAsNarrowerShuffle(V1, V2, VT, PermMask,
4028                                                  DAG, *this);
4029       if (NewOp.getNode()) {
4030         SDValue NewV1 = NewOp.getOperand(0);
4031         SDValue NewV2 = NewOp.getOperand(1);
4032         SDValue NewMask = NewOp.getOperand(2);
4033         if (isCommutedMOVL(NewMask.getNode(), true, false)) {
4034           NewOp = CommuteVectorShuffle(NewOp, NewV1, NewV2, NewMask, DAG);
4035           return getVZextMovL(VT, NewOp.getValueType(), NewV2, DAG, Subtarget);
4036         }
4037       }
4038     } else if (ISD::isBuildVectorAllZeros(V1.getNode())) {
4039       SDValue NewOp= RewriteAsNarrowerShuffle(V1, V2, VT, PermMask,
4040                                                 DAG, *this);
4041       if (NewOp.getNode() && X86::isMOVLMask(NewOp.getOperand(2).getNode()))
4042         return getVZextMovL(VT, NewOp.getValueType(), NewOp.getOperand(1),
4043                              DAG, Subtarget);
4044     }
4045   }
4046
4047   // Check if this can be converted into a logical shift.
4048   bool isLeft = false;
4049   unsigned ShAmt = 0;
4050   SDValue ShVal;
4051   bool isShift = isVectorShift(Op, PermMask, DAG, isLeft, ShVal, ShAmt);
4052   if (isShift && ShVal.hasOneUse()) {
4053     // If the shifted value has multiple uses, it may be cheaper to use
4054     // v_set0 + movlhps or movhlps, etc.
4055     MVT EVT = VT.getVectorElementType();
4056     ShAmt *= EVT.getSizeInBits();
4057     return getVShift(isLeft, VT, ShVal, ShAmt, DAG, *this);
4058   }
4059
4060   if (X86::isMOVLMask(PermMask.getNode())) {
4061     if (V1IsUndef)
4062       return V2;
4063     if (ISD::isBuildVectorAllZeros(V1.getNode()))
4064       return getVZextMovL(VT, VT, V2, DAG, Subtarget);
4065     if (!isMMX)
4066       return Op;
4067   }
4068
4069   if (!isMMX && (X86::isMOVSHDUPMask(PermMask.getNode()) ||
4070                  X86::isMOVSLDUPMask(PermMask.getNode()) ||
4071                  X86::isMOVHLPSMask(PermMask.getNode()) ||
4072                  X86::isMOVHPMask(PermMask.getNode()) ||
4073                  X86::isMOVLPMask(PermMask.getNode())))
4074     return Op;
4075
4076   if (ShouldXformToMOVHLPS(PermMask.getNode()) ||
4077       ShouldXformToMOVLP(V1.getNode(), V2.getNode(), PermMask.getNode()))
4078     return CommuteVectorShuffle(Op, V1, V2, PermMask, DAG);
4079
4080   if (isShift) {
4081     // No better options. Use a vshl / vsrl.
4082     MVT EVT = VT.getVectorElementType();
4083     ShAmt *= EVT.getSizeInBits();
4084     return getVShift(isLeft, VT, ShVal, ShAmt, DAG, *this);
4085   }
4086
4087   bool Commuted = false;
4088   // FIXME: This should also accept a bitcast of a splat?  Be careful, not
4089   // 1,1,1,1 -> v8i16 though.
4090   V1IsSplat = isSplatVector(V1.getNode());
4091   V2IsSplat = isSplatVector(V2.getNode());
4092
4093   // Canonicalize the splat or undef, if present, to be on the RHS.
4094   if ((V1IsSplat || V1IsUndef) && !(V2IsSplat || V2IsUndef)) {
4095     Op = CommuteVectorShuffle(Op, V1, V2, PermMask, DAG);
4096     std::swap(V1IsSplat, V2IsSplat);
4097     std::swap(V1IsUndef, V2IsUndef);
4098     Commuted = true;
4099   }
4100
4101   // FIXME: Figure out a cleaner way to do this.
4102   if (isCommutedMOVL(PermMask.getNode(), V2IsSplat, V2IsUndef)) {
4103     if (V2IsUndef) return V1;
4104     Op = CommuteVectorShuffle(Op, V1, V2, PermMask, DAG);
4105     if (V2IsSplat) {
4106       // V2 is a splat, so the mask may be malformed. That is, it may point
4107       // to any V2 element. The instruction selectior won't like this. Get
4108       // a corrected mask and commute to form a proper MOVS{S|D}.
4109       SDValue NewMask = getMOVLMask(NumElems, DAG);
4110       if (NewMask.getNode() != PermMask.getNode())
4111         Op = DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V1, V2, NewMask);
4112     }
4113     return Op;
4114   }
4115
4116   if (X86::isUNPCKL_v_undef_Mask(PermMask.getNode()) ||
4117       X86::isUNPCKH_v_undef_Mask(PermMask.getNode()) ||
4118       X86::isUNPCKLMask(PermMask.getNode()) ||
4119       X86::isUNPCKHMask(PermMask.getNode()))
4120     return Op;
4121
4122   if (V2IsSplat) {
4123     // Normalize mask so all entries that point to V2 points to its first
4124     // element then try to match unpck{h|l} again. If match, return a
4125     // new vector_shuffle with the corrected mask.
4126     SDValue NewMask = NormalizeMask(PermMask, DAG);
4127     if (NewMask.getNode() != PermMask.getNode()) {
4128       if (X86::isUNPCKLMask(PermMask.getNode(), true)) {
4129         SDValue NewMask = getUnpacklMask(NumElems, DAG);
4130         return DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V1, V2, NewMask);
4131       } else if (X86::isUNPCKHMask(PermMask.getNode(), true)) {
4132         SDValue NewMask = getUnpackhMask(NumElems, DAG);
4133         return DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V1, V2, NewMask);
4134       }
4135     }
4136   }
4137
4138   // Normalize the node to match x86 shuffle ops if needed
4139   if (V2.getOpcode() != ISD::UNDEF && isCommutedSHUFP(PermMask.getNode()))
4140       Op = CommuteVectorShuffle(Op, V1, V2, PermMask, DAG);
4141
4142   if (Commuted) {
4143     // Commute is back and try unpck* again.
4144     Op = CommuteVectorShuffle(Op, V1, V2, PermMask, DAG);
4145     if (X86::isUNPCKL_v_undef_Mask(PermMask.getNode()) ||
4146         X86::isUNPCKH_v_undef_Mask(PermMask.getNode()) ||
4147         X86::isUNPCKLMask(PermMask.getNode()) ||
4148         X86::isUNPCKHMask(PermMask.getNode()))
4149       return Op;
4150   }
4151
4152   // Try PSHUF* first, then SHUFP*.
4153   // MMX doesn't have PSHUFD but it does have PSHUFW. While it's theoretically
4154   // possible to shuffle a v2i32 using PSHUFW, that's not yet implemented.
4155   if (isMMX && NumElems == 4 && X86::isPSHUFDMask(PermMask.getNode())) {
4156     if (V2.getOpcode() != ISD::UNDEF)
4157       return DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V1,
4158                          DAG.getNode(ISD::UNDEF, VT), PermMask);
4159     return Op;
4160   }
4161
4162   if (!isMMX) {
4163     if (Subtarget->hasSSE2() &&
4164         (X86::isPSHUFDMask(PermMask.getNode()) ||
4165          X86::isPSHUFHWMask(PermMask.getNode()) ||
4166          X86::isPSHUFLWMask(PermMask.getNode()))) {
4167       MVT RVT = VT;
4168       if (VT == MVT::v4f32) {
4169         RVT = MVT::v4i32;
4170         Op = DAG.getNode(ISD::VECTOR_SHUFFLE, RVT,
4171                          DAG.getNode(ISD::BIT_CONVERT, RVT, V1),
4172                          DAG.getNode(ISD::UNDEF, RVT), PermMask);
4173       } else if (V2.getOpcode() != ISD::UNDEF)
4174         Op = DAG.getNode(ISD::VECTOR_SHUFFLE, RVT, V1,
4175                          DAG.getNode(ISD::UNDEF, RVT), PermMask);
4176       if (RVT != VT)
4177         Op = DAG.getNode(ISD::BIT_CONVERT, VT, Op);
4178       return Op;
4179     }
4180
4181     // Binary or unary shufps.
4182     if (X86::isSHUFPMask(PermMask.getNode()) ||
4183         (V2.getOpcode() == ISD::UNDEF && X86::isPSHUFDMask(PermMask.getNode())))
4184       return Op;
4185   }
4186
4187   // Handle v8i16 specifically since SSE can do byte extraction and insertion.
4188   if (VT == MVT::v8i16) {
4189     SDValue NewOp = LowerVECTOR_SHUFFLEv8i16(V1, V2, PermMask, DAG, *this);
4190     if (NewOp.getNode())
4191       return NewOp;
4192   }
4193
4194   // Handle all 4 wide cases with a number of shuffles except for MMX.
4195   if (NumElems == 4 && !isMMX)
4196     return LowerVECTOR_SHUFFLE_4wide(V1, V2, PermMask, VT, DAG);
4197
4198   return SDValue();
4199 }
4200
4201 SDValue
4202 X86TargetLowering::LowerEXTRACT_VECTOR_ELT_SSE4(SDValue Op,
4203                                                 SelectionDAG &DAG) {
4204   MVT VT = Op.getValueType();
4205   if (VT.getSizeInBits() == 8) {
4206     SDValue Extract = DAG.getNode(X86ISD::PEXTRB, MVT::i32,
4207                                     Op.getOperand(0), Op.getOperand(1));
4208     SDValue Assert  = DAG.getNode(ISD::AssertZext, MVT::i32, Extract,
4209                                     DAG.getValueType(VT));
4210     return DAG.getNode(ISD::TRUNCATE, VT, Assert);
4211   } else if (VT.getSizeInBits() == 16) {
4212     SDValue Extract = DAG.getNode(X86ISD::PEXTRW, MVT::i32,
4213                                     Op.getOperand(0), Op.getOperand(1));
4214     SDValue Assert  = DAG.getNode(ISD::AssertZext, MVT::i32, Extract,
4215                                     DAG.getValueType(VT));
4216     return DAG.getNode(ISD::TRUNCATE, VT, Assert);
4217   } else if (VT == MVT::f32) {
4218     // EXTRACTPS outputs to a GPR32 register which will require a movd to copy
4219     // the result back to FR32 register. It's only worth matching if the
4220     // result has a single use which is a store or a bitcast to i32.  And in
4221     // the case of a store, it's not worth it if the index is a constant 0,
4222     // because a MOVSSmr can be used instead, which is smaller and faster.
4223     if (!Op.hasOneUse())
4224       return SDValue();
4225     SDNode *User = *Op.getNode()->use_begin();
4226     if ((User->getOpcode() != ISD::STORE ||
4227          (isa<ConstantSDNode>(Op.getOperand(1)) &&
4228           cast<ConstantSDNode>(Op.getOperand(1))->isNullValue())) &&
4229         (User->getOpcode() != ISD::BIT_CONVERT ||
4230          User->getValueType(0) != MVT::i32))
4231       return SDValue();
4232     SDValue Extract = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, MVT::i32,
4233                     DAG.getNode(ISD::BIT_CONVERT, MVT::v4i32, Op.getOperand(0)),
4234                                     Op.getOperand(1));
4235     return DAG.getNode(ISD::BIT_CONVERT, MVT::f32, Extract);
4236   }
4237   return SDValue();
4238 }
4239
4240
4241 SDValue
4242 X86TargetLowering::LowerEXTRACT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) {
4243   if (!isa<ConstantSDNode>(Op.getOperand(1)))
4244     return SDValue();
4245
4246   if (Subtarget->hasSSE41()) {
4247     SDValue Res = LowerEXTRACT_VECTOR_ELT_SSE4(Op, DAG);
4248     if (Res.getNode())
4249       return Res;
4250   }
4251
4252   MVT VT = Op.getValueType();
4253   // TODO: handle v16i8.
4254   if (VT.getSizeInBits() == 16) {
4255     SDValue Vec = Op.getOperand(0);
4256     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
4257     if (Idx == 0)
4258       return DAG.getNode(ISD::TRUNCATE, MVT::i16,
4259                          DAG.getNode(ISD::EXTRACT_VECTOR_ELT, MVT::i32,
4260                                  DAG.getNode(ISD::BIT_CONVERT, MVT::v4i32, Vec),
4261                                      Op.getOperand(1)));
4262     // Transform it so it match pextrw which produces a 32-bit result.
4263     MVT EVT = (MVT::SimpleValueType)(VT.getSimpleVT()+1);
4264     SDValue Extract = DAG.getNode(X86ISD::PEXTRW, EVT,
4265                                     Op.getOperand(0), Op.getOperand(1));
4266     SDValue Assert  = DAG.getNode(ISD::AssertZext, EVT, Extract,
4267                                     DAG.getValueType(VT));
4268     return DAG.getNode(ISD::TRUNCATE, VT, Assert);
4269   } else if (VT.getSizeInBits() == 32) {
4270     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
4271     if (Idx == 0)
4272       return Op;
4273     // SHUFPS the element to the lowest double word, then movss.
4274     MVT MaskVT = MVT::getIntVectorWithNumElements(4);
4275     SmallVector<SDValue, 8> IdxVec;
4276     IdxVec.
4277       push_back(DAG.getConstant(Idx, MaskVT.getVectorElementType()));
4278     IdxVec.
4279       push_back(DAG.getNode(ISD::UNDEF, MaskVT.getVectorElementType()));
4280     IdxVec.
4281       push_back(DAG.getNode(ISD::UNDEF, MaskVT.getVectorElementType()));
4282     IdxVec.
4283       push_back(DAG.getNode(ISD::UNDEF, MaskVT.getVectorElementType()));
4284     SDValue Mask = DAG.getNode(ISD::BUILD_VECTOR, MaskVT,
4285                                  &IdxVec[0], IdxVec.size());
4286     SDValue Vec = Op.getOperand(0);
4287     Vec = DAG.getNode(ISD::VECTOR_SHUFFLE, Vec.getValueType(),
4288                       Vec, DAG.getNode(ISD::UNDEF, Vec.getValueType()), Mask);
4289     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, VT, Vec,
4290                        DAG.getIntPtrConstant(0));
4291   } else if (VT.getSizeInBits() == 64) {
4292     // FIXME: .td only matches this for <2 x f64>, not <2 x i64> on 32b
4293     // FIXME: seems like this should be unnecessary if mov{h,l}pd were taught
4294     //        to match extract_elt for f64.
4295     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
4296     if (Idx == 0)
4297       return Op;
4298
4299     // UNPCKHPD the element to the lowest double word, then movsd.
4300     // Note if the lower 64 bits of the result of the UNPCKHPD is then stored
4301     // to a f64mem, the whole operation is folded into a single MOVHPDmr.
4302     MVT MaskVT = MVT::getIntVectorWithNumElements(2);
4303     SmallVector<SDValue, 8> IdxVec;
4304     IdxVec.push_back(DAG.getConstant(1, MaskVT.getVectorElementType()));
4305     IdxVec.
4306       push_back(DAG.getNode(ISD::UNDEF, MaskVT.getVectorElementType()));
4307     SDValue Mask = DAG.getNode(ISD::BUILD_VECTOR, MaskVT,
4308                                  &IdxVec[0], IdxVec.size());
4309     SDValue Vec = Op.getOperand(0);
4310     Vec = DAG.getNode(ISD::VECTOR_SHUFFLE, Vec.getValueType(),
4311                       Vec, DAG.getNode(ISD::UNDEF, Vec.getValueType()), Mask);
4312     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, VT, Vec,
4313                        DAG.getIntPtrConstant(0));
4314   }
4315
4316   return SDValue();
4317 }
4318
4319 SDValue
4320 X86TargetLowering::LowerINSERT_VECTOR_ELT_SSE4(SDValue Op, SelectionDAG &DAG){
4321   MVT VT = Op.getValueType();
4322   MVT EVT = VT.getVectorElementType();
4323
4324   SDValue N0 = Op.getOperand(0);
4325   SDValue N1 = Op.getOperand(1);
4326   SDValue N2 = Op.getOperand(2);
4327
4328   if ((EVT.getSizeInBits() == 8 || EVT.getSizeInBits() == 16) &&
4329       isa<ConstantSDNode>(N2)) {
4330     unsigned Opc = (EVT.getSizeInBits() == 8) ? X86ISD::PINSRB
4331                                                   : X86ISD::PINSRW;
4332     // Transform it so it match pinsr{b,w} which expects a GR32 as its second
4333     // argument.
4334     if (N1.getValueType() != MVT::i32)
4335       N1 = DAG.getNode(ISD::ANY_EXTEND, MVT::i32, N1);
4336     if (N2.getValueType() != MVT::i32)
4337       N2 = DAG.getIntPtrConstant(cast<ConstantSDNode>(N2)->getZExtValue());
4338     return DAG.getNode(Opc, VT, N0, N1, N2);
4339   } else if (EVT == MVT::f32 && isa<ConstantSDNode>(N2)) {
4340     // Bits [7:6] of the constant are the source select.  This will always be
4341     //  zero here.  The DAG Combiner may combine an extract_elt index into these
4342     //  bits.  For example (insert (extract, 3), 2) could be matched by putting
4343     //  the '3' into bits [7:6] of X86ISD::INSERTPS.
4344     // Bits [5:4] of the constant are the destination select.  This is the
4345     //  value of the incoming immediate.
4346     // Bits [3:0] of the constant are the zero mask.  The DAG Combiner may
4347     //   combine either bitwise AND or insert of float 0.0 to set these bits.
4348     N2 = DAG.getIntPtrConstant(cast<ConstantSDNode>(N2)->getZExtValue() << 4);
4349     return DAG.getNode(X86ISD::INSERTPS, VT, N0, N1, N2);
4350   }
4351   return SDValue();
4352 }
4353
4354 SDValue
4355 X86TargetLowering::LowerINSERT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) {
4356   MVT VT = Op.getValueType();
4357   MVT EVT = VT.getVectorElementType();
4358
4359   if (Subtarget->hasSSE41())
4360     return LowerINSERT_VECTOR_ELT_SSE4(Op, DAG);
4361
4362   if (EVT == MVT::i8)
4363     return SDValue();
4364
4365   SDValue N0 = Op.getOperand(0);
4366   SDValue N1 = Op.getOperand(1);
4367   SDValue N2 = Op.getOperand(2);
4368
4369   if (EVT.getSizeInBits() == 16) {
4370     // Transform it so it match pinsrw which expects a 16-bit value in a GR32
4371     // as its second argument.
4372     if (N1.getValueType() != MVT::i32)
4373       N1 = DAG.getNode(ISD::ANY_EXTEND, MVT::i32, N1);
4374     if (N2.getValueType() != MVT::i32)
4375       N2 = DAG.getIntPtrConstant(cast<ConstantSDNode>(N2)->getZExtValue());
4376     return DAG.getNode(X86ISD::PINSRW, VT, N0, N1, N2);
4377   }
4378   return SDValue();
4379 }
4380
4381 SDValue
4382 X86TargetLowering::LowerSCALAR_TO_VECTOR(SDValue Op, SelectionDAG &DAG) {
4383   if (Op.getValueType() == MVT::v2f32)
4384     return DAG.getNode(ISD::BIT_CONVERT, MVT::v2f32,
4385                        DAG.getNode(ISD::SCALAR_TO_VECTOR, MVT::v2i32,
4386                                    DAG.getNode(ISD::BIT_CONVERT, MVT::i32,
4387                                                Op.getOperand(0))));
4388
4389   SDValue AnyExt = DAG.getNode(ISD::ANY_EXTEND, MVT::i32, Op.getOperand(0));
4390   MVT VT = MVT::v2i32;
4391   switch (Op.getValueType().getSimpleVT()) {
4392   default: break;
4393   case MVT::v16i8:
4394   case MVT::v8i16:
4395     VT = MVT::v4i32;
4396     break;
4397   }
4398   return DAG.getNode(ISD::BIT_CONVERT, Op.getValueType(),
4399                      DAG.getNode(ISD::SCALAR_TO_VECTOR, VT, AnyExt));
4400 }
4401
4402 // ConstantPool, JumpTable, GlobalAddress, and ExternalSymbol are lowered as
4403 // their target countpart wrapped in the X86ISD::Wrapper node. Suppose N is
4404 // one of the above mentioned nodes. It has to be wrapped because otherwise
4405 // Select(N) returns N. So the raw TargetGlobalAddress nodes, etc. can only
4406 // be used to form addressing mode. These wrapped nodes will be selected
4407 // into MOV32ri.
4408 SDValue
4409 X86TargetLowering::LowerConstantPool(SDValue Op, SelectionDAG &DAG) {
4410   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
4411   SDValue Result = DAG.getTargetConstantPool(CP->getConstVal(),
4412                                                getPointerTy(),
4413                                                CP->getAlignment());
4414   Result = DAG.getNode(X86ISD::Wrapper, getPointerTy(), Result);
4415   // With PIC, the address is actually $g + Offset.
4416   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
4417       !Subtarget->isPICStyleRIPRel()) {
4418     Result = DAG.getNode(ISD::ADD, getPointerTy(),
4419                          DAG.getNode(X86ISD::GlobalBaseReg, getPointerTy()),
4420                          Result);
4421   }
4422
4423   return Result;
4424 }
4425
4426 SDValue
4427 X86TargetLowering::LowerGlobalAddress(const GlobalValue *GV,
4428                                       int64_t Offset,
4429                                       SelectionDAG &DAG) const {
4430   bool IsPic = getTargetMachine().getRelocationModel() == Reloc::PIC_;
4431   bool ExtraLoadRequired =
4432     Subtarget->GVRequiresExtraLoad(GV, getTargetMachine(), false);
4433
4434   // Create the TargetGlobalAddress node, folding in the constant
4435   // offset if it is legal.
4436   SDValue Result;
4437   if (!IsPic && !ExtraLoadRequired && isInt32(Offset)) {
4438     Result = DAG.getTargetGlobalAddress(GV, getPointerTy(), Offset);
4439     Offset = 0;
4440   } else
4441     Result = DAG.getTargetGlobalAddress(GV, getPointerTy(), 0);
4442   Result = DAG.getNode(X86ISD::Wrapper, getPointerTy(), Result);
4443
4444   // With PIC, the address is actually $g + Offset.
4445   if (IsPic && !Subtarget->isPICStyleRIPRel()) {
4446     Result = DAG.getNode(ISD::ADD, getPointerTy(),
4447                          DAG.getNode(X86ISD::GlobalBaseReg, getPointerTy()),
4448                          Result);
4449   }
4450
4451   // For Darwin & Mingw32, external and weak symbols are indirect, so we want to
4452   // load the value at address GV, not the value of GV itself. This means that
4453   // the GlobalAddress must be in the base or index register of the address, not
4454   // the GV offset field. Platform check is inside GVRequiresExtraLoad() call
4455   // The same applies for external symbols during PIC codegen
4456   if (ExtraLoadRequired)
4457     Result = DAG.getLoad(getPointerTy(), DAG.getEntryNode(), Result,
4458                          PseudoSourceValue::getGOT(), 0);
4459
4460   // If there was a non-zero offset that we didn't fold, create an explicit
4461   // addition for it.
4462   if (Offset != 0)
4463     Result = DAG.getNode(ISD::ADD, getPointerTy(), Result,
4464                          DAG.getConstant(Offset, getPointerTy()));
4465
4466   return Result;
4467 }
4468
4469 SDValue
4470 X86TargetLowering::LowerGlobalAddress(SDValue Op, SelectionDAG &DAG) {
4471   const GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
4472   int64_t Offset = cast<GlobalAddressSDNode>(Op)->getOffset();
4473   return LowerGlobalAddress(GV, Offset, DAG);
4474 }
4475
4476 // Lower ISD::GlobalTLSAddress using the "general dynamic" model, 32 bit
4477 static SDValue
4478 LowerToTLSGeneralDynamicModel32(GlobalAddressSDNode *GA, SelectionDAG &DAG,
4479                                 const MVT PtrVT) {
4480   SDValue InFlag;
4481   SDValue Chain = DAG.getCopyToReg(DAG.getEntryNode(), X86::EBX,
4482                                      DAG.getNode(X86ISD::GlobalBaseReg,
4483                                                  PtrVT), InFlag);
4484   InFlag = Chain.getValue(1);
4485
4486   // emit leal symbol@TLSGD(,%ebx,1), %eax
4487   SDVTList NodeTys = DAG.getVTList(PtrVT, MVT::Other, MVT::Flag);
4488   SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(),
4489                                              GA->getValueType(0),
4490                                              GA->getOffset());
4491   SDValue Ops[] = { Chain,  TGA, InFlag };
4492   SDValue Result = DAG.getNode(X86ISD::TLSADDR, NodeTys, Ops, 3);
4493   InFlag = Result.getValue(2);
4494   Chain = Result.getValue(1);
4495
4496   // call ___tls_get_addr. This function receives its argument in
4497   // the register EAX.
4498   Chain = DAG.getCopyToReg(Chain, X86::EAX, Result, InFlag);
4499   InFlag = Chain.getValue(1);
4500
4501   NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
4502   SDValue Ops1[] = { Chain,
4503                       DAG.getTargetExternalSymbol("___tls_get_addr",
4504                                                   PtrVT),
4505                       DAG.getRegister(X86::EAX, PtrVT),
4506                       DAG.getRegister(X86::EBX, PtrVT),
4507                       InFlag };
4508   Chain = DAG.getNode(X86ISD::CALL, NodeTys, Ops1, 5);
4509   InFlag = Chain.getValue(1);
4510
4511   return DAG.getCopyFromReg(Chain, X86::EAX, PtrVT, InFlag);
4512 }
4513
4514 // Lower ISD::GlobalTLSAddress using the "general dynamic" model, 64 bit
4515 static SDValue
4516 LowerToTLSGeneralDynamicModel64(GlobalAddressSDNode *GA, SelectionDAG &DAG,
4517                                 const MVT PtrVT) {
4518   SDValue InFlag, Chain;
4519
4520   // emit leaq symbol@TLSGD(%rip), %rdi
4521   SDVTList NodeTys = DAG.getVTList(PtrVT, MVT::Other, MVT::Flag);
4522   SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(),
4523                                              GA->getValueType(0),
4524                                              GA->getOffset());
4525   SDValue Ops[]  = { DAG.getEntryNode(), TGA};
4526   SDValue Result = DAG.getNode(X86ISD::TLSADDR, NodeTys, Ops, 2);
4527   Chain  = Result.getValue(1);
4528   InFlag = Result.getValue(2);
4529
4530   // call __tls_get_addr. This function receives its argument in
4531   // the register RDI.
4532   Chain = DAG.getCopyToReg(Chain, X86::RDI, Result, InFlag);
4533   InFlag = Chain.getValue(1);
4534
4535   NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
4536   SDValue Ops1[] = { Chain,
4537                       DAG.getTargetExternalSymbol("__tls_get_addr",
4538                                                   PtrVT),
4539                       DAG.getRegister(X86::RDI, PtrVT),
4540                       InFlag };
4541   Chain = DAG.getNode(X86ISD::CALL, NodeTys, Ops1, 4);
4542   InFlag = Chain.getValue(1);
4543
4544   return DAG.getCopyFromReg(Chain, X86::RAX, PtrVT, InFlag);
4545 }
4546
4547 // Lower ISD::GlobalTLSAddress using the "initial exec" (for no-pic) or
4548 // "local exec" model.
4549 static SDValue LowerToTLSExecModel(GlobalAddressSDNode *GA, SelectionDAG &DAG,
4550                                      const MVT PtrVT) {
4551   // Get the Thread Pointer
4552   SDValue ThreadPointer = DAG.getNode(X86ISD::THREAD_POINTER, PtrVT);
4553   // emit "addl x@ntpoff,%eax" (local exec) or "addl x@indntpoff,%eax" (initial
4554   // exec)
4555   SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(),
4556                                              GA->getValueType(0),
4557                                              GA->getOffset());
4558   SDValue Offset = DAG.getNode(X86ISD::Wrapper, PtrVT, TGA);
4559
4560   if (GA->getGlobal()->isDeclaration()) // initial exec TLS model
4561     Offset = DAG.getLoad(PtrVT, DAG.getEntryNode(), Offset,
4562                          PseudoSourceValue::getGOT(), 0);
4563
4564   // The address of the thread local variable is the add of the thread
4565   // pointer with the offset of the variable.
4566   return DAG.getNode(ISD::ADD, PtrVT, ThreadPointer, Offset);
4567 }
4568
4569 SDValue
4570 X86TargetLowering::LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) {
4571   // TODO: implement the "local dynamic" model
4572   // TODO: implement the "initial exec"model for pic executables
4573   assert(Subtarget->isTargetELF() &&
4574          "TLS not implemented for non-ELF targets");
4575   GlobalAddressSDNode *GA = cast<GlobalAddressSDNode>(Op);
4576   // If the relocation model is PIC, use the "General Dynamic" TLS Model,
4577   // otherwise use the "Local Exec"TLS Model
4578   if (Subtarget->is64Bit()) {
4579     return LowerToTLSGeneralDynamicModel64(GA, DAG, getPointerTy());
4580   } else {
4581     if (getTargetMachine().getRelocationModel() == Reloc::PIC_)
4582       return LowerToTLSGeneralDynamicModel32(GA, DAG, getPointerTy());
4583     else
4584       return LowerToTLSExecModel(GA, DAG, getPointerTy());
4585   }
4586 }
4587
4588 SDValue
4589 X86TargetLowering::LowerExternalSymbol(SDValue Op, SelectionDAG &DAG) {
4590   const char *Sym = cast<ExternalSymbolSDNode>(Op)->getSymbol();
4591   SDValue Result = DAG.getTargetExternalSymbol(Sym, getPointerTy());
4592   Result = DAG.getNode(X86ISD::Wrapper, getPointerTy(), Result);
4593   // With PIC, the address is actually $g + Offset.
4594   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
4595       !Subtarget->isPICStyleRIPRel()) {
4596     Result = DAG.getNode(ISD::ADD, getPointerTy(),
4597                          DAG.getNode(X86ISD::GlobalBaseReg, getPointerTy()),
4598                          Result);
4599   }
4600
4601   return Result;
4602 }
4603
4604 SDValue X86TargetLowering::LowerJumpTable(SDValue Op, SelectionDAG &DAG) {
4605   JumpTableSDNode *JT = cast<JumpTableSDNode>(Op);
4606   SDValue Result = DAG.getTargetJumpTable(JT->getIndex(), getPointerTy());
4607   Result = DAG.getNode(X86ISD::Wrapper, getPointerTy(), Result);
4608   // With PIC, the address is actually $g + Offset.
4609   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
4610       !Subtarget->isPICStyleRIPRel()) {
4611     Result = DAG.getNode(ISD::ADD, getPointerTy(),
4612                          DAG.getNode(X86ISD::GlobalBaseReg, getPointerTy()),
4613                          Result);
4614   }
4615
4616   return Result;
4617 }
4618
4619 /// LowerShift - Lower SRA_PARTS and friends, which return two i32 values and
4620 /// take a 2 x i32 value to shift plus a shift amount.
4621 SDValue X86TargetLowering::LowerShift(SDValue Op, SelectionDAG &DAG) {
4622   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
4623   MVT VT = Op.getValueType();
4624   unsigned VTBits = VT.getSizeInBits();
4625   bool isSRA = Op.getOpcode() == ISD::SRA_PARTS;
4626   SDValue ShOpLo = Op.getOperand(0);
4627   SDValue ShOpHi = Op.getOperand(1);
4628   SDValue ShAmt  = Op.getOperand(2);
4629   SDValue Tmp1 = isSRA ?
4630     DAG.getNode(ISD::SRA, VT, ShOpHi, DAG.getConstant(VTBits - 1, MVT::i8)) :
4631     DAG.getConstant(0, VT);
4632
4633   SDValue Tmp2, Tmp3;
4634   if (Op.getOpcode() == ISD::SHL_PARTS) {
4635     Tmp2 = DAG.getNode(X86ISD::SHLD, VT, ShOpHi, ShOpLo, ShAmt);
4636     Tmp3 = DAG.getNode(ISD::SHL, VT, ShOpLo, ShAmt);
4637   } else {
4638     Tmp2 = DAG.getNode(X86ISD::SHRD, VT, ShOpLo, ShOpHi, ShAmt);
4639     Tmp3 = DAG.getNode(isSRA ? ISD::SRA : ISD::SRL, VT, ShOpHi, ShAmt);
4640   }
4641
4642   SDValue AndNode = DAG.getNode(ISD::AND, MVT::i8, ShAmt,
4643                                   DAG.getConstant(VTBits, MVT::i8));
4644   SDValue Cond = DAG.getNode(X86ISD::CMP, VT,
4645                                AndNode, DAG.getConstant(0, MVT::i8));
4646
4647   SDValue Hi, Lo;
4648   SDValue CC = DAG.getConstant(X86::COND_NE, MVT::i8);
4649   SDValue Ops0[4] = { Tmp2, Tmp3, CC, Cond };
4650   SDValue Ops1[4] = { Tmp3, Tmp1, CC, Cond };
4651
4652   if (Op.getOpcode() == ISD::SHL_PARTS) {
4653     Hi = DAG.getNode(X86ISD::CMOV, VT, Ops0, 4);
4654     Lo = DAG.getNode(X86ISD::CMOV, VT, Ops1, 4);
4655   } else {
4656     Lo = DAG.getNode(X86ISD::CMOV, VT, Ops0, 4);
4657     Hi = DAG.getNode(X86ISD::CMOV, VT, Ops1, 4);
4658   }
4659
4660   SDValue Ops[2] = { Lo, Hi };
4661   return DAG.getMergeValues(Ops, 2);
4662 }
4663
4664 SDValue X86TargetLowering::LowerSINT_TO_FP(SDValue Op, SelectionDAG &DAG) {
4665   MVT SrcVT = Op.getOperand(0).getValueType();
4666   assert(SrcVT.getSimpleVT() <= MVT::i64 && SrcVT.getSimpleVT() >= MVT::i16 &&
4667          "Unknown SINT_TO_FP to lower!");
4668
4669   // These are really Legal; caller falls through into that case.
4670   if (SrcVT == MVT::i32 && isScalarFPTypeInSSEReg(Op.getValueType()))
4671     return SDValue();
4672   if (SrcVT == MVT::i64 && Op.getValueType() != MVT::f80 &&
4673       Subtarget->is64Bit())
4674     return SDValue();
4675
4676   unsigned Size = SrcVT.getSizeInBits()/8;
4677   MachineFunction &MF = DAG.getMachineFunction();
4678   int SSFI = MF.getFrameInfo()->CreateStackObject(Size, Size);
4679   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
4680   SDValue Chain = DAG.getStore(DAG.getEntryNode(), Op.getOperand(0),
4681                                  StackSlot,
4682                                  PseudoSourceValue::getFixedStack(SSFI), 0);
4683
4684   // Build the FILD
4685   SDVTList Tys;
4686   bool useSSE = isScalarFPTypeInSSEReg(Op.getValueType());
4687   if (useSSE)
4688     Tys = DAG.getVTList(MVT::f64, MVT::Other, MVT::Flag);
4689   else
4690     Tys = DAG.getVTList(Op.getValueType(), MVT::Other);
4691   SmallVector<SDValue, 8> Ops;
4692   Ops.push_back(Chain);
4693   Ops.push_back(StackSlot);
4694   Ops.push_back(DAG.getValueType(SrcVT));
4695   SDValue Result = DAG.getNode(useSSE ? X86ISD::FILD_FLAG : X86ISD::FILD,
4696                                  Tys, &Ops[0], Ops.size());
4697
4698   if (useSSE) {
4699     Chain = Result.getValue(1);
4700     SDValue InFlag = Result.getValue(2);
4701
4702     // FIXME: Currently the FST is flagged to the FILD_FLAG. This
4703     // shouldn't be necessary except that RFP cannot be live across
4704     // multiple blocks. When stackifier is fixed, they can be uncoupled.
4705     MachineFunction &MF = DAG.getMachineFunction();
4706     int SSFI = MF.getFrameInfo()->CreateStackObject(8, 8);
4707     SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
4708     Tys = DAG.getVTList(MVT::Other);
4709     SmallVector<SDValue, 8> Ops;
4710     Ops.push_back(Chain);
4711     Ops.push_back(Result);
4712     Ops.push_back(StackSlot);
4713     Ops.push_back(DAG.getValueType(Op.getValueType()));
4714     Ops.push_back(InFlag);
4715     Chain = DAG.getNode(X86ISD::FST, Tys, &Ops[0], Ops.size());
4716     Result = DAG.getLoad(Op.getValueType(), Chain, StackSlot,
4717                          PseudoSourceValue::getFixedStack(SSFI), 0);
4718   }
4719
4720   return Result;
4721 }
4722
4723 SDValue X86TargetLowering::LowerUINT_TO_FP(SDValue Op, SelectionDAG &DAG) {
4724   MVT SrcVT = Op.getOperand(0).getValueType();
4725   assert(SrcVT.getSimpleVT() == MVT::i64 && "Unknown UINT_TO_FP to lower!");
4726
4727   // We only handle SSE2 f64 target here; caller can handle the rest.
4728   if (Op.getValueType() != MVT::f64 || !X86ScalarSSEf64)
4729     return SDValue();
4730
4731   // This algorithm is not obvious.  Here it is in C code, more or less:
4732 /*
4733  double uint64_to_double( uint32_t hi, uint32_t lo )
4734   {
4735     static const __m128i exp = { 0x4330000045300000ULL, 0 };
4736     static const __m128d bias = { 0x1.0p84, 0x1.0p52 };
4737
4738     // copy ints to xmm registers
4739     __m128i xh = _mm_cvtsi32_si128( hi );
4740     __m128i xl = _mm_cvtsi32_si128( lo );
4741
4742     // combine into low half of a single xmm register
4743     __m128i x = _mm_unpacklo_epi32( xh, xl );
4744     __m128d d;
4745     double sd;
4746
4747     // merge in appropriate exponents to give the integer bits the
4748     // right magnitude
4749     x = _mm_unpacklo_epi32( x, exp );
4750
4751     // subtract away the biases to deal with the IEEE-754 double precision
4752     // implicit 1
4753     d = _mm_sub_pd( (__m128d) x, bias );
4754
4755     // All conversions up to here are exact. The correctly rounded result is
4756     // calculated using the
4757     // current rounding mode using the following horizontal add.
4758     d = _mm_add_sd( d, _mm_unpackhi_pd( d, d ) );
4759     _mm_store_sd( &sd, d );   //since we are returning doubles in XMM, this
4760     // store doesn't really need to be here (except maybe to zero the other
4761     // double)
4762     return sd;
4763   }
4764 */
4765
4766   // Build some magic constants.
4767   std::vector<Constant*>CV0;
4768   CV0.push_back(ConstantInt::get(APInt(32, 0x45300000)));
4769   CV0.push_back(ConstantInt::get(APInt(32, 0x43300000)));
4770   CV0.push_back(ConstantInt::get(APInt(32, 0)));
4771   CV0.push_back(ConstantInt::get(APInt(32, 0)));
4772   Constant *C0 = ConstantVector::get(CV0);
4773   SDValue CPIdx0 = DAG.getConstantPool(C0, getPointerTy(), 4);
4774
4775   std::vector<Constant*>CV1;
4776   CV1.push_back(ConstantFP::get(APFloat(APInt(64, 0x4530000000000000ULL))));
4777   CV1.push_back(ConstantFP::get(APFloat(APInt(64, 0x4330000000000000ULL))));
4778   Constant *C1 = ConstantVector::get(CV1);
4779   SDValue CPIdx1 = DAG.getConstantPool(C1, getPointerTy(), 4);
4780
4781   SmallVector<SDValue, 4> MaskVec;
4782   MaskVec.push_back(DAG.getConstant(0, MVT::i32));
4783   MaskVec.push_back(DAG.getConstant(4, MVT::i32));
4784   MaskVec.push_back(DAG.getConstant(1, MVT::i32));
4785   MaskVec.push_back(DAG.getConstant(5, MVT::i32));
4786   SDValue UnpcklMask = DAG.getNode(ISD::BUILD_VECTOR, MVT::v4i32, &MaskVec[0],
4787                                    MaskVec.size());
4788   SmallVector<SDValue, 4> MaskVec2;
4789   MaskVec2.push_back(DAG.getConstant(1, MVT::i32));
4790   MaskVec2.push_back(DAG.getConstant(0, MVT::i32));
4791   SDValue ShufMask = DAG.getNode(ISD::BUILD_VECTOR, MVT::v2i32, &MaskVec2[0],
4792                                  MaskVec2.size());
4793
4794   SDValue XR1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, MVT::v4i32,
4795                             DAG.getNode(ISD::EXTRACT_ELEMENT, MVT::i32,
4796                                         Op.getOperand(0),
4797                                         DAG.getIntPtrConstant(1)));
4798   SDValue XR2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, MVT::v4i32,
4799                             DAG.getNode(ISD::EXTRACT_ELEMENT, MVT::i32,
4800                                         Op.getOperand(0),
4801                                         DAG.getIntPtrConstant(0)));
4802   SDValue Unpck1 = DAG.getNode(ISD::VECTOR_SHUFFLE, MVT::v4i32,
4803                                 XR1, XR2, UnpcklMask);
4804   SDValue CLod0 = DAG.getLoad(MVT::v4i32, DAG.getEntryNode(), CPIdx0,
4805                          PseudoSourceValue::getConstantPool(), 0, false, 16);
4806   SDValue Unpck2 = DAG.getNode(ISD::VECTOR_SHUFFLE, MVT::v4i32,
4807                                 Unpck1, CLod0, UnpcklMask);
4808   SDValue XR2F = DAG.getNode(ISD::BIT_CONVERT, MVT::v2f64, Unpck2);
4809   SDValue CLod1 = DAG.getLoad(MVT::v2f64, CLod0.getValue(1), CPIdx1,
4810                          PseudoSourceValue::getConstantPool(), 0, false, 16);
4811   SDValue Sub = DAG.getNode(ISD::FSUB, MVT::v2f64, XR2F, CLod1);
4812   // Add the halves; easiest way is to swap them into another reg first.
4813   SDValue Shuf = DAG.getNode(ISD::VECTOR_SHUFFLE, MVT::v2f64,
4814                              Sub, Sub, ShufMask);
4815   SDValue Add = DAG.getNode(ISD::FADD, MVT::v2f64, Shuf, Sub);
4816   return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, MVT::f64, Add,
4817                      DAG.getIntPtrConstant(0));
4818 }
4819
4820 std::pair<SDValue,SDValue> X86TargetLowering::
4821 FP_TO_SINTHelper(SDValue Op, SelectionDAG &DAG) {
4822   assert(Op.getValueType().getSimpleVT() <= MVT::i64 &&
4823          Op.getValueType().getSimpleVT() >= MVT::i16 &&
4824          "Unknown FP_TO_SINT to lower!");
4825
4826   // These are really Legal.
4827   if (Op.getValueType() == MVT::i32 &&
4828       isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType()))
4829     return std::make_pair(SDValue(), SDValue());
4830   if (Subtarget->is64Bit() &&
4831       Op.getValueType() == MVT::i64 &&
4832       Op.getOperand(0).getValueType() != MVT::f80)
4833     return std::make_pair(SDValue(), SDValue());
4834
4835   // We lower FP->sint64 into FISTP64, followed by a load, all to a temporary
4836   // stack slot.
4837   MachineFunction &MF = DAG.getMachineFunction();
4838   unsigned MemSize = Op.getValueType().getSizeInBits()/8;
4839   int SSFI = MF.getFrameInfo()->CreateStackObject(MemSize, MemSize);
4840   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
4841   unsigned Opc;
4842   switch (Op.getValueType().getSimpleVT()) {
4843   default: assert(0 && "Invalid FP_TO_SINT to lower!");
4844   case MVT::i16: Opc = X86ISD::FP_TO_INT16_IN_MEM; break;
4845   case MVT::i32: Opc = X86ISD::FP_TO_INT32_IN_MEM; break;
4846   case MVT::i64: Opc = X86ISD::FP_TO_INT64_IN_MEM; break;
4847   }
4848
4849   SDValue Chain = DAG.getEntryNode();
4850   SDValue Value = Op.getOperand(0);
4851   if (isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType())) {
4852     assert(Op.getValueType() == MVT::i64 && "Invalid FP_TO_SINT to lower!");
4853     Chain = DAG.getStore(Chain, Value, StackSlot,
4854                          PseudoSourceValue::getFixedStack(SSFI), 0);
4855     SDVTList Tys = DAG.getVTList(Op.getOperand(0).getValueType(), MVT::Other);
4856     SDValue Ops[] = {
4857       Chain, StackSlot, DAG.getValueType(Op.getOperand(0).getValueType())
4858     };
4859     Value = DAG.getNode(X86ISD::FLD, Tys, Ops, 3);
4860     Chain = Value.getValue(1);
4861     SSFI = MF.getFrameInfo()->CreateStackObject(MemSize, MemSize);
4862     StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
4863   }
4864
4865   // Build the FP_TO_INT*_IN_MEM
4866   SDValue Ops[] = { Chain, Value, StackSlot };
4867   SDValue FIST = DAG.getNode(Opc, MVT::Other, Ops, 3);
4868
4869   return std::make_pair(FIST, StackSlot);
4870 }
4871
4872 SDValue X86TargetLowering::LowerFP_TO_SINT(SDValue Op, SelectionDAG &DAG) {
4873   std::pair<SDValue,SDValue> Vals = FP_TO_SINTHelper(Op, DAG);
4874   SDValue FIST = Vals.first, StackSlot = Vals.second;
4875   if (FIST.getNode() == 0) return SDValue();
4876
4877   // Load the result.
4878   return DAG.getLoad(Op.getValueType(), FIST, StackSlot, NULL, 0);
4879 }
4880
4881 SDValue X86TargetLowering::LowerFABS(SDValue Op, SelectionDAG &DAG) {
4882   MVT VT = Op.getValueType();
4883   MVT EltVT = VT;
4884   if (VT.isVector())
4885     EltVT = VT.getVectorElementType();
4886   std::vector<Constant*> CV;
4887   if (EltVT == MVT::f64) {
4888     Constant *C = ConstantFP::get(APFloat(APInt(64, ~(1ULL << 63))));
4889     CV.push_back(C);
4890     CV.push_back(C);
4891   } else {
4892     Constant *C = ConstantFP::get(APFloat(APInt(32, ~(1U << 31))));
4893     CV.push_back(C);
4894     CV.push_back(C);
4895     CV.push_back(C);
4896     CV.push_back(C);
4897   }
4898   Constant *C = ConstantVector::get(CV);
4899   SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 4);
4900   SDValue Mask = DAG.getLoad(VT, DAG.getEntryNode(), CPIdx,
4901                                PseudoSourceValue::getConstantPool(), 0,
4902                                false, 16);
4903   return DAG.getNode(X86ISD::FAND, VT, Op.getOperand(0), Mask);
4904 }
4905
4906 SDValue X86TargetLowering::LowerFNEG(SDValue Op, SelectionDAG &DAG) {
4907   MVT VT = Op.getValueType();
4908   MVT EltVT = VT;
4909   unsigned EltNum = 1;
4910   if (VT.isVector()) {
4911     EltVT = VT.getVectorElementType();
4912     EltNum = VT.getVectorNumElements();
4913   }
4914   std::vector<Constant*> CV;
4915   if (EltVT == MVT::f64) {
4916     Constant *C = ConstantFP::get(APFloat(APInt(64, 1ULL << 63)));
4917     CV.push_back(C);
4918     CV.push_back(C);
4919   } else {
4920     Constant *C = ConstantFP::get(APFloat(APInt(32, 1U << 31)));
4921     CV.push_back(C);
4922     CV.push_back(C);
4923     CV.push_back(C);
4924     CV.push_back(C);
4925   }
4926   Constant *C = ConstantVector::get(CV);
4927   SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 4);
4928   SDValue Mask = DAG.getLoad(VT, DAG.getEntryNode(), CPIdx,
4929                                PseudoSourceValue::getConstantPool(), 0,
4930                                false, 16);
4931   if (VT.isVector()) {
4932     return DAG.getNode(ISD::BIT_CONVERT, VT,
4933                        DAG.getNode(ISD::XOR, MVT::v2i64,
4934                     DAG.getNode(ISD::BIT_CONVERT, MVT::v2i64, Op.getOperand(0)),
4935                     DAG.getNode(ISD::BIT_CONVERT, MVT::v2i64, Mask)));
4936   } else {
4937     return DAG.getNode(X86ISD::FXOR, VT, Op.getOperand(0), Mask);
4938   }
4939 }
4940
4941 SDValue X86TargetLowering::LowerFCOPYSIGN(SDValue Op, SelectionDAG &DAG) {
4942   SDValue Op0 = Op.getOperand(0);
4943   SDValue Op1 = Op.getOperand(1);
4944   MVT VT = Op.getValueType();
4945   MVT SrcVT = Op1.getValueType();
4946
4947   // If second operand is smaller, extend it first.
4948   if (SrcVT.bitsLT(VT)) {
4949     Op1 = DAG.getNode(ISD::FP_EXTEND, VT, Op1);
4950     SrcVT = VT;
4951   }
4952   // And if it is bigger, shrink it first.
4953   if (SrcVT.bitsGT(VT)) {
4954     Op1 = DAG.getNode(ISD::FP_ROUND, VT, Op1, DAG.getIntPtrConstant(1));
4955     SrcVT = VT;
4956   }
4957
4958   // At this point the operands and the result should have the same
4959   // type, and that won't be f80 since that is not custom lowered.
4960
4961   // First get the sign bit of second operand.
4962   std::vector<Constant*> CV;
4963   if (SrcVT == MVT::f64) {
4964     CV.push_back(ConstantFP::get(APFloat(APInt(64, 1ULL << 63))));
4965     CV.push_back(ConstantFP::get(APFloat(APInt(64, 0))));
4966   } else {
4967     CV.push_back(ConstantFP::get(APFloat(APInt(32, 1U << 31))));
4968     CV.push_back(ConstantFP::get(APFloat(APInt(32, 0))));
4969     CV.push_back(ConstantFP::get(APFloat(APInt(32, 0))));
4970     CV.push_back(ConstantFP::get(APFloat(APInt(32, 0))));
4971   }
4972   Constant *C = ConstantVector::get(CV);
4973   SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 4);
4974   SDValue Mask1 = DAG.getLoad(SrcVT, DAG.getEntryNode(), CPIdx,
4975                                 PseudoSourceValue::getConstantPool(), 0,
4976                                 false, 16);
4977   SDValue SignBit = DAG.getNode(X86ISD::FAND, SrcVT, Op1, Mask1);
4978
4979   // Shift sign bit right or left if the two operands have different types.
4980   if (SrcVT.bitsGT(VT)) {
4981     // Op0 is MVT::f32, Op1 is MVT::f64.
4982     SignBit = DAG.getNode(ISD::SCALAR_TO_VECTOR, MVT::v2f64, SignBit);
4983     SignBit = DAG.getNode(X86ISD::FSRL, MVT::v2f64, SignBit,
4984                           DAG.getConstant(32, MVT::i32));
4985     SignBit = DAG.getNode(ISD::BIT_CONVERT, MVT::v4f32, SignBit);
4986     SignBit = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, MVT::f32, SignBit,
4987                           DAG.getIntPtrConstant(0));
4988   }
4989
4990   // Clear first operand sign bit.
4991   CV.clear();
4992   if (VT == MVT::f64) {
4993     CV.push_back(ConstantFP::get(APFloat(APInt(64, ~(1ULL << 63)))));
4994     CV.push_back(ConstantFP::get(APFloat(APInt(64, 0))));
4995   } else {
4996     CV.push_back(ConstantFP::get(APFloat(APInt(32, ~(1U << 31)))));
4997     CV.push_back(ConstantFP::get(APFloat(APInt(32, 0))));
4998     CV.push_back(ConstantFP::get(APFloat(APInt(32, 0))));
4999     CV.push_back(ConstantFP::get(APFloat(APInt(32, 0))));
5000   }
5001   C = ConstantVector::get(CV);
5002   CPIdx = DAG.getConstantPool(C, getPointerTy(), 4);
5003   SDValue Mask2 = DAG.getLoad(VT, DAG.getEntryNode(), CPIdx,
5004                                 PseudoSourceValue::getConstantPool(), 0,
5005                                 false, 16);
5006   SDValue Val = DAG.getNode(X86ISD::FAND, VT, Op0, Mask2);
5007
5008   // Or the value with the sign bit.
5009   return DAG.getNode(X86ISD::FOR, VT, Val, SignBit);
5010 }
5011
5012 SDValue X86TargetLowering::LowerSETCC(SDValue Op, SelectionDAG &DAG) {
5013   assert(Op.getValueType() == MVT::i8 && "SetCC type must be 8-bit integer");
5014   SDValue Cond;
5015   SDValue Op0 = Op.getOperand(0);
5016   SDValue Op1 = Op.getOperand(1);
5017   SDValue CC = Op.getOperand(2);
5018   bool isFP = Op.getOperand(1).getValueType().isFloatingPoint();
5019   unsigned X86CC;
5020
5021   if (translateX86CC(cast<CondCodeSDNode>(CC)->get(), isFP, X86CC,
5022                      Op0, Op1, DAG)) {
5023     Cond = DAG.getNode(X86ISD::CMP, MVT::i32, Op0, Op1);
5024     return DAG.getNode(X86ISD::SETCC, MVT::i8,
5025                        DAG.getConstant(X86CC, MVT::i8), Cond);
5026   }
5027
5028   assert(0 && "Illegal SetCC!");
5029   return SDValue();
5030 }
5031
5032 SDValue X86TargetLowering::LowerVSETCC(SDValue Op, SelectionDAG &DAG) {
5033   SDValue Cond;
5034   SDValue Op0 = Op.getOperand(0);
5035   SDValue Op1 = Op.getOperand(1);
5036   SDValue CC = Op.getOperand(2);
5037   MVT VT = Op.getValueType();
5038   ISD::CondCode SetCCOpcode = cast<CondCodeSDNode>(CC)->get();
5039   bool isFP = Op.getOperand(1).getValueType().isFloatingPoint();
5040
5041   if (isFP) {
5042     unsigned SSECC = 8;
5043     MVT VT0 = Op0.getValueType();
5044     assert(VT0 == MVT::v4f32 || VT0 == MVT::v2f64);
5045     unsigned Opc = VT0 == MVT::v4f32 ? X86ISD::CMPPS : X86ISD::CMPPD;
5046     bool Swap = false;
5047
5048     switch (SetCCOpcode) {
5049     default: break;
5050     case ISD::SETOEQ:
5051     case ISD::SETEQ:  SSECC = 0; break;
5052     case ISD::SETOGT:
5053     case ISD::SETGT: Swap = true; // Fallthrough
5054     case ISD::SETLT:
5055     case ISD::SETOLT: SSECC = 1; break;
5056     case ISD::SETOGE:
5057     case ISD::SETGE: Swap = true; // Fallthrough
5058     case ISD::SETLE:
5059     case ISD::SETOLE: SSECC = 2; break;
5060     case ISD::SETUO:  SSECC = 3; break;
5061     case ISD::SETUNE:
5062     case ISD::SETNE:  SSECC = 4; break;
5063     case ISD::SETULE: Swap = true;
5064     case ISD::SETUGE: SSECC = 5; break;
5065     case ISD::SETULT: Swap = true;
5066     case ISD::SETUGT: SSECC = 6; break;
5067     case ISD::SETO:   SSECC = 7; break;
5068     }
5069     if (Swap)
5070       std::swap(Op0, Op1);
5071
5072     // In the two special cases we can't handle, emit two comparisons.
5073     if (SSECC == 8) {
5074       if (SetCCOpcode == ISD::SETUEQ) {
5075         SDValue UNORD, EQ;
5076         UNORD = DAG.getNode(Opc, VT, Op0, Op1, DAG.getConstant(3, MVT::i8));
5077         EQ = DAG.getNode(Opc, VT, Op0, Op1, DAG.getConstant(0, MVT::i8));
5078         return DAG.getNode(ISD::OR, VT, UNORD, EQ);
5079       }
5080       else if (SetCCOpcode == ISD::SETONE) {
5081         SDValue ORD, NEQ;
5082         ORD = DAG.getNode(Opc, VT, Op0, Op1, DAG.getConstant(7, MVT::i8));
5083         NEQ = DAG.getNode(Opc, VT, Op0, Op1, DAG.getConstant(4, MVT::i8));
5084         return DAG.getNode(ISD::AND, VT, ORD, NEQ);
5085       }
5086       assert(0 && "Illegal FP comparison");
5087     }
5088     // Handle all other FP comparisons here.
5089     return DAG.getNode(Opc, VT, Op0, Op1, DAG.getConstant(SSECC, MVT::i8));
5090   }
5091
5092   // We are handling one of the integer comparisons here.  Since SSE only has
5093   // GT and EQ comparisons for integer, swapping operands and multiple
5094   // operations may be required for some comparisons.
5095   unsigned Opc = 0, EQOpc = 0, GTOpc = 0;
5096   bool Swap = false, Invert = false, FlipSigns = false;
5097
5098   switch (VT.getSimpleVT()) {
5099   default: break;
5100   case MVT::v16i8: EQOpc = X86ISD::PCMPEQB; GTOpc = X86ISD::PCMPGTB; break;
5101   case MVT::v8i16: EQOpc = X86ISD::PCMPEQW; GTOpc = X86ISD::PCMPGTW; break;
5102   case MVT::v4i32: EQOpc = X86ISD::PCMPEQD; GTOpc = X86ISD::PCMPGTD; break;
5103   case MVT::v2i64: EQOpc = X86ISD::PCMPEQQ; GTOpc = X86ISD::PCMPGTQ; break;
5104   }
5105
5106   switch (SetCCOpcode) {
5107   default: break;
5108   case ISD::SETNE:  Invert = true;
5109   case ISD::SETEQ:  Opc = EQOpc; break;
5110   case ISD::SETLT:  Swap = true;
5111   case ISD::SETGT:  Opc = GTOpc; break;
5112   case ISD::SETGE:  Swap = true;
5113   case ISD::SETLE:  Opc = GTOpc; Invert = true; break;
5114   case ISD::SETULT: Swap = true;
5115   case ISD::SETUGT: Opc = GTOpc; FlipSigns = true; break;
5116   case ISD::SETUGE: Swap = true;
5117   case ISD::SETULE: Opc = GTOpc; FlipSigns = true; Invert = true; break;
5118   }
5119   if (Swap)
5120     std::swap(Op0, Op1);
5121
5122   // Since SSE has no unsigned integer comparisons, we need to flip  the sign
5123   // bits of the inputs before performing those operations.
5124   if (FlipSigns) {
5125     MVT EltVT = VT.getVectorElementType();
5126     SDValue SignBit = DAG.getConstant(EltVT.getIntegerVTSignBit(), EltVT);
5127     std::vector<SDValue> SignBits(VT.getVectorNumElements(), SignBit);
5128     SDValue SignVec = DAG.getNode(ISD::BUILD_VECTOR, VT, &SignBits[0],
5129                                     SignBits.size());
5130     Op0 = DAG.getNode(ISD::XOR, VT, Op0, SignVec);
5131     Op1 = DAG.getNode(ISD::XOR, VT, Op1, SignVec);
5132   }
5133
5134   SDValue Result = DAG.getNode(Opc, VT, Op0, Op1);
5135
5136   // If the logical-not of the result is required, perform that now.
5137   if (Invert) {
5138     MVT EltVT = VT.getVectorElementType();
5139     SDValue NegOne = DAG.getConstant(EltVT.getIntegerVTBitMask(), EltVT);
5140     std::vector<SDValue> NegOnes(VT.getVectorNumElements(), NegOne);
5141     SDValue NegOneV = DAG.getNode(ISD::BUILD_VECTOR, VT, &NegOnes[0],
5142                                     NegOnes.size());
5143     Result = DAG.getNode(ISD::XOR, VT, Result, NegOneV);
5144   }
5145   return Result;
5146 }
5147
5148 // isX86LogicalCmp - Return true if opcode is a X86 logical comparison.
5149 static bool isX86LogicalCmp(unsigned Opc) {
5150   return Opc == X86ISD::CMP || Opc == X86ISD::COMI || Opc == X86ISD::UCOMI;
5151 }
5152
5153 SDValue X86TargetLowering::LowerSELECT(SDValue Op, SelectionDAG &DAG) {
5154   bool addTest = true;
5155   SDValue Cond  = Op.getOperand(0);
5156   SDValue CC;
5157
5158   if (Cond.getOpcode() == ISD::SETCC)
5159     Cond = LowerSETCC(Cond, DAG);
5160
5161   // If condition flag is set by a X86ISD::CMP, then use it as the condition
5162   // setting operand in place of the X86ISD::SETCC.
5163   if (Cond.getOpcode() == X86ISD::SETCC) {
5164     CC = Cond.getOperand(0);
5165
5166     SDValue Cmp = Cond.getOperand(1);
5167     unsigned Opc = Cmp.getOpcode();
5168     MVT VT = Op.getValueType();
5169
5170     bool IllegalFPCMov = false;
5171     if (VT.isFloatingPoint() && !VT.isVector() &&
5172         !isScalarFPTypeInSSEReg(VT))  // FPStack?
5173       IllegalFPCMov = !hasFPCMov(cast<ConstantSDNode>(CC)->getSExtValue());
5174
5175     if (isX86LogicalCmp(Opc) && !IllegalFPCMov) {
5176       Cond = Cmp;
5177       addTest = false;
5178     }
5179   }
5180
5181   if (addTest) {
5182     CC = DAG.getConstant(X86::COND_NE, MVT::i8);
5183     Cond= DAG.getNode(X86ISD::CMP, MVT::i32, Cond, DAG.getConstant(0, MVT::i8));
5184   }
5185
5186   const MVT *VTs = DAG.getNodeValueTypes(Op.getValueType(),
5187                                                     MVT::Flag);
5188   SmallVector<SDValue, 4> Ops;
5189   // X86ISD::CMOV means set the result (which is operand 1) to the RHS if
5190   // condition is true.
5191   Ops.push_back(Op.getOperand(2));
5192   Ops.push_back(Op.getOperand(1));
5193   Ops.push_back(CC);
5194   Ops.push_back(Cond);
5195   return DAG.getNode(X86ISD::CMOV, VTs, 2, &Ops[0], Ops.size());
5196 }
5197
5198 // isAndOrOfSingleUseSetCCs - Return true if node is an ISD::AND or
5199 // ISD::OR of two X86ISD::SETCC nodes each of which has no other use apart
5200 // from the AND / OR.
5201 static bool isAndOrOfSetCCs(SDValue Op, unsigned &Opc) {
5202   Opc = Op.getOpcode();
5203   if (Opc != ISD::OR && Opc != ISD::AND)
5204     return false;
5205   return (Op.getOperand(0).getOpcode() == X86ISD::SETCC &&
5206           Op.getOperand(0).hasOneUse() &&
5207           Op.getOperand(1).getOpcode() == X86ISD::SETCC &&
5208           Op.getOperand(1).hasOneUse());
5209 }
5210
5211 SDValue X86TargetLowering::LowerBRCOND(SDValue Op, SelectionDAG &DAG) {
5212   bool addTest = true;
5213   SDValue Chain = Op.getOperand(0);
5214   SDValue Cond  = Op.getOperand(1);
5215   SDValue Dest  = Op.getOperand(2);
5216   SDValue CC;
5217
5218   if (Cond.getOpcode() == ISD::SETCC)
5219     Cond = LowerSETCC(Cond, DAG);
5220   else if (Cond.getOpcode() == X86ISD::ADD  ||
5221            Cond.getOpcode() == X86ISD::SUB  ||
5222            Cond.getOpcode() == X86ISD::SMUL ||
5223            Cond.getOpcode() == X86ISD::UMUL)
5224     Cond = LowerXALUO(Cond, DAG);
5225
5226   // If condition flag is set by a X86ISD::CMP, then use it as the condition
5227   // setting operand in place of the X86ISD::SETCC.
5228   if (Cond.getOpcode() == X86ISD::SETCC) {
5229     CC = Cond.getOperand(0);
5230
5231     SDValue Cmp = Cond.getOperand(1);
5232     unsigned Opc = Cmp.getOpcode();
5233     if (isX86LogicalCmp(Opc)) {
5234       Cond = Cmp;
5235       addTest = false;
5236     } else {
5237       switch (cast<ConstantSDNode>(CC)->getZExtValue()) {
5238       default: break;
5239       case X86::COND_O:
5240       case X86::COND_C:
5241         // These can only come from an arithmetic instruction with overflow, e.g.
5242         // SADDO, UADDO.
5243         Cond = Cond.getNode()->getOperand(1);
5244         addTest = false;
5245         break;
5246       }
5247     }
5248   } else {
5249     unsigned CondOpc;
5250     if (Cond.hasOneUse() && isAndOrOfSetCCs(Cond, CondOpc)) {
5251       SDValue Cmp = Cond.getOperand(0).getOperand(1);
5252       unsigned Opc = Cmp.getOpcode();
5253       if (CondOpc == ISD::OR) {
5254         // Also, recognize the pattern generated by an FCMP_UNE. We can emit
5255         // two branches instead of an explicit OR instruction with a
5256         // separate test.
5257         if (Cmp == Cond.getOperand(1).getOperand(1) &&
5258             isX86LogicalCmp(Opc)) {
5259           CC = Cond.getOperand(0).getOperand(0);
5260           Chain = DAG.getNode(X86ISD::BRCOND, Op.getValueType(),
5261                               Chain, Dest, CC, Cmp);
5262           CC = Cond.getOperand(1).getOperand(0);
5263           Cond = Cmp;
5264           addTest = false;
5265         }
5266       } else { // ISD::AND
5267         // Also, recognize the pattern generated by an FCMP_OEQ. We can emit
5268         // two branches instead of an explicit AND instruction with a
5269         // separate test. However, we only do this if this block doesn't
5270         // have a fall-through edge, because this requires an explicit
5271         // jmp when the condition is false.
5272         if (Cmp == Cond.getOperand(1).getOperand(1) &&
5273             isX86LogicalCmp(Opc) &&
5274             Op.getNode()->hasOneUse()) {
5275           X86::CondCode CCode =
5276             (X86::CondCode)Cond.getOperand(0).getConstantOperandVal(0);
5277           CCode = X86::GetOppositeBranchCondition(CCode);
5278           CC = DAG.getConstant(CCode, MVT::i8);
5279           SDValue User = SDValue(*Op.getNode()->use_begin(), 0);
5280           // Look for an unconditional branch following this conditional branch.
5281           // We need this because we need to reverse the successors in order
5282           // to implement FCMP_OEQ.
5283           if (User.getOpcode() == ISD::BR) {
5284             SDValue FalseBB = User.getOperand(1);
5285             SDValue NewBR =
5286               DAG.UpdateNodeOperands(User, User.getOperand(0), Dest);
5287             assert(NewBR == User);
5288             Dest = FalseBB;
5289
5290             Chain = DAG.getNode(X86ISD::BRCOND, Op.getValueType(),
5291                                 Chain, Dest, CC, Cmp);
5292             X86::CondCode CCode =
5293               (X86::CondCode)Cond.getOperand(1).getConstantOperandVal(0);
5294             CCode = X86::GetOppositeBranchCondition(CCode);
5295             CC = DAG.getConstant(CCode, MVT::i8);
5296             Cond = Cmp;
5297             addTest = false;
5298           }
5299         }
5300       }
5301     }
5302   }
5303
5304   if (addTest) {
5305     CC = DAG.getConstant(X86::COND_NE, MVT::i8);
5306     Cond= DAG.getNode(X86ISD::CMP, MVT::i32, Cond, DAG.getConstant(0, MVT::i8));
5307   }
5308   return DAG.getNode(X86ISD::BRCOND, Op.getValueType(),
5309                      Chain, Dest, CC, Cond);
5310 }
5311
5312
5313 // Lower dynamic stack allocation to _alloca call for Cygwin/Mingw targets.
5314 // Calls to _alloca is needed to probe the stack when allocating more than 4k
5315 // bytes in one go. Touching the stack at 4K increments is necessary to ensure
5316 // that the guard pages used by the OS virtual memory manager are allocated in
5317 // correct sequence.
5318 SDValue
5319 X86TargetLowering::LowerDYNAMIC_STACKALLOC(SDValue Op,
5320                                            SelectionDAG &DAG) {
5321   assert(Subtarget->isTargetCygMing() &&
5322          "This should be used only on Cygwin/Mingw targets");
5323
5324   // Get the inputs.
5325   SDValue Chain = Op.getOperand(0);
5326   SDValue Size  = Op.getOperand(1);
5327   // FIXME: Ensure alignment here
5328
5329   SDValue Flag;
5330
5331   MVT IntPtr = getPointerTy();
5332   MVT SPTy = Subtarget->is64Bit() ? MVT::i64 : MVT::i32;
5333
5334   Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(0, true));
5335
5336   Chain = DAG.getCopyToReg(Chain, X86::EAX, Size, Flag);
5337   Flag = Chain.getValue(1);
5338
5339   SDVTList  NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
5340   SDValue Ops[] = { Chain,
5341                       DAG.getTargetExternalSymbol("_alloca", IntPtr),
5342                       DAG.getRegister(X86::EAX, IntPtr),
5343                       DAG.getRegister(X86StackPtr, SPTy),
5344                       Flag };
5345   Chain = DAG.getNode(X86ISD::CALL, NodeTys, Ops, 5);
5346   Flag = Chain.getValue(1);
5347
5348   Chain = DAG.getCALLSEQ_END(Chain,
5349                              DAG.getIntPtrConstant(0, true),
5350                              DAG.getIntPtrConstant(0, true),
5351                              Flag);
5352
5353   Chain = DAG.getCopyFromReg(Chain, X86StackPtr, SPTy).getValue(1);
5354
5355   SDValue Ops1[2] = { Chain.getValue(0), Chain };
5356   return DAG.getMergeValues(Ops1, 2);
5357 }
5358
5359 SDValue
5360 X86TargetLowering::EmitTargetCodeForMemset(SelectionDAG &DAG,
5361                                            SDValue Chain,
5362                                            SDValue Dst, SDValue Src,
5363                                            SDValue Size, unsigned Align,
5364                                            const Value *DstSV,
5365                                            uint64_t DstSVOff) {
5366   ConstantSDNode *ConstantSize = dyn_cast<ConstantSDNode>(Size);
5367
5368   // If not DWORD aligned or size is more than the threshold, call the library.
5369   // The libc version is likely to be faster for these cases. It can use the
5370   // address value and run time information about the CPU.
5371   if ((Align & 3) != 0 ||
5372       !ConstantSize ||
5373       ConstantSize->getZExtValue() >
5374         getSubtarget()->getMaxInlineSizeThreshold()) {
5375     SDValue InFlag(0, 0);
5376
5377     // Check to see if there is a specialized entry-point for memory zeroing.
5378     ConstantSDNode *V = dyn_cast<ConstantSDNode>(Src);
5379
5380     if (const char *bzeroEntry =  V &&
5381         V->isNullValue() ? Subtarget->getBZeroEntry() : 0) {
5382       MVT IntPtr = getPointerTy();
5383       const Type *IntPtrTy = TD->getIntPtrType();
5384       TargetLowering::ArgListTy Args;
5385       TargetLowering::ArgListEntry Entry;
5386       Entry.Node = Dst;
5387       Entry.Ty = IntPtrTy;
5388       Args.push_back(Entry);
5389       Entry.Node = Size;
5390       Args.push_back(Entry);
5391       std::pair<SDValue,SDValue> CallResult =
5392         LowerCallTo(Chain, Type::VoidTy, false, false, false, false,
5393                     CallingConv::C, false,
5394                     DAG.getExternalSymbol(bzeroEntry, IntPtr), Args, DAG);
5395       return CallResult.second;
5396     }
5397
5398     // Otherwise have the target-independent code call memset.
5399     return SDValue();
5400   }
5401
5402   uint64_t SizeVal = ConstantSize->getZExtValue();
5403   SDValue InFlag(0, 0);
5404   MVT AVT;
5405   SDValue Count;
5406   ConstantSDNode *ValC = dyn_cast<ConstantSDNode>(Src);
5407   unsigned BytesLeft = 0;
5408   bool TwoRepStos = false;
5409   if (ValC) {
5410     unsigned ValReg;
5411     uint64_t Val = ValC->getZExtValue() & 255;
5412
5413     // If the value is a constant, then we can potentially use larger sets.
5414     switch (Align & 3) {
5415     case 2:   // WORD aligned
5416       AVT = MVT::i16;
5417       ValReg = X86::AX;
5418       Val = (Val << 8) | Val;
5419       break;
5420     case 0:  // DWORD aligned
5421       AVT = MVT::i32;
5422       ValReg = X86::EAX;
5423       Val = (Val << 8)  | Val;
5424       Val = (Val << 16) | Val;
5425       if (Subtarget->is64Bit() && ((Align & 0x7) == 0)) {  // QWORD aligned
5426         AVT = MVT::i64;
5427         ValReg = X86::RAX;
5428         Val = (Val << 32) | Val;
5429       }
5430       break;
5431     default:  // Byte aligned
5432       AVT = MVT::i8;
5433       ValReg = X86::AL;
5434       Count = DAG.getIntPtrConstant(SizeVal);
5435       break;
5436     }
5437
5438     if (AVT.bitsGT(MVT::i8)) {
5439       unsigned UBytes = AVT.getSizeInBits() / 8;
5440       Count = DAG.getIntPtrConstant(SizeVal / UBytes);
5441       BytesLeft = SizeVal % UBytes;
5442     }
5443
5444     Chain  = DAG.getCopyToReg(Chain, ValReg, DAG.getConstant(Val, AVT),
5445                               InFlag);
5446     InFlag = Chain.getValue(1);
5447   } else {
5448     AVT = MVT::i8;
5449     Count  = DAG.getIntPtrConstant(SizeVal);
5450     Chain  = DAG.getCopyToReg(Chain, X86::AL, Src, InFlag);
5451     InFlag = Chain.getValue(1);
5452   }
5453
5454   Chain  = DAG.getCopyToReg(Chain, Subtarget->is64Bit() ? X86::RCX : X86::ECX,
5455                             Count, InFlag);
5456   InFlag = Chain.getValue(1);
5457   Chain  = DAG.getCopyToReg(Chain, Subtarget->is64Bit() ? X86::RDI : X86::EDI,
5458                             Dst, InFlag);
5459   InFlag = Chain.getValue(1);
5460
5461   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
5462   SmallVector<SDValue, 8> Ops;
5463   Ops.push_back(Chain);
5464   Ops.push_back(DAG.getValueType(AVT));
5465   Ops.push_back(InFlag);
5466   Chain  = DAG.getNode(X86ISD::REP_STOS, Tys, &Ops[0], Ops.size());
5467
5468   if (TwoRepStos) {
5469     InFlag = Chain.getValue(1);
5470     Count  = Size;
5471     MVT CVT = Count.getValueType();
5472     SDValue Left = DAG.getNode(ISD::AND, CVT, Count,
5473                                DAG.getConstant((AVT == MVT::i64) ? 7 : 3, CVT));
5474     Chain  = DAG.getCopyToReg(Chain, (CVT == MVT::i64) ? X86::RCX : X86::ECX,
5475                               Left, InFlag);
5476     InFlag = Chain.getValue(1);
5477     Tys = DAG.getVTList(MVT::Other, MVT::Flag);
5478     Ops.clear();
5479     Ops.push_back(Chain);
5480     Ops.push_back(DAG.getValueType(MVT::i8));
5481     Ops.push_back(InFlag);
5482     Chain  = DAG.getNode(X86ISD::REP_STOS, Tys, &Ops[0], Ops.size());
5483   } else if (BytesLeft) {
5484     // Handle the last 1 - 7 bytes.
5485     unsigned Offset = SizeVal - BytesLeft;
5486     MVT AddrVT = Dst.getValueType();
5487     MVT SizeVT = Size.getValueType();
5488
5489     Chain = DAG.getMemset(Chain,
5490                           DAG.getNode(ISD::ADD, AddrVT, Dst,
5491                                       DAG.getConstant(Offset, AddrVT)),
5492                           Src,
5493                           DAG.getConstant(BytesLeft, SizeVT),
5494                           Align, DstSV, DstSVOff + Offset);
5495   }
5496
5497   // TODO: Use a Tokenfactor, as in memcpy, instead of a single chain.
5498   return Chain;
5499 }
5500
5501 SDValue
5502 X86TargetLowering::EmitTargetCodeForMemcpy(SelectionDAG &DAG,
5503                                       SDValue Chain, SDValue Dst, SDValue Src,
5504                                       SDValue Size, unsigned Align,
5505                                       bool AlwaysInline,
5506                                       const Value *DstSV, uint64_t DstSVOff,
5507                                       const Value *SrcSV, uint64_t SrcSVOff) {
5508   // This requires the copy size to be a constant, preferrably
5509   // within a subtarget-specific limit.
5510   ConstantSDNode *ConstantSize = dyn_cast<ConstantSDNode>(Size);
5511   if (!ConstantSize)
5512     return SDValue();
5513   uint64_t SizeVal = ConstantSize->getZExtValue();
5514   if (!AlwaysInline && SizeVal > getSubtarget()->getMaxInlineSizeThreshold())
5515     return SDValue();
5516
5517   /// If not DWORD aligned, call the library.
5518   if ((Align & 3) != 0)
5519     return SDValue();
5520
5521   // DWORD aligned
5522   MVT AVT = MVT::i32;
5523   if (Subtarget->is64Bit() && ((Align & 0x7) == 0))  // QWORD aligned
5524     AVT = MVT::i64;
5525
5526   unsigned UBytes = AVT.getSizeInBits() / 8;
5527   unsigned CountVal = SizeVal / UBytes;
5528   SDValue Count = DAG.getIntPtrConstant(CountVal);
5529   unsigned BytesLeft = SizeVal % UBytes;
5530
5531   SDValue InFlag(0, 0);
5532   Chain  = DAG.getCopyToReg(Chain, Subtarget->is64Bit() ? X86::RCX : X86::ECX,
5533                             Count, InFlag);
5534   InFlag = Chain.getValue(1);
5535   Chain  = DAG.getCopyToReg(Chain, Subtarget->is64Bit() ? X86::RDI : X86::EDI,
5536                             Dst, InFlag);
5537   InFlag = Chain.getValue(1);
5538   Chain  = DAG.getCopyToReg(Chain, Subtarget->is64Bit() ? X86::RSI : X86::ESI,
5539                             Src, InFlag);
5540   InFlag = Chain.getValue(1);
5541
5542   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
5543   SmallVector<SDValue, 8> Ops;
5544   Ops.push_back(Chain);
5545   Ops.push_back(DAG.getValueType(AVT));
5546   Ops.push_back(InFlag);
5547   SDValue RepMovs = DAG.getNode(X86ISD::REP_MOVS, Tys, &Ops[0], Ops.size());
5548
5549   SmallVector<SDValue, 4> Results;
5550   Results.push_back(RepMovs);
5551   if (BytesLeft) {
5552     // Handle the last 1 - 7 bytes.
5553     unsigned Offset = SizeVal - BytesLeft;
5554     MVT DstVT = Dst.getValueType();
5555     MVT SrcVT = Src.getValueType();
5556     MVT SizeVT = Size.getValueType();
5557     Results.push_back(DAG.getMemcpy(Chain,
5558                                     DAG.getNode(ISD::ADD, DstVT, Dst,
5559                                                 DAG.getConstant(Offset, DstVT)),
5560                                     DAG.getNode(ISD::ADD, SrcVT, Src,
5561                                                 DAG.getConstant(Offset, SrcVT)),
5562                                     DAG.getConstant(BytesLeft, SizeVT),
5563                                     Align, AlwaysInline,
5564                                     DstSV, DstSVOff + Offset,
5565                                     SrcSV, SrcSVOff + Offset));
5566   }
5567
5568   return DAG.getNode(ISD::TokenFactor, MVT::Other, &Results[0], Results.size());
5569 }
5570
5571 SDValue X86TargetLowering::LowerVASTART(SDValue Op, SelectionDAG &DAG) {
5572   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
5573
5574   if (!Subtarget->is64Bit()) {
5575     // vastart just stores the address of the VarArgsFrameIndex slot into the
5576     // memory location argument.
5577     SDValue FR = DAG.getFrameIndex(VarArgsFrameIndex, getPointerTy());
5578     return DAG.getStore(Op.getOperand(0), FR,Op.getOperand(1), SV, 0);
5579   }
5580
5581   // __va_list_tag:
5582   //   gp_offset         (0 - 6 * 8)
5583   //   fp_offset         (48 - 48 + 8 * 16)
5584   //   overflow_arg_area (point to parameters coming in memory).
5585   //   reg_save_area
5586   SmallVector<SDValue, 8> MemOps;
5587   SDValue FIN = Op.getOperand(1);
5588   // Store gp_offset
5589   SDValue Store = DAG.getStore(Op.getOperand(0),
5590                                  DAG.getConstant(VarArgsGPOffset, MVT::i32),
5591                                  FIN, SV, 0);
5592   MemOps.push_back(Store);
5593
5594   // Store fp_offset
5595   FIN = DAG.getNode(ISD::ADD, getPointerTy(), FIN, DAG.getIntPtrConstant(4));
5596   Store = DAG.getStore(Op.getOperand(0),
5597                        DAG.getConstant(VarArgsFPOffset, MVT::i32),
5598                        FIN, SV, 0);
5599   MemOps.push_back(Store);
5600
5601   // Store ptr to overflow_arg_area
5602   FIN = DAG.getNode(ISD::ADD, getPointerTy(), FIN, DAG.getIntPtrConstant(4));
5603   SDValue OVFIN = DAG.getFrameIndex(VarArgsFrameIndex, getPointerTy());
5604   Store = DAG.getStore(Op.getOperand(0), OVFIN, FIN, SV, 0);
5605   MemOps.push_back(Store);
5606
5607   // Store ptr to reg_save_area.
5608   FIN = DAG.getNode(ISD::ADD, getPointerTy(), FIN, DAG.getIntPtrConstant(8));
5609   SDValue RSFIN = DAG.getFrameIndex(RegSaveFrameIndex, getPointerTy());
5610   Store = DAG.getStore(Op.getOperand(0), RSFIN, FIN, SV, 0);
5611   MemOps.push_back(Store);
5612   return DAG.getNode(ISD::TokenFactor, MVT::Other, &MemOps[0], MemOps.size());
5613 }
5614
5615 SDValue X86TargetLowering::LowerVAARG(SDValue Op, SelectionDAG &DAG) {
5616   // X86-64 va_list is a struct { i32, i32, i8*, i8* }.
5617   assert(Subtarget->is64Bit() && "This code only handles 64-bit va_arg!");
5618   SDValue Chain = Op.getOperand(0);
5619   SDValue SrcPtr = Op.getOperand(1);
5620   SDValue SrcSV = Op.getOperand(2);
5621
5622   assert(0 && "VAArgInst is not yet implemented for x86-64!");
5623   abort();
5624   return SDValue();
5625 }
5626
5627 SDValue X86TargetLowering::LowerVACOPY(SDValue Op, SelectionDAG &DAG) {
5628   // X86-64 va_list is a struct { i32, i32, i8*, i8* }.
5629   assert(Subtarget->is64Bit() && "This code only handles 64-bit va_copy!");
5630   SDValue Chain = Op.getOperand(0);
5631   SDValue DstPtr = Op.getOperand(1);
5632   SDValue SrcPtr = Op.getOperand(2);
5633   const Value *DstSV = cast<SrcValueSDNode>(Op.getOperand(3))->getValue();
5634   const Value *SrcSV = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
5635
5636   return DAG.getMemcpy(Chain, DstPtr, SrcPtr,
5637                        DAG.getIntPtrConstant(24), 8, false,
5638                        DstSV, 0, SrcSV, 0);
5639 }
5640
5641 SDValue
5642 X86TargetLowering::LowerINTRINSIC_WO_CHAIN(SDValue Op, SelectionDAG &DAG) {
5643   unsigned IntNo = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
5644   switch (IntNo) {
5645   default: return SDValue();    // Don't custom lower most intrinsics.
5646   // Comparison intrinsics.
5647   case Intrinsic::x86_sse_comieq_ss:
5648   case Intrinsic::x86_sse_comilt_ss:
5649   case Intrinsic::x86_sse_comile_ss:
5650   case Intrinsic::x86_sse_comigt_ss:
5651   case Intrinsic::x86_sse_comige_ss:
5652   case Intrinsic::x86_sse_comineq_ss:
5653   case Intrinsic::x86_sse_ucomieq_ss:
5654   case Intrinsic::x86_sse_ucomilt_ss:
5655   case Intrinsic::x86_sse_ucomile_ss:
5656   case Intrinsic::x86_sse_ucomigt_ss:
5657   case Intrinsic::x86_sse_ucomige_ss:
5658   case Intrinsic::x86_sse_ucomineq_ss:
5659   case Intrinsic::x86_sse2_comieq_sd:
5660   case Intrinsic::x86_sse2_comilt_sd:
5661   case Intrinsic::x86_sse2_comile_sd:
5662   case Intrinsic::x86_sse2_comigt_sd:
5663   case Intrinsic::x86_sse2_comige_sd:
5664   case Intrinsic::x86_sse2_comineq_sd:
5665   case Intrinsic::x86_sse2_ucomieq_sd:
5666   case Intrinsic::x86_sse2_ucomilt_sd:
5667   case Intrinsic::x86_sse2_ucomile_sd:
5668   case Intrinsic::x86_sse2_ucomigt_sd:
5669   case Intrinsic::x86_sse2_ucomige_sd:
5670   case Intrinsic::x86_sse2_ucomineq_sd: {
5671     unsigned Opc = 0;
5672     ISD::CondCode CC = ISD::SETCC_INVALID;
5673     switch (IntNo) {
5674     default: break;
5675     case Intrinsic::x86_sse_comieq_ss:
5676     case Intrinsic::x86_sse2_comieq_sd:
5677       Opc = X86ISD::COMI;
5678       CC = ISD::SETEQ;
5679       break;
5680     case Intrinsic::x86_sse_comilt_ss:
5681     case Intrinsic::x86_sse2_comilt_sd:
5682       Opc = X86ISD::COMI;
5683       CC = ISD::SETLT;
5684       break;
5685     case Intrinsic::x86_sse_comile_ss:
5686     case Intrinsic::x86_sse2_comile_sd:
5687       Opc = X86ISD::COMI;
5688       CC = ISD::SETLE;
5689       break;
5690     case Intrinsic::x86_sse_comigt_ss:
5691     case Intrinsic::x86_sse2_comigt_sd:
5692       Opc = X86ISD::COMI;
5693       CC = ISD::SETGT;
5694       break;
5695     case Intrinsic::x86_sse_comige_ss:
5696     case Intrinsic::x86_sse2_comige_sd:
5697       Opc = X86ISD::COMI;
5698       CC = ISD::SETGE;
5699       break;
5700     case Intrinsic::x86_sse_comineq_ss:
5701     case Intrinsic::x86_sse2_comineq_sd:
5702       Opc = X86ISD::COMI;
5703       CC = ISD::SETNE;
5704       break;
5705     case Intrinsic::x86_sse_ucomieq_ss:
5706     case Intrinsic::x86_sse2_ucomieq_sd:
5707       Opc = X86ISD::UCOMI;
5708       CC = ISD::SETEQ;
5709       break;
5710     case Intrinsic::x86_sse_ucomilt_ss:
5711     case Intrinsic::x86_sse2_ucomilt_sd:
5712       Opc = X86ISD::UCOMI;
5713       CC = ISD::SETLT;
5714       break;
5715     case Intrinsic::x86_sse_ucomile_ss:
5716     case Intrinsic::x86_sse2_ucomile_sd:
5717       Opc = X86ISD::UCOMI;
5718       CC = ISD::SETLE;
5719       break;
5720     case Intrinsic::x86_sse_ucomigt_ss:
5721     case Intrinsic::x86_sse2_ucomigt_sd:
5722       Opc = X86ISD::UCOMI;
5723       CC = ISD::SETGT;
5724       break;
5725     case Intrinsic::x86_sse_ucomige_ss:
5726     case Intrinsic::x86_sse2_ucomige_sd:
5727       Opc = X86ISD::UCOMI;
5728       CC = ISD::SETGE;
5729       break;
5730     case Intrinsic::x86_sse_ucomineq_ss:
5731     case Intrinsic::x86_sse2_ucomineq_sd:
5732       Opc = X86ISD::UCOMI;
5733       CC = ISD::SETNE;
5734       break;
5735     }
5736
5737     unsigned X86CC;
5738     SDValue LHS = Op.getOperand(1);
5739     SDValue RHS = Op.getOperand(2);
5740     translateX86CC(CC, true, X86CC, LHS, RHS, DAG);
5741
5742     SDValue Cond = DAG.getNode(Opc, MVT::i32, LHS, RHS);
5743     SDValue SetCC = DAG.getNode(X86ISD::SETCC, MVT::i8,
5744                                 DAG.getConstant(X86CC, MVT::i8), Cond);
5745     return DAG.getNode(ISD::ZERO_EXTEND, MVT::i32, SetCC);
5746   }
5747
5748   // Fix vector shift instructions where the last operand is a non-immediate
5749   // i32 value.
5750   case Intrinsic::x86_sse2_pslli_w:
5751   case Intrinsic::x86_sse2_pslli_d:
5752   case Intrinsic::x86_sse2_pslli_q:
5753   case Intrinsic::x86_sse2_psrli_w:
5754   case Intrinsic::x86_sse2_psrli_d:
5755   case Intrinsic::x86_sse2_psrli_q:
5756   case Intrinsic::x86_sse2_psrai_w:
5757   case Intrinsic::x86_sse2_psrai_d:
5758   case Intrinsic::x86_mmx_pslli_w:
5759   case Intrinsic::x86_mmx_pslli_d:
5760   case Intrinsic::x86_mmx_pslli_q:
5761   case Intrinsic::x86_mmx_psrli_w:
5762   case Intrinsic::x86_mmx_psrli_d:
5763   case Intrinsic::x86_mmx_psrli_q:
5764   case Intrinsic::x86_mmx_psrai_w:
5765   case Intrinsic::x86_mmx_psrai_d: {
5766     SDValue ShAmt = Op.getOperand(2);
5767     if (isa<ConstantSDNode>(ShAmt))
5768       return SDValue();
5769
5770     unsigned NewIntNo = 0;
5771     MVT ShAmtVT = MVT::v4i32;
5772     switch (IntNo) {
5773     case Intrinsic::x86_sse2_pslli_w:
5774       NewIntNo = Intrinsic::x86_sse2_psll_w;
5775       break;
5776     case Intrinsic::x86_sse2_pslli_d:
5777       NewIntNo = Intrinsic::x86_sse2_psll_d;
5778       break;
5779     case Intrinsic::x86_sse2_pslli_q:
5780       NewIntNo = Intrinsic::x86_sse2_psll_q;
5781       break;
5782     case Intrinsic::x86_sse2_psrli_w:
5783       NewIntNo = Intrinsic::x86_sse2_psrl_w;
5784       break;
5785     case Intrinsic::x86_sse2_psrli_d:
5786       NewIntNo = Intrinsic::x86_sse2_psrl_d;
5787       break;
5788     case Intrinsic::x86_sse2_psrli_q:
5789       NewIntNo = Intrinsic::x86_sse2_psrl_q;
5790       break;
5791     case Intrinsic::x86_sse2_psrai_w:
5792       NewIntNo = Intrinsic::x86_sse2_psra_w;
5793       break;
5794     case Intrinsic::x86_sse2_psrai_d:
5795       NewIntNo = Intrinsic::x86_sse2_psra_d;
5796       break;
5797     default: {
5798       ShAmtVT = MVT::v2i32;
5799       switch (IntNo) {
5800       case Intrinsic::x86_mmx_pslli_w:
5801         NewIntNo = Intrinsic::x86_mmx_psll_w;
5802         break;
5803       case Intrinsic::x86_mmx_pslli_d:
5804         NewIntNo = Intrinsic::x86_mmx_psll_d;
5805         break;
5806       case Intrinsic::x86_mmx_pslli_q:
5807         NewIntNo = Intrinsic::x86_mmx_psll_q;
5808         break;
5809       case Intrinsic::x86_mmx_psrli_w:
5810         NewIntNo = Intrinsic::x86_mmx_psrl_w;
5811         break;
5812       case Intrinsic::x86_mmx_psrli_d:
5813         NewIntNo = Intrinsic::x86_mmx_psrl_d;
5814         break;
5815       case Intrinsic::x86_mmx_psrli_q:
5816         NewIntNo = Intrinsic::x86_mmx_psrl_q;
5817         break;
5818       case Intrinsic::x86_mmx_psrai_w:
5819         NewIntNo = Intrinsic::x86_mmx_psra_w;
5820         break;
5821       case Intrinsic::x86_mmx_psrai_d:
5822         NewIntNo = Intrinsic::x86_mmx_psra_d;
5823         break;
5824       default: abort();  // Can't reach here.
5825       }
5826       break;
5827     }
5828     }
5829     MVT VT = Op.getValueType();
5830     ShAmt = DAG.getNode(ISD::BIT_CONVERT, VT,
5831                         DAG.getNode(ISD::SCALAR_TO_VECTOR, ShAmtVT, ShAmt));
5832     return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, VT,
5833                        DAG.getConstant(NewIntNo, MVT::i32),
5834                        Op.getOperand(1), ShAmt);
5835   }
5836   }
5837 }
5838
5839 SDValue X86TargetLowering::LowerRETURNADDR(SDValue Op, SelectionDAG &DAG) {
5840   // Depths > 0 not supported yet!
5841   if (cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue() > 0)
5842     return SDValue();
5843
5844   // Just load the return address
5845   SDValue RetAddrFI = getReturnAddressFrameIndex(DAG);
5846   return DAG.getLoad(getPointerTy(), DAG.getEntryNode(), RetAddrFI, NULL, 0);
5847 }
5848
5849 SDValue X86TargetLowering::LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) {
5850   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
5851   MFI->setFrameAddressIsTaken(true);
5852   MVT VT = Op.getValueType();
5853   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
5854   unsigned FrameReg = Subtarget->is64Bit() ? X86::RBP : X86::EBP;
5855   SDValue FrameAddr = DAG.getCopyFromReg(DAG.getEntryNode(), FrameReg, VT);
5856   while (Depth--)
5857     FrameAddr = DAG.getLoad(VT, DAG.getEntryNode(), FrameAddr, NULL, 0);
5858   return FrameAddr;
5859 }
5860
5861 SDValue X86TargetLowering::LowerFRAME_TO_ARGS_OFFSET(SDValue Op,
5862                                                      SelectionDAG &DAG) {
5863   return DAG.getIntPtrConstant(2*TD->getPointerSize());
5864 }
5865
5866 SDValue X86TargetLowering::LowerEH_RETURN(SDValue Op, SelectionDAG &DAG)
5867 {
5868   MachineFunction &MF = DAG.getMachineFunction();
5869   SDValue Chain     = Op.getOperand(0);
5870   SDValue Offset    = Op.getOperand(1);
5871   SDValue Handler   = Op.getOperand(2);
5872
5873   SDValue Frame = DAG.getRegister(Subtarget->is64Bit() ? X86::RBP : X86::EBP,
5874                                   getPointerTy());
5875   unsigned StoreAddrReg = (Subtarget->is64Bit() ? X86::RCX : X86::ECX);
5876
5877   SDValue StoreAddr = DAG.getNode(ISD::SUB, getPointerTy(), Frame,
5878                                   DAG.getIntPtrConstant(-TD->getPointerSize()));
5879   StoreAddr = DAG.getNode(ISD::ADD, getPointerTy(), StoreAddr, Offset);
5880   Chain = DAG.getStore(Chain, Handler, StoreAddr, NULL, 0);
5881   Chain = DAG.getCopyToReg(Chain, StoreAddrReg, StoreAddr);
5882   MF.getRegInfo().addLiveOut(StoreAddrReg);
5883
5884   return DAG.getNode(X86ISD::EH_RETURN,
5885                      MVT::Other,
5886                      Chain, DAG.getRegister(StoreAddrReg, getPointerTy()));
5887 }
5888
5889 SDValue X86TargetLowering::LowerTRAMPOLINE(SDValue Op,
5890                                              SelectionDAG &DAG) {
5891   SDValue Root = Op.getOperand(0);
5892   SDValue Trmp = Op.getOperand(1); // trampoline
5893   SDValue FPtr = Op.getOperand(2); // nested function
5894   SDValue Nest = Op.getOperand(3); // 'nest' parameter value
5895
5896   const Value *TrmpAddr = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
5897
5898   const X86InstrInfo *TII =
5899     ((X86TargetMachine&)getTargetMachine()).getInstrInfo();
5900
5901   if (Subtarget->is64Bit()) {
5902     SDValue OutChains[6];
5903
5904     // Large code-model.
5905
5906     const unsigned char JMP64r  = TII->getBaseOpcodeFor(X86::JMP64r);
5907     const unsigned char MOV64ri = TII->getBaseOpcodeFor(X86::MOV64ri);
5908
5909     const unsigned char N86R10 = RegInfo->getX86RegNum(X86::R10);
5910     const unsigned char N86R11 = RegInfo->getX86RegNum(X86::R11);
5911
5912     const unsigned char REX_WB = 0x40 | 0x08 | 0x01; // REX prefix
5913
5914     // Load the pointer to the nested function into R11.
5915     unsigned OpCode = ((MOV64ri | N86R11) << 8) | REX_WB; // movabsq r11
5916     SDValue Addr = Trmp;
5917     OutChains[0] = DAG.getStore(Root, DAG.getConstant(OpCode, MVT::i16), Addr,
5918                                 TrmpAddr, 0);
5919
5920     Addr = DAG.getNode(ISD::ADD, MVT::i64, Trmp, DAG.getConstant(2, MVT::i64));
5921     OutChains[1] = DAG.getStore(Root, FPtr, Addr, TrmpAddr, 2, false, 2);
5922
5923     // Load the 'nest' parameter value into R10.
5924     // R10 is specified in X86CallingConv.td
5925     OpCode = ((MOV64ri | N86R10) << 8) | REX_WB; // movabsq r10
5926     Addr = DAG.getNode(ISD::ADD, MVT::i64, Trmp, DAG.getConstant(10, MVT::i64));
5927     OutChains[2] = DAG.getStore(Root, DAG.getConstant(OpCode, MVT::i16), Addr,
5928                                 TrmpAddr, 10);
5929
5930     Addr = DAG.getNode(ISD::ADD, MVT::i64, Trmp, DAG.getConstant(12, MVT::i64));
5931     OutChains[3] = DAG.getStore(Root, Nest, Addr, TrmpAddr, 12, false, 2);
5932
5933     // Jump to the nested function.
5934     OpCode = (JMP64r << 8) | REX_WB; // jmpq *...
5935     Addr = DAG.getNode(ISD::ADD, MVT::i64, Trmp, DAG.getConstant(20, MVT::i64));
5936     OutChains[4] = DAG.getStore(Root, DAG.getConstant(OpCode, MVT::i16), Addr,
5937                                 TrmpAddr, 20);
5938
5939     unsigned char ModRM = N86R11 | (4 << 3) | (3 << 6); // ...r11
5940     Addr = DAG.getNode(ISD::ADD, MVT::i64, Trmp, DAG.getConstant(22, MVT::i64));
5941     OutChains[5] = DAG.getStore(Root, DAG.getConstant(ModRM, MVT::i8), Addr,
5942                                 TrmpAddr, 22);
5943
5944     SDValue Ops[] =
5945       { Trmp, DAG.getNode(ISD::TokenFactor, MVT::Other, OutChains, 6) };
5946     return DAG.getMergeValues(Ops, 2);
5947   } else {
5948     const Function *Func =
5949       cast<Function>(cast<SrcValueSDNode>(Op.getOperand(5))->getValue());
5950     unsigned CC = Func->getCallingConv();
5951     unsigned NestReg;
5952
5953     switch (CC) {
5954     default:
5955       assert(0 && "Unsupported calling convention");
5956     case CallingConv::C:
5957     case CallingConv::X86_StdCall: {
5958       // Pass 'nest' parameter in ECX.
5959       // Must be kept in sync with X86CallingConv.td
5960       NestReg = X86::ECX;
5961
5962       // Check that ECX wasn't needed by an 'inreg' parameter.
5963       const FunctionType *FTy = Func->getFunctionType();
5964       const AttrListPtr &Attrs = Func->getAttributes();
5965
5966       if (!Attrs.isEmpty() && !Func->isVarArg()) {
5967         unsigned InRegCount = 0;
5968         unsigned Idx = 1;
5969
5970         for (FunctionType::param_iterator I = FTy->param_begin(),
5971              E = FTy->param_end(); I != E; ++I, ++Idx)
5972           if (Attrs.paramHasAttr(Idx, Attribute::InReg))
5973             // FIXME: should only count parameters that are lowered to integers.
5974             InRegCount += (TD->getTypeSizeInBits(*I) + 31) / 32;
5975
5976         if (InRegCount > 2) {
5977           cerr << "Nest register in use - reduce number of inreg parameters!\n";
5978           abort();
5979         }
5980       }
5981       break;
5982     }
5983     case CallingConv::X86_FastCall:
5984     case CallingConv::Fast:
5985       // Pass 'nest' parameter in EAX.
5986       // Must be kept in sync with X86CallingConv.td
5987       NestReg = X86::EAX;
5988       break;
5989     }
5990
5991     SDValue OutChains[4];
5992     SDValue Addr, Disp;
5993
5994     Addr = DAG.getNode(ISD::ADD, MVT::i32, Trmp, DAG.getConstant(10, MVT::i32));
5995     Disp = DAG.getNode(ISD::SUB, MVT::i32, FPtr, Addr);
5996
5997     const unsigned char MOV32ri = TII->getBaseOpcodeFor(X86::MOV32ri);
5998     const unsigned char N86Reg = RegInfo->getX86RegNum(NestReg);
5999     OutChains[0] = DAG.getStore(Root, DAG.getConstant(MOV32ri|N86Reg, MVT::i8),
6000                                 Trmp, TrmpAddr, 0);
6001
6002     Addr = DAG.getNode(ISD::ADD, MVT::i32, Trmp, DAG.getConstant(1, MVT::i32));
6003     OutChains[1] = DAG.getStore(Root, Nest, Addr, TrmpAddr, 1, false, 1);
6004
6005     const unsigned char JMP = TII->getBaseOpcodeFor(X86::JMP);
6006     Addr = DAG.getNode(ISD::ADD, MVT::i32, Trmp, DAG.getConstant(5, MVT::i32));
6007     OutChains[2] = DAG.getStore(Root, DAG.getConstant(JMP, MVT::i8), Addr,
6008                                 TrmpAddr, 5, false, 1);
6009
6010     Addr = DAG.getNode(ISD::ADD, MVT::i32, Trmp, DAG.getConstant(6, MVT::i32));
6011     OutChains[3] = DAG.getStore(Root, Disp, Addr, TrmpAddr, 6, false, 1);
6012
6013     SDValue Ops[] =
6014       { Trmp, DAG.getNode(ISD::TokenFactor, MVT::Other, OutChains, 4) };
6015     return DAG.getMergeValues(Ops, 2);
6016   }
6017 }
6018
6019 SDValue X86TargetLowering::LowerFLT_ROUNDS_(SDValue Op, SelectionDAG &DAG) {
6020   /*
6021    The rounding mode is in bits 11:10 of FPSR, and has the following
6022    settings:
6023      00 Round to nearest
6024      01 Round to -inf
6025      10 Round to +inf
6026      11 Round to 0
6027
6028   FLT_ROUNDS, on the other hand, expects the following:
6029     -1 Undefined
6030      0 Round to 0
6031      1 Round to nearest
6032      2 Round to +inf
6033      3 Round to -inf
6034
6035   To perform the conversion, we do:
6036     (((((FPSR & 0x800) >> 11) | ((FPSR & 0x400) >> 9)) + 1) & 3)
6037   */
6038
6039   MachineFunction &MF = DAG.getMachineFunction();
6040   const TargetMachine &TM = MF.getTarget();
6041   const TargetFrameInfo &TFI = *TM.getFrameInfo();
6042   unsigned StackAlignment = TFI.getStackAlignment();
6043   MVT VT = Op.getValueType();
6044
6045   // Save FP Control Word to stack slot
6046   int SSFI = MF.getFrameInfo()->CreateStackObject(2, StackAlignment);
6047   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
6048
6049   SDValue Chain = DAG.getNode(X86ISD::FNSTCW16m, MVT::Other,
6050                               DAG.getEntryNode(), StackSlot);
6051
6052   // Load FP Control Word from stack slot
6053   SDValue CWD = DAG.getLoad(MVT::i16, Chain, StackSlot, NULL, 0);
6054
6055   // Transform as necessary
6056   SDValue CWD1 =
6057     DAG.getNode(ISD::SRL, MVT::i16,
6058                 DAG.getNode(ISD::AND, MVT::i16,
6059                             CWD, DAG.getConstant(0x800, MVT::i16)),
6060                 DAG.getConstant(11, MVT::i8));
6061   SDValue CWD2 =
6062     DAG.getNode(ISD::SRL, MVT::i16,
6063                 DAG.getNode(ISD::AND, MVT::i16,
6064                             CWD, DAG.getConstant(0x400, MVT::i16)),
6065                 DAG.getConstant(9, MVT::i8));
6066
6067   SDValue RetVal =
6068     DAG.getNode(ISD::AND, MVT::i16,
6069                 DAG.getNode(ISD::ADD, MVT::i16,
6070                             DAG.getNode(ISD::OR, MVT::i16, CWD1, CWD2),
6071                             DAG.getConstant(1, MVT::i16)),
6072                 DAG.getConstant(3, MVT::i16));
6073
6074
6075   return DAG.getNode((VT.getSizeInBits() < 16 ?
6076                       ISD::TRUNCATE : ISD::ZERO_EXTEND), VT, RetVal);
6077 }
6078
6079 SDValue X86TargetLowering::LowerCTLZ(SDValue Op, SelectionDAG &DAG) {
6080   MVT VT = Op.getValueType();
6081   MVT OpVT = VT;
6082   unsigned NumBits = VT.getSizeInBits();
6083
6084   Op = Op.getOperand(0);
6085   if (VT == MVT::i8) {
6086     // Zero extend to i32 since there is not an i8 bsr.
6087     OpVT = MVT::i32;
6088     Op = DAG.getNode(ISD::ZERO_EXTEND, OpVT, Op);
6089   }
6090
6091   // Issue a bsr (scan bits in reverse) which also sets EFLAGS.
6092   SDVTList VTs = DAG.getVTList(OpVT, MVT::i32);
6093   Op = DAG.getNode(X86ISD::BSR, VTs, Op);
6094
6095   // If src is zero (i.e. bsr sets ZF), returns NumBits.
6096   SmallVector<SDValue, 4> Ops;
6097   Ops.push_back(Op);
6098   Ops.push_back(DAG.getConstant(NumBits+NumBits-1, OpVT));
6099   Ops.push_back(DAG.getConstant(X86::COND_E, MVT::i8));
6100   Ops.push_back(Op.getValue(1));
6101   Op = DAG.getNode(X86ISD::CMOV, OpVT, &Ops[0], 4);
6102
6103   // Finally xor with NumBits-1.
6104   Op = DAG.getNode(ISD::XOR, OpVT, Op, DAG.getConstant(NumBits-1, OpVT));
6105
6106   if (VT == MVT::i8)
6107     Op = DAG.getNode(ISD::TRUNCATE, MVT::i8, Op);
6108   return Op;
6109 }
6110
6111 SDValue X86TargetLowering::LowerCTTZ(SDValue Op, SelectionDAG &DAG) {
6112   MVT VT = Op.getValueType();
6113   MVT OpVT = VT;
6114   unsigned NumBits = VT.getSizeInBits();
6115
6116   Op = Op.getOperand(0);
6117   if (VT == MVT::i8) {
6118     OpVT = MVT::i32;
6119     Op = DAG.getNode(ISD::ZERO_EXTEND, OpVT, Op);
6120   }
6121
6122   // Issue a bsf (scan bits forward) which also sets EFLAGS.
6123   SDVTList VTs = DAG.getVTList(OpVT, MVT::i32);
6124   Op = DAG.getNode(X86ISD::BSF, VTs, Op);
6125
6126   // If src is zero (i.e. bsf sets ZF), returns NumBits.
6127   SmallVector<SDValue, 4> Ops;
6128   Ops.push_back(Op);
6129   Ops.push_back(DAG.getConstant(NumBits, OpVT));
6130   Ops.push_back(DAG.getConstant(X86::COND_E, MVT::i8));
6131   Ops.push_back(Op.getValue(1));
6132   Op = DAG.getNode(X86ISD::CMOV, OpVT, &Ops[0], 4);
6133
6134   if (VT == MVT::i8)
6135     Op = DAG.getNode(ISD::TRUNCATE, MVT::i8, Op);
6136   return Op;
6137 }
6138
6139 SDValue X86TargetLowering::LowerMUL_V2I64(SDValue Op, SelectionDAG &DAG) {
6140   MVT VT = Op.getValueType();
6141   assert(VT == MVT::v2i64 && "Only know how to lower V2I64 multiply");
6142
6143   //  ulong2 Ahi = __builtin_ia32_psrlqi128( a, 32);
6144   //  ulong2 Bhi = __builtin_ia32_psrlqi128( b, 32);
6145   //  ulong2 AloBlo = __builtin_ia32_pmuludq128( a, b );
6146   //  ulong2 AloBhi = __builtin_ia32_pmuludq128( a, Bhi );
6147   //  ulong2 AhiBlo = __builtin_ia32_pmuludq128( Ahi, b );
6148   //
6149   //  AloBhi = __builtin_ia32_psllqi128( AloBhi, 32 );
6150   //  AhiBlo = __builtin_ia32_psllqi128( AhiBlo, 32 );
6151   //  return AloBlo + AloBhi + AhiBlo;
6152
6153   SDValue A = Op.getOperand(0);
6154   SDValue B = Op.getOperand(1);
6155
6156   SDValue Ahi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, VT,
6157                        DAG.getConstant(Intrinsic::x86_sse2_psrli_q, MVT::i32),
6158                        A, DAG.getConstant(32, MVT::i32));
6159   SDValue Bhi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, VT,
6160                        DAG.getConstant(Intrinsic::x86_sse2_psrli_q, MVT::i32),
6161                        B, DAG.getConstant(32, MVT::i32));
6162   SDValue AloBlo = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, VT,
6163                        DAG.getConstant(Intrinsic::x86_sse2_pmulu_dq, MVT::i32),
6164                        A, B);
6165   SDValue AloBhi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, VT,
6166                        DAG.getConstant(Intrinsic::x86_sse2_pmulu_dq, MVT::i32),
6167                        A, Bhi);
6168   SDValue AhiBlo = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, VT,
6169                        DAG.getConstant(Intrinsic::x86_sse2_pmulu_dq, MVT::i32),
6170                        Ahi, B);
6171   AloBhi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, VT,
6172                        DAG.getConstant(Intrinsic::x86_sse2_pslli_q, MVT::i32),
6173                        AloBhi, DAG.getConstant(32, MVT::i32));
6174   AhiBlo = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, VT,
6175                        DAG.getConstant(Intrinsic::x86_sse2_pslli_q, MVT::i32),
6176                        AhiBlo, DAG.getConstant(32, MVT::i32));
6177   SDValue Res = DAG.getNode(ISD::ADD, VT, AloBlo, AloBhi);
6178   Res = DAG.getNode(ISD::ADD, VT, Res, AhiBlo);
6179   return Res;
6180 }
6181
6182
6183 SDValue X86TargetLowering::LowerXALUO(SDValue Op, SelectionDAG &DAG) {
6184   // Lower the "add/sub/mul with overflow" instruction into a regular ins plus
6185   // a "setcc" instruction that checks the overflow flag. The "brcond" lowering
6186   // looks for this combo and may remove the "setcc" instruction if the "setcc"
6187   // has only one use.
6188   SDNode *N = Op.getNode();
6189   SDValue LHS = N->getOperand(0);
6190   SDValue RHS = N->getOperand(1);
6191   unsigned BaseOp = 0;
6192   unsigned Cond = 0;
6193
6194   switch (Op.getOpcode()) {
6195   default: assert(0 && "Unknown ovf instruction!");
6196   case ISD::SADDO:
6197     BaseOp = X86ISD::ADD;
6198     Cond = X86::COND_O;
6199     break;
6200   case ISD::UADDO:
6201     BaseOp = X86ISD::ADD;
6202     Cond = X86::COND_C;
6203     break;
6204   case ISD::SSUBO:
6205     BaseOp = X86ISD::SUB;
6206     Cond = X86::COND_O;
6207     break;
6208   case ISD::USUBO:
6209     BaseOp = X86ISD::SUB;
6210     Cond = X86::COND_C;
6211     break;
6212   case ISD::SMULO:
6213     BaseOp = X86ISD::SMUL;
6214     Cond = X86::COND_O;
6215     break;
6216   case ISD::UMULO:
6217     BaseOp = X86ISD::UMUL;
6218     Cond = X86::COND_C;
6219     break;
6220   }
6221
6222   // Also sets EFLAGS.
6223   SDVTList VTs = DAG.getVTList(N->getValueType(0), MVT::i32);
6224   SDValue Sum = DAG.getNode(BaseOp, VTs, LHS, RHS);
6225
6226   SDValue SetCC =
6227     DAG.getNode(X86ISD::SETCC, N->getValueType(1),
6228                 DAG.getConstant(Cond, MVT::i32), SDValue(Sum.getNode(), 1));
6229
6230   DAG.ReplaceAllUsesOfValueWith(SDValue(N, 1), SetCC);
6231   return Sum;
6232 }
6233
6234 SDValue X86TargetLowering::LowerCMP_SWAP(SDValue Op, SelectionDAG &DAG) {
6235   MVT T = Op.getValueType();
6236   unsigned Reg = 0;
6237   unsigned size = 0;
6238   switch(T.getSimpleVT()) {
6239   default:
6240     assert(false && "Invalid value type!");
6241   case MVT::i8:  Reg = X86::AL;  size = 1; break;
6242   case MVT::i16: Reg = X86::AX;  size = 2; break;
6243   case MVT::i32: Reg = X86::EAX; size = 4; break;
6244   case MVT::i64:
6245     assert(Subtarget->is64Bit() && "Node not type legal!");
6246     Reg = X86::RAX; size = 8;
6247     break;
6248   }
6249   SDValue cpIn = DAG.getCopyToReg(Op.getOperand(0), Reg,
6250                                     Op.getOperand(2), SDValue());
6251   SDValue Ops[] = { cpIn.getValue(0),
6252                     Op.getOperand(1),
6253                     Op.getOperand(3),
6254                     DAG.getTargetConstant(size, MVT::i8),
6255                     cpIn.getValue(1) };
6256   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
6257   SDValue Result = DAG.getNode(X86ISD::LCMPXCHG_DAG, Tys, Ops, 5);
6258   SDValue cpOut =
6259     DAG.getCopyFromReg(Result.getValue(0), Reg, T, Result.getValue(1));
6260   return cpOut;
6261 }
6262
6263 SDValue X86TargetLowering::LowerREADCYCLECOUNTER(SDValue Op,
6264                                                  SelectionDAG &DAG) {
6265   assert(Subtarget->is64Bit() && "Result not type legalized?");
6266   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
6267   SDValue TheChain = Op.getOperand(0);
6268   SDValue rd = DAG.getNode(X86ISD::RDTSC_DAG, Tys, &TheChain, 1);
6269   SDValue rax = DAG.getCopyFromReg(rd, X86::RAX, MVT::i64, rd.getValue(1));
6270   SDValue rdx = DAG.getCopyFromReg(rax.getValue(1), X86::RDX, MVT::i64,
6271                                    rax.getValue(2));
6272   SDValue Tmp = DAG.getNode(ISD::SHL, MVT::i64, rdx,
6273                             DAG.getConstant(32, MVT::i8));
6274   SDValue Ops[] = {
6275     DAG.getNode(ISD::OR, MVT::i64, rax, Tmp),
6276     rdx.getValue(1)
6277   };
6278   return DAG.getMergeValues(Ops, 2);
6279 }
6280
6281 SDValue X86TargetLowering::LowerLOAD_SUB(SDValue Op, SelectionDAG &DAG) {
6282   SDNode *Node = Op.getNode();
6283   MVT T = Node->getValueType(0);
6284   SDValue negOp = DAG.getNode(ISD::SUB, T,
6285                                 DAG.getConstant(0, T), Node->getOperand(2));
6286   return DAG.getAtomic((Op.getOpcode()==ISD::ATOMIC_LOAD_SUB_8 ?
6287                                         ISD::ATOMIC_LOAD_ADD_8 :
6288                         Op.getOpcode()==ISD::ATOMIC_LOAD_SUB_16 ?
6289                                         ISD::ATOMIC_LOAD_ADD_16 :
6290                         Op.getOpcode()==ISD::ATOMIC_LOAD_SUB_32 ?
6291                                         ISD::ATOMIC_LOAD_ADD_32 :
6292                                         ISD::ATOMIC_LOAD_ADD_64),
6293                        Node->getOperand(0),
6294                        Node->getOperand(1), negOp,
6295                        cast<AtomicSDNode>(Node)->getSrcValue(),
6296                        cast<AtomicSDNode>(Node)->getAlignment());
6297 }
6298
6299 /// LowerOperation - Provide custom lowering hooks for some operations.
6300 ///
6301 SDValue X86TargetLowering::LowerOperation(SDValue Op, SelectionDAG &DAG) {
6302   switch (Op.getOpcode()) {
6303   default: assert(0 && "Should not custom lower this!");
6304   case ISD::ATOMIC_CMP_SWAP_8:
6305   case ISD::ATOMIC_CMP_SWAP_16:
6306   case ISD::ATOMIC_CMP_SWAP_32:
6307   case ISD::ATOMIC_CMP_SWAP_64: return LowerCMP_SWAP(Op,DAG);
6308   case ISD::ATOMIC_LOAD_SUB_8:
6309   case ISD::ATOMIC_LOAD_SUB_16:
6310   case ISD::ATOMIC_LOAD_SUB_32: return LowerLOAD_SUB(Op,DAG);
6311   case ISD::ATOMIC_LOAD_SUB_64: return LowerLOAD_SUB(Op,DAG);
6312   case ISD::BUILD_VECTOR:       return LowerBUILD_VECTOR(Op, DAG);
6313   case ISD::VECTOR_SHUFFLE:     return LowerVECTOR_SHUFFLE(Op, DAG);
6314   case ISD::EXTRACT_VECTOR_ELT: return LowerEXTRACT_VECTOR_ELT(Op, DAG);
6315   case ISD::INSERT_VECTOR_ELT:  return LowerINSERT_VECTOR_ELT(Op, DAG);
6316   case ISD::SCALAR_TO_VECTOR:   return LowerSCALAR_TO_VECTOR(Op, DAG);
6317   case ISD::ConstantPool:       return LowerConstantPool(Op, DAG);
6318   case ISD::GlobalAddress:      return LowerGlobalAddress(Op, DAG);
6319   case ISD::GlobalTLSAddress:   return LowerGlobalTLSAddress(Op, DAG);
6320   case ISD::ExternalSymbol:     return LowerExternalSymbol(Op, DAG);
6321   case ISD::SHL_PARTS:
6322   case ISD::SRA_PARTS:
6323   case ISD::SRL_PARTS:          return LowerShift(Op, DAG);
6324   case ISD::SINT_TO_FP:         return LowerSINT_TO_FP(Op, DAG);
6325   case ISD::UINT_TO_FP:         return LowerUINT_TO_FP(Op, DAG);
6326   case ISD::FP_TO_SINT:         return LowerFP_TO_SINT(Op, DAG);
6327   case ISD::FABS:               return LowerFABS(Op, DAG);
6328   case ISD::FNEG:               return LowerFNEG(Op, DAG);
6329   case ISD::FCOPYSIGN:          return LowerFCOPYSIGN(Op, DAG);
6330   case ISD::SETCC:              return LowerSETCC(Op, DAG);
6331   case ISD::VSETCC:             return LowerVSETCC(Op, DAG);
6332   case ISD::SELECT:             return LowerSELECT(Op, DAG);
6333   case ISD::BRCOND:             return LowerBRCOND(Op, DAG);
6334   case ISD::JumpTable:          return LowerJumpTable(Op, DAG);
6335   case ISD::CALL:               return LowerCALL(Op, DAG);
6336   case ISD::RET:                return LowerRET(Op, DAG);
6337   case ISD::FORMAL_ARGUMENTS:   return LowerFORMAL_ARGUMENTS(Op, DAG);
6338   case ISD::VASTART:            return LowerVASTART(Op, DAG);
6339   case ISD::VAARG:              return LowerVAARG(Op, DAG);
6340   case ISD::VACOPY:             return LowerVACOPY(Op, DAG);
6341   case ISD::INTRINSIC_WO_CHAIN: return LowerINTRINSIC_WO_CHAIN(Op, DAG);
6342   case ISD::RETURNADDR:         return LowerRETURNADDR(Op, DAG);
6343   case ISD::FRAMEADDR:          return LowerFRAMEADDR(Op, DAG);
6344   case ISD::FRAME_TO_ARGS_OFFSET:
6345                                 return LowerFRAME_TO_ARGS_OFFSET(Op, DAG);
6346   case ISD::DYNAMIC_STACKALLOC: return LowerDYNAMIC_STACKALLOC(Op, DAG);
6347   case ISD::EH_RETURN:          return LowerEH_RETURN(Op, DAG);
6348   case ISD::TRAMPOLINE:         return LowerTRAMPOLINE(Op, DAG);
6349   case ISD::FLT_ROUNDS_:        return LowerFLT_ROUNDS_(Op, DAG);
6350   case ISD::CTLZ:               return LowerCTLZ(Op, DAG);
6351   case ISD::CTTZ:               return LowerCTTZ(Op, DAG);
6352   case ISD::MUL:                return LowerMUL_V2I64(Op, DAG);
6353   case ISD::SADDO:
6354   case ISD::UADDO:
6355   case ISD::SSUBO:
6356   case ISD::USUBO:
6357   case ISD::SMULO:
6358   case ISD::UMULO:              return LowerXALUO(Op, DAG);
6359   case ISD::READCYCLECOUNTER:   return LowerREADCYCLECOUNTER(Op, DAG);
6360   }
6361 }
6362
6363 void X86TargetLowering::
6364 ReplaceATOMIC_BINARY_64(SDNode *Node, SmallVectorImpl<SDValue>&Results,
6365                         SelectionDAG &DAG, unsigned NewOp) {
6366   MVT T = Node->getValueType(0);
6367   assert (T == MVT::i64 && "Only know how to expand i64 atomics");
6368
6369   SDValue Chain = Node->getOperand(0);
6370   SDValue In1 = Node->getOperand(1);
6371   SDValue In2L = DAG.getNode(ISD::EXTRACT_ELEMENT, MVT::i32,
6372                              Node->getOperand(2), DAG.getIntPtrConstant(0));
6373   SDValue In2H = DAG.getNode(ISD::EXTRACT_ELEMENT, MVT::i32,
6374                              Node->getOperand(2), DAG.getIntPtrConstant(1));
6375   // This is a generalized SDNode, not an AtomicSDNode, so it doesn't
6376   // have a MemOperand.  Pass the info through as a normal operand.
6377   SDValue LSI = DAG.getMemOperand(cast<MemSDNode>(Node)->getMemOperand());
6378   SDValue Ops[] = { Chain, In1, In2L, In2H, LSI };
6379   SDVTList Tys = DAG.getVTList(MVT::i32, MVT::i32, MVT::Other);
6380   SDValue Result = DAG.getNode(NewOp, Tys, Ops, 5);
6381   SDValue OpsF[] = { Result.getValue(0), Result.getValue(1)};
6382   Results.push_back(DAG.getNode(ISD::BUILD_PAIR, MVT::i64, OpsF, 2));
6383   Results.push_back(Result.getValue(2));
6384 }
6385
6386 /// ReplaceNodeResults - Replace a node with an illegal result type
6387 /// with a new node built out of custom code.
6388 void X86TargetLowering::ReplaceNodeResults(SDNode *N,
6389                                            SmallVectorImpl<SDValue>&Results,
6390                                            SelectionDAG &DAG) {
6391   switch (N->getOpcode()) {
6392   default:
6393     assert(false && "Do not know how to custom type legalize this operation!");
6394     return;
6395   case ISD::FP_TO_SINT: {
6396     std::pair<SDValue,SDValue> Vals = FP_TO_SINTHelper(SDValue(N, 0), DAG);
6397     SDValue FIST = Vals.first, StackSlot = Vals.second;
6398     if (FIST.getNode() != 0) {
6399       MVT VT = N->getValueType(0);
6400       // Return a load from the stack slot.
6401       Results.push_back(DAG.getLoad(VT, FIST, StackSlot, NULL, 0));
6402     }
6403     return;
6404   }
6405   case ISD::READCYCLECOUNTER: {
6406     SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
6407     SDValue TheChain = N->getOperand(0);
6408     SDValue rd = DAG.getNode(X86ISD::RDTSC_DAG, Tys, &TheChain, 1);
6409     SDValue eax = DAG.getCopyFromReg(rd, X86::EAX, MVT::i32, rd.getValue(1));
6410     SDValue edx = DAG.getCopyFromReg(eax.getValue(1), X86::EDX, MVT::i32,
6411                                      eax.getValue(2));
6412     // Use a buildpair to merge the two 32-bit values into a 64-bit one.
6413     SDValue Ops[] = { eax, edx };
6414     Results.push_back(DAG.getNode(ISD::BUILD_PAIR, MVT::i64, Ops, 2));
6415     Results.push_back(edx.getValue(1));
6416     return;
6417   }
6418   case ISD::ATOMIC_CMP_SWAP_64: {
6419     MVT T = N->getValueType(0);
6420     assert (T == MVT::i64 && "Only know how to expand i64 Cmp and Swap");
6421     SDValue cpInL, cpInH;
6422     cpInL = DAG.getNode(ISD::EXTRACT_ELEMENT, MVT::i32, N->getOperand(2),
6423                         DAG.getConstant(0, MVT::i32));
6424     cpInH = DAG.getNode(ISD::EXTRACT_ELEMENT, MVT::i32, N->getOperand(2),
6425                         DAG.getConstant(1, MVT::i32));
6426     cpInL = DAG.getCopyToReg(N->getOperand(0), X86::EAX, cpInL, SDValue());
6427     cpInH = DAG.getCopyToReg(cpInL.getValue(0), X86::EDX, cpInH,
6428                              cpInL.getValue(1));
6429     SDValue swapInL, swapInH;
6430     swapInL = DAG.getNode(ISD::EXTRACT_ELEMENT, MVT::i32, N->getOperand(3),
6431                           DAG.getConstant(0, MVT::i32));
6432     swapInH = DAG.getNode(ISD::EXTRACT_ELEMENT, MVT::i32, N->getOperand(3),
6433                           DAG.getConstant(1, MVT::i32));
6434     swapInL = DAG.getCopyToReg(cpInH.getValue(0), X86::EBX, swapInL,
6435                                cpInH.getValue(1));
6436     swapInH = DAG.getCopyToReg(swapInL.getValue(0), X86::ECX, swapInH,
6437                                swapInL.getValue(1));
6438     SDValue Ops[] = { swapInH.getValue(0),
6439                       N->getOperand(1),
6440                       swapInH.getValue(1) };
6441     SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
6442     SDValue Result = DAG.getNode(X86ISD::LCMPXCHG8_DAG, Tys, Ops, 3);
6443     SDValue cpOutL = DAG.getCopyFromReg(Result.getValue(0), X86::EAX, MVT::i32,
6444                                         Result.getValue(1));
6445     SDValue cpOutH = DAG.getCopyFromReg(cpOutL.getValue(1), X86::EDX, MVT::i32,
6446                                         cpOutL.getValue(2));
6447     SDValue OpsF[] = { cpOutL.getValue(0), cpOutH.getValue(0)};
6448     Results.push_back(DAG.getNode(ISD::BUILD_PAIR, MVT::i64, OpsF, 2));
6449     Results.push_back(cpOutH.getValue(1));
6450     return;
6451   }
6452   case ISD::ATOMIC_LOAD_ADD_64:
6453     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMADD64_DAG);
6454     return;
6455   case ISD::ATOMIC_LOAD_AND_64:
6456     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMAND64_DAG);
6457     return;
6458   case ISD::ATOMIC_LOAD_NAND_64:
6459     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMNAND64_DAG);
6460     return;
6461   case ISD::ATOMIC_LOAD_OR_64:
6462     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMOR64_DAG);
6463     return;
6464   case ISD::ATOMIC_LOAD_SUB_64:
6465     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMSUB64_DAG);
6466     return;
6467   case ISD::ATOMIC_LOAD_XOR_64:
6468     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMXOR64_DAG);
6469     return;
6470   case ISD::ATOMIC_SWAP_64:
6471     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMSWAP64_DAG);
6472     return;
6473   }
6474 }
6475
6476 const char *X86TargetLowering::getTargetNodeName(unsigned Opcode) const {
6477   switch (Opcode) {
6478   default: return NULL;
6479   case X86ISD::BSF:                return "X86ISD::BSF";
6480   case X86ISD::BSR:                return "X86ISD::BSR";
6481   case X86ISD::SHLD:               return "X86ISD::SHLD";
6482   case X86ISD::SHRD:               return "X86ISD::SHRD";
6483   case X86ISD::FAND:               return "X86ISD::FAND";
6484   case X86ISD::FOR:                return "X86ISD::FOR";
6485   case X86ISD::FXOR:               return "X86ISD::FXOR";
6486   case X86ISD::FSRL:               return "X86ISD::FSRL";
6487   case X86ISD::FILD:               return "X86ISD::FILD";
6488   case X86ISD::FILD_FLAG:          return "X86ISD::FILD_FLAG";
6489   case X86ISD::FP_TO_INT16_IN_MEM: return "X86ISD::FP_TO_INT16_IN_MEM";
6490   case X86ISD::FP_TO_INT32_IN_MEM: return "X86ISD::FP_TO_INT32_IN_MEM";
6491   case X86ISD::FP_TO_INT64_IN_MEM: return "X86ISD::FP_TO_INT64_IN_MEM";
6492   case X86ISD::FLD:                return "X86ISD::FLD";
6493   case X86ISD::FST:                return "X86ISD::FST";
6494   case X86ISD::CALL:               return "X86ISD::CALL";
6495   case X86ISD::TAILCALL:           return "X86ISD::TAILCALL";
6496   case X86ISD::RDTSC_DAG:          return "X86ISD::RDTSC_DAG";
6497   case X86ISD::CMP:                return "X86ISD::CMP";
6498   case X86ISD::COMI:               return "X86ISD::COMI";
6499   case X86ISD::UCOMI:              return "X86ISD::UCOMI";
6500   case X86ISD::SETCC:              return "X86ISD::SETCC";
6501   case X86ISD::CMOV:               return "X86ISD::CMOV";
6502   case X86ISD::BRCOND:             return "X86ISD::BRCOND";
6503   case X86ISD::RET_FLAG:           return "X86ISD::RET_FLAG";
6504   case X86ISD::REP_STOS:           return "X86ISD::REP_STOS";
6505   case X86ISD::REP_MOVS:           return "X86ISD::REP_MOVS";
6506   case X86ISD::GlobalBaseReg:      return "X86ISD::GlobalBaseReg";
6507   case X86ISD::Wrapper:            return "X86ISD::Wrapper";
6508   case X86ISD::PEXTRB:             return "X86ISD::PEXTRB";
6509   case X86ISD::PEXTRW:             return "X86ISD::PEXTRW";
6510   case X86ISD::INSERTPS:           return "X86ISD::INSERTPS";
6511   case X86ISD::PINSRB:             return "X86ISD::PINSRB";
6512   case X86ISD::PINSRW:             return "X86ISD::PINSRW";
6513   case X86ISD::FMAX:               return "X86ISD::FMAX";
6514   case X86ISD::FMIN:               return "X86ISD::FMIN";
6515   case X86ISD::FRSQRT:             return "X86ISD::FRSQRT";
6516   case X86ISD::FRCP:               return "X86ISD::FRCP";
6517   case X86ISD::TLSADDR:            return "X86ISD::TLSADDR";
6518   case X86ISD::THREAD_POINTER:     return "X86ISD::THREAD_POINTER";
6519   case X86ISD::EH_RETURN:          return "X86ISD::EH_RETURN";
6520   case X86ISD::TC_RETURN:          return "X86ISD::TC_RETURN";
6521   case X86ISD::FNSTCW16m:          return "X86ISD::FNSTCW16m";
6522   case X86ISD::LCMPXCHG_DAG:       return "X86ISD::LCMPXCHG_DAG";
6523   case X86ISD::LCMPXCHG8_DAG:      return "X86ISD::LCMPXCHG8_DAG";
6524   case X86ISD::ATOMADD64_DAG:      return "X86ISD::ATOMADD64_DAG";
6525   case X86ISD::ATOMSUB64_DAG:      return "X86ISD::ATOMSUB64_DAG";
6526   case X86ISD::ATOMOR64_DAG:       return "X86ISD::ATOMOR64_DAG";
6527   case X86ISD::ATOMXOR64_DAG:      return "X86ISD::ATOMXOR64_DAG";
6528   case X86ISD::ATOMAND64_DAG:      return "X86ISD::ATOMAND64_DAG";
6529   case X86ISD::ATOMNAND64_DAG:     return "X86ISD::ATOMNAND64_DAG";
6530   case X86ISD::VZEXT_MOVL:         return "X86ISD::VZEXT_MOVL";
6531   case X86ISD::VZEXT_LOAD:         return "X86ISD::VZEXT_LOAD";
6532   case X86ISD::VSHL:               return "X86ISD::VSHL";
6533   case X86ISD::VSRL:               return "X86ISD::VSRL";
6534   case X86ISD::CMPPD:              return "X86ISD::CMPPD";
6535   case X86ISD::CMPPS:              return "X86ISD::CMPPS";
6536   case X86ISD::PCMPEQB:            return "X86ISD::PCMPEQB";
6537   case X86ISD::PCMPEQW:            return "X86ISD::PCMPEQW";
6538   case X86ISD::PCMPEQD:            return "X86ISD::PCMPEQD";
6539   case X86ISD::PCMPEQQ:            return "X86ISD::PCMPEQQ";
6540   case X86ISD::PCMPGTB:            return "X86ISD::PCMPGTB";
6541   case X86ISD::PCMPGTW:            return "X86ISD::PCMPGTW";
6542   case X86ISD::PCMPGTD:            return "X86ISD::PCMPGTD";
6543   case X86ISD::PCMPGTQ:            return "X86ISD::PCMPGTQ";
6544   case X86ISD::ADD:                return "X86ISD::ADD";
6545   case X86ISD::SUB:                return "X86ISD::SUB";
6546   case X86ISD::SMUL:               return "X86ISD::SMUL";
6547   case X86ISD::UMUL:               return "X86ISD::UMUL";
6548   }
6549 }
6550
6551 // isLegalAddressingMode - Return true if the addressing mode represented
6552 // by AM is legal for this target, for a load/store of the specified type.
6553 bool X86TargetLowering::isLegalAddressingMode(const AddrMode &AM,
6554                                               const Type *Ty) const {
6555   // X86 supports extremely general addressing modes.
6556
6557   // X86 allows a sign-extended 32-bit immediate field as a displacement.
6558   if (AM.BaseOffs <= -(1LL << 32) || AM.BaseOffs >= (1LL << 32)-1)
6559     return false;
6560
6561   if (AM.BaseGV) {
6562     // We can only fold this if we don't need an extra load.
6563     if (Subtarget->GVRequiresExtraLoad(AM.BaseGV, getTargetMachine(), false))
6564       return false;
6565     // If BaseGV requires a register, we cannot also have a BaseReg.
6566     if (Subtarget->GVRequiresRegister(AM.BaseGV, getTargetMachine(), false) &&
6567         AM.HasBaseReg)
6568       return false;
6569
6570     // X86-64 only supports addr of globals in small code model.
6571     if (Subtarget->is64Bit()) {
6572       if (getTargetMachine().getCodeModel() != CodeModel::Small)
6573         return false;
6574       // If lower 4G is not available, then we must use rip-relative addressing.
6575       if (AM.BaseOffs || AM.Scale > 1)
6576         return false;
6577     }
6578   }
6579
6580   switch (AM.Scale) {
6581   case 0:
6582   case 1:
6583   case 2:
6584   case 4:
6585   case 8:
6586     // These scales always work.
6587     break;
6588   case 3:
6589   case 5:
6590   case 9:
6591     // These scales are formed with basereg+scalereg.  Only accept if there is
6592     // no basereg yet.
6593     if (AM.HasBaseReg)
6594       return false;
6595     break;
6596   default:  // Other stuff never works.
6597     return false;
6598   }
6599
6600   return true;
6601 }
6602
6603
6604 bool X86TargetLowering::isTruncateFree(const Type *Ty1, const Type *Ty2) const {
6605   if (!Ty1->isInteger() || !Ty2->isInteger())
6606     return false;
6607   unsigned NumBits1 = Ty1->getPrimitiveSizeInBits();
6608   unsigned NumBits2 = Ty2->getPrimitiveSizeInBits();
6609   if (NumBits1 <= NumBits2)
6610     return false;
6611   return Subtarget->is64Bit() || NumBits1 < 64;
6612 }
6613
6614 bool X86TargetLowering::isTruncateFree(MVT VT1, MVT VT2) const {
6615   if (!VT1.isInteger() || !VT2.isInteger())
6616     return false;
6617   unsigned NumBits1 = VT1.getSizeInBits();
6618   unsigned NumBits2 = VT2.getSizeInBits();
6619   if (NumBits1 <= NumBits2)
6620     return false;
6621   return Subtarget->is64Bit() || NumBits1 < 64;
6622 }
6623
6624 /// isShuffleMaskLegal - Targets can use this to indicate that they only
6625 /// support *some* VECTOR_SHUFFLE operations, those with specific masks.
6626 /// By default, if a target supports the VECTOR_SHUFFLE node, all mask values
6627 /// are assumed to be legal.
6628 bool
6629 X86TargetLowering::isShuffleMaskLegal(SDValue Mask, MVT VT) const {
6630   // Only do shuffles on 128-bit vector types for now.
6631   if (VT.getSizeInBits() == 64) return false;
6632   return (Mask.getNode()->getNumOperands() <= 4 ||
6633           isIdentityMask(Mask.getNode()) ||
6634           isIdentityMask(Mask.getNode(), true) ||
6635           isSplatMask(Mask.getNode())  ||
6636           isPSHUFHW_PSHUFLWMask(Mask.getNode()) ||
6637           X86::isUNPCKLMask(Mask.getNode()) ||
6638           X86::isUNPCKHMask(Mask.getNode()) ||
6639           X86::isUNPCKL_v_undef_Mask(Mask.getNode()) ||
6640           X86::isUNPCKH_v_undef_Mask(Mask.getNode()));
6641 }
6642
6643 bool
6644 X86TargetLowering::isVectorClearMaskLegal(const std::vector<SDValue> &BVOps,
6645                                           MVT EVT, SelectionDAG &DAG) const {
6646   unsigned NumElts = BVOps.size();
6647   // Only do shuffles on 128-bit vector types for now.
6648   if (EVT.getSizeInBits() * NumElts == 64) return false;
6649   if (NumElts == 2) return true;
6650   if (NumElts == 4) {
6651     return (isMOVLMask(&BVOps[0], 4)  ||
6652             isCommutedMOVL(&BVOps[0], 4, true) ||
6653             isSHUFPMask(&BVOps[0], 4) ||
6654             isCommutedSHUFP(&BVOps[0], 4));
6655   }
6656   return false;
6657 }
6658
6659 //===----------------------------------------------------------------------===//
6660 //                           X86 Scheduler Hooks
6661 //===----------------------------------------------------------------------===//
6662
6663 // private utility function
6664 MachineBasicBlock *
6665 X86TargetLowering::EmitAtomicBitwiseWithCustomInserter(MachineInstr *bInstr,
6666                                                        MachineBasicBlock *MBB,
6667                                                        unsigned regOpc,
6668                                                        unsigned immOpc,
6669                                                        unsigned LoadOpc,
6670                                                        unsigned CXchgOpc,
6671                                                        unsigned copyOpc,
6672                                                        unsigned notOpc,
6673                                                        unsigned EAXreg,
6674                                                        TargetRegisterClass *RC,
6675                                                        bool invSrc) {
6676   // For the atomic bitwise operator, we generate
6677   //   thisMBB:
6678   //   newMBB:
6679   //     ld  t1 = [bitinstr.addr]
6680   //     op  t2 = t1, [bitinstr.val]
6681   //     mov EAX = t1
6682   //     lcs dest = [bitinstr.addr], t2  [EAX is implicit]
6683   //     bz  newMBB
6684   //     fallthrough -->nextMBB
6685   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
6686   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
6687   MachineFunction::iterator MBBIter = MBB;
6688   ++MBBIter;
6689
6690   /// First build the CFG
6691   MachineFunction *F = MBB->getParent();
6692   MachineBasicBlock *thisMBB = MBB;
6693   MachineBasicBlock *newMBB = F->CreateMachineBasicBlock(LLVM_BB);
6694   MachineBasicBlock *nextMBB = F->CreateMachineBasicBlock(LLVM_BB);
6695   F->insert(MBBIter, newMBB);
6696   F->insert(MBBIter, nextMBB);
6697
6698   // Move all successors to thisMBB to nextMBB
6699   nextMBB->transferSuccessors(thisMBB);
6700
6701   // Update thisMBB to fall through to newMBB
6702   thisMBB->addSuccessor(newMBB);
6703
6704   // newMBB jumps to itself and fall through to nextMBB
6705   newMBB->addSuccessor(nextMBB);
6706   newMBB->addSuccessor(newMBB);
6707
6708   // Insert instructions into newMBB based on incoming instruction
6709   assert(bInstr->getNumOperands() < 8 && "unexpected number of operands");
6710   MachineOperand& destOper = bInstr->getOperand(0);
6711   MachineOperand* argOpers[6];
6712   int numArgs = bInstr->getNumOperands() - 1;
6713   for (int i=0; i < numArgs; ++i)
6714     argOpers[i] = &bInstr->getOperand(i+1);
6715
6716   // x86 address has 4 operands: base, index, scale, and displacement
6717   int lastAddrIndx = 3; // [0,3]
6718   int valArgIndx = 4;
6719
6720   unsigned t1 = F->getRegInfo().createVirtualRegister(RC);
6721   MachineInstrBuilder MIB = BuildMI(newMBB, TII->get(LoadOpc), t1);
6722   for (int i=0; i <= lastAddrIndx; ++i)
6723     (*MIB).addOperand(*argOpers[i]);
6724
6725   unsigned tt = F->getRegInfo().createVirtualRegister(RC);
6726   if (invSrc) {
6727     MIB = BuildMI(newMBB, TII->get(notOpc), tt).addReg(t1);
6728   }
6729   else
6730     tt = t1;
6731
6732   unsigned t2 = F->getRegInfo().createVirtualRegister(RC);
6733   assert((argOpers[valArgIndx]->isReg() ||
6734           argOpers[valArgIndx]->isImm()) &&
6735          "invalid operand");
6736   if (argOpers[valArgIndx]->isReg())
6737     MIB = BuildMI(newMBB, TII->get(regOpc), t2);
6738   else
6739     MIB = BuildMI(newMBB, TII->get(immOpc), t2);
6740   MIB.addReg(tt);
6741   (*MIB).addOperand(*argOpers[valArgIndx]);
6742
6743   MIB = BuildMI(newMBB, TII->get(copyOpc), EAXreg);
6744   MIB.addReg(t1);
6745
6746   MIB = BuildMI(newMBB, TII->get(CXchgOpc));
6747   for (int i=0; i <= lastAddrIndx; ++i)
6748     (*MIB).addOperand(*argOpers[i]);
6749   MIB.addReg(t2);
6750   assert(bInstr->hasOneMemOperand() && "Unexpected number of memoperand");
6751   (*MIB).addMemOperand(*F, *bInstr->memoperands_begin());
6752
6753   MIB = BuildMI(newMBB, TII->get(copyOpc), destOper.getReg());
6754   MIB.addReg(EAXreg);
6755
6756   // insert branch
6757   BuildMI(newMBB, TII->get(X86::JNE)).addMBB(newMBB);
6758
6759   F->DeleteMachineInstr(bInstr);   // The pseudo instruction is gone now.
6760   return nextMBB;
6761 }
6762
6763 // private utility function:  64 bit atomics on 32 bit host.
6764 MachineBasicBlock *
6765 X86TargetLowering::EmitAtomicBit6432WithCustomInserter(MachineInstr *bInstr,
6766                                                        MachineBasicBlock *MBB,
6767                                                        unsigned regOpcL,
6768                                                        unsigned regOpcH,
6769                                                        unsigned immOpcL,
6770                                                        unsigned immOpcH,
6771                                                        bool invSrc) {
6772   // For the atomic bitwise operator, we generate
6773   //   thisMBB (instructions are in pairs, except cmpxchg8b)
6774   //     ld t1,t2 = [bitinstr.addr]
6775   //   newMBB:
6776   //     out1, out2 = phi (thisMBB, t1/t2) (newMBB, t3/t4)
6777   //     op  t5, t6 <- out1, out2, [bitinstr.val]
6778   //      (for SWAP, substitute:  mov t5, t6 <- [bitinstr.val])
6779   //     mov ECX, EBX <- t5, t6
6780   //     mov EAX, EDX <- t1, t2
6781   //     cmpxchg8b [bitinstr.addr]  [EAX, EDX, EBX, ECX implicit]
6782   //     mov t3, t4 <- EAX, EDX
6783   //     bz  newMBB
6784   //     result in out1, out2
6785   //     fallthrough -->nextMBB
6786
6787   const TargetRegisterClass *RC = X86::GR32RegisterClass;
6788   const unsigned LoadOpc = X86::MOV32rm;
6789   const unsigned copyOpc = X86::MOV32rr;
6790   const unsigned NotOpc = X86::NOT32r;
6791   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
6792   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
6793   MachineFunction::iterator MBBIter = MBB;
6794   ++MBBIter;
6795
6796   /// First build the CFG
6797   MachineFunction *F = MBB->getParent();
6798   MachineBasicBlock *thisMBB = MBB;
6799   MachineBasicBlock *newMBB = F->CreateMachineBasicBlock(LLVM_BB);
6800   MachineBasicBlock *nextMBB = F->CreateMachineBasicBlock(LLVM_BB);
6801   F->insert(MBBIter, newMBB);
6802   F->insert(MBBIter, nextMBB);
6803
6804   // Move all successors to thisMBB to nextMBB
6805   nextMBB->transferSuccessors(thisMBB);
6806
6807   // Update thisMBB to fall through to newMBB
6808   thisMBB->addSuccessor(newMBB);
6809
6810   // newMBB jumps to itself and fall through to nextMBB
6811   newMBB->addSuccessor(nextMBB);
6812   newMBB->addSuccessor(newMBB);
6813
6814   // Insert instructions into newMBB based on incoming instruction
6815   // There are 8 "real" operands plus 9 implicit def/uses, ignored here.
6816   assert(bInstr->getNumOperands() < 18 && "unexpected number of operands");
6817   MachineOperand& dest1Oper = bInstr->getOperand(0);
6818   MachineOperand& dest2Oper = bInstr->getOperand(1);
6819   MachineOperand* argOpers[6];
6820   for (int i=0; i < 6; ++i)
6821     argOpers[i] = &bInstr->getOperand(i+2);
6822
6823   // x86 address has 4 operands: base, index, scale, and displacement
6824   int lastAddrIndx = 3; // [0,3]
6825
6826   unsigned t1 = F->getRegInfo().createVirtualRegister(RC);
6827   MachineInstrBuilder MIB = BuildMI(thisMBB, TII->get(LoadOpc), t1);
6828   for (int i=0; i <= lastAddrIndx; ++i)
6829     (*MIB).addOperand(*argOpers[i]);
6830   unsigned t2 = F->getRegInfo().createVirtualRegister(RC);
6831   MIB = BuildMI(thisMBB, TII->get(LoadOpc), t2);
6832   // add 4 to displacement.
6833   for (int i=0; i <= lastAddrIndx-1; ++i)
6834     (*MIB).addOperand(*argOpers[i]);
6835   MachineOperand newOp3 = *(argOpers[3]);
6836   if (newOp3.isImm())
6837     newOp3.setImm(newOp3.getImm()+4);
6838   else
6839     newOp3.setOffset(newOp3.getOffset()+4);
6840   (*MIB).addOperand(newOp3);
6841
6842   // t3/4 are defined later, at the bottom of the loop
6843   unsigned t3 = F->getRegInfo().createVirtualRegister(RC);
6844   unsigned t4 = F->getRegInfo().createVirtualRegister(RC);
6845   BuildMI(newMBB, TII->get(X86::PHI), dest1Oper.getReg())
6846     .addReg(t1).addMBB(thisMBB).addReg(t3).addMBB(newMBB);
6847   BuildMI(newMBB, TII->get(X86::PHI), dest2Oper.getReg())
6848     .addReg(t2).addMBB(thisMBB).addReg(t4).addMBB(newMBB);
6849
6850   unsigned tt1 = F->getRegInfo().createVirtualRegister(RC);
6851   unsigned tt2 = F->getRegInfo().createVirtualRegister(RC);
6852   if (invSrc) {
6853     MIB = BuildMI(newMBB, TII->get(NotOpc), tt1).addReg(t1);
6854     MIB = BuildMI(newMBB, TII->get(NotOpc), tt2).addReg(t2);
6855   } else {
6856     tt1 = t1;
6857     tt2 = t2;
6858   }
6859
6860   assert((argOpers[4]->isReg() || argOpers[4]->isImm()) &&
6861          "invalid operand");
6862   unsigned t5 = F->getRegInfo().createVirtualRegister(RC);
6863   unsigned t6 = F->getRegInfo().createVirtualRegister(RC);
6864   if (argOpers[4]->isReg())
6865     MIB = BuildMI(newMBB, TII->get(regOpcL), t5);
6866   else
6867     MIB = BuildMI(newMBB, TII->get(immOpcL), t5);
6868   if (regOpcL != X86::MOV32rr)
6869     MIB.addReg(tt1);
6870   (*MIB).addOperand(*argOpers[4]);
6871   assert(argOpers[5]->isReg() == argOpers[4]->isReg());
6872   assert(argOpers[5]->isImm() == argOpers[4]->isImm());
6873   if (argOpers[5]->isReg())
6874     MIB = BuildMI(newMBB, TII->get(regOpcH), t6);
6875   else
6876     MIB = BuildMI(newMBB, TII->get(immOpcH), t6);
6877   if (regOpcH != X86::MOV32rr)
6878     MIB.addReg(tt2);
6879   (*MIB).addOperand(*argOpers[5]);
6880
6881   MIB = BuildMI(newMBB, TII->get(copyOpc), X86::EAX);
6882   MIB.addReg(t1);
6883   MIB = BuildMI(newMBB, TII->get(copyOpc), X86::EDX);
6884   MIB.addReg(t2);
6885
6886   MIB = BuildMI(newMBB, TII->get(copyOpc), X86::EBX);
6887   MIB.addReg(t5);
6888   MIB = BuildMI(newMBB, TII->get(copyOpc), X86::ECX);
6889   MIB.addReg(t6);
6890
6891   MIB = BuildMI(newMBB, TII->get(X86::LCMPXCHG8B));
6892   for (int i=0; i <= lastAddrIndx; ++i)
6893     (*MIB).addOperand(*argOpers[i]);
6894
6895   assert(bInstr->hasOneMemOperand() && "Unexpected number of memoperand");
6896   (*MIB).addMemOperand(*F, *bInstr->memoperands_begin());
6897
6898   MIB = BuildMI(newMBB, TII->get(copyOpc), t3);
6899   MIB.addReg(X86::EAX);
6900   MIB = BuildMI(newMBB, TII->get(copyOpc), t4);
6901   MIB.addReg(X86::EDX);
6902
6903   // insert branch
6904   BuildMI(newMBB, TII->get(X86::JNE)).addMBB(newMBB);
6905
6906   F->DeleteMachineInstr(bInstr);   // The pseudo instruction is gone now.
6907   return nextMBB;
6908 }
6909
6910 // private utility function
6911 MachineBasicBlock *
6912 X86TargetLowering::EmitAtomicMinMaxWithCustomInserter(MachineInstr *mInstr,
6913                                                       MachineBasicBlock *MBB,
6914                                                       unsigned cmovOpc) {
6915   // For the atomic min/max operator, we generate
6916   //   thisMBB:
6917   //   newMBB:
6918   //     ld t1 = [min/max.addr]
6919   //     mov t2 = [min/max.val]
6920   //     cmp  t1, t2
6921   //     cmov[cond] t2 = t1
6922   //     mov EAX = t1
6923   //     lcs dest = [bitinstr.addr], t2  [EAX is implicit]
6924   //     bz   newMBB
6925   //     fallthrough -->nextMBB
6926   //
6927   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
6928   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
6929   MachineFunction::iterator MBBIter = MBB;
6930   ++MBBIter;
6931
6932   /// First build the CFG
6933   MachineFunction *F = MBB->getParent();
6934   MachineBasicBlock *thisMBB = MBB;
6935   MachineBasicBlock *newMBB = F->CreateMachineBasicBlock(LLVM_BB);
6936   MachineBasicBlock *nextMBB = F->CreateMachineBasicBlock(LLVM_BB);
6937   F->insert(MBBIter, newMBB);
6938   F->insert(MBBIter, nextMBB);
6939
6940   // Move all successors to thisMBB to nextMBB
6941   nextMBB->transferSuccessors(thisMBB);
6942
6943   // Update thisMBB to fall through to newMBB
6944   thisMBB->addSuccessor(newMBB);
6945
6946   // newMBB jumps to newMBB and fall through to nextMBB
6947   newMBB->addSuccessor(nextMBB);
6948   newMBB->addSuccessor(newMBB);
6949
6950   // Insert instructions into newMBB based on incoming instruction
6951   assert(mInstr->getNumOperands() < 8 && "unexpected number of operands");
6952   MachineOperand& destOper = mInstr->getOperand(0);
6953   MachineOperand* argOpers[6];
6954   int numArgs = mInstr->getNumOperands() - 1;
6955   for (int i=0; i < numArgs; ++i)
6956     argOpers[i] = &mInstr->getOperand(i+1);
6957
6958   // x86 address has 4 operands: base, index, scale, and displacement
6959   int lastAddrIndx = 3; // [0,3]
6960   int valArgIndx = 4;
6961
6962   unsigned t1 = F->getRegInfo().createVirtualRegister(X86::GR32RegisterClass);
6963   MachineInstrBuilder MIB = BuildMI(newMBB, TII->get(X86::MOV32rm), t1);
6964   for (int i=0; i <= lastAddrIndx; ++i)
6965     (*MIB).addOperand(*argOpers[i]);
6966
6967   // We only support register and immediate values
6968   assert((argOpers[valArgIndx]->isReg() ||
6969           argOpers[valArgIndx]->isImm()) &&
6970          "invalid operand");
6971
6972   unsigned t2 = F->getRegInfo().createVirtualRegister(X86::GR32RegisterClass);
6973   if (argOpers[valArgIndx]->isReg())
6974     MIB = BuildMI(newMBB, TII->get(X86::MOV32rr), t2);
6975   else
6976     MIB = BuildMI(newMBB, TII->get(X86::MOV32rr), t2);
6977   (*MIB).addOperand(*argOpers[valArgIndx]);
6978
6979   MIB = BuildMI(newMBB, TII->get(X86::MOV32rr), X86::EAX);
6980   MIB.addReg(t1);
6981
6982   MIB = BuildMI(newMBB, TII->get(X86::CMP32rr));
6983   MIB.addReg(t1);
6984   MIB.addReg(t2);
6985
6986   // Generate movc
6987   unsigned t3 = F->getRegInfo().createVirtualRegister(X86::GR32RegisterClass);
6988   MIB = BuildMI(newMBB, TII->get(cmovOpc),t3);
6989   MIB.addReg(t2);
6990   MIB.addReg(t1);
6991
6992   // Cmp and exchange if none has modified the memory location
6993   MIB = BuildMI(newMBB, TII->get(X86::LCMPXCHG32));
6994   for (int i=0; i <= lastAddrIndx; ++i)
6995     (*MIB).addOperand(*argOpers[i]);
6996   MIB.addReg(t3);
6997   assert(mInstr->hasOneMemOperand() && "Unexpected number of memoperand");
6998   (*MIB).addMemOperand(*F, *mInstr->memoperands_begin());
6999
7000   MIB = BuildMI(newMBB, TII->get(X86::MOV32rr), destOper.getReg());
7001   MIB.addReg(X86::EAX);
7002
7003   // insert branch
7004   BuildMI(newMBB, TII->get(X86::JNE)).addMBB(newMBB);
7005
7006   F->DeleteMachineInstr(mInstr);   // The pseudo instruction is gone now.
7007   return nextMBB;
7008 }
7009
7010
7011 MachineBasicBlock *
7012 X86TargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
7013                                                MachineBasicBlock *BB) {
7014   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
7015   switch (MI->getOpcode()) {
7016   default: assert(false && "Unexpected instr type to insert");
7017   case X86::CMOV_V1I64:
7018   case X86::CMOV_FR32:
7019   case X86::CMOV_FR64:
7020   case X86::CMOV_V4F32:
7021   case X86::CMOV_V2F64:
7022   case X86::CMOV_V2I64: {
7023     // To "insert" a SELECT_CC instruction, we actually have to insert the
7024     // diamond control-flow pattern.  The incoming instruction knows the
7025     // destination vreg to set, the condition code register to branch on, the
7026     // true/false values to select between, and a branch opcode to use.
7027     const BasicBlock *LLVM_BB = BB->getBasicBlock();
7028     MachineFunction::iterator It = BB;
7029     ++It;
7030
7031     //  thisMBB:
7032     //  ...
7033     //   TrueVal = ...
7034     //   cmpTY ccX, r1, r2
7035     //   bCC copy1MBB
7036     //   fallthrough --> copy0MBB
7037     MachineBasicBlock *thisMBB = BB;
7038     MachineFunction *F = BB->getParent();
7039     MachineBasicBlock *copy0MBB = F->CreateMachineBasicBlock(LLVM_BB);
7040     MachineBasicBlock *sinkMBB = F->CreateMachineBasicBlock(LLVM_BB);
7041     unsigned Opc =
7042       X86::GetCondBranchFromCond((X86::CondCode)MI->getOperand(3).getImm());
7043     BuildMI(BB, TII->get(Opc)).addMBB(sinkMBB);
7044     F->insert(It, copy0MBB);
7045     F->insert(It, sinkMBB);
7046     // Update machine-CFG edges by transferring all successors of the current
7047     // block to the new block which will contain the Phi node for the select.
7048     sinkMBB->transferSuccessors(BB);
7049
7050     // Add the true and fallthrough blocks as its successors.
7051     BB->addSuccessor(copy0MBB);
7052     BB->addSuccessor(sinkMBB);
7053
7054     //  copy0MBB:
7055     //   %FalseValue = ...
7056     //   # fallthrough to sinkMBB
7057     BB = copy0MBB;
7058
7059     // Update machine-CFG edges
7060     BB->addSuccessor(sinkMBB);
7061
7062     //  sinkMBB:
7063     //   %Result = phi [ %FalseValue, copy0MBB ], [ %TrueValue, thisMBB ]
7064     //  ...
7065     BB = sinkMBB;
7066     BuildMI(BB, TII->get(X86::PHI), MI->getOperand(0).getReg())
7067       .addReg(MI->getOperand(1).getReg()).addMBB(copy0MBB)
7068       .addReg(MI->getOperand(2).getReg()).addMBB(thisMBB);
7069
7070     F->DeleteMachineInstr(MI);   // The pseudo instruction is gone now.
7071     return BB;
7072   }
7073
7074   case X86::FP32_TO_INT16_IN_MEM:
7075   case X86::FP32_TO_INT32_IN_MEM:
7076   case X86::FP32_TO_INT64_IN_MEM:
7077   case X86::FP64_TO_INT16_IN_MEM:
7078   case X86::FP64_TO_INT32_IN_MEM:
7079   case X86::FP64_TO_INT64_IN_MEM:
7080   case X86::FP80_TO_INT16_IN_MEM:
7081   case X86::FP80_TO_INT32_IN_MEM:
7082   case X86::FP80_TO_INT64_IN_MEM: {
7083     // Change the floating point control register to use "round towards zero"
7084     // mode when truncating to an integer value.
7085     MachineFunction *F = BB->getParent();
7086     int CWFrameIdx = F->getFrameInfo()->CreateStackObject(2, 2);
7087     addFrameReference(BuildMI(BB, TII->get(X86::FNSTCW16m)), CWFrameIdx);
7088
7089     // Load the old value of the high byte of the control word...
7090     unsigned OldCW =
7091       F->getRegInfo().createVirtualRegister(X86::GR16RegisterClass);
7092     addFrameReference(BuildMI(BB, TII->get(X86::MOV16rm), OldCW), CWFrameIdx);
7093
7094     // Set the high part to be round to zero...
7095     addFrameReference(BuildMI(BB, TII->get(X86::MOV16mi)), CWFrameIdx)
7096       .addImm(0xC7F);
7097
7098     // Reload the modified control word now...
7099     addFrameReference(BuildMI(BB, TII->get(X86::FLDCW16m)), CWFrameIdx);
7100
7101     // Restore the memory image of control word to original value
7102     addFrameReference(BuildMI(BB, TII->get(X86::MOV16mr)), CWFrameIdx)
7103       .addReg(OldCW);
7104
7105     // Get the X86 opcode to use.
7106     unsigned Opc;
7107     switch (MI->getOpcode()) {
7108     default: assert(0 && "illegal opcode!");
7109     case X86::FP32_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m32; break;
7110     case X86::FP32_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m32; break;
7111     case X86::FP32_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m32; break;
7112     case X86::FP64_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m64; break;
7113     case X86::FP64_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m64; break;
7114     case X86::FP64_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m64; break;
7115     case X86::FP80_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m80; break;
7116     case X86::FP80_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m80; break;
7117     case X86::FP80_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m80; break;
7118     }
7119
7120     X86AddressMode AM;
7121     MachineOperand &Op = MI->getOperand(0);
7122     if (Op.isReg()) {
7123       AM.BaseType = X86AddressMode::RegBase;
7124       AM.Base.Reg = Op.getReg();
7125     } else {
7126       AM.BaseType = X86AddressMode::FrameIndexBase;
7127       AM.Base.FrameIndex = Op.getIndex();
7128     }
7129     Op = MI->getOperand(1);
7130     if (Op.isImm())
7131       AM.Scale = Op.getImm();
7132     Op = MI->getOperand(2);
7133     if (Op.isImm())
7134       AM.IndexReg = Op.getImm();
7135     Op = MI->getOperand(3);
7136     if (Op.isGlobal()) {
7137       AM.GV = Op.getGlobal();
7138     } else {
7139       AM.Disp = Op.getImm();
7140     }
7141     addFullAddress(BuildMI(BB, TII->get(Opc)), AM)
7142                       .addReg(MI->getOperand(4).getReg());
7143
7144     // Reload the original control word now.
7145     addFrameReference(BuildMI(BB, TII->get(X86::FLDCW16m)), CWFrameIdx);
7146
7147     F->DeleteMachineInstr(MI);   // The pseudo instruction is gone now.
7148     return BB;
7149   }
7150   case X86::ATOMAND32:
7151     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND32rr,
7152                                                X86::AND32ri, X86::MOV32rm,
7153                                                X86::LCMPXCHG32, X86::MOV32rr,
7154                                                X86::NOT32r, X86::EAX,
7155                                                X86::GR32RegisterClass);
7156   case X86::ATOMOR32:
7157     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR32rr,
7158                                                X86::OR32ri, X86::MOV32rm,
7159                                                X86::LCMPXCHG32, X86::MOV32rr,
7160                                                X86::NOT32r, X86::EAX,
7161                                                X86::GR32RegisterClass);
7162   case X86::ATOMXOR32:
7163     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR32rr,
7164                                                X86::XOR32ri, X86::MOV32rm,
7165                                                X86::LCMPXCHG32, X86::MOV32rr,
7166                                                X86::NOT32r, X86::EAX,
7167                                                X86::GR32RegisterClass);
7168   case X86::ATOMNAND32:
7169     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND32rr,
7170                                                X86::AND32ri, X86::MOV32rm,
7171                                                X86::LCMPXCHG32, X86::MOV32rr,
7172                                                X86::NOT32r, X86::EAX,
7173                                                X86::GR32RegisterClass, true);
7174   case X86::ATOMMIN32:
7175     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVL32rr);
7176   case X86::ATOMMAX32:
7177     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVG32rr);
7178   case X86::ATOMUMIN32:
7179     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVB32rr);
7180   case X86::ATOMUMAX32:
7181     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVA32rr);
7182
7183   case X86::ATOMAND16:
7184     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND16rr,
7185                                                X86::AND16ri, X86::MOV16rm,
7186                                                X86::LCMPXCHG16, X86::MOV16rr,
7187                                                X86::NOT16r, X86::AX,
7188                                                X86::GR16RegisterClass);
7189   case X86::ATOMOR16:
7190     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR16rr,
7191                                                X86::OR16ri, X86::MOV16rm,
7192                                                X86::LCMPXCHG16, X86::MOV16rr,
7193                                                X86::NOT16r, X86::AX,
7194                                                X86::GR16RegisterClass);
7195   case X86::ATOMXOR16:
7196     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR16rr,
7197                                                X86::XOR16ri, X86::MOV16rm,
7198                                                X86::LCMPXCHG16, X86::MOV16rr,
7199                                                X86::NOT16r, X86::AX,
7200                                                X86::GR16RegisterClass);
7201   case X86::ATOMNAND16:
7202     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND16rr,
7203                                                X86::AND16ri, X86::MOV16rm,
7204                                                X86::LCMPXCHG16, X86::MOV16rr,
7205                                                X86::NOT16r, X86::AX,
7206                                                X86::GR16RegisterClass, true);
7207   case X86::ATOMMIN16:
7208     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVL16rr);
7209   case X86::ATOMMAX16:
7210     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVG16rr);
7211   case X86::ATOMUMIN16:
7212     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVB16rr);
7213   case X86::ATOMUMAX16:
7214     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVA16rr);
7215
7216   case X86::ATOMAND8:
7217     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND8rr,
7218                                                X86::AND8ri, X86::MOV8rm,
7219                                                X86::LCMPXCHG8, X86::MOV8rr,
7220                                                X86::NOT8r, X86::AL,
7221                                                X86::GR8RegisterClass);
7222   case X86::ATOMOR8:
7223     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR8rr,
7224                                                X86::OR8ri, X86::MOV8rm,
7225                                                X86::LCMPXCHG8, X86::MOV8rr,
7226                                                X86::NOT8r, X86::AL,
7227                                                X86::GR8RegisterClass);
7228   case X86::ATOMXOR8:
7229     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR8rr,
7230                                                X86::XOR8ri, X86::MOV8rm,
7231                                                X86::LCMPXCHG8, X86::MOV8rr,
7232                                                X86::NOT8r, X86::AL,
7233                                                X86::GR8RegisterClass);
7234   case X86::ATOMNAND8:
7235     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND8rr,
7236                                                X86::AND8ri, X86::MOV8rm,
7237                                                X86::LCMPXCHG8, X86::MOV8rr,
7238                                                X86::NOT8r, X86::AL,
7239                                                X86::GR8RegisterClass, true);
7240   // FIXME: There are no CMOV8 instructions; MIN/MAX need some other way.
7241   // This group is for 64-bit host.
7242   case X86::ATOMAND64:
7243     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND64rr,
7244                                                X86::AND64ri32, X86::MOV64rm,
7245                                                X86::LCMPXCHG64, X86::MOV64rr,
7246                                                X86::NOT64r, X86::RAX,
7247                                                X86::GR64RegisterClass);
7248   case X86::ATOMOR64:
7249     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR64rr,
7250                                                X86::OR64ri32, X86::MOV64rm,
7251                                                X86::LCMPXCHG64, X86::MOV64rr,
7252                                                X86::NOT64r, X86::RAX,
7253                                                X86::GR64RegisterClass);
7254   case X86::ATOMXOR64:
7255     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR64rr,
7256                                                X86::XOR64ri32, X86::MOV64rm,
7257                                                X86::LCMPXCHG64, X86::MOV64rr,
7258                                                X86::NOT64r, X86::RAX,
7259                                                X86::GR64RegisterClass);
7260   case X86::ATOMNAND64:
7261     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND64rr,
7262                                                X86::AND64ri32, X86::MOV64rm,
7263                                                X86::LCMPXCHG64, X86::MOV64rr,
7264                                                X86::NOT64r, X86::RAX,
7265                                                X86::GR64RegisterClass, true);
7266   case X86::ATOMMIN64:
7267     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVL64rr);
7268   case X86::ATOMMAX64:
7269     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVG64rr);
7270   case X86::ATOMUMIN64:
7271     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVB64rr);
7272   case X86::ATOMUMAX64:
7273     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVA64rr);
7274
7275   // This group does 64-bit operations on a 32-bit host.
7276   case X86::ATOMAND6432:
7277     return EmitAtomicBit6432WithCustomInserter(MI, BB,
7278                                                X86::AND32rr, X86::AND32rr,
7279                                                X86::AND32ri, X86::AND32ri,
7280                                                false);
7281   case X86::ATOMOR6432:
7282     return EmitAtomicBit6432WithCustomInserter(MI, BB,
7283                                                X86::OR32rr, X86::OR32rr,
7284                                                X86::OR32ri, X86::OR32ri,
7285                                                false);
7286   case X86::ATOMXOR6432:
7287     return EmitAtomicBit6432WithCustomInserter(MI, BB,
7288                                                X86::XOR32rr, X86::XOR32rr,
7289                                                X86::XOR32ri, X86::XOR32ri,
7290                                                false);
7291   case X86::ATOMNAND6432:
7292     return EmitAtomicBit6432WithCustomInserter(MI, BB,
7293                                                X86::AND32rr, X86::AND32rr,
7294                                                X86::AND32ri, X86::AND32ri,
7295                                                true);
7296   case X86::ATOMADD6432:
7297     return EmitAtomicBit6432WithCustomInserter(MI, BB,
7298                                                X86::ADD32rr, X86::ADC32rr,
7299                                                X86::ADD32ri, X86::ADC32ri,
7300                                                false);
7301   case X86::ATOMSUB6432:
7302     return EmitAtomicBit6432WithCustomInserter(MI, BB,
7303                                                X86::SUB32rr, X86::SBB32rr,
7304                                                X86::SUB32ri, X86::SBB32ri,
7305                                                false);
7306   case X86::ATOMSWAP6432:
7307     return EmitAtomicBit6432WithCustomInserter(MI, BB,
7308                                                X86::MOV32rr, X86::MOV32rr,
7309                                                X86::MOV32ri, X86::MOV32ri,
7310                                                false);
7311   }
7312 }
7313
7314 //===----------------------------------------------------------------------===//
7315 //                           X86 Optimization Hooks
7316 //===----------------------------------------------------------------------===//
7317
7318 void X86TargetLowering::computeMaskedBitsForTargetNode(const SDValue Op,
7319                                                        const APInt &Mask,
7320                                                        APInt &KnownZero,
7321                                                        APInt &KnownOne,
7322                                                        const SelectionDAG &DAG,
7323                                                        unsigned Depth) const {
7324   unsigned Opc = Op.getOpcode();
7325   assert((Opc >= ISD::BUILTIN_OP_END ||
7326           Opc == ISD::INTRINSIC_WO_CHAIN ||
7327           Opc == ISD::INTRINSIC_W_CHAIN ||
7328           Opc == ISD::INTRINSIC_VOID) &&
7329          "Should use MaskedValueIsZero if you don't know whether Op"
7330          " is a target node!");
7331
7332   KnownZero = KnownOne = APInt(Mask.getBitWidth(), 0);   // Don't know anything.
7333   switch (Opc) {
7334   default: break;
7335   case X86ISD::SETCC:
7336     KnownZero |= APInt::getHighBitsSet(Mask.getBitWidth(),
7337                                        Mask.getBitWidth() - 1);
7338     break;
7339   }
7340 }
7341
7342 /// isGAPlusOffset - Returns true (and the GlobalValue and the offset) if the
7343 /// node is a GlobalAddress + offset.
7344 bool X86TargetLowering::isGAPlusOffset(SDNode *N,
7345                                        GlobalValue* &GA, int64_t &Offset) const{
7346   if (N->getOpcode() == X86ISD::Wrapper) {
7347     if (isa<GlobalAddressSDNode>(N->getOperand(0))) {
7348       GA = cast<GlobalAddressSDNode>(N->getOperand(0))->getGlobal();
7349       Offset = cast<GlobalAddressSDNode>(N->getOperand(0))->getOffset();
7350       return true;
7351     }
7352   }
7353   return TargetLowering::isGAPlusOffset(N, GA, Offset);
7354 }
7355
7356 static bool isBaseAlignmentOfN(unsigned N, SDNode *Base,
7357                                const TargetLowering &TLI) {
7358   GlobalValue *GV;
7359   int64_t Offset = 0;
7360   if (TLI.isGAPlusOffset(Base, GV, Offset))
7361     return (GV->getAlignment() >= N && (Offset % N) == 0);
7362   // DAG combine handles the stack object case.
7363   return false;
7364 }
7365
7366 static bool EltsFromConsecutiveLoads(SDNode *N, SDValue PermMask,
7367                                      unsigned NumElems, MVT EVT,
7368                                      SDNode *&Base,
7369                                      SelectionDAG &DAG, MachineFrameInfo *MFI,
7370                                      const TargetLowering &TLI) {
7371   Base = NULL;
7372   for (unsigned i = 0; i < NumElems; ++i) {
7373     SDValue Idx = PermMask.getOperand(i);
7374     if (Idx.getOpcode() == ISD::UNDEF) {
7375       if (!Base)
7376         return false;
7377       continue;
7378     }
7379
7380     SDValue Elt = DAG.getShuffleScalarElt(N, i);
7381     if (!Elt.getNode() ||
7382         (Elt.getOpcode() != ISD::UNDEF && !ISD::isNON_EXTLoad(Elt.getNode())))
7383       return false;
7384     if (!Base) {
7385       Base = Elt.getNode();
7386       if (Base->getOpcode() == ISD::UNDEF)
7387         return false;
7388       continue;
7389     }
7390     if (Elt.getOpcode() == ISD::UNDEF)
7391       continue;
7392
7393     if (!TLI.isConsecutiveLoad(Elt.getNode(), Base,
7394                                EVT.getSizeInBits()/8, i, MFI))
7395       return false;
7396   }
7397   return true;
7398 }
7399
7400 /// PerformShuffleCombine - Combine a vector_shuffle that is equal to
7401 /// build_vector load1, load2, load3, load4, <0, 1, 2, 3> into a 128-bit load
7402 /// if the load addresses are consecutive, non-overlapping, and in the right
7403 /// order.
7404 static SDValue PerformShuffleCombine(SDNode *N, SelectionDAG &DAG,
7405                                        const TargetLowering &TLI) {
7406   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
7407   MVT VT = N->getValueType(0);
7408   MVT EVT = VT.getVectorElementType();
7409   SDValue PermMask = N->getOperand(2);
7410   unsigned NumElems = PermMask.getNumOperands();
7411   SDNode *Base = NULL;
7412   if (!EltsFromConsecutiveLoads(N, PermMask, NumElems, EVT, Base,
7413                                 DAG, MFI, TLI))
7414     return SDValue();
7415
7416   LoadSDNode *LD = cast<LoadSDNode>(Base);
7417   if (isBaseAlignmentOfN(16, Base->getOperand(1).getNode(), TLI))
7418     return DAG.getLoad(VT, LD->getChain(), LD->getBasePtr(), LD->getSrcValue(),
7419                        LD->getSrcValueOffset(), LD->isVolatile());
7420   return DAG.getLoad(VT, LD->getChain(), LD->getBasePtr(), LD->getSrcValue(),
7421                      LD->getSrcValueOffset(), LD->isVolatile(),
7422                      LD->getAlignment());
7423 }
7424
7425 /// PerformBuildVectorCombine - build_vector 0,(load i64 / f64) -> movq / movsd.
7426 static SDValue PerformBuildVectorCombine(SDNode *N, SelectionDAG &DAG,
7427                                          const X86Subtarget *Subtarget,
7428                                          const TargetLowering &TLI) {
7429   unsigned NumOps = N->getNumOperands();
7430
7431   // Ignore single operand BUILD_VECTOR.
7432   if (NumOps == 1)
7433     return SDValue();
7434
7435   MVT VT = N->getValueType(0);
7436   MVT EVT = VT.getVectorElementType();
7437   if ((EVT != MVT::i64 && EVT != MVT::f64) || Subtarget->is64Bit())
7438     // We are looking for load i64 and zero extend. We want to transform
7439     // it before legalizer has a chance to expand it. Also look for i64
7440     // BUILD_PAIR bit casted to f64.
7441     return SDValue();
7442   // This must be an insertion into a zero vector.
7443   SDValue HighElt = N->getOperand(1);
7444   if (!isZeroNode(HighElt))
7445     return SDValue();
7446
7447   // Value must be a load.
7448   SDNode *Base = N->getOperand(0).getNode();
7449   if (!isa<LoadSDNode>(Base)) {
7450     if (Base->getOpcode() != ISD::BIT_CONVERT)
7451       return SDValue();
7452     Base = Base->getOperand(0).getNode();
7453     if (!isa<LoadSDNode>(Base))
7454       return SDValue();
7455   }
7456
7457   // Transform it into VZEXT_LOAD addr.
7458   LoadSDNode *LD = cast<LoadSDNode>(Base);
7459
7460   // Load must not be an extload.
7461   if (LD->getExtensionType() != ISD::NON_EXTLOAD)
7462     return SDValue();
7463
7464   SDVTList Tys = DAG.getVTList(VT, MVT::Other);
7465   SDValue Ops[] = { LD->getChain(), LD->getBasePtr() };
7466   SDValue ResNode = DAG.getNode(X86ISD::VZEXT_LOAD, Tys, Ops, 2);
7467   DAG.ReplaceAllUsesOfValueWith(SDValue(Base, 1), ResNode.getValue(1));
7468   return ResNode;
7469 }
7470
7471 /// PerformSELECTCombine - Do target-specific dag combines on SELECT nodes.
7472 static SDValue PerformSELECTCombine(SDNode *N, SelectionDAG &DAG,
7473                                       const X86Subtarget *Subtarget) {
7474   SDValue Cond = N->getOperand(0);
7475
7476   // If we have SSE[12] support, try to form min/max nodes.
7477   if (Subtarget->hasSSE2() &&
7478       (N->getValueType(0) == MVT::f32 || N->getValueType(0) == MVT::f64)) {
7479     if (Cond.getOpcode() == ISD::SETCC) {
7480       // Get the LHS/RHS of the select.
7481       SDValue LHS = N->getOperand(1);
7482       SDValue RHS = N->getOperand(2);
7483       ISD::CondCode CC = cast<CondCodeSDNode>(Cond.getOperand(2))->get();
7484
7485       unsigned Opcode = 0;
7486       if (LHS == Cond.getOperand(0) && RHS == Cond.getOperand(1)) {
7487         switch (CC) {
7488         default: break;
7489         case ISD::SETOLE: // (X <= Y) ? X : Y -> min
7490         case ISD::SETULE:
7491         case ISD::SETLE:
7492           if (!UnsafeFPMath) break;
7493           // FALL THROUGH.
7494         case ISD::SETOLT:  // (X olt/lt Y) ? X : Y -> min
7495         case ISD::SETLT:
7496           Opcode = X86ISD::FMIN;
7497           break;
7498
7499         case ISD::SETOGT: // (X > Y) ? X : Y -> max
7500         case ISD::SETUGT:
7501         case ISD::SETGT:
7502           if (!UnsafeFPMath) break;
7503           // FALL THROUGH.
7504         case ISD::SETUGE:  // (X uge/ge Y) ? X : Y -> max
7505         case ISD::SETGE:
7506           Opcode = X86ISD::FMAX;
7507           break;
7508         }
7509       } else if (LHS == Cond.getOperand(1) && RHS == Cond.getOperand(0)) {
7510         switch (CC) {
7511         default: break;
7512         case ISD::SETOGT: // (X > Y) ? Y : X -> min
7513         case ISD::SETUGT:
7514         case ISD::SETGT:
7515           if (!UnsafeFPMath) break;
7516           // FALL THROUGH.
7517         case ISD::SETUGE:  // (X uge/ge Y) ? Y : X -> min
7518         case ISD::SETGE:
7519           Opcode = X86ISD::FMIN;
7520           break;
7521
7522         case ISD::SETOLE:   // (X <= Y) ? Y : X -> max
7523         case ISD::SETULE:
7524         case ISD::SETLE:
7525           if (!UnsafeFPMath) break;
7526           // FALL THROUGH.
7527         case ISD::SETOLT:   // (X olt/lt Y) ? Y : X -> max
7528         case ISD::SETLT:
7529           Opcode = X86ISD::FMAX;
7530           break;
7531         }
7532       }
7533
7534       if (Opcode)
7535         return DAG.getNode(Opcode, N->getValueType(0), LHS, RHS);
7536     }
7537
7538   }
7539
7540   return SDValue();
7541 }
7542
7543 /// PerformSTORECombine - Do target-specific dag combines on STORE nodes.
7544 static SDValue PerformSTORECombine(SDNode *N, SelectionDAG &DAG,
7545                                      const X86Subtarget *Subtarget) {
7546   // Turn load->store of MMX types into GPR load/stores.  This avoids clobbering
7547   // the FP state in cases where an emms may be missing.
7548   // A preferable solution to the general problem is to figure out the right
7549   // places to insert EMMS.  This qualifies as a quick hack.
7550   StoreSDNode *St = cast<StoreSDNode>(N);
7551   if (St->getValue().getValueType().isVector() &&
7552       St->getValue().getValueType().getSizeInBits() == 64 &&
7553       isa<LoadSDNode>(St->getValue()) &&
7554       !cast<LoadSDNode>(St->getValue())->isVolatile() &&
7555       St->getChain().hasOneUse() && !St->isVolatile()) {
7556     SDNode* LdVal = St->getValue().getNode();
7557     LoadSDNode *Ld = 0;
7558     int TokenFactorIndex = -1;
7559     SmallVector<SDValue, 8> Ops;
7560     SDNode* ChainVal = St->getChain().getNode();
7561     // Must be a store of a load.  We currently handle two cases:  the load
7562     // is a direct child, and it's under an intervening TokenFactor.  It is
7563     // possible to dig deeper under nested TokenFactors.
7564     if (ChainVal == LdVal)
7565       Ld = cast<LoadSDNode>(St->getChain());
7566     else if (St->getValue().hasOneUse() &&
7567              ChainVal->getOpcode() == ISD::TokenFactor) {
7568       for (unsigned i=0, e = ChainVal->getNumOperands(); i != e; ++i) {
7569         if (ChainVal->getOperand(i).getNode() == LdVal) {
7570           TokenFactorIndex = i;
7571           Ld = cast<LoadSDNode>(St->getValue());
7572         } else
7573           Ops.push_back(ChainVal->getOperand(i));
7574       }
7575     }
7576     if (Ld) {
7577       // If we are a 64-bit capable x86, lower to a single movq load/store pair.
7578       if (Subtarget->is64Bit()) {
7579         SDValue NewLd = DAG.getLoad(MVT::i64, Ld->getChain(),
7580                                       Ld->getBasePtr(), Ld->getSrcValue(),
7581                                       Ld->getSrcValueOffset(), Ld->isVolatile(),
7582                                       Ld->getAlignment());
7583         SDValue NewChain = NewLd.getValue(1);
7584         if (TokenFactorIndex != -1) {
7585           Ops.push_back(NewChain);
7586           NewChain = DAG.getNode(ISD::TokenFactor, MVT::Other, &Ops[0],
7587                                  Ops.size());
7588         }
7589         return DAG.getStore(NewChain, NewLd, St->getBasePtr(),
7590                             St->getSrcValue(), St->getSrcValueOffset(),
7591                             St->isVolatile(), St->getAlignment());
7592       }
7593
7594       // Otherwise, lower to two 32-bit copies.
7595       SDValue LoAddr = Ld->getBasePtr();
7596       SDValue HiAddr = DAG.getNode(ISD::ADD, MVT::i32, LoAddr,
7597                                      DAG.getConstant(4, MVT::i32));
7598
7599       SDValue LoLd = DAG.getLoad(MVT::i32, Ld->getChain(), LoAddr,
7600                                    Ld->getSrcValue(), Ld->getSrcValueOffset(),
7601                                    Ld->isVolatile(), Ld->getAlignment());
7602       SDValue HiLd = DAG.getLoad(MVT::i32, Ld->getChain(), HiAddr,
7603                                    Ld->getSrcValue(), Ld->getSrcValueOffset()+4,
7604                                    Ld->isVolatile(),
7605                                    MinAlign(Ld->getAlignment(), 4));
7606
7607       SDValue NewChain = LoLd.getValue(1);
7608       if (TokenFactorIndex != -1) {
7609         Ops.push_back(LoLd);
7610         Ops.push_back(HiLd);
7611         NewChain = DAG.getNode(ISD::TokenFactor, MVT::Other, &Ops[0],
7612                                Ops.size());
7613       }
7614
7615       LoAddr = St->getBasePtr();
7616       HiAddr = DAG.getNode(ISD::ADD, MVT::i32, LoAddr,
7617                            DAG.getConstant(4, MVT::i32));
7618
7619       SDValue LoSt = DAG.getStore(NewChain, LoLd, LoAddr,
7620                           St->getSrcValue(), St->getSrcValueOffset(),
7621                           St->isVolatile(), St->getAlignment());
7622       SDValue HiSt = DAG.getStore(NewChain, HiLd, HiAddr,
7623                                     St->getSrcValue(),
7624                                     St->getSrcValueOffset() + 4,
7625                                     St->isVolatile(),
7626                                     MinAlign(St->getAlignment(), 4));
7627       return DAG.getNode(ISD::TokenFactor, MVT::Other, LoSt, HiSt);
7628     }
7629   }
7630   return SDValue();
7631 }
7632
7633 /// PerformFORCombine - Do target-specific dag combines on X86ISD::FOR and
7634 /// X86ISD::FXOR nodes.
7635 static SDValue PerformFORCombine(SDNode *N, SelectionDAG &DAG) {
7636   assert(N->getOpcode() == X86ISD::FOR || N->getOpcode() == X86ISD::FXOR);
7637   // F[X]OR(0.0, x) -> x
7638   // F[X]OR(x, 0.0) -> x
7639   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
7640     if (C->getValueAPF().isPosZero())
7641       return N->getOperand(1);
7642   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
7643     if (C->getValueAPF().isPosZero())
7644       return N->getOperand(0);
7645   return SDValue();
7646 }
7647
7648 /// PerformFANDCombine - Do target-specific dag combines on X86ISD::FAND nodes.
7649 static SDValue PerformFANDCombine(SDNode *N, SelectionDAG &DAG) {
7650   // FAND(0.0, x) -> 0.0
7651   // FAND(x, 0.0) -> 0.0
7652   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
7653     if (C->getValueAPF().isPosZero())
7654       return N->getOperand(0);
7655   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
7656     if (C->getValueAPF().isPosZero())
7657       return N->getOperand(1);
7658   return SDValue();
7659 }
7660
7661
7662 SDValue X86TargetLowering::PerformDAGCombine(SDNode *N,
7663                                              DAGCombinerInfo &DCI) const {
7664   SelectionDAG &DAG = DCI.DAG;
7665   switch (N->getOpcode()) {
7666   default: break;
7667   case ISD::VECTOR_SHUFFLE: return PerformShuffleCombine(N, DAG, *this);
7668   case ISD::BUILD_VECTOR:
7669     return PerformBuildVectorCombine(N, DAG, Subtarget, *this);
7670   case ISD::SELECT:         return PerformSELECTCombine(N, DAG, Subtarget);
7671   case ISD::STORE:          return PerformSTORECombine(N, DAG, Subtarget);
7672   case X86ISD::FXOR:
7673   case X86ISD::FOR:         return PerformFORCombine(N, DAG);
7674   case X86ISD::FAND:        return PerformFANDCombine(N, DAG);
7675   }
7676
7677   return SDValue();
7678 }
7679
7680 //===----------------------------------------------------------------------===//
7681 //                           X86 Inline Assembly Support
7682 //===----------------------------------------------------------------------===//
7683
7684 /// getConstraintType - Given a constraint letter, return the type of
7685 /// constraint it is for this target.
7686 X86TargetLowering::ConstraintType
7687 X86TargetLowering::getConstraintType(const std::string &Constraint) const {
7688   if (Constraint.size() == 1) {
7689     switch (Constraint[0]) {
7690     case 'A':
7691       return C_Register;
7692     case 'f':
7693     case 'r':
7694     case 'R':
7695     case 'l':
7696     case 'q':
7697     case 'Q':
7698     case 'x':
7699     case 'y':
7700     case 'Y':
7701       return C_RegisterClass;
7702     default:
7703       break;
7704     }
7705   }
7706   return TargetLowering::getConstraintType(Constraint);
7707 }
7708
7709 /// LowerXConstraint - try to replace an X constraint, which matches anything,
7710 /// with another that has more specific requirements based on the type of the
7711 /// corresponding operand.
7712 const char *X86TargetLowering::
7713 LowerXConstraint(MVT ConstraintVT) const {
7714   // FP X constraints get lowered to SSE1/2 registers if available, otherwise
7715   // 'f' like normal targets.
7716   if (ConstraintVT.isFloatingPoint()) {
7717     if (Subtarget->hasSSE2())
7718       return "Y";
7719     if (Subtarget->hasSSE1())
7720       return "x";
7721   }
7722
7723   return TargetLowering::LowerXConstraint(ConstraintVT);
7724 }
7725
7726 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
7727 /// vector.  If it is invalid, don't add anything to Ops.
7728 void X86TargetLowering::LowerAsmOperandForConstraint(SDValue Op,
7729                                                      char Constraint,
7730                                                      bool hasMemory,
7731                                                      std::vector<SDValue>&Ops,
7732                                                      SelectionDAG &DAG) const {
7733   SDValue Result(0, 0);
7734
7735   switch (Constraint) {
7736   default: break;
7737   case 'I':
7738     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
7739       if (C->getZExtValue() <= 31) {
7740         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
7741         break;
7742       }
7743     }
7744     return;
7745   case 'J':
7746     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
7747       if (C->getZExtValue() <= 63) {
7748         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
7749         break;
7750       }
7751     }
7752     return;
7753   case 'N':
7754     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
7755       if (C->getZExtValue() <= 255) {
7756         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
7757         break;
7758       }
7759     }
7760     return;
7761   case 'i': {
7762     // Literal immediates are always ok.
7763     if (ConstantSDNode *CST = dyn_cast<ConstantSDNode>(Op)) {
7764       Result = DAG.getTargetConstant(CST->getZExtValue(), Op.getValueType());
7765       break;
7766     }
7767
7768     // If we are in non-pic codegen mode, we allow the address of a global (with
7769     // an optional displacement) to be used with 'i'.
7770     GlobalAddressSDNode *GA = dyn_cast<GlobalAddressSDNode>(Op);
7771     int64_t Offset = 0;
7772
7773     // Match either (GA) or (GA+C)
7774     if (GA) {
7775       Offset = GA->getOffset();
7776     } else if (Op.getOpcode() == ISD::ADD) {
7777       ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1));
7778       GA = dyn_cast<GlobalAddressSDNode>(Op.getOperand(0));
7779       if (C && GA) {
7780         Offset = GA->getOffset()+C->getZExtValue();
7781       } else {
7782         C = dyn_cast<ConstantSDNode>(Op.getOperand(1));
7783         GA = dyn_cast<GlobalAddressSDNode>(Op.getOperand(0));
7784         if (C && GA)
7785           Offset = GA->getOffset()+C->getZExtValue();
7786         else
7787           C = 0, GA = 0;
7788       }
7789     }
7790
7791     if (GA) {
7792       if (hasMemory)
7793         Op = LowerGlobalAddress(GA->getGlobal(), Offset, DAG);
7794       else
7795         Op = DAG.getTargetGlobalAddress(GA->getGlobal(), GA->getValueType(0),
7796                                         Offset);
7797       Result = Op;
7798       break;
7799     }
7800
7801     // Otherwise, not valid for this mode.
7802     return;
7803   }
7804   }
7805
7806   if (Result.getNode()) {
7807     Ops.push_back(Result);
7808     return;
7809   }
7810   return TargetLowering::LowerAsmOperandForConstraint(Op, Constraint, hasMemory,
7811                                                       Ops, DAG);
7812 }
7813
7814 std::vector<unsigned> X86TargetLowering::
7815 getRegClassForInlineAsmConstraint(const std::string &Constraint,
7816                                   MVT VT) const {
7817   if (Constraint.size() == 1) {
7818     // FIXME: not handling fp-stack yet!
7819     switch (Constraint[0]) {      // GCC X86 Constraint Letters
7820     default: break;  // Unknown constraint letter
7821     case 'q':   // Q_REGS (GENERAL_REGS in 64-bit mode)
7822     case 'Q':   // Q_REGS
7823       if (VT == MVT::i32)
7824         return make_vector<unsigned>(X86::EAX, X86::EDX, X86::ECX, X86::EBX, 0);
7825       else if (VT == MVT::i16)
7826         return make_vector<unsigned>(X86::AX, X86::DX, X86::CX, X86::BX, 0);
7827       else if (VT == MVT::i8)
7828         return make_vector<unsigned>(X86::AL, X86::DL, X86::CL, X86::BL, 0);
7829       else if (VT == MVT::i64)
7830         return make_vector<unsigned>(X86::RAX, X86::RDX, X86::RCX, X86::RBX, 0);
7831       break;
7832     }
7833   }
7834
7835   return std::vector<unsigned>();
7836 }
7837
7838 std::pair<unsigned, const TargetRegisterClass*>
7839 X86TargetLowering::getRegForInlineAsmConstraint(const std::string &Constraint,
7840                                                 MVT VT) const {
7841   // First, see if this is a constraint that directly corresponds to an LLVM
7842   // register class.
7843   if (Constraint.size() == 1) {
7844     // GCC Constraint Letters
7845     switch (Constraint[0]) {
7846     default: break;
7847     case 'r':   // GENERAL_REGS
7848     case 'R':   // LEGACY_REGS
7849     case 'l':   // INDEX_REGS
7850       if (VT == MVT::i8)
7851         return std::make_pair(0U, X86::GR8RegisterClass);
7852       if (VT == MVT::i16)
7853         return std::make_pair(0U, X86::GR16RegisterClass);
7854       if (VT == MVT::i32 || !Subtarget->is64Bit())
7855         return std::make_pair(0U, X86::GR32RegisterClass);
7856       return std::make_pair(0U, X86::GR64RegisterClass);
7857     case 'f':  // FP Stack registers.
7858       // If SSE is enabled for this VT, use f80 to ensure the isel moves the
7859       // value to the correct fpstack register class.
7860       if (VT == MVT::f32 && !isScalarFPTypeInSSEReg(VT))
7861         return std::make_pair(0U, X86::RFP32RegisterClass);
7862       if (VT == MVT::f64 && !isScalarFPTypeInSSEReg(VT))
7863         return std::make_pair(0U, X86::RFP64RegisterClass);
7864       return std::make_pair(0U, X86::RFP80RegisterClass);
7865     case 'y':   // MMX_REGS if MMX allowed.
7866       if (!Subtarget->hasMMX()) break;
7867       return std::make_pair(0U, X86::VR64RegisterClass);
7868     case 'Y':   // SSE_REGS if SSE2 allowed
7869       if (!Subtarget->hasSSE2()) break;
7870       // FALL THROUGH.
7871     case 'x':   // SSE_REGS if SSE1 allowed
7872       if (!Subtarget->hasSSE1()) break;
7873
7874       switch (VT.getSimpleVT()) {
7875       default: break;
7876       // Scalar SSE types.
7877       case MVT::f32:
7878       case MVT::i32:
7879         return std::make_pair(0U, X86::FR32RegisterClass);
7880       case MVT::f64:
7881       case MVT::i64:
7882         return std::make_pair(0U, X86::FR64RegisterClass);
7883       // Vector types.
7884       case MVT::v16i8:
7885       case MVT::v8i16:
7886       case MVT::v4i32:
7887       case MVT::v2i64:
7888       case MVT::v4f32:
7889       case MVT::v2f64:
7890         return std::make_pair(0U, X86::VR128RegisterClass);
7891       }
7892       break;
7893     }
7894   }
7895
7896   // Use the default implementation in TargetLowering to convert the register
7897   // constraint into a member of a register class.
7898   std::pair<unsigned, const TargetRegisterClass*> Res;
7899   Res = TargetLowering::getRegForInlineAsmConstraint(Constraint, VT);
7900
7901   // Not found as a standard register?
7902   if (Res.second == 0) {
7903     // GCC calls "st(0)" just plain "st".
7904     if (StringsEqualNoCase("{st}", Constraint)) {
7905       Res.first = X86::ST0;
7906       Res.second = X86::RFP80RegisterClass;
7907     }
7908     // 'A' means EAX + EDX.
7909     if (Constraint == "A") {
7910       Res.first = X86::EAX;
7911       Res.second = X86::GRADRegisterClass;
7912     }
7913     return Res;
7914   }
7915
7916   // Otherwise, check to see if this is a register class of the wrong value
7917   // type.  For example, we want to map "{ax},i32" -> {eax}, we don't want it to
7918   // turn into {ax},{dx}.
7919   if (Res.second->hasType(VT))
7920     return Res;   // Correct type already, nothing to do.
7921
7922   // All of the single-register GCC register classes map their values onto
7923   // 16-bit register pieces "ax","dx","cx","bx","si","di","bp","sp".  If we
7924   // really want an 8-bit or 32-bit register, map to the appropriate register
7925   // class and return the appropriate register.
7926   if (Res.second == X86::GR16RegisterClass) {
7927     if (VT == MVT::i8) {
7928       unsigned DestReg = 0;
7929       switch (Res.first) {
7930       default: break;
7931       case X86::AX: DestReg = X86::AL; break;
7932       case X86::DX: DestReg = X86::DL; break;
7933       case X86::CX: DestReg = X86::CL; break;
7934       case X86::BX: DestReg = X86::BL; break;
7935       }
7936       if (DestReg) {
7937         Res.first = DestReg;
7938         Res.second = Res.second = X86::GR8RegisterClass;
7939       }
7940     } else if (VT == MVT::i32) {
7941       unsigned DestReg = 0;
7942       switch (Res.first) {
7943       default: break;
7944       case X86::AX: DestReg = X86::EAX; break;
7945       case X86::DX: DestReg = X86::EDX; break;
7946       case X86::CX: DestReg = X86::ECX; break;
7947       case X86::BX: DestReg = X86::EBX; break;
7948       case X86::SI: DestReg = X86::ESI; break;
7949       case X86::DI: DestReg = X86::EDI; break;
7950       case X86::BP: DestReg = X86::EBP; break;
7951       case X86::SP: DestReg = X86::ESP; break;
7952       }
7953       if (DestReg) {
7954         Res.first = DestReg;
7955         Res.second = Res.second = X86::GR32RegisterClass;
7956       }
7957     } else if (VT == MVT::i64) {
7958       unsigned DestReg = 0;
7959       switch (Res.first) {
7960       default: break;
7961       case X86::AX: DestReg = X86::RAX; break;
7962       case X86::DX: DestReg = X86::RDX; break;
7963       case X86::CX: DestReg = X86::RCX; break;
7964       case X86::BX: DestReg = X86::RBX; break;
7965       case X86::SI: DestReg = X86::RSI; break;
7966       case X86::DI: DestReg = X86::RDI; break;
7967       case X86::BP: DestReg = X86::RBP; break;
7968       case X86::SP: DestReg = X86::RSP; break;
7969       }
7970       if (DestReg) {
7971         Res.first = DestReg;
7972         Res.second = Res.second = X86::GR64RegisterClass;
7973       }
7974     }
7975   } else if (Res.second == X86::FR32RegisterClass ||
7976              Res.second == X86::FR64RegisterClass ||
7977              Res.second == X86::VR128RegisterClass) {
7978     // Handle references to XMM physical registers that got mapped into the
7979     // wrong class.  This can happen with constraints like {xmm0} where the
7980     // target independent register mapper will just pick the first match it can
7981     // find, ignoring the required type.
7982     if (VT == MVT::f32)
7983       Res.second = X86::FR32RegisterClass;
7984     else if (VT == MVT::f64)
7985       Res.second = X86::FR64RegisterClass;
7986     else if (X86::VR128RegisterClass->hasType(VT))
7987       Res.second = X86::VR128RegisterClass;
7988   }
7989
7990   return Res;
7991 }
7992
7993 //===----------------------------------------------------------------------===//
7994 //                           X86 Widen vector type
7995 //===----------------------------------------------------------------------===//
7996
7997 /// getWidenVectorType: given a vector type, returns the type to widen
7998 /// to (e.g., v7i8 to v8i8). If the vector type is legal, it returns itself.
7999 /// If there is no vector type that we want to widen to, returns MVT::Other
8000 /// When and where to widen is target dependent based on the cost of
8001 /// scalarizing vs using the wider vector type.
8002
8003 MVT X86TargetLowering::getWidenVectorType(MVT VT) {
8004   assert(VT.isVector());
8005   if (isTypeLegal(VT))
8006     return VT;
8007
8008   // TODO: In computeRegisterProperty, we can compute the list of legal vector
8009   //       type based on element type.  This would speed up our search (though
8010   //       it may not be worth it since the size of the list is relatively
8011   //       small).
8012   MVT EltVT = VT.getVectorElementType();
8013   unsigned NElts = VT.getVectorNumElements();
8014
8015   // On X86, it make sense to widen any vector wider than 1
8016   if (NElts <= 1)
8017     return MVT::Other;
8018
8019   for (unsigned nVT = MVT::FIRST_VECTOR_VALUETYPE;
8020        nVT <= MVT::LAST_VECTOR_VALUETYPE; ++nVT) {
8021     MVT SVT = (MVT::SimpleValueType)nVT;
8022
8023     if (isTypeLegal(SVT) &&
8024         SVT.getVectorElementType() == EltVT &&
8025         SVT.getVectorNumElements() > NElts)
8026       return SVT;
8027   }
8028   return MVT::Other;
8029 }