lib/Target/X86/X86ISelLowering.cpp

   1 //===-- X86ISelLowering.cpp - X86 DAG Lowering Implementation -------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that X86 uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #include "X86.h"
  16 #include "X86InstrBuilder.h"
  17 #include "X86ISelLowering.h"
  18 #include "X86TargetMachine.h"
  19 #include "X86TargetObjectFile.h"
  20 #include "llvm/CallingConv.h"
  21 #include "llvm/Constants.h"
  22 #include "llvm/DerivedTypes.h"
  23 #include "llvm/GlobalAlias.h"
  24 #include "llvm/GlobalVariable.h"
  25 #include "llvm/Function.h"
  26 #include "llvm/Instructions.h"
  27 #include "llvm/Intrinsics.h"
  28 #include "llvm/LLVMContext.h"
  29 #include "llvm/ADT/BitVector.h"
  30 #include "llvm/ADT/VectorExtras.h"
  31 #include "llvm/CodeGen/MachineFrameInfo.h"
  32 #include "llvm/CodeGen/MachineFunction.h"
  33 #include "llvm/CodeGen/MachineInstrBuilder.h"
  34 #include "llvm/CodeGen/MachineModuleInfo.h"
  35 #include "llvm/CodeGen/MachineRegisterInfo.h"
  36 #include "llvm/CodeGen/PseudoSourceValue.h"
  37 #include "llvm/Support/MathExtras.h"
  38 #include "llvm/Support/Debug.h"
  39 #include "llvm/Support/ErrorHandling.h"
  40 #include "llvm/Target/TargetOptions.h"
  41 #include "llvm/ADT/SmallSet.h"
  42 #include "llvm/ADT/StringExtras.h"
  43 #include "llvm/Support/CommandLine.h"
  44 #include "llvm/Support/raw_ostream.h"
  45 using namespace llvm;
  46
  47 static cl::opt<bool>
  48 DisableMMX("disable-mmx", cl::Hidden, cl::desc("Disable use of MMX"));
  49
  50 // Disable16Bit - 16-bit operations typically have a larger encoding than
  51 // corresponding 32-bit instructions, and 16-bit code is slow on some
  52 // processors. This is an experimental flag to disable 16-bit operations
  53 // (which forces them to be Legalized to 32-bit operations).
  54 static cl::opt<bool>
  55 Disable16Bit("disable-16bit", cl::Hidden,
  56              cl::desc("Disable use of 16-bit instructions"));
  57
  58 // Forward declarations.
  59 static SDValue getMOVL(SelectionDAG &DAG, DebugLoc dl, EVT VT, SDValue V1,
  60                        SDValue V2);
  61
  62 static TargetLoweringObjectFile *createTLOF(X86TargetMachine &TM) {
  63   switch (TM.getSubtarget<X86Subtarget>().TargetType) {
  64   default: llvm_unreachable("unknown subtarget type");
  65   case X86Subtarget::isDarwin:
  66     if (TM.getSubtarget<X86Subtarget>().is64Bit())
  67       return new X8664_MachoTargetObjectFile();
  68     return new X8632_MachoTargetObjectFile();
  69   case X86Subtarget::isELF:
  70     return new TargetLoweringObjectFileELF();
  71   case X86Subtarget::isMingw:
  72   case X86Subtarget::isCygwin:
  73   case X86Subtarget::isWindows:
  74     return new TargetLoweringObjectFileCOFF();
  75   }
  76
  77 }
  78
  79 X86TargetLowering::X86TargetLowering(X86TargetMachine &TM)
  80   : TargetLowering(TM, createTLOF(TM)) {
  81   Subtarget = &TM.getSubtarget<X86Subtarget>();
  82   X86ScalarSSEf64 = Subtarget->hasSSE2();
  83   X86ScalarSSEf32 = Subtarget->hasSSE1();
  84   X86StackPtr = Subtarget->is64Bit() ? X86::RSP : X86::ESP;
  85
  86   RegInfo = TM.getRegisterInfo();
  87   TD = getTargetData();
  88
  89   // Set up the TargetLowering object.
  90
  91   // X86 is weird, it always uses i8 for shift amounts and setcc results.
  92   setShiftAmountType(MVT::i8);
  93   setBooleanContents(ZeroOrOneBooleanContent);
  94   setSchedulingPreference(SchedulingForRegPressure);
  95   setStackPointerRegisterToSaveRestore(X86StackPtr);
  96
  97   if (Subtarget->isTargetDarwin()) {
  98     // Darwin should use _setjmp/_longjmp instead of setjmp/longjmp.
  99     setUseUnderscoreSetJmp(false);
 100     setUseUnderscoreLongJmp(false);
 101   } else if (Subtarget->isTargetMingw()) {
 102     // MS runtime is weird: it exports _setjmp, but longjmp!
 103     setUseUnderscoreSetJmp(true);
 104     setUseUnderscoreLongJmp(false);
 105   } else {
 106     setUseUnderscoreSetJmp(true);
 107     setUseUnderscoreLongJmp(true);
 108   }
 109
 110   // Set up the register classes.
 111   addRegisterClass(MVT::i8, X86::GR8RegisterClass);
 112   if (!Disable16Bit)
 113     addRegisterClass(MVT::i16, X86::GR16RegisterClass);
 114   addRegisterClass(MVT::i32, X86::GR32RegisterClass);
 115   if (Subtarget->is64Bit())
 116     addRegisterClass(MVT::i64, X86::GR64RegisterClass);
 117
 118   setLoadExtAction(ISD::SEXTLOAD, MVT::i1, Promote);
 119
 120   // We don't accept any truncstore of integer registers.
 121   setTruncStoreAction(MVT::i64, MVT::i32, Expand);
 122   if (!Disable16Bit)
 123     setTruncStoreAction(MVT::i64, MVT::i16, Expand);
 124   setTruncStoreAction(MVT::i64, MVT::i8 , Expand);
 125   if (!Disable16Bit)
 126     setTruncStoreAction(MVT::i32, MVT::i16, Expand);
 127   setTruncStoreAction(MVT::i32, MVT::i8 , Expand);
 128   setTruncStoreAction(MVT::i16, MVT::i8,  Expand);
 129
 130   // SETOEQ and SETUNE require checking two conditions.
 131   setCondCodeAction(ISD::SETOEQ, MVT::f32, Expand);
 132   setCondCodeAction(ISD::SETOEQ, MVT::f64, Expand);
 133   setCondCodeAction(ISD::SETOEQ, MVT::f80, Expand);
 134   setCondCodeAction(ISD::SETUNE, MVT::f32, Expand);
 135   setCondCodeAction(ISD::SETUNE, MVT::f64, Expand);
 136   setCondCodeAction(ISD::SETUNE, MVT::f80, Expand);
 137
 138   // Promote all UINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have this
 139   // operation.
 140   setOperationAction(ISD::UINT_TO_FP       , MVT::i1   , Promote);
 141   setOperationAction(ISD::UINT_TO_FP       , MVT::i8   , Promote);
 142   setOperationAction(ISD::UINT_TO_FP       , MVT::i16  , Promote);
 143
 144   if (Subtarget->is64Bit()) {
 145     setOperationAction(ISD::UINT_TO_FP     , MVT::i32  , Promote);
 146     setOperationAction(ISD::UINT_TO_FP     , MVT::i64  , Expand);
 147   } else if (!UseSoftFloat) {
 148     if (X86ScalarSSEf64) {
 149       // We have an impenetrably clever algorithm for ui64->double only.
 150       setOperationAction(ISD::UINT_TO_FP   , MVT::i64  , Custom);
 151     }
 152     // We have an algorithm for SSE2, and we turn this into a 64-bit
 153     // FILD for other targets.
 154     setOperationAction(ISD::UINT_TO_FP   , MVT::i32  , Custom);
 155   }
 156
 157   // Promote i1/i8 SINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have
 158   // this operation.
 159   setOperationAction(ISD::SINT_TO_FP       , MVT::i1   , Promote);
 160   setOperationAction(ISD::SINT_TO_FP       , MVT::i8   , Promote);
 161
 162   if (!UseSoftFloat) {
 163     // SSE has no i16 to fp conversion, only i32
 164     if (X86ScalarSSEf32) {
 165       setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Promote);
 166       // f32 and f64 cases are Legal, f80 case is not
 167       setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Custom);
 168     } else {
 169       setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Custom);
 170       setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Custom);
 171     }
 172   } else {
 173     setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Promote);
 174     setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Promote);
 175   }
 176
 177   // In 32-bit mode these are custom lowered.  In 64-bit mode F32 and F64
 178   // are Legal, f80 is custom lowered.
 179   setOperationAction(ISD::FP_TO_SINT     , MVT::i64  , Custom);
 180   setOperationAction(ISD::SINT_TO_FP     , MVT::i64  , Custom);
 181
 182   // Promote i1/i8 FP_TO_SINT to larger FP_TO_SINTS's, as X86 doesn't have
 183   // this operation.
 184   setOperationAction(ISD::FP_TO_SINT       , MVT::i1   , Promote);
 185   setOperationAction(ISD::FP_TO_SINT       , MVT::i8   , Promote);
 186
 187   if (X86ScalarSSEf32) {
 188     setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Promote);
 189     // f32 and f64 cases are Legal, f80 case is not
 190     setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Custom);
 191   } else {
 192     setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Custom);
 193     setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Custom);
 194   }
 195
 196   // Handle FP_TO_UINT by promoting the destination to a larger signed
 197   // conversion.
 198   setOperationAction(ISD::FP_TO_UINT       , MVT::i1   , Promote);
 199   setOperationAction(ISD::FP_TO_UINT       , MVT::i8   , Promote);
 200   setOperationAction(ISD::FP_TO_UINT       , MVT::i16  , Promote);
 201
 202   if (Subtarget->is64Bit()) {
 203     setOperationAction(ISD::FP_TO_UINT     , MVT::i64  , Expand);
 204     setOperationAction(ISD::FP_TO_UINT     , MVT::i32  , Promote);
 205   } else if (!UseSoftFloat) {
 206     if (X86ScalarSSEf32 && !Subtarget->hasSSE3())
 207       // Expand FP_TO_UINT into a select.
 208       // FIXME: We would like to use a Custom expander here eventually to do
 209       // the optimal thing for SSE vs. the default expansion in the legalizer.
 210       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Expand);
 211     else
 212       // With SSE3 we can use fisttpll to convert to a signed i64; without
 213       // SSE, we're stuck with a fistpll.
 214       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Custom);
 215   }
 216
 217   // TODO: when we have SSE, these could be more efficient, by using movd/movq.
 218   if (!X86ScalarSSEf64) {
 219     setOperationAction(ISD::BIT_CONVERT      , MVT::f32  , Expand);
 220     setOperationAction(ISD::BIT_CONVERT      , MVT::i32  , Expand);
 221   }
 222
 223   // Scalar integer divide and remainder are lowered to use operations that
 224   // produce two results, to match the available instructions. This exposes
 225   // the two-result form to trivial CSE, which is able to combine x/y and x%y
 226   // into a single instruction.
 227   //
 228   // Scalar integer multiply-high is also lowered to use two-result
 229   // operations, to match the available instructions. However, plain multiply
 230   // (low) operations are left as Legal, as there are single-result
 231   // instructions for this in x86. Using the two-result multiply instructions
 232   // when both high and low results are needed must be arranged by dagcombine.
 233   setOperationAction(ISD::MULHS           , MVT::i8    , Expand);
 234   setOperationAction(ISD::MULHU           , MVT::i8    , Expand);
 235   setOperationAction(ISD::SDIV            , MVT::i8    , Expand);
 236   setOperationAction(ISD::UDIV            , MVT::i8    , Expand);
 237   setOperationAction(ISD::SREM            , MVT::i8    , Expand);
 238   setOperationAction(ISD::UREM            , MVT::i8    , Expand);
 239   setOperationAction(ISD::MULHS           , MVT::i16   , Expand);
 240   setOperationAction(ISD::MULHU           , MVT::i16   , Expand);
 241   setOperationAction(ISD::SDIV            , MVT::i16   , Expand);
 242   setOperationAction(ISD::UDIV            , MVT::i16   , Expand);
 243   setOperationAction(ISD::SREM            , MVT::i16   , Expand);
 244   setOperationAction(ISD::UREM            , MVT::i16   , Expand);
 245   setOperationAction(ISD::MULHS           , MVT::i32   , Expand);
 246   setOperationAction(ISD::MULHU           , MVT::i32   , Expand);
 247   setOperationAction(ISD::SDIV            , MVT::i32   , Expand);
 248   setOperationAction(ISD::UDIV            , MVT::i32   , Expand);
 249   setOperationAction(ISD::SREM            , MVT::i32   , Expand);
 250   setOperationAction(ISD::UREM            , MVT::i32   , Expand);
 251   setOperationAction(ISD::MULHS           , MVT::i64   , Expand);
 252   setOperationAction(ISD::MULHU           , MVT::i64   , Expand);
 253   setOperationAction(ISD::SDIV            , MVT::i64   , Expand);
 254   setOperationAction(ISD::UDIV            , MVT::i64   , Expand);
 255   setOperationAction(ISD::SREM            , MVT::i64   , Expand);
 256   setOperationAction(ISD::UREM            , MVT::i64   , Expand);
 257
 258   setOperationAction(ISD::BR_JT            , MVT::Other, Expand);
 259   setOperationAction(ISD::BRCOND           , MVT::Other, Custom);
 260   setOperationAction(ISD::BR_CC            , MVT::Other, Expand);
 261   setOperationAction(ISD::SELECT_CC        , MVT::Other, Expand);
 262   if (Subtarget->is64Bit())
 263     setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i32, Legal);
 264   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i16  , Legal);
 265   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i8   , Legal);
 266   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1   , Expand);
 267   setOperationAction(ISD::FP_ROUND_INREG   , MVT::f32  , Expand);
 268   setOperationAction(ISD::FREM             , MVT::f32  , Expand);
 269   setOperationAction(ISD::FREM             , MVT::f64  , Expand);
 270   setOperationAction(ISD::FREM             , MVT::f80  , Expand);
 271   setOperationAction(ISD::FLT_ROUNDS_      , MVT::i32  , Custom);
 272
 273   setOperationAction(ISD::CTPOP            , MVT::i8   , Expand);
 274   setOperationAction(ISD::CTTZ             , MVT::i8   , Custom);
 275   setOperationAction(ISD::CTLZ             , MVT::i8   , Custom);
 276   setOperationAction(ISD::CTPOP            , MVT::i16  , Expand);
 277   if (Disable16Bit) {
 278     setOperationAction(ISD::CTTZ           , MVT::i16  , Expand);
 279     setOperationAction(ISD::CTLZ           , MVT::i16  , Expand);
 280   } else {
 281     setOperationAction(ISD::CTTZ           , MVT::i16  , Custom);
 282     setOperationAction(ISD::CTLZ           , MVT::i16  , Custom);
 283   }
 284   setOperationAction(ISD::CTPOP            , MVT::i32  , Expand);
 285   setOperationAction(ISD::CTTZ             , MVT::i32  , Custom);
 286   setOperationAction(ISD::CTLZ             , MVT::i32  , Custom);
 287   if (Subtarget->is64Bit()) {
 288     setOperationAction(ISD::CTPOP          , MVT::i64  , Expand);
 289     setOperationAction(ISD::CTTZ           , MVT::i64  , Custom);
 290     setOperationAction(ISD::CTLZ           , MVT::i64  , Custom);
 291   }
 292
 293   setOperationAction(ISD::READCYCLECOUNTER , MVT::i64  , Custom);
 294   setOperationAction(ISD::BSWAP            , MVT::i16  , Expand);
 295
 296   // These should be promoted to a larger select which is supported.
 297   setOperationAction(ISD::SELECT          , MVT::i1   , Promote);
 298   // X86 wants to expand cmov itself.
 299   setOperationAction(ISD::SELECT          , MVT::i8   , Custom);
 300   if (Disable16Bit)
 301     setOperationAction(ISD::SELECT        , MVT::i16  , Expand);
 302   else
 303     setOperationAction(ISD::SELECT        , MVT::i16  , Custom);
 304   setOperationAction(ISD::SELECT          , MVT::i32  , Custom);
 305   setOperationAction(ISD::SELECT          , MVT::f32  , Custom);
 306   setOperationAction(ISD::SELECT          , MVT::f64  , Custom);
 307   setOperationAction(ISD::SELECT          , MVT::f80  , Custom);
 308   setOperationAction(ISD::SETCC           , MVT::i8   , Custom);
 309   if (Disable16Bit)
 310     setOperationAction(ISD::SETCC         , MVT::i16  , Expand);
 311   else
 312     setOperationAction(ISD::SETCC         , MVT::i16  , Custom);
 313   setOperationAction(ISD::SETCC           , MVT::i32  , Custom);
 314   setOperationAction(ISD::SETCC           , MVT::f32  , Custom);
 315   setOperationAction(ISD::SETCC           , MVT::f64  , Custom);
 316   setOperationAction(ISD::SETCC           , MVT::f80  , Custom);
 317   if (Subtarget->is64Bit()) {
 318     setOperationAction(ISD::SELECT        , MVT::i64  , Custom);
 319     setOperationAction(ISD::SETCC         , MVT::i64  , Custom);
 320   }
 321   setOperationAction(ISD::EH_RETURN       , MVT::Other, Custom);
 322
 323   // Darwin ABI issue.
 324   setOperationAction(ISD::ConstantPool    , MVT::i32  , Custom);
 325   setOperationAction(ISD::JumpTable       , MVT::i32  , Custom);
 326   setOperationAction(ISD::GlobalAddress   , MVT::i32  , Custom);
 327   setOperationAction(ISD::GlobalTLSAddress, MVT::i32  , Custom);
 328   if (Subtarget->is64Bit())
 329     setOperationAction(ISD::GlobalTLSAddress, MVT::i64, Custom);
 330   setOperationAction(ISD::ExternalSymbol  , MVT::i32  , Custom);
 331   setOperationAction(ISD::BlockAddress    , MVT::i32  , Custom);
 332   if (Subtarget->is64Bit()) {
 333     setOperationAction(ISD::ConstantPool  , MVT::i64  , Custom);
 334     setOperationAction(ISD::JumpTable     , MVT::i64  , Custom);
 335     setOperationAction(ISD::GlobalAddress , MVT::i64  , Custom);
 336     setOperationAction(ISD::ExternalSymbol, MVT::i64  , Custom);
 337     setOperationAction(ISD::BlockAddress  , MVT::i64  , Custom);
 338   }
 339   // 64-bit addm sub, shl, sra, srl (iff 32-bit x86)
 340   setOperationAction(ISD::SHL_PARTS       , MVT::i32  , Custom);
 341   setOperationAction(ISD::SRA_PARTS       , MVT::i32  , Custom);
 342   setOperationAction(ISD::SRL_PARTS       , MVT::i32  , Custom);
 343   if (Subtarget->is64Bit()) {
 344     setOperationAction(ISD::SHL_PARTS     , MVT::i64  , Custom);
 345     setOperationAction(ISD::SRA_PARTS     , MVT::i64  , Custom);
 346     setOperationAction(ISD::SRL_PARTS     , MVT::i64  , Custom);
 347   }
 348
 349   if (Subtarget->hasSSE1())
 350     setOperationAction(ISD::PREFETCH      , MVT::Other, Legal);
 351
 352   if (!Subtarget->hasSSE2())
 353     setOperationAction(ISD::MEMBARRIER    , MVT::Other, Expand);
 354
 355   // Expand certain atomics
 356   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i8, Custom);
 357   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i16, Custom);
 358   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i32, Custom);
 359   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i64, Custom);
 360
 361   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i8, Custom);
 362   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i16, Custom);
 363   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i32, Custom);
 364   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i64, Custom);
 365
 366   if (!Subtarget->is64Bit()) {
 367     setOperationAction(ISD::ATOMIC_LOAD_ADD, MVT::i64, Custom);
 368     setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i64, Custom);
 369     setOperationAction(ISD::ATOMIC_LOAD_AND, MVT::i64, Custom);
 370     setOperationAction(ISD::ATOMIC_LOAD_OR, MVT::i64, Custom);
 371     setOperationAction(ISD::ATOMIC_LOAD_XOR, MVT::i64, Custom);
 372     setOperationAction(ISD::ATOMIC_LOAD_NAND, MVT::i64, Custom);
 373     setOperationAction(ISD::ATOMIC_SWAP, MVT::i64, Custom);
 374   }
 375
 376   // Use the default ISD::DBG_STOPPOINT.
 377   setOperationAction(ISD::DBG_STOPPOINT, MVT::Other, Expand);
 378   // FIXME - use subtarget debug flags
 379   if (!Subtarget->isTargetDarwin() &&
 380       !Subtarget->isTargetELF() &&
 381       !Subtarget->isTargetCygMing()) {
 382     setOperationAction(ISD::DBG_LABEL, MVT::Other, Expand);
 383     setOperationAction(ISD::EH_LABEL, MVT::Other, Expand);
 384   }
 385
 386   setOperationAction(ISD::EXCEPTIONADDR, MVT::i64, Expand);
 387   setOperationAction(ISD::EHSELECTION,   MVT::i64, Expand);
 388   setOperationAction(ISD::EXCEPTIONADDR, MVT::i32, Expand);
 389   setOperationAction(ISD::EHSELECTION,   MVT::i32, Expand);
 390   if (Subtarget->is64Bit()) {
 391     setExceptionPointerRegister(X86::RAX);
 392     setExceptionSelectorRegister(X86::RDX);
 393   } else {
 394     setExceptionPointerRegister(X86::EAX);
 395     setExceptionSelectorRegister(X86::EDX);
 396   }
 397   setOperationAction(ISD::FRAME_TO_ARGS_OFFSET, MVT::i32, Custom);
 398   setOperationAction(ISD::FRAME_TO_ARGS_OFFSET, MVT::i64, Custom);
 399
 400   setOperationAction(ISD::TRAMPOLINE, MVT::Other, Custom);
 401
 402   setOperationAction(ISD::TRAP, MVT::Other, Legal);
 403
 404   // VASTART needs to be custom lowered to use the VarArgsFrameIndex
 405   setOperationAction(ISD::VASTART           , MVT::Other, Custom);
 406   setOperationAction(ISD::VAEND             , MVT::Other, Expand);
 407   if (Subtarget->is64Bit()) {
 408     setOperationAction(ISD::VAARG           , MVT::Other, Custom);
 409     setOperationAction(ISD::VACOPY          , MVT::Other, Custom);
 410   } else {
 411     setOperationAction(ISD::VAARG           , MVT::Other, Expand);
 412     setOperationAction(ISD::VACOPY          , MVT::Other, Expand);
 413   }
 414
 415   setOperationAction(ISD::STACKSAVE,          MVT::Other, Expand);
 416   setOperationAction(ISD::STACKRESTORE,       MVT::Other, Expand);
 417   if (Subtarget->is64Bit())
 418     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i64, Expand);
 419   if (Subtarget->isTargetCygMing())
 420     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32, Custom);
 421   else
 422     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32, Expand);
 423
 424   if (!UseSoftFloat && X86ScalarSSEf64) {
 425     // f32 and f64 use SSE.
 426     // Set up the FP register classes.
 427     addRegisterClass(MVT::f32, X86::FR32RegisterClass);
 428     addRegisterClass(MVT::f64, X86::FR64RegisterClass);
 429
 430     // Use ANDPD to simulate FABS.
 431     setOperationAction(ISD::FABS , MVT::f64, Custom);
 432     setOperationAction(ISD::FABS , MVT::f32, Custom);
 433
 434     // Use XORP to simulate FNEG.
 435     setOperationAction(ISD::FNEG , MVT::f64, Custom);
 436     setOperationAction(ISD::FNEG , MVT::f32, Custom);
 437
 438     // Use ANDPD and ORPD to simulate FCOPYSIGN.
 439     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Custom);
 440     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 441
 442     // We don't support sin/cos/fmod
 443     setOperationAction(ISD::FSIN , MVT::f64, Expand);
 444     setOperationAction(ISD::FCOS , MVT::f64, Expand);
 445     setOperationAction(ISD::FSIN , MVT::f32, Expand);
 446     setOperationAction(ISD::FCOS , MVT::f32, Expand);
 447
 448     // Expand FP immediates into loads from the stack, except for the special
 449     // cases we handle.
 450     addLegalFPImmediate(APFloat(+0.0)); // xorpd
 451     addLegalFPImmediate(APFloat(+0.0f)); // xorps
 452   } else if (!UseSoftFloat && X86ScalarSSEf32) {
 453     // Use SSE for f32, x87 for f64.
 454     // Set up the FP register classes.
 455     addRegisterClass(MVT::f32, X86::FR32RegisterClass);
 456     addRegisterClass(MVT::f64, X86::RFP64RegisterClass);
 457
 458     // Use ANDPS to simulate FABS.
 459     setOperationAction(ISD::FABS , MVT::f32, Custom);
 460
 461     // Use XORP to simulate FNEG.
 462     setOperationAction(ISD::FNEG , MVT::f32, Custom);
 463
 464     setOperationAction(ISD::UNDEF,     MVT::f64, Expand);
 465
 466     // Use ANDPS and ORPS to simulate FCOPYSIGN.
 467     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 468     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 469
 470     // We don't support sin/cos/fmod
 471     setOperationAction(ISD::FSIN , MVT::f32, Expand);
 472     setOperationAction(ISD::FCOS , MVT::f32, Expand);
 473
 474     // Special cases we handle for FP constants.
 475     addLegalFPImmediate(APFloat(+0.0f)); // xorps
 476     addLegalFPImmediate(APFloat(+0.0)); // FLD0
 477     addLegalFPImmediate(APFloat(+1.0)); // FLD1
 478     addLegalFPImmediate(APFloat(-0.0)); // FLD0/FCHS
 479     addLegalFPImmediate(APFloat(-1.0)); // FLD1/FCHS
 480
 481     if (!UnsafeFPMath) {
 482       setOperationAction(ISD::FSIN           , MVT::f64  , Expand);
 483       setOperationAction(ISD::FCOS           , MVT::f64  , Expand);
 484     }
 485   } else if (!UseSoftFloat) {
 486     // f32 and f64 in x87.
 487     // Set up the FP register classes.
 488     addRegisterClass(MVT::f64, X86::RFP64RegisterClass);
 489     addRegisterClass(MVT::f32, X86::RFP32RegisterClass);
 490
 491     setOperationAction(ISD::UNDEF,     MVT::f64, Expand);
 492     setOperationAction(ISD::UNDEF,     MVT::f32, Expand);
 493     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 494     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Expand);
 495
 496     if (!UnsafeFPMath) {
 497       setOperationAction(ISD::FSIN           , MVT::f64  , Expand);
 498       setOperationAction(ISD::FCOS           , MVT::f64  , Expand);
 499     }
 500     addLegalFPImmediate(APFloat(+0.0)); // FLD0
 501     addLegalFPImmediate(APFloat(+1.0)); // FLD1
 502     addLegalFPImmediate(APFloat(-0.0)); // FLD0/FCHS
 503     addLegalFPImmediate(APFloat(-1.0)); // FLD1/FCHS
 504     addLegalFPImmediate(APFloat(+0.0f)); // FLD0
 505     addLegalFPImmediate(APFloat(+1.0f)); // FLD1
 506     addLegalFPImmediate(APFloat(-0.0f)); // FLD0/FCHS
 507     addLegalFPImmediate(APFloat(-1.0f)); // FLD1/FCHS
 508   }
 509
 510   // Long double always uses X87.
 511   if (!UseSoftFloat) {
 512     addRegisterClass(MVT::f80, X86::RFP80RegisterClass);
 513     setOperationAction(ISD::UNDEF,     MVT::f80, Expand);
 514     setOperationAction(ISD::FCOPYSIGN, MVT::f80, Expand);
 515     {
 516       bool ignored;
 517       APFloat TmpFlt(+0.0);
 518       TmpFlt.convert(APFloat::x87DoubleExtended, APFloat::rmNearestTiesToEven,
 519                      &ignored);
 520       addLegalFPImmediate(TmpFlt);  // FLD0
 521       TmpFlt.changeSign();
 522       addLegalFPImmediate(TmpFlt);  // FLD0/FCHS
 523       APFloat TmpFlt2(+1.0);
 524       TmpFlt2.convert(APFloat::x87DoubleExtended, APFloat::rmNearestTiesToEven,
 525                       &ignored);
 526       addLegalFPImmediate(TmpFlt2);  // FLD1
 527       TmpFlt2.changeSign();
 528       addLegalFPImmediate(TmpFlt2);  // FLD1/FCHS
 529     }
 530
 531     if (!UnsafeFPMath) {
 532       setOperationAction(ISD::FSIN           , MVT::f80  , Expand);
 533       setOperationAction(ISD::FCOS           , MVT::f80  , Expand);
 534     }
 535   }
 536
 537   // Always use a library call for pow.
 538   setOperationAction(ISD::FPOW             , MVT::f32  , Expand);
 539   setOperationAction(ISD::FPOW             , MVT::f64  , Expand);
 540   setOperationAction(ISD::FPOW             , MVT::f80  , Expand);
 541
 542   setOperationAction(ISD::FLOG, MVT::f80, Expand);
 543   setOperationAction(ISD::FLOG2, MVT::f80, Expand);
 544   setOperationAction(ISD::FLOG10, MVT::f80, Expand);
 545   setOperationAction(ISD::FEXP, MVT::f80, Expand);
 546   setOperationAction(ISD::FEXP2, MVT::f80, Expand);
 547
 548   // First set operation action for all vector types to either promote
 549   // (for widening) or expand (for scalarization). Then we will selectively
 550   // turn on ones that can be effectively codegen'd.
 551   for (unsigned VT = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
 552        VT <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++VT) {
 553     setOperationAction(ISD::ADD , (MVT::SimpleValueType)VT, Expand);
 554     setOperationAction(ISD::SUB , (MVT::SimpleValueType)VT, Expand);
 555     setOperationAction(ISD::FADD, (MVT::SimpleValueType)VT, Expand);
 556     setOperationAction(ISD::FNEG, (MVT::SimpleValueType)VT, Expand);
 557     setOperationAction(ISD::FSUB, (MVT::SimpleValueType)VT, Expand);
 558     setOperationAction(ISD::MUL , (MVT::SimpleValueType)VT, Expand);
 559     setOperationAction(ISD::FMUL, (MVT::SimpleValueType)VT, Expand);
 560     setOperationAction(ISD::SDIV, (MVT::SimpleValueType)VT, Expand);
 561     setOperationAction(ISD::UDIV, (MVT::SimpleValueType)VT, Expand);
 562     setOperationAction(ISD::FDIV, (MVT::SimpleValueType)VT, Expand);
 563     setOperationAction(ISD::SREM, (MVT::SimpleValueType)VT, Expand);
 564     setOperationAction(ISD::UREM, (MVT::SimpleValueType)VT, Expand);
 565     setOperationAction(ISD::LOAD, (MVT::SimpleValueType)VT, Expand);
 566     setOperationAction(ISD::VECTOR_SHUFFLE, (MVT::SimpleValueType)VT, Expand);
 567     setOperationAction(ISD::EXTRACT_VECTOR_ELT,(MVT::SimpleValueType)VT,Expand);
 568     setOperationAction(ISD::EXTRACT_SUBVECTOR,(MVT::SimpleValueType)VT,Expand);
 569     setOperationAction(ISD::INSERT_VECTOR_ELT,(MVT::SimpleValueType)VT, Expand);
 570     setOperationAction(ISD::FABS, (MVT::SimpleValueType)VT, Expand);
 571     setOperationAction(ISD::FSIN, (MVT::SimpleValueType)VT, Expand);
 572     setOperationAction(ISD::FCOS, (MVT::SimpleValueType)VT, Expand);
 573     setOperationAction(ISD::FREM, (MVT::SimpleValueType)VT, Expand);
 574     setOperationAction(ISD::FPOWI, (MVT::SimpleValueType)VT, Expand);
 575     setOperationAction(ISD::FSQRT, (MVT::SimpleValueType)VT, Expand);
 576     setOperationAction(ISD::FCOPYSIGN, (MVT::SimpleValueType)VT, Expand);
 577     setOperationAction(ISD::SMUL_LOHI, (MVT::SimpleValueType)VT, Expand);
 578     setOperationAction(ISD::UMUL_LOHI, (MVT::SimpleValueType)VT, Expand);
 579     setOperationAction(ISD::SDIVREM, (MVT::SimpleValueType)VT, Expand);
 580     setOperationAction(ISD::UDIVREM, (MVT::SimpleValueType)VT, Expand);
 581     setOperationAction(ISD::FPOW, (MVT::SimpleValueType)VT, Expand);
 582     setOperationAction(ISD::CTPOP, (MVT::SimpleValueType)VT, Expand);
 583     setOperationAction(ISD::CTTZ, (MVT::SimpleValueType)VT, Expand);
 584     setOperationAction(ISD::CTLZ, (MVT::SimpleValueType)VT, Expand);
 585     setOperationAction(ISD::SHL, (MVT::SimpleValueType)VT, Expand);
 586     setOperationAction(ISD::SRA, (MVT::SimpleValueType)VT, Expand);
 587     setOperationAction(ISD::SRL, (MVT::SimpleValueType)VT, Expand);
 588     setOperationAction(ISD::ROTL, (MVT::SimpleValueType)VT, Expand);
 589     setOperationAction(ISD::ROTR, (MVT::SimpleValueType)VT, Expand);
 590     setOperationAction(ISD::BSWAP, (MVT::SimpleValueType)VT, Expand);
 591     setOperationAction(ISD::VSETCC, (MVT::SimpleValueType)VT, Expand);
 592     setOperationAction(ISD::FLOG, (MVT::SimpleValueType)VT, Expand);
 593     setOperationAction(ISD::FLOG2, (MVT::SimpleValueType)VT, Expand);
 594     setOperationAction(ISD::FLOG10, (MVT::SimpleValueType)VT, Expand);
 595     setOperationAction(ISD::FEXP, (MVT::SimpleValueType)VT, Expand);
 596     setOperationAction(ISD::FEXP2, (MVT::SimpleValueType)VT, Expand);
 597     setOperationAction(ISD::FP_TO_UINT, (MVT::SimpleValueType)VT, Expand);
 598     setOperationAction(ISD::FP_TO_SINT, (MVT::SimpleValueType)VT, Expand);
 599     setOperationAction(ISD::UINT_TO_FP, (MVT::SimpleValueType)VT, Expand);
 600     setOperationAction(ISD::SINT_TO_FP, (MVT::SimpleValueType)VT, Expand);
 601   }
 602
 603   // FIXME: In order to prevent SSE instructions being expanded to MMX ones
 604   // with -msoft-float, disable use of MMX as well.
 605   if (!UseSoftFloat && !DisableMMX && Subtarget->hasMMX()) {
 606     addRegisterClass(MVT::v8i8,  X86::VR64RegisterClass);
 607     addRegisterClass(MVT::v4i16, X86::VR64RegisterClass);
 608     addRegisterClass(MVT::v2i32, X86::VR64RegisterClass);
 609     addRegisterClass(MVT::v2f32, X86::VR64RegisterClass);
 610     addRegisterClass(MVT::v1i64, X86::VR64RegisterClass);
 611
 612     setOperationAction(ISD::ADD,                MVT::v8i8,  Legal);
 613     setOperationAction(ISD::ADD,                MVT::v4i16, Legal);
 614     setOperationAction(ISD::ADD,                MVT::v2i32, Legal);
 615     setOperationAction(ISD::ADD,                MVT::v1i64, Legal);
 616
 617     setOperationAction(ISD::SUB,                MVT::v8i8,  Legal);
 618     setOperationAction(ISD::SUB,                MVT::v4i16, Legal);
 619     setOperationAction(ISD::SUB,                MVT::v2i32, Legal);
 620     setOperationAction(ISD::SUB,                MVT::v1i64, Legal);
 621
 622     setOperationAction(ISD::MULHS,              MVT::v4i16, Legal);
 623     setOperationAction(ISD::MUL,                MVT::v4i16, Legal);
 624
 625     setOperationAction(ISD::AND,                MVT::v8i8,  Promote);
 626     AddPromotedToType (ISD::AND,                MVT::v8i8,  MVT::v1i64);
 627     setOperationAction(ISD::AND,                MVT::v4i16, Promote);
 628     AddPromotedToType (ISD::AND,                MVT::v4i16, MVT::v1i64);
 629     setOperationAction(ISD::AND,                MVT::v2i32, Promote);
 630     AddPromotedToType (ISD::AND,                MVT::v2i32, MVT::v1i64);
 631     setOperationAction(ISD::AND,                MVT::v1i64, Legal);
 632
 633     setOperationAction(ISD::OR,                 MVT::v8i8,  Promote);
 634     AddPromotedToType (ISD::OR,                 MVT::v8i8,  MVT::v1i64);
 635     setOperationAction(ISD::OR,                 MVT::v4i16, Promote);
 636     AddPromotedToType (ISD::OR,                 MVT::v4i16, MVT::v1i64);
 637     setOperationAction(ISD::OR,                 MVT::v2i32, Promote);
 638     AddPromotedToType (ISD::OR,                 MVT::v2i32, MVT::v1i64);
 639     setOperationAction(ISD::OR,                 MVT::v1i64, Legal);
 640
 641     setOperationAction(ISD::XOR,                MVT::v8i8,  Promote);
 642     AddPromotedToType (ISD::XOR,                MVT::v8i8,  MVT::v1i64);
 643     setOperationAction(ISD::XOR,                MVT::v4i16, Promote);
 644     AddPromotedToType (ISD::XOR,                MVT::v4i16, MVT::v1i64);
 645     setOperationAction(ISD::XOR,                MVT::v2i32, Promote);
 646     AddPromotedToType (ISD::XOR,                MVT::v2i32, MVT::v1i64);
 647     setOperationAction(ISD::XOR,                MVT::v1i64, Legal);
 648
 649     setOperationAction(ISD::LOAD,               MVT::v8i8,  Promote);
 650     AddPromotedToType (ISD::LOAD,               MVT::v8i8,  MVT::v1i64);
 651     setOperationAction(ISD::LOAD,               MVT::v4i16, Promote);
 652     AddPromotedToType (ISD::LOAD,               MVT::v4i16, MVT::v1i64);
 653     setOperationAction(ISD::LOAD,               MVT::v2i32, Promote);
 654     AddPromotedToType (ISD::LOAD,               MVT::v2i32, MVT::v1i64);
 655     setOperationAction(ISD::LOAD,               MVT::v2f32, Promote);
 656     AddPromotedToType (ISD::LOAD,               MVT::v2f32, MVT::v1i64);
 657     setOperationAction(ISD::LOAD,               MVT::v1i64, Legal);
 658
 659     setOperationAction(ISD::BUILD_VECTOR,       MVT::v8i8,  Custom);
 660     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4i16, Custom);
 661     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2i32, Custom);
 662     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2f32, Custom);
 663     setOperationAction(ISD::BUILD_VECTOR,       MVT::v1i64, Custom);
 664
 665     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v8i8,  Custom);
 666     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4i16, Custom);
 667     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2i32, Custom);
 668     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v1i64, Custom);
 669
 670     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v2f32, Custom);
 671     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v8i8,  Custom);
 672     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v4i16, Custom);
 673     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v1i64, Custom);
 674
 675     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i16, Custom);
 676
 677     setTruncStoreAction(MVT::v8i16,             MVT::v8i8, Expand);
 678     setOperationAction(ISD::TRUNCATE,           MVT::v8i8, Expand);
 679     setOperationAction(ISD::SELECT,             MVT::v8i8, Promote);
 680     setOperationAction(ISD::SELECT,             MVT::v4i16, Promote);
 681     setOperationAction(ISD::SELECT,             MVT::v2i32, Promote);
 682     setOperationAction(ISD::SELECT,             MVT::v1i64, Custom);
 683     setOperationAction(ISD::VSETCC,             MVT::v8i8, Custom);
 684     setOperationAction(ISD::VSETCC,             MVT::v4i16, Custom);
 685     setOperationAction(ISD::VSETCC,             MVT::v2i32, Custom);
 686   }
 687
 688   if (!UseSoftFloat && Subtarget->hasSSE1()) {
 689     addRegisterClass(MVT::v4f32, X86::VR128RegisterClass);
 690
 691     setOperationAction(ISD::FADD,               MVT::v4f32, Legal);
 692     setOperationAction(ISD::FSUB,               MVT::v4f32, Legal);
 693     setOperationAction(ISD::FMUL,               MVT::v4f32, Legal);
 694     setOperationAction(ISD::FDIV,               MVT::v4f32, Legal);
 695     setOperationAction(ISD::FSQRT,              MVT::v4f32, Legal);
 696     setOperationAction(ISD::FNEG,               MVT::v4f32, Custom);
 697     setOperationAction(ISD::LOAD,               MVT::v4f32, Legal);
 698     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4f32, Custom);
 699     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4f32, Custom);
 700     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f32, Custom);
 701     setOperationAction(ISD::SELECT,             MVT::v4f32, Custom);
 702     setOperationAction(ISD::VSETCC,             MVT::v4f32, Custom);
 703   }
 704
 705   if (!UseSoftFloat && Subtarget->hasSSE2()) {
 706     addRegisterClass(MVT::v2f64, X86::VR128RegisterClass);
 707
 708     // FIXME: Unfortunately -soft-float and -no-implicit-float means XMM
 709     // registers cannot be used even for integer operations.
 710     addRegisterClass(MVT::v16i8, X86::VR128RegisterClass);
 711     addRegisterClass(MVT::v8i16, X86::VR128RegisterClass);
 712     addRegisterClass(MVT::v4i32, X86::VR128RegisterClass);
 713     addRegisterClass(MVT::v2i64, X86::VR128RegisterClass);
 714
 715     setOperationAction(ISD::ADD,                MVT::v16i8, Legal);
 716     setOperationAction(ISD::ADD,                MVT::v8i16, Legal);
 717     setOperationAction(ISD::ADD,                MVT::v4i32, Legal);
 718     setOperationAction(ISD::ADD,                MVT::v2i64, Legal);
 719     setOperationAction(ISD::MUL,                MVT::v2i64, Custom);
 720     setOperationAction(ISD::SUB,                MVT::v16i8, Legal);
 721     setOperationAction(ISD::SUB,                MVT::v8i16, Legal);
 722     setOperationAction(ISD::SUB,                MVT::v4i32, Legal);
 723     setOperationAction(ISD::SUB,                MVT::v2i64, Legal);
 724     setOperationAction(ISD::MUL,                MVT::v8i16, Legal);
 725     setOperationAction(ISD::FADD,               MVT::v2f64, Legal);
 726     setOperationAction(ISD::FSUB,               MVT::v2f64, Legal);
 727     setOperationAction(ISD::FMUL,               MVT::v2f64, Legal);
 728     setOperationAction(ISD::FDIV,               MVT::v2f64, Legal);
 729     setOperationAction(ISD::FSQRT,              MVT::v2f64, Legal);
 730     setOperationAction(ISD::FNEG,               MVT::v2f64, Custom);
 731
 732     setOperationAction(ISD::VSETCC,             MVT::v2f64, Custom);
 733     setOperationAction(ISD::VSETCC,             MVT::v16i8, Custom);
 734     setOperationAction(ISD::VSETCC,             MVT::v8i16, Custom);
 735     setOperationAction(ISD::VSETCC,             MVT::v4i32, Custom);
 736
 737     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v16i8, Custom);
 738     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v8i16, Custom);
 739     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i16, Custom);
 740     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i32, Custom);
 741     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f32, Custom);
 742
 743     // Custom lower build_vector, vector_shuffle, and extract_vector_elt.
 744     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v2i64; ++i) {
 745       EVT VT = (MVT::SimpleValueType)i;
 746       // Do not attempt to custom lower non-power-of-2 vectors
 747       if (!isPowerOf2_32(VT.getVectorNumElements()))
 748         continue;
 749       // Do not attempt to custom lower non-128-bit vectors
 750       if (!VT.is128BitVector())
 751         continue;
 752       setOperationAction(ISD::BUILD_VECTOR,
 753                          VT.getSimpleVT().SimpleTy, Custom);
 754       setOperationAction(ISD::VECTOR_SHUFFLE,
 755                          VT.getSimpleVT().SimpleTy, Custom);
 756       setOperationAction(ISD::EXTRACT_VECTOR_ELT,
 757                          VT.getSimpleVT().SimpleTy, Custom);
 758     }
 759
 760     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2f64, Custom);
 761     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2i64, Custom);
 762     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2f64, Custom);
 763     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2i64, Custom);
 764     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2f64, Custom);
 765     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2f64, Custom);
 766
 767     if (Subtarget->is64Bit()) {
 768       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2i64, Custom);
 769       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2i64, Custom);
 770     }
 771
 772     // Promote v16i8, v8i16, v4i32 load, select, and, or, xor to v2i64.
 773     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v2i64; i++) {
 774       MVT::SimpleValueType SVT = (MVT::SimpleValueType)i;
 775       EVT VT = SVT;
 776
 777       // Do not attempt to promote non-128-bit vectors
 778       if (!VT.is128BitVector()) {
 779         continue;
 780       }
 781       setOperationAction(ISD::AND,    SVT, Promote);
 782       AddPromotedToType (ISD::AND,    SVT, MVT::v2i64);
 783       setOperationAction(ISD::OR,     SVT, Promote);
 784       AddPromotedToType (ISD::OR,     SVT, MVT::v2i64);
 785       setOperationAction(ISD::XOR,    SVT, Promote);
 786       AddPromotedToType (ISD::XOR,    SVT, MVT::v2i64);
 787       setOperationAction(ISD::LOAD,   SVT, Promote);
 788       AddPromotedToType (ISD::LOAD,   SVT, MVT::v2i64);
 789       setOperationAction(ISD::SELECT, SVT, Promote);
 790       AddPromotedToType (ISD::SELECT, SVT, MVT::v2i64);
 791     }
 792
 793     setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 794
 795     // Custom lower v2i64 and v2f64 selects.
 796     setOperationAction(ISD::LOAD,               MVT::v2f64, Legal);
 797     setOperationAction(ISD::LOAD,               MVT::v2i64, Legal);
 798     setOperationAction(ISD::SELECT,             MVT::v2f64, Custom);
 799     setOperationAction(ISD::SELECT,             MVT::v2i64, Custom);
 800
 801     setOperationAction(ISD::FP_TO_SINT,         MVT::v4i32, Legal);
 802     setOperationAction(ISD::SINT_TO_FP,         MVT::v4i32, Legal);
 803     if (!DisableMMX && Subtarget->hasMMX()) {
 804       setOperationAction(ISD::FP_TO_SINT,         MVT::v2i32, Custom);
 805       setOperationAction(ISD::SINT_TO_FP,         MVT::v2i32, Custom);
 806     }
 807   }
 808
 809   if (Subtarget->hasSSE41()) {
 810     // FIXME: Do we need to handle scalar-to-vector here?
 811     setOperationAction(ISD::MUL,                MVT::v4i32, Legal);
 812
 813     // i8 and i16 vectors are custom , because the source register and source
 814     // source memory operand types are not the same width.  f32 vectors are
 815     // custom since the immediate controlling the insert encodes additional
 816     // information.
 817     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v16i8, Custom);
 818     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i16, Custom);
 819     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i32, Custom);
 820     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f32, Custom);
 821
 822     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v16i8, Custom);
 823     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v8i16, Custom);
 824     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4i32, Custom);
 825     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f32, Custom);
 826
 827     if (Subtarget->is64Bit()) {
 828       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2i64, Legal);
 829       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2i64, Legal);
 830     }
 831   }
 832
 833   if (Subtarget->hasSSE42()) {
 834     setOperationAction(ISD::VSETCC,             MVT::v2i64, Custom);
 835   }
 836
 837   if (!UseSoftFloat && Subtarget->hasAVX()) {
 838     addRegisterClass(MVT::v8f32, X86::VR256RegisterClass);
 839     addRegisterClass(MVT::v4f64, X86::VR256RegisterClass);
 840     addRegisterClass(MVT::v8i32, X86::VR256RegisterClass);
 841     addRegisterClass(MVT::v4i64, X86::VR256RegisterClass);
 842
 843     setOperationAction(ISD::LOAD,               MVT::v8f32, Legal);
 844     setOperationAction(ISD::LOAD,               MVT::v8i32, Legal);
 845     setOperationAction(ISD::LOAD,               MVT::v4f64, Legal);
 846     setOperationAction(ISD::LOAD,               MVT::v4i64, Legal);
 847     setOperationAction(ISD::FADD,               MVT::v8f32, Legal);
 848     setOperationAction(ISD::FSUB,               MVT::v8f32, Legal);
 849     setOperationAction(ISD::FMUL,               MVT::v8f32, Legal);
 850     setOperationAction(ISD::FDIV,               MVT::v8f32, Legal);
 851     setOperationAction(ISD::FSQRT,              MVT::v8f32, Legal);
 852     setOperationAction(ISD::FNEG,               MVT::v8f32, Custom);
 853     //setOperationAction(ISD::BUILD_VECTOR,       MVT::v8f32, Custom);
 854     //setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v8f32, Custom);
 855     //setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v8f32, Custom);
 856     //setOperationAction(ISD::SELECT,             MVT::v8f32, Custom);
 857     //setOperationAction(ISD::VSETCC,             MVT::v8f32, Custom);
 858
 859     // Operations to consider commented out -v16i16 v32i8
 860     //setOperationAction(ISD::ADD,                MVT::v16i16, Legal);
 861     setOperationAction(ISD::ADD,                MVT::v8i32, Custom);
 862     setOperationAction(ISD::ADD,                MVT::v4i64, Custom);
 863     //setOperationAction(ISD::SUB,                MVT::v32i8, Legal);
 864     //setOperationAction(ISD::SUB,                MVT::v16i16, Legal);
 865     setOperationAction(ISD::SUB,                MVT::v8i32, Custom);
 866     setOperationAction(ISD::SUB,                MVT::v4i64, Custom);
 867     //setOperationAction(ISD::MUL,                MVT::v16i16, Legal);
 868     setOperationAction(ISD::FADD,               MVT::v4f64, Legal);
 869     setOperationAction(ISD::FSUB,               MVT::v4f64, Legal);
 870     setOperationAction(ISD::FMUL,               MVT::v4f64, Legal);
 871     setOperationAction(ISD::FDIV,               MVT::v4f64, Legal);
 872     setOperationAction(ISD::FSQRT,              MVT::v4f64, Legal);
 873     setOperationAction(ISD::FNEG,               MVT::v4f64, Custom);
 874
 875     setOperationAction(ISD::VSETCC,             MVT::v4f64, Custom);
 876     // setOperationAction(ISD::VSETCC,             MVT::v32i8, Custom);
 877     // setOperationAction(ISD::VSETCC,             MVT::v16i16, Custom);
 878     setOperationAction(ISD::VSETCC,             MVT::v8i32, Custom);
 879
 880     // setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v32i8, Custom);
 881     // setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v16i16, Custom);
 882     // setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v16i16, Custom);
 883     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i32, Custom);
 884     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8f32, Custom);
 885
 886     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4f64, Custom);
 887     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4i64, Custom);
 888     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4f64, Custom);
 889     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4i64, Custom);
 890     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f64, Custom);
 891     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f64, Custom);
 892
 893 #if 0
 894     // Not sure we want to do this since there are no 256-bit integer
 895     // operations in AVX
 896
 897     // Custom lower build_vector, vector_shuffle, and extract_vector_elt.
 898     // This includes 256-bit vectors
 899     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v4i64; ++i) {
 900       EVT VT = (MVT::SimpleValueType)i;
 901
 902       // Do not attempt to custom lower non-power-of-2 vectors
 903       if (!isPowerOf2_32(VT.getVectorNumElements()))
 904         continue;
 905
 906       setOperationAction(ISD::BUILD_VECTOR,       VT, Custom);
 907       setOperationAction(ISD::VECTOR_SHUFFLE,     VT, Custom);
 908       setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT, Custom);
 909     }
 910
 911     if (Subtarget->is64Bit()) {
 912       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i64, Custom);
 913       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4i64, Custom);
 914     }
 915 #endif
 916
 917 #if 0
 918     // Not sure we want to do this since there are no 256-bit integer
 919     // operations in AVX
 920
 921     // Promote v32i8, v16i16, v8i32 load, select, and, or, xor to v4i64.
 922     // Including 256-bit vectors
 923     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v4i64; i++) {
 924       EVT VT = (MVT::SimpleValueType)i;
 925
 926       if (!VT.is256BitVector()) {
 927         continue;
 928       }
 929       setOperationAction(ISD::AND,    VT, Promote);
 930       AddPromotedToType (ISD::AND,    VT, MVT::v4i64);
 931       setOperationAction(ISD::OR,     VT, Promote);
 932       AddPromotedToType (ISD::OR,     VT, MVT::v4i64);
 933       setOperationAction(ISD::XOR,    VT, Promote);
 934       AddPromotedToType (ISD::XOR,    VT, MVT::v4i64);
 935       setOperationAction(ISD::LOAD,   VT, Promote);
 936       AddPromotedToType (ISD::LOAD,   VT, MVT::v4i64);
 937       setOperationAction(ISD::SELECT, VT, Promote);
 938       AddPromotedToType (ISD::SELECT, VT, MVT::v4i64);
 939     }
 940
 941     setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 942 #endif
 943   }
 944
 945   // We want to custom lower some of our intrinsics.
 946   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
 947
 948   // Add/Sub/Mul with overflow operations are custom lowered.
 949   setOperationAction(ISD::SADDO, MVT::i32, Custom);
 950   setOperationAction(ISD::SADDO, MVT::i64, Custom);
 951   setOperationAction(ISD::UADDO, MVT::i32, Custom);
 952   setOperationAction(ISD::UADDO, MVT::i64, Custom);
 953   setOperationAction(ISD::SSUBO, MVT::i32, Custom);
 954   setOperationAction(ISD::SSUBO, MVT::i64, Custom);
 955   setOperationAction(ISD::USUBO, MVT::i32, Custom);
 956   setOperationAction(ISD::USUBO, MVT::i64, Custom);
 957   setOperationAction(ISD::SMULO, MVT::i32, Custom);
 958   setOperationAction(ISD::SMULO, MVT::i64, Custom);
 959
 960   if (!Subtarget->is64Bit()) {
 961     // These libcalls are not available in 32-bit.
 962     setLibcallName(RTLIB::SHL_I128, 0);
 963     setLibcallName(RTLIB::SRL_I128, 0);
 964     setLibcallName(RTLIB::SRA_I128, 0);
 965   }
 966
 967   // We have target-specific dag combine patterns for the following nodes:
 968   setTargetDAGCombine(ISD::VECTOR_SHUFFLE);
 969   setTargetDAGCombine(ISD::BUILD_VECTOR);
 970   setTargetDAGCombine(ISD::SELECT);
 971   setTargetDAGCombine(ISD::SHL);
 972   setTargetDAGCombine(ISD::SRA);
 973   setTargetDAGCombine(ISD::SRL);
 974   setTargetDAGCombine(ISD::STORE);
 975   setTargetDAGCombine(ISD::MEMBARRIER);
 976   if (Subtarget->is64Bit())
 977     setTargetDAGCombine(ISD::MUL);
 978
 979   computeRegisterProperties();
 980
 981   // FIXME: These should be based on subtarget info. Plus, the values should
 982   // be smaller when we are in optimizing for size mode.
 983   maxStoresPerMemset = 16; // For @llvm.memset -> sequence of stores
 984   maxStoresPerMemcpy = 16; // For @llvm.memcpy -> sequence of stores
 985   maxStoresPerMemmove = 3; // For @llvm.memmove -> sequence of stores
 986   setPrefLoopAlignment(16);
 987   benefitFromCodePlacementOpt = true;
 988 }
 989
 990
 991 MVT::SimpleValueType X86TargetLowering::getSetCCResultType(EVT VT) const {
 992   return MVT::i8;
 993 }
 994
 995
 996 /// getMaxByValAlign - Helper for getByValTypeAlignment to determine
 997 /// the desired ByVal argument alignment.
 998 static void getMaxByValAlign(const Type *Ty, unsigned &MaxAlign) {
 999   if (MaxAlign == 16)
1000     return;
1001   if (const VectorType *VTy = dyn_cast<VectorType>(Ty)) {
1002     if (VTy->getBitWidth() == 128)
1003       MaxAlign = 16;
1004   } else if (const ArrayType *ATy = dyn_cast<ArrayType>(Ty)) {
1005     unsigned EltAlign = 0;
1006     getMaxByValAlign(ATy->getElementType(), EltAlign);
1007     if (EltAlign > MaxAlign)
1008       MaxAlign = EltAlign;
1009   } else if (const StructType *STy = dyn_cast<StructType>(Ty)) {
1010     for (unsigned i = 0, e = STy->getNumElements(); i != e; ++i) {
1011       unsigned EltAlign = 0;
1012       getMaxByValAlign(STy->getElementType(i), EltAlign);
1013       if (EltAlign > MaxAlign)
1014         MaxAlign = EltAlign;
1015       if (MaxAlign == 16)
1016         break;
1017     }
1018   }
1019   return;
1020 }
1021
1022 /// getByValTypeAlignment - Return the desired alignment for ByVal aggregate
1023 /// function arguments in the caller parameter area. For X86, aggregates
1024 /// that contain SSE vectors are placed at 16-byte boundaries while the rest
1025 /// are at 4-byte boundaries.
1026 unsigned X86TargetLowering::getByValTypeAlignment(const Type *Ty) const {
1027   if (Subtarget->is64Bit()) {
1028     // Max of 8 and alignment of type.
1029     unsigned TyAlign = TD->getABITypeAlignment(Ty);
1030     if (TyAlign > 8)
1031       return TyAlign;
1032     return 8;
1033   }
1034
1035   unsigned Align = 4;
1036   if (Subtarget->hasSSE1())
1037     getMaxByValAlign(Ty, Align);
1038   return Align;
1039 }
1040
1041 /// getOptimalMemOpType - Returns the target specific optimal type for load
1042 /// and store operations as a result of memset, memcpy, and memmove
1043 /// lowering. It returns MVT::iAny if SelectionDAG should be responsible for
1044 /// determining it.
1045 EVT
1046 X86TargetLowering::getOptimalMemOpType(uint64_t Size, unsigned Align,
1047                                        bool isSrcConst, bool isSrcStr,
1048                                        SelectionDAG &DAG) const {
1049   // FIXME: This turns off use of xmm stores for memset/memcpy on targets like
1050   // linux.  This is because the stack realignment code can't handle certain
1051   // cases like PR2962.  This should be removed when PR2962 is fixed.
1052   const Function *F = DAG.getMachineFunction().getFunction();
1053   bool NoImplicitFloatOps = F->hasFnAttr(Attribute::NoImplicitFloat);
1054   if (!NoImplicitFloatOps && Subtarget->getStackAlignment() >= 16) {
1055     if ((isSrcConst || isSrcStr) && Subtarget->hasSSE2() && Size >= 16)
1056       return MVT::v4i32;
1057     if ((isSrcConst || isSrcStr) && Subtarget->hasSSE1() && Size >= 16)
1058       return MVT::v4f32;
1059   }
1060   if (Subtarget->is64Bit() && Size >= 8)
1061     return MVT::i64;
1062   return MVT::i32;
1063 }
1064
1065 /// getPICJumpTableRelocaBase - Returns relocation base for the given PIC
1066 /// jumptable.
1067 SDValue X86TargetLowering::getPICJumpTableRelocBase(SDValue Table,
1068                                                       SelectionDAG &DAG) const {
1069   if (usesGlobalOffsetTable())
1070     return DAG.getGLOBAL_OFFSET_TABLE(getPointerTy());
1071   if (!Subtarget->is64Bit())
1072     // This doesn't have DebugLoc associated with it, but is not really the
1073     // same as a Register.
1074     return DAG.getNode(X86ISD::GlobalBaseReg, DebugLoc::getUnknownLoc(),
1075                        getPointerTy());
1076   return Table;
1077 }
1078
1079 /// getFunctionAlignment - Return the Log2 alignment of this function.
1080 unsigned X86TargetLowering::getFunctionAlignment(const Function *F) const {
1081   return F->hasFnAttr(Attribute::OptimizeForSize) ? 0 : 4;
1082 }
1083
1084 //===----------------------------------------------------------------------===//
1085 //               Return Value Calling Convention Implementation
1086 //===----------------------------------------------------------------------===//
1087
1088 #include "X86GenCallingConv.inc"
1089
1090 bool
1091 X86TargetLowering::CanLowerReturn(CallingConv::ID CallConv, bool isVarArg,
1092                         const SmallVectorImpl<EVT> &OutTys,
1093                         const SmallVectorImpl<ISD::ArgFlagsTy> &ArgsFlags,
1094                         SelectionDAG &DAG) {
1095   SmallVector<CCValAssign, 16> RVLocs;
1096   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1097                  RVLocs, *DAG.getContext());
1098   return CCInfo.CheckReturn(OutTys, ArgsFlags, RetCC_X86);
1099 }
1100
1101 SDValue
1102 X86TargetLowering::LowerReturn(SDValue Chain,
1103                                CallingConv::ID CallConv, bool isVarArg,
1104                                const SmallVectorImpl<ISD::OutputArg> &Outs,
1105                                DebugLoc dl, SelectionDAG &DAG) {
1106
1107   SmallVector<CCValAssign, 16> RVLocs;
1108   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1109                  RVLocs, *DAG.getContext());
1110   CCInfo.AnalyzeReturn(Outs, RetCC_X86);
1111
1112   // If this is the first return lowered for this function, add the regs to the
1113   // liveout set for the function.
1114   if (DAG.getMachineFunction().getRegInfo().liveout_empty()) {
1115     for (unsigned i = 0; i != RVLocs.size(); ++i)
1116       if (RVLocs[i].isRegLoc())
1117         DAG.getMachineFunction().getRegInfo().addLiveOut(RVLocs[i].getLocReg());
1118   }
1119
1120   SDValue Flag;
1121
1122   SmallVector<SDValue, 6> RetOps;
1123   RetOps.push_back(Chain); // Operand #0 = Chain (updated below)
1124   // Operand #1 = Bytes To Pop
1125   RetOps.push_back(DAG.getTargetConstant(getBytesToPopOnReturn(), MVT::i16));
1126
1127   // Copy the result values into the output registers.
1128   for (unsigned i = 0; i != RVLocs.size(); ++i) {
1129     CCValAssign &VA = RVLocs[i];
1130     assert(VA.isRegLoc() && "Can only return in registers!");
1131     SDValue ValToCopy = Outs[i].Val;
1132
1133     // Returns in ST0/ST1 are handled specially: these are pushed as operands to
1134     // the RET instruction and handled by the FP Stackifier.
1135     if (VA.getLocReg() == X86::ST0 ||
1136         VA.getLocReg() == X86::ST1) {
1137       // If this is a copy from an xmm register to ST(0), use an FPExtend to
1138       // change the value to the FP stack register class.
1139       if (isScalarFPTypeInSSEReg(VA.getValVT()))
1140         ValToCopy = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f80, ValToCopy);
1141       RetOps.push_back(ValToCopy);
1142       // Don't emit a copytoreg.
1143       continue;
1144     }
1145
1146     // 64-bit vector (MMX) values are returned in XMM0 / XMM1 except for v1i64
1147     // which is returned in RAX / RDX.
1148     if (Subtarget->is64Bit()) {
1149       EVT ValVT = ValToCopy.getValueType();
1150       if (ValVT.isVector() && ValVT.getSizeInBits() == 64) {
1151         ValToCopy = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::i64, ValToCopy);
1152         if (VA.getLocReg() == X86::XMM0 || VA.getLocReg() == X86::XMM1)
1153           ValToCopy = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64, ValToCopy);
1154       }
1155     }
1156
1157     Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), ValToCopy, Flag);
1158     Flag = Chain.getValue(1);
1159   }
1160
1161   // The x86-64 ABI for returning structs by value requires that we copy
1162   // the sret argument into %rax for the return. We saved the argument into
1163   // a virtual register in the entry block, so now we copy the value out
1164   // and into %rax.
1165   if (Subtarget->is64Bit() &&
1166       DAG.getMachineFunction().getFunction()->hasStructRetAttr()) {
1167     MachineFunction &MF = DAG.getMachineFunction();
1168     X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1169     unsigned Reg = FuncInfo->getSRetReturnReg();
1170     if (!Reg) {
1171       Reg = MF.getRegInfo().createVirtualRegister(getRegClassFor(MVT::i64));
1172       FuncInfo->setSRetReturnReg(Reg);
1173     }
1174     SDValue Val = DAG.getCopyFromReg(Chain, dl, Reg, getPointerTy());
1175
1176     Chain = DAG.getCopyToReg(Chain, dl, X86::RAX, Val, Flag);
1177     Flag = Chain.getValue(1);
1178
1179     // RAX now acts like a return value.
1180     MF.getRegInfo().addLiveOut(X86::RAX);
1181   }
1182
1183   RetOps[0] = Chain;  // Update chain.
1184
1185   // Add the flag if we have it.
1186   if (Flag.getNode())
1187     RetOps.push_back(Flag);
1188
1189   return DAG.getNode(X86ISD::RET_FLAG, dl,
1190                      MVT::Other, &RetOps[0], RetOps.size());
1191 }
1192
1193 /// LowerCallResult - Lower the result values of a call into the
1194 /// appropriate copies out of appropriate physical registers.
1195 ///
1196 SDValue
1197 X86TargetLowering::LowerCallResult(SDValue Chain, SDValue InFlag,
1198                                    CallingConv::ID CallConv, bool isVarArg,
1199                                    const SmallVectorImpl<ISD::InputArg> &Ins,
1200                                    DebugLoc dl, SelectionDAG &DAG,
1201                                    SmallVectorImpl<SDValue> &InVals) {
1202
1203   // Assign locations to each value returned by this call.
1204   SmallVector<CCValAssign, 16> RVLocs;
1205   bool Is64Bit = Subtarget->is64Bit();
1206   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1207                  RVLocs, *DAG.getContext());
1208   CCInfo.AnalyzeCallResult(Ins, RetCC_X86);
1209
1210   // Copy all of the result registers out of their specified physreg.
1211   for (unsigned i = 0; i != RVLocs.size(); ++i) {
1212     CCValAssign &VA = RVLocs[i];
1213     EVT CopyVT = VA.getValVT();
1214
1215     // If this is x86-64, and we disabled SSE, we can't return FP values
1216     if ((CopyVT == MVT::f32 || CopyVT == MVT::f64) &&
1217         ((Is64Bit || Ins[i].Flags.isInReg()) && !Subtarget->hasSSE1())) {
1218       llvm_report_error("SSE register return with SSE disabled");
1219     }
1220
1221     // If this is a call to a function that returns an fp value on the floating
1222     // point stack, but where we prefer to use the value in xmm registers, copy
1223     // it out as F80 and use a truncate to move it from fp stack reg to xmm reg.
1224     if ((VA.getLocReg() == X86::ST0 ||
1225          VA.getLocReg() == X86::ST1) &&
1226         isScalarFPTypeInSSEReg(VA.getValVT())) {
1227       CopyVT = MVT::f80;
1228     }
1229
1230     SDValue Val;
1231     if (Is64Bit && CopyVT.isVector() && CopyVT.getSizeInBits() == 64) {
1232       // For x86-64, MMX values are returned in XMM0 / XMM1 except for v1i64.
1233       if (VA.getLocReg() == X86::XMM0 || VA.getLocReg() == X86::XMM1) {
1234         Chain = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(),
1235                                    MVT::v2i64, InFlag).getValue(1);
1236         Val = Chain.getValue(0);
1237         Val = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i64,
1238                           Val, DAG.getConstant(0, MVT::i64));
1239       } else {
1240         Chain = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(),
1241                                    MVT::i64, InFlag).getValue(1);
1242         Val = Chain.getValue(0);
1243       }
1244       Val = DAG.getNode(ISD::BIT_CONVERT, dl, CopyVT, Val);
1245     } else {
1246       Chain = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(),
1247                                  CopyVT, InFlag).getValue(1);
1248       Val = Chain.getValue(0);
1249     }
1250     InFlag = Chain.getValue(2);
1251
1252     if (CopyVT != VA.getValVT()) {
1253       // Round the F80 the right size, which also moves to the appropriate xmm
1254       // register.
1255       Val = DAG.getNode(ISD::FP_ROUND, dl, VA.getValVT(), Val,
1256                         // This truncation won't change the value.
1257                         DAG.getIntPtrConstant(1));
1258     }
1259
1260     InVals.push_back(Val);
1261   }
1262
1263   return Chain;
1264 }
1265
1266
1267 //===----------------------------------------------------------------------===//
1268 //                C & StdCall & Fast Calling Convention implementation
1269 //===----------------------------------------------------------------------===//
1270 //  StdCall calling convention seems to be standard for many Windows' API
1271 //  routines and around. It differs from C calling convention just a little:
1272 //  callee should clean up the stack, not caller. Symbols should be also
1273 //  decorated in some fancy way :) It doesn't support any vector arguments.
1274 //  For info on fast calling convention see Fast Calling Convention (tail call)
1275 //  implementation LowerX86_32FastCCCallTo.
1276
1277 /// CallIsStructReturn - Determines whether a call uses struct return
1278 /// semantics.
1279 static bool CallIsStructReturn(const SmallVectorImpl<ISD::OutputArg> &Outs) {
1280   if (Outs.empty())
1281     return false;
1282
1283   return Outs[0].Flags.isSRet();
1284 }
1285
1286 /// ArgsAreStructReturn - Determines whether a function uses struct
1287 /// return semantics.
1288 static bool
1289 ArgsAreStructReturn(const SmallVectorImpl<ISD::InputArg> &Ins) {
1290   if (Ins.empty())
1291     return false;
1292
1293   return Ins[0].Flags.isSRet();
1294 }
1295
1296 /// IsCalleePop - Determines whether the callee is required to pop its
1297 /// own arguments. Callee pop is necessary to support tail calls.
1298 bool X86TargetLowering::IsCalleePop(bool IsVarArg, CallingConv::ID CallingConv){
1299   if (IsVarArg)
1300     return false;
1301
1302   switch (CallingConv) {
1303   default:
1304     return false;
1305   case CallingConv::X86_StdCall:
1306     return !Subtarget->is64Bit();
1307   case CallingConv::X86_FastCall:
1308     return !Subtarget->is64Bit();
1309   case CallingConv::Fast:
1310     return PerformTailCallOpt;
1311   }
1312 }
1313
1314 /// CCAssignFnForNode - Selects the correct CCAssignFn for a the
1315 /// given CallingConvention value.
1316 CCAssignFn *X86TargetLowering::CCAssignFnForNode(CallingConv::ID CC) const {
1317   if (Subtarget->is64Bit()) {
1318     if (Subtarget->isTargetWin64())
1319       return CC_X86_Win64_C;
1320     else
1321       return CC_X86_64_C;
1322   }
1323
1324   if (CC == CallingConv::X86_FastCall)
1325     return CC_X86_32_FastCall;
1326   else if (CC == CallingConv::Fast)
1327     return CC_X86_32_FastCC;
1328   else
1329     return CC_X86_32_C;
1330 }
1331
1332 /// NameDecorationForCallConv - Selects the appropriate decoration to
1333 /// apply to a MachineFunction containing a given calling convention.
1334 NameDecorationStyle
1335 X86TargetLowering::NameDecorationForCallConv(CallingConv::ID CallConv) {
1336   if (CallConv == CallingConv::X86_FastCall)
1337     return FastCall;
1338   else if (CallConv == CallingConv::X86_StdCall)
1339     return StdCall;
1340   return None;
1341 }
1342
1343
1344 /// CreateCopyOfByValArgument - Make a copy of an aggregate at address specified
1345 /// by "Src" to address "Dst" with size and alignment information specified by
1346 /// the specific parameter attribute. The copy will be passed as a byval
1347 /// function parameter.
1348 static SDValue
1349 CreateCopyOfByValArgument(SDValue Src, SDValue Dst, SDValue Chain,
1350                           ISD::ArgFlagsTy Flags, SelectionDAG &DAG,
1351                           DebugLoc dl) {
1352   SDValue SizeNode     = DAG.getConstant(Flags.getByValSize(), MVT::i32);
1353   return DAG.getMemcpy(Chain, dl, Dst, Src, SizeNode, Flags.getByValAlign(),
1354                        /*AlwaysInline=*/true, NULL, 0, NULL, 0);
1355 }
1356
1357 SDValue
1358 X86TargetLowering::LowerMemArgument(SDValue Chain,
1359                                     CallingConv::ID CallConv,
1360                                     const SmallVectorImpl<ISD::InputArg> &Ins,
1361                                     DebugLoc dl, SelectionDAG &DAG,
1362                                     const CCValAssign &VA,
1363                                     MachineFrameInfo *MFI,
1364                                     unsigned i) {
1365
1366   // Create the nodes corresponding to a load from this parameter slot.
1367   ISD::ArgFlagsTy Flags = Ins[i].Flags;
1368   bool AlwaysUseMutable = (CallConv==CallingConv::Fast) && PerformTailCallOpt;
1369   bool isImmutable = !AlwaysUseMutable && !Flags.isByVal();
1370   EVT ValVT;
1371
1372   // If value is passed by pointer we have address passed instead of the value
1373   // itself.
1374   if (VA.getLocInfo() == CCValAssign::Indirect)
1375     ValVT = VA.getLocVT();
1376   else
1377     ValVT = VA.getValVT();
1378
1379   // FIXME: For now, all byval parameter objects are marked mutable. This can be
1380   // changed with more analysis.
1381   // In case of tail call optimization mark all arguments mutable. Since they
1382   // could be overwritten by lowering of arguments in case of a tail call.
1383   int FI = MFI->CreateFixedObject(ValVT.getSizeInBits()/8,
1384                                   VA.getLocMemOffset(), isImmutable, false);
1385   SDValue FIN = DAG.getFrameIndex(FI, getPointerTy());
1386   if (Flags.isByVal())
1387     return FIN;
1388   return DAG.getLoad(ValVT, dl, Chain, FIN,
1389                      PseudoSourceValue::getFixedStack(FI), 0);
1390 }
1391
1392 SDValue
1393 X86TargetLowering::LowerFormalArguments(SDValue Chain,
1394                                         CallingConv::ID CallConv,
1395                                         bool isVarArg,
1396                                       const SmallVectorImpl<ISD::InputArg> &Ins,
1397                                         DebugLoc dl,
1398                                         SelectionDAG &DAG,
1399                                         SmallVectorImpl<SDValue> &InVals) {
1400
1401   MachineFunction &MF = DAG.getMachineFunction();
1402   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1403
1404   const Function* Fn = MF.getFunction();
1405   if (Fn->hasExternalLinkage() &&
1406       Subtarget->isTargetCygMing() &&
1407       Fn->getName() == "main")
1408     FuncInfo->setForceFramePointer(true);
1409
1410   // Decorate the function name.
1411   FuncInfo->setDecorationStyle(NameDecorationForCallConv(CallConv));
1412
1413   MachineFrameInfo *MFI = MF.getFrameInfo();
1414   bool Is64Bit = Subtarget->is64Bit();
1415   bool IsWin64 = Subtarget->isTargetWin64();
1416
1417   assert(!(isVarArg && CallConv == CallingConv::Fast) &&
1418          "Var args not supported with calling convention fastcc");
1419
1420   // Assign locations to all of the incoming arguments.
1421   SmallVector<CCValAssign, 16> ArgLocs;
1422   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1423                  ArgLocs, *DAG.getContext());
1424   CCInfo.AnalyzeFormalArguments(Ins, CCAssignFnForNode(CallConv));
1425
1426   unsigned LastVal = ~0U;
1427   SDValue ArgValue;
1428   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1429     CCValAssign &VA = ArgLocs[i];
1430     // TODO: If an arg is passed in two places (e.g. reg and stack), skip later
1431     // places.
1432     assert(VA.getValNo() != LastVal &&
1433            "Don't support value assigned to multiple locs yet");
1434     LastVal = VA.getValNo();
1435
1436     if (VA.isRegLoc()) {
1437       EVT RegVT = VA.getLocVT();
1438       TargetRegisterClass *RC = NULL;
1439       if (RegVT == MVT::i32)
1440         RC = X86::GR32RegisterClass;
1441       else if (Is64Bit && RegVT == MVT::i64)
1442         RC = X86::GR64RegisterClass;
1443       else if (RegVT == MVT::f32)
1444         RC = X86::FR32RegisterClass;
1445       else if (RegVT == MVT::f64)
1446         RC = X86::FR64RegisterClass;
1447       else if (RegVT.isVector() && RegVT.getSizeInBits() == 128)
1448         RC = X86::VR128RegisterClass;
1449       else if (RegVT.isVector() && RegVT.getSizeInBits() == 64)
1450         RC = X86::VR64RegisterClass;
1451       else
1452         llvm_unreachable("Unknown argument type!");
1453
1454       unsigned Reg = MF.addLiveIn(VA.getLocReg(), RC);
1455       ArgValue = DAG.getCopyFromReg(Chain, dl, Reg, RegVT);
1456
1457       // If this is an 8 or 16-bit value, it is really passed promoted to 32
1458       // bits.  Insert an assert[sz]ext to capture this, then truncate to the
1459       // right size.
1460       if (VA.getLocInfo() == CCValAssign::SExt)
1461         ArgValue = DAG.getNode(ISD::AssertSext, dl, RegVT, ArgValue,
1462                                DAG.getValueType(VA.getValVT()));
1463       else if (VA.getLocInfo() == CCValAssign::ZExt)
1464         ArgValue = DAG.getNode(ISD::AssertZext, dl, RegVT, ArgValue,
1465                                DAG.getValueType(VA.getValVT()));
1466       else if (VA.getLocInfo() == CCValAssign::BCvt)
1467         ArgValue = DAG.getNode(ISD::BIT_CONVERT, dl, VA.getValVT(), ArgValue);
1468
1469       if (VA.isExtInLoc()) {
1470         // Handle MMX values passed in XMM regs.
1471         if (RegVT.isVector()) {
1472           ArgValue = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i64,
1473                                  ArgValue, DAG.getConstant(0, MVT::i64));
1474           ArgValue = DAG.getNode(ISD::BIT_CONVERT, dl, VA.getValVT(), ArgValue);
1475         } else
1476           ArgValue = DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), ArgValue);
1477       }
1478     } else {
1479       assert(VA.isMemLoc());
1480       ArgValue = LowerMemArgument(Chain, CallConv, Ins, dl, DAG, VA, MFI, i);
1481     }
1482
1483     // If value is passed via pointer - do a load.
1484     if (VA.getLocInfo() == CCValAssign::Indirect)
1485       ArgValue = DAG.getLoad(VA.getValVT(), dl, Chain, ArgValue, NULL, 0);
1486
1487     InVals.push_back(ArgValue);
1488   }
1489
1490   // The x86-64 ABI for returning structs by value requires that we copy
1491   // the sret argument into %rax for the return. Save the argument into
1492   // a virtual register so that we can access it from the return points.
1493   if (Is64Bit && MF.getFunction()->hasStructRetAttr()) {
1494     X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1495     unsigned Reg = FuncInfo->getSRetReturnReg();
1496     if (!Reg) {
1497       Reg = MF.getRegInfo().createVirtualRegister(getRegClassFor(MVT::i64));
1498       FuncInfo->setSRetReturnReg(Reg);
1499     }
1500     SDValue Copy = DAG.getCopyToReg(DAG.getEntryNode(), dl, Reg, InVals[0]);
1501     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Copy, Chain);
1502   }
1503
1504   unsigned StackSize = CCInfo.getNextStackOffset();
1505   // align stack specially for tail calls
1506   if (PerformTailCallOpt && CallConv == CallingConv::Fast)
1507     StackSize = GetAlignedArgumentStackSize(StackSize, DAG);
1508
1509   // If the function takes variable number of arguments, make a frame index for
1510   // the start of the first vararg value... for expansion of llvm.va_start.
1511   if (isVarArg) {
1512     if (Is64Bit || CallConv != CallingConv::X86_FastCall) {
1513       VarArgsFrameIndex = MFI->CreateFixedObject(1, StackSize, true, false);
1514     }
1515     if (Is64Bit) {
1516       unsigned TotalNumIntRegs = 0, TotalNumXMMRegs = 0;
1517
1518       // FIXME: We should really autogenerate these arrays
1519       static const unsigned GPR64ArgRegsWin64[] = {
1520         X86::RCX, X86::RDX, X86::R8,  X86::R9
1521       };
1522       static const unsigned XMMArgRegsWin64[] = {
1523         X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3
1524       };
1525       static const unsigned GPR64ArgRegs64Bit[] = {
1526         X86::RDI, X86::RSI, X86::RDX, X86::RCX, X86::R8, X86::R9
1527       };
1528       static const unsigned XMMArgRegs64Bit[] = {
1529         X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
1530         X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
1531       };
1532       const unsigned *GPR64ArgRegs, *XMMArgRegs;
1533
1534       if (IsWin64) {
1535         TotalNumIntRegs = 4; TotalNumXMMRegs = 4;
1536         GPR64ArgRegs = GPR64ArgRegsWin64;
1537         XMMArgRegs = XMMArgRegsWin64;
1538       } else {
1539         TotalNumIntRegs = 6; TotalNumXMMRegs = 8;
1540         GPR64ArgRegs = GPR64ArgRegs64Bit;
1541         XMMArgRegs = XMMArgRegs64Bit;
1542       }
1543       unsigned NumIntRegs = CCInfo.getFirstUnallocated(GPR64ArgRegs,
1544                                                        TotalNumIntRegs);
1545       unsigned NumXMMRegs = CCInfo.getFirstUnallocated(XMMArgRegs,
1546                                                        TotalNumXMMRegs);
1547
1548       bool NoImplicitFloatOps = Fn->hasFnAttr(Attribute::NoImplicitFloat);
1549       assert(!(NumXMMRegs && !Subtarget->hasSSE1()) &&
1550              "SSE register cannot be used when SSE is disabled!");
1551       assert(!(NumXMMRegs && UseSoftFloat && NoImplicitFloatOps) &&
1552              "SSE register cannot be used when SSE is disabled!");
1553       if (UseSoftFloat || NoImplicitFloatOps || !Subtarget->hasSSE1())
1554         // Kernel mode asks for SSE to be disabled, so don't push them
1555         // on the stack.
1556         TotalNumXMMRegs = 0;
1557
1558       // For X86-64, if there are vararg parameters that are passed via
1559       // registers, then we must store them to their spots on the stack so they
1560       // may be loaded by deferencing the result of va_next.
1561       VarArgsGPOffset = NumIntRegs * 8;
1562       VarArgsFPOffset = TotalNumIntRegs * 8 + NumXMMRegs * 16;
1563       RegSaveFrameIndex = MFI->CreateStackObject(TotalNumIntRegs * 8 +
1564                                                  TotalNumXMMRegs * 16, 16,
1565                                                  false);
1566
1567       // Store the integer parameter registers.
1568       SmallVector<SDValue, 8> MemOps;
1569       SDValue RSFIN = DAG.getFrameIndex(RegSaveFrameIndex, getPointerTy());
1570       unsigned Offset = VarArgsGPOffset;
1571       for (; NumIntRegs != TotalNumIntRegs; ++NumIntRegs) {
1572         SDValue FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(), RSFIN,
1573                                   DAG.getIntPtrConstant(Offset));
1574         unsigned VReg = MF.addLiveIn(GPR64ArgRegs[NumIntRegs],
1575                                      X86::GR64RegisterClass);
1576         SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, MVT::i64);
1577         SDValue Store =
1578           DAG.getStore(Val.getValue(1), dl, Val, FIN,
1579                        PseudoSourceValue::getFixedStack(RegSaveFrameIndex),
1580                        Offset);
1581         MemOps.push_back(Store);
1582         Offset += 8;
1583       }
1584
1585       if (TotalNumXMMRegs != 0 && NumXMMRegs != TotalNumXMMRegs) {
1586         // Now store the XMM (fp + vector) parameter registers.
1587         SmallVector<SDValue, 11> SaveXMMOps;
1588         SaveXMMOps.push_back(Chain);
1589
1590         unsigned AL = MF.addLiveIn(X86::AL, X86::GR8RegisterClass);
1591         SDValue ALVal = DAG.getCopyFromReg(DAG.getEntryNode(), dl, AL, MVT::i8);
1592         SaveXMMOps.push_back(ALVal);
1593
1594         SaveXMMOps.push_back(DAG.getIntPtrConstant(RegSaveFrameIndex));
1595         SaveXMMOps.push_back(DAG.getIntPtrConstant(VarArgsFPOffset));
1596
1597         for (; NumXMMRegs != TotalNumXMMRegs; ++NumXMMRegs) {
1598           unsigned VReg = MF.addLiveIn(XMMArgRegs[NumXMMRegs],
1599                                        X86::VR128RegisterClass);
1600           SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, MVT::v4f32);
1601           SaveXMMOps.push_back(Val);
1602         }
1603         MemOps.push_back(DAG.getNode(X86ISD::VASTART_SAVE_XMM_REGS, dl,
1604                                      MVT::Other,
1605                                      &SaveXMMOps[0], SaveXMMOps.size()));
1606       }
1607
1608       if (!MemOps.empty())
1609         Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
1610                             &MemOps[0], MemOps.size());
1611     }
1612   }
1613
1614   // Some CCs need callee pop.
1615   if (IsCalleePop(isVarArg, CallConv)) {
1616     BytesToPopOnReturn  = StackSize; // Callee pops everything.
1617     BytesCallerReserves = 0;
1618   } else {
1619     BytesToPopOnReturn  = 0; // Callee pops nothing.
1620     // If this is an sret function, the return should pop the hidden pointer.
1621     if (!Is64Bit && CallConv != CallingConv::Fast && ArgsAreStructReturn(Ins))
1622       BytesToPopOnReturn = 4;
1623     BytesCallerReserves = StackSize;
1624   }
1625
1626   if (!Is64Bit) {
1627     RegSaveFrameIndex = 0xAAAAAAA;   // RegSaveFrameIndex is X86-64 only.
1628     if (CallConv == CallingConv::X86_FastCall)
1629       VarArgsFrameIndex = 0xAAAAAAA;   // fastcc functions can't have varargs.
1630   }
1631
1632   FuncInfo->setBytesToPopOnReturn(BytesToPopOnReturn);
1633
1634   return Chain;
1635 }
1636
1637 SDValue
1638 X86TargetLowering::LowerMemOpCallTo(SDValue Chain,
1639                                     SDValue StackPtr, SDValue Arg,
1640                                     DebugLoc dl, SelectionDAG &DAG,
1641                                     const CCValAssign &VA,
1642                                     ISD::ArgFlagsTy Flags) {
1643   const unsigned FirstStackArgOffset = (Subtarget->isTargetWin64() ? 32 : 0);
1644   unsigned LocMemOffset = FirstStackArgOffset + VA.getLocMemOffset();
1645   SDValue PtrOff = DAG.getIntPtrConstant(LocMemOffset);
1646   PtrOff = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, PtrOff);
1647   if (Flags.isByVal()) {
1648     return CreateCopyOfByValArgument(Arg, PtrOff, Chain, Flags, DAG, dl);
1649   }
1650   return DAG.getStore(Chain, dl, Arg, PtrOff,
1651                       PseudoSourceValue::getStack(), LocMemOffset);
1652 }
1653
1654 /// EmitTailCallLoadRetAddr - Emit a load of return address if tail call
1655 /// optimization is performed and it is required.
1656 SDValue
1657 X86TargetLowering::EmitTailCallLoadRetAddr(SelectionDAG &DAG,
1658                                            SDValue &OutRetAddr,
1659                                            SDValue Chain,
1660                                            bool IsTailCall,
1661                                            bool Is64Bit,
1662                                            int FPDiff,
1663                                            DebugLoc dl) {
1664   if (!IsTailCall || FPDiff==0) return Chain;
1665
1666   // Adjust the Return address stack slot.
1667   EVT VT = getPointerTy();
1668   OutRetAddr = getReturnAddressFrameIndex(DAG);
1669
1670   // Load the "old" Return address.
1671   OutRetAddr = DAG.getLoad(VT, dl, Chain, OutRetAddr, NULL, 0);
1672   return SDValue(OutRetAddr.getNode(), 1);
1673 }
1674
1675 /// EmitTailCallStoreRetAddr - Emit a store of the return adress if tail call
1676 /// optimization is performed and it is required (FPDiff!=0).
1677 static SDValue
1678 EmitTailCallStoreRetAddr(SelectionDAG & DAG, MachineFunction &MF,
1679                          SDValue Chain, SDValue RetAddrFrIdx,
1680                          bool Is64Bit, int FPDiff, DebugLoc dl) {
1681   // Store the return address to the appropriate stack slot.
1682   if (!FPDiff) return Chain;
1683   // Calculate the new stack slot for the return address.
1684   int SlotSize = Is64Bit ? 8 : 4;
1685   int NewReturnAddrFI =
1686     MF.getFrameInfo()->CreateFixedObject(SlotSize, FPDiff-SlotSize,
1687                                          true, false);
1688   EVT VT = Is64Bit ? MVT::i64 : MVT::i32;
1689   SDValue NewRetAddrFrIdx = DAG.getFrameIndex(NewReturnAddrFI, VT);
1690   Chain = DAG.getStore(Chain, dl, RetAddrFrIdx, NewRetAddrFrIdx,
1691                        PseudoSourceValue::getFixedStack(NewReturnAddrFI), 0);
1692   return Chain;
1693 }
1694
1695 SDValue
1696 X86TargetLowering::LowerCall(SDValue Chain, SDValue Callee,
1697                              CallingConv::ID CallConv, bool isVarArg,
1698                              bool isTailCall,
1699                              const SmallVectorImpl<ISD::OutputArg> &Outs,
1700                              const SmallVectorImpl<ISD::InputArg> &Ins,
1701                              DebugLoc dl, SelectionDAG &DAG,
1702                              SmallVectorImpl<SDValue> &InVals) {
1703
1704   MachineFunction &MF = DAG.getMachineFunction();
1705   bool Is64Bit        = Subtarget->is64Bit();
1706   bool IsStructRet    = CallIsStructReturn(Outs);
1707
1708   assert((!isTailCall ||
1709           (CallConv == CallingConv::Fast && PerformTailCallOpt)) &&
1710          "IsEligibleForTailCallOptimization missed a case!");
1711   assert(!(isVarArg && CallConv == CallingConv::Fast) &&
1712          "Var args not supported with calling convention fastcc");
1713
1714   // Analyze operands of the call, assigning locations to each operand.
1715   SmallVector<CCValAssign, 16> ArgLocs;
1716   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1717                  ArgLocs, *DAG.getContext());
1718   CCInfo.AnalyzeCallOperands(Outs, CCAssignFnForNode(CallConv));
1719
1720   // Get a count of how many bytes are to be pushed on the stack.
1721   unsigned NumBytes = CCInfo.getNextStackOffset();
1722   if (PerformTailCallOpt && CallConv == CallingConv::Fast)
1723     NumBytes = GetAlignedArgumentStackSize(NumBytes, DAG);
1724
1725   int FPDiff = 0;
1726   if (isTailCall) {
1727     // Lower arguments at fp - stackoffset + fpdiff.
1728     unsigned NumBytesCallerPushed =
1729       MF.getInfo<X86MachineFunctionInfo>()->getBytesToPopOnReturn();
1730     FPDiff = NumBytesCallerPushed - NumBytes;
1731
1732     // Set the delta of movement of the returnaddr stackslot.
1733     // But only set if delta is greater than previous delta.
1734     if (FPDiff < (MF.getInfo<X86MachineFunctionInfo>()->getTCReturnAddrDelta()))
1735       MF.getInfo<X86MachineFunctionInfo>()->setTCReturnAddrDelta(FPDiff);
1736   }
1737
1738   Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(NumBytes, true));
1739
1740   SDValue RetAddrFrIdx;
1741   // Load return adress for tail calls.
1742   Chain = EmitTailCallLoadRetAddr(DAG, RetAddrFrIdx, Chain, isTailCall, Is64Bit,
1743                                   FPDiff, dl);
1744
1745   SmallVector<std::pair<unsigned, SDValue>, 8> RegsToPass;
1746   SmallVector<SDValue, 8> MemOpChains;
1747   SDValue StackPtr;
1748
1749   // Walk the register/memloc assignments, inserting copies/loads.  In the case
1750   // of tail call optimization arguments are handle later.
1751   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1752     CCValAssign &VA = ArgLocs[i];
1753     EVT RegVT = VA.getLocVT();
1754     SDValue Arg = Outs[i].Val;
1755     ISD::ArgFlagsTy Flags = Outs[i].Flags;
1756     bool isByVal = Flags.isByVal();
1757
1758     // Promote the value if needed.
1759     switch (VA.getLocInfo()) {
1760     default: llvm_unreachable("Unknown loc info!");
1761     case CCValAssign::Full: break;
1762     case CCValAssign::SExt:
1763       Arg = DAG.getNode(ISD::SIGN_EXTEND, dl, RegVT, Arg);
1764       break;
1765     case CCValAssign::ZExt:
1766       Arg = DAG.getNode(ISD::ZERO_EXTEND, dl, RegVT, Arg);
1767       break;
1768     case CCValAssign::AExt:
1769       if (RegVT.isVector() && RegVT.getSizeInBits() == 128) {
1770         // Special case: passing MMX values in XMM registers.
1771         Arg = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::i64, Arg);
1772         Arg = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64, Arg);
1773         Arg = getMOVL(DAG, dl, MVT::v2i64, DAG.getUNDEF(MVT::v2i64), Arg);
1774       } else
1775         Arg = DAG.getNode(ISD::ANY_EXTEND, dl, RegVT, Arg);
1776       break;
1777     case CCValAssign::BCvt:
1778       Arg = DAG.getNode(ISD::BIT_CONVERT, dl, RegVT, Arg);
1779       break;
1780     case CCValAssign::Indirect: {
1781       // Store the argument.
1782       SDValue SpillSlot = DAG.CreateStackTemporary(VA.getValVT());
1783       int FI = cast<FrameIndexSDNode>(SpillSlot)->getIndex();
1784       Chain = DAG.getStore(Chain, dl, Arg, SpillSlot,
1785                            PseudoSourceValue::getFixedStack(FI), 0);
1786       Arg = SpillSlot;
1787       break;
1788     }
1789     }
1790
1791     if (VA.isRegLoc()) {
1792       RegsToPass.push_back(std::make_pair(VA.getLocReg(), Arg));
1793     } else {
1794       if (!isTailCall || (isTailCall && isByVal)) {
1795         assert(VA.isMemLoc());
1796         if (StackPtr.getNode() == 0)
1797           StackPtr = DAG.getCopyFromReg(Chain, dl, X86StackPtr, getPointerTy());
1798
1799         MemOpChains.push_back(LowerMemOpCallTo(Chain, StackPtr, Arg,
1800                                                dl, DAG, VA, Flags));
1801       }
1802     }
1803   }
1804
1805   if (!MemOpChains.empty())
1806     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
1807                         &MemOpChains[0], MemOpChains.size());
1808
1809   // Build a sequence of copy-to-reg nodes chained together with token chain
1810   // and flag operands which copy the outgoing args into registers.
1811   SDValue InFlag;
1812   // Tail call byval lowering might overwrite argument registers so in case of
1813   // tail call optimization the copies to registers are lowered later.
1814   if (!isTailCall)
1815     for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
1816       Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
1817                                RegsToPass[i].second, InFlag);
1818       InFlag = Chain.getValue(1);
1819     }
1820
1821
1822   if (Subtarget->isPICStyleGOT()) {
1823     // ELF / PIC requires GOT in the EBX register before function calls via PLT
1824     // GOT pointer.
1825     if (!isTailCall) {
1826       Chain = DAG.getCopyToReg(Chain, dl, X86::EBX,
1827                                DAG.getNode(X86ISD::GlobalBaseReg,
1828                                            DebugLoc::getUnknownLoc(),
1829                                            getPointerTy()),
1830                                InFlag);
1831       InFlag = Chain.getValue(1);
1832     } else {
1833       // If we are tail calling and generating PIC/GOT style code load the
1834       // address of the callee into ECX. The value in ecx is used as target of
1835       // the tail jump. This is done to circumvent the ebx/callee-saved problem
1836       // for tail calls on PIC/GOT architectures. Normally we would just put the
1837       // address of GOT into ebx and then call target@PLT. But for tail calls
1838       // ebx would be restored (since ebx is callee saved) before jumping to the
1839       // target@PLT.
1840
1841       // Note: The actual moving to ECX is done further down.
1842       GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee);
1843       if (G && !G->getGlobal()->hasHiddenVisibility() &&
1844           !G->getGlobal()->hasProtectedVisibility())
1845         Callee = LowerGlobalAddress(Callee, DAG);
1846       else if (isa<ExternalSymbolSDNode>(Callee))
1847         Callee = LowerExternalSymbol(Callee, DAG);
1848     }
1849   }
1850
1851   if (Is64Bit && isVarArg) {
1852     // From AMD64 ABI document:
1853     // For calls that may call functions that use varargs or stdargs
1854     // (prototype-less calls or calls to functions containing ellipsis (...) in
1855     // the declaration) %al is used as hidden argument to specify the number
1856     // of SSE registers used. The contents of %al do not need to match exactly
1857     // the number of registers, but must be an ubound on the number of SSE
1858     // registers used and is in the range 0 - 8 inclusive.
1859
1860     // FIXME: Verify this on Win64
1861     // Count the number of XMM registers allocated.
1862     static const unsigned XMMArgRegs[] = {
1863       X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
1864       X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
1865     };
1866     unsigned NumXMMRegs = CCInfo.getFirstUnallocated(XMMArgRegs, 8);
1867     assert((Subtarget->hasSSE1() || !NumXMMRegs)
1868            && "SSE registers cannot be used when SSE is disabled");
1869
1870     Chain = DAG.getCopyToReg(Chain, dl, X86::AL,
1871                              DAG.getConstant(NumXMMRegs, MVT::i8), InFlag);
1872     InFlag = Chain.getValue(1);
1873   }
1874
1875
1876   // For tail calls lower the arguments to the 'real' stack slot.
1877   if (isTailCall) {
1878     // Force all the incoming stack arguments to be loaded from the stack
1879     // before any new outgoing arguments are stored to the stack, because the
1880     // outgoing stack slots may alias the incoming argument stack slots, and
1881     // the alias isn't otherwise explicit. This is slightly more conservative
1882     // than necessary, because it means that each store effectively depends
1883     // on every argument instead of just those arguments it would clobber.
1884     SDValue ArgChain = DAG.getStackArgumentTokenFactor(Chain);
1885
1886     SmallVector<SDValue, 8> MemOpChains2;
1887     SDValue FIN;
1888     int FI = 0;
1889     // Do not flag preceeding copytoreg stuff together with the following stuff.
1890     InFlag = SDValue();
1891     for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1892       CCValAssign &VA = ArgLocs[i];
1893       if (!VA.isRegLoc()) {
1894         assert(VA.isMemLoc());
1895         SDValue Arg = Outs[i].Val;
1896         ISD::ArgFlagsTy Flags = Outs[i].Flags;
1897         // Create frame index.
1898         int32_t Offset = VA.getLocMemOffset()+FPDiff;
1899         uint32_t OpSize = (VA.getLocVT().getSizeInBits()+7)/8;
1900         FI = MF.getFrameInfo()->CreateFixedObject(OpSize, Offset, true, false);
1901         FIN = DAG.getFrameIndex(FI, getPointerTy());
1902
1903         if (Flags.isByVal()) {
1904           // Copy relative to framepointer.
1905           SDValue Source = DAG.getIntPtrConstant(VA.getLocMemOffset());
1906           if (StackPtr.getNode() == 0)
1907             StackPtr = DAG.getCopyFromReg(Chain, dl, X86StackPtr,
1908                                           getPointerTy());
1909           Source = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, Source);
1910
1911           MemOpChains2.push_back(CreateCopyOfByValArgument(Source, FIN,
1912                                                            ArgChain,
1913                                                            Flags, DAG, dl));
1914         } else {
1915           // Store relative to framepointer.
1916           MemOpChains2.push_back(
1917             DAG.getStore(ArgChain, dl, Arg, FIN,
1918                          PseudoSourceValue::getFixedStack(FI), 0));
1919         }
1920       }
1921     }
1922
1923     if (!MemOpChains2.empty())
1924       Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
1925                           &MemOpChains2[0], MemOpChains2.size());
1926
1927     // Copy arguments to their registers.
1928     for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
1929       Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
1930                                RegsToPass[i].second, InFlag);
1931       InFlag = Chain.getValue(1);
1932     }
1933     InFlag =SDValue();
1934
1935     // Store the return address to the appropriate stack slot.
1936     Chain = EmitTailCallStoreRetAddr(DAG, MF, Chain, RetAddrFrIdx, Is64Bit,
1937                                      FPDiff, dl);
1938   }
1939
1940   bool WasGlobalOrExternal = false;
1941   if (getTargetMachine().getCodeModel() == CodeModel::Large) {
1942     assert(Is64Bit && "Large code model is only legal in 64-bit mode.");
1943     // In the 64-bit large code model, we have to make all calls
1944     // through a register, since the call instruction's 32-bit
1945     // pc-relative offset may not be large enough to hold the whole
1946     // address.
1947   } else if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
1948     WasGlobalOrExternal = true;
1949     // If the callee is a GlobalAddress node (quite common, every direct call
1950     // is) turn it into a TargetGlobalAddress node so that legalize doesn't hack
1951     // it.
1952
1953     // We should use extra load for direct calls to dllimported functions in
1954     // non-JIT mode.
1955     GlobalValue *GV = G->getGlobal();
1956     if (!GV->hasDLLImportLinkage()) {
1957       unsigned char OpFlags = 0;
1958
1959       // On ELF targets, in both X86-64 and X86-32 mode, direct calls to
1960       // external symbols most go through the PLT in PIC mode.  If the symbol
1961       // has hidden or protected visibility, or if it is static or local, then
1962       // we don't need to use the PLT - we can directly call it.
1963       if (Subtarget->isTargetELF() &&
1964           getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
1965           GV->hasDefaultVisibility() && !GV->hasLocalLinkage()) {
1966         OpFlags = X86II::MO_PLT;
1967       } else if (Subtarget->isPICStyleStubAny() &&
1968                (GV->isDeclaration() || GV->isWeakForLinker()) &&
1969                Subtarget->getDarwinVers() < 9) {
1970         // PC-relative references to external symbols should go through $stub,
1971         // unless we're building with the leopard linker or later, which
1972         // automatically synthesizes these stubs.
1973         OpFlags = X86II::MO_DARWIN_STUB;
1974       }
1975
1976       Callee = DAG.getTargetGlobalAddress(GV, getPointerTy(),
1977                                           G->getOffset(), OpFlags);
1978     }
1979   } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee)) {
1980     WasGlobalOrExternal = true;
1981     unsigned char OpFlags = 0;
1982
1983     // On ELF targets, in either X86-64 or X86-32 mode, direct calls to external
1984     // symbols should go through the PLT.
1985     if (Subtarget->isTargetELF() &&
1986         getTargetMachine().getRelocationModel() == Reloc::PIC_) {
1987       OpFlags = X86II::MO_PLT;
1988     } else if (Subtarget->isPICStyleStubAny() &&
1989              Subtarget->getDarwinVers() < 9) {
1990       // PC-relative references to external symbols should go through $stub,
1991       // unless we're building with the leopard linker or later, which
1992       // automatically synthesizes these stubs.
1993       OpFlags = X86II::MO_DARWIN_STUB;
1994     }
1995
1996     Callee = DAG.getTargetExternalSymbol(S->getSymbol(), getPointerTy(),
1997                                          OpFlags);
1998   }
1999
2000   if (isTailCall && !WasGlobalOrExternal) {
2001     unsigned Opc = Is64Bit ? X86::R11 : X86::EAX;
2002
2003     Chain = DAG.getCopyToReg(Chain,  dl,
2004                              DAG.getRegister(Opc, getPointerTy()),
2005                              Callee,InFlag);
2006     Callee = DAG.getRegister(Opc, getPointerTy());
2007     // Add register as live out.
2008     MF.getRegInfo().addLiveOut(Opc);
2009   }
2010
2011   // Returns a chain & a flag for retval copy to use.
2012   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
2013   SmallVector<SDValue, 8> Ops;
2014
2015   if (isTailCall) {
2016     Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(NumBytes, true),
2017                            DAG.getIntPtrConstant(0, true), InFlag);
2018     InFlag = Chain.getValue(1);
2019   }
2020
2021   Ops.push_back(Chain);
2022   Ops.push_back(Callee);
2023
2024   if (isTailCall)
2025     Ops.push_back(DAG.getConstant(FPDiff, MVT::i32));
2026
2027   // Add argument registers to the end of the list so that they are known live
2028   // into the call.
2029   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
2030     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
2031                                   RegsToPass[i].second.getValueType()));
2032
2033   // Add an implicit use GOT pointer in EBX.
2034   if (!isTailCall && Subtarget->isPICStyleGOT())
2035     Ops.push_back(DAG.getRegister(X86::EBX, getPointerTy()));
2036
2037   // Add an implicit use of AL for x86 vararg functions.
2038   if (Is64Bit && isVarArg)
2039     Ops.push_back(DAG.getRegister(X86::AL, MVT::i8));
2040
2041   if (InFlag.getNode())
2042     Ops.push_back(InFlag);
2043
2044   if (isTailCall) {
2045     // If this is the first return lowered for this function, add the regs
2046     // to the liveout set for the function.
2047     if (MF.getRegInfo().liveout_empty()) {
2048       SmallVector<CCValAssign, 16> RVLocs;
2049       CCState CCInfo(CallConv, isVarArg, getTargetMachine(), RVLocs,
2050                      *DAG.getContext());
2051       CCInfo.AnalyzeCallResult(Ins, RetCC_X86);
2052       for (unsigned i = 0; i != RVLocs.size(); ++i)
2053         if (RVLocs[i].isRegLoc())
2054           MF.getRegInfo().addLiveOut(RVLocs[i].getLocReg());
2055     }
2056
2057     assert(((Callee.getOpcode() == ISD::Register &&
2058                (cast<RegisterSDNode>(Callee)->getReg() == X86::EAX ||
2059                 cast<RegisterSDNode>(Callee)->getReg() == X86::R9)) ||
2060               Callee.getOpcode() == ISD::TargetExternalSymbol ||
2061               Callee.getOpcode() == ISD::TargetGlobalAddress) &&
2062              "Expecting an global address, external symbol, or register");
2063
2064     return DAG.getNode(X86ISD::TC_RETURN, dl,
2065                        NodeTys, &Ops[0], Ops.size());
2066   }
2067
2068   Chain = DAG.getNode(X86ISD::CALL, dl, NodeTys, &Ops[0], Ops.size());
2069   InFlag = Chain.getValue(1);
2070
2071   // Create the CALLSEQ_END node.
2072   unsigned NumBytesForCalleeToPush;
2073   if (IsCalleePop(isVarArg, CallConv))
2074     NumBytesForCalleeToPush = NumBytes;    // Callee pops everything
2075   else if (!Is64Bit && CallConv != CallingConv::Fast && IsStructRet)
2076     // If this is is a call to a struct-return function, the callee
2077     // pops the hidden struct pointer, so we have to push it back.
2078     // This is common for Darwin/X86, Linux & Mingw32 targets.
2079     NumBytesForCalleeToPush = 4;
2080   else
2081     NumBytesForCalleeToPush = 0;  // Callee pops nothing.
2082
2083   // Returns a flag for retval copy to use.
2084   Chain = DAG.getCALLSEQ_END(Chain,
2085                              DAG.getIntPtrConstant(NumBytes, true),
2086                              DAG.getIntPtrConstant(NumBytesForCalleeToPush,
2087                                                    true),
2088                              InFlag);
2089   InFlag = Chain.getValue(1);
2090
2091   // Handle result values, copying them out of physregs into vregs that we
2092   // return.
2093   return LowerCallResult(Chain, InFlag, CallConv, isVarArg,
2094                          Ins, dl, DAG, InVals);
2095 }
2096
2097
2098 //===----------------------------------------------------------------------===//
2099 //                Fast Calling Convention (tail call) implementation
2100 //===----------------------------------------------------------------------===//
2101
2102 //  Like std call, callee cleans arguments, convention except that ECX is
2103 //  reserved for storing the tail called function address. Only 2 registers are
2104 //  free for argument passing (inreg). Tail call optimization is performed
2105 //  provided:
2106 //                * tailcallopt is enabled
2107 //                * caller/callee are fastcc
2108 //  On X86_64 architecture with GOT-style position independent code only local
2109 //  (within module) calls are supported at the moment.
2110 //  To keep the stack aligned according to platform abi the function
2111 //  GetAlignedArgumentStackSize ensures that argument delta is always multiples
2112 //  of stack alignment. (Dynamic linkers need this - darwin's dyld for example)
2113 //  If a tail called function callee has more arguments than the caller the
2114 //  caller needs to make sure that there is room to move the RETADDR to. This is
2115 //  achieved by reserving an area the size of the argument delta right after the
2116 //  original REtADDR, but before the saved framepointer or the spilled registers
2117 //  e.g. caller(arg1, arg2) calls callee(arg1, arg2,arg3,arg4)
2118 //  stack layout:
2119 //    arg1
2120 //    arg2
2121 //    RETADDR
2122 //    [ new RETADDR
2123 //      move area ]
2124 //    (possible EBP)
2125 //    ESI
2126 //    EDI
2127 //    local1 ..
2128
2129 /// GetAlignedArgumentStackSize - Make the stack size align e.g 16n + 12 aligned
2130 /// for a 16 byte align requirement.
2131 unsigned X86TargetLowering::GetAlignedArgumentStackSize(unsigned StackSize,
2132                                                         SelectionDAG& DAG) {
2133   MachineFunction &MF = DAG.getMachineFunction();
2134   const TargetMachine &TM = MF.getTarget();
2135   const TargetFrameInfo &TFI = *TM.getFrameInfo();
2136   unsigned StackAlignment = TFI.getStackAlignment();
2137   uint64_t AlignMask = StackAlignment - 1;
2138   int64_t Offset = StackSize;
2139   uint64_t SlotSize = TD->getPointerSize();
2140   if ( (Offset & AlignMask) <= (StackAlignment - SlotSize) ) {
2141     // Number smaller than 12 so just add the difference.
2142     Offset += ((StackAlignment - SlotSize) - (Offset & AlignMask));
2143   } else {
2144     // Mask out lower bits, add stackalignment once plus the 12 bytes.
2145     Offset = ((~AlignMask) & Offset) + StackAlignment +
2146       (StackAlignment-SlotSize);
2147   }
2148   return Offset;
2149 }
2150
2151 /// IsEligibleForTailCallOptimization - Check whether the call is eligible
2152 /// for tail call optimization. Targets which want to do tail call
2153 /// optimization should implement this function.
2154 bool
2155 X86TargetLowering::IsEligibleForTailCallOptimization(SDValue Callee,
2156                                                      CallingConv::ID CalleeCC,
2157                                                      bool isVarArg,
2158                                       const SmallVectorImpl<ISD::InputArg> &Ins,
2159                                                      SelectionDAG& DAG) const {
2160   MachineFunction &MF = DAG.getMachineFunction();
2161   CallingConv::ID CallerCC = MF.getFunction()->getCallingConv();
2162   return CalleeCC == CallingConv::Fast && CallerCC == CalleeCC;
2163 }
2164
2165 FastISel *
2166 X86TargetLowering::createFastISel(MachineFunction &mf,
2167                                   MachineModuleInfo *mmo,
2168                                   DwarfWriter *dw,
2169                                   DenseMap<const Value *, unsigned> &vm,
2170                                   DenseMap<const BasicBlock *,
2171                                            MachineBasicBlock *> &bm,
2172                                   DenseMap<const AllocaInst *, int> &am
2173 #ifndef NDEBUG
2174                                   , SmallSet<Instruction*, 8> &cil
2175 #endif
2176                                   ) {
2177   return X86::createFastISel(mf, mmo, dw, vm, bm, am
2178 #ifndef NDEBUG
2179                              , cil
2180 #endif
2181                              );
2182 }
2183
2184
2185 //===----------------------------------------------------------------------===//
2186 //                           Other Lowering Hooks
2187 //===----------------------------------------------------------------------===//
2188
2189
2190 SDValue X86TargetLowering::getReturnAddressFrameIndex(SelectionDAG &DAG) {
2191   MachineFunction &MF = DAG.getMachineFunction();
2192   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
2193   int ReturnAddrIndex = FuncInfo->getRAIndex();
2194
2195   if (ReturnAddrIndex == 0) {
2196     // Set up a frame object for the return address.
2197     uint64_t SlotSize = TD->getPointerSize();
2198     ReturnAddrIndex = MF.getFrameInfo()->CreateFixedObject(SlotSize, -SlotSize,
2199                                                            true, false);
2200     FuncInfo->setRAIndex(ReturnAddrIndex);
2201   }
2202
2203   return DAG.getFrameIndex(ReturnAddrIndex, getPointerTy());
2204 }
2205
2206
2207 bool X86::isOffsetSuitableForCodeModel(int64_t Offset, CodeModel::Model M,
2208                                        bool hasSymbolicDisplacement) {
2209   // Offset should fit into 32 bit immediate field.
2210   if (!isInt32(Offset))
2211     return false;
2212
2213   // If we don't have a symbolic displacement - we don't have any extra
2214   // restrictions.
2215   if (!hasSymbolicDisplacement)
2216     return true;
2217
2218   // FIXME: Some tweaks might be needed for medium code model.
2219   if (M != CodeModel::Small && M != CodeModel::Kernel)
2220     return false;
2221
2222   // For small code model we assume that latest object is 16MB before end of 31
2223   // bits boundary. We may also accept pretty large negative constants knowing
2224   // that all objects are in the positive half of address space.
2225   if (M == CodeModel::Small && Offset < 16*1024*1024)
2226     return true;
2227
2228   // For kernel code model we know that all object resist in the negative half
2229   // of 32bits address space. We may not accept negative offsets, since they may
2230   // be just off and we may accept pretty large positive ones.
2231   if (M == CodeModel::Kernel && Offset > 0)
2232     return true;
2233
2234   return false;
2235 }
2236
2237 /// TranslateX86CC - do a one to one translation of a ISD::CondCode to the X86
2238 /// specific condition code, returning the condition code and the LHS/RHS of the
2239 /// comparison to make.
2240 static unsigned TranslateX86CC(ISD::CondCode SetCCOpcode, bool isFP,
2241                                SDValue &LHS, SDValue &RHS, SelectionDAG &DAG) {
2242   if (!isFP) {
2243     if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(RHS)) {
2244       if (SetCCOpcode == ISD::SETGT && RHSC->isAllOnesValue()) {
2245         // X > -1   -> X == 0, jump !sign.
2246         RHS = DAG.getConstant(0, RHS.getValueType());
2247         return X86::COND_NS;
2248       } else if (SetCCOpcode == ISD::SETLT && RHSC->isNullValue()) {
2249         // X < 0   -> X == 0, jump on sign.
2250         return X86::COND_S;
2251       } else if (SetCCOpcode == ISD::SETLT && RHSC->getZExtValue() == 1) {
2252         // X < 1   -> X <= 0
2253         RHS = DAG.getConstant(0, RHS.getValueType());
2254         return X86::COND_LE;
2255       }
2256     }
2257
2258     switch (SetCCOpcode) {
2259     default: llvm_unreachable("Invalid integer condition!");
2260     case ISD::SETEQ:  return X86::COND_E;
2261     case ISD::SETGT:  return X86::COND_G;
2262     case ISD::SETGE:  return X86::COND_GE;
2263     case ISD::SETLT:  return X86::COND_L;
2264     case ISD::SETLE:  return X86::COND_LE;
2265     case ISD::SETNE:  return X86::COND_NE;
2266     case ISD::SETULT: return X86::COND_B;
2267     case ISD::SETUGT: return X86::COND_A;
2268     case ISD::SETULE: return X86::COND_BE;
2269     case ISD::SETUGE: return X86::COND_AE;
2270     }
2271   }
2272
2273   // First determine if it is required or is profitable to flip the operands.
2274
2275   // If LHS is a foldable load, but RHS is not, flip the condition.
2276   if ((ISD::isNON_EXTLoad(LHS.getNode()) && LHS.hasOneUse()) &&
2277       !(ISD::isNON_EXTLoad(RHS.getNode()) && RHS.hasOneUse())) {
2278     SetCCOpcode = getSetCCSwappedOperands(SetCCOpcode);
2279     std::swap(LHS, RHS);
2280   }
2281
2282   switch (SetCCOpcode) {
2283   default: break;
2284   case ISD::SETOLT:
2285   case ISD::SETOLE:
2286   case ISD::SETUGT:
2287   case ISD::SETUGE:
2288     std::swap(LHS, RHS);
2289     break;
2290   }
2291
2292   // On a floating point condition, the flags are set as follows:
2293   // ZF  PF  CF   op
2294   //  0 | 0 | 0 | X > Y
2295   //  0 | 0 | 1 | X < Y
2296   //  1 | 0 | 0 | X == Y
2297   //  1 | 1 | 1 | unordered
2298   switch (SetCCOpcode) {
2299   default: llvm_unreachable("Condcode should be pre-legalized away");
2300   case ISD::SETUEQ:
2301   case ISD::SETEQ:   return X86::COND_E;
2302   case ISD::SETOLT:              // flipped
2303   case ISD::SETOGT:
2304   case ISD::SETGT:   return X86::COND_A;
2305   case ISD::SETOLE:              // flipped
2306   case ISD::SETOGE:
2307   case ISD::SETGE:   return X86::COND_AE;
2308   case ISD::SETUGT:              // flipped
2309   case ISD::SETULT:
2310   case ISD::SETLT:   return X86::COND_B;
2311   case ISD::SETUGE:              // flipped
2312   case ISD::SETULE:
2313   case ISD::SETLE:   return X86::COND_BE;
2314   case ISD::SETONE:
2315   case ISD::SETNE:   return X86::COND_NE;
2316   case ISD::SETUO:   return X86::COND_P;
2317   case ISD::SETO:    return X86::COND_NP;
2318   case ISD::SETOEQ:
2319   case ISD::SETUNE:  return X86::COND_INVALID;
2320   }
2321 }
2322
2323 /// hasFPCMov - is there a floating point cmov for the specific X86 condition
2324 /// code. Current x86 isa includes the following FP cmov instructions:
2325 /// fcmovb, fcomvbe, fcomve, fcmovu, fcmovae, fcmova, fcmovne, fcmovnu.
2326 static bool hasFPCMov(unsigned X86CC) {
2327   switch (X86CC) {
2328   default:
2329     return false;
2330   case X86::COND_B:
2331   case X86::COND_BE:
2332   case X86::COND_E:
2333   case X86::COND_P:
2334   case X86::COND_A:
2335   case X86::COND_AE:
2336   case X86::COND_NE:
2337   case X86::COND_NP:
2338     return true;
2339   }
2340 }
2341
2342 /// isFPImmLegal - Returns true if the target can instruction select the
2343 /// specified FP immediate natively. If false, the legalizer will
2344 /// materialize the FP immediate as a load from a constant pool.
2345 bool X86TargetLowering::isFPImmLegal(const APFloat &Imm, EVT VT) const {
2346   for (unsigned i = 0, e = LegalFPImmediates.size(); i != e; ++i) {
2347     if (Imm.bitwiseIsEqual(LegalFPImmediates[i]))
2348       return true;
2349   }
2350   return false;
2351 }
2352
2353 /// isUndefOrInRange - Return true if Val is undef or if its value falls within
2354 /// the specified range (L, H].
2355 static bool isUndefOrInRange(int Val, int Low, int Hi) {
2356   return (Val < 0) || (Val >= Low && Val < Hi);
2357 }
2358
2359 /// isUndefOrEqual - Val is either less than zero (undef) or equal to the
2360 /// specified value.
2361 static bool isUndefOrEqual(int Val, int CmpVal) {
2362   if (Val < 0 || Val == CmpVal)
2363     return true;
2364   return false;
2365 }
2366
2367 /// isPSHUFDMask - Return true if the node specifies a shuffle of elements that
2368 /// is suitable for input to PSHUFD or PSHUFW.  That is, it doesn't reference
2369 /// the second operand.
2370 static bool isPSHUFDMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2371   if (VT == MVT::v4f32 || VT == MVT::v4i32 || VT == MVT::v4i16)
2372     return (Mask[0] < 4 && Mask[1] < 4 && Mask[2] < 4 && Mask[3] < 4);
2373   if (VT == MVT::v2f64 || VT == MVT::v2i64)
2374     return (Mask[0] < 2 && Mask[1] < 2);
2375   return false;
2376 }
2377
2378 bool X86::isPSHUFDMask(ShuffleVectorSDNode *N) {
2379   SmallVector<int, 8> M;
2380   N->getMask(M);
2381   return ::isPSHUFDMask(M, N->getValueType(0));
2382 }
2383
2384 /// isPSHUFHWMask - Return true if the node specifies a shuffle of elements that
2385 /// is suitable for input to PSHUFHW.
2386 static bool isPSHUFHWMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2387   if (VT != MVT::v8i16)
2388     return false;
2389
2390   // Lower quadword copied in order or undef.
2391   for (int i = 0; i != 4; ++i)
2392     if (Mask[i] >= 0 && Mask[i] != i)
2393       return false;
2394
2395   // Upper quadword shuffled.
2396   for (int i = 4; i != 8; ++i)
2397     if (Mask[i] >= 0 && (Mask[i] < 4 || Mask[i] > 7))
2398       return false;
2399
2400   return true;
2401 }
2402
2403 bool X86::isPSHUFHWMask(ShuffleVectorSDNode *N) {
2404   SmallVector<int, 8> M;
2405   N->getMask(M);
2406   return ::isPSHUFHWMask(M, N->getValueType(0));
2407 }
2408
2409 /// isPSHUFLWMask - Return true if the node specifies a shuffle of elements that
2410 /// is suitable for input to PSHUFLW.
2411 static bool isPSHUFLWMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2412   if (VT != MVT::v8i16)
2413     return false;
2414
2415   // Upper quadword copied in order.
2416   for (int i = 4; i != 8; ++i)
2417     if (Mask[i] >= 0 && Mask[i] != i)
2418       return false;
2419
2420   // Lower quadword shuffled.
2421   for (int i = 0; i != 4; ++i)
2422     if (Mask[i] >= 4)
2423       return false;
2424
2425   return true;
2426 }
2427
2428 bool X86::isPSHUFLWMask(ShuffleVectorSDNode *N) {
2429   SmallVector<int, 8> M;
2430   N->getMask(M);
2431   return ::isPSHUFLWMask(M, N->getValueType(0));
2432 }
2433
2434 /// isPALIGNRMask - Return true if the node specifies a shuffle of elements that
2435 /// is suitable for input to PALIGNR.
2436 static bool isPALIGNRMask(const SmallVectorImpl<int> &Mask, EVT VT,
2437                           bool hasSSSE3) {
2438   int i, e = VT.getVectorNumElements();
2439
2440   // Do not handle v2i64 / v2f64 shuffles with palignr.
2441   if (e < 4 || !hasSSSE3)
2442     return false;
2443
2444   for (i = 0; i != e; ++i)
2445     if (Mask[i] >= 0)
2446       break;
2447
2448   // All undef, not a palignr.
2449   if (i == e)
2450     return false;
2451
2452   // Determine if it's ok to perform a palignr with only the LHS, since we
2453   // don't have access to the actual shuffle elements to see if RHS is undef.
2454   bool Unary = Mask[i] < (int)e;
2455   bool NeedsUnary = false;
2456
2457   int s = Mask[i] - i;
2458
2459   // Check the rest of the elements to see if they are consecutive.
2460   for (++i; i != e; ++i) {
2461     int m = Mask[i];
2462     if (m < 0)
2463       continue;
2464
2465     Unary = Unary && (m < (int)e);
2466     NeedsUnary = NeedsUnary || (m < s);
2467
2468     if (NeedsUnary && !Unary)
2469       return false;
2470     if (Unary && m != ((s+i) & (e-1)))
2471       return false;
2472     if (!Unary && m != (s+i))
2473       return false;
2474   }
2475   return true;
2476 }
2477
2478 bool X86::isPALIGNRMask(ShuffleVectorSDNode *N) {
2479   SmallVector<int, 8> M;
2480   N->getMask(M);
2481   return ::isPALIGNRMask(M, N->getValueType(0), true);
2482 }
2483
2484 /// isSHUFPMask - Return true if the specified VECTOR_SHUFFLE operand
2485 /// specifies a shuffle of elements that is suitable for input to SHUFP*.
2486 static bool isSHUFPMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2487   int NumElems = VT.getVectorNumElements();
2488   if (NumElems != 2 && NumElems != 4)
2489     return false;
2490
2491   int Half = NumElems / 2;
2492   for (int i = 0; i < Half; ++i)
2493     if (!isUndefOrInRange(Mask[i], 0, NumElems))
2494       return false;
2495   for (int i = Half; i < NumElems; ++i)
2496     if (!isUndefOrInRange(Mask[i], NumElems, NumElems*2))
2497       return false;
2498
2499   return true;
2500 }
2501
2502 bool X86::isSHUFPMask(ShuffleVectorSDNode *N) {
2503   SmallVector<int, 8> M;
2504   N->getMask(M);
2505   return ::isSHUFPMask(M, N->getValueType(0));
2506 }
2507
2508 /// isCommutedSHUFP - Returns true if the shuffle mask is exactly
2509 /// the reverse of what x86 shuffles want. x86 shuffles requires the lower
2510 /// half elements to come from vector 1 (which would equal the dest.) and
2511 /// the upper half to come from vector 2.
2512 static bool isCommutedSHUFPMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2513   int NumElems = VT.getVectorNumElements();
2514
2515   if (NumElems != 2 && NumElems != 4)
2516     return false;
2517
2518   int Half = NumElems / 2;
2519   for (int i = 0; i < Half; ++i)
2520     if (!isUndefOrInRange(Mask[i], NumElems, NumElems*2))
2521       return false;
2522   for (int i = Half; i < NumElems; ++i)
2523     if (!isUndefOrInRange(Mask[i], 0, NumElems))
2524       return false;
2525   return true;
2526 }
2527
2528 static bool isCommutedSHUFP(ShuffleVectorSDNode *N) {
2529   SmallVector<int, 8> M;
2530   N->getMask(M);
2531   return isCommutedSHUFPMask(M, N->getValueType(0));
2532 }
2533
2534 /// isMOVHLPSMask - Return true if the specified VECTOR_SHUFFLE operand
2535 /// specifies a shuffle of elements that is suitable for input to MOVHLPS.
2536 bool X86::isMOVHLPSMask(ShuffleVectorSDNode *N) {
2537   if (N->getValueType(0).getVectorNumElements() != 4)
2538     return false;
2539
2540   // Expect bit0 == 6, bit1 == 7, bit2 == 2, bit3 == 3
2541   return isUndefOrEqual(N->getMaskElt(0), 6) &&
2542          isUndefOrEqual(N->getMaskElt(1), 7) &&
2543          isUndefOrEqual(N->getMaskElt(2), 2) &&
2544          isUndefOrEqual(N->getMaskElt(3), 3);
2545 }
2546
2547 /// isMOVHLPS_v_undef_Mask - Special case of isMOVHLPSMask for canonical form
2548 /// of vector_shuffle v, v, <2, 3, 2, 3>, i.e. vector_shuffle v, undef,
2549 /// <2, 3, 2, 3>
2550 bool X86::isMOVHLPS_v_undef_Mask(ShuffleVectorSDNode *N) {
2551   unsigned NumElems = N->getValueType(0).getVectorNumElements();
2552
2553   if (NumElems != 4)
2554     return false;
2555
2556   return isUndefOrEqual(N->getMaskElt(0), 2) &&
2557   isUndefOrEqual(N->getMaskElt(1), 3) &&
2558   isUndefOrEqual(N->getMaskElt(2), 2) &&
2559   isUndefOrEqual(N->getMaskElt(3), 3);
2560 }
2561
2562 /// isMOVLPMask - Return true if the specified VECTOR_SHUFFLE operand
2563 /// specifies a shuffle of elements that is suitable for input to MOVLP{S|D}.
2564 bool X86::isMOVLPMask(ShuffleVectorSDNode *N) {
2565   unsigned NumElems = N->getValueType(0).getVectorNumElements();
2566
2567   if (NumElems != 2 && NumElems != 4)
2568     return false;
2569
2570   for (unsigned i = 0; i < NumElems/2; ++i)
2571     if (!isUndefOrEqual(N->getMaskElt(i), i + NumElems))
2572       return false;
2573
2574   for (unsigned i = NumElems/2; i < NumElems; ++i)
2575     if (!isUndefOrEqual(N->getMaskElt(i), i))
2576       return false;
2577
2578   return true;
2579 }
2580
2581 /// isMOVLHPSMask - Return true if the specified VECTOR_SHUFFLE operand
2582 /// specifies a shuffle of elements that is suitable for input to MOVLHPS.
2583 bool X86::isMOVLHPSMask(ShuffleVectorSDNode *N) {
2584   unsigned NumElems = N->getValueType(0).getVectorNumElements();
2585
2586   if (NumElems != 2 && NumElems != 4)
2587     return false;
2588
2589   for (unsigned i = 0; i < NumElems/2; ++i)
2590     if (!isUndefOrEqual(N->getMaskElt(i), i))
2591       return false;
2592
2593   for (unsigned i = 0; i < NumElems/2; ++i)
2594     if (!isUndefOrEqual(N->getMaskElt(i + NumElems/2), i + NumElems))
2595       return false;
2596
2597   return true;
2598 }
2599
2600 /// isUNPCKLMask - Return true if the specified VECTOR_SHUFFLE operand
2601 /// specifies a shuffle of elements that is suitable for input to UNPCKL.
2602 static bool isUNPCKLMask(const SmallVectorImpl<int> &Mask, EVT VT,
2603                          bool V2IsSplat = false) {
2604   int NumElts = VT.getVectorNumElements();
2605   if (NumElts != 2 && NumElts != 4 && NumElts != 8 && NumElts != 16)
2606     return false;
2607
2608   for (int i = 0, j = 0; i != NumElts; i += 2, ++j) {
2609     int BitI  = Mask[i];
2610     int BitI1 = Mask[i+1];
2611     if (!isUndefOrEqual(BitI, j))
2612       return false;
2613     if (V2IsSplat) {
2614       if (!isUndefOrEqual(BitI1, NumElts))
2615         return false;
2616     } else {
2617       if (!isUndefOrEqual(BitI1, j + NumElts))
2618         return false;
2619     }
2620   }
2621   return true;
2622 }
2623
2624 bool X86::isUNPCKLMask(ShuffleVectorSDNode *N, bool V2IsSplat) {
2625   SmallVector<int, 8> M;
2626   N->getMask(M);
2627   return ::isUNPCKLMask(M, N->getValueType(0), V2IsSplat);
2628 }
2629
2630 /// isUNPCKHMask - Return true if the specified VECTOR_SHUFFLE operand
2631 /// specifies a shuffle of elements that is suitable for input to UNPCKH.
2632 static bool isUNPCKHMask(const SmallVectorImpl<int> &Mask, EVT VT,
2633                          bool V2IsSplat = false) {
2634   int NumElts = VT.getVectorNumElements();
2635   if (NumElts != 2 && NumElts != 4 && NumElts != 8 && NumElts != 16)
2636     return false;
2637
2638   for (int i = 0, j = 0; i != NumElts; i += 2, ++j) {
2639     int BitI  = Mask[i];
2640     int BitI1 = Mask[i+1];
2641     if (!isUndefOrEqual(BitI, j + NumElts/2))
2642       return false;
2643     if (V2IsSplat) {
2644       if (isUndefOrEqual(BitI1, NumElts))
2645         return false;
2646     } else {
2647       if (!isUndefOrEqual(BitI1, j + NumElts/2 + NumElts))
2648         return false;
2649     }
2650   }
2651   return true;
2652 }
2653
2654 bool X86::isUNPCKHMask(ShuffleVectorSDNode *N, bool V2IsSplat) {
2655   SmallVector<int, 8> M;
2656   N->getMask(M);
2657   return ::isUNPCKHMask(M, N->getValueType(0), V2IsSplat);
2658 }
2659
2660 /// isUNPCKL_v_undef_Mask - Special case of isUNPCKLMask for canonical form
2661 /// of vector_shuffle v, v, <0, 4, 1, 5>, i.e. vector_shuffle v, undef,
2662 /// <0, 0, 1, 1>
2663 static bool isUNPCKL_v_undef_Mask(const SmallVectorImpl<int> &Mask, EVT VT) {
2664   int NumElems = VT.getVectorNumElements();
2665   if (NumElems != 2 && NumElems != 4 && NumElems != 8 && NumElems != 16)
2666     return false;
2667
2668   for (int i = 0, j = 0; i != NumElems; i += 2, ++j) {
2669     int BitI  = Mask[i];
2670     int BitI1 = Mask[i+1];
2671     if (!isUndefOrEqual(BitI, j))
2672       return false;
2673     if (!isUndefOrEqual(BitI1, j))
2674       return false;
2675   }
2676   return true;
2677 }
2678
2679 bool X86::isUNPCKL_v_undef_Mask(ShuffleVectorSDNode *N) {
2680   SmallVector<int, 8> M;
2681   N->getMask(M);
2682   return ::isUNPCKL_v_undef_Mask(M, N->getValueType(0));
2683 }
2684
2685 /// isUNPCKH_v_undef_Mask - Special case of isUNPCKHMask for canonical form
2686 /// of vector_shuffle v, v, <2, 6, 3, 7>, i.e. vector_shuffle v, undef,
2687 /// <2, 2, 3, 3>
2688 static bool isUNPCKH_v_undef_Mask(const SmallVectorImpl<int> &Mask, EVT VT) {
2689   int NumElems = VT.getVectorNumElements();
2690   if (NumElems != 2 && NumElems != 4 && NumElems != 8 && NumElems != 16)
2691     return false;
2692
2693   for (int i = 0, j = NumElems / 2; i != NumElems; i += 2, ++j) {
2694     int BitI  = Mask[i];
2695     int BitI1 = Mask[i+1];
2696     if (!isUndefOrEqual(BitI, j))
2697       return false;
2698     if (!isUndefOrEqual(BitI1, j))
2699       return false;
2700   }
2701   return true;
2702 }
2703
2704 bool X86::isUNPCKH_v_undef_Mask(ShuffleVectorSDNode *N) {
2705   SmallVector<int, 8> M;
2706   N->getMask(M);
2707   return ::isUNPCKH_v_undef_Mask(M, N->getValueType(0));
2708 }
2709
2710 /// isMOVLMask - Return true if the specified VECTOR_SHUFFLE operand
2711 /// specifies a shuffle of elements that is suitable for input to MOVSS,
2712 /// MOVSD, and MOVD, i.e. setting the lowest element.
2713 static bool isMOVLMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2714   if (VT.getVectorElementType().getSizeInBits() < 32)
2715     return false;
2716
2717   int NumElts = VT.getVectorNumElements();
2718
2719   if (!isUndefOrEqual(Mask[0], NumElts))
2720     return false;
2721
2722   for (int i = 1; i < NumElts; ++i)
2723     if (!isUndefOrEqual(Mask[i], i))
2724       return false;
2725
2726   return true;
2727 }
2728
2729 bool X86::isMOVLMask(ShuffleVectorSDNode *N) {
2730   SmallVector<int, 8> M;
2731   N->getMask(M);
2732   return ::isMOVLMask(M, N->getValueType(0));
2733 }
2734
2735 /// isCommutedMOVL - Returns true if the shuffle mask is except the reverse
2736 /// of what x86 movss want. X86 movs requires the lowest  element to be lowest
2737 /// element of vector 2 and the other elements to come from vector 1 in order.
2738 static bool isCommutedMOVLMask(const SmallVectorImpl<int> &Mask, EVT VT,
2739                                bool V2IsSplat = false, bool V2IsUndef = false) {
2740   int NumOps = VT.getVectorNumElements();
2741   if (NumOps != 2 && NumOps != 4 && NumOps != 8 && NumOps != 16)
2742     return false;
2743
2744   if (!isUndefOrEqual(Mask[0], 0))
2745     return false;
2746
2747   for (int i = 1; i < NumOps; ++i)
2748     if (!(isUndefOrEqual(Mask[i], i+NumOps) ||
2749           (V2IsUndef && isUndefOrInRange(Mask[i], NumOps, NumOps*2)) ||
2750           (V2IsSplat && isUndefOrEqual(Mask[i], NumOps))))
2751       return false;
2752
2753   return true;
2754 }
2755
2756 static bool isCommutedMOVL(ShuffleVectorSDNode *N, bool V2IsSplat = false,
2757                            bool V2IsUndef = false) {
2758   SmallVector<int, 8> M;
2759   N->getMask(M);
2760   return isCommutedMOVLMask(M, N->getValueType(0), V2IsSplat, V2IsUndef);
2761 }
2762
2763 /// isMOVSHDUPMask - Return true if the specified VECTOR_SHUFFLE operand
2764 /// specifies a shuffle of elements that is suitable for input to MOVSHDUP.
2765 bool X86::isMOVSHDUPMask(ShuffleVectorSDNode *N) {
2766   if (N->getValueType(0).getVectorNumElements() != 4)
2767     return false;
2768
2769   // Expect 1, 1, 3, 3
2770   for (unsigned i = 0; i < 2; ++i) {
2771     int Elt = N->getMaskElt(i);
2772     if (Elt >= 0 && Elt != 1)
2773       return false;
2774   }
2775
2776   bool HasHi = false;
2777   for (unsigned i = 2; i < 4; ++i) {
2778     int Elt = N->getMaskElt(i);
2779     if (Elt >= 0 && Elt != 3)
2780       return false;
2781     if (Elt == 3)
2782       HasHi = true;
2783   }
2784   // Don't use movshdup if it can be done with a shufps.
2785   // FIXME: verify that matching u, u, 3, 3 is what we want.
2786   return HasHi;
2787 }
2788
2789 /// isMOVSLDUPMask - Return true if the specified VECTOR_SHUFFLE operand
2790 /// specifies a shuffle of elements that is suitable for input to MOVSLDUP.
2791 bool X86::isMOVSLDUPMask(ShuffleVectorSDNode *N) {
2792   if (N->getValueType(0).getVectorNumElements() != 4)
2793     return false;
2794
2795   // Expect 0, 0, 2, 2
2796   for (unsigned i = 0; i < 2; ++i)
2797     if (N->getMaskElt(i) > 0)
2798       return false;
2799
2800   bool HasHi = false;
2801   for (unsigned i = 2; i < 4; ++i) {
2802     int Elt = N->getMaskElt(i);
2803     if (Elt >= 0 && Elt != 2)
2804       return false;
2805     if (Elt == 2)
2806       HasHi = true;
2807   }
2808   // Don't use movsldup if it can be done with a shufps.
2809   return HasHi;
2810 }
2811
2812 /// isMOVDDUPMask - Return true if the specified VECTOR_SHUFFLE operand
2813 /// specifies a shuffle of elements that is suitable for input to MOVDDUP.
2814 bool X86::isMOVDDUPMask(ShuffleVectorSDNode *N) {
2815   int e = N->getValueType(0).getVectorNumElements() / 2;
2816
2817   for (int i = 0; i < e; ++i)
2818     if (!isUndefOrEqual(N->getMaskElt(i), i))
2819       return false;
2820   for (int i = 0; i < e; ++i)
2821     if (!isUndefOrEqual(N->getMaskElt(e+i), i))
2822       return false;
2823   return true;
2824 }
2825
2826 /// getShuffleSHUFImmediate - Return the appropriate immediate to shuffle
2827 /// the specified VECTOR_SHUFFLE mask with PSHUF* and SHUFP* instructions.
2828 unsigned X86::getShuffleSHUFImmediate(SDNode *N) {
2829   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
2830   int NumOperands = SVOp->getValueType(0).getVectorNumElements();
2831
2832   unsigned Shift = (NumOperands == 4) ? 2 : 1;
2833   unsigned Mask = 0;
2834   for (int i = 0; i < NumOperands; ++i) {
2835     int Val = SVOp->getMaskElt(NumOperands-i-1);
2836     if (Val < 0) Val = 0;
2837     if (Val >= NumOperands) Val -= NumOperands;
2838     Mask |= Val;
2839     if (i != NumOperands - 1)
2840       Mask <<= Shift;
2841   }
2842   return Mask;
2843 }
2844
2845 /// getShufflePSHUFHWImmediate - Return the appropriate immediate to shuffle
2846 /// the specified VECTOR_SHUFFLE mask with the PSHUFHW instruction.
2847 unsigned X86::getShufflePSHUFHWImmediate(SDNode *N) {
2848   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
2849   unsigned Mask = 0;
2850   // 8 nodes, but we only care about the last 4.
2851   for (unsigned i = 7; i >= 4; --i) {
2852     int Val = SVOp->getMaskElt(i);
2853     if (Val >= 0)
2854       Mask |= (Val - 4);
2855     if (i != 4)
2856       Mask <<= 2;
2857   }
2858   return Mask;
2859 }
2860
2861 /// getShufflePSHUFLWImmediate - Return the appropriate immediate to shuffle
2862 /// the specified VECTOR_SHUFFLE mask with the PSHUFLW instruction.
2863 unsigned X86::getShufflePSHUFLWImmediate(SDNode *N) {
2864   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
2865   unsigned Mask = 0;
2866   // 8 nodes, but we only care about the first 4.
2867   for (int i = 3; i >= 0; --i) {
2868     int Val = SVOp->getMaskElt(i);
2869     if (Val >= 0)
2870       Mask |= Val;
2871     if (i != 0)
2872       Mask <<= 2;
2873   }
2874   return Mask;
2875 }
2876
2877 /// getShufflePALIGNRImmediate - Return the appropriate immediate to shuffle
2878 /// the specified VECTOR_SHUFFLE mask with the PALIGNR instruction.
2879 unsigned X86::getShufflePALIGNRImmediate(SDNode *N) {
2880   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
2881   EVT VVT = N->getValueType(0);
2882   unsigned EltSize = VVT.getVectorElementType().getSizeInBits() >> 3;
2883   int Val = 0;
2884
2885   unsigned i, e;
2886   for (i = 0, e = VVT.getVectorNumElements(); i != e; ++i) {
2887     Val = SVOp->getMaskElt(i);
2888     if (Val >= 0)
2889       break;
2890   }
2891   return (Val - i) * EltSize;
2892 }
2893
2894 /// isZeroNode - Returns true if Elt is a constant zero or a floating point
2895 /// constant +0.0.
2896 bool X86::isZeroNode(SDValue Elt) {
2897   return ((isa<ConstantSDNode>(Elt) &&
2898            cast<ConstantSDNode>(Elt)->getZExtValue() == 0) ||
2899           (isa<ConstantFPSDNode>(Elt) &&
2900            cast<ConstantFPSDNode>(Elt)->getValueAPF().isPosZero()));
2901 }
2902
2903 /// CommuteVectorShuffle - Swap vector_shuffle operands as well as values in
2904 /// their permute mask.
2905 static SDValue CommuteVectorShuffle(ShuffleVectorSDNode *SVOp,
2906                                     SelectionDAG &DAG) {
2907   EVT VT = SVOp->getValueType(0);
2908   unsigned NumElems = VT.getVectorNumElements();
2909   SmallVector<int, 8> MaskVec;
2910
2911   for (unsigned i = 0; i != NumElems; ++i) {
2912     int idx = SVOp->getMaskElt(i);
2913     if (idx < 0)
2914       MaskVec.push_back(idx);
2915     else if (idx < (int)NumElems)
2916       MaskVec.push_back(idx + NumElems);
2917     else
2918       MaskVec.push_back(idx - NumElems);
2919   }
2920   return DAG.getVectorShuffle(VT, SVOp->getDebugLoc(), SVOp->getOperand(1),
2921                               SVOp->getOperand(0), &MaskVec[0]);
2922 }
2923
2924 /// CommuteVectorShuffleMask - Change values in a shuffle permute mask assuming
2925 /// the two vector operands have swapped position.
2926 static void CommuteVectorShuffleMask(SmallVectorImpl<int> &Mask, EVT VT) {
2927   unsigned NumElems = VT.getVectorNumElements();
2928   for (unsigned i = 0; i != NumElems; ++i) {
2929     int idx = Mask[i];
2930     if (idx < 0)
2931       continue;
2932     else if (idx < (int)NumElems)
2933       Mask[i] = idx + NumElems;
2934     else
2935       Mask[i] = idx - NumElems;
2936   }
2937 }
2938
2939 /// ShouldXformToMOVHLPS - Return true if the node should be transformed to
2940 /// match movhlps. The lower half elements should come from upper half of
2941 /// V1 (and in order), and the upper half elements should come from the upper
2942 /// half of V2 (and in order).
2943 static bool ShouldXformToMOVHLPS(ShuffleVectorSDNode *Op) {
2944   if (Op->getValueType(0).getVectorNumElements() != 4)
2945     return false;
2946   for (unsigned i = 0, e = 2; i != e; ++i)
2947     if (!isUndefOrEqual(Op->getMaskElt(i), i+2))
2948       return false;
2949   for (unsigned i = 2; i != 4; ++i)
2950     if (!isUndefOrEqual(Op->getMaskElt(i), i+4))
2951       return false;
2952   return true;
2953 }
2954
2955 /// isScalarLoadToVector - Returns true if the node is a scalar load that
2956 /// is promoted to a vector. It also returns the LoadSDNode by reference if
2957 /// required.
2958 static bool isScalarLoadToVector(SDNode *N, LoadSDNode **LD = NULL) {
2959   if (N->getOpcode() != ISD::SCALAR_TO_VECTOR)
2960     return false;
2961   N = N->getOperand(0).getNode();
2962   if (!ISD::isNON_EXTLoad(N))
2963     return false;
2964   if (LD)
2965     *LD = cast<LoadSDNode>(N);
2966   return true;
2967 }
2968
2969 /// ShouldXformToMOVLP{S|D} - Return true if the node should be transformed to
2970 /// match movlp{s|d}. The lower half elements should come from lower half of
2971 /// V1 (and in order), and the upper half elements should come from the upper
2972 /// half of V2 (and in order). And since V1 will become the source of the
2973 /// MOVLP, it must be either a vector load or a scalar load to vector.
2974 static bool ShouldXformToMOVLP(SDNode *V1, SDNode *V2,
2975                                ShuffleVectorSDNode *Op) {
2976   if (!ISD::isNON_EXTLoad(V1) && !isScalarLoadToVector(V1))
2977     return false;
2978   // Is V2 is a vector load, don't do this transformation. We will try to use
2979   // load folding shufps op.
2980   if (ISD::isNON_EXTLoad(V2))
2981     return false;
2982
2983   unsigned NumElems = Op->getValueType(0).getVectorNumElements();
2984
2985   if (NumElems != 2 && NumElems != 4)
2986     return false;
2987   for (unsigned i = 0, e = NumElems/2; i != e; ++i)
2988     if (!isUndefOrEqual(Op->getMaskElt(i), i))
2989       return false;
2990   for (unsigned i = NumElems/2; i != NumElems; ++i)
2991     if (!isUndefOrEqual(Op->getMaskElt(i), i+NumElems))
2992       return false;
2993   return true;
2994 }
2995
2996 /// isSplatVector - Returns true if N is a BUILD_VECTOR node whose elements are
2997 /// all the same.
2998 static bool isSplatVector(SDNode *N) {
2999   if (N->getOpcode() != ISD::BUILD_VECTOR)
3000     return false;
3001
3002   SDValue SplatValue = N->getOperand(0);
3003   for (unsigned i = 1, e = N->getNumOperands(); i != e; ++i)
3004     if (N->getOperand(i) != SplatValue)
3005       return false;
3006   return true;
3007 }
3008
3009 /// isZeroShuffle - Returns true if N is a VECTOR_SHUFFLE that can be resolved
3010 /// to an zero vector.
3011 /// FIXME: move to dag combiner / method on ShuffleVectorSDNode
3012 static bool isZeroShuffle(ShuffleVectorSDNode *N) {
3013   SDValue V1 = N->getOperand(0);
3014   SDValue V2 = N->getOperand(1);
3015   unsigned NumElems = N->getValueType(0).getVectorNumElements();
3016   for (unsigned i = 0; i != NumElems; ++i) {
3017     int Idx = N->getMaskElt(i);
3018     if (Idx >= (int)NumElems) {
3019       unsigned Opc = V2.getOpcode();
3020       if (Opc == ISD::UNDEF || ISD::isBuildVectorAllZeros(V2.getNode()))
3021         continue;
3022       if (Opc != ISD::BUILD_VECTOR ||
3023           !X86::isZeroNode(V2.getOperand(Idx-NumElems)))
3024         return false;
3025     } else if (Idx >= 0) {
3026       unsigned Opc = V1.getOpcode();
3027       if (Opc == ISD::UNDEF || ISD::isBuildVectorAllZeros(V1.getNode()))
3028         continue;
3029       if (Opc != ISD::BUILD_VECTOR ||
3030           !X86::isZeroNode(V1.getOperand(Idx)))
3031         return false;
3032     }
3033   }
3034   return true;
3035 }
3036
3037 /// getZeroVector - Returns a vector of specified type with all zero elements.
3038 ///
3039 static SDValue getZeroVector(EVT VT, bool HasSSE2, SelectionDAG &DAG,
3040                              DebugLoc dl) {
3041   assert(VT.isVector() && "Expected a vector type");
3042
3043   // Always build zero vectors as <4 x i32> or <2 x i32> bitcasted to their dest
3044   // type.  This ensures they get CSE'd.
3045   SDValue Vec;
3046   if (VT.getSizeInBits() == 64) { // MMX
3047     SDValue Cst = DAG.getTargetConstant(0, MVT::i32);
3048     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v2i32, Cst, Cst);
3049   } else if (HasSSE2) {  // SSE2
3050     SDValue Cst = DAG.getTargetConstant(0, MVT::i32);
3051     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Cst, Cst, Cst, Cst);
3052   } else { // SSE1
3053     SDValue Cst = DAG.getTargetConstantFP(+0.0, MVT::f32);
3054     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4f32, Cst, Cst, Cst, Cst);
3055   }
3056   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Vec);
3057 }
3058
3059 /// getOnesVector - Returns a vector of specified type with all bits set.
3060 ///
3061 static SDValue getOnesVector(EVT VT, SelectionDAG &DAG, DebugLoc dl) {
3062   assert(VT.isVector() && "Expected a vector type");
3063
3064   // Always build ones vectors as <4 x i32> or <2 x i32> bitcasted to their dest
3065   // type.  This ensures they get CSE'd.
3066   SDValue Cst = DAG.getTargetConstant(~0U, MVT::i32);
3067   SDValue Vec;
3068   if (VT.getSizeInBits() == 64)  // MMX
3069     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v2i32, Cst, Cst);
3070   else                                              // SSE
3071     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Cst, Cst, Cst, Cst);
3072   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Vec);
3073 }
3074
3075
3076 /// NormalizeMask - V2 is a splat, modify the mask (if needed) so all elements
3077 /// that point to V2 points to its first element.
3078 static SDValue NormalizeMask(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG) {
3079   EVT VT = SVOp->getValueType(0);
3080   unsigned NumElems = VT.getVectorNumElements();
3081
3082   bool Changed = false;
3083   SmallVector<int, 8> MaskVec;
3084   SVOp->getMask(MaskVec);
3085
3086   for (unsigned i = 0; i != NumElems; ++i) {
3087     if (MaskVec[i] > (int)NumElems) {
3088       MaskVec[i] = NumElems;
3089       Changed = true;
3090     }
3091   }
3092   if (Changed)
3093     return DAG.getVectorShuffle(VT, SVOp->getDebugLoc(), SVOp->getOperand(0),
3094                                 SVOp->getOperand(1), &MaskVec[0]);
3095   return SDValue(SVOp, 0);
3096 }
3097
3098 /// getMOVLMask - Returns a vector_shuffle mask for an movs{s|d}, movd
3099 /// operation of specified width.
3100 static SDValue getMOVL(SelectionDAG &DAG, DebugLoc dl, EVT VT, SDValue V1,
3101                        SDValue V2) {
3102   unsigned NumElems = VT.getVectorNumElements();
3103   SmallVector<int, 8> Mask;
3104   Mask.push_back(NumElems);
3105   for (unsigned i = 1; i != NumElems; ++i)
3106     Mask.push_back(i);
3107   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
3108 }
3109
3110 /// getUnpackl - Returns a vector_shuffle node for an unpackl operation.
3111 static SDValue getUnpackl(SelectionDAG &DAG, DebugLoc dl, EVT VT, SDValue V1,
3112                           SDValue V2) {
3113   unsigned NumElems = VT.getVectorNumElements();
3114   SmallVector<int, 8> Mask;
3115   for (unsigned i = 0, e = NumElems/2; i != e; ++i) {
3116     Mask.push_back(i);
3117     Mask.push_back(i + NumElems);
3118   }
3119   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
3120 }
3121
3122 /// getUnpackhMask - Returns a vector_shuffle node for an unpackh operation.
3123 static SDValue getUnpackh(SelectionDAG &DAG, DebugLoc dl, EVT VT, SDValue V1,
3124                           SDValue V2) {
3125   unsigned NumElems = VT.getVectorNumElements();
3126   unsigned Half = NumElems/2;
3127   SmallVector<int, 8> Mask;
3128   for (unsigned i = 0; i != Half; ++i) {
3129     Mask.push_back(i + Half);
3130     Mask.push_back(i + NumElems + Half);
3131   }
3132   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
3133 }
3134
3135 /// PromoteSplat - Promote a splat of v4f32, v8i16 or v16i8 to v4i32.
3136 static SDValue PromoteSplat(ShuffleVectorSDNode *SV, SelectionDAG &DAG,
3137                             bool HasSSE2) {
3138   if (SV->getValueType(0).getVectorNumElements() <= 4)
3139     return SDValue(SV, 0);
3140
3141   EVT PVT = MVT::v4f32;
3142   EVT VT = SV->getValueType(0);
3143   DebugLoc dl = SV->getDebugLoc();
3144   SDValue V1 = SV->getOperand(0);
3145   int NumElems = VT.getVectorNumElements();
3146   int EltNo = SV->getSplatIndex();
3147
3148   // unpack elements to the correct location
3149   while (NumElems > 4) {
3150     if (EltNo < NumElems/2) {
3151       V1 = getUnpackl(DAG, dl, VT, V1, V1);
3152     } else {
3153       V1 = getUnpackh(DAG, dl, VT, V1, V1);
3154       EltNo -= NumElems/2;
3155     }
3156     NumElems >>= 1;
3157   }
3158
3159   // Perform the splat.
3160   int SplatMask[4] = { EltNo, EltNo, EltNo, EltNo };
3161   V1 = DAG.getNode(ISD::BIT_CONVERT, dl, PVT, V1);
3162   V1 = DAG.getVectorShuffle(PVT, dl, V1, DAG.getUNDEF(PVT), &SplatMask[0]);
3163   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, V1);
3164 }
3165
3166 /// getShuffleVectorZeroOrUndef - Return a vector_shuffle of the specified
3167 /// vector of zero or undef vector.  This produces a shuffle where the low
3168 /// element of V2 is swizzled into the zero/undef vector, landing at element
3169 /// Idx.  This produces a shuffle mask like 4,1,2,3 (idx=0) or  0,1,2,4 (idx=3).
3170 static SDValue getShuffleVectorZeroOrUndef(SDValue V2, unsigned Idx,
3171                                              bool isZero, bool HasSSE2,
3172                                              SelectionDAG &DAG) {
3173   EVT VT = V2.getValueType();
3174   SDValue V1 = isZero
3175     ? getZeroVector(VT, HasSSE2, DAG, V2.getDebugLoc()) : DAG.getUNDEF(VT);
3176   unsigned NumElems = VT.getVectorNumElements();
3177   SmallVector<int, 16> MaskVec;
3178   for (unsigned i = 0; i != NumElems; ++i)
3179     // If this is the insertion idx, put the low elt of V2 here.
3180     MaskVec.push_back(i == Idx ? NumElems : i);
3181   return DAG.getVectorShuffle(VT, V2.getDebugLoc(), V1, V2, &MaskVec[0]);
3182 }
3183
3184 /// getNumOfConsecutiveZeros - Return the number of elements in a result of
3185 /// a shuffle that is zero.
3186 static
3187 unsigned getNumOfConsecutiveZeros(ShuffleVectorSDNode *SVOp, int NumElems,
3188                                   bool Low, SelectionDAG &DAG) {
3189   unsigned NumZeros = 0;
3190   for (int i = 0; i < NumElems; ++i) {
3191     unsigned Index = Low ? i : NumElems-i-1;
3192     int Idx = SVOp->getMaskElt(Index);
3193     if (Idx < 0) {
3194       ++NumZeros;
3195       continue;
3196     }
3197     SDValue Elt = DAG.getShuffleScalarElt(SVOp, Index);
3198     if (Elt.getNode() && X86::isZeroNode(Elt))
3199       ++NumZeros;
3200     else
3201       break;
3202   }
3203   return NumZeros;
3204 }
3205
3206 /// isVectorShift - Returns true if the shuffle can be implemented as a
3207 /// logical left or right shift of a vector.
3208 /// FIXME: split into pslldqi, psrldqi, palignr variants.
3209 static bool isVectorShift(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG,
3210                           bool &isLeft, SDValue &ShVal, unsigned &ShAmt) {
3211   int NumElems = SVOp->getValueType(0).getVectorNumElements();
3212
3213   isLeft = true;
3214   unsigned NumZeros = getNumOfConsecutiveZeros(SVOp, NumElems, true, DAG);
3215   if (!NumZeros) {
3216     isLeft = false;
3217     NumZeros = getNumOfConsecutiveZeros(SVOp, NumElems, false, DAG);
3218     if (!NumZeros)
3219       return false;
3220   }
3221   bool SeenV1 = false;
3222   bool SeenV2 = false;
3223   for (int i = NumZeros; i < NumElems; ++i) {
3224     int Val = isLeft ? (i - NumZeros) : i;
3225     int Idx = SVOp->getMaskElt(isLeft ? i : (i - NumZeros));
3226     if (Idx < 0)
3227       continue;
3228     if (Idx < NumElems)
3229       SeenV1 = true;
3230     else {
3231       Idx -= NumElems;
3232       SeenV2 = true;
3233     }
3234     if (Idx != Val)
3235       return false;
3236   }
3237   if (SeenV1 && SeenV2)
3238     return false;
3239
3240   ShVal = SeenV1 ? SVOp->getOperand(0) : SVOp->getOperand(1);
3241   ShAmt = NumZeros;
3242   return true;
3243 }
3244
3245
3246 /// LowerBuildVectorv16i8 - Custom lower build_vector of v16i8.
3247 ///
3248 static SDValue LowerBuildVectorv16i8(SDValue Op, unsigned NonZeros,
3249                                        unsigned NumNonZero, unsigned NumZero,
3250                                        SelectionDAG &DAG, TargetLowering &TLI) {
3251   if (NumNonZero > 8)
3252     return SDValue();
3253
3254   DebugLoc dl = Op.getDebugLoc();
3255   SDValue V(0, 0);
3256   bool First = true;
3257   for (unsigned i = 0; i < 16; ++i) {
3258     bool ThisIsNonZero = (NonZeros & (1 << i)) != 0;
3259     if (ThisIsNonZero && First) {
3260       if (NumZero)
3261         V = getZeroVector(MVT::v8i16, true, DAG, dl);
3262       else
3263         V = DAG.getUNDEF(MVT::v8i16);
3264       First = false;
3265     }
3266
3267     if ((i & 1) != 0) {
3268       SDValue ThisElt(0, 0), LastElt(0, 0);
3269       bool LastIsNonZero = (NonZeros & (1 << (i-1))) != 0;
3270       if (LastIsNonZero) {
3271         LastElt = DAG.getNode(ISD::ZERO_EXTEND, dl,
3272                               MVT::i16, Op.getOperand(i-1));
3273       }
3274       if (ThisIsNonZero) {
3275         ThisElt = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i16, Op.getOperand(i));
3276         ThisElt = DAG.getNode(ISD::SHL, dl, MVT::i16,
3277                               ThisElt, DAG.getConstant(8, MVT::i8));
3278         if (LastIsNonZero)
3279           ThisElt = DAG.getNode(ISD::OR, dl, MVT::i16, ThisElt, LastElt);
3280       } else
3281         ThisElt = LastElt;
3282
3283       if (ThisElt.getNode())
3284         V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, V, ThisElt,
3285                         DAG.getIntPtrConstant(i/2));
3286     }
3287   }
3288
3289   return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, V);
3290 }
3291
3292 /// LowerBuildVectorv8i16 - Custom lower build_vector of v8i16.
3293 ///
3294 static SDValue LowerBuildVectorv8i16(SDValue Op, unsigned NonZeros,
3295                                        unsigned NumNonZero, unsigned NumZero,
3296                                        SelectionDAG &DAG, TargetLowering &TLI) {
3297   if (NumNonZero > 4)
3298     return SDValue();
3299
3300   DebugLoc dl = Op.getDebugLoc();
3301   SDValue V(0, 0);
3302   bool First = true;
3303   for (unsigned i = 0; i < 8; ++i) {
3304     bool isNonZero = (NonZeros & (1 << i)) != 0;
3305     if (isNonZero) {
3306       if (First) {
3307         if (NumZero)
3308           V = getZeroVector(MVT::v8i16, true, DAG, dl);
3309         else
3310           V = DAG.getUNDEF(MVT::v8i16);
3311         First = false;
3312       }
3313       V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl,
3314                       MVT::v8i16, V, Op.getOperand(i),
3315                       DAG.getIntPtrConstant(i));
3316     }
3317   }
3318
3319   return V;
3320 }
3321
3322 /// getVShift - Return a vector logical shift node.
3323 ///
3324 static SDValue getVShift(bool isLeft, EVT VT, SDValue SrcOp,
3325                          unsigned NumBits, SelectionDAG &DAG,
3326                          const TargetLowering &TLI, DebugLoc dl) {
3327   bool isMMX = VT.getSizeInBits() == 64;
3328   EVT ShVT = isMMX ? MVT::v1i64 : MVT::v2i64;
3329   unsigned Opc = isLeft ? X86ISD::VSHL : X86ISD::VSRL;
3330   SrcOp = DAG.getNode(ISD::BIT_CONVERT, dl, ShVT, SrcOp);
3331   return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
3332                      DAG.getNode(Opc, dl, ShVT, SrcOp,
3333                              DAG.getConstant(NumBits, TLI.getShiftAmountTy())));
3334 }
3335
3336 SDValue
3337 X86TargetLowering::LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG) {
3338   DebugLoc dl = Op.getDebugLoc();
3339   // All zero's are handled with pxor, all one's are handled with pcmpeqd.
3340   if (ISD::isBuildVectorAllZeros(Op.getNode())
3341       || ISD::isBuildVectorAllOnes(Op.getNode())) {
3342     // Canonicalize this to either <4 x i32> or <2 x i32> (SSE vs MMX) to
3343     // 1) ensure the zero vectors are CSE'd, and 2) ensure that i64 scalars are
3344     // eliminated on x86-32 hosts.
3345     if (Op.getValueType() == MVT::v4i32 || Op.getValueType() == MVT::v2i32)
3346       return Op;
3347
3348     if (ISD::isBuildVectorAllOnes(Op.getNode()))
3349       return getOnesVector(Op.getValueType(), DAG, dl);
3350     return getZeroVector(Op.getValueType(), Subtarget->hasSSE2(), DAG, dl);
3351   }
3352
3353   EVT VT = Op.getValueType();
3354   EVT ExtVT = VT.getVectorElementType();
3355   unsigned EVTBits = ExtVT.getSizeInBits();
3356
3357   unsigned NumElems = Op.getNumOperands();
3358   unsigned NumZero  = 0;
3359   unsigned NumNonZero = 0;
3360   unsigned NonZeros = 0;
3361   bool IsAllConstants = true;
3362   SmallSet<SDValue, 8> Values;
3363   for (unsigned i = 0; i < NumElems; ++i) {
3364     SDValue Elt = Op.getOperand(i);
3365     if (Elt.getOpcode() == ISD::UNDEF)
3366       continue;
3367     Values.insert(Elt);
3368     if (Elt.getOpcode() != ISD::Constant &&
3369         Elt.getOpcode() != ISD::ConstantFP)
3370       IsAllConstants = false;
3371     if (X86::isZeroNode(Elt))
3372       NumZero++;
3373     else {
3374       NonZeros |= (1 << i);
3375       NumNonZero++;
3376     }
3377   }
3378
3379   if (NumNonZero == 0) {
3380     // All undef vector. Return an UNDEF.  All zero vectors were handled above.
3381     return DAG.getUNDEF(VT);
3382   }
3383
3384   // Special case for single non-zero, non-undef, element.
3385   if (NumNonZero == 1) {
3386     unsigned Idx = CountTrailingZeros_32(NonZeros);
3387     SDValue Item = Op.getOperand(Idx);
3388
3389     // If this is an insertion of an i64 value on x86-32, and if the top bits of
3390     // the value are obviously zero, truncate the value to i32 and do the
3391     // insertion that way.  Only do this if the value is non-constant or if the
3392     // value is a constant being inserted into element 0.  It is cheaper to do
3393     // a constant pool load than it is to do a movd + shuffle.
3394     if (ExtVT == MVT::i64 && !Subtarget->is64Bit() &&
3395         (!IsAllConstants || Idx == 0)) {
3396       if (DAG.MaskedValueIsZero(Item, APInt::getBitsSet(64, 32, 64))) {
3397         // Handle MMX and SSE both.
3398         EVT VecVT = VT == MVT::v2i64 ? MVT::v4i32 : MVT::v2i32;
3399         unsigned VecElts = VT == MVT::v2i64 ? 4 : 2;
3400
3401         // Truncate the value (which may itself be a constant) to i32, and
3402         // convert it to a vector with movd (S2V+shuffle to zero extend).
3403         Item = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, Item);
3404         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VecVT, Item);
3405         Item = getShuffleVectorZeroOrUndef(Item, 0, true,
3406                                            Subtarget->hasSSE2(), DAG);
3407
3408         // Now we have our 32-bit value zero extended in the low element of
3409         // a vector.  If Idx != 0, swizzle it into place.
3410         if (Idx != 0) {
3411           SmallVector<int, 4> Mask;
3412           Mask.push_back(Idx);
3413           for (unsigned i = 1; i != VecElts; ++i)
3414             Mask.push_back(i);
3415           Item = DAG.getVectorShuffle(VecVT, dl, Item,
3416                                       DAG.getUNDEF(Item.getValueType()),
3417                                       &Mask[0]);
3418         }
3419         return DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(), Item);
3420       }
3421     }
3422
3423     // If we have a constant or non-constant insertion into the low element of
3424     // a vector, we can do this with SCALAR_TO_VECTOR + shuffle of zero into
3425     // the rest of the elements.  This will be matched as movd/movq/movss/movsd
3426     // depending on what the source datatype is.
3427     if (Idx == 0) {
3428       if (NumZero == 0) {
3429         return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
3430       } else if (ExtVT == MVT::i32 || ExtVT == MVT::f32 || ExtVT == MVT::f64 ||
3431           (ExtVT == MVT::i64 && Subtarget->is64Bit())) {
3432         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
3433         // Turn it into a MOVL (i.e. movss, movsd, or movd) to a zero vector.
3434         return getShuffleVectorZeroOrUndef(Item, 0, true, Subtarget->hasSSE2(),
3435                                            DAG);
3436       } else if (ExtVT == MVT::i16 || ExtVT == MVT::i8) {
3437         Item = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, Item);
3438         EVT MiddleVT = VT.getSizeInBits() == 64 ? MVT::v2i32 : MVT::v4i32;
3439         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MiddleVT, Item);
3440         Item = getShuffleVectorZeroOrUndef(Item, 0, true,
3441                                            Subtarget->hasSSE2(), DAG);
3442         return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Item);
3443       }
3444     }
3445
3446     // Is it a vector logical left shift?
3447     if (NumElems == 2 && Idx == 1 &&
3448         X86::isZeroNode(Op.getOperand(0)) &&
3449         !X86::isZeroNode(Op.getOperand(1))) {
3450       unsigned NumBits = VT.getSizeInBits();
3451       return getVShift(true, VT,
3452                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
3453                                    VT, Op.getOperand(1)),
3454                        NumBits/2, DAG, *this, dl);
3455     }
3456
3457     if (IsAllConstants) // Otherwise, it's better to do a constpool load.
3458       return SDValue();
3459
3460     // Otherwise, if this is a vector with i32 or f32 elements, and the element
3461     // is a non-constant being inserted into an element other than the low one,
3462     // we can't use a constant pool load.  Instead, use SCALAR_TO_VECTOR (aka
3463     // movd/movss) to move this into the low element, then shuffle it into
3464     // place.
3465     if (EVTBits == 32) {
3466       Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
3467
3468       // Turn it into a shuffle of zero and zero-extended scalar to vector.
3469       Item = getShuffleVectorZeroOrUndef(Item, 0, NumZero > 0,
3470                                          Subtarget->hasSSE2(), DAG);
3471       SmallVector<int, 8> MaskVec;
3472       for (unsigned i = 0; i < NumElems; i++)
3473         MaskVec.push_back(i == Idx ? 0 : 1);
3474       return DAG.getVectorShuffle(VT, dl, Item, DAG.getUNDEF(VT), &MaskVec[0]);
3475     }
3476   }
3477
3478   // Splat is obviously ok. Let legalizer expand it to a shuffle.
3479   if (Values.size() == 1)
3480     return SDValue();
3481
3482   // A vector full of immediates; various special cases are already
3483   // handled, so this is best done with a single constant-pool load.
3484   if (IsAllConstants)
3485     return SDValue();
3486
3487   // Let legalizer expand 2-wide build_vectors.
3488   if (EVTBits == 64) {
3489     if (NumNonZero == 1) {
3490       // One half is zero or undef.
3491       unsigned Idx = CountTrailingZeros_32(NonZeros);
3492       SDValue V2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT,
3493                                  Op.getOperand(Idx));
3494       return getShuffleVectorZeroOrUndef(V2, Idx, true,
3495                                          Subtarget->hasSSE2(), DAG);
3496     }
3497     return SDValue();
3498   }
3499
3500   // If element VT is < 32 bits, convert it to inserts into a zero vector.
3501   if (EVTBits == 8 && NumElems == 16) {
3502     SDValue V = LowerBuildVectorv16i8(Op, NonZeros,NumNonZero,NumZero, DAG,
3503                                         *this);
3504     if (V.getNode()) return V;
3505   }
3506
3507   if (EVTBits == 16 && NumElems == 8) {
3508     SDValue V = LowerBuildVectorv8i16(Op, NonZeros,NumNonZero,NumZero, DAG,
3509                                         *this);
3510     if (V.getNode()) return V;
3511   }
3512
3513   // If element VT is == 32 bits, turn it into a number of shuffles.
3514   SmallVector<SDValue, 8> V;
3515   V.resize(NumElems);
3516   if (NumElems == 4 && NumZero > 0) {
3517     for (unsigned i = 0; i < 4; ++i) {
3518       bool isZero = !(NonZeros & (1 << i));
3519       if (isZero)
3520         V[i] = getZeroVector(VT, Subtarget->hasSSE2(), DAG, dl);
3521       else
3522         V[i] = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(i));
3523     }
3524
3525     for (unsigned i = 0; i < 2; ++i) {
3526       switch ((NonZeros & (0x3 << i*2)) >> (i*2)) {
3527         default: break;
3528         case 0:
3529           V[i] = V[i*2];  // Must be a zero vector.
3530           break;
3531         case 1:
3532           V[i] = getMOVL(DAG, dl, VT, V[i*2+1], V[i*2]);
3533           break;
3534         case 2:
3535           V[i] = getMOVL(DAG, dl, VT, V[i*2], V[i*2+1]);
3536           break;
3537         case 3:
3538           V[i] = getUnpackl(DAG, dl, VT, V[i*2], V[i*2+1]);
3539           break;
3540       }
3541     }
3542
3543     SmallVector<int, 8> MaskVec;
3544     bool Reverse = (NonZeros & 0x3) == 2;
3545     for (unsigned i = 0; i < 2; ++i)
3546       MaskVec.push_back(Reverse ? 1-i : i);
3547     Reverse = ((NonZeros & (0x3 << 2)) >> 2) == 2;
3548     for (unsigned i = 0; i < 2; ++i)
3549       MaskVec.push_back(Reverse ? 1-i+NumElems : i+NumElems);
3550     return DAG.getVectorShuffle(VT, dl, V[0], V[1], &MaskVec[0]);
3551   }
3552
3553   if (Values.size() > 2) {
3554     // If we have SSE 4.1, Expand into a number of inserts unless the number of
3555     // values to be inserted is equal to the number of elements, in which case
3556     // use the unpack code below in the hopes of matching the consecutive elts
3557     // load merge pattern for shuffles.
3558     // FIXME: We could probably just check that here directly.
3559     if (Values.size() < NumElems && VT.getSizeInBits() == 128 &&
3560         getSubtarget()->hasSSE41()) {
3561       V[0] = DAG.getUNDEF(VT);
3562       for (unsigned i = 0; i < NumElems; ++i)
3563         if (Op.getOperand(i).getOpcode() != ISD::UNDEF)
3564           V[0] = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, V[0],
3565                              Op.getOperand(i), DAG.getIntPtrConstant(i));
3566       return V[0];
3567     }
3568     // Expand into a number of unpckl*.
3569     // e.g. for v4f32
3570     //   Step 1: unpcklps 0, 2 ==> X: <?, ?, 2, 0>
3571     //         : unpcklps 1, 3 ==> Y: <?, ?, 3, 1>
3572     //   Step 2: unpcklps X, Y ==>    <3, 2, 1, 0>
3573     for (unsigned i = 0; i < NumElems; ++i)
3574       V[i] = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(i));
3575     NumElems >>= 1;
3576     while (NumElems != 0) {
3577       for (unsigned i = 0; i < NumElems; ++i)
3578         V[i] = getUnpackl(DAG, dl, VT, V[i], V[i + NumElems]);
3579       NumElems >>= 1;
3580     }
3581     return V[0];
3582   }
3583
3584   return SDValue();
3585 }
3586
3587 // v8i16 shuffles - Prefer shuffles in the following order:
3588 // 1. [all]   pshuflw, pshufhw, optional move
3589 // 2. [ssse3] 1 x pshufb
3590 // 3. [ssse3] 2 x pshufb + 1 x por
3591 // 4. [all]   mov + pshuflw + pshufhw + N x (pextrw + pinsrw)
3592 static
3593 SDValue LowerVECTOR_SHUFFLEv8i16(ShuffleVectorSDNode *SVOp,
3594                                  SelectionDAG &DAG, X86TargetLowering &TLI) {
3595   SDValue V1 = SVOp->getOperand(0);
3596   SDValue V2 = SVOp->getOperand(1);
3597   DebugLoc dl = SVOp->getDebugLoc();
3598   SmallVector<int, 8> MaskVals;
3599
3600   // Determine if more than 1 of the words in each of the low and high quadwords
3601   // of the result come from the same quadword of one of the two inputs.  Undef
3602   // mask values count as coming from any quadword, for better codegen.
3603   SmallVector<unsigned, 4> LoQuad(4);
3604   SmallVector<unsigned, 4> HiQuad(4);
3605   BitVector InputQuads(4);
3606   for (unsigned i = 0; i < 8; ++i) {
3607     SmallVectorImpl<unsigned> &Quad = i < 4 ? LoQuad : HiQuad;
3608     int EltIdx = SVOp->getMaskElt(i);
3609     MaskVals.push_back(EltIdx);
3610     if (EltIdx < 0) {
3611       ++Quad[0];
3612       ++Quad[1];
3613       ++Quad[2];
3614       ++Quad[3];
3615       continue;
3616     }
3617     ++Quad[EltIdx / 4];
3618     InputQuads.set(EltIdx / 4);
3619   }
3620
3621   int BestLoQuad = -1;
3622   unsigned MaxQuad = 1;
3623   for (unsigned i = 0; i < 4; ++i) {
3624     if (LoQuad[i] > MaxQuad) {
3625       BestLoQuad = i;
3626       MaxQuad = LoQuad[i];
3627     }
3628   }
3629
3630   int BestHiQuad = -1;
3631   MaxQuad = 1;
3632   for (unsigned i = 0; i < 4; ++i) {
3633     if (HiQuad[i] > MaxQuad) {
3634       BestHiQuad = i;
3635       MaxQuad = HiQuad[i];
3636     }
3637   }
3638
3639   // For SSSE3, If all 8 words of the result come from only 1 quadword of each
3640   // of the two input vectors, shuffle them into one input vector so only a
3641   // single pshufb instruction is necessary. If There are more than 2 input
3642   // quads, disable the next transformation since it does not help SSSE3.
3643   bool V1Used = InputQuads[0] || InputQuads[1];
3644   bool V2Used = InputQuads[2] || InputQuads[3];
3645   if (TLI.getSubtarget()->hasSSSE3()) {
3646     if (InputQuads.count() == 2 && V1Used && V2Used) {
3647       BestLoQuad = InputQuads.find_first();
3648       BestHiQuad = InputQuads.find_next(BestLoQuad);
3649     }
3650     if (InputQuads.count() > 2) {
3651       BestLoQuad = -1;
3652       BestHiQuad = -1;
3653     }
3654   }
3655
3656   // If BestLoQuad or BestHiQuad are set, shuffle the quads together and update
3657   // the shuffle mask.  If a quad is scored as -1, that means that it contains
3658   // words from all 4 input quadwords.
3659   SDValue NewV;
3660   if (BestLoQuad >= 0 || BestHiQuad >= 0) {
3661     SmallVector<int, 8> MaskV;
3662     MaskV.push_back(BestLoQuad < 0 ? 0 : BestLoQuad);
3663     MaskV.push_back(BestHiQuad < 0 ? 1 : BestHiQuad);
3664     NewV = DAG.getVectorShuffle(MVT::v2i64, dl,
3665                   DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64, V1),
3666                   DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64, V2), &MaskV[0]);
3667     NewV = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, NewV);
3668
3669     // Rewrite the MaskVals and assign NewV to V1 if NewV now contains all the
3670     // source words for the shuffle, to aid later transformations.
3671     bool AllWordsInNewV = true;
3672     bool InOrder[2] = { true, true };
3673     for (unsigned i = 0; i != 8; ++i) {
3674       int idx = MaskVals[i];
3675       if (idx != (int)i)
3676         InOrder[i/4] = false;
3677       if (idx < 0 || (idx/4) == BestLoQuad || (idx/4) == BestHiQuad)
3678         continue;
3679       AllWordsInNewV = false;
3680       break;
3681     }
3682
3683     bool pshuflw = AllWordsInNewV, pshufhw = AllWordsInNewV;
3684     if (AllWordsInNewV) {
3685       for (int i = 0; i != 8; ++i) {
3686         int idx = MaskVals[i];
3687         if (idx < 0)
3688           continue;
3689         idx = MaskVals[i] = (idx / 4) == BestLoQuad ? (idx & 3) : (idx & 3) + 4;
3690         if ((idx != i) && idx < 4)
3691           pshufhw = false;
3692         if ((idx != i) && idx > 3)
3693           pshuflw = false;
3694       }
3695       V1 = NewV;
3696       V2Used = false;
3697       BestLoQuad = 0;
3698       BestHiQuad = 1;
3699     }
3700
3701     // If we've eliminated the use of V2, and the new mask is a pshuflw or
3702     // pshufhw, that's as cheap as it gets.  Return the new shuffle.
3703     if ((pshufhw && InOrder[0]) || (pshuflw && InOrder[1])) {
3704       return DAG.getVectorShuffle(MVT::v8i16, dl, NewV,
3705                                   DAG.getUNDEF(MVT::v8i16), &MaskVals[0]);
3706     }
3707   }
3708
3709   // If we have SSSE3, and all words of the result are from 1 input vector,
3710   // case 2 is generated, otherwise case 3 is generated.  If no SSSE3
3711   // is present, fall back to case 4.
3712   if (TLI.getSubtarget()->hasSSSE3()) {
3713     SmallVector<SDValue,16> pshufbMask;
3714
3715     // If we have elements from both input vectors, set the high bit of the
3716     // shuffle mask element to zero out elements that come from V2 in the V1
3717     // mask, and elements that come from V1 in the V2 mask, so that the two
3718     // results can be OR'd together.
3719     bool TwoInputs = V1Used && V2Used;
3720     for (unsigned i = 0; i != 8; ++i) {
3721       int EltIdx = MaskVals[i] * 2;
3722       if (TwoInputs && (EltIdx >= 16)) {
3723         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
3724         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
3725         continue;
3726       }
3727       pshufbMask.push_back(DAG.getConstant(EltIdx,   MVT::i8));
3728       pshufbMask.push_back(DAG.getConstant(EltIdx+1, MVT::i8));
3729     }
3730     V1 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, V1);
3731     V1 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V1,
3732                      DAG.getNode(ISD::BUILD_VECTOR, dl,
3733                                  MVT::v16i8, &pshufbMask[0], 16));
3734     if (!TwoInputs)
3735       return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V1);
3736
3737     // Calculate the shuffle mask for the second input, shuffle it, and
3738     // OR it with the first shuffled input.
3739     pshufbMask.clear();
3740     for (unsigned i = 0; i != 8; ++i) {
3741       int EltIdx = MaskVals[i] * 2;
3742       if (EltIdx < 16) {
3743         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
3744         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
3745         continue;
3746       }
3747       pshufbMask.push_back(DAG.getConstant(EltIdx - 16, MVT::i8));
3748       pshufbMask.push_back(DAG.getConstant(EltIdx - 15, MVT::i8));
3749     }
3750     V2 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, V2);
3751     V2 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V2,
3752                      DAG.getNode(ISD::BUILD_VECTOR, dl,
3753                                  MVT::v16i8, &pshufbMask[0], 16));
3754     V1 = DAG.getNode(ISD::OR, dl, MVT::v16i8, V1, V2);
3755     return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V1);
3756   }
3757
3758   // If BestLoQuad >= 0, generate a pshuflw to put the low elements in order,
3759   // and update MaskVals with new element order.
3760   BitVector InOrder(8);
3761   if (BestLoQuad >= 0) {
3762     SmallVector<int, 8> MaskV;
3763     for (int i = 0; i != 4; ++i) {
3764       int idx = MaskVals[i];
3765       if (idx < 0) {
3766         MaskV.push_back(-1);
3767         InOrder.set(i);
3768       } else if ((idx / 4) == BestLoQuad) {
3769         MaskV.push_back(idx & 3);
3770         InOrder.set(i);
3771       } else {
3772         MaskV.push_back(-1);
3773       }
3774     }
3775     for (unsigned i = 4; i != 8; ++i)
3776       MaskV.push_back(i);
3777     NewV = DAG.getVectorShuffle(MVT::v8i16, dl, NewV, DAG.getUNDEF(MVT::v8i16),
3778                                 &MaskV[0]);
3779   }
3780
3781   // If BestHi >= 0, generate a pshufhw to put the high elements in order,
3782   // and update MaskVals with the new element order.
3783   if (BestHiQuad >= 0) {
3784     SmallVector<int, 8> MaskV;
3785     for (unsigned i = 0; i != 4; ++i)
3786       MaskV.push_back(i);
3787     for (unsigned i = 4; i != 8; ++i) {
3788       int idx = MaskVals[i];
3789       if (idx < 0) {
3790         MaskV.push_back(-1);
3791         InOrder.set(i);
3792       } else if ((idx / 4) == BestHiQuad) {
3793         MaskV.push_back((idx & 3) + 4);
3794         InOrder.set(i);
3795       } else {
3796         MaskV.push_back(-1);
3797       }
3798     }
3799     NewV = DAG.getVectorShuffle(MVT::v8i16, dl, NewV, DAG.getUNDEF(MVT::v8i16),
3800                                 &MaskV[0]);
3801   }
3802
3803   // In case BestHi & BestLo were both -1, which means each quadword has a word
3804   // from each of the four input quadwords, calculate the InOrder bitvector now
3805   // before falling through to the insert/extract cleanup.
3806   if (BestLoQuad == -1 && BestHiQuad == -1) {
3807     NewV = V1;
3808     for (int i = 0; i != 8; ++i)
3809       if (MaskVals[i] < 0 || MaskVals[i] == i)
3810         InOrder.set(i);
3811   }
3812
3813   // The other elements are put in the right place using pextrw and pinsrw.
3814   for (unsigned i = 0; i != 8; ++i) {
3815     if (InOrder[i])
3816       continue;
3817     int EltIdx = MaskVals[i];
3818     if (EltIdx < 0)
3819       continue;
3820     SDValue ExtOp = (EltIdx < 8)
3821     ? DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, V1,
3822                   DAG.getIntPtrConstant(EltIdx))
3823     : DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, V2,
3824                   DAG.getIntPtrConstant(EltIdx - 8));
3825     NewV = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, NewV, ExtOp,
3826                        DAG.getIntPtrConstant(i));
3827   }
3828   return NewV;
3829 }
3830
3831 // v16i8 shuffles - Prefer shuffles in the following order:
3832 // 1. [ssse3] 1 x pshufb
3833 // 2. [ssse3] 2 x pshufb + 1 x por
3834 // 3. [all]   v8i16 shuffle + N x pextrw + rotate + pinsrw
3835 static
3836 SDValue LowerVECTOR_SHUFFLEv16i8(ShuffleVectorSDNode *SVOp,
3837                                  SelectionDAG &DAG, X86TargetLowering &TLI) {
3838   SDValue V1 = SVOp->getOperand(0);
3839   SDValue V2 = SVOp->getOperand(1);
3840   DebugLoc dl = SVOp->getDebugLoc();
3841   SmallVector<int, 16> MaskVals;
3842   SVOp->getMask(MaskVals);
3843
3844   // If we have SSSE3, case 1 is generated when all result bytes come from
3845   // one of  the inputs.  Otherwise, case 2 is generated.  If no SSSE3 is
3846   // present, fall back to case 3.
3847   // FIXME: kill V2Only once shuffles are canonizalized by getNode.
3848   bool V1Only = true;
3849   bool V2Only = true;
3850   for (unsigned i = 0; i < 16; ++i) {
3851     int EltIdx = MaskVals[i];
3852     if (EltIdx < 0)
3853       continue;
3854     if (EltIdx < 16)
3855       V2Only = false;
3856     else
3857       V1Only = false;
3858   }
3859
3860   // If SSSE3, use 1 pshufb instruction per vector with elements in the result.
3861   if (TLI.getSubtarget()->hasSSSE3()) {
3862     SmallVector<SDValue,16> pshufbMask;
3863
3864     // If all result elements are from one input vector, then only translate
3865     // undef mask values to 0x80 (zero out result) in the pshufb mask.
3866     //
3867     // Otherwise, we have elements from both input vectors, and must zero out
3868     // elements that come from V2 in the first mask, and V1 in the second mask
3869     // so that we can OR them together.
3870     bool TwoInputs = !(V1Only || V2Only);
3871     for (unsigned i = 0; i != 16; ++i) {
3872       int EltIdx = MaskVals[i];
3873       if (EltIdx < 0 || (TwoInputs && EltIdx >= 16)) {
3874         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
3875         continue;
3876       }
3877       pshufbMask.push_back(DAG.getConstant(EltIdx, MVT::i8));
3878     }
3879     // If all the elements are from V2, assign it to V1 and return after
3880     // building the first pshufb.
3881     if (V2Only)
3882       V1 = V2;
3883     V1 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V1,
3884                      DAG.getNode(ISD::BUILD_VECTOR, dl,
3885                                  MVT::v16i8, &pshufbMask[0], 16));
3886     if (!TwoInputs)
3887       return V1;
3888
3889     // Calculate the shuffle mask for the second input, shuffle it, and
3890     // OR it with the first shuffled input.
3891     pshufbMask.clear();
3892     for (unsigned i = 0; i != 16; ++i) {
3893       int EltIdx = MaskVals[i];
3894       if (EltIdx < 16) {
3895         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
3896         continue;
3897       }
3898       pshufbMask.push_back(DAG.getConstant(EltIdx - 16, MVT::i8));
3899     }
3900     V2 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V2,
3901                      DAG.getNode(ISD::BUILD_VECTOR, dl,
3902                                  MVT::v16i8, &pshufbMask[0], 16));
3903     return DAG.getNode(ISD::OR, dl, MVT::v16i8, V1, V2);
3904   }
3905
3906   // No SSSE3 - Calculate in place words and then fix all out of place words
3907   // With 0-16 extracts & inserts.  Worst case is 16 bytes out of order from
3908   // the 16 different words that comprise the two doublequadword input vectors.
3909   V1 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V1);
3910   V2 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V2);
3911   SDValue NewV = V2Only ? V2 : V1;
3912   for (int i = 0; i != 8; ++i) {
3913     int Elt0 = MaskVals[i*2];
3914     int Elt1 = MaskVals[i*2+1];
3915
3916     // This word of the result is all undef, skip it.
3917     if (Elt0 < 0 && Elt1 < 0)
3918       continue;
3919
3920     // This word of the result is already in the correct place, skip it.
3921     if (V1Only && (Elt0 == i*2) && (Elt1 == i*2+1))
3922       continue;
3923     if (V2Only && (Elt0 == i*2+16) && (Elt1 == i*2+17))
3924       continue;
3925
3926     SDValue Elt0Src = Elt0 < 16 ? V1 : V2;
3927     SDValue Elt1Src = Elt1 < 16 ? V1 : V2;
3928     SDValue InsElt;
3929
3930     // If Elt0 and Elt1 are defined, are consecutive, and can be load
3931     // using a single extract together, load it and store it.
3932     if ((Elt0 >= 0) && ((Elt0 + 1) == Elt1) && ((Elt0 & 1) == 0)) {
3933       InsElt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, Elt1Src,
3934                            DAG.getIntPtrConstant(Elt1 / 2));
3935       NewV = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, NewV, InsElt,
3936                         DAG.getIntPtrConstant(i));
3937       continue;
3938     }
3939
3940     // If Elt1 is defined, extract it from the appropriate source.  If the
3941     // source byte is not also odd, shift the extracted word left 8 bits
3942     // otherwise clear the bottom 8 bits if we need to do an or.
3943     if (Elt1 >= 0) {
3944       InsElt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, Elt1Src,
3945                            DAG.getIntPtrConstant(Elt1 / 2));
3946       if ((Elt1 & 1) == 0)
3947         InsElt = DAG.getNode(ISD::SHL, dl, MVT::i16, InsElt,
3948                              DAG.getConstant(8, TLI.getShiftAmountTy()));
3949       else if (Elt0 >= 0)
3950         InsElt = DAG.getNode(ISD::AND, dl, MVT::i16, InsElt,
3951                              DAG.getConstant(0xFF00, MVT::i16));
3952     }
3953     // If Elt0 is defined, extract it from the appropriate source.  If the
3954     // source byte is not also even, shift the extracted word right 8 bits. If
3955     // Elt1 was also defined, OR the extracted values together before
3956     // inserting them in the result.
3957     if (Elt0 >= 0) {
3958       SDValue InsElt0 = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16,
3959                                     Elt0Src, DAG.getIntPtrConstant(Elt0 / 2));
3960       if ((Elt0 & 1) != 0)
3961         InsElt0 = DAG.getNode(ISD::SRL, dl, MVT::i16, InsElt0,
3962                               DAG.getConstant(8, TLI.getShiftAmountTy()));
3963       else if (Elt1 >= 0)
3964         InsElt0 = DAG.getNode(ISD::AND, dl, MVT::i16, InsElt0,
3965                              DAG.getConstant(0x00FF, MVT::i16));
3966       InsElt = Elt1 >= 0 ? DAG.getNode(ISD::OR, dl, MVT::i16, InsElt, InsElt0)
3967                          : InsElt0;
3968     }
3969     NewV = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, NewV, InsElt,
3970                        DAG.getIntPtrConstant(i));
3971   }
3972   return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, NewV);
3973 }
3974
3975 /// RewriteAsNarrowerShuffle - Try rewriting v8i16 and v16i8 shuffles as 4 wide
3976 /// ones, or rewriting v4i32 / v2f32 as 2 wide ones if possible. This can be
3977 /// done when every pair / quad of shuffle mask elements point to elements in
3978 /// the right sequence. e.g.
3979 /// vector_shuffle <>, <>, < 3, 4, | 10, 11, | 0, 1, | 14, 15>
3980 static
3981 SDValue RewriteAsNarrowerShuffle(ShuffleVectorSDNode *SVOp,
3982                                  SelectionDAG &DAG,
3983                                  TargetLowering &TLI, DebugLoc dl) {
3984   EVT VT = SVOp->getValueType(0);
3985   SDValue V1 = SVOp->getOperand(0);
3986   SDValue V2 = SVOp->getOperand(1);
3987   unsigned NumElems = VT.getVectorNumElements();
3988   unsigned NewWidth = (NumElems == 4) ? 2 : 4;
3989   EVT MaskVT = MVT::getIntVectorWithNumElements(NewWidth);
3990   EVT MaskEltVT = MaskVT.getVectorElementType();
3991   EVT NewVT = MaskVT;
3992   switch (VT.getSimpleVT().SimpleTy) {
3993   default: assert(false && "Unexpected!");
3994   case MVT::v4f32: NewVT = MVT::v2f64; break;
3995   case MVT::v4i32: NewVT = MVT::v2i64; break;
3996   case MVT::v8i16: NewVT = MVT::v4i32; break;
3997   case MVT::v16i8: NewVT = MVT::v4i32; break;
3998   }
3999
4000   if (NewWidth == 2) {
4001     if (VT.isInteger())
4002       NewVT = MVT::v2i64;
4003     else
4004       NewVT = MVT::v2f64;
4005   }
4006   int Scale = NumElems / NewWidth;
4007   SmallVector<int, 8> MaskVec;
4008   for (unsigned i = 0; i < NumElems; i += Scale) {
4009     int StartIdx = -1;
4010     for (int j = 0; j < Scale; ++j) {
4011       int EltIdx = SVOp->getMaskElt(i+j);
4012       if (EltIdx < 0)
4013         continue;
4014       if (StartIdx == -1)
4015         StartIdx = EltIdx - (EltIdx % Scale);
4016       if (EltIdx != StartIdx + j)
4017         return SDValue();
4018     }
4019     if (StartIdx == -1)
4020       MaskVec.push_back(-1);
4021     else
4022       MaskVec.push_back(StartIdx / Scale);
4023   }
4024
4025   V1 = DAG.getNode(ISD::BIT_CONVERT, dl, NewVT, V1);
4026   V2 = DAG.getNode(ISD::BIT_CONVERT, dl, NewVT, V2);
4027   return DAG.getVectorShuffle(NewVT, dl, V1, V2, &MaskVec[0]);
4028 }
4029
4030 /// getVZextMovL - Return a zero-extending vector move low node.
4031 ///
4032 static SDValue getVZextMovL(EVT VT, EVT OpVT,
4033                             SDValue SrcOp, SelectionDAG &DAG,
4034                             const X86Subtarget *Subtarget, DebugLoc dl) {
4035   if (VT == MVT::v2f64 || VT == MVT::v4f32) {
4036     LoadSDNode *LD = NULL;
4037     if (!isScalarLoadToVector(SrcOp.getNode(), &LD))
4038       LD = dyn_cast<LoadSDNode>(SrcOp);
4039     if (!LD) {
4040       // movssrr and movsdrr do not clear top bits. Try to use movd, movq
4041       // instead.
4042       MVT ExtVT = (OpVT == MVT::v2f64) ? MVT::i64 : MVT::i32;
4043       if ((ExtVT.SimpleTy != MVT::i64 || Subtarget->is64Bit()) &&
4044           SrcOp.getOpcode() == ISD::SCALAR_TO_VECTOR &&
4045           SrcOp.getOperand(0).getOpcode() == ISD::BIT_CONVERT &&
4046           SrcOp.getOperand(0).getOperand(0).getValueType() == ExtVT) {
4047         // PR2108
4048         OpVT = (OpVT == MVT::v2f64) ? MVT::v2i64 : MVT::v4i32;
4049         return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
4050                            DAG.getNode(X86ISD::VZEXT_MOVL, dl, OpVT,
4051                                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
4052                                                    OpVT,
4053                                                    SrcOp.getOperand(0)
4054                                                           .getOperand(0))));
4055       }
4056     }
4057   }
4058
4059   return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
4060                      DAG.getNode(X86ISD::VZEXT_MOVL, dl, OpVT,
4061                                  DAG.getNode(ISD::BIT_CONVERT, dl,
4062                                              OpVT, SrcOp)));
4063 }
4064
4065 /// LowerVECTOR_SHUFFLE_4wide - Handle all 4 wide cases with a number of
4066 /// shuffles.
4067 static SDValue
4068 LowerVECTOR_SHUFFLE_4wide(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG) {
4069   SDValue V1 = SVOp->getOperand(0);
4070   SDValue V2 = SVOp->getOperand(1);
4071   DebugLoc dl = SVOp->getDebugLoc();
4072   EVT VT = SVOp->getValueType(0);
4073
4074   SmallVector<std::pair<int, int>, 8> Locs;
4075   Locs.resize(4);
4076   SmallVector<int, 8> Mask1(4U, -1);
4077   SmallVector<int, 8> PermMask;
4078   SVOp->getMask(PermMask);
4079
4080   unsigned NumHi = 0;
4081   unsigned NumLo = 0;
4082   for (unsigned i = 0; i != 4; ++i) {
4083     int Idx = PermMask[i];
4084     if (Idx < 0) {
4085       Locs[i] = std::make_pair(-1, -1);
4086     } else {
4087       assert(Idx < 8 && "Invalid VECTOR_SHUFFLE index!");
4088       if (Idx < 4) {
4089         Locs[i] = std::make_pair(0, NumLo);
4090         Mask1[NumLo] = Idx;
4091         NumLo++;
4092       } else {
4093         Locs[i] = std::make_pair(1, NumHi);
4094         if (2+NumHi < 4)
4095           Mask1[2+NumHi] = Idx;
4096         NumHi++;
4097       }
4098     }
4099   }
4100
4101   if (NumLo <= 2 && NumHi <= 2) {
4102     // If no more than two elements come from either vector. This can be
4103     // implemented with two shuffles. First shuffle gather the elements.
4104     // The second shuffle, which takes the first shuffle as both of its
4105     // vector operands, put the elements into the right order.
4106     V1 = DAG.getVectorShuffle(VT, dl, V1, V2, &Mask1[0]);
4107
4108     SmallVector<int, 8> Mask2(4U, -1);
4109
4110     for (unsigned i = 0; i != 4; ++i) {
4111       if (Locs[i].first == -1)
4112         continue;
4113       else {
4114         unsigned Idx = (i < 2) ? 0 : 4;
4115         Idx += Locs[i].first * 2 + Locs[i].second;
4116         Mask2[i] = Idx;
4117       }
4118     }
4119
4120     return DAG.getVectorShuffle(VT, dl, V1, V1, &Mask2[0]);
4121   } else if (NumLo == 3 || NumHi == 3) {
4122     // Otherwise, we must have three elements from one vector, call it X, and
4123     // one element from the other, call it Y.  First, use a shufps to build an
4124     // intermediate vector with the one element from Y and the element from X
4125     // that will be in the same half in the final destination (the indexes don't
4126     // matter). Then, use a shufps to build the final vector, taking the half
4127     // containing the element from Y from the intermediate, and the other half
4128     // from X.
4129     if (NumHi == 3) {
4130       // Normalize it so the 3 elements come from V1.
4131       CommuteVectorShuffleMask(PermMask, VT);
4132       std::swap(V1, V2);
4133     }
4134
4135     // Find the element from V2.
4136     unsigned HiIndex;
4137     for (HiIndex = 0; HiIndex < 3; ++HiIndex) {
4138       int Val = PermMask[HiIndex];
4139       if (Val < 0)
4140         continue;
4141       if (Val >= 4)
4142         break;
4143     }
4144
4145     Mask1[0] = PermMask[HiIndex];
4146     Mask1[1] = -1;
4147     Mask1[2] = PermMask[HiIndex^1];
4148     Mask1[3] = -1;
4149     V2 = DAG.getVectorShuffle(VT, dl, V1, V2, &Mask1[0]);
4150
4151     if (HiIndex >= 2) {
4152       Mask1[0] = PermMask[0];
4153       Mask1[1] = PermMask[1];
4154       Mask1[2] = HiIndex & 1 ? 6 : 4;
4155       Mask1[3] = HiIndex & 1 ? 4 : 6;
4156       return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask1[0]);
4157     } else {
4158       Mask1[0] = HiIndex & 1 ? 2 : 0;
4159       Mask1[1] = HiIndex & 1 ? 0 : 2;
4160       Mask1[2] = PermMask[2];
4161       Mask1[3] = PermMask[3];
4162       if (Mask1[2] >= 0)
4163         Mask1[2] += 4;
4164       if (Mask1[3] >= 0)
4165         Mask1[3] += 4;
4166       return DAG.getVectorShuffle(VT, dl, V2, V1, &Mask1[0]);
4167     }
4168   }
4169
4170   // Break it into (shuffle shuffle_hi, shuffle_lo).
4171   Locs.clear();
4172   SmallVector<int,8> LoMask(4U, -1);
4173   SmallVector<int,8> HiMask(4U, -1);
4174
4175   SmallVector<int,8> *MaskPtr = &LoMask;
4176   unsigned MaskIdx = 0;
4177   unsigned LoIdx = 0;
4178   unsigned HiIdx = 2;
4179   for (unsigned i = 0; i != 4; ++i) {
4180     if (i == 2) {
4181       MaskPtr = &HiMask;
4182       MaskIdx = 1;
4183       LoIdx = 0;
4184       HiIdx = 2;
4185     }
4186     int Idx = PermMask[i];
4187     if (Idx < 0) {
4188       Locs[i] = std::make_pair(-1, -1);
4189     } else if (Idx < 4) {
4190       Locs[i] = std::make_pair(MaskIdx, LoIdx);
4191       (*MaskPtr)[LoIdx] = Idx;
4192       LoIdx++;
4193     } else {
4194       Locs[i] = std::make_pair(MaskIdx, HiIdx);
4195       (*MaskPtr)[HiIdx] = Idx;
4196       HiIdx++;
4197     }
4198   }
4199
4200   SDValue LoShuffle = DAG.getVectorShuffle(VT, dl, V1, V2, &LoMask[0]);
4201   SDValue HiShuffle = DAG.getVectorShuffle(VT, dl, V1, V2, &HiMask[0]);
4202   SmallVector<int, 8> MaskOps;
4203   for (unsigned i = 0; i != 4; ++i) {
4204     if (Locs[i].first == -1) {
4205       MaskOps.push_back(-1);
4206     } else {
4207       unsigned Idx = Locs[i].first * 4 + Locs[i].second;
4208       MaskOps.push_back(Idx);
4209     }
4210   }
4211   return DAG.getVectorShuffle(VT, dl, LoShuffle, HiShuffle, &MaskOps[0]);
4212 }
4213
4214 SDValue
4215 X86TargetLowering::LowerVECTOR_SHUFFLE(SDValue Op, SelectionDAG &DAG) {
4216   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
4217   SDValue V1 = Op.getOperand(0);
4218   SDValue V2 = Op.getOperand(1);
4219   EVT VT = Op.getValueType();
4220   DebugLoc dl = Op.getDebugLoc();
4221   unsigned NumElems = VT.getVectorNumElements();
4222   bool isMMX = VT.getSizeInBits() == 64;
4223   bool V1IsUndef = V1.getOpcode() == ISD::UNDEF;
4224   bool V2IsUndef = V2.getOpcode() == ISD::UNDEF;
4225   bool V1IsSplat = false;
4226   bool V2IsSplat = false;
4227
4228   if (isZeroShuffle(SVOp))
4229     return getZeroVector(VT, Subtarget->hasSSE2(), DAG, dl);
4230
4231   // Promote splats to v4f32.
4232   if (SVOp->isSplat()) {
4233     if (isMMX || NumElems < 4)
4234       return Op;
4235     return PromoteSplat(SVOp, DAG, Subtarget->hasSSE2());
4236   }
4237
4238   // If the shuffle can be profitably rewritten as a narrower shuffle, then
4239   // do it!
4240   if (VT == MVT::v8i16 || VT == MVT::v16i8) {
4241     SDValue NewOp = RewriteAsNarrowerShuffle(SVOp, DAG, *this, dl);
4242     if (NewOp.getNode())
4243       return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
4244                          LowerVECTOR_SHUFFLE(NewOp, DAG));
4245   } else if ((VT == MVT::v4i32 || (VT == MVT::v4f32 && Subtarget->hasSSE2()))) {
4246     // FIXME: Figure out a cleaner way to do this.
4247     // Try to make use of movq to zero out the top part.
4248     if (ISD::isBuildVectorAllZeros(V2.getNode())) {
4249       SDValue NewOp = RewriteAsNarrowerShuffle(SVOp, DAG, *this, dl);
4250       if (NewOp.getNode()) {
4251         if (isCommutedMOVL(cast<ShuffleVectorSDNode>(NewOp), true, false))
4252           return getVZextMovL(VT, NewOp.getValueType(), NewOp.getOperand(0),
4253                               DAG, Subtarget, dl);
4254       }
4255     } else if (ISD::isBuildVectorAllZeros(V1.getNode())) {
4256       SDValue NewOp = RewriteAsNarrowerShuffle(SVOp, DAG, *this, dl);
4257       if (NewOp.getNode() && X86::isMOVLMask(cast<ShuffleVectorSDNode>(NewOp)))
4258         return getVZextMovL(VT, NewOp.getValueType(), NewOp.getOperand(1),
4259                             DAG, Subtarget, dl);
4260     }
4261   }
4262
4263   if (X86::isPSHUFDMask(SVOp))
4264     return Op;
4265
4266   // Check if this can be converted into a logical shift.
4267   bool isLeft = false;
4268   unsigned ShAmt = 0;
4269   SDValue ShVal;
4270   bool isShift = getSubtarget()->hasSSE2() &&
4271   isVectorShift(SVOp, DAG, isLeft, ShVal, ShAmt);
4272   if (isShift && ShVal.hasOneUse()) {
4273     // If the shifted value has multiple uses, it may be cheaper to use
4274     // v_set0 + movlhps or movhlps, etc.
4275     EVT EltVT = VT.getVectorElementType();
4276     ShAmt *= EltVT.getSizeInBits();
4277     return getVShift(isLeft, VT, ShVal, ShAmt, DAG, *this, dl);
4278   }
4279
4280   if (X86::isMOVLMask(SVOp)) {
4281     if (V1IsUndef)
4282       return V2;
4283     if (ISD::isBuildVectorAllZeros(V1.getNode()))
4284       return getVZextMovL(VT, VT, V2, DAG, Subtarget, dl);
4285     if (!isMMX)
4286       return Op;
4287   }
4288
4289   // FIXME: fold these into legal mask.
4290   if (!isMMX && (X86::isMOVSHDUPMask(SVOp) ||
4291                  X86::isMOVSLDUPMask(SVOp) ||
4292                  X86::isMOVHLPSMask(SVOp) ||
4293                  X86::isMOVLHPSMask(SVOp) ||
4294                  X86::isMOVLPMask(SVOp)))
4295     return Op;
4296
4297   if (ShouldXformToMOVHLPS(SVOp) ||
4298       ShouldXformToMOVLP(V1.getNode(), V2.getNode(), SVOp))
4299     return CommuteVectorShuffle(SVOp, DAG);
4300
4301   if (isShift) {
4302     // No better options. Use a vshl / vsrl.
4303     EVT EltVT = VT.getVectorElementType();
4304     ShAmt *= EltVT.getSizeInBits();
4305     return getVShift(isLeft, VT, ShVal, ShAmt, DAG, *this, dl);
4306   }
4307
4308   bool Commuted = false;
4309   // FIXME: This should also accept a bitcast of a splat?  Be careful, not
4310   // 1,1,1,1 -> v8i16 though.
4311   V1IsSplat = isSplatVector(V1.getNode());
4312   V2IsSplat = isSplatVector(V2.getNode());
4313
4314   // Canonicalize the splat or undef, if present, to be on the RHS.
4315   if ((V1IsSplat || V1IsUndef) && !(V2IsSplat || V2IsUndef)) {
4316     Op = CommuteVectorShuffle(SVOp, DAG);
4317     SVOp = cast<ShuffleVectorSDNode>(Op);
4318     V1 = SVOp->getOperand(0);
4319     V2 = SVOp->getOperand(1);
4320     std::swap(V1IsSplat, V2IsSplat);
4321     std::swap(V1IsUndef, V2IsUndef);
4322     Commuted = true;
4323   }
4324
4325   if (isCommutedMOVL(SVOp, V2IsSplat, V2IsUndef)) {
4326     // Shuffling low element of v1 into undef, just return v1.
4327     if (V2IsUndef)
4328       return V1;
4329     // If V2 is a splat, the mask may be malformed such as <4,3,3,3>, which
4330     // the instruction selector will not match, so get a canonical MOVL with
4331     // swapped operands to undo the commute.
4332     return getMOVL(DAG, dl, VT, V2, V1);
4333   }
4334
4335   if (X86::isUNPCKL_v_undef_Mask(SVOp) ||
4336       X86::isUNPCKH_v_undef_Mask(SVOp) ||
4337       X86::isUNPCKLMask(SVOp) ||
4338       X86::isUNPCKHMask(SVOp))
4339     return Op;
4340
4341   if (V2IsSplat) {
4342     // Normalize mask so all entries that point to V2 points to its first
4343     // element then try to match unpck{h|l} again. If match, return a
4344     // new vector_shuffle with the corrected mask.
4345     SDValue NewMask = NormalizeMask(SVOp, DAG);
4346     ShuffleVectorSDNode *NSVOp = cast<ShuffleVectorSDNode>(NewMask);
4347     if (NSVOp != SVOp) {
4348       if (X86::isUNPCKLMask(NSVOp, true)) {
4349         return NewMask;
4350       } else if (X86::isUNPCKHMask(NSVOp, true)) {
4351         return NewMask;
4352       }
4353     }
4354   }
4355
4356   if (Commuted) {
4357     // Commute is back and try unpck* again.
4358     // FIXME: this seems wrong.
4359     SDValue NewOp = CommuteVectorShuffle(SVOp, DAG);
4360     ShuffleVectorSDNode *NewSVOp = cast<ShuffleVectorSDNode>(NewOp);
4361     if (X86::isUNPCKL_v_undef_Mask(NewSVOp) ||
4362         X86::isUNPCKH_v_undef_Mask(NewSVOp) ||
4363         X86::isUNPCKLMask(NewSVOp) ||
4364         X86::isUNPCKHMask(NewSVOp))
4365       return NewOp;
4366   }
4367
4368   // FIXME: for mmx, bitcast v2i32 to v4i16 for shuffle.
4369
4370   // Normalize the node to match x86 shuffle ops if needed
4371   if (!isMMX && V2.getOpcode() != ISD::UNDEF && isCommutedSHUFP(SVOp))
4372     return CommuteVectorShuffle(SVOp, DAG);
4373
4374   // Check for legal shuffle and return?
4375   SmallVector<int, 16> PermMask;
4376   SVOp->getMask(PermMask);
4377   if (isShuffleMaskLegal(PermMask, VT))
4378     return Op;
4379
4380   // Handle v8i16 specifically since SSE can do byte extraction and insertion.
4381   if (VT == MVT::v8i16) {
4382     SDValue NewOp = LowerVECTOR_SHUFFLEv8i16(SVOp, DAG, *this);
4383     if (NewOp.getNode())
4384       return NewOp;
4385   }
4386
4387   if (VT == MVT::v16i8) {
4388     SDValue NewOp = LowerVECTOR_SHUFFLEv16i8(SVOp, DAG, *this);
4389     if (NewOp.getNode())
4390       return NewOp;
4391   }
4392
4393   // Handle all 4 wide cases with a number of shuffles except for MMX.
4394   if (NumElems == 4 && !isMMX)
4395     return LowerVECTOR_SHUFFLE_4wide(SVOp, DAG);
4396
4397   return SDValue();
4398 }
4399
4400 SDValue
4401 X86TargetLowering::LowerEXTRACT_VECTOR_ELT_SSE4(SDValue Op,
4402                                                 SelectionDAG &DAG) {
4403   EVT VT = Op.getValueType();
4404   DebugLoc dl = Op.getDebugLoc();
4405   if (VT.getSizeInBits() == 8) {
4406     SDValue Extract = DAG.getNode(X86ISD::PEXTRB, dl, MVT::i32,
4407                                     Op.getOperand(0), Op.getOperand(1));
4408     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, MVT::i32, Extract,
4409                                     DAG.getValueType(VT));
4410     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
4411   } else if (VT.getSizeInBits() == 16) {
4412     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
4413     // If Idx is 0, it's cheaper to do a move instead of a pextrw.
4414     if (Idx == 0)
4415       return DAG.getNode(ISD::TRUNCATE, dl, MVT::i16,
4416                          DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
4417                                      DAG.getNode(ISD::BIT_CONVERT, dl,
4418                                                  MVT::v4i32,
4419                                                  Op.getOperand(0)),
4420                                      Op.getOperand(1)));
4421     SDValue Extract = DAG.getNode(X86ISD::PEXTRW, dl, MVT::i32,
4422                                     Op.getOperand(0), Op.getOperand(1));
4423     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, MVT::i32, Extract,
4424                                     DAG.getValueType(VT));
4425     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
4426   } else if (VT == MVT::f32) {
4427     // EXTRACTPS outputs to a GPR32 register which will require a movd to copy
4428     // the result back to FR32 register. It's only worth matching if the
4429     // result has a single use which is a store or a bitcast to i32.  And in
4430     // the case of a store, it's not worth it if the index is a constant 0,
4431     // because a MOVSSmr can be used instead, which is smaller and faster.
4432     if (!Op.hasOneUse())
4433       return SDValue();
4434     SDNode *User = *Op.getNode()->use_begin();
4435     if ((User->getOpcode() != ISD::STORE ||
4436          (isa<ConstantSDNode>(Op.getOperand(1)) &&
4437           cast<ConstantSDNode>(Op.getOperand(1))->isNullValue())) &&
4438         (User->getOpcode() != ISD::BIT_CONVERT ||
4439          User->getValueType(0) != MVT::i32))
4440       return SDValue();
4441     SDValue Extract = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
4442                                   DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v4i32,
4443                                               Op.getOperand(0)),
4444                                               Op.getOperand(1));
4445     return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::f32, Extract);
4446   } else if (VT == MVT::i32) {
4447     // ExtractPS works with constant index.
4448     if (isa<ConstantSDNode>(Op.getOperand(1)))
4449       return Op;
4450   }
4451   return SDValue();
4452 }
4453
4454
4455 SDValue
4456 X86TargetLowering::LowerEXTRACT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) {
4457   if (!isa<ConstantSDNode>(Op.getOperand(1)))
4458     return SDValue();
4459
4460   if (Subtarget->hasSSE41()) {
4461     SDValue Res = LowerEXTRACT_VECTOR_ELT_SSE4(Op, DAG);
4462     if (Res.getNode())
4463       return Res;
4464   }
4465
4466   EVT VT = Op.getValueType();
4467   DebugLoc dl = Op.getDebugLoc();
4468   // TODO: handle v16i8.
4469   if (VT.getSizeInBits() == 16) {
4470     SDValue Vec = Op.getOperand(0);
4471     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
4472     if (Idx == 0)
4473       return DAG.getNode(ISD::TRUNCATE, dl, MVT::i16,
4474                          DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
4475                                      DAG.getNode(ISD::BIT_CONVERT, dl,
4476                                                  MVT::v4i32, Vec),
4477                                      Op.getOperand(1)));
4478     // Transform it so it match pextrw which produces a 32-bit result.
4479     EVT EltVT = (MVT::SimpleValueType)(VT.getSimpleVT().SimpleTy+1);
4480     SDValue Extract = DAG.getNode(X86ISD::PEXTRW, dl, EltVT,
4481                                     Op.getOperand(0), Op.getOperand(1));
4482     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, EltVT, Extract,
4483                                     DAG.getValueType(VT));
4484     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
4485   } else if (VT.getSizeInBits() == 32) {
4486     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
4487     if (Idx == 0)
4488       return Op;
4489
4490     // SHUFPS the element to the lowest double word, then movss.
4491     int Mask[4] = { Idx, -1, -1, -1 };
4492     EVT VVT = Op.getOperand(0).getValueType();
4493     SDValue Vec = DAG.getVectorShuffle(VVT, dl, Op.getOperand(0),
4494                                        DAG.getUNDEF(VVT), Mask);
4495     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, VT, Vec,
4496                        DAG.getIntPtrConstant(0));
4497   } else if (VT.getSizeInBits() == 64) {
4498     // FIXME: .td only matches this for <2 x f64>, not <2 x i64> on 32b
4499     // FIXME: seems like this should be unnecessary if mov{h,l}pd were taught
4500     //        to match extract_elt for f64.
4501     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
4502     if (Idx == 0)
4503       return Op;
4504
4505     // UNPCKHPD the element to the lowest double word, then movsd.
4506     // Note if the lower 64 bits of the result of the UNPCKHPD is then stored
4507     // to a f64mem, the whole operation is folded into a single MOVHPDmr.
4508     int Mask[2] = { 1, -1 };
4509     EVT VVT = Op.getOperand(0).getValueType();
4510     SDValue Vec = DAG.getVectorShuffle(VVT, dl, Op.getOperand(0),
4511                                        DAG.getUNDEF(VVT), Mask);
4512     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, VT, Vec,
4513                        DAG.getIntPtrConstant(0));
4514   }
4515
4516   return SDValue();
4517 }
4518
4519 SDValue
4520 X86TargetLowering::LowerINSERT_VECTOR_ELT_SSE4(SDValue Op, SelectionDAG &DAG){
4521   EVT VT = Op.getValueType();
4522   EVT EltVT = VT.getVectorElementType();
4523   DebugLoc dl = Op.getDebugLoc();
4524
4525   SDValue N0 = Op.getOperand(0);
4526   SDValue N1 = Op.getOperand(1);
4527   SDValue N2 = Op.getOperand(2);
4528
4529   if ((EltVT.getSizeInBits() == 8 || EltVT.getSizeInBits() == 16) &&
4530       isa<ConstantSDNode>(N2)) {
4531     unsigned Opc = (EltVT.getSizeInBits() == 8) ? X86ISD::PINSRB
4532                                                 : X86ISD::PINSRW;
4533     // Transform it so it match pinsr{b,w} which expects a GR32 as its second
4534     // argument.
4535     if (N1.getValueType() != MVT::i32)
4536       N1 = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, N1);
4537     if (N2.getValueType() != MVT::i32)
4538       N2 = DAG.getIntPtrConstant(cast<ConstantSDNode>(N2)->getZExtValue());
4539     return DAG.getNode(Opc, dl, VT, N0, N1, N2);
4540   } else if (EltVT == MVT::f32 && isa<ConstantSDNode>(N2)) {
4541     // Bits [7:6] of the constant are the source select.  This will always be
4542     //  zero here.  The DAG Combiner may combine an extract_elt index into these
4543     //  bits.  For example (insert (extract, 3), 2) could be matched by putting
4544     //  the '3' into bits [7:6] of X86ISD::INSERTPS.
4545     // Bits [5:4] of the constant are the destination select.  This is the
4546     //  value of the incoming immediate.
4547     // Bits [3:0] of the constant are the zero mask.  The DAG Combiner may
4548     //   combine either bitwise AND or insert of float 0.0 to set these bits.
4549     N2 = DAG.getIntPtrConstant(cast<ConstantSDNode>(N2)->getZExtValue() << 4);
4550     // Create this as a scalar to vector..
4551     N1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4f32, N1);
4552     return DAG.getNode(X86ISD::INSERTPS, dl, VT, N0, N1, N2);
4553   } else if (EltVT == MVT::i32 && isa<ConstantSDNode>(N2)) {
4554     // PINSR* works with constant index.
4555     return Op;
4556   }
4557   return SDValue();
4558 }
4559
4560 SDValue
4561 X86TargetLowering::LowerINSERT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) {
4562   EVT VT = Op.getValueType();
4563   EVT EltVT = VT.getVectorElementType();
4564
4565   if (Subtarget->hasSSE41())
4566     return LowerINSERT_VECTOR_ELT_SSE4(Op, DAG);
4567
4568   if (EltVT == MVT::i8)
4569     return SDValue();
4570
4571   DebugLoc dl = Op.getDebugLoc();
4572   SDValue N0 = Op.getOperand(0);
4573   SDValue N1 = Op.getOperand(1);
4574   SDValue N2 = Op.getOperand(2);
4575
4576   if (EltVT.getSizeInBits() == 16 && isa<ConstantSDNode>(N2)) {
4577     // Transform it so it match pinsrw which expects a 16-bit value in a GR32
4578     // as its second argument.
4579     if (N1.getValueType() != MVT::i32)
4580       N1 = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, N1);
4581     if (N2.getValueType() != MVT::i32)
4582       N2 = DAG.getIntPtrConstant(cast<ConstantSDNode>(N2)->getZExtValue());
4583     return DAG.getNode(X86ISD::PINSRW, dl, VT, N0, N1, N2);
4584   }
4585   return SDValue();
4586 }
4587
4588 SDValue
4589 X86TargetLowering::LowerSCALAR_TO_VECTOR(SDValue Op, SelectionDAG &DAG) {
4590   DebugLoc dl = Op.getDebugLoc();
4591   if (Op.getValueType() == MVT::v2f32)
4592     return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2f32,
4593                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i32,
4594                                    DAG.getNode(ISD::BIT_CONVERT, dl, MVT::i32,
4595                                                Op.getOperand(0))));
4596
4597   if (Op.getValueType() == MVT::v1i64 && Op.getOperand(0).getValueType() == MVT::i64)
4598     return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v1i64, Op.getOperand(0));
4599
4600   SDValue AnyExt = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, Op.getOperand(0));
4601   EVT VT = MVT::v2i32;
4602   switch (Op.getValueType().getSimpleVT().SimpleTy) {
4603   default: break;
4604   case MVT::v16i8:
4605   case MVT::v8i16:
4606     VT = MVT::v4i32;
4607     break;
4608   }
4609   return DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(),
4610                      DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, AnyExt));
4611 }
4612
4613 // ConstantPool, JumpTable, GlobalAddress, and ExternalSymbol are lowered as
4614 // their target countpart wrapped in the X86ISD::Wrapper node. Suppose N is
4615 // one of the above mentioned nodes. It has to be wrapped because otherwise
4616 // Select(N) returns N. So the raw TargetGlobalAddress nodes, etc. can only
4617 // be used to form addressing mode. These wrapped nodes will be selected
4618 // into MOV32ri.
4619 SDValue
4620 X86TargetLowering::LowerConstantPool(SDValue Op, SelectionDAG &DAG) {
4621   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
4622
4623   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
4624   // global base reg.
4625   unsigned char OpFlag = 0;
4626   unsigned WrapperKind = X86ISD::Wrapper;
4627   CodeModel::Model M = getTargetMachine().getCodeModel();
4628
4629   if (Subtarget->isPICStyleRIPRel() &&
4630       (M == CodeModel::Small || M == CodeModel::Kernel))
4631     WrapperKind = X86ISD::WrapperRIP;
4632   else if (Subtarget->isPICStyleGOT())
4633     OpFlag = X86II::MO_GOTOFF;
4634   else if (Subtarget->isPICStyleStubPIC())
4635     OpFlag = X86II::MO_PIC_BASE_OFFSET;
4636
4637   SDValue Result = DAG.getTargetConstantPool(CP->getConstVal(), getPointerTy(),
4638                                              CP->getAlignment(),
4639                                              CP->getOffset(), OpFlag);
4640   DebugLoc DL = CP->getDebugLoc();
4641   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
4642   // With PIC, the address is actually $g + Offset.
4643   if (OpFlag) {
4644     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
4645                          DAG.getNode(X86ISD::GlobalBaseReg,
4646                                      DebugLoc::getUnknownLoc(), getPointerTy()),
4647                          Result);
4648   }
4649
4650   return Result;
4651 }
4652
4653 SDValue X86TargetLowering::LowerJumpTable(SDValue Op, SelectionDAG &DAG) {
4654   JumpTableSDNode *JT = cast<JumpTableSDNode>(Op);
4655
4656   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
4657   // global base reg.
4658   unsigned char OpFlag = 0;
4659   unsigned WrapperKind = X86ISD::Wrapper;
4660   CodeModel::Model M = getTargetMachine().getCodeModel();
4661
4662   if (Subtarget->isPICStyleRIPRel() &&
4663       (M == CodeModel::Small || M == CodeModel::Kernel))
4664     WrapperKind = X86ISD::WrapperRIP;
4665   else if (Subtarget->isPICStyleGOT())
4666     OpFlag = X86II::MO_GOTOFF;
4667   else if (Subtarget->isPICStyleStubPIC())
4668     OpFlag = X86II::MO_PIC_BASE_OFFSET;
4669
4670   SDValue Result = DAG.getTargetJumpTable(JT->getIndex(), getPointerTy(),
4671                                           OpFlag);
4672   DebugLoc DL = JT->getDebugLoc();
4673   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
4674
4675   // With PIC, the address is actually $g + Offset.
4676   if (OpFlag) {
4677     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
4678                          DAG.getNode(X86ISD::GlobalBaseReg,
4679                                      DebugLoc::getUnknownLoc(), getPointerTy()),
4680                          Result);
4681   }
4682
4683   return Result;
4684 }
4685
4686 SDValue
4687 X86TargetLowering::LowerExternalSymbol(SDValue Op, SelectionDAG &DAG) {
4688   const char *Sym = cast<ExternalSymbolSDNode>(Op)->getSymbol();
4689
4690   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
4691   // global base reg.
4692   unsigned char OpFlag = 0;
4693   unsigned WrapperKind = X86ISD::Wrapper;
4694   CodeModel::Model M = getTargetMachine().getCodeModel();
4695
4696   if (Subtarget->isPICStyleRIPRel() &&
4697       (M == CodeModel::Small || M == CodeModel::Kernel))
4698     WrapperKind = X86ISD::WrapperRIP;
4699   else if (Subtarget->isPICStyleGOT())
4700     OpFlag = X86II::MO_GOTOFF;
4701   else if (Subtarget->isPICStyleStubPIC())
4702     OpFlag = X86II::MO_PIC_BASE_OFFSET;
4703
4704   SDValue Result = DAG.getTargetExternalSymbol(Sym, getPointerTy(), OpFlag);
4705
4706   DebugLoc DL = Op.getDebugLoc();
4707   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
4708
4709
4710   // With PIC, the address is actually $g + Offset.
4711   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
4712       !Subtarget->is64Bit()) {
4713     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
4714                          DAG.getNode(X86ISD::GlobalBaseReg,
4715                                      DebugLoc::getUnknownLoc(),
4716                                      getPointerTy()),
4717                          Result);
4718   }
4719
4720   return Result;
4721 }
4722
4723 SDValue
4724 X86TargetLowering::LowerBlockAddress(SDValue Op, SelectionDAG &DAG) {
4725   unsigned WrapperKind = X86ISD::Wrapper;
4726   CodeModel::Model M = getTargetMachine().getCodeModel();
4727   if (Subtarget->isPICStyleRIPRel() &&
4728       (M == CodeModel::Small || M == CodeModel::Kernel))
4729     WrapperKind = X86ISD::WrapperRIP;
4730
4731   DebugLoc DL = Op.getDebugLoc();
4732
4733   BlockAddress *BA = cast<BlockAddressSDNode>(Op)->getBlockAddress();
4734   SDValue Result = DAG.getBlockAddress(BA, DL, /*isTarget=*/true);
4735
4736   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
4737
4738   return Result;
4739 }
4740
4741 SDValue
4742 X86TargetLowering::LowerGlobalAddress(const GlobalValue *GV, DebugLoc dl,
4743                                       int64_t Offset,
4744                                       SelectionDAG &DAG) const {
4745   // Create the TargetGlobalAddress node, folding in the constant
4746   // offset if it is legal.
4747   unsigned char OpFlags =
4748     Subtarget->ClassifyGlobalReference(GV, getTargetMachine());
4749   CodeModel::Model M = getTargetMachine().getCodeModel();
4750   SDValue Result;
4751   if (OpFlags == X86II::MO_NO_FLAG &&
4752       X86::isOffsetSuitableForCodeModel(Offset, M)) {
4753     // A direct static reference to a global.
4754     Result = DAG.getTargetGlobalAddress(GV, getPointerTy(), Offset);
4755     Offset = 0;
4756   } else {
4757     Result = DAG.getTargetGlobalAddress(GV, getPointerTy(), 0, OpFlags);
4758   }
4759
4760   if (Subtarget->isPICStyleRIPRel() &&
4761       (M == CodeModel::Small || M == CodeModel::Kernel))
4762     Result = DAG.getNode(X86ISD::WrapperRIP, dl, getPointerTy(), Result);
4763   else
4764     Result = DAG.getNode(X86ISD::Wrapper, dl, getPointerTy(), Result);
4765
4766   // With PIC, the address is actually $g + Offset.
4767   if (isGlobalRelativeToPICBase(OpFlags)) {
4768     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(),
4769                          DAG.getNode(X86ISD::GlobalBaseReg, dl, getPointerTy()),
4770                          Result);
4771   }
4772
4773   // For globals that require a load from a stub to get the address, emit the
4774   // load.
4775   if (isGlobalStubReference(OpFlags))
4776     Result = DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(), Result,
4777                          PseudoSourceValue::getGOT(), 0);
4778
4779   // If there was a non-zero offset that we didn't fold, create an explicit
4780   // addition for it.
4781   if (Offset != 0)
4782     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(), Result,
4783                          DAG.getConstant(Offset, getPointerTy()));
4784
4785   return Result;
4786 }
4787
4788 SDValue
4789 X86TargetLowering::LowerGlobalAddress(SDValue Op, SelectionDAG &DAG) {
4790   const GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
4791   int64_t Offset = cast<GlobalAddressSDNode>(Op)->getOffset();
4792   return LowerGlobalAddress(GV, Op.getDebugLoc(), Offset, DAG);
4793 }
4794
4795 static SDValue
4796 GetTLSADDR(SelectionDAG &DAG, SDValue Chain, GlobalAddressSDNode *GA,
4797            SDValue *InFlag, const EVT PtrVT, unsigned ReturnReg,
4798            unsigned char OperandFlags) {
4799   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
4800   DebugLoc dl = GA->getDebugLoc();
4801   SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(),
4802                                            GA->getValueType(0),
4803                                            GA->getOffset(),
4804                                            OperandFlags);
4805   if (InFlag) {
4806     SDValue Ops[] = { Chain,  TGA, *InFlag };
4807     Chain = DAG.getNode(X86ISD::TLSADDR, dl, NodeTys, Ops, 3);
4808   } else {
4809     SDValue Ops[]  = { Chain, TGA };
4810     Chain = DAG.getNode(X86ISD::TLSADDR, dl, NodeTys, Ops, 2);
4811   }
4812   SDValue Flag = Chain.getValue(1);
4813   return DAG.getCopyFromReg(Chain, dl, ReturnReg, PtrVT, Flag);
4814 }
4815
4816 // Lower ISD::GlobalTLSAddress using the "general dynamic" model, 32 bit
4817 static SDValue
4818 LowerToTLSGeneralDynamicModel32(GlobalAddressSDNode *GA, SelectionDAG &DAG,
4819                                 const EVT PtrVT) {
4820   SDValue InFlag;
4821   DebugLoc dl = GA->getDebugLoc();  // ? function entry point might be better
4822   SDValue Chain = DAG.getCopyToReg(DAG.getEntryNode(), dl, X86::EBX,
4823                                      DAG.getNode(X86ISD::GlobalBaseReg,
4824                                                  DebugLoc::getUnknownLoc(),
4825                                                  PtrVT), InFlag);
4826   InFlag = Chain.getValue(1);
4827
4828   return GetTLSADDR(DAG, Chain, GA, &InFlag, PtrVT, X86::EAX, X86II::MO_TLSGD);
4829 }
4830
4831 // Lower ISD::GlobalTLSAddress using the "general dynamic" model, 64 bit
4832 static SDValue
4833 LowerToTLSGeneralDynamicModel64(GlobalAddressSDNode *GA, SelectionDAG &DAG,
4834                                 const EVT PtrVT) {
4835   return GetTLSADDR(DAG, DAG.getEntryNode(), GA, NULL, PtrVT,
4836                     X86::RAX, X86II::MO_TLSGD);
4837 }
4838
4839 // Lower ISD::GlobalTLSAddress using the "initial exec" (for no-pic) or
4840 // "local exec" model.
4841 static SDValue LowerToTLSExecModel(GlobalAddressSDNode *GA, SelectionDAG &DAG,
4842                                    const EVT PtrVT, TLSModel::Model model,
4843                                    bool is64Bit) {
4844   DebugLoc dl = GA->getDebugLoc();
4845   // Get the Thread Pointer
4846   SDValue Base = DAG.getNode(X86ISD::SegmentBaseAddress,
4847                              DebugLoc::getUnknownLoc(), PtrVT,
4848                              DAG.getRegister(is64Bit? X86::FS : X86::GS,
4849                                              MVT::i32));
4850
4851   SDValue ThreadPointer = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Base,
4852                                       NULL, 0);
4853
4854   unsigned char OperandFlags = 0;
4855   // Most TLS accesses are not RIP relative, even on x86-64.  One exception is
4856   // initialexec.
4857   unsigned WrapperKind = X86ISD::Wrapper;
4858   if (model == TLSModel::LocalExec) {
4859     OperandFlags = is64Bit ? X86II::MO_TPOFF : X86II::MO_NTPOFF;
4860   } else if (is64Bit) {
4861     assert(model == TLSModel::InitialExec);
4862     OperandFlags = X86II::MO_GOTTPOFF;
4863     WrapperKind = X86ISD::WrapperRIP;
4864   } else {
4865     assert(model == TLSModel::InitialExec);
4866     OperandFlags = X86II::MO_INDNTPOFF;
4867   }
4868
4869   // emit "addl x@ntpoff,%eax" (local exec) or "addl x@indntpoff,%eax" (initial
4870   // exec)
4871   SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(), GA->getValueType(0),
4872                                            GA->getOffset(), OperandFlags);
4873   SDValue Offset = DAG.getNode(WrapperKind, dl, PtrVT, TGA);
4874
4875   if (model == TLSModel::InitialExec)
4876     Offset = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Offset,
4877                          PseudoSourceValue::getGOT(), 0);
4878
4879   // The address of the thread local variable is the add of the thread
4880   // pointer with the offset of the variable.
4881   return DAG.getNode(ISD::ADD, dl, PtrVT, ThreadPointer, Offset);
4882 }
4883
4884 SDValue
4885 X86TargetLowering::LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) {
4886   // TODO: implement the "local dynamic" model
4887   // TODO: implement the "initial exec"model for pic executables
4888   assert(Subtarget->isTargetELF() &&
4889          "TLS not implemented for non-ELF targets");
4890   GlobalAddressSDNode *GA = cast<GlobalAddressSDNode>(Op);
4891   const GlobalValue *GV = GA->getGlobal();
4892
4893   // If GV is an alias then use the aliasee for determining
4894   // thread-localness.
4895   if (const GlobalAlias *GA = dyn_cast<GlobalAlias>(GV))
4896     GV = GA->resolveAliasedGlobal(false);
4897
4898   TLSModel::Model model = getTLSModel(GV,
4899                                       getTargetMachine().getRelocationModel());
4900
4901   switch (model) {
4902   case TLSModel::GeneralDynamic:
4903   case TLSModel::LocalDynamic: // not implemented
4904     if (Subtarget->is64Bit())
4905       return LowerToTLSGeneralDynamicModel64(GA, DAG, getPointerTy());
4906     return LowerToTLSGeneralDynamicModel32(GA, DAG, getPointerTy());
4907
4908   case TLSModel::InitialExec:
4909   case TLSModel::LocalExec:
4910     return LowerToTLSExecModel(GA, DAG, getPointerTy(), model,
4911                                Subtarget->is64Bit());
4912   }
4913
4914   llvm_unreachable("Unreachable");
4915   return SDValue();
4916 }
4917
4918
4919 /// LowerShift - Lower SRA_PARTS and friends, which return two i32 values and
4920 /// take a 2 x i32 value to shift plus a shift amount.
4921 SDValue X86TargetLowering::LowerShift(SDValue Op, SelectionDAG &DAG) {
4922   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
4923   EVT VT = Op.getValueType();
4924   unsigned VTBits = VT.getSizeInBits();
4925   DebugLoc dl = Op.getDebugLoc();
4926   bool isSRA = Op.getOpcode() == ISD::SRA_PARTS;
4927   SDValue ShOpLo = Op.getOperand(0);
4928   SDValue ShOpHi = Op.getOperand(1);
4929   SDValue ShAmt  = Op.getOperand(2);
4930   SDValue Tmp1 = isSRA ? DAG.getNode(ISD::SRA, dl, VT, ShOpHi,
4931                                      DAG.getConstant(VTBits - 1, MVT::i8))
4932                        : DAG.getConstant(0, VT);
4933
4934   SDValue Tmp2, Tmp3;
4935   if (Op.getOpcode() == ISD::SHL_PARTS) {
4936     Tmp2 = DAG.getNode(X86ISD::SHLD, dl, VT, ShOpHi, ShOpLo, ShAmt);
4937     Tmp3 = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, ShAmt);
4938   } else {
4939     Tmp2 = DAG.getNode(X86ISD::SHRD, dl, VT, ShOpLo, ShOpHi, ShAmt);
4940     Tmp3 = DAG.getNode(isSRA ? ISD::SRA : ISD::SRL, dl, VT, ShOpHi, ShAmt);
4941   }
4942
4943   SDValue AndNode = DAG.getNode(ISD::AND, dl, MVT::i8, ShAmt,
4944                                 DAG.getConstant(VTBits, MVT::i8));
4945   SDValue Cond = DAG.getNode(X86ISD::CMP, dl, VT,
4946                              AndNode, DAG.getConstant(0, MVT::i8));
4947
4948   SDValue Hi, Lo;
4949   SDValue CC = DAG.getConstant(X86::COND_NE, MVT::i8);
4950   SDValue Ops0[4] = { Tmp2, Tmp3, CC, Cond };
4951   SDValue Ops1[4] = { Tmp3, Tmp1, CC, Cond };
4952
4953   if (Op.getOpcode() == ISD::SHL_PARTS) {
4954     Hi = DAG.getNode(X86ISD::CMOV, dl, VT, Ops0, 4);
4955     Lo = DAG.getNode(X86ISD::CMOV, dl, VT, Ops1, 4);
4956   } else {
4957     Lo = DAG.getNode(X86ISD::CMOV, dl, VT, Ops0, 4);
4958     Hi = DAG.getNode(X86ISD::CMOV, dl, VT, Ops1, 4);
4959   }
4960
4961   SDValue Ops[2] = { Lo, Hi };
4962   return DAG.getMergeValues(Ops, 2, dl);
4963 }
4964
4965 SDValue X86TargetLowering::LowerSINT_TO_FP(SDValue Op, SelectionDAG &DAG) {
4966   EVT SrcVT = Op.getOperand(0).getValueType();
4967
4968   if (SrcVT.isVector()) {
4969     if (SrcVT == MVT::v2i32 && Op.getValueType() == MVT::v2f64) {
4970       return Op;
4971     }
4972     return SDValue();
4973   }
4974
4975   assert(SrcVT.getSimpleVT() <= MVT::i64 && SrcVT.getSimpleVT() >= MVT::i16 &&
4976          "Unknown SINT_TO_FP to lower!");
4977
4978   // These are really Legal; return the operand so the caller accepts it as
4979   // Legal.
4980   if (SrcVT == MVT::i32 && isScalarFPTypeInSSEReg(Op.getValueType()))
4981     return Op;
4982   if (SrcVT == MVT::i64 && isScalarFPTypeInSSEReg(Op.getValueType()) &&
4983       Subtarget->is64Bit()) {
4984     return Op;
4985   }
4986
4987   DebugLoc dl = Op.getDebugLoc();
4988   unsigned Size = SrcVT.getSizeInBits()/8;
4989   MachineFunction &MF = DAG.getMachineFunction();
4990   int SSFI = MF.getFrameInfo()->CreateStackObject(Size, Size, false);
4991   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
4992   SDValue Chain = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
4993                                StackSlot,
4994                                PseudoSourceValue::getFixedStack(SSFI), 0);
4995   return BuildFILD(Op, SrcVT, Chain, StackSlot, DAG);
4996 }
4997
4998 SDValue X86TargetLowering::BuildFILD(SDValue Op, EVT SrcVT, SDValue Chain,
4999                                      SDValue StackSlot,
5000                                      SelectionDAG &DAG) {
5001   // Build the FILD
5002   DebugLoc dl = Op.getDebugLoc();
5003   SDVTList Tys;
5004   bool useSSE = isScalarFPTypeInSSEReg(Op.getValueType());
5005   if (useSSE)
5006     Tys = DAG.getVTList(MVT::f64, MVT::Other, MVT::Flag);
5007   else
5008     Tys = DAG.getVTList(Op.getValueType(), MVT::Other);
5009   SmallVector<SDValue, 8> Ops;
5010   Ops.push_back(Chain);
5011   Ops.push_back(StackSlot);
5012   Ops.push_back(DAG.getValueType(SrcVT));
5013   SDValue Result = DAG.getNode(useSSE ? X86ISD::FILD_FLAG : X86ISD::FILD, dl,
5014                                  Tys, &Ops[0], Ops.size());
5015
5016   if (useSSE) {
5017     Chain = Result.getValue(1);
5018     SDValue InFlag = Result.getValue(2);
5019
5020     // FIXME: Currently the FST is flagged to the FILD_FLAG. This
5021     // shouldn't be necessary except that RFP cannot be live across
5022     // multiple blocks. When stackifier is fixed, they can be uncoupled.
5023     MachineFunction &MF = DAG.getMachineFunction();
5024     int SSFI = MF.getFrameInfo()->CreateStackObject(8, 8, false);
5025     SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
5026     Tys = DAG.getVTList(MVT::Other);
5027     SmallVector<SDValue, 8> Ops;
5028     Ops.push_back(Chain);
5029     Ops.push_back(Result);
5030     Ops.push_back(StackSlot);
5031     Ops.push_back(DAG.getValueType(Op.getValueType()));
5032     Ops.push_back(InFlag);
5033     Chain = DAG.getNode(X86ISD::FST, dl, Tys, &Ops[0], Ops.size());
5034     Result = DAG.getLoad(Op.getValueType(), dl, Chain, StackSlot,
5035                          PseudoSourceValue::getFixedStack(SSFI), 0);
5036   }
5037
5038   return Result;
5039 }
5040
5041 // LowerUINT_TO_FP_i64 - 64-bit unsigned integer to double expansion.
5042 SDValue X86TargetLowering::LowerUINT_TO_FP_i64(SDValue Op, SelectionDAG &DAG) {
5043   // This algorithm is not obvious. Here it is in C code, more or less:
5044   /*
5045     double uint64_to_double( uint32_t hi, uint32_t lo ) {
5046       static const __m128i exp = { 0x4330000045300000ULL, 0 };
5047       static const __m128d bias = { 0x1.0p84, 0x1.0p52 };
5048
5049       // Copy ints to xmm registers.
5050       __m128i xh = _mm_cvtsi32_si128( hi );
5051       __m128i xl = _mm_cvtsi32_si128( lo );
5052
5053       // Combine into low half of a single xmm register.
5054       __m128i x = _mm_unpacklo_epi32( xh, xl );
5055       __m128d d;
5056       double sd;
5057
5058       // Merge in appropriate exponents to give the integer bits the right
5059       // magnitude.
5060       x = _mm_unpacklo_epi32( x, exp );
5061
5062       // Subtract away the biases to deal with the IEEE-754 double precision
5063       // implicit 1.
5064       d = _mm_sub_pd( (__m128d) x, bias );
5065
5066       // All conversions up to here are exact. The correctly rounded result is
5067       // calculated using the current rounding mode using the following
5068       // horizontal add.
5069       d = _mm_add_sd( d, _mm_unpackhi_pd( d, d ) );
5070       _mm_store_sd( &sd, d );   // Because we are returning doubles in XMM, this
5071                                 // store doesn't really need to be here (except
5072                                 // maybe to zero the other double)
5073       return sd;
5074     }
5075   */
5076
5077   DebugLoc dl = Op.getDebugLoc();
5078   LLVMContext *Context = DAG.getContext();
5079
5080   // Build some magic constants.
5081   std::vector<Constant*> CV0;
5082   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0x45300000)));
5083   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0x43300000)));
5084   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0)));
5085   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0)));
5086   Constant *C0 = ConstantVector::get(CV0);
5087   SDValue CPIdx0 = DAG.getConstantPool(C0, getPointerTy(), 16);
5088
5089   std::vector<Constant*> CV1;
5090   CV1.push_back(
5091     ConstantFP::get(*Context, APFloat(APInt(64, 0x4530000000000000ULL))));
5092   CV1.push_back(
5093     ConstantFP::get(*Context, APFloat(APInt(64, 0x4330000000000000ULL))));
5094   Constant *C1 = ConstantVector::get(CV1);
5095   SDValue CPIdx1 = DAG.getConstantPool(C1, getPointerTy(), 16);
5096
5097   SDValue XR1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
5098                             DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
5099                                         Op.getOperand(0),
5100                                         DAG.getIntPtrConstant(1)));
5101   SDValue XR2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
5102                             DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
5103                                         Op.getOperand(0),
5104                                         DAG.getIntPtrConstant(0)));
5105   SDValue Unpck1 = getUnpackl(DAG, dl, MVT::v4i32, XR1, XR2);
5106   SDValue CLod0 = DAG.getLoad(MVT::v4i32, dl, DAG.getEntryNode(), CPIdx0,
5107                               PseudoSourceValue::getConstantPool(), 0,
5108                               false, 16);
5109   SDValue Unpck2 = getUnpackl(DAG, dl, MVT::v4i32, Unpck1, CLod0);
5110   SDValue XR2F = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2f64, Unpck2);
5111   SDValue CLod1 = DAG.getLoad(MVT::v2f64, dl, CLod0.getValue(1), CPIdx1,
5112                               PseudoSourceValue::getConstantPool(), 0,
5113                               false, 16);
5114   SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::v2f64, XR2F, CLod1);
5115
5116   // Add the halves; easiest way is to swap them into another reg first.
5117   int ShufMask[2] = { 1, -1 };
5118   SDValue Shuf = DAG.getVectorShuffle(MVT::v2f64, dl, Sub,
5119                                       DAG.getUNDEF(MVT::v2f64), ShufMask);
5120   SDValue Add = DAG.getNode(ISD::FADD, dl, MVT::v2f64, Shuf, Sub);
5121   return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Add,
5122                      DAG.getIntPtrConstant(0));
5123 }
5124
5125 // LowerUINT_TO_FP_i32 - 32-bit unsigned integer to float expansion.
5126 SDValue X86TargetLowering::LowerUINT_TO_FP_i32(SDValue Op, SelectionDAG &DAG) {
5127   DebugLoc dl = Op.getDebugLoc();
5128   // FP constant to bias correct the final result.
5129   SDValue Bias = DAG.getConstantFP(BitsToDouble(0x4330000000000000ULL),
5130                                    MVT::f64);
5131
5132   // Load the 32-bit value into an XMM register.
5133   SDValue Load = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
5134                              DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
5135                                          Op.getOperand(0),
5136                                          DAG.getIntPtrConstant(0)));
5137
5138   Load = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
5139                      DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2f64, Load),
5140                      DAG.getIntPtrConstant(0));
5141
5142   // Or the load with the bias.
5143   SDValue Or = DAG.getNode(ISD::OR, dl, MVT::v2i64,
5144                            DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64,
5145                                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
5146                                                    MVT::v2f64, Load)),
5147                            DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64,
5148                                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
5149                                                    MVT::v2f64, Bias)));
5150   Or = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
5151                    DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2f64, Or),
5152                    DAG.getIntPtrConstant(0));
5153
5154   // Subtract the bias.
5155   SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::f64, Or, Bias);
5156
5157   // Handle final rounding.
5158   EVT DestVT = Op.getValueType();
5159
5160   if (DestVT.bitsLT(MVT::f64)) {
5161     return DAG.getNode(ISD::FP_ROUND, dl, DestVT, Sub,
5162                        DAG.getIntPtrConstant(0));
5163   } else if (DestVT.bitsGT(MVT::f64)) {
5164     return DAG.getNode(ISD::FP_EXTEND, dl, DestVT, Sub);
5165   }
5166
5167   // Handle final rounding.
5168   return Sub;
5169 }
5170
5171 SDValue X86TargetLowering::LowerUINT_TO_FP(SDValue Op, SelectionDAG &DAG) {
5172   SDValue N0 = Op.getOperand(0);
5173   DebugLoc dl = Op.getDebugLoc();
5174
5175   // Now not UINT_TO_FP is legal (it's marked custom), dag combiner won't
5176   // optimize it to a SINT_TO_FP when the sign bit is known zero. Perform
5177   // the optimization here.
5178   if (DAG.SignBitIsZero(N0))
5179     return DAG.getNode(ISD::SINT_TO_FP, dl, Op.getValueType(), N0);
5180
5181   EVT SrcVT = N0.getValueType();
5182   if (SrcVT == MVT::i64) {
5183     // We only handle SSE2 f64 target here; caller can expand the rest.
5184     if (Op.getValueType() != MVT::f64 || !X86ScalarSSEf64)
5185       return SDValue();
5186
5187     return LowerUINT_TO_FP_i64(Op, DAG);
5188   } else if (SrcVT == MVT::i32 && X86ScalarSSEf64) {
5189     return LowerUINT_TO_FP_i32(Op, DAG);
5190   }
5191
5192   assert(SrcVT == MVT::i32 && "Unknown UINT_TO_FP to lower!");
5193
5194   // Make a 64-bit buffer, and use it to build an FILD.
5195   SDValue StackSlot = DAG.CreateStackTemporary(MVT::i64);
5196   SDValue WordOff = DAG.getConstant(4, getPointerTy());
5197   SDValue OffsetSlot = DAG.getNode(ISD::ADD, dl,
5198                                    getPointerTy(), StackSlot, WordOff);
5199   SDValue Store1 = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
5200                                 StackSlot, NULL, 0);
5201   SDValue Store2 = DAG.getStore(Store1, dl, DAG.getConstant(0, MVT::i32),
5202                                 OffsetSlot, NULL, 0);
5203   return BuildFILD(Op, MVT::i64, Store2, StackSlot, DAG);
5204 }
5205
5206 std::pair<SDValue,SDValue> X86TargetLowering::
5207 FP_TO_INTHelper(SDValue Op, SelectionDAG &DAG, bool IsSigned) {
5208   DebugLoc dl = Op.getDebugLoc();
5209
5210   EVT DstTy = Op.getValueType();
5211
5212   if (!IsSigned) {
5213     assert(DstTy == MVT::i32 && "Unexpected FP_TO_UINT");
5214     DstTy = MVT::i64;
5215   }
5216
5217   assert(DstTy.getSimpleVT() <= MVT::i64 &&
5218          DstTy.getSimpleVT() >= MVT::i16 &&
5219          "Unknown FP_TO_SINT to lower!");
5220
5221   // These are really Legal.
5222   if (DstTy == MVT::i32 &&
5223       isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType()))
5224     return std::make_pair(SDValue(), SDValue());
5225   if (Subtarget->is64Bit() &&
5226       DstTy == MVT::i64 &&
5227       isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType()))
5228     return std::make_pair(SDValue(), SDValue());
5229
5230   // We lower FP->sint64 into FISTP64, followed by a load, all to a temporary
5231   // stack slot.
5232   MachineFunction &MF = DAG.getMachineFunction();
5233   unsigned MemSize = DstTy.getSizeInBits()/8;
5234   int SSFI = MF.getFrameInfo()->CreateStackObject(MemSize, MemSize, false);
5235   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
5236
5237   unsigned Opc;
5238   switch (DstTy.getSimpleVT().SimpleTy) {
5239   default: llvm_unreachable("Invalid FP_TO_SINT to lower!");
5240   case MVT::i16: Opc = X86ISD::FP_TO_INT16_IN_MEM; break;
5241   case MVT::i32: Opc = X86ISD::FP_TO_INT32_IN_MEM; break;
5242   case MVT::i64: Opc = X86ISD::FP_TO_INT64_IN_MEM; break;
5243   }
5244
5245   SDValue Chain = DAG.getEntryNode();
5246   SDValue Value = Op.getOperand(0);
5247   if (isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType())) {
5248     assert(DstTy == MVT::i64 && "Invalid FP_TO_SINT to lower!");
5249     Chain = DAG.getStore(Chain, dl, Value, StackSlot,
5250                          PseudoSourceValue::getFixedStack(SSFI), 0);
5251     SDVTList Tys = DAG.getVTList(Op.getOperand(0).getValueType(), MVT::Other);
5252     SDValue Ops[] = {
5253       Chain, StackSlot, DAG.getValueType(Op.getOperand(0).getValueType())
5254     };
5255     Value = DAG.getNode(X86ISD::FLD, dl, Tys, Ops, 3);
5256     Chain = Value.getValue(1);
5257     SSFI = MF.getFrameInfo()->CreateStackObject(MemSize, MemSize, false);
5258     StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
5259   }
5260
5261   // Build the FP_TO_INT*_IN_MEM
5262   SDValue Ops[] = { Chain, Value, StackSlot };
5263   SDValue FIST = DAG.getNode(Opc, dl, MVT::Other, Ops, 3);
5264
5265   return std::make_pair(FIST, StackSlot);
5266 }
5267
5268 SDValue X86TargetLowering::LowerFP_TO_SINT(SDValue Op, SelectionDAG &DAG) {
5269   if (Op.getValueType().isVector()) {
5270     if (Op.getValueType() == MVT::v2i32 &&
5271         Op.getOperand(0).getValueType() == MVT::v2f64) {
5272       return Op;
5273     }
5274     return SDValue();
5275   }
5276
5277   std::pair<SDValue,SDValue> Vals = FP_TO_INTHelper(Op, DAG, true);
5278   SDValue FIST = Vals.first, StackSlot = Vals.second;
5279   // If FP_TO_INTHelper failed, the node is actually supposed to be Legal.
5280   if (FIST.getNode() == 0) return Op;
5281
5282   // Load the result.
5283   return DAG.getLoad(Op.getValueType(), Op.getDebugLoc(),
5284                      FIST, StackSlot, NULL, 0);
5285 }
5286
5287 SDValue X86TargetLowering::LowerFP_TO_UINT(SDValue Op, SelectionDAG &DAG) {
5288   std::pair<SDValue,SDValue> Vals = FP_TO_INTHelper(Op, DAG, false);
5289   SDValue FIST = Vals.first, StackSlot = Vals.second;
5290   assert(FIST.getNode() && "Unexpected failure");
5291
5292   // Load the result.
5293   return DAG.getLoad(Op.getValueType(), Op.getDebugLoc(),
5294                      FIST, StackSlot, NULL, 0);
5295 }
5296
5297 SDValue X86TargetLowering::LowerFABS(SDValue Op, SelectionDAG &DAG) {
5298   LLVMContext *Context = DAG.getContext();
5299   DebugLoc dl = Op.getDebugLoc();
5300   EVT VT = Op.getValueType();
5301   EVT EltVT = VT;
5302   if (VT.isVector())
5303     EltVT = VT.getVectorElementType();
5304   std::vector<Constant*> CV;
5305   if (EltVT == MVT::f64) {
5306     Constant *C = ConstantFP::get(*Context, APFloat(APInt(64, ~(1ULL << 63))));
5307     CV.push_back(C);
5308     CV.push_back(C);
5309   } else {
5310     Constant *C = ConstantFP::get(*Context, APFloat(APInt(32, ~(1U << 31))));
5311     CV.push_back(C);
5312     CV.push_back(C);
5313     CV.push_back(C);
5314     CV.push_back(C);
5315   }
5316   Constant *C = ConstantVector::get(CV);
5317   SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
5318   SDValue Mask = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
5319                                PseudoSourceValue::getConstantPool(), 0,
5320                                false, 16);
5321   return DAG.getNode(X86ISD::FAND, dl, VT, Op.getOperand(0), Mask);
5322 }
5323
5324 SDValue X86TargetLowering::LowerFNEG(SDValue Op, SelectionDAG &DAG) {
5325   LLVMContext *Context = DAG.getContext();
5326   DebugLoc dl = Op.getDebugLoc();
5327   EVT VT = Op.getValueType();
5328   EVT EltVT = VT;
5329   if (VT.isVector())
5330     EltVT = VT.getVectorElementType();
5331   std::vector<Constant*> CV;
5332   if (EltVT == MVT::f64) {
5333     Constant *C = ConstantFP::get(*Context, APFloat(APInt(64, 1ULL << 63)));
5334     CV.push_back(C);
5335     CV.push_back(C);
5336   } else {
5337     Constant *C = ConstantFP::get(*Context, APFloat(APInt(32, 1U << 31)));
5338     CV.push_back(C);
5339     CV.push_back(C);
5340     CV.push_back(C);
5341     CV.push_back(C);
5342   }
5343   Constant *C = ConstantVector::get(CV);
5344   SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
5345   SDValue Mask = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
5346                                PseudoSourceValue::getConstantPool(), 0,
5347                                false, 16);
5348   if (VT.isVector()) {
5349     return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
5350                        DAG.getNode(ISD::XOR, dl, MVT::v2i64,
5351                     DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64,
5352                                 Op.getOperand(0)),
5353                     DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64, Mask)));
5354   } else {
5355     return DAG.getNode(X86ISD::FXOR, dl, VT, Op.getOperand(0), Mask);
5356   }
5357 }
5358
5359 SDValue X86TargetLowering::LowerFCOPYSIGN(SDValue Op, SelectionDAG &DAG) {
5360   LLVMContext *Context = DAG.getContext();
5361   SDValue Op0 = Op.getOperand(0);
5362   SDValue Op1 = Op.getOperand(1);
5363   DebugLoc dl = Op.getDebugLoc();
5364   EVT VT = Op.getValueType();
5365   EVT SrcVT = Op1.getValueType();
5366
5367   // If second operand is smaller, extend it first.
5368   if (SrcVT.bitsLT(VT)) {
5369     Op1 = DAG.getNode(ISD::FP_EXTEND, dl, VT, Op1);
5370     SrcVT = VT;
5371   }
5372   // And if it is bigger, shrink it first.
5373   if (SrcVT.bitsGT(VT)) {
5374     Op1 = DAG.getNode(ISD::FP_ROUND, dl, VT, Op1, DAG.getIntPtrConstant(1));
5375     SrcVT = VT;
5376   }
5377
5378   // At this point the operands and the result should have the same
5379   // type, and that won't be f80 since that is not custom lowered.
5380
5381   // First get the sign bit of second operand.
5382   std::vector<Constant*> CV;
5383   if (SrcVT == MVT::f64) {
5384     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, 1ULL << 63))));
5385     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, 0))));
5386   } else {
5387     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 1U << 31))));
5388     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
5389     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
5390     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
5391   }
5392   Constant *C = ConstantVector::get(CV);
5393   SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
5394   SDValue Mask1 = DAG.getLoad(SrcVT, dl, DAG.getEntryNode(), CPIdx,
5395                                 PseudoSourceValue::getConstantPool(), 0,
5396                                 false, 16);
5397   SDValue SignBit = DAG.getNode(X86ISD::FAND, dl, SrcVT, Op1, Mask1);
5398
5399   // Shift sign bit right or left if the two operands have different types.
5400   if (SrcVT.bitsGT(VT)) {
5401     // Op0 is MVT::f32, Op1 is MVT::f64.
5402     SignBit = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2f64, SignBit);
5403     SignBit = DAG.getNode(X86ISD::FSRL, dl, MVT::v2f64, SignBit,
5404                           DAG.getConstant(32, MVT::i32));
5405     SignBit = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v4f32, SignBit);
5406     SignBit = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f32, SignBit,
5407                           DAG.getIntPtrConstant(0));
5408   }
5409
5410   // Clear first operand sign bit.
5411   CV.clear();
5412   if (VT == MVT::f64) {
5413     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, ~(1ULL << 63)))));
5414     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, 0))));
5415   } else {
5416     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, ~(1U << 31)))));
5417     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
5418     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
5419     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
5420   }
5421   C = ConstantVector::get(CV);
5422   CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
5423   SDValue Mask2 = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
5424                                 PseudoSourceValue::getConstantPool(), 0,
5425                                 false, 16);
5426   SDValue Val = DAG.getNode(X86ISD::FAND, dl, VT, Op0, Mask2);
5427
5428   // Or the value with the sign bit.
5429   return DAG.getNode(X86ISD::FOR, dl, VT, Val, SignBit);
5430 }
5431
5432 /// Emit nodes that will be selected as "test Op0,Op0", or something
5433 /// equivalent.
5434 SDValue X86TargetLowering::EmitTest(SDValue Op, unsigned X86CC,
5435                                     SelectionDAG &DAG) {
5436   DebugLoc dl = Op.getDebugLoc();
5437
5438   // CF and OF aren't always set the way we want. Determine which
5439   // of these we need.
5440   bool NeedCF = false;
5441   bool NeedOF = false;
5442   switch (X86CC) {
5443   case X86::COND_A: case X86::COND_AE:
5444   case X86::COND_B: case X86::COND_BE:
5445     NeedCF = true;
5446     break;
5447   case X86::COND_G: case X86::COND_GE:
5448   case X86::COND_L: case X86::COND_LE:
5449   case X86::COND_O: case X86::COND_NO:
5450     NeedOF = true;
5451     break;
5452   default: break;
5453   }
5454
5455   // See if we can use the EFLAGS value from the operand instead of
5456   // doing a separate TEST. TEST always sets OF and CF to 0, so unless
5457   // we prove that the arithmetic won't overflow, we can't use OF or CF.
5458   if (Op.getResNo() == 0 && !NeedOF && !NeedCF) {
5459     unsigned Opcode = 0;
5460     unsigned NumOperands = 0;
5461     switch (Op.getNode()->getOpcode()) {
5462     case ISD::ADD:
5463       // Due to an isel shortcoming, be conservative if this add is likely to
5464       // be selected as part of a load-modify-store instruction. When the root
5465       // node in a match is a store, isel doesn't know how to remap non-chain
5466       // non-flag uses of other nodes in the match, such as the ADD in this
5467       // case. This leads to the ADD being left around and reselected, with
5468       // the result being two adds in the output.
5469       for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
5470            UE = Op.getNode()->use_end(); UI != UE; ++UI)
5471         if (UI->getOpcode() == ISD::STORE)
5472           goto default_case;
5473       if (ConstantSDNode *C =
5474             dyn_cast<ConstantSDNode>(Op.getNode()->getOperand(1))) {
5475         // An add of one will be selected as an INC.
5476         if (C->getAPIntValue() == 1) {
5477           Opcode = X86ISD::INC;
5478           NumOperands = 1;
5479           break;
5480         }
5481         // An add of negative one (subtract of one) will be selected as a DEC.
5482         if (C->getAPIntValue().isAllOnesValue()) {
5483           Opcode = X86ISD::DEC;
5484           NumOperands = 1;
5485           break;
5486         }
5487       }
5488       // Otherwise use a regular EFLAGS-setting add.
5489       Opcode = X86ISD::ADD;
5490       NumOperands = 2;
5491       break;
5492     case ISD::AND: {
5493       // If the primary and result isn't used, don't bother using X86ISD::AND,
5494       // because a TEST instruction will be better.
5495       bool NonFlagUse = false;
5496       for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
5497            UE = Op.getNode()->use_end(); UI != UE; ++UI)
5498         if (UI->getOpcode() != ISD::BRCOND &&
5499             UI->getOpcode() != ISD::SELECT &&
5500             UI->getOpcode() != ISD::SETCC) {
5501           NonFlagUse = true;
5502           break;
5503         }
5504       if (!NonFlagUse)
5505         break;
5506     }
5507     // FALL THROUGH
5508     case ISD::SUB:
5509     case ISD::OR:
5510     case ISD::XOR:
5511       // Due to the ISEL shortcoming noted above, be conservative if this op is
5512       // likely to be selected as part of a load-modify-store instruction.
5513       for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
5514            UE = Op.getNode()->use_end(); UI != UE; ++UI)
5515         if (UI->getOpcode() == ISD::STORE)
5516           goto default_case;
5517       // Otherwise use a regular EFLAGS-setting instruction.
5518       switch (Op.getNode()->getOpcode()) {
5519       case ISD::SUB: Opcode = X86ISD::SUB; break;
5520       case ISD::OR:  Opcode = X86ISD::OR;  break;
5521       case ISD::XOR: Opcode = X86ISD::XOR; break;
5522       case ISD::AND: Opcode = X86ISD::AND; break;
5523       default: llvm_unreachable("unexpected operator!");
5524       }
5525       NumOperands = 2;
5526       break;
5527     case X86ISD::ADD:
5528     case X86ISD::SUB:
5529     case X86ISD::INC:
5530     case X86ISD::DEC:
5531     case X86ISD::OR:
5532     case X86ISD::XOR:
5533     case X86ISD::AND:
5534       return SDValue(Op.getNode(), 1);
5535     default:
5536     default_case:
5537       break;
5538     }
5539     if (Opcode != 0) {
5540       SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::i32);
5541       SmallVector<SDValue, 4> Ops;
5542       for (unsigned i = 0; i != NumOperands; ++i)
5543         Ops.push_back(Op.getOperand(i));
5544       SDValue New = DAG.getNode(Opcode, dl, VTs, &Ops[0], NumOperands);
5545       DAG.ReplaceAllUsesWith(Op, New);
5546       return SDValue(New.getNode(), 1);
5547     }
5548   }
5549
5550   // Otherwise just emit a CMP with 0, which is the TEST pattern.
5551   return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op,
5552                      DAG.getConstant(0, Op.getValueType()));
5553 }
5554
5555 /// Emit nodes that will be selected as "cmp Op0,Op1", or something
5556 /// equivalent.
5557 SDValue X86TargetLowering::EmitCmp(SDValue Op0, SDValue Op1, unsigned X86CC,
5558                                    SelectionDAG &DAG) {
5559   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op1))
5560     if (C->getAPIntValue() == 0)
5561       return EmitTest(Op0, X86CC, DAG);
5562
5563   DebugLoc dl = Op0.getDebugLoc();
5564   return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op0, Op1);
5565 }
5566
5567 SDValue X86TargetLowering::LowerSETCC(SDValue Op, SelectionDAG &DAG) {
5568   assert(Op.getValueType() == MVT::i8 && "SetCC type must be 8-bit integer");
5569   SDValue Op0 = Op.getOperand(0);
5570   SDValue Op1 = Op.getOperand(1);
5571   DebugLoc dl = Op.getDebugLoc();
5572   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
5573
5574   // Lower (X & (1 << N)) == 0 to BT(X, N).
5575   // Lower ((X >>u N) & 1) != 0 to BT(X, N).
5576   // Lower ((X >>s N) & 1) != 0 to BT(X, N).
5577   if (Op0.getOpcode() == ISD::AND &&
5578       Op0.hasOneUse() &&
5579       Op1.getOpcode() == ISD::Constant &&
5580       cast<ConstantSDNode>(Op1)->getZExtValue() == 0 &&
5581       (CC == ISD::SETEQ || CC == ISD::SETNE)) {
5582     SDValue LHS, RHS;
5583     if (Op0.getOperand(1).getOpcode() == ISD::SHL) {
5584       if (ConstantSDNode *Op010C =
5585             dyn_cast<ConstantSDNode>(Op0.getOperand(1).getOperand(0)))
5586         if (Op010C->getZExtValue() == 1) {
5587           LHS = Op0.getOperand(0);
5588           RHS = Op0.getOperand(1).getOperand(1);
5589         }
5590     } else if (Op0.getOperand(0).getOpcode() == ISD::SHL) {
5591       if (ConstantSDNode *Op000C =
5592             dyn_cast<ConstantSDNode>(Op0.getOperand(0).getOperand(0)))
5593         if (Op000C->getZExtValue() == 1) {
5594           LHS = Op0.getOperand(1);
5595           RHS = Op0.getOperand(0).getOperand(1);
5596         }
5597     } else if (Op0.getOperand(1).getOpcode() == ISD::Constant) {
5598       ConstantSDNode *AndRHS = cast<ConstantSDNode>(Op0.getOperand(1));
5599       SDValue AndLHS = Op0.getOperand(0);
5600       if (AndRHS->getZExtValue() == 1 && AndLHS.getOpcode() == ISD::SRL) {
5601         LHS = AndLHS.getOperand(0);
5602         RHS = AndLHS.getOperand(1);
5603       }
5604     }
5605
5606     if (LHS.getNode()) {
5607       // If LHS is i8, promote it to i16 with any_extend.  There is no i8 BT
5608       // instruction.  Since the shift amount is in-range-or-undefined, we know
5609       // that doing a bittest on the i16 value is ok.  We extend to i32 because
5610       // the encoding for the i16 version is larger than the i32 version.
5611       if (LHS.getValueType() == MVT::i8)
5612         LHS = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, LHS);
5613
5614       // If the operand types disagree, extend the shift amount to match.  Since
5615       // BT ignores high bits (like shifts) we can use anyextend.
5616       if (LHS.getValueType() != RHS.getValueType())
5617         RHS = DAG.getNode(ISD::ANY_EXTEND, dl, LHS.getValueType(), RHS);
5618
5619       SDValue BT = DAG.getNode(X86ISD::BT, dl, MVT::i32, LHS, RHS);
5620       unsigned Cond = CC == ISD::SETEQ ? X86::COND_AE : X86::COND_B;
5621       return DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
5622                          DAG.getConstant(Cond, MVT::i8), BT);
5623     }
5624   }
5625
5626   bool isFP = Op.getOperand(1).getValueType().isFloatingPoint();
5627   unsigned X86CC = TranslateX86CC(CC, isFP, Op0, Op1, DAG);
5628   if (X86CC == X86::COND_INVALID)
5629     return SDValue();
5630
5631   SDValue Cond = EmitCmp(Op0, Op1, X86CC, DAG);
5632   return DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
5633                      DAG.getConstant(X86CC, MVT::i8), Cond);
5634 }
5635
5636 SDValue X86TargetLowering::LowerVSETCC(SDValue Op, SelectionDAG &DAG) {
5637   SDValue Cond;
5638   SDValue Op0 = Op.getOperand(0);
5639   SDValue Op1 = Op.getOperand(1);
5640   SDValue CC = Op.getOperand(2);
5641   EVT VT = Op.getValueType();
5642   ISD::CondCode SetCCOpcode = cast<CondCodeSDNode>(CC)->get();
5643   bool isFP = Op.getOperand(1).getValueType().isFloatingPoint();
5644   DebugLoc dl = Op.getDebugLoc();
5645
5646   if (isFP) {
5647     unsigned SSECC = 8;
5648     EVT VT0 = Op0.getValueType();
5649     assert(VT0 == MVT::v4f32 || VT0 == MVT::v2f64);
5650     unsigned Opc = VT0 == MVT::v4f32 ? X86ISD::CMPPS : X86ISD::CMPPD;
5651     bool Swap = false;
5652
5653     switch (SetCCOpcode) {
5654     default: break;
5655     case ISD::SETOEQ:
5656     case ISD::SETEQ:  SSECC = 0; break;
5657     case ISD::SETOGT:
5658     case ISD::SETGT: Swap = true; // Fallthrough
5659     case ISD::SETLT:
5660     case ISD::SETOLT: SSECC = 1; break;
5661     case ISD::SETOGE:
5662     case ISD::SETGE: Swap = true; // Fallthrough
5663     case ISD::SETLE:
5664     case ISD::SETOLE: SSECC = 2; break;
5665     case ISD::SETUO:  SSECC = 3; break;
5666     case ISD::SETUNE:
5667     case ISD::SETNE:  SSECC = 4; break;
5668     case ISD::SETULE: Swap = true;
5669     case ISD::SETUGE: SSECC = 5; break;
5670     case ISD::SETULT: Swap = true;
5671     case ISD::SETUGT: SSECC = 6; break;
5672     case ISD::SETO:   SSECC = 7; break;
5673     }
5674     if (Swap)
5675       std::swap(Op0, Op1);
5676
5677     // In the two special cases we can't handle, emit two comparisons.
5678     if (SSECC == 8) {
5679       if (SetCCOpcode == ISD::SETUEQ) {
5680         SDValue UNORD, EQ;
5681         UNORD = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(3, MVT::i8));
5682         EQ = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(0, MVT::i8));
5683         return DAG.getNode(ISD::OR, dl, VT, UNORD, EQ);
5684       }
5685       else if (SetCCOpcode == ISD::SETONE) {
5686         SDValue ORD, NEQ;
5687         ORD = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(7, MVT::i8));
5688         NEQ = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(4, MVT::i8));
5689         return DAG.getNode(ISD::AND, dl, VT, ORD, NEQ);
5690       }
5691       llvm_unreachable("Illegal FP comparison");
5692     }
5693     // Handle all other FP comparisons here.
5694     return DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(SSECC, MVT::i8));
5695   }
5696
5697   // We are handling one of the integer comparisons here.  Since SSE only has
5698   // GT and EQ comparisons for integer, swapping operands and multiple
5699   // operations may be required for some comparisons.
5700   unsigned Opc = 0, EQOpc = 0, GTOpc = 0;
5701   bool Swap = false, Invert = false, FlipSigns = false;
5702
5703   switch (VT.getSimpleVT().SimpleTy) {
5704   default: break;
5705   case MVT::v8i8:
5706   case MVT::v16i8: EQOpc = X86ISD::PCMPEQB; GTOpc = X86ISD::PCMPGTB; break;
5707   case MVT::v4i16:
5708   case MVT::v8i16: EQOpc = X86ISD::PCMPEQW; GTOpc = X86ISD::PCMPGTW; break;
5709   case MVT::v2i32:
5710   case MVT::v4i32: EQOpc = X86ISD::PCMPEQD; GTOpc = X86ISD::PCMPGTD; break;
5711   case MVT::v2i64: EQOpc = X86ISD::PCMPEQQ; GTOpc = X86ISD::PCMPGTQ; break;
5712   }
5713
5714   switch (SetCCOpcode) {
5715   default: break;
5716   case ISD::SETNE:  Invert = true;
5717   case ISD::SETEQ:  Opc = EQOpc; break;
5718   case ISD::SETLT:  Swap = true;
5719   case ISD::SETGT:  Opc = GTOpc; break;
5720   case ISD::SETGE:  Swap = true;
5721   case ISD::SETLE:  Opc = GTOpc; Invert = true; break;
5722   case ISD::SETULT: Swap = true;
5723   case ISD::SETUGT: Opc = GTOpc; FlipSigns = true; break;
5724   case ISD::SETUGE: Swap = true;
5725   case ISD::SETULE: Opc = GTOpc; FlipSigns = true; Invert = true; break;
5726   }
5727   if (Swap)
5728     std::swap(Op0, Op1);
5729
5730   // Since SSE has no unsigned integer comparisons, we need to flip  the sign
5731   // bits of the inputs before performing those operations.
5732   if (FlipSigns) {
5733     EVT EltVT = VT.getVectorElementType();
5734     SDValue SignBit = DAG.getConstant(APInt::getSignBit(EltVT.getSizeInBits()),
5735                                       EltVT);
5736     std::vector<SDValue> SignBits(VT.getVectorNumElements(), SignBit);
5737     SDValue SignVec = DAG.getNode(ISD::BUILD_VECTOR, dl, VT, &SignBits[0],
5738                                     SignBits.size());
5739     Op0 = DAG.getNode(ISD::XOR, dl, VT, Op0, SignVec);
5740     Op1 = DAG.getNode(ISD::XOR, dl, VT, Op1, SignVec);
5741   }
5742
5743   SDValue Result = DAG.getNode(Opc, dl, VT, Op0, Op1);
5744
5745   // If the logical-not of the result is required, perform that now.
5746   if (Invert)
5747     Result = DAG.getNOT(dl, Result, VT);
5748
5749   return Result;
5750 }
5751
5752 // isX86LogicalCmp - Return true if opcode is a X86 logical comparison.
5753 static bool isX86LogicalCmp(SDValue Op) {
5754   unsigned Opc = Op.getNode()->getOpcode();
5755   if (Opc == X86ISD::CMP || Opc == X86ISD::COMI || Opc == X86ISD::UCOMI)
5756     return true;
5757   if (Op.getResNo() == 1 &&
5758       (Opc == X86ISD::ADD ||
5759        Opc == X86ISD::SUB ||
5760        Opc == X86ISD::SMUL ||
5761        Opc == X86ISD::UMUL ||
5762        Opc == X86ISD::INC ||
5763        Opc == X86ISD::DEC ||
5764        Opc == X86ISD::OR ||
5765        Opc == X86ISD::XOR ||
5766        Opc == X86ISD::AND))
5767     return true;
5768
5769   return false;
5770 }
5771
5772 SDValue X86TargetLowering::LowerSELECT(SDValue Op, SelectionDAG &DAG) {
5773   bool addTest = true;
5774   SDValue Cond  = Op.getOperand(0);
5775   DebugLoc dl = Op.getDebugLoc();
5776   SDValue CC;
5777
5778   if (Cond.getOpcode() == ISD::SETCC) {
5779     SDValue NewCond = LowerSETCC(Cond, DAG);
5780     if (NewCond.getNode())
5781       Cond = NewCond;
5782   }
5783
5784   // If condition flag is set by a X86ISD::CMP, then use it as the condition
5785   // setting operand in place of the X86ISD::SETCC.
5786   if (Cond.getOpcode() == X86ISD::SETCC) {
5787     CC = Cond.getOperand(0);
5788
5789     SDValue Cmp = Cond.getOperand(1);
5790     unsigned Opc = Cmp.getOpcode();
5791     EVT VT = Op.getValueType();
5792
5793     bool IllegalFPCMov = false;
5794     if (VT.isFloatingPoint() && !VT.isVector() &&
5795         !isScalarFPTypeInSSEReg(VT))  // FPStack?
5796       IllegalFPCMov = !hasFPCMov(cast<ConstantSDNode>(CC)->getSExtValue());
5797
5798     if ((isX86LogicalCmp(Cmp) && !IllegalFPCMov) ||
5799         Opc == X86ISD::BT) { // FIXME
5800       Cond = Cmp;
5801       addTest = false;
5802     }
5803   }
5804
5805   if (addTest) {
5806     CC = DAG.getConstant(X86::COND_NE, MVT::i8);
5807     Cond = EmitTest(Cond, X86::COND_NE, DAG);
5808   }
5809
5810   SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::Flag);
5811   SmallVector<SDValue, 4> Ops;
5812   // X86ISD::CMOV means set the result (which is operand 1) to the RHS if
5813   // condition is true.
5814   Ops.push_back(Op.getOperand(2));
5815   Ops.push_back(Op.getOperand(1));
5816   Ops.push_back(CC);
5817   Ops.push_back(Cond);
5818   return DAG.getNode(X86ISD::CMOV, dl, VTs, &Ops[0], Ops.size());
5819 }
5820
5821 // isAndOrOfSingleUseSetCCs - Return true if node is an ISD::AND or
5822 // ISD::OR of two X86ISD::SETCC nodes each of which has no other use apart
5823 // from the AND / OR.
5824 static bool isAndOrOfSetCCs(SDValue Op, unsigned &Opc) {
5825   Opc = Op.getOpcode();
5826   if (Opc != ISD::OR && Opc != ISD::AND)
5827     return false;
5828   return (Op.getOperand(0).getOpcode() == X86ISD::SETCC &&
5829           Op.getOperand(0).hasOneUse() &&
5830           Op.getOperand(1).getOpcode() == X86ISD::SETCC &&
5831           Op.getOperand(1).hasOneUse());
5832 }
5833
5834 // isXor1OfSetCC - Return true if node is an ISD::XOR of a X86ISD::SETCC and
5835 // 1 and that the SETCC node has a single use.
5836 static bool isXor1OfSetCC(SDValue Op) {
5837   if (Op.getOpcode() != ISD::XOR)
5838     return false;
5839   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(Op.getOperand(1));
5840   if (N1C && N1C->getAPIntValue() == 1) {
5841     return Op.getOperand(0).getOpcode() == X86ISD::SETCC &&
5842       Op.getOperand(0).hasOneUse();
5843   }
5844   return false;
5845 }
5846
5847 SDValue X86TargetLowering::LowerBRCOND(SDValue Op, SelectionDAG &DAG) {
5848   bool addTest = true;
5849   SDValue Chain = Op.getOperand(0);
5850   SDValue Cond  = Op.getOperand(1);
5851   SDValue Dest  = Op.getOperand(2);
5852   DebugLoc dl = Op.getDebugLoc();
5853   SDValue CC;
5854
5855   if (Cond.getOpcode() == ISD::SETCC) {
5856     SDValue NewCond = LowerSETCC(Cond, DAG);
5857     if (NewCond.getNode())
5858       Cond = NewCond;
5859   }
5860 #if 0
5861   // FIXME: LowerXALUO doesn't handle these!!
5862   else if (Cond.getOpcode() == X86ISD::ADD  ||
5863            Cond.getOpcode() == X86ISD::SUB  ||
5864            Cond.getOpcode() == X86ISD::SMUL ||
5865            Cond.getOpcode() == X86ISD::UMUL)
5866     Cond = LowerXALUO(Cond, DAG);
5867 #endif
5868
5869   // If condition flag is set by a X86ISD::CMP, then use it as the condition
5870   // setting operand in place of the X86ISD::SETCC.
5871   if (Cond.getOpcode() == X86ISD::SETCC) {
5872     CC = Cond.getOperand(0);
5873
5874     SDValue Cmp = Cond.getOperand(1);
5875     unsigned Opc = Cmp.getOpcode();
5876     // FIXME: WHY THE SPECIAL CASING OF LogicalCmp??
5877     if (isX86LogicalCmp(Cmp) || Opc == X86ISD::BT) {
5878       Cond = Cmp;
5879       addTest = false;
5880     } else {
5881       switch (cast<ConstantSDNode>(CC)->getZExtValue()) {
5882       default: break;
5883       case X86::COND_O:
5884       case X86::COND_B:
5885         // These can only come from an arithmetic instruction with overflow,
5886         // e.g. SADDO, UADDO.
5887         Cond = Cond.getNode()->getOperand(1);
5888         addTest = false;
5889         break;
5890       }
5891     }
5892   } else {
5893     unsigned CondOpc;
5894     if (Cond.hasOneUse() && isAndOrOfSetCCs(Cond, CondOpc)) {
5895       SDValue Cmp = Cond.getOperand(0).getOperand(1);
5896       if (CondOpc == ISD::OR) {
5897         // Also, recognize the pattern generated by an FCMP_UNE. We can emit
5898         // two branches instead of an explicit OR instruction with a
5899         // separate test.
5900         if (Cmp == Cond.getOperand(1).getOperand(1) &&
5901             isX86LogicalCmp(Cmp)) {
5902           CC = Cond.getOperand(0).getOperand(0);
5903           Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
5904                               Chain, Dest, CC, Cmp);
5905           CC = Cond.getOperand(1).getOperand(0);
5906           Cond = Cmp;
5907           addTest = false;
5908         }
5909       } else { // ISD::AND
5910         // Also, recognize the pattern generated by an FCMP_OEQ. We can emit
5911         // two branches instead of an explicit AND instruction with a
5912         // separate test. However, we only do this if this block doesn't
5913         // have a fall-through edge, because this requires an explicit
5914         // jmp when the condition is false.
5915         if (Cmp == Cond.getOperand(1).getOperand(1) &&
5916             isX86LogicalCmp(Cmp) &&
5917             Op.getNode()->hasOneUse()) {
5918           X86::CondCode CCode =
5919             (X86::CondCode)Cond.getOperand(0).getConstantOperandVal(0);
5920           CCode = X86::GetOppositeBranchCondition(CCode);
5921           CC = DAG.getConstant(CCode, MVT::i8);
5922           SDValue User = SDValue(*Op.getNode()->use_begin(), 0);
5923           // Look for an unconditional branch following this conditional branch.
5924           // We need this because we need to reverse the successors in order
5925           // to implement FCMP_OEQ.
5926           if (User.getOpcode() == ISD::BR) {
5927             SDValue FalseBB = User.getOperand(1);
5928             SDValue NewBR =
5929               DAG.UpdateNodeOperands(User, User.getOperand(0), Dest);
5930             assert(NewBR == User);
5931             Dest = FalseBB;
5932
5933             Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
5934                                 Chain, Dest, CC, Cmp);
5935             X86::CondCode CCode =
5936               (X86::CondCode)Cond.getOperand(1).getConstantOperandVal(0);
5937             CCode = X86::GetOppositeBranchCondition(CCode);
5938             CC = DAG.getConstant(CCode, MVT::i8);
5939             Cond = Cmp;
5940             addTest = false;
5941           }
5942         }
5943       }
5944     } else if (Cond.hasOneUse() && isXor1OfSetCC(Cond)) {
5945       // Recognize for xorb (setcc), 1 patterns. The xor inverts the condition.
5946       // It should be transformed during dag combiner except when the condition
5947       // is set by a arithmetics with overflow node.
5948       X86::CondCode CCode =
5949         (X86::CondCode)Cond.getOperand(0).getConstantOperandVal(0);
5950       CCode = X86::GetOppositeBranchCondition(CCode);
5951       CC = DAG.getConstant(CCode, MVT::i8);
5952       Cond = Cond.getOperand(0).getOperand(1);
5953       addTest = false;
5954     }
5955   }
5956
5957   if (addTest) {
5958     CC = DAG.getConstant(X86::COND_NE, MVT::i8);
5959     Cond = EmitTest(Cond, X86::COND_NE, DAG);
5960   }
5961   return DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
5962                      Chain, Dest, CC, Cond);
5963 }
5964
5965
5966 // Lower dynamic stack allocation to _alloca call for Cygwin/Mingw targets.
5967 // Calls to _alloca is needed to probe the stack when allocating more than 4k
5968 // bytes in one go. Touching the stack at 4K increments is necessary to ensure
5969 // that the guard pages used by the OS virtual memory manager are allocated in
5970 // correct sequence.
5971 SDValue
5972 X86TargetLowering::LowerDYNAMIC_STACKALLOC(SDValue Op,
5973                                            SelectionDAG &DAG) {
5974   assert(Subtarget->isTargetCygMing() &&
5975          "This should be used only on Cygwin/Mingw targets");
5976   DebugLoc dl = Op.getDebugLoc();
5977
5978   // Get the inputs.
5979   SDValue Chain = Op.getOperand(0);
5980   SDValue Size  = Op.getOperand(1);
5981   // FIXME: Ensure alignment here
5982
5983   SDValue Flag;
5984
5985   EVT IntPtr = getPointerTy();
5986   EVT SPTy = Subtarget->is64Bit() ? MVT::i64 : MVT::i32;
5987
5988   Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(0, true));
5989
5990   Chain = DAG.getCopyToReg(Chain, dl, X86::EAX, Size, Flag);
5991   Flag = Chain.getValue(1);
5992
5993   SDVTList  NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
5994   SDValue Ops[] = { Chain,
5995                       DAG.getTargetExternalSymbol("_alloca", IntPtr),
5996                       DAG.getRegister(X86::EAX, IntPtr),
5997                       DAG.getRegister(X86StackPtr, SPTy),
5998                       Flag };
5999   Chain = DAG.getNode(X86ISD::CALL, dl, NodeTys, Ops, 5);
6000   Flag = Chain.getValue(1);
6001
6002   Chain = DAG.getCALLSEQ_END(Chain,
6003                              DAG.getIntPtrConstant(0, true),
6004                              DAG.getIntPtrConstant(0, true),
6005                              Flag);
6006
6007   Chain = DAG.getCopyFromReg(Chain, dl, X86StackPtr, SPTy).getValue(1);
6008
6009   SDValue Ops1[2] = { Chain.getValue(0), Chain };
6010   return DAG.getMergeValues(Ops1, 2, dl);
6011 }
6012
6013 SDValue
6014 X86TargetLowering::EmitTargetCodeForMemset(SelectionDAG &DAG, DebugLoc dl,
6015                                            SDValue Chain,
6016                                            SDValue Dst, SDValue Src,
6017                                            SDValue Size, unsigned Align,
6018                                            const Value *DstSV,
6019                                            uint64_t DstSVOff) {
6020   ConstantSDNode *ConstantSize = dyn_cast<ConstantSDNode>(Size);
6021
6022   // If not DWORD aligned or size is more than the threshold, call the library.
6023   // The libc version is likely to be faster for these cases. It can use the
6024   // address value and run time information about the CPU.
6025   if ((Align & 3) != 0 ||
6026       !ConstantSize ||
6027       ConstantSize->getZExtValue() >
6028         getSubtarget()->getMaxInlineSizeThreshold()) {
6029     SDValue InFlag(0, 0);
6030
6031     // Check to see if there is a specialized entry-point for memory zeroing.
6032     ConstantSDNode *V = dyn_cast<ConstantSDNode>(Src);
6033
6034     if (const char *bzeroEntry =  V &&
6035         V->isNullValue() ? Subtarget->getBZeroEntry() : 0) {
6036       EVT IntPtr = getPointerTy();
6037       const Type *IntPtrTy = TD->getIntPtrType(*DAG.getContext());
6038       TargetLowering::ArgListTy Args;
6039       TargetLowering::ArgListEntry Entry;
6040       Entry.Node = Dst;
6041       Entry.Ty = IntPtrTy;
6042       Args.push_back(Entry);
6043       Entry.Node = Size;
6044       Args.push_back(Entry);
6045       std::pair<SDValue,SDValue> CallResult =
6046         LowerCallTo(Chain, Type::getVoidTy(*DAG.getContext()),
6047                     false, false, false, false,
6048                     0, CallingConv::C, false, /*isReturnValueUsed=*/false,
6049                     DAG.getExternalSymbol(bzeroEntry, IntPtr), Args, DAG, dl);
6050       return CallResult.second;
6051     }
6052
6053     // Otherwise have the target-independent code call memset.
6054     return SDValue();
6055   }
6056
6057   uint64_t SizeVal = ConstantSize->getZExtValue();
6058   SDValue InFlag(0, 0);
6059   EVT AVT;
6060   SDValue Count;
6061   ConstantSDNode *ValC = dyn_cast<ConstantSDNode>(Src);
6062   unsigned BytesLeft = 0;
6063   bool TwoRepStos = false;
6064   if (ValC) {
6065     unsigned ValReg;
6066     uint64_t Val = ValC->getZExtValue() & 255;
6067
6068     // If the value is a constant, then we can potentially use larger sets.
6069     switch (Align & 3) {
6070     case 2:   // WORD aligned
6071       AVT = MVT::i16;
6072       ValReg = X86::AX;
6073       Val = (Val << 8) | Val;
6074       break;
6075     case 0:  // DWORD aligned
6076       AVT = MVT::i32;
6077       ValReg = X86::EAX;
6078       Val = (Val << 8)  | Val;
6079       Val = (Val << 16) | Val;
6080       if (Subtarget->is64Bit() && ((Align & 0x7) == 0)) {  // QWORD aligned
6081         AVT = MVT::i64;
6082         ValReg = X86::RAX;
6083         Val = (Val << 32) | Val;
6084       }
6085       break;
6086     default:  // Byte aligned
6087       AVT = MVT::i8;
6088       ValReg = X86::AL;
6089       Count = DAG.getIntPtrConstant(SizeVal);
6090       break;
6091     }
6092
6093     if (AVT.bitsGT(MVT::i8)) {
6094       unsigned UBytes = AVT.getSizeInBits() / 8;
6095       Count = DAG.getIntPtrConstant(SizeVal / UBytes);
6096       BytesLeft = SizeVal % UBytes;
6097     }
6098
6099     Chain  = DAG.getCopyToReg(Chain, dl, ValReg, DAG.getConstant(Val, AVT),
6100                               InFlag);
6101     InFlag = Chain.getValue(1);
6102   } else {
6103     AVT = MVT::i8;
6104     Count  = DAG.getIntPtrConstant(SizeVal);
6105     Chain  = DAG.getCopyToReg(Chain, dl, X86::AL, Src, InFlag);
6106     InFlag = Chain.getValue(1);
6107   }
6108
6109   Chain  = DAG.getCopyToReg(Chain, dl, Subtarget->is64Bit() ? X86::RCX :
6110                                                               X86::ECX,
6111                             Count, InFlag);
6112   InFlag = Chain.getValue(1);
6113   Chain  = DAG.getCopyToReg(Chain, dl, Subtarget->is64Bit() ? X86::RDI :
6114                                                               X86::EDI,
6115                             Dst, InFlag);
6116   InFlag = Chain.getValue(1);
6117
6118   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
6119   SmallVector<SDValue, 8> Ops;
6120   Ops.push_back(Chain);
6121   Ops.push_back(DAG.getValueType(AVT));
6122   Ops.push_back(InFlag);
6123   Chain  = DAG.getNode(X86ISD::REP_STOS, dl, Tys, &Ops[0], Ops.size());
6124
6125   if (TwoRepStos) {
6126     InFlag = Chain.getValue(1);
6127     Count  = Size;
6128     EVT CVT = Count.getValueType();
6129     SDValue Left = DAG.getNode(ISD::AND, dl, CVT, Count,
6130                                DAG.getConstant((AVT == MVT::i64) ? 7 : 3, CVT));
6131     Chain  = DAG.getCopyToReg(Chain, dl, (CVT == MVT::i64) ? X86::RCX :
6132                                                              X86::ECX,
6133                               Left, InFlag);
6134     InFlag = Chain.getValue(1);
6135     Tys = DAG.getVTList(MVT::Other, MVT::Flag);
6136     Ops.clear();
6137     Ops.push_back(Chain);
6138     Ops.push_back(DAG.getValueType(MVT::i8));
6139     Ops.push_back(InFlag);
6140     Chain  = DAG.getNode(X86ISD::REP_STOS, dl, Tys, &Ops[0], Ops.size());
6141   } else if (BytesLeft) {
6142     // Handle the last 1 - 7 bytes.
6143     unsigned Offset = SizeVal - BytesLeft;
6144     EVT AddrVT = Dst.getValueType();
6145     EVT SizeVT = Size.getValueType();
6146
6147     Chain = DAG.getMemset(Chain, dl,
6148                           DAG.getNode(ISD::ADD, dl, AddrVT, Dst,
6149                                       DAG.getConstant(Offset, AddrVT)),
6150                           Src,
6151                           DAG.getConstant(BytesLeft, SizeVT),
6152                           Align, DstSV, DstSVOff + Offset);
6153   }
6154
6155   // TODO: Use a Tokenfactor, as in memcpy, instead of a single chain.
6156   return Chain;
6157 }
6158
6159 SDValue
6160 X86TargetLowering::EmitTargetCodeForMemcpy(SelectionDAG &DAG, DebugLoc dl,
6161                                       SDValue Chain, SDValue Dst, SDValue Src,
6162                                       SDValue Size, unsigned Align,
6163                                       bool AlwaysInline,
6164                                       const Value *DstSV, uint64_t DstSVOff,
6165                                       const Value *SrcSV, uint64_t SrcSVOff) {
6166   // This requires the copy size to be a constant, preferrably
6167   // within a subtarget-specific limit.
6168   ConstantSDNode *ConstantSize = dyn_cast<ConstantSDNode>(Size);
6169   if (!ConstantSize)
6170     return SDValue();
6171   uint64_t SizeVal = ConstantSize->getZExtValue();
6172   if (!AlwaysInline && SizeVal > getSubtarget()->getMaxInlineSizeThreshold())
6173     return SDValue();
6174
6175   /// If not DWORD aligned, call the library.
6176   if ((Align & 3) != 0)
6177     return SDValue();
6178
6179   // DWORD aligned
6180   EVT AVT = MVT::i32;
6181   if (Subtarget->is64Bit() && ((Align & 0x7) == 0))  // QWORD aligned
6182     AVT = MVT::i64;
6183
6184   unsigned UBytes = AVT.getSizeInBits() / 8;
6185   unsigned CountVal = SizeVal / UBytes;
6186   SDValue Count = DAG.getIntPtrConstant(CountVal);
6187   unsigned BytesLeft = SizeVal % UBytes;
6188
6189   SDValue InFlag(0, 0);
6190   Chain  = DAG.getCopyToReg(Chain, dl, Subtarget->is64Bit() ? X86::RCX :
6191                                                               X86::ECX,
6192                             Count, InFlag);
6193   InFlag = Chain.getValue(1);
6194   Chain  = DAG.getCopyToReg(Chain, dl, Subtarget->is64Bit() ? X86::RDI :
6195                                                              X86::EDI,
6196                             Dst, InFlag);
6197   InFlag = Chain.getValue(1);
6198   Chain  = DAG.getCopyToReg(Chain, dl, Subtarget->is64Bit() ? X86::RSI :
6199                                                               X86::ESI,
6200                             Src, InFlag);
6201   InFlag = Chain.getValue(1);
6202
6203   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
6204   SmallVector<SDValue, 8> Ops;
6205   Ops.push_back(Chain);
6206   Ops.push_back(DAG.getValueType(AVT));
6207   Ops.push_back(InFlag);
6208   SDValue RepMovs = DAG.getNode(X86ISD::REP_MOVS, dl, Tys, &Ops[0], Ops.size());
6209
6210   SmallVector<SDValue, 4> Results;
6211   Results.push_back(RepMovs);
6212   if (BytesLeft) {
6213     // Handle the last 1 - 7 bytes.
6214     unsigned Offset = SizeVal - BytesLeft;
6215     EVT DstVT = Dst.getValueType();
6216     EVT SrcVT = Src.getValueType();
6217     EVT SizeVT = Size.getValueType();
6218     Results.push_back(DAG.getMemcpy(Chain, dl,
6219                                     DAG.getNode(ISD::ADD, dl, DstVT, Dst,
6220                                                 DAG.getConstant(Offset, DstVT)),
6221                                     DAG.getNode(ISD::ADD, dl, SrcVT, Src,
6222                                                 DAG.getConstant(Offset, SrcVT)),
6223                                     DAG.getConstant(BytesLeft, SizeVT),
6224                                     Align, AlwaysInline,
6225                                     DstSV, DstSVOff + Offset,
6226                                     SrcSV, SrcSVOff + Offset));
6227   }
6228
6229   return DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
6230                      &Results[0], Results.size());
6231 }
6232
6233 SDValue X86TargetLowering::LowerVASTART(SDValue Op, SelectionDAG &DAG) {
6234   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
6235   DebugLoc dl = Op.getDebugLoc();
6236
6237   if (!Subtarget->is64Bit()) {
6238     // vastart just stores the address of the VarArgsFrameIndex slot into the
6239     // memory location argument.
6240     SDValue FR = DAG.getFrameIndex(VarArgsFrameIndex, getPointerTy());
6241     return DAG.getStore(Op.getOperand(0), dl, FR, Op.getOperand(1), SV, 0);
6242   }
6243
6244   // __va_list_tag:
6245   //   gp_offset         (0 - 6 * 8)
6246   //   fp_offset         (48 - 48 + 8 * 16)
6247   //   overflow_arg_area (point to parameters coming in memory).
6248   //   reg_save_area
6249   SmallVector<SDValue, 8> MemOps;
6250   SDValue FIN = Op.getOperand(1);
6251   // Store gp_offset
6252   SDValue Store = DAG.getStore(Op.getOperand(0), dl,
6253                                  DAG.getConstant(VarArgsGPOffset, MVT::i32),
6254                                  FIN, SV, 0);
6255   MemOps.push_back(Store);
6256
6257   // Store fp_offset
6258   FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(),
6259                     FIN, DAG.getIntPtrConstant(4));
6260   Store = DAG.getStore(Op.getOperand(0), dl,
6261                        DAG.getConstant(VarArgsFPOffset, MVT::i32),
6262                        FIN, SV, 0);
6263   MemOps.push_back(Store);
6264
6265   // Store ptr to overflow_arg_area
6266   FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(),
6267                     FIN, DAG.getIntPtrConstant(4));
6268   SDValue OVFIN = DAG.getFrameIndex(VarArgsFrameIndex, getPointerTy());
6269   Store = DAG.getStore(Op.getOperand(0), dl, OVFIN, FIN, SV, 0);
6270   MemOps.push_back(Store);
6271
6272   // Store ptr to reg_save_area.
6273   FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(),
6274                     FIN, DAG.getIntPtrConstant(8));
6275   SDValue RSFIN = DAG.getFrameIndex(RegSaveFrameIndex, getPointerTy());
6276   Store = DAG.getStore(Op.getOperand(0), dl, RSFIN, FIN, SV, 0);
6277   MemOps.push_back(Store);
6278   return DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
6279                      &MemOps[0], MemOps.size());
6280 }
6281
6282 SDValue X86TargetLowering::LowerVAARG(SDValue Op, SelectionDAG &DAG) {
6283   // X86-64 va_list is a struct { i32, i32, i8*, i8* }.
6284   assert(Subtarget->is64Bit() && "This code only handles 64-bit va_arg!");
6285   SDValue Chain = Op.getOperand(0);
6286   SDValue SrcPtr = Op.getOperand(1);
6287   SDValue SrcSV = Op.getOperand(2);
6288
6289   llvm_report_error("VAArgInst is not yet implemented for x86-64!");
6290   return SDValue();
6291 }
6292
6293 SDValue X86TargetLowering::LowerVACOPY(SDValue Op, SelectionDAG &DAG) {
6294   // X86-64 va_list is a struct { i32, i32, i8*, i8* }.
6295   assert(Subtarget->is64Bit() && "This code only handles 64-bit va_copy!");
6296   SDValue Chain = Op.getOperand(0);
6297   SDValue DstPtr = Op.getOperand(1);
6298   SDValue SrcPtr = Op.getOperand(2);
6299   const Value *DstSV = cast<SrcValueSDNode>(Op.getOperand(3))->getValue();
6300   const Value *SrcSV = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
6301   DebugLoc dl = Op.getDebugLoc();
6302
6303   return DAG.getMemcpy(Chain, dl, DstPtr, SrcPtr,
6304                        DAG.getIntPtrConstant(24), 8, false,
6305                        DstSV, 0, SrcSV, 0);
6306 }
6307
6308 SDValue
6309 X86TargetLowering::LowerINTRINSIC_WO_CHAIN(SDValue Op, SelectionDAG &DAG) {
6310   DebugLoc dl = Op.getDebugLoc();
6311   unsigned IntNo = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
6312   switch (IntNo) {
6313   default: return SDValue();    // Don't custom lower most intrinsics.
6314   // Comparison intrinsics.
6315   case Intrinsic::x86_sse_comieq_ss:
6316   case Intrinsic::x86_sse_comilt_ss:
6317   case Intrinsic::x86_sse_comile_ss:
6318   case Intrinsic::x86_sse_comigt_ss:
6319   case Intrinsic::x86_sse_comige_ss:
6320   case Intrinsic::x86_sse_comineq_ss:
6321   case Intrinsic::x86_sse_ucomieq_ss:
6322   case Intrinsic::x86_sse_ucomilt_ss:
6323   case Intrinsic::x86_sse_ucomile_ss:
6324   case Intrinsic::x86_sse_ucomigt_ss:
6325   case Intrinsic::x86_sse_ucomige_ss:
6326   case Intrinsic::x86_sse_ucomineq_ss:
6327   case Intrinsic::x86_sse2_comieq_sd:
6328   case Intrinsic::x86_sse2_comilt_sd:
6329   case Intrinsic::x86_sse2_comile_sd:
6330   case Intrinsic::x86_sse2_comigt_sd:
6331   case Intrinsic::x86_sse2_comige_sd:
6332   case Intrinsic::x86_sse2_comineq_sd:
6333   case Intrinsic::x86_sse2_ucomieq_sd:
6334   case Intrinsic::x86_sse2_ucomilt_sd:
6335   case Intrinsic::x86_sse2_ucomile_sd:
6336   case Intrinsic::x86_sse2_ucomigt_sd:
6337   case Intrinsic::x86_sse2_ucomige_sd:
6338   case Intrinsic::x86_sse2_ucomineq_sd: {
6339     unsigned Opc = 0;
6340     ISD::CondCode CC = ISD::SETCC_INVALID;
6341     switch (IntNo) {
6342     default: break;
6343     case Intrinsic::x86_sse_comieq_ss:
6344     case Intrinsic::x86_sse2_comieq_sd:
6345       Opc = X86ISD::COMI;
6346       CC = ISD::SETEQ;
6347       break;
6348     case Intrinsic::x86_sse_comilt_ss:
6349     case Intrinsic::x86_sse2_comilt_sd:
6350       Opc = X86ISD::COMI;
6351       CC = ISD::SETLT;
6352       break;
6353     case Intrinsic::x86_sse_comile_ss:
6354     case Intrinsic::x86_sse2_comile_sd:
6355       Opc = X86ISD::COMI;
6356       CC = ISD::SETLE;
6357       break;
6358     case Intrinsic::x86_sse_comigt_ss:
6359     case Intrinsic::x86_sse2_comigt_sd:
6360       Opc = X86ISD::COMI;
6361       CC = ISD::SETGT;
6362       break;
6363     case Intrinsic::x86_sse_comige_ss:
6364     case Intrinsic::x86_sse2_comige_sd:
6365       Opc = X86ISD::COMI;
6366       CC = ISD::SETGE;
6367       break;
6368     case Intrinsic::x86_sse_comineq_ss:
6369     case Intrinsic::x86_sse2_comineq_sd:
6370       Opc = X86ISD::COMI;
6371       CC = ISD::SETNE;
6372       break;
6373     case Intrinsic::x86_sse_ucomieq_ss:
6374     case Intrinsic::x86_sse2_ucomieq_sd:
6375       Opc = X86ISD::UCOMI;
6376       CC = ISD::SETEQ;
6377       break;
6378     case Intrinsic::x86_sse_ucomilt_ss:
6379     case Intrinsic::x86_sse2_ucomilt_sd:
6380       Opc = X86ISD::UCOMI;
6381       CC = ISD::SETLT;
6382       break;
6383     case Intrinsic::x86_sse_ucomile_ss:
6384     case Intrinsic::x86_sse2_ucomile_sd:
6385       Opc = X86ISD::UCOMI;
6386       CC = ISD::SETLE;
6387       break;
6388     case Intrinsic::x86_sse_ucomigt_ss:
6389     case Intrinsic::x86_sse2_ucomigt_sd:
6390       Opc = X86ISD::UCOMI;
6391       CC = ISD::SETGT;
6392       break;
6393     case Intrinsic::x86_sse_ucomige_ss:
6394     case Intrinsic::x86_sse2_ucomige_sd:
6395       Opc = X86ISD::UCOMI;
6396       CC = ISD::SETGE;
6397       break;
6398     case Intrinsic::x86_sse_ucomineq_ss:
6399     case Intrinsic::x86_sse2_ucomineq_sd:
6400       Opc = X86ISD::UCOMI;
6401       CC = ISD::SETNE;
6402       break;
6403     }
6404
6405     SDValue LHS = Op.getOperand(1);
6406     SDValue RHS = Op.getOperand(2);
6407     unsigned X86CC = TranslateX86CC(CC, true, LHS, RHS, DAG);
6408     assert(X86CC != X86::COND_INVALID && "Unexpected illegal condition!");
6409     SDValue Cond = DAG.getNode(Opc, dl, MVT::i32, LHS, RHS);
6410     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
6411                                 DAG.getConstant(X86CC, MVT::i8), Cond);
6412     return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
6413   }
6414   // ptest intrinsics. The intrinsic these come from are designed to return
6415   // an integer value, not just an instruction so lower it to the ptest
6416   // pattern and a setcc for the result.
6417   case Intrinsic::x86_sse41_ptestz:
6418   case Intrinsic::x86_sse41_ptestc:
6419   case Intrinsic::x86_sse41_ptestnzc:{
6420     unsigned X86CC = 0;
6421     switch (IntNo) {
6422     default: llvm_unreachable("Bad fallthrough in Intrinsic lowering.");
6423     case Intrinsic::x86_sse41_ptestz:
6424       // ZF = 1
6425       X86CC = X86::COND_E;
6426       break;
6427     case Intrinsic::x86_sse41_ptestc:
6428       // CF = 1
6429       X86CC = X86::COND_B;
6430       break;
6431     case Intrinsic::x86_sse41_ptestnzc:
6432       // ZF and CF = 0
6433       X86CC = X86::COND_A;
6434       break;
6435     }
6436
6437     SDValue LHS = Op.getOperand(1);
6438     SDValue RHS = Op.getOperand(2);
6439     SDValue Test = DAG.getNode(X86ISD::PTEST, dl, MVT::i32, LHS, RHS);
6440     SDValue CC = DAG.getConstant(X86CC, MVT::i8);
6441     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8, CC, Test);
6442     return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
6443   }
6444
6445   // Fix vector shift instructions where the last operand is a non-immediate
6446   // i32 value.
6447   case Intrinsic::x86_sse2_pslli_w:
6448   case Intrinsic::x86_sse2_pslli_d:
6449   case Intrinsic::x86_sse2_pslli_q:
6450   case Intrinsic::x86_sse2_psrli_w:
6451   case Intrinsic::x86_sse2_psrli_d:
6452   case Intrinsic::x86_sse2_psrli_q:
6453   case Intrinsic::x86_sse2_psrai_w:
6454   case Intrinsic::x86_sse2_psrai_d:
6455   case Intrinsic::x86_mmx_pslli_w:
6456   case Intrinsic::x86_mmx_pslli_d:
6457   case Intrinsic::x86_mmx_pslli_q:
6458   case Intrinsic::x86_mmx_psrli_w:
6459   case Intrinsic::x86_mmx_psrli_d:
6460   case Intrinsic::x86_mmx_psrli_q:
6461   case Intrinsic::x86_mmx_psrai_w:
6462   case Intrinsic::x86_mmx_psrai_d: {
6463     SDValue ShAmt = Op.getOperand(2);
6464     if (isa<ConstantSDNode>(ShAmt))
6465       return SDValue();
6466
6467     unsigned NewIntNo = 0;
6468     EVT ShAmtVT = MVT::v4i32;
6469     switch (IntNo) {
6470     case Intrinsic::x86_sse2_pslli_w:
6471       NewIntNo = Intrinsic::x86_sse2_psll_w;
6472       break;
6473     case Intrinsic::x86_sse2_pslli_d:
6474       NewIntNo = Intrinsic::x86_sse2_psll_d;
6475       break;
6476     case Intrinsic::x86_sse2_pslli_q:
6477       NewIntNo = Intrinsic::x86_sse2_psll_q;
6478       break;
6479     case Intrinsic::x86_sse2_psrli_w:
6480       NewIntNo = Intrinsic::x86_sse2_psrl_w;
6481       break;
6482     case Intrinsic::x86_sse2_psrli_d:
6483       NewIntNo = Intrinsic::x86_sse2_psrl_d;
6484       break;
6485     case Intrinsic::x86_sse2_psrli_q:
6486       NewIntNo = Intrinsic::x86_sse2_psrl_q;
6487       break;
6488     case Intrinsic::x86_sse2_psrai_w:
6489       NewIntNo = Intrinsic::x86_sse2_psra_w;
6490       break;
6491     case Intrinsic::x86_sse2_psrai_d:
6492       NewIntNo = Intrinsic::x86_sse2_psra_d;
6493       break;
6494     default: {
6495       ShAmtVT = MVT::v2i32;
6496       switch (IntNo) {
6497       case Intrinsic::x86_mmx_pslli_w:
6498         NewIntNo = Intrinsic::x86_mmx_psll_w;
6499         break;
6500       case Intrinsic::x86_mmx_pslli_d:
6501         NewIntNo = Intrinsic::x86_mmx_psll_d;
6502         break;
6503       case Intrinsic::x86_mmx_pslli_q:
6504         NewIntNo = Intrinsic::x86_mmx_psll_q;
6505         break;
6506       case Intrinsic::x86_mmx_psrli_w:
6507         NewIntNo = Intrinsic::x86_mmx_psrl_w;
6508         break;
6509       case Intrinsic::x86_mmx_psrli_d:
6510         NewIntNo = Intrinsic::x86_mmx_psrl_d;
6511         break;
6512       case Intrinsic::x86_mmx_psrli_q:
6513         NewIntNo = Intrinsic::x86_mmx_psrl_q;
6514         break;
6515       case Intrinsic::x86_mmx_psrai_w:
6516         NewIntNo = Intrinsic::x86_mmx_psra_w;
6517         break;
6518       case Intrinsic::x86_mmx_psrai_d:
6519         NewIntNo = Intrinsic::x86_mmx_psra_d;
6520         break;
6521       default: llvm_unreachable("Impossible intrinsic");  // Can't reach here.
6522       }
6523       break;
6524     }
6525     }
6526
6527     // The vector shift intrinsics with scalars uses 32b shift amounts but
6528     // the sse2/mmx shift instructions reads 64 bits. Set the upper 32 bits
6529     // to be zero.
6530     SDValue ShOps[4];
6531     ShOps[0] = ShAmt;
6532     ShOps[1] = DAG.getConstant(0, MVT::i32);
6533     if (ShAmtVT == MVT::v4i32) {
6534       ShOps[2] = DAG.getUNDEF(MVT::i32);
6535       ShOps[3] = DAG.getUNDEF(MVT::i32);
6536       ShAmt =  DAG.getNode(ISD::BUILD_VECTOR, dl, ShAmtVT, &ShOps[0], 4);
6537     } else {
6538       ShAmt =  DAG.getNode(ISD::BUILD_VECTOR, dl, ShAmtVT, &ShOps[0], 2);
6539     }
6540
6541     EVT VT = Op.getValueType();
6542     ShAmt = DAG.getNode(ISD::BIT_CONVERT, dl, VT, ShAmt);
6543     return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
6544                        DAG.getConstant(NewIntNo, MVT::i32),
6545                        Op.getOperand(1), ShAmt);
6546   }
6547   }
6548 }
6549
6550 SDValue X86TargetLowering::LowerRETURNADDR(SDValue Op, SelectionDAG &DAG) {
6551   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
6552   DebugLoc dl = Op.getDebugLoc();
6553
6554   if (Depth > 0) {
6555     SDValue FrameAddr = LowerFRAMEADDR(Op, DAG);
6556     SDValue Offset =
6557       DAG.getConstant(TD->getPointerSize(),
6558                       Subtarget->is64Bit() ? MVT::i64 : MVT::i32);
6559     return DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(),
6560                        DAG.getNode(ISD::ADD, dl, getPointerTy(),
6561                                    FrameAddr, Offset),
6562                        NULL, 0);
6563   }
6564
6565   // Just load the return address.
6566   SDValue RetAddrFI = getReturnAddressFrameIndex(DAG);
6567   return DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(),
6568                      RetAddrFI, NULL, 0);
6569 }
6570
6571 SDValue X86TargetLowering::LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) {
6572   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
6573   MFI->setFrameAddressIsTaken(true);
6574   EVT VT = Op.getValueType();
6575   DebugLoc dl = Op.getDebugLoc();  // FIXME probably not meaningful
6576   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
6577   unsigned FrameReg = Subtarget->is64Bit() ? X86::RBP : X86::EBP;
6578   SDValue FrameAddr = DAG.getCopyFromReg(DAG.getEntryNode(), dl, FrameReg, VT);
6579   while (Depth--)
6580     FrameAddr = DAG.getLoad(VT, dl, DAG.getEntryNode(), FrameAddr, NULL, 0);
6581   return FrameAddr;
6582 }
6583
6584 SDValue X86TargetLowering::LowerFRAME_TO_ARGS_OFFSET(SDValue Op,
6585                                                      SelectionDAG &DAG) {
6586   return DAG.getIntPtrConstant(2*TD->getPointerSize());
6587 }
6588
6589 SDValue X86TargetLowering::LowerEH_RETURN(SDValue Op, SelectionDAG &DAG)
6590 {
6591   MachineFunction &MF = DAG.getMachineFunction();
6592   SDValue Chain     = Op.getOperand(0);
6593   SDValue Offset    = Op.getOperand(1);
6594   SDValue Handler   = Op.getOperand(2);
6595   DebugLoc dl       = Op.getDebugLoc();
6596
6597   SDValue Frame = DAG.getRegister(Subtarget->is64Bit() ? X86::RBP : X86::EBP,
6598                                   getPointerTy());
6599   unsigned StoreAddrReg = (Subtarget->is64Bit() ? X86::RCX : X86::ECX);
6600
6601   SDValue StoreAddr = DAG.getNode(ISD::SUB, dl, getPointerTy(), Frame,
6602                                   DAG.getIntPtrConstant(-TD->getPointerSize()));
6603   StoreAddr = DAG.getNode(ISD::ADD, dl, getPointerTy(), StoreAddr, Offset);
6604   Chain = DAG.getStore(Chain, dl, Handler, StoreAddr, NULL, 0);
6605   Chain = DAG.getCopyToReg(Chain, dl, StoreAddrReg, StoreAddr);
6606   MF.getRegInfo().addLiveOut(StoreAddrReg);
6607
6608   return DAG.getNode(X86ISD::EH_RETURN, dl,
6609                      MVT::Other,
6610                      Chain, DAG.getRegister(StoreAddrReg, getPointerTy()));
6611 }
6612
6613 SDValue X86TargetLowering::LowerTRAMPOLINE(SDValue Op,
6614                                              SelectionDAG &DAG) {
6615   SDValue Root = Op.getOperand(0);
6616   SDValue Trmp = Op.getOperand(1); // trampoline
6617   SDValue FPtr = Op.getOperand(2); // nested function
6618   SDValue Nest = Op.getOperand(3); // 'nest' parameter value
6619   DebugLoc dl  = Op.getDebugLoc();
6620
6621   const Value *TrmpAddr = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
6622
6623   const X86InstrInfo *TII =
6624     ((X86TargetMachine&)getTargetMachine()).getInstrInfo();
6625
6626   if (Subtarget->is64Bit()) {
6627     SDValue OutChains[6];
6628
6629     // Large code-model.
6630
6631     const unsigned char JMP64r  = TII->getBaseOpcodeFor(X86::JMP64r);
6632     const unsigned char MOV64ri = TII->getBaseOpcodeFor(X86::MOV64ri);
6633
6634     const unsigned char N86R10 = RegInfo->getX86RegNum(X86::R10);
6635     const unsigned char N86R11 = RegInfo->getX86RegNum(X86::R11);
6636
6637     const unsigned char REX_WB = 0x40 | 0x08 | 0x01; // REX prefix
6638
6639     // Load the pointer to the nested function into R11.
6640     unsigned OpCode = ((MOV64ri | N86R11) << 8) | REX_WB; // movabsq r11
6641     SDValue Addr = Trmp;
6642     OutChains[0] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, MVT::i16),
6643                                 Addr, TrmpAddr, 0);
6644
6645     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
6646                        DAG.getConstant(2, MVT::i64));
6647     OutChains[1] = DAG.getStore(Root, dl, FPtr, Addr, TrmpAddr, 2, false, 2);
6648
6649     // Load the 'nest' parameter value into R10.
6650     // R10 is specified in X86CallingConv.td
6651     OpCode = ((MOV64ri | N86R10) << 8) | REX_WB; // movabsq r10
6652     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
6653                        DAG.getConstant(10, MVT::i64));
6654     OutChains[2] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, MVT::i16),
6655                                 Addr, TrmpAddr, 10);
6656
6657     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
6658                        DAG.getConstant(12, MVT::i64));
6659     OutChains[3] = DAG.getStore(Root, dl, Nest, Addr, TrmpAddr, 12, false, 2);
6660
6661     // Jump to the nested function.
6662     OpCode = (JMP64r << 8) | REX_WB; // jmpq *...
6663     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
6664                        DAG.getConstant(20, MVT::i64));
6665     OutChains[4] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, MVT::i16),
6666                                 Addr, TrmpAddr, 20);
6667
6668     unsigned char ModRM = N86R11 | (4 << 3) | (3 << 6); // ...r11
6669     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
6670                        DAG.getConstant(22, MVT::i64));
6671     OutChains[5] = DAG.getStore(Root, dl, DAG.getConstant(ModRM, MVT::i8), Addr,
6672                                 TrmpAddr, 22);
6673
6674     SDValue Ops[] =
6675       { Trmp, DAG.getNode(ISD::TokenFactor, dl, MVT::Other, OutChains, 6) };
6676     return DAG.getMergeValues(Ops, 2, dl);
6677   } else {
6678     const Function *Func =
6679       cast<Function>(cast<SrcValueSDNode>(Op.getOperand(5))->getValue());
6680     CallingConv::ID CC = Func->getCallingConv();
6681     unsigned NestReg;
6682
6683     switch (CC) {
6684     default:
6685       llvm_unreachable("Unsupported calling convention");
6686     case CallingConv::C:
6687     case CallingConv::X86_StdCall: {
6688       // Pass 'nest' parameter in ECX.
6689       // Must be kept in sync with X86CallingConv.td
6690       NestReg = X86::ECX;
6691
6692       // Check that ECX wasn't needed by an 'inreg' parameter.
6693       const FunctionType *FTy = Func->getFunctionType();
6694       const AttrListPtr &Attrs = Func->getAttributes();
6695
6696       if (!Attrs.isEmpty() && !Func->isVarArg()) {
6697         unsigned InRegCount = 0;
6698         unsigned Idx = 1;
6699
6700         for (FunctionType::param_iterator I = FTy->param_begin(),
6701              E = FTy->param_end(); I != E; ++I, ++Idx)
6702           if (Attrs.paramHasAttr(Idx, Attribute::InReg))
6703             // FIXME: should only count parameters that are lowered to integers.
6704             InRegCount += (TD->getTypeSizeInBits(*I) + 31) / 32;
6705
6706         if (InRegCount > 2) {
6707           llvm_report_error("Nest register in use - reduce number of inreg parameters!");
6708         }
6709       }
6710       break;
6711     }
6712     case CallingConv::X86_FastCall:
6713     case CallingConv::Fast:
6714       // Pass 'nest' parameter in EAX.
6715       // Must be kept in sync with X86CallingConv.td
6716       NestReg = X86::EAX;
6717       break;
6718     }
6719
6720     SDValue OutChains[4];
6721     SDValue Addr, Disp;
6722
6723     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
6724                        DAG.getConstant(10, MVT::i32));
6725     Disp = DAG.getNode(ISD::SUB, dl, MVT::i32, FPtr, Addr);
6726
6727     const unsigned char MOV32ri = TII->getBaseOpcodeFor(X86::MOV32ri);
6728     const unsigned char N86Reg = RegInfo->getX86RegNum(NestReg);
6729     OutChains[0] = DAG.getStore(Root, dl,
6730                                 DAG.getConstant(MOV32ri|N86Reg, MVT::i8),
6731                                 Trmp, TrmpAddr, 0);
6732
6733     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
6734                        DAG.getConstant(1, MVT::i32));
6735     OutChains[1] = DAG.getStore(Root, dl, Nest, Addr, TrmpAddr, 1, false, 1);
6736
6737     const unsigned char JMP = TII->getBaseOpcodeFor(X86::JMP);
6738     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
6739                        DAG.getConstant(5, MVT::i32));
6740     OutChains[2] = DAG.getStore(Root, dl, DAG.getConstant(JMP, MVT::i8), Addr,
6741                                 TrmpAddr, 5, false, 1);
6742
6743     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
6744                        DAG.getConstant(6, MVT::i32));
6745     OutChains[3] = DAG.getStore(Root, dl, Disp, Addr, TrmpAddr, 6, false, 1);
6746
6747     SDValue Ops[] =
6748       { Trmp, DAG.getNode(ISD::TokenFactor, dl, MVT::Other, OutChains, 4) };
6749     return DAG.getMergeValues(Ops, 2, dl);
6750   }
6751 }
6752
6753 SDValue X86TargetLowering::LowerFLT_ROUNDS_(SDValue Op, SelectionDAG &DAG) {
6754   /*
6755    The rounding mode is in bits 11:10 of FPSR, and has the following
6756    settings:
6757      00 Round to nearest
6758      01 Round to -inf
6759      10 Round to +inf
6760      11 Round to 0
6761
6762   FLT_ROUNDS, on the other hand, expects the following:
6763     -1 Undefined
6764      0 Round to 0
6765      1 Round to nearest
6766      2 Round to +inf
6767      3 Round to -inf
6768
6769   To perform the conversion, we do:
6770     (((((FPSR & 0x800) >> 11) | ((FPSR & 0x400) >> 9)) + 1) & 3)
6771   */
6772
6773   MachineFunction &MF = DAG.getMachineFunction();
6774   const TargetMachine &TM = MF.getTarget();
6775   const TargetFrameInfo &TFI = *TM.getFrameInfo();
6776   unsigned StackAlignment = TFI.getStackAlignment();
6777   EVT VT = Op.getValueType();
6778   DebugLoc dl = Op.getDebugLoc();
6779
6780   // Save FP Control Word to stack slot
6781   int SSFI = MF.getFrameInfo()->CreateStackObject(2, StackAlignment, false);
6782   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
6783
6784   SDValue Chain = DAG.getNode(X86ISD::FNSTCW16m, dl, MVT::Other,
6785                               DAG.getEntryNode(), StackSlot);
6786
6787   // Load FP Control Word from stack slot
6788   SDValue CWD = DAG.getLoad(MVT::i16, dl, Chain, StackSlot, NULL, 0);
6789
6790   // Transform as necessary
6791   SDValue CWD1 =
6792     DAG.getNode(ISD::SRL, dl, MVT::i16,
6793                 DAG.getNode(ISD::AND, dl, MVT::i16,
6794                             CWD, DAG.getConstant(0x800, MVT::i16)),
6795                 DAG.getConstant(11, MVT::i8));
6796   SDValue CWD2 =
6797     DAG.getNode(ISD::SRL, dl, MVT::i16,
6798                 DAG.getNode(ISD::AND, dl, MVT::i16,
6799                             CWD, DAG.getConstant(0x400, MVT::i16)),
6800                 DAG.getConstant(9, MVT::i8));
6801
6802   SDValue RetVal =
6803     DAG.getNode(ISD::AND, dl, MVT::i16,
6804                 DAG.getNode(ISD::ADD, dl, MVT::i16,
6805                             DAG.getNode(ISD::OR, dl, MVT::i16, CWD1, CWD2),
6806                             DAG.getConstant(1, MVT::i16)),
6807                 DAG.getConstant(3, MVT::i16));
6808
6809
6810   return DAG.getNode((VT.getSizeInBits() < 16 ?
6811                       ISD::TRUNCATE : ISD::ZERO_EXTEND), dl, VT, RetVal);
6812 }
6813
6814 SDValue X86TargetLowering::LowerCTLZ(SDValue Op, SelectionDAG &DAG) {
6815   EVT VT = Op.getValueType();
6816   EVT OpVT = VT;
6817   unsigned NumBits = VT.getSizeInBits();
6818   DebugLoc dl = Op.getDebugLoc();
6819
6820   Op = Op.getOperand(0);
6821   if (VT == MVT::i8) {
6822     // Zero extend to i32 since there is not an i8 bsr.
6823     OpVT = MVT::i32;
6824     Op = DAG.getNode(ISD::ZERO_EXTEND, dl, OpVT, Op);
6825   }
6826
6827   // Issue a bsr (scan bits in reverse) which also sets EFLAGS.
6828   SDVTList VTs = DAG.getVTList(OpVT, MVT::i32);
6829   Op = DAG.getNode(X86ISD::BSR, dl, VTs, Op);
6830
6831   // If src is zero (i.e. bsr sets ZF), returns NumBits.
6832   SmallVector<SDValue, 4> Ops;
6833   Ops.push_back(Op);
6834   Ops.push_back(DAG.getConstant(NumBits+NumBits-1, OpVT));
6835   Ops.push_back(DAG.getConstant(X86::COND_E, MVT::i8));
6836   Ops.push_back(Op.getValue(1));
6837   Op = DAG.getNode(X86ISD::CMOV, dl, OpVT, &Ops[0], 4);
6838
6839   // Finally xor with NumBits-1.
6840   Op = DAG.getNode(ISD::XOR, dl, OpVT, Op, DAG.getConstant(NumBits-1, OpVT));
6841
6842   if (VT == MVT::i8)
6843     Op = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op);
6844   return Op;
6845 }
6846
6847 SDValue X86TargetLowering::LowerCTTZ(SDValue Op, SelectionDAG &DAG) {
6848   EVT VT = Op.getValueType();
6849   EVT OpVT = VT;
6850   unsigned NumBits = VT.getSizeInBits();
6851   DebugLoc dl = Op.getDebugLoc();
6852
6853   Op = Op.getOperand(0);
6854   if (VT == MVT::i8) {
6855     OpVT = MVT::i32;
6856     Op = DAG.getNode(ISD::ZERO_EXTEND, dl, OpVT, Op);
6857   }
6858
6859   // Issue a bsf (scan bits forward) which also sets EFLAGS.
6860   SDVTList VTs = DAG.getVTList(OpVT, MVT::i32);
6861   Op = DAG.getNode(X86ISD::BSF, dl, VTs, Op);
6862
6863   // If src is zero (i.e. bsf sets ZF), returns NumBits.
6864   SmallVector<SDValue, 4> Ops;
6865   Ops.push_back(Op);
6866   Ops.push_back(DAG.getConstant(NumBits, OpVT));
6867   Ops.push_back(DAG.getConstant(X86::COND_E, MVT::i8));
6868   Ops.push_back(Op.getValue(1));
6869   Op = DAG.getNode(X86ISD::CMOV, dl, OpVT, &Ops[0], 4);
6870
6871   if (VT == MVT::i8)
6872     Op = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op);
6873   return Op;
6874 }
6875
6876 SDValue X86TargetLowering::LowerMUL_V2I64(SDValue Op, SelectionDAG &DAG) {
6877   EVT VT = Op.getValueType();
6878   assert(VT == MVT::v2i64 && "Only know how to lower V2I64 multiply");
6879   DebugLoc dl = Op.getDebugLoc();
6880
6881   //  ulong2 Ahi = __builtin_ia32_psrlqi128( a, 32);
6882   //  ulong2 Bhi = __builtin_ia32_psrlqi128( b, 32);
6883   //  ulong2 AloBlo = __builtin_ia32_pmuludq128( a, b );
6884   //  ulong2 AloBhi = __builtin_ia32_pmuludq128( a, Bhi );
6885   //  ulong2 AhiBlo = __builtin_ia32_pmuludq128( Ahi, b );
6886   //
6887   //  AloBhi = __builtin_ia32_psllqi128( AloBhi, 32 );
6888   //  AhiBlo = __builtin_ia32_psllqi128( AhiBlo, 32 );
6889   //  return AloBlo + AloBhi + AhiBlo;
6890
6891   SDValue A = Op.getOperand(0);
6892   SDValue B = Op.getOperand(1);
6893
6894   SDValue Ahi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
6895                        DAG.getConstant(Intrinsic::x86_sse2_psrli_q, MVT::i32),
6896                        A, DAG.getConstant(32, MVT::i32));
6897   SDValue Bhi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
6898                        DAG.getConstant(Intrinsic::x86_sse2_psrli_q, MVT::i32),
6899                        B, DAG.getConstant(32, MVT::i32));
6900   SDValue AloBlo = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
6901                        DAG.getConstant(Intrinsic::x86_sse2_pmulu_dq, MVT::i32),
6902                        A, B);
6903   SDValue AloBhi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
6904                        DAG.getConstant(Intrinsic::x86_sse2_pmulu_dq, MVT::i32),
6905                        A, Bhi);
6906   SDValue AhiBlo = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
6907                        DAG.getConstant(Intrinsic::x86_sse2_pmulu_dq, MVT::i32),
6908                        Ahi, B);
6909   AloBhi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
6910                        DAG.getConstant(Intrinsic::x86_sse2_pslli_q, MVT::i32),
6911                        AloBhi, DAG.getConstant(32, MVT::i32));
6912   AhiBlo = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
6913                        DAG.getConstant(Intrinsic::x86_sse2_pslli_q, MVT::i32),
6914                        AhiBlo, DAG.getConstant(32, MVT::i32));
6915   SDValue Res = DAG.getNode(ISD::ADD, dl, VT, AloBlo, AloBhi);
6916   Res = DAG.getNode(ISD::ADD, dl, VT, Res, AhiBlo);
6917   return Res;
6918 }
6919
6920
6921 SDValue X86TargetLowering::LowerXALUO(SDValue Op, SelectionDAG &DAG) {
6922   // Lower the "add/sub/mul with overflow" instruction into a regular ins plus
6923   // a "setcc" instruction that checks the overflow flag. The "brcond" lowering
6924   // looks for this combo and may remove the "setcc" instruction if the "setcc"
6925   // has only one use.
6926   SDNode *N = Op.getNode();
6927   SDValue LHS = N->getOperand(0);
6928   SDValue RHS = N->getOperand(1);
6929   unsigned BaseOp = 0;
6930   unsigned Cond = 0;
6931   DebugLoc dl = Op.getDebugLoc();
6932
6933   switch (Op.getOpcode()) {
6934   default: llvm_unreachable("Unknown ovf instruction!");
6935   case ISD::SADDO:
6936     // A subtract of one will be selected as a INC. Note that INC doesn't
6937     // set CF, so we can't do this for UADDO.
6938     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op))
6939       if (C->getAPIntValue() == 1) {
6940         BaseOp = X86ISD::INC;
6941         Cond = X86::COND_O;
6942         break;
6943       }
6944     BaseOp = X86ISD::ADD;
6945     Cond = X86::COND_O;
6946     break;
6947   case ISD::UADDO:
6948     BaseOp = X86ISD::ADD;
6949     Cond = X86::COND_B;
6950     break;
6951   case ISD::SSUBO:
6952     // A subtract of one will be selected as a DEC. Note that DEC doesn't
6953     // set CF, so we can't do this for USUBO.
6954     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op))
6955       if (C->getAPIntValue() == 1) {
6956         BaseOp = X86ISD::DEC;
6957         Cond = X86::COND_O;
6958         break;
6959       }
6960     BaseOp = X86ISD::SUB;
6961     Cond = X86::COND_O;
6962     break;
6963   case ISD::USUBO:
6964     BaseOp = X86ISD::SUB;
6965     Cond = X86::COND_B;
6966     break;
6967   case ISD::SMULO:
6968     BaseOp = X86ISD::SMUL;
6969     Cond = X86::COND_O;
6970     break;
6971   case ISD::UMULO:
6972     BaseOp = X86ISD::UMUL;
6973     Cond = X86::COND_B;
6974     break;
6975   }
6976
6977   // Also sets EFLAGS.
6978   SDVTList VTs = DAG.getVTList(N->getValueType(0), MVT::i32);
6979   SDValue Sum = DAG.getNode(BaseOp, dl, VTs, LHS, RHS);
6980
6981   SDValue SetCC =
6982     DAG.getNode(X86ISD::SETCC, dl, N->getValueType(1),
6983                 DAG.getConstant(Cond, MVT::i32), SDValue(Sum.getNode(), 1));
6984
6985   DAG.ReplaceAllUsesOfValueWith(SDValue(N, 1), SetCC);
6986   return Sum;
6987 }
6988
6989 SDValue X86TargetLowering::LowerCMP_SWAP(SDValue Op, SelectionDAG &DAG) {
6990   EVT T = Op.getValueType();
6991   DebugLoc dl = Op.getDebugLoc();
6992   unsigned Reg = 0;
6993   unsigned size = 0;
6994   switch(T.getSimpleVT().SimpleTy) {
6995   default:
6996     assert(false && "Invalid value type!");
6997   case MVT::i8:  Reg = X86::AL;  size = 1; break;
6998   case MVT::i16: Reg = X86::AX;  size = 2; break;
6999   case MVT::i32: Reg = X86::EAX; size = 4; break;
7000   case MVT::i64:
7001     assert(Subtarget->is64Bit() && "Node not type legal!");
7002     Reg = X86::RAX; size = 8;
7003     break;
7004   }
7005   SDValue cpIn = DAG.getCopyToReg(Op.getOperand(0), dl, Reg,
7006                                     Op.getOperand(2), SDValue());
7007   SDValue Ops[] = { cpIn.getValue(0),
7008                     Op.getOperand(1),
7009                     Op.getOperand(3),
7010                     DAG.getTargetConstant(size, MVT::i8),
7011                     cpIn.getValue(1) };
7012   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
7013   SDValue Result = DAG.getNode(X86ISD::LCMPXCHG_DAG, dl, Tys, Ops, 5);
7014   SDValue cpOut =
7015     DAG.getCopyFromReg(Result.getValue(0), dl, Reg, T, Result.getValue(1));
7016   return cpOut;
7017 }
7018
7019 SDValue X86TargetLowering::LowerREADCYCLECOUNTER(SDValue Op,
7020                                                  SelectionDAG &DAG) {
7021   assert(Subtarget->is64Bit() && "Result not type legalized?");
7022   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
7023   SDValue TheChain = Op.getOperand(0);
7024   DebugLoc dl = Op.getDebugLoc();
7025   SDValue rd = DAG.getNode(X86ISD::RDTSC_DAG, dl, Tys, &TheChain, 1);
7026   SDValue rax = DAG.getCopyFromReg(rd, dl, X86::RAX, MVT::i64, rd.getValue(1));
7027   SDValue rdx = DAG.getCopyFromReg(rax.getValue(1), dl, X86::RDX, MVT::i64,
7028                                    rax.getValue(2));
7029   SDValue Tmp = DAG.getNode(ISD::SHL, dl, MVT::i64, rdx,
7030                             DAG.getConstant(32, MVT::i8));
7031   SDValue Ops[] = {
7032     DAG.getNode(ISD::OR, dl, MVT::i64, rax, Tmp),
7033     rdx.getValue(1)
7034   };
7035   return DAG.getMergeValues(Ops, 2, dl);
7036 }
7037
7038 SDValue X86TargetLowering::LowerLOAD_SUB(SDValue Op, SelectionDAG &DAG) {
7039   SDNode *Node = Op.getNode();
7040   DebugLoc dl = Node->getDebugLoc();
7041   EVT T = Node->getValueType(0);
7042   SDValue negOp = DAG.getNode(ISD::SUB, dl, T,
7043                               DAG.getConstant(0, T), Node->getOperand(2));
7044   return DAG.getAtomic(ISD::ATOMIC_LOAD_ADD, dl,
7045                        cast<AtomicSDNode>(Node)->getMemoryVT(),
7046                        Node->getOperand(0),
7047                        Node->getOperand(1), negOp,
7048                        cast<AtomicSDNode>(Node)->getSrcValue(),
7049                        cast<AtomicSDNode>(Node)->getAlignment());
7050 }
7051
7052 /// LowerOperation - Provide custom lowering hooks for some operations.
7053 ///
7054 SDValue X86TargetLowering::LowerOperation(SDValue Op, SelectionDAG &DAG) {
7055   switch (Op.getOpcode()) {
7056   default: llvm_unreachable("Should not custom lower this!");
7057   case ISD::ATOMIC_CMP_SWAP:    return LowerCMP_SWAP(Op,DAG);
7058   case ISD::ATOMIC_LOAD_SUB:    return LowerLOAD_SUB(Op,DAG);
7059   case ISD::BUILD_VECTOR:       return LowerBUILD_VECTOR(Op, DAG);
7060   case ISD::VECTOR_SHUFFLE:     return LowerVECTOR_SHUFFLE(Op, DAG);
7061   case ISD::EXTRACT_VECTOR_ELT: return LowerEXTRACT_VECTOR_ELT(Op, DAG);
7062   case ISD::INSERT_VECTOR_ELT:  return LowerINSERT_VECTOR_ELT(Op, DAG);
7063   case ISD::SCALAR_TO_VECTOR:   return LowerSCALAR_TO_VECTOR(Op, DAG);
7064   case ISD::ConstantPool:       return LowerConstantPool(Op, DAG);
7065   case ISD::GlobalAddress:      return LowerGlobalAddress(Op, DAG);
7066   case ISD::GlobalTLSAddress:   return LowerGlobalTLSAddress(Op, DAG);
7067   case ISD::ExternalSymbol:     return LowerExternalSymbol(Op, DAG);
7068   case ISD::BlockAddress:       return LowerBlockAddress(Op, DAG);
7069   case ISD::SHL_PARTS:
7070   case ISD::SRA_PARTS:
7071   case ISD::SRL_PARTS:          return LowerShift(Op, DAG);
7072   case ISD::SINT_TO_FP:         return LowerSINT_TO_FP(Op, DAG);
7073   case ISD::UINT_TO_FP:         return LowerUINT_TO_FP(Op, DAG);
7074   case ISD::FP_TO_SINT:         return LowerFP_TO_SINT(Op, DAG);
7075   case ISD::FP_TO_UINT:         return LowerFP_TO_UINT(Op, DAG);
7076   case ISD::FABS:               return LowerFABS(Op, DAG);
7077   case ISD::FNEG:               return LowerFNEG(Op, DAG);
7078   case ISD::FCOPYSIGN:          return LowerFCOPYSIGN(Op, DAG);
7079   case ISD::SETCC:              return LowerSETCC(Op, DAG);
7080   case ISD::VSETCC:             return LowerVSETCC(Op, DAG);
7081   case ISD::SELECT:             return LowerSELECT(Op, DAG);
7082   case ISD::BRCOND:             return LowerBRCOND(Op, DAG);
7083   case ISD::JumpTable:          return LowerJumpTable(Op, DAG);
7084   case ISD::VASTART:            return LowerVASTART(Op, DAG);
7085   case ISD::VAARG:              return LowerVAARG(Op, DAG);
7086   case ISD::VACOPY:             return LowerVACOPY(Op, DAG);
7087   case ISD::INTRINSIC_WO_CHAIN: return LowerINTRINSIC_WO_CHAIN(Op, DAG);
7088   case ISD::RETURNADDR:         return LowerRETURNADDR(Op, DAG);
7089   case ISD::FRAMEADDR:          return LowerFRAMEADDR(Op, DAG);
7090   case ISD::FRAME_TO_ARGS_OFFSET:
7091                                 return LowerFRAME_TO_ARGS_OFFSET(Op, DAG);
7092   case ISD::DYNAMIC_STACKALLOC: return LowerDYNAMIC_STACKALLOC(Op, DAG);
7093   case ISD::EH_RETURN:          return LowerEH_RETURN(Op, DAG);
7094   case ISD::TRAMPOLINE:         return LowerTRAMPOLINE(Op, DAG);
7095   case ISD::FLT_ROUNDS_:        return LowerFLT_ROUNDS_(Op, DAG);
7096   case ISD::CTLZ:               return LowerCTLZ(Op, DAG);
7097   case ISD::CTTZ:               return LowerCTTZ(Op, DAG);
7098   case ISD::MUL:                return LowerMUL_V2I64(Op, DAG);
7099   case ISD::SADDO:
7100   case ISD::UADDO:
7101   case ISD::SSUBO:
7102   case ISD::USUBO:
7103   case ISD::SMULO:
7104   case ISD::UMULO:              return LowerXALUO(Op, DAG);
7105   case ISD::READCYCLECOUNTER:   return LowerREADCYCLECOUNTER(Op, DAG);
7106   }
7107 }
7108
7109 void X86TargetLowering::
7110 ReplaceATOMIC_BINARY_64(SDNode *Node, SmallVectorImpl<SDValue>&Results,
7111                         SelectionDAG &DAG, unsigned NewOp) {
7112   EVT T = Node->getValueType(0);
7113   DebugLoc dl = Node->getDebugLoc();
7114   assert (T == MVT::i64 && "Only know how to expand i64 atomics");
7115
7116   SDValue Chain = Node->getOperand(0);
7117   SDValue In1 = Node->getOperand(1);
7118   SDValue In2L = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
7119                              Node->getOperand(2), DAG.getIntPtrConstant(0));
7120   SDValue In2H = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
7121                              Node->getOperand(2), DAG.getIntPtrConstant(1));
7122   SDValue Ops[] = { Chain, In1, In2L, In2H };
7123   SDVTList Tys = DAG.getVTList(MVT::i32, MVT::i32, MVT::Other);
7124   SDValue Result =
7125     DAG.getMemIntrinsicNode(NewOp, dl, Tys, Ops, 4, MVT::i64,
7126                             cast<MemSDNode>(Node)->getMemOperand());
7127   SDValue OpsF[] = { Result.getValue(0), Result.getValue(1)};
7128   Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, OpsF, 2));
7129   Results.push_back(Result.getValue(2));
7130 }
7131
7132 /// ReplaceNodeResults - Replace a node with an illegal result type
7133 /// with a new node built out of custom code.
7134 void X86TargetLowering::ReplaceNodeResults(SDNode *N,
7135                                            SmallVectorImpl<SDValue>&Results,
7136                                            SelectionDAG &DAG) {
7137   DebugLoc dl = N->getDebugLoc();
7138   switch (N->getOpcode()) {
7139   default:
7140     assert(false && "Do not know how to custom type legalize this operation!");
7141     return;
7142   case ISD::FP_TO_SINT: {
7143     std::pair<SDValue,SDValue> Vals =
7144         FP_TO_INTHelper(SDValue(N, 0), DAG, true);
7145     SDValue FIST = Vals.first, StackSlot = Vals.second;
7146     if (FIST.getNode() != 0) {
7147       EVT VT = N->getValueType(0);
7148       // Return a load from the stack slot.
7149       Results.push_back(DAG.getLoad(VT, dl, FIST, StackSlot, NULL, 0));
7150     }
7151     return;
7152   }
7153   case ISD::READCYCLECOUNTER: {
7154     SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
7155     SDValue TheChain = N->getOperand(0);
7156     SDValue rd = DAG.getNode(X86ISD::RDTSC_DAG, dl, Tys, &TheChain, 1);
7157     SDValue eax = DAG.getCopyFromReg(rd, dl, X86::EAX, MVT::i32,
7158                                      rd.getValue(1));
7159     SDValue edx = DAG.getCopyFromReg(eax.getValue(1), dl, X86::EDX, MVT::i32,
7160                                      eax.getValue(2));
7161     // Use a buildpair to merge the two 32-bit values into a 64-bit one.
7162     SDValue Ops[] = { eax, edx };
7163     Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, Ops, 2));
7164     Results.push_back(edx.getValue(1));
7165     return;
7166   }
7167   case ISD::ATOMIC_CMP_SWAP: {
7168     EVT T = N->getValueType(0);
7169     assert (T == MVT::i64 && "Only know how to expand i64 Cmp and Swap");
7170     SDValue cpInL, cpInH;
7171     cpInL = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(2),
7172                         DAG.getConstant(0, MVT::i32));
7173     cpInH = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(2),
7174                         DAG.getConstant(1, MVT::i32));
7175     cpInL = DAG.getCopyToReg(N->getOperand(0), dl, X86::EAX, cpInL, SDValue());
7176     cpInH = DAG.getCopyToReg(cpInL.getValue(0), dl, X86::EDX, cpInH,
7177                              cpInL.getValue(1));
7178     SDValue swapInL, swapInH;
7179     swapInL = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(3),
7180                           DAG.getConstant(0, MVT::i32));
7181     swapInH = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(3),
7182                           DAG.getConstant(1, MVT::i32));
7183     swapInL = DAG.getCopyToReg(cpInH.getValue(0), dl, X86::EBX, swapInL,
7184                                cpInH.getValue(1));
7185     swapInH = DAG.getCopyToReg(swapInL.getValue(0), dl, X86::ECX, swapInH,
7186                                swapInL.getValue(1));
7187     SDValue Ops[] = { swapInH.getValue(0),
7188                       N->getOperand(1),
7189                       swapInH.getValue(1) };
7190     SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
7191     SDValue Result = DAG.getNode(X86ISD::LCMPXCHG8_DAG, dl, Tys, Ops, 3);
7192     SDValue cpOutL = DAG.getCopyFromReg(Result.getValue(0), dl, X86::EAX,
7193                                         MVT::i32, Result.getValue(1));
7194     SDValue cpOutH = DAG.getCopyFromReg(cpOutL.getValue(1), dl, X86::EDX,
7195                                         MVT::i32, cpOutL.getValue(2));
7196     SDValue OpsF[] = { cpOutL.getValue(0), cpOutH.getValue(0)};
7197     Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, OpsF, 2));
7198     Results.push_back(cpOutH.getValue(1));
7199     return;
7200   }
7201   case ISD::ATOMIC_LOAD_ADD:
7202     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMADD64_DAG);
7203     return;
7204   case ISD::ATOMIC_LOAD_AND:
7205     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMAND64_DAG);
7206     return;
7207   case ISD::ATOMIC_LOAD_NAND:
7208     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMNAND64_DAG);
7209     return;
7210   case ISD::ATOMIC_LOAD_OR:
7211     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMOR64_DAG);
7212     return;
7213   case ISD::ATOMIC_LOAD_SUB:
7214     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMSUB64_DAG);
7215     return;
7216   case ISD::ATOMIC_LOAD_XOR:
7217     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMXOR64_DAG);
7218     return;
7219   case ISD::ATOMIC_SWAP:
7220     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMSWAP64_DAG);
7221     return;
7222   }
7223 }
7224
7225 const char *X86TargetLowering::getTargetNodeName(unsigned Opcode) const {
7226   switch (Opcode) {
7227   default: return NULL;
7228   case X86ISD::BSF:                return "X86ISD::BSF";
7229   case X86ISD::BSR:                return "X86ISD::BSR";
7230   case X86ISD::SHLD:               return "X86ISD::SHLD";
7231   case X86ISD::SHRD:               return "X86ISD::SHRD";
7232   case X86ISD::FAND:               return "X86ISD::FAND";
7233   case X86ISD::FOR:                return "X86ISD::FOR";
7234   case X86ISD::FXOR:               return "X86ISD::FXOR";
7235   case X86ISD::FSRL:               return "X86ISD::FSRL";
7236   case X86ISD::FILD:               return "X86ISD::FILD";
7237   case X86ISD::FILD_FLAG:          return "X86ISD::FILD_FLAG";
7238   case X86ISD::FP_TO_INT16_IN_MEM: return "X86ISD::FP_TO_INT16_IN_MEM";
7239   case X86ISD::FP_TO_INT32_IN_MEM: return "X86ISD::FP_TO_INT32_IN_MEM";
7240   case X86ISD::FP_TO_INT64_IN_MEM: return "X86ISD::FP_TO_INT64_IN_MEM";
7241   case X86ISD::FLD:                return "X86ISD::FLD";
7242   case X86ISD::FST:                return "X86ISD::FST";
7243   case X86ISD::CALL:               return "X86ISD::CALL";
7244   case X86ISD::RDTSC_DAG:          return "X86ISD::RDTSC_DAG";
7245   case X86ISD::BT:                 return "X86ISD::BT";
7246   case X86ISD::CMP:                return "X86ISD::CMP";
7247   case X86ISD::COMI:               return "X86ISD::COMI";
7248   case X86ISD::UCOMI:              return "X86ISD::UCOMI";
7249   case X86ISD::SETCC:              return "X86ISD::SETCC";
7250   case X86ISD::CMOV:               return "X86ISD::CMOV";
7251   case X86ISD::BRCOND:             return "X86ISD::BRCOND";
7252   case X86ISD::RET_FLAG:           return "X86ISD::RET_FLAG";
7253   case X86ISD::REP_STOS:           return "X86ISD::REP_STOS";
7254   case X86ISD::REP_MOVS:           return "X86ISD::REP_MOVS";
7255   case X86ISD::GlobalBaseReg:      return "X86ISD::GlobalBaseReg";
7256   case X86ISD::Wrapper:            return "X86ISD::Wrapper";
7257   case X86ISD::WrapperRIP:         return "X86ISD::WrapperRIP";
7258   case X86ISD::PEXTRB:             return "X86ISD::PEXTRB";
7259   case X86ISD::PEXTRW:             return "X86ISD::PEXTRW";
7260   case X86ISD::INSERTPS:           return "X86ISD::INSERTPS";
7261   case X86ISD::PINSRB:             return "X86ISD::PINSRB";
7262   case X86ISD::PINSRW:             return "X86ISD::PINSRW";
7263   case X86ISD::PSHUFB:             return "X86ISD::PSHUFB";
7264   case X86ISD::FMAX:               return "X86ISD::FMAX";
7265   case X86ISD::FMIN:               return "X86ISD::FMIN";
7266   case X86ISD::FRSQRT:             return "X86ISD::FRSQRT";
7267   case X86ISD::FRCP:               return "X86ISD::FRCP";
7268   case X86ISD::TLSADDR:            return "X86ISD::TLSADDR";
7269   case X86ISD::SegmentBaseAddress: return "X86ISD::SegmentBaseAddress";
7270   case X86ISD::EH_RETURN:          return "X86ISD::EH_RETURN";
7271   case X86ISD::TC_RETURN:          return "X86ISD::TC_RETURN";
7272   case X86ISD::FNSTCW16m:          return "X86ISD::FNSTCW16m";
7273   case X86ISD::LCMPXCHG_DAG:       return "X86ISD::LCMPXCHG_DAG";
7274   case X86ISD::LCMPXCHG8_DAG:      return "X86ISD::LCMPXCHG8_DAG";
7275   case X86ISD::ATOMADD64_DAG:      return "X86ISD::ATOMADD64_DAG";
7276   case X86ISD::ATOMSUB64_DAG:      return "X86ISD::ATOMSUB64_DAG";
7277   case X86ISD::ATOMOR64_DAG:       return "X86ISD::ATOMOR64_DAG";
7278   case X86ISD::ATOMXOR64_DAG:      return "X86ISD::ATOMXOR64_DAG";
7279   case X86ISD::ATOMAND64_DAG:      return "X86ISD::ATOMAND64_DAG";
7280   case X86ISD::ATOMNAND64_DAG:     return "X86ISD::ATOMNAND64_DAG";
7281   case X86ISD::VZEXT_MOVL:         return "X86ISD::VZEXT_MOVL";
7282   case X86ISD::VZEXT_LOAD:         return "X86ISD::VZEXT_LOAD";
7283   case X86ISD::VSHL:               return "X86ISD::VSHL";
7284   case X86ISD::VSRL:               return "X86ISD::VSRL";
7285   case X86ISD::CMPPD:              return "X86ISD::CMPPD";
7286   case X86ISD::CMPPS:              return "X86ISD::CMPPS";
7287   case X86ISD::PCMPEQB:            return "X86ISD::PCMPEQB";
7288   case X86ISD::PCMPEQW:            return "X86ISD::PCMPEQW";
7289   case X86ISD::PCMPEQD:            return "X86ISD::PCMPEQD";
7290   case X86ISD::PCMPEQQ:            return "X86ISD::PCMPEQQ";
7291   case X86ISD::PCMPGTB:            return "X86ISD::PCMPGTB";
7292   case X86ISD::PCMPGTW:            return "X86ISD::PCMPGTW";
7293   case X86ISD::PCMPGTD:            return "X86ISD::PCMPGTD";
7294   case X86ISD::PCMPGTQ:            return "X86ISD::PCMPGTQ";
7295   case X86ISD::ADD:                return "X86ISD::ADD";
7296   case X86ISD::SUB:                return "X86ISD::SUB";
7297   case X86ISD::SMUL:               return "X86ISD::SMUL";
7298   case X86ISD::UMUL:               return "X86ISD::UMUL";
7299   case X86ISD::INC:                return "X86ISD::INC";
7300   case X86ISD::DEC:                return "X86ISD::DEC";
7301   case X86ISD::OR:                 return "X86ISD::OR";
7302   case X86ISD::XOR:                return "X86ISD::XOR";
7303   case X86ISD::AND:                return "X86ISD::AND";
7304   case X86ISD::MUL_IMM:            return "X86ISD::MUL_IMM";
7305   case X86ISD::PTEST:              return "X86ISD::PTEST";
7306   case X86ISD::VASTART_SAVE_XMM_REGS: return "X86ISD::VASTART_SAVE_XMM_REGS";
7307   }
7308 }
7309
7310 // isLegalAddressingMode - Return true if the addressing mode represented
7311 // by AM is legal for this target, for a load/store of the specified type.
7312 bool X86TargetLowering::isLegalAddressingMode(const AddrMode &AM,
7313                                               const Type *Ty) const {
7314   // X86 supports extremely general addressing modes.
7315   CodeModel::Model M = getTargetMachine().getCodeModel();
7316
7317   // X86 allows a sign-extended 32-bit immediate field as a displacement.
7318   if (!X86::isOffsetSuitableForCodeModel(AM.BaseOffs, M, AM.BaseGV != NULL))
7319     return false;
7320
7321   if (AM.BaseGV) {
7322     unsigned GVFlags =
7323       Subtarget->ClassifyGlobalReference(AM.BaseGV, getTargetMachine());
7324
7325     // If a reference to this global requires an extra load, we can't fold it.
7326     if (isGlobalStubReference(GVFlags))
7327       return false;
7328
7329     // If BaseGV requires a register for the PIC base, we cannot also have a
7330     // BaseReg specified.
7331     if (AM.HasBaseReg && isGlobalRelativeToPICBase(GVFlags))
7332       return false;
7333
7334     // If lower 4G is not available, then we must use rip-relative addressing.
7335     if (Subtarget->is64Bit() && (AM.BaseOffs || AM.Scale > 1))
7336       return false;
7337   }
7338
7339   switch (AM.Scale) {
7340   case 0:
7341   case 1:
7342   case 2:
7343   case 4:
7344   case 8:
7345     // These scales always work.
7346     break;
7347   case 3:
7348   case 5:
7349   case 9:
7350     // These scales are formed with basereg+scalereg.  Only accept if there is
7351     // no basereg yet.
7352     if (AM.HasBaseReg)
7353       return false;
7354     break;
7355   default:  // Other stuff never works.
7356     return false;
7357   }
7358
7359   return true;
7360 }
7361
7362
7363 bool X86TargetLowering::isTruncateFree(const Type *Ty1, const Type *Ty2) const {
7364   if (!Ty1->isInteger() || !Ty2->isInteger())
7365     return false;
7366   unsigned NumBits1 = Ty1->getPrimitiveSizeInBits();
7367   unsigned NumBits2 = Ty2->getPrimitiveSizeInBits();
7368   if (NumBits1 <= NumBits2)
7369     return false;
7370   return Subtarget->is64Bit() || NumBits1 < 64;
7371 }
7372
7373 bool X86TargetLowering::isTruncateFree(EVT VT1, EVT VT2) const {
7374   if (!VT1.isInteger() || !VT2.isInteger())
7375     return false;
7376   unsigned NumBits1 = VT1.getSizeInBits();
7377   unsigned NumBits2 = VT2.getSizeInBits();
7378   if (NumBits1 <= NumBits2)
7379     return false;
7380   return Subtarget->is64Bit() || NumBits1 < 64;
7381 }
7382
7383 bool X86TargetLowering::isZExtFree(const Type *Ty1, const Type *Ty2) const {
7384   // x86-64 implicitly zero-extends 32-bit results in 64-bit registers.
7385   return Ty1 == Type::getInt32Ty(Ty1->getContext()) &&
7386          Ty2 == Type::getInt64Ty(Ty1->getContext()) && Subtarget->is64Bit();
7387 }
7388
7389 bool X86TargetLowering::isZExtFree(EVT VT1, EVT VT2) const {
7390   // x86-64 implicitly zero-extends 32-bit results in 64-bit registers.
7391   return VT1 == MVT::i32 && VT2 == MVT::i64 && Subtarget->is64Bit();
7392 }
7393
7394 bool X86TargetLowering::isNarrowingProfitable(EVT VT1, EVT VT2) const {
7395   // i16 instructions are longer (0x66 prefix) and potentially slower.
7396   return !(VT1 == MVT::i32 && VT2 == MVT::i16);
7397 }
7398
7399 /// isShuffleMaskLegal - Targets can use this to indicate that they only
7400 /// support *some* VECTOR_SHUFFLE operations, those with specific masks.
7401 /// By default, if a target supports the VECTOR_SHUFFLE node, all mask values
7402 /// are assumed to be legal.
7403 bool
7404 X86TargetLowering::isShuffleMaskLegal(const SmallVectorImpl<int> &M,
7405                                       EVT VT) const {
7406   // Only do shuffles on 128-bit vector types for now.
7407   if (VT.getSizeInBits() == 64)
7408     return false;
7409
7410   // FIXME: pshufb, blends, shifts.
7411   return (VT.getVectorNumElements() == 2 ||
7412           ShuffleVectorSDNode::isSplatMask(&M[0], VT) ||
7413           isMOVLMask(M, VT) ||
7414           isSHUFPMask(M, VT) ||
7415           isPSHUFDMask(M, VT) ||
7416           isPSHUFHWMask(M, VT) ||
7417           isPSHUFLWMask(M, VT) ||
7418           isPALIGNRMask(M, VT, Subtarget->hasSSSE3()) ||
7419           isUNPCKLMask(M, VT) ||
7420           isUNPCKHMask(M, VT) ||
7421           isUNPCKL_v_undef_Mask(M, VT) ||
7422           isUNPCKH_v_undef_Mask(M, VT));
7423 }
7424
7425 bool
7426 X86TargetLowering::isVectorClearMaskLegal(const SmallVectorImpl<int> &Mask,
7427                                           EVT VT) const {
7428   unsigned NumElts = VT.getVectorNumElements();
7429   // FIXME: This collection of masks seems suspect.
7430   if (NumElts == 2)
7431     return true;
7432   if (NumElts == 4 && VT.getSizeInBits() == 128) {
7433     return (isMOVLMask(Mask, VT)  ||
7434             isCommutedMOVLMask(Mask, VT, true) ||
7435             isSHUFPMask(Mask, VT) ||
7436             isCommutedSHUFPMask(Mask, VT));
7437   }
7438   return false;
7439 }
7440
7441 //===----------------------------------------------------------------------===//
7442 //                           X86 Scheduler Hooks
7443 //===----------------------------------------------------------------------===//
7444
7445 // private utility function
7446 MachineBasicBlock *
7447 X86TargetLowering::EmitAtomicBitwiseWithCustomInserter(MachineInstr *bInstr,
7448                                                        MachineBasicBlock *MBB,
7449                                                        unsigned regOpc,
7450                                                        unsigned immOpc,
7451                                                        unsigned LoadOpc,
7452                                                        unsigned CXchgOpc,
7453                                                        unsigned copyOpc,
7454                                                        unsigned notOpc,
7455                                                        unsigned EAXreg,
7456                                                        TargetRegisterClass *RC,
7457                                                        bool invSrc) const {
7458   // For the atomic bitwise operator, we generate
7459   //   thisMBB:
7460   //   newMBB:
7461   //     ld  t1 = [bitinstr.addr]
7462   //     op  t2 = t1, [bitinstr.val]
7463   //     mov EAX = t1
7464   //     lcs dest = [bitinstr.addr], t2  [EAX is implicit]
7465   //     bz  newMBB
7466   //     fallthrough -->nextMBB
7467   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
7468   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
7469   MachineFunction::iterator MBBIter = MBB;
7470   ++MBBIter;
7471
7472   /// First build the CFG
7473   MachineFunction *F = MBB->getParent();
7474   MachineBasicBlock *thisMBB = MBB;
7475   MachineBasicBlock *newMBB = F->CreateMachineBasicBlock(LLVM_BB);
7476   MachineBasicBlock *nextMBB = F->CreateMachineBasicBlock(LLVM_BB);
7477   F->insert(MBBIter, newMBB);
7478   F->insert(MBBIter, nextMBB);
7479
7480   // Move all successors to thisMBB to nextMBB
7481   nextMBB->transferSuccessors(thisMBB);
7482
7483   // Update thisMBB to fall through to newMBB
7484   thisMBB->addSuccessor(newMBB);
7485
7486   // newMBB jumps to itself and fall through to nextMBB
7487   newMBB->addSuccessor(nextMBB);
7488   newMBB->addSuccessor(newMBB);
7489
7490   // Insert instructions into newMBB based on incoming instruction
7491   assert(bInstr->getNumOperands() < X86AddrNumOperands + 4 &&
7492          "unexpected number of operands");
7493   DebugLoc dl = bInstr->getDebugLoc();
7494   MachineOperand& destOper = bInstr->getOperand(0);
7495   MachineOperand* argOpers[2 + X86AddrNumOperands];
7496   int numArgs = bInstr->getNumOperands() - 1;
7497   for (int i=0; i < numArgs; ++i)
7498     argOpers[i] = &bInstr->getOperand(i+1);
7499
7500   // x86 address has 4 operands: base, index, scale, and displacement
7501   int lastAddrIndx = X86AddrNumOperands - 1; // [0,3]
7502   int valArgIndx = lastAddrIndx + 1;
7503
7504   unsigned t1 = F->getRegInfo().createVirtualRegister(RC);
7505   MachineInstrBuilder MIB = BuildMI(newMBB, dl, TII->get(LoadOpc), t1);
7506   for (int i=0; i <= lastAddrIndx; ++i)
7507     (*MIB).addOperand(*argOpers[i]);
7508
7509   unsigned tt = F->getRegInfo().createVirtualRegister(RC);
7510   if (invSrc) {
7511     MIB = BuildMI(newMBB, dl, TII->get(notOpc), tt).addReg(t1);
7512   }
7513   else
7514     tt = t1;
7515
7516   unsigned t2 = F->getRegInfo().createVirtualRegister(RC);
7517   assert((argOpers[valArgIndx]->isReg() ||
7518           argOpers[valArgIndx]->isImm()) &&
7519          "invalid operand");
7520   if (argOpers[valArgIndx]->isReg())
7521     MIB = BuildMI(newMBB, dl, TII->get(regOpc), t2);
7522   else
7523     MIB = BuildMI(newMBB, dl, TII->get(immOpc), t2);
7524   MIB.addReg(tt);
7525   (*MIB).addOperand(*argOpers[valArgIndx]);
7526
7527   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), EAXreg);
7528   MIB.addReg(t1);
7529
7530   MIB = BuildMI(newMBB, dl, TII->get(CXchgOpc));
7531   for (int i=0; i <= lastAddrIndx; ++i)
7532     (*MIB).addOperand(*argOpers[i]);
7533   MIB.addReg(t2);
7534   assert(bInstr->hasOneMemOperand() && "Unexpected number of memoperand");
7535   (*MIB).setMemRefs(bInstr->memoperands_begin(),
7536                     bInstr->memoperands_end());
7537
7538   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), destOper.getReg());
7539   MIB.addReg(EAXreg);
7540
7541   // insert branch
7542   BuildMI(newMBB, dl, TII->get(X86::JNE)).addMBB(newMBB);
7543
7544   F->DeleteMachineInstr(bInstr);   // The pseudo instruction is gone now.
7545   return nextMBB;
7546 }
7547
7548 // private utility function:  64 bit atomics on 32 bit host.
7549 MachineBasicBlock *
7550 X86TargetLowering::EmitAtomicBit6432WithCustomInserter(MachineInstr *bInstr,
7551                                                        MachineBasicBlock *MBB,
7552                                                        unsigned regOpcL,
7553                                                        unsigned regOpcH,
7554                                                        unsigned immOpcL,
7555                                                        unsigned immOpcH,
7556                                                        bool invSrc) const {
7557   // For the atomic bitwise operator, we generate
7558   //   thisMBB (instructions are in pairs, except cmpxchg8b)
7559   //     ld t1,t2 = [bitinstr.addr]
7560   //   newMBB:
7561   //     out1, out2 = phi (thisMBB, t1/t2) (newMBB, t3/t4)
7562   //     op  t5, t6 <- out1, out2, [bitinstr.val]
7563   //      (for SWAP, substitute:  mov t5, t6 <- [bitinstr.val])
7564   //     mov ECX, EBX <- t5, t6
7565   //     mov EAX, EDX <- t1, t2
7566   //     cmpxchg8b [bitinstr.addr]  [EAX, EDX, EBX, ECX implicit]
7567   //     mov t3, t4 <- EAX, EDX
7568   //     bz  newMBB
7569   //     result in out1, out2
7570   //     fallthrough -->nextMBB
7571
7572   const TargetRegisterClass *RC = X86::GR32RegisterClass;
7573   const unsigned LoadOpc = X86::MOV32rm;
7574   const unsigned copyOpc = X86::MOV32rr;
7575   const unsigned NotOpc = X86::NOT32r;
7576   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
7577   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
7578   MachineFunction::iterator MBBIter = MBB;
7579   ++MBBIter;
7580
7581   /// First build the CFG
7582   MachineFunction *F = MBB->getParent();
7583   MachineBasicBlock *thisMBB = MBB;
7584   MachineBasicBlock *newMBB = F->CreateMachineBasicBlock(LLVM_BB);
7585   MachineBasicBlock *nextMBB = F->CreateMachineBasicBlock(LLVM_BB);
7586   F->insert(MBBIter, newMBB);
7587   F->insert(MBBIter, nextMBB);
7588
7589   // Move all successors to thisMBB to nextMBB
7590   nextMBB->transferSuccessors(thisMBB);
7591
7592   // Update thisMBB to fall through to newMBB
7593   thisMBB->addSuccessor(newMBB);
7594
7595   // newMBB jumps to itself and fall through to nextMBB
7596   newMBB->addSuccessor(nextMBB);
7597   newMBB->addSuccessor(newMBB);
7598
7599   DebugLoc dl = bInstr->getDebugLoc();
7600   // Insert instructions into newMBB based on incoming instruction
7601   // There are 8 "real" operands plus 9 implicit def/uses, ignored here.
7602   assert(bInstr->getNumOperands() < X86AddrNumOperands + 14 &&
7603          "unexpected number of operands");
7604   MachineOperand& dest1Oper = bInstr->getOperand(0);
7605   MachineOperand& dest2Oper = bInstr->getOperand(1);
7606   MachineOperand* argOpers[2 + X86AddrNumOperands];
7607   for (int i=0; i < 2 + X86AddrNumOperands; ++i)
7608     argOpers[i] = &bInstr->getOperand(i+2);
7609
7610   // x86 address has 4 operands: base, index, scale, and displacement
7611   int lastAddrIndx = X86AddrNumOperands - 1; // [0,3]
7612
7613   unsigned t1 = F->getRegInfo().createVirtualRegister(RC);
7614   MachineInstrBuilder MIB = BuildMI(thisMBB, dl, TII->get(LoadOpc), t1);
7615   for (int i=0; i <= lastAddrIndx; ++i)
7616     (*MIB).addOperand(*argOpers[i]);
7617   unsigned t2 = F->getRegInfo().createVirtualRegister(RC);
7618   MIB = BuildMI(thisMBB, dl, TII->get(LoadOpc), t2);
7619   // add 4 to displacement.
7620   for (int i=0; i <= lastAddrIndx-2; ++i)
7621     (*MIB).addOperand(*argOpers[i]);
7622   MachineOperand newOp3 = *(argOpers[3]);
7623   if (newOp3.isImm())
7624     newOp3.setImm(newOp3.getImm()+4);
7625   else
7626     newOp3.setOffset(newOp3.getOffset()+4);
7627   (*MIB).addOperand(newOp3);
7628   (*MIB).addOperand(*argOpers[lastAddrIndx]);
7629
7630   // t3/4 are defined later, at the bottom of the loop
7631   unsigned t3 = F->getRegInfo().createVirtualRegister(RC);
7632   unsigned t4 = F->getRegInfo().createVirtualRegister(RC);
7633   BuildMI(newMBB, dl, TII->get(X86::PHI), dest1Oper.getReg())
7634     .addReg(t1).addMBB(thisMBB).addReg(t3).addMBB(newMBB);
7635   BuildMI(newMBB, dl, TII->get(X86::PHI), dest2Oper.getReg())
7636     .addReg(t2).addMBB(thisMBB).addReg(t4).addMBB(newMBB);
7637
7638   unsigned tt1 = F->getRegInfo().createVirtualRegister(RC);
7639   unsigned tt2 = F->getRegInfo().createVirtualRegister(RC);
7640   if (invSrc) {
7641     MIB = BuildMI(newMBB, dl, TII->get(NotOpc), tt1).addReg(t1);
7642     MIB = BuildMI(newMBB, dl, TII->get(NotOpc), tt2).addReg(t2);
7643   } else {
7644     tt1 = t1;
7645     tt2 = t2;
7646   }
7647
7648   int valArgIndx = lastAddrIndx + 1;
7649   assert((argOpers[valArgIndx]->isReg() ||
7650           argOpers[valArgIndx]->isImm()) &&
7651          "invalid operand");
7652   unsigned t5 = F->getRegInfo().createVirtualRegister(RC);
7653   unsigned t6 = F->getRegInfo().createVirtualRegister(RC);
7654   if (argOpers[valArgIndx]->isReg())
7655     MIB = BuildMI(newMBB, dl, TII->get(regOpcL), t5);
7656   else
7657     MIB = BuildMI(newMBB, dl, TII->get(immOpcL), t5);
7658   if (regOpcL != X86::MOV32rr)
7659     MIB.addReg(tt1);
7660   (*MIB).addOperand(*argOpers[valArgIndx]);
7661   assert(argOpers[valArgIndx + 1]->isReg() ==
7662          argOpers[valArgIndx]->isReg());
7663   assert(argOpers[valArgIndx + 1]->isImm() ==
7664          argOpers[valArgIndx]->isImm());
7665   if (argOpers[valArgIndx + 1]->isReg())
7666     MIB = BuildMI(newMBB, dl, TII->get(regOpcH), t6);
7667   else
7668     MIB = BuildMI(newMBB, dl, TII->get(immOpcH), t6);
7669   if (regOpcH != X86::MOV32rr)
7670     MIB.addReg(tt2);
7671   (*MIB).addOperand(*argOpers[valArgIndx + 1]);
7672
7673   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), X86::EAX);
7674   MIB.addReg(t1);
7675   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), X86::EDX);
7676   MIB.addReg(t2);
7677
7678   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), X86::EBX);
7679   MIB.addReg(t5);
7680   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), X86::ECX);
7681   MIB.addReg(t6);
7682
7683   MIB = BuildMI(newMBB, dl, TII->get(X86::LCMPXCHG8B));
7684   for (int i=0; i <= lastAddrIndx; ++i)
7685     (*MIB).addOperand(*argOpers[i]);
7686
7687   assert(bInstr->hasOneMemOperand() && "Unexpected number of memoperand");
7688   (*MIB).setMemRefs(bInstr->memoperands_begin(),
7689                     bInstr->memoperands_end());
7690
7691   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), t3);
7692   MIB.addReg(X86::EAX);
7693   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), t4);
7694   MIB.addReg(X86::EDX);
7695
7696   // insert branch
7697   BuildMI(newMBB, dl, TII->get(X86::JNE)).addMBB(newMBB);
7698
7699   F->DeleteMachineInstr(bInstr);   // The pseudo instruction is gone now.
7700   return nextMBB;
7701 }
7702
7703 // private utility function
7704 MachineBasicBlock *
7705 X86TargetLowering::EmitAtomicMinMaxWithCustomInserter(MachineInstr *mInstr,
7706                                                       MachineBasicBlock *MBB,
7707                                                       unsigned cmovOpc) const {
7708   // For the atomic min/max operator, we generate
7709   //   thisMBB:
7710   //   newMBB:
7711   //     ld t1 = [min/max.addr]
7712   //     mov t2 = [min/max.val]
7713   //     cmp  t1, t2
7714   //     cmov[cond] t2 = t1
7715   //     mov EAX = t1
7716   //     lcs dest = [bitinstr.addr], t2  [EAX is implicit]
7717   //     bz   newMBB
7718   //     fallthrough -->nextMBB
7719   //
7720   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
7721   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
7722   MachineFunction::iterator MBBIter = MBB;
7723   ++MBBIter;
7724
7725   /// First build the CFG
7726   MachineFunction *F = MBB->getParent();
7727   MachineBasicBlock *thisMBB = MBB;
7728   MachineBasicBlock *newMBB = F->CreateMachineBasicBlock(LLVM_BB);
7729   MachineBasicBlock *nextMBB = F->CreateMachineBasicBlock(LLVM_BB);
7730   F->insert(MBBIter, newMBB);
7731   F->insert(MBBIter, nextMBB);
7732
7733   // Move all successors of thisMBB to nextMBB
7734   nextMBB->transferSuccessors(thisMBB);
7735
7736   // Update thisMBB to fall through to newMBB
7737   thisMBB->addSuccessor(newMBB);
7738
7739   // newMBB jumps to newMBB and fall through to nextMBB
7740   newMBB->addSuccessor(nextMBB);
7741   newMBB->addSuccessor(newMBB);
7742
7743   DebugLoc dl = mInstr->getDebugLoc();
7744   // Insert instructions into newMBB based on incoming instruction
7745   assert(mInstr->getNumOperands() < X86AddrNumOperands + 4 &&
7746          "unexpected number of operands");
7747   MachineOperand& destOper = mInstr->getOperand(0);
7748   MachineOperand* argOpers[2 + X86AddrNumOperands];
7749   int numArgs = mInstr->getNumOperands() - 1;
7750   for (int i=0; i < numArgs; ++i)
7751     argOpers[i] = &mInstr->getOperand(i+1);
7752
7753   // x86 address has 4 operands: base, index, scale, and displacement
7754   int lastAddrIndx = X86AddrNumOperands - 1; // [0,3]
7755   int valArgIndx = lastAddrIndx + 1;
7756
7757   unsigned t1 = F->getRegInfo().createVirtualRegister(X86::GR32RegisterClass);
7758   MachineInstrBuilder MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rm), t1);
7759   for (int i=0; i <= lastAddrIndx; ++i)
7760     (*MIB).addOperand(*argOpers[i]);
7761
7762   // We only support register and immediate values
7763   assert((argOpers[valArgIndx]->isReg() ||
7764           argOpers[valArgIndx]->isImm()) &&
7765          "invalid operand");
7766
7767   unsigned t2 = F->getRegInfo().createVirtualRegister(X86::GR32RegisterClass);
7768   if (argOpers[valArgIndx]->isReg())
7769     MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rr), t2);
7770   else
7771     MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rr), t2);
7772   (*MIB).addOperand(*argOpers[valArgIndx]);
7773
7774   MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rr), X86::EAX);
7775   MIB.addReg(t1);
7776
7777   MIB = BuildMI(newMBB, dl, TII->get(X86::CMP32rr));
7778   MIB.addReg(t1);
7779   MIB.addReg(t2);
7780
7781   // Generate movc
7782   unsigned t3 = F->getRegInfo().createVirtualRegister(X86::GR32RegisterClass);
7783   MIB = BuildMI(newMBB, dl, TII->get(cmovOpc),t3);
7784   MIB.addReg(t2);
7785   MIB.addReg(t1);
7786
7787   // Cmp and exchange if none has modified the memory location
7788   MIB = BuildMI(newMBB, dl, TII->get(X86::LCMPXCHG32));
7789   for (int i=0; i <= lastAddrIndx; ++i)
7790     (*MIB).addOperand(*argOpers[i]);
7791   MIB.addReg(t3);
7792   assert(mInstr->hasOneMemOperand() && "Unexpected number of memoperand");
7793   (*MIB).setMemRefs(mInstr->memoperands_begin(),
7794                     mInstr->memoperands_end());
7795
7796   MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rr), destOper.getReg());
7797   MIB.addReg(X86::EAX);
7798
7799   // insert branch
7800   BuildMI(newMBB, dl, TII->get(X86::JNE)).addMBB(newMBB);
7801
7802   F->DeleteMachineInstr(mInstr);   // The pseudo instruction is gone now.
7803   return nextMBB;
7804 }
7805
7806 // FIXME: When we get size specific XMM0 registers, i.e. XMM0_V16I8
7807 // all of this code can be replaced with that in the .td file.
7808 MachineBasicBlock *
7809 X86TargetLowering::EmitPCMP(MachineInstr *MI, MachineBasicBlock *BB,
7810                             unsigned numArgs, bool memArg) const {
7811
7812   MachineFunction *F = BB->getParent();
7813   DebugLoc dl = MI->getDebugLoc();
7814   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
7815
7816   unsigned Opc;
7817   if (memArg)
7818     Opc = numArgs == 3 ? X86::PCMPISTRM128rm : X86::PCMPESTRM128rm;
7819   else
7820     Opc = numArgs == 3 ? X86::PCMPISTRM128rr : X86::PCMPESTRM128rr;
7821
7822   MachineInstrBuilder MIB = BuildMI(BB, dl, TII->get(Opc));
7823
7824   for (unsigned i = 0; i < numArgs; ++i) {
7825     MachineOperand &Op = MI->getOperand(i+1);
7826
7827     if (!(Op.isReg() && Op.isImplicit()))
7828       MIB.addOperand(Op);
7829   }
7830
7831   BuildMI(BB, dl, TII->get(X86::MOVAPSrr), MI->getOperand(0).getReg())
7832     .addReg(X86::XMM0);
7833
7834   F->DeleteMachineInstr(MI);
7835
7836   return BB;
7837 }
7838
7839 MachineBasicBlock *
7840 X86TargetLowering::EmitVAStartSaveXMMRegsWithCustomInserter(
7841                                                  MachineInstr *MI,
7842                                                  MachineBasicBlock *MBB) const {
7843   // Emit code to save XMM registers to the stack. The ABI says that the
7844   // number of registers to save is given in %al, so it's theoretically
7845   // possible to do an indirect jump trick to avoid saving all of them,
7846   // however this code takes a simpler approach and just executes all
7847   // of the stores if %al is non-zero. It's less code, and it's probably
7848   // easier on the hardware branch predictor, and stores aren't all that
7849   // expensive anyway.
7850
7851   // Create the new basic blocks. One block contains all the XMM stores,
7852   // and one block is the final destination regardless of whether any
7853   // stores were performed.
7854   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
7855   MachineFunction *F = MBB->getParent();
7856   MachineFunction::iterator MBBIter = MBB;
7857   ++MBBIter;
7858   MachineBasicBlock *XMMSaveMBB = F->CreateMachineBasicBlock(LLVM_BB);
7859   MachineBasicBlock *EndMBB = F->CreateMachineBasicBlock(LLVM_BB);
7860   F->insert(MBBIter, XMMSaveMBB);
7861   F->insert(MBBIter, EndMBB);
7862
7863   // Set up the CFG.
7864   // Move any original successors of MBB to the end block.
7865   EndMBB->transferSuccessors(MBB);
7866   // The original block will now fall through to the XMM save block.
7867   MBB->addSuccessor(XMMSaveMBB);
7868   // The XMMSaveMBB will fall through to the end block.
7869   XMMSaveMBB->addSuccessor(EndMBB);
7870
7871   // Now add the instructions.
7872   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
7873   DebugLoc DL = MI->getDebugLoc();
7874
7875   unsigned CountReg = MI->getOperand(0).getReg();
7876   int64_t RegSaveFrameIndex = MI->getOperand(1).getImm();
7877   int64_t VarArgsFPOffset = MI->getOperand(2).getImm();
7878
7879   if (!Subtarget->isTargetWin64()) {
7880     // If %al is 0, branch around the XMM save block.
7881     BuildMI(MBB, DL, TII->get(X86::TEST8rr)).addReg(CountReg).addReg(CountReg);
7882     BuildMI(MBB, DL, TII->get(X86::JE)).addMBB(EndMBB);
7883     MBB->addSuccessor(EndMBB);
7884   }
7885
7886   // In the XMM save block, save all the XMM argument registers.
7887   for (int i = 3, e = MI->getNumOperands(); i != e; ++i) {
7888     int64_t Offset = (i - 3) * 16 + VarArgsFPOffset;
7889     MachineMemOperand *MMO =
7890       F->getMachineMemOperand(
7891         PseudoSourceValue::getFixedStack(RegSaveFrameIndex),
7892         MachineMemOperand::MOStore, Offset,
7893         /*Size=*/16, /*Align=*/16);
7894     BuildMI(XMMSaveMBB, DL, TII->get(X86::MOVAPSmr))
7895       .addFrameIndex(RegSaveFrameIndex)
7896       .addImm(/*Scale=*/1)
7897       .addReg(/*IndexReg=*/0)
7898       .addImm(/*Disp=*/Offset)
7899       .addReg(/*Segment=*/0)
7900       .addReg(MI->getOperand(i).getReg())
7901       .addMemOperand(MMO);
7902   }
7903
7904   F->DeleteMachineInstr(MI);   // The pseudo instruction is gone now.
7905
7906   return EndMBB;
7907 }
7908
7909 MachineBasicBlock *
7910 X86TargetLowering::EmitLoweredSelect(MachineInstr *MI,
7911                                      MachineBasicBlock *BB,
7912                    DenseMap<MachineBasicBlock*, MachineBasicBlock*> *EM) const {
7913   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
7914   DebugLoc DL = MI->getDebugLoc();
7915
7916   // To "insert" a SELECT_CC instruction, we actually have to insert the
7917   // diamond control-flow pattern.  The incoming instruction knows the
7918   // destination vreg to set, the condition code register to branch on, the
7919   // true/false values to select between, and a branch opcode to use.
7920   const BasicBlock *LLVM_BB = BB->getBasicBlock();
7921   MachineFunction::iterator It = BB;
7922   ++It;
7923
7924   //  thisMBB:
7925   //  ...
7926   //   TrueVal = ...
7927   //   cmpTY ccX, r1, r2
7928   //   bCC copy1MBB
7929   //   fallthrough --> copy0MBB
7930   MachineBasicBlock *thisMBB = BB;
7931   MachineFunction *F = BB->getParent();
7932   MachineBasicBlock *copy0MBB = F->CreateMachineBasicBlock(LLVM_BB);
7933   MachineBasicBlock *sinkMBB = F->CreateMachineBasicBlock(LLVM_BB);
7934   unsigned Opc =
7935     X86::GetCondBranchFromCond((X86::CondCode)MI->getOperand(3).getImm());
7936   BuildMI(BB, DL, TII->get(Opc)).addMBB(sinkMBB);
7937   F->insert(It, copy0MBB);
7938   F->insert(It, sinkMBB);
7939   // Update machine-CFG edges by first adding all successors of the current
7940   // block to the new block which will contain the Phi node for the select.
7941   // Also inform sdisel of the edge changes.
7942   for (MachineBasicBlock::succ_iterator I = BB->succ_begin(),
7943          E = BB->succ_end(); I != E; ++I) {
7944     EM->insert(std::make_pair(*I, sinkMBB));
7945     sinkMBB->addSuccessor(*I);
7946   }
7947   // Next, remove all successors of the current block, and add the true
7948   // and fallthrough blocks as its successors.
7949   while (!BB->succ_empty())
7950     BB->removeSuccessor(BB->succ_begin());
7951   // Add the true and fallthrough blocks as its successors.
7952   BB->addSuccessor(copy0MBB);
7953   BB->addSuccessor(sinkMBB);
7954
7955   //  copy0MBB:
7956   //   %FalseValue = ...
7957   //   # fallthrough to sinkMBB
7958   BB = copy0MBB;
7959
7960   // Update machine-CFG edges
7961   BB->addSuccessor(sinkMBB);
7962
7963   //  sinkMBB:
7964   //   %Result = phi [ %FalseValue, copy0MBB ], [ %TrueValue, thisMBB ]
7965   //  ...
7966   BB = sinkMBB;
7967   BuildMI(BB, DL, TII->get(X86::PHI), MI->getOperand(0).getReg())
7968     .addReg(MI->getOperand(1).getReg()).addMBB(copy0MBB)
7969     .addReg(MI->getOperand(2).getReg()).addMBB(thisMBB);
7970
7971   F->DeleteMachineInstr(MI);   // The pseudo instruction is gone now.
7972   return BB;
7973 }
7974
7975
7976 MachineBasicBlock *
7977 X86TargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
7978                                                MachineBasicBlock *BB,
7979                    DenseMap<MachineBasicBlock*, MachineBasicBlock*> *EM) const {
7980   switch (MI->getOpcode()) {
7981   default: assert(false && "Unexpected instr type to insert");
7982   case X86::CMOV_GR8:
7983   case X86::CMOV_V1I64:
7984   case X86::CMOV_FR32:
7985   case X86::CMOV_FR64:
7986   case X86::CMOV_V4F32:
7987   case X86::CMOV_V2F64:
7988   case X86::CMOV_V2I64:
7989     return EmitLoweredSelect(MI, BB, EM);
7990
7991   case X86::FP32_TO_INT16_IN_MEM:
7992   case X86::FP32_TO_INT32_IN_MEM:
7993   case X86::FP32_TO_INT64_IN_MEM:
7994   case X86::FP64_TO_INT16_IN_MEM:
7995   case X86::FP64_TO_INT32_IN_MEM:
7996   case X86::FP64_TO_INT64_IN_MEM:
7997   case X86::FP80_TO_INT16_IN_MEM:
7998   case X86::FP80_TO_INT32_IN_MEM:
7999   case X86::FP80_TO_INT64_IN_MEM: {
8000     const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
8001     DebugLoc DL = MI->getDebugLoc();
8002
8003     // Change the floating point control register to use "round towards zero"
8004     // mode when truncating to an integer value.
8005     MachineFunction *F = BB->getParent();
8006     int CWFrameIdx = F->getFrameInfo()->CreateStackObject(2, 2, false);
8007     addFrameReference(BuildMI(BB, DL, TII->get(X86::FNSTCW16m)), CWFrameIdx);
8008
8009     // Load the old value of the high byte of the control word...
8010     unsigned OldCW =
8011       F->getRegInfo().createVirtualRegister(X86::GR16RegisterClass);
8012     addFrameReference(BuildMI(BB, DL, TII->get(X86::MOV16rm), OldCW),
8013                       CWFrameIdx);
8014
8015     // Set the high part to be round to zero...
8016     addFrameReference(BuildMI(BB, DL, TII->get(X86::MOV16mi)), CWFrameIdx)
8017       .addImm(0xC7F);
8018
8019     // Reload the modified control word now...
8020     addFrameReference(BuildMI(BB, DL, TII->get(X86::FLDCW16m)), CWFrameIdx);
8021
8022     // Restore the memory image of control word to original value
8023     addFrameReference(BuildMI(BB, DL, TII->get(X86::MOV16mr)), CWFrameIdx)
8024       .addReg(OldCW);
8025
8026     // Get the X86 opcode to use.
8027     unsigned Opc;
8028     switch (MI->getOpcode()) {
8029     default: llvm_unreachable("illegal opcode!");
8030     case X86::FP32_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m32; break;
8031     case X86::FP32_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m32; break;
8032     case X86::FP32_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m32; break;
8033     case X86::FP64_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m64; break;
8034     case X86::FP64_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m64; break;
8035     case X86::FP64_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m64; break;
8036     case X86::FP80_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m80; break;
8037     case X86::FP80_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m80; break;
8038     case X86::FP80_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m80; break;
8039     }
8040
8041     X86AddressMode AM;
8042     MachineOperand &Op = MI->getOperand(0);
8043     if (Op.isReg()) {
8044       AM.BaseType = X86AddressMode::RegBase;
8045       AM.Base.Reg = Op.getReg();
8046     } else {
8047       AM.BaseType = X86AddressMode::FrameIndexBase;
8048       AM.Base.FrameIndex = Op.getIndex();
8049     }
8050     Op = MI->getOperand(1);
8051     if (Op.isImm())
8052       AM.Scale = Op.getImm();
8053     Op = MI->getOperand(2);
8054     if (Op.isImm())
8055       AM.IndexReg = Op.getImm();
8056     Op = MI->getOperand(3);
8057     if (Op.isGlobal()) {
8058       AM.GV = Op.getGlobal();
8059     } else {
8060       AM.Disp = Op.getImm();
8061     }
8062     addFullAddress(BuildMI(BB, DL, TII->get(Opc)), AM)
8063                       .addReg(MI->getOperand(X86AddrNumOperands).getReg());
8064
8065     // Reload the original control word now.
8066     addFrameReference(BuildMI(BB, DL, TII->get(X86::FLDCW16m)), CWFrameIdx);
8067
8068     F->DeleteMachineInstr(MI);   // The pseudo instruction is gone now.
8069     return BB;
8070   }
8071     // String/text processing lowering.
8072   case X86::PCMPISTRM128REG:
8073     return EmitPCMP(MI, BB, 3, false /* in-mem */);
8074   case X86::PCMPISTRM128MEM:
8075     return EmitPCMP(MI, BB, 3, true /* in-mem */);
8076   case X86::PCMPESTRM128REG:
8077     return EmitPCMP(MI, BB, 5, false /* in mem */);
8078   case X86::PCMPESTRM128MEM:
8079     return EmitPCMP(MI, BB, 5, true /* in mem */);
8080
8081     // Atomic Lowering.
8082   case X86::ATOMAND32:
8083     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND32rr,
8084                                                X86::AND32ri, X86::MOV32rm,
8085                                                X86::LCMPXCHG32, X86::MOV32rr,
8086                                                X86::NOT32r, X86::EAX,
8087                                                X86::GR32RegisterClass);
8088   case X86::ATOMOR32:
8089     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR32rr,
8090                                                X86::OR32ri, X86::MOV32rm,
8091                                                X86::LCMPXCHG32, X86::MOV32rr,
8092                                                X86::NOT32r, X86::EAX,
8093                                                X86::GR32RegisterClass);
8094   case X86::ATOMXOR32:
8095     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR32rr,
8096                                                X86::XOR32ri, X86::MOV32rm,
8097                                                X86::LCMPXCHG32, X86::MOV32rr,
8098                                                X86::NOT32r, X86::EAX,
8099                                                X86::GR32RegisterClass);
8100   case X86::ATOMNAND32:
8101     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND32rr,
8102                                                X86::AND32ri, X86::MOV32rm,
8103                                                X86::LCMPXCHG32, X86::MOV32rr,
8104                                                X86::NOT32r, X86::EAX,
8105                                                X86::GR32RegisterClass, true);
8106   case X86::ATOMMIN32:
8107     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVL32rr);
8108   case X86::ATOMMAX32:
8109     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVG32rr);
8110   case X86::ATOMUMIN32:
8111     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVB32rr);
8112   case X86::ATOMUMAX32:
8113     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVA32rr);
8114
8115   case X86::ATOMAND16:
8116     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND16rr,
8117                                                X86::AND16ri, X86::MOV16rm,
8118                                                X86::LCMPXCHG16, X86::MOV16rr,
8119                                                X86::NOT16r, X86::AX,
8120                                                X86::GR16RegisterClass);
8121   case X86::ATOMOR16:
8122     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR16rr,
8123                                                X86::OR16ri, X86::MOV16rm,
8124                                                X86::LCMPXCHG16, X86::MOV16rr,
8125                                                X86::NOT16r, X86::AX,
8126                                                X86::GR16RegisterClass);
8127   case X86::ATOMXOR16:
8128     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR16rr,
8129                                                X86::XOR16ri, X86::MOV16rm,
8130                                                X86::LCMPXCHG16, X86::MOV16rr,
8131                                                X86::NOT16r, X86::AX,
8132                                                X86::GR16RegisterClass);
8133   case X86::ATOMNAND16:
8134     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND16rr,
8135                                                X86::AND16ri, X86::MOV16rm,
8136                                                X86::LCMPXCHG16, X86::MOV16rr,
8137                                                X86::NOT16r, X86::AX,
8138                                                X86::GR16RegisterClass, true);
8139   case X86::ATOMMIN16:
8140     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVL16rr);
8141   case X86::ATOMMAX16:
8142     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVG16rr);
8143   case X86::ATOMUMIN16:
8144     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVB16rr);
8145   case X86::ATOMUMAX16:
8146     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVA16rr);
8147
8148   case X86::ATOMAND8:
8149     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND8rr,
8150                                                X86::AND8ri, X86::MOV8rm,
8151                                                X86::LCMPXCHG8, X86::MOV8rr,
8152                                                X86::NOT8r, X86::AL,
8153                                                X86::GR8RegisterClass);
8154   case X86::ATOMOR8:
8155     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR8rr,
8156                                                X86::OR8ri, X86::MOV8rm,
8157                                                X86::LCMPXCHG8, X86::MOV8rr,
8158                                                X86::NOT8r, X86::AL,
8159                                                X86::GR8RegisterClass);
8160   case X86::ATOMXOR8:
8161     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR8rr,
8162                                                X86::XOR8ri, X86::MOV8rm,
8163                                                X86::LCMPXCHG8, X86::MOV8rr,
8164                                                X86::NOT8r, X86::AL,
8165                                                X86::GR8RegisterClass);
8166   case X86::ATOMNAND8:
8167     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND8rr,
8168                                                X86::AND8ri, X86::MOV8rm,
8169                                                X86::LCMPXCHG8, X86::MOV8rr,
8170                                                X86::NOT8r, X86::AL,
8171                                                X86::GR8RegisterClass, true);
8172   // FIXME: There are no CMOV8 instructions; MIN/MAX need some other way.
8173   // This group is for 64-bit host.
8174   case X86::ATOMAND64:
8175     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND64rr,
8176                                                X86::AND64ri32, X86::MOV64rm,
8177                                                X86::LCMPXCHG64, X86::MOV64rr,
8178                                                X86::NOT64r, X86::RAX,
8179                                                X86::GR64RegisterClass);
8180   case X86::ATOMOR64:
8181     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR64rr,
8182                                                X86::OR64ri32, X86::MOV64rm,
8183                                                X86::LCMPXCHG64, X86::MOV64rr,
8184                                                X86::NOT64r, X86::RAX,
8185                                                X86::GR64RegisterClass);
8186   case X86::ATOMXOR64:
8187     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR64rr,
8188                                                X86::XOR64ri32, X86::MOV64rm,
8189                                                X86::LCMPXCHG64, X86::MOV64rr,
8190                                                X86::NOT64r, X86::RAX,
8191                                                X86::GR64RegisterClass);
8192   case X86::ATOMNAND64:
8193     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND64rr,
8194                                                X86::AND64ri32, X86::MOV64rm,
8195                                                X86::LCMPXCHG64, X86::MOV64rr,
8196                                                X86::NOT64r, X86::RAX,
8197                                                X86::GR64RegisterClass, true);
8198   case X86::ATOMMIN64:
8199     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVL64rr);
8200   case X86::ATOMMAX64:
8201     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVG64rr);
8202   case X86::ATOMUMIN64:
8203     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVB64rr);
8204   case X86::ATOMUMAX64:
8205     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVA64rr);
8206
8207   // This group does 64-bit operations on a 32-bit host.
8208   case X86::ATOMAND6432:
8209     return EmitAtomicBit6432WithCustomInserter(MI, BB,
8210                                                X86::AND32rr, X86::AND32rr,
8211                                                X86::AND32ri, X86::AND32ri,
8212                                                false);
8213   case X86::ATOMOR6432:
8214     return EmitAtomicBit6432WithCustomInserter(MI, BB,
8215                                                X86::OR32rr, X86::OR32rr,
8216                                                X86::OR32ri, X86::OR32ri,
8217                                                false);
8218   case X86::ATOMXOR6432:
8219     return EmitAtomicBit6432WithCustomInserter(MI, BB,
8220                                                X86::XOR32rr, X86::XOR32rr,
8221                                                X86::XOR32ri, X86::XOR32ri,
8222                                                false);
8223   case X86::ATOMNAND6432:
8224     return EmitAtomicBit6432WithCustomInserter(MI, BB,
8225                                                X86::AND32rr, X86::AND32rr,
8226                                                X86::AND32ri, X86::AND32ri,
8227                                                true);
8228   case X86::ATOMADD6432:
8229     return EmitAtomicBit6432WithCustomInserter(MI, BB,
8230                                                X86::ADD32rr, X86::ADC32rr,
8231                                                X86::ADD32ri, X86::ADC32ri,
8232                                                false);
8233   case X86::ATOMSUB6432:
8234     return EmitAtomicBit6432WithCustomInserter(MI, BB,
8235                                                X86::SUB32rr, X86::SBB32rr,
8236                                                X86::SUB32ri, X86::SBB32ri,
8237                                                false);
8238   case X86::ATOMSWAP6432:
8239     return EmitAtomicBit6432WithCustomInserter(MI, BB,
8240                                                X86::MOV32rr, X86::MOV32rr,
8241                                                X86::MOV32ri, X86::MOV32ri,
8242                                                false);
8243   case X86::VASTART_SAVE_XMM_REGS:
8244     return EmitVAStartSaveXMMRegsWithCustomInserter(MI, BB);
8245   }
8246 }
8247
8248 //===----------------------------------------------------------------------===//
8249 //                           X86 Optimization Hooks
8250 //===----------------------------------------------------------------------===//
8251
8252 void X86TargetLowering::computeMaskedBitsForTargetNode(const SDValue Op,
8253                                                        const APInt &Mask,
8254                                                        APInt &KnownZero,
8255                                                        APInt &KnownOne,
8256                                                        const SelectionDAG &DAG,
8257                                                        unsigned Depth) const {
8258   unsigned Opc = Op.getOpcode();
8259   assert((Opc >= ISD::BUILTIN_OP_END ||
8260           Opc == ISD::INTRINSIC_WO_CHAIN ||
8261           Opc == ISD::INTRINSIC_W_CHAIN ||
8262           Opc == ISD::INTRINSIC_VOID) &&
8263          "Should use MaskedValueIsZero if you don't know whether Op"
8264          " is a target node!");
8265
8266   KnownZero = KnownOne = APInt(Mask.getBitWidth(), 0);   // Don't know anything.
8267   switch (Opc) {
8268   default: break;
8269   case X86ISD::ADD:
8270   case X86ISD::SUB:
8271   case X86ISD::SMUL:
8272   case X86ISD::UMUL:
8273   case X86ISD::INC:
8274   case X86ISD::DEC:
8275   case X86ISD::OR:
8276   case X86ISD::XOR:
8277   case X86ISD::AND:
8278     // These nodes' second result is a boolean.
8279     if (Op.getResNo() == 0)
8280       break;
8281     // Fallthrough
8282   case X86ISD::SETCC:
8283     KnownZero |= APInt::getHighBitsSet(Mask.getBitWidth(),
8284                                        Mask.getBitWidth() - 1);
8285     break;
8286   }
8287 }
8288
8289 /// isGAPlusOffset - Returns true (and the GlobalValue and the offset) if the
8290 /// node is a GlobalAddress + offset.
8291 bool X86TargetLowering::isGAPlusOffset(SDNode *N,
8292                                        GlobalValue* &GA, int64_t &Offset) const{
8293   if (N->getOpcode() == X86ISD::Wrapper) {
8294     if (isa<GlobalAddressSDNode>(N->getOperand(0))) {
8295       GA = cast<GlobalAddressSDNode>(N->getOperand(0))->getGlobal();
8296       Offset = cast<GlobalAddressSDNode>(N->getOperand(0))->getOffset();
8297       return true;
8298     }
8299   }
8300   return TargetLowering::isGAPlusOffset(N, GA, Offset);
8301 }
8302
8303 static bool isBaseAlignmentOfN(unsigned N, SDNode *Base,
8304                                const TargetLowering &TLI) {
8305   GlobalValue *GV;
8306   int64_t Offset = 0;
8307   if (TLI.isGAPlusOffset(Base, GV, Offset))
8308     return (GV->getAlignment() >= N && (Offset % N) == 0);
8309   // DAG combine handles the stack object case.
8310   return false;
8311 }
8312
8313 static bool EltsFromConsecutiveLoads(ShuffleVectorSDNode *N, unsigned NumElems,
8314                                      EVT EltVT, LoadSDNode *&LDBase,
8315                                      unsigned &LastLoadedElt,
8316                                      SelectionDAG &DAG, MachineFrameInfo *MFI,
8317                                      const TargetLowering &TLI) {
8318   LDBase = NULL;
8319   LastLoadedElt = -1U;
8320   for (unsigned i = 0; i < NumElems; ++i) {
8321     if (N->getMaskElt(i) < 0) {
8322       if (!LDBase)
8323         return false;
8324       continue;
8325     }
8326
8327     SDValue Elt = DAG.getShuffleScalarElt(N, i);
8328     if (!Elt.getNode() ||
8329         (Elt.getOpcode() != ISD::UNDEF && !ISD::isNON_EXTLoad(Elt.getNode())))
8330       return false;
8331     if (!LDBase) {
8332       if (Elt.getNode()->getOpcode() == ISD::UNDEF)
8333         return false;
8334       LDBase = cast<LoadSDNode>(Elt.getNode());
8335       LastLoadedElt = i;
8336       continue;
8337     }
8338     if (Elt.getOpcode() == ISD::UNDEF)
8339       continue;
8340
8341     LoadSDNode *LD = cast<LoadSDNode>(Elt);
8342     if (!TLI.isConsecutiveLoad(LD, LDBase, EltVT.getSizeInBits()/8, i, MFI))
8343       return false;
8344     LastLoadedElt = i;
8345   }
8346   return true;
8347 }
8348
8349 /// PerformShuffleCombine - Combine a vector_shuffle that is equal to
8350 /// build_vector load1, load2, load3, load4, <0, 1, 2, 3> into a 128-bit load
8351 /// if the load addresses are consecutive, non-overlapping, and in the right
8352 /// order.  In the case of v2i64, it will see if it can rewrite the
8353 /// shuffle to be an appropriate build vector so it can take advantage of
8354 // performBuildVectorCombine.
8355 static SDValue PerformShuffleCombine(SDNode *N, SelectionDAG &DAG,
8356                                      const TargetLowering &TLI) {
8357   DebugLoc dl = N->getDebugLoc();
8358   EVT VT = N->getValueType(0);
8359   EVT EltVT = VT.getVectorElementType();
8360   ShuffleVectorSDNode *SVN = cast<ShuffleVectorSDNode>(N);
8361   unsigned NumElems = VT.getVectorNumElements();
8362
8363   if (VT.getSizeInBits() != 128)
8364     return SDValue();
8365
8366   // Try to combine a vector_shuffle into a 128-bit load.
8367   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
8368   LoadSDNode *LD = NULL;
8369   unsigned LastLoadedElt;
8370   if (!EltsFromConsecutiveLoads(SVN, NumElems, EltVT, LD, LastLoadedElt, DAG,
8371                                 MFI, TLI))
8372     return SDValue();
8373
8374   if (LastLoadedElt == NumElems - 1) {
8375     if (isBaseAlignmentOfN(16, LD->getBasePtr().getNode(), TLI))
8376       return DAG.getLoad(VT, dl, LD->getChain(), LD->getBasePtr(),
8377                          LD->getSrcValue(), LD->getSrcValueOffset(),
8378                          LD->isVolatile());
8379     return DAG.getLoad(VT, dl, LD->getChain(), LD->getBasePtr(),
8380                        LD->getSrcValue(), LD->getSrcValueOffset(),
8381                        LD->isVolatile(), LD->getAlignment());
8382   } else if (NumElems == 4 && LastLoadedElt == 1) {
8383     SDVTList Tys = DAG.getVTList(MVT::v2i64, MVT::Other);
8384     SDValue Ops[] = { LD->getChain(), LD->getBasePtr() };
8385     SDValue ResNode = DAG.getNode(X86ISD::VZEXT_LOAD, dl, Tys, Ops, 2);
8386     return DAG.getNode(ISD::BIT_CONVERT, dl, VT, ResNode);
8387   }
8388   return SDValue();
8389 }
8390
8391 /// PerformSELECTCombine - Do target-specific dag combines on SELECT nodes.
8392 static SDValue PerformSELECTCombine(SDNode *N, SelectionDAG &DAG,
8393                                     const X86Subtarget *Subtarget) {
8394   DebugLoc DL = N->getDebugLoc();
8395   SDValue Cond = N->getOperand(0);
8396   // Get the LHS/RHS of the select.
8397   SDValue LHS = N->getOperand(1);
8398   SDValue RHS = N->getOperand(2);
8399
8400   // If we have SSE[12] support, try to form min/max nodes. SSE min/max
8401   // instructions have the peculiarity that if either operand is a NaN,
8402   // they chose what we call the RHS operand (and as such are not symmetric).
8403   // It happens that this matches the semantics of the common C idiom
8404   // x<y?x:y and related forms, so we can recognize these cases.
8405   if (Subtarget->hasSSE2() &&
8406       (LHS.getValueType() == MVT::f32 || LHS.getValueType() == MVT::f64) &&
8407       Cond.getOpcode() == ISD::SETCC) {
8408     ISD::CondCode CC = cast<CondCodeSDNode>(Cond.getOperand(2))->get();
8409
8410     unsigned Opcode = 0;
8411     // Check for x CC y ? x : y.
8412     if (LHS == Cond.getOperand(0) && RHS == Cond.getOperand(1)) {
8413       switch (CC) {
8414       default: break;
8415       case ISD::SETULT:
8416         // This can be a min if we can prove that at least one of the operands
8417         // is not a nan.
8418         if (!FiniteOnlyFPMath()) {
8419           if (DAG.isKnownNeverNaN(RHS)) {
8420             // Put the potential NaN in the RHS so that SSE will preserve it.
8421             std::swap(LHS, RHS);
8422           } else if (!DAG.isKnownNeverNaN(LHS))
8423             break;
8424         }
8425         Opcode = X86ISD::FMIN;
8426         break;
8427       case ISD::SETOLE:
8428         // This can be a min if we can prove that at least one of the operands
8429         // is not a nan.
8430         if (!FiniteOnlyFPMath()) {
8431           if (DAG.isKnownNeverNaN(LHS)) {
8432             // Put the potential NaN in the RHS so that SSE will preserve it.
8433             std::swap(LHS, RHS);
8434           } else if (!DAG.isKnownNeverNaN(RHS))
8435             break;
8436         }
8437         Opcode = X86ISD::FMIN;
8438         break;
8439       case ISD::SETULE:
8440         // This can be a min, but if either operand is a NaN we need it to
8441         // preserve the original LHS.
8442         std::swap(LHS, RHS);
8443       case ISD::SETOLT:
8444       case ISD::SETLT:
8445       case ISD::SETLE:
8446         Opcode = X86ISD::FMIN;
8447         break;
8448
8449       case ISD::SETOGE:
8450         // This can be a max if we can prove that at least one of the operands
8451         // is not a nan.
8452         if (!FiniteOnlyFPMath()) {
8453           if (DAG.isKnownNeverNaN(LHS)) {
8454             // Put the potential NaN in the RHS so that SSE will preserve it.
8455             std::swap(LHS, RHS);
8456           } else if (!DAG.isKnownNeverNaN(RHS))
8457             break;
8458         }
8459         Opcode = X86ISD::FMAX;
8460         break;
8461       case ISD::SETUGT:
8462         // This can be a max if we can prove that at least one of the operands
8463         // is not a nan.
8464         if (!FiniteOnlyFPMath()) {
8465           if (DAG.isKnownNeverNaN(RHS)) {
8466             // Put the potential NaN in the RHS so that SSE will preserve it.
8467             std::swap(LHS, RHS);
8468           } else if (!DAG.isKnownNeverNaN(LHS))
8469             break;
8470         }
8471         Opcode = X86ISD::FMAX;
8472         break;
8473       case ISD::SETUGE:
8474         // This can be a max, but if either operand is a NaN we need it to
8475         // preserve the original LHS.
8476         std::swap(LHS, RHS);
8477       case ISD::SETOGT:
8478       case ISD::SETGT:
8479       case ISD::SETGE:
8480         Opcode = X86ISD::FMAX;
8481         break;
8482       }
8483     // Check for x CC y ? y : x -- a min/max with reversed arms.
8484     } else if (LHS == Cond.getOperand(1) && RHS == Cond.getOperand(0)) {
8485       switch (CC) {
8486       default: break;
8487       case ISD::SETOGE:
8488         // This can be a min if we can prove that at least one of the operands
8489         // is not a nan.
8490         if (!FiniteOnlyFPMath()) {
8491           if (DAG.isKnownNeverNaN(RHS)) {
8492             // Put the potential NaN in the RHS so that SSE will preserve it.
8493             std::swap(LHS, RHS);
8494           } else if (!DAG.isKnownNeverNaN(LHS))
8495             break;
8496         }
8497         Opcode = X86ISD::FMIN;
8498         break;
8499       case ISD::SETUGT:
8500         // This can be a min if we can prove that at least one of the operands
8501         // is not a nan.
8502         if (!FiniteOnlyFPMath()) {
8503           if (DAG.isKnownNeverNaN(LHS)) {
8504             // Put the potential NaN in the RHS so that SSE will preserve it.
8505             std::swap(LHS, RHS);
8506           } else if (!DAG.isKnownNeverNaN(RHS))
8507             break;
8508         }
8509         Opcode = X86ISD::FMIN;
8510         break;
8511       case ISD::SETUGE:
8512         // This can be a min, but if either operand is a NaN we need it to
8513         // preserve the original LHS.
8514         std::swap(LHS, RHS);
8515       case ISD::SETOGT:
8516       case ISD::SETGT:
8517       case ISD::SETGE:
8518         Opcode = X86ISD::FMIN;
8519         break;
8520
8521       case ISD::SETULT:
8522         // This can be a max if we can prove that at least one of the operands
8523         // is not a nan.
8524         if (!FiniteOnlyFPMath()) {
8525           if (DAG.isKnownNeverNaN(LHS)) {
8526             // Put the potential NaN in the RHS so that SSE will preserve it.
8527             std::swap(LHS, RHS);
8528           } else if (!DAG.isKnownNeverNaN(RHS))
8529             break;
8530         }
8531         Opcode = X86ISD::FMAX;
8532         break;
8533       case ISD::SETOLE:
8534         // This can be a max if we can prove that at least one of the operands
8535         // is not a nan.
8536         if (!FiniteOnlyFPMath()) {
8537           if (DAG.isKnownNeverNaN(RHS)) {
8538             // Put the potential NaN in the RHS so that SSE will preserve it.
8539             std::swap(LHS, RHS);
8540           } else if (!DAG.isKnownNeverNaN(LHS))
8541             break;
8542         }
8543         Opcode = X86ISD::FMAX;
8544         break;
8545       case ISD::SETULE:
8546         // This can be a max, but if either operand is a NaN we need it to
8547         // preserve the original LHS.
8548         std::swap(LHS, RHS);
8549       case ISD::SETOLT:
8550       case ISD::SETLT:
8551       case ISD::SETLE:
8552         Opcode = X86ISD::FMAX;
8553         break;
8554       }
8555     }
8556
8557     if (Opcode)
8558       return DAG.getNode(Opcode, DL, N->getValueType(0), LHS, RHS);
8559   }
8560
8561   // If this is a select between two integer constants, try to do some
8562   // optimizations.
8563   if (ConstantSDNode *TrueC = dyn_cast<ConstantSDNode>(LHS)) {
8564     if (ConstantSDNode *FalseC = dyn_cast<ConstantSDNode>(RHS))
8565       // Don't do this for crazy integer types.
8566       if (DAG.getTargetLoweringInfo().isTypeLegal(LHS.getValueType())) {
8567         // If this is efficiently invertible, canonicalize the LHSC/RHSC values
8568         // so that TrueC (the true value) is larger than FalseC.
8569         bool NeedsCondInvert = false;
8570
8571         if (TrueC->getAPIntValue().ult(FalseC->getAPIntValue()) &&
8572             // Efficiently invertible.
8573             (Cond.getOpcode() == ISD::SETCC ||  // setcc -> invertible.
8574              (Cond.getOpcode() == ISD::XOR &&   // xor(X, C) -> invertible.
8575               isa<ConstantSDNode>(Cond.getOperand(1))))) {
8576           NeedsCondInvert = true;
8577           std::swap(TrueC, FalseC);
8578         }
8579
8580         // Optimize C ? 8 : 0 -> zext(C) << 3.  Likewise for any pow2/0.
8581         if (FalseC->getAPIntValue() == 0 &&
8582             TrueC->getAPIntValue().isPowerOf2()) {
8583           if (NeedsCondInvert) // Invert the condition if needed.
8584             Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
8585                                DAG.getConstant(1, Cond.getValueType()));
8586
8587           // Zero extend the condition if needed.
8588           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, LHS.getValueType(), Cond);
8589
8590           unsigned ShAmt = TrueC->getAPIntValue().logBase2();
8591           return DAG.getNode(ISD::SHL, DL, LHS.getValueType(), Cond,
8592                              DAG.getConstant(ShAmt, MVT::i8));
8593         }
8594
8595         // Optimize Cond ? cst+1 : cst -> zext(setcc(C)+cst.
8596         if (FalseC->getAPIntValue()+1 == TrueC->getAPIntValue()) {
8597           if (NeedsCondInvert) // Invert the condition if needed.
8598             Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
8599                                DAG.getConstant(1, Cond.getValueType()));
8600
8601           // Zero extend the condition if needed.
8602           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL,
8603                              FalseC->getValueType(0), Cond);
8604           return DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
8605                              SDValue(FalseC, 0));
8606         }
8607
8608         // Optimize cases that will turn into an LEA instruction.  This requires
8609         // an i32 or i64 and an efficient multiplier (1, 2, 3, 4, 5, 8, 9).
8610         if (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i64) {
8611           uint64_t Diff = TrueC->getZExtValue()-FalseC->getZExtValue();
8612           if (N->getValueType(0) == MVT::i32) Diff = (unsigned)Diff;
8613
8614           bool isFastMultiplier = false;
8615           if (Diff < 10) {
8616             switch ((unsigned char)Diff) {
8617               default: break;
8618               case 1:  // result = add base, cond
8619               case 2:  // result = lea base(    , cond*2)
8620               case 3:  // result = lea base(cond, cond*2)
8621               case 4:  // result = lea base(    , cond*4)
8622               case 5:  // result = lea base(cond, cond*4)
8623               case 8:  // result = lea base(    , cond*8)
8624               case 9:  // result = lea base(cond, cond*8)
8625                 isFastMultiplier = true;
8626                 break;
8627             }
8628           }
8629
8630           if (isFastMultiplier) {
8631             APInt Diff = TrueC->getAPIntValue()-FalseC->getAPIntValue();
8632             if (NeedsCondInvert) // Invert the condition if needed.
8633               Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
8634                                  DAG.getConstant(1, Cond.getValueType()));
8635
8636             // Zero extend the condition if needed.
8637             Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, FalseC->getValueType(0),
8638                                Cond);
8639             // Scale the condition by the difference.
8640             if (Diff != 1)
8641               Cond = DAG.getNode(ISD::MUL, DL, Cond.getValueType(), Cond,
8642                                  DAG.getConstant(Diff, Cond.getValueType()));
8643
8644             // Add the base if non-zero.
8645             if (FalseC->getAPIntValue() != 0)
8646               Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
8647                                  SDValue(FalseC, 0));
8648             return Cond;
8649           }
8650         }
8651       }
8652   }
8653
8654   return SDValue();
8655 }
8656
8657 /// Optimize X86ISD::CMOV [LHS, RHS, CONDCODE (e.g. X86::COND_NE), CONDVAL]
8658 static SDValue PerformCMOVCombine(SDNode *N, SelectionDAG &DAG,
8659                                   TargetLowering::DAGCombinerInfo &DCI) {
8660   DebugLoc DL = N->getDebugLoc();
8661
8662   // If the flag operand isn't dead, don't touch this CMOV.
8663   if (N->getNumValues() == 2 && !SDValue(N, 1).use_empty())
8664     return SDValue();
8665
8666   // If this is a select between two integer constants, try to do some
8667   // optimizations.  Note that the operands are ordered the opposite of SELECT
8668   // operands.
8669   if (ConstantSDNode *TrueC = dyn_cast<ConstantSDNode>(N->getOperand(1))) {
8670     if (ConstantSDNode *FalseC = dyn_cast<ConstantSDNode>(N->getOperand(0))) {
8671       // Canonicalize the TrueC/FalseC values so that TrueC (the true value) is
8672       // larger than FalseC (the false value).
8673       X86::CondCode CC = (X86::CondCode)N->getConstantOperandVal(2);
8674
8675       if (TrueC->getAPIntValue().ult(FalseC->getAPIntValue())) {
8676         CC = X86::GetOppositeBranchCondition(CC);
8677         std::swap(TrueC, FalseC);
8678       }
8679
8680       // Optimize C ? 8 : 0 -> zext(setcc(C)) << 3.  Likewise for any pow2/0.
8681       // This is efficient for any integer data type (including i8/i16) and
8682       // shift amount.
8683       if (FalseC->getAPIntValue() == 0 && TrueC->getAPIntValue().isPowerOf2()) {
8684         SDValue Cond = N->getOperand(3);
8685         Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
8686                            DAG.getConstant(CC, MVT::i8), Cond);
8687
8688         // Zero extend the condition if needed.
8689         Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, TrueC->getValueType(0), Cond);
8690
8691         unsigned ShAmt = TrueC->getAPIntValue().logBase2();
8692         Cond = DAG.getNode(ISD::SHL, DL, Cond.getValueType(), Cond,
8693                            DAG.getConstant(ShAmt, MVT::i8));
8694         if (N->getNumValues() == 2)  // Dead flag value?
8695           return DCI.CombineTo(N, Cond, SDValue());
8696         return Cond;
8697       }
8698
8699       // Optimize Cond ? cst+1 : cst -> zext(setcc(C)+cst.  This is efficient
8700       // for any integer data type, including i8/i16.
8701       if (FalseC->getAPIntValue()+1 == TrueC->getAPIntValue()) {
8702         SDValue Cond = N->getOperand(3);
8703         Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
8704                            DAG.getConstant(CC, MVT::i8), Cond);
8705
8706         // Zero extend the condition if needed.
8707         Cond = DAG.getNode(ISD::ZERO_EXTEND, DL,
8708                            FalseC->getValueType(0), Cond);
8709         Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
8710                            SDValue(FalseC, 0));
8711
8712         if (N->getNumValues() == 2)  // Dead flag value?
8713           return DCI.CombineTo(N, Cond, SDValue());
8714         return Cond;
8715       }
8716
8717       // Optimize cases that will turn into an LEA instruction.  This requires
8718       // an i32 or i64 and an efficient multiplier (1, 2, 3, 4, 5, 8, 9).
8719       if (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i64) {
8720         uint64_t Diff = TrueC->getZExtValue()-FalseC->getZExtValue();
8721         if (N->getValueType(0) == MVT::i32) Diff = (unsigned)Diff;
8722
8723         bool isFastMultiplier = false;
8724         if (Diff < 10) {
8725           switch ((unsigned char)Diff) {
8726           default: break;
8727           case 1:  // result = add base, cond
8728           case 2:  // result = lea base(    , cond*2)
8729           case 3:  // result = lea base(cond, cond*2)
8730           case 4:  // result = lea base(    , cond*4)
8731           case 5:  // result = lea base(cond, cond*4)
8732           case 8:  // result = lea base(    , cond*8)
8733           case 9:  // result = lea base(cond, cond*8)
8734             isFastMultiplier = true;
8735             break;
8736           }
8737         }
8738
8739         if (isFastMultiplier) {
8740           APInt Diff = TrueC->getAPIntValue()-FalseC->getAPIntValue();
8741           SDValue Cond = N->getOperand(3);
8742           Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
8743                              DAG.getConstant(CC, MVT::i8), Cond);
8744           // Zero extend the condition if needed.
8745           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, FalseC->getValueType(0),
8746                              Cond);
8747           // Scale the condition by the difference.
8748           if (Diff != 1)
8749             Cond = DAG.getNode(ISD::MUL, DL, Cond.getValueType(), Cond,
8750                                DAG.getConstant(Diff, Cond.getValueType()));
8751
8752           // Add the base if non-zero.
8753           if (FalseC->getAPIntValue() != 0)
8754             Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
8755                                SDValue(FalseC, 0));
8756           if (N->getNumValues() == 2)  // Dead flag value?
8757             return DCI.CombineTo(N, Cond, SDValue());
8758           return Cond;
8759         }
8760       }
8761     }
8762   }
8763   return SDValue();
8764 }
8765
8766
8767 /// PerformMulCombine - Optimize a single multiply with constant into two
8768 /// in order to implement it with two cheaper instructions, e.g.
8769 /// LEA + SHL, LEA + LEA.
8770 static SDValue PerformMulCombine(SDNode *N, SelectionDAG &DAG,
8771                                  TargetLowering::DAGCombinerInfo &DCI) {
8772   if (DAG.getMachineFunction().
8773       getFunction()->hasFnAttr(Attribute::OptimizeForSize))
8774     return SDValue();
8775
8776   if (DCI.isBeforeLegalize() || DCI.isCalledByLegalizer())
8777     return SDValue();
8778
8779   EVT VT = N->getValueType(0);
8780   if (VT != MVT::i64)
8781     return SDValue();
8782
8783   ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(1));
8784   if (!C)
8785     return SDValue();
8786   uint64_t MulAmt = C->getZExtValue();
8787   if (isPowerOf2_64(MulAmt) || MulAmt == 3 || MulAmt == 5 || MulAmt == 9)
8788     return SDValue();
8789
8790   uint64_t MulAmt1 = 0;
8791   uint64_t MulAmt2 = 0;
8792   if ((MulAmt % 9) == 0) {
8793     MulAmt1 = 9;
8794     MulAmt2 = MulAmt / 9;
8795   } else if ((MulAmt % 5) == 0) {
8796     MulAmt1 = 5;
8797     MulAmt2 = MulAmt / 5;
8798   } else if ((MulAmt % 3) == 0) {
8799     MulAmt1 = 3;
8800     MulAmt2 = MulAmt / 3;
8801   }
8802   if (MulAmt2 &&
8803       (isPowerOf2_64(MulAmt2) || MulAmt2 == 3 || MulAmt2 == 5 || MulAmt2 == 9)){
8804     DebugLoc DL = N->getDebugLoc();
8805
8806     if (isPowerOf2_64(MulAmt2) &&
8807         !(N->hasOneUse() && N->use_begin()->getOpcode() == ISD::ADD))
8808       // If second multiplifer is pow2, issue it first. We want the multiply by
8809       // 3, 5, or 9 to be folded into the addressing mode unless the lone use
8810       // is an add.
8811       std::swap(MulAmt1, MulAmt2);
8812
8813     SDValue NewMul;
8814     if (isPowerOf2_64(MulAmt1))
8815       NewMul = DAG.getNode(ISD::SHL, DL, VT, N->getOperand(0),
8816                            DAG.getConstant(Log2_64(MulAmt1), MVT::i8));
8817     else
8818       NewMul = DAG.getNode(X86ISD::MUL_IMM, DL, VT, N->getOperand(0),
8819                            DAG.getConstant(MulAmt1, VT));
8820
8821     if (isPowerOf2_64(MulAmt2))
8822       NewMul = DAG.getNode(ISD::SHL, DL, VT, NewMul,
8823                            DAG.getConstant(Log2_64(MulAmt2), MVT::i8));
8824     else
8825       NewMul = DAG.getNode(X86ISD::MUL_IMM, DL, VT, NewMul,
8826                            DAG.getConstant(MulAmt2, VT));
8827
8828     // Do not add new nodes to DAG combiner worklist.
8829     DCI.CombineTo(N, NewMul, false);
8830   }
8831   return SDValue();
8832 }
8833
8834
8835 /// PerformShiftCombine - Transforms vector shift nodes to use vector shifts
8836 ///                       when possible.
8837 static SDValue PerformShiftCombine(SDNode* N, SelectionDAG &DAG,
8838                                    const X86Subtarget *Subtarget) {
8839   // On X86 with SSE2 support, we can transform this to a vector shift if
8840   // all elements are shifted by the same amount.  We can't do this in legalize
8841   // because the a constant vector is typically transformed to a constant pool
8842   // so we have no knowledge of the shift amount.
8843   if (!Subtarget->hasSSE2())
8844     return SDValue();
8845
8846   EVT VT = N->getValueType(0);
8847   if (VT != MVT::v2i64 && VT != MVT::v4i32 && VT != MVT::v8i16)
8848     return SDValue();
8849
8850   SDValue ShAmtOp = N->getOperand(1);
8851   EVT EltVT = VT.getVectorElementType();
8852   DebugLoc DL = N->getDebugLoc();
8853   SDValue BaseShAmt = SDValue();
8854   if (ShAmtOp.getOpcode() == ISD::BUILD_VECTOR) {
8855     unsigned NumElts = VT.getVectorNumElements();
8856     unsigned i = 0;
8857     for (; i != NumElts; ++i) {
8858       SDValue Arg = ShAmtOp.getOperand(i);
8859       if (Arg.getOpcode() == ISD::UNDEF) continue;
8860       BaseShAmt = Arg;
8861       break;
8862     }
8863     for (; i != NumElts; ++i) {
8864       SDValue Arg = ShAmtOp.getOperand(i);
8865       if (Arg.getOpcode() == ISD::UNDEF) continue;
8866       if (Arg != BaseShAmt) {
8867         return SDValue();
8868       }
8869     }
8870   } else if (ShAmtOp.getOpcode() == ISD::VECTOR_SHUFFLE &&
8871              cast<ShuffleVectorSDNode>(ShAmtOp)->isSplat()) {
8872     SDValue InVec = ShAmtOp.getOperand(0);
8873     if (InVec.getOpcode() == ISD::BUILD_VECTOR) {
8874       unsigned NumElts = InVec.getValueType().getVectorNumElements();
8875       unsigned i = 0;
8876       for (; i != NumElts; ++i) {
8877         SDValue Arg = InVec.getOperand(i);
8878         if (Arg.getOpcode() == ISD::UNDEF) continue;
8879         BaseShAmt = Arg;
8880         break;
8881       }
8882     } else if (InVec.getOpcode() == ISD::INSERT_VECTOR_ELT) {
8883        if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(InVec.getOperand(2))) {
8884          unsigned SplatIdx = cast<ShuffleVectorSDNode>(ShAmtOp)->getSplatIndex();
8885          if (C->getZExtValue() == SplatIdx)
8886            BaseShAmt = InVec.getOperand(1);
8887        }
8888     }
8889     if (BaseShAmt.getNode() == 0)
8890       BaseShAmt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, EltVT, ShAmtOp,
8891                               DAG.getIntPtrConstant(0));
8892   } else
8893     return SDValue();
8894
8895   // The shift amount is an i32.
8896   if (EltVT.bitsGT(MVT::i32))
8897     BaseShAmt = DAG.getNode(ISD::TRUNCATE, DL, MVT::i32, BaseShAmt);
8898   else if (EltVT.bitsLT(MVT::i32))
8899     BaseShAmt = DAG.getNode(ISD::ZERO_EXTEND, DL, MVT::i32, BaseShAmt);
8900
8901   // The shift amount is identical so we can do a vector shift.
8902   SDValue  ValOp = N->getOperand(0);
8903   switch (N->getOpcode()) {
8904   default:
8905     llvm_unreachable("Unknown shift opcode!");
8906     break;
8907   case ISD::SHL:
8908     if (VT == MVT::v2i64)
8909       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
8910                          DAG.getConstant(Intrinsic::x86_sse2_pslli_q, MVT::i32),
8911                          ValOp, BaseShAmt);
8912     if (VT == MVT::v4i32)
8913       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
8914                          DAG.getConstant(Intrinsic::x86_sse2_pslli_d, MVT::i32),
8915                          ValOp, BaseShAmt);
8916     if (VT == MVT::v8i16)
8917       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
8918                          DAG.getConstant(Intrinsic::x86_sse2_pslli_w, MVT::i32),
8919                          ValOp, BaseShAmt);
8920     break;
8921   case ISD::SRA:
8922     if (VT == MVT::v4i32)
8923       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
8924                          DAG.getConstant(Intrinsic::x86_sse2_psrai_d, MVT::i32),
8925                          ValOp, BaseShAmt);
8926     if (VT == MVT::v8i16)
8927       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
8928                          DAG.getConstant(Intrinsic::x86_sse2_psrai_w, MVT::i32),
8929                          ValOp, BaseShAmt);
8930     break;
8931   case ISD::SRL:
8932     if (VT == MVT::v2i64)
8933       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
8934                          DAG.getConstant(Intrinsic::x86_sse2_psrli_q, MVT::i32),
8935                          ValOp, BaseShAmt);
8936     if (VT == MVT::v4i32)
8937       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
8938                          DAG.getConstant(Intrinsic::x86_sse2_psrli_d, MVT::i32),
8939                          ValOp, BaseShAmt);
8940     if (VT ==  MVT::v8i16)
8941       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
8942                          DAG.getConstant(Intrinsic::x86_sse2_psrli_w, MVT::i32),
8943                          ValOp, BaseShAmt);
8944     break;
8945   }
8946   return SDValue();
8947 }
8948
8949 /// PerformSTORECombine - Do target-specific dag combines on STORE nodes.
8950 static SDValue PerformSTORECombine(SDNode *N, SelectionDAG &DAG,
8951                                    const X86Subtarget *Subtarget) {
8952   // Turn load->store of MMX types into GPR load/stores.  This avoids clobbering
8953   // the FP state in cases where an emms may be missing.
8954   // A preferable solution to the general problem is to figure out the right
8955   // places to insert EMMS.  This qualifies as a quick hack.
8956
8957   // Similarly, turn load->store of i64 into double load/stores in 32-bit mode.
8958   StoreSDNode *St = cast<StoreSDNode>(N);
8959   EVT VT = St->getValue().getValueType();
8960   if (VT.getSizeInBits() != 64)
8961     return SDValue();
8962
8963   const Function *F = DAG.getMachineFunction().getFunction();
8964   bool NoImplicitFloatOps = F->hasFnAttr(Attribute::NoImplicitFloat);
8965   bool F64IsLegal = !UseSoftFloat && !NoImplicitFloatOps
8966     && Subtarget->hasSSE2();
8967   if ((VT.isVector() ||
8968        (VT == MVT::i64 && F64IsLegal && !Subtarget->is64Bit())) &&
8969       isa<LoadSDNode>(St->getValue()) &&
8970       !cast<LoadSDNode>(St->getValue())->isVolatile() &&
8971       St->getChain().hasOneUse() && !St->isVolatile()) {
8972     SDNode* LdVal = St->getValue().getNode();
8973     LoadSDNode *Ld = 0;
8974     int TokenFactorIndex = -1;
8975     SmallVector<SDValue, 8> Ops;
8976     SDNode* ChainVal = St->getChain().getNode();
8977     // Must be a store of a load.  We currently handle two cases:  the load
8978     // is a direct child, and it's under an intervening TokenFactor.  It is
8979     // possible to dig deeper under nested TokenFactors.
8980     if (ChainVal == LdVal)
8981       Ld = cast<LoadSDNode>(St->getChain());
8982     else if (St->getValue().hasOneUse() &&
8983              ChainVal->getOpcode() == ISD::TokenFactor) {
8984       for (unsigned i=0, e = ChainVal->getNumOperands(); i != e; ++i) {
8985         if (ChainVal->getOperand(i).getNode() == LdVal) {
8986           TokenFactorIndex = i;
8987           Ld = cast<LoadSDNode>(St->getValue());
8988         } else
8989           Ops.push_back(ChainVal->getOperand(i));
8990       }
8991     }
8992
8993     if (!Ld || !ISD::isNormalLoad(Ld))
8994       return SDValue();
8995
8996     // If this is not the MMX case, i.e. we are just turning i64 load/store
8997     // into f64 load/store, avoid the transformation if there are multiple
8998     // uses of the loaded value.
8999     if (!VT.isVector() && !Ld->hasNUsesOfValue(1, 0))
9000       return SDValue();
9001
9002     DebugLoc LdDL = Ld->getDebugLoc();
9003     DebugLoc StDL = N->getDebugLoc();
9004     // If we are a 64-bit capable x86, lower to a single movq load/store pair.
9005     // Otherwise, if it's legal to use f64 SSE instructions, use f64 load/store
9006     // pair instead.
9007     if (Subtarget->is64Bit() || F64IsLegal) {
9008       EVT LdVT = Subtarget->is64Bit() ? MVT::i64 : MVT::f64;
9009       SDValue NewLd = DAG.getLoad(LdVT, LdDL, Ld->getChain(),
9010                                   Ld->getBasePtr(), Ld->getSrcValue(),
9011                                   Ld->getSrcValueOffset(), Ld->isVolatile(),
9012                                   Ld->getAlignment());
9013       SDValue NewChain = NewLd.getValue(1);
9014       if (TokenFactorIndex != -1) {
9015         Ops.push_back(NewChain);
9016         NewChain = DAG.getNode(ISD::TokenFactor, LdDL, MVT::Other, &Ops[0],
9017                                Ops.size());
9018       }
9019       return DAG.getStore(NewChain, StDL, NewLd, St->getBasePtr(),
9020                           St->getSrcValue(), St->getSrcValueOffset(),
9021                           St->isVolatile(), St->getAlignment());
9022     }
9023
9024     // Otherwise, lower to two pairs of 32-bit loads / stores.
9025     SDValue LoAddr = Ld->getBasePtr();
9026     SDValue HiAddr = DAG.getNode(ISD::ADD, LdDL, MVT::i32, LoAddr,
9027                                  DAG.getConstant(4, MVT::i32));
9028
9029     SDValue LoLd = DAG.getLoad(MVT::i32, LdDL, Ld->getChain(), LoAddr,
9030                                Ld->getSrcValue(), Ld->getSrcValueOffset(),
9031                                Ld->isVolatile(), Ld->getAlignment());
9032     SDValue HiLd = DAG.getLoad(MVT::i32, LdDL, Ld->getChain(), HiAddr,
9033                                Ld->getSrcValue(), Ld->getSrcValueOffset()+4,
9034                                Ld->isVolatile(),
9035                                MinAlign(Ld->getAlignment(), 4));
9036
9037     SDValue NewChain = LoLd.getValue(1);
9038     if (TokenFactorIndex != -1) {
9039       Ops.push_back(LoLd);
9040       Ops.push_back(HiLd);
9041       NewChain = DAG.getNode(ISD::TokenFactor, LdDL, MVT::Other, &Ops[0],
9042                              Ops.size());
9043     }
9044
9045     LoAddr = St->getBasePtr();
9046     HiAddr = DAG.getNode(ISD::ADD, StDL, MVT::i32, LoAddr,
9047                          DAG.getConstant(4, MVT::i32));
9048
9049     SDValue LoSt = DAG.getStore(NewChain, StDL, LoLd, LoAddr,
9050                                 St->getSrcValue(), St->getSrcValueOffset(),
9051                                 St->isVolatile(), St->getAlignment());
9052     SDValue HiSt = DAG.getStore(NewChain, StDL, HiLd, HiAddr,
9053                                 St->getSrcValue(),
9054                                 St->getSrcValueOffset() + 4,
9055                                 St->isVolatile(),
9056                                 MinAlign(St->getAlignment(), 4));
9057     return DAG.getNode(ISD::TokenFactor, StDL, MVT::Other, LoSt, HiSt);
9058   }
9059   return SDValue();
9060 }
9061
9062 /// PerformFORCombine - Do target-specific dag combines on X86ISD::FOR and
9063 /// X86ISD::FXOR nodes.
9064 static SDValue PerformFORCombine(SDNode *N, SelectionDAG &DAG) {
9065   assert(N->getOpcode() == X86ISD::FOR || N->getOpcode() == X86ISD::FXOR);
9066   // F[X]OR(0.0, x) -> x
9067   // F[X]OR(x, 0.0) -> x
9068   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
9069     if (C->getValueAPF().isPosZero())
9070       return N->getOperand(1);
9071   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
9072     if (C->getValueAPF().isPosZero())
9073       return N->getOperand(0);
9074   return SDValue();
9075 }
9076
9077 /// PerformFANDCombine - Do target-specific dag combines on X86ISD::FAND nodes.
9078 static SDValue PerformFANDCombine(SDNode *N, SelectionDAG &DAG) {
9079   // FAND(0.0, x) -> 0.0
9080   // FAND(x, 0.0) -> 0.0
9081   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
9082     if (C->getValueAPF().isPosZero())
9083       return N->getOperand(0);
9084   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
9085     if (C->getValueAPF().isPosZero())
9086       return N->getOperand(1);
9087   return SDValue();
9088 }
9089
9090 static SDValue PerformBTCombine(SDNode *N,
9091                                 SelectionDAG &DAG,
9092                                 TargetLowering::DAGCombinerInfo &DCI) {
9093   // BT ignores high bits in the bit index operand.
9094   SDValue Op1 = N->getOperand(1);
9095   if (Op1.hasOneUse()) {
9096     unsigned BitWidth = Op1.getValueSizeInBits();
9097     APInt DemandedMask = APInt::getLowBitsSet(BitWidth, Log2_32(BitWidth));
9098     APInt KnownZero, KnownOne;
9099     TargetLowering::TargetLoweringOpt TLO(DAG);
9100     TargetLowering &TLI = DAG.getTargetLoweringInfo();
9101     if (TLO.ShrinkDemandedConstant(Op1, DemandedMask) ||
9102         TLI.SimplifyDemandedBits(Op1, DemandedMask, KnownZero, KnownOne, TLO))
9103       DCI.CommitTargetLoweringOpt(TLO);
9104   }
9105   return SDValue();
9106 }
9107
9108 static SDValue PerformVZEXT_MOVLCombine(SDNode *N, SelectionDAG &DAG) {
9109   SDValue Op = N->getOperand(0);
9110   if (Op.getOpcode() == ISD::BIT_CONVERT)
9111     Op = Op.getOperand(0);
9112   EVT VT = N->getValueType(0), OpVT = Op.getValueType();
9113   if (Op.getOpcode() == X86ISD::VZEXT_LOAD &&
9114       VT.getVectorElementType().getSizeInBits() ==
9115       OpVT.getVectorElementType().getSizeInBits()) {
9116     return DAG.getNode(ISD::BIT_CONVERT, N->getDebugLoc(), VT, Op);
9117   }
9118   return SDValue();
9119 }
9120
9121 // On X86 and X86-64, atomic operations are lowered to locked instructions.
9122 // Locked instructions, in turn, have implicit fence semantics (all memory
9123 // operations are flushed before issuing the locked instruction, and the
9124 // are not buffered), so we can fold away the common pattern of
9125 // fence-atomic-fence.
9126 static SDValue PerformMEMBARRIERCombine(SDNode* N, SelectionDAG &DAG) {
9127   SDValue atomic = N->getOperand(0);
9128   switch (atomic.getOpcode()) {
9129     case ISD::ATOMIC_CMP_SWAP:
9130     case ISD::ATOMIC_SWAP:
9131     case ISD::ATOMIC_LOAD_ADD:
9132     case ISD::ATOMIC_LOAD_SUB:
9133     case ISD::ATOMIC_LOAD_AND:
9134     case ISD::ATOMIC_LOAD_OR:
9135     case ISD::ATOMIC_LOAD_XOR:
9136     case ISD::ATOMIC_LOAD_NAND:
9137     case ISD::ATOMIC_LOAD_MIN:
9138     case ISD::ATOMIC_LOAD_MAX:
9139     case ISD::ATOMIC_LOAD_UMIN:
9140     case ISD::ATOMIC_LOAD_UMAX:
9141       break;
9142     default:
9143       return SDValue();
9144   }
9145
9146   SDValue fence = atomic.getOperand(0);
9147   if (fence.getOpcode() != ISD::MEMBARRIER)
9148     return SDValue();
9149
9150   switch (atomic.getOpcode()) {
9151     case ISD::ATOMIC_CMP_SWAP:
9152       return DAG.UpdateNodeOperands(atomic, fence.getOperand(0),
9153                                     atomic.getOperand(1), atomic.getOperand(2),
9154                                     atomic.getOperand(3));
9155     case ISD::ATOMIC_SWAP:
9156     case ISD::ATOMIC_LOAD_ADD:
9157     case ISD::ATOMIC_LOAD_SUB:
9158     case ISD::ATOMIC_LOAD_AND:
9159     case ISD::ATOMIC_LOAD_OR:
9160     case ISD::ATOMIC_LOAD_XOR:
9161     case ISD::ATOMIC_LOAD_NAND:
9162     case ISD::ATOMIC_LOAD_MIN:
9163     case ISD::ATOMIC_LOAD_MAX:
9164     case ISD::ATOMIC_LOAD_UMIN:
9165     case ISD::ATOMIC_LOAD_UMAX:
9166       return DAG.UpdateNodeOperands(atomic, fence.getOperand(0),
9167                                     atomic.getOperand(1), atomic.getOperand(2));
9168     default:
9169       return SDValue();
9170   }
9171 }
9172
9173 SDValue X86TargetLowering::PerformDAGCombine(SDNode *N,
9174                                              DAGCombinerInfo &DCI) const {
9175   SelectionDAG &DAG = DCI.DAG;
9176   switch (N->getOpcode()) {
9177   default: break;
9178   case ISD::VECTOR_SHUFFLE: return PerformShuffleCombine(N, DAG, *this);
9179   case ISD::SELECT:         return PerformSELECTCombine(N, DAG, Subtarget);
9180   case X86ISD::CMOV:        return PerformCMOVCombine(N, DAG, DCI);
9181   case ISD::MUL:            return PerformMulCombine(N, DAG, DCI);
9182   case ISD::SHL:
9183   case ISD::SRA:
9184   case ISD::SRL:            return PerformShiftCombine(N, DAG, Subtarget);
9185   case ISD::STORE:          return PerformSTORECombine(N, DAG, Subtarget);
9186   case X86ISD::FXOR:
9187   case X86ISD::FOR:         return PerformFORCombine(N, DAG);
9188   case X86ISD::FAND:        return PerformFANDCombine(N, DAG);
9189   case X86ISD::BT:          return PerformBTCombine(N, DAG, DCI);
9190   case X86ISD::VZEXT_MOVL:  return PerformVZEXT_MOVLCombine(N, DAG);
9191   case ISD::MEMBARRIER:     return PerformMEMBARRIERCombine(N, DAG);
9192   }
9193
9194   return SDValue();
9195 }
9196
9197 //===----------------------------------------------------------------------===//
9198 //                           X86 Inline Assembly Support
9199 //===----------------------------------------------------------------------===//
9200
9201 static bool LowerToBSwap(CallInst *CI) {
9202   // FIXME: this should verify that we are targetting a 486 or better.  If not,
9203   // we will turn this bswap into something that will be lowered to logical ops
9204   // instead of emitting the bswap asm.  For now, we don't support 486 or lower
9205   // so don't worry about this.
9206
9207   // Verify this is a simple bswap.
9208   if (CI->getNumOperands() != 2 ||
9209       CI->getType() != CI->getOperand(1)->getType() ||
9210       !CI->getType()->isInteger())
9211     return false;
9212
9213   const IntegerType *Ty = dyn_cast<IntegerType>(CI->getType());
9214   if (!Ty || Ty->getBitWidth() % 16 != 0)
9215     return false;
9216
9217   // Okay, we can do this xform, do so now.
9218   const Type *Tys[] = { Ty };
9219   Module *M = CI->getParent()->getParent()->getParent();
9220   Constant *Int = Intrinsic::getDeclaration(M, Intrinsic::bswap, Tys, 1);
9221
9222   Value *Op = CI->getOperand(1);
9223   Op = CallInst::Create(Int, Op, CI->getName(), CI);
9224
9225   CI->replaceAllUsesWith(Op);
9226   CI->eraseFromParent();
9227   return true;
9228 }
9229
9230 bool X86TargetLowering::ExpandInlineAsm(CallInst *CI) const {
9231   InlineAsm *IA = cast<InlineAsm>(CI->getCalledValue());
9232   std::vector<InlineAsm::ConstraintInfo> Constraints = IA->ParseConstraints();
9233
9234   std::string AsmStr = IA->getAsmString();
9235
9236   // TODO: should remove alternatives from the asmstring: "foo {a|b}" -> "foo a"
9237   std::vector<std::string> AsmPieces;
9238   SplitString(AsmStr, AsmPieces, "\n");  // ; as separator?
9239
9240   switch (AsmPieces.size()) {
9241   default: return false;
9242   case 1:
9243     AsmStr = AsmPieces[0];
9244     AsmPieces.clear();
9245     SplitString(AsmStr, AsmPieces, " \t");  // Split with whitespace.
9246
9247     // bswap $0
9248     if (AsmPieces.size() == 2 &&
9249         (AsmPieces[0] == "bswap" ||
9250          AsmPieces[0] == "bswapq" ||
9251          AsmPieces[0] == "bswapl") &&
9252         (AsmPieces[1] == "$0" ||
9253          AsmPieces[1] == "${0:q}")) {
9254       // No need to check constraints, nothing other than the equivalent of
9255       // "=r,0" would be valid here.
9256       return LowerToBSwap(CI);
9257     }
9258     // rorw $$8, ${0:w}  -->  llvm.bswap.i16
9259     if (CI->getType() == Type::getInt16Ty(CI->getContext()) &&
9260         AsmPieces.size() == 3 &&
9261         AsmPieces[0] == "rorw" &&
9262         AsmPieces[1] == "$$8," &&
9263         AsmPieces[2] == "${0:w}" &&
9264         IA->getConstraintString() == "=r,0,~{dirflag},~{fpsr},~{flags},~{cc}") {
9265       return LowerToBSwap(CI);
9266     }
9267     break;
9268   case 3:
9269     if (CI->getType() == Type::getInt64Ty(CI->getContext()) &&
9270         Constraints.size() >= 2 &&
9271         Constraints[0].Codes.size() == 1 && Constraints[0].Codes[0] == "A" &&
9272         Constraints[1].Codes.size() == 1 && Constraints[1].Codes[0] == "0") {
9273       // bswap %eax / bswap %edx / xchgl %eax, %edx  -> llvm.bswap.i64
9274       std::vector<std::string> Words;
9275       SplitString(AsmPieces[0], Words, " \t");
9276       if (Words.size() == 2 && Words[0] == "bswap" && Words[1] == "%eax") {
9277         Words.clear();
9278         SplitString(AsmPieces[1], Words, " \t");
9279         if (Words.size() == 2 && Words[0] == "bswap" && Words[1] == "%edx") {
9280           Words.clear();
9281           SplitString(AsmPieces[2], Words, " \t,");
9282           if (Words.size() == 3 && Words[0] == "xchgl" && Words[1] == "%eax" &&
9283               Words[2] == "%edx") {
9284             return LowerToBSwap(CI);
9285           }
9286         }
9287       }
9288     }
9289     break;
9290   }
9291   return false;
9292 }
9293
9294
9295
9296 /// getConstraintType - Given a constraint letter, return the type of
9297 /// constraint it is for this target.
9298 X86TargetLowering::ConstraintType
9299 X86TargetLowering::getConstraintType(const std::string &Constraint) const {
9300   if (Constraint.size() == 1) {
9301     switch (Constraint[0]) {
9302     case 'A':
9303       return C_Register;
9304     case 'f':
9305     case 'r':
9306     case 'R':
9307     case 'l':
9308     case 'q':
9309     case 'Q':
9310     case 'x':
9311     case 'y':
9312     case 'Y':
9313       return C_RegisterClass;
9314     case 'e':
9315     case 'Z':
9316       return C_Other;
9317     default:
9318       break;
9319     }
9320   }
9321   return TargetLowering::getConstraintType(Constraint);
9322 }
9323
9324 /// LowerXConstraint - try to replace an X constraint, which matches anything,
9325 /// with another that has more specific requirements based on the type of the
9326 /// corresponding operand.
9327 const char *X86TargetLowering::
9328 LowerXConstraint(EVT ConstraintVT) const {
9329   // FP X constraints get lowered to SSE1/2 registers if available, otherwise
9330   // 'f' like normal targets.
9331   if (ConstraintVT.isFloatingPoint()) {
9332     if (Subtarget->hasSSE2())
9333       return "Y";
9334     if (Subtarget->hasSSE1())
9335       return "x";
9336   }
9337
9338   return TargetLowering::LowerXConstraint(ConstraintVT);
9339 }
9340
9341 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
9342 /// vector.  If it is invalid, don't add anything to Ops.
9343 void X86TargetLowering::LowerAsmOperandForConstraint(SDValue Op,
9344                                                      char Constraint,
9345                                                      bool hasMemory,
9346                                                      std::vector<SDValue>&Ops,
9347                                                      SelectionDAG &DAG) const {
9348   SDValue Result(0, 0);
9349
9350   switch (Constraint) {
9351   default: break;
9352   case 'I':
9353     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
9354       if (C->getZExtValue() <= 31) {
9355         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
9356         break;
9357       }
9358     }
9359     return;
9360   case 'J':
9361     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
9362       if (C->getZExtValue() <= 63) {
9363         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
9364         break;
9365       }
9366     }
9367     return;
9368   case 'K':
9369     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
9370       if ((int8_t)C->getSExtValue() == C->getSExtValue()) {
9371         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
9372         break;
9373       }
9374     }
9375     return;
9376   case 'N':
9377     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
9378       if (C->getZExtValue() <= 255) {
9379         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
9380         break;
9381       }
9382     }
9383     return;
9384   case 'e': {
9385     // 32-bit signed value
9386     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
9387       const ConstantInt *CI = C->getConstantIntValue();
9388       if (CI->isValueValidForType(Type::getInt32Ty(*DAG.getContext()),
9389                                   C->getSExtValue())) {
9390         // Widen to 64 bits here to get it sign extended.
9391         Result = DAG.getTargetConstant(C->getSExtValue(), MVT::i64);
9392         break;
9393       }
9394     // FIXME gcc accepts some relocatable values here too, but only in certain
9395     // memory models; it's complicated.
9396     }
9397     return;
9398   }
9399   case 'Z': {
9400     // 32-bit unsigned value
9401     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
9402       const ConstantInt *CI = C->getConstantIntValue();
9403       if (CI->isValueValidForType(Type::getInt32Ty(*DAG.getContext()),
9404                                   C->getZExtValue())) {
9405         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
9406         break;
9407       }
9408     }
9409     // FIXME gcc accepts some relocatable values here too, but only in certain
9410     // memory models; it's complicated.
9411     return;
9412   }
9413   case 'i': {
9414     // Literal immediates are always ok.
9415     if (ConstantSDNode *CST = dyn_cast<ConstantSDNode>(Op)) {
9416       // Widen to 64 bits here to get it sign extended.
9417       Result = DAG.getTargetConstant(CST->getSExtValue(), MVT::i64);
9418       break;
9419     }
9420
9421     // If we are in non-pic codegen mode, we allow the address of a global (with
9422     // an optional displacement) to be used with 'i'.
9423     GlobalAddressSDNode *GA = 0;
9424     int64_t Offset = 0;
9425
9426     // Match either (GA), (GA+C), (GA+C1+C2), etc.
9427     while (1) {
9428       if ((GA = dyn_cast<GlobalAddressSDNode>(Op))) {
9429         Offset += GA->getOffset();
9430         break;
9431       } else if (Op.getOpcode() == ISD::ADD) {
9432         if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
9433           Offset += C->getZExtValue();
9434           Op = Op.getOperand(0);
9435           continue;
9436         }
9437       } else if (Op.getOpcode() == ISD::SUB) {
9438         if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
9439           Offset += -C->getZExtValue();
9440           Op = Op.getOperand(0);
9441           continue;
9442         }
9443       }
9444
9445       // Otherwise, this isn't something we can handle, reject it.
9446       return;
9447     }
9448
9449     GlobalValue *GV = GA->getGlobal();
9450     // If we require an extra load to get this address, as in PIC mode, we
9451     // can't accept it.
9452     if (isGlobalStubReference(Subtarget->ClassifyGlobalReference(GV,
9453                                                         getTargetMachine())))
9454       return;
9455
9456     if (hasMemory)
9457       Op = LowerGlobalAddress(GV, Op.getDebugLoc(), Offset, DAG);
9458     else
9459       Op = DAG.getTargetGlobalAddress(GV, GA->getValueType(0), Offset);
9460     Result = Op;
9461     break;
9462   }
9463   }
9464
9465   if (Result.getNode()) {
9466     Ops.push_back(Result);
9467     return;
9468   }
9469   return TargetLowering::LowerAsmOperandForConstraint(Op, Constraint, hasMemory,
9470                                                       Ops, DAG);
9471 }
9472
9473 std::vector<unsigned> X86TargetLowering::
9474 getRegClassForInlineAsmConstraint(const std::string &Constraint,
9475                                   EVT VT) const {
9476   if (Constraint.size() == 1) {
9477     // FIXME: not handling fp-stack yet!
9478     switch (Constraint[0]) {      // GCC X86 Constraint Letters
9479     default: break;  // Unknown constraint letter
9480     case 'q':   // GENERAL_REGS in 64-bit mode, Q_REGS in 32-bit mode.
9481       if (Subtarget->is64Bit()) {
9482         if (VT == MVT::i32)
9483           return make_vector<unsigned>(X86::EAX, X86::EDX, X86::ECX, X86::EBX,
9484                                        X86::ESI, X86::EDI, X86::R8D, X86::R9D,
9485                                        X86::R10D,X86::R11D,X86::R12D,
9486                                        X86::R13D,X86::R14D,X86::R15D,
9487                                        X86::EBP, X86::ESP, 0);
9488         else if (VT == MVT::i16)
9489           return make_vector<unsigned>(X86::AX,  X86::DX,  X86::CX, X86::BX,
9490                                        X86::SI,  X86::DI,  X86::R8W,X86::R9W,
9491                                        X86::R10W,X86::R11W,X86::R12W,
9492                                        X86::R13W,X86::R14W,X86::R15W,
9493                                        X86::BP,  X86::SP, 0);
9494         else if (VT == MVT::i8)
9495           return make_vector<unsigned>(X86::AL,  X86::DL,  X86::CL, X86::BL,
9496                                        X86::SIL, X86::DIL, X86::R8B,X86::R9B,
9497                                        X86::R10B,X86::R11B,X86::R12B,
9498                                        X86::R13B,X86::R14B,X86::R15B,
9499                                        X86::BPL, X86::SPL, 0);
9500
9501         else if (VT == MVT::i64)
9502           return make_vector<unsigned>(X86::RAX, X86::RDX, X86::RCX, X86::RBX,
9503                                        X86::RSI, X86::RDI, X86::R8,  X86::R9,
9504                                        X86::R10, X86::R11, X86::R12,
9505                                        X86::R13, X86::R14, X86::R15,
9506                                        X86::RBP, X86::RSP, 0);
9507
9508         break;
9509       }
9510       // 32-bit fallthrough
9511     case 'Q':   // Q_REGS
9512       if (VT == MVT::i32)
9513         return make_vector<unsigned>(X86::EAX, X86::EDX, X86::ECX, X86::EBX, 0);
9514       else if (VT == MVT::i16)
9515         return make_vector<unsigned>(X86::AX, X86::DX, X86::CX, X86::BX, 0);
9516       else if (VT == MVT::i8)
9517         return make_vector<unsigned>(X86::AL, X86::DL, X86::CL, X86::BL, 0);
9518       else if (VT == MVT::i64)
9519         return make_vector<unsigned>(X86::RAX, X86::RDX, X86::RCX, X86::RBX, 0);
9520       break;
9521     }
9522   }
9523
9524   return std::vector<unsigned>();
9525 }
9526
9527 std::pair<unsigned, const TargetRegisterClass*>
9528 X86TargetLowering::getRegForInlineAsmConstraint(const std::string &Constraint,
9529                                                 EVT VT) const {
9530   // First, see if this is a constraint that directly corresponds to an LLVM
9531   // register class.
9532   if (Constraint.size() == 1) {
9533     // GCC Constraint Letters
9534     switch (Constraint[0]) {
9535     default: break;
9536     case 'r':   // GENERAL_REGS
9537     case 'l':   // INDEX_REGS
9538       if (VT == MVT::i8)
9539         return std::make_pair(0U, X86::GR8RegisterClass);
9540       if (VT == MVT::i16)
9541         return std::make_pair(0U, X86::GR16RegisterClass);
9542       if (VT == MVT::i32 || !Subtarget->is64Bit())
9543         return std::make_pair(0U, X86::GR32RegisterClass);
9544       return std::make_pair(0U, X86::GR64RegisterClass);
9545     case 'R':   // LEGACY_REGS
9546       if (VT == MVT::i8)
9547         return std::make_pair(0U, X86::GR8_NOREXRegisterClass);
9548       if (VT == MVT::i16)
9549         return std::make_pair(0U, X86::GR16_NOREXRegisterClass);
9550       if (VT == MVT::i32 || !Subtarget->is64Bit())
9551         return std::make_pair(0U, X86::GR32_NOREXRegisterClass);
9552       return std::make_pair(0U, X86::GR64_NOREXRegisterClass);
9553     case 'f':  // FP Stack registers.
9554       // If SSE is enabled for this VT, use f80 to ensure the isel moves the
9555       // value to the correct fpstack register class.
9556       if (VT == MVT::f32 && !isScalarFPTypeInSSEReg(VT))
9557         return std::make_pair(0U, X86::RFP32RegisterClass);
9558       if (VT == MVT::f64 && !isScalarFPTypeInSSEReg(VT))
9559         return std::make_pair(0U, X86::RFP64RegisterClass);
9560       return std::make_pair(0U, X86::RFP80RegisterClass);
9561     case 'y':   // MMX_REGS if MMX allowed.
9562       if (!Subtarget->hasMMX()) break;
9563       return std::make_pair(0U, X86::VR64RegisterClass);
9564     case 'Y':   // SSE_REGS if SSE2 allowed
9565       if (!Subtarget->hasSSE2()) break;
9566       // FALL THROUGH.
9567     case 'x':   // SSE_REGS if SSE1 allowed
9568       if (!Subtarget->hasSSE1()) break;
9569
9570       switch (VT.getSimpleVT().SimpleTy) {
9571       default: break;
9572       // Scalar SSE types.
9573       case MVT::f32:
9574       case MVT::i32:
9575         return std::make_pair(0U, X86::FR32RegisterClass);
9576       case MVT::f64:
9577       case MVT::i64:
9578         return std::make_pair(0U, X86::FR64RegisterClass);
9579       // Vector types.
9580       case MVT::v16i8:
9581       case MVT::v8i16:
9582       case MVT::v4i32:
9583       case MVT::v2i64:
9584       case MVT::v4f32:
9585       case MVT::v2f64:
9586         return std::make_pair(0U, X86::VR128RegisterClass);
9587       }
9588       break;
9589     }
9590   }
9591
9592   // Use the default implementation in TargetLowering to convert the register
9593   // constraint into a member of a register class.
9594   std::pair<unsigned, const TargetRegisterClass*> Res;
9595   Res = TargetLowering::getRegForInlineAsmConstraint(Constraint, VT);
9596
9597   // Not found as a standard register?
9598   if (Res.second == 0) {
9599     // Map st(0) -> st(7) -> ST0
9600     if (Constraint.size() == 7 && Constraint[0] == '{' &&
9601         tolower(Constraint[1]) == 's' &&
9602         tolower(Constraint[2]) == 't' &&
9603         Constraint[3] == '(' &&
9604         (Constraint[4] >= '0' && Constraint[4] <= '7') &&
9605         Constraint[5] == ')' &&
9606         Constraint[6] == '}') {
9607
9608       Res.first = X86::ST0+Constraint[4]-'0';
9609       Res.second = X86::RFP80RegisterClass;
9610       return Res;
9611     }
9612
9613     // GCC allows "st(0)" to be called just plain "st".
9614     if (StringRef("{st}").equals_lower(Constraint)) {
9615       Res.first = X86::ST0;
9616       Res.second = X86::RFP80RegisterClass;
9617       return Res;
9618     }
9619
9620     // flags -> EFLAGS
9621     if (StringRef("{flags}").equals_lower(Constraint)) {
9622       Res.first = X86::EFLAGS;
9623       Res.second = X86::CCRRegisterClass;
9624       return Res;
9625     }
9626
9627     // 'A' means EAX + EDX.
9628     if (Constraint == "A") {
9629       Res.first = X86::EAX;
9630       Res.second = X86::GR32_ADRegisterClass;
9631       return Res;
9632     }
9633     return Res;
9634   }
9635
9636   // Otherwise, check to see if this is a register class of the wrong value
9637   // type.  For example, we want to map "{ax},i32" -> {eax}, we don't want it to
9638   // turn into {ax},{dx}.
9639   if (Res.second->hasType(VT))
9640     return Res;   // Correct type already, nothing to do.
9641
9642   // All of the single-register GCC register classes map their values onto
9643   // 16-bit register pieces "ax","dx","cx","bx","si","di","bp","sp".  If we
9644   // really want an 8-bit or 32-bit register, map to the appropriate register
9645   // class and return the appropriate register.
9646   if (Res.second == X86::GR16RegisterClass) {
9647     if (VT == MVT::i8) {
9648       unsigned DestReg = 0;
9649       switch (Res.first) {
9650       default: break;
9651       case X86::AX: DestReg = X86::AL; break;
9652       case X86::DX: DestReg = X86::DL; break;
9653       case X86::CX: DestReg = X86::CL; break;
9654       case X86::BX: DestReg = X86::BL; break;
9655       }
9656       if (DestReg) {
9657         Res.first = DestReg;
9658         Res.second = X86::GR8RegisterClass;
9659       }
9660     } else if (VT == MVT::i32) {
9661       unsigned DestReg = 0;
9662       switch (Res.first) {
9663       default: break;
9664       case X86::AX: DestReg = X86::EAX; break;
9665       case X86::DX: DestReg = X86::EDX; break;
9666       case X86::CX: DestReg = X86::ECX; break;
9667       case X86::BX: DestReg = X86::EBX; break;
9668       case X86::SI: DestReg = X86::ESI; break;
9669       case X86::DI: DestReg = X86::EDI; break;
9670       case X86::BP: DestReg = X86::EBP; break;
9671       case X86::SP: DestReg = X86::ESP; break;
9672       }
9673       if (DestReg) {
9674         Res.first = DestReg;
9675         Res.second = X86::GR32RegisterClass;
9676       }
9677     } else if (VT == MVT::i64) {
9678       unsigned DestReg = 0;
9679       switch (Res.first) {
9680       default: break;
9681       case X86::AX: DestReg = X86::RAX; break;
9682       case X86::DX: DestReg = X86::RDX; break;
9683       case X86::CX: DestReg = X86::RCX; break;
9684       case X86::BX: DestReg = X86::RBX; break;
9685       case X86::SI: DestReg = X86::RSI; break;
9686       case X86::DI: DestReg = X86::RDI; break;
9687       case X86::BP: DestReg = X86::RBP; break;
9688       case X86::SP: DestReg = X86::RSP; break;
9689       }
9690       if (DestReg) {
9691         Res.first = DestReg;
9692         Res.second = X86::GR64RegisterClass;
9693       }
9694     }
9695   } else if (Res.second == X86::FR32RegisterClass ||
9696              Res.second == X86::FR64RegisterClass ||
9697              Res.second == X86::VR128RegisterClass) {
9698     // Handle references to XMM physical registers that got mapped into the
9699     // wrong class.  This can happen with constraints like {xmm0} where the
9700     // target independent register mapper will just pick the first match it can
9701     // find, ignoring the required type.
9702     if (VT == MVT::f32)
9703       Res.second = X86::FR32RegisterClass;
9704     else if (VT == MVT::f64)
9705       Res.second = X86::FR64RegisterClass;
9706     else if (X86::VR128RegisterClass->hasType(VT))
9707       Res.second = X86::VR128RegisterClass;
9708   }
9709
9710   return Res;
9711 }
9712
9713 //===----------------------------------------------------------------------===//
9714 //                           X86 Widen vector type
9715 //===----------------------------------------------------------------------===//
9716
9717 /// getWidenVectorType: given a vector type, returns the type to widen
9718 /// to (e.g., v7i8 to v8i8). If the vector type is legal, it returns itself.
9719 /// If there is no vector type that we want to widen to, returns MVT::Other
9720 /// When and where to widen is target dependent based on the cost of
9721 /// scalarizing vs using the wider vector type.
9722
9723 EVT X86TargetLowering::getWidenVectorType(EVT VT) const {
9724   assert(VT.isVector());
9725   if (isTypeLegal(VT))
9726     return VT;
9727
9728   // TODO: In computeRegisterProperty, we can compute the list of legal vector
9729   //       type based on element type.  This would speed up our search (though
9730   //       it may not be worth it since the size of the list is relatively
9731   //       small).
9732   EVT EltVT = VT.getVectorElementType();
9733   unsigned NElts = VT.getVectorNumElements();
9734
9735   // On X86, it make sense to widen any vector wider than 1
9736   if (NElts <= 1)
9737     return MVT::Other;
9738
9739   for (unsigned nVT = MVT::FIRST_VECTOR_VALUETYPE;
9740        nVT <= MVT::LAST_VECTOR_VALUETYPE; ++nVT) {
9741     EVT SVT = (MVT::SimpleValueType)nVT;
9742
9743     if (isTypeLegal(SVT) &&
9744         SVT.getVectorElementType() == EltVT &&
9745         SVT.getVectorNumElements() > NElts)
9746       return SVT;
9747   }
9748   return MVT::Other;
9749 }