lib/Target/X86/X86ISelLowering.cpp

   1 //===-- X86ISelLowering.cpp - X86 DAG Lowering Implementation -------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that X86 uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #define DEBUG_TYPE "x86-isel"
  16 #include "X86.h"
  17 #include "X86InstrBuilder.h"
  18 #include "X86ISelLowering.h"
  19 #include "X86TargetMachine.h"
  20 #include "X86TargetObjectFile.h"
  21 #include "Utils/X86ShuffleDecode.h"
  22 #include "llvm/CallingConv.h"
  23 #include "llvm/Constants.h"
  24 #include "llvm/DerivedTypes.h"
  25 #include "llvm/GlobalAlias.h"
  26 #include "llvm/GlobalVariable.h"
  27 #include "llvm/Function.h"
  28 #include "llvm/Instructions.h"
  29 #include "llvm/Intrinsics.h"
  30 #include "llvm/LLVMContext.h"
  31 #include "llvm/CodeGen/IntrinsicLowering.h"
  32 #include "llvm/CodeGen/MachineFrameInfo.h"
  33 #include "llvm/CodeGen/MachineFunction.h"
  34 #include "llvm/CodeGen/MachineInstrBuilder.h"
  35 #include "llvm/CodeGen/MachineJumpTableInfo.h"
  36 #include "llvm/CodeGen/MachineModuleInfo.h"
  37 #include "llvm/CodeGen/MachineRegisterInfo.h"
  38 #include "llvm/CodeGen/PseudoSourceValue.h"
  39 #include "llvm/MC/MCAsmInfo.h"
  40 #include "llvm/MC/MCContext.h"
  41 #include "llvm/MC/MCExpr.h"
  42 #include "llvm/MC/MCSymbol.h"
  43 #include "llvm/ADT/BitVector.h"
  44 #include "llvm/ADT/SmallSet.h"
  45 #include "llvm/ADT/Statistic.h"
  46 #include "llvm/ADT/StringExtras.h"
  47 #include "llvm/ADT/VectorExtras.h"
  48 #include "llvm/Support/CallSite.h"
  49 #include "llvm/Support/Debug.h"
  50 #include "llvm/Support/Dwarf.h"
  51 #include "llvm/Support/ErrorHandling.h"
  52 #include "llvm/Support/MathExtras.h"
  53 #include "llvm/Support/raw_ostream.h"
  54 using namespace llvm;
  55 using namespace dwarf;
  56
  57 STATISTIC(NumTailCalls, "Number of tail calls");
  58
  59 // Forward declarations.
  60 static SDValue getMOVL(SelectionDAG &DAG, DebugLoc dl, EVT VT, SDValue V1,
  61                        SDValue V2);
  62
  63 static SDValue Insert128BitVector(SDValue Result,
  64                                   SDValue Vec,
  65                                   SDValue Idx,
  66                                   SelectionDAG &DAG,
  67                                   DebugLoc dl);
  68
  69 static SDValue Extract128BitVector(SDValue Vec,
  70                                    SDValue Idx,
  71                                    SelectionDAG &DAG,
  72                                    DebugLoc dl);
  73
  74 /// Generate a DAG to grab 128-bits from a vector > 128 bits.  This
  75 /// sets things up to match to an AVX VEXTRACTF128 instruction or a
  76 /// simple subregister reference.  Idx is an index in the 128 bits we
  77 /// want.  It need not be aligned to a 128-bit bounday.  That makes
  78 /// lowering EXTRACT_VECTOR_ELT operations easier.
  79 static SDValue Extract128BitVector(SDValue Vec,
  80                                    SDValue Idx,
  81                                    SelectionDAG &DAG,
  82                                    DebugLoc dl) {
  83   EVT VT = Vec.getValueType();
  84   assert(VT.getSizeInBits() == 256 && "Unexpected vector size!");
  85   EVT ElVT = VT.getVectorElementType();
  86   int Factor = VT.getSizeInBits()/128;
  87   EVT ResultVT = EVT::getVectorVT(*DAG.getContext(), ElVT,
  88                                   VT.getVectorNumElements()/Factor);
  89
  90   // Extract from UNDEF is UNDEF.
  91   if (Vec.getOpcode() == ISD::UNDEF)
  92     return DAG.getNode(ISD::UNDEF, dl, ResultVT);
  93
  94   if (isa<ConstantSDNode>(Idx)) {
  95     unsigned IdxVal = cast<ConstantSDNode>(Idx)->getZExtValue();
  96
  97     // Extract the relevant 128 bits.  Generate an EXTRACT_SUBVECTOR
  98     // we can match to VEXTRACTF128.
  99     unsigned ElemsPerChunk = 128 / ElVT.getSizeInBits();
 100
 101     // This is the index of the first element of the 128-bit chunk
 102     // we want.
 103     unsigned NormalizedIdxVal = (((IdxVal * ElVT.getSizeInBits()) / 128)
 104                                  * ElemsPerChunk);
 105
 106     SDValue VecIdx = DAG.getConstant(NormalizedIdxVal, MVT::i32);
 107     SDValue Result = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, ResultVT, Vec,
 108                                  VecIdx);
 109
 110     return Result;
 111   }
 112
 113   return SDValue();
 114 }
 115
 116 /// Generate a DAG to put 128-bits into a vector > 128 bits.  This
 117 /// sets things up to match to an AVX VINSERTF128 instruction or a
 118 /// simple superregister reference.  Idx is an index in the 128 bits
 119 /// we want.  It need not be aligned to a 128-bit bounday.  That makes
 120 /// lowering INSERT_VECTOR_ELT operations easier.
 121 static SDValue Insert128BitVector(SDValue Result,
 122                                   SDValue Vec,
 123                                   SDValue Idx,
 124                                   SelectionDAG &DAG,
 125                                   DebugLoc dl) {
 126   if (isa<ConstantSDNode>(Idx)) {
 127     EVT VT = Vec.getValueType();
 128     assert(VT.getSizeInBits() == 128 && "Unexpected vector size!");
 129
 130     EVT ElVT = VT.getVectorElementType();
 131     unsigned IdxVal = cast<ConstantSDNode>(Idx)->getZExtValue();
 132     EVT ResultVT = Result.getValueType();
 133
 134     // Insert the relevant 128 bits.
 135     unsigned ElemsPerChunk = 128/ElVT.getSizeInBits();
 136
 137     // This is the index of the first element of the 128-bit chunk
 138     // we want.
 139     unsigned NormalizedIdxVal = (((IdxVal * ElVT.getSizeInBits())/128)
 140                                  * ElemsPerChunk);
 141
 142     SDValue VecIdx = DAG.getConstant(NormalizedIdxVal, MVT::i32);
 143     Result = DAG.getNode(ISD::INSERT_SUBVECTOR, dl, ResultVT, Result, Vec,
 144                          VecIdx);
 145     return Result;
 146   }
 147
 148   return SDValue();
 149 }
 150
 151 static TargetLoweringObjectFile *createTLOF(X86TargetMachine &TM) {
 152   const X86Subtarget *Subtarget = &TM.getSubtarget<X86Subtarget>();
 153   bool is64Bit = Subtarget->is64Bit();
 154
 155   if (Subtarget->isTargetEnvMacho()) {
 156     if (is64Bit)
 157       return new X8664_MachoTargetObjectFile();
 158     return new TargetLoweringObjectFileMachO();
 159   }
 160
 161   if (Subtarget->isTargetELF())
 162     return new TargetLoweringObjectFileELF();
 163   if (Subtarget->isTargetCOFF() && !Subtarget->isTargetEnvMacho())
 164     return new TargetLoweringObjectFileCOFF();
 165   llvm_unreachable("unknown subtarget type");
 166 }
 167
 168 X86TargetLowering::X86TargetLowering(X86TargetMachine &TM)
 169   : TargetLowering(TM, createTLOF(TM)) {
 170   Subtarget = &TM.getSubtarget<X86Subtarget>();
 171   X86ScalarSSEf64 = Subtarget->hasXMMInt() || Subtarget->hasAVX();
 172   X86ScalarSSEf32 = Subtarget->hasXMM() || Subtarget->hasAVX();
 173   X86StackPtr = Subtarget->is64Bit() ? X86::RSP : X86::ESP;
 174
 175   RegInfo = TM.getRegisterInfo();
 176   TD = getTargetData();
 177
 178   // Set up the TargetLowering object.
 179   static MVT IntVTs[] = { MVT::i8, MVT::i16, MVT::i32, MVT::i64 };
 180
 181   // X86 is weird, it always uses i8 for shift amounts and setcc results.
 182   setBooleanContents(ZeroOrOneBooleanContent);
 183
 184   // For 64-bit since we have so many registers use the ILP scheduler, for
 185   // 32-bit code use the register pressure specific scheduling.
 186   if (Subtarget->is64Bit())
 187     setSchedulingPreference(Sched::ILP);
 188   else
 189     setSchedulingPreference(Sched::RegPressure);
 190   setStackPointerRegisterToSaveRestore(X86StackPtr);
 191
 192   if (Subtarget->isTargetWindows() && !Subtarget->isTargetCygMing()) {
 193     // Setup Windows compiler runtime calls.
 194     setLibcallName(RTLIB::SDIV_I64, "_alldiv");
 195     setLibcallName(RTLIB::UDIV_I64, "_aulldiv");
 196     setLibcallName(RTLIB::SREM_I64, "_allrem");
 197     setLibcallName(RTLIB::UREM_I64, "_aullrem");
 198     setLibcallName(RTLIB::MUL_I64, "_allmul");
 199     setLibcallName(RTLIB::FPTOUINT_F64_I64, "_ftol2");
 200     setLibcallName(RTLIB::FPTOUINT_F32_I64, "_ftol2");
 201     setLibcallCallingConv(RTLIB::SDIV_I64, CallingConv::X86_StdCall);
 202     setLibcallCallingConv(RTLIB::UDIV_I64, CallingConv::X86_StdCall);
 203     setLibcallCallingConv(RTLIB::SREM_I64, CallingConv::X86_StdCall);
 204     setLibcallCallingConv(RTLIB::UREM_I64, CallingConv::X86_StdCall);
 205     setLibcallCallingConv(RTLIB::MUL_I64, CallingConv::X86_StdCall);
 206     setLibcallCallingConv(RTLIB::FPTOUINT_F64_I64, CallingConv::C);
 207     setLibcallCallingConv(RTLIB::FPTOUINT_F32_I64, CallingConv::C);
 208   }
 209
 210   if (Subtarget->isTargetDarwin()) {
 211     // Darwin should use _setjmp/_longjmp instead of setjmp/longjmp.
 212     setUseUnderscoreSetJmp(false);
 213     setUseUnderscoreLongJmp(false);
 214   } else if (Subtarget->isTargetMingw()) {
 215     // MS runtime is weird: it exports _setjmp, but longjmp!
 216     setUseUnderscoreSetJmp(true);
 217     setUseUnderscoreLongJmp(false);
 218   } else {
 219     setUseUnderscoreSetJmp(true);
 220     setUseUnderscoreLongJmp(true);
 221   }
 222
 223   // Set up the register classes.
 224   addRegisterClass(MVT::i8, X86::GR8RegisterClass);
 225   addRegisterClass(MVT::i16, X86::GR16RegisterClass);
 226   addRegisterClass(MVT::i32, X86::GR32RegisterClass);
 227   if (Subtarget->is64Bit())
 228     addRegisterClass(MVT::i64, X86::GR64RegisterClass);
 229
 230   setLoadExtAction(ISD::SEXTLOAD, MVT::i1, Promote);
 231
 232   // We don't accept any truncstore of integer registers.
 233   setTruncStoreAction(MVT::i64, MVT::i32, Expand);
 234   setTruncStoreAction(MVT::i64, MVT::i16, Expand);
 235   setTruncStoreAction(MVT::i64, MVT::i8 , Expand);
 236   setTruncStoreAction(MVT::i32, MVT::i16, Expand);
 237   setTruncStoreAction(MVT::i32, MVT::i8 , Expand);
 238   setTruncStoreAction(MVT::i16, MVT::i8,  Expand);
 239
 240   // SETOEQ and SETUNE require checking two conditions.
 241   setCondCodeAction(ISD::SETOEQ, MVT::f32, Expand);
 242   setCondCodeAction(ISD::SETOEQ, MVT::f64, Expand);
 243   setCondCodeAction(ISD::SETOEQ, MVT::f80, Expand);
 244   setCondCodeAction(ISD::SETUNE, MVT::f32, Expand);
 245   setCondCodeAction(ISD::SETUNE, MVT::f64, Expand);
 246   setCondCodeAction(ISD::SETUNE, MVT::f80, Expand);
 247
 248   // Promote all UINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have this
 249   // operation.
 250   setOperationAction(ISD::UINT_TO_FP       , MVT::i1   , Promote);
 251   setOperationAction(ISD::UINT_TO_FP       , MVT::i8   , Promote);
 252   setOperationAction(ISD::UINT_TO_FP       , MVT::i16  , Promote);
 253
 254   if (Subtarget->is64Bit()) {
 255     setOperationAction(ISD::UINT_TO_FP     , MVT::i32  , Promote);
 256     setOperationAction(ISD::UINT_TO_FP     , MVT::i64  , Expand);
 257   } else if (!UseSoftFloat) {
 258     // We have an algorithm for SSE2->double, and we turn this into a
 259     // 64-bit FILD followed by conditional FADD for other targets.
 260     setOperationAction(ISD::UINT_TO_FP     , MVT::i64  , Custom);
 261     // We have an algorithm for SSE2, and we turn this into a 64-bit
 262     // FILD for other targets.
 263     setOperationAction(ISD::UINT_TO_FP     , MVT::i32  , Custom);
 264   }
 265
 266   // Promote i1/i8 SINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have
 267   // this operation.
 268   setOperationAction(ISD::SINT_TO_FP       , MVT::i1   , Promote);
 269   setOperationAction(ISD::SINT_TO_FP       , MVT::i8   , Promote);
 270
 271   if (!UseSoftFloat) {
 272     // SSE has no i16 to fp conversion, only i32
 273     if (X86ScalarSSEf32) {
 274       setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Promote);
 275       // f32 and f64 cases are Legal, f80 case is not
 276       setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Custom);
 277     } else {
 278       setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Custom);
 279       setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Custom);
 280     }
 281   } else {
 282     setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Promote);
 283     setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Promote);
 284   }
 285
 286   // In 32-bit mode these are custom lowered.  In 64-bit mode F32 and F64
 287   // are Legal, f80 is custom lowered.
 288   setOperationAction(ISD::FP_TO_SINT     , MVT::i64  , Custom);
 289   setOperationAction(ISD::SINT_TO_FP     , MVT::i64  , Custom);
 290
 291   // Promote i1/i8 FP_TO_SINT to larger FP_TO_SINTS's, as X86 doesn't have
 292   // this operation.
 293   setOperationAction(ISD::FP_TO_SINT       , MVT::i1   , Promote);
 294   setOperationAction(ISD::FP_TO_SINT       , MVT::i8   , Promote);
 295
 296   if (X86ScalarSSEf32) {
 297     setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Promote);
 298     // f32 and f64 cases are Legal, f80 case is not
 299     setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Custom);
 300   } else {
 301     setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Custom);
 302     setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Custom);
 303   }
 304
 305   // Handle FP_TO_UINT by promoting the destination to a larger signed
 306   // conversion.
 307   setOperationAction(ISD::FP_TO_UINT       , MVT::i1   , Promote);
 308   setOperationAction(ISD::FP_TO_UINT       , MVT::i8   , Promote);
 309   setOperationAction(ISD::FP_TO_UINT       , MVT::i16  , Promote);
 310
 311   if (Subtarget->is64Bit()) {
 312     setOperationAction(ISD::FP_TO_UINT     , MVT::i64  , Expand);
 313     setOperationAction(ISD::FP_TO_UINT     , MVT::i32  , Promote);
 314   } else if (!UseSoftFloat) {
 315     if (X86ScalarSSEf32 && !Subtarget->hasSSE3())
 316       // Expand FP_TO_UINT into a select.
 317       // FIXME: We would like to use a Custom expander here eventually to do
 318       // the optimal thing for SSE vs. the default expansion in the legalizer.
 319       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Expand);
 320     else
 321       // With SSE3 we can use fisttpll to convert to a signed i64; without
 322       // SSE, we're stuck with a fistpll.
 323       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Custom);
 324   }
 325
 326   // TODO: when we have SSE, these could be more efficient, by using movd/movq.
 327   if (!X86ScalarSSEf64) {
 328     setOperationAction(ISD::BITCAST        , MVT::f32  , Expand);
 329     setOperationAction(ISD::BITCAST        , MVT::i32  , Expand);
 330     if (Subtarget->is64Bit()) {
 331       setOperationAction(ISD::BITCAST      , MVT::f64  , Expand);
 332       // Without SSE, i64->f64 goes through memory.
 333       setOperationAction(ISD::BITCAST      , MVT::i64  , Expand);
 334     }
 335   }
 336
 337   // Scalar integer divide and remainder are lowered to use operations that
 338   // produce two results, to match the available instructions. This exposes
 339   // the two-result form to trivial CSE, which is able to combine x/y and x%y
 340   // into a single instruction.
 341   //
 342   // Scalar integer multiply-high is also lowered to use two-result
 343   // operations, to match the available instructions. However, plain multiply
 344   // (low) operations are left as Legal, as there are single-result
 345   // instructions for this in x86. Using the two-result multiply instructions
 346   // when both high and low results are needed must be arranged by dagcombine.
 347   for (unsigned i = 0, e = 4; i != e; ++i) {
 348     MVT VT = IntVTs[i];
 349     setOperationAction(ISD::MULHS, VT, Expand);
 350     setOperationAction(ISD::MULHU, VT, Expand);
 351     setOperationAction(ISD::SDIV, VT, Expand);
 352     setOperationAction(ISD::UDIV, VT, Expand);
 353     setOperationAction(ISD::SREM, VT, Expand);
 354     setOperationAction(ISD::UREM, VT, Expand);
 355
 356     // Add/Sub overflow ops with MVT::Glues are lowered to EFLAGS dependences.
 357     setOperationAction(ISD::ADDC, VT, Custom);
 358     setOperationAction(ISD::ADDE, VT, Custom);
 359     setOperationAction(ISD::SUBC, VT, Custom);
 360     setOperationAction(ISD::SUBE, VT, Custom);
 361   }
 362
 363   setOperationAction(ISD::BR_JT            , MVT::Other, Expand);
 364   setOperationAction(ISD::BRCOND           , MVT::Other, Custom);
 365   setOperationAction(ISD::BR_CC            , MVT::Other, Expand);
 366   setOperationAction(ISD::SELECT_CC        , MVT::Other, Expand);
 367   if (Subtarget->is64Bit())
 368     setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i32, Legal);
 369   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i16  , Legal);
 370   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i8   , Legal);
 371   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1   , Expand);
 372   setOperationAction(ISD::FP_ROUND_INREG   , MVT::f32  , Expand);
 373   setOperationAction(ISD::FREM             , MVT::f32  , Expand);
 374   setOperationAction(ISD::FREM             , MVT::f64  , Expand);
 375   setOperationAction(ISD::FREM             , MVT::f80  , Expand);
 376   setOperationAction(ISD::FLT_ROUNDS_      , MVT::i32  , Custom);
 377
 378   setOperationAction(ISD::CTTZ             , MVT::i8   , Custom);
 379   setOperationAction(ISD::CTLZ             , MVT::i8   , Custom);
 380   setOperationAction(ISD::CTTZ             , MVT::i16  , Custom);
 381   setOperationAction(ISD::CTLZ             , MVT::i16  , Custom);
 382   setOperationAction(ISD::CTTZ             , MVT::i32  , Custom);
 383   setOperationAction(ISD::CTLZ             , MVT::i32  , Custom);
 384   if (Subtarget->is64Bit()) {
 385     setOperationAction(ISD::CTTZ           , MVT::i64  , Custom);
 386     setOperationAction(ISD::CTLZ           , MVT::i64  , Custom);
 387   }
 388
 389   if (Subtarget->hasPOPCNT()) {
 390     setOperationAction(ISD::CTPOP          , MVT::i8   , Promote);
 391   } else {
 392     setOperationAction(ISD::CTPOP          , MVT::i8   , Expand);
 393     setOperationAction(ISD::CTPOP          , MVT::i16  , Expand);
 394     setOperationAction(ISD::CTPOP          , MVT::i32  , Expand);
 395     if (Subtarget->is64Bit())
 396       setOperationAction(ISD::CTPOP        , MVT::i64  , Expand);
 397   }
 398
 399   setOperationAction(ISD::READCYCLECOUNTER , MVT::i64  , Custom);
 400   setOperationAction(ISD::BSWAP            , MVT::i16  , Expand);
 401
 402   // These should be promoted to a larger select which is supported.
 403   setOperationAction(ISD::SELECT          , MVT::i1   , Promote);
 404   // X86 wants to expand cmov itself.
 405   setOperationAction(ISD::SELECT          , MVT::i8   , Custom);
 406   setOperationAction(ISD::SELECT          , MVT::i16  , Custom);
 407   setOperationAction(ISD::SELECT          , MVT::i32  , Custom);
 408   setOperationAction(ISD::SELECT          , MVT::f32  , Custom);
 409   setOperationAction(ISD::SELECT          , MVT::f64  , Custom);
 410   setOperationAction(ISD::SELECT          , MVT::f80  , Custom);
 411   setOperationAction(ISD::SETCC           , MVT::i8   , Custom);
 412   setOperationAction(ISD::SETCC           , MVT::i16  , Custom);
 413   setOperationAction(ISD::SETCC           , MVT::i32  , Custom);
 414   setOperationAction(ISD::SETCC           , MVT::f32  , Custom);
 415   setOperationAction(ISD::SETCC           , MVT::f64  , Custom);
 416   setOperationAction(ISD::SETCC           , MVT::f80  , Custom);
 417   if (Subtarget->is64Bit()) {
 418     setOperationAction(ISD::SELECT        , MVT::i64  , Custom);
 419     setOperationAction(ISD::SETCC         , MVT::i64  , Custom);
 420   }
 421   setOperationAction(ISD::EH_RETURN       , MVT::Other, Custom);
 422
 423   // Darwin ABI issue.
 424   setOperationAction(ISD::ConstantPool    , MVT::i32  , Custom);
 425   setOperationAction(ISD::JumpTable       , MVT::i32  , Custom);
 426   setOperationAction(ISD::GlobalAddress   , MVT::i32  , Custom);
 427   setOperationAction(ISD::GlobalTLSAddress, MVT::i32  , Custom);
 428   if (Subtarget->is64Bit())
 429     setOperationAction(ISD::GlobalTLSAddress, MVT::i64, Custom);
 430   setOperationAction(ISD::ExternalSymbol  , MVT::i32  , Custom);
 431   setOperationAction(ISD::BlockAddress    , MVT::i32  , Custom);
 432   if (Subtarget->is64Bit()) {
 433     setOperationAction(ISD::ConstantPool  , MVT::i64  , Custom);
 434     setOperationAction(ISD::JumpTable     , MVT::i64  , Custom);
 435     setOperationAction(ISD::GlobalAddress , MVT::i64  , Custom);
 436     setOperationAction(ISD::ExternalSymbol, MVT::i64  , Custom);
 437     setOperationAction(ISD::BlockAddress  , MVT::i64  , Custom);
 438   }
 439   // 64-bit addm sub, shl, sra, srl (iff 32-bit x86)
 440   setOperationAction(ISD::SHL_PARTS       , MVT::i32  , Custom);
 441   setOperationAction(ISD::SRA_PARTS       , MVT::i32  , Custom);
 442   setOperationAction(ISD::SRL_PARTS       , MVT::i32  , Custom);
 443   if (Subtarget->is64Bit()) {
 444     setOperationAction(ISD::SHL_PARTS     , MVT::i64  , Custom);
 445     setOperationAction(ISD::SRA_PARTS     , MVT::i64  , Custom);
 446     setOperationAction(ISD::SRL_PARTS     , MVT::i64  , Custom);
 447   }
 448
 449   if (Subtarget->hasXMM())
 450     setOperationAction(ISD::PREFETCH      , MVT::Other, Legal);
 451
 452   setOperationAction(ISD::MEMBARRIER    , MVT::Other, Custom);
 453   setOperationAction(ISD::ATOMIC_FENCE  , MVT::Other, Custom);
 454
 455   // On X86 and X86-64, atomic operations are lowered to locked instructions.
 456   // Locked instructions, in turn, have implicit fence semantics (all memory
 457   // operations are flushed before issuing the locked instruction, and they
 458   // are not buffered), so we can fold away the common pattern of
 459   // fence-atomic-fence.
 460   setShouldFoldAtomicFences(true);
 461
 462   // Expand certain atomics
 463   for (unsigned i = 0, e = 4; i != e; ++i) {
 464     MVT VT = IntVTs[i];
 465     setOperationAction(ISD::ATOMIC_CMP_SWAP, VT, Custom);
 466     setOperationAction(ISD::ATOMIC_LOAD_SUB, VT, Custom);
 467   }
 468
 469   if (!Subtarget->is64Bit()) {
 470     setOperationAction(ISD::ATOMIC_LOAD_ADD, MVT::i64, Custom);
 471     setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i64, Custom);
 472     setOperationAction(ISD::ATOMIC_LOAD_AND, MVT::i64, Custom);
 473     setOperationAction(ISD::ATOMIC_LOAD_OR, MVT::i64, Custom);
 474     setOperationAction(ISD::ATOMIC_LOAD_XOR, MVT::i64, Custom);
 475     setOperationAction(ISD::ATOMIC_LOAD_NAND, MVT::i64, Custom);
 476     setOperationAction(ISD::ATOMIC_SWAP, MVT::i64, Custom);
 477   }
 478
 479   // FIXME - use subtarget debug flags
 480   if (!Subtarget->isTargetDarwin() &&
 481       !Subtarget->isTargetELF() &&
 482       !Subtarget->isTargetCygMing()) {
 483     setOperationAction(ISD::EH_LABEL, MVT::Other, Expand);
 484   }
 485
 486   setOperationAction(ISD::EXCEPTIONADDR, MVT::i64, Expand);
 487   setOperationAction(ISD::EHSELECTION,   MVT::i64, Expand);
 488   setOperationAction(ISD::EXCEPTIONADDR, MVT::i32, Expand);
 489   setOperationAction(ISD::EHSELECTION,   MVT::i32, Expand);
 490   if (Subtarget->is64Bit()) {
 491     setExceptionPointerRegister(X86::RAX);
 492     setExceptionSelectorRegister(X86::RDX);
 493   } else {
 494     setExceptionPointerRegister(X86::EAX);
 495     setExceptionSelectorRegister(X86::EDX);
 496   }
 497   setOperationAction(ISD::FRAME_TO_ARGS_OFFSET, MVT::i32, Custom);
 498   setOperationAction(ISD::FRAME_TO_ARGS_OFFSET, MVT::i64, Custom);
 499
 500   setOperationAction(ISD::TRAMPOLINE, MVT::Other, Custom);
 501
 502   setOperationAction(ISD::TRAP, MVT::Other, Legal);
 503
 504   // VASTART needs to be custom lowered to use the VarArgsFrameIndex
 505   setOperationAction(ISD::VASTART           , MVT::Other, Custom);
 506   setOperationAction(ISD::VAEND             , MVT::Other, Expand);
 507   if (Subtarget->is64Bit()) {
 508     setOperationAction(ISD::VAARG           , MVT::Other, Custom);
 509     setOperationAction(ISD::VACOPY          , MVT::Other, Custom);
 510   } else {
 511     setOperationAction(ISD::VAARG           , MVT::Other, Expand);
 512     setOperationAction(ISD::VACOPY          , MVT::Other, Expand);
 513   }
 514
 515   setOperationAction(ISD::STACKSAVE,          MVT::Other, Expand);
 516   setOperationAction(ISD::STACKRESTORE,       MVT::Other, Expand);
 517   setOperationAction(ISD::DYNAMIC_STACKALLOC,
 518                      (Subtarget->is64Bit() ? MVT::i64 : MVT::i32),
 519                      (Subtarget->isTargetCOFF()
 520                       && !Subtarget->isTargetEnvMacho()
 521                       ? Custom : Expand));
 522
 523   if (!UseSoftFloat && X86ScalarSSEf64) {
 524     // f32 and f64 use SSE.
 525     // Set up the FP register classes.
 526     addRegisterClass(MVT::f32, X86::FR32RegisterClass);
 527     addRegisterClass(MVT::f64, X86::FR64RegisterClass);
 528
 529     // Use ANDPD to simulate FABS.
 530     setOperationAction(ISD::FABS , MVT::f64, Custom);
 531     setOperationAction(ISD::FABS , MVT::f32, Custom);
 532
 533     // Use XORP to simulate FNEG.
 534     setOperationAction(ISD::FNEG , MVT::f64, Custom);
 535     setOperationAction(ISD::FNEG , MVT::f32, Custom);
 536
 537     // Use ANDPD and ORPD to simulate FCOPYSIGN.
 538     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Custom);
 539     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 540
 541     // Lower this to FGETSIGNx86 plus an AND.
 542     setOperationAction(ISD::FGETSIGN, MVT::i64, Custom);
 543     setOperationAction(ISD::FGETSIGN, MVT::i32, Custom);
 544
 545     // We don't support sin/cos/fmod
 546     setOperationAction(ISD::FSIN , MVT::f64, Expand);
 547     setOperationAction(ISD::FCOS , MVT::f64, Expand);
 548     setOperationAction(ISD::FSIN , MVT::f32, Expand);
 549     setOperationAction(ISD::FCOS , MVT::f32, Expand);
 550
 551     // Expand FP immediates into loads from the stack, except for the special
 552     // cases we handle.
 553     addLegalFPImmediate(APFloat(+0.0)); // xorpd
 554     addLegalFPImmediate(APFloat(+0.0f)); // xorps
 555   } else if (!UseSoftFloat && X86ScalarSSEf32) {
 556     // Use SSE for f32, x87 for f64.
 557     // Set up the FP register classes.
 558     addRegisterClass(MVT::f32, X86::FR32RegisterClass);
 559     addRegisterClass(MVT::f64, X86::RFP64RegisterClass);
 560
 561     // Use ANDPS to simulate FABS.
 562     setOperationAction(ISD::FABS , MVT::f32, Custom);
 563
 564     // Use XORP to simulate FNEG.
 565     setOperationAction(ISD::FNEG , MVT::f32, Custom);
 566
 567     setOperationAction(ISD::UNDEF,     MVT::f64, Expand);
 568
 569     // Use ANDPS and ORPS to simulate FCOPYSIGN.
 570     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 571     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 572
 573     // We don't support sin/cos/fmod
 574     setOperationAction(ISD::FSIN , MVT::f32, Expand);
 575     setOperationAction(ISD::FCOS , MVT::f32, Expand);
 576
 577     // Special cases we handle for FP constants.
 578     addLegalFPImmediate(APFloat(+0.0f)); // xorps
 579     addLegalFPImmediate(APFloat(+0.0)); // FLD0
 580     addLegalFPImmediate(APFloat(+1.0)); // FLD1
 581     addLegalFPImmediate(APFloat(-0.0)); // FLD0/FCHS
 582     addLegalFPImmediate(APFloat(-1.0)); // FLD1/FCHS
 583
 584     if (!UnsafeFPMath) {
 585       setOperationAction(ISD::FSIN           , MVT::f64  , Expand);
 586       setOperationAction(ISD::FCOS           , MVT::f64  , Expand);
 587     }
 588   } else if (!UseSoftFloat) {
 589     // f32 and f64 in x87.
 590     // Set up the FP register classes.
 591     addRegisterClass(MVT::f64, X86::RFP64RegisterClass);
 592     addRegisterClass(MVT::f32, X86::RFP32RegisterClass);
 593
 594     setOperationAction(ISD::UNDEF,     MVT::f64, Expand);
 595     setOperationAction(ISD::UNDEF,     MVT::f32, Expand);
 596     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 597     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Expand);
 598
 599     if (!UnsafeFPMath) {
 600       setOperationAction(ISD::FSIN           , MVT::f64  , Expand);
 601       setOperationAction(ISD::FCOS           , MVT::f64  , Expand);
 602     }
 603     addLegalFPImmediate(APFloat(+0.0)); // FLD0
 604     addLegalFPImmediate(APFloat(+1.0)); // FLD1
 605     addLegalFPImmediate(APFloat(-0.0)); // FLD0/FCHS
 606     addLegalFPImmediate(APFloat(-1.0)); // FLD1/FCHS
 607     addLegalFPImmediate(APFloat(+0.0f)); // FLD0
 608     addLegalFPImmediate(APFloat(+1.0f)); // FLD1
 609     addLegalFPImmediate(APFloat(-0.0f)); // FLD0/FCHS
 610     addLegalFPImmediate(APFloat(-1.0f)); // FLD1/FCHS
 611   }
 612
 613   // We don't support FMA.
 614   setOperationAction(ISD::FMA, MVT::f64, Expand);
 615   setOperationAction(ISD::FMA, MVT::f32, Expand);
 616
 617   // Long double always uses X87.
 618   if (!UseSoftFloat) {
 619     addRegisterClass(MVT::f80, X86::RFP80RegisterClass);
 620     setOperationAction(ISD::UNDEF,     MVT::f80, Expand);
 621     setOperationAction(ISD::FCOPYSIGN, MVT::f80, Expand);
 622     {
 623       APFloat TmpFlt = APFloat::getZero(APFloat::x87DoubleExtended);
 624       addLegalFPImmediate(TmpFlt);  // FLD0
 625       TmpFlt.changeSign();
 626       addLegalFPImmediate(TmpFlt);  // FLD0/FCHS
 627
 628       bool ignored;
 629       APFloat TmpFlt2(+1.0);
 630       TmpFlt2.convert(APFloat::x87DoubleExtended, APFloat::rmNearestTiesToEven,
 631                       &ignored);
 632       addLegalFPImmediate(TmpFlt2);  // FLD1
 633       TmpFlt2.changeSign();
 634       addLegalFPImmediate(TmpFlt2);  // FLD1/FCHS
 635     }
 636
 637     if (!UnsafeFPMath) {
 638       setOperationAction(ISD::FSIN           , MVT::f80  , Expand);
 639       setOperationAction(ISD::FCOS           , MVT::f80  , Expand);
 640     }
 641
 642     setOperationAction(ISD::FMA, MVT::f80, Expand);
 643   }
 644
 645   // Always use a library call for pow.
 646   setOperationAction(ISD::FPOW             , MVT::f32  , Expand);
 647   setOperationAction(ISD::FPOW             , MVT::f64  , Expand);
 648   setOperationAction(ISD::FPOW             , MVT::f80  , Expand);
 649
 650   setOperationAction(ISD::FLOG, MVT::f80, Expand);
 651   setOperationAction(ISD::FLOG2, MVT::f80, Expand);
 652   setOperationAction(ISD::FLOG10, MVT::f80, Expand);
 653   setOperationAction(ISD::FEXP, MVT::f80, Expand);
 654   setOperationAction(ISD::FEXP2, MVT::f80, Expand);
 655
 656   // First set operation action for all vector types to either promote
 657   // (for widening) or expand (for scalarization). Then we will selectively
 658   // turn on ones that can be effectively codegen'd.
 659   for (unsigned VT = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
 660        VT <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++VT) {
 661     setOperationAction(ISD::ADD , (MVT::SimpleValueType)VT, Expand);
 662     setOperationAction(ISD::SUB , (MVT::SimpleValueType)VT, Expand);
 663     setOperationAction(ISD::FADD, (MVT::SimpleValueType)VT, Expand);
 664     setOperationAction(ISD::FNEG, (MVT::SimpleValueType)VT, Expand);
 665     setOperationAction(ISD::FSUB, (MVT::SimpleValueType)VT, Expand);
 666     setOperationAction(ISD::MUL , (MVT::SimpleValueType)VT, Expand);
 667     setOperationAction(ISD::FMUL, (MVT::SimpleValueType)VT, Expand);
 668     setOperationAction(ISD::SDIV, (MVT::SimpleValueType)VT, Expand);
 669     setOperationAction(ISD::UDIV, (MVT::SimpleValueType)VT, Expand);
 670     setOperationAction(ISD::FDIV, (MVT::SimpleValueType)VT, Expand);
 671     setOperationAction(ISD::SREM, (MVT::SimpleValueType)VT, Expand);
 672     setOperationAction(ISD::UREM, (MVT::SimpleValueType)VT, Expand);
 673     setOperationAction(ISD::LOAD, (MVT::SimpleValueType)VT, Expand);
 674     setOperationAction(ISD::VECTOR_SHUFFLE, (MVT::SimpleValueType)VT, Expand);
 675     setOperationAction(ISD::EXTRACT_VECTOR_ELT,(MVT::SimpleValueType)VT,Expand);
 676     setOperationAction(ISD::INSERT_VECTOR_ELT,(MVT::SimpleValueType)VT, Expand);
 677     setOperationAction(ISD::EXTRACT_SUBVECTOR,(MVT::SimpleValueType)VT,Expand);
 678     setOperationAction(ISD::INSERT_SUBVECTOR,(MVT::SimpleValueType)VT,Expand);
 679     setOperationAction(ISD::FABS, (MVT::SimpleValueType)VT, Expand);
 680     setOperationAction(ISD::FSIN, (MVT::SimpleValueType)VT, Expand);
 681     setOperationAction(ISD::FCOS, (MVT::SimpleValueType)VT, Expand);
 682     setOperationAction(ISD::FREM, (MVT::SimpleValueType)VT, Expand);
 683     setOperationAction(ISD::FPOWI, (MVT::SimpleValueType)VT, Expand);
 684     setOperationAction(ISD::FSQRT, (MVT::SimpleValueType)VT, Expand);
 685     setOperationAction(ISD::FCOPYSIGN, (MVT::SimpleValueType)VT, Expand);
 686     setOperationAction(ISD::SMUL_LOHI, (MVT::SimpleValueType)VT, Expand);
 687     setOperationAction(ISD::UMUL_LOHI, (MVT::SimpleValueType)VT, Expand);
 688     setOperationAction(ISD::SDIVREM, (MVT::SimpleValueType)VT, Expand);
 689     setOperationAction(ISD::UDIVREM, (MVT::SimpleValueType)VT, Expand);
 690     setOperationAction(ISD::FPOW, (MVT::SimpleValueType)VT, Expand);
 691     setOperationAction(ISD::CTPOP, (MVT::SimpleValueType)VT, Expand);
 692     setOperationAction(ISD::CTTZ, (MVT::SimpleValueType)VT, Expand);
 693     setOperationAction(ISD::CTLZ, (MVT::SimpleValueType)VT, Expand);
 694     setOperationAction(ISD::SHL, (MVT::SimpleValueType)VT, Expand);
 695     setOperationAction(ISD::SRA, (MVT::SimpleValueType)VT, Expand);
 696     setOperationAction(ISD::SRL, (MVT::SimpleValueType)VT, Expand);
 697     setOperationAction(ISD::ROTL, (MVT::SimpleValueType)VT, Expand);
 698     setOperationAction(ISD::ROTR, (MVT::SimpleValueType)VT, Expand);
 699     setOperationAction(ISD::BSWAP, (MVT::SimpleValueType)VT, Expand);
 700     setOperationAction(ISD::VSETCC, (MVT::SimpleValueType)VT, Expand);
 701     setOperationAction(ISD::FLOG, (MVT::SimpleValueType)VT, Expand);
 702     setOperationAction(ISD::FLOG2, (MVT::SimpleValueType)VT, Expand);
 703     setOperationAction(ISD::FLOG10, (MVT::SimpleValueType)VT, Expand);
 704     setOperationAction(ISD::FEXP, (MVT::SimpleValueType)VT, Expand);
 705     setOperationAction(ISD::FEXP2, (MVT::SimpleValueType)VT, Expand);
 706     setOperationAction(ISD::FP_TO_UINT, (MVT::SimpleValueType)VT, Expand);
 707     setOperationAction(ISD::FP_TO_SINT, (MVT::SimpleValueType)VT, Expand);
 708     setOperationAction(ISD::UINT_TO_FP, (MVT::SimpleValueType)VT, Expand);
 709     setOperationAction(ISD::SINT_TO_FP, (MVT::SimpleValueType)VT, Expand);
 710     setOperationAction(ISD::SIGN_EXTEND_INREG, (MVT::SimpleValueType)VT,Expand);
 711     setOperationAction(ISD::TRUNCATE,  (MVT::SimpleValueType)VT, Expand);
 712     setOperationAction(ISD::SIGN_EXTEND,  (MVT::SimpleValueType)VT, Expand);
 713     setOperationAction(ISD::ZERO_EXTEND,  (MVT::SimpleValueType)VT, Expand);
 714     setOperationAction(ISD::ANY_EXTEND,  (MVT::SimpleValueType)VT, Expand);
 715     for (unsigned InnerVT = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
 716          InnerVT <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++InnerVT)
 717       setTruncStoreAction((MVT::SimpleValueType)VT,
 718                           (MVT::SimpleValueType)InnerVT, Expand);
 719     setLoadExtAction(ISD::SEXTLOAD, (MVT::SimpleValueType)VT, Expand);
 720     setLoadExtAction(ISD::ZEXTLOAD, (MVT::SimpleValueType)VT, Expand);
 721     setLoadExtAction(ISD::EXTLOAD, (MVT::SimpleValueType)VT, Expand);
 722   }
 723
 724   // FIXME: In order to prevent SSE instructions being expanded to MMX ones
 725   // with -msoft-float, disable use of MMX as well.
 726   if (!UseSoftFloat && Subtarget->hasMMX()) {
 727     addRegisterClass(MVT::x86mmx, X86::VR64RegisterClass);
 728     // No operations on x86mmx supported, everything uses intrinsics.
 729   }
 730
 731   // MMX-sized vectors (other than x86mmx) are expected to be expanded
 732   // into smaller operations.
 733   setOperationAction(ISD::MULHS,              MVT::v8i8,  Expand);
 734   setOperationAction(ISD::MULHS,              MVT::v4i16, Expand);
 735   setOperationAction(ISD::MULHS,              MVT::v2i32, Expand);
 736   setOperationAction(ISD::MULHS,              MVT::v1i64, Expand);
 737   setOperationAction(ISD::AND,                MVT::v8i8,  Expand);
 738   setOperationAction(ISD::AND,                MVT::v4i16, Expand);
 739   setOperationAction(ISD::AND,                MVT::v2i32, Expand);
 740   setOperationAction(ISD::AND,                MVT::v1i64, Expand);
 741   setOperationAction(ISD::OR,                 MVT::v8i8,  Expand);
 742   setOperationAction(ISD::OR,                 MVT::v4i16, Expand);
 743   setOperationAction(ISD::OR,                 MVT::v2i32, Expand);
 744   setOperationAction(ISD::OR,                 MVT::v1i64, Expand);
 745   setOperationAction(ISD::XOR,                MVT::v8i8,  Expand);
 746   setOperationAction(ISD::XOR,                MVT::v4i16, Expand);
 747   setOperationAction(ISD::XOR,                MVT::v2i32, Expand);
 748   setOperationAction(ISD::XOR,                MVT::v1i64, Expand);
 749   setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v8i8,  Expand);
 750   setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v4i16, Expand);
 751   setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v2i32, Expand);
 752   setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v1i64, Expand);
 753   setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v1i64, Expand);
 754   setOperationAction(ISD::SELECT,             MVT::v8i8,  Expand);
 755   setOperationAction(ISD::SELECT,             MVT::v4i16, Expand);
 756   setOperationAction(ISD::SELECT,             MVT::v2i32, Expand);
 757   setOperationAction(ISD::SELECT,             MVT::v1i64, Expand);
 758   setOperationAction(ISD::BITCAST,            MVT::v8i8,  Expand);
 759   setOperationAction(ISD::BITCAST,            MVT::v4i16, Expand);
 760   setOperationAction(ISD::BITCAST,            MVT::v2i32, Expand);
 761   setOperationAction(ISD::BITCAST,            MVT::v1i64, Expand);
 762
 763   if (!UseSoftFloat && Subtarget->hasXMM()) {
 764     addRegisterClass(MVT::v4f32, X86::VR128RegisterClass);
 765
 766     setOperationAction(ISD::FADD,               MVT::v4f32, Legal);
 767     setOperationAction(ISD::FSUB,               MVT::v4f32, Legal);
 768     setOperationAction(ISD::FMUL,               MVT::v4f32, Legal);
 769     setOperationAction(ISD::FDIV,               MVT::v4f32, Legal);
 770     setOperationAction(ISD::FSQRT,              MVT::v4f32, Legal);
 771     setOperationAction(ISD::FNEG,               MVT::v4f32, Custom);
 772     setOperationAction(ISD::LOAD,               MVT::v4f32, Legal);
 773     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4f32, Custom);
 774     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4f32, Custom);
 775     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f32, Custom);
 776     setOperationAction(ISD::SELECT,             MVT::v4f32, Custom);
 777     setOperationAction(ISD::VSETCC,             MVT::v4f32, Custom);
 778   }
 779
 780   if (!UseSoftFloat && Subtarget->hasXMMInt()) {
 781     addRegisterClass(MVT::v2f64, X86::VR128RegisterClass);
 782
 783     // FIXME: Unfortunately -soft-float and -no-implicit-float means XMM
 784     // registers cannot be used even for integer operations.
 785     addRegisterClass(MVT::v16i8, X86::VR128RegisterClass);
 786     addRegisterClass(MVT::v8i16, X86::VR128RegisterClass);
 787     addRegisterClass(MVT::v4i32, X86::VR128RegisterClass);
 788     addRegisterClass(MVT::v2i64, X86::VR128RegisterClass);
 789
 790     setOperationAction(ISD::ADD,                MVT::v16i8, Legal);
 791     setOperationAction(ISD::ADD,                MVT::v8i16, Legal);
 792     setOperationAction(ISD::ADD,                MVT::v4i32, Legal);
 793     setOperationAction(ISD::ADD,                MVT::v2i64, Legal);
 794     setOperationAction(ISD::MUL,                MVT::v2i64, Custom);
 795     setOperationAction(ISD::SUB,                MVT::v16i8, Legal);
 796     setOperationAction(ISD::SUB,                MVT::v8i16, Legal);
 797     setOperationAction(ISD::SUB,                MVT::v4i32, Legal);
 798     setOperationAction(ISD::SUB,                MVT::v2i64, Legal);
 799     setOperationAction(ISD::MUL,                MVT::v8i16, Legal);
 800     setOperationAction(ISD::FADD,               MVT::v2f64, Legal);
 801     setOperationAction(ISD::FSUB,               MVT::v2f64, Legal);
 802     setOperationAction(ISD::FMUL,               MVT::v2f64, Legal);
 803     setOperationAction(ISD::FDIV,               MVT::v2f64, Legal);
 804     setOperationAction(ISD::FSQRT,              MVT::v2f64, Legal);
 805     setOperationAction(ISD::FNEG,               MVT::v2f64, Custom);
 806
 807     setOperationAction(ISD::VSETCC,             MVT::v2f64, Custom);
 808     setOperationAction(ISD::VSETCC,             MVT::v16i8, Custom);
 809     setOperationAction(ISD::VSETCC,             MVT::v8i16, Custom);
 810     setOperationAction(ISD::VSETCC,             MVT::v4i32, Custom);
 811
 812     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v16i8, Custom);
 813     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v8i16, Custom);
 814     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i16, Custom);
 815     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i32, Custom);
 816     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f32, Custom);
 817
 818     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v2f64, Custom);
 819     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v2i64, Custom);
 820     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v16i8, Custom);
 821     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v8i16, Custom);
 822     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v4i32, Custom);
 823
 824     // Custom lower build_vector, vector_shuffle, and extract_vector_elt.
 825     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v2i64; ++i) {
 826       EVT VT = (MVT::SimpleValueType)i;
 827       // Do not attempt to custom lower non-power-of-2 vectors
 828       if (!isPowerOf2_32(VT.getVectorNumElements()))
 829         continue;
 830       // Do not attempt to custom lower non-128-bit vectors
 831       if (!VT.is128BitVector())
 832         continue;
 833       setOperationAction(ISD::BUILD_VECTOR,
 834                          VT.getSimpleVT().SimpleTy, Custom);
 835       setOperationAction(ISD::VECTOR_SHUFFLE,
 836                          VT.getSimpleVT().SimpleTy, Custom);
 837       setOperationAction(ISD::EXTRACT_VECTOR_ELT,
 838                          VT.getSimpleVT().SimpleTy, Custom);
 839     }
 840
 841     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2f64, Custom);
 842     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2i64, Custom);
 843     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2f64, Custom);
 844     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2i64, Custom);
 845     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2f64, Custom);
 846     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2f64, Custom);
 847
 848     if (Subtarget->is64Bit()) {
 849       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2i64, Custom);
 850       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2i64, Custom);
 851     }
 852
 853     // Promote v16i8, v8i16, v4i32 load, select, and, or, xor to v2i64.
 854     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v2i64; i++) {
 855       MVT::SimpleValueType SVT = (MVT::SimpleValueType)i;
 856       EVT VT = SVT;
 857
 858       // Do not attempt to promote non-128-bit vectors
 859       if (!VT.is128BitVector())
 860         continue;
 861
 862       setOperationAction(ISD::AND,    SVT, Promote);
 863       AddPromotedToType (ISD::AND,    SVT, MVT::v2i64);
 864       setOperationAction(ISD::OR,     SVT, Promote);
 865       AddPromotedToType (ISD::OR,     SVT, MVT::v2i64);
 866       setOperationAction(ISD::XOR,    SVT, Promote);
 867       AddPromotedToType (ISD::XOR,    SVT, MVT::v2i64);
 868       setOperationAction(ISD::LOAD,   SVT, Promote);
 869       AddPromotedToType (ISD::LOAD,   SVT, MVT::v2i64);
 870       setOperationAction(ISD::SELECT, SVT, Promote);
 871       AddPromotedToType (ISD::SELECT, SVT, MVT::v2i64);
 872     }
 873
 874     setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 875
 876     // Custom lower v2i64 and v2f64 selects.
 877     setOperationAction(ISD::LOAD,               MVT::v2f64, Legal);
 878     setOperationAction(ISD::LOAD,               MVT::v2i64, Legal);
 879     setOperationAction(ISD::SELECT,             MVT::v2f64, Custom);
 880     setOperationAction(ISD::SELECT,             MVT::v2i64, Custom);
 881
 882     setOperationAction(ISD::FP_TO_SINT,         MVT::v4i32, Legal);
 883     setOperationAction(ISD::SINT_TO_FP,         MVT::v4i32, Legal);
 884   }
 885
 886   if (Subtarget->hasSSE41() || Subtarget->hasAVX()) {
 887     setOperationAction(ISD::FFLOOR,             MVT::f32,   Legal);
 888     setOperationAction(ISD::FCEIL,              MVT::f32,   Legal);
 889     setOperationAction(ISD::FTRUNC,             MVT::f32,   Legal);
 890     setOperationAction(ISD::FRINT,              MVT::f32,   Legal);
 891     setOperationAction(ISD::FNEARBYINT,         MVT::f32,   Legal);
 892     setOperationAction(ISD::FFLOOR,             MVT::f64,   Legal);
 893     setOperationAction(ISD::FCEIL,              MVT::f64,   Legal);
 894     setOperationAction(ISD::FTRUNC,             MVT::f64,   Legal);
 895     setOperationAction(ISD::FRINT,              MVT::f64,   Legal);
 896     setOperationAction(ISD::FNEARBYINT,         MVT::f64,   Legal);
 897
 898     // FIXME: Do we need to handle scalar-to-vector here?
 899     setOperationAction(ISD::MUL,                MVT::v4i32, Legal);
 900
 901     // Can turn SHL into an integer multiply.
 902     setOperationAction(ISD::SHL,                MVT::v4i32, Custom);
 903     setOperationAction(ISD::SHL,                MVT::v16i8, Custom);
 904
 905     // i8 and i16 vectors are custom , because the source register and source
 906     // source memory operand types are not the same width.  f32 vectors are
 907     // custom since the immediate controlling the insert encodes additional
 908     // information.
 909     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v16i8, Custom);
 910     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i16, Custom);
 911     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i32, Custom);
 912     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f32, Custom);
 913
 914     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v16i8, Custom);
 915     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v8i16, Custom);
 916     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4i32, Custom);
 917     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f32, Custom);
 918
 919     if (Subtarget->is64Bit()) {
 920       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2i64, Legal);
 921       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2i64, Legal);
 922     }
 923   }
 924
 925   if (Subtarget->hasSSE2() || Subtarget->hasAVX()) {
 926     setOperationAction(ISD::SRL,               MVT::v2i64, Custom);
 927     setOperationAction(ISD::SRL,               MVT::v4i32, Custom);
 928     setOperationAction(ISD::SRL,               MVT::v16i8, Custom);
 929     setOperationAction(ISD::SRL,               MVT::v8i16, Custom);
 930
 931     setOperationAction(ISD::SHL,               MVT::v2i64, Custom);
 932     setOperationAction(ISD::SHL,               MVT::v4i32, Custom);
 933     setOperationAction(ISD::SHL,               MVT::v8i16, Custom);
 934
 935     setOperationAction(ISD::SRA,               MVT::v4i32, Custom);
 936     setOperationAction(ISD::SRA,               MVT::v8i16, Custom);
 937   }
 938
 939   if (Subtarget->hasSSE42() || Subtarget->hasAVX())
 940     setOperationAction(ISD::VSETCC,             MVT::v2i64, Custom);
 941
 942   if (!UseSoftFloat && Subtarget->hasAVX()) {
 943     addRegisterClass(MVT::v32i8,  X86::VR256RegisterClass);
 944     addRegisterClass(MVT::v16i16, X86::VR256RegisterClass);
 945     addRegisterClass(MVT::v8i32,  X86::VR256RegisterClass);
 946     addRegisterClass(MVT::v8f32,  X86::VR256RegisterClass);
 947     addRegisterClass(MVT::v4i64,  X86::VR256RegisterClass);
 948     addRegisterClass(MVT::v4f64,  X86::VR256RegisterClass);
 949
 950     setOperationAction(ISD::LOAD,               MVT::v8f32, Legal);
 951     setOperationAction(ISD::LOAD,               MVT::v4f64, Legal);
 952     setOperationAction(ISD::LOAD,               MVT::v4i64, Legal);
 953
 954     setOperationAction(ISD::FADD,               MVT::v8f32, Legal);
 955     setOperationAction(ISD::FSUB,               MVT::v8f32, Legal);
 956     setOperationAction(ISD::FMUL,               MVT::v8f32, Legal);
 957     setOperationAction(ISD::FDIV,               MVT::v8f32, Legal);
 958     setOperationAction(ISD::FSQRT,              MVT::v8f32, Legal);
 959     setOperationAction(ISD::FNEG,               MVT::v8f32, Custom);
 960
 961     setOperationAction(ISD::FADD,               MVT::v4f64, Legal);
 962     setOperationAction(ISD::FSUB,               MVT::v4f64, Legal);
 963     setOperationAction(ISD::FMUL,               MVT::v4f64, Legal);
 964     setOperationAction(ISD::FDIV,               MVT::v4f64, Legal);
 965     setOperationAction(ISD::FSQRT,              MVT::v4f64, Legal);
 966     setOperationAction(ISD::FNEG,               MVT::v4f64, Custom);
 967
 968     setOperationAction(ISD::FP_TO_SINT,         MVT::v8i32, Legal);
 969     setOperationAction(ISD::SINT_TO_FP,         MVT::v8i32, Legal);
 970     setOperationAction(ISD::FP_ROUND,           MVT::v4f32, Legal);
 971
 972     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v4f64,  Custom);
 973     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v4i64,  Custom);
 974     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v8f32,  Custom);
 975     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v8i32,  Custom);
 976     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v32i8,  Custom);
 977     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v16i16, Custom);
 978
 979     setOperationAction(ISD::SRL,               MVT::v4i64, Custom);
 980     setOperationAction(ISD::SRL,               MVT::v8i32, Custom);
 981     setOperationAction(ISD::SRL,               MVT::v16i16, Custom);
 982     setOperationAction(ISD::SRL,               MVT::v32i8, Custom);
 983
 984     setOperationAction(ISD::SHL,               MVT::v4i64, Custom);
 985     setOperationAction(ISD::SHL,               MVT::v8i32, Custom);
 986     setOperationAction(ISD::SHL,               MVT::v16i16, Custom);
 987     setOperationAction(ISD::SHL,               MVT::v32i8, Custom);
 988
 989     setOperationAction(ISD::SRA,               MVT::v8i32, Custom);
 990     setOperationAction(ISD::SRA,               MVT::v16i16, Custom);
 991
 992     setOperationAction(ISD::VSETCC,            MVT::v8i32, Custom);
 993     setOperationAction(ISD::VSETCC,            MVT::v4i64, Custom);
 994
 995     setOperationAction(ISD::SELECT,            MVT::v4f64, Custom);
 996     setOperationAction(ISD::SELECT,            MVT::v4i64, Custom);
 997     setOperationAction(ISD::SELECT,            MVT::v8f32, Custom);
 998
 999     // Custom lower several nodes for 256-bit types.
1000     for (unsigned i = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
1001                   i <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++i) {
1002       MVT::SimpleValueType SVT = (MVT::SimpleValueType)i;
1003       EVT VT = SVT;
1004
1005       // Extract subvector is special because the value type
1006       // (result) is 128-bit but the source is 256-bit wide.
1007       if (VT.is128BitVector())
1008         setOperationAction(ISD::EXTRACT_SUBVECTOR, SVT, Custom);
1009
1010       // Do not attempt to custom lower other non-256-bit vectors
1011       if (!VT.is256BitVector())
1012         continue;
1013
1014       setOperationAction(ISD::BUILD_VECTOR,       SVT, Custom);
1015       setOperationAction(ISD::VECTOR_SHUFFLE,     SVT, Custom);
1016       setOperationAction(ISD::INSERT_VECTOR_ELT,  SVT, Custom);
1017       setOperationAction(ISD::EXTRACT_VECTOR_ELT, SVT, Custom);
1018       setOperationAction(ISD::SCALAR_TO_VECTOR,   SVT, Custom);
1019       setOperationAction(ISD::INSERT_SUBVECTOR,   SVT, Custom);
1020     }
1021
1022     // Promote v32i8, v16i16, v8i32 select, and, or, xor to v4i64.
1023     for (unsigned i = (unsigned)MVT::v32i8; i != (unsigned)MVT::v4i64; ++i) {
1024       MVT::SimpleValueType SVT = (MVT::SimpleValueType)i;
1025       EVT VT = SVT;
1026
1027       // Do not attempt to promote non-256-bit vectors
1028       if (!VT.is256BitVector())
1029         continue;
1030
1031       setOperationAction(ISD::AND,    SVT, Promote);
1032       AddPromotedToType (ISD::AND,    SVT, MVT::v4i64);
1033       setOperationAction(ISD::OR,     SVT, Promote);
1034       AddPromotedToType (ISD::OR,     SVT, MVT::v4i64);
1035       setOperationAction(ISD::XOR,    SVT, Promote);
1036       AddPromotedToType (ISD::XOR,    SVT, MVT::v4i64);
1037       setOperationAction(ISD::LOAD,   SVT, Promote);
1038       AddPromotedToType (ISD::LOAD,   SVT, MVT::v4i64);
1039       setOperationAction(ISD::SELECT, SVT, Promote);
1040       AddPromotedToType (ISD::SELECT, SVT, MVT::v4i64);
1041     }
1042   }
1043
1044   // SIGN_EXTEND_INREGs are evaluated by the extend type. Handle the expansion
1045   // of this type with custom code.
1046   for (unsigned VT = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
1047          VT != (unsigned)MVT::LAST_VECTOR_VALUETYPE; VT++) {
1048     setOperationAction(ISD::SIGN_EXTEND_INREG, (MVT::SimpleValueType)VT, Custom);
1049   }
1050
1051   // We want to custom lower some of our intrinsics.
1052   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
1053
1054
1055   // Only custom-lower 64-bit SADDO and friends on 64-bit because we don't
1056   // handle type legalization for these operations here.
1057   //
1058   // FIXME: We really should do custom legalization for addition and
1059   // subtraction on x86-32 once PR3203 is fixed.  We really can't do much better
1060   // than generic legalization for 64-bit multiplication-with-overflow, though.
1061   for (unsigned i = 0, e = 3+Subtarget->is64Bit(); i != e; ++i) {
1062     // Add/Sub/Mul with overflow operations are custom lowered.
1063     MVT VT = IntVTs[i];
1064     setOperationAction(ISD::SADDO, VT, Custom);
1065     setOperationAction(ISD::UADDO, VT, Custom);
1066     setOperationAction(ISD::SSUBO, VT, Custom);
1067     setOperationAction(ISD::USUBO, VT, Custom);
1068     setOperationAction(ISD::SMULO, VT, Custom);
1069     setOperationAction(ISD::UMULO, VT, Custom);
1070   }
1071
1072   // There are no 8-bit 3-address imul/mul instructions
1073   setOperationAction(ISD::SMULO, MVT::i8, Expand);
1074   setOperationAction(ISD::UMULO, MVT::i8, Expand);
1075
1076   if (!Subtarget->is64Bit()) {
1077     // These libcalls are not available in 32-bit.
1078     setLibcallName(RTLIB::SHL_I128, 0);
1079     setLibcallName(RTLIB::SRL_I128, 0);
1080     setLibcallName(RTLIB::SRA_I128, 0);
1081   }
1082
1083   // We have target-specific dag combine patterns for the following nodes:
1084   setTargetDAGCombine(ISD::VECTOR_SHUFFLE);
1085   setTargetDAGCombine(ISD::EXTRACT_VECTOR_ELT);
1086   setTargetDAGCombine(ISD::BUILD_VECTOR);
1087   setTargetDAGCombine(ISD::SELECT);
1088   setTargetDAGCombine(ISD::SHL);
1089   setTargetDAGCombine(ISD::SRA);
1090   setTargetDAGCombine(ISD::SRL);
1091   setTargetDAGCombine(ISD::OR);
1092   setTargetDAGCombine(ISD::AND);
1093   setTargetDAGCombine(ISD::ADD);
1094   setTargetDAGCombine(ISD::SUB);
1095   setTargetDAGCombine(ISD::STORE);
1096   setTargetDAGCombine(ISD::ZERO_EXTEND);
1097   setTargetDAGCombine(ISD::SINT_TO_FP);
1098   if (Subtarget->is64Bit())
1099     setTargetDAGCombine(ISD::MUL);
1100
1101   computeRegisterProperties();
1102
1103   // On Darwin, -Os means optimize for size without hurting performance,
1104   // do not reduce the limit.
1105   maxStoresPerMemset = 16; // For @llvm.memset -> sequence of stores
1106   maxStoresPerMemsetOptSize = Subtarget->isTargetDarwin() ? 16 : 8;
1107   maxStoresPerMemcpy = 8; // For @llvm.memcpy -> sequence of stores
1108   maxStoresPerMemcpyOptSize = Subtarget->isTargetDarwin() ? 8 : 4;
1109   maxStoresPerMemmove = 8; // For @llvm.memmove -> sequence of stores
1110   maxStoresPerMemmoveOptSize = Subtarget->isTargetDarwin() ? 8 : 4;
1111   setPrefLoopAlignment(16);
1112   benefitFromCodePlacementOpt = true;
1113
1114   setPrefFunctionAlignment(4);
1115 }
1116
1117
1118 MVT::SimpleValueType X86TargetLowering::getSetCCResultType(EVT VT) const {
1119   return MVT::i8;
1120 }
1121
1122
1123 /// getMaxByValAlign - Helper for getByValTypeAlignment to determine
1124 /// the desired ByVal argument alignment.
1125 static void getMaxByValAlign(Type *Ty, unsigned &MaxAlign) {
1126   if (MaxAlign == 16)
1127     return;
1128   if (VectorType *VTy = dyn_cast<VectorType>(Ty)) {
1129     if (VTy->getBitWidth() == 128)
1130       MaxAlign = 16;
1131   } else if (ArrayType *ATy = dyn_cast<ArrayType>(Ty)) {
1132     unsigned EltAlign = 0;
1133     getMaxByValAlign(ATy->getElementType(), EltAlign);
1134     if (EltAlign > MaxAlign)
1135       MaxAlign = EltAlign;
1136   } else if (StructType *STy = dyn_cast<StructType>(Ty)) {
1137     for (unsigned i = 0, e = STy->getNumElements(); i != e; ++i) {
1138       unsigned EltAlign = 0;
1139       getMaxByValAlign(STy->getElementType(i), EltAlign);
1140       if (EltAlign > MaxAlign)
1141         MaxAlign = EltAlign;
1142       if (MaxAlign == 16)
1143         break;
1144     }
1145   }
1146   return;
1147 }
1148
1149 /// getByValTypeAlignment - Return the desired alignment for ByVal aggregate
1150 /// function arguments in the caller parameter area. For X86, aggregates
1151 /// that contain SSE vectors are placed at 16-byte boundaries while the rest
1152 /// are at 4-byte boundaries.
1153 unsigned X86TargetLowering::getByValTypeAlignment(Type *Ty) const {
1154   if (Subtarget->is64Bit()) {
1155     // Max of 8 and alignment of type.
1156     unsigned TyAlign = TD->getABITypeAlignment(Ty);
1157     if (TyAlign > 8)
1158       return TyAlign;
1159     return 8;
1160   }
1161
1162   unsigned Align = 4;
1163   if (Subtarget->hasXMM())
1164     getMaxByValAlign(Ty, Align);
1165   return Align;
1166 }
1167
1168 /// getOptimalMemOpType - Returns the target specific optimal type for load
1169 /// and store operations as a result of memset, memcpy, and memmove
1170 /// lowering. If DstAlign is zero that means it's safe to destination
1171 /// alignment can satisfy any constraint. Similarly if SrcAlign is zero it
1172 /// means there isn't a need to check it against alignment requirement,
1173 /// probably because the source does not need to be loaded. If
1174 /// 'NonScalarIntSafe' is true, that means it's safe to return a
1175 /// non-scalar-integer type, e.g. empty string source, constant, or loaded
1176 /// from memory. 'MemcpyStrSrc' indicates whether the memcpy source is
1177 /// constant so it does not need to be loaded.
1178 /// It returns EVT::Other if the type should be determined using generic
1179 /// target-independent logic.
1180 EVT
1181 X86TargetLowering::getOptimalMemOpType(uint64_t Size,
1182                                        unsigned DstAlign, unsigned SrcAlign,
1183                                        bool NonScalarIntSafe,
1184                                        bool MemcpyStrSrc,
1185                                        MachineFunction &MF) const {
1186   // FIXME: This turns off use of xmm stores for memset/memcpy on targets like
1187   // linux.  This is because the stack realignment code can't handle certain
1188   // cases like PR2962.  This should be removed when PR2962 is fixed.
1189   const Function *F = MF.getFunction();
1190   if (NonScalarIntSafe &&
1191       !F->hasFnAttr(Attribute::NoImplicitFloat)) {
1192     if (Size >= 16 &&
1193         (Subtarget->isUnalignedMemAccessFast() ||
1194          ((DstAlign == 0 || DstAlign >= 16) &&
1195           (SrcAlign == 0 || SrcAlign >= 16))) &&
1196         Subtarget->getStackAlignment() >= 16) {
1197       if (Subtarget->hasSSE2())
1198         return MVT::v4i32;
1199       if (Subtarget->hasSSE1())
1200         return MVT::v4f32;
1201     } else if (!MemcpyStrSrc && Size >= 8 &&
1202                !Subtarget->is64Bit() &&
1203                Subtarget->getStackAlignment() >= 8 &&
1204                Subtarget->hasXMMInt()) {
1205       // Do not use f64 to lower memcpy if source is string constant. It's
1206       // better to use i32 to avoid the loads.
1207       return MVT::f64;
1208     }
1209   }
1210   if (Subtarget->is64Bit() && Size >= 8)
1211     return MVT::i64;
1212   return MVT::i32;
1213 }
1214
1215 /// getJumpTableEncoding - Return the entry encoding for a jump table in the
1216 /// current function.  The returned value is a member of the
1217 /// MachineJumpTableInfo::JTEntryKind enum.
1218 unsigned X86TargetLowering::getJumpTableEncoding() const {
1219   // In GOT pic mode, each entry in the jump table is emitted as a @GOTOFF
1220   // symbol.
1221   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
1222       Subtarget->isPICStyleGOT())
1223     return MachineJumpTableInfo::EK_Custom32;
1224
1225   // Otherwise, use the normal jump table encoding heuristics.
1226   return TargetLowering::getJumpTableEncoding();
1227 }
1228
1229 const MCExpr *
1230 X86TargetLowering::LowerCustomJumpTableEntry(const MachineJumpTableInfo *MJTI,
1231                                              const MachineBasicBlock *MBB,
1232                                              unsigned uid,MCContext &Ctx) const{
1233   assert(getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
1234          Subtarget->isPICStyleGOT());
1235   // In 32-bit ELF systems, our jump table entries are formed with @GOTOFF
1236   // entries.
1237   return MCSymbolRefExpr::Create(MBB->getSymbol(),
1238                                  MCSymbolRefExpr::VK_GOTOFF, Ctx);
1239 }
1240
1241 /// getPICJumpTableRelocaBase - Returns relocation base for the given PIC
1242 /// jumptable.
1243 SDValue X86TargetLowering::getPICJumpTableRelocBase(SDValue Table,
1244                                                     SelectionDAG &DAG) const {
1245   if (!Subtarget->is64Bit())
1246     // This doesn't have DebugLoc associated with it, but is not really the
1247     // same as a Register.
1248     return DAG.getNode(X86ISD::GlobalBaseReg, DebugLoc(), getPointerTy());
1249   return Table;
1250 }
1251
1252 /// getPICJumpTableRelocBaseExpr - This returns the relocation base for the
1253 /// given PIC jumptable, the same as getPICJumpTableRelocBase, but as an
1254 /// MCExpr.
1255 const MCExpr *X86TargetLowering::
1256 getPICJumpTableRelocBaseExpr(const MachineFunction *MF, unsigned JTI,
1257                              MCContext &Ctx) const {
1258   // X86-64 uses RIP relative addressing based on the jump table label.
1259   if (Subtarget->isPICStyleRIPRel())
1260     return TargetLowering::getPICJumpTableRelocBaseExpr(MF, JTI, Ctx);
1261
1262   // Otherwise, the reference is relative to the PIC base.
1263   return MCSymbolRefExpr::Create(MF->getPICBaseSymbol(), Ctx);
1264 }
1265
1266 // FIXME: Why this routine is here? Move to RegInfo!
1267 std::pair<const TargetRegisterClass*, uint8_t>
1268 X86TargetLowering::findRepresentativeClass(EVT VT) const{
1269   const TargetRegisterClass *RRC = 0;
1270   uint8_t Cost = 1;
1271   switch (VT.getSimpleVT().SimpleTy) {
1272   default:
1273     return TargetLowering::findRepresentativeClass(VT);
1274   case MVT::i8: case MVT::i16: case MVT::i32: case MVT::i64:
1275     RRC = (Subtarget->is64Bit()
1276            ? X86::GR64RegisterClass : X86::GR32RegisterClass);
1277     break;
1278   case MVT::x86mmx:
1279     RRC = X86::VR64RegisterClass;
1280     break;
1281   case MVT::f32: case MVT::f64:
1282   case MVT::v16i8: case MVT::v8i16: case MVT::v4i32: case MVT::v2i64:
1283   case MVT::v4f32: case MVT::v2f64:
1284   case MVT::v32i8: case MVT::v8i32: case MVT::v4i64: case MVT::v8f32:
1285   case MVT::v4f64:
1286     RRC = X86::VR128RegisterClass;
1287     break;
1288   }
1289   return std::make_pair(RRC, Cost);
1290 }
1291
1292 bool X86TargetLowering::getStackCookieLocation(unsigned &AddressSpace,
1293                                                unsigned &Offset) const {
1294   if (!Subtarget->isTargetLinux())
1295     return false;
1296
1297   if (Subtarget->is64Bit()) {
1298     // %fs:0x28, unless we're using a Kernel code model, in which case it's %gs:
1299     Offset = 0x28;
1300     if (getTargetMachine().getCodeModel() == CodeModel::Kernel)
1301       AddressSpace = 256;
1302     else
1303       AddressSpace = 257;
1304   } else {
1305     // %gs:0x14 on i386
1306     Offset = 0x14;
1307     AddressSpace = 256;
1308   }
1309   return true;
1310 }
1311
1312
1313 //===----------------------------------------------------------------------===//
1314 //               Return Value Calling Convention Implementation
1315 //===----------------------------------------------------------------------===//
1316
1317 #include "X86GenCallingConv.inc"
1318
1319 bool
1320 X86TargetLowering::CanLowerReturn(CallingConv::ID CallConv,
1321                                   MachineFunction &MF, bool isVarArg,
1322                         const SmallVectorImpl<ISD::OutputArg> &Outs,
1323                         LLVMContext &Context) const {
1324   SmallVector<CCValAssign, 16> RVLocs;
1325   CCState CCInfo(CallConv, isVarArg, MF, getTargetMachine(),
1326                  RVLocs, Context);
1327   return CCInfo.CheckReturn(Outs, RetCC_X86);
1328 }
1329
1330 SDValue
1331 X86TargetLowering::LowerReturn(SDValue Chain,
1332                                CallingConv::ID CallConv, bool isVarArg,
1333                                const SmallVectorImpl<ISD::OutputArg> &Outs,
1334                                const SmallVectorImpl<SDValue> &OutVals,
1335                                DebugLoc dl, SelectionDAG &DAG) const {
1336   MachineFunction &MF = DAG.getMachineFunction();
1337   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1338
1339   SmallVector<CCValAssign, 16> RVLocs;
1340   CCState CCInfo(CallConv, isVarArg, MF, getTargetMachine(),
1341                  RVLocs, *DAG.getContext());
1342   CCInfo.AnalyzeReturn(Outs, RetCC_X86);
1343
1344   // Add the regs to the liveout set for the function.
1345   MachineRegisterInfo &MRI = DAG.getMachineFunction().getRegInfo();
1346   for (unsigned i = 0; i != RVLocs.size(); ++i)
1347     if (RVLocs[i].isRegLoc() && !MRI.isLiveOut(RVLocs[i].getLocReg()))
1348       MRI.addLiveOut(RVLocs[i].getLocReg());
1349
1350   SDValue Flag;
1351
1352   SmallVector<SDValue, 6> RetOps;
1353   RetOps.push_back(Chain); // Operand #0 = Chain (updated below)
1354   // Operand #1 = Bytes To Pop
1355   RetOps.push_back(DAG.getTargetConstant(FuncInfo->getBytesToPopOnReturn(),
1356                    MVT::i16));
1357
1358   // Copy the result values into the output registers.
1359   for (unsigned i = 0; i != RVLocs.size(); ++i) {
1360     CCValAssign &VA = RVLocs[i];
1361     assert(VA.isRegLoc() && "Can only return in registers!");
1362     SDValue ValToCopy = OutVals[i];
1363     EVT ValVT = ValToCopy.getValueType();
1364
1365     // If this is x86-64, and we disabled SSE, we can't return FP values,
1366     // or SSE or MMX vectors.
1367     if ((ValVT == MVT::f32 || ValVT == MVT::f64 ||
1368          VA.getLocReg() == X86::XMM0 || VA.getLocReg() == X86::XMM1) &&
1369           (Subtarget->is64Bit() && !Subtarget->hasXMM())) {
1370       report_fatal_error("SSE register return with SSE disabled");
1371     }
1372     // Likewise we can't return F64 values with SSE1 only.  gcc does so, but
1373     // llvm-gcc has never done it right and no one has noticed, so this
1374     // should be OK for now.
1375     if (ValVT == MVT::f64 &&
1376         (Subtarget->is64Bit() && !Subtarget->hasXMMInt()))
1377       report_fatal_error("SSE2 register return with SSE2 disabled");
1378
1379     // Returns in ST0/ST1 are handled specially: these are pushed as operands to
1380     // the RET instruction and handled by the FP Stackifier.
1381     if (VA.getLocReg() == X86::ST0 ||
1382         VA.getLocReg() == X86::ST1) {
1383       // If this is a copy from an xmm register to ST(0), use an FPExtend to
1384       // change the value to the FP stack register class.
1385       if (isScalarFPTypeInSSEReg(VA.getValVT()))
1386         ValToCopy = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f80, ValToCopy);
1387       RetOps.push_back(ValToCopy);
1388       // Don't emit a copytoreg.
1389       continue;
1390     }
1391
1392     // 64-bit vector (MMX) values are returned in XMM0 / XMM1 except for v1i64
1393     // which is returned in RAX / RDX.
1394     if (Subtarget->is64Bit()) {
1395       if (ValVT == MVT::x86mmx) {
1396         if (VA.getLocReg() == X86::XMM0 || VA.getLocReg() == X86::XMM1) {
1397           ValToCopy = DAG.getNode(ISD::BITCAST, dl, MVT::i64, ValToCopy);
1398           ValToCopy = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64,
1399                                   ValToCopy);
1400           // If we don't have SSE2 available, convert to v4f32 so the generated
1401           // register is legal.
1402           if (!Subtarget->hasSSE2())
1403             ValToCopy = DAG.getNode(ISD::BITCAST, dl, MVT::v4f32,ValToCopy);
1404         }
1405       }
1406     }
1407
1408     Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), ValToCopy, Flag);
1409     Flag = Chain.getValue(1);
1410   }
1411
1412   // The x86-64 ABI for returning structs by value requires that we copy
1413   // the sret argument into %rax for the return. We saved the argument into
1414   // a virtual register in the entry block, so now we copy the value out
1415   // and into %rax.
1416   if (Subtarget->is64Bit() &&
1417       DAG.getMachineFunction().getFunction()->hasStructRetAttr()) {
1418     MachineFunction &MF = DAG.getMachineFunction();
1419     X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1420     unsigned Reg = FuncInfo->getSRetReturnReg();
1421     assert(Reg &&
1422            "SRetReturnReg should have been set in LowerFormalArguments().");
1423     SDValue Val = DAG.getCopyFromReg(Chain, dl, Reg, getPointerTy());
1424
1425     Chain = DAG.getCopyToReg(Chain, dl, X86::RAX, Val, Flag);
1426     Flag = Chain.getValue(1);
1427
1428     // RAX now acts like a return value.
1429     MRI.addLiveOut(X86::RAX);
1430   }
1431
1432   RetOps[0] = Chain;  // Update chain.
1433
1434   // Add the flag if we have it.
1435   if (Flag.getNode())
1436     RetOps.push_back(Flag);
1437
1438   return DAG.getNode(X86ISD::RET_FLAG, dl,
1439                      MVT::Other, &RetOps[0], RetOps.size());
1440 }
1441
1442 bool X86TargetLowering::isUsedByReturnOnly(SDNode *N) const {
1443   if (N->getNumValues() != 1)
1444     return false;
1445   if (!N->hasNUsesOfValue(1, 0))
1446     return false;
1447
1448   SDNode *Copy = *N->use_begin();
1449   if (Copy->getOpcode() != ISD::CopyToReg &&
1450       Copy->getOpcode() != ISD::FP_EXTEND)
1451     return false;
1452
1453   bool HasRet = false;
1454   for (SDNode::use_iterator UI = Copy->use_begin(), UE = Copy->use_end();
1455        UI != UE; ++UI) {
1456     if (UI->getOpcode() != X86ISD::RET_FLAG)
1457       return false;
1458     HasRet = true;
1459   }
1460
1461   return HasRet;
1462 }
1463
1464 EVT
1465 X86TargetLowering::getTypeForExtArgOrReturn(LLVMContext &Context, EVT VT,
1466                                             ISD::NodeType ExtendKind) const {
1467   MVT ReturnMVT;
1468   // TODO: Is this also valid on 32-bit?
1469   if (Subtarget->is64Bit() && VT == MVT::i1 && ExtendKind == ISD::ZERO_EXTEND)
1470     ReturnMVT = MVT::i8;
1471   else
1472     ReturnMVT = MVT::i32;
1473
1474   EVT MinVT = getRegisterType(Context, ReturnMVT);
1475   return VT.bitsLT(MinVT) ? MinVT : VT;
1476 }
1477
1478 /// LowerCallResult - Lower the result values of a call into the
1479 /// appropriate copies out of appropriate physical registers.
1480 ///
1481 SDValue
1482 X86TargetLowering::LowerCallResult(SDValue Chain, SDValue InFlag,
1483                                    CallingConv::ID CallConv, bool isVarArg,
1484                                    const SmallVectorImpl<ISD::InputArg> &Ins,
1485                                    DebugLoc dl, SelectionDAG &DAG,
1486                                    SmallVectorImpl<SDValue> &InVals) const {
1487
1488   // Assign locations to each value returned by this call.
1489   SmallVector<CCValAssign, 16> RVLocs;
1490   bool Is64Bit = Subtarget->is64Bit();
1491   CCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(),
1492                  getTargetMachine(), RVLocs, *DAG.getContext());
1493   CCInfo.AnalyzeCallResult(Ins, RetCC_X86);
1494
1495   // Copy all of the result registers out of their specified physreg.
1496   for (unsigned i = 0; i != RVLocs.size(); ++i) {
1497     CCValAssign &VA = RVLocs[i];
1498     EVT CopyVT = VA.getValVT();
1499
1500     // If this is x86-64, and we disabled SSE, we can't return FP values
1501     if ((CopyVT == MVT::f32 || CopyVT == MVT::f64) &&
1502         ((Is64Bit || Ins[i].Flags.isInReg()) && !Subtarget->hasXMM())) {
1503       report_fatal_error("SSE register return with SSE disabled");
1504     }
1505
1506     SDValue Val;
1507
1508     // If this is a call to a function that returns an fp value on the floating
1509     // point stack, we must guarantee the the value is popped from the stack, so
1510     // a CopyFromReg is not good enough - the copy instruction may be eliminated
1511     // if the return value is not used. We use the FpPOP_RETVAL instruction
1512     // instead.
1513     if (VA.getLocReg() == X86::ST0 || VA.getLocReg() == X86::ST1) {
1514       // If we prefer to use the value in xmm registers, copy it out as f80 and
1515       // use a truncate to move it from fp stack reg to xmm reg.
1516       if (isScalarFPTypeInSSEReg(VA.getValVT())) CopyVT = MVT::f80;
1517       SDValue Ops[] = { Chain, InFlag };
1518       Chain = SDValue(DAG.getMachineNode(X86::FpPOP_RETVAL, dl, CopyVT,
1519                                          MVT::Other, MVT::Glue, Ops, 2), 1);
1520       Val = Chain.getValue(0);
1521
1522       // Round the f80 to the right size, which also moves it to the appropriate
1523       // xmm register.
1524       if (CopyVT != VA.getValVT())
1525         Val = DAG.getNode(ISD::FP_ROUND, dl, VA.getValVT(), Val,
1526                           // This truncation won't change the value.
1527                           DAG.getIntPtrConstant(1));
1528     } else {
1529       Chain = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(),
1530                                  CopyVT, InFlag).getValue(1);
1531       Val = Chain.getValue(0);
1532     }
1533     InFlag = Chain.getValue(2);
1534     InVals.push_back(Val);
1535   }
1536
1537   return Chain;
1538 }
1539
1540
1541 //===----------------------------------------------------------------------===//
1542 //                C & StdCall & Fast Calling Convention implementation
1543 //===----------------------------------------------------------------------===//
1544 //  StdCall calling convention seems to be standard for many Windows' API
1545 //  routines and around. It differs from C calling convention just a little:
1546 //  callee should clean up the stack, not caller. Symbols should be also
1547 //  decorated in some fancy way :) It doesn't support any vector arguments.
1548 //  For info on fast calling convention see Fast Calling Convention (tail call)
1549 //  implementation LowerX86_32FastCCCallTo.
1550
1551 /// CallIsStructReturn - Determines whether a call uses struct return
1552 /// semantics.
1553 static bool CallIsStructReturn(const SmallVectorImpl<ISD::OutputArg> &Outs) {
1554   if (Outs.empty())
1555     return false;
1556
1557   return Outs[0].Flags.isSRet();
1558 }
1559
1560 /// ArgsAreStructReturn - Determines whether a function uses struct
1561 /// return semantics.
1562 static bool
1563 ArgsAreStructReturn(const SmallVectorImpl<ISD::InputArg> &Ins) {
1564   if (Ins.empty())
1565     return false;
1566
1567   return Ins[0].Flags.isSRet();
1568 }
1569
1570 /// CreateCopyOfByValArgument - Make a copy of an aggregate at address specified
1571 /// by "Src" to address "Dst" with size and alignment information specified by
1572 /// the specific parameter attribute. The copy will be passed as a byval
1573 /// function parameter.
1574 static SDValue
1575 CreateCopyOfByValArgument(SDValue Src, SDValue Dst, SDValue Chain,
1576                           ISD::ArgFlagsTy Flags, SelectionDAG &DAG,
1577                           DebugLoc dl) {
1578   SDValue SizeNode = DAG.getConstant(Flags.getByValSize(), MVT::i32);
1579
1580   return DAG.getMemcpy(Chain, dl, Dst, Src, SizeNode, Flags.getByValAlign(),
1581                        /*isVolatile*/false, /*AlwaysInline=*/true,
1582                        MachinePointerInfo(), MachinePointerInfo());
1583 }
1584
1585 /// IsTailCallConvention - Return true if the calling convention is one that
1586 /// supports tail call optimization.
1587 static bool IsTailCallConvention(CallingConv::ID CC) {
1588   return (CC == CallingConv::Fast || CC == CallingConv::GHC);
1589 }
1590
1591 bool X86TargetLowering::mayBeEmittedAsTailCall(CallInst *CI) const {
1592   if (!CI->isTailCall())
1593     return false;
1594
1595   CallSite CS(CI);
1596   CallingConv::ID CalleeCC = CS.getCallingConv();
1597   if (!IsTailCallConvention(CalleeCC) && CalleeCC != CallingConv::C)
1598     return false;
1599
1600   return true;
1601 }
1602
1603 /// FuncIsMadeTailCallSafe - Return true if the function is being made into
1604 /// a tailcall target by changing its ABI.
1605 static bool FuncIsMadeTailCallSafe(CallingConv::ID CC) {
1606   return GuaranteedTailCallOpt && IsTailCallConvention(CC);
1607 }
1608
1609 SDValue
1610 X86TargetLowering::LowerMemArgument(SDValue Chain,
1611                                     CallingConv::ID CallConv,
1612                                     const SmallVectorImpl<ISD::InputArg> &Ins,
1613                                     DebugLoc dl, SelectionDAG &DAG,
1614                                     const CCValAssign &VA,
1615                                     MachineFrameInfo *MFI,
1616                                     unsigned i) const {
1617   // Create the nodes corresponding to a load from this parameter slot.
1618   ISD::ArgFlagsTy Flags = Ins[i].Flags;
1619   bool AlwaysUseMutable = FuncIsMadeTailCallSafe(CallConv);
1620   bool isImmutable = !AlwaysUseMutable && !Flags.isByVal();
1621   EVT ValVT;
1622
1623   // If value is passed by pointer we have address passed instead of the value
1624   // itself.
1625   if (VA.getLocInfo() == CCValAssign::Indirect)
1626     ValVT = VA.getLocVT();
1627   else
1628     ValVT = VA.getValVT();
1629
1630   // FIXME: For now, all byval parameter objects are marked mutable. This can be
1631   // changed with more analysis.
1632   // In case of tail call optimization mark all arguments mutable. Since they
1633   // could be overwritten by lowering of arguments in case of a tail call.
1634   if (Flags.isByVal()) {
1635     unsigned Bytes = Flags.getByValSize();
1636     if (Bytes == 0) Bytes = 1; // Don't create zero-sized stack objects.
1637     int FI = MFI->CreateFixedObject(Bytes, VA.getLocMemOffset(), isImmutable);
1638     return DAG.getFrameIndex(FI, getPointerTy());
1639   } else {
1640     int FI = MFI->CreateFixedObject(ValVT.getSizeInBits()/8,
1641                                     VA.getLocMemOffset(), isImmutable);
1642     SDValue FIN = DAG.getFrameIndex(FI, getPointerTy());
1643     return DAG.getLoad(ValVT, dl, Chain, FIN,
1644                        MachinePointerInfo::getFixedStack(FI),
1645                        false, false, 0);
1646   }
1647 }
1648
1649 SDValue
1650 X86TargetLowering::LowerFormalArguments(SDValue Chain,
1651                                         CallingConv::ID CallConv,
1652                                         bool isVarArg,
1653                                       const SmallVectorImpl<ISD::InputArg> &Ins,
1654                                         DebugLoc dl,
1655                                         SelectionDAG &DAG,
1656                                         SmallVectorImpl<SDValue> &InVals)
1657                                           const {
1658   MachineFunction &MF = DAG.getMachineFunction();
1659   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1660
1661   const Function* Fn = MF.getFunction();
1662   if (Fn->hasExternalLinkage() &&
1663       Subtarget->isTargetCygMing() &&
1664       Fn->getName() == "main")
1665     FuncInfo->setForceFramePointer(true);
1666
1667   MachineFrameInfo *MFI = MF.getFrameInfo();
1668   bool Is64Bit = Subtarget->is64Bit();
1669   bool IsWin64 = Subtarget->isTargetWin64();
1670
1671   assert(!(isVarArg && IsTailCallConvention(CallConv)) &&
1672          "Var args not supported with calling convention fastcc or ghc");
1673
1674   // Assign locations to all of the incoming arguments.
1675   SmallVector<CCValAssign, 16> ArgLocs;
1676   CCState CCInfo(CallConv, isVarArg, MF, getTargetMachine(),
1677                  ArgLocs, *DAG.getContext());
1678
1679   // Allocate shadow area for Win64
1680   if (IsWin64) {
1681     CCInfo.AllocateStack(32, 8);
1682   }
1683
1684   CCInfo.AnalyzeFormalArguments(Ins, CC_X86);
1685
1686   unsigned LastVal = ~0U;
1687   SDValue ArgValue;
1688   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1689     CCValAssign &VA = ArgLocs[i];
1690     // TODO: If an arg is passed in two places (e.g. reg and stack), skip later
1691     // places.
1692     assert(VA.getValNo() != LastVal &&
1693            "Don't support value assigned to multiple locs yet");
1694     LastVal = VA.getValNo();
1695
1696     if (VA.isRegLoc()) {
1697       EVT RegVT = VA.getLocVT();
1698       TargetRegisterClass *RC = NULL;
1699       if (RegVT == MVT::i32)
1700         RC = X86::GR32RegisterClass;
1701       else if (Is64Bit && RegVT == MVT::i64)
1702         RC = X86::GR64RegisterClass;
1703       else if (RegVT == MVT::f32)
1704         RC = X86::FR32RegisterClass;
1705       else if (RegVT == MVT::f64)
1706         RC = X86::FR64RegisterClass;
1707       else if (RegVT.isVector() && RegVT.getSizeInBits() == 256)
1708         RC = X86::VR256RegisterClass;
1709       else if (RegVT.isVector() && RegVT.getSizeInBits() == 128)
1710         RC = X86::VR128RegisterClass;
1711       else if (RegVT == MVT::x86mmx)
1712         RC = X86::VR64RegisterClass;
1713       else
1714         llvm_unreachable("Unknown argument type!");
1715
1716       unsigned Reg = MF.addLiveIn(VA.getLocReg(), RC);
1717       ArgValue = DAG.getCopyFromReg(Chain, dl, Reg, RegVT);
1718
1719       // If this is an 8 or 16-bit value, it is really passed promoted to 32
1720       // bits.  Insert an assert[sz]ext to capture this, then truncate to the
1721       // right size.
1722       if (VA.getLocInfo() == CCValAssign::SExt)
1723         ArgValue = DAG.getNode(ISD::AssertSext, dl, RegVT, ArgValue,
1724                                DAG.getValueType(VA.getValVT()));
1725       else if (VA.getLocInfo() == CCValAssign::ZExt)
1726         ArgValue = DAG.getNode(ISD::AssertZext, dl, RegVT, ArgValue,
1727                                DAG.getValueType(VA.getValVT()));
1728       else if (VA.getLocInfo() == CCValAssign::BCvt)
1729         ArgValue = DAG.getNode(ISD::BITCAST, dl, VA.getValVT(), ArgValue);
1730
1731       if (VA.isExtInLoc()) {
1732         // Handle MMX values passed in XMM regs.
1733         if (RegVT.isVector()) {
1734           ArgValue = DAG.getNode(X86ISD::MOVDQ2Q, dl, VA.getValVT(),
1735                                  ArgValue);
1736         } else
1737           ArgValue = DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), ArgValue);
1738       }
1739     } else {
1740       assert(VA.isMemLoc());
1741       ArgValue = LowerMemArgument(Chain, CallConv, Ins, dl, DAG, VA, MFI, i);
1742     }
1743
1744     // If value is passed via pointer - do a load.
1745     if (VA.getLocInfo() == CCValAssign::Indirect)
1746       ArgValue = DAG.getLoad(VA.getValVT(), dl, Chain, ArgValue,
1747                              MachinePointerInfo(), false, false, 0);
1748
1749     InVals.push_back(ArgValue);
1750   }
1751
1752   // The x86-64 ABI for returning structs by value requires that we copy
1753   // the sret argument into %rax for the return. Save the argument into
1754   // a virtual register so that we can access it from the return points.
1755   if (Is64Bit && MF.getFunction()->hasStructRetAttr()) {
1756     X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1757     unsigned Reg = FuncInfo->getSRetReturnReg();
1758     if (!Reg) {
1759       Reg = MF.getRegInfo().createVirtualRegister(getRegClassFor(MVT::i64));
1760       FuncInfo->setSRetReturnReg(Reg);
1761     }
1762     SDValue Copy = DAG.getCopyToReg(DAG.getEntryNode(), dl, Reg, InVals[0]);
1763     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Copy, Chain);
1764   }
1765
1766   unsigned StackSize = CCInfo.getNextStackOffset();
1767   // Align stack specially for tail calls.
1768   if (FuncIsMadeTailCallSafe(CallConv))
1769     StackSize = GetAlignedArgumentStackSize(StackSize, DAG);
1770
1771   // If the function takes variable number of arguments, make a frame index for
1772   // the start of the first vararg value... for expansion of llvm.va_start.
1773   if (isVarArg) {
1774     if (Is64Bit || (CallConv != CallingConv::X86_FastCall &&
1775                     CallConv != CallingConv::X86_ThisCall)) {
1776       FuncInfo->setVarArgsFrameIndex(MFI->CreateFixedObject(1, StackSize,true));
1777     }
1778     if (Is64Bit) {
1779       unsigned TotalNumIntRegs = 0, TotalNumXMMRegs = 0;
1780
1781       // FIXME: We should really autogenerate these arrays
1782       static const unsigned GPR64ArgRegsWin64[] = {
1783         X86::RCX, X86::RDX, X86::R8,  X86::R9
1784       };
1785       static const unsigned GPR64ArgRegs64Bit[] = {
1786         X86::RDI, X86::RSI, X86::RDX, X86::RCX, X86::R8, X86::R9
1787       };
1788       static const unsigned XMMArgRegs64Bit[] = {
1789         X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
1790         X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
1791       };
1792       const unsigned *GPR64ArgRegs;
1793       unsigned NumXMMRegs = 0;
1794
1795       if (IsWin64) {
1796         // The XMM registers which might contain var arg parameters are shadowed
1797         // in their paired GPR.  So we only need to save the GPR to their home
1798         // slots.
1799         TotalNumIntRegs = 4;
1800         GPR64ArgRegs = GPR64ArgRegsWin64;
1801       } else {
1802         TotalNumIntRegs = 6; TotalNumXMMRegs = 8;
1803         GPR64ArgRegs = GPR64ArgRegs64Bit;
1804
1805         NumXMMRegs = CCInfo.getFirstUnallocated(XMMArgRegs64Bit, TotalNumXMMRegs);
1806       }
1807       unsigned NumIntRegs = CCInfo.getFirstUnallocated(GPR64ArgRegs,
1808                                                        TotalNumIntRegs);
1809
1810       bool NoImplicitFloatOps = Fn->hasFnAttr(Attribute::NoImplicitFloat);
1811       assert(!(NumXMMRegs && !Subtarget->hasXMM()) &&
1812              "SSE register cannot be used when SSE is disabled!");
1813       assert(!(NumXMMRegs && UseSoftFloat && NoImplicitFloatOps) &&
1814              "SSE register cannot be used when SSE is disabled!");
1815       if (UseSoftFloat || NoImplicitFloatOps || !Subtarget->hasXMM())
1816         // Kernel mode asks for SSE to be disabled, so don't push them
1817         // on the stack.
1818         TotalNumXMMRegs = 0;
1819
1820       if (IsWin64) {
1821         const TargetFrameLowering &TFI = *getTargetMachine().getFrameLowering();
1822         // Get to the caller-allocated home save location.  Add 8 to account
1823         // for the return address.
1824         int HomeOffset = TFI.getOffsetOfLocalArea() + 8;
1825         FuncInfo->setRegSaveFrameIndex(
1826           MFI->CreateFixedObject(1, NumIntRegs * 8 + HomeOffset, false));
1827         // Fixup to set vararg frame on shadow area (4 x i64).
1828         if (NumIntRegs < 4)
1829           FuncInfo->setVarArgsFrameIndex(FuncInfo->getRegSaveFrameIndex());
1830       } else {
1831         // For X86-64, if there are vararg parameters that are passed via
1832         // registers, then we must store them to their spots on the stack so they
1833         // may be loaded by deferencing the result of va_next.
1834         FuncInfo->setVarArgsGPOffset(NumIntRegs * 8);
1835         FuncInfo->setVarArgsFPOffset(TotalNumIntRegs * 8 + NumXMMRegs * 16);
1836         FuncInfo->setRegSaveFrameIndex(
1837           MFI->CreateStackObject(TotalNumIntRegs * 8 + TotalNumXMMRegs * 16, 16,
1838                                false));
1839       }
1840
1841       // Store the integer parameter registers.
1842       SmallVector<SDValue, 8> MemOps;
1843       SDValue RSFIN = DAG.getFrameIndex(FuncInfo->getRegSaveFrameIndex(),
1844                                         getPointerTy());
1845       unsigned Offset = FuncInfo->getVarArgsGPOffset();
1846       for (; NumIntRegs != TotalNumIntRegs; ++NumIntRegs) {
1847         SDValue FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(), RSFIN,
1848                                   DAG.getIntPtrConstant(Offset));
1849         unsigned VReg = MF.addLiveIn(GPR64ArgRegs[NumIntRegs],
1850                                      X86::GR64RegisterClass);
1851         SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, MVT::i64);
1852         SDValue Store =
1853           DAG.getStore(Val.getValue(1), dl, Val, FIN,
1854                        MachinePointerInfo::getFixedStack(
1855                          FuncInfo->getRegSaveFrameIndex(), Offset),
1856                        false, false, 0);
1857         MemOps.push_back(Store);
1858         Offset += 8;
1859       }
1860
1861       if (TotalNumXMMRegs != 0 && NumXMMRegs != TotalNumXMMRegs) {
1862         // Now store the XMM (fp + vector) parameter registers.
1863         SmallVector<SDValue, 11> SaveXMMOps;
1864         SaveXMMOps.push_back(Chain);
1865
1866         unsigned AL = MF.addLiveIn(X86::AL, X86::GR8RegisterClass);
1867         SDValue ALVal = DAG.getCopyFromReg(DAG.getEntryNode(), dl, AL, MVT::i8);
1868         SaveXMMOps.push_back(ALVal);
1869
1870         SaveXMMOps.push_back(DAG.getIntPtrConstant(
1871                                FuncInfo->getRegSaveFrameIndex()));
1872         SaveXMMOps.push_back(DAG.getIntPtrConstant(
1873                                FuncInfo->getVarArgsFPOffset()));
1874
1875         for (; NumXMMRegs != TotalNumXMMRegs; ++NumXMMRegs) {
1876           unsigned VReg = MF.addLiveIn(XMMArgRegs64Bit[NumXMMRegs],
1877                                        X86::VR128RegisterClass);
1878           SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, MVT::v4f32);
1879           SaveXMMOps.push_back(Val);
1880         }
1881         MemOps.push_back(DAG.getNode(X86ISD::VASTART_SAVE_XMM_REGS, dl,
1882                                      MVT::Other,
1883                                      &SaveXMMOps[0], SaveXMMOps.size()));
1884       }
1885
1886       if (!MemOps.empty())
1887         Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
1888                             &MemOps[0], MemOps.size());
1889     }
1890   }
1891
1892   // Some CCs need callee pop.
1893   if (X86::isCalleePop(CallConv, Is64Bit, isVarArg, GuaranteedTailCallOpt)) {
1894     FuncInfo->setBytesToPopOnReturn(StackSize); // Callee pops everything.
1895   } else {
1896     FuncInfo->setBytesToPopOnReturn(0); // Callee pops nothing.
1897     // If this is an sret function, the return should pop the hidden pointer.
1898     if (!Is64Bit && !IsTailCallConvention(CallConv) && ArgsAreStructReturn(Ins))
1899       FuncInfo->setBytesToPopOnReturn(4);
1900   }
1901
1902   if (!Is64Bit) {
1903     // RegSaveFrameIndex is X86-64 only.
1904     FuncInfo->setRegSaveFrameIndex(0xAAAAAAA);
1905     if (CallConv == CallingConv::X86_FastCall ||
1906         CallConv == CallingConv::X86_ThisCall)
1907       // fastcc functions can't have varargs.
1908       FuncInfo->setVarArgsFrameIndex(0xAAAAAAA);
1909   }
1910
1911   return Chain;
1912 }
1913
1914 SDValue
1915 X86TargetLowering::LowerMemOpCallTo(SDValue Chain,
1916                                     SDValue StackPtr, SDValue Arg,
1917                                     DebugLoc dl, SelectionDAG &DAG,
1918                                     const CCValAssign &VA,
1919                                     ISD::ArgFlagsTy Flags) const {
1920   unsigned LocMemOffset = VA.getLocMemOffset();
1921   SDValue PtrOff = DAG.getIntPtrConstant(LocMemOffset);
1922   PtrOff = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, PtrOff);
1923   if (Flags.isByVal())
1924     return CreateCopyOfByValArgument(Arg, PtrOff, Chain, Flags, DAG, dl);
1925
1926   return DAG.getStore(Chain, dl, Arg, PtrOff,
1927                       MachinePointerInfo::getStack(LocMemOffset),
1928                       false, false, 0);
1929 }
1930
1931 /// EmitTailCallLoadRetAddr - Emit a load of return address if tail call
1932 /// optimization is performed and it is required.
1933 SDValue
1934 X86TargetLowering::EmitTailCallLoadRetAddr(SelectionDAG &DAG,
1935                                            SDValue &OutRetAddr, SDValue Chain,
1936                                            bool IsTailCall, bool Is64Bit,
1937                                            int FPDiff, DebugLoc dl) const {
1938   // Adjust the Return address stack slot.
1939   EVT VT = getPointerTy();
1940   OutRetAddr = getReturnAddressFrameIndex(DAG);
1941
1942   // Load the "old" Return address.
1943   OutRetAddr = DAG.getLoad(VT, dl, Chain, OutRetAddr, MachinePointerInfo(),
1944                            false, false, 0);
1945   return SDValue(OutRetAddr.getNode(), 1);
1946 }
1947
1948 /// EmitTailCallStoreRetAddr - Emit a store of the return address if tail call
1949 /// optimization is performed and it is required (FPDiff!=0).
1950 static SDValue
1951 EmitTailCallStoreRetAddr(SelectionDAG & DAG, MachineFunction &MF,
1952                          SDValue Chain, SDValue RetAddrFrIdx,
1953                          bool Is64Bit, int FPDiff, DebugLoc dl) {
1954   // Store the return address to the appropriate stack slot.
1955   if (!FPDiff) return Chain;
1956   // Calculate the new stack slot for the return address.
1957   int SlotSize = Is64Bit ? 8 : 4;
1958   int NewReturnAddrFI =
1959     MF.getFrameInfo()->CreateFixedObject(SlotSize, FPDiff-SlotSize, false);
1960   EVT VT = Is64Bit ? MVT::i64 : MVT::i32;
1961   SDValue NewRetAddrFrIdx = DAG.getFrameIndex(NewReturnAddrFI, VT);
1962   Chain = DAG.getStore(Chain, dl, RetAddrFrIdx, NewRetAddrFrIdx,
1963                        MachinePointerInfo::getFixedStack(NewReturnAddrFI),
1964                        false, false, 0);
1965   return Chain;
1966 }
1967
1968 SDValue
1969 X86TargetLowering::LowerCall(SDValue Chain, SDValue Callee,
1970                              CallingConv::ID CallConv, bool isVarArg,
1971                              bool &isTailCall,
1972                              const SmallVectorImpl<ISD::OutputArg> &Outs,
1973                              const SmallVectorImpl<SDValue> &OutVals,
1974                              const SmallVectorImpl<ISD::InputArg> &Ins,
1975                              DebugLoc dl, SelectionDAG &DAG,
1976                              SmallVectorImpl<SDValue> &InVals) const {
1977   MachineFunction &MF = DAG.getMachineFunction();
1978   bool Is64Bit        = Subtarget->is64Bit();
1979   bool IsWin64        = Subtarget->isTargetWin64();
1980   bool IsStructRet    = CallIsStructReturn(Outs);
1981   bool IsSibcall      = false;
1982
1983   if (isTailCall) {
1984     // Check if it's really possible to do a tail call.
1985     isTailCall = IsEligibleForTailCallOptimization(Callee, CallConv,
1986                     isVarArg, IsStructRet, MF.getFunction()->hasStructRetAttr(),
1987                                                    Outs, OutVals, Ins, DAG);
1988
1989     // Sibcalls are automatically detected tailcalls which do not require
1990     // ABI changes.
1991     if (!GuaranteedTailCallOpt && isTailCall)
1992       IsSibcall = true;
1993
1994     if (isTailCall)
1995       ++NumTailCalls;
1996   }
1997
1998   assert(!(isVarArg && IsTailCallConvention(CallConv)) &&
1999          "Var args not supported with calling convention fastcc or ghc");
2000
2001   // Analyze operands of the call, assigning locations to each operand.
2002   SmallVector<CCValAssign, 16> ArgLocs;
2003   CCState CCInfo(CallConv, isVarArg, MF, getTargetMachine(),
2004                  ArgLocs, *DAG.getContext());
2005
2006   // Allocate shadow area for Win64
2007   if (IsWin64) {
2008     CCInfo.AllocateStack(32, 8);
2009   }
2010
2011   CCInfo.AnalyzeCallOperands(Outs, CC_X86);
2012
2013   // Get a count of how many bytes are to be pushed on the stack.
2014   unsigned NumBytes = CCInfo.getNextStackOffset();
2015   if (IsSibcall)
2016     // This is a sibcall. The memory operands are available in caller's
2017     // own caller's stack.
2018     NumBytes = 0;
2019   else if (GuaranteedTailCallOpt && IsTailCallConvention(CallConv))
2020     NumBytes = GetAlignedArgumentStackSize(NumBytes, DAG);
2021
2022   int FPDiff = 0;
2023   if (isTailCall && !IsSibcall) {
2024     // Lower arguments at fp - stackoffset + fpdiff.
2025     unsigned NumBytesCallerPushed =
2026       MF.getInfo<X86MachineFunctionInfo>()->getBytesToPopOnReturn();
2027     FPDiff = NumBytesCallerPushed - NumBytes;
2028
2029     // Set the delta of movement of the returnaddr stackslot.
2030     // But only set if delta is greater than previous delta.
2031     if (FPDiff < (MF.getInfo<X86MachineFunctionInfo>()->getTCReturnAddrDelta()))
2032       MF.getInfo<X86MachineFunctionInfo>()->setTCReturnAddrDelta(FPDiff);
2033   }
2034
2035   if (!IsSibcall)
2036     Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(NumBytes, true));
2037
2038   SDValue RetAddrFrIdx;
2039   // Load return address for tail calls.
2040   if (isTailCall && FPDiff)
2041     Chain = EmitTailCallLoadRetAddr(DAG, RetAddrFrIdx, Chain, isTailCall,
2042                                     Is64Bit, FPDiff, dl);
2043
2044   SmallVector<std::pair<unsigned, SDValue>, 8> RegsToPass;
2045   SmallVector<SDValue, 8> MemOpChains;
2046   SDValue StackPtr;
2047
2048   // Walk the register/memloc assignments, inserting copies/loads.  In the case
2049   // of tail call optimization arguments are handle later.
2050   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2051     CCValAssign &VA = ArgLocs[i];
2052     EVT RegVT = VA.getLocVT();
2053     SDValue Arg = OutVals[i];
2054     ISD::ArgFlagsTy Flags = Outs[i].Flags;
2055     bool isByVal = Flags.isByVal();
2056
2057     // Promote the value if needed.
2058     switch (VA.getLocInfo()) {
2059     default: llvm_unreachable("Unknown loc info!");
2060     case CCValAssign::Full: break;
2061     case CCValAssign::SExt:
2062       Arg = DAG.getNode(ISD::SIGN_EXTEND, dl, RegVT, Arg);
2063       break;
2064     case CCValAssign::ZExt:
2065       Arg = DAG.getNode(ISD::ZERO_EXTEND, dl, RegVT, Arg);
2066       break;
2067     case CCValAssign::AExt:
2068       if (RegVT.isVector() && RegVT.getSizeInBits() == 128) {
2069         // Special case: passing MMX values in XMM registers.
2070         Arg = DAG.getNode(ISD::BITCAST, dl, MVT::i64, Arg);
2071         Arg = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64, Arg);
2072         Arg = getMOVL(DAG, dl, MVT::v2i64, DAG.getUNDEF(MVT::v2i64), Arg);
2073       } else
2074         Arg = DAG.getNode(ISD::ANY_EXTEND, dl, RegVT, Arg);
2075       break;
2076     case CCValAssign::BCvt:
2077       Arg = DAG.getNode(ISD::BITCAST, dl, RegVT, Arg);
2078       break;
2079     case CCValAssign::Indirect: {
2080       // Store the argument.
2081       SDValue SpillSlot = DAG.CreateStackTemporary(VA.getValVT());
2082       int FI = cast<FrameIndexSDNode>(SpillSlot)->getIndex();
2083       Chain = DAG.getStore(Chain, dl, Arg, SpillSlot,
2084                            MachinePointerInfo::getFixedStack(FI),
2085                            false, false, 0);
2086       Arg = SpillSlot;
2087       break;
2088     }
2089     }
2090
2091     if (VA.isRegLoc()) {
2092       RegsToPass.push_back(std::make_pair(VA.getLocReg(), Arg));
2093       if (isVarArg && IsWin64) {
2094         // Win64 ABI requires argument XMM reg to be copied to the corresponding
2095         // shadow reg if callee is a varargs function.
2096         unsigned ShadowReg = 0;
2097         switch (VA.getLocReg()) {
2098         case X86::XMM0: ShadowReg = X86::RCX; break;
2099         case X86::XMM1: ShadowReg = X86::RDX; break;
2100         case X86::XMM2: ShadowReg = X86::R8; break;
2101         case X86::XMM3: ShadowReg = X86::R9; break;
2102         }
2103         if (ShadowReg)
2104           RegsToPass.push_back(std::make_pair(ShadowReg, Arg));
2105       }
2106     } else if (!IsSibcall && (!isTailCall || isByVal)) {
2107       assert(VA.isMemLoc());
2108       if (StackPtr.getNode() == 0)
2109         StackPtr = DAG.getCopyFromReg(Chain, dl, X86StackPtr, getPointerTy());
2110       MemOpChains.push_back(LowerMemOpCallTo(Chain, StackPtr, Arg,
2111                                              dl, DAG, VA, Flags));
2112     }
2113   }
2114
2115   if (!MemOpChains.empty())
2116     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
2117                         &MemOpChains[0], MemOpChains.size());
2118
2119   // Build a sequence of copy-to-reg nodes chained together with token chain
2120   // and flag operands which copy the outgoing args into registers.
2121   SDValue InFlag;
2122   // Tail call byval lowering might overwrite argument registers so in case of
2123   // tail call optimization the copies to registers are lowered later.
2124   if (!isTailCall)
2125     for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
2126       Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
2127                                RegsToPass[i].second, InFlag);
2128       InFlag = Chain.getValue(1);
2129     }
2130
2131   if (Subtarget->isPICStyleGOT()) {
2132     // ELF / PIC requires GOT in the EBX register before function calls via PLT
2133     // GOT pointer.
2134     if (!isTailCall) {
2135       Chain = DAG.getCopyToReg(Chain, dl, X86::EBX,
2136                                DAG.getNode(X86ISD::GlobalBaseReg,
2137                                            DebugLoc(), getPointerTy()),
2138                                InFlag);
2139       InFlag = Chain.getValue(1);
2140     } else {
2141       // If we are tail calling and generating PIC/GOT style code load the
2142       // address of the callee into ECX. The value in ecx is used as target of
2143       // the tail jump. This is done to circumvent the ebx/callee-saved problem
2144       // for tail calls on PIC/GOT architectures. Normally we would just put the
2145       // address of GOT into ebx and then call target@PLT. But for tail calls
2146       // ebx would be restored (since ebx is callee saved) before jumping to the
2147       // target@PLT.
2148
2149       // Note: The actual moving to ECX is done further down.
2150       GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee);
2151       if (G && !G->getGlobal()->hasHiddenVisibility() &&
2152           !G->getGlobal()->hasProtectedVisibility())
2153         Callee = LowerGlobalAddress(Callee, DAG);
2154       else if (isa<ExternalSymbolSDNode>(Callee))
2155         Callee = LowerExternalSymbol(Callee, DAG);
2156     }
2157   }
2158
2159   if (Is64Bit && isVarArg && !IsWin64) {
2160     // From AMD64 ABI document:
2161     // For calls that may call functions that use varargs or stdargs
2162     // (prototype-less calls or calls to functions containing ellipsis (...) in
2163     // the declaration) %al is used as hidden argument to specify the number
2164     // of SSE registers used. The contents of %al do not need to match exactly
2165     // the number of registers, but must be an ubound on the number of SSE
2166     // registers used and is in the range 0 - 8 inclusive.
2167
2168     // Count the number of XMM registers allocated.
2169     static const unsigned XMMArgRegs[] = {
2170       X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
2171       X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
2172     };
2173     unsigned NumXMMRegs = CCInfo.getFirstUnallocated(XMMArgRegs, 8);
2174     assert((Subtarget->hasXMM() || !NumXMMRegs)
2175            && "SSE registers cannot be used when SSE is disabled");
2176
2177     Chain = DAG.getCopyToReg(Chain, dl, X86::AL,
2178                              DAG.getConstant(NumXMMRegs, MVT::i8), InFlag);
2179     InFlag = Chain.getValue(1);
2180   }
2181
2182
2183   // For tail calls lower the arguments to the 'real' stack slot.
2184   if (isTailCall) {
2185     // Force all the incoming stack arguments to be loaded from the stack
2186     // before any new outgoing arguments are stored to the stack, because the
2187     // outgoing stack slots may alias the incoming argument stack slots, and
2188     // the alias isn't otherwise explicit. This is slightly more conservative
2189     // than necessary, because it means that each store effectively depends
2190     // on every argument instead of just those arguments it would clobber.
2191     SDValue ArgChain = DAG.getStackArgumentTokenFactor(Chain);
2192
2193     SmallVector<SDValue, 8> MemOpChains2;
2194     SDValue FIN;
2195     int FI = 0;
2196     // Do not flag preceding copytoreg stuff together with the following stuff.
2197     InFlag = SDValue();
2198     if (GuaranteedTailCallOpt) {
2199       for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2200         CCValAssign &VA = ArgLocs[i];
2201         if (VA.isRegLoc())
2202           continue;
2203         assert(VA.isMemLoc());
2204         SDValue Arg = OutVals[i];
2205         ISD::ArgFlagsTy Flags = Outs[i].Flags;
2206         // Create frame index.
2207         int32_t Offset = VA.getLocMemOffset()+FPDiff;
2208         uint32_t OpSize = (VA.getLocVT().getSizeInBits()+7)/8;
2209         FI = MF.getFrameInfo()->CreateFixedObject(OpSize, Offset, true);
2210         FIN = DAG.getFrameIndex(FI, getPointerTy());
2211
2212         if (Flags.isByVal()) {
2213           // Copy relative to framepointer.
2214           SDValue Source = DAG.getIntPtrConstant(VA.getLocMemOffset());
2215           if (StackPtr.getNode() == 0)
2216             StackPtr = DAG.getCopyFromReg(Chain, dl, X86StackPtr,
2217                                           getPointerTy());
2218           Source = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, Source);
2219
2220           MemOpChains2.push_back(CreateCopyOfByValArgument(Source, FIN,
2221                                                            ArgChain,
2222                                                            Flags, DAG, dl));
2223         } else {
2224           // Store relative to framepointer.
2225           MemOpChains2.push_back(
2226             DAG.getStore(ArgChain, dl, Arg, FIN,
2227                          MachinePointerInfo::getFixedStack(FI),
2228                          false, false, 0));
2229         }
2230       }
2231     }
2232
2233     if (!MemOpChains2.empty())
2234       Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
2235                           &MemOpChains2[0], MemOpChains2.size());
2236
2237     // Copy arguments to their registers.
2238     for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
2239       Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
2240                                RegsToPass[i].second, InFlag);
2241       InFlag = Chain.getValue(1);
2242     }
2243     InFlag =SDValue();
2244
2245     // Store the return address to the appropriate stack slot.
2246     Chain = EmitTailCallStoreRetAddr(DAG, MF, Chain, RetAddrFrIdx, Is64Bit,
2247                                      FPDiff, dl);
2248   }
2249
2250   if (getTargetMachine().getCodeModel() == CodeModel::Large) {
2251     assert(Is64Bit && "Large code model is only legal in 64-bit mode.");
2252     // In the 64-bit large code model, we have to make all calls
2253     // through a register, since the call instruction's 32-bit
2254     // pc-relative offset may not be large enough to hold the whole
2255     // address.
2256   } else if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
2257     // If the callee is a GlobalAddress node (quite common, every direct call
2258     // is) turn it into a TargetGlobalAddress node so that legalize doesn't hack
2259     // it.
2260
2261     // We should use extra load for direct calls to dllimported functions in
2262     // non-JIT mode.
2263     const GlobalValue *GV = G->getGlobal();
2264     if (!GV->hasDLLImportLinkage()) {
2265       unsigned char OpFlags = 0;
2266       bool ExtraLoad = false;
2267       unsigned WrapperKind = ISD::DELETED_NODE;
2268
2269       // On ELF targets, in both X86-64 and X86-32 mode, direct calls to
2270       // external symbols most go through the PLT in PIC mode.  If the symbol
2271       // has hidden or protected visibility, or if it is static or local, then
2272       // we don't need to use the PLT - we can directly call it.
2273       if (Subtarget->isTargetELF() &&
2274           getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
2275           GV->hasDefaultVisibility() && !GV->hasLocalLinkage()) {
2276         OpFlags = X86II::MO_PLT;
2277       } else if (Subtarget->isPICStyleStubAny() &&
2278                  (GV->isDeclaration() || GV->isWeakForLinker()) &&
2279                  (!Subtarget->getTargetTriple().isMacOSX() ||
2280                   Subtarget->getTargetTriple().isMacOSXVersionLT(10, 5))) {
2281         // PC-relative references to external symbols should go through $stub,
2282         // unless we're building with the leopard linker or later, which
2283         // automatically synthesizes these stubs.
2284         OpFlags = X86II::MO_DARWIN_STUB;
2285       } else if (Subtarget->isPICStyleRIPRel() &&
2286                  isa<Function>(GV) &&
2287                  cast<Function>(GV)->hasFnAttr(Attribute::NonLazyBind)) {
2288         // If the function is marked as non-lazy, generate an indirect call
2289         // which loads from the GOT directly. This avoids runtime overhead
2290         // at the cost of eager binding (and one extra byte of encoding).
2291         OpFlags = X86II::MO_GOTPCREL;
2292         WrapperKind = X86ISD::WrapperRIP;
2293         ExtraLoad = true;
2294       }
2295
2296       Callee = DAG.getTargetGlobalAddress(GV, dl, getPointerTy(),
2297                                           G->getOffset(), OpFlags);
2298
2299       // Add a wrapper if needed.
2300       if (WrapperKind != ISD::DELETED_NODE)
2301         Callee = DAG.getNode(X86ISD::WrapperRIP, dl, getPointerTy(), Callee);
2302       // Add extra indirection if needed.
2303       if (ExtraLoad)
2304         Callee = DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(), Callee,
2305                              MachinePointerInfo::getGOT(),
2306                              false, false, 0);
2307     }
2308   } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee)) {
2309     unsigned char OpFlags = 0;
2310
2311     // On ELF targets, in either X86-64 or X86-32 mode, direct calls to
2312     // external symbols should go through the PLT.
2313     if (Subtarget->isTargetELF() &&
2314         getTargetMachine().getRelocationModel() == Reloc::PIC_) {
2315       OpFlags = X86II::MO_PLT;
2316     } else if (Subtarget->isPICStyleStubAny() &&
2317                (!Subtarget->getTargetTriple().isMacOSX() ||
2318                 Subtarget->getTargetTriple().isMacOSXVersionLT(10, 5))) {
2319       // PC-relative references to external symbols should go through $stub,
2320       // unless we're building with the leopard linker or later, which
2321       // automatically synthesizes these stubs.
2322       OpFlags = X86II::MO_DARWIN_STUB;
2323     }
2324
2325     Callee = DAG.getTargetExternalSymbol(S->getSymbol(), getPointerTy(),
2326                                          OpFlags);
2327   }
2328
2329   // Returns a chain & a flag for retval copy to use.
2330   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
2331   SmallVector<SDValue, 8> Ops;
2332
2333   if (!IsSibcall && isTailCall) {
2334     Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(NumBytes, true),
2335                            DAG.getIntPtrConstant(0, true), InFlag);
2336     InFlag = Chain.getValue(1);
2337   }
2338
2339   Ops.push_back(Chain);
2340   Ops.push_back(Callee);
2341
2342   if (isTailCall)
2343     Ops.push_back(DAG.getConstant(FPDiff, MVT::i32));
2344
2345   // Add argument registers to the end of the list so that they are known live
2346   // into the call.
2347   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
2348     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
2349                                   RegsToPass[i].second.getValueType()));
2350
2351   // Add an implicit use GOT pointer in EBX.
2352   if (!isTailCall && Subtarget->isPICStyleGOT())
2353     Ops.push_back(DAG.getRegister(X86::EBX, getPointerTy()));
2354
2355   // Add an implicit use of AL for non-Windows x86 64-bit vararg functions.
2356   if (Is64Bit && isVarArg && !IsWin64)
2357     Ops.push_back(DAG.getRegister(X86::AL, MVT::i8));
2358
2359   if (InFlag.getNode())
2360     Ops.push_back(InFlag);
2361
2362   if (isTailCall) {
2363     // We used to do:
2364     //// If this is the first return lowered for this function, add the regs
2365     //// to the liveout set for the function.
2366     // This isn't right, although it's probably harmless on x86; liveouts
2367     // should be computed from returns not tail calls.  Consider a void
2368     // function making a tail call to a function returning int.
2369     return DAG.getNode(X86ISD::TC_RETURN, dl,
2370                        NodeTys, &Ops[0], Ops.size());
2371   }
2372
2373   Chain = DAG.getNode(X86ISD::CALL, dl, NodeTys, &Ops[0], Ops.size());
2374   InFlag = Chain.getValue(1);
2375
2376   // Create the CALLSEQ_END node.
2377   unsigned NumBytesForCalleeToPush;
2378   if (X86::isCalleePop(CallConv, Is64Bit, isVarArg, GuaranteedTailCallOpt))
2379     NumBytesForCalleeToPush = NumBytes;    // Callee pops everything
2380   else if (!Is64Bit && !IsTailCallConvention(CallConv) && IsStructRet)
2381     // If this is a call to a struct-return function, the callee
2382     // pops the hidden struct pointer, so we have to push it back.
2383     // This is common for Darwin/X86, Linux & Mingw32 targets.
2384     NumBytesForCalleeToPush = 4;
2385   else
2386     NumBytesForCalleeToPush = 0;  // Callee pops nothing.
2387
2388   // Returns a flag for retval copy to use.
2389   if (!IsSibcall) {
2390     Chain = DAG.getCALLSEQ_END(Chain,
2391                                DAG.getIntPtrConstant(NumBytes, true),
2392                                DAG.getIntPtrConstant(NumBytesForCalleeToPush,
2393                                                      true),
2394                                InFlag);
2395     InFlag = Chain.getValue(1);
2396   }
2397
2398   // Handle result values, copying them out of physregs into vregs that we
2399   // return.
2400   return LowerCallResult(Chain, InFlag, CallConv, isVarArg,
2401                          Ins, dl, DAG, InVals);
2402 }
2403
2404
2405 //===----------------------------------------------------------------------===//
2406 //                Fast Calling Convention (tail call) implementation
2407 //===----------------------------------------------------------------------===//
2408
2409 //  Like std call, callee cleans arguments, convention except that ECX is
2410 //  reserved for storing the tail called function address. Only 2 registers are
2411 //  free for argument passing (inreg). Tail call optimization is performed
2412 //  provided:
2413 //                * tailcallopt is enabled
2414 //                * caller/callee are fastcc
2415 //  On X86_64 architecture with GOT-style position independent code only local
2416 //  (within module) calls are supported at the moment.
2417 //  To keep the stack aligned according to platform abi the function
2418 //  GetAlignedArgumentStackSize ensures that argument delta is always multiples
2419 //  of stack alignment. (Dynamic linkers need this - darwin's dyld for example)
2420 //  If a tail called function callee has more arguments than the caller the
2421 //  caller needs to make sure that there is room to move the RETADDR to. This is
2422 //  achieved by reserving an area the size of the argument delta right after the
2423 //  original REtADDR, but before the saved framepointer or the spilled registers
2424 //  e.g. caller(arg1, arg2) calls callee(arg1, arg2,arg3,arg4)
2425 //  stack layout:
2426 //    arg1
2427 //    arg2
2428 //    RETADDR
2429 //    [ new RETADDR
2430 //      move area ]
2431 //    (possible EBP)
2432 //    ESI
2433 //    EDI
2434 //    local1 ..
2435
2436 /// GetAlignedArgumentStackSize - Make the stack size align e.g 16n + 12 aligned
2437 /// for a 16 byte align requirement.
2438 unsigned
2439 X86TargetLowering::GetAlignedArgumentStackSize(unsigned StackSize,
2440                                                SelectionDAG& DAG) const {
2441   MachineFunction &MF = DAG.getMachineFunction();
2442   const TargetMachine &TM = MF.getTarget();
2443   const TargetFrameLowering &TFI = *TM.getFrameLowering();
2444   unsigned StackAlignment = TFI.getStackAlignment();
2445   uint64_t AlignMask = StackAlignment - 1;
2446   int64_t Offset = StackSize;
2447   uint64_t SlotSize = TD->getPointerSize();
2448   if ( (Offset & AlignMask) <= (StackAlignment - SlotSize) ) {
2449     // Number smaller than 12 so just add the difference.
2450     Offset += ((StackAlignment - SlotSize) - (Offset & AlignMask));
2451   } else {
2452     // Mask out lower bits, add stackalignment once plus the 12 bytes.
2453     Offset = ((~AlignMask) & Offset) + StackAlignment +
2454       (StackAlignment-SlotSize);
2455   }
2456   return Offset;
2457 }
2458
2459 /// MatchingStackOffset - Return true if the given stack call argument is
2460 /// already available in the same position (relatively) of the caller's
2461 /// incoming argument stack.
2462 static
2463 bool MatchingStackOffset(SDValue Arg, unsigned Offset, ISD::ArgFlagsTy Flags,
2464                          MachineFrameInfo *MFI, const MachineRegisterInfo *MRI,
2465                          const X86InstrInfo *TII) {
2466   unsigned Bytes = Arg.getValueType().getSizeInBits() / 8;
2467   int FI = INT_MAX;
2468   if (Arg.getOpcode() == ISD::CopyFromReg) {
2469     unsigned VR = cast<RegisterSDNode>(Arg.getOperand(1))->getReg();
2470     if (!TargetRegisterInfo::isVirtualRegister(VR))
2471       return false;
2472     MachineInstr *Def = MRI->getVRegDef(VR);
2473     if (!Def)
2474       return false;
2475     if (!Flags.isByVal()) {
2476       if (!TII->isLoadFromStackSlot(Def, FI))
2477         return false;
2478     } else {
2479       unsigned Opcode = Def->getOpcode();
2480       if ((Opcode == X86::LEA32r || Opcode == X86::LEA64r) &&
2481           Def->getOperand(1).isFI()) {
2482         FI = Def->getOperand(1).getIndex();
2483         Bytes = Flags.getByValSize();
2484       } else
2485         return false;
2486     }
2487   } else if (LoadSDNode *Ld = dyn_cast<LoadSDNode>(Arg)) {
2488     if (Flags.isByVal())
2489       // ByVal argument is passed in as a pointer but it's now being
2490       // dereferenced. e.g.
2491       // define @foo(%struct.X* %A) {
2492       //   tail call @bar(%struct.X* byval %A)
2493       // }
2494       return false;
2495     SDValue Ptr = Ld->getBasePtr();
2496     FrameIndexSDNode *FINode = dyn_cast<FrameIndexSDNode>(Ptr);
2497     if (!FINode)
2498       return false;
2499     FI = FINode->getIndex();
2500   } else if (Arg.getOpcode() == ISD::FrameIndex && Flags.isByVal()) {
2501     FrameIndexSDNode *FINode = cast<FrameIndexSDNode>(Arg);
2502     FI = FINode->getIndex();
2503     Bytes = Flags.getByValSize();
2504   } else
2505     return false;
2506
2507   assert(FI != INT_MAX);
2508   if (!MFI->isFixedObjectIndex(FI))
2509     return false;
2510   return Offset == MFI->getObjectOffset(FI) && Bytes == MFI->getObjectSize(FI);
2511 }
2512
2513 /// IsEligibleForTailCallOptimization - Check whether the call is eligible
2514 /// for tail call optimization. Targets which want to do tail call
2515 /// optimization should implement this function.
2516 bool
2517 X86TargetLowering::IsEligibleForTailCallOptimization(SDValue Callee,
2518                                                      CallingConv::ID CalleeCC,
2519                                                      bool isVarArg,
2520                                                      bool isCalleeStructRet,
2521                                                      bool isCallerStructRet,
2522                                     const SmallVectorImpl<ISD::OutputArg> &Outs,
2523                                     const SmallVectorImpl<SDValue> &OutVals,
2524                                     const SmallVectorImpl<ISD::InputArg> &Ins,
2525                                                      SelectionDAG& DAG) const {
2526   if (!IsTailCallConvention(CalleeCC) &&
2527       CalleeCC != CallingConv::C)
2528     return false;
2529
2530   // If -tailcallopt is specified, make fastcc functions tail-callable.
2531   const MachineFunction &MF = DAG.getMachineFunction();
2532   const Function *CallerF = DAG.getMachineFunction().getFunction();
2533   CallingConv::ID CallerCC = CallerF->getCallingConv();
2534   bool CCMatch = CallerCC == CalleeCC;
2535
2536   if (GuaranteedTailCallOpt) {
2537     if (IsTailCallConvention(CalleeCC) && CCMatch)
2538       return true;
2539     return false;
2540   }
2541
2542   // Look for obvious safe cases to perform tail call optimization that do not
2543   // require ABI changes. This is what gcc calls sibcall.
2544
2545   // Can't do sibcall if stack needs to be dynamically re-aligned. PEI needs to
2546   // emit a special epilogue.
2547   if (RegInfo->needsStackRealignment(MF))
2548     return false;
2549
2550   // Also avoid sibcall optimization if either caller or callee uses struct
2551   // return semantics.
2552   if (isCalleeStructRet || isCallerStructRet)
2553     return false;
2554
2555   // An stdcall caller is expected to clean up its arguments; the callee
2556   // isn't going to do that.
2557   if (!CCMatch && CallerCC==CallingConv::X86_StdCall)
2558     return false;
2559
2560   // Do not sibcall optimize vararg calls unless all arguments are passed via
2561   // registers.
2562   if (isVarArg && !Outs.empty()) {
2563
2564     // Optimizing for varargs on Win64 is unlikely to be safe without
2565     // additional testing.
2566     if (Subtarget->isTargetWin64())
2567       return false;
2568
2569     SmallVector<CCValAssign, 16> ArgLocs;
2570     CCState CCInfo(CalleeCC, isVarArg, DAG.getMachineFunction(),
2571                    getTargetMachine(), ArgLocs, *DAG.getContext());
2572
2573     CCInfo.AnalyzeCallOperands(Outs, CC_X86);
2574     for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i)
2575       if (!ArgLocs[i].isRegLoc())
2576         return false;
2577   }
2578
2579   // If the call result is in ST0 / ST1, it needs to be popped off the x87 stack.
2580   // Therefore if it's not used by the call it is not safe to optimize this into
2581   // a sibcall.
2582   bool Unused = false;
2583   for (unsigned i = 0, e = Ins.size(); i != e; ++i) {
2584     if (!Ins[i].Used) {
2585       Unused = true;
2586       break;
2587     }
2588   }
2589   if (Unused) {
2590     SmallVector<CCValAssign, 16> RVLocs;
2591     CCState CCInfo(CalleeCC, false, DAG.getMachineFunction(),
2592                    getTargetMachine(), RVLocs, *DAG.getContext());
2593     CCInfo.AnalyzeCallResult(Ins, RetCC_X86);
2594     for (unsigned i = 0, e = RVLocs.size(); i != e; ++i) {
2595       CCValAssign &VA = RVLocs[i];
2596       if (VA.getLocReg() == X86::ST0 || VA.getLocReg() == X86::ST1)
2597         return false;
2598     }
2599   }
2600
2601   // If the calling conventions do not match, then we'd better make sure the
2602   // results are returned in the same way as what the caller expects.
2603   if (!CCMatch) {
2604     SmallVector<CCValAssign, 16> RVLocs1;
2605     CCState CCInfo1(CalleeCC, false, DAG.getMachineFunction(),
2606                     getTargetMachine(), RVLocs1, *DAG.getContext());
2607     CCInfo1.AnalyzeCallResult(Ins, RetCC_X86);
2608
2609     SmallVector<CCValAssign, 16> RVLocs2;
2610     CCState CCInfo2(CallerCC, false, DAG.getMachineFunction(),
2611                     getTargetMachine(), RVLocs2, *DAG.getContext());
2612     CCInfo2.AnalyzeCallResult(Ins, RetCC_X86);
2613
2614     if (RVLocs1.size() != RVLocs2.size())
2615       return false;
2616     for (unsigned i = 0, e = RVLocs1.size(); i != e; ++i) {
2617       if (RVLocs1[i].isRegLoc() != RVLocs2[i].isRegLoc())
2618         return false;
2619       if (RVLocs1[i].getLocInfo() != RVLocs2[i].getLocInfo())
2620         return false;
2621       if (RVLocs1[i].isRegLoc()) {
2622         if (RVLocs1[i].getLocReg() != RVLocs2[i].getLocReg())
2623           return false;
2624       } else {
2625         if (RVLocs1[i].getLocMemOffset() != RVLocs2[i].getLocMemOffset())
2626           return false;
2627       }
2628     }
2629   }
2630
2631   // If the callee takes no arguments then go on to check the results of the
2632   // call.
2633   if (!Outs.empty()) {
2634     // Check if stack adjustment is needed. For now, do not do this if any
2635     // argument is passed on the stack.
2636     SmallVector<CCValAssign, 16> ArgLocs;
2637     CCState CCInfo(CalleeCC, isVarArg, DAG.getMachineFunction(),
2638                    getTargetMachine(), ArgLocs, *DAG.getContext());
2639
2640     // Allocate shadow area for Win64
2641     if (Subtarget->isTargetWin64()) {
2642       CCInfo.AllocateStack(32, 8);
2643     }
2644
2645     CCInfo.AnalyzeCallOperands(Outs, CC_X86);
2646     if (CCInfo.getNextStackOffset()) {
2647       MachineFunction &MF = DAG.getMachineFunction();
2648       if (MF.getInfo<X86MachineFunctionInfo>()->getBytesToPopOnReturn())
2649         return false;
2650
2651       // Check if the arguments are already laid out in the right way as
2652       // the caller's fixed stack objects.
2653       MachineFrameInfo *MFI = MF.getFrameInfo();
2654       const MachineRegisterInfo *MRI = &MF.getRegInfo();
2655       const X86InstrInfo *TII =
2656         ((X86TargetMachine&)getTargetMachine()).getInstrInfo();
2657       for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2658         CCValAssign &VA = ArgLocs[i];
2659         SDValue Arg = OutVals[i];
2660         ISD::ArgFlagsTy Flags = Outs[i].Flags;
2661         if (VA.getLocInfo() == CCValAssign::Indirect)
2662           return false;
2663         if (!VA.isRegLoc()) {
2664           if (!MatchingStackOffset(Arg, VA.getLocMemOffset(), Flags,
2665                                    MFI, MRI, TII))
2666             return false;
2667         }
2668       }
2669     }
2670
2671     // If the tailcall address may be in a register, then make sure it's
2672     // possible to register allocate for it. In 32-bit, the call address can
2673     // only target EAX, EDX, or ECX since the tail call must be scheduled after
2674     // callee-saved registers are restored. These happen to be the same
2675     // registers used to pass 'inreg' arguments so watch out for those.
2676     if (!Subtarget->is64Bit() &&
2677         !isa<GlobalAddressSDNode>(Callee) &&
2678         !isa<ExternalSymbolSDNode>(Callee)) {
2679       unsigned NumInRegs = 0;
2680       for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2681         CCValAssign &VA = ArgLocs[i];
2682         if (!VA.isRegLoc())
2683           continue;
2684         unsigned Reg = VA.getLocReg();
2685         switch (Reg) {
2686         default: break;
2687         case X86::EAX: case X86::EDX: case X86::ECX:
2688           if (++NumInRegs == 3)
2689             return false;
2690           break;
2691         }
2692       }
2693     }
2694   }
2695
2696   return true;
2697 }
2698
2699 FastISel *
2700 X86TargetLowering::createFastISel(FunctionLoweringInfo &funcInfo) const {
2701   return X86::createFastISel(funcInfo);
2702 }
2703
2704
2705 //===----------------------------------------------------------------------===//
2706 //                           Other Lowering Hooks
2707 //===----------------------------------------------------------------------===//
2708
2709 static bool MayFoldLoad(SDValue Op) {
2710   return Op.hasOneUse() && ISD::isNormalLoad(Op.getNode());
2711 }
2712
2713 static bool MayFoldIntoStore(SDValue Op) {
2714   return Op.hasOneUse() && ISD::isNormalStore(*Op.getNode()->use_begin());
2715 }
2716
2717 static bool isTargetShuffle(unsigned Opcode) {
2718   switch(Opcode) {
2719   default: return false;
2720   case X86ISD::PSHUFD:
2721   case X86ISD::PSHUFHW:
2722   case X86ISD::PSHUFLW:
2723   case X86ISD::SHUFPD:
2724   case X86ISD::PALIGN:
2725   case X86ISD::SHUFPS:
2726   case X86ISD::MOVLHPS:
2727   case X86ISD::MOVLHPD:
2728   case X86ISD::MOVHLPS:
2729   case X86ISD::MOVLPS:
2730   case X86ISD::MOVLPD:
2731   case X86ISD::MOVSHDUP:
2732   case X86ISD::MOVSLDUP:
2733   case X86ISD::MOVDDUP:
2734   case X86ISD::MOVSS:
2735   case X86ISD::MOVSD:
2736   case X86ISD::UNPCKLPS:
2737   case X86ISD::UNPCKLPD:
2738   case X86ISD::VUNPCKLPSY:
2739   case X86ISD::VUNPCKLPDY:
2740   case X86ISD::PUNPCKLWD:
2741   case X86ISD::PUNPCKLBW:
2742   case X86ISD::PUNPCKLDQ:
2743   case X86ISD::PUNPCKLQDQ:
2744   case X86ISD::UNPCKHPS:
2745   case X86ISD::UNPCKHPD:
2746   case X86ISD::VUNPCKHPSY:
2747   case X86ISD::VUNPCKHPDY:
2748   case X86ISD::PUNPCKHWD:
2749   case X86ISD::PUNPCKHBW:
2750   case X86ISD::PUNPCKHDQ:
2751   case X86ISD::PUNPCKHQDQ:
2752   case X86ISD::VPERMILPS:
2753   case X86ISD::VPERMILPSY:
2754   case X86ISD::VPERMILPD:
2755   case X86ISD::VPERMILPDY:
2756   case X86ISD::VPERM2F128:
2757     return true;
2758   }
2759   return false;
2760 }
2761
2762 static SDValue getTargetShuffleNode(unsigned Opc, DebugLoc dl, EVT VT,
2763                                                SDValue V1, SelectionDAG &DAG) {
2764   switch(Opc) {
2765   default: llvm_unreachable("Unknown x86 shuffle node");
2766   case X86ISD::MOVSHDUP:
2767   case X86ISD::MOVSLDUP:
2768   case X86ISD::MOVDDUP:
2769     return DAG.getNode(Opc, dl, VT, V1);
2770   }
2771
2772   return SDValue();
2773 }
2774
2775 static SDValue getTargetShuffleNode(unsigned Opc, DebugLoc dl, EVT VT,
2776                           SDValue V1, unsigned TargetMask, SelectionDAG &DAG) {
2777   switch(Opc) {
2778   default: llvm_unreachable("Unknown x86 shuffle node");
2779   case X86ISD::PSHUFD:
2780   case X86ISD::PSHUFHW:
2781   case X86ISD::PSHUFLW:
2782   case X86ISD::VPERMILPS:
2783   case X86ISD::VPERMILPSY:
2784   case X86ISD::VPERMILPD:
2785   case X86ISD::VPERMILPDY:
2786     return DAG.getNode(Opc, dl, VT, V1, DAG.getConstant(TargetMask, MVT::i8));
2787   }
2788
2789   return SDValue();
2790 }
2791
2792 static SDValue getTargetShuffleNode(unsigned Opc, DebugLoc dl, EVT VT,
2793                SDValue V1, SDValue V2, unsigned TargetMask, SelectionDAG &DAG) {
2794   switch(Opc) {
2795   default: llvm_unreachable("Unknown x86 shuffle node");
2796   case X86ISD::PALIGN:
2797   case X86ISD::SHUFPD:
2798   case X86ISD::SHUFPS:
2799   case X86ISD::VPERM2F128:
2800     return DAG.getNode(Opc, dl, VT, V1, V2,
2801                        DAG.getConstant(TargetMask, MVT::i8));
2802   }
2803   return SDValue();
2804 }
2805
2806 static SDValue getTargetShuffleNode(unsigned Opc, DebugLoc dl, EVT VT,
2807                                     SDValue V1, SDValue V2, SelectionDAG &DAG) {
2808   switch(Opc) {
2809   default: llvm_unreachable("Unknown x86 shuffle node");
2810   case X86ISD::MOVLHPS:
2811   case X86ISD::MOVLHPD:
2812   case X86ISD::MOVHLPS:
2813   case X86ISD::MOVLPS:
2814   case X86ISD::MOVLPD:
2815   case X86ISD::MOVSS:
2816   case X86ISD::MOVSD:
2817   case X86ISD::UNPCKLPS:
2818   case X86ISD::UNPCKLPD:
2819   case X86ISD::VUNPCKLPSY:
2820   case X86ISD::VUNPCKLPDY:
2821   case X86ISD::PUNPCKLWD:
2822   case X86ISD::PUNPCKLBW:
2823   case X86ISD::PUNPCKLDQ:
2824   case X86ISD::PUNPCKLQDQ:
2825   case X86ISD::UNPCKHPS:
2826   case X86ISD::UNPCKHPD:
2827   case X86ISD::VUNPCKHPSY:
2828   case X86ISD::VUNPCKHPDY:
2829   case X86ISD::PUNPCKHWD:
2830   case X86ISD::PUNPCKHBW:
2831   case X86ISD::PUNPCKHDQ:
2832   case X86ISD::PUNPCKHQDQ:
2833     return DAG.getNode(Opc, dl, VT, V1, V2);
2834   }
2835   return SDValue();
2836 }
2837
2838 SDValue X86TargetLowering::getReturnAddressFrameIndex(SelectionDAG &DAG) const {
2839   MachineFunction &MF = DAG.getMachineFunction();
2840   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
2841   int ReturnAddrIndex = FuncInfo->getRAIndex();
2842
2843   if (ReturnAddrIndex == 0) {
2844     // Set up a frame object for the return address.
2845     uint64_t SlotSize = TD->getPointerSize();
2846     ReturnAddrIndex = MF.getFrameInfo()->CreateFixedObject(SlotSize, -SlotSize,
2847                                                            false);
2848     FuncInfo->setRAIndex(ReturnAddrIndex);
2849   }
2850
2851   return DAG.getFrameIndex(ReturnAddrIndex, getPointerTy());
2852 }
2853
2854
2855 bool X86::isOffsetSuitableForCodeModel(int64_t Offset, CodeModel::Model M,
2856                                        bool hasSymbolicDisplacement) {
2857   // Offset should fit into 32 bit immediate field.
2858   if (!isInt<32>(Offset))
2859     return false;
2860
2861   // If we don't have a symbolic displacement - we don't have any extra
2862   // restrictions.
2863   if (!hasSymbolicDisplacement)
2864     return true;
2865
2866   // FIXME: Some tweaks might be needed for medium code model.
2867   if (M != CodeModel::Small && M != CodeModel::Kernel)
2868     return false;
2869
2870   // For small code model we assume that latest object is 16MB before end of 31
2871   // bits boundary. We may also accept pretty large negative constants knowing
2872   // that all objects are in the positive half of address space.
2873   if (M == CodeModel::Small && Offset < 16*1024*1024)
2874     return true;
2875
2876   // For kernel code model we know that all object resist in the negative half
2877   // of 32bits address space. We may not accept negative offsets, since they may
2878   // be just off and we may accept pretty large positive ones.
2879   if (M == CodeModel::Kernel && Offset > 0)
2880     return true;
2881
2882   return false;
2883 }
2884
2885 /// isCalleePop - Determines whether the callee is required to pop its
2886 /// own arguments. Callee pop is necessary to support tail calls.
2887 bool X86::isCalleePop(CallingConv::ID CallingConv,
2888                       bool is64Bit, bool IsVarArg, bool TailCallOpt) {
2889   if (IsVarArg)
2890     return false;
2891
2892   switch (CallingConv) {
2893   default:
2894     return false;
2895   case CallingConv::X86_StdCall:
2896     return !is64Bit;
2897   case CallingConv::X86_FastCall:
2898     return !is64Bit;
2899   case CallingConv::X86_ThisCall:
2900     return !is64Bit;
2901   case CallingConv::Fast:
2902     return TailCallOpt;
2903   case CallingConv::GHC:
2904     return TailCallOpt;
2905   }
2906 }
2907
2908 /// TranslateX86CC - do a one to one translation of a ISD::CondCode to the X86
2909 /// specific condition code, returning the condition code and the LHS/RHS of the
2910 /// comparison to make.
2911 static unsigned TranslateX86CC(ISD::CondCode SetCCOpcode, bool isFP,
2912                                SDValue &LHS, SDValue &RHS, SelectionDAG &DAG) {
2913   if (!isFP) {
2914     if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(RHS)) {
2915       if (SetCCOpcode == ISD::SETGT && RHSC->isAllOnesValue()) {
2916         // X > -1   -> X == 0, jump !sign.
2917         RHS = DAG.getConstant(0, RHS.getValueType());
2918         return X86::COND_NS;
2919       } else if (SetCCOpcode == ISD::SETLT && RHSC->isNullValue()) {
2920         // X < 0   -> X == 0, jump on sign.
2921         return X86::COND_S;
2922       } else if (SetCCOpcode == ISD::SETLT && RHSC->getZExtValue() == 1) {
2923         // X < 1   -> X <= 0
2924         RHS = DAG.getConstant(0, RHS.getValueType());
2925         return X86::COND_LE;
2926       }
2927     }
2928
2929     switch (SetCCOpcode) {
2930     default: llvm_unreachable("Invalid integer condition!");
2931     case ISD::SETEQ:  return X86::COND_E;
2932     case ISD::SETGT:  return X86::COND_G;
2933     case ISD::SETGE:  return X86::COND_GE;
2934     case ISD::SETLT:  return X86::COND_L;
2935     case ISD::SETLE:  return X86::COND_LE;
2936     case ISD::SETNE:  return X86::COND_NE;
2937     case ISD::SETULT: return X86::COND_B;
2938     case ISD::SETUGT: return X86::COND_A;
2939     case ISD::SETULE: return X86::COND_BE;
2940     case ISD::SETUGE: return X86::COND_AE;
2941     }
2942   }
2943
2944   // First determine if it is required or is profitable to flip the operands.
2945
2946   // If LHS is a foldable load, but RHS is not, flip the condition.
2947   if (ISD::isNON_EXTLoad(LHS.getNode()) &&
2948       !ISD::isNON_EXTLoad(RHS.getNode())) {
2949     SetCCOpcode = getSetCCSwappedOperands(SetCCOpcode);
2950     std::swap(LHS, RHS);
2951   }
2952
2953   switch (SetCCOpcode) {
2954   default: break;
2955   case ISD::SETOLT:
2956   case ISD::SETOLE:
2957   case ISD::SETUGT:
2958   case ISD::SETUGE:
2959     std::swap(LHS, RHS);
2960     break;
2961   }
2962
2963   // On a floating point condition, the flags are set as follows:
2964   // ZF  PF  CF   op
2965   //  0 | 0 | 0 | X > Y
2966   //  0 | 0 | 1 | X < Y
2967   //  1 | 0 | 0 | X == Y
2968   //  1 | 1 | 1 | unordered
2969   switch (SetCCOpcode) {
2970   default: llvm_unreachable("Condcode should be pre-legalized away");
2971   case ISD::SETUEQ:
2972   case ISD::SETEQ:   return X86::COND_E;
2973   case ISD::SETOLT:              // flipped
2974   case ISD::SETOGT:
2975   case ISD::SETGT:   return X86::COND_A;
2976   case ISD::SETOLE:              // flipped
2977   case ISD::SETOGE:
2978   case ISD::SETGE:   return X86::COND_AE;
2979   case ISD::SETUGT:              // flipped
2980   case ISD::SETULT:
2981   case ISD::SETLT:   return X86::COND_B;
2982   case ISD::SETUGE:              // flipped
2983   case ISD::SETULE:
2984   case ISD::SETLE:   return X86::COND_BE;
2985   case ISD::SETONE:
2986   case ISD::SETNE:   return X86::COND_NE;
2987   case ISD::SETUO:   return X86::COND_P;
2988   case ISD::SETO:    return X86::COND_NP;
2989   case ISD::SETOEQ:
2990   case ISD::SETUNE:  return X86::COND_INVALID;
2991   }
2992 }
2993
2994 /// hasFPCMov - is there a floating point cmov for the specific X86 condition
2995 /// code. Current x86 isa includes the following FP cmov instructions:
2996 /// fcmovb, fcomvbe, fcomve, fcmovu, fcmovae, fcmova, fcmovne, fcmovnu.
2997 static bool hasFPCMov(unsigned X86CC) {
2998   switch (X86CC) {
2999   default:
3000     return false;
3001   case X86::COND_B:
3002   case X86::COND_BE:
3003   case X86::COND_E:
3004   case X86::COND_P:
3005   case X86::COND_A:
3006   case X86::COND_AE:
3007   case X86::COND_NE:
3008   case X86::COND_NP:
3009     return true;
3010   }
3011 }
3012
3013 /// isFPImmLegal - Returns true if the target can instruction select the
3014 /// specified FP immediate natively. If false, the legalizer will
3015 /// materialize the FP immediate as a load from a constant pool.
3016 bool X86TargetLowering::isFPImmLegal(const APFloat &Imm, EVT VT) const {
3017   for (unsigned i = 0, e = LegalFPImmediates.size(); i != e; ++i) {
3018     if (Imm.bitwiseIsEqual(LegalFPImmediates[i]))
3019       return true;
3020   }
3021   return false;
3022 }
3023
3024 /// isUndefOrInRange - Return true if Val is undef or if its value falls within
3025 /// the specified range (L, H].
3026 static bool isUndefOrInRange(int Val, int Low, int Hi) {
3027   return (Val < 0) || (Val >= Low && Val < Hi);
3028 }
3029
3030 /// isUndefOrInRange - Return true if every element in Mask, begining
3031 /// from position Pos and ending in Pos+Size, falls within the specified
3032 /// range (L, L+Pos]. or is undef.
3033 static bool isUndefOrInRange(const SmallVectorImpl<int> &Mask,
3034                              int Pos, int Size, int Low, int Hi) {
3035   for (int i = Pos, e = Pos+Size; i != e; ++i)
3036     if (!isUndefOrInRange(Mask[i], Low, Hi))
3037       return false;
3038   return true;
3039 }
3040
3041 /// isUndefOrEqual - Val is either less than zero (undef) or equal to the
3042 /// specified value.
3043 static bool isUndefOrEqual(int Val, int CmpVal) {
3044   if (Val < 0 || Val == CmpVal)
3045     return true;
3046   return false;
3047 }
3048
3049 /// isSequentialOrUndefInRange - Return true if every element in Mask, begining
3050 /// from position Pos and ending in Pos+Size, falls within the specified
3051 /// sequential range (L, L+Pos]. or is undef.
3052 static bool isSequentialOrUndefInRange(const SmallVectorImpl<int> &Mask,
3053                                        int Pos, int Size, int Low) {
3054   for (int i = Pos, e = Pos+Size; i != e; ++i, ++Low)
3055     if (!isUndefOrEqual(Mask[i], Low))
3056       return false;
3057   return true;
3058 }
3059
3060 /// isPSHUFDMask - Return true if the node specifies a shuffle of elements that
3061 /// is suitable for input to PSHUFD or PSHUFW.  That is, it doesn't reference
3062 /// the second operand.
3063 static bool isPSHUFDMask(const SmallVectorImpl<int> &Mask, EVT VT) {
3064   if (VT == MVT::v4f32 || VT == MVT::v4i32 )
3065     return (Mask[0] < 4 && Mask[1] < 4 && Mask[2] < 4 && Mask[3] < 4);
3066   if (VT == MVT::v2f64 || VT == MVT::v2i64)
3067     return (Mask[0] < 2 && Mask[1] < 2);
3068   return false;
3069 }
3070
3071 bool X86::isPSHUFDMask(ShuffleVectorSDNode *N) {
3072   SmallVector<int, 8> M;
3073   N->getMask(M);
3074   return ::isPSHUFDMask(M, N->getValueType(0));
3075 }
3076
3077 /// isPSHUFHWMask - Return true if the node specifies a shuffle of elements that
3078 /// is suitable for input to PSHUFHW.
3079 static bool isPSHUFHWMask(const SmallVectorImpl<int> &Mask, EVT VT) {
3080   if (VT != MVT::v8i16)
3081     return false;
3082
3083   // Lower quadword copied in order or undef.
3084   for (int i = 0; i != 4; ++i)
3085     if (Mask[i] >= 0 && Mask[i] != i)
3086       return false;
3087
3088   // Upper quadword shuffled.
3089   for (int i = 4; i != 8; ++i)
3090     if (Mask[i] >= 0 && (Mask[i] < 4 || Mask[i] > 7))
3091       return false;
3092
3093   return true;
3094 }
3095
3096 bool X86::isPSHUFHWMask(ShuffleVectorSDNode *N) {
3097   SmallVector<int, 8> M;
3098   N->getMask(M);
3099   return ::isPSHUFHWMask(M, N->getValueType(0));
3100 }
3101
3102 /// isPSHUFLWMask - Return true if the node specifies a shuffle of elements that
3103 /// is suitable for input to PSHUFLW.
3104 static bool isPSHUFLWMask(const SmallVectorImpl<int> &Mask, EVT VT) {
3105   if (VT != MVT::v8i16)
3106     return false;
3107
3108   // Upper quadword copied in order.
3109   for (int i = 4; i != 8; ++i)
3110     if (Mask[i] >= 0 && Mask[i] != i)
3111       return false;
3112
3113   // Lower quadword shuffled.
3114   for (int i = 0; i != 4; ++i)
3115     if (Mask[i] >= 4)
3116       return false;
3117
3118   return true;
3119 }
3120
3121 bool X86::isPSHUFLWMask(ShuffleVectorSDNode *N) {
3122   SmallVector<int, 8> M;
3123   N->getMask(M);
3124   return ::isPSHUFLWMask(M, N->getValueType(0));
3125 }
3126
3127 /// isPALIGNRMask - Return true if the node specifies a shuffle of elements that
3128 /// is suitable for input to PALIGNR.
3129 static bool isPALIGNRMask(const SmallVectorImpl<int> &Mask, EVT VT,
3130                           bool hasSSSE3) {
3131   int i, e = VT.getVectorNumElements();
3132   if (VT.getSizeInBits() != 128 && VT.getSizeInBits() != 64)
3133     return false;
3134
3135   // Do not handle v2i64 / v2f64 shuffles with palignr.
3136   if (e < 4 || !hasSSSE3)
3137     return false;
3138
3139   for (i = 0; i != e; ++i)
3140     if (Mask[i] >= 0)
3141       break;
3142
3143   // All undef, not a palignr.
3144   if (i == e)
3145     return false;
3146
3147   // Make sure we're shifting in the right direction.
3148   if (Mask[i] <= i)
3149     return false;
3150
3151   int s = Mask[i] - i;
3152
3153   // Check the rest of the elements to see if they are consecutive.
3154   for (++i; i != e; ++i) {
3155     int m = Mask[i];
3156     if (m >= 0 && m != s+i)
3157       return false;
3158   }
3159   return true;
3160 }
3161
3162 /// isSHUFPMask - Return true if the specified VECTOR_SHUFFLE operand
3163 /// specifies a shuffle of elements that is suitable for input to SHUFP*.
3164 static bool isSHUFPMask(const SmallVectorImpl<int> &Mask, EVT VT) {
3165   int NumElems = VT.getVectorNumElements();
3166   if (NumElems != 2 && NumElems != 4)
3167     return false;
3168
3169   int Half = NumElems / 2;
3170   for (int i = 0; i < Half; ++i)
3171     if (!isUndefOrInRange(Mask[i], 0, NumElems))
3172       return false;
3173   for (int i = Half; i < NumElems; ++i)
3174     if (!isUndefOrInRange(Mask[i], NumElems, NumElems*2))
3175       return false;
3176
3177   return true;
3178 }
3179
3180 bool X86::isSHUFPMask(ShuffleVectorSDNode *N) {
3181   SmallVector<int, 8> M;
3182   N->getMask(M);
3183   return ::isSHUFPMask(M, N->getValueType(0));
3184 }
3185
3186 /// isCommutedSHUFP - Returns true if the shuffle mask is exactly
3187 /// the reverse of what x86 shuffles want. x86 shuffles requires the lower
3188 /// half elements to come from vector 1 (which would equal the dest.) and
3189 /// the upper half to come from vector 2.
3190 static bool isCommutedSHUFPMask(const SmallVectorImpl<int> &Mask, EVT VT) {
3191   int NumElems = VT.getVectorNumElements();
3192
3193   if (NumElems != 2 && NumElems != 4)
3194     return false;
3195
3196   int Half = NumElems / 2;
3197   for (int i = 0; i < Half; ++i)
3198     if (!isUndefOrInRange(Mask[i], NumElems, NumElems*2))
3199       return false;
3200   for (int i = Half; i < NumElems; ++i)
3201     if (!isUndefOrInRange(Mask[i], 0, NumElems))
3202       return false;
3203   return true;
3204 }
3205
3206 static bool isCommutedSHUFP(ShuffleVectorSDNode *N) {
3207   SmallVector<int, 8> M;
3208   N->getMask(M);
3209   return isCommutedSHUFPMask(M, N->getValueType(0));
3210 }
3211
3212 /// isMOVHLPSMask - Return true if the specified VECTOR_SHUFFLE operand
3213 /// specifies a shuffle of elements that is suitable for input to MOVHLPS.
3214 bool X86::isMOVHLPSMask(ShuffleVectorSDNode *N) {
3215   EVT VT = N->getValueType(0);
3216   unsigned NumElems = VT.getVectorNumElements();
3217
3218   if (VT.getSizeInBits() != 128)
3219     return false;
3220
3221   if (NumElems != 4)
3222     return false;
3223
3224   // Expect bit0 == 6, bit1 == 7, bit2 == 2, bit3 == 3
3225   return isUndefOrEqual(N->getMaskElt(0), 6) &&
3226          isUndefOrEqual(N->getMaskElt(1), 7) &&
3227          isUndefOrEqual(N->getMaskElt(2), 2) &&
3228          isUndefOrEqual(N->getMaskElt(3), 3);
3229 }
3230
3231 /// isMOVHLPS_v_undef_Mask - Special case of isMOVHLPSMask for canonical form
3232 /// of vector_shuffle v, v, <2, 3, 2, 3>, i.e. vector_shuffle v, undef,
3233 /// <2, 3, 2, 3>
3234 bool X86::isMOVHLPS_v_undef_Mask(ShuffleVectorSDNode *N) {
3235   EVT VT = N->getValueType(0);
3236   unsigned NumElems = VT.getVectorNumElements();
3237
3238   if (VT.getSizeInBits() != 128)
3239     return false;
3240
3241   if (NumElems != 4)
3242     return false;
3243
3244   return isUndefOrEqual(N->getMaskElt(0), 2) &&
3245          isUndefOrEqual(N->getMaskElt(1), 3) &&
3246          isUndefOrEqual(N->getMaskElt(2), 2) &&
3247          isUndefOrEqual(N->getMaskElt(3), 3);
3248 }
3249
3250 /// isMOVLPMask - Return true if the specified VECTOR_SHUFFLE operand
3251 /// specifies a shuffle of elements that is suitable for input to MOVLP{S|D}.
3252 bool X86::isMOVLPMask(ShuffleVectorSDNode *N) {
3253   unsigned NumElems = N->getValueType(0).getVectorNumElements();
3254
3255   if (NumElems != 2 && NumElems != 4)
3256     return false;
3257
3258   for (unsigned i = 0; i < NumElems/2; ++i)
3259     if (!isUndefOrEqual(N->getMaskElt(i), i + NumElems))
3260       return false;
3261
3262   for (unsigned i = NumElems/2; i < NumElems; ++i)
3263     if (!isUndefOrEqual(N->getMaskElt(i), i))
3264       return false;
3265
3266   return true;
3267 }
3268
3269 /// isMOVLHPSMask - Return true if the specified VECTOR_SHUFFLE operand
3270 /// specifies a shuffle of elements that is suitable for input to MOVLHPS.
3271 bool X86::isMOVLHPSMask(ShuffleVectorSDNode *N) {
3272   unsigned NumElems = N->getValueType(0).getVectorNumElements();
3273
3274   if ((NumElems != 2 && NumElems != 4)
3275       || N->getValueType(0).getSizeInBits() > 128)
3276     return false;
3277
3278   for (unsigned i = 0; i < NumElems/2; ++i)
3279     if (!isUndefOrEqual(N->getMaskElt(i), i))
3280       return false;
3281
3282   for (unsigned i = 0; i < NumElems/2; ++i)
3283     if (!isUndefOrEqual(N->getMaskElt(i + NumElems/2), i + NumElems))
3284       return false;
3285
3286   return true;
3287 }
3288
3289 /// isUNPCKLMask - Return true if the specified VECTOR_SHUFFLE operand
3290 /// specifies a shuffle of elements that is suitable for input to UNPCKL.
3291 static bool isUNPCKLMask(const SmallVectorImpl<int> &Mask, EVT VT,
3292                          bool V2IsSplat = false) {
3293   int NumElts = VT.getVectorNumElements();
3294
3295   assert((VT.is128BitVector() || VT.is256BitVector()) &&
3296          "Unsupported vector type for unpckh");
3297
3298   if (VT.getSizeInBits() == 256 && NumElts != 4 && NumElts != 8)
3299     return false;
3300
3301   // Handle 128 and 256-bit vector lengths. AVX defines UNPCK* to operate
3302   // independently on 128-bit lanes.
3303   unsigned NumLanes = VT.getSizeInBits()/128;
3304   unsigned NumLaneElts = NumElts/NumLanes;
3305
3306   unsigned Start = 0;
3307   unsigned End = NumLaneElts;
3308   for (unsigned s = 0; s < NumLanes; ++s) {
3309     for (unsigned i = Start, j = s * NumLaneElts;
3310          i != End;
3311          i += 2, ++j) {
3312       int BitI  = Mask[i];
3313       int BitI1 = Mask[i+1];
3314       if (!isUndefOrEqual(BitI, j))
3315         return false;
3316       if (V2IsSplat) {
3317         if (!isUndefOrEqual(BitI1, NumElts))
3318           return false;
3319       } else {
3320         if (!isUndefOrEqual(BitI1, j + NumElts))
3321           return false;
3322       }
3323     }
3324     // Process the next 128 bits.
3325     Start += NumLaneElts;
3326     End += NumLaneElts;
3327   }
3328
3329   return true;
3330 }
3331
3332 bool X86::isUNPCKLMask(ShuffleVectorSDNode *N, bool V2IsSplat) {
3333   SmallVector<int, 8> M;
3334   N->getMask(M);
3335   return ::isUNPCKLMask(M, N->getValueType(0), V2IsSplat);
3336 }
3337
3338 /// isUNPCKHMask - Return true if the specified VECTOR_SHUFFLE operand
3339 /// specifies a shuffle of elements that is suitable for input to UNPCKH.
3340 static bool isUNPCKHMask(const SmallVectorImpl<int> &Mask, EVT VT,
3341                          bool V2IsSplat = false) {
3342   int NumElts = VT.getVectorNumElements();
3343
3344   assert((VT.is128BitVector() || VT.is256BitVector()) &&
3345          "Unsupported vector type for unpckh");
3346
3347   if (VT.getSizeInBits() == 256 && NumElts != 4 && NumElts != 8)
3348     return false;
3349
3350   // Handle 128 and 256-bit vector lengths. AVX defines UNPCK* to operate
3351   // independently on 128-bit lanes.
3352   unsigned NumLanes = VT.getSizeInBits()/128;
3353   unsigned NumLaneElts = NumElts/NumLanes;
3354
3355   unsigned Start = 0;
3356   unsigned End = NumLaneElts;
3357   for (unsigned l = 0; l != NumLanes; ++l) {
3358     for (unsigned i = Start, j = (l*NumLaneElts)+NumLaneElts/2;
3359                              i != End; i += 2, ++j) {
3360       int BitI  = Mask[i];
3361       int BitI1 = Mask[i+1];
3362       if (!isUndefOrEqual(BitI, j))
3363         return false;
3364       if (V2IsSplat) {
3365         if (isUndefOrEqual(BitI1, NumElts))
3366           return false;
3367       } else {
3368         if (!isUndefOrEqual(BitI1, j+NumElts))
3369           return false;
3370       }
3371     }
3372     // Process the next 128 bits.
3373     Start += NumLaneElts;
3374     End += NumLaneElts;
3375   }
3376   return true;
3377 }
3378
3379 bool X86::isUNPCKHMask(ShuffleVectorSDNode *N, bool V2IsSplat) {
3380   SmallVector<int, 8> M;
3381   N->getMask(M);
3382   return ::isUNPCKHMask(M, N->getValueType(0), V2IsSplat);
3383 }
3384
3385 /// isUNPCKL_v_undef_Mask - Special case of isUNPCKLMask for canonical form
3386 /// of vector_shuffle v, v, <0, 4, 1, 5>, i.e. vector_shuffle v, undef,
3387 /// <0, 0, 1, 1>
3388 static bool isUNPCKL_v_undef_Mask(const SmallVectorImpl<int> &Mask, EVT VT) {
3389   int NumElems = VT.getVectorNumElements();
3390   if (NumElems != 2 && NumElems != 4 && NumElems != 8 && NumElems != 16)
3391     return false;
3392
3393   // Handle 128 and 256-bit vector lengths. AVX defines UNPCK* to operate
3394   // independently on 128-bit lanes.
3395   unsigned NumLanes = VT.getSizeInBits() / 128;
3396   unsigned NumLaneElts = NumElems / NumLanes;
3397
3398   for (unsigned s = 0; s < NumLanes; ++s) {
3399     for (unsigned i = s * NumLaneElts, j = s * NumLaneElts;
3400          i != NumLaneElts * (s + 1);
3401          i += 2, ++j) {
3402       int BitI  = Mask[i];
3403       int BitI1 = Mask[i+1];
3404
3405       if (!isUndefOrEqual(BitI, j))
3406         return false;
3407       if (!isUndefOrEqual(BitI1, j))
3408         return false;
3409     }
3410   }
3411
3412   return true;
3413 }
3414
3415 bool X86::isUNPCKL_v_undef_Mask(ShuffleVectorSDNode *N) {
3416   SmallVector<int, 8> M;
3417   N->getMask(M);
3418   return ::isUNPCKL_v_undef_Mask(M, N->getValueType(0));
3419 }
3420
3421 /// isUNPCKH_v_undef_Mask - Special case of isUNPCKHMask for canonical form
3422 /// of vector_shuffle v, v, <2, 6, 3, 7>, i.e. vector_shuffle v, undef,
3423 /// <2, 2, 3, 3>
3424 static bool isUNPCKH_v_undef_Mask(const SmallVectorImpl<int> &Mask, EVT VT) {
3425   int NumElems = VT.getVectorNumElements();
3426   if (NumElems != 2 && NumElems != 4 && NumElems != 8 && NumElems != 16)
3427     return false;
3428
3429   for (int i = 0, j = NumElems / 2; i != NumElems; i += 2, ++j) {
3430     int BitI  = Mask[i];
3431     int BitI1 = Mask[i+1];
3432     if (!isUndefOrEqual(BitI, j))
3433       return false;
3434     if (!isUndefOrEqual(BitI1, j))
3435       return false;
3436   }
3437   return true;
3438 }
3439
3440 bool X86::isUNPCKH_v_undef_Mask(ShuffleVectorSDNode *N) {
3441   SmallVector<int, 8> M;
3442   N->getMask(M);
3443   return ::isUNPCKH_v_undef_Mask(M, N->getValueType(0));
3444 }
3445
3446 /// isMOVLMask - Return true if the specified VECTOR_SHUFFLE operand
3447 /// specifies a shuffle of elements that is suitable for input to MOVSS,
3448 /// MOVSD, and MOVD, i.e. setting the lowest element.
3449 static bool isMOVLMask(const SmallVectorImpl<int> &Mask, EVT VT) {
3450   if (VT.getVectorElementType().getSizeInBits() < 32)
3451     return false;
3452
3453   int NumElts = VT.getVectorNumElements();
3454
3455   if (!isUndefOrEqual(Mask[0], NumElts))
3456     return false;
3457
3458   for (int i = 1; i < NumElts; ++i)
3459     if (!isUndefOrEqual(Mask[i], i))
3460       return false;
3461
3462   return true;
3463 }
3464
3465 bool X86::isMOVLMask(ShuffleVectorSDNode *N) {
3466   SmallVector<int, 8> M;
3467   N->getMask(M);
3468   return ::isMOVLMask(M, N->getValueType(0));
3469 }
3470
3471 /// isVPERM2F128Mask - Match 256-bit shuffles where the elements are considered
3472 /// as permutations between 128-bit chunks or halves. As an example: this
3473 /// shuffle bellow:
3474 ///   vector_shuffle <4, 5, 6, 7, 12, 13, 14, 15>
3475 /// The first half comes from the second half of V1 and the second half from the
3476 /// the second half of V2.
3477 static bool isVPERM2F128Mask(const SmallVectorImpl<int> &Mask, EVT VT,
3478                              const X86Subtarget *Subtarget) {
3479   if (!Subtarget->hasAVX() || VT.getSizeInBits() != 256)
3480     return false;
3481
3482   // The shuffle result is divided into half A and half B. In total the two
3483   // sources have 4 halves, namely: C, D, E, F. The final values of A and
3484   // B must come from C, D, E or F.
3485   int HalfSize = VT.getVectorNumElements()/2;
3486   bool MatchA = false, MatchB = false;
3487
3488   // Check if A comes from one of C, D, E, F.
3489   for (int Half = 0; Half < 4; ++Half) {
3490     if (isSequentialOrUndefInRange(Mask, 0, HalfSize, Half*HalfSize)) {
3491       MatchA = true;
3492       break;
3493     }
3494   }
3495
3496   // Check if B comes from one of C, D, E, F.
3497   for (int Half = 0; Half < 4; ++Half) {
3498     if (isSequentialOrUndefInRange(Mask, HalfSize, HalfSize, Half*HalfSize)) {
3499       MatchB = true;
3500       break;
3501     }
3502   }
3503
3504   return MatchA && MatchB;
3505 }
3506
3507 /// getShuffleVPERM2F128Immediate - Return the appropriate immediate to shuffle
3508 /// the specified VECTOR_MASK mask with VPERM2F128 instructions.
3509 static unsigned getShuffleVPERM2F128Immediate(SDNode *N) {
3510   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
3511   EVT VT = SVOp->getValueType(0);
3512
3513   int HalfSize = VT.getVectorNumElements()/2;
3514
3515   int FstHalf = 0, SndHalf = 0;
3516   for (int i = 0; i < HalfSize; ++i) {
3517     if (SVOp->getMaskElt(i) > 0) {
3518       FstHalf = SVOp->getMaskElt(i)/HalfSize;
3519       break;
3520     }
3521   }
3522   for (int i = HalfSize; i < HalfSize*2; ++i) {
3523     if (SVOp->getMaskElt(i) > 0) {
3524       SndHalf = SVOp->getMaskElt(i)/HalfSize;
3525       break;
3526     }
3527   }
3528
3529   return (FstHalf | (SndHalf << 4));
3530 }
3531
3532 /// isVPERMILPDMask - Return true if the specified VECTOR_SHUFFLE operand
3533 /// specifies a shuffle of elements that is suitable for input to VPERMILPD*.
3534 /// Note that VPERMIL mask matching is different depending whether theunderlying
3535 /// type is 32 or 64. In the VPERMILPS the high half of the mask should point
3536 /// to the same elements of the low, but to the higher half of the source.
3537 /// In VPERMILPD the two lanes could be shuffled independently of each other
3538 /// with the same restriction that lanes can't be crossed.
3539 static bool isVPERMILPDMask(const SmallVectorImpl<int> &Mask, EVT VT,
3540                             const X86Subtarget *Subtarget) {
3541   int NumElts = VT.getVectorNumElements();
3542   int NumLanes = VT.getSizeInBits()/128;
3543
3544   if (!Subtarget->hasAVX())
3545     return false;
3546
3547   // Match any permutation of 128-bit vector with 64-bit types
3548   if (NumLanes == 1 && NumElts != 2)
3549     return false;
3550
3551   // Only match 256-bit with 32 types
3552   if (VT.getSizeInBits() == 256 && NumElts != 4)
3553     return false;
3554
3555   // The mask on the high lane is independent of the low. Both can match
3556   // any element in inside its own lane, but can't cross.
3557   int LaneSize = NumElts/NumLanes;
3558   for (int l = 0; l < NumLanes; ++l)
3559     for (int i = l*LaneSize; i < LaneSize*(l+1); ++i) {
3560       int LaneStart = l*LaneSize;
3561       if (!isUndefOrInRange(Mask[i], LaneStart, LaneStart+LaneSize))
3562         return false;
3563     }
3564
3565   return true;
3566 }
3567
3568 /// isVPERMILPSMask - Return true if the specified VECTOR_SHUFFLE operand
3569 /// specifies a shuffle of elements that is suitable for input to VPERMILPS*.
3570 /// Note that VPERMIL mask matching is different depending whether theunderlying
3571 /// type is 32 or 64. In the VPERMILPS the high half of the mask should point
3572 /// to the same elements of the low, but to the higher half of the source.
3573 /// In VPERMILPD the two lanes could be shuffled independently of each other
3574 /// with the same restriction that lanes can't be crossed.
3575 static bool isVPERMILPSMask(const SmallVectorImpl<int> &Mask, EVT VT,
3576                             const X86Subtarget *Subtarget) {
3577   unsigned NumElts = VT.getVectorNumElements();
3578   unsigned NumLanes = VT.getSizeInBits()/128;
3579
3580   if (!Subtarget->hasAVX())
3581     return false;
3582
3583   // Match any permutation of 128-bit vector with 32-bit types
3584   if (NumLanes == 1 && NumElts != 4)
3585     return false;
3586
3587   // Only match 256-bit with 32 types
3588   if (VT.getSizeInBits() == 256 && NumElts != 8)
3589     return false;
3590
3591   // The mask on the high lane should be the same as the low. Actually,
3592   // they can differ if any of the corresponding index in a lane is undef
3593   // and the other stays in range.
3594   int LaneSize = NumElts/NumLanes;
3595   for (int i = 0; i < LaneSize; ++i) {
3596     int HighElt = i+LaneSize;
3597     bool HighValid = isUndefOrInRange(Mask[HighElt], LaneSize, NumElts);
3598     bool LowValid = isUndefOrInRange(Mask[i], 0, LaneSize);
3599
3600     if (!HighValid || !LowValid)
3601       return false;
3602     if (Mask[i] < 0 || Mask[HighElt] < 0)
3603       continue;
3604     if (Mask[HighElt]-Mask[i] != LaneSize)
3605       return false;
3606   }
3607
3608   return true;
3609 }
3610
3611 /// getShuffleVPERMILPSImmediate - Return the appropriate immediate to shuffle
3612 /// the specified VECTOR_MASK mask with VPERMILPS* instructions.
3613 static unsigned getShuffleVPERMILPSImmediate(SDNode *N) {
3614   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
3615   EVT VT = SVOp->getValueType(0);
3616
3617   int NumElts = VT.getVectorNumElements();
3618   int NumLanes = VT.getSizeInBits()/128;
3619   int LaneSize = NumElts/NumLanes;
3620
3621   // Although the mask is equal for both lanes do it twice to get the cases
3622   // where a mask will match because the same mask element is undef on the
3623   // first half but valid on the second. This would get pathological cases
3624   // such as: shuffle <u, 0, 1, 2, 4, 4, 5, 6>, which is completely valid.
3625   unsigned Mask = 0;
3626   for (int l = 0; l < NumLanes; ++l) {
3627     for (int i = 0; i < LaneSize; ++i) {
3628       int MaskElt = SVOp->getMaskElt(i+(l*LaneSize));
3629       if (MaskElt < 0)
3630         continue;
3631       if (MaskElt >= LaneSize)
3632         MaskElt -= LaneSize;
3633       Mask |= MaskElt << (i*2);
3634     }
3635   }
3636
3637   return Mask;
3638 }
3639
3640 /// getShuffleVPERMILPDImmediate - Return the appropriate immediate to shuffle
3641 /// the specified VECTOR_MASK mask with VPERMILPD* instructions.
3642 static unsigned getShuffleVPERMILPDImmediate(SDNode *N) {
3643   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
3644   EVT VT = SVOp->getValueType(0);
3645
3646   int NumElts = VT.getVectorNumElements();
3647   int NumLanes = VT.getSizeInBits()/128;
3648
3649   unsigned Mask = 0;
3650   int LaneSize = NumElts/NumLanes;
3651   for (int l = 0; l < NumLanes; ++l)
3652     for (int i = l*LaneSize; i < LaneSize*(l+1); ++i) {
3653       int MaskElt = SVOp->getMaskElt(i);
3654       if (MaskElt < 0)
3655         continue;
3656       Mask |= (MaskElt-l*LaneSize) << i;
3657     }
3658
3659   return Mask;
3660 }
3661
3662 /// isCommutedMOVL - Returns true if the shuffle mask is except the reverse
3663 /// of what x86 movss want. X86 movs requires the lowest  element to be lowest
3664 /// element of vector 2 and the other elements to come from vector 1 in order.
3665 static bool isCommutedMOVLMask(const SmallVectorImpl<int> &Mask, EVT VT,
3666                                bool V2IsSplat = false, bool V2IsUndef = false) {
3667   int NumOps = VT.getVectorNumElements();
3668   if (NumOps != 2 && NumOps != 4 && NumOps != 8 && NumOps != 16)
3669     return false;
3670
3671   if (!isUndefOrEqual(Mask[0], 0))
3672     return false;
3673
3674   for (int i = 1; i < NumOps; ++i)
3675     if (!(isUndefOrEqual(Mask[i], i+NumOps) ||
3676           (V2IsUndef && isUndefOrInRange(Mask[i], NumOps, NumOps*2)) ||
3677           (V2IsSplat && isUndefOrEqual(Mask[i], NumOps))))
3678       return false;
3679
3680   return true;
3681 }
3682
3683 static bool isCommutedMOVL(ShuffleVectorSDNode *N, bool V2IsSplat = false,
3684                            bool V2IsUndef = false) {
3685   SmallVector<int, 8> M;
3686   N->getMask(M);
3687   return isCommutedMOVLMask(M, N->getValueType(0), V2IsSplat, V2IsUndef);
3688 }
3689
3690 /// isMOVSHDUPMask - Return true if the specified VECTOR_SHUFFLE operand
3691 /// specifies a shuffle of elements that is suitable for input to MOVSHDUP.
3692 /// Masks to match: <1, 1, 3, 3> or <1, 1, 3, 3, 5, 5, 7, 7>
3693 bool X86::isMOVSHDUPMask(ShuffleVectorSDNode *N,
3694                          const X86Subtarget *Subtarget) {
3695   if (!Subtarget->hasSSE3() && !Subtarget->hasAVX())
3696     return false;
3697
3698   // The second vector must be undef
3699   if (N->getOperand(1).getOpcode() != ISD::UNDEF)
3700     return false;
3701
3702   EVT VT = N->getValueType(0);
3703   unsigned NumElems = VT.getVectorNumElements();
3704
3705   if ((VT.getSizeInBits() == 128 && NumElems != 4) ||
3706       (VT.getSizeInBits() == 256 && NumElems != 8))
3707     return false;
3708
3709   // "i+1" is the value the indexed mask element must have
3710   for (unsigned i = 0; i < NumElems; i += 2)
3711     if (!isUndefOrEqual(N->getMaskElt(i), i+1) ||
3712         !isUndefOrEqual(N->getMaskElt(i+1), i+1))
3713       return false;
3714
3715   return true;
3716 }
3717
3718 /// isMOVSLDUPMask - Return true if the specified VECTOR_SHUFFLE operand
3719 /// specifies a shuffle of elements that is suitable for input to MOVSLDUP.
3720 /// Masks to match: <0, 0, 2, 2> or <0, 0, 2, 2, 4, 4, 6, 6>
3721 bool X86::isMOVSLDUPMask(ShuffleVectorSDNode *N,
3722                          const X86Subtarget *Subtarget) {
3723   if (!Subtarget->hasSSE3() && !Subtarget->hasAVX())
3724     return false;
3725
3726   // The second vector must be undef
3727   if (N->getOperand(1).getOpcode() != ISD::UNDEF)
3728     return false;
3729
3730   EVT VT = N->getValueType(0);
3731   unsigned NumElems = VT.getVectorNumElements();
3732
3733   if ((VT.getSizeInBits() == 128 && NumElems != 4) ||
3734       (VT.getSizeInBits() == 256 && NumElems != 8))
3735     return false;
3736
3737   // "i" is the value the indexed mask element must have
3738   for (unsigned i = 0; i < NumElems; i += 2)
3739     if (!isUndefOrEqual(N->getMaskElt(i), i) ||
3740         !isUndefOrEqual(N->getMaskElt(i+1), i))
3741       return false;
3742
3743   return true;
3744 }
3745
3746 /// isMOVDDUPMask - Return true if the specified VECTOR_SHUFFLE operand
3747 /// specifies a shuffle of elements that is suitable for input to MOVDDUP.
3748 bool X86::isMOVDDUPMask(ShuffleVectorSDNode *N) {
3749   int e = N->getValueType(0).getVectorNumElements() / 2;
3750
3751   for (int i = 0; i < e; ++i)
3752     if (!isUndefOrEqual(N->getMaskElt(i), i))
3753       return false;
3754   for (int i = 0; i < e; ++i)
3755     if (!isUndefOrEqual(N->getMaskElt(e+i), i))
3756       return false;
3757   return true;
3758 }
3759
3760 /// isVEXTRACTF128Index - Return true if the specified
3761 /// EXTRACT_SUBVECTOR operand specifies a vector extract that is
3762 /// suitable for input to VEXTRACTF128.
3763 bool X86::isVEXTRACTF128Index(SDNode *N) {
3764   if (!isa<ConstantSDNode>(N->getOperand(1).getNode()))
3765     return false;
3766
3767   // The index should be aligned on a 128-bit boundary.
3768   uint64_t Index =
3769     cast<ConstantSDNode>(N->getOperand(1).getNode())->getZExtValue();
3770
3771   unsigned VL = N->getValueType(0).getVectorNumElements();
3772   unsigned VBits = N->getValueType(0).getSizeInBits();
3773   unsigned ElSize = VBits / VL;
3774   bool Result = (Index * ElSize) % 128 == 0;
3775
3776   return Result;
3777 }
3778
3779 /// isVINSERTF128Index - Return true if the specified INSERT_SUBVECTOR
3780 /// operand specifies a subvector insert that is suitable for input to
3781 /// VINSERTF128.
3782 bool X86::isVINSERTF128Index(SDNode *N) {
3783   if (!isa<ConstantSDNode>(N->getOperand(2).getNode()))
3784     return false;
3785
3786   // The index should be aligned on a 128-bit boundary.
3787   uint64_t Index =
3788     cast<ConstantSDNode>(N->getOperand(2).getNode())->getZExtValue();
3789
3790   unsigned VL = N->getValueType(0).getVectorNumElements();
3791   unsigned VBits = N->getValueType(0).getSizeInBits();
3792   unsigned ElSize = VBits / VL;
3793   bool Result = (Index * ElSize) % 128 == 0;
3794
3795   return Result;
3796 }
3797
3798 /// getShuffleSHUFImmediate - Return the appropriate immediate to shuffle
3799 /// the specified VECTOR_SHUFFLE mask with PSHUF* and SHUFP* instructions.
3800 unsigned X86::getShuffleSHUFImmediate(SDNode *N) {
3801   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
3802   int NumOperands = SVOp->getValueType(0).getVectorNumElements();
3803
3804   unsigned Shift = (NumOperands == 4) ? 2 : 1;
3805   unsigned Mask = 0;
3806   for (int i = 0; i < NumOperands; ++i) {
3807     int Val = SVOp->getMaskElt(NumOperands-i-1);
3808     if (Val < 0) Val = 0;
3809     if (Val >= NumOperands) Val -= NumOperands;
3810     Mask |= Val;
3811     if (i != NumOperands - 1)
3812       Mask <<= Shift;
3813   }
3814   return Mask;
3815 }
3816
3817 /// getShufflePSHUFHWImmediate - Return the appropriate immediate to shuffle
3818 /// the specified VECTOR_SHUFFLE mask with the PSHUFHW instruction.
3819 unsigned X86::getShufflePSHUFHWImmediate(SDNode *N) {
3820   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
3821   unsigned Mask = 0;
3822   // 8 nodes, but we only care about the last 4.
3823   for (unsigned i = 7; i >= 4; --i) {
3824     int Val = SVOp->getMaskElt(i);
3825     if (Val >= 0)
3826       Mask |= (Val - 4);
3827     if (i != 4)
3828       Mask <<= 2;
3829   }
3830   return Mask;
3831 }
3832
3833 /// getShufflePSHUFLWImmediate - Return the appropriate immediate to shuffle
3834 /// the specified VECTOR_SHUFFLE mask with the PSHUFLW instruction.
3835 unsigned X86::getShufflePSHUFLWImmediate(SDNode *N) {
3836   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
3837   unsigned Mask = 0;
3838   // 8 nodes, but we only care about the first 4.
3839   for (int i = 3; i >= 0; --i) {
3840     int Val = SVOp->getMaskElt(i);
3841     if (Val >= 0)
3842       Mask |= Val;
3843     if (i != 0)
3844       Mask <<= 2;
3845   }
3846   return Mask;
3847 }
3848
3849 /// getShufflePALIGNRImmediate - Return the appropriate immediate to shuffle
3850 /// the specified VECTOR_SHUFFLE mask with the PALIGNR instruction.
3851 unsigned X86::getShufflePALIGNRImmediate(SDNode *N) {
3852   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
3853   EVT VVT = N->getValueType(0);
3854   unsigned EltSize = VVT.getVectorElementType().getSizeInBits() >> 3;
3855   int Val = 0;
3856
3857   unsigned i, e;
3858   for (i = 0, e = VVT.getVectorNumElements(); i != e; ++i) {
3859     Val = SVOp->getMaskElt(i);
3860     if (Val >= 0)
3861       break;
3862   }
3863   assert(Val - i > 0 && "PALIGNR imm should be positive");
3864   return (Val - i) * EltSize;
3865 }
3866
3867 /// getExtractVEXTRACTF128Immediate - Return the appropriate immediate
3868 /// to extract the specified EXTRACT_SUBVECTOR index with VEXTRACTF128
3869 /// instructions.
3870 unsigned X86::getExtractVEXTRACTF128Immediate(SDNode *N) {
3871   if (!isa<ConstantSDNode>(N->getOperand(1).getNode()))
3872     llvm_unreachable("Illegal extract subvector for VEXTRACTF128");
3873
3874   uint64_t Index =
3875     cast<ConstantSDNode>(N->getOperand(1).getNode())->getZExtValue();
3876
3877   EVT VecVT = N->getOperand(0).getValueType();
3878   EVT ElVT = VecVT.getVectorElementType();
3879
3880   unsigned NumElemsPerChunk = 128 / ElVT.getSizeInBits();
3881   return Index / NumElemsPerChunk;
3882 }
3883
3884 /// getInsertVINSERTF128Immediate - Return the appropriate immediate
3885 /// to insert at the specified INSERT_SUBVECTOR index with VINSERTF128
3886 /// instructions.
3887 unsigned X86::getInsertVINSERTF128Immediate(SDNode *N) {
3888   if (!isa<ConstantSDNode>(N->getOperand(2).getNode()))
3889     llvm_unreachable("Illegal insert subvector for VINSERTF128");
3890
3891   uint64_t Index =
3892     cast<ConstantSDNode>(N->getOperand(2).getNode())->getZExtValue();
3893
3894   EVT VecVT = N->getValueType(0);
3895   EVT ElVT = VecVT.getVectorElementType();
3896
3897   unsigned NumElemsPerChunk = 128 / ElVT.getSizeInBits();
3898   return Index / NumElemsPerChunk;
3899 }
3900
3901 /// isZeroNode - Returns true if Elt is a constant zero or a floating point
3902 /// constant +0.0.
3903 bool X86::isZeroNode(SDValue Elt) {
3904   return ((isa<ConstantSDNode>(Elt) &&
3905            cast<ConstantSDNode>(Elt)->isNullValue()) ||
3906           (isa<ConstantFPSDNode>(Elt) &&
3907            cast<ConstantFPSDNode>(Elt)->getValueAPF().isPosZero()));
3908 }
3909
3910 /// CommuteVectorShuffle - Swap vector_shuffle operands as well as values in
3911 /// their permute mask.
3912 static SDValue CommuteVectorShuffle(ShuffleVectorSDNode *SVOp,
3913                                     SelectionDAG &DAG) {
3914   EVT VT = SVOp->getValueType(0);
3915   unsigned NumElems = VT.getVectorNumElements();
3916   SmallVector<int, 8> MaskVec;
3917
3918   for (unsigned i = 0; i != NumElems; ++i) {
3919     int idx = SVOp->getMaskElt(i);
3920     if (idx < 0)
3921       MaskVec.push_back(idx);
3922     else if (idx < (int)NumElems)
3923       MaskVec.push_back(idx + NumElems);
3924     else
3925       MaskVec.push_back(idx - NumElems);
3926   }
3927   return DAG.getVectorShuffle(VT, SVOp->getDebugLoc(), SVOp->getOperand(1),
3928                               SVOp->getOperand(0), &MaskVec[0]);
3929 }
3930
3931 /// CommuteVectorShuffleMask - Change values in a shuffle permute mask assuming
3932 /// the two vector operands have swapped position.
3933 static void CommuteVectorShuffleMask(SmallVectorImpl<int> &Mask, EVT VT) {
3934   unsigned NumElems = VT.getVectorNumElements();
3935   for (unsigned i = 0; i != NumElems; ++i) {
3936     int idx = Mask[i];
3937     if (idx < 0)
3938       continue;
3939     else if (idx < (int)NumElems)
3940       Mask[i] = idx + NumElems;
3941     else
3942       Mask[i] = idx - NumElems;
3943   }
3944 }
3945
3946 /// ShouldXformToMOVHLPS - Return true if the node should be transformed to
3947 /// match movhlps. The lower half elements should come from upper half of
3948 /// V1 (and in order), and the upper half elements should come from the upper
3949 /// half of V2 (and in order).
3950 static bool ShouldXformToMOVHLPS(ShuffleVectorSDNode *Op) {
3951   EVT VT = Op->getValueType(0);
3952   if (VT.getSizeInBits() != 128)
3953     return false;
3954   if (VT.getVectorNumElements() != 4)
3955     return false;
3956   for (unsigned i = 0, e = 2; i != e; ++i)
3957     if (!isUndefOrEqual(Op->getMaskElt(i), i+2))
3958       return false;
3959   for (unsigned i = 2; i != 4; ++i)
3960     if (!isUndefOrEqual(Op->getMaskElt(i), i+4))
3961       return false;
3962   return true;
3963 }
3964
3965 /// isScalarLoadToVector - Returns true if the node is a scalar load that
3966 /// is promoted to a vector. It also returns the LoadSDNode by reference if
3967 /// required.
3968 static bool isScalarLoadToVector(SDNode *N, LoadSDNode **LD = NULL) {
3969   if (N->getOpcode() != ISD::SCALAR_TO_VECTOR)
3970     return false;
3971   N = N->getOperand(0).getNode();
3972   if (!ISD::isNON_EXTLoad(N))
3973     return false;
3974   if (LD)
3975     *LD = cast<LoadSDNode>(N);
3976   return true;
3977 }
3978
3979 /// ShouldXformToMOVLP{S|D} - Return true if the node should be transformed to
3980 /// match movlp{s|d}. The lower half elements should come from lower half of
3981 /// V1 (and in order), and the upper half elements should come from the upper
3982 /// half of V2 (and in order). And since V1 will become the source of the
3983 /// MOVLP, it must be either a vector load or a scalar load to vector.
3984 static bool ShouldXformToMOVLP(SDNode *V1, SDNode *V2,
3985                                ShuffleVectorSDNode *Op) {
3986   EVT VT = Op->getValueType(0);
3987   if (VT.getSizeInBits() != 128)
3988     return false;
3989
3990   if (!ISD::isNON_EXTLoad(V1) && !isScalarLoadToVector(V1))
3991     return false;
3992   // Is V2 is a vector load, don't do this transformation. We will try to use
3993   // load folding shufps op.
3994   if (ISD::isNON_EXTLoad(V2))
3995     return false;
3996
3997   unsigned NumElems = VT.getVectorNumElements();
3998
3999   if (NumElems != 2 && NumElems != 4)
4000     return false;
4001   for (unsigned i = 0, e = NumElems/2; i != e; ++i)
4002     if (!isUndefOrEqual(Op->getMaskElt(i), i))
4003       return false;
4004   for (unsigned i = NumElems/2; i != NumElems; ++i)
4005     if (!isUndefOrEqual(Op->getMaskElt(i), i+NumElems))
4006       return false;
4007   return true;
4008 }
4009
4010 /// isSplatVector - Returns true if N is a BUILD_VECTOR node whose elements are
4011 /// all the same.
4012 static bool isSplatVector(SDNode *N) {
4013   if (N->getOpcode() != ISD::BUILD_VECTOR)
4014     return false;
4015
4016   SDValue SplatValue = N->getOperand(0);
4017   for (unsigned i = 1, e = N->getNumOperands(); i != e; ++i)
4018     if (N->getOperand(i) != SplatValue)
4019       return false;
4020   return true;
4021 }
4022
4023 /// isZeroShuffle - Returns true if N is a VECTOR_SHUFFLE that can be resolved
4024 /// to an zero vector.
4025 /// FIXME: move to dag combiner / method on ShuffleVectorSDNode
4026 static bool isZeroShuffle(ShuffleVectorSDNode *N) {
4027   SDValue V1 = N->getOperand(0);
4028   SDValue V2 = N->getOperand(1);
4029   unsigned NumElems = N->getValueType(0).getVectorNumElements();
4030   for (unsigned i = 0; i != NumElems; ++i) {
4031     int Idx = N->getMaskElt(i);
4032     if (Idx >= (int)NumElems) {
4033       unsigned Opc = V2.getOpcode();
4034       if (Opc == ISD::UNDEF || ISD::isBuildVectorAllZeros(V2.getNode()))
4035         continue;
4036       if (Opc != ISD::BUILD_VECTOR ||
4037           !X86::isZeroNode(V2.getOperand(Idx-NumElems)))
4038         return false;
4039     } else if (Idx >= 0) {
4040       unsigned Opc = V1.getOpcode();
4041       if (Opc == ISD::UNDEF || ISD::isBuildVectorAllZeros(V1.getNode()))
4042         continue;
4043       if (Opc != ISD::BUILD_VECTOR ||
4044           !X86::isZeroNode(V1.getOperand(Idx)))
4045         return false;
4046     }
4047   }
4048   return true;
4049 }
4050
4051 /// getZeroVector - Returns a vector of specified type with all zero elements.
4052 ///
4053 static SDValue getZeroVector(EVT VT, bool HasSSE2, SelectionDAG &DAG,
4054                              DebugLoc dl) {
4055   assert(VT.isVector() && "Expected a vector type");
4056
4057   // Always build SSE zero vectors as <4 x i32> bitcasted
4058   // to their dest type. This ensures they get CSE'd.
4059   SDValue Vec;
4060   if (VT.getSizeInBits() == 128) {  // SSE
4061     if (HasSSE2) {  // SSE2
4062       SDValue Cst = DAG.getTargetConstant(0, MVT::i32);
4063       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Cst, Cst, Cst, Cst);
4064     } else { // SSE1
4065       SDValue Cst = DAG.getTargetConstantFP(+0.0, MVT::f32);
4066       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4f32, Cst, Cst, Cst, Cst);
4067     }
4068   } else if (VT.getSizeInBits() == 256) { // AVX
4069     // 256-bit logic and arithmetic instructions in AVX are
4070     // all floating-point, no support for integer ops. Default
4071     // to emitting fp zeroed vectors then.
4072     SDValue Cst = DAG.getTargetConstantFP(+0.0, MVT::f32);
4073     SDValue Ops[] = { Cst, Cst, Cst, Cst, Cst, Cst, Cst, Cst };
4074     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v8f32, Ops, 8);
4075   }
4076   return DAG.getNode(ISD::BITCAST, dl, VT, Vec);
4077 }
4078
4079 /// getOnesVector - Returns a vector of specified type with all bits set.
4080 /// Always build ones vectors as <4 x i32>. For 256-bit types, use two
4081 /// <4 x i32> inserted in a <8 x i32> appropriately. Then bitcast to their
4082 /// original type, ensuring they get CSE'd.
4083 static SDValue getOnesVector(EVT VT, SelectionDAG &DAG, DebugLoc dl) {
4084   assert(VT.isVector() && "Expected a vector type");
4085   assert((VT.is128BitVector() || VT.is256BitVector())
4086          && "Expected a 128-bit or 256-bit vector type");
4087
4088   SDValue Cst = DAG.getTargetConstant(~0U, MVT::i32);
4089   SDValue Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32,
4090                             Cst, Cst, Cst, Cst);
4091
4092   if (VT.is256BitVector()) {
4093     SDValue InsV = Insert128BitVector(DAG.getNode(ISD::UNDEF, dl, MVT::v8i32),
4094                               Vec, DAG.getConstant(0, MVT::i32), DAG, dl);
4095     Vec = Insert128BitVector(InsV, Vec,
4096                   DAG.getConstant(4 /* NumElems/2 */, MVT::i32), DAG, dl);
4097   }
4098
4099   return DAG.getNode(ISD::BITCAST, dl, VT, Vec);
4100 }
4101
4102 /// NormalizeMask - V2 is a splat, modify the mask (if needed) so all elements
4103 /// that point to V2 points to its first element.
4104 static SDValue NormalizeMask(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG) {
4105   EVT VT = SVOp->getValueType(0);
4106   unsigned NumElems = VT.getVectorNumElements();
4107
4108   bool Changed = false;
4109   SmallVector<int, 8> MaskVec;
4110   SVOp->getMask(MaskVec);
4111
4112   for (unsigned i = 0; i != NumElems; ++i) {
4113     if (MaskVec[i] > (int)NumElems) {
4114       MaskVec[i] = NumElems;
4115       Changed = true;
4116     }
4117   }
4118   if (Changed)
4119     return DAG.getVectorShuffle(VT, SVOp->getDebugLoc(), SVOp->getOperand(0),
4120                                 SVOp->getOperand(1), &MaskVec[0]);
4121   return SDValue(SVOp, 0);
4122 }
4123
4124 /// getMOVLMask - Returns a vector_shuffle mask for an movs{s|d}, movd
4125 /// operation of specified width.
4126 static SDValue getMOVL(SelectionDAG &DAG, DebugLoc dl, EVT VT, SDValue V1,
4127                        SDValue V2) {
4128   unsigned NumElems = VT.getVectorNumElements();
4129   SmallVector<int, 8> Mask;
4130   Mask.push_back(NumElems);
4131   for (unsigned i = 1; i != NumElems; ++i)
4132     Mask.push_back(i);
4133   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
4134 }
4135
4136 /// getUnpackl - Returns a vector_shuffle node for an unpackl operation.
4137 static SDValue getUnpackl(SelectionDAG &DAG, DebugLoc dl, EVT VT, SDValue V1,
4138                           SDValue V2) {
4139   unsigned NumElems = VT.getVectorNumElements();
4140   SmallVector<int, 8> Mask;
4141   for (unsigned i = 0, e = NumElems/2; i != e; ++i) {
4142     Mask.push_back(i);
4143     Mask.push_back(i + NumElems);
4144   }
4145   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
4146 }
4147
4148 /// getUnpackh - Returns a vector_shuffle node for an unpackh operation.
4149 static SDValue getUnpackh(SelectionDAG &DAG, DebugLoc dl, EVT VT, SDValue V1,
4150                           SDValue V2) {
4151   unsigned NumElems = VT.getVectorNumElements();
4152   unsigned Half = NumElems/2;
4153   SmallVector<int, 8> Mask;
4154   for (unsigned i = 0; i != Half; ++i) {
4155     Mask.push_back(i + Half);
4156     Mask.push_back(i + NumElems + Half);
4157   }
4158   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
4159 }
4160
4161 // PromoteSplati8i16 - All i16 and i8 vector types can't be used directly by
4162 // a generic shuffle instruction because the target has no such instructions.
4163 // Generate shuffles which repeat i16 and i8 several times until they can be
4164 // represented by v4f32 and then be manipulated by target suported shuffles.
4165 static SDValue PromoteSplati8i16(SDValue V, SelectionDAG &DAG, int &EltNo) {
4166   EVT VT = V.getValueType();
4167   int NumElems = VT.getVectorNumElements();
4168   DebugLoc dl = V.getDebugLoc();
4169
4170   while (NumElems > 4) {
4171     if (EltNo < NumElems/2) {
4172       V = getUnpackl(DAG, dl, VT, V, V);
4173     } else {
4174       V = getUnpackh(DAG, dl, VT, V, V);
4175       EltNo -= NumElems/2;
4176     }
4177     NumElems >>= 1;
4178   }
4179   return V;
4180 }
4181
4182 /// getLegalSplat - Generate a legal splat with supported x86 shuffles
4183 static SDValue getLegalSplat(SelectionDAG &DAG, SDValue V, int EltNo) {
4184   EVT VT = V.getValueType();
4185   DebugLoc dl = V.getDebugLoc();
4186   assert((VT.getSizeInBits() == 128 || VT.getSizeInBits() == 256)
4187          && "Vector size not supported");
4188
4189   bool Is128 = VT.getSizeInBits() == 128;
4190   EVT NVT = Is128 ? MVT::v4f32 : MVT::v8f32;
4191   V = DAG.getNode(ISD::BITCAST, dl, NVT, V);
4192
4193   if (Is128) {
4194     int SplatMask[4] = { EltNo, EltNo, EltNo, EltNo };
4195     V = DAG.getVectorShuffle(NVT, dl, V, DAG.getUNDEF(NVT), &SplatMask[0]);
4196   } else {
4197     // The second half of indicies refer to the higher part, which is a
4198     // duplication of the lower one. This makes this shuffle a perfect match
4199     // for the VPERM instruction.
4200     int SplatMask[8] = { EltNo, EltNo, EltNo, EltNo,
4201                          EltNo+4, EltNo+4, EltNo+4, EltNo+4 };
4202     V = DAG.getVectorShuffle(NVT, dl, V, DAG.getUNDEF(NVT), &SplatMask[0]);
4203   }
4204
4205   return DAG.getNode(ISD::BITCAST, dl, VT, V);
4206 }
4207
4208 /// PromoteSplat - Splat is promoted to target supported vector shuffles.
4209 static SDValue PromoteSplat(ShuffleVectorSDNode *SV, SelectionDAG &DAG) {
4210   EVT SrcVT = SV->getValueType(0);
4211   SDValue V1 = SV->getOperand(0);
4212   DebugLoc dl = SV->getDebugLoc();
4213
4214   int EltNo = SV->getSplatIndex();
4215   int NumElems = SrcVT.getVectorNumElements();
4216   unsigned Size = SrcVT.getSizeInBits();
4217
4218   // Extract the 128-bit part containing the splat element and update
4219   // the splat element index when it refers to the higher register.
4220   if (Size == 256) {
4221     unsigned Idx = (EltNo > NumElems/2) ? NumElems/2 : 0;
4222     V1 = Extract128BitVector(V1, DAG.getConstant(Idx, MVT::i32), DAG, dl);
4223     if (Idx > 0)
4224       EltNo -= NumElems/2;
4225   }
4226
4227   // All i16 and i8 vector types can't be used directly by a generic shuffle
4228   // instruction because the target has no such instruction. Generate shuffles
4229   // which repeat i16 and i8 several times until they fit in i32, and then can
4230   // be manipulated by target suported shuffles. After the insertion of the
4231   // necessary shuffles, the result is bitcasted back to v4f32 or v8f32.
4232   EVT EltVT = SrcVT.getVectorElementType();
4233   if (NumElems > 4 && (EltVT == MVT::i8 || EltVT == MVT::i16))
4234     V1 = PromoteSplati8i16(V1, DAG, EltNo);
4235
4236   // Recreate the 256-bit vector and place the same 128-bit vector
4237   // into the low and high part. This is necessary because we want
4238   // to use VPERM to shuffle the v8f32 vector, and VPERM only shuffles
4239   // inside each separate v4f32 lane.
4240   if (Size == 256) {
4241     SDValue InsV = Insert128BitVector(DAG.getUNDEF(SrcVT), V1,
4242                          DAG.getConstant(0, MVT::i32), DAG, dl);
4243     V1 = Insert128BitVector(InsV, V1,
4244                DAG.getConstant(NumElems/2, MVT::i32), DAG, dl);
4245   }
4246
4247   return getLegalSplat(DAG, V1, EltNo);
4248 }
4249
4250 /// getShuffleVectorZeroOrUndef - Return a vector_shuffle of the specified
4251 /// vector of zero or undef vector.  This produces a shuffle where the low
4252 /// element of V2 is swizzled into the zero/undef vector, landing at element
4253 /// Idx.  This produces a shuffle mask like 4,1,2,3 (idx=0) or  0,1,2,4 (idx=3).
4254 static SDValue getShuffleVectorZeroOrUndef(SDValue V2, unsigned Idx,
4255                                              bool isZero, bool HasSSE2,
4256                                              SelectionDAG &DAG) {
4257   EVT VT = V2.getValueType();
4258   SDValue V1 = isZero
4259     ? getZeroVector(VT, HasSSE2, DAG, V2.getDebugLoc()) : DAG.getUNDEF(VT);
4260   unsigned NumElems = VT.getVectorNumElements();
4261   SmallVector<int, 16> MaskVec;
4262   for (unsigned i = 0; i != NumElems; ++i)
4263     // If this is the insertion idx, put the low elt of V2 here.
4264     MaskVec.push_back(i == Idx ? NumElems : i);
4265   return DAG.getVectorShuffle(VT, V2.getDebugLoc(), V1, V2, &MaskVec[0]);
4266 }
4267
4268 /// getShuffleScalarElt - Returns the scalar element that will make up the ith
4269 /// element of the result of the vector shuffle.
4270 static SDValue getShuffleScalarElt(SDNode *N, int Index, SelectionDAG &DAG,
4271                                    unsigned Depth) {
4272   if (Depth == 6)
4273     return SDValue();  // Limit search depth.
4274
4275   SDValue V = SDValue(N, 0);
4276   EVT VT = V.getValueType();
4277   unsigned Opcode = V.getOpcode();
4278
4279   // Recurse into ISD::VECTOR_SHUFFLE node to find scalars.
4280   if (const ShuffleVectorSDNode *SV = dyn_cast<ShuffleVectorSDNode>(N)) {
4281     Index = SV->getMaskElt(Index);
4282
4283     if (Index < 0)
4284       return DAG.getUNDEF(VT.getVectorElementType());
4285
4286     int NumElems = VT.getVectorNumElements();
4287     SDValue NewV = (Index < NumElems) ? SV->getOperand(0) : SV->getOperand(1);
4288     return getShuffleScalarElt(NewV.getNode(), Index % NumElems, DAG, Depth+1);
4289   }
4290
4291   // Recurse into target specific vector shuffles to find scalars.
4292   if (isTargetShuffle(Opcode)) {
4293     int NumElems = VT.getVectorNumElements();
4294     SmallVector<unsigned, 16> ShuffleMask;
4295     SDValue ImmN;
4296
4297     switch(Opcode) {
4298     case X86ISD::SHUFPS:
4299     case X86ISD::SHUFPD:
4300       ImmN = N->getOperand(N->getNumOperands()-1);
4301       DecodeSHUFPSMask(NumElems,
4302                        cast<ConstantSDNode>(ImmN)->getZExtValue(),
4303                        ShuffleMask);
4304       break;
4305     case X86ISD::PUNPCKHBW:
4306     case X86ISD::PUNPCKHWD:
4307     case X86ISD::PUNPCKHDQ:
4308     case X86ISD::PUNPCKHQDQ:
4309       DecodePUNPCKHMask(NumElems, ShuffleMask);
4310       break;
4311     case X86ISD::UNPCKHPS:
4312     case X86ISD::UNPCKHPD:
4313     case X86ISD::VUNPCKHPSY:
4314     case X86ISD::VUNPCKHPDY:
4315       DecodeUNPCKHPMask(NumElems, ShuffleMask);
4316       break;
4317     case X86ISD::PUNPCKLBW:
4318     case X86ISD::PUNPCKLWD:
4319     case X86ISD::PUNPCKLDQ:
4320     case X86ISD::PUNPCKLQDQ:
4321       DecodePUNPCKLMask(VT, ShuffleMask);
4322       break;
4323     case X86ISD::UNPCKLPS:
4324     case X86ISD::UNPCKLPD:
4325     case X86ISD::VUNPCKLPSY:
4326     case X86ISD::VUNPCKLPDY:
4327       DecodeUNPCKLPMask(VT, ShuffleMask);
4328       break;
4329     case X86ISD::MOVHLPS:
4330       DecodeMOVHLPSMask(NumElems, ShuffleMask);
4331       break;
4332     case X86ISD::MOVLHPS:
4333       DecodeMOVLHPSMask(NumElems, ShuffleMask);
4334       break;
4335     case X86ISD::PSHUFD:
4336       ImmN = N->getOperand(N->getNumOperands()-1);
4337       DecodePSHUFMask(NumElems,
4338                       cast<ConstantSDNode>(ImmN)->getZExtValue(),
4339                       ShuffleMask);
4340       break;
4341     case X86ISD::PSHUFHW:
4342       ImmN = N->getOperand(N->getNumOperands()-1);
4343       DecodePSHUFHWMask(cast<ConstantSDNode>(ImmN)->getZExtValue(),
4344                         ShuffleMask);
4345       break;
4346     case X86ISD::PSHUFLW:
4347       ImmN = N->getOperand(N->getNumOperands()-1);
4348       DecodePSHUFLWMask(cast<ConstantSDNode>(ImmN)->getZExtValue(),
4349                         ShuffleMask);
4350       break;
4351     case X86ISD::MOVSS:
4352     case X86ISD::MOVSD: {
4353       // The index 0 always comes from the first element of the second source,
4354       // this is why MOVSS and MOVSD are used in the first place. The other
4355       // elements come from the other positions of the first source vector.
4356       unsigned OpNum = (Index == 0) ? 1 : 0;
4357       return getShuffleScalarElt(V.getOperand(OpNum).getNode(), Index, DAG,
4358                                  Depth+1);
4359     }
4360     case X86ISD::VPERMILPS:
4361       ImmN = N->getOperand(N->getNumOperands()-1);
4362       DecodeVPERMILPSMask(4, cast<ConstantSDNode>(ImmN)->getZExtValue(),
4363                         ShuffleMask);
4364       break;
4365     case X86ISD::VPERMILPSY:
4366       ImmN = N->getOperand(N->getNumOperands()-1);
4367       DecodeVPERMILPSMask(8, cast<ConstantSDNode>(ImmN)->getZExtValue(),
4368                         ShuffleMask);
4369       break;
4370     case X86ISD::VPERMILPD:
4371       ImmN = N->getOperand(N->getNumOperands()-1);
4372       DecodeVPERMILPDMask(2, cast<ConstantSDNode>(ImmN)->getZExtValue(),
4373                         ShuffleMask);
4374       break;
4375     case X86ISD::VPERMILPDY:
4376       ImmN = N->getOperand(N->getNumOperands()-1);
4377       DecodeVPERMILPDMask(4, cast<ConstantSDNode>(ImmN)->getZExtValue(),
4378                         ShuffleMask);
4379       break;
4380     case X86ISD::VPERM2F128:
4381       ImmN = N->getOperand(N->getNumOperands()-1);
4382       DecodeVPERM2F128Mask(VT, cast<ConstantSDNode>(ImmN)->getZExtValue(),
4383                            ShuffleMask);
4384       break;
4385     default:
4386       assert("not implemented for target shuffle node");
4387       return SDValue();
4388     }
4389
4390     Index = ShuffleMask[Index];
4391     if (Index < 0)
4392       return DAG.getUNDEF(VT.getVectorElementType());
4393
4394     SDValue NewV = (Index < NumElems) ? N->getOperand(0) : N->getOperand(1);
4395     return getShuffleScalarElt(NewV.getNode(), Index % NumElems, DAG,
4396                                Depth+1);
4397   }
4398
4399   // Actual nodes that may contain scalar elements
4400   if (Opcode == ISD::BITCAST) {
4401     V = V.getOperand(0);
4402     EVT SrcVT = V.getValueType();
4403     unsigned NumElems = VT.getVectorNumElements();
4404
4405     if (!SrcVT.isVector() || SrcVT.getVectorNumElements() != NumElems)
4406       return SDValue();
4407   }
4408
4409   if (V.getOpcode() == ISD::SCALAR_TO_VECTOR)
4410     return (Index == 0) ? V.getOperand(0)
4411                           : DAG.getUNDEF(VT.getVectorElementType());
4412
4413   if (V.getOpcode() == ISD::BUILD_VECTOR)
4414     return V.getOperand(Index);
4415
4416   return SDValue();
4417 }
4418
4419 /// getNumOfConsecutiveZeros - Return the number of elements of a vector
4420 /// shuffle operation which come from a consecutively from a zero. The
4421 /// search can start in two different directions, from left or right.
4422 static
4423 unsigned getNumOfConsecutiveZeros(SDNode *N, int NumElems,
4424                                   bool ZerosFromLeft, SelectionDAG &DAG) {
4425   int i = 0;
4426
4427   while (i < NumElems) {
4428     unsigned Index = ZerosFromLeft ? i : NumElems-i-1;
4429     SDValue Elt = getShuffleScalarElt(N, Index, DAG, 0);
4430     if (!(Elt.getNode() &&
4431          (Elt.getOpcode() == ISD::UNDEF || X86::isZeroNode(Elt))))
4432       break;
4433     ++i;
4434   }
4435
4436   return i;
4437 }
4438
4439 /// isShuffleMaskConsecutive - Check if the shuffle mask indicies from MaskI to
4440 /// MaskE correspond consecutively to elements from one of the vector operands,
4441 /// starting from its index OpIdx. Also tell OpNum which source vector operand.
4442 static
4443 bool isShuffleMaskConsecutive(ShuffleVectorSDNode *SVOp, int MaskI, int MaskE,
4444                               int OpIdx, int NumElems, unsigned &OpNum) {
4445   bool SeenV1 = false;
4446   bool SeenV2 = false;
4447
4448   for (int i = MaskI; i <= MaskE; ++i, ++OpIdx) {
4449     int Idx = SVOp->getMaskElt(i);
4450     // Ignore undef indicies
4451     if (Idx < 0)
4452       continue;
4453
4454     if (Idx < NumElems)
4455       SeenV1 = true;
4456     else
4457       SeenV2 = true;
4458
4459     // Only accept consecutive elements from the same vector
4460     if ((Idx % NumElems != OpIdx) || (SeenV1 && SeenV2))
4461       return false;
4462   }
4463
4464   OpNum = SeenV1 ? 0 : 1;
4465   return true;
4466 }
4467
4468 /// isVectorShiftRight - Returns true if the shuffle can be implemented as a
4469 /// logical left shift of a vector.
4470 static bool isVectorShiftRight(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG,
4471                                bool &isLeft, SDValue &ShVal, unsigned &ShAmt) {
4472   unsigned NumElems = SVOp->getValueType(0).getVectorNumElements();
4473   unsigned NumZeros = getNumOfConsecutiveZeros(SVOp, NumElems,
4474               false /* check zeros from right */, DAG);
4475   unsigned OpSrc;
4476
4477   if (!NumZeros)
4478     return false;
4479
4480   // Considering the elements in the mask that are not consecutive zeros,
4481   // check if they consecutively come from only one of the source vectors.
4482   //
4483   //               V1 = {X, A, B, C}     0
4484   //                         \  \  \    /
4485   //   vector_shuffle V1, V2 <1, 2, 3, X>
4486   //
4487   if (!isShuffleMaskConsecutive(SVOp,
4488             0,                   // Mask Start Index
4489             NumElems-NumZeros-1, // Mask End Index
4490             NumZeros,            // Where to start looking in the src vector
4491             NumElems,            // Number of elements in vector
4492             OpSrc))              // Which source operand ?
4493     return false;
4494
4495   isLeft = false;
4496   ShAmt = NumZeros;
4497   ShVal = SVOp->getOperand(OpSrc);
4498   return true;
4499 }
4500
4501 /// isVectorShiftLeft - Returns true if the shuffle can be implemented as a
4502 /// logical left shift of a vector.
4503 static bool isVectorShiftLeft(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG,
4504                               bool &isLeft, SDValue &ShVal, unsigned &ShAmt) {
4505   unsigned NumElems = SVOp->getValueType(0).getVectorNumElements();
4506   unsigned NumZeros = getNumOfConsecutiveZeros(SVOp, NumElems,
4507               true /* check zeros from left */, DAG);
4508   unsigned OpSrc;
4509
4510   if (!NumZeros)
4511     return false;
4512
4513   // Considering the elements in the mask that are not consecutive zeros,
4514   // check if they consecutively come from only one of the source vectors.
4515   //
4516   //                           0    { A, B, X, X } = V2
4517   //                          / \    /  /
4518   //   vector_shuffle V1, V2 <X, X, 4, 5>
4519   //
4520   if (!isShuffleMaskConsecutive(SVOp,
4521             NumZeros,     // Mask Start Index
4522             NumElems-1,   // Mask End Index
4523             0,            // Where to start looking in the src vector
4524             NumElems,     // Number of elements in vector
4525             OpSrc))       // Which source operand ?
4526     return false;
4527
4528   isLeft = true;
4529   ShAmt = NumZeros;
4530   ShVal = SVOp->getOperand(OpSrc);
4531   return true;
4532 }
4533
4534 /// isVectorShift - Returns true if the shuffle can be implemented as a
4535 /// logical left or right shift of a vector.
4536 static bool isVectorShift(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG,
4537                           bool &isLeft, SDValue &ShVal, unsigned &ShAmt) {
4538   if (isVectorShiftLeft(SVOp, DAG, isLeft, ShVal, ShAmt) ||
4539       isVectorShiftRight(SVOp, DAG, isLeft, ShVal, ShAmt))
4540     return true;
4541
4542   return false;
4543 }
4544
4545 /// LowerBuildVectorv16i8 - Custom lower build_vector of v16i8.
4546 ///
4547 static SDValue LowerBuildVectorv16i8(SDValue Op, unsigned NonZeros,
4548                                        unsigned NumNonZero, unsigned NumZero,
4549                                        SelectionDAG &DAG,
4550                                        const TargetLowering &TLI) {
4551   if (NumNonZero > 8)
4552     return SDValue();
4553
4554   DebugLoc dl = Op.getDebugLoc();
4555   SDValue V(0, 0);
4556   bool First = true;
4557   for (unsigned i = 0; i < 16; ++i) {
4558     bool ThisIsNonZero = (NonZeros & (1 << i)) != 0;
4559     if (ThisIsNonZero && First) {
4560       if (NumZero)
4561         V = getZeroVector(MVT::v8i16, true, DAG, dl);
4562       else
4563         V = DAG.getUNDEF(MVT::v8i16);
4564       First = false;
4565     }
4566
4567     if ((i & 1) != 0) {
4568       SDValue ThisElt(0, 0), LastElt(0, 0);
4569       bool LastIsNonZero = (NonZeros & (1 << (i-1))) != 0;
4570       if (LastIsNonZero) {
4571         LastElt = DAG.getNode(ISD::ZERO_EXTEND, dl,
4572                               MVT::i16, Op.getOperand(i-1));
4573       }
4574       if (ThisIsNonZero) {
4575         ThisElt = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i16, Op.getOperand(i));
4576         ThisElt = DAG.getNode(ISD::SHL, dl, MVT::i16,
4577                               ThisElt, DAG.getConstant(8, MVT::i8));
4578         if (LastIsNonZero)
4579           ThisElt = DAG.getNode(ISD::OR, dl, MVT::i16, ThisElt, LastElt);
4580       } else
4581         ThisElt = LastElt;
4582
4583       if (ThisElt.getNode())
4584         V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, V, ThisElt,
4585                         DAG.getIntPtrConstant(i/2));
4586     }
4587   }
4588
4589   return DAG.getNode(ISD::BITCAST, dl, MVT::v16i8, V);
4590 }
4591
4592 /// LowerBuildVectorv8i16 - Custom lower build_vector of v8i16.
4593 ///
4594 static SDValue LowerBuildVectorv8i16(SDValue Op, unsigned NonZeros,
4595                                      unsigned NumNonZero, unsigned NumZero,
4596                                      SelectionDAG &DAG,
4597                                      const TargetLowering &TLI) {
4598   if (NumNonZero > 4)
4599     return SDValue();
4600
4601   DebugLoc dl = Op.getDebugLoc();
4602   SDValue V(0, 0);
4603   bool First = true;
4604   for (unsigned i = 0; i < 8; ++i) {
4605     bool isNonZero = (NonZeros & (1 << i)) != 0;
4606     if (isNonZero) {
4607       if (First) {
4608         if (NumZero)
4609           V = getZeroVector(MVT::v8i16, true, DAG, dl);
4610         else
4611           V = DAG.getUNDEF(MVT::v8i16);
4612         First = false;
4613       }
4614       V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl,
4615                       MVT::v8i16, V, Op.getOperand(i),
4616                       DAG.getIntPtrConstant(i));
4617     }
4618   }
4619
4620   return V;
4621 }
4622
4623 /// getVShift - Return a vector logical shift node.
4624 ///
4625 static SDValue getVShift(bool isLeft, EVT VT, SDValue SrcOp,
4626                          unsigned NumBits, SelectionDAG &DAG,
4627                          const TargetLowering &TLI, DebugLoc dl) {
4628   EVT ShVT = MVT::v2i64;
4629   unsigned Opc = isLeft ? X86ISD::VSHL : X86ISD::VSRL;
4630   SrcOp = DAG.getNode(ISD::BITCAST, dl, ShVT, SrcOp);
4631   return DAG.getNode(ISD::BITCAST, dl, VT,
4632                      DAG.getNode(Opc, dl, ShVT, SrcOp,
4633                              DAG.getConstant(NumBits,
4634                                   TLI.getShiftAmountTy(SrcOp.getValueType()))));
4635 }
4636
4637 SDValue
4638 X86TargetLowering::LowerAsSplatVectorLoad(SDValue SrcOp, EVT VT, DebugLoc dl,
4639                                           SelectionDAG &DAG) const {
4640
4641   // Check if the scalar load can be widened into a vector load. And if
4642   // the address is "base + cst" see if the cst can be "absorbed" into
4643   // the shuffle mask.
4644   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(SrcOp)) {
4645     SDValue Ptr = LD->getBasePtr();
4646     if (!ISD::isNormalLoad(LD) || LD->isVolatile())
4647       return SDValue();
4648     EVT PVT = LD->getValueType(0);
4649     if (PVT != MVT::i32 && PVT != MVT::f32)
4650       return SDValue();
4651
4652     int FI = -1;
4653     int64_t Offset = 0;
4654     if (FrameIndexSDNode *FINode = dyn_cast<FrameIndexSDNode>(Ptr)) {
4655       FI = FINode->getIndex();
4656       Offset = 0;
4657     } else if (DAG.isBaseWithConstantOffset(Ptr) &&
4658                isa<FrameIndexSDNode>(Ptr.getOperand(0))) {
4659       FI = cast<FrameIndexSDNode>(Ptr.getOperand(0))->getIndex();
4660       Offset = Ptr.getConstantOperandVal(1);
4661       Ptr = Ptr.getOperand(0);
4662     } else {
4663       return SDValue();
4664     }
4665
4666     // FIXME: 256-bit vector instructions don't require a strict alignment,
4667     // improve this code to support it better.
4668     unsigned RequiredAlign = VT.getSizeInBits()/8;
4669     SDValue Chain = LD->getChain();
4670     // Make sure the stack object alignment is at least 16 or 32.
4671     MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
4672     if (DAG.InferPtrAlignment(Ptr) < RequiredAlign) {
4673       if (MFI->isFixedObjectIndex(FI)) {
4674         // Can't change the alignment. FIXME: It's possible to compute
4675         // the exact stack offset and reference FI + adjust offset instead.
4676         // If someone *really* cares about this. That's the way to implement it.
4677         return SDValue();
4678       } else {
4679         MFI->setObjectAlignment(FI, RequiredAlign);
4680       }
4681     }
4682
4683     // (Offset % 16 or 32) must be multiple of 4. Then address is then
4684     // Ptr + (Offset & ~15).
4685     if (Offset < 0)
4686       return SDValue();
4687     if ((Offset % RequiredAlign) & 3)
4688       return SDValue();
4689     int64_t StartOffset = Offset & ~(RequiredAlign-1);
4690     if (StartOffset)
4691       Ptr = DAG.getNode(ISD::ADD, Ptr.getDebugLoc(), Ptr.getValueType(),
4692                         Ptr,DAG.getConstant(StartOffset, Ptr.getValueType()));
4693
4694     int EltNo = (Offset - StartOffset) >> 2;
4695     int NumElems = VT.getVectorNumElements();
4696
4697     EVT CanonVT = VT.getSizeInBits() == 128 ? MVT::v4i32 : MVT::v8i32;
4698     EVT NVT = EVT::getVectorVT(*DAG.getContext(), PVT, NumElems);
4699     SDValue V1 = DAG.getLoad(NVT, dl, Chain, Ptr,
4700                              LD->getPointerInfo().getWithOffset(StartOffset),
4701                              false, false, 0);
4702
4703     // Canonicalize it to a v4i32 or v8i32 shuffle.
4704     SmallVector<int, 8> Mask;
4705     for (int i = 0; i < NumElems; ++i)
4706       Mask.push_back(EltNo);
4707
4708     V1 = DAG.getNode(ISD::BITCAST, dl, CanonVT, V1);
4709     return DAG.getNode(ISD::BITCAST, dl, NVT,
4710                        DAG.getVectorShuffle(CanonVT, dl, V1,
4711                                             DAG.getUNDEF(CanonVT),&Mask[0]));
4712   }
4713
4714   return SDValue();
4715 }
4716
4717 /// EltsFromConsecutiveLoads - Given the initializing elements 'Elts' of a
4718 /// vector of type 'VT', see if the elements can be replaced by a single large
4719 /// load which has the same value as a build_vector whose operands are 'elts'.
4720 ///
4721 /// Example: <load i32 *a, load i32 *a+4, undef, undef> -> zextload a
4722 ///
4723 /// FIXME: we'd also like to handle the case where the last elements are zero
4724 /// rather than undef via VZEXT_LOAD, but we do not detect that case today.
4725 /// There's even a handy isZeroNode for that purpose.
4726 static SDValue EltsFromConsecutiveLoads(EVT VT, SmallVectorImpl<SDValue> &Elts,
4727                                         DebugLoc &DL, SelectionDAG &DAG) {
4728   EVT EltVT = VT.getVectorElementType();
4729   unsigned NumElems = Elts.size();
4730
4731   LoadSDNode *LDBase = NULL;
4732   unsigned LastLoadedElt = -1U;
4733
4734   // For each element in the initializer, see if we've found a load or an undef.
4735   // If we don't find an initial load element, or later load elements are
4736   // non-consecutive, bail out.
4737   for (unsigned i = 0; i < NumElems; ++i) {
4738     SDValue Elt = Elts[i];
4739
4740     if (!Elt.getNode() ||
4741         (Elt.getOpcode() != ISD::UNDEF && !ISD::isNON_EXTLoad(Elt.getNode())))
4742       return SDValue();
4743     if (!LDBase) {
4744       if (Elt.getNode()->getOpcode() == ISD::UNDEF)
4745         return SDValue();
4746       LDBase = cast<LoadSDNode>(Elt.getNode());
4747       LastLoadedElt = i;
4748       continue;
4749     }
4750     if (Elt.getOpcode() == ISD::UNDEF)
4751       continue;
4752
4753     LoadSDNode *LD = cast<LoadSDNode>(Elt);
4754     if (!DAG.isConsecutiveLoad(LD, LDBase, EltVT.getSizeInBits()/8, i))
4755       return SDValue();
4756     LastLoadedElt = i;
4757   }
4758
4759   // If we have found an entire vector of loads and undefs, then return a large
4760   // load of the entire vector width starting at the base pointer.  If we found
4761   // consecutive loads for the low half, generate a vzext_load node.
4762   if (LastLoadedElt == NumElems - 1) {
4763     if (DAG.InferPtrAlignment(LDBase->getBasePtr()) >= 16)
4764       return DAG.getLoad(VT, DL, LDBase->getChain(), LDBase->getBasePtr(),
4765                          LDBase->getPointerInfo(),
4766                          LDBase->isVolatile(), LDBase->isNonTemporal(), 0);
4767     return DAG.getLoad(VT, DL, LDBase->getChain(), LDBase->getBasePtr(),
4768                        LDBase->getPointerInfo(),
4769                        LDBase->isVolatile(), LDBase->isNonTemporal(),
4770                        LDBase->getAlignment());
4771   } else if (NumElems == 4 && LastLoadedElt == 1 &&
4772              DAG.getTargetLoweringInfo().isTypeLegal(MVT::v2i64)) {
4773     SDVTList Tys = DAG.getVTList(MVT::v2i64, MVT::Other);
4774     SDValue Ops[] = { LDBase->getChain(), LDBase->getBasePtr() };
4775     SDValue ResNode = DAG.getMemIntrinsicNode(X86ISD::VZEXT_LOAD, DL, Tys,
4776                                               Ops, 2, MVT::i32,
4777                                               LDBase->getMemOperand());
4778     return DAG.getNode(ISD::BITCAST, DL, VT, ResNode);
4779   }
4780   return SDValue();
4781 }
4782
4783 SDValue
4784 X86TargetLowering::LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG) const {
4785   DebugLoc dl = Op.getDebugLoc();
4786
4787   EVT VT = Op.getValueType();
4788   EVT ExtVT = VT.getVectorElementType();
4789   unsigned NumElems = Op.getNumOperands();
4790
4791   // Vectors containing all zeros can be matched by pxor and xorps later
4792   if (ISD::isBuildVectorAllZeros(Op.getNode())) {
4793     // Canonicalize this to <4 x i32> to 1) ensure the zero vectors are CSE'd
4794     // and 2) ensure that i64 scalars are eliminated on x86-32 hosts.
4795     if (Op.getValueType() == MVT::v4i32 ||
4796         Op.getValueType() == MVT::v8i32)
4797       return Op;
4798
4799     return getZeroVector(Op.getValueType(), Subtarget->hasSSE2(), DAG, dl);
4800   }
4801
4802   // Vectors containing all ones can be matched by pcmpeqd on 128-bit width
4803   // vectors or broken into v4i32 operations on 256-bit vectors.
4804   if (ISD::isBuildVectorAllOnes(Op.getNode())) {
4805     if (Op.getValueType() == MVT::v4i32)
4806       return Op;
4807
4808     return getOnesVector(Op.getValueType(), DAG, dl);
4809   }
4810
4811   unsigned EVTBits = ExtVT.getSizeInBits();
4812
4813   unsigned NumZero  = 0;
4814   unsigned NumNonZero = 0;
4815   unsigned NonZeros = 0;
4816   bool IsAllConstants = true;
4817   SmallSet<SDValue, 8> Values;
4818   for (unsigned i = 0; i < NumElems; ++i) {
4819     SDValue Elt = Op.getOperand(i);
4820     if (Elt.getOpcode() == ISD::UNDEF)
4821       continue;
4822     Values.insert(Elt);
4823     if (Elt.getOpcode() != ISD::Constant &&
4824         Elt.getOpcode() != ISD::ConstantFP)
4825       IsAllConstants = false;
4826     if (X86::isZeroNode(Elt))
4827       NumZero++;
4828     else {
4829       NonZeros |= (1 << i);
4830       NumNonZero++;
4831     }
4832   }
4833
4834   // All undef vector. Return an UNDEF.  All zero vectors were handled above.
4835   if (NumNonZero == 0)
4836     return DAG.getUNDEF(VT);
4837
4838   // Special case for single non-zero, non-undef, element.
4839   if (NumNonZero == 1) {
4840     unsigned Idx = CountTrailingZeros_32(NonZeros);
4841     SDValue Item = Op.getOperand(Idx);
4842
4843     // If this is an insertion of an i64 value on x86-32, and if the top bits of
4844     // the value are obviously zero, truncate the value to i32 and do the
4845     // insertion that way.  Only do this if the value is non-constant or if the
4846     // value is a constant being inserted into element 0.  It is cheaper to do
4847     // a constant pool load than it is to do a movd + shuffle.
4848     if (ExtVT == MVT::i64 && !Subtarget->is64Bit() &&
4849         (!IsAllConstants || Idx == 0)) {
4850       if (DAG.MaskedValueIsZero(Item, APInt::getBitsSet(64, 32, 64))) {
4851         // Handle SSE only.
4852         assert(VT == MVT::v2i64 && "Expected an SSE value type!");
4853         EVT VecVT = MVT::v4i32;
4854         unsigned VecElts = 4;
4855
4856         // Truncate the value (which may itself be a constant) to i32, and
4857         // convert it to a vector with movd (S2V+shuffle to zero extend).
4858         Item = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, Item);
4859         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VecVT, Item);
4860         Item = getShuffleVectorZeroOrUndef(Item, 0, true,
4861                                            Subtarget->hasSSE2(), DAG);
4862
4863         // Now we have our 32-bit value zero extended in the low element of
4864         // a vector.  If Idx != 0, swizzle it into place.
4865         if (Idx != 0) {
4866           SmallVector<int, 4> Mask;
4867           Mask.push_back(Idx);
4868           for (unsigned i = 1; i != VecElts; ++i)
4869             Mask.push_back(i);
4870           Item = DAG.getVectorShuffle(VecVT, dl, Item,
4871                                       DAG.getUNDEF(Item.getValueType()),
4872                                       &Mask[0]);
4873         }
4874         return DAG.getNode(ISD::BITCAST, dl, Op.getValueType(), Item);
4875       }
4876     }
4877
4878     // If we have a constant or non-constant insertion into the low element of
4879     // a vector, we can do this with SCALAR_TO_VECTOR + shuffle of zero into
4880     // the rest of the elements.  This will be matched as movd/movq/movss/movsd
4881     // depending on what the source datatype is.
4882     if (Idx == 0) {
4883       if (NumZero == 0) {
4884         return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
4885       } else if (ExtVT == MVT::i32 || ExtVT == MVT::f32 || ExtVT == MVT::f64 ||
4886           (ExtVT == MVT::i64 && Subtarget->is64Bit())) {
4887         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
4888         // Turn it into a MOVL (i.e. movss, movsd, or movd) to a zero vector.
4889         return getShuffleVectorZeroOrUndef(Item, 0, true, Subtarget->hasSSE2(),
4890                                            DAG);
4891       } else if (ExtVT == MVT::i16 || ExtVT == MVT::i8) {
4892         Item = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, Item);
4893         assert(VT.getSizeInBits() == 128 && "Expected an SSE value type!");
4894         EVT MiddleVT = MVT::v4i32;
4895         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MiddleVT, Item);
4896         Item = getShuffleVectorZeroOrUndef(Item, 0, true,
4897                                            Subtarget->hasSSE2(), DAG);
4898         return DAG.getNode(ISD::BITCAST, dl, VT, Item);
4899       }
4900     }
4901
4902     // Is it a vector logical left shift?
4903     if (NumElems == 2 && Idx == 1 &&
4904         X86::isZeroNode(Op.getOperand(0)) &&
4905         !X86::isZeroNode(Op.getOperand(1))) {
4906       unsigned NumBits = VT.getSizeInBits();
4907       return getVShift(true, VT,
4908                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
4909                                    VT, Op.getOperand(1)),
4910                        NumBits/2, DAG, *this, dl);
4911     }
4912
4913     if (IsAllConstants) // Otherwise, it's better to do a constpool load.
4914       return SDValue();
4915
4916     // Otherwise, if this is a vector with i32 or f32 elements, and the element
4917     // is a non-constant being inserted into an element other than the low one,
4918     // we can't use a constant pool load.  Instead, use SCALAR_TO_VECTOR (aka
4919     // movd/movss) to move this into the low element, then shuffle it into
4920     // place.
4921     if (EVTBits == 32) {
4922       Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
4923
4924       // Turn it into a shuffle of zero and zero-extended scalar to vector.
4925       Item = getShuffleVectorZeroOrUndef(Item, 0, NumZero > 0,
4926                                          Subtarget->hasSSE2(), DAG);
4927       SmallVector<int, 8> MaskVec;
4928       for (unsigned i = 0; i < NumElems; i++)
4929         MaskVec.push_back(i == Idx ? 0 : 1);
4930       return DAG.getVectorShuffle(VT, dl, Item, DAG.getUNDEF(VT), &MaskVec[0]);
4931     }
4932   }
4933
4934   // Splat is obviously ok. Let legalizer expand it to a shuffle.
4935   if (Values.size() == 1) {
4936     if (EVTBits == 32) {
4937       // Instead of a shuffle like this:
4938       // shuffle (scalar_to_vector (load (ptr + 4))), undef, <0, 0, 0, 0>
4939       // Check if it's possible to issue this instead.
4940       // shuffle (vload ptr)), undef, <1, 1, 1, 1>
4941       unsigned Idx = CountTrailingZeros_32(NonZeros);
4942       SDValue Item = Op.getOperand(Idx);
4943       if (Op.getNode()->isOnlyUserOf(Item.getNode()))
4944         return LowerAsSplatVectorLoad(Item, VT, dl, DAG);
4945     }
4946     return SDValue();
4947   }
4948
4949   // A vector full of immediates; various special cases are already
4950   // handled, so this is best done with a single constant-pool load.
4951   if (IsAllConstants)
4952     return SDValue();
4953
4954   // For AVX-length vectors, build the individual 128-bit pieces and use
4955   // shuffles to put them in place.
4956   if (VT.getSizeInBits() == 256 && !ISD::isBuildVectorAllZeros(Op.getNode())) {
4957     SmallVector<SDValue, 32> V;
4958     for (unsigned i = 0; i < NumElems; ++i)
4959       V.push_back(Op.getOperand(i));
4960
4961     EVT HVT = EVT::getVectorVT(*DAG.getContext(), ExtVT, NumElems/2);
4962
4963     // Build both the lower and upper subvector.
4964     SDValue Lower = DAG.getNode(ISD::BUILD_VECTOR, dl, HVT, &V[0], NumElems/2);
4965     SDValue Upper = DAG.getNode(ISD::BUILD_VECTOR, dl, HVT, &V[NumElems / 2],
4966                                 NumElems/2);
4967
4968     // Recreate the wider vector with the lower and upper part.
4969     SDValue Vec = Insert128BitVector(DAG.getNode(ISD::UNDEF, dl, VT), Lower,
4970                                 DAG.getConstant(0, MVT::i32), DAG, dl);
4971     return Insert128BitVector(Vec, Upper, DAG.getConstant(NumElems/2, MVT::i32),
4972                               DAG, dl);
4973   }
4974
4975   // Let legalizer expand 2-wide build_vectors.
4976   if (EVTBits == 64) {
4977     if (NumNonZero == 1) {
4978       // One half is zero or undef.
4979       unsigned Idx = CountTrailingZeros_32(NonZeros);
4980       SDValue V2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT,
4981                                  Op.getOperand(Idx));
4982       return getShuffleVectorZeroOrUndef(V2, Idx, true,
4983                                          Subtarget->hasSSE2(), DAG);
4984     }
4985     return SDValue();
4986   }
4987
4988   // If element VT is < 32 bits, convert it to inserts into a zero vector.
4989   if (EVTBits == 8 && NumElems == 16) {
4990     SDValue V = LowerBuildVectorv16i8(Op, NonZeros,NumNonZero,NumZero, DAG,
4991                                         *this);
4992     if (V.getNode()) return V;
4993   }
4994
4995   if (EVTBits == 16 && NumElems == 8) {
4996     SDValue V = LowerBuildVectorv8i16(Op, NonZeros,NumNonZero,NumZero, DAG,
4997                                       *this);
4998     if (V.getNode()) return V;
4999   }
5000
5001   // If element VT is == 32 bits, turn it into a number of shuffles.
5002   SmallVector<SDValue, 8> V;
5003   V.resize(NumElems);
5004   if (NumElems == 4 && NumZero > 0) {
5005     for (unsigned i = 0; i < 4; ++i) {
5006       bool isZero = !(NonZeros & (1 << i));
5007       if (isZero)
5008         V[i] = getZeroVector(VT, Subtarget->hasSSE2(), DAG, dl);
5009       else
5010         V[i] = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(i));
5011     }
5012
5013     for (unsigned i = 0; i < 2; ++i) {
5014       switch ((NonZeros & (0x3 << i*2)) >> (i*2)) {
5015         default: break;
5016         case 0:
5017           V[i] = V[i*2];  // Must be a zero vector.
5018           break;
5019         case 1:
5020           V[i] = getMOVL(DAG, dl, VT, V[i*2+1], V[i*2]);
5021           break;
5022         case 2:
5023           V[i] = getMOVL(DAG, dl, VT, V[i*2], V[i*2+1]);
5024           break;
5025         case 3:
5026           V[i] = getUnpackl(DAG, dl, VT, V[i*2], V[i*2+1]);
5027           break;
5028       }
5029     }
5030
5031     SmallVector<int, 8> MaskVec;
5032     bool Reverse = (NonZeros & 0x3) == 2;
5033     for (unsigned i = 0; i < 2; ++i)
5034       MaskVec.push_back(Reverse ? 1-i : i);
5035     Reverse = ((NonZeros & (0x3 << 2)) >> 2) == 2;
5036     for (unsigned i = 0; i < 2; ++i)
5037       MaskVec.push_back(Reverse ? 1-i+NumElems : i+NumElems);
5038     return DAG.getVectorShuffle(VT, dl, V[0], V[1], &MaskVec[0]);
5039   }
5040
5041   if (Values.size() > 1 && VT.getSizeInBits() == 128) {
5042     // Check for a build vector of consecutive loads.
5043     for (unsigned i = 0; i < NumElems; ++i)
5044       V[i] = Op.getOperand(i);
5045
5046     // Check for elements which are consecutive loads.
5047     SDValue LD = EltsFromConsecutiveLoads(VT, V, dl, DAG);
5048     if (LD.getNode())
5049       return LD;
5050
5051     // For SSE 4.1, use insertps to put the high elements into the low element.
5052     if (getSubtarget()->hasSSE41()) {
5053       SDValue Result;
5054       if (Op.getOperand(0).getOpcode() != ISD::UNDEF)
5055         Result = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(0));
5056       else
5057         Result = DAG.getUNDEF(VT);
5058
5059       for (unsigned i = 1; i < NumElems; ++i) {
5060         if (Op.getOperand(i).getOpcode() == ISD::UNDEF) continue;
5061         Result = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, Result,
5062                              Op.getOperand(i), DAG.getIntPtrConstant(i));
5063       }
5064       return Result;
5065     }
5066
5067     // Otherwise, expand into a number of unpckl*, start by extending each of
5068     // our (non-undef) elements to the full vector width with the element in the
5069     // bottom slot of the vector (which generates no code for SSE).
5070     for (unsigned i = 0; i < NumElems; ++i) {
5071       if (Op.getOperand(i).getOpcode() != ISD::UNDEF)
5072         V[i] = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(i));
5073       else
5074         V[i] = DAG.getUNDEF(VT);
5075     }
5076
5077     // Next, we iteratively mix elements, e.g. for v4f32:
5078     //   Step 1: unpcklps 0, 2 ==> X: <?, ?, 2, 0>
5079     //         : unpcklps 1, 3 ==> Y: <?, ?, 3, 1>
5080     //   Step 2: unpcklps X, Y ==>    <3, 2, 1, 0>
5081     unsigned EltStride = NumElems >> 1;
5082     while (EltStride != 0) {
5083       for (unsigned i = 0; i < EltStride; ++i) {
5084         // If V[i+EltStride] is undef and this is the first round of mixing,
5085         // then it is safe to just drop this shuffle: V[i] is already in the
5086         // right place, the one element (since it's the first round) being
5087         // inserted as undef can be dropped.  This isn't safe for successive
5088         // rounds because they will permute elements within both vectors.
5089         if (V[i+EltStride].getOpcode() == ISD::UNDEF &&
5090             EltStride == NumElems/2)
5091           continue;
5092
5093         V[i] = getUnpackl(DAG, dl, VT, V[i], V[i + EltStride]);
5094       }
5095       EltStride >>= 1;
5096     }
5097     return V[0];
5098   }
5099   return SDValue();
5100 }
5101
5102 // LowerMMXCONCAT_VECTORS - We support concatenate two MMX registers and place
5103 // them in a MMX register.  This is better than doing a stack convert.
5104 static SDValue LowerMMXCONCAT_VECTORS(SDValue Op, SelectionDAG &DAG) {
5105   DebugLoc dl = Op.getDebugLoc();
5106   EVT ResVT = Op.getValueType();
5107
5108   assert(ResVT == MVT::v2i64 || ResVT == MVT::v4i32 ||
5109          ResVT == MVT::v8i16 || ResVT == MVT::v16i8);
5110   int Mask[2];
5111   SDValue InVec = DAG.getNode(ISD::BITCAST,dl, MVT::v1i64, Op.getOperand(0));
5112   SDValue VecOp = DAG.getNode(X86ISD::MOVQ2DQ, dl, MVT::v2i64, InVec);
5113   InVec = Op.getOperand(1);
5114   if (InVec.getOpcode() == ISD::SCALAR_TO_VECTOR) {
5115     unsigned NumElts = ResVT.getVectorNumElements();
5116     VecOp = DAG.getNode(ISD::BITCAST, dl, ResVT, VecOp);
5117     VecOp = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, ResVT, VecOp,
5118                        InVec.getOperand(0), DAG.getIntPtrConstant(NumElts/2+1));
5119   } else {
5120     InVec = DAG.getNode(ISD::BITCAST, dl, MVT::v1i64, InVec);
5121     SDValue VecOp2 = DAG.getNode(X86ISD::MOVQ2DQ, dl, MVT::v2i64, InVec);
5122     Mask[0] = 0; Mask[1] = 2;
5123     VecOp = DAG.getVectorShuffle(MVT::v2i64, dl, VecOp, VecOp2, Mask);
5124   }
5125   return DAG.getNode(ISD::BITCAST, dl, ResVT, VecOp);
5126 }
5127
5128 // LowerAVXCONCAT_VECTORS - 256-bit AVX can use the vinsertf128 instruction
5129 // to create 256-bit vectors from two other 128-bit ones.
5130 static SDValue LowerAVXCONCAT_VECTORS(SDValue Op, SelectionDAG &DAG) {
5131   DebugLoc dl = Op.getDebugLoc();
5132   EVT ResVT = Op.getValueType();
5133
5134   assert(ResVT.getSizeInBits() == 256 && "Value type must be 256-bit wide");
5135
5136   SDValue V1 = Op.getOperand(0);
5137   SDValue V2 = Op.getOperand(1);
5138   unsigned NumElems = ResVT.getVectorNumElements();
5139
5140   SDValue V = Insert128BitVector(DAG.getNode(ISD::UNDEF, dl, ResVT), V1,
5141                                  DAG.getConstant(0, MVT::i32), DAG, dl);
5142   return Insert128BitVector(V, V2, DAG.getConstant(NumElems/2, MVT::i32),
5143                             DAG, dl);
5144 }
5145
5146 SDValue
5147 X86TargetLowering::LowerCONCAT_VECTORS(SDValue Op, SelectionDAG &DAG) const {
5148   EVT ResVT = Op.getValueType();
5149
5150   assert(Op.getNumOperands() == 2);
5151   assert((ResVT.getSizeInBits() == 128 || ResVT.getSizeInBits() == 256) &&
5152          "Unsupported CONCAT_VECTORS for value type");
5153
5154   // We support concatenate two MMX registers and place them in a MMX register.
5155   // This is better than doing a stack convert.
5156   if (ResVT.is128BitVector())
5157     return LowerMMXCONCAT_VECTORS(Op, DAG);
5158
5159   // 256-bit AVX can use the vinsertf128 instruction to create 256-bit vectors
5160   // from two other 128-bit ones.
5161   return LowerAVXCONCAT_VECTORS(Op, DAG);
5162 }
5163
5164 // v8i16 shuffles - Prefer shuffles in the following order:
5165 // 1. [all]   pshuflw, pshufhw, optional move
5166 // 2. [ssse3] 1 x pshufb
5167 // 3. [ssse3] 2 x pshufb + 1 x por
5168 // 4. [all]   mov + pshuflw + pshufhw + N x (pextrw + pinsrw)
5169 SDValue
5170 X86TargetLowering::LowerVECTOR_SHUFFLEv8i16(SDValue Op,
5171                                             SelectionDAG &DAG) const {
5172   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
5173   SDValue V1 = SVOp->getOperand(0);
5174   SDValue V2 = SVOp->getOperand(1);
5175   DebugLoc dl = SVOp->getDebugLoc();
5176   SmallVector<int, 8> MaskVals;
5177
5178   // Determine if more than 1 of the words in each of the low and high quadwords
5179   // of the result come from the same quadword of one of the two inputs.  Undef
5180   // mask values count as coming from any quadword, for better codegen.
5181   SmallVector<unsigned, 4> LoQuad(4);
5182   SmallVector<unsigned, 4> HiQuad(4);
5183   BitVector InputQuads(4);
5184   for (unsigned i = 0; i < 8; ++i) {
5185     SmallVectorImpl<unsigned> &Quad = i < 4 ? LoQuad : HiQuad;
5186     int EltIdx = SVOp->getMaskElt(i);
5187     MaskVals.push_back(EltIdx);
5188     if (EltIdx < 0) {
5189       ++Quad[0];
5190       ++Quad[1];
5191       ++Quad[2];
5192       ++Quad[3];
5193       continue;
5194     }
5195     ++Quad[EltIdx / 4];
5196     InputQuads.set(EltIdx / 4);
5197   }
5198
5199   int BestLoQuad = -1;
5200   unsigned MaxQuad = 1;
5201   for (unsigned i = 0; i < 4; ++i) {
5202     if (LoQuad[i] > MaxQuad) {
5203       BestLoQuad = i;
5204       MaxQuad = LoQuad[i];
5205     }
5206   }
5207
5208   int BestHiQuad = -1;
5209   MaxQuad = 1;
5210   for (unsigned i = 0; i < 4; ++i) {
5211     if (HiQuad[i] > MaxQuad) {
5212       BestHiQuad = i;
5213       MaxQuad = HiQuad[i];
5214     }
5215   }
5216
5217   // For SSSE3, If all 8 words of the result come from only 1 quadword of each
5218   // of the two input vectors, shuffle them into one input vector so only a
5219   // single pshufb instruction is necessary. If There are more than 2 input
5220   // quads, disable the next transformation since it does not help SSSE3.
5221   bool V1Used = InputQuads[0] || InputQuads[1];
5222   bool V2Used = InputQuads[2] || InputQuads[3];
5223   if (Subtarget->hasSSSE3()) {
5224     if (InputQuads.count() == 2 && V1Used && V2Used) {
5225       BestLoQuad = InputQuads.find_first();
5226       BestHiQuad = InputQuads.find_next(BestLoQuad);
5227     }
5228     if (InputQuads.count() > 2) {
5229       BestLoQuad = -1;
5230       BestHiQuad = -1;
5231     }
5232   }
5233
5234   // If BestLoQuad or BestHiQuad are set, shuffle the quads together and update
5235   // the shuffle mask.  If a quad is scored as -1, that means that it contains
5236   // words from all 4 input quadwords.
5237   SDValue NewV;
5238   if (BestLoQuad >= 0 || BestHiQuad >= 0) {
5239     SmallVector<int, 8> MaskV;
5240     MaskV.push_back(BestLoQuad < 0 ? 0 : BestLoQuad);
5241     MaskV.push_back(BestHiQuad < 0 ? 1 : BestHiQuad);
5242     NewV = DAG.getVectorShuffle(MVT::v2i64, dl,
5243                   DAG.getNode(ISD::BITCAST, dl, MVT::v2i64, V1),
5244                   DAG.getNode(ISD::BITCAST, dl, MVT::v2i64, V2), &MaskV[0]);
5245     NewV = DAG.getNode(ISD::BITCAST, dl, MVT::v8i16, NewV);
5246
5247     // Rewrite the MaskVals and assign NewV to V1 if NewV now contains all the
5248     // source words for the shuffle, to aid later transformations.
5249     bool AllWordsInNewV = true;
5250     bool InOrder[2] = { true, true };
5251     for (unsigned i = 0; i != 8; ++i) {
5252       int idx = MaskVals[i];
5253       if (idx != (int)i)
5254         InOrder[i/4] = false;
5255       if (idx < 0 || (idx/4) == BestLoQuad || (idx/4) == BestHiQuad)
5256         continue;
5257       AllWordsInNewV = false;
5258       break;
5259     }
5260
5261     bool pshuflw = AllWordsInNewV, pshufhw = AllWordsInNewV;
5262     if (AllWordsInNewV) {
5263       for (int i = 0; i != 8; ++i) {
5264         int idx = MaskVals[i];
5265         if (idx < 0)
5266           continue;
5267         idx = MaskVals[i] = (idx / 4) == BestLoQuad ? (idx & 3) : (idx & 3) + 4;
5268         if ((idx != i) && idx < 4)
5269           pshufhw = false;
5270         if ((idx != i) && idx > 3)
5271           pshuflw = false;
5272       }
5273       V1 = NewV;
5274       V2Used = false;
5275       BestLoQuad = 0;
5276       BestHiQuad = 1;
5277     }
5278
5279     // If we've eliminated the use of V2, and the new mask is a pshuflw or
5280     // pshufhw, that's as cheap as it gets.  Return the new shuffle.
5281     if ((pshufhw && InOrder[0]) || (pshuflw && InOrder[1])) {
5282       unsigned Opc = pshufhw ? X86ISD::PSHUFHW : X86ISD::PSHUFLW;
5283       unsigned TargetMask = 0;
5284       NewV = DAG.getVectorShuffle(MVT::v8i16, dl, NewV,
5285                                   DAG.getUNDEF(MVT::v8i16), &MaskVals[0]);
5286       TargetMask = pshufhw ? X86::getShufflePSHUFHWImmediate(NewV.getNode()):
5287                              X86::getShufflePSHUFLWImmediate(NewV.getNode());
5288       V1 = NewV.getOperand(0);
5289       return getTargetShuffleNode(Opc, dl, MVT::v8i16, V1, TargetMask, DAG);
5290     }
5291   }
5292
5293   // If we have SSSE3, and all words of the result are from 1 input vector,
5294   // case 2 is generated, otherwise case 3 is generated.  If no SSSE3
5295   // is present, fall back to case 4.
5296   if (Subtarget->hasSSSE3()) {
5297     SmallVector<SDValue,16> pshufbMask;
5298
5299     // If we have elements from both input vectors, set the high bit of the
5300     // shuffle mask element to zero out elements that come from V2 in the V1
5301     // mask, and elements that come from V1 in the V2 mask, so that the two
5302     // results can be OR'd together.
5303     bool TwoInputs = V1Used && V2Used;
5304     for (unsigned i = 0; i != 8; ++i) {
5305       int EltIdx = MaskVals[i] * 2;
5306       if (TwoInputs && (EltIdx >= 16)) {
5307         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
5308         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
5309         continue;
5310       }
5311       pshufbMask.push_back(DAG.getConstant(EltIdx,   MVT::i8));
5312       pshufbMask.push_back(DAG.getConstant(EltIdx+1, MVT::i8));
5313     }
5314     V1 = DAG.getNode(ISD::BITCAST, dl, MVT::v16i8, V1);
5315     V1 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V1,
5316                      DAG.getNode(ISD::BUILD_VECTOR, dl,
5317                                  MVT::v16i8, &pshufbMask[0], 16));
5318     if (!TwoInputs)
5319       return DAG.getNode(ISD::BITCAST, dl, MVT::v8i16, V1);
5320
5321     // Calculate the shuffle mask for the second input, shuffle it, and
5322     // OR it with the first shuffled input.
5323     pshufbMask.clear();
5324     for (unsigned i = 0; i != 8; ++i) {
5325       int EltIdx = MaskVals[i] * 2;
5326       if (EltIdx < 16) {
5327         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
5328         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
5329         continue;
5330       }
5331       pshufbMask.push_back(DAG.getConstant(EltIdx - 16, MVT::i8));
5332       pshufbMask.push_back(DAG.getConstant(EltIdx - 15, MVT::i8));
5333     }
5334     V2 = DAG.getNode(ISD::BITCAST, dl, MVT::v16i8, V2);
5335     V2 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V2,
5336                      DAG.getNode(ISD::BUILD_VECTOR, dl,
5337                                  MVT::v16i8, &pshufbMask[0], 16));
5338     V1 = DAG.getNode(ISD::OR, dl, MVT::v16i8, V1, V2);
5339     return DAG.getNode(ISD::BITCAST, dl, MVT::v8i16, V1);
5340   }
5341
5342   // If BestLoQuad >= 0, generate a pshuflw to put the low elements in order,
5343   // and update MaskVals with new element order.
5344   BitVector InOrder(8);
5345   if (BestLoQuad >= 0) {
5346     SmallVector<int, 8> MaskV;
5347     for (int i = 0; i != 4; ++i) {
5348       int idx = MaskVals[i];
5349       if (idx < 0) {
5350         MaskV.push_back(-1);
5351         InOrder.set(i);
5352       } else if ((idx / 4) == BestLoQuad) {
5353         MaskV.push_back(idx & 3);
5354         InOrder.set(i);
5355       } else {
5356         MaskV.push_back(-1);
5357       }
5358     }
5359     for (unsigned i = 4; i != 8; ++i)
5360       MaskV.push_back(i);
5361     NewV = DAG.getVectorShuffle(MVT::v8i16, dl, NewV, DAG.getUNDEF(MVT::v8i16),
5362                                 &MaskV[0]);
5363
5364     if (NewV.getOpcode() == ISD::VECTOR_SHUFFLE && Subtarget->hasSSSE3())
5365       NewV = getTargetShuffleNode(X86ISD::PSHUFLW, dl, MVT::v8i16,
5366                                NewV.getOperand(0),
5367                                X86::getShufflePSHUFLWImmediate(NewV.getNode()),
5368                                DAG);
5369   }
5370
5371   // If BestHi >= 0, generate a pshufhw to put the high elements in order,
5372   // and update MaskVals with the new element order.
5373   if (BestHiQuad >= 0) {
5374     SmallVector<int, 8> MaskV;
5375     for (unsigned i = 0; i != 4; ++i)
5376       MaskV.push_back(i);
5377     for (unsigned i = 4; i != 8; ++i) {
5378       int idx = MaskVals[i];
5379       if (idx < 0) {
5380         MaskV.push_back(-1);
5381         InOrder.set(i);
5382       } else if ((idx / 4) == BestHiQuad) {
5383         MaskV.push_back((idx & 3) + 4);
5384         InOrder.set(i);
5385       } else {
5386         MaskV.push_back(-1);
5387       }
5388     }
5389     NewV = DAG.getVectorShuffle(MVT::v8i16, dl, NewV, DAG.getUNDEF(MVT::v8i16),
5390                                 &MaskV[0]);
5391
5392     if (NewV.getOpcode() == ISD::VECTOR_SHUFFLE && Subtarget->hasSSSE3())
5393       NewV = getTargetShuffleNode(X86ISD::PSHUFHW, dl, MVT::v8i16,
5394                               NewV.getOperand(0),
5395                               X86::getShufflePSHUFHWImmediate(NewV.getNode()),
5396                               DAG);
5397   }
5398
5399   // In case BestHi & BestLo were both -1, which means each quadword has a word
5400   // from each of the four input quadwords, calculate the InOrder bitvector now
5401   // before falling through to the insert/extract cleanup.
5402   if (BestLoQuad == -1 && BestHiQuad == -1) {
5403     NewV = V1;
5404     for (int i = 0; i != 8; ++i)
5405       if (MaskVals[i] < 0 || MaskVals[i] == i)
5406         InOrder.set(i);
5407   }
5408
5409   // The other elements are put in the right place using pextrw and pinsrw.
5410   for (unsigned i = 0; i != 8; ++i) {
5411     if (InOrder[i])
5412       continue;
5413     int EltIdx = MaskVals[i];
5414     if (EltIdx < 0)
5415       continue;
5416     SDValue ExtOp = (EltIdx < 8)
5417     ? DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, V1,
5418                   DAG.getIntPtrConstant(EltIdx))
5419     : DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, V2,
5420                   DAG.getIntPtrConstant(EltIdx - 8));
5421     NewV = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, NewV, ExtOp,
5422                        DAG.getIntPtrConstant(i));
5423   }
5424   return NewV;
5425 }
5426
5427 // v16i8 shuffles - Prefer shuffles in the following order:
5428 // 1. [ssse3] 1 x pshufb
5429 // 2. [ssse3] 2 x pshufb + 1 x por
5430 // 3. [all]   v8i16 shuffle + N x pextrw + rotate + pinsrw
5431 static
5432 SDValue LowerVECTOR_SHUFFLEv16i8(ShuffleVectorSDNode *SVOp,
5433                                  SelectionDAG &DAG,
5434                                  const X86TargetLowering &TLI) {
5435   SDValue V1 = SVOp->getOperand(0);
5436   SDValue V2 = SVOp->getOperand(1);
5437   DebugLoc dl = SVOp->getDebugLoc();
5438   SmallVector<int, 16> MaskVals;
5439   SVOp->getMask(MaskVals);
5440
5441   // If we have SSSE3, case 1 is generated when all result bytes come from
5442   // one of  the inputs.  Otherwise, case 2 is generated.  If no SSSE3 is
5443   // present, fall back to case 3.
5444   // FIXME: kill V2Only once shuffles are canonizalized by getNode.
5445   bool V1Only = true;
5446   bool V2Only = true;
5447   for (unsigned i = 0; i < 16; ++i) {
5448     int EltIdx = MaskVals[i];
5449     if (EltIdx < 0)
5450       continue;
5451     if (EltIdx < 16)
5452       V2Only = false;
5453     else
5454       V1Only = false;
5455   }
5456
5457   // If SSSE3, use 1 pshufb instruction per vector with elements in the result.
5458   if (TLI.getSubtarget()->hasSSSE3()) {
5459     SmallVector<SDValue,16> pshufbMask;
5460
5461     // If all result elements are from one input vector, then only translate
5462     // undef mask values to 0x80 (zero out result) in the pshufb mask.
5463     //
5464     // Otherwise, we have elements from both input vectors, and must zero out
5465     // elements that come from V2 in the first mask, and V1 in the second mask
5466     // so that we can OR them together.
5467     bool TwoInputs = !(V1Only || V2Only);
5468     for (unsigned i = 0; i != 16; ++i) {
5469       int EltIdx = MaskVals[i];
5470       if (EltIdx < 0 || (TwoInputs && EltIdx >= 16)) {
5471         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
5472         continue;
5473       }
5474       pshufbMask.push_back(DAG.getConstant(EltIdx, MVT::i8));
5475     }
5476     // If all the elements are from V2, assign it to V1 and return after
5477     // building the first pshufb.
5478     if (V2Only)
5479       V1 = V2;
5480     V1 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V1,
5481                      DAG.getNode(ISD::BUILD_VECTOR, dl,
5482                                  MVT::v16i8, &pshufbMask[0], 16));
5483     if (!TwoInputs)
5484       return V1;
5485
5486     // Calculate the shuffle mask for the second input, shuffle it, and
5487     // OR it with the first shuffled input.
5488     pshufbMask.clear();
5489     for (unsigned i = 0; i != 16; ++i) {
5490       int EltIdx = MaskVals[i];
5491       if (EltIdx < 16) {
5492         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
5493         continue;
5494       }
5495       pshufbMask.push_back(DAG.getConstant(EltIdx - 16, MVT::i8));
5496     }
5497     V2 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V2,
5498                      DAG.getNode(ISD::BUILD_VECTOR, dl,
5499                                  MVT::v16i8, &pshufbMask[0], 16));
5500     return DAG.getNode(ISD::OR, dl, MVT::v16i8, V1, V2);
5501   }
5502
5503   // No SSSE3 - Calculate in place words and then fix all out of place words
5504   // With 0-16 extracts & inserts.  Worst case is 16 bytes out of order from
5505   // the 16 different words that comprise the two doublequadword input vectors.
5506   V1 = DAG.getNode(ISD::BITCAST, dl, MVT::v8i16, V1);
5507   V2 = DAG.getNode(ISD::BITCAST, dl, MVT::v8i16, V2);
5508   SDValue NewV = V2Only ? V2 : V1;
5509   for (int i = 0; i != 8; ++i) {
5510     int Elt0 = MaskVals[i*2];
5511     int Elt1 = MaskVals[i*2+1];
5512
5513     // This word of the result is all undef, skip it.
5514     if (Elt0 < 0 && Elt1 < 0)
5515       continue;
5516
5517     // This word of the result is already in the correct place, skip it.
5518     if (V1Only && (Elt0 == i*2) && (Elt1 == i*2+1))
5519       continue;
5520     if (V2Only && (Elt0 == i*2+16) && (Elt1 == i*2+17))
5521       continue;
5522
5523     SDValue Elt0Src = Elt0 < 16 ? V1 : V2;
5524     SDValue Elt1Src = Elt1 < 16 ? V1 : V2;
5525     SDValue InsElt;
5526
5527     // If Elt0 and Elt1 are defined, are consecutive, and can be load
5528     // using a single extract together, load it and store it.
5529     if ((Elt0 >= 0) && ((Elt0 + 1) == Elt1) && ((Elt0 & 1) == 0)) {
5530       InsElt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, Elt1Src,
5531                            DAG.getIntPtrConstant(Elt1 / 2));
5532       NewV = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, NewV, InsElt,
5533                         DAG.getIntPtrConstant(i));
5534       continue;
5535     }
5536
5537     // If Elt1 is defined, extract it from the appropriate source.  If the
5538     // source byte is not also odd, shift the extracted word left 8 bits
5539     // otherwise clear the bottom 8 bits if we need to do an or.
5540     if (Elt1 >= 0) {
5541       InsElt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, Elt1Src,
5542                            DAG.getIntPtrConstant(Elt1 / 2));
5543       if ((Elt1 & 1) == 0)
5544         InsElt = DAG.getNode(ISD::SHL, dl, MVT::i16, InsElt,
5545                              DAG.getConstant(8,
5546                                   TLI.getShiftAmountTy(InsElt.getValueType())));
5547       else if (Elt0 >= 0)
5548         InsElt = DAG.getNode(ISD::AND, dl, MVT::i16, InsElt,
5549                              DAG.getConstant(0xFF00, MVT::i16));
5550     }
5551     // If Elt0 is defined, extract it from the appropriate source.  If the
5552     // source byte is not also even, shift the extracted word right 8 bits. If
5553     // Elt1 was also defined, OR the extracted values together before
5554     // inserting them in the result.
5555     if (Elt0 >= 0) {
5556       SDValue InsElt0 = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16,
5557                                     Elt0Src, DAG.getIntPtrConstant(Elt0 / 2));
5558       if ((Elt0 & 1) != 0)
5559         InsElt0 = DAG.getNode(ISD::SRL, dl, MVT::i16, InsElt0,
5560                               DAG.getConstant(8,
5561                                  TLI.getShiftAmountTy(InsElt0.getValueType())));
5562       else if (Elt1 >= 0)
5563         InsElt0 = DAG.getNode(ISD::AND, dl, MVT::i16, InsElt0,
5564                              DAG.getConstant(0x00FF, MVT::i16));
5565       InsElt = Elt1 >= 0 ? DAG.getNode(ISD::OR, dl, MVT::i16, InsElt, InsElt0)
5566                          : InsElt0;
5567     }
5568     NewV = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, NewV, InsElt,
5569                        DAG.getIntPtrConstant(i));
5570   }
5571   return DAG.getNode(ISD::BITCAST, dl, MVT::v16i8, NewV);
5572 }
5573
5574 /// RewriteAsNarrowerShuffle - Try rewriting v8i16 and v16i8 shuffles as 4 wide
5575 /// ones, or rewriting v4i32 / v4f32 as 2 wide ones if possible. This can be
5576 /// done when every pair / quad of shuffle mask elements point to elements in
5577 /// the right sequence. e.g.
5578 /// vector_shuffle X, Y, <2, 3, | 10, 11, | 0, 1, | 14, 15>
5579 static
5580 SDValue RewriteAsNarrowerShuffle(ShuffleVectorSDNode *SVOp,
5581                                  SelectionDAG &DAG, DebugLoc dl) {
5582   EVT VT = SVOp->getValueType(0);
5583   SDValue V1 = SVOp->getOperand(0);
5584   SDValue V2 = SVOp->getOperand(1);
5585   unsigned NumElems = VT.getVectorNumElements();
5586   unsigned NewWidth = (NumElems == 4) ? 2 : 4;
5587   EVT NewVT;
5588   switch (VT.getSimpleVT().SimpleTy) {
5589   default: assert(false && "Unexpected!");
5590   case MVT::v4f32: NewVT = MVT::v2f64; break;
5591   case MVT::v4i32: NewVT = MVT::v2i64; break;
5592   case MVT::v8i16: NewVT = MVT::v4i32; break;
5593   case MVT::v16i8: NewVT = MVT::v4i32; break;
5594   }
5595
5596   int Scale = NumElems / NewWidth;
5597   SmallVector<int, 8> MaskVec;
5598   for (unsigned i = 0; i < NumElems; i += Scale) {
5599     int StartIdx = -1;
5600     for (int j = 0; j < Scale; ++j) {
5601       int EltIdx = SVOp->getMaskElt(i+j);
5602       if (EltIdx < 0)
5603         continue;
5604       if (StartIdx == -1)
5605         StartIdx = EltIdx - (EltIdx % Scale);
5606       if (EltIdx != StartIdx + j)
5607         return SDValue();
5608     }
5609     if (StartIdx == -1)
5610       MaskVec.push_back(-1);
5611     else
5612       MaskVec.push_back(StartIdx / Scale);
5613   }
5614
5615   V1 = DAG.getNode(ISD::BITCAST, dl, NewVT, V1);
5616   V2 = DAG.getNode(ISD::BITCAST, dl, NewVT, V2);
5617   return DAG.getVectorShuffle(NewVT, dl, V1, V2, &MaskVec[0]);
5618 }
5619
5620 /// getVZextMovL - Return a zero-extending vector move low node.
5621 ///
5622 static SDValue getVZextMovL(EVT VT, EVT OpVT,
5623                             SDValue SrcOp, SelectionDAG &DAG,
5624                             const X86Subtarget *Subtarget, DebugLoc dl) {
5625   if (VT == MVT::v2f64 || VT == MVT::v4f32) {
5626     LoadSDNode *LD = NULL;
5627     if (!isScalarLoadToVector(SrcOp.getNode(), &LD))
5628       LD = dyn_cast<LoadSDNode>(SrcOp);
5629     if (!LD) {
5630       // movssrr and movsdrr do not clear top bits. Try to use movd, movq
5631       // instead.
5632       MVT ExtVT = (OpVT == MVT::v2f64) ? MVT::i64 : MVT::i32;
5633       if ((ExtVT != MVT::i64 || Subtarget->is64Bit()) &&
5634           SrcOp.getOpcode() == ISD::SCALAR_TO_VECTOR &&
5635           SrcOp.getOperand(0).getOpcode() == ISD::BITCAST &&
5636           SrcOp.getOperand(0).getOperand(0).getValueType() == ExtVT) {
5637         // PR2108
5638         OpVT = (OpVT == MVT::v2f64) ? MVT::v2i64 : MVT::v4i32;
5639         return DAG.getNode(ISD::BITCAST, dl, VT,
5640                            DAG.getNode(X86ISD::VZEXT_MOVL, dl, OpVT,
5641                                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
5642                                                    OpVT,
5643                                                    SrcOp.getOperand(0)
5644                                                           .getOperand(0))));
5645       }
5646     }
5647   }
5648
5649   return DAG.getNode(ISD::BITCAST, dl, VT,
5650                      DAG.getNode(X86ISD::VZEXT_MOVL, dl, OpVT,
5651                                  DAG.getNode(ISD::BITCAST, dl,
5652                                              OpVT, SrcOp)));
5653 }
5654
5655 /// areShuffleHalvesWithinDisjointLanes - Check whether each half of a vector
5656 /// shuffle node referes to only one lane in the sources.
5657 static bool areShuffleHalvesWithinDisjointLanes(ShuffleVectorSDNode *SVOp) {
5658   EVT VT = SVOp->getValueType(0);
5659   int NumElems = VT.getVectorNumElements();
5660   int HalfSize = NumElems/2;
5661   SmallVector<int, 16> M;
5662   SVOp->getMask(M);
5663   bool MatchA = false, MatchB = false;
5664
5665   for (int l = 0; l < NumElems*2; l += HalfSize) {
5666     if (isUndefOrInRange(M, 0, HalfSize, l, l+HalfSize)) {
5667       MatchA = true;
5668       break;
5669     }
5670   }
5671
5672   for (int l = 0; l < NumElems*2; l += HalfSize) {
5673     if (isUndefOrInRange(M, HalfSize, HalfSize, l, l+HalfSize)) {
5674       MatchB = true;
5675       break;
5676     }
5677   }
5678
5679   return MatchA && MatchB;
5680 }
5681
5682 /// LowerVECTOR_SHUFFLE_256 - Handle all 256-bit wide vectors shuffles
5683 /// which could not be matched by any known target speficic shuffle
5684 static SDValue
5685 LowerVECTOR_SHUFFLE_256(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG) {
5686   if (areShuffleHalvesWithinDisjointLanes(SVOp)) {
5687     // If each half of a vector shuffle node referes to only one lane in the
5688     // source vectors, extract each used 128-bit lane and shuffle them using
5689     // 128-bit shuffles. Then, concatenate the results. Otherwise leave
5690     // the work to the legalizer.
5691     DebugLoc dl = SVOp->getDebugLoc();
5692     EVT VT = SVOp->getValueType(0);
5693     int NumElems = VT.getVectorNumElements();
5694     int HalfSize = NumElems/2;
5695
5696     // Extract the reference for each half
5697     int FstVecExtractIdx = 0, SndVecExtractIdx = 0;
5698     int FstVecOpNum = 0, SndVecOpNum = 0;
5699     for (int i = 0; i < HalfSize; ++i) {
5700       int Elt = SVOp->getMaskElt(i);
5701       if (SVOp->getMaskElt(i) < 0)
5702         continue;
5703       FstVecOpNum = Elt/NumElems;
5704       FstVecExtractIdx = Elt % NumElems < HalfSize ? 0 : HalfSize;
5705       break;
5706     }
5707     for (int i = HalfSize; i < NumElems; ++i) {
5708       int Elt = SVOp->getMaskElt(i);
5709       if (SVOp->getMaskElt(i) < 0)
5710         continue;
5711       SndVecOpNum = Elt/NumElems;
5712       SndVecExtractIdx = Elt % NumElems < HalfSize ? 0 : HalfSize;
5713       break;
5714     }
5715
5716     // Extract the subvectors
5717     SDValue V1 = Extract128BitVector(SVOp->getOperand(FstVecOpNum),
5718                       DAG.getConstant(FstVecExtractIdx, MVT::i32), DAG, dl);
5719     SDValue V2 = Extract128BitVector(SVOp->getOperand(SndVecOpNum),
5720                       DAG.getConstant(SndVecExtractIdx, MVT::i32), DAG, dl);
5721
5722     // Generate 128-bit shuffles
5723     SmallVector<int, 16> MaskV1, MaskV2;
5724     for (int i = 0; i < HalfSize; ++i) {
5725       int Elt = SVOp->getMaskElt(i);
5726       MaskV1.push_back(Elt < 0 ? Elt : Elt % HalfSize);
5727     }
5728     for (int i = HalfSize; i < NumElems; ++i) {
5729       int Elt = SVOp->getMaskElt(i);
5730       MaskV2.push_back(Elt < 0 ? Elt : Elt % HalfSize);
5731     }
5732
5733     EVT NVT = V1.getValueType();
5734     V1 = DAG.getVectorShuffle(NVT, dl, V1, DAG.getUNDEF(NVT), &MaskV1[0]);
5735     V2 = DAG.getVectorShuffle(NVT, dl, V2, DAG.getUNDEF(NVT), &MaskV2[0]);
5736
5737     // Concatenate the result back
5738     SDValue V = Insert128BitVector(DAG.getNode(ISD::UNDEF, dl, VT), V1,
5739                                    DAG.getConstant(0, MVT::i32), DAG, dl);
5740     return Insert128BitVector(V, V2, DAG.getConstant(NumElems/2, MVT::i32),
5741                               DAG, dl);
5742   }
5743
5744   return SDValue();
5745 }
5746
5747 /// LowerVECTOR_SHUFFLE_128v4 - Handle all 128-bit wide vectors with
5748 /// 4 elements, and match them with several different shuffle types.
5749 static SDValue
5750 LowerVECTOR_SHUFFLE_128v4(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG) {
5751   SDValue V1 = SVOp->getOperand(0);
5752   SDValue V2 = SVOp->getOperand(1);
5753   DebugLoc dl = SVOp->getDebugLoc();
5754   EVT VT = SVOp->getValueType(0);
5755
5756   assert(VT.getSizeInBits() == 128 && "Unsupported vector size");
5757
5758   SmallVector<std::pair<int, int>, 8> Locs;
5759   Locs.resize(4);
5760   SmallVector<int, 8> Mask1(4U, -1);
5761   SmallVector<int, 8> PermMask;
5762   SVOp->getMask(PermMask);
5763
5764   unsigned NumHi = 0;
5765   unsigned NumLo = 0;
5766   for (unsigned i = 0; i != 4; ++i) {
5767     int Idx = PermMask[i];
5768     if (Idx < 0) {
5769       Locs[i] = std::make_pair(-1, -1);
5770     } else {
5771       assert(Idx < 8 && "Invalid VECTOR_SHUFFLE index!");
5772       if (Idx < 4) {
5773         Locs[i] = std::make_pair(0, NumLo);
5774         Mask1[NumLo] = Idx;
5775         NumLo++;
5776       } else {
5777         Locs[i] = std::make_pair(1, NumHi);
5778         if (2+NumHi < 4)
5779           Mask1[2+NumHi] = Idx;
5780         NumHi++;
5781       }
5782     }
5783   }
5784
5785   if (NumLo <= 2 && NumHi <= 2) {
5786     // If no more than two elements come from either vector. This can be
5787     // implemented with two shuffles. First shuffle gather the elements.
5788     // The second shuffle, which takes the first shuffle as both of its
5789     // vector operands, put the elements into the right order.
5790     V1 = DAG.getVectorShuffle(VT, dl, V1, V2, &Mask1[0]);
5791
5792     SmallVector<int, 8> Mask2(4U, -1);
5793
5794     for (unsigned i = 0; i != 4; ++i) {
5795       if (Locs[i].first == -1)
5796         continue;
5797       else {
5798         unsigned Idx = (i < 2) ? 0 : 4;
5799         Idx += Locs[i].first * 2 + Locs[i].second;
5800         Mask2[i] = Idx;
5801       }
5802     }
5803
5804     return DAG.getVectorShuffle(VT, dl, V1, V1, &Mask2[0]);
5805   } else if (NumLo == 3 || NumHi == 3) {
5806     // Otherwise, we must have three elements from one vector, call it X, and
5807     // one element from the other, call it Y.  First, use a shufps to build an
5808     // intermediate vector with the one element from Y and the element from X
5809     // that will be in the same half in the final destination (the indexes don't
5810     // matter). Then, use a shufps to build the final vector, taking the half
5811     // containing the element from Y from the intermediate, and the other half
5812     // from X.
5813     if (NumHi == 3) {
5814       // Normalize it so the 3 elements come from V1.
5815       CommuteVectorShuffleMask(PermMask, VT);
5816       std::swap(V1, V2);
5817     }
5818
5819     // Find the element from V2.
5820     unsigned HiIndex;
5821     for (HiIndex = 0; HiIndex < 3; ++HiIndex) {
5822       int Val = PermMask[HiIndex];
5823       if (Val < 0)
5824         continue;
5825       if (Val >= 4)
5826         break;
5827     }
5828
5829     Mask1[0] = PermMask[HiIndex];
5830     Mask1[1] = -1;
5831     Mask1[2] = PermMask[HiIndex^1];
5832     Mask1[3] = -1;
5833     V2 = DAG.getVectorShuffle(VT, dl, V1, V2, &Mask1[0]);
5834
5835     if (HiIndex >= 2) {
5836       Mask1[0] = PermMask[0];
5837       Mask1[1] = PermMask[1];
5838       Mask1[2] = HiIndex & 1 ? 6 : 4;
5839       Mask1[3] = HiIndex & 1 ? 4 : 6;
5840       return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask1[0]);
5841     } else {
5842       Mask1[0] = HiIndex & 1 ? 2 : 0;
5843       Mask1[1] = HiIndex & 1 ? 0 : 2;
5844       Mask1[2] = PermMask[2];
5845       Mask1[3] = PermMask[3];
5846       if (Mask1[2] >= 0)
5847         Mask1[2] += 4;
5848       if (Mask1[3] >= 0)
5849         Mask1[3] += 4;
5850       return DAG.getVectorShuffle(VT, dl, V2, V1, &Mask1[0]);
5851     }
5852   }
5853
5854   // Break it into (shuffle shuffle_hi, shuffle_lo).
5855   Locs.clear();
5856   Locs.resize(4);
5857   SmallVector<int,8> LoMask(4U, -1);
5858   SmallVector<int,8> HiMask(4U, -1);
5859
5860   SmallVector<int,8> *MaskPtr = &LoMask;
5861   unsigned MaskIdx = 0;
5862   unsigned LoIdx = 0;
5863   unsigned HiIdx = 2;
5864   for (unsigned i = 0; i != 4; ++i) {
5865     if (i == 2) {
5866       MaskPtr = &HiMask;
5867       MaskIdx = 1;
5868       LoIdx = 0;
5869       HiIdx = 2;
5870     }
5871     int Idx = PermMask[i];
5872     if (Idx < 0) {
5873       Locs[i] = std::make_pair(-1, -1);
5874     } else if (Idx < 4) {
5875       Locs[i] = std::make_pair(MaskIdx, LoIdx);
5876       (*MaskPtr)[LoIdx] = Idx;
5877       LoIdx++;
5878     } else {
5879       Locs[i] = std::make_pair(MaskIdx, HiIdx);
5880       (*MaskPtr)[HiIdx] = Idx;
5881       HiIdx++;
5882     }
5883   }
5884
5885   SDValue LoShuffle = DAG.getVectorShuffle(VT, dl, V1, V2, &LoMask[0]);
5886   SDValue HiShuffle = DAG.getVectorShuffle(VT, dl, V1, V2, &HiMask[0]);
5887   SmallVector<int, 8> MaskOps;
5888   for (unsigned i = 0; i != 4; ++i) {
5889     if (Locs[i].first == -1) {
5890       MaskOps.push_back(-1);
5891     } else {
5892       unsigned Idx = Locs[i].first * 4 + Locs[i].second;
5893       MaskOps.push_back(Idx);
5894     }
5895   }
5896   return DAG.getVectorShuffle(VT, dl, LoShuffle, HiShuffle, &MaskOps[0]);
5897 }
5898
5899 static bool MayFoldVectorLoad(SDValue V) {
5900   if (V.hasOneUse() && V.getOpcode() == ISD::BITCAST)
5901     V = V.getOperand(0);
5902   if (V.hasOneUse() && V.getOpcode() == ISD::SCALAR_TO_VECTOR)
5903     V = V.getOperand(0);
5904   if (MayFoldLoad(V))
5905     return true;
5906   return false;
5907 }
5908
5909 // FIXME: the version above should always be used. Since there's
5910 // a bug where several vector shuffles can't be folded because the
5911 // DAG is not updated during lowering and a node claims to have two
5912 // uses while it only has one, use this version, and let isel match
5913 // another instruction if the load really happens to have more than
5914 // one use. Remove this version after this bug get fixed.
5915 // rdar://8434668, PR8156
5916 static bool RelaxedMayFoldVectorLoad(SDValue V) {
5917   if (V.hasOneUse() && V.getOpcode() == ISD::BITCAST)
5918     V = V.getOperand(0);
5919   if (V.hasOneUse() && V.getOpcode() == ISD::SCALAR_TO_VECTOR)
5920     V = V.getOperand(0);
5921   if (ISD::isNormalLoad(V.getNode()))
5922     return true;
5923   return false;
5924 }
5925
5926 /// CanFoldShuffleIntoVExtract - Check if the current shuffle is used by
5927 /// a vector extract, and if both can be later optimized into a single load.
5928 /// This is done in visitEXTRACT_VECTOR_ELT and the conditions are checked
5929 /// here because otherwise a target specific shuffle node is going to be
5930 /// emitted for this shuffle, and the optimization not done.
5931 /// FIXME: This is probably not the best approach, but fix the problem
5932 /// until the right path is decided.
5933 static
5934 bool CanXFormVExtractWithShuffleIntoLoad(SDValue V, SelectionDAG &DAG,
5935                                          const TargetLowering &TLI) {
5936   EVT VT = V.getValueType();
5937   ShuffleVectorSDNode *SVOp = dyn_cast<ShuffleVectorSDNode>(V);
5938
5939   // Be sure that the vector shuffle is present in a pattern like this:
5940   // (vextract (v4f32 shuffle (load $addr), <1,u,u,u>), c) -> (f32 load $addr)
5941   if (!V.hasOneUse())
5942     return false;
5943
5944   SDNode *N = *V.getNode()->use_begin();
5945   if (N->getOpcode() != ISD::EXTRACT_VECTOR_ELT)
5946     return false;
5947
5948   SDValue EltNo = N->getOperand(1);
5949   if (!isa<ConstantSDNode>(EltNo))
5950     return false;
5951
5952   // If the bit convert changed the number of elements, it is unsafe
5953   // to examine the mask.
5954   bool HasShuffleIntoBitcast = false;
5955   if (V.getOpcode() == ISD::BITCAST) {
5956     EVT SrcVT = V.getOperand(0).getValueType();
5957     if (SrcVT.getVectorNumElements() != VT.getVectorNumElements())
5958       return false;
5959     V = V.getOperand(0);
5960     HasShuffleIntoBitcast = true;
5961   }
5962
5963   // Select the input vector, guarding against out of range extract vector.
5964   unsigned NumElems = VT.getVectorNumElements();
5965   unsigned Elt = cast<ConstantSDNode>(EltNo)->getZExtValue();
5966   int Idx = (Elt > NumElems) ? -1 : SVOp->getMaskElt(Elt);
5967   V = (Idx < (int)NumElems) ? V.getOperand(0) : V.getOperand(1);
5968
5969   // Skip one more bit_convert if necessary
5970   if (V.getOpcode() == ISD::BITCAST)
5971     V = V.getOperand(0);
5972
5973   if (ISD::isNormalLoad(V.getNode())) {
5974     // Is the original load suitable?
5975     LoadSDNode *LN0 = cast<LoadSDNode>(V);
5976
5977     // FIXME: avoid the multi-use bug that is preventing lots of
5978     // of foldings to be detected, this is still wrong of course, but
5979     // give the temporary desired behavior, and if it happens that
5980     // the load has real more uses, during isel it will not fold, and
5981     // will generate poor code.
5982     if (!LN0 || LN0->isVolatile()) // || !LN0->hasOneUse()
5983       return false;
5984
5985     if (!HasShuffleIntoBitcast)
5986       return true;
5987
5988     // If there's a bitcast before the shuffle, check if the load type and
5989     // alignment is valid.
5990     unsigned Align = LN0->getAlignment();
5991     unsigned NewAlign =
5992       TLI.getTargetData()->getABITypeAlignment(
5993                                     VT.getTypeForEVT(*DAG.getContext()));
5994
5995     if (NewAlign > Align || !TLI.isOperationLegalOrCustom(ISD::LOAD, VT))
5996       return false;
5997   }
5998
5999   return true;
6000 }
6001
6002 static
6003 SDValue getMOVDDup(SDValue &Op, DebugLoc &dl, SDValue V1, SelectionDAG &DAG) {
6004   EVT VT = Op.getValueType();
6005
6006   // Canonizalize to v2f64.
6007   V1 = DAG.getNode(ISD::BITCAST, dl, MVT::v2f64, V1);
6008   return DAG.getNode(ISD::BITCAST, dl, VT,
6009                      getTargetShuffleNode(X86ISD::MOVDDUP, dl, MVT::v2f64,
6010                                           V1, DAG));
6011 }
6012
6013 static
6014 SDValue getMOVLowToHigh(SDValue &Op, DebugLoc &dl, SelectionDAG &DAG,
6015                         bool HasSSE2) {
6016   SDValue V1 = Op.getOperand(0);
6017   SDValue V2 = Op.getOperand(1);
6018   EVT VT = Op.getValueType();
6019
6020   assert(VT != MVT::v2i64 && "unsupported shuffle type");
6021
6022   if (HasSSE2 && VT == MVT::v2f64)
6023     return getTargetShuffleNode(X86ISD::MOVLHPD, dl, VT, V1, V2, DAG);
6024
6025   // v4f32 or v4i32
6026   return getTargetShuffleNode(X86ISD::MOVLHPS, dl, VT, V1, V2, DAG);
6027 }
6028
6029 static
6030 SDValue getMOVHighToLow(SDValue &Op, DebugLoc &dl, SelectionDAG &DAG) {
6031   SDValue V1 = Op.getOperand(0);
6032   SDValue V2 = Op.getOperand(1);
6033   EVT VT = Op.getValueType();
6034
6035   assert((VT == MVT::v4i32 || VT == MVT::v4f32) &&
6036          "unsupported shuffle type");
6037
6038   if (V2.getOpcode() == ISD::UNDEF)
6039     V2 = V1;
6040
6041   // v4i32 or v4f32
6042   return getTargetShuffleNode(X86ISD::MOVHLPS, dl, VT, V1, V2, DAG);
6043 }
6044
6045 static
6046 SDValue getMOVLP(SDValue &Op, DebugLoc &dl, SelectionDAG &DAG, bool HasSSE2) {
6047   SDValue V1 = Op.getOperand(0);
6048   SDValue V2 = Op.getOperand(1);
6049   EVT VT = Op.getValueType();
6050   unsigned NumElems = VT.getVectorNumElements();
6051
6052   // Use MOVLPS and MOVLPD in case V1 or V2 are loads. During isel, the second
6053   // operand of these instructions is only memory, so check if there's a
6054   // potencial load folding here, otherwise use SHUFPS or MOVSD to match the
6055   // same masks.
6056   bool CanFoldLoad = false;
6057
6058   // Trivial case, when V2 comes from a load.
6059   if (MayFoldVectorLoad(V2))
6060     CanFoldLoad = true;
6061
6062   // When V1 is a load, it can be folded later into a store in isel, example:
6063   //  (store (v4f32 (X86Movlps (load addr:$src1), VR128:$src2)), addr:$src1)
6064   //    turns into:
6065   //  (MOVLPSmr addr:$src1, VR128:$src2)
6066   // So, recognize this potential and also use MOVLPS or MOVLPD
6067   if (MayFoldVectorLoad(V1) && MayFoldIntoStore(Op))
6068     CanFoldLoad = true;
6069
6070   // Both of them can't be memory operations though.
6071   if (MayFoldVectorLoad(V1) && MayFoldVectorLoad(V2))
6072     CanFoldLoad = false;
6073
6074   if (CanFoldLoad) {
6075     if (HasSSE2 && NumElems == 2)
6076       return getTargetShuffleNode(X86ISD::MOVLPD, dl, VT, V1, V2, DAG);
6077
6078     if (NumElems == 4)
6079       return getTargetShuffleNode(X86ISD::MOVLPS, dl, VT, V1, V2, DAG);
6080   }
6081
6082   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
6083   // movl and movlp will both match v2i64, but v2i64 is never matched by
6084   // movl earlier because we make it strict to avoid messing with the movlp load
6085   // folding logic (see the code above getMOVLP call). Match it here then,
6086   // this is horrible, but will stay like this until we move all shuffle
6087   // matching to x86 specific nodes. Note that for the 1st condition all
6088   // types are matched with movsd.
6089   if ((HasSSE2 && NumElems == 2) || !X86::isMOVLMask(SVOp))
6090     return getTargetShuffleNode(X86ISD::MOVSD, dl, VT, V1, V2, DAG);
6091   else if (HasSSE2)
6092     return getTargetShuffleNode(X86ISD::MOVSS, dl, VT, V1, V2, DAG);
6093
6094
6095   assert(VT != MVT::v4i32 && "unsupported shuffle type");
6096
6097   // Invert the operand order and use SHUFPS to match it.
6098   return getTargetShuffleNode(X86ISD::SHUFPS, dl, VT, V2, V1,
6099                               X86::getShuffleSHUFImmediate(SVOp), DAG);
6100 }
6101
6102 static inline unsigned getUNPCKLOpcode(EVT VT) {
6103   switch(VT.getSimpleVT().SimpleTy) {
6104   case MVT::v4i32: return X86ISD::PUNPCKLDQ;
6105   case MVT::v2i64: return X86ISD::PUNPCKLQDQ;
6106   case MVT::v4f32: return X86ISD::UNPCKLPS;
6107   case MVT::v2f64: return X86ISD::UNPCKLPD;
6108   case MVT::v8i32: // Use fp unit for int unpack.
6109   case MVT::v8f32: return X86ISD::VUNPCKLPSY;
6110   case MVT::v4i64: // Use fp unit for int unpack.
6111   case MVT::v4f64: return X86ISD::VUNPCKLPDY;
6112   case MVT::v16i8: return X86ISD::PUNPCKLBW;
6113   case MVT::v8i16: return X86ISD::PUNPCKLWD;
6114   default:
6115     llvm_unreachable("Unknown type for unpckl");
6116   }
6117   return 0;
6118 }
6119
6120 static inline unsigned getUNPCKHOpcode(EVT VT) {
6121   switch(VT.getSimpleVT().SimpleTy) {
6122   case MVT::v4i32: return X86ISD::PUNPCKHDQ;
6123   case MVT::v2i64: return X86ISD::PUNPCKHQDQ;
6124   case MVT::v4f32: return X86ISD::UNPCKHPS;
6125   case MVT::v2f64: return X86ISD::UNPCKHPD;
6126   case MVT::v8i32: // Use fp unit for int unpack.
6127   case MVT::v8f32: return X86ISD::VUNPCKHPSY;
6128   case MVT::v4i64: // Use fp unit for int unpack.
6129   case MVT::v4f64: return X86ISD::VUNPCKHPDY;
6130   case MVT::v16i8: return X86ISD::PUNPCKHBW;
6131   case MVT::v8i16: return X86ISD::PUNPCKHWD;
6132   default:
6133     llvm_unreachable("Unknown type for unpckh");
6134   }
6135   return 0;
6136 }
6137
6138 static inline unsigned getVPERMILOpcode(EVT VT) {
6139   switch(VT.getSimpleVT().SimpleTy) {
6140   case MVT::v4i32:
6141   case MVT::v4f32: return X86ISD::VPERMILPS;
6142   case MVT::v2i64:
6143   case MVT::v2f64: return X86ISD::VPERMILPD;
6144   case MVT::v8i32:
6145   case MVT::v8f32: return X86ISD::VPERMILPSY;
6146   case MVT::v4i64:
6147   case MVT::v4f64: return X86ISD::VPERMILPDY;
6148   default:
6149     llvm_unreachable("Unknown type for vpermil");
6150   }
6151   return 0;
6152 }
6153
6154 static
6155 SDValue NormalizeVectorShuffle(SDValue Op, SelectionDAG &DAG,
6156                                const TargetLowering &TLI,
6157                                const X86Subtarget *Subtarget) {
6158   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
6159   EVT VT = Op.getValueType();
6160   DebugLoc dl = Op.getDebugLoc();
6161   SDValue V1 = Op.getOperand(0);
6162   SDValue V2 = Op.getOperand(1);
6163
6164   if (isZeroShuffle(SVOp))
6165     return getZeroVector(VT, Subtarget->hasSSE2(), DAG, dl);
6166
6167   // Handle splat operations
6168   if (SVOp->isSplat()) {
6169     unsigned NumElem = VT.getVectorNumElements();
6170     // Special case, this is the only place now where it's allowed to return
6171     // a vector_shuffle operation without using a target specific node, because
6172     // *hopefully* it will be optimized away by the dag combiner. FIXME: should
6173     // this be moved to DAGCombine instead?
6174     if (NumElem <= 4 && CanXFormVExtractWithShuffleIntoLoad(Op, DAG, TLI))
6175       return Op;
6176
6177     // Handle splats by matching through known shuffle masks
6178     if (VT.is128BitVector() && NumElem <= 4)
6179       return SDValue();
6180
6181     // All remaning splats are promoted to target supported vector shuffles.
6182     return PromoteSplat(SVOp, DAG);
6183   }
6184
6185   // If the shuffle can be profitably rewritten as a narrower shuffle, then
6186   // do it!
6187   if (VT == MVT::v8i16 || VT == MVT::v16i8) {
6188     SDValue NewOp = RewriteAsNarrowerShuffle(SVOp, DAG, dl);
6189     if (NewOp.getNode())
6190       return DAG.getNode(ISD::BITCAST, dl, VT, NewOp);
6191   } else if ((VT == MVT::v4i32 || (VT == MVT::v4f32 && Subtarget->hasSSE2()))) {
6192     // FIXME: Figure out a cleaner way to do this.
6193     // Try to make use of movq to zero out the top part.
6194     if (ISD::isBuildVectorAllZeros(V2.getNode())) {
6195       SDValue NewOp = RewriteAsNarrowerShuffle(SVOp, DAG, dl);
6196       if (NewOp.getNode()) {
6197         if (isCommutedMOVL(cast<ShuffleVectorSDNode>(NewOp), true, false))
6198           return getVZextMovL(VT, NewOp.getValueType(), NewOp.getOperand(0),
6199                               DAG, Subtarget, dl);
6200       }
6201     } else if (ISD::isBuildVectorAllZeros(V1.getNode())) {
6202       SDValue NewOp = RewriteAsNarrowerShuffle(SVOp, DAG, dl);
6203       if (NewOp.getNode() && X86::isMOVLMask(cast<ShuffleVectorSDNode>(NewOp)))
6204         return getVZextMovL(VT, NewOp.getValueType(), NewOp.getOperand(1),
6205                             DAG, Subtarget, dl);
6206     }
6207   }
6208   return SDValue();
6209 }
6210
6211 SDValue
6212 X86TargetLowering::LowerVECTOR_SHUFFLE(SDValue Op, SelectionDAG &DAG) const {
6213   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
6214   SDValue V1 = Op.getOperand(0);
6215   SDValue V2 = Op.getOperand(1);
6216   EVT VT = Op.getValueType();
6217   DebugLoc dl = Op.getDebugLoc();
6218   unsigned NumElems = VT.getVectorNumElements();
6219   bool isMMX = VT.getSizeInBits() == 64;
6220   bool V1IsUndef = V1.getOpcode() == ISD::UNDEF;
6221   bool V2IsUndef = V2.getOpcode() == ISD::UNDEF;
6222   bool V1IsSplat = false;
6223   bool V2IsSplat = false;
6224   bool HasSSE2 = Subtarget->hasSSE2() || Subtarget->hasAVX();
6225   bool HasSSE3 = Subtarget->hasSSE3() || Subtarget->hasAVX();
6226   bool HasSSSE3 = Subtarget->hasSSSE3() || Subtarget->hasAVX();
6227   MachineFunction &MF = DAG.getMachineFunction();
6228   bool OptForSize = MF.getFunction()->hasFnAttr(Attribute::OptimizeForSize);
6229
6230   // Shuffle operations on MMX not supported.
6231   if (isMMX)
6232     return Op;
6233
6234   // Vector shuffle lowering takes 3 steps:
6235   //
6236   // 1) Normalize the input vectors. Here splats, zeroed vectors, profitable
6237   //    narrowing and commutation of operands should be handled.
6238   // 2) Matching of shuffles with known shuffle masks to x86 target specific
6239   //    shuffle nodes.
6240   // 3) Rewriting of unmatched masks into new generic shuffle operations,
6241   //    so the shuffle can be broken into other shuffles and the legalizer can
6242   //    try the lowering again.
6243   //
6244   // The general ideia is that no vector_shuffle operation should be left to
6245   // be matched during isel, all of them must be converted to a target specific
6246   // node here.
6247
6248   // Normalize the input vectors. Here splats, zeroed vectors, profitable
6249   // narrowing and commutation of operands should be handled. The actual code
6250   // doesn't include all of those, work in progress...
6251   SDValue NewOp = NormalizeVectorShuffle(Op, DAG, *this, Subtarget);
6252   if (NewOp.getNode())
6253     return NewOp;
6254
6255   // NOTE: isPSHUFDMask can also match both masks below (unpckl_undef and
6256   // unpckh_undef). Only use pshufd if speed is more important than size.
6257   if (OptForSize && X86::isUNPCKL_v_undef_Mask(SVOp))
6258     return getTargetShuffleNode(getUNPCKLOpcode(VT), dl, VT, V1, V1, DAG);
6259   if (OptForSize && X86::isUNPCKH_v_undef_Mask(SVOp))
6260     return getTargetShuffleNode(getUNPCKHOpcode(VT), dl, VT, V1, V1, DAG);
6261
6262   if (X86::isMOVDDUPMask(SVOp) && HasSSE3 && V2IsUndef &&
6263       RelaxedMayFoldVectorLoad(V1))
6264     return getMOVDDup(Op, dl, V1, DAG);
6265
6266   if (X86::isMOVHLPS_v_undef_Mask(SVOp))
6267     return getMOVHighToLow(Op, dl, DAG);
6268
6269   // Use to match splats
6270   if (HasSSE2 && X86::isUNPCKHMask(SVOp) && V2IsUndef &&
6271       (VT == MVT::v2f64 || VT == MVT::v2i64))
6272     return getTargetShuffleNode(getUNPCKHOpcode(VT), dl, VT, V1, V1, DAG);
6273
6274   if (X86::isPSHUFDMask(SVOp)) {
6275     // The actual implementation will match the mask in the if above and then
6276     // during isel it can match several different instructions, not only pshufd
6277     // as its name says, sad but true, emulate the behavior for now...
6278     if (X86::isMOVDDUPMask(SVOp) && ((VT == MVT::v4f32 || VT == MVT::v2i64)))
6279         return getTargetShuffleNode(X86ISD::MOVLHPS, dl, VT, V1, V1, DAG);
6280
6281     unsigned TargetMask = X86::getShuffleSHUFImmediate(SVOp);
6282
6283     if (HasSSE2 && (VT == MVT::v4f32 || VT == MVT::v4i32))
6284       return getTargetShuffleNode(X86ISD::PSHUFD, dl, VT, V1, TargetMask, DAG);
6285
6286     if (HasSSE2 && (VT == MVT::v2i64 || VT == MVT::v2f64))
6287       return getTargetShuffleNode(X86ISD::SHUFPD, dl, VT, V1, V1,
6288                                   TargetMask, DAG);
6289
6290     if (VT == MVT::v4f32)
6291       return getTargetShuffleNode(X86ISD::SHUFPS, dl, VT, V1, V1,
6292                                   TargetMask, DAG);
6293   }
6294
6295   // Check if this can be converted into a logical shift.
6296   bool isLeft = false;
6297   unsigned ShAmt = 0;
6298   SDValue ShVal;
6299   bool isShift = getSubtarget()->hasSSE2() &&
6300     isVectorShift(SVOp, DAG, isLeft, ShVal, ShAmt);
6301   if (isShift && ShVal.hasOneUse()) {
6302     // If the shifted value has multiple uses, it may be cheaper to use
6303     // v_set0 + movlhps or movhlps, etc.
6304     EVT EltVT = VT.getVectorElementType();
6305     ShAmt *= EltVT.getSizeInBits();
6306     return getVShift(isLeft, VT, ShVal, ShAmt, DAG, *this, dl);
6307   }
6308
6309   if (X86::isMOVLMask(SVOp)) {
6310     if (V1IsUndef)
6311       return V2;
6312     if (ISD::isBuildVectorAllZeros(V1.getNode()))
6313       return getVZextMovL(VT, VT, V2, DAG, Subtarget, dl);
6314     if (!X86::isMOVLPMask(SVOp)) {
6315       if (HasSSE2 && (VT == MVT::v2i64 || VT == MVT::v2f64))
6316         return getTargetShuffleNode(X86ISD::MOVSD, dl, VT, V1, V2, DAG);
6317
6318       if (VT == MVT::v4i32 || VT == MVT::v4f32)
6319         return getTargetShuffleNode(X86ISD::MOVSS, dl, VT, V1, V2, DAG);
6320     }
6321   }
6322
6323   // FIXME: fold these into legal mask.
6324   if (X86::isMOVLHPSMask(SVOp) && !X86::isUNPCKLMask(SVOp))
6325     return getMOVLowToHigh(Op, dl, DAG, HasSSE2);
6326
6327   if (X86::isMOVHLPSMask(SVOp))
6328     return getMOVHighToLow(Op, dl, DAG);
6329
6330   if (X86::isMOVSHDUPMask(SVOp, Subtarget))
6331     return getTargetShuffleNode(X86ISD::MOVSHDUP, dl, VT, V1, DAG);
6332
6333   if (X86::isMOVSLDUPMask(SVOp, Subtarget))
6334     return getTargetShuffleNode(X86ISD::MOVSLDUP, dl, VT, V1, DAG);
6335
6336   if (X86::isMOVLPMask(SVOp))
6337     return getMOVLP(Op, dl, DAG, HasSSE2);
6338
6339   if (ShouldXformToMOVHLPS(SVOp) ||
6340       ShouldXformToMOVLP(V1.getNode(), V2.getNode(), SVOp))
6341     return CommuteVectorShuffle(SVOp, DAG);
6342
6343   if (isShift) {
6344     // No better options. Use a vshl / vsrl.
6345     EVT EltVT = VT.getVectorElementType();
6346     ShAmt *= EltVT.getSizeInBits();
6347     return getVShift(isLeft, VT, ShVal, ShAmt, DAG, *this, dl);
6348   }
6349
6350   bool Commuted = false;
6351   // FIXME: This should also accept a bitcast of a splat?  Be careful, not
6352   // 1,1,1,1 -> v8i16 though.
6353   V1IsSplat = isSplatVector(V1.getNode());
6354   V2IsSplat = isSplatVector(V2.getNode());
6355
6356   // Canonicalize the splat or undef, if present, to be on the RHS.
6357   if ((V1IsSplat || V1IsUndef) && !(V2IsSplat || V2IsUndef)) {
6358     Op = CommuteVectorShuffle(SVOp, DAG);
6359     SVOp = cast<ShuffleVectorSDNode>(Op);
6360     V1 = SVOp->getOperand(0);
6361     V2 = SVOp->getOperand(1);
6362     std::swap(V1IsSplat, V2IsSplat);
6363     std::swap(V1IsUndef, V2IsUndef);
6364     Commuted = true;
6365   }
6366
6367   if (isCommutedMOVL(SVOp, V2IsSplat, V2IsUndef)) {
6368     // Shuffling low element of v1 into undef, just return v1.
6369     if (V2IsUndef)
6370       return V1;
6371     // If V2 is a splat, the mask may be malformed such as <4,3,3,3>, which
6372     // the instruction selector will not match, so get a canonical MOVL with
6373     // swapped operands to undo the commute.
6374     return getMOVL(DAG, dl, VT, V2, V1);
6375   }
6376
6377   if (X86::isUNPCKLMask(SVOp))
6378     return getTargetShuffleNode(getUNPCKLOpcode(VT), dl, VT, V1, V2, DAG);
6379
6380   if (X86::isUNPCKHMask(SVOp))
6381     return getTargetShuffleNode(getUNPCKHOpcode(VT), dl, VT, V1, V2, DAG);
6382
6383   if (V2IsSplat) {
6384     // Normalize mask so all entries that point to V2 points to its first
6385     // element then try to match unpck{h|l} again. If match, return a
6386     // new vector_shuffle with the corrected mask.
6387     SDValue NewMask = NormalizeMask(SVOp, DAG);
6388     ShuffleVectorSDNode *NSVOp = cast<ShuffleVectorSDNode>(NewMask);
6389     if (NSVOp != SVOp) {
6390       if (X86::isUNPCKLMask(NSVOp, true)) {
6391         return NewMask;
6392       } else if (X86::isUNPCKHMask(NSVOp, true)) {
6393         return NewMask;
6394       }
6395     }
6396   }
6397
6398   if (Commuted) {
6399     // Commute is back and try unpck* again.
6400     // FIXME: this seems wrong.
6401     SDValue NewOp = CommuteVectorShuffle(SVOp, DAG);
6402     ShuffleVectorSDNode *NewSVOp = cast<ShuffleVectorSDNode>(NewOp);
6403
6404     if (X86::isUNPCKLMask(NewSVOp))
6405       return getTargetShuffleNode(getUNPCKLOpcode(VT), dl, VT, V2, V1, DAG);
6406
6407     if (X86::isUNPCKHMask(NewSVOp))
6408       return getTargetShuffleNode(getUNPCKHOpcode(VT), dl, VT, V2, V1, DAG);
6409   }
6410
6411   // Normalize the node to match x86 shuffle ops if needed
6412   if (V2.getOpcode() != ISD::UNDEF && isCommutedSHUFP(SVOp))
6413     return CommuteVectorShuffle(SVOp, DAG);
6414
6415   // The checks below are all present in isShuffleMaskLegal, but they are
6416   // inlined here right now to enable us to directly emit target specific
6417   // nodes, and remove one by one until they don't return Op anymore.
6418   SmallVector<int, 16> M;
6419   SVOp->getMask(M);
6420
6421   if (isPALIGNRMask(M, VT, HasSSSE3))
6422     return getTargetShuffleNode(X86ISD::PALIGN, dl, VT, V1, V2,
6423                                 X86::getShufflePALIGNRImmediate(SVOp),
6424                                 DAG);
6425
6426   if (ShuffleVectorSDNode::isSplatMask(&M[0], VT) &&
6427       SVOp->getSplatIndex() == 0 && V2IsUndef) {
6428     if (VT == MVT::v2f64)
6429       return getTargetShuffleNode(X86ISD::UNPCKLPD, dl, VT, V1, V1, DAG);
6430     if (VT == MVT::v2i64)
6431       return getTargetShuffleNode(X86ISD::PUNPCKLQDQ, dl, VT, V1, V1, DAG);
6432   }
6433
6434   if (isPSHUFHWMask(M, VT))
6435     return getTargetShuffleNode(X86ISD::PSHUFHW, dl, VT, V1,
6436                                 X86::getShufflePSHUFHWImmediate(SVOp),
6437                                 DAG);
6438
6439   if (isPSHUFLWMask(M, VT))
6440     return getTargetShuffleNode(X86ISD::PSHUFLW, dl, VT, V1,
6441                                 X86::getShufflePSHUFLWImmediate(SVOp),
6442                                 DAG);
6443
6444   if (isSHUFPMask(M, VT)) {
6445     unsigned TargetMask = X86::getShuffleSHUFImmediate(SVOp);
6446     if (VT == MVT::v4f32 || VT == MVT::v4i32)
6447       return getTargetShuffleNode(X86ISD::SHUFPS, dl, VT, V1, V2,
6448                                   TargetMask, DAG);
6449     if (VT == MVT::v2f64 || VT == MVT::v2i64)
6450       return getTargetShuffleNode(X86ISD::SHUFPD, dl, VT, V1, V2,
6451                                   TargetMask, DAG);
6452   }
6453
6454   if (X86::isUNPCKL_v_undef_Mask(SVOp))
6455     return getTargetShuffleNode(getUNPCKLOpcode(VT), dl, VT, V1, V1, DAG);
6456   if (X86::isUNPCKH_v_undef_Mask(SVOp))
6457     return getTargetShuffleNode(getUNPCKHOpcode(VT), dl, VT, V1, V1, DAG);
6458
6459   //===--------------------------------------------------------------------===//
6460   // Generate target specific nodes for 128 or 256-bit shuffles only
6461   // supported in the AVX instruction set.
6462   //
6463
6464   // Handle VPERMILPS* permutations
6465   if (isVPERMILPSMask(M, VT, Subtarget))
6466     return getTargetShuffleNode(getVPERMILOpcode(VT), dl, VT, V1,
6467                                 getShuffleVPERMILPSImmediate(SVOp), DAG);
6468
6469   // Handle VPERMILPD* permutations
6470   if (isVPERMILPDMask(M, VT, Subtarget))
6471     return getTargetShuffleNode(getVPERMILOpcode(VT), dl, VT, V1,
6472                                 getShuffleVPERMILPDImmediate(SVOp), DAG);
6473
6474   // Handle VPERM2F128 permutations
6475   if (isVPERM2F128Mask(M, VT, Subtarget))
6476     return getTargetShuffleNode(X86ISD::VPERM2F128, dl, VT, V1, V2,
6477                                 getShuffleVPERM2F128Immediate(SVOp), DAG);
6478
6479   //===--------------------------------------------------------------------===//
6480   // Since no target specific shuffle was selected for this generic one,
6481   // lower it into other known shuffles. FIXME: this isn't true yet, but
6482   // this is the plan.
6483   //
6484
6485   // Handle v8i16 specifically since SSE can do byte extraction and insertion.
6486   if (VT == MVT::v8i16) {
6487     SDValue NewOp = LowerVECTOR_SHUFFLEv8i16(Op, DAG);
6488     if (NewOp.getNode())
6489       return NewOp;
6490   }
6491
6492   if (VT == MVT::v16i8) {
6493     SDValue NewOp = LowerVECTOR_SHUFFLEv16i8(SVOp, DAG, *this);
6494     if (NewOp.getNode())
6495       return NewOp;
6496   }
6497
6498   // Handle all 128-bit wide vectors with 4 elements, and match them with
6499   // several different shuffle types.
6500   if (NumElems == 4 && VT.getSizeInBits() == 128)
6501     return LowerVECTOR_SHUFFLE_128v4(SVOp, DAG);
6502
6503   // Handle general 256-bit shuffles
6504   if (VT.is256BitVector())
6505     return LowerVECTOR_SHUFFLE_256(SVOp, DAG);
6506
6507   return SDValue();
6508 }
6509
6510 SDValue
6511 X86TargetLowering::LowerEXTRACT_VECTOR_ELT_SSE4(SDValue Op,
6512                                                 SelectionDAG &DAG) const {
6513   EVT VT = Op.getValueType();
6514   DebugLoc dl = Op.getDebugLoc();
6515
6516   if (Op.getOperand(0).getValueType().getSizeInBits() != 128)
6517     return SDValue();
6518
6519   if (VT.getSizeInBits() == 8) {
6520     SDValue Extract = DAG.getNode(X86ISD::PEXTRB, dl, MVT::i32,
6521                                     Op.getOperand(0), Op.getOperand(1));
6522     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, MVT::i32, Extract,
6523                                     DAG.getValueType(VT));
6524     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
6525   } else if (VT.getSizeInBits() == 16) {
6526     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
6527     // If Idx is 0, it's cheaper to do a move instead of a pextrw.
6528     if (Idx == 0)
6529       return DAG.getNode(ISD::TRUNCATE, dl, MVT::i16,
6530                          DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
6531                                      DAG.getNode(ISD::BITCAST, dl,
6532                                                  MVT::v4i32,
6533                                                  Op.getOperand(0)),
6534                                      Op.getOperand(1)));
6535     SDValue Extract = DAG.getNode(X86ISD::PEXTRW, dl, MVT::i32,
6536                                     Op.getOperand(0), Op.getOperand(1));
6537     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, MVT::i32, Extract,
6538                                     DAG.getValueType(VT));
6539     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
6540   } else if (VT == MVT::f32) {
6541     // EXTRACTPS outputs to a GPR32 register which will require a movd to copy
6542     // the result back to FR32 register. It's only worth matching if the
6543     // result has a single use which is a store or a bitcast to i32.  And in
6544     // the case of a store, it's not worth it if the index is a constant 0,
6545     // because a MOVSSmr can be used instead, which is smaller and faster.
6546     if (!Op.hasOneUse())
6547       return SDValue();
6548     SDNode *User = *Op.getNode()->use_begin();
6549     if ((User->getOpcode() != ISD::STORE ||
6550          (isa<ConstantSDNode>(Op.getOperand(1)) &&
6551           cast<ConstantSDNode>(Op.getOperand(1))->isNullValue())) &&
6552         (User->getOpcode() != ISD::BITCAST ||
6553          User->getValueType(0) != MVT::i32))
6554       return SDValue();
6555     SDValue Extract = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
6556                                   DAG.getNode(ISD::BITCAST, dl, MVT::v4i32,
6557                                               Op.getOperand(0)),
6558                                               Op.getOperand(1));
6559     return DAG.getNode(ISD::BITCAST, dl, MVT::f32, Extract);
6560   } else if (VT == MVT::i32) {
6561     // ExtractPS works with constant index.
6562     if (isa<ConstantSDNode>(Op.getOperand(1)))
6563       return Op;
6564   }
6565   return SDValue();
6566 }
6567
6568
6569 SDValue
6570 X86TargetLowering::LowerEXTRACT_VECTOR_ELT(SDValue Op,
6571                                            SelectionDAG &DAG) const {
6572   if (!isa<ConstantSDNode>(Op.getOperand(1)))
6573     return SDValue();
6574
6575   SDValue Vec = Op.getOperand(0);
6576   EVT VecVT = Vec.getValueType();
6577
6578   // If this is a 256-bit vector result, first extract the 128-bit vector and
6579   // then extract the element from the 128-bit vector.
6580   if (VecVT.getSizeInBits() == 256) {
6581     DebugLoc dl = Op.getNode()->getDebugLoc();
6582     unsigned NumElems = VecVT.getVectorNumElements();
6583     SDValue Idx = Op.getOperand(1);
6584     unsigned IdxVal = cast<ConstantSDNode>(Idx)->getZExtValue();
6585
6586     // Get the 128-bit vector.
6587     bool Upper = IdxVal >= NumElems/2;
6588     Vec = Extract128BitVector(Vec,
6589                     DAG.getConstant(Upper ? NumElems/2 : 0, MVT::i32), DAG, dl);
6590
6591     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, Op.getValueType(), Vec,
6592                     Upper ? DAG.getConstant(IdxVal-NumElems/2, MVT::i32) : Idx);
6593   }
6594
6595   assert(Vec.getValueSizeInBits() <= 128 && "Unexpected vector length");
6596
6597   if (Subtarget->hasSSE41() || Subtarget->hasAVX()) {
6598     SDValue Res = LowerEXTRACT_VECTOR_ELT_SSE4(Op, DAG);
6599     if (Res.getNode())
6600       return Res;
6601   }
6602
6603   EVT VT = Op.getValueType();
6604   DebugLoc dl = Op.getDebugLoc();
6605   // TODO: handle v16i8.
6606   if (VT.getSizeInBits() == 16) {
6607     SDValue Vec = Op.getOperand(0);
6608     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
6609     if (Idx == 0)
6610       return DAG.getNode(ISD::TRUNCATE, dl, MVT::i16,
6611                          DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
6612                                      DAG.getNode(ISD::BITCAST, dl,
6613                                                  MVT::v4i32, Vec),
6614                                      Op.getOperand(1)));
6615     // Transform it so it match pextrw which produces a 32-bit result.
6616     EVT EltVT = MVT::i32;
6617     SDValue Extract = DAG.getNode(X86ISD::PEXTRW, dl, EltVT,
6618                                     Op.getOperand(0), Op.getOperand(1));
6619     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, EltVT, Extract,
6620                                     DAG.getValueType(VT));
6621     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
6622   } else if (VT.getSizeInBits() == 32) {
6623     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
6624     if (Idx == 0)
6625       return Op;
6626
6627     // SHUFPS the element to the lowest double word, then movss.
6628     int Mask[4] = { static_cast<int>(Idx), -1, -1, -1 };
6629     EVT VVT = Op.getOperand(0).getValueType();
6630     SDValue Vec = DAG.getVectorShuffle(VVT, dl, Op.getOperand(0),
6631                                        DAG.getUNDEF(VVT), Mask);
6632     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, VT, Vec,
6633                        DAG.getIntPtrConstant(0));
6634   } else if (VT.getSizeInBits() == 64) {
6635     // FIXME: .td only matches this for <2 x f64>, not <2 x i64> on 32b
6636     // FIXME: seems like this should be unnecessary if mov{h,l}pd were taught
6637     //        to match extract_elt for f64.
6638     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
6639     if (Idx == 0)
6640       return Op;
6641
6642     // UNPCKHPD the element to the lowest double word, then movsd.
6643     // Note if the lower 64 bits of the result of the UNPCKHPD is then stored
6644     // to a f64mem, the whole operation is folded into a single MOVHPDmr.
6645     int Mask[2] = { 1, -1 };
6646     EVT VVT = Op.getOperand(0).getValueType();
6647     SDValue Vec = DAG.getVectorShuffle(VVT, dl, Op.getOperand(0),
6648                                        DAG.getUNDEF(VVT), Mask);
6649     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, VT, Vec,
6650                        DAG.getIntPtrConstant(0));
6651   }
6652
6653   return SDValue();
6654 }
6655
6656 SDValue
6657 X86TargetLowering::LowerINSERT_VECTOR_ELT_SSE4(SDValue Op,
6658                                                SelectionDAG &DAG) const {
6659   EVT VT = Op.getValueType();
6660   EVT EltVT = VT.getVectorElementType();
6661   DebugLoc dl = Op.getDebugLoc();
6662
6663   SDValue N0 = Op.getOperand(0);
6664   SDValue N1 = Op.getOperand(1);
6665   SDValue N2 = Op.getOperand(2);
6666
6667   if (VT.getSizeInBits() == 256)
6668     return SDValue();
6669
6670   if ((EltVT.getSizeInBits() == 8 || EltVT.getSizeInBits() == 16) &&
6671       isa<ConstantSDNode>(N2)) {
6672     unsigned Opc;
6673     if (VT == MVT::v8i16)
6674       Opc = X86ISD::PINSRW;
6675     else if (VT == MVT::v16i8)
6676       Opc = X86ISD::PINSRB;
6677     else
6678       Opc = X86ISD::PINSRB;
6679
6680     // Transform it so it match pinsr{b,w} which expects a GR32 as its second
6681     // argument.
6682     if (N1.getValueType() != MVT::i32)
6683       N1 = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, N1);
6684     if (N2.getValueType() != MVT::i32)
6685       N2 = DAG.getIntPtrConstant(cast<ConstantSDNode>(N2)->getZExtValue());
6686     return DAG.getNode(Opc, dl, VT, N0, N1, N2);
6687   } else if (EltVT == MVT::f32 && isa<ConstantSDNode>(N2)) {
6688     // Bits [7:6] of the constant are the source select.  This will always be
6689     //  zero here.  The DAG Combiner may combine an extract_elt index into these
6690     //  bits.  For example (insert (extract, 3), 2) could be matched by putting
6691     //  the '3' into bits [7:6] of X86ISD::INSERTPS.
6692     // Bits [5:4] of the constant are the destination select.  This is the
6693     //  value of the incoming immediate.
6694     // Bits [3:0] of the constant are the zero mask.  The DAG Combiner may
6695     //   combine either bitwise AND or insert of float 0.0 to set these bits.
6696     N2 = DAG.getIntPtrConstant(cast<ConstantSDNode>(N2)->getZExtValue() << 4);
6697     // Create this as a scalar to vector..
6698     N1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4f32, N1);
6699     return DAG.getNode(X86ISD::INSERTPS, dl, VT, N0, N1, N2);
6700   } else if (EltVT == MVT::i32 && isa<ConstantSDNode>(N2)) {
6701     // PINSR* works with constant index.
6702     return Op;
6703   }
6704   return SDValue();
6705 }
6706
6707 SDValue
6708 X86TargetLowering::LowerINSERT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) const {
6709   EVT VT = Op.getValueType();
6710   EVT EltVT = VT.getVectorElementType();
6711
6712   DebugLoc dl = Op.getDebugLoc();
6713   SDValue N0 = Op.getOperand(0);
6714   SDValue N1 = Op.getOperand(1);
6715   SDValue N2 = Op.getOperand(2);
6716
6717   // If this is a 256-bit vector result, first extract the 128-bit vector,
6718   // insert the element into the extracted half and then place it back.
6719   if (VT.getSizeInBits() == 256) {
6720     if (!isa<ConstantSDNode>(N2))
6721       return SDValue();
6722
6723     // Get the desired 128-bit vector half.
6724     unsigned NumElems = VT.getVectorNumElements();
6725     unsigned IdxVal = cast<ConstantSDNode>(N2)->getZExtValue();
6726     bool Upper = IdxVal >= NumElems/2;
6727     SDValue Ins128Idx = DAG.getConstant(Upper ? NumElems/2 : 0, MVT::i32);
6728     SDValue V = Extract128BitVector(N0, Ins128Idx, DAG, dl);
6729
6730     // Insert the element into the desired half.
6731     V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, V.getValueType(), V,
6732                  N1, Upper ? DAG.getConstant(IdxVal-NumElems/2, MVT::i32) : N2);
6733
6734     // Insert the changed part back to the 256-bit vector
6735     return Insert128BitVector(N0, V, Ins128Idx, DAG, dl);
6736   }
6737
6738   if (Subtarget->hasSSE41() || Subtarget->hasAVX())
6739     return LowerINSERT_VECTOR_ELT_SSE4(Op, DAG);
6740
6741   if (EltVT == MVT::i8)
6742     return SDValue();
6743
6744   if (EltVT.getSizeInBits() == 16 && isa<ConstantSDNode>(N2)) {
6745     // Transform it so it match pinsrw which expects a 16-bit value in a GR32
6746     // as its second argument.
6747     if (N1.getValueType() != MVT::i32)
6748       N1 = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, N1);
6749     if (N2.getValueType() != MVT::i32)
6750       N2 = DAG.getIntPtrConstant(cast<ConstantSDNode>(N2)->getZExtValue());
6751     return DAG.getNode(X86ISD::PINSRW, dl, VT, N0, N1, N2);
6752   }
6753   return SDValue();
6754 }
6755
6756 SDValue
6757 X86TargetLowering::LowerSCALAR_TO_VECTOR(SDValue Op, SelectionDAG &DAG) const {
6758   LLVMContext *Context = DAG.getContext();
6759   DebugLoc dl = Op.getDebugLoc();
6760   EVT OpVT = Op.getValueType();
6761
6762   // If this is a 256-bit vector result, first insert into a 128-bit
6763   // vector and then insert into the 256-bit vector.
6764   if (OpVT.getSizeInBits() > 128) {
6765     // Insert into a 128-bit vector.
6766     EVT VT128 = EVT::getVectorVT(*Context,
6767                                  OpVT.getVectorElementType(),
6768                                  OpVT.getVectorNumElements() / 2);
6769
6770     Op = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT128, Op.getOperand(0));
6771
6772     // Insert the 128-bit vector.
6773     return Insert128BitVector(DAG.getNode(ISD::UNDEF, dl, OpVT), Op,
6774                               DAG.getConstant(0, MVT::i32),
6775                               DAG, dl);
6776   }
6777
6778   if (Op.getValueType() == MVT::v1i64 &&
6779       Op.getOperand(0).getValueType() == MVT::i64)
6780     return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v1i64, Op.getOperand(0));
6781
6782   SDValue AnyExt = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, Op.getOperand(0));
6783   assert(Op.getValueType().getSimpleVT().getSizeInBits() == 128 &&
6784          "Expected an SSE type!");
6785   return DAG.getNode(ISD::BITCAST, dl, Op.getValueType(),
6786                      DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,AnyExt));
6787 }
6788
6789 // Lower a node with an EXTRACT_SUBVECTOR opcode.  This may result in
6790 // a simple subregister reference or explicit instructions to grab
6791 // upper bits of a vector.
6792 SDValue
6793 X86TargetLowering::LowerEXTRACT_SUBVECTOR(SDValue Op, SelectionDAG &DAG) const {
6794   if (Subtarget->hasAVX()) {
6795     DebugLoc dl = Op.getNode()->getDebugLoc();
6796     SDValue Vec = Op.getNode()->getOperand(0);
6797     SDValue Idx = Op.getNode()->getOperand(1);
6798
6799     if (Op.getNode()->getValueType(0).getSizeInBits() == 128
6800         && Vec.getNode()->getValueType(0).getSizeInBits() == 256) {
6801         return Extract128BitVector(Vec, Idx, DAG, dl);
6802     }
6803   }
6804   return SDValue();
6805 }
6806
6807 // Lower a node with an INSERT_SUBVECTOR opcode.  This may result in a
6808 // simple superregister reference or explicit instructions to insert
6809 // the upper bits of a vector.
6810 SDValue
6811 X86TargetLowering::LowerINSERT_SUBVECTOR(SDValue Op, SelectionDAG &DAG) const {
6812   if (Subtarget->hasAVX()) {
6813     DebugLoc dl = Op.getNode()->getDebugLoc();
6814     SDValue Vec = Op.getNode()->getOperand(0);
6815     SDValue SubVec = Op.getNode()->getOperand(1);
6816     SDValue Idx = Op.getNode()->getOperand(2);
6817
6818     if (Op.getNode()->getValueType(0).getSizeInBits() == 256
6819         && SubVec.getNode()->getValueType(0).getSizeInBits() == 128) {
6820       return Insert128BitVector(Vec, SubVec, Idx, DAG, dl);
6821     }
6822   }
6823   return SDValue();
6824 }
6825
6826 // ConstantPool, JumpTable, GlobalAddress, and ExternalSymbol are lowered as
6827 // their target countpart wrapped in the X86ISD::Wrapper node. Suppose N is
6828 // one of the above mentioned nodes. It has to be wrapped because otherwise
6829 // Select(N) returns N. So the raw TargetGlobalAddress nodes, etc. can only
6830 // be used to form addressing mode. These wrapped nodes will be selected
6831 // into MOV32ri.
6832 SDValue
6833 X86TargetLowering::LowerConstantPool(SDValue Op, SelectionDAG &DAG) const {
6834   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
6835
6836   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
6837   // global base reg.
6838   unsigned char OpFlag = 0;
6839   unsigned WrapperKind = X86ISD::Wrapper;
6840   CodeModel::Model M = getTargetMachine().getCodeModel();
6841
6842   if (Subtarget->isPICStyleRIPRel() &&
6843       (M == CodeModel::Small || M == CodeModel::Kernel))
6844     WrapperKind = X86ISD::WrapperRIP;
6845   else if (Subtarget->isPICStyleGOT())
6846     OpFlag = X86II::MO_GOTOFF;
6847   else if (Subtarget->isPICStyleStubPIC())
6848     OpFlag = X86II::MO_PIC_BASE_OFFSET;
6849
6850   SDValue Result = DAG.getTargetConstantPool(CP->getConstVal(), getPointerTy(),
6851                                              CP->getAlignment(),
6852                                              CP->getOffset(), OpFlag);
6853   DebugLoc DL = CP->getDebugLoc();
6854   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
6855   // With PIC, the address is actually $g + Offset.
6856   if (OpFlag) {
6857     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
6858                          DAG.getNode(X86ISD::GlobalBaseReg,
6859                                      DebugLoc(), getPointerTy()),
6860                          Result);
6861   }
6862
6863   return Result;
6864 }
6865
6866 SDValue X86TargetLowering::LowerJumpTable(SDValue Op, SelectionDAG &DAG) const {
6867   JumpTableSDNode *JT = cast<JumpTableSDNode>(Op);
6868
6869   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
6870   // global base reg.
6871   unsigned char OpFlag = 0;
6872   unsigned WrapperKind = X86ISD::Wrapper;
6873   CodeModel::Model M = getTargetMachine().getCodeModel();
6874
6875   if (Subtarget->isPICStyleRIPRel() &&
6876       (M == CodeModel::Small || M == CodeModel::Kernel))
6877     WrapperKind = X86ISD::WrapperRIP;
6878   else if (Subtarget->isPICStyleGOT())
6879     OpFlag = X86II::MO_GOTOFF;
6880   else if (Subtarget->isPICStyleStubPIC())
6881     OpFlag = X86II::MO_PIC_BASE_OFFSET;
6882
6883   SDValue Result = DAG.getTargetJumpTable(JT->getIndex(), getPointerTy(),
6884                                           OpFlag);
6885   DebugLoc DL = JT->getDebugLoc();
6886   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
6887
6888   // With PIC, the address is actually $g + Offset.
6889   if (OpFlag)
6890     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
6891                          DAG.getNode(X86ISD::GlobalBaseReg,
6892                                      DebugLoc(), getPointerTy()),
6893                          Result);
6894
6895   return Result;
6896 }
6897
6898 SDValue
6899 X86TargetLowering::LowerExternalSymbol(SDValue Op, SelectionDAG &DAG) const {
6900   const char *Sym = cast<ExternalSymbolSDNode>(Op)->getSymbol();
6901
6902   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
6903   // global base reg.
6904   unsigned char OpFlag = 0;
6905   unsigned WrapperKind = X86ISD::Wrapper;
6906   CodeModel::Model M = getTargetMachine().getCodeModel();
6907
6908   if (Subtarget->isPICStyleRIPRel() &&
6909       (M == CodeModel::Small || M == CodeModel::Kernel)) {
6910     if (Subtarget->isTargetDarwin() || Subtarget->isTargetELF())
6911       OpFlag = X86II::MO_GOTPCREL;
6912     WrapperKind = X86ISD::WrapperRIP;
6913   } else if (Subtarget->isPICStyleGOT()) {
6914     OpFlag = X86II::MO_GOT;
6915   } else if (Subtarget->isPICStyleStubPIC()) {
6916     OpFlag = X86II::MO_DARWIN_NONLAZY_PIC_BASE;
6917   } else if (Subtarget->isPICStyleStubNoDynamic()) {
6918     OpFlag = X86II::MO_DARWIN_NONLAZY;
6919   }
6920
6921   SDValue Result = DAG.getTargetExternalSymbol(Sym, getPointerTy(), OpFlag);
6922
6923   DebugLoc DL = Op.getDebugLoc();
6924   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
6925
6926
6927   // With PIC, the address is actually $g + Offset.
6928   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
6929       !Subtarget->is64Bit()) {
6930     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
6931                          DAG.getNode(X86ISD::GlobalBaseReg,
6932                                      DebugLoc(), getPointerTy()),
6933                          Result);
6934   }
6935
6936   // For symbols that require a load from a stub to get the address, emit the
6937   // load.
6938   if (isGlobalStubReference(OpFlag))
6939     Result = DAG.getLoad(getPointerTy(), DL, DAG.getEntryNode(), Result,
6940                          MachinePointerInfo::getGOT(), false, false, 0);
6941
6942   return Result;
6943 }
6944
6945 SDValue
6946 X86TargetLowering::LowerBlockAddress(SDValue Op, SelectionDAG &DAG) const {
6947   // Create the TargetBlockAddressAddress node.
6948   unsigned char OpFlags =
6949     Subtarget->ClassifyBlockAddressReference();
6950   CodeModel::Model M = getTargetMachine().getCodeModel();
6951   const BlockAddress *BA = cast<BlockAddressSDNode>(Op)->getBlockAddress();
6952   DebugLoc dl = Op.getDebugLoc();
6953   SDValue Result = DAG.getBlockAddress(BA, getPointerTy(),
6954                                        /*isTarget=*/true, OpFlags);
6955
6956   if (Subtarget->isPICStyleRIPRel() &&
6957       (M == CodeModel::Small || M == CodeModel::Kernel))
6958     Result = DAG.getNode(X86ISD::WrapperRIP, dl, getPointerTy(), Result);
6959   else
6960     Result = DAG.getNode(X86ISD::Wrapper, dl, getPointerTy(), Result);
6961
6962   // With PIC, the address is actually $g + Offset.
6963   if (isGlobalRelativeToPICBase(OpFlags)) {
6964     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(),
6965                          DAG.getNode(X86ISD::GlobalBaseReg, dl, getPointerTy()),
6966                          Result);
6967   }
6968
6969   return Result;
6970 }
6971
6972 SDValue
6973 X86TargetLowering::LowerGlobalAddress(const GlobalValue *GV, DebugLoc dl,
6974                                       int64_t Offset,
6975                                       SelectionDAG &DAG) const {
6976   // Create the TargetGlobalAddress node, folding in the constant
6977   // offset if it is legal.
6978   unsigned char OpFlags =
6979     Subtarget->ClassifyGlobalReference(GV, getTargetMachine());
6980   CodeModel::Model M = getTargetMachine().getCodeModel();
6981   SDValue Result;
6982   if (OpFlags == X86II::MO_NO_FLAG &&
6983       X86::isOffsetSuitableForCodeModel(Offset, M)) {
6984     // A direct static reference to a global.
6985     Result = DAG.getTargetGlobalAddress(GV, dl, getPointerTy(), Offset);
6986     Offset = 0;
6987   } else {
6988     Result = DAG.getTargetGlobalAddress(GV, dl, getPointerTy(), 0, OpFlags);
6989   }
6990
6991   if (Subtarget->isPICStyleRIPRel() &&
6992       (M == CodeModel::Small || M == CodeModel::Kernel))
6993     Result = DAG.getNode(X86ISD::WrapperRIP, dl, getPointerTy(), Result);
6994   else
6995     Result = DAG.getNode(X86ISD::Wrapper, dl, getPointerTy(), Result);
6996
6997   // With PIC, the address is actually $g + Offset.
6998   if (isGlobalRelativeToPICBase(OpFlags)) {
6999     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(),
7000                          DAG.getNode(X86ISD::GlobalBaseReg, dl, getPointerTy()),
7001                          Result);
7002   }
7003
7004   // For globals that require a load from a stub to get the address, emit the
7005   // load.
7006   if (isGlobalStubReference(OpFlags))
7007     Result = DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(), Result,
7008                          MachinePointerInfo::getGOT(), false, false, 0);
7009
7010   // If there was a non-zero offset that we didn't fold, create an explicit
7011   // addition for it.
7012   if (Offset != 0)
7013     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(), Result,
7014                          DAG.getConstant(Offset, getPointerTy()));
7015
7016   return Result;
7017 }
7018
7019 SDValue
7020 X86TargetLowering::LowerGlobalAddress(SDValue Op, SelectionDAG &DAG) const {
7021   const GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
7022   int64_t Offset = cast<GlobalAddressSDNode>(Op)->getOffset();
7023   return LowerGlobalAddress(GV, Op.getDebugLoc(), Offset, DAG);
7024 }
7025
7026 static SDValue
7027 GetTLSADDR(SelectionDAG &DAG, SDValue Chain, GlobalAddressSDNode *GA,
7028            SDValue *InFlag, const EVT PtrVT, unsigned ReturnReg,
7029            unsigned char OperandFlags) {
7030   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
7031   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
7032   DebugLoc dl = GA->getDebugLoc();
7033   SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(), dl,
7034                                            GA->getValueType(0),
7035                                            GA->getOffset(),
7036                                            OperandFlags);
7037   if (InFlag) {
7038     SDValue Ops[] = { Chain,  TGA, *InFlag };
7039     Chain = DAG.getNode(X86ISD::TLSADDR, dl, NodeTys, Ops, 3);
7040   } else {
7041     SDValue Ops[]  = { Chain, TGA };
7042     Chain = DAG.getNode(X86ISD::TLSADDR, dl, NodeTys, Ops, 2);
7043   }
7044
7045   // TLSADDR will be codegen'ed as call. Inform MFI that function has calls.
7046   MFI->setAdjustsStack(true);
7047
7048   SDValue Flag = Chain.getValue(1);
7049   return DAG.getCopyFromReg(Chain, dl, ReturnReg, PtrVT, Flag);
7050 }
7051
7052 // Lower ISD::GlobalTLSAddress using the "general dynamic" model, 32 bit
7053 static SDValue
7054 LowerToTLSGeneralDynamicModel32(GlobalAddressSDNode *GA, SelectionDAG &DAG,
7055                                 const EVT PtrVT) {
7056   SDValue InFlag;
7057   DebugLoc dl = GA->getDebugLoc();  // ? function entry point might be better
7058   SDValue Chain = DAG.getCopyToReg(DAG.getEntryNode(), dl, X86::EBX,
7059                                      DAG.getNode(X86ISD::GlobalBaseReg,
7060                                                  DebugLoc(), PtrVT), InFlag);
7061   InFlag = Chain.getValue(1);
7062
7063   return GetTLSADDR(DAG, Chain, GA, &InFlag, PtrVT, X86::EAX, X86II::MO_TLSGD);
7064 }
7065
7066 // Lower ISD::GlobalTLSAddress using the "general dynamic" model, 64 bit
7067 static SDValue
7068 LowerToTLSGeneralDynamicModel64(GlobalAddressSDNode *GA, SelectionDAG &DAG,
7069                                 const EVT PtrVT) {
7070   return GetTLSADDR(DAG, DAG.getEntryNode(), GA, NULL, PtrVT,
7071                     X86::RAX, X86II::MO_TLSGD);
7072 }
7073
7074 // Lower ISD::GlobalTLSAddress using the "initial exec" (for no-pic) or
7075 // "local exec" model.
7076 static SDValue LowerToTLSExecModel(GlobalAddressSDNode *GA, SelectionDAG &DAG,
7077                                    const EVT PtrVT, TLSModel::Model model,
7078                                    bool is64Bit) {
7079   DebugLoc dl = GA->getDebugLoc();
7080
7081   // Get the Thread Pointer, which is %gs:0 (32-bit) or %fs:0 (64-bit).
7082   Value *Ptr = Constant::getNullValue(Type::getInt8PtrTy(*DAG.getContext(),
7083                                                          is64Bit ? 257 : 256));
7084
7085   SDValue ThreadPointer = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(),
7086                                       DAG.getIntPtrConstant(0),
7087                                       MachinePointerInfo(Ptr), false, false, 0);
7088
7089   unsigned char OperandFlags = 0;
7090   // Most TLS accesses are not RIP relative, even on x86-64.  One exception is
7091   // initialexec.
7092   unsigned WrapperKind = X86ISD::Wrapper;
7093   if (model == TLSModel::LocalExec) {
7094     OperandFlags = is64Bit ? X86II::MO_TPOFF : X86II::MO_NTPOFF;
7095   } else if (is64Bit) {
7096     assert(model == TLSModel::InitialExec);
7097     OperandFlags = X86II::MO_GOTTPOFF;
7098     WrapperKind = X86ISD::WrapperRIP;
7099   } else {
7100     assert(model == TLSModel::InitialExec);
7101     OperandFlags = X86II::MO_INDNTPOFF;
7102   }
7103
7104   // emit "addl x@ntpoff,%eax" (local exec) or "addl x@indntpoff,%eax" (initial
7105   // exec)
7106   SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(), dl,
7107                                            GA->getValueType(0),
7108                                            GA->getOffset(), OperandFlags);
7109   SDValue Offset = DAG.getNode(WrapperKind, dl, PtrVT, TGA);
7110
7111   if (model == TLSModel::InitialExec)
7112     Offset = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Offset,
7113                          MachinePointerInfo::getGOT(), false, false, 0);
7114
7115   // The address of the thread local variable is the add of the thread
7116   // pointer with the offset of the variable.
7117   return DAG.getNode(ISD::ADD, dl, PtrVT, ThreadPointer, Offset);
7118 }
7119
7120 SDValue
7121 X86TargetLowering::LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) const {
7122
7123   GlobalAddressSDNode *GA = cast<GlobalAddressSDNode>(Op);
7124   const GlobalValue *GV = GA->getGlobal();
7125
7126   if (Subtarget->isTargetELF()) {
7127     // TODO: implement the "local dynamic" model
7128     // TODO: implement the "initial exec"model for pic executables
7129
7130     // If GV is an alias then use the aliasee for determining
7131     // thread-localness.
7132     if (const GlobalAlias *GA = dyn_cast<GlobalAlias>(GV))
7133       GV = GA->resolveAliasedGlobal(false);
7134
7135     TLSModel::Model model
7136       = getTLSModel(GV, getTargetMachine().getRelocationModel());
7137
7138     switch (model) {
7139       case TLSModel::GeneralDynamic:
7140       case TLSModel::LocalDynamic: // not implemented
7141         if (Subtarget->is64Bit())
7142           return LowerToTLSGeneralDynamicModel64(GA, DAG, getPointerTy());
7143         return LowerToTLSGeneralDynamicModel32(GA, DAG, getPointerTy());
7144
7145       case TLSModel::InitialExec:
7146       case TLSModel::LocalExec:
7147         return LowerToTLSExecModel(GA, DAG, getPointerTy(), model,
7148                                    Subtarget->is64Bit());
7149     }
7150   } else if (Subtarget->isTargetDarwin()) {
7151     // Darwin only has one model of TLS.  Lower to that.
7152     unsigned char OpFlag = 0;
7153     unsigned WrapperKind = Subtarget->isPICStyleRIPRel() ?
7154                            X86ISD::WrapperRIP : X86ISD::Wrapper;
7155
7156     // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
7157     // global base reg.
7158     bool PIC32 = (getTargetMachine().getRelocationModel() == Reloc::PIC_) &&
7159                   !Subtarget->is64Bit();
7160     if (PIC32)
7161       OpFlag = X86II::MO_TLVP_PIC_BASE;
7162     else
7163       OpFlag = X86II::MO_TLVP;
7164     DebugLoc DL = Op.getDebugLoc();
7165     SDValue Result = DAG.getTargetGlobalAddress(GA->getGlobal(), DL,
7166                                                 GA->getValueType(0),
7167                                                 GA->getOffset(), OpFlag);
7168     SDValue Offset = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
7169
7170     // With PIC32, the address is actually $g + Offset.
7171     if (PIC32)
7172       Offset = DAG.getNode(ISD::ADD, DL, getPointerTy(),
7173                            DAG.getNode(X86ISD::GlobalBaseReg,
7174                                        DebugLoc(), getPointerTy()),
7175                            Offset);
7176
7177     // Lowering the machine isd will make sure everything is in the right
7178     // location.
7179     SDValue Chain = DAG.getEntryNode();
7180     SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
7181     SDValue Args[] = { Chain, Offset };
7182     Chain = DAG.getNode(X86ISD::TLSCALL, DL, NodeTys, Args, 2);
7183
7184     // TLSCALL will be codegen'ed as call. Inform MFI that function has calls.
7185     MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
7186     MFI->setAdjustsStack(true);
7187
7188     // And our return value (tls address) is in the standard call return value
7189     // location.
7190     unsigned Reg = Subtarget->is64Bit() ? X86::RAX : X86::EAX;
7191     return DAG.getCopyFromReg(Chain, DL, Reg, getPointerTy());
7192   }
7193
7194   assert(false &&
7195          "TLS not implemented for this target.");
7196
7197   llvm_unreachable("Unreachable");
7198   return SDValue();
7199 }
7200
7201
7202 /// LowerShiftParts - Lower SRA_PARTS and friends, which return two i32 values and
7203 /// take a 2 x i32 value to shift plus a shift amount.
7204 SDValue X86TargetLowering::LowerShiftParts(SDValue Op, SelectionDAG &DAG) const {
7205   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
7206   EVT VT = Op.getValueType();
7207   unsigned VTBits = VT.getSizeInBits();
7208   DebugLoc dl = Op.getDebugLoc();
7209   bool isSRA = Op.getOpcode() == ISD::SRA_PARTS;
7210   SDValue ShOpLo = Op.getOperand(0);
7211   SDValue ShOpHi = Op.getOperand(1);
7212   SDValue ShAmt  = Op.getOperand(2);
7213   SDValue Tmp1 = isSRA ? DAG.getNode(ISD::SRA, dl, VT, ShOpHi,
7214                                      DAG.getConstant(VTBits - 1, MVT::i8))
7215                        : DAG.getConstant(0, VT);
7216
7217   SDValue Tmp2, Tmp3;
7218   if (Op.getOpcode() == ISD::SHL_PARTS) {
7219     Tmp2 = DAG.getNode(X86ISD::SHLD, dl, VT, ShOpHi, ShOpLo, ShAmt);
7220     Tmp3 = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, ShAmt);
7221   } else {
7222     Tmp2 = DAG.getNode(X86ISD::SHRD, dl, VT, ShOpLo, ShOpHi, ShAmt);
7223     Tmp3 = DAG.getNode(isSRA ? ISD::SRA : ISD::SRL, dl, VT, ShOpHi, ShAmt);
7224   }
7225
7226   SDValue AndNode = DAG.getNode(ISD::AND, dl, MVT::i8, ShAmt,
7227                                 DAG.getConstant(VTBits, MVT::i8));
7228   SDValue Cond = DAG.getNode(X86ISD::CMP, dl, MVT::i32,
7229                              AndNode, DAG.getConstant(0, MVT::i8));
7230
7231   SDValue Hi, Lo;
7232   SDValue CC = DAG.getConstant(X86::COND_NE, MVT::i8);
7233   SDValue Ops0[4] = { Tmp2, Tmp3, CC, Cond };
7234   SDValue Ops1[4] = { Tmp3, Tmp1, CC, Cond };
7235
7236   if (Op.getOpcode() == ISD::SHL_PARTS) {
7237     Hi = DAG.getNode(X86ISD::CMOV, dl, VT, Ops0, 4);
7238     Lo = DAG.getNode(X86ISD::CMOV, dl, VT, Ops1, 4);
7239   } else {
7240     Lo = DAG.getNode(X86ISD::CMOV, dl, VT, Ops0, 4);
7241     Hi = DAG.getNode(X86ISD::CMOV, dl, VT, Ops1, 4);
7242   }
7243
7244   SDValue Ops[2] = { Lo, Hi };
7245   return DAG.getMergeValues(Ops, 2, dl);
7246 }
7247
7248 SDValue X86TargetLowering::LowerSINT_TO_FP(SDValue Op,
7249                                            SelectionDAG &DAG) const {
7250   EVT SrcVT = Op.getOperand(0).getValueType();
7251
7252   if (SrcVT.isVector())
7253     return SDValue();
7254
7255   assert(SrcVT.getSimpleVT() <= MVT::i64 && SrcVT.getSimpleVT() >= MVT::i16 &&
7256          "Unknown SINT_TO_FP to lower!");
7257
7258   // These are really Legal; return the operand so the caller accepts it as
7259   // Legal.
7260   if (SrcVT == MVT::i32 && isScalarFPTypeInSSEReg(Op.getValueType()))
7261     return Op;
7262   if (SrcVT == MVT::i64 && isScalarFPTypeInSSEReg(Op.getValueType()) &&
7263       Subtarget->is64Bit()) {
7264     return Op;
7265   }
7266
7267   DebugLoc dl = Op.getDebugLoc();
7268   unsigned Size = SrcVT.getSizeInBits()/8;
7269   MachineFunction &MF = DAG.getMachineFunction();
7270   int SSFI = MF.getFrameInfo()->CreateStackObject(Size, Size, false);
7271   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
7272   SDValue Chain = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
7273                                StackSlot,
7274                                MachinePointerInfo::getFixedStack(SSFI),
7275                                false, false, 0);
7276   return BuildFILD(Op, SrcVT, Chain, StackSlot, DAG);
7277 }
7278
7279 SDValue X86TargetLowering::BuildFILD(SDValue Op, EVT SrcVT, SDValue Chain,
7280                                      SDValue StackSlot,
7281                                      SelectionDAG &DAG) const {
7282   // Build the FILD
7283   DebugLoc DL = Op.getDebugLoc();
7284   SDVTList Tys;
7285   bool useSSE = isScalarFPTypeInSSEReg(Op.getValueType());
7286   if (useSSE)
7287     Tys = DAG.getVTList(MVT::f64, MVT::Other, MVT::Glue);
7288   else
7289     Tys = DAG.getVTList(Op.getValueType(), MVT::Other);
7290
7291   unsigned ByteSize = SrcVT.getSizeInBits()/8;
7292
7293   FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(StackSlot);
7294   MachineMemOperand *MMO;
7295   if (FI) {
7296     int SSFI = FI->getIndex();
7297     MMO =
7298       DAG.getMachineFunction()
7299       .getMachineMemOperand(MachinePointerInfo::getFixedStack(SSFI),
7300                             MachineMemOperand::MOLoad, ByteSize, ByteSize);
7301   } else {
7302     MMO = cast<LoadSDNode>(StackSlot)->getMemOperand();
7303     StackSlot = StackSlot.getOperand(1);
7304   }
7305   SDValue Ops[] = { Chain, StackSlot, DAG.getValueType(SrcVT) };
7306   SDValue Result = DAG.getMemIntrinsicNode(useSSE ? X86ISD::FILD_FLAG :
7307                                            X86ISD::FILD, DL,
7308                                            Tys, Ops, array_lengthof(Ops),
7309                                            SrcVT, MMO);
7310
7311   if (useSSE) {
7312     Chain = Result.getValue(1);
7313     SDValue InFlag = Result.getValue(2);
7314
7315     // FIXME: Currently the FST is flagged to the FILD_FLAG. This
7316     // shouldn't be necessary except that RFP cannot be live across
7317     // multiple blocks. When stackifier is fixed, they can be uncoupled.
7318     MachineFunction &MF = DAG.getMachineFunction();
7319     unsigned SSFISize = Op.getValueType().getSizeInBits()/8;
7320     int SSFI = MF.getFrameInfo()->CreateStackObject(SSFISize, SSFISize, false);
7321     SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
7322     Tys = DAG.getVTList(MVT::Other);
7323     SDValue Ops[] = {
7324       Chain, Result, StackSlot, DAG.getValueType(Op.getValueType()), InFlag
7325     };
7326     MachineMemOperand *MMO =
7327       DAG.getMachineFunction()
7328       .getMachineMemOperand(MachinePointerInfo::getFixedStack(SSFI),
7329                             MachineMemOperand::MOStore, SSFISize, SSFISize);
7330
7331     Chain = DAG.getMemIntrinsicNode(X86ISD::FST, DL, Tys,
7332                                     Ops, array_lengthof(Ops),
7333                                     Op.getValueType(), MMO);
7334     Result = DAG.getLoad(Op.getValueType(), DL, Chain, StackSlot,
7335                          MachinePointerInfo::getFixedStack(SSFI),
7336                          false, false, 0);
7337   }
7338
7339   return Result;
7340 }
7341
7342 // LowerUINT_TO_FP_i64 - 64-bit unsigned integer to double expansion.
7343 SDValue X86TargetLowering::LowerUINT_TO_FP_i64(SDValue Op,
7344                                                SelectionDAG &DAG) const {
7345   // This algorithm is not obvious. Here it is in C code, more or less:
7346   /*
7347     double uint64_to_double( uint32_t hi, uint32_t lo ) {
7348       static const __m128i exp = { 0x4330000045300000ULL, 0 };
7349       static const __m128d bias = { 0x1.0p84, 0x1.0p52 };
7350
7351       // Copy ints to xmm registers.
7352       __m128i xh = _mm_cvtsi32_si128( hi );
7353       __m128i xl = _mm_cvtsi32_si128( lo );
7354
7355       // Combine into low half of a single xmm register.
7356       __m128i x = _mm_unpacklo_epi32( xh, xl );
7357       __m128d d;
7358       double sd;
7359
7360       // Merge in appropriate exponents to give the integer bits the right
7361       // magnitude.
7362       x = _mm_unpacklo_epi32( x, exp );
7363
7364       // Subtract away the biases to deal with the IEEE-754 double precision
7365       // implicit 1.
7366       d = _mm_sub_pd( (__m128d) x, bias );
7367
7368       // All conversions up to here are exact. The correctly rounded result is
7369       // calculated using the current rounding mode using the following
7370       // horizontal add.
7371       d = _mm_add_sd( d, _mm_unpackhi_pd( d, d ) );
7372       _mm_store_sd( &sd, d );   // Because we are returning doubles in XMM, this
7373                                 // store doesn't really need to be here (except
7374                                 // maybe to zero the other double)
7375       return sd;
7376     }
7377   */
7378
7379   DebugLoc dl = Op.getDebugLoc();
7380   LLVMContext *Context = DAG.getContext();
7381
7382   // Build some magic constants.
7383   std::vector<Constant*> CV0;
7384   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0x45300000)));
7385   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0x43300000)));
7386   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0)));
7387   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0)));
7388   Constant *C0 = ConstantVector::get(CV0);
7389   SDValue CPIdx0 = DAG.getConstantPool(C0, getPointerTy(), 16);
7390
7391   std::vector<Constant*> CV1;
7392   CV1.push_back(
7393     ConstantFP::get(*Context, APFloat(APInt(64, 0x4530000000000000ULL))));
7394   CV1.push_back(
7395     ConstantFP::get(*Context, APFloat(APInt(64, 0x4330000000000000ULL))));
7396   Constant *C1 = ConstantVector::get(CV1);
7397   SDValue CPIdx1 = DAG.getConstantPool(C1, getPointerTy(), 16);
7398
7399   SDValue XR1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
7400                             DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
7401                                         Op.getOperand(0),
7402                                         DAG.getIntPtrConstant(1)));
7403   SDValue XR2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
7404                             DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
7405                                         Op.getOperand(0),
7406                                         DAG.getIntPtrConstant(0)));
7407   SDValue Unpck1 = getUnpackl(DAG, dl, MVT::v4i32, XR1, XR2);
7408   SDValue CLod0 = DAG.getLoad(MVT::v4i32, dl, DAG.getEntryNode(), CPIdx0,
7409                               MachinePointerInfo::getConstantPool(),
7410                               false, false, 16);
7411   SDValue Unpck2 = getUnpackl(DAG, dl, MVT::v4i32, Unpck1, CLod0);
7412   SDValue XR2F = DAG.getNode(ISD::BITCAST, dl, MVT::v2f64, Unpck2);
7413   SDValue CLod1 = DAG.getLoad(MVT::v2f64, dl, CLod0.getValue(1), CPIdx1,
7414                               MachinePointerInfo::getConstantPool(),
7415                               false, false, 16);
7416   SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::v2f64, XR2F, CLod1);
7417
7418   // Add the halves; easiest way is to swap them into another reg first.
7419   int ShufMask[2] = { 1, -1 };
7420   SDValue Shuf = DAG.getVectorShuffle(MVT::v2f64, dl, Sub,
7421                                       DAG.getUNDEF(MVT::v2f64), ShufMask);
7422   SDValue Add = DAG.getNode(ISD::FADD, dl, MVT::v2f64, Shuf, Sub);
7423   return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Add,
7424                      DAG.getIntPtrConstant(0));
7425 }
7426
7427 // LowerUINT_TO_FP_i32 - 32-bit unsigned integer to float expansion.
7428 SDValue X86TargetLowering::LowerUINT_TO_FP_i32(SDValue Op,
7429                                                SelectionDAG &DAG) const {
7430   DebugLoc dl = Op.getDebugLoc();
7431   // FP constant to bias correct the final result.
7432   SDValue Bias = DAG.getConstantFP(BitsToDouble(0x4330000000000000ULL),
7433                                    MVT::f64);
7434
7435   // Load the 32-bit value into an XMM register.
7436   SDValue Load = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
7437                              Op.getOperand(0));
7438
7439   Load = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
7440                      DAG.getNode(ISD::BITCAST, dl, MVT::v2f64, Load),
7441                      DAG.getIntPtrConstant(0));
7442
7443   // Or the load with the bias.
7444   SDValue Or = DAG.getNode(ISD::OR, dl, MVT::v2i64,
7445                            DAG.getNode(ISD::BITCAST, dl, MVT::v2i64,
7446                                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
7447                                                    MVT::v2f64, Load)),
7448                            DAG.getNode(ISD::BITCAST, dl, MVT::v2i64,
7449                                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
7450                                                    MVT::v2f64, Bias)));
7451   Or = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
7452                    DAG.getNode(ISD::BITCAST, dl, MVT::v2f64, Or),
7453                    DAG.getIntPtrConstant(0));
7454
7455   // Subtract the bias.
7456   SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::f64, Or, Bias);
7457
7458   // Handle final rounding.
7459   EVT DestVT = Op.getValueType();
7460
7461   if (DestVT.bitsLT(MVT::f64)) {
7462     return DAG.getNode(ISD::FP_ROUND, dl, DestVT, Sub,
7463                        DAG.getIntPtrConstant(0));
7464   } else if (DestVT.bitsGT(MVT::f64)) {
7465     return DAG.getNode(ISD::FP_EXTEND, dl, DestVT, Sub);
7466   }
7467
7468   // Handle final rounding.
7469   return Sub;
7470 }
7471
7472 SDValue X86TargetLowering::LowerUINT_TO_FP(SDValue Op,
7473                                            SelectionDAG &DAG) const {
7474   SDValue N0 = Op.getOperand(0);
7475   DebugLoc dl = Op.getDebugLoc();
7476
7477   // Since UINT_TO_FP is legal (it's marked custom), dag combiner won't
7478   // optimize it to a SINT_TO_FP when the sign bit is known zero. Perform
7479   // the optimization here.
7480   if (DAG.SignBitIsZero(N0))
7481     return DAG.getNode(ISD::SINT_TO_FP, dl, Op.getValueType(), N0);
7482
7483   EVT SrcVT = N0.getValueType();
7484   EVT DstVT = Op.getValueType();
7485   if (SrcVT == MVT::i64 && DstVT == MVT::f64 && X86ScalarSSEf64)
7486     return LowerUINT_TO_FP_i64(Op, DAG);
7487   else if (SrcVT == MVT::i32 && X86ScalarSSEf64)
7488     return LowerUINT_TO_FP_i32(Op, DAG);
7489
7490   // Make a 64-bit buffer, and use it to build an FILD.
7491   SDValue StackSlot = DAG.CreateStackTemporary(MVT::i64);
7492   if (SrcVT == MVT::i32) {
7493     SDValue WordOff = DAG.getConstant(4, getPointerTy());
7494     SDValue OffsetSlot = DAG.getNode(ISD::ADD, dl,
7495                                      getPointerTy(), StackSlot, WordOff);
7496     SDValue Store1 = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
7497                                   StackSlot, MachinePointerInfo(),
7498                                   false, false, 0);
7499     SDValue Store2 = DAG.getStore(Store1, dl, DAG.getConstant(0, MVT::i32),
7500                                   OffsetSlot, MachinePointerInfo(),
7501                                   false, false, 0);
7502     SDValue Fild = BuildFILD(Op, MVT::i64, Store2, StackSlot, DAG);
7503     return Fild;
7504   }
7505
7506   assert(SrcVT == MVT::i64 && "Unexpected type in UINT_TO_FP");
7507   SDValue Store = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
7508                                 StackSlot, MachinePointerInfo(),
7509                                false, false, 0);
7510   // For i64 source, we need to add the appropriate power of 2 if the input
7511   // was negative.  This is the same as the optimization in
7512   // DAGTypeLegalizer::ExpandIntOp_UNIT_TO_FP, and for it to be safe here,
7513   // we must be careful to do the computation in x87 extended precision, not
7514   // in SSE. (The generic code can't know it's OK to do this, or how to.)
7515   int SSFI = cast<FrameIndexSDNode>(StackSlot)->getIndex();
7516   MachineMemOperand *MMO =
7517     DAG.getMachineFunction()
7518     .getMachineMemOperand(MachinePointerInfo::getFixedStack(SSFI),
7519                           MachineMemOperand::MOLoad, 8, 8);
7520
7521   SDVTList Tys = DAG.getVTList(MVT::f80, MVT::Other);
7522   SDValue Ops[] = { Store, StackSlot, DAG.getValueType(MVT::i64) };
7523   SDValue Fild = DAG.getMemIntrinsicNode(X86ISD::FILD, dl, Tys, Ops, 3,
7524                                          MVT::i64, MMO);
7525
7526   APInt FF(32, 0x5F800000ULL);
7527
7528   // Check whether the sign bit is set.
7529   SDValue SignSet = DAG.getSetCC(dl, getSetCCResultType(MVT::i64),
7530                                  Op.getOperand(0), DAG.getConstant(0, MVT::i64),
7531                                  ISD::SETLT);
7532
7533   // Build a 64 bit pair (0, FF) in the constant pool, with FF in the lo bits.
7534   SDValue FudgePtr = DAG.getConstantPool(
7535                              ConstantInt::get(*DAG.getContext(), FF.zext(64)),
7536                                          getPointerTy());
7537
7538   // Get a pointer to FF if the sign bit was set, or to 0 otherwise.
7539   SDValue Zero = DAG.getIntPtrConstant(0);
7540   SDValue Four = DAG.getIntPtrConstant(4);
7541   SDValue Offset = DAG.getNode(ISD::SELECT, dl, Zero.getValueType(), SignSet,
7542                                Zero, Four);
7543   FudgePtr = DAG.getNode(ISD::ADD, dl, getPointerTy(), FudgePtr, Offset);
7544
7545   // Load the value out, extending it from f32 to f80.
7546   // FIXME: Avoid the extend by constructing the right constant pool?
7547   SDValue Fudge = DAG.getExtLoad(ISD::EXTLOAD, dl, MVT::f80, DAG.getEntryNode(),
7548                                  FudgePtr, MachinePointerInfo::getConstantPool(),
7549                                  MVT::f32, false, false, 4);
7550   // Extend everything to 80 bits to force it to be done on x87.
7551   SDValue Add = DAG.getNode(ISD::FADD, dl, MVT::f80, Fild, Fudge);
7552   return DAG.getNode(ISD::FP_ROUND, dl, DstVT, Add, DAG.getIntPtrConstant(0));
7553 }
7554
7555 std::pair<SDValue,SDValue> X86TargetLowering::
7556 FP_TO_INTHelper(SDValue Op, SelectionDAG &DAG, bool IsSigned) const {
7557   DebugLoc DL = Op.getDebugLoc();
7558
7559   EVT DstTy = Op.getValueType();
7560
7561   if (!IsSigned) {
7562     assert(DstTy == MVT::i32 && "Unexpected FP_TO_UINT");
7563     DstTy = MVT::i64;
7564   }
7565
7566   assert(DstTy.getSimpleVT() <= MVT::i64 &&
7567          DstTy.getSimpleVT() >= MVT::i16 &&
7568          "Unknown FP_TO_SINT to lower!");
7569
7570   // These are really Legal.
7571   if (DstTy == MVT::i32 &&
7572       isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType()))
7573     return std::make_pair(SDValue(), SDValue());
7574   if (Subtarget->is64Bit() &&
7575       DstTy == MVT::i64 &&
7576       isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType()))
7577     return std::make_pair(SDValue(), SDValue());
7578
7579   // We lower FP->sint64 into FISTP64, followed by a load, all to a temporary
7580   // stack slot.
7581   MachineFunction &MF = DAG.getMachineFunction();
7582   unsigned MemSize = DstTy.getSizeInBits()/8;
7583   int SSFI = MF.getFrameInfo()->CreateStackObject(MemSize, MemSize, false);
7584   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
7585
7586
7587
7588   unsigned Opc;
7589   switch (DstTy.getSimpleVT().SimpleTy) {
7590   default: llvm_unreachable("Invalid FP_TO_SINT to lower!");
7591   case MVT::i16: Opc = X86ISD::FP_TO_INT16_IN_MEM; break;
7592   case MVT::i32: Opc = X86ISD::FP_TO_INT32_IN_MEM; break;
7593   case MVT::i64: Opc = X86ISD::FP_TO_INT64_IN_MEM; break;
7594   }
7595
7596   SDValue Chain = DAG.getEntryNode();
7597   SDValue Value = Op.getOperand(0);
7598   EVT TheVT = Op.getOperand(0).getValueType();
7599   if (isScalarFPTypeInSSEReg(TheVT)) {
7600     assert(DstTy == MVT::i64 && "Invalid FP_TO_SINT to lower!");
7601     Chain = DAG.getStore(Chain, DL, Value, StackSlot,
7602                          MachinePointerInfo::getFixedStack(SSFI),
7603                          false, false, 0);
7604     SDVTList Tys = DAG.getVTList(Op.getOperand(0).getValueType(), MVT::Other);
7605     SDValue Ops[] = {
7606       Chain, StackSlot, DAG.getValueType(TheVT)
7607     };
7608
7609     MachineMemOperand *MMO =
7610       MF.getMachineMemOperand(MachinePointerInfo::getFixedStack(SSFI),
7611                               MachineMemOperand::MOLoad, MemSize, MemSize);
7612     Value = DAG.getMemIntrinsicNode(X86ISD::FLD, DL, Tys, Ops, 3,
7613                                     DstTy, MMO);
7614     Chain = Value.getValue(1);
7615     SSFI = MF.getFrameInfo()->CreateStackObject(MemSize, MemSize, false);
7616     StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
7617   }
7618
7619   MachineMemOperand *MMO =
7620     MF.getMachineMemOperand(MachinePointerInfo::getFixedStack(SSFI),
7621                             MachineMemOperand::MOStore, MemSize, MemSize);
7622
7623   // Build the FP_TO_INT*_IN_MEM
7624   SDValue Ops[] = { Chain, Value, StackSlot };
7625   SDValue FIST = DAG.getMemIntrinsicNode(Opc, DL, DAG.getVTList(MVT::Other),
7626                                          Ops, 3, DstTy, MMO);
7627
7628   return std::make_pair(FIST, StackSlot);
7629 }
7630
7631 SDValue X86TargetLowering::LowerFP_TO_SINT(SDValue Op,
7632                                            SelectionDAG &DAG) const {
7633   if (Op.getValueType().isVector())
7634     return SDValue();
7635
7636   std::pair<SDValue,SDValue> Vals = FP_TO_INTHelper(Op, DAG, true);
7637   SDValue FIST = Vals.first, StackSlot = Vals.second;
7638   // If FP_TO_INTHelper failed, the node is actually supposed to be Legal.
7639   if (FIST.getNode() == 0) return Op;
7640
7641   // Load the result.
7642   return DAG.getLoad(Op.getValueType(), Op.getDebugLoc(),
7643                      FIST, StackSlot, MachinePointerInfo(), false, false, 0);
7644 }
7645
7646 SDValue X86TargetLowering::LowerFP_TO_UINT(SDValue Op,
7647                                            SelectionDAG &DAG) const {
7648   std::pair<SDValue,SDValue> Vals = FP_TO_INTHelper(Op, DAG, false);
7649   SDValue FIST = Vals.first, StackSlot = Vals.second;
7650   assert(FIST.getNode() && "Unexpected failure");
7651
7652   // Load the result.
7653   return DAG.getLoad(Op.getValueType(), Op.getDebugLoc(),
7654                      FIST, StackSlot, MachinePointerInfo(), false, false, 0);
7655 }
7656
7657 SDValue X86TargetLowering::LowerFABS(SDValue Op,
7658                                      SelectionDAG &DAG) const {
7659   LLVMContext *Context = DAG.getContext();
7660   DebugLoc dl = Op.getDebugLoc();
7661   EVT VT = Op.getValueType();
7662   EVT EltVT = VT;
7663   if (VT.isVector())
7664     EltVT = VT.getVectorElementType();
7665   std::vector<Constant*> CV;
7666   if (EltVT == MVT::f64) {
7667     Constant *C = ConstantFP::get(*Context, APFloat(APInt(64, ~(1ULL << 63))));
7668     CV.push_back(C);
7669     CV.push_back(C);
7670   } else {
7671     Constant *C = ConstantFP::get(*Context, APFloat(APInt(32, ~(1U << 31))));
7672     CV.push_back(C);
7673     CV.push_back(C);
7674     CV.push_back(C);
7675     CV.push_back(C);
7676   }
7677   Constant *C = ConstantVector::get(CV);
7678   SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
7679   SDValue Mask = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
7680                              MachinePointerInfo::getConstantPool(),
7681                              false, false, 16);
7682   return DAG.getNode(X86ISD::FAND, dl, VT, Op.getOperand(0), Mask);
7683 }
7684
7685 SDValue X86TargetLowering::LowerFNEG(SDValue Op, SelectionDAG &DAG) const {
7686   LLVMContext *Context = DAG.getContext();
7687   DebugLoc dl = Op.getDebugLoc();
7688   EVT VT = Op.getValueType();
7689   EVT EltVT = VT;
7690   if (VT.isVector())
7691     EltVT = VT.getVectorElementType();
7692   std::vector<Constant*> CV;
7693   if (EltVT == MVT::f64) {
7694     Constant *C = ConstantFP::get(*Context, APFloat(APInt(64, 1ULL << 63)));
7695     CV.push_back(C);
7696     CV.push_back(C);
7697   } else {
7698     Constant *C = ConstantFP::get(*Context, APFloat(APInt(32, 1U << 31)));
7699     CV.push_back(C);
7700     CV.push_back(C);
7701     CV.push_back(C);
7702     CV.push_back(C);
7703   }
7704   Constant *C = ConstantVector::get(CV);
7705   SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
7706   SDValue Mask = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
7707                              MachinePointerInfo::getConstantPool(),
7708                              false, false, 16);
7709   if (VT.isVector()) {
7710     return DAG.getNode(ISD::BITCAST, dl, VT,
7711                        DAG.getNode(ISD::XOR, dl, MVT::v2i64,
7712                     DAG.getNode(ISD::BITCAST, dl, MVT::v2i64,
7713                                 Op.getOperand(0)),
7714                     DAG.getNode(ISD::BITCAST, dl, MVT::v2i64, Mask)));
7715   } else {
7716     return DAG.getNode(X86ISD::FXOR, dl, VT, Op.getOperand(0), Mask);
7717   }
7718 }
7719
7720 SDValue X86TargetLowering::LowerFCOPYSIGN(SDValue Op, SelectionDAG &DAG) const {
7721   LLVMContext *Context = DAG.getContext();
7722   SDValue Op0 = Op.getOperand(0);
7723   SDValue Op1 = Op.getOperand(1);
7724   DebugLoc dl = Op.getDebugLoc();
7725   EVT VT = Op.getValueType();
7726   EVT SrcVT = Op1.getValueType();
7727
7728   // If second operand is smaller, extend it first.
7729   if (SrcVT.bitsLT(VT)) {
7730     Op1 = DAG.getNode(ISD::FP_EXTEND, dl, VT, Op1);
7731     SrcVT = VT;
7732   }
7733   // And if it is bigger, shrink it first.
7734   if (SrcVT.bitsGT(VT)) {
7735     Op1 = DAG.getNode(ISD::FP_ROUND, dl, VT, Op1, DAG.getIntPtrConstant(1));
7736     SrcVT = VT;
7737   }
7738
7739   // At this point the operands and the result should have the same
7740   // type, and that won't be f80 since that is not custom lowered.
7741
7742   // First get the sign bit of second operand.
7743   std::vector<Constant*> CV;
7744   if (SrcVT == MVT::f64) {
7745     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, 1ULL << 63))));
7746     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, 0))));
7747   } else {
7748     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 1U << 31))));
7749     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
7750     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
7751     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
7752   }
7753   Constant *C = ConstantVector::get(CV);
7754   SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
7755   SDValue Mask1 = DAG.getLoad(SrcVT, dl, DAG.getEntryNode(), CPIdx,
7756                               MachinePointerInfo::getConstantPool(),
7757                               false, false, 16);
7758   SDValue SignBit = DAG.getNode(X86ISD::FAND, dl, SrcVT, Op1, Mask1);
7759
7760   // Shift sign bit right or left if the two operands have different types.
7761   if (SrcVT.bitsGT(VT)) {
7762     // Op0 is MVT::f32, Op1 is MVT::f64.
7763     SignBit = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2f64, SignBit);
7764     SignBit = DAG.getNode(X86ISD::FSRL, dl, MVT::v2f64, SignBit,
7765                           DAG.getConstant(32, MVT::i32));
7766     SignBit = DAG.getNode(ISD::BITCAST, dl, MVT::v4f32, SignBit);
7767     SignBit = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f32, SignBit,
7768                           DAG.getIntPtrConstant(0));
7769   }
7770
7771   // Clear first operand sign bit.
7772   CV.clear();
7773   if (VT == MVT::f64) {
7774     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, ~(1ULL << 63)))));
7775     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, 0))));
7776   } else {
7777     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, ~(1U << 31)))));
7778     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
7779     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
7780     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
7781   }
7782   C = ConstantVector::get(CV);
7783   CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
7784   SDValue Mask2 = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
7785                               MachinePointerInfo::getConstantPool(),
7786                               false, false, 16);
7787   SDValue Val = DAG.getNode(X86ISD::FAND, dl, VT, Op0, Mask2);
7788
7789   // Or the value with the sign bit.
7790   return DAG.getNode(X86ISD::FOR, dl, VT, Val, SignBit);
7791 }
7792
7793 SDValue X86TargetLowering::LowerFGETSIGN(SDValue Op, SelectionDAG &DAG) const {
7794   SDValue N0 = Op.getOperand(0);
7795   DebugLoc dl = Op.getDebugLoc();
7796   EVT VT = Op.getValueType();
7797
7798   // Lower ISD::FGETSIGN to (AND (X86ISD::FGETSIGNx86 ...) 1).
7799   SDValue xFGETSIGN = DAG.getNode(X86ISD::FGETSIGNx86, dl, VT, N0,
7800                                   DAG.getConstant(1, VT));
7801   return DAG.getNode(ISD::AND, dl, VT, xFGETSIGN, DAG.getConstant(1, VT));
7802 }
7803
7804 /// Emit nodes that will be selected as "test Op0,Op0", or something
7805 /// equivalent.
7806 SDValue X86TargetLowering::EmitTest(SDValue Op, unsigned X86CC,
7807                                     SelectionDAG &DAG) const {
7808   DebugLoc dl = Op.getDebugLoc();
7809
7810   // CF and OF aren't always set the way we want. Determine which
7811   // of these we need.
7812   bool NeedCF = false;
7813   bool NeedOF = false;
7814   switch (X86CC) {
7815   default: break;
7816   case X86::COND_A: case X86::COND_AE:
7817   case X86::COND_B: case X86::COND_BE:
7818     NeedCF = true;
7819     break;
7820   case X86::COND_G: case X86::COND_GE:
7821   case X86::COND_L: case X86::COND_LE:
7822   case X86::COND_O: case X86::COND_NO:
7823     NeedOF = true;
7824     break;
7825   }
7826
7827   // See if we can use the EFLAGS value from the operand instead of
7828   // doing a separate TEST. TEST always sets OF and CF to 0, so unless
7829   // we prove that the arithmetic won't overflow, we can't use OF or CF.
7830   if (Op.getResNo() != 0 || NeedOF || NeedCF)
7831     // Emit a CMP with 0, which is the TEST pattern.
7832     return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op,
7833                        DAG.getConstant(0, Op.getValueType()));
7834
7835   unsigned Opcode = 0;
7836   unsigned NumOperands = 0;
7837   switch (Op.getNode()->getOpcode()) {
7838   case ISD::ADD:
7839     // Due to an isel shortcoming, be conservative if this add is likely to be
7840     // selected as part of a load-modify-store instruction. When the root node
7841     // in a match is a store, isel doesn't know how to remap non-chain non-flag
7842     // uses of other nodes in the match, such as the ADD in this case. This
7843     // leads to the ADD being left around and reselected, with the result being
7844     // two adds in the output.  Alas, even if none our users are stores, that
7845     // doesn't prove we're O.K.  Ergo, if we have any parents that aren't
7846     // CopyToReg or SETCC, eschew INC/DEC.  A better fix seems to require
7847     // climbing the DAG back to the root, and it doesn't seem to be worth the
7848     // effort.
7849     for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
7850            UE = Op.getNode()->use_end(); UI != UE; ++UI)
7851       if (UI->getOpcode() != ISD::CopyToReg && UI->getOpcode() != ISD::SETCC)
7852         goto default_case;
7853
7854     if (ConstantSDNode *C =
7855         dyn_cast<ConstantSDNode>(Op.getNode()->getOperand(1))) {
7856       // An add of one will be selected as an INC.
7857       if (C->getAPIntValue() == 1) {
7858         Opcode = X86ISD::INC;
7859         NumOperands = 1;
7860         break;
7861       }
7862
7863       // An add of negative one (subtract of one) will be selected as a DEC.
7864       if (C->getAPIntValue().isAllOnesValue()) {
7865         Opcode = X86ISD::DEC;
7866         NumOperands = 1;
7867         break;
7868       }
7869     }
7870
7871     // Otherwise use a regular EFLAGS-setting add.
7872     Opcode = X86ISD::ADD;
7873     NumOperands = 2;
7874     break;
7875   case ISD::AND: {
7876     // If the primary and result isn't used, don't bother using X86ISD::AND,
7877     // because a TEST instruction will be better.
7878     bool NonFlagUse = false;
7879     for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
7880            UE = Op.getNode()->use_end(); UI != UE; ++UI) {
7881       SDNode *User = *UI;
7882       unsigned UOpNo = UI.getOperandNo();
7883       if (User->getOpcode() == ISD::TRUNCATE && User->hasOneUse()) {
7884         // Look pass truncate.
7885         UOpNo = User->use_begin().getOperandNo();
7886         User = *User->use_begin();
7887       }
7888
7889       if (User->getOpcode() != ISD::BRCOND &&
7890           User->getOpcode() != ISD::SETCC &&
7891           (User->getOpcode() != ISD::SELECT || UOpNo != 0)) {
7892         NonFlagUse = true;
7893         break;
7894       }
7895     }
7896
7897     if (!NonFlagUse)
7898       break;
7899   }
7900     // FALL THROUGH
7901   case ISD::SUB:
7902   case ISD::OR:
7903   case ISD::XOR:
7904     // Due to the ISEL shortcoming noted above, be conservative if this op is
7905     // likely to be selected as part of a load-modify-store instruction.
7906     for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
7907            UE = Op.getNode()->use_end(); UI != UE; ++UI)
7908       if (UI->getOpcode() == ISD::STORE)
7909         goto default_case;
7910
7911     // Otherwise use a regular EFLAGS-setting instruction.
7912     switch (Op.getNode()->getOpcode()) {
7913     default: llvm_unreachable("unexpected operator!");
7914     case ISD::SUB: Opcode = X86ISD::SUB; break;
7915     case ISD::OR:  Opcode = X86ISD::OR;  break;
7916     case ISD::XOR: Opcode = X86ISD::XOR; break;
7917     case ISD::AND: Opcode = X86ISD::AND; break;
7918     }
7919
7920     NumOperands = 2;
7921     break;
7922   case X86ISD::ADD:
7923   case X86ISD::SUB:
7924   case X86ISD::INC:
7925   case X86ISD::DEC:
7926   case X86ISD::OR:
7927   case X86ISD::XOR:
7928   case X86ISD::AND:
7929     return SDValue(Op.getNode(), 1);
7930   default:
7931   default_case:
7932     break;
7933   }
7934
7935   if (Opcode == 0)
7936     // Emit a CMP with 0, which is the TEST pattern.
7937     return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op,
7938                        DAG.getConstant(0, Op.getValueType()));
7939
7940   SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::i32);
7941   SmallVector<SDValue, 4> Ops;
7942   for (unsigned i = 0; i != NumOperands; ++i)
7943     Ops.push_back(Op.getOperand(i));
7944
7945   SDValue New = DAG.getNode(Opcode, dl, VTs, &Ops[0], NumOperands);
7946   DAG.ReplaceAllUsesWith(Op, New);
7947   return SDValue(New.getNode(), 1);
7948 }
7949
7950 /// Emit nodes that will be selected as "cmp Op0,Op1", or something
7951 /// equivalent.
7952 SDValue X86TargetLowering::EmitCmp(SDValue Op0, SDValue Op1, unsigned X86CC,
7953                                    SelectionDAG &DAG) const {
7954   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op1))
7955     if (C->getAPIntValue() == 0)
7956       return EmitTest(Op0, X86CC, DAG);
7957
7958   DebugLoc dl = Op0.getDebugLoc();
7959   return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op0, Op1);
7960 }
7961
7962 /// LowerToBT - Result of 'and' is compared against zero. Turn it into a BT node
7963 /// if it's possible.
7964 SDValue X86TargetLowering::LowerToBT(SDValue And, ISD::CondCode CC,
7965                                      DebugLoc dl, SelectionDAG &DAG) const {
7966   SDValue Op0 = And.getOperand(0);
7967   SDValue Op1 = And.getOperand(1);
7968   if (Op0.getOpcode() == ISD::TRUNCATE)
7969     Op0 = Op0.getOperand(0);
7970   if (Op1.getOpcode() == ISD::TRUNCATE)
7971     Op1 = Op1.getOperand(0);
7972
7973   SDValue LHS, RHS;
7974   if (Op1.getOpcode() == ISD::SHL)
7975     std::swap(Op0, Op1);
7976   if (Op0.getOpcode() == ISD::SHL) {
7977     if (ConstantSDNode *And00C = dyn_cast<ConstantSDNode>(Op0.getOperand(0)))
7978       if (And00C->getZExtValue() == 1) {
7979         // If we looked past a truncate, check that it's only truncating away
7980         // known zeros.
7981         unsigned BitWidth = Op0.getValueSizeInBits();
7982         unsigned AndBitWidth = And.getValueSizeInBits();
7983         if (BitWidth > AndBitWidth) {
7984           APInt Mask = APInt::getAllOnesValue(BitWidth), Zeros, Ones;
7985           DAG.ComputeMaskedBits(Op0, Mask, Zeros, Ones);
7986           if (Zeros.countLeadingOnes() < BitWidth - AndBitWidth)
7987             return SDValue();
7988         }
7989         LHS = Op1;
7990         RHS = Op0.getOperand(1);
7991       }
7992   } else if (Op1.getOpcode() == ISD::Constant) {
7993     ConstantSDNode *AndRHS = cast<ConstantSDNode>(Op1);
7994     SDValue AndLHS = Op0;
7995     if (AndRHS->getZExtValue() == 1 && AndLHS.getOpcode() == ISD::SRL) {
7996       LHS = AndLHS.getOperand(0);
7997       RHS = AndLHS.getOperand(1);
7998     }
7999   }
8000
8001   if (LHS.getNode()) {
8002     // If LHS is i8, promote it to i32 with any_extend.  There is no i8 BT
8003     // instruction.  Since the shift amount is in-range-or-undefined, we know
8004     // that doing a bittest on the i32 value is ok.  We extend to i32 because
8005     // the encoding for the i16 version is larger than the i32 version.
8006     // Also promote i16 to i32 for performance / code size reason.
8007     if (LHS.getValueType() == MVT::i8 ||
8008         LHS.getValueType() == MVT::i16)
8009       LHS = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, LHS);
8010
8011     // If the operand types disagree, extend the shift amount to match.  Since
8012     // BT ignores high bits (like shifts) we can use anyextend.
8013     if (LHS.getValueType() != RHS.getValueType())
8014       RHS = DAG.getNode(ISD::ANY_EXTEND, dl, LHS.getValueType(), RHS);
8015
8016     SDValue BT = DAG.getNode(X86ISD::BT, dl, MVT::i32, LHS, RHS);
8017     unsigned Cond = CC == ISD::SETEQ ? X86::COND_AE : X86::COND_B;
8018     return DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
8019                        DAG.getConstant(Cond, MVT::i8), BT);
8020   }
8021
8022   return SDValue();
8023 }
8024
8025 SDValue X86TargetLowering::LowerSETCC(SDValue Op, SelectionDAG &DAG) const {
8026   assert(Op.getValueType() == MVT::i8 && "SetCC type must be 8-bit integer");
8027   SDValue Op0 = Op.getOperand(0);
8028   SDValue Op1 = Op.getOperand(1);
8029   DebugLoc dl = Op.getDebugLoc();
8030   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
8031
8032   // Optimize to BT if possible.
8033   // Lower (X & (1 << N)) == 0 to BT(X, N).
8034   // Lower ((X >>u N) & 1) != 0 to BT(X, N).
8035   // Lower ((X >>s N) & 1) != 0 to BT(X, N).
8036   if (Op0.getOpcode() == ISD::AND && Op0.hasOneUse() &&
8037       Op1.getOpcode() == ISD::Constant &&
8038       cast<ConstantSDNode>(Op1)->isNullValue() &&
8039       (CC == ISD::SETEQ || CC == ISD::SETNE)) {
8040     SDValue NewSetCC = LowerToBT(Op0, CC, dl, DAG);
8041     if (NewSetCC.getNode())
8042       return NewSetCC;
8043   }
8044
8045   // Look for X == 0, X == 1, X != 0, or X != 1.  We can simplify some forms of
8046   // these.
8047   if (Op1.getOpcode() == ISD::Constant &&
8048       (cast<ConstantSDNode>(Op1)->getZExtValue() == 1 ||
8049        cast<ConstantSDNode>(Op1)->isNullValue()) &&
8050       (CC == ISD::SETEQ || CC == ISD::SETNE)) {
8051
8052     // If the input is a setcc, then reuse the input setcc or use a new one with
8053     // the inverted condition.
8054     if (Op0.getOpcode() == X86ISD::SETCC) {
8055       X86::CondCode CCode = (X86::CondCode)Op0.getConstantOperandVal(0);
8056       bool Invert = (CC == ISD::SETNE) ^
8057         cast<ConstantSDNode>(Op1)->isNullValue();
8058       if (!Invert) return Op0;
8059
8060       CCode = X86::GetOppositeBranchCondition(CCode);
8061       return DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
8062                          DAG.getConstant(CCode, MVT::i8), Op0.getOperand(1));
8063     }
8064   }
8065
8066   bool isFP = Op1.getValueType().isFloatingPoint();
8067   unsigned X86CC = TranslateX86CC(CC, isFP, Op0, Op1, DAG);
8068   if (X86CC == X86::COND_INVALID)
8069     return SDValue();
8070
8071   SDValue EFLAGS = EmitCmp(Op0, Op1, X86CC, DAG);
8072   return DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
8073                      DAG.getConstant(X86CC, MVT::i8), EFLAGS);
8074 }
8075
8076 SDValue X86TargetLowering::LowerVSETCC(SDValue Op, SelectionDAG &DAG) const {
8077   SDValue Cond;
8078   SDValue Op0 = Op.getOperand(0);
8079   SDValue Op1 = Op.getOperand(1);
8080   SDValue CC = Op.getOperand(2);
8081   EVT VT = Op.getValueType();
8082   ISD::CondCode SetCCOpcode = cast<CondCodeSDNode>(CC)->get();
8083   bool isFP = Op.getOperand(1).getValueType().isFloatingPoint();
8084   DebugLoc dl = Op.getDebugLoc();
8085
8086   if (isFP) {
8087     unsigned SSECC = 8;
8088     EVT EltVT = Op0.getValueType().getVectorElementType();
8089     assert(EltVT == MVT::f32 || EltVT == MVT::f64);
8090
8091     unsigned Opc = EltVT == MVT::f32 ? X86ISD::CMPPS : X86ISD::CMPPD;
8092     bool Swap = false;
8093
8094     switch (SetCCOpcode) {
8095     default: break;
8096     case ISD::SETOEQ:
8097     case ISD::SETEQ:  SSECC = 0; break;
8098     case ISD::SETOGT:
8099     case ISD::SETGT: Swap = true; // Fallthrough
8100     case ISD::SETLT:
8101     case ISD::SETOLT: SSECC = 1; break;
8102     case ISD::SETOGE:
8103     case ISD::SETGE: Swap = true; // Fallthrough
8104     case ISD::SETLE:
8105     case ISD::SETOLE: SSECC = 2; break;
8106     case ISD::SETUO:  SSECC = 3; break;
8107     case ISD::SETUNE:
8108     case ISD::SETNE:  SSECC = 4; break;
8109     case ISD::SETULE: Swap = true;
8110     case ISD::SETUGE: SSECC = 5; break;
8111     case ISD::SETULT: Swap = true;
8112     case ISD::SETUGT: SSECC = 6; break;
8113     case ISD::SETO:   SSECC = 7; break;
8114     }
8115     if (Swap)
8116       std::swap(Op0, Op1);
8117
8118     // In the two special cases we can't handle, emit two comparisons.
8119     if (SSECC == 8) {
8120       if (SetCCOpcode == ISD::SETUEQ) {
8121         SDValue UNORD, EQ;
8122         UNORD = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(3, MVT::i8));
8123         EQ = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(0, MVT::i8));
8124         return DAG.getNode(ISD::OR, dl, VT, UNORD, EQ);
8125       }
8126       else if (SetCCOpcode == ISD::SETONE) {
8127         SDValue ORD, NEQ;
8128         ORD = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(7, MVT::i8));
8129         NEQ = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(4, MVT::i8));
8130         return DAG.getNode(ISD::AND, dl, VT, ORD, NEQ);
8131       }
8132       llvm_unreachable("Illegal FP comparison");
8133     }
8134     // Handle all other FP comparisons here.
8135     return DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(SSECC, MVT::i8));
8136   }
8137
8138   if (!isFP && VT.getSizeInBits() == 256)
8139     return SDValue();
8140
8141   // We are handling one of the integer comparisons here.  Since SSE only has
8142   // GT and EQ comparisons for integer, swapping operands and multiple
8143   // operations may be required for some comparisons.
8144   unsigned Opc = 0, EQOpc = 0, GTOpc = 0;
8145   bool Swap = false, Invert = false, FlipSigns = false;
8146
8147   switch (VT.getSimpleVT().SimpleTy) {
8148   default: break;
8149   case MVT::v16i8: EQOpc = X86ISD::PCMPEQB; GTOpc = X86ISD::PCMPGTB; break;
8150   case MVT::v8i16: EQOpc = X86ISD::PCMPEQW; GTOpc = X86ISD::PCMPGTW; break;
8151   case MVT::v4i32: EQOpc = X86ISD::PCMPEQD; GTOpc = X86ISD::PCMPGTD; break;
8152   case MVT::v2i64: EQOpc = X86ISD::PCMPEQQ; GTOpc = X86ISD::PCMPGTQ; break;
8153   }
8154
8155   switch (SetCCOpcode) {
8156   default: break;
8157   case ISD::SETNE:  Invert = true;
8158   case ISD::SETEQ:  Opc = EQOpc; break;
8159   case ISD::SETLT:  Swap = true;
8160   case ISD::SETGT:  Opc = GTOpc; break;
8161   case ISD::SETGE:  Swap = true;
8162   case ISD::SETLE:  Opc = GTOpc; Invert = true; break;
8163   case ISD::SETULT: Swap = true;
8164   case ISD::SETUGT: Opc = GTOpc; FlipSigns = true; break;
8165   case ISD::SETUGE: Swap = true;
8166   case ISD::SETULE: Opc = GTOpc; FlipSigns = true; Invert = true; break;
8167   }
8168   if (Swap)
8169     std::swap(Op0, Op1);
8170
8171   // Since SSE has no unsigned integer comparisons, we need to flip  the sign
8172   // bits of the inputs before performing those operations.
8173   if (FlipSigns) {
8174     EVT EltVT = VT.getVectorElementType();
8175     SDValue SignBit = DAG.getConstant(APInt::getSignBit(EltVT.getSizeInBits()),
8176                                       EltVT);
8177     std::vector<SDValue> SignBits(VT.getVectorNumElements(), SignBit);
8178     SDValue SignVec = DAG.getNode(ISD::BUILD_VECTOR, dl, VT, &SignBits[0],
8179                                     SignBits.size());
8180     Op0 = DAG.getNode(ISD::XOR, dl, VT, Op0, SignVec);
8181     Op1 = DAG.getNode(ISD::XOR, dl, VT, Op1, SignVec);
8182   }
8183
8184   SDValue Result = DAG.getNode(Opc, dl, VT, Op0, Op1);
8185
8186   // If the logical-not of the result is required, perform that now.
8187   if (Invert)
8188     Result = DAG.getNOT(dl, Result, VT);
8189
8190   return Result;
8191 }
8192
8193 // isX86LogicalCmp - Return true if opcode is a X86 logical comparison.
8194 static bool isX86LogicalCmp(SDValue Op) {
8195   unsigned Opc = Op.getNode()->getOpcode();
8196   if (Opc == X86ISD::CMP || Opc == X86ISD::COMI || Opc == X86ISD::UCOMI)
8197     return true;
8198   if (Op.getResNo() == 1 &&
8199       (Opc == X86ISD::ADD ||
8200        Opc == X86ISD::SUB ||
8201        Opc == X86ISD::ADC ||
8202        Opc == X86ISD::SBB ||
8203        Opc == X86ISD::SMUL ||
8204        Opc == X86ISD::UMUL ||
8205        Opc == X86ISD::INC ||
8206        Opc == X86ISD::DEC ||
8207        Opc == X86ISD::OR ||
8208        Opc == X86ISD::XOR ||
8209        Opc == X86ISD::AND))
8210     return true;
8211
8212   if (Op.getResNo() == 2 && Opc == X86ISD::UMUL)
8213     return true;
8214
8215   return false;
8216 }
8217
8218 static bool isZero(SDValue V) {
8219   ConstantSDNode *C = dyn_cast<ConstantSDNode>(V);
8220   return C && C->isNullValue();
8221 }
8222
8223 static bool isAllOnes(SDValue V) {
8224   ConstantSDNode *C = dyn_cast<ConstantSDNode>(V);
8225   return C && C->isAllOnesValue();
8226 }
8227
8228 SDValue X86TargetLowering::LowerSELECT(SDValue Op, SelectionDAG &DAG) const {
8229   bool addTest = true;
8230   SDValue Cond  = Op.getOperand(0);
8231   SDValue Op1 = Op.getOperand(1);
8232   SDValue Op2 = Op.getOperand(2);
8233   DebugLoc DL = Op.getDebugLoc();
8234   SDValue CC;
8235
8236   if (Cond.getOpcode() == ISD::SETCC) {
8237     SDValue NewCond = LowerSETCC(Cond, DAG);
8238     if (NewCond.getNode())
8239       Cond = NewCond;
8240   }
8241
8242   // (select (x == 0), -1, y) -> (sign_bit (x - 1)) | y
8243   // (select (x == 0), y, -1) -> ~(sign_bit (x - 1)) | y
8244   // (select (x != 0), y, -1) -> (sign_bit (x - 1)) | y
8245   // (select (x != 0), -1, y) -> ~(sign_bit (x - 1)) | y
8246   if (Cond.getOpcode() == X86ISD::SETCC &&
8247       Cond.getOperand(1).getOpcode() == X86ISD::CMP &&
8248       isZero(Cond.getOperand(1).getOperand(1))) {
8249     SDValue Cmp = Cond.getOperand(1);
8250
8251     unsigned CondCode =cast<ConstantSDNode>(Cond.getOperand(0))->getZExtValue();
8252
8253     if ((isAllOnes(Op1) || isAllOnes(Op2)) &&
8254         (CondCode == X86::COND_E || CondCode == X86::COND_NE)) {
8255       SDValue Y = isAllOnes(Op2) ? Op1 : Op2;
8256
8257       SDValue CmpOp0 = Cmp.getOperand(0);
8258       Cmp = DAG.getNode(X86ISD::CMP, DL, MVT::i32,
8259                         CmpOp0, DAG.getConstant(1, CmpOp0.getValueType()));
8260
8261       SDValue Res =   // Res = 0 or -1.
8262         DAG.getNode(X86ISD::SETCC_CARRY, DL, Op.getValueType(),
8263                     DAG.getConstant(X86::COND_B, MVT::i8), Cmp);
8264
8265       if (isAllOnes(Op1) != (CondCode == X86::COND_E))
8266         Res = DAG.getNOT(DL, Res, Res.getValueType());
8267
8268       ConstantSDNode *N2C = dyn_cast<ConstantSDNode>(Op2);
8269       if (N2C == 0 || !N2C->isNullValue())
8270         Res = DAG.getNode(ISD::OR, DL, Res.getValueType(), Res, Y);
8271       return Res;
8272     }
8273   }
8274
8275   // Look past (and (setcc_carry (cmp ...)), 1).
8276   if (Cond.getOpcode() == ISD::AND &&
8277       Cond.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY) {
8278     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Cond.getOperand(1));
8279     if (C && C->getAPIntValue() == 1)
8280       Cond = Cond.getOperand(0);
8281   }
8282
8283   // If condition flag is set by a X86ISD::CMP, then use it as the condition
8284   // setting operand in place of the X86ISD::SETCC.
8285   if (Cond.getOpcode() == X86ISD::SETCC ||
8286       Cond.getOpcode() == X86ISD::SETCC_CARRY) {
8287     CC = Cond.getOperand(0);
8288
8289     SDValue Cmp = Cond.getOperand(1);
8290     unsigned Opc = Cmp.getOpcode();
8291     EVT VT = Op.getValueType();
8292
8293     bool IllegalFPCMov = false;
8294     if (VT.isFloatingPoint() && !VT.isVector() &&
8295         !isScalarFPTypeInSSEReg(VT))  // FPStack?
8296       IllegalFPCMov = !hasFPCMov(cast<ConstantSDNode>(CC)->getSExtValue());
8297
8298     if ((isX86LogicalCmp(Cmp) && !IllegalFPCMov) ||
8299         Opc == X86ISD::BT) { // FIXME
8300       Cond = Cmp;
8301       addTest = false;
8302     }
8303   }
8304
8305   if (addTest) {
8306     // Look pass the truncate.
8307     if (Cond.getOpcode() == ISD::TRUNCATE)
8308       Cond = Cond.getOperand(0);
8309
8310     // We know the result of AND is compared against zero. Try to match
8311     // it to BT.
8312     if (Cond.getOpcode() == ISD::AND && Cond.hasOneUse()) {
8313       SDValue NewSetCC = LowerToBT(Cond, ISD::SETNE, DL, DAG);
8314       if (NewSetCC.getNode()) {
8315         CC = NewSetCC.getOperand(0);
8316         Cond = NewSetCC.getOperand(1);
8317         addTest = false;
8318       }
8319     }
8320   }
8321
8322   if (addTest) {
8323     CC = DAG.getConstant(X86::COND_NE, MVT::i8);
8324     Cond = EmitTest(Cond, X86::COND_NE, DAG);
8325   }
8326
8327   // a <  b ? -1 :  0 -> RES = ~setcc_carry
8328   // a <  b ?  0 : -1 -> RES = setcc_carry
8329   // a >= b ? -1 :  0 -> RES = setcc_carry
8330   // a >= b ?  0 : -1 -> RES = ~setcc_carry
8331   if (Cond.getOpcode() == X86ISD::CMP) {
8332     unsigned CondCode = cast<ConstantSDNode>(CC)->getZExtValue();
8333
8334     if ((CondCode == X86::COND_AE || CondCode == X86::COND_B) &&
8335         (isAllOnes(Op1) || isAllOnes(Op2)) && (isZero(Op1) || isZero(Op2))) {
8336       SDValue Res = DAG.getNode(X86ISD::SETCC_CARRY, DL, Op.getValueType(),
8337                                 DAG.getConstant(X86::COND_B, MVT::i8), Cond);
8338       if (isAllOnes(Op1) != (CondCode == X86::COND_B))
8339         return DAG.getNOT(DL, Res, Res.getValueType());
8340       return Res;
8341     }
8342   }
8343
8344   // X86ISD::CMOV means set the result (which is operand 1) to the RHS if
8345   // condition is true.
8346   SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::Glue);
8347   SDValue Ops[] = { Op2, Op1, CC, Cond };
8348   return DAG.getNode(X86ISD::CMOV, DL, VTs, Ops, array_lengthof(Ops));
8349 }
8350
8351 // isAndOrOfSingleUseSetCCs - Return true if node is an ISD::AND or
8352 // ISD::OR of two X86ISD::SETCC nodes each of which has no other use apart
8353 // from the AND / OR.
8354 static bool isAndOrOfSetCCs(SDValue Op, unsigned &Opc) {
8355   Opc = Op.getOpcode();
8356   if (Opc != ISD::OR && Opc != ISD::AND)
8357     return false;
8358   return (Op.getOperand(0).getOpcode() == X86ISD::SETCC &&
8359           Op.getOperand(0).hasOneUse() &&
8360           Op.getOperand(1).getOpcode() == X86ISD::SETCC &&
8361           Op.getOperand(1).hasOneUse());
8362 }
8363
8364 // isXor1OfSetCC - Return true if node is an ISD::XOR of a X86ISD::SETCC and
8365 // 1 and that the SETCC node has a single use.
8366 static bool isXor1OfSetCC(SDValue Op) {
8367   if (Op.getOpcode() != ISD::XOR)
8368     return false;
8369   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(Op.getOperand(1));
8370   if (N1C && N1C->getAPIntValue() == 1) {
8371     return Op.getOperand(0).getOpcode() == X86ISD::SETCC &&
8372       Op.getOperand(0).hasOneUse();
8373   }
8374   return false;
8375 }
8376
8377 SDValue X86TargetLowering::LowerBRCOND(SDValue Op, SelectionDAG &DAG) const {
8378   bool addTest = true;
8379   SDValue Chain = Op.getOperand(0);
8380   SDValue Cond  = Op.getOperand(1);
8381   SDValue Dest  = Op.getOperand(2);
8382   DebugLoc dl = Op.getDebugLoc();
8383   SDValue CC;
8384
8385   if (Cond.getOpcode() == ISD::SETCC) {
8386     SDValue NewCond = LowerSETCC(Cond, DAG);
8387     if (NewCond.getNode())
8388       Cond = NewCond;
8389   }
8390 #if 0
8391   // FIXME: LowerXALUO doesn't handle these!!
8392   else if (Cond.getOpcode() == X86ISD::ADD  ||
8393            Cond.getOpcode() == X86ISD::SUB  ||
8394            Cond.getOpcode() == X86ISD::SMUL ||
8395            Cond.getOpcode() == X86ISD::UMUL)
8396     Cond = LowerXALUO(Cond, DAG);
8397 #endif
8398
8399   // Look pass (and (setcc_carry (cmp ...)), 1).
8400   if (Cond.getOpcode() == ISD::AND &&
8401       Cond.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY) {
8402     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Cond.getOperand(1));
8403     if (C && C->getAPIntValue() == 1)
8404       Cond = Cond.getOperand(0);
8405   }
8406
8407   // If condition flag is set by a X86ISD::CMP, then use it as the condition
8408   // setting operand in place of the X86ISD::SETCC.
8409   if (Cond.getOpcode() == X86ISD::SETCC ||
8410       Cond.getOpcode() == X86ISD::SETCC_CARRY) {
8411     CC = Cond.getOperand(0);
8412
8413     SDValue Cmp = Cond.getOperand(1);
8414     unsigned Opc = Cmp.getOpcode();
8415     // FIXME: WHY THE SPECIAL CASING OF LogicalCmp??
8416     if (isX86LogicalCmp(Cmp) || Opc == X86ISD::BT) {
8417       Cond = Cmp;
8418       addTest = false;
8419     } else {
8420       switch (cast<ConstantSDNode>(CC)->getZExtValue()) {
8421       default: break;
8422       case X86::COND_O:
8423       case X86::COND_B:
8424         // These can only come from an arithmetic instruction with overflow,
8425         // e.g. SADDO, UADDO.
8426         Cond = Cond.getNode()->getOperand(1);
8427         addTest = false;
8428         break;
8429       }
8430     }
8431   } else {
8432     unsigned CondOpc;
8433     if (Cond.hasOneUse() && isAndOrOfSetCCs(Cond, CondOpc)) {
8434       SDValue Cmp = Cond.getOperand(0).getOperand(1);
8435       if (CondOpc == ISD::OR) {
8436         // Also, recognize the pattern generated by an FCMP_UNE. We can emit
8437         // two branches instead of an explicit OR instruction with a
8438         // separate test.
8439         if (Cmp == Cond.getOperand(1).getOperand(1) &&
8440             isX86LogicalCmp(Cmp)) {
8441           CC = Cond.getOperand(0).getOperand(0);
8442           Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
8443                               Chain, Dest, CC, Cmp);
8444           CC = Cond.getOperand(1).getOperand(0);
8445           Cond = Cmp;
8446           addTest = false;
8447         }
8448       } else { // ISD::AND
8449         // Also, recognize the pattern generated by an FCMP_OEQ. We can emit
8450         // two branches instead of an explicit AND instruction with a
8451         // separate test. However, we only do this if this block doesn't
8452         // have a fall-through edge, because this requires an explicit
8453         // jmp when the condition is false.
8454         if (Cmp == Cond.getOperand(1).getOperand(1) &&
8455             isX86LogicalCmp(Cmp) &&
8456             Op.getNode()->hasOneUse()) {
8457           X86::CondCode CCode =
8458             (X86::CondCode)Cond.getOperand(0).getConstantOperandVal(0);
8459           CCode = X86::GetOppositeBranchCondition(CCode);
8460           CC = DAG.getConstant(CCode, MVT::i8);
8461           SDNode *User = *Op.getNode()->use_begin();
8462           // Look for an unconditional branch following this conditional branch.
8463           // We need this because we need to reverse the successors in order
8464           // to implement FCMP_OEQ.
8465           if (User->getOpcode() == ISD::BR) {
8466             SDValue FalseBB = User->getOperand(1);
8467             SDNode *NewBR =
8468               DAG.UpdateNodeOperands(User, User->getOperand(0), Dest);
8469             assert(NewBR == User);
8470             (void)NewBR;
8471             Dest = FalseBB;
8472
8473             Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
8474                                 Chain, Dest, CC, Cmp);
8475             X86::CondCode CCode =
8476               (X86::CondCode)Cond.getOperand(1).getConstantOperandVal(0);
8477             CCode = X86::GetOppositeBranchCondition(CCode);
8478             CC = DAG.getConstant(CCode, MVT::i8);
8479             Cond = Cmp;
8480             addTest = false;
8481           }
8482         }
8483       }
8484     } else if (Cond.hasOneUse() && isXor1OfSetCC(Cond)) {
8485       // Recognize for xorb (setcc), 1 patterns. The xor inverts the condition.
8486       // It should be transformed during dag combiner except when the condition
8487       // is set by a arithmetics with overflow node.
8488       X86::CondCode CCode =
8489         (X86::CondCode)Cond.getOperand(0).getConstantOperandVal(0);
8490       CCode = X86::GetOppositeBranchCondition(CCode);
8491       CC = DAG.getConstant(CCode, MVT::i8);
8492       Cond = Cond.getOperand(0).getOperand(1);
8493       addTest = false;
8494     }
8495   }
8496
8497   if (addTest) {
8498     // Look pass the truncate.
8499     if (Cond.getOpcode() == ISD::TRUNCATE)
8500       Cond = Cond.getOperand(0);
8501
8502     // We know the result of AND is compared against zero. Try to match
8503     // it to BT.
8504     if (Cond.getOpcode() == ISD::AND && Cond.hasOneUse()) {
8505       SDValue NewSetCC = LowerToBT(Cond, ISD::SETNE, dl, DAG);
8506       if (NewSetCC.getNode()) {
8507         CC = NewSetCC.getOperand(0);
8508         Cond = NewSetCC.getOperand(1);
8509         addTest = false;
8510       }
8511     }
8512   }
8513
8514   if (addTest) {
8515     CC = DAG.getConstant(X86::COND_NE, MVT::i8);
8516     Cond = EmitTest(Cond, X86::COND_NE, DAG);
8517   }
8518   return DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
8519                      Chain, Dest, CC, Cond);
8520 }
8521
8522
8523 // Lower dynamic stack allocation to _alloca call for Cygwin/Mingw targets.
8524 // Calls to _alloca is needed to probe the stack when allocating more than 4k
8525 // bytes in one go. Touching the stack at 4K increments is necessary to ensure
8526 // that the guard pages used by the OS virtual memory manager are allocated in
8527 // correct sequence.
8528 SDValue
8529 X86TargetLowering::LowerDYNAMIC_STACKALLOC(SDValue Op,
8530                                            SelectionDAG &DAG) const {
8531   assert((Subtarget->isTargetCygMing() || Subtarget->isTargetWindows()) &&
8532          "This should be used only on Windows targets");
8533   assert(!Subtarget->isTargetEnvMacho());
8534   DebugLoc dl = Op.getDebugLoc();
8535
8536   // Get the inputs.
8537   SDValue Chain = Op.getOperand(0);
8538   SDValue Size  = Op.getOperand(1);
8539   // FIXME: Ensure alignment here
8540
8541   SDValue Flag;
8542
8543   EVT SPTy = Subtarget->is64Bit() ? MVT::i64 : MVT::i32;
8544   unsigned Reg = (Subtarget->is64Bit() ? X86::RAX : X86::EAX);
8545
8546   Chain = DAG.getCopyToReg(Chain, dl, Reg, Size, Flag);
8547   Flag = Chain.getValue(1);
8548
8549   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
8550
8551   Chain = DAG.getNode(X86ISD::WIN_ALLOCA, dl, NodeTys, Chain, Flag);
8552   Flag = Chain.getValue(1);
8553
8554   Chain = DAG.getCopyFromReg(Chain, dl, X86StackPtr, SPTy).getValue(1);
8555
8556   SDValue Ops1[2] = { Chain.getValue(0), Chain };
8557   return DAG.getMergeValues(Ops1, 2, dl);
8558 }
8559
8560 SDValue X86TargetLowering::LowerVASTART(SDValue Op, SelectionDAG &DAG) const {
8561   MachineFunction &MF = DAG.getMachineFunction();
8562   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
8563
8564   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
8565   DebugLoc DL = Op.getDebugLoc();
8566
8567   if (!Subtarget->is64Bit() || Subtarget->isTargetWin64()) {
8568     // vastart just stores the address of the VarArgsFrameIndex slot into the
8569     // memory location argument.
8570     SDValue FR = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(),
8571                                    getPointerTy());
8572     return DAG.getStore(Op.getOperand(0), DL, FR, Op.getOperand(1),
8573                         MachinePointerInfo(SV), false, false, 0);
8574   }
8575
8576   // __va_list_tag:
8577   //   gp_offset         (0 - 6 * 8)
8578   //   fp_offset         (48 - 48 + 8 * 16)
8579   //   overflow_arg_area (point to parameters coming in memory).
8580   //   reg_save_area
8581   SmallVector<SDValue, 8> MemOps;
8582   SDValue FIN = Op.getOperand(1);
8583   // Store gp_offset
8584   SDValue Store = DAG.getStore(Op.getOperand(0), DL,
8585                                DAG.getConstant(FuncInfo->getVarArgsGPOffset(),
8586                                                MVT::i32),
8587                                FIN, MachinePointerInfo(SV), false, false, 0);
8588   MemOps.push_back(Store);
8589
8590   // Store fp_offset
8591   FIN = DAG.getNode(ISD::ADD, DL, getPointerTy(),
8592                     FIN, DAG.getIntPtrConstant(4));
8593   Store = DAG.getStore(Op.getOperand(0), DL,
8594                        DAG.getConstant(FuncInfo->getVarArgsFPOffset(),
8595                                        MVT::i32),
8596                        FIN, MachinePointerInfo(SV, 4), false, false, 0);
8597   MemOps.push_back(Store);
8598
8599   // Store ptr to overflow_arg_area
8600   FIN = DAG.getNode(ISD::ADD, DL, getPointerTy(),
8601                     FIN, DAG.getIntPtrConstant(4));
8602   SDValue OVFIN = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(),
8603                                     getPointerTy());
8604   Store = DAG.getStore(Op.getOperand(0), DL, OVFIN, FIN,
8605                        MachinePointerInfo(SV, 8),
8606                        false, false, 0);
8607   MemOps.push_back(Store);
8608
8609   // Store ptr to reg_save_area.
8610   FIN = DAG.getNode(ISD::ADD, DL, getPointerTy(),
8611                     FIN, DAG.getIntPtrConstant(8));
8612   SDValue RSFIN = DAG.getFrameIndex(FuncInfo->getRegSaveFrameIndex(),
8613                                     getPointerTy());
8614   Store = DAG.getStore(Op.getOperand(0), DL, RSFIN, FIN,
8615                        MachinePointerInfo(SV, 16), false, false, 0);
8616   MemOps.push_back(Store);
8617   return DAG.getNode(ISD::TokenFactor, DL, MVT::Other,
8618                      &MemOps[0], MemOps.size());
8619 }
8620
8621 SDValue X86TargetLowering::LowerVAARG(SDValue Op, SelectionDAG &DAG) const {
8622   assert(Subtarget->is64Bit() &&
8623          "LowerVAARG only handles 64-bit va_arg!");
8624   assert((Subtarget->isTargetLinux() ||
8625           Subtarget->isTargetDarwin()) &&
8626           "Unhandled target in LowerVAARG");
8627   assert(Op.getNode()->getNumOperands() == 4);
8628   SDValue Chain = Op.getOperand(0);
8629   SDValue SrcPtr = Op.getOperand(1);
8630   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
8631   unsigned Align = Op.getConstantOperandVal(3);
8632   DebugLoc dl = Op.getDebugLoc();
8633
8634   EVT ArgVT = Op.getNode()->getValueType(0);
8635   Type *ArgTy = ArgVT.getTypeForEVT(*DAG.getContext());
8636   uint32_t ArgSize = getTargetData()->getTypeAllocSize(ArgTy);
8637   uint8_t ArgMode;
8638
8639   // Decide which area this value should be read from.
8640   // TODO: Implement the AMD64 ABI in its entirety. This simple
8641   // selection mechanism works only for the basic types.
8642   if (ArgVT == MVT::f80) {
8643     llvm_unreachable("va_arg for f80 not yet implemented");
8644   } else if (ArgVT.isFloatingPoint() && ArgSize <= 16 /*bytes*/) {
8645     ArgMode = 2;  // Argument passed in XMM register. Use fp_offset.
8646   } else if (ArgVT.isInteger() && ArgSize <= 32 /*bytes*/) {
8647     ArgMode = 1;  // Argument passed in GPR64 register(s). Use gp_offset.
8648   } else {
8649     llvm_unreachable("Unhandled argument type in LowerVAARG");
8650   }
8651
8652   if (ArgMode == 2) {
8653     // Sanity Check: Make sure using fp_offset makes sense.
8654     assert(!UseSoftFloat &&
8655            !(DAG.getMachineFunction()
8656                 .getFunction()->hasFnAttr(Attribute::NoImplicitFloat)) &&
8657            Subtarget->hasXMM());
8658   }
8659
8660   // Insert VAARG_64 node into the DAG
8661   // VAARG_64 returns two values: Variable Argument Address, Chain
8662   SmallVector<SDValue, 11> InstOps;
8663   InstOps.push_back(Chain);
8664   InstOps.push_back(SrcPtr);
8665   InstOps.push_back(DAG.getConstant(ArgSize, MVT::i32));
8666   InstOps.push_back(DAG.getConstant(ArgMode, MVT::i8));
8667   InstOps.push_back(DAG.getConstant(Align, MVT::i32));
8668   SDVTList VTs = DAG.getVTList(getPointerTy(), MVT::Other);
8669   SDValue VAARG = DAG.getMemIntrinsicNode(X86ISD::VAARG_64, dl,
8670                                           VTs, &InstOps[0], InstOps.size(),
8671                                           MVT::i64,
8672                                           MachinePointerInfo(SV),
8673                                           /*Align=*/0,
8674                                           /*Volatile=*/false,
8675                                           /*ReadMem=*/true,
8676                                           /*WriteMem=*/true);
8677   Chain = VAARG.getValue(1);
8678
8679   // Load the next argument and return it
8680   return DAG.getLoad(ArgVT, dl,
8681                      Chain,
8682                      VAARG,
8683                      MachinePointerInfo(),
8684                      false, false, 0);
8685 }
8686
8687 SDValue X86TargetLowering::LowerVACOPY(SDValue Op, SelectionDAG &DAG) const {
8688   // X86-64 va_list is a struct { i32, i32, i8*, i8* }.
8689   assert(Subtarget->is64Bit() && "This code only handles 64-bit va_copy!");
8690   SDValue Chain = Op.getOperand(0);
8691   SDValue DstPtr = Op.getOperand(1);
8692   SDValue SrcPtr = Op.getOperand(2);
8693   const Value *DstSV = cast<SrcValueSDNode>(Op.getOperand(3))->getValue();
8694   const Value *SrcSV = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
8695   DebugLoc DL = Op.getDebugLoc();
8696
8697   return DAG.getMemcpy(Chain, DL, DstPtr, SrcPtr,
8698                        DAG.getIntPtrConstant(24), 8, /*isVolatile*/false,
8699                        false,
8700                        MachinePointerInfo(DstSV), MachinePointerInfo(SrcSV));
8701 }
8702
8703 SDValue
8704 X86TargetLowering::LowerINTRINSIC_WO_CHAIN(SDValue Op, SelectionDAG &DAG) const {
8705   DebugLoc dl = Op.getDebugLoc();
8706   unsigned IntNo = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
8707   switch (IntNo) {
8708   default: return SDValue();    // Don't custom lower most intrinsics.
8709   // Comparison intrinsics.
8710   case Intrinsic::x86_sse_comieq_ss:
8711   case Intrinsic::x86_sse_comilt_ss:
8712   case Intrinsic::x86_sse_comile_ss:
8713   case Intrinsic::x86_sse_comigt_ss:
8714   case Intrinsic::x86_sse_comige_ss:
8715   case Intrinsic::x86_sse_comineq_ss:
8716   case Intrinsic::x86_sse_ucomieq_ss:
8717   case Intrinsic::x86_sse_ucomilt_ss:
8718   case Intrinsic::x86_sse_ucomile_ss:
8719   case Intrinsic::x86_sse_ucomigt_ss:
8720   case Intrinsic::x86_sse_ucomige_ss:
8721   case Intrinsic::x86_sse_ucomineq_ss:
8722   case Intrinsic::x86_sse2_comieq_sd:
8723   case Intrinsic::x86_sse2_comilt_sd:
8724   case Intrinsic::x86_sse2_comile_sd:
8725   case Intrinsic::x86_sse2_comigt_sd:
8726   case Intrinsic::x86_sse2_comige_sd:
8727   case Intrinsic::x86_sse2_comineq_sd:
8728   case Intrinsic::x86_sse2_ucomieq_sd:
8729   case Intrinsic::x86_sse2_ucomilt_sd:
8730   case Intrinsic::x86_sse2_ucomile_sd:
8731   case Intrinsic::x86_sse2_ucomigt_sd:
8732   case Intrinsic::x86_sse2_ucomige_sd:
8733   case Intrinsic::x86_sse2_ucomineq_sd: {
8734     unsigned Opc = 0;
8735     ISD::CondCode CC = ISD::SETCC_INVALID;
8736     switch (IntNo) {
8737     default: break;
8738     case Intrinsic::x86_sse_comieq_ss:
8739     case Intrinsic::x86_sse2_comieq_sd:
8740       Opc = X86ISD::COMI;
8741       CC = ISD::SETEQ;
8742       break;
8743     case Intrinsic::x86_sse_comilt_ss:
8744     case Intrinsic::x86_sse2_comilt_sd:
8745       Opc = X86ISD::COMI;
8746       CC = ISD::SETLT;
8747       break;
8748     case Intrinsic::x86_sse_comile_ss:
8749     case Intrinsic::x86_sse2_comile_sd:
8750       Opc = X86ISD::COMI;
8751       CC = ISD::SETLE;
8752       break;
8753     case Intrinsic::x86_sse_comigt_ss:
8754     case Intrinsic::x86_sse2_comigt_sd:
8755       Opc = X86ISD::COMI;
8756       CC = ISD::SETGT;
8757       break;
8758     case Intrinsic::x86_sse_comige_ss:
8759     case Intrinsic::x86_sse2_comige_sd:
8760       Opc = X86ISD::COMI;
8761       CC = ISD::SETGE;
8762       break;
8763     case Intrinsic::x86_sse_comineq_ss:
8764     case Intrinsic::x86_sse2_comineq_sd:
8765       Opc = X86ISD::COMI;
8766       CC = ISD::SETNE;
8767       break;
8768     case Intrinsic::x86_sse_ucomieq_ss:
8769     case Intrinsic::x86_sse2_ucomieq_sd:
8770       Opc = X86ISD::UCOMI;
8771       CC = ISD::SETEQ;
8772       break;
8773     case Intrinsic::x86_sse_ucomilt_ss:
8774     case Intrinsic::x86_sse2_ucomilt_sd:
8775       Opc = X86ISD::UCOMI;
8776       CC = ISD::SETLT;
8777       break;
8778     case Intrinsic::x86_sse_ucomile_ss:
8779     case Intrinsic::x86_sse2_ucomile_sd:
8780       Opc = X86ISD::UCOMI;
8781       CC = ISD::SETLE;
8782       break;
8783     case Intrinsic::x86_sse_ucomigt_ss:
8784     case Intrinsic::x86_sse2_ucomigt_sd:
8785       Opc = X86ISD::UCOMI;
8786       CC = ISD::SETGT;
8787       break;
8788     case Intrinsic::x86_sse_ucomige_ss:
8789     case Intrinsic::x86_sse2_ucomige_sd:
8790       Opc = X86ISD::UCOMI;
8791       CC = ISD::SETGE;
8792       break;
8793     case Intrinsic::x86_sse_ucomineq_ss:
8794     case Intrinsic::x86_sse2_ucomineq_sd:
8795       Opc = X86ISD::UCOMI;
8796       CC = ISD::SETNE;
8797       break;
8798     }
8799
8800     SDValue LHS = Op.getOperand(1);
8801     SDValue RHS = Op.getOperand(2);
8802     unsigned X86CC = TranslateX86CC(CC, true, LHS, RHS, DAG);
8803     assert(X86CC != X86::COND_INVALID && "Unexpected illegal condition!");
8804     SDValue Cond = DAG.getNode(Opc, dl, MVT::i32, LHS, RHS);
8805     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
8806                                 DAG.getConstant(X86CC, MVT::i8), Cond);
8807     return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
8808   }
8809   // ptest and testp intrinsics. The intrinsic these come from are designed to
8810   // return an integer value, not just an instruction so lower it to the ptest
8811   // or testp pattern and a setcc for the result.
8812   case Intrinsic::x86_sse41_ptestz:
8813   case Intrinsic::x86_sse41_ptestc:
8814   case Intrinsic::x86_sse41_ptestnzc:
8815   case Intrinsic::x86_avx_ptestz_256:
8816   case Intrinsic::x86_avx_ptestc_256:
8817   case Intrinsic::x86_avx_ptestnzc_256:
8818   case Intrinsic::x86_avx_vtestz_ps:
8819   case Intrinsic::x86_avx_vtestc_ps:
8820   case Intrinsic::x86_avx_vtestnzc_ps:
8821   case Intrinsic::x86_avx_vtestz_pd:
8822   case Intrinsic::x86_avx_vtestc_pd:
8823   case Intrinsic::x86_avx_vtestnzc_pd:
8824   case Intrinsic::x86_avx_vtestz_ps_256:
8825   case Intrinsic::x86_avx_vtestc_ps_256:
8826   case Intrinsic::x86_avx_vtestnzc_ps_256:
8827   case Intrinsic::x86_avx_vtestz_pd_256:
8828   case Intrinsic::x86_avx_vtestc_pd_256:
8829   case Intrinsic::x86_avx_vtestnzc_pd_256: {
8830     bool IsTestPacked = false;
8831     unsigned X86CC = 0;
8832     switch (IntNo) {
8833     default: llvm_unreachable("Bad fallthrough in Intrinsic lowering.");
8834     case Intrinsic::x86_avx_vtestz_ps:
8835     case Intrinsic::x86_avx_vtestz_pd:
8836     case Intrinsic::x86_avx_vtestz_ps_256:
8837     case Intrinsic::x86_avx_vtestz_pd_256:
8838       IsTestPacked = true; // Fallthrough
8839     case Intrinsic::x86_sse41_ptestz:
8840     case Intrinsic::x86_avx_ptestz_256:
8841       // ZF = 1
8842       X86CC = X86::COND_E;
8843       break;
8844     case Intrinsic::x86_avx_vtestc_ps:
8845     case Intrinsic::x86_avx_vtestc_pd:
8846     case Intrinsic::x86_avx_vtestc_ps_256:
8847     case Intrinsic::x86_avx_vtestc_pd_256:
8848       IsTestPacked = true; // Fallthrough
8849     case Intrinsic::x86_sse41_ptestc:
8850     case Intrinsic::x86_avx_ptestc_256:
8851       // CF = 1
8852       X86CC = X86::COND_B;
8853       break;
8854     case Intrinsic::x86_avx_vtestnzc_ps:
8855     case Intrinsic::x86_avx_vtestnzc_pd:
8856     case Intrinsic::x86_avx_vtestnzc_ps_256:
8857     case Intrinsic::x86_avx_vtestnzc_pd_256:
8858       IsTestPacked = true; // Fallthrough
8859     case Intrinsic::x86_sse41_ptestnzc:
8860     case Intrinsic::x86_avx_ptestnzc_256:
8861       // ZF and CF = 0
8862       X86CC = X86::COND_A;
8863       break;
8864     }
8865
8866     SDValue LHS = Op.getOperand(1);
8867     SDValue RHS = Op.getOperand(2);
8868     unsigned TestOpc = IsTestPacked ? X86ISD::TESTP : X86ISD::PTEST;
8869     SDValue Test = DAG.getNode(TestOpc, dl, MVT::i32, LHS, RHS);
8870     SDValue CC = DAG.getConstant(X86CC, MVT::i8);
8871     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8, CC, Test);
8872     return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
8873   }
8874
8875   // Fix vector shift instructions where the last operand is a non-immediate
8876   // i32 value.
8877   case Intrinsic::x86_sse2_pslli_w:
8878   case Intrinsic::x86_sse2_pslli_d:
8879   case Intrinsic::x86_sse2_pslli_q:
8880   case Intrinsic::x86_sse2_psrli_w:
8881   case Intrinsic::x86_sse2_psrli_d:
8882   case Intrinsic::x86_sse2_psrli_q:
8883   case Intrinsic::x86_sse2_psrai_w:
8884   case Intrinsic::x86_sse2_psrai_d:
8885   case Intrinsic::x86_mmx_pslli_w:
8886   case Intrinsic::x86_mmx_pslli_d:
8887   case Intrinsic::x86_mmx_pslli_q:
8888   case Intrinsic::x86_mmx_psrli_w:
8889   case Intrinsic::x86_mmx_psrli_d:
8890   case Intrinsic::x86_mmx_psrli_q:
8891   case Intrinsic::x86_mmx_psrai_w:
8892   case Intrinsic::x86_mmx_psrai_d: {
8893     SDValue ShAmt = Op.getOperand(2);
8894     if (isa<ConstantSDNode>(ShAmt))
8895       return SDValue();
8896
8897     unsigned NewIntNo = 0;
8898     EVT ShAmtVT = MVT::v4i32;
8899     switch (IntNo) {
8900     case Intrinsic::x86_sse2_pslli_w:
8901       NewIntNo = Intrinsic::x86_sse2_psll_w;
8902       break;
8903     case Intrinsic::x86_sse2_pslli_d:
8904       NewIntNo = Intrinsic::x86_sse2_psll_d;
8905       break;
8906     case Intrinsic::x86_sse2_pslli_q:
8907       NewIntNo = Intrinsic::x86_sse2_psll_q;
8908       break;
8909     case Intrinsic::x86_sse2_psrli_w:
8910       NewIntNo = Intrinsic::x86_sse2_psrl_w;
8911       break;
8912     case Intrinsic::x86_sse2_psrli_d:
8913       NewIntNo = Intrinsic::x86_sse2_psrl_d;
8914       break;
8915     case Intrinsic::x86_sse2_psrli_q:
8916       NewIntNo = Intrinsic::x86_sse2_psrl_q;
8917       break;
8918     case Intrinsic::x86_sse2_psrai_w:
8919       NewIntNo = Intrinsic::x86_sse2_psra_w;
8920       break;
8921     case Intrinsic::x86_sse2_psrai_d:
8922       NewIntNo = Intrinsic::x86_sse2_psra_d;
8923       break;
8924     default: {
8925       ShAmtVT = MVT::v2i32;
8926       switch (IntNo) {
8927       case Intrinsic::x86_mmx_pslli_w:
8928         NewIntNo = Intrinsic::x86_mmx_psll_w;
8929         break;
8930       case Intrinsic::x86_mmx_pslli_d:
8931         NewIntNo = Intrinsic::x86_mmx_psll_d;
8932         break;
8933       case Intrinsic::x86_mmx_pslli_q:
8934         NewIntNo = Intrinsic::x86_mmx_psll_q;
8935         break;
8936       case Intrinsic::x86_mmx_psrli_w:
8937         NewIntNo = Intrinsic::x86_mmx_psrl_w;
8938         break;
8939       case Intrinsic::x86_mmx_psrli_d:
8940         NewIntNo = Intrinsic::x86_mmx_psrl_d;
8941         break;
8942       case Intrinsic::x86_mmx_psrli_q:
8943         NewIntNo = Intrinsic::x86_mmx_psrl_q;
8944         break;
8945       case Intrinsic::x86_mmx_psrai_w:
8946         NewIntNo = Intrinsic::x86_mmx_psra_w;
8947         break;
8948       case Intrinsic::x86_mmx_psrai_d:
8949         NewIntNo = Intrinsic::x86_mmx_psra_d;
8950         break;
8951       default: llvm_unreachable("Impossible intrinsic");  // Can't reach here.
8952       }
8953       break;
8954     }
8955     }
8956
8957     // The vector shift intrinsics with scalars uses 32b shift amounts but
8958     // the sse2/mmx shift instructions reads 64 bits. Set the upper 32 bits
8959     // to be zero.
8960     SDValue ShOps[4];
8961     ShOps[0] = ShAmt;
8962     ShOps[1] = DAG.getConstant(0, MVT::i32);
8963     if (ShAmtVT == MVT::v4i32) {
8964       ShOps[2] = DAG.getUNDEF(MVT::i32);
8965       ShOps[3] = DAG.getUNDEF(MVT::i32);
8966       ShAmt =  DAG.getNode(ISD::BUILD_VECTOR, dl, ShAmtVT, &ShOps[0], 4);
8967     } else {
8968       ShAmt =  DAG.getNode(ISD::BUILD_VECTOR, dl, ShAmtVT, &ShOps[0], 2);
8969 // FIXME this must be lowered to get rid of the invalid type.
8970     }
8971
8972     EVT VT = Op.getValueType();
8973     ShAmt = DAG.getNode(ISD::BITCAST, dl, VT, ShAmt);
8974     return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
8975                        DAG.getConstant(NewIntNo, MVT::i32),
8976                        Op.getOperand(1), ShAmt);
8977   }
8978   }
8979 }
8980
8981 SDValue X86TargetLowering::LowerRETURNADDR(SDValue Op,
8982                                            SelectionDAG &DAG) const {
8983   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
8984   MFI->setReturnAddressIsTaken(true);
8985
8986   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
8987   DebugLoc dl = Op.getDebugLoc();
8988
8989   if (Depth > 0) {
8990     SDValue FrameAddr = LowerFRAMEADDR(Op, DAG);
8991     SDValue Offset =
8992       DAG.getConstant(TD->getPointerSize(),
8993                       Subtarget->is64Bit() ? MVT::i64 : MVT::i32);
8994     return DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(),
8995                        DAG.getNode(ISD::ADD, dl, getPointerTy(),
8996                                    FrameAddr, Offset),
8997                        MachinePointerInfo(), false, false, 0);
8998   }
8999
9000   // Just load the return address.
9001   SDValue RetAddrFI = getReturnAddressFrameIndex(DAG);
9002   return DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(),
9003                      RetAddrFI, MachinePointerInfo(), false, false, 0);
9004 }
9005
9006 SDValue X86TargetLowering::LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) const {
9007   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
9008   MFI->setFrameAddressIsTaken(true);
9009
9010   EVT VT = Op.getValueType();
9011   DebugLoc dl = Op.getDebugLoc();  // FIXME probably not meaningful
9012   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
9013   unsigned FrameReg = Subtarget->is64Bit() ? X86::RBP : X86::EBP;
9014   SDValue FrameAddr = DAG.getCopyFromReg(DAG.getEntryNode(), dl, FrameReg, VT);
9015   while (Depth--)
9016     FrameAddr = DAG.getLoad(VT, dl, DAG.getEntryNode(), FrameAddr,
9017                             MachinePointerInfo(),
9018                             false, false, 0);
9019   return FrameAddr;
9020 }
9021
9022 SDValue X86TargetLowering::LowerFRAME_TO_ARGS_OFFSET(SDValue Op,
9023                                                      SelectionDAG &DAG) const {
9024   return DAG.getIntPtrConstant(2*TD->getPointerSize());
9025 }
9026
9027 SDValue X86TargetLowering::LowerEH_RETURN(SDValue Op, SelectionDAG &DAG) const {
9028   MachineFunction &MF = DAG.getMachineFunction();
9029   SDValue Chain     = Op.getOperand(0);
9030   SDValue Offset    = Op.getOperand(1);
9031   SDValue Handler   = Op.getOperand(2);
9032   DebugLoc dl       = Op.getDebugLoc();
9033
9034   SDValue Frame = DAG.getCopyFromReg(DAG.getEntryNode(), dl,
9035                                      Subtarget->is64Bit() ? X86::RBP : X86::EBP,
9036                                      getPointerTy());
9037   unsigned StoreAddrReg = (Subtarget->is64Bit() ? X86::RCX : X86::ECX);
9038
9039   SDValue StoreAddr = DAG.getNode(ISD::ADD, dl, getPointerTy(), Frame,
9040                                   DAG.getIntPtrConstant(TD->getPointerSize()));
9041   StoreAddr = DAG.getNode(ISD::ADD, dl, getPointerTy(), StoreAddr, Offset);
9042   Chain = DAG.getStore(Chain, dl, Handler, StoreAddr, MachinePointerInfo(),
9043                        false, false, 0);
9044   Chain = DAG.getCopyToReg(Chain, dl, StoreAddrReg, StoreAddr);
9045   MF.getRegInfo().addLiveOut(StoreAddrReg);
9046
9047   return DAG.getNode(X86ISD::EH_RETURN, dl,
9048                      MVT::Other,
9049                      Chain, DAG.getRegister(StoreAddrReg, getPointerTy()));
9050 }
9051
9052 SDValue X86TargetLowering::LowerTRAMPOLINE(SDValue Op,
9053                                              SelectionDAG &DAG) const {
9054   SDValue Root = Op.getOperand(0);
9055   SDValue Trmp = Op.getOperand(1); // trampoline
9056   SDValue FPtr = Op.getOperand(2); // nested function
9057   SDValue Nest = Op.getOperand(3); // 'nest' parameter value
9058   DebugLoc dl  = Op.getDebugLoc();
9059
9060   const Value *TrmpAddr = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
9061
9062   if (Subtarget->is64Bit()) {
9063     SDValue OutChains[6];
9064
9065     // Large code-model.
9066     const unsigned char JMP64r  = 0xFF; // 64-bit jmp through register opcode.
9067     const unsigned char MOV64ri = 0xB8; // X86::MOV64ri opcode.
9068
9069     const unsigned char N86R10 = X86_MC::getX86RegNum(X86::R10);
9070     const unsigned char N86R11 = X86_MC::getX86RegNum(X86::R11);
9071
9072     const unsigned char REX_WB = 0x40 | 0x08 | 0x01; // REX prefix
9073
9074     // Load the pointer to the nested function into R11.
9075     unsigned OpCode = ((MOV64ri | N86R11) << 8) | REX_WB; // movabsq r11
9076     SDValue Addr = Trmp;
9077     OutChains[0] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, MVT::i16),
9078                                 Addr, MachinePointerInfo(TrmpAddr),
9079                                 false, false, 0);
9080
9081     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
9082                        DAG.getConstant(2, MVT::i64));
9083     OutChains[1] = DAG.getStore(Root, dl, FPtr, Addr,
9084                                 MachinePointerInfo(TrmpAddr, 2),
9085                                 false, false, 2);
9086
9087     // Load the 'nest' parameter value into R10.
9088     // R10 is specified in X86CallingConv.td
9089     OpCode = ((MOV64ri | N86R10) << 8) | REX_WB; // movabsq r10
9090     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
9091                        DAG.getConstant(10, MVT::i64));
9092     OutChains[2] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, MVT::i16),
9093                                 Addr, MachinePointerInfo(TrmpAddr, 10),
9094                                 false, false, 0);
9095
9096     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
9097                        DAG.getConstant(12, MVT::i64));
9098     OutChains[3] = DAG.getStore(Root, dl, Nest, Addr,
9099                                 MachinePointerInfo(TrmpAddr, 12),
9100                                 false, false, 2);
9101
9102     // Jump to the nested function.
9103     OpCode = (JMP64r << 8) | REX_WB; // jmpq *...
9104     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
9105                        DAG.getConstant(20, MVT::i64));
9106     OutChains[4] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, MVT::i16),
9107                                 Addr, MachinePointerInfo(TrmpAddr, 20),
9108                                 false, false, 0);
9109
9110     unsigned char ModRM = N86R11 | (4 << 3) | (3 << 6); // ...r11
9111     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
9112                        DAG.getConstant(22, MVT::i64));
9113     OutChains[5] = DAG.getStore(Root, dl, DAG.getConstant(ModRM, MVT::i8), Addr,
9114                                 MachinePointerInfo(TrmpAddr, 22),
9115                                 false, false, 0);
9116
9117     SDValue Ops[] =
9118       { Trmp, DAG.getNode(ISD::TokenFactor, dl, MVT::Other, OutChains, 6) };
9119     return DAG.getMergeValues(Ops, 2, dl);
9120   } else {
9121     const Function *Func =
9122       cast<Function>(cast<SrcValueSDNode>(Op.getOperand(5))->getValue());
9123     CallingConv::ID CC = Func->getCallingConv();
9124     unsigned NestReg;
9125
9126     switch (CC) {
9127     default:
9128       llvm_unreachable("Unsupported calling convention");
9129     case CallingConv::C:
9130     case CallingConv::X86_StdCall: {
9131       // Pass 'nest' parameter in ECX.
9132       // Must be kept in sync with X86CallingConv.td
9133       NestReg = X86::ECX;
9134
9135       // Check that ECX wasn't needed by an 'inreg' parameter.
9136       FunctionType *FTy = Func->getFunctionType();
9137       const AttrListPtr &Attrs = Func->getAttributes();
9138
9139       if (!Attrs.isEmpty() && !Func->isVarArg()) {
9140         unsigned InRegCount = 0;
9141         unsigned Idx = 1;
9142
9143         for (FunctionType::param_iterator I = FTy->param_begin(),
9144              E = FTy->param_end(); I != E; ++I, ++Idx)
9145           if (Attrs.paramHasAttr(Idx, Attribute::InReg))
9146             // FIXME: should only count parameters that are lowered to integers.
9147             InRegCount += (TD->getTypeSizeInBits(*I) + 31) / 32;
9148
9149         if (InRegCount > 2) {
9150           report_fatal_error("Nest register in use - reduce number of inreg"
9151                              " parameters!");
9152         }
9153       }
9154       break;
9155     }
9156     case CallingConv::X86_FastCall:
9157     case CallingConv::X86_ThisCall:
9158     case CallingConv::Fast:
9159       // Pass 'nest' parameter in EAX.
9160       // Must be kept in sync with X86CallingConv.td
9161       NestReg = X86::EAX;
9162       break;
9163     }
9164
9165     SDValue OutChains[4];
9166     SDValue Addr, Disp;
9167
9168     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
9169                        DAG.getConstant(10, MVT::i32));
9170     Disp = DAG.getNode(ISD::SUB, dl, MVT::i32, FPtr, Addr);
9171
9172     // This is storing the opcode for MOV32ri.
9173     const unsigned char MOV32ri = 0xB8; // X86::MOV32ri's opcode byte.
9174     const unsigned char N86Reg = X86_MC::getX86RegNum(NestReg);
9175     OutChains[0] = DAG.getStore(Root, dl,
9176                                 DAG.getConstant(MOV32ri|N86Reg, MVT::i8),
9177                                 Trmp, MachinePointerInfo(TrmpAddr),
9178                                 false, false, 0);
9179
9180     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
9181                        DAG.getConstant(1, MVT::i32));
9182     OutChains[1] = DAG.getStore(Root, dl, Nest, Addr,
9183                                 MachinePointerInfo(TrmpAddr, 1),
9184                                 false, false, 1);
9185
9186     const unsigned char JMP = 0xE9; // jmp <32bit dst> opcode.
9187     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
9188                        DAG.getConstant(5, MVT::i32));
9189     OutChains[2] = DAG.getStore(Root, dl, DAG.getConstant(JMP, MVT::i8), Addr,
9190                                 MachinePointerInfo(TrmpAddr, 5),
9191                                 false, false, 1);
9192
9193     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
9194                        DAG.getConstant(6, MVT::i32));
9195     OutChains[3] = DAG.getStore(Root, dl, Disp, Addr,
9196                                 MachinePointerInfo(TrmpAddr, 6),
9197                                 false, false, 1);
9198
9199     SDValue Ops[] =
9200       { Trmp, DAG.getNode(ISD::TokenFactor, dl, MVT::Other, OutChains, 4) };
9201     return DAG.getMergeValues(Ops, 2, dl);
9202   }
9203 }
9204
9205 SDValue X86TargetLowering::LowerFLT_ROUNDS_(SDValue Op,
9206                                             SelectionDAG &DAG) const {
9207   /*
9208    The rounding mode is in bits 11:10 of FPSR, and has the following
9209    settings:
9210      00 Round to nearest
9211      01 Round to -inf
9212      10 Round to +inf
9213      11 Round to 0
9214
9215   FLT_ROUNDS, on the other hand, expects the following:
9216     -1 Undefined
9217      0 Round to 0
9218      1 Round to nearest
9219      2 Round to +inf
9220      3 Round to -inf
9221
9222   To perform the conversion, we do:
9223     (((((FPSR & 0x800) >> 11) | ((FPSR & 0x400) >> 9)) + 1) & 3)
9224   */
9225
9226   MachineFunction &MF = DAG.getMachineFunction();
9227   const TargetMachine &TM = MF.getTarget();
9228   const TargetFrameLowering &TFI = *TM.getFrameLowering();
9229   unsigned StackAlignment = TFI.getStackAlignment();
9230   EVT VT = Op.getValueType();
9231   DebugLoc DL = Op.getDebugLoc();
9232
9233   // Save FP Control Word to stack slot
9234   int SSFI = MF.getFrameInfo()->CreateStackObject(2, StackAlignment, false);
9235   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
9236
9237
9238   MachineMemOperand *MMO =
9239    MF.getMachineMemOperand(MachinePointerInfo::getFixedStack(SSFI),
9240                            MachineMemOperand::MOStore, 2, 2);
9241
9242   SDValue Ops[] = { DAG.getEntryNode(), StackSlot };
9243   SDValue Chain = DAG.getMemIntrinsicNode(X86ISD::FNSTCW16m, DL,
9244                                           DAG.getVTList(MVT::Other),
9245                                           Ops, 2, MVT::i16, MMO);
9246
9247   // Load FP Control Word from stack slot
9248   SDValue CWD = DAG.getLoad(MVT::i16, DL, Chain, StackSlot,
9249                             MachinePointerInfo(), false, false, 0);
9250
9251   // Transform as necessary
9252   SDValue CWD1 =
9253     DAG.getNode(ISD::SRL, DL, MVT::i16,
9254                 DAG.getNode(ISD::AND, DL, MVT::i16,
9255                             CWD, DAG.getConstant(0x800, MVT::i16)),
9256                 DAG.getConstant(11, MVT::i8));
9257   SDValue CWD2 =
9258     DAG.getNode(ISD::SRL, DL, MVT::i16,
9259                 DAG.getNode(ISD::AND, DL, MVT::i16,
9260                             CWD, DAG.getConstant(0x400, MVT::i16)),
9261                 DAG.getConstant(9, MVT::i8));
9262
9263   SDValue RetVal =
9264     DAG.getNode(ISD::AND, DL, MVT::i16,
9265                 DAG.getNode(ISD::ADD, DL, MVT::i16,
9266                             DAG.getNode(ISD::OR, DL, MVT::i16, CWD1, CWD2),
9267                             DAG.getConstant(1, MVT::i16)),
9268                 DAG.getConstant(3, MVT::i16));
9269
9270
9271   return DAG.getNode((VT.getSizeInBits() < 16 ?
9272                       ISD::TRUNCATE : ISD::ZERO_EXTEND), DL, VT, RetVal);
9273 }
9274
9275 SDValue X86TargetLowering::LowerCTLZ(SDValue Op, SelectionDAG &DAG) const {
9276   EVT VT = Op.getValueType();
9277   EVT OpVT = VT;
9278   unsigned NumBits = VT.getSizeInBits();
9279   DebugLoc dl = Op.getDebugLoc();
9280
9281   Op = Op.getOperand(0);
9282   if (VT == MVT::i8) {
9283     // Zero extend to i32 since there is not an i8 bsr.
9284     OpVT = MVT::i32;
9285     Op = DAG.getNode(ISD::ZERO_EXTEND, dl, OpVT, Op);
9286   }
9287
9288   // Issue a bsr (scan bits in reverse) which also sets EFLAGS.
9289   SDVTList VTs = DAG.getVTList(OpVT, MVT::i32);
9290   Op = DAG.getNode(X86ISD::BSR, dl, VTs, Op);
9291
9292   // If src is zero (i.e. bsr sets ZF), returns NumBits.
9293   SDValue Ops[] = {
9294     Op,
9295     DAG.getConstant(NumBits+NumBits-1, OpVT),
9296     DAG.getConstant(X86::COND_E, MVT::i8),
9297     Op.getValue(1)
9298   };
9299   Op = DAG.getNode(X86ISD::CMOV, dl, OpVT, Ops, array_lengthof(Ops));
9300
9301   // Finally xor with NumBits-1.
9302   Op = DAG.getNode(ISD::XOR, dl, OpVT, Op, DAG.getConstant(NumBits-1, OpVT));
9303
9304   if (VT == MVT::i8)
9305     Op = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op);
9306   return Op;
9307 }
9308
9309 SDValue X86TargetLowering::LowerCTTZ(SDValue Op, SelectionDAG &DAG) const {
9310   EVT VT = Op.getValueType();
9311   EVT OpVT = VT;
9312   unsigned NumBits = VT.getSizeInBits();
9313   DebugLoc dl = Op.getDebugLoc();
9314
9315   Op = Op.getOperand(0);
9316   if (VT == MVT::i8) {
9317     OpVT = MVT::i32;
9318     Op = DAG.getNode(ISD::ZERO_EXTEND, dl, OpVT, Op);
9319   }
9320
9321   // Issue a bsf (scan bits forward) which also sets EFLAGS.
9322   SDVTList VTs = DAG.getVTList(OpVT, MVT::i32);
9323   Op = DAG.getNode(X86ISD::BSF, dl, VTs, Op);
9324
9325   // If src is zero (i.e. bsf sets ZF), returns NumBits.
9326   SDValue Ops[] = {
9327     Op,
9328     DAG.getConstant(NumBits, OpVT),
9329     DAG.getConstant(X86::COND_E, MVT::i8),
9330     Op.getValue(1)
9331   };
9332   Op = DAG.getNode(X86ISD::CMOV, dl, OpVT, Ops, array_lengthof(Ops));
9333
9334   if (VT == MVT::i8)
9335     Op = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op);
9336   return Op;
9337 }
9338
9339 SDValue X86TargetLowering::LowerMUL_V2I64(SDValue Op, SelectionDAG &DAG) const {
9340   EVT VT = Op.getValueType();
9341   assert(VT == MVT::v2i64 && "Only know how to lower V2I64 multiply");
9342   DebugLoc dl = Op.getDebugLoc();
9343
9344   //  ulong2 Ahi = __builtin_ia32_psrlqi128( a, 32);
9345   //  ulong2 Bhi = __builtin_ia32_psrlqi128( b, 32);
9346   //  ulong2 AloBlo = __builtin_ia32_pmuludq128( a, b );
9347   //  ulong2 AloBhi = __builtin_ia32_pmuludq128( a, Bhi );
9348   //  ulong2 AhiBlo = __builtin_ia32_pmuludq128( Ahi, b );
9349   //
9350   //  AloBhi = __builtin_ia32_psllqi128( AloBhi, 32 );
9351   //  AhiBlo = __builtin_ia32_psllqi128( AhiBlo, 32 );
9352   //  return AloBlo + AloBhi + AhiBlo;
9353
9354   SDValue A = Op.getOperand(0);
9355   SDValue B = Op.getOperand(1);
9356
9357   SDValue Ahi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
9358                        DAG.getConstant(Intrinsic::x86_sse2_psrli_q, MVT::i32),
9359                        A, DAG.getConstant(32, MVT::i32));
9360   SDValue Bhi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
9361                        DAG.getConstant(Intrinsic::x86_sse2_psrli_q, MVT::i32),
9362                        B, DAG.getConstant(32, MVT::i32));
9363   SDValue AloBlo = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
9364                        DAG.getConstant(Intrinsic::x86_sse2_pmulu_dq, MVT::i32),
9365                        A, B);
9366   SDValue AloBhi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
9367                        DAG.getConstant(Intrinsic::x86_sse2_pmulu_dq, MVT::i32),
9368                        A, Bhi);
9369   SDValue AhiBlo = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
9370                        DAG.getConstant(Intrinsic::x86_sse2_pmulu_dq, MVT::i32),
9371                        Ahi, B);
9372   AloBhi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
9373                        DAG.getConstant(Intrinsic::x86_sse2_pslli_q, MVT::i32),
9374                        AloBhi, DAG.getConstant(32, MVT::i32));
9375   AhiBlo = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
9376                        DAG.getConstant(Intrinsic::x86_sse2_pslli_q, MVT::i32),
9377                        AhiBlo, DAG.getConstant(32, MVT::i32));
9378   SDValue Res = DAG.getNode(ISD::ADD, dl, VT, AloBlo, AloBhi);
9379   Res = DAG.getNode(ISD::ADD, dl, VT, Res, AhiBlo);
9380   return Res;
9381 }
9382
9383 SDValue X86TargetLowering::LowerShift(SDValue Op, SelectionDAG &DAG) const {
9384
9385   EVT VT = Op.getValueType();
9386   DebugLoc dl = Op.getDebugLoc();
9387   SDValue R = Op.getOperand(0);
9388   SDValue Amt = Op.getOperand(1);
9389   LLVMContext *Context = DAG.getContext();
9390
9391   if (!(Subtarget->hasSSE2() || Subtarget->hasAVX()))
9392     return SDValue();
9393
9394   // Decompose 256-bit shifts into smaller 128-bit shifts.
9395   if (VT.getSizeInBits() == 256) {
9396     int NumElems = VT.getVectorNumElements();
9397     MVT EltVT = VT.getVectorElementType().getSimpleVT();
9398     EVT NewVT = MVT::getVectorVT(EltVT, NumElems/2);
9399
9400     // Extract the two vectors
9401     SDValue V1 = Extract128BitVector(R, DAG.getConstant(0, MVT::i32), DAG, dl);
9402     SDValue V2 = Extract128BitVector(R, DAG.getConstant(NumElems/2, MVT::i32),
9403                                      DAG, dl);
9404
9405     // Recreate the shift amount vectors
9406     SmallVector<SDValue, 4> Amt1Csts;
9407     SmallVector<SDValue, 4> Amt2Csts;
9408     for (int i = 0; i < NumElems/2; ++i)
9409       Amt1Csts.push_back(Amt->getOperand(i));
9410     for (int i = NumElems/2; i < NumElems; ++i)
9411       Amt2Csts.push_back(Amt->getOperand(i));
9412
9413     SDValue Amt1 = DAG.getNode(ISD::BUILD_VECTOR, dl, NewVT,
9414                                &Amt1Csts[0], NumElems/2);
9415     SDValue Amt2 = DAG.getNode(ISD::BUILD_VECTOR, dl, NewVT,
9416                                &Amt2Csts[0], NumElems/2);
9417
9418     // Issue new vector shifts for the smaller types
9419     V1 = DAG.getNode(Op.getOpcode(), dl, NewVT, V1, Amt1);
9420     V2 = DAG.getNode(Op.getOpcode(), dl, NewVT, V2, Amt2);
9421
9422     // Concatenate the result back
9423     return DAG.getNode(ISD::CONCAT_VECTORS, dl, VT, V1, V2);
9424   }
9425
9426   // Optimize shl/srl/sra with constant shift amount.
9427   if (isSplatVector(Amt.getNode())) {
9428     SDValue SclrAmt = Amt->getOperand(0);
9429     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(SclrAmt)) {
9430       uint64_t ShiftAmt = C->getZExtValue();
9431
9432       if (VT == MVT::v2i64 && Op.getOpcode() == ISD::SHL)
9433        return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
9434                      DAG.getConstant(Intrinsic::x86_sse2_pslli_q, MVT::i32),
9435                      R, DAG.getConstant(ShiftAmt, MVT::i32));
9436
9437       if (VT == MVT::v4i32 && Op.getOpcode() == ISD::SHL)
9438        return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
9439                      DAG.getConstant(Intrinsic::x86_sse2_pslli_d, MVT::i32),
9440                      R, DAG.getConstant(ShiftAmt, MVT::i32));
9441
9442       if (VT == MVT::v8i16 && Op.getOpcode() == ISD::SHL)
9443        return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
9444                      DAG.getConstant(Intrinsic::x86_sse2_pslli_w, MVT::i32),
9445                      R, DAG.getConstant(ShiftAmt, MVT::i32));
9446
9447       if (VT == MVT::v2i64 && Op.getOpcode() == ISD::SRL)
9448        return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
9449                      DAG.getConstant(Intrinsic::x86_sse2_psrli_q, MVT::i32),
9450                      R, DAG.getConstant(ShiftAmt, MVT::i32));
9451
9452       if (VT == MVT::v4i32 && Op.getOpcode() == ISD::SRL)
9453        return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
9454                      DAG.getConstant(Intrinsic::x86_sse2_psrli_d, MVT::i32),
9455                      R, DAG.getConstant(ShiftAmt, MVT::i32));
9456
9457       if (VT == MVT::v8i16 && Op.getOpcode() == ISD::SRL)
9458        return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
9459                      DAG.getConstant(Intrinsic::x86_sse2_psrli_w, MVT::i32),
9460                      R, DAG.getConstant(ShiftAmt, MVT::i32));
9461
9462       if (VT == MVT::v4i32 && Op.getOpcode() == ISD::SRA)
9463        return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
9464                      DAG.getConstant(Intrinsic::x86_sse2_psrai_d, MVT::i32),
9465                      R, DAG.getConstant(ShiftAmt, MVT::i32));
9466
9467       if (VT == MVT::v8i16 && Op.getOpcode() == ISD::SRA)
9468        return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
9469                      DAG.getConstant(Intrinsic::x86_sse2_psrai_w, MVT::i32),
9470                      R, DAG.getConstant(ShiftAmt, MVT::i32));
9471     }
9472   }
9473
9474   // Lower SHL with variable shift amount.
9475   if (VT == MVT::v4i32 && Op->getOpcode() == ISD::SHL) {
9476     Op = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
9477                      DAG.getConstant(Intrinsic::x86_sse2_pslli_d, MVT::i32),
9478                      Op.getOperand(1), DAG.getConstant(23, MVT::i32));
9479
9480     ConstantInt *CI = ConstantInt::get(*Context, APInt(32, 0x3f800000U));
9481
9482     std::vector<Constant*> CV(4, CI);
9483     Constant *C = ConstantVector::get(CV);
9484     SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
9485     SDValue Addend = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
9486                                  MachinePointerInfo::getConstantPool(),
9487                                  false, false, 16);
9488
9489     Op = DAG.getNode(ISD::ADD, dl, VT, Op, Addend);
9490     Op = DAG.getNode(ISD::BITCAST, dl, MVT::v4f32, Op);
9491     Op = DAG.getNode(ISD::FP_TO_SINT, dl, VT, Op);
9492     return DAG.getNode(ISD::MUL, dl, VT, Op, R);
9493   }
9494   if (VT == MVT::v16i8 && Op->getOpcode() == ISD::SHL) {
9495     // a = a << 5;
9496     Op = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
9497                      DAG.getConstant(Intrinsic::x86_sse2_pslli_w, MVT::i32),
9498                      Op.getOperand(1), DAG.getConstant(5, MVT::i32));
9499
9500     ConstantInt *CM1 = ConstantInt::get(*Context, APInt(8, 15));
9501     ConstantInt *CM2 = ConstantInt::get(*Context, APInt(8, 63));
9502
9503     std::vector<Constant*> CVM1(16, CM1);
9504     std::vector<Constant*> CVM2(16, CM2);
9505     Constant *C = ConstantVector::get(CVM1);
9506     SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
9507     SDValue M = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
9508                             MachinePointerInfo::getConstantPool(),
9509                             false, false, 16);
9510
9511     // r = pblendv(r, psllw(r & (char16)15, 4), a);
9512     M = DAG.getNode(ISD::AND, dl, VT, R, M);
9513     M = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
9514                     DAG.getConstant(Intrinsic::x86_sse2_pslli_w, MVT::i32), M,
9515                     DAG.getConstant(4, MVT::i32));
9516     R = DAG.getNode(X86ISD::PBLENDVB, dl, VT, R, M, Op);
9517     // a += a
9518     Op = DAG.getNode(ISD::ADD, dl, VT, Op, Op);
9519
9520     C = ConstantVector::get(CVM2);
9521     CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
9522     M = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
9523                     MachinePointerInfo::getConstantPool(),
9524                     false, false, 16);
9525
9526     // r = pblendv(r, psllw(r & (char16)63, 2), a);
9527     M = DAG.getNode(ISD::AND, dl, VT, R, M);
9528     M = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
9529                     DAG.getConstant(Intrinsic::x86_sse2_pslli_w, MVT::i32), M,
9530                     DAG.getConstant(2, MVT::i32));
9531     R = DAG.getNode(X86ISD::PBLENDVB, dl, VT, R, M, Op);
9532     // a += a
9533     Op = DAG.getNode(ISD::ADD, dl, VT, Op, Op);
9534
9535     // return pblendv(r, r+r, a);
9536     R = DAG.getNode(X86ISD::PBLENDVB, dl, VT,
9537                     R, DAG.getNode(ISD::ADD, dl, VT, R, R), Op);
9538     return R;
9539   }
9540   return SDValue();
9541 }
9542
9543 SDValue X86TargetLowering::LowerXALUO(SDValue Op, SelectionDAG &DAG) const {
9544   // Lower the "add/sub/mul with overflow" instruction into a regular ins plus
9545   // a "setcc" instruction that checks the overflow flag. The "brcond" lowering
9546   // looks for this combo and may remove the "setcc" instruction if the "setcc"
9547   // has only one use.
9548   SDNode *N = Op.getNode();
9549   SDValue LHS = N->getOperand(0);
9550   SDValue RHS = N->getOperand(1);
9551   unsigned BaseOp = 0;
9552   unsigned Cond = 0;
9553   DebugLoc DL = Op.getDebugLoc();
9554   switch (Op.getOpcode()) {
9555   default: llvm_unreachable("Unknown ovf instruction!");
9556   case ISD::SADDO:
9557     // A subtract of one will be selected as a INC. Note that INC doesn't
9558     // set CF, so we can't do this for UADDO.
9559     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(RHS))
9560       if (C->isOne()) {
9561         BaseOp = X86ISD::INC;
9562         Cond = X86::COND_O;
9563         break;
9564       }
9565     BaseOp = X86ISD::ADD;
9566     Cond = X86::COND_O;
9567     break;
9568   case ISD::UADDO:
9569     BaseOp = X86ISD::ADD;
9570     Cond = X86::COND_B;
9571     break;
9572   case ISD::SSUBO:
9573     // A subtract of one will be selected as a DEC. Note that DEC doesn't
9574     // set CF, so we can't do this for USUBO.
9575     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(RHS))
9576       if (C->isOne()) {
9577         BaseOp = X86ISD::DEC;
9578         Cond = X86::COND_O;
9579         break;
9580       }
9581     BaseOp = X86ISD::SUB;
9582     Cond = X86::COND_O;
9583     break;
9584   case ISD::USUBO:
9585     BaseOp = X86ISD::SUB;
9586     Cond = X86::COND_B;
9587     break;
9588   case ISD::SMULO:
9589     BaseOp = X86ISD::SMUL;
9590     Cond = X86::COND_O;
9591     break;
9592   case ISD::UMULO: { // i64, i8 = umulo lhs, rhs --> i64, i64, i32 umul lhs,rhs
9593     SDVTList VTs = DAG.getVTList(N->getValueType(0), N->getValueType(0),
9594                                  MVT::i32);
9595     SDValue Sum = DAG.getNode(X86ISD::UMUL, DL, VTs, LHS, RHS);
9596
9597     SDValue SetCC =
9598       DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
9599                   DAG.getConstant(X86::COND_O, MVT::i32),
9600                   SDValue(Sum.getNode(), 2));
9601
9602     return DAG.getNode(ISD::MERGE_VALUES, DL, N->getVTList(), Sum, SetCC);
9603   }
9604   }
9605
9606   // Also sets EFLAGS.
9607   SDVTList VTs = DAG.getVTList(N->getValueType(0), MVT::i32);
9608   SDValue Sum = DAG.getNode(BaseOp, DL, VTs, LHS, RHS);
9609
9610   SDValue SetCC =
9611     DAG.getNode(X86ISD::SETCC, DL, N->getValueType(1),
9612                 DAG.getConstant(Cond, MVT::i32),
9613                 SDValue(Sum.getNode(), 1));
9614
9615   return DAG.getNode(ISD::MERGE_VALUES, DL, N->getVTList(), Sum, SetCC);
9616 }
9617
9618 SDValue X86TargetLowering::LowerSIGN_EXTEND_INREG(SDValue Op, SelectionDAG &DAG) const{
9619   DebugLoc dl = Op.getDebugLoc();
9620   SDNode* Node = Op.getNode();
9621   EVT ExtraVT = cast<VTSDNode>(Node->getOperand(1))->getVT();
9622   EVT VT = Node->getValueType(0);
9623
9624   if (Subtarget->hasSSE2() && VT.isVector()) {
9625     unsigned BitsDiff = VT.getScalarType().getSizeInBits() -
9626                         ExtraVT.getScalarType().getSizeInBits();
9627     SDValue ShAmt = DAG.getConstant(BitsDiff, MVT::i32);
9628
9629     unsigned SHLIntrinsicsID = 0;
9630     unsigned SRAIntrinsicsID = 0;
9631     switch (VT.getSimpleVT().SimpleTy) {
9632       default:
9633         return SDValue();
9634       case MVT::v2i64: {
9635         SHLIntrinsicsID = Intrinsic::x86_sse2_pslli_q;
9636         SRAIntrinsicsID = 0;
9637         break;
9638       }
9639       case MVT::v4i32: {
9640         SHLIntrinsicsID = Intrinsic::x86_sse2_pslli_d;
9641         SRAIntrinsicsID = Intrinsic::x86_sse2_psrai_d;
9642         break;
9643       }
9644       case MVT::v8i16: {
9645         SHLIntrinsicsID = Intrinsic::x86_sse2_pslli_w;
9646         SRAIntrinsicsID = Intrinsic::x86_sse2_psrai_w;
9647         break;
9648       }
9649     }
9650
9651     SDValue Tmp1 = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
9652                          DAG.getConstant(SHLIntrinsicsID, MVT::i32),
9653                          Node->getOperand(0), ShAmt);
9654
9655     // In case of 1 bit sext, no need to shr
9656     if (ExtraVT.getScalarType().getSizeInBits() == 1) return Tmp1;
9657
9658     if (SRAIntrinsicsID) {
9659       Tmp1 = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
9660                          DAG.getConstant(SRAIntrinsicsID, MVT::i32),
9661                          Tmp1, ShAmt);
9662     }
9663     return Tmp1;
9664   }
9665
9666   return SDValue();
9667 }
9668
9669
9670 SDValue X86TargetLowering::LowerMEMBARRIER(SDValue Op, SelectionDAG &DAG) const{
9671   DebugLoc dl = Op.getDebugLoc();
9672
9673   // Go ahead and emit the fence on x86-64 even if we asked for no-sse2.
9674   // There isn't any reason to disable it if the target processor supports it.
9675   if (!Subtarget->hasSSE2() && !Subtarget->is64Bit()) {
9676     SDValue Chain = Op.getOperand(0);
9677     SDValue Zero = DAG.getConstant(0, MVT::i32);
9678     SDValue Ops[] = {
9679       DAG.getRegister(X86::ESP, MVT::i32), // Base
9680       DAG.getTargetConstant(1, MVT::i8),   // Scale
9681       DAG.getRegister(0, MVT::i32),        // Index
9682       DAG.getTargetConstant(0, MVT::i32),  // Disp
9683       DAG.getRegister(0, MVT::i32),        // Segment.
9684       Zero,
9685       Chain
9686     };
9687     SDNode *Res =
9688       DAG.getMachineNode(X86::OR32mrLocked, dl, MVT::Other, Ops,
9689                           array_lengthof(Ops));
9690     return SDValue(Res, 0);
9691   }
9692
9693   unsigned isDev = cast<ConstantSDNode>(Op.getOperand(5))->getZExtValue();
9694   if (!isDev)
9695     return DAG.getNode(X86ISD::MEMBARRIER, dl, MVT::Other, Op.getOperand(0));
9696
9697   unsigned Op1 = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
9698   unsigned Op2 = cast<ConstantSDNode>(Op.getOperand(2))->getZExtValue();
9699   unsigned Op3 = cast<ConstantSDNode>(Op.getOperand(3))->getZExtValue();
9700   unsigned Op4 = cast<ConstantSDNode>(Op.getOperand(4))->getZExtValue();
9701
9702   // def : Pat<(membarrier (i8 0), (i8 0), (i8 0), (i8 1), (i8 1)), (SFENCE)>;
9703   if (!Op1 && !Op2 && !Op3 && Op4)
9704     return DAG.getNode(X86ISD::SFENCE, dl, MVT::Other, Op.getOperand(0));
9705
9706   // def : Pat<(membarrier (i8 1), (i8 0), (i8 0), (i8 0), (i8 1)), (LFENCE)>;
9707   if (Op1 && !Op2 && !Op3 && !Op4)
9708     return DAG.getNode(X86ISD::LFENCE, dl, MVT::Other, Op.getOperand(0));
9709
9710   // def : Pat<(membarrier (i8 imm), (i8 imm), (i8 imm), (i8 imm), (i8 1)),
9711   //           (MFENCE)>;
9712   return DAG.getNode(X86ISD::MFENCE, dl, MVT::Other, Op.getOperand(0));
9713 }
9714
9715 SDValue X86TargetLowering::LowerATOMIC_FENCE(SDValue Op,
9716                                              SelectionDAG &DAG) const {
9717   DebugLoc dl = Op.getDebugLoc();
9718   AtomicOrdering FenceOrdering = static_cast<AtomicOrdering>(
9719     cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue());
9720   SynchronizationScope FenceScope = static_cast<SynchronizationScope>(
9721     cast<ConstantSDNode>(Op.getOperand(2))->getZExtValue());
9722
9723   // The only fence that needs an instruction is a sequentially-consistent
9724   // cross-thread fence.
9725   if (FenceOrdering == SequentiallyConsistent && FenceScope == CrossThread) {
9726     // Use mfence if we have SSE2 or we're on x86-64 (even if we asked for
9727     // no-sse2). There isn't any reason to disable it if the target processor
9728     // supports it.
9729     if (Subtarget->hasSSE2() || Subtarget->is64Bit())
9730       return DAG.getNode(X86ISD::MFENCE, dl, MVT::Other, Op.getOperand(0));
9731
9732     SDValue Chain = Op.getOperand(0);
9733     SDValue Zero = DAG.getConstant(0, MVT::i32);
9734     SDValue Ops[] = {
9735       DAG.getRegister(X86::ESP, MVT::i32), // Base
9736       DAG.getTargetConstant(1, MVT::i8),   // Scale
9737       DAG.getRegister(0, MVT::i32),        // Index
9738       DAG.getTargetConstant(0, MVT::i32),  // Disp
9739       DAG.getRegister(0, MVT::i32),        // Segment.
9740       Zero,
9741       Chain
9742     };
9743     SDNode *Res =
9744       DAG.getMachineNode(X86::OR32mrLocked, dl, MVT::Other, Ops,
9745                          array_lengthof(Ops));
9746     return SDValue(Res, 0);
9747   }
9748
9749   // MEMBARRIER is a compiler barrier; it codegens to a no-op.
9750   return DAG.getNode(X86ISD::MEMBARRIER, dl, MVT::Other, Op.getOperand(0));
9751 }
9752
9753
9754 SDValue X86TargetLowering::LowerCMP_SWAP(SDValue Op, SelectionDAG &DAG) const {
9755   EVT T = Op.getValueType();
9756   DebugLoc DL = Op.getDebugLoc();
9757   unsigned Reg = 0;
9758   unsigned size = 0;
9759   switch(T.getSimpleVT().SimpleTy) {
9760   default:
9761     assert(false && "Invalid value type!");
9762   case MVT::i8:  Reg = X86::AL;  size = 1; break;
9763   case MVT::i16: Reg = X86::AX;  size = 2; break;
9764   case MVT::i32: Reg = X86::EAX; size = 4; break;
9765   case MVT::i64:
9766     assert(Subtarget->is64Bit() && "Node not type legal!");
9767     Reg = X86::RAX; size = 8;
9768     break;
9769   }
9770   SDValue cpIn = DAG.getCopyToReg(Op.getOperand(0), DL, Reg,
9771                                     Op.getOperand(2), SDValue());
9772   SDValue Ops[] = { cpIn.getValue(0),
9773                     Op.getOperand(1),
9774                     Op.getOperand(3),
9775                     DAG.getTargetConstant(size, MVT::i8),
9776                     cpIn.getValue(1) };
9777   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Glue);
9778   MachineMemOperand *MMO = cast<AtomicSDNode>(Op)->getMemOperand();
9779   SDValue Result = DAG.getMemIntrinsicNode(X86ISD::LCMPXCHG_DAG, DL, Tys,
9780                                            Ops, 5, T, MMO);
9781   SDValue cpOut =
9782     DAG.getCopyFromReg(Result.getValue(0), DL, Reg, T, Result.getValue(1));
9783   return cpOut;
9784 }
9785
9786 SDValue X86TargetLowering::LowerREADCYCLECOUNTER(SDValue Op,
9787                                                  SelectionDAG &DAG) const {
9788   assert(Subtarget->is64Bit() && "Result not type legalized?");
9789   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Glue);
9790   SDValue TheChain = Op.getOperand(0);
9791   DebugLoc dl = Op.getDebugLoc();
9792   SDValue rd = DAG.getNode(X86ISD::RDTSC_DAG, dl, Tys, &TheChain, 1);
9793   SDValue rax = DAG.getCopyFromReg(rd, dl, X86::RAX, MVT::i64, rd.getValue(1));
9794   SDValue rdx = DAG.getCopyFromReg(rax.getValue(1), dl, X86::RDX, MVT::i64,
9795                                    rax.getValue(2));
9796   SDValue Tmp = DAG.getNode(ISD::SHL, dl, MVT::i64, rdx,
9797                             DAG.getConstant(32, MVT::i8));
9798   SDValue Ops[] = {
9799     DAG.getNode(ISD::OR, dl, MVT::i64, rax, Tmp),
9800     rdx.getValue(1)
9801   };
9802   return DAG.getMergeValues(Ops, 2, dl);
9803 }
9804
9805 SDValue X86TargetLowering::LowerBITCAST(SDValue Op,
9806                                             SelectionDAG &DAG) const {
9807   EVT SrcVT = Op.getOperand(0).getValueType();
9808   EVT DstVT = Op.getValueType();
9809   assert(Subtarget->is64Bit() && !Subtarget->hasSSE2() &&
9810          Subtarget->hasMMX() && "Unexpected custom BITCAST");
9811   assert((DstVT == MVT::i64 ||
9812           (DstVT.isVector() && DstVT.getSizeInBits()==64)) &&
9813          "Unexpected custom BITCAST");
9814   // i64 <=> MMX conversions are Legal.
9815   if (SrcVT==MVT::i64 && DstVT.isVector())
9816     return Op;
9817   if (DstVT==MVT::i64 && SrcVT.isVector())
9818     return Op;
9819   // MMX <=> MMX conversions are Legal.
9820   if (SrcVT.isVector() && DstVT.isVector())
9821     return Op;
9822   // All other conversions need to be expanded.
9823   return SDValue();
9824 }
9825
9826 SDValue X86TargetLowering::LowerLOAD_SUB(SDValue Op, SelectionDAG &DAG) const {
9827   SDNode *Node = Op.getNode();
9828   DebugLoc dl = Node->getDebugLoc();
9829   EVT T = Node->getValueType(0);
9830   SDValue negOp = DAG.getNode(ISD::SUB, dl, T,
9831                               DAG.getConstant(0, T), Node->getOperand(2));
9832   return DAG.getAtomic(ISD::ATOMIC_LOAD_ADD, dl,
9833                        cast<AtomicSDNode>(Node)->getMemoryVT(),
9834                        Node->getOperand(0),
9835                        Node->getOperand(1), negOp,
9836                        cast<AtomicSDNode>(Node)->getSrcValue(),
9837                        cast<AtomicSDNode>(Node)->getAlignment(),
9838                        cast<AtomicSDNode>(Node)->getOrdering(),
9839                        cast<AtomicSDNode>(Node)->getSynchScope());
9840 }
9841
9842 static SDValue LowerADDC_ADDE_SUBC_SUBE(SDValue Op, SelectionDAG &DAG) {
9843   EVT VT = Op.getNode()->getValueType(0);
9844
9845   // Let legalize expand this if it isn't a legal type yet.
9846   if (!DAG.getTargetLoweringInfo().isTypeLegal(VT))
9847     return SDValue();
9848
9849   SDVTList VTs = DAG.getVTList(VT, MVT::i32);
9850
9851   unsigned Opc;
9852   bool ExtraOp = false;
9853   switch (Op.getOpcode()) {
9854   default: assert(0 && "Invalid code");
9855   case ISD::ADDC: Opc = X86ISD::ADD; break;
9856   case ISD::ADDE: Opc = X86ISD::ADC; ExtraOp = true; break;
9857   case ISD::SUBC: Opc = X86ISD::SUB; break;
9858   case ISD::SUBE: Opc = X86ISD::SBB; ExtraOp = true; break;
9859   }
9860
9861   if (!ExtraOp)
9862     return DAG.getNode(Opc, Op->getDebugLoc(), VTs, Op.getOperand(0),
9863                        Op.getOperand(1));
9864   return DAG.getNode(Opc, Op->getDebugLoc(), VTs, Op.getOperand(0),
9865                      Op.getOperand(1), Op.getOperand(2));
9866 }
9867
9868 /// LowerOperation - Provide custom lowering hooks for some operations.
9869 ///
9870 SDValue X86TargetLowering::LowerOperation(SDValue Op, SelectionDAG &DAG) const {
9871   switch (Op.getOpcode()) {
9872   default: llvm_unreachable("Should not custom lower this!");
9873   case ISD::SIGN_EXTEND_INREG:  return LowerSIGN_EXTEND_INREG(Op,DAG);
9874   case ISD::MEMBARRIER:         return LowerMEMBARRIER(Op,DAG);
9875   case ISD::ATOMIC_FENCE:       return LowerATOMIC_FENCE(Op,DAG);
9876   case ISD::ATOMIC_CMP_SWAP:    return LowerCMP_SWAP(Op,DAG);
9877   case ISD::ATOMIC_LOAD_SUB:    return LowerLOAD_SUB(Op,DAG);
9878   case ISD::BUILD_VECTOR:       return LowerBUILD_VECTOR(Op, DAG);
9879   case ISD::CONCAT_VECTORS:     return LowerCONCAT_VECTORS(Op, DAG);
9880   case ISD::VECTOR_SHUFFLE:     return LowerVECTOR_SHUFFLE(Op, DAG);
9881   case ISD::EXTRACT_VECTOR_ELT: return LowerEXTRACT_VECTOR_ELT(Op, DAG);
9882   case ISD::INSERT_VECTOR_ELT:  return LowerINSERT_VECTOR_ELT(Op, DAG);
9883   case ISD::EXTRACT_SUBVECTOR:  return LowerEXTRACT_SUBVECTOR(Op, DAG);
9884   case ISD::INSERT_SUBVECTOR:   return LowerINSERT_SUBVECTOR(Op, DAG);
9885   case ISD::SCALAR_TO_VECTOR:   return LowerSCALAR_TO_VECTOR(Op, DAG);
9886   case ISD::ConstantPool:       return LowerConstantPool(Op, DAG);
9887   case ISD::GlobalAddress:      return LowerGlobalAddress(Op, DAG);
9888   case ISD::GlobalTLSAddress:   return LowerGlobalTLSAddress(Op, DAG);
9889   case ISD::ExternalSymbol:     return LowerExternalSymbol(Op, DAG);
9890   case ISD::BlockAddress:       return LowerBlockAddress(Op, DAG);
9891   case ISD::SHL_PARTS:
9892   case ISD::SRA_PARTS:
9893   case ISD::SRL_PARTS:          return LowerShiftParts(Op, DAG);
9894   case ISD::SINT_TO_FP:         return LowerSINT_TO_FP(Op, DAG);
9895   case ISD::UINT_TO_FP:         return LowerUINT_TO_FP(Op, DAG);
9896   case ISD::FP_TO_SINT:         return LowerFP_TO_SINT(Op, DAG);
9897   case ISD::FP_TO_UINT:         return LowerFP_TO_UINT(Op, DAG);
9898   case ISD::FABS:               return LowerFABS(Op, DAG);
9899   case ISD::FNEG:               return LowerFNEG(Op, DAG);
9900   case ISD::FCOPYSIGN:          return LowerFCOPYSIGN(Op, DAG);
9901   case ISD::FGETSIGN:           return LowerFGETSIGN(Op, DAG);
9902   case ISD::SETCC:              return LowerSETCC(Op, DAG);
9903   case ISD::VSETCC:             return LowerVSETCC(Op, DAG);
9904   case ISD::SELECT:             return LowerSELECT(Op, DAG);
9905   case ISD::BRCOND:             return LowerBRCOND(Op, DAG);
9906   case ISD::JumpTable:          return LowerJumpTable(Op, DAG);
9907   case ISD::VASTART:            return LowerVASTART(Op, DAG);
9908   case ISD::VAARG:              return LowerVAARG(Op, DAG);
9909   case ISD::VACOPY:             return LowerVACOPY(Op, DAG);
9910   case ISD::INTRINSIC_WO_CHAIN: return LowerINTRINSIC_WO_CHAIN(Op, DAG);
9911   case ISD::RETURNADDR:         return LowerRETURNADDR(Op, DAG);
9912   case ISD::FRAMEADDR:          return LowerFRAMEADDR(Op, DAG);
9913   case ISD::FRAME_TO_ARGS_OFFSET:
9914                                 return LowerFRAME_TO_ARGS_OFFSET(Op, DAG);
9915   case ISD::DYNAMIC_STACKALLOC: return LowerDYNAMIC_STACKALLOC(Op, DAG);
9916   case ISD::EH_RETURN:          return LowerEH_RETURN(Op, DAG);
9917   case ISD::TRAMPOLINE:         return LowerTRAMPOLINE(Op, DAG);
9918   case ISD::FLT_ROUNDS_:        return LowerFLT_ROUNDS_(Op, DAG);
9919   case ISD::CTLZ:               return LowerCTLZ(Op, DAG);
9920   case ISD::CTTZ:               return LowerCTTZ(Op, DAG);
9921   case ISD::MUL:                return LowerMUL_V2I64(Op, DAG);
9922   case ISD::SRA:
9923   case ISD::SRL:
9924   case ISD::SHL:                return LowerShift(Op, DAG);
9925   case ISD::SADDO:
9926   case ISD::UADDO:
9927   case ISD::SSUBO:
9928   case ISD::USUBO:
9929   case ISD::SMULO:
9930   case ISD::UMULO:              return LowerXALUO(Op, DAG);
9931   case ISD::READCYCLECOUNTER:   return LowerREADCYCLECOUNTER(Op, DAG);
9932   case ISD::BITCAST:            return LowerBITCAST(Op, DAG);
9933   case ISD::ADDC:
9934   case ISD::ADDE:
9935   case ISD::SUBC:
9936   case ISD::SUBE:               return LowerADDC_ADDE_SUBC_SUBE(Op, DAG);
9937   }
9938 }
9939
9940 void X86TargetLowering::
9941 ReplaceATOMIC_BINARY_64(SDNode *Node, SmallVectorImpl<SDValue>&Results,
9942                         SelectionDAG &DAG, unsigned NewOp) const {
9943   EVT T = Node->getValueType(0);
9944   DebugLoc dl = Node->getDebugLoc();
9945   assert (T == MVT::i64 && "Only know how to expand i64 atomics");
9946
9947   SDValue Chain = Node->getOperand(0);
9948   SDValue In1 = Node->getOperand(1);
9949   SDValue In2L = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
9950                              Node->getOperand(2), DAG.getIntPtrConstant(0));
9951   SDValue In2H = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
9952                              Node->getOperand(2), DAG.getIntPtrConstant(1));
9953   SDValue Ops[] = { Chain, In1, In2L, In2H };
9954   SDVTList Tys = DAG.getVTList(MVT::i32, MVT::i32, MVT::Other);
9955   SDValue Result =
9956     DAG.getMemIntrinsicNode(NewOp, dl, Tys, Ops, 4, MVT::i64,
9957                             cast<MemSDNode>(Node)->getMemOperand());
9958   SDValue OpsF[] = { Result.getValue(0), Result.getValue(1)};
9959   Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, OpsF, 2));
9960   Results.push_back(Result.getValue(2));
9961 }
9962
9963 /// ReplaceNodeResults - Replace a node with an illegal result type
9964 /// with a new node built out of custom code.
9965 void X86TargetLowering::ReplaceNodeResults(SDNode *N,
9966                                            SmallVectorImpl<SDValue>&Results,
9967                                            SelectionDAG &DAG) const {
9968   DebugLoc dl = N->getDebugLoc();
9969   switch (N->getOpcode()) {
9970   default:
9971     assert(false && "Do not know how to custom type legalize this operation!");
9972     return;
9973   case ISD::SIGN_EXTEND_INREG:
9974   case ISD::ADDC:
9975   case ISD::ADDE:
9976   case ISD::SUBC:
9977   case ISD::SUBE:
9978     // We don't want to expand or promote these.
9979     return;
9980   case ISD::FP_TO_SINT: {
9981     std::pair<SDValue,SDValue> Vals =
9982         FP_TO_INTHelper(SDValue(N, 0), DAG, true);
9983     SDValue FIST = Vals.first, StackSlot = Vals.second;
9984     if (FIST.getNode() != 0) {
9985       EVT VT = N->getValueType(0);
9986       // Return a load from the stack slot.
9987       Results.push_back(DAG.getLoad(VT, dl, FIST, StackSlot,
9988                                     MachinePointerInfo(), false, false, 0));
9989     }
9990     return;
9991   }
9992   case ISD::READCYCLECOUNTER: {
9993     SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Glue);
9994     SDValue TheChain = N->getOperand(0);
9995     SDValue rd = DAG.getNode(X86ISD::RDTSC_DAG, dl, Tys, &TheChain, 1);
9996     SDValue eax = DAG.getCopyFromReg(rd, dl, X86::EAX, MVT::i32,
9997                                      rd.getValue(1));
9998     SDValue edx = DAG.getCopyFromReg(eax.getValue(1), dl, X86::EDX, MVT::i32,
9999                                      eax.getValue(2));
10000     // Use a buildpair to merge the two 32-bit values into a 64-bit one.
10001     SDValue Ops[] = { eax, edx };
10002     Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, Ops, 2));
10003     Results.push_back(edx.getValue(1));
10004     return;
10005   }
10006   case ISD::ATOMIC_CMP_SWAP: {
10007     EVT T = N->getValueType(0);
10008     assert (T == MVT::i64 && "Only know how to expand i64 Cmp and Swap");
10009     SDValue cpInL, cpInH;
10010     cpInL = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(2),
10011                         DAG.getConstant(0, MVT::i32));
10012     cpInH = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(2),
10013                         DAG.getConstant(1, MVT::i32));
10014     cpInL = DAG.getCopyToReg(N->getOperand(0), dl, X86::EAX, cpInL, SDValue());
10015     cpInH = DAG.getCopyToReg(cpInL.getValue(0), dl, X86::EDX, cpInH,
10016                              cpInL.getValue(1));
10017     SDValue swapInL, swapInH;
10018     swapInL = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(3),
10019                           DAG.getConstant(0, MVT::i32));
10020     swapInH = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(3),
10021                           DAG.getConstant(1, MVT::i32));
10022     swapInL = DAG.getCopyToReg(cpInH.getValue(0), dl, X86::EBX, swapInL,
10023                                cpInH.getValue(1));
10024     swapInH = DAG.getCopyToReg(swapInL.getValue(0), dl, X86::ECX, swapInH,
10025                                swapInL.getValue(1));
10026     SDValue Ops[] = { swapInH.getValue(0),
10027                       N->getOperand(1),
10028                       swapInH.getValue(1) };
10029     SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Glue);
10030     MachineMemOperand *MMO = cast<AtomicSDNode>(N)->getMemOperand();
10031     SDValue Result = DAG.getMemIntrinsicNode(X86ISD::LCMPXCHG8_DAG, dl, Tys,
10032                                              Ops, 3, T, MMO);
10033     SDValue cpOutL = DAG.getCopyFromReg(Result.getValue(0), dl, X86::EAX,
10034                                         MVT::i32, Result.getValue(1));
10035     SDValue cpOutH = DAG.getCopyFromReg(cpOutL.getValue(1), dl, X86::EDX,
10036                                         MVT::i32, cpOutL.getValue(2));
10037     SDValue OpsF[] = { cpOutL.getValue(0), cpOutH.getValue(0)};
10038     Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, OpsF, 2));
10039     Results.push_back(cpOutH.getValue(1));
10040     return;
10041   }
10042   case ISD::ATOMIC_LOAD_ADD:
10043     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMADD64_DAG);
10044     return;
10045   case ISD::ATOMIC_LOAD_AND:
10046     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMAND64_DAG);
10047     return;
10048   case ISD::ATOMIC_LOAD_NAND:
10049     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMNAND64_DAG);
10050     return;
10051   case ISD::ATOMIC_LOAD_OR:
10052     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMOR64_DAG);
10053     return;
10054   case ISD::ATOMIC_LOAD_SUB:
10055     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMSUB64_DAG);
10056     return;
10057   case ISD::ATOMIC_LOAD_XOR:
10058     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMXOR64_DAG);
10059     return;
10060   case ISD::ATOMIC_SWAP:
10061     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMSWAP64_DAG);
10062     return;
10063   }
10064 }
10065
10066 const char *X86TargetLowering::getTargetNodeName(unsigned Opcode) const {
10067   switch (Opcode) {
10068   default: return NULL;
10069   case X86ISD::BSF:                return "X86ISD::BSF";
10070   case X86ISD::BSR:                return "X86ISD::BSR";
10071   case X86ISD::SHLD:               return "X86ISD::SHLD";
10072   case X86ISD::SHRD:               return "X86ISD::SHRD";
10073   case X86ISD::FAND:               return "X86ISD::FAND";
10074   case X86ISD::FOR:                return "X86ISD::FOR";
10075   case X86ISD::FXOR:               return "X86ISD::FXOR";
10076   case X86ISD::FSRL:               return "X86ISD::FSRL";
10077   case X86ISD::FILD:               return "X86ISD::FILD";
10078   case X86ISD::FILD_FLAG:          return "X86ISD::FILD_FLAG";
10079   case X86ISD::FP_TO_INT16_IN_MEM: return "X86ISD::FP_TO_INT16_IN_MEM";
10080   case X86ISD::FP_TO_INT32_IN_MEM: return "X86ISD::FP_TO_INT32_IN_MEM";
10081   case X86ISD::FP_TO_INT64_IN_MEM: return "X86ISD::FP_TO_INT64_IN_MEM";
10082   case X86ISD::FLD:                return "X86ISD::FLD";
10083   case X86ISD::FST:                return "X86ISD::FST";
10084   case X86ISD::CALL:               return "X86ISD::CALL";
10085   case X86ISD::RDTSC_DAG:          return "X86ISD::RDTSC_DAG";
10086   case X86ISD::BT:                 return "X86ISD::BT";
10087   case X86ISD::CMP:                return "X86ISD::CMP";
10088   case X86ISD::COMI:               return "X86ISD::COMI";
10089   case X86ISD::UCOMI:              return "X86ISD::UCOMI";
10090   case X86ISD::SETCC:              return "X86ISD::SETCC";
10091   case X86ISD::SETCC_CARRY:        return "X86ISD::SETCC_CARRY";
10092   case X86ISD::FSETCCsd:           return "X86ISD::FSETCCsd";
10093   case X86ISD::FSETCCss:           return "X86ISD::FSETCCss";
10094   case X86ISD::CMOV:               return "X86ISD::CMOV";
10095   case X86ISD::BRCOND:             return "X86ISD::BRCOND";
10096   case X86ISD::RET_FLAG:           return "X86ISD::RET_FLAG";
10097   case X86ISD::REP_STOS:           return "X86ISD::REP_STOS";
10098   case X86ISD::REP_MOVS:           return "X86ISD::REP_MOVS";
10099   case X86ISD::GlobalBaseReg:      return "X86ISD::GlobalBaseReg";
10100   case X86ISD::Wrapper:            return "X86ISD::Wrapper";
10101   case X86ISD::WrapperRIP:         return "X86ISD::WrapperRIP";
10102   case X86ISD::PEXTRB:             return "X86ISD::PEXTRB";
10103   case X86ISD::PEXTRW:             return "X86ISD::PEXTRW";
10104   case X86ISD::INSERTPS:           return "X86ISD::INSERTPS";
10105   case X86ISD::PINSRB:             return "X86ISD::PINSRB";
10106   case X86ISD::PINSRW:             return "X86ISD::PINSRW";
10107   case X86ISD::PSHUFB:             return "X86ISD::PSHUFB";
10108   case X86ISD::ANDNP:              return "X86ISD::ANDNP";
10109   case X86ISD::PSIGNB:             return "X86ISD::PSIGNB";
10110   case X86ISD::PSIGNW:             return "X86ISD::PSIGNW";
10111   case X86ISD::PSIGND:             return "X86ISD::PSIGND";
10112   case X86ISD::PBLENDVB:           return "X86ISD::PBLENDVB";
10113   case X86ISD::FMAX:               return "X86ISD::FMAX";
10114   case X86ISD::FMIN:               return "X86ISD::FMIN";
10115   case X86ISD::FRSQRT:             return "X86ISD::FRSQRT";
10116   case X86ISD::FRCP:               return "X86ISD::FRCP";
10117   case X86ISD::TLSADDR:            return "X86ISD::TLSADDR";
10118   case X86ISD::TLSCALL:            return "X86ISD::TLSCALL";
10119   case X86ISD::EH_RETURN:          return "X86ISD::EH_RETURN";
10120   case X86ISD::TC_RETURN:          return "X86ISD::TC_RETURN";
10121   case X86ISD::FNSTCW16m:          return "X86ISD::FNSTCW16m";
10122   case X86ISD::LCMPXCHG_DAG:       return "X86ISD::LCMPXCHG_DAG";
10123   case X86ISD::LCMPXCHG8_DAG:      return "X86ISD::LCMPXCHG8_DAG";
10124   case X86ISD::ATOMADD64_DAG:      return "X86ISD::ATOMADD64_DAG";
10125   case X86ISD::ATOMSUB64_DAG:      return "X86ISD::ATOMSUB64_DAG";
10126   case X86ISD::ATOMOR64_DAG:       return "X86ISD::ATOMOR64_DAG";
10127   case X86ISD::ATOMXOR64_DAG:      return "X86ISD::ATOMXOR64_DAG";
10128   case X86ISD::ATOMAND64_DAG:      return "X86ISD::ATOMAND64_DAG";
10129   case X86ISD::ATOMNAND64_DAG:     return "X86ISD::ATOMNAND64_DAG";
10130   case X86ISD::VZEXT_MOVL:         return "X86ISD::VZEXT_MOVL";
10131   case X86ISD::VZEXT_LOAD:         return "X86ISD::VZEXT_LOAD";
10132   case X86ISD::VSHL:               return "X86ISD::VSHL";
10133   case X86ISD::VSRL:               return "X86ISD::VSRL";
10134   case X86ISD::CMPPD:              return "X86ISD::CMPPD";
10135   case X86ISD::CMPPS:              return "X86ISD::CMPPS";
10136   case X86ISD::PCMPEQB:            return "X86ISD::PCMPEQB";
10137   case X86ISD::PCMPEQW:            return "X86ISD::PCMPEQW";
10138   case X86ISD::PCMPEQD:            return "X86ISD::PCMPEQD";
10139   case X86ISD::PCMPEQQ:            return "X86ISD::PCMPEQQ";
10140   case X86ISD::PCMPGTB:            return "X86ISD::PCMPGTB";
10141   case X86ISD::PCMPGTW:            return "X86ISD::PCMPGTW";
10142   case X86ISD::PCMPGTD:            return "X86ISD::PCMPGTD";
10143   case X86ISD::PCMPGTQ:            return "X86ISD::PCMPGTQ";
10144   case X86ISD::ADD:                return "X86ISD::ADD";
10145   case X86ISD::SUB:                return "X86ISD::SUB";
10146   case X86ISD::ADC:                return "X86ISD::ADC";
10147   case X86ISD::SBB:                return "X86ISD::SBB";
10148   case X86ISD::SMUL:               return "X86ISD::SMUL";
10149   case X86ISD::UMUL:               return "X86ISD::UMUL";
10150   case X86ISD::INC:                return "X86ISD::INC";
10151   case X86ISD::DEC:                return "X86ISD::DEC";
10152   case X86ISD::OR:                 return "X86ISD::OR";
10153   case X86ISD::XOR:                return "X86ISD::XOR";
10154   case X86ISD::AND:                return "X86ISD::AND";
10155   case X86ISD::MUL_IMM:            return "X86ISD::MUL_IMM";
10156   case X86ISD::PTEST:              return "X86ISD::PTEST";
10157   case X86ISD::TESTP:              return "X86ISD::TESTP";
10158   case X86ISD::PALIGN:             return "X86ISD::PALIGN";
10159   case X86ISD::PSHUFD:             return "X86ISD::PSHUFD";
10160   case X86ISD::PSHUFHW:            return "X86ISD::PSHUFHW";
10161   case X86ISD::PSHUFHW_LD:         return "X86ISD::PSHUFHW_LD";
10162   case X86ISD::PSHUFLW:            return "X86ISD::PSHUFLW";
10163   case X86ISD::PSHUFLW_LD:         return "X86ISD::PSHUFLW_LD";
10164   case X86ISD::SHUFPS:             return "X86ISD::SHUFPS";
10165   case X86ISD::SHUFPD:             return "X86ISD::SHUFPD";
10166   case X86ISD::MOVLHPS:            return "X86ISD::MOVLHPS";
10167   case X86ISD::MOVLHPD:            return "X86ISD::MOVLHPD";
10168   case X86ISD::MOVHLPS:            return "X86ISD::MOVHLPS";
10169   case X86ISD::MOVHLPD:            return "X86ISD::MOVHLPD";
10170   case X86ISD::MOVLPS:             return "X86ISD::MOVLPS";
10171   case X86ISD::MOVLPD:             return "X86ISD::MOVLPD";
10172   case X86ISD::MOVDDUP:            return "X86ISD::MOVDDUP";
10173   case X86ISD::MOVSHDUP:           return "X86ISD::MOVSHDUP";
10174   case X86ISD::MOVSLDUP:           return "X86ISD::MOVSLDUP";
10175   case X86ISD::MOVSHDUP_LD:        return "X86ISD::MOVSHDUP_LD";
10176   case X86ISD::MOVSLDUP_LD:        return "X86ISD::MOVSLDUP_LD";
10177   case X86ISD::MOVSD:              return "X86ISD::MOVSD";
10178   case X86ISD::MOVSS:              return "X86ISD::MOVSS";
10179   case X86ISD::UNPCKLPS:           return "X86ISD::UNPCKLPS";
10180   case X86ISD::UNPCKLPD:           return "X86ISD::UNPCKLPD";
10181   case X86ISD::VUNPCKLPDY:         return "X86ISD::VUNPCKLPDY";
10182   case X86ISD::UNPCKHPS:           return "X86ISD::UNPCKHPS";
10183   case X86ISD::UNPCKHPD:           return "X86ISD::UNPCKHPD";
10184   case X86ISD::PUNPCKLBW:          return "X86ISD::PUNPCKLBW";
10185   case X86ISD::PUNPCKLWD:          return "X86ISD::PUNPCKLWD";
10186   case X86ISD::PUNPCKLDQ:          return "X86ISD::PUNPCKLDQ";
10187   case X86ISD::PUNPCKLQDQ:         return "X86ISD::PUNPCKLQDQ";
10188   case X86ISD::PUNPCKHBW:          return "X86ISD::PUNPCKHBW";
10189   case X86ISD::PUNPCKHWD:          return "X86ISD::PUNPCKHWD";
10190   case X86ISD::PUNPCKHDQ:          return "X86ISD::PUNPCKHDQ";
10191   case X86ISD::PUNPCKHQDQ:         return "X86ISD::PUNPCKHQDQ";
10192   case X86ISD::VPERMILPS:          return "X86ISD::VPERMILPS";
10193   case X86ISD::VPERMILPSY:         return "X86ISD::VPERMILPSY";
10194   case X86ISD::VPERMILPD:          return "X86ISD::VPERMILPD";
10195   case X86ISD::VPERMILPDY:         return "X86ISD::VPERMILPDY";
10196   case X86ISD::VPERM2F128:         return "X86ISD::VPERM2F128";
10197   case X86ISD::VASTART_SAVE_XMM_REGS: return "X86ISD::VASTART_SAVE_XMM_REGS";
10198   case X86ISD::VAARG_64:           return "X86ISD::VAARG_64";
10199   case X86ISD::WIN_ALLOCA:         return "X86ISD::WIN_ALLOCA";
10200   case X86ISD::MEMBARRIER:         return "X86ISD::MEMBARRIER";
10201   }
10202 }
10203
10204 // isLegalAddressingMode - Return true if the addressing mode represented
10205 // by AM is legal for this target, for a load/store of the specified type.
10206 bool X86TargetLowering::isLegalAddressingMode(const AddrMode &AM,
10207                                               Type *Ty) const {
10208   // X86 supports extremely general addressing modes.
10209   CodeModel::Model M = getTargetMachine().getCodeModel();
10210   Reloc::Model R = getTargetMachine().getRelocationModel();
10211
10212   // X86 allows a sign-extended 32-bit immediate field as a displacement.
10213   if (!X86::isOffsetSuitableForCodeModel(AM.BaseOffs, M, AM.BaseGV != NULL))
10214     return false;
10215
10216   if (AM.BaseGV) {
10217     unsigned GVFlags =
10218       Subtarget->ClassifyGlobalReference(AM.BaseGV, getTargetMachine());
10219
10220     // If a reference to this global requires an extra load, we can't fold it.
10221     if (isGlobalStubReference(GVFlags))
10222       return false;
10223
10224     // If BaseGV requires a register for the PIC base, we cannot also have a
10225     // BaseReg specified.
10226     if (AM.HasBaseReg && isGlobalRelativeToPICBase(GVFlags))
10227       return false;
10228
10229     // If lower 4G is not available, then we must use rip-relative addressing.
10230     if ((M != CodeModel::Small || R != Reloc::Static) &&
10231         Subtarget->is64Bit() && (AM.BaseOffs || AM.Scale > 1))
10232       return false;
10233   }
10234
10235   switch (AM.Scale) {
10236   case 0:
10237   case 1:
10238   case 2:
10239   case 4:
10240   case 8:
10241     // These scales always work.
10242     break;
10243   case 3:
10244   case 5:
10245   case 9:
10246     // These scales are formed with basereg+scalereg.  Only accept if there is
10247     // no basereg yet.
10248     if (AM.HasBaseReg)
10249       return false;
10250     break;
10251   default:  // Other stuff never works.
10252     return false;
10253   }
10254
10255   return true;
10256 }
10257
10258
10259 bool X86TargetLowering::isTruncateFree(Type *Ty1, Type *Ty2) const {
10260   if (!Ty1->isIntegerTy() || !Ty2->isIntegerTy())
10261     return false;
10262   unsigned NumBits1 = Ty1->getPrimitiveSizeInBits();
10263   unsigned NumBits2 = Ty2->getPrimitiveSizeInBits();
10264   if (NumBits1 <= NumBits2)
10265     return false;
10266   return true;
10267 }
10268
10269 bool X86TargetLowering::isTruncateFree(EVT VT1, EVT VT2) const {
10270   if (!VT1.isInteger() || !VT2.isInteger())
10271     return false;
10272   unsigned NumBits1 = VT1.getSizeInBits();
10273   unsigned NumBits2 = VT2.getSizeInBits();
10274   if (NumBits1 <= NumBits2)
10275     return false;
10276   return true;
10277 }
10278
10279 bool X86TargetLowering::isZExtFree(Type *Ty1, Type *Ty2) const {
10280   // x86-64 implicitly zero-extends 32-bit results in 64-bit registers.
10281   return Ty1->isIntegerTy(32) && Ty2->isIntegerTy(64) && Subtarget->is64Bit();
10282 }
10283
10284 bool X86TargetLowering::isZExtFree(EVT VT1, EVT VT2) const {
10285   // x86-64 implicitly zero-extends 32-bit results in 64-bit registers.
10286   return VT1 == MVT::i32 && VT2 == MVT::i64 && Subtarget->is64Bit();
10287 }
10288
10289 bool X86TargetLowering::isNarrowingProfitable(EVT VT1, EVT VT2) const {
10290   // i16 instructions are longer (0x66 prefix) and potentially slower.
10291   return !(VT1 == MVT::i32 && VT2 == MVT::i16);
10292 }
10293
10294 /// isShuffleMaskLegal - Targets can use this to indicate that they only
10295 /// support *some* VECTOR_SHUFFLE operations, those with specific masks.
10296 /// By default, if a target supports the VECTOR_SHUFFLE node, all mask values
10297 /// are assumed to be legal.
10298 bool
10299 X86TargetLowering::isShuffleMaskLegal(const SmallVectorImpl<int> &M,
10300                                       EVT VT) const {
10301   // Very little shuffling can be done for 64-bit vectors right now.
10302   if (VT.getSizeInBits() == 64)
10303     return isPALIGNRMask(M, VT, Subtarget->hasSSSE3());
10304
10305   // FIXME: pshufb, blends, shifts.
10306   return (VT.getVectorNumElements() == 2 ||
10307           ShuffleVectorSDNode::isSplatMask(&M[0], VT) ||
10308           isMOVLMask(M, VT) ||
10309           isSHUFPMask(M, VT) ||
10310           isPSHUFDMask(M, VT) ||
10311           isPSHUFHWMask(M, VT) ||
10312           isPSHUFLWMask(M, VT) ||
10313           isPALIGNRMask(M, VT, Subtarget->hasSSSE3()) ||
10314           isUNPCKLMask(M, VT) ||
10315           isUNPCKHMask(M, VT) ||
10316           isUNPCKL_v_undef_Mask(M, VT) ||
10317           isUNPCKH_v_undef_Mask(M, VT));
10318 }
10319
10320 bool
10321 X86TargetLowering::isVectorClearMaskLegal(const SmallVectorImpl<int> &Mask,
10322                                           EVT VT) const {
10323   unsigned NumElts = VT.getVectorNumElements();
10324   // FIXME: This collection of masks seems suspect.
10325   if (NumElts == 2)
10326     return true;
10327   if (NumElts == 4 && VT.getSizeInBits() == 128) {
10328     return (isMOVLMask(Mask, VT)  ||
10329             isCommutedMOVLMask(Mask, VT, true) ||
10330             isSHUFPMask(Mask, VT) ||
10331             isCommutedSHUFPMask(Mask, VT));
10332   }
10333   return false;
10334 }
10335
10336 //===----------------------------------------------------------------------===//
10337 //                           X86 Scheduler Hooks
10338 //===----------------------------------------------------------------------===//
10339
10340 // private utility function
10341 MachineBasicBlock *
10342 X86TargetLowering::EmitAtomicBitwiseWithCustomInserter(MachineInstr *bInstr,
10343                                                        MachineBasicBlock *MBB,
10344                                                        unsigned regOpc,
10345                                                        unsigned immOpc,
10346                                                        unsigned LoadOpc,
10347                                                        unsigned CXchgOpc,
10348                                                        unsigned notOpc,
10349                                                        unsigned EAXreg,
10350                                                        TargetRegisterClass *RC,
10351                                                        bool invSrc) const {
10352   // For the atomic bitwise operator, we generate
10353   //   thisMBB:
10354   //   newMBB:
10355   //     ld  t1 = [bitinstr.addr]
10356   //     op  t2 = t1, [bitinstr.val]
10357   //     mov EAX = t1
10358   //     lcs dest = [bitinstr.addr], t2  [EAX is implicit]
10359   //     bz  newMBB
10360   //     fallthrough -->nextMBB
10361   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
10362   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
10363   MachineFunction::iterator MBBIter = MBB;
10364   ++MBBIter;
10365
10366   /// First build the CFG
10367   MachineFunction *F = MBB->getParent();
10368   MachineBasicBlock *thisMBB = MBB;
10369   MachineBasicBlock *newMBB = F->CreateMachineBasicBlock(LLVM_BB);
10370   MachineBasicBlock *nextMBB = F->CreateMachineBasicBlock(LLVM_BB);
10371   F->insert(MBBIter, newMBB);
10372   F->insert(MBBIter, nextMBB);
10373
10374   // Transfer the remainder of thisMBB and its successor edges to nextMBB.
10375   nextMBB->splice(nextMBB->begin(), thisMBB,
10376                   llvm::next(MachineBasicBlock::iterator(bInstr)),
10377                   thisMBB->end());
10378   nextMBB->transferSuccessorsAndUpdatePHIs(thisMBB);
10379
10380   // Update thisMBB to fall through to newMBB
10381   thisMBB->addSuccessor(newMBB);
10382
10383   // newMBB jumps to itself and fall through to nextMBB
10384   newMBB->addSuccessor(nextMBB);
10385   newMBB->addSuccessor(newMBB);
10386
10387   // Insert instructions into newMBB based on incoming instruction
10388   assert(bInstr->getNumOperands() < X86::AddrNumOperands + 4 &&
10389          "unexpected number of operands");
10390   DebugLoc dl = bInstr->getDebugLoc();
10391   MachineOperand& destOper = bInstr->getOperand(0);
10392   MachineOperand* argOpers[2 + X86::AddrNumOperands];
10393   int numArgs = bInstr->getNumOperands() - 1;
10394   for (int i=0; i < numArgs; ++i)
10395     argOpers[i] = &bInstr->getOperand(i+1);
10396
10397   // x86 address has 4 operands: base, index, scale, and displacement
10398   int lastAddrIndx = X86::AddrNumOperands - 1; // [0,3]
10399   int valArgIndx = lastAddrIndx + 1;
10400
10401   unsigned t1 = F->getRegInfo().createVirtualRegister(RC);
10402   MachineInstrBuilder MIB = BuildMI(newMBB, dl, TII->get(LoadOpc), t1);
10403   for (int i=0; i <= lastAddrIndx; ++i)
10404     (*MIB).addOperand(*argOpers[i]);
10405
10406   unsigned tt = F->getRegInfo().createVirtualRegister(RC);
10407   if (invSrc) {
10408     MIB = BuildMI(newMBB, dl, TII->get(notOpc), tt).addReg(t1);
10409   }
10410   else
10411     tt = t1;
10412
10413   unsigned t2 = F->getRegInfo().createVirtualRegister(RC);
10414   assert((argOpers[valArgIndx]->isReg() ||
10415           argOpers[valArgIndx]->isImm()) &&
10416          "invalid operand");
10417   if (argOpers[valArgIndx]->isReg())
10418     MIB = BuildMI(newMBB, dl, TII->get(regOpc), t2);
10419   else
10420     MIB = BuildMI(newMBB, dl, TII->get(immOpc), t2);
10421   MIB.addReg(tt);
10422   (*MIB).addOperand(*argOpers[valArgIndx]);
10423
10424   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), EAXreg);
10425   MIB.addReg(t1);
10426
10427   MIB = BuildMI(newMBB, dl, TII->get(CXchgOpc));
10428   for (int i=0; i <= lastAddrIndx; ++i)
10429     (*MIB).addOperand(*argOpers[i]);
10430   MIB.addReg(t2);
10431   assert(bInstr->hasOneMemOperand() && "Unexpected number of memoperand");
10432   (*MIB).setMemRefs(bInstr->memoperands_begin(),
10433                     bInstr->memoperands_end());
10434
10435   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), destOper.getReg());
10436   MIB.addReg(EAXreg);
10437
10438   // insert branch
10439   BuildMI(newMBB, dl, TII->get(X86::JNE_4)).addMBB(newMBB);
10440
10441   bInstr->eraseFromParent();   // The pseudo instruction is gone now.
10442   return nextMBB;
10443 }
10444
10445 // private utility function:  64 bit atomics on 32 bit host.
10446 MachineBasicBlock *
10447 X86TargetLowering::EmitAtomicBit6432WithCustomInserter(MachineInstr *bInstr,
10448                                                        MachineBasicBlock *MBB,
10449                                                        unsigned regOpcL,
10450                                                        unsigned regOpcH,
10451                                                        unsigned immOpcL,
10452                                                        unsigned immOpcH,
10453                                                        bool invSrc) const {
10454   // For the atomic bitwise operator, we generate
10455   //   thisMBB (instructions are in pairs, except cmpxchg8b)
10456   //     ld t1,t2 = [bitinstr.addr]
10457   //   newMBB:
10458   //     out1, out2 = phi (thisMBB, t1/t2) (newMBB, t3/t4)
10459   //     op  t5, t6 <- out1, out2, [bitinstr.val]
10460   //      (for SWAP, substitute:  mov t5, t6 <- [bitinstr.val])
10461   //     mov ECX, EBX <- t5, t6
10462   //     mov EAX, EDX <- t1, t2
10463   //     cmpxchg8b [bitinstr.addr]  [EAX, EDX, EBX, ECX implicit]
10464   //     mov t3, t4 <- EAX, EDX
10465   //     bz  newMBB
10466   //     result in out1, out2
10467   //     fallthrough -->nextMBB
10468
10469   const TargetRegisterClass *RC = X86::GR32RegisterClass;
10470   const unsigned LoadOpc = X86::MOV32rm;
10471   const unsigned NotOpc = X86::NOT32r;
10472   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
10473   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
10474   MachineFunction::iterator MBBIter = MBB;
10475   ++MBBIter;
10476
10477   /// First build the CFG
10478   MachineFunction *F = MBB->getParent();
10479   MachineBasicBlock *thisMBB = MBB;
10480   MachineBasicBlock *newMBB = F->CreateMachineBasicBlock(LLVM_BB);
10481   MachineBasicBlock *nextMBB = F->CreateMachineBasicBlock(LLVM_BB);
10482   F->insert(MBBIter, newMBB);
10483   F->insert(MBBIter, nextMBB);
10484
10485   // Transfer the remainder of thisMBB and its successor edges to nextMBB.
10486   nextMBB->splice(nextMBB->begin(), thisMBB,
10487                   llvm::next(MachineBasicBlock::iterator(bInstr)),
10488                   thisMBB->end());
10489   nextMBB->transferSuccessorsAndUpdatePHIs(thisMBB);
10490
10491   // Update thisMBB to fall through to newMBB
10492   thisMBB->addSuccessor(newMBB);
10493
10494   // newMBB jumps to itself and fall through to nextMBB
10495   newMBB->addSuccessor(nextMBB);
10496   newMBB->addSuccessor(newMBB);
10497
10498   DebugLoc dl = bInstr->getDebugLoc();
10499   // Insert instructions into newMBB based on incoming instruction
10500   // There are 8 "real" operands plus 9 implicit def/uses, ignored here.
10501   assert(bInstr->getNumOperands() < X86::AddrNumOperands + 14 &&
10502          "unexpected number of operands");
10503   MachineOperand& dest1Oper = bInstr->getOperand(0);
10504   MachineOperand& dest2Oper = bInstr->getOperand(1);
10505   MachineOperand* argOpers[2 + X86::AddrNumOperands];
10506   for (int i=0; i < 2 + X86::AddrNumOperands; ++i) {
10507     argOpers[i] = &bInstr->getOperand(i+2);
10508
10509     // We use some of the operands multiple times, so conservatively just
10510     // clear any kill flags that might be present.
10511     if (argOpers[i]->isReg() && argOpers[i]->isUse())
10512       argOpers[i]->setIsKill(false);
10513   }
10514
10515   // x86 address has 5 operands: base, index, scale, displacement, and segment.
10516   int lastAddrIndx = X86::AddrNumOperands - 1; // [0,3]
10517
10518   unsigned t1 = F->getRegInfo().createVirtualRegister(RC);
10519   MachineInstrBuilder MIB = BuildMI(thisMBB, dl, TII->get(LoadOpc), t1);
10520   for (int i=0; i <= lastAddrIndx; ++i)
10521     (*MIB).addOperand(*argOpers[i]);
10522   unsigned t2 = F->getRegInfo().createVirtualRegister(RC);
10523   MIB = BuildMI(thisMBB, dl, TII->get(LoadOpc), t2);
10524   // add 4 to displacement.
10525   for (int i=0; i <= lastAddrIndx-2; ++i)
10526     (*MIB).addOperand(*argOpers[i]);
10527   MachineOperand newOp3 = *(argOpers[3]);
10528   if (newOp3.isImm())
10529     newOp3.setImm(newOp3.getImm()+4);
10530   else
10531     newOp3.setOffset(newOp3.getOffset()+4);
10532   (*MIB).addOperand(newOp3);
10533   (*MIB).addOperand(*argOpers[lastAddrIndx]);
10534
10535   // t3/4 are defined later, at the bottom of the loop
10536   unsigned t3 = F->getRegInfo().createVirtualRegister(RC);
10537   unsigned t4 = F->getRegInfo().createVirtualRegister(RC);
10538   BuildMI(newMBB, dl, TII->get(X86::PHI), dest1Oper.getReg())
10539     .addReg(t1).addMBB(thisMBB).addReg(t3).addMBB(newMBB);
10540   BuildMI(newMBB, dl, TII->get(X86::PHI), dest2Oper.getReg())
10541     .addReg(t2).addMBB(thisMBB).addReg(t4).addMBB(newMBB);
10542
10543   // The subsequent operations should be using the destination registers of
10544   //the PHI instructions.
10545   if (invSrc) {
10546     t1 = F->getRegInfo().createVirtualRegister(RC);
10547     t2 = F->getRegInfo().createVirtualRegister(RC);
10548     MIB = BuildMI(newMBB, dl, TII->get(NotOpc), t1).addReg(dest1Oper.getReg());
10549     MIB = BuildMI(newMBB, dl, TII->get(NotOpc), t2).addReg(dest2Oper.getReg());
10550   } else {
10551     t1 = dest1Oper.getReg();
10552     t2 = dest2Oper.getReg();
10553   }
10554
10555   int valArgIndx = lastAddrIndx + 1;
10556   assert((argOpers[valArgIndx]->isReg() ||
10557           argOpers[valArgIndx]->isImm()) &&
10558          "invalid operand");
10559   unsigned t5 = F->getRegInfo().createVirtualRegister(RC);
10560   unsigned t6 = F->getRegInfo().createVirtualRegister(RC);
10561   if (argOpers[valArgIndx]->isReg())
10562     MIB = BuildMI(newMBB, dl, TII->get(regOpcL), t5);
10563   else
10564     MIB = BuildMI(newMBB, dl, TII->get(immOpcL), t5);
10565   if (regOpcL != X86::MOV32rr)
10566     MIB.addReg(t1);
10567   (*MIB).addOperand(*argOpers[valArgIndx]);
10568   assert(argOpers[valArgIndx + 1]->isReg() ==
10569          argOpers[valArgIndx]->isReg());
10570   assert(argOpers[valArgIndx + 1]->isImm() ==
10571          argOpers[valArgIndx]->isImm());
10572   if (argOpers[valArgIndx + 1]->isReg())
10573     MIB = BuildMI(newMBB, dl, TII->get(regOpcH), t6);
10574   else
10575     MIB = BuildMI(newMBB, dl, TII->get(immOpcH), t6);
10576   if (regOpcH != X86::MOV32rr)
10577     MIB.addReg(t2);
10578   (*MIB).addOperand(*argOpers[valArgIndx + 1]);
10579
10580   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), X86::EAX);
10581   MIB.addReg(t1);
10582   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), X86::EDX);
10583   MIB.addReg(t2);
10584
10585   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), X86::EBX);
10586   MIB.addReg(t5);
10587   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), X86::ECX);
10588   MIB.addReg(t6);
10589
10590   MIB = BuildMI(newMBB, dl, TII->get(X86::LCMPXCHG8B));
10591   for (int i=0; i <= lastAddrIndx; ++i)
10592     (*MIB).addOperand(*argOpers[i]);
10593
10594   assert(bInstr->hasOneMemOperand() && "Unexpected number of memoperand");
10595   (*MIB).setMemRefs(bInstr->memoperands_begin(),
10596                     bInstr->memoperands_end());
10597
10598   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), t3);
10599   MIB.addReg(X86::EAX);
10600   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), t4);
10601   MIB.addReg(X86::EDX);
10602
10603   // insert branch
10604   BuildMI(newMBB, dl, TII->get(X86::JNE_4)).addMBB(newMBB);
10605
10606   bInstr->eraseFromParent();   // The pseudo instruction is gone now.
10607   return nextMBB;
10608 }
10609
10610 // private utility function
10611 MachineBasicBlock *
10612 X86TargetLowering::EmitAtomicMinMaxWithCustomInserter(MachineInstr *mInstr,
10613                                                       MachineBasicBlock *MBB,
10614                                                       unsigned cmovOpc) const {
10615   // For the atomic min/max operator, we generate
10616   //   thisMBB:
10617   //   newMBB:
10618   //     ld t1 = [min/max.addr]
10619   //     mov t2 = [min/max.val]
10620   //     cmp  t1, t2
10621   //     cmov[cond] t2 = t1
10622   //     mov EAX = t1
10623   //     lcs dest = [bitinstr.addr], t2  [EAX is implicit]
10624   //     bz   newMBB
10625   //     fallthrough -->nextMBB
10626   //
10627   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
10628   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
10629   MachineFunction::iterator MBBIter = MBB;
10630   ++MBBIter;
10631
10632   /// First build the CFG
10633   MachineFunction *F = MBB->getParent();
10634   MachineBasicBlock *thisMBB = MBB;
10635   MachineBasicBlock *newMBB = F->CreateMachineBasicBlock(LLVM_BB);
10636   MachineBasicBlock *nextMBB = F->CreateMachineBasicBlock(LLVM_BB);
10637   F->insert(MBBIter, newMBB);
10638   F->insert(MBBIter, nextMBB);
10639
10640   // Transfer the remainder of thisMBB and its successor edges to nextMBB.
10641   nextMBB->splice(nextMBB->begin(), thisMBB,
10642                   llvm::next(MachineBasicBlock::iterator(mInstr)),
10643                   thisMBB->end());
10644   nextMBB->transferSuccessorsAndUpdatePHIs(thisMBB);
10645
10646   // Update thisMBB to fall through to newMBB
10647   thisMBB->addSuccessor(newMBB);
10648
10649   // newMBB jumps to newMBB and fall through to nextMBB
10650   newMBB->addSuccessor(nextMBB);
10651   newMBB->addSuccessor(newMBB);
10652
10653   DebugLoc dl = mInstr->getDebugLoc();
10654   // Insert instructions into newMBB based on incoming instruction
10655   assert(mInstr->getNumOperands() < X86::AddrNumOperands + 4 &&
10656          "unexpected number of operands");
10657   MachineOperand& destOper = mInstr->getOperand(0);
10658   MachineOperand* argOpers[2 + X86::AddrNumOperands];
10659   int numArgs = mInstr->getNumOperands() - 1;
10660   for (int i=0; i < numArgs; ++i)
10661     argOpers[i] = &mInstr->getOperand(i+1);
10662
10663   // x86 address has 4 operands: base, index, scale, and displacement
10664   int lastAddrIndx = X86::AddrNumOperands - 1; // [0,3]
10665   int valArgIndx = lastAddrIndx + 1;
10666
10667   unsigned t1 = F->getRegInfo().createVirtualRegister(X86::GR32RegisterClass);
10668   MachineInstrBuilder MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rm), t1);
10669   for (int i=0; i <= lastAddrIndx; ++i)
10670     (*MIB).addOperand(*argOpers[i]);
10671
10672   // We only support register and immediate values
10673   assert((argOpers[valArgIndx]->isReg() ||
10674           argOpers[valArgIndx]->isImm()) &&
10675          "invalid operand");
10676
10677   unsigned t2 = F->getRegInfo().createVirtualRegister(X86::GR32RegisterClass);
10678   if (argOpers[valArgIndx]->isReg())
10679     MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), t2);
10680   else
10681     MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rr), t2);
10682   (*MIB).addOperand(*argOpers[valArgIndx]);
10683
10684   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), X86::EAX);
10685   MIB.addReg(t1);
10686
10687   MIB = BuildMI(newMBB, dl, TII->get(X86::CMP32rr));
10688   MIB.addReg(t1);
10689   MIB.addReg(t2);
10690
10691   // Generate movc
10692   unsigned t3 = F->getRegInfo().createVirtualRegister(X86::GR32RegisterClass);
10693   MIB = BuildMI(newMBB, dl, TII->get(cmovOpc),t3);
10694   MIB.addReg(t2);
10695   MIB.addReg(t1);
10696
10697   // Cmp and exchange if none has modified the memory location
10698   MIB = BuildMI(newMBB, dl, TII->get(X86::LCMPXCHG32));
10699   for (int i=0; i <= lastAddrIndx; ++i)
10700     (*MIB).addOperand(*argOpers[i]);
10701   MIB.addReg(t3);
10702   assert(mInstr->hasOneMemOperand() && "Unexpected number of memoperand");
10703   (*MIB).setMemRefs(mInstr->memoperands_begin(),
10704                     mInstr->memoperands_end());
10705
10706   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), destOper.getReg());
10707   MIB.addReg(X86::EAX);
10708
10709   // insert branch
10710   BuildMI(newMBB, dl, TII->get(X86::JNE_4)).addMBB(newMBB);
10711
10712   mInstr->eraseFromParent();   // The pseudo instruction is gone now.
10713   return nextMBB;
10714 }
10715
10716 // FIXME: When we get size specific XMM0 registers, i.e. XMM0_V16I8
10717 // or XMM0_V32I8 in AVX all of this code can be replaced with that
10718 // in the .td file.
10719 MachineBasicBlock *
10720 X86TargetLowering::EmitPCMP(MachineInstr *MI, MachineBasicBlock *BB,
10721                             unsigned numArgs, bool memArg) const {
10722   assert((Subtarget->hasSSE42() || Subtarget->hasAVX()) &&
10723          "Target must have SSE4.2 or AVX features enabled");
10724
10725   DebugLoc dl = MI->getDebugLoc();
10726   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
10727   unsigned Opc;
10728   if (!Subtarget->hasAVX()) {
10729     if (memArg)
10730       Opc = numArgs == 3 ? X86::PCMPISTRM128rm : X86::PCMPESTRM128rm;
10731     else
10732       Opc = numArgs == 3 ? X86::PCMPISTRM128rr : X86::PCMPESTRM128rr;
10733   } else {
10734     if (memArg)
10735       Opc = numArgs == 3 ? X86::VPCMPISTRM128rm : X86::VPCMPESTRM128rm;
10736     else
10737       Opc = numArgs == 3 ? X86::VPCMPISTRM128rr : X86::VPCMPESTRM128rr;
10738   }
10739
10740   MachineInstrBuilder MIB = BuildMI(*BB, MI, dl, TII->get(Opc));
10741   for (unsigned i = 0; i < numArgs; ++i) {
10742     MachineOperand &Op = MI->getOperand(i+1);
10743     if (!(Op.isReg() && Op.isImplicit()))
10744       MIB.addOperand(Op);
10745   }
10746   BuildMI(*BB, MI, dl, TII->get(X86::MOVAPSrr), MI->getOperand(0).getReg())
10747     .addReg(X86::XMM0);
10748
10749   MI->eraseFromParent();
10750   return BB;
10751 }
10752
10753 MachineBasicBlock *
10754 X86TargetLowering::EmitMonitor(MachineInstr *MI, MachineBasicBlock *BB) const {
10755   DebugLoc dl = MI->getDebugLoc();
10756   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
10757
10758   // Address into RAX/EAX, other two args into ECX, EDX.
10759   unsigned MemOpc = Subtarget->is64Bit() ? X86::LEA64r : X86::LEA32r;
10760   unsigned MemReg = Subtarget->is64Bit() ? X86::RAX : X86::EAX;
10761   MachineInstrBuilder MIB = BuildMI(*BB, MI, dl, TII->get(MemOpc), MemReg);
10762   for (int i = 0; i < X86::AddrNumOperands; ++i)
10763     MIB.addOperand(MI->getOperand(i));
10764
10765   unsigned ValOps = X86::AddrNumOperands;
10766   BuildMI(*BB, MI, dl, TII->get(TargetOpcode::COPY), X86::ECX)
10767     .addReg(MI->getOperand(ValOps).getReg());
10768   BuildMI(*BB, MI, dl, TII->get(TargetOpcode::COPY), X86::EDX)
10769     .addReg(MI->getOperand(ValOps+1).getReg());
10770
10771   // The instruction doesn't actually take any operands though.
10772   BuildMI(*BB, MI, dl, TII->get(X86::MONITORrrr));
10773
10774   MI->eraseFromParent(); // The pseudo is gone now.
10775   return BB;
10776 }
10777
10778 MachineBasicBlock *
10779 X86TargetLowering::EmitMwait(MachineInstr *MI, MachineBasicBlock *BB) const {
10780   DebugLoc dl = MI->getDebugLoc();
10781   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
10782
10783   // First arg in ECX, the second in EAX.
10784   BuildMI(*BB, MI, dl, TII->get(TargetOpcode::COPY), X86::ECX)
10785     .addReg(MI->getOperand(0).getReg());
10786   BuildMI(*BB, MI, dl, TII->get(TargetOpcode::COPY), X86::EAX)
10787     .addReg(MI->getOperand(1).getReg());
10788
10789   // The instruction doesn't actually take any operands though.
10790   BuildMI(*BB, MI, dl, TII->get(X86::MWAITrr));
10791
10792   MI->eraseFromParent(); // The pseudo is gone now.
10793   return BB;
10794 }
10795
10796 MachineBasicBlock *
10797 X86TargetLowering::EmitVAARG64WithCustomInserter(
10798                    MachineInstr *MI,
10799                    MachineBasicBlock *MBB) const {
10800   // Emit va_arg instruction on X86-64.
10801
10802   // Operands to this pseudo-instruction:
10803   // 0  ) Output        : destination address (reg)
10804   // 1-5) Input         : va_list address (addr, i64mem)
10805   // 6  ) ArgSize       : Size (in bytes) of vararg type
10806   // 7  ) ArgMode       : 0=overflow only, 1=use gp_offset, 2=use fp_offset
10807   // 8  ) Align         : Alignment of type
10808   // 9  ) EFLAGS (implicit-def)
10809
10810   assert(MI->getNumOperands() == 10 && "VAARG_64 should have 10 operands!");
10811   assert(X86::AddrNumOperands == 5 && "VAARG_64 assumes 5 address operands");
10812
10813   unsigned DestReg = MI->getOperand(0).getReg();
10814   MachineOperand &Base = MI->getOperand(1);
10815   MachineOperand &Scale = MI->getOperand(2);
10816   MachineOperand &Index = MI->getOperand(3);
10817   MachineOperand &Disp = MI->getOperand(4);
10818   MachineOperand &Segment = MI->getOperand(5);
10819   unsigned ArgSize = MI->getOperand(6).getImm();
10820   unsigned ArgMode = MI->getOperand(7).getImm();
10821   unsigned Align = MI->getOperand(8).getImm();
10822
10823   // Memory Reference
10824   assert(MI->hasOneMemOperand() && "Expected VAARG_64 to have one memoperand");
10825   MachineInstr::mmo_iterator MMOBegin = MI->memoperands_begin();
10826   MachineInstr::mmo_iterator MMOEnd = MI->memoperands_end();
10827
10828   // Machine Information
10829   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
10830   MachineRegisterInfo &MRI = MBB->getParent()->getRegInfo();
10831   const TargetRegisterClass *AddrRegClass = getRegClassFor(MVT::i64);
10832   const TargetRegisterClass *OffsetRegClass = getRegClassFor(MVT::i32);
10833   DebugLoc DL = MI->getDebugLoc();
10834
10835   // struct va_list {
10836   //   i32   gp_offset
10837   //   i32   fp_offset
10838   //   i64   overflow_area (address)
10839   //   i64   reg_save_area (address)
10840   // }
10841   // sizeof(va_list) = 24
10842   // alignment(va_list) = 8
10843
10844   unsigned TotalNumIntRegs = 6;
10845   unsigned TotalNumXMMRegs = 8;
10846   bool UseGPOffset = (ArgMode == 1);
10847   bool UseFPOffset = (ArgMode == 2);
10848   unsigned MaxOffset = TotalNumIntRegs * 8 +
10849                        (UseFPOffset ? TotalNumXMMRegs * 16 : 0);
10850
10851   /* Align ArgSize to a multiple of 8 */
10852   unsigned ArgSizeA8 = (ArgSize + 7) & ~7;
10853   bool NeedsAlign = (Align > 8);
10854
10855   MachineBasicBlock *thisMBB = MBB;
10856   MachineBasicBlock *overflowMBB;
10857   MachineBasicBlock *offsetMBB;
10858   MachineBasicBlock *endMBB;
10859
10860   unsigned OffsetDestReg = 0;    // Argument address computed by offsetMBB
10861   unsigned OverflowDestReg = 0;  // Argument address computed by overflowMBB
10862   unsigned OffsetReg = 0;
10863
10864   if (!UseGPOffset && !UseFPOffset) {
10865     // If we only pull from the overflow region, we don't create a branch.
10866     // We don't need to alter control flow.
10867     OffsetDestReg = 0; // unused
10868     OverflowDestReg = DestReg;
10869
10870     offsetMBB = NULL;
10871     overflowMBB = thisMBB;
10872     endMBB = thisMBB;
10873   } else {
10874     // First emit code to check if gp_offset (or fp_offset) is below the bound.
10875     // If so, pull the argument from reg_save_area. (branch to offsetMBB)
10876     // If not, pull from overflow_area. (branch to overflowMBB)
10877     //
10878     //       thisMBB
10879     //         |     .
10880     //         |        .
10881     //     offsetMBB   overflowMBB
10882     //         |        .
10883     //         |     .
10884     //        endMBB
10885
10886     // Registers for the PHI in endMBB
10887     OffsetDestReg = MRI.createVirtualRegister(AddrRegClass);
10888     OverflowDestReg = MRI.createVirtualRegister(AddrRegClass);
10889
10890     const BasicBlock *LLVM_BB = MBB->getBasicBlock();
10891     MachineFunction *MF = MBB->getParent();
10892     overflowMBB = MF->CreateMachineBasicBlock(LLVM_BB);
10893     offsetMBB = MF->CreateMachineBasicBlock(LLVM_BB);
10894     endMBB = MF->CreateMachineBasicBlock(LLVM_BB);
10895
10896     MachineFunction::iterator MBBIter = MBB;
10897     ++MBBIter;
10898
10899     // Insert the new basic blocks
10900     MF->insert(MBBIter, offsetMBB);
10901     MF->insert(MBBIter, overflowMBB);
10902     MF->insert(MBBIter, endMBB);
10903
10904     // Transfer the remainder of MBB and its successor edges to endMBB.
10905     endMBB->splice(endMBB->begin(), thisMBB,
10906                     llvm::next(MachineBasicBlock::iterator(MI)),
10907                     thisMBB->end());
10908     endMBB->transferSuccessorsAndUpdatePHIs(thisMBB);
10909
10910     // Make offsetMBB and overflowMBB successors of thisMBB
10911     thisMBB->addSuccessor(offsetMBB);
10912     thisMBB->addSuccessor(overflowMBB);
10913
10914     // endMBB is a successor of both offsetMBB and overflowMBB
10915     offsetMBB->addSuccessor(endMBB);
10916     overflowMBB->addSuccessor(endMBB);
10917
10918     // Load the offset value into a register
10919     OffsetReg = MRI.createVirtualRegister(OffsetRegClass);
10920     BuildMI(thisMBB, DL, TII->get(X86::MOV32rm), OffsetReg)
10921       .addOperand(Base)
10922       .addOperand(Scale)
10923       .addOperand(Index)
10924       .addDisp(Disp, UseFPOffset ? 4 : 0)
10925       .addOperand(Segment)
10926       .setMemRefs(MMOBegin, MMOEnd);
10927
10928     // Check if there is enough room left to pull this argument.
10929     BuildMI(thisMBB, DL, TII->get(X86::CMP32ri))
10930       .addReg(OffsetReg)
10931       .addImm(MaxOffset + 8 - ArgSizeA8);
10932
10933     // Branch to "overflowMBB" if offset >= max
10934     // Fall through to "offsetMBB" otherwise
10935     BuildMI(thisMBB, DL, TII->get(X86::GetCondBranchFromCond(X86::COND_AE)))
10936       .addMBB(overflowMBB);
10937   }
10938
10939   // In offsetMBB, emit code to use the reg_save_area.
10940   if (offsetMBB) {
10941     assert(OffsetReg != 0);
10942
10943     // Read the reg_save_area address.
10944     unsigned RegSaveReg = MRI.createVirtualRegister(AddrRegClass);
10945     BuildMI(offsetMBB, DL, TII->get(X86::MOV64rm), RegSaveReg)
10946       .addOperand(Base)
10947       .addOperand(Scale)
10948       .addOperand(Index)
10949       .addDisp(Disp, 16)
10950       .addOperand(Segment)
10951       .setMemRefs(MMOBegin, MMOEnd);
10952
10953     // Zero-extend the offset
10954     unsigned OffsetReg64 = MRI.createVirtualRegister(AddrRegClass);
10955       BuildMI(offsetMBB, DL, TII->get(X86::SUBREG_TO_REG), OffsetReg64)
10956         .addImm(0)
10957         .addReg(OffsetReg)
10958         .addImm(X86::sub_32bit);
10959
10960     // Add the offset to the reg_save_area to get the final address.
10961     BuildMI(offsetMBB, DL, TII->get(X86::ADD64rr), OffsetDestReg)
10962       .addReg(OffsetReg64)
10963       .addReg(RegSaveReg);
10964
10965     // Compute the offset for the next argument
10966     unsigned NextOffsetReg = MRI.createVirtualRegister(OffsetRegClass);
10967     BuildMI(offsetMBB, DL, TII->get(X86::ADD32ri), NextOffsetReg)
10968       .addReg(OffsetReg)
10969       .addImm(UseFPOffset ? 16 : 8);
10970
10971     // Store it back into the va_list.
10972     BuildMI(offsetMBB, DL, TII->get(X86::MOV32mr))
10973       .addOperand(Base)
10974       .addOperand(Scale)
10975       .addOperand(Index)
10976       .addDisp(Disp, UseFPOffset ? 4 : 0)
10977       .addOperand(Segment)
10978       .addReg(NextOffsetReg)
10979       .setMemRefs(MMOBegin, MMOEnd);
10980
10981     // Jump to endMBB
10982     BuildMI(offsetMBB, DL, TII->get(X86::JMP_4))
10983       .addMBB(endMBB);
10984   }
10985
10986   //
10987   // Emit code to use overflow area
10988   //
10989
10990   // Load the overflow_area address into a register.
10991   unsigned OverflowAddrReg = MRI.createVirtualRegister(AddrRegClass);
10992   BuildMI(overflowMBB, DL, TII->get(X86::MOV64rm), OverflowAddrReg)
10993     .addOperand(Base)
10994     .addOperand(Scale)
10995     .addOperand(Index)
10996     .addDisp(Disp, 8)
10997     .addOperand(Segment)
10998     .setMemRefs(MMOBegin, MMOEnd);
10999
11000   // If we need to align it, do so. Otherwise, just copy the address
11001   // to OverflowDestReg.
11002   if (NeedsAlign) {
11003     // Align the overflow address
11004     assert((Align & (Align-1)) == 0 && "Alignment must be a power of 2");
11005     unsigned TmpReg = MRI.createVirtualRegister(AddrRegClass);
11006
11007     // aligned_addr = (addr + (align-1)) & ~(align-1)
11008     BuildMI(overflowMBB, DL, TII->get(X86::ADD64ri32), TmpReg)
11009       .addReg(OverflowAddrReg)
11010       .addImm(Align-1);
11011
11012     BuildMI(overflowMBB, DL, TII->get(X86::AND64ri32), OverflowDestReg)
11013       .addReg(TmpReg)
11014       .addImm(~(uint64_t)(Align-1));
11015   } else {
11016     BuildMI(overflowMBB, DL, TII->get(TargetOpcode::COPY), OverflowDestReg)
11017       .addReg(OverflowAddrReg);
11018   }
11019
11020   // Compute the next overflow address after this argument.
11021   // (the overflow address should be kept 8-byte aligned)
11022   unsigned NextAddrReg = MRI.createVirtualRegister(AddrRegClass);
11023   BuildMI(overflowMBB, DL, TII->get(X86::ADD64ri32), NextAddrReg)
11024     .addReg(OverflowDestReg)
11025     .addImm(ArgSizeA8);
11026
11027   // Store the new overflow address.
11028   BuildMI(overflowMBB, DL, TII->get(X86::MOV64mr))
11029     .addOperand(Base)
11030     .addOperand(Scale)
11031     .addOperand(Index)
11032     .addDisp(Disp, 8)
11033     .addOperand(Segment)
11034     .addReg(NextAddrReg)
11035     .setMemRefs(MMOBegin, MMOEnd);
11036
11037   // If we branched, emit the PHI to the front of endMBB.
11038   if (offsetMBB) {
11039     BuildMI(*endMBB, endMBB->begin(), DL,
11040             TII->get(X86::PHI), DestReg)
11041       .addReg(OffsetDestReg).addMBB(offsetMBB)
11042       .addReg(OverflowDestReg).addMBB(overflowMBB);
11043   }
11044
11045   // Erase the pseudo instruction
11046   MI->eraseFromParent();
11047
11048   return endMBB;
11049 }
11050
11051 MachineBasicBlock *
11052 X86TargetLowering::EmitVAStartSaveXMMRegsWithCustomInserter(
11053                                                  MachineInstr *MI,
11054                                                  MachineBasicBlock *MBB) const {
11055   // Emit code to save XMM registers to the stack. The ABI says that the
11056   // number of registers to save is given in %al, so it's theoretically
11057   // possible to do an indirect jump trick to avoid saving all of them,
11058   // however this code takes a simpler approach and just executes all
11059   // of the stores if %al is non-zero. It's less code, and it's probably
11060   // easier on the hardware branch predictor, and stores aren't all that
11061   // expensive anyway.
11062
11063   // Create the new basic blocks. One block contains all the XMM stores,
11064   // and one block is the final destination regardless of whether any
11065   // stores were performed.
11066   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
11067   MachineFunction *F = MBB->getParent();
11068   MachineFunction::iterator MBBIter = MBB;
11069   ++MBBIter;
11070   MachineBasicBlock *XMMSaveMBB = F->CreateMachineBasicBlock(LLVM_BB);
11071   MachineBasicBlock *EndMBB = F->CreateMachineBasicBlock(LLVM_BB);
11072   F->insert(MBBIter, XMMSaveMBB);
11073   F->insert(MBBIter, EndMBB);
11074
11075   // Transfer the remainder of MBB and its successor edges to EndMBB.
11076   EndMBB->splice(EndMBB->begin(), MBB,
11077                  llvm::next(MachineBasicBlock::iterator(MI)),
11078                  MBB->end());
11079   EndMBB->transferSuccessorsAndUpdatePHIs(MBB);
11080
11081   // The original block will now fall through to the XMM save block.
11082   MBB->addSuccessor(XMMSaveMBB);
11083   // The XMMSaveMBB will fall through to the end block.
11084   XMMSaveMBB->addSuccessor(EndMBB);
11085
11086   // Now add the instructions.
11087   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
11088   DebugLoc DL = MI->getDebugLoc();
11089
11090   unsigned CountReg = MI->getOperand(0).getReg();
11091   int64_t RegSaveFrameIndex = MI->getOperand(1).getImm();
11092   int64_t VarArgsFPOffset = MI->getOperand(2).getImm();
11093
11094   if (!Subtarget->isTargetWin64()) {
11095     // If %al is 0, branch around the XMM save block.
11096     BuildMI(MBB, DL, TII->get(X86::TEST8rr)).addReg(CountReg).addReg(CountReg);
11097     BuildMI(MBB, DL, TII->get(X86::JE_4)).addMBB(EndMBB);
11098     MBB->addSuccessor(EndMBB);
11099   }
11100
11101   // In the XMM save block, save all the XMM argument registers.
11102   for (int i = 3, e = MI->getNumOperands(); i != e; ++i) {
11103     int64_t Offset = (i - 3) * 16 + VarArgsFPOffset;
11104     MachineMemOperand *MMO =
11105       F->getMachineMemOperand(
11106           MachinePointerInfo::getFixedStack(RegSaveFrameIndex, Offset),
11107         MachineMemOperand::MOStore,
11108         /*Size=*/16, /*Align=*/16);
11109     BuildMI(XMMSaveMBB, DL, TII->get(X86::MOVAPSmr))
11110       .addFrameIndex(RegSaveFrameIndex)
11111       .addImm(/*Scale=*/1)
11112       .addReg(/*IndexReg=*/0)
11113       .addImm(/*Disp=*/Offset)
11114       .addReg(/*Segment=*/0)
11115       .addReg(MI->getOperand(i).getReg())
11116       .addMemOperand(MMO);
11117   }
11118
11119   MI->eraseFromParent();   // The pseudo instruction is gone now.
11120
11121   return EndMBB;
11122 }
11123
11124 MachineBasicBlock *
11125 X86TargetLowering::EmitLoweredSelect(MachineInstr *MI,
11126                                      MachineBasicBlock *BB) const {
11127   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
11128   DebugLoc DL = MI->getDebugLoc();
11129
11130   // To "insert" a SELECT_CC instruction, we actually have to insert the
11131   // diamond control-flow pattern.  The incoming instruction knows the
11132   // destination vreg to set, the condition code register to branch on, the
11133   // true/false values to select between, and a branch opcode to use.
11134   const BasicBlock *LLVM_BB = BB->getBasicBlock();
11135   MachineFunction::iterator It = BB;
11136   ++It;
11137
11138   //  thisMBB:
11139   //  ...
11140   //   TrueVal = ...
11141   //   cmpTY ccX, r1, r2
11142   //   bCC copy1MBB
11143   //   fallthrough --> copy0MBB
11144   MachineBasicBlock *thisMBB = BB;
11145   MachineFunction *F = BB->getParent();
11146   MachineBasicBlock *copy0MBB = F->CreateMachineBasicBlock(LLVM_BB);
11147   MachineBasicBlock *sinkMBB = F->CreateMachineBasicBlock(LLVM_BB);
11148   F->insert(It, copy0MBB);
11149   F->insert(It, sinkMBB);
11150
11151   // If the EFLAGS register isn't dead in the terminator, then claim that it's
11152   // live into the sink and copy blocks.
11153   const MachineFunction *MF = BB->getParent();
11154   const TargetRegisterInfo *TRI = MF->getTarget().getRegisterInfo();
11155   BitVector ReservedRegs = TRI->getReservedRegs(*MF);
11156
11157   for (unsigned I = 0, E = MI->getNumOperands(); I != E; ++I) {
11158     const MachineOperand &MO = MI->getOperand(I);
11159     if (!MO.isReg() || !MO.isUse() || MO.isKill()) continue;
11160     unsigned Reg = MO.getReg();
11161     if (Reg != X86::EFLAGS) continue;
11162     copy0MBB->addLiveIn(Reg);
11163     sinkMBB->addLiveIn(Reg);
11164   }
11165
11166   // Transfer the remainder of BB and its successor edges to sinkMBB.
11167   sinkMBB->splice(sinkMBB->begin(), BB,
11168                   llvm::next(MachineBasicBlock::iterator(MI)),
11169                   BB->end());
11170   sinkMBB->transferSuccessorsAndUpdatePHIs(BB);
11171
11172   // Add the true and fallthrough blocks as its successors.
11173   BB->addSuccessor(copy0MBB);
11174   BB->addSuccessor(sinkMBB);
11175
11176   // Create the conditional branch instruction.
11177   unsigned Opc =
11178     X86::GetCondBranchFromCond((X86::CondCode)MI->getOperand(3).getImm());
11179   BuildMI(BB, DL, TII->get(Opc)).addMBB(sinkMBB);
11180
11181   //  copy0MBB:
11182   //   %FalseValue = ...
11183   //   # fallthrough to sinkMBB
11184   copy0MBB->addSuccessor(sinkMBB);
11185
11186   //  sinkMBB:
11187   //   %Result = phi [ %FalseValue, copy0MBB ], [ %TrueValue, thisMBB ]
11188   //  ...
11189   BuildMI(*sinkMBB, sinkMBB->begin(), DL,
11190           TII->get(X86::PHI), MI->getOperand(0).getReg())
11191     .addReg(MI->getOperand(1).getReg()).addMBB(copy0MBB)
11192     .addReg(MI->getOperand(2).getReg()).addMBB(thisMBB);
11193
11194   MI->eraseFromParent();   // The pseudo instruction is gone now.
11195   return sinkMBB;
11196 }
11197
11198 MachineBasicBlock *
11199 X86TargetLowering::EmitLoweredWinAlloca(MachineInstr *MI,
11200                                           MachineBasicBlock *BB) const {
11201   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
11202   DebugLoc DL = MI->getDebugLoc();
11203
11204   assert(!Subtarget->isTargetEnvMacho());
11205
11206   // The lowering is pretty easy: we're just emitting the call to _alloca.  The
11207   // non-trivial part is impdef of ESP.
11208
11209   if (Subtarget->isTargetWin64()) {
11210     if (Subtarget->isTargetCygMing()) {
11211       // ___chkstk(Mingw64):
11212       // Clobbers R10, R11, RAX and EFLAGS.
11213       // Updates RSP.
11214       BuildMI(*BB, MI, DL, TII->get(X86::W64ALLOCA))
11215         .addExternalSymbol("___chkstk")
11216         .addReg(X86::RAX, RegState::Implicit)
11217         .addReg(X86::RSP, RegState::Implicit)
11218         .addReg(X86::RAX, RegState::Define | RegState::Implicit)
11219         .addReg(X86::RSP, RegState::Define | RegState::Implicit)
11220         .addReg(X86::EFLAGS, RegState::Define | RegState::Implicit);
11221     } else {
11222       // __chkstk(MSVCRT): does not update stack pointer.
11223       // Clobbers R10, R11 and EFLAGS.
11224       // FIXME: RAX(allocated size) might be reused and not killed.
11225       BuildMI(*BB, MI, DL, TII->get(X86::W64ALLOCA))
11226         .addExternalSymbol("__chkstk")
11227         .addReg(X86::RAX, RegState::Implicit)
11228         .addReg(X86::EFLAGS, RegState::Define | RegState::Implicit);
11229       // RAX has the offset to subtracted from RSP.
11230       BuildMI(*BB, MI, DL, TII->get(X86::SUB64rr), X86::RSP)
11231         .addReg(X86::RSP)
11232         .addReg(X86::RAX);
11233     }
11234   } else {
11235     const char *StackProbeSymbol =
11236       Subtarget->isTargetWindows() ? "_chkstk" : "_alloca";
11237
11238     BuildMI(*BB, MI, DL, TII->get(X86::CALLpcrel32))
11239       .addExternalSymbol(StackProbeSymbol)
11240       .addReg(X86::EAX, RegState::Implicit)
11241       .addReg(X86::ESP, RegState::Implicit)
11242       .addReg(X86::EAX, RegState::Define | RegState::Implicit)
11243       .addReg(X86::ESP, RegState::Define | RegState::Implicit)
11244       .addReg(X86::EFLAGS, RegState::Define | RegState::Implicit);
11245   }
11246
11247   MI->eraseFromParent();   // The pseudo instruction is gone now.
11248   return BB;
11249 }
11250
11251 MachineBasicBlock *
11252 X86TargetLowering::EmitLoweredTLSCall(MachineInstr *MI,
11253                                       MachineBasicBlock *BB) const {
11254   // This is pretty easy.  We're taking the value that we received from
11255   // our load from the relocation, sticking it in either RDI (x86-64)
11256   // or EAX and doing an indirect call.  The return value will then
11257   // be in the normal return register.
11258   const X86InstrInfo *TII
11259     = static_cast<const X86InstrInfo*>(getTargetMachine().getInstrInfo());
11260   DebugLoc DL = MI->getDebugLoc();
11261   MachineFunction *F = BB->getParent();
11262
11263   assert(Subtarget->isTargetDarwin() && "Darwin only instr emitted?");
11264   assert(MI->getOperand(3).isGlobal() && "This should be a global");
11265
11266   if (Subtarget->is64Bit()) {
11267     MachineInstrBuilder MIB = BuildMI(*BB, MI, DL,
11268                                       TII->get(X86::MOV64rm), X86::RDI)
11269     .addReg(X86::RIP)
11270     .addImm(0).addReg(0)
11271     .addGlobalAddress(MI->getOperand(3).getGlobal(), 0,
11272                       MI->getOperand(3).getTargetFlags())
11273     .addReg(0);
11274     MIB = BuildMI(*BB, MI, DL, TII->get(X86::CALL64m));
11275     addDirectMem(MIB, X86::RDI);
11276   } else if (getTargetMachine().getRelocationModel() != Reloc::PIC_) {
11277     MachineInstrBuilder MIB = BuildMI(*BB, MI, DL,
11278                                       TII->get(X86::MOV32rm), X86::EAX)
11279     .addReg(0)
11280     .addImm(0).addReg(0)
11281     .addGlobalAddress(MI->getOperand(3).getGlobal(), 0,
11282                       MI->getOperand(3).getTargetFlags())
11283     .addReg(0);
11284     MIB = BuildMI(*BB, MI, DL, TII->get(X86::CALL32m));
11285     addDirectMem(MIB, X86::EAX);
11286   } else {
11287     MachineInstrBuilder MIB = BuildMI(*BB, MI, DL,
11288                                       TII->get(X86::MOV32rm), X86::EAX)
11289     .addReg(TII->getGlobalBaseReg(F))
11290     .addImm(0).addReg(0)
11291     .addGlobalAddress(MI->getOperand(3).getGlobal(), 0,
11292                       MI->getOperand(3).getTargetFlags())
11293     .addReg(0);
11294     MIB = BuildMI(*BB, MI, DL, TII->get(X86::CALL32m));
11295     addDirectMem(MIB, X86::EAX);
11296   }
11297
11298   MI->eraseFromParent(); // The pseudo instruction is gone now.
11299   return BB;
11300 }
11301
11302 MachineBasicBlock *
11303 X86TargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
11304                                                MachineBasicBlock *BB) const {
11305   switch (MI->getOpcode()) {
11306   default: assert(false && "Unexpected instr type to insert");
11307   case X86::TAILJMPd64:
11308   case X86::TAILJMPr64:
11309   case X86::TAILJMPm64:
11310     assert(!"TAILJMP64 would not be touched here.");
11311   case X86::TCRETURNdi64:
11312   case X86::TCRETURNri64:
11313   case X86::TCRETURNmi64:
11314     // Defs of TCRETURNxx64 has Win64's callee-saved registers, as subset.
11315     // On AMD64, additional defs should be added before register allocation.
11316     if (!Subtarget->isTargetWin64()) {
11317       MI->addRegisterDefined(X86::RSI);
11318       MI->addRegisterDefined(X86::RDI);
11319       MI->addRegisterDefined(X86::XMM6);
11320       MI->addRegisterDefined(X86::XMM7);
11321       MI->addRegisterDefined(X86::XMM8);
11322       MI->addRegisterDefined(X86::XMM9);
11323       MI->addRegisterDefined(X86::XMM10);
11324       MI->addRegisterDefined(X86::XMM11);
11325       MI->addRegisterDefined(X86::XMM12);
11326       MI->addRegisterDefined(X86::XMM13);
11327       MI->addRegisterDefined(X86::XMM14);
11328       MI->addRegisterDefined(X86::XMM15);
11329     }
11330     return BB;
11331   case X86::WIN_ALLOCA:
11332     return EmitLoweredWinAlloca(MI, BB);
11333   case X86::TLSCall_32:
11334   case X86::TLSCall_64:
11335     return EmitLoweredTLSCall(MI, BB);
11336   case X86::CMOV_GR8:
11337   case X86::CMOV_FR32:
11338   case X86::CMOV_FR64:
11339   case X86::CMOV_V4F32:
11340   case X86::CMOV_V2F64:
11341   case X86::CMOV_V2I64:
11342   case X86::CMOV_V8F32:
11343   case X86::CMOV_V4F64:
11344   case X86::CMOV_V4I64:
11345   case X86::CMOV_GR16:
11346   case X86::CMOV_GR32:
11347   case X86::CMOV_RFP32:
11348   case X86::CMOV_RFP64:
11349   case X86::CMOV_RFP80:
11350     return EmitLoweredSelect(MI, BB);
11351
11352   case X86::FP32_TO_INT16_IN_MEM:
11353   case X86::FP32_TO_INT32_IN_MEM:
11354   case X86::FP32_TO_INT64_IN_MEM:
11355   case X86::FP64_TO_INT16_IN_MEM:
11356   case X86::FP64_TO_INT32_IN_MEM:
11357   case X86::FP64_TO_INT64_IN_MEM:
11358   case X86::FP80_TO_INT16_IN_MEM:
11359   case X86::FP80_TO_INT32_IN_MEM:
11360   case X86::FP80_TO_INT64_IN_MEM: {
11361     const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
11362     DebugLoc DL = MI->getDebugLoc();
11363
11364     // Change the floating point control register to use "round towards zero"
11365     // mode when truncating to an integer value.
11366     MachineFunction *F = BB->getParent();
11367     int CWFrameIdx = F->getFrameInfo()->CreateStackObject(2, 2, false);
11368     addFrameReference(BuildMI(*BB, MI, DL,
11369                               TII->get(X86::FNSTCW16m)), CWFrameIdx);
11370
11371     // Load the old value of the high byte of the control word...
11372     unsigned OldCW =
11373       F->getRegInfo().createVirtualRegister(X86::GR16RegisterClass);
11374     addFrameReference(BuildMI(*BB, MI, DL, TII->get(X86::MOV16rm), OldCW),
11375                       CWFrameIdx);
11376
11377     // Set the high part to be round to zero...
11378     addFrameReference(BuildMI(*BB, MI, DL, TII->get(X86::MOV16mi)), CWFrameIdx)
11379       .addImm(0xC7F);
11380
11381     // Reload the modified control word now...
11382     addFrameReference(BuildMI(*BB, MI, DL,
11383                               TII->get(X86::FLDCW16m)), CWFrameIdx);
11384
11385     // Restore the memory image of control word to original value
11386     addFrameReference(BuildMI(*BB, MI, DL, TII->get(X86::MOV16mr)), CWFrameIdx)
11387       .addReg(OldCW);
11388
11389     // Get the X86 opcode to use.
11390     unsigned Opc;
11391     switch (MI->getOpcode()) {
11392     default: llvm_unreachable("illegal opcode!");
11393     case X86::FP32_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m32; break;
11394     case X86::FP32_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m32; break;
11395     case X86::FP32_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m32; break;
11396     case X86::FP64_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m64; break;
11397     case X86::FP64_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m64; break;
11398     case X86::FP64_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m64; break;
11399     case X86::FP80_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m80; break;
11400     case X86::FP80_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m80; break;
11401     case X86::FP80_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m80; break;
11402     }
11403
11404     X86AddressMode AM;
11405     MachineOperand &Op = MI->getOperand(0);
11406     if (Op.isReg()) {
11407       AM.BaseType = X86AddressMode::RegBase;
11408       AM.Base.Reg = Op.getReg();
11409     } else {
11410       AM.BaseType = X86AddressMode::FrameIndexBase;
11411       AM.Base.FrameIndex = Op.getIndex();
11412     }
11413     Op = MI->getOperand(1);
11414     if (Op.isImm())
11415       AM.Scale = Op.getImm();
11416     Op = MI->getOperand(2);
11417     if (Op.isImm())
11418       AM.IndexReg = Op.getImm();
11419     Op = MI->getOperand(3);
11420     if (Op.isGlobal()) {
11421       AM.GV = Op.getGlobal();
11422     } else {
11423       AM.Disp = Op.getImm();
11424     }
11425     addFullAddress(BuildMI(*BB, MI, DL, TII->get(Opc)), AM)
11426                       .addReg(MI->getOperand(X86::AddrNumOperands).getReg());
11427
11428     // Reload the original control word now.
11429     addFrameReference(BuildMI(*BB, MI, DL,
11430                               TII->get(X86::FLDCW16m)), CWFrameIdx);
11431
11432     MI->eraseFromParent();   // The pseudo instruction is gone now.
11433     return BB;
11434   }
11435     // String/text processing lowering.
11436   case X86::PCMPISTRM128REG:
11437   case X86::VPCMPISTRM128REG:
11438     return EmitPCMP(MI, BB, 3, false /* in-mem */);
11439   case X86::PCMPISTRM128MEM:
11440   case X86::VPCMPISTRM128MEM:
11441     return EmitPCMP(MI, BB, 3, true /* in-mem */);
11442   case X86::PCMPESTRM128REG:
11443   case X86::VPCMPESTRM128REG:
11444     return EmitPCMP(MI, BB, 5, false /* in mem */);
11445   case X86::PCMPESTRM128MEM:
11446   case X86::VPCMPESTRM128MEM:
11447     return EmitPCMP(MI, BB, 5, true /* in mem */);
11448
11449     // Thread synchronization.
11450   case X86::MONITOR:
11451     return EmitMonitor(MI, BB);
11452   case X86::MWAIT:
11453     return EmitMwait(MI, BB);
11454
11455     // Atomic Lowering.
11456   case X86::ATOMAND32:
11457     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND32rr,
11458                                                X86::AND32ri, X86::MOV32rm,
11459                                                X86::LCMPXCHG32,
11460                                                X86::NOT32r, X86::EAX,
11461                                                X86::GR32RegisterClass);
11462   case X86::ATOMOR32:
11463     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR32rr,
11464                                                X86::OR32ri, X86::MOV32rm,
11465                                                X86::LCMPXCHG32,
11466                                                X86::NOT32r, X86::EAX,
11467                                                X86::GR32RegisterClass);
11468   case X86::ATOMXOR32:
11469     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR32rr,
11470                                                X86::XOR32ri, X86::MOV32rm,
11471                                                X86::LCMPXCHG32,
11472                                                X86::NOT32r, X86::EAX,
11473                                                X86::GR32RegisterClass);
11474   case X86::ATOMNAND32:
11475     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND32rr,
11476                                                X86::AND32ri, X86::MOV32rm,
11477                                                X86::LCMPXCHG32,
11478                                                X86::NOT32r, X86::EAX,
11479                                                X86::GR32RegisterClass, true);
11480   case X86::ATOMMIN32:
11481     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVL32rr);
11482   case X86::ATOMMAX32:
11483     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVG32rr);
11484   case X86::ATOMUMIN32:
11485     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVB32rr);
11486   case X86::ATOMUMAX32:
11487     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVA32rr);
11488
11489   case X86::ATOMAND16:
11490     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND16rr,
11491                                                X86::AND16ri, X86::MOV16rm,
11492                                                X86::LCMPXCHG16,
11493                                                X86::NOT16r, X86::AX,
11494                                                X86::GR16RegisterClass);
11495   case X86::ATOMOR16:
11496     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR16rr,
11497                                                X86::OR16ri, X86::MOV16rm,
11498                                                X86::LCMPXCHG16,
11499                                                X86::NOT16r, X86::AX,
11500                                                X86::GR16RegisterClass);
11501   case X86::ATOMXOR16:
11502     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR16rr,
11503                                                X86::XOR16ri, X86::MOV16rm,
11504                                                X86::LCMPXCHG16,
11505                                                X86::NOT16r, X86::AX,
11506                                                X86::GR16RegisterClass);
11507   case X86::ATOMNAND16:
11508     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND16rr,
11509                                                X86::AND16ri, X86::MOV16rm,
11510                                                X86::LCMPXCHG16,
11511                                                X86::NOT16r, X86::AX,
11512                                                X86::GR16RegisterClass, true);
11513   case X86::ATOMMIN16:
11514     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVL16rr);
11515   case X86::ATOMMAX16:
11516     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVG16rr);
11517   case X86::ATOMUMIN16:
11518     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVB16rr);
11519   case X86::ATOMUMAX16:
11520     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVA16rr);
11521
11522   case X86::ATOMAND8:
11523     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND8rr,
11524                                                X86::AND8ri, X86::MOV8rm,
11525                                                X86::LCMPXCHG8,
11526                                                X86::NOT8r, X86::AL,
11527                                                X86::GR8RegisterClass);
11528   case X86::ATOMOR8:
11529     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR8rr,
11530                                                X86::OR8ri, X86::MOV8rm,
11531                                                X86::LCMPXCHG8,
11532                                                X86::NOT8r, X86::AL,
11533                                                X86::GR8RegisterClass);
11534   case X86::ATOMXOR8:
11535     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR8rr,
11536                                                X86::XOR8ri, X86::MOV8rm,
11537                                                X86::LCMPXCHG8,
11538                                                X86::NOT8r, X86::AL,
11539                                                X86::GR8RegisterClass);
11540   case X86::ATOMNAND8:
11541     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND8rr,
11542                                                X86::AND8ri, X86::MOV8rm,
11543                                                X86::LCMPXCHG8,
11544                                                X86::NOT8r, X86::AL,
11545                                                X86::GR8RegisterClass, true);
11546   // FIXME: There are no CMOV8 instructions; MIN/MAX need some other way.
11547   // This group is for 64-bit host.
11548   case X86::ATOMAND64:
11549     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND64rr,
11550                                                X86::AND64ri32, X86::MOV64rm,
11551                                                X86::LCMPXCHG64,
11552                                                X86::NOT64r, X86::RAX,
11553                                                X86::GR64RegisterClass);
11554   case X86::ATOMOR64:
11555     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR64rr,
11556                                                X86::OR64ri32, X86::MOV64rm,
11557                                                X86::LCMPXCHG64,
11558                                                X86::NOT64r, X86::RAX,
11559                                                X86::GR64RegisterClass);
11560   case X86::ATOMXOR64:
11561     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR64rr,
11562                                                X86::XOR64ri32, X86::MOV64rm,
11563                                                X86::LCMPXCHG64,
11564                                                X86::NOT64r, X86::RAX,
11565                                                X86::GR64RegisterClass);
11566   case X86::ATOMNAND64:
11567     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND64rr,
11568                                                X86::AND64ri32, X86::MOV64rm,
11569                                                X86::LCMPXCHG64,
11570                                                X86::NOT64r, X86::RAX,
11571                                                X86::GR64RegisterClass, true);
11572   case X86::ATOMMIN64:
11573     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVL64rr);
11574   case X86::ATOMMAX64:
11575     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVG64rr);
11576   case X86::ATOMUMIN64:
11577     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVB64rr);
11578   case X86::ATOMUMAX64:
11579     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVA64rr);
11580
11581   // This group does 64-bit operations on a 32-bit host.
11582   case X86::ATOMAND6432:
11583     return EmitAtomicBit6432WithCustomInserter(MI, BB,
11584                                                X86::AND32rr, X86::AND32rr,
11585                                                X86::AND32ri, X86::AND32ri,
11586                                                false);
11587   case X86::ATOMOR6432:
11588     return EmitAtomicBit6432WithCustomInserter(MI, BB,
11589                                                X86::OR32rr, X86::OR32rr,
11590                                                X86::OR32ri, X86::OR32ri,
11591                                                false);
11592   case X86::ATOMXOR6432:
11593     return EmitAtomicBit6432WithCustomInserter(MI, BB,
11594                                                X86::XOR32rr, X86::XOR32rr,
11595                                                X86::XOR32ri, X86::XOR32ri,
11596                                                false);
11597   case X86::ATOMNAND6432:
11598     return EmitAtomicBit6432WithCustomInserter(MI, BB,
11599                                                X86::AND32rr, X86::AND32rr,
11600                                                X86::AND32ri, X86::AND32ri,
11601                                                true);
11602   case X86::ATOMADD6432:
11603     return EmitAtomicBit6432WithCustomInserter(MI, BB,
11604                                                X86::ADD32rr, X86::ADC32rr,
11605                                                X86::ADD32ri, X86::ADC32ri,
11606                                                false);
11607   case X86::ATOMSUB6432:
11608     return EmitAtomicBit6432WithCustomInserter(MI, BB,
11609                                                X86::SUB32rr, X86::SBB32rr,
11610                                                X86::SUB32ri, X86::SBB32ri,
11611                                                false);
11612   case X86::ATOMSWAP6432:
11613     return EmitAtomicBit6432WithCustomInserter(MI, BB,
11614                                                X86::MOV32rr, X86::MOV32rr,
11615                                                X86::MOV32ri, X86::MOV32ri,
11616                                                false);
11617   case X86::VASTART_SAVE_XMM_REGS:
11618     return EmitVAStartSaveXMMRegsWithCustomInserter(MI, BB);
11619
11620   case X86::VAARG_64:
11621     return EmitVAARG64WithCustomInserter(MI, BB);
11622   }
11623 }
11624
11625 //===----------------------------------------------------------------------===//
11626 //                           X86 Optimization Hooks
11627 //===----------------------------------------------------------------------===//
11628
11629 void X86TargetLowering::computeMaskedBitsForTargetNode(const SDValue Op,
11630                                                        const APInt &Mask,
11631                                                        APInt &KnownZero,
11632                                                        APInt &KnownOne,
11633                                                        const SelectionDAG &DAG,
11634                                                        unsigned Depth) const {
11635   unsigned Opc = Op.getOpcode();
11636   assert((Opc >= ISD::BUILTIN_OP_END ||
11637           Opc == ISD::INTRINSIC_WO_CHAIN ||
11638           Opc == ISD::INTRINSIC_W_CHAIN ||
11639           Opc == ISD::INTRINSIC_VOID) &&
11640          "Should use MaskedValueIsZero if you don't know whether Op"
11641          " is a target node!");
11642
11643   KnownZero = KnownOne = APInt(Mask.getBitWidth(), 0);   // Don't know anything.
11644   switch (Opc) {
11645   default: break;
11646   case X86ISD::ADD:
11647   case X86ISD::SUB:
11648   case X86ISD::ADC:
11649   case X86ISD::SBB:
11650   case X86ISD::SMUL:
11651   case X86ISD::UMUL:
11652   case X86ISD::INC:
11653   case X86ISD::DEC:
11654   case X86ISD::OR:
11655   case X86ISD::XOR:
11656   case X86ISD::AND:
11657     // These nodes' second result is a boolean.
11658     if (Op.getResNo() == 0)
11659       break;
11660     // Fallthrough
11661   case X86ISD::SETCC:
11662     KnownZero |= APInt::getHighBitsSet(Mask.getBitWidth(),
11663                                        Mask.getBitWidth() - 1);
11664     break;
11665   }
11666 }
11667
11668 unsigned X86TargetLowering::ComputeNumSignBitsForTargetNode(SDValue Op,
11669                                                          unsigned Depth) const {
11670   // SETCC_CARRY sets the dest to ~0 for true or 0 for false.
11671   if (Op.getOpcode() == X86ISD::SETCC_CARRY)
11672     return Op.getValueType().getScalarType().getSizeInBits();
11673
11674   // Fallback case.
11675   return 1;
11676 }
11677
11678 /// isGAPlusOffset - Returns true (and the GlobalValue and the offset) if the
11679 /// node is a GlobalAddress + offset.
11680 bool X86TargetLowering::isGAPlusOffset(SDNode *N,
11681                                        const GlobalValue* &GA,
11682                                        int64_t &Offset) const {
11683   if (N->getOpcode() == X86ISD::Wrapper) {
11684     if (isa<GlobalAddressSDNode>(N->getOperand(0))) {
11685       GA = cast<GlobalAddressSDNode>(N->getOperand(0))->getGlobal();
11686       Offset = cast<GlobalAddressSDNode>(N->getOperand(0))->getOffset();
11687       return true;
11688     }
11689   }
11690   return TargetLowering::isGAPlusOffset(N, GA, Offset);
11691 }
11692
11693 /// isShuffleHigh128VectorInsertLow - Checks whether the shuffle node is the
11694 /// same as extracting the high 128-bit part of 256-bit vector and then
11695 /// inserting the result into the low part of a new 256-bit vector
11696 static bool isShuffleHigh128VectorInsertLow(ShuffleVectorSDNode *SVOp) {
11697   EVT VT = SVOp->getValueType(0);
11698   int NumElems = VT.getVectorNumElements();
11699
11700   // vector_shuffle <4, 5, 6, 7, u, u, u, u> or <2, 3, u, u>
11701   for (int i = 0, j = NumElems/2; i < NumElems/2; ++i, ++j)
11702     if (!isUndefOrEqual(SVOp->getMaskElt(i), j) ||
11703         SVOp->getMaskElt(j) >= 0)
11704       return false;
11705
11706   return true;
11707 }
11708
11709 /// isShuffleLow128VectorInsertHigh - Checks whether the shuffle node is the
11710 /// same as extracting the low 128-bit part of 256-bit vector and then
11711 /// inserting the result into the high part of a new 256-bit vector
11712 static bool isShuffleLow128VectorInsertHigh(ShuffleVectorSDNode *SVOp) {
11713   EVT VT = SVOp->getValueType(0);
11714   int NumElems = VT.getVectorNumElements();
11715
11716   // vector_shuffle <u, u, u, u, 0, 1, 2, 3> or <u, u, 0, 1>
11717   for (int i = NumElems/2, j = 0; i < NumElems; ++i, ++j)
11718     if (!isUndefOrEqual(SVOp->getMaskElt(i), j) ||
11719         SVOp->getMaskElt(j) >= 0)
11720       return false;
11721
11722   return true;
11723 }
11724
11725 /// PerformShuffleCombine256 - Performs shuffle combines for 256-bit vectors.
11726 static SDValue PerformShuffleCombine256(SDNode *N, SelectionDAG &DAG,
11727                                         TargetLowering::DAGCombinerInfo &DCI) {
11728   DebugLoc dl = N->getDebugLoc();
11729   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
11730   SDValue V1 = SVOp->getOperand(0);
11731   SDValue V2 = SVOp->getOperand(1);
11732   EVT VT = SVOp->getValueType(0);
11733   int NumElems = VT.getVectorNumElements();
11734
11735   if (V1.getOpcode() == ISD::CONCAT_VECTORS &&
11736       V2.getOpcode() == ISD::CONCAT_VECTORS) {
11737     //
11738     //                   0,0,0,...
11739     //                      |
11740     //    V      UNDEF    BUILD_VECTOR    UNDEF
11741     //     \      /           \           /
11742     //  CONCAT_VECTOR         CONCAT_VECTOR
11743     //         \                  /
11744     //          \                /
11745     //          RESULT: V + zero extended
11746     //
11747     if (V2.getOperand(0).getOpcode() != ISD::BUILD_VECTOR ||
11748         V2.getOperand(1).getOpcode() != ISD::UNDEF ||
11749         V1.getOperand(1).getOpcode() != ISD::UNDEF)
11750       return SDValue();
11751
11752     if (!ISD::isBuildVectorAllZeros(V2.getOperand(0).getNode()))
11753       return SDValue();
11754
11755     // To match the shuffle mask, the first half of the mask should
11756     // be exactly the first vector, and all the rest a splat with the
11757     // first element of the second one.
11758     for (int i = 0; i < NumElems/2; ++i)
11759       if (!isUndefOrEqual(SVOp->getMaskElt(i), i) ||
11760           !isUndefOrEqual(SVOp->getMaskElt(i+NumElems/2), NumElems))
11761         return SDValue();
11762
11763     // Emit a zeroed vector and insert the desired subvector on its
11764     // first half.
11765     SDValue Zeros = getZeroVector(VT, true /* HasSSE2 */, DAG, dl);
11766     SDValue InsV = Insert128BitVector(Zeros, V1.getOperand(0),
11767                          DAG.getConstant(0, MVT::i32), DAG, dl);
11768     return DCI.CombineTo(N, InsV);
11769   }
11770
11771   //===--------------------------------------------------------------------===//
11772   // Combine some shuffles into subvector extracts and inserts:
11773   //
11774
11775   // vector_shuffle <4, 5, 6, 7, u, u, u, u> or <2, 3, u, u>
11776   if (isShuffleHigh128VectorInsertLow(SVOp)) {
11777     SDValue V = Extract128BitVector(V1, DAG.getConstant(NumElems/2, MVT::i32),
11778                                     DAG, dl);
11779     SDValue InsV = Insert128BitVector(DAG.getNode(ISD::UNDEF, dl, VT),
11780                                       V, DAG.getConstant(0, MVT::i32), DAG, dl);
11781     return DCI.CombineTo(N, InsV);
11782   }
11783
11784   // vector_shuffle <u, u, u, u, 0, 1, 2, 3> or <u, u, 0, 1>
11785   if (isShuffleLow128VectorInsertHigh(SVOp)) {
11786     SDValue V = Extract128BitVector(V1, DAG.getConstant(0, MVT::i32), DAG, dl);
11787     SDValue InsV = Insert128BitVector(DAG.getNode(ISD::UNDEF, dl, VT),
11788                              V, DAG.getConstant(NumElems/2, MVT::i32), DAG, dl);
11789     return DCI.CombineTo(N, InsV);
11790   }
11791
11792   return SDValue();
11793 }
11794
11795 /// PerformShuffleCombine - Performs several different shuffle combines.
11796 static SDValue PerformShuffleCombine(SDNode *N, SelectionDAG &DAG,
11797                                      TargetLowering::DAGCombinerInfo &DCI,
11798                                      const X86Subtarget *Subtarget) {
11799   DebugLoc dl = N->getDebugLoc();
11800   EVT VT = N->getValueType(0);
11801
11802   // Don't create instructions with illegal types after legalize types has run.
11803   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
11804   if (!DCI.isBeforeLegalize() && !TLI.isTypeLegal(VT.getVectorElementType()))
11805     return SDValue();
11806
11807   // Combine 256-bit vector shuffles. This is only profitable when in AVX mode
11808   if (Subtarget->hasAVX() && VT.getSizeInBits() == 256 &&
11809       N->getOpcode() == ISD::VECTOR_SHUFFLE)
11810     return PerformShuffleCombine256(N, DAG, DCI);
11811
11812   // Only handle 128 wide vector from here on.
11813   if (VT.getSizeInBits() != 128)
11814     return SDValue();
11815
11816   // Combine a vector_shuffle that is equal to build_vector load1, load2, load3,
11817   // load4, <0, 1, 2, 3> into a 128-bit load if the load addresses are
11818   // consecutive, non-overlapping, and in the right order.
11819   SmallVector<SDValue, 16> Elts;
11820   for (unsigned i = 0, e = VT.getVectorNumElements(); i != e; ++i)
11821     Elts.push_back(getShuffleScalarElt(N, i, DAG, 0));
11822
11823   return EltsFromConsecutiveLoads(VT, Elts, dl, DAG);
11824 }
11825
11826 /// PerformEXTRACT_VECTOR_ELTCombine - Detect vector gather/scatter index
11827 /// generation and convert it from being a bunch of shuffles and extracts
11828 /// to a simple store and scalar loads to extract the elements.
11829 static SDValue PerformEXTRACT_VECTOR_ELTCombine(SDNode *N, SelectionDAG &DAG,
11830                                                 const TargetLowering &TLI) {
11831   SDValue InputVector = N->getOperand(0);
11832
11833   // Only operate on vectors of 4 elements, where the alternative shuffling
11834   // gets to be more expensive.
11835   if (InputVector.getValueType() != MVT::v4i32)
11836     return SDValue();
11837
11838   // Check whether every use of InputVector is an EXTRACT_VECTOR_ELT with a
11839   // single use which is a sign-extend or zero-extend, and all elements are
11840   // used.
11841   SmallVector<SDNode *, 4> Uses;
11842   unsigned ExtractedElements = 0;
11843   for (SDNode::use_iterator UI = InputVector.getNode()->use_begin(),
11844        UE = InputVector.getNode()->use_end(); UI != UE; ++UI) {
11845     if (UI.getUse().getResNo() != InputVector.getResNo())
11846       return SDValue();
11847
11848     SDNode *Extract = *UI;
11849     if (Extract->getOpcode() != ISD::EXTRACT_VECTOR_ELT)
11850       return SDValue();
11851
11852     if (Extract->getValueType(0) != MVT::i32)
11853       return SDValue();
11854     if (!Extract->hasOneUse())
11855       return SDValue();
11856     if (Extract->use_begin()->getOpcode() != ISD::SIGN_EXTEND &&
11857         Extract->use_begin()->getOpcode() != ISD::ZERO_EXTEND)
11858       return SDValue();
11859     if (!isa<ConstantSDNode>(Extract->getOperand(1)))
11860       return SDValue();
11861
11862     // Record which element was extracted.
11863     ExtractedElements |=
11864       1 << cast<ConstantSDNode>(Extract->getOperand(1))->getZExtValue();
11865
11866     Uses.push_back(Extract);
11867   }
11868
11869   // If not all the elements were used, this may not be worthwhile.
11870   if (ExtractedElements != 15)
11871     return SDValue();
11872
11873   // Ok, we've now decided to do the transformation.
11874   DebugLoc dl = InputVector.getDebugLoc();
11875
11876   // Store the value to a temporary stack slot.
11877   SDValue StackPtr = DAG.CreateStackTemporary(InputVector.getValueType());
11878   SDValue Ch = DAG.getStore(DAG.getEntryNode(), dl, InputVector, StackPtr,
11879                             MachinePointerInfo(), false, false, 0);
11880
11881   // Replace each use (extract) with a load of the appropriate element.
11882   for (SmallVectorImpl<SDNode *>::iterator UI = Uses.begin(),
11883        UE = Uses.end(); UI != UE; ++UI) {
11884     SDNode *Extract = *UI;
11885
11886     // cOMpute the element's address.
11887     SDValue Idx = Extract->getOperand(1);
11888     unsigned EltSize =
11889         InputVector.getValueType().getVectorElementType().getSizeInBits()/8;
11890     uint64_t Offset = EltSize * cast<ConstantSDNode>(Idx)->getZExtValue();
11891     SDValue OffsetVal = DAG.getConstant(Offset, TLI.getPointerTy());
11892
11893     SDValue ScalarAddr = DAG.getNode(ISD::ADD, dl, TLI.getPointerTy(),
11894                                      StackPtr, OffsetVal);
11895
11896     // Load the scalar.
11897     SDValue LoadScalar = DAG.getLoad(Extract->getValueType(0), dl, Ch,
11898                                      ScalarAddr, MachinePointerInfo(),
11899                                      false, false, 0);
11900
11901     // Replace the exact with the load.
11902     DAG.ReplaceAllUsesOfValueWith(SDValue(Extract, 0), LoadScalar);
11903   }
11904
11905   // The replacement was made in place; don't return anything.
11906   return SDValue();
11907 }
11908
11909 /// PerformSELECTCombine - Do target-specific dag combines on SELECT nodes.
11910 static SDValue PerformSELECTCombine(SDNode *N, SelectionDAG &DAG,
11911                                     const X86Subtarget *Subtarget) {
11912   DebugLoc DL = N->getDebugLoc();
11913   SDValue Cond = N->getOperand(0);
11914   // Get the LHS/RHS of the select.
11915   SDValue LHS = N->getOperand(1);
11916   SDValue RHS = N->getOperand(2);
11917
11918   // If we have SSE[12] support, try to form min/max nodes. SSE min/max
11919   // instructions match the semantics of the common C idiom x<y?x:y but not
11920   // x<=y?x:y, because of how they handle negative zero (which can be
11921   // ignored in unsafe-math mode).
11922   if (Subtarget->hasSSE2() &&
11923       (LHS.getValueType() == MVT::f32 || LHS.getValueType() == MVT::f64) &&
11924       Cond.getOpcode() == ISD::SETCC) {
11925     ISD::CondCode CC = cast<CondCodeSDNode>(Cond.getOperand(2))->get();
11926
11927     unsigned Opcode = 0;
11928     // Check for x CC y ? x : y.
11929     if (DAG.isEqualTo(LHS, Cond.getOperand(0)) &&
11930         DAG.isEqualTo(RHS, Cond.getOperand(1))) {
11931       switch (CC) {
11932       default: break;
11933       case ISD::SETULT:
11934         // Converting this to a min would handle NaNs incorrectly, and swapping
11935         // the operands would cause it to handle comparisons between positive
11936         // and negative zero incorrectly.
11937         if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS)) {
11938           if (!UnsafeFPMath &&
11939               !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS)))
11940             break;
11941           std::swap(LHS, RHS);
11942         }
11943         Opcode = X86ISD::FMIN;
11944         break;
11945       case ISD::SETOLE:
11946         // Converting this to a min would handle comparisons between positive
11947         // and negative zero incorrectly.
11948         if (!UnsafeFPMath &&
11949             !DAG.isKnownNeverZero(LHS) && !DAG.isKnownNeverZero(RHS))
11950           break;
11951         Opcode = X86ISD::FMIN;
11952         break;
11953       case ISD::SETULE:
11954         // Converting this to a min would handle both negative zeros and NaNs
11955         // incorrectly, but we can swap the operands to fix both.
11956         std::swap(LHS, RHS);
11957       case ISD::SETOLT:
11958       case ISD::SETLT:
11959       case ISD::SETLE:
11960         Opcode = X86ISD::FMIN;
11961         break;
11962
11963       case ISD::SETOGE:
11964         // Converting this to a max would handle comparisons between positive
11965         // and negative zero incorrectly.
11966         if (!UnsafeFPMath &&
11967             !DAG.isKnownNeverZero(LHS) && !DAG.isKnownNeverZero(RHS))
11968           break;
11969         Opcode = X86ISD::FMAX;
11970         break;
11971       case ISD::SETUGT:
11972         // Converting this to a max would handle NaNs incorrectly, and swapping
11973         // the operands would cause it to handle comparisons between positive
11974         // and negative zero incorrectly.
11975         if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS)) {
11976           if (!UnsafeFPMath &&
11977               !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS)))
11978             break;
11979           std::swap(LHS, RHS);
11980         }
11981         Opcode = X86ISD::FMAX;
11982         break;
11983       case ISD::SETUGE:
11984         // Converting this to a max would handle both negative zeros and NaNs
11985         // incorrectly, but we can swap the operands to fix both.
11986         std::swap(LHS, RHS);
11987       case ISD::SETOGT:
11988       case ISD::SETGT:
11989       case ISD::SETGE:
11990         Opcode = X86ISD::FMAX;
11991         break;
11992       }
11993     // Check for x CC y ? y : x -- a min/max with reversed arms.
11994     } else if (DAG.isEqualTo(LHS, Cond.getOperand(1)) &&
11995                DAG.isEqualTo(RHS, Cond.getOperand(0))) {
11996       switch (CC) {
11997       default: break;
11998       case ISD::SETOGE:
11999         // Converting this to a min would handle comparisons between positive
12000         // and negative zero incorrectly, and swapping the operands would
12001         // cause it to handle NaNs incorrectly.
12002         if (!UnsafeFPMath &&
12003             !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS))) {
12004           if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS))
12005             break;
12006           std::swap(LHS, RHS);
12007         }
12008         Opcode = X86ISD::FMIN;
12009         break;
12010       case ISD::SETUGT:
12011         // Converting this to a min would handle NaNs incorrectly.
12012         if (!UnsafeFPMath &&
12013             (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS)))
12014           break;
12015         Opcode = X86ISD::FMIN;
12016         break;
12017       case ISD::SETUGE:
12018         // Converting this to a min would handle both negative zeros and NaNs
12019         // incorrectly, but we can swap the operands to fix both.
12020         std::swap(LHS, RHS);
12021       case ISD::SETOGT:
12022       case ISD::SETGT:
12023       case ISD::SETGE:
12024         Opcode = X86ISD::FMIN;
12025         break;
12026
12027       case ISD::SETULT:
12028         // Converting this to a max would handle NaNs incorrectly.
12029         if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS))
12030           break;
12031         Opcode = X86ISD::FMAX;
12032         break;
12033       case ISD::SETOLE:
12034         // Converting this to a max would handle comparisons between positive
12035         // and negative zero incorrectly, and swapping the operands would
12036         // cause it to handle NaNs incorrectly.
12037         if (!UnsafeFPMath &&
12038             !DAG.isKnownNeverZero(LHS) && !DAG.isKnownNeverZero(RHS)) {
12039           if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS))
12040             break;
12041           std::swap(LHS, RHS);
12042         }
12043         Opcode = X86ISD::FMAX;
12044         break;
12045       case ISD::SETULE:
12046         // Converting this to a max would handle both negative zeros and NaNs
12047         // incorrectly, but we can swap the operands to fix both.
12048         std::swap(LHS, RHS);
12049       case ISD::SETOLT:
12050       case ISD::SETLT:
12051       case ISD::SETLE:
12052         Opcode = X86ISD::FMAX;
12053         break;
12054       }
12055     }
12056
12057     if (Opcode)
12058       return DAG.getNode(Opcode, DL, N->getValueType(0), LHS, RHS);
12059   }
12060
12061   // If this is a select between two integer constants, try to do some
12062   // optimizations.
12063   if (ConstantSDNode *TrueC = dyn_cast<ConstantSDNode>(LHS)) {
12064     if (ConstantSDNode *FalseC = dyn_cast<ConstantSDNode>(RHS))
12065       // Don't do this for crazy integer types.
12066       if (DAG.getTargetLoweringInfo().isTypeLegal(LHS.getValueType())) {
12067         // If this is efficiently invertible, canonicalize the LHSC/RHSC values
12068         // so that TrueC (the true value) is larger than FalseC.
12069         bool NeedsCondInvert = false;
12070
12071         if (TrueC->getAPIntValue().ult(FalseC->getAPIntValue()) &&
12072             // Efficiently invertible.
12073             (Cond.getOpcode() == ISD::SETCC ||  // setcc -> invertible.
12074              (Cond.getOpcode() == ISD::XOR &&   // xor(X, C) -> invertible.
12075               isa<ConstantSDNode>(Cond.getOperand(1))))) {
12076           NeedsCondInvert = true;
12077           std::swap(TrueC, FalseC);
12078         }
12079
12080         // Optimize C ? 8 : 0 -> zext(C) << 3.  Likewise for any pow2/0.
12081         if (FalseC->getAPIntValue() == 0 &&
12082             TrueC->getAPIntValue().isPowerOf2()) {
12083           if (NeedsCondInvert) // Invert the condition if needed.
12084             Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
12085                                DAG.getConstant(1, Cond.getValueType()));
12086
12087           // Zero extend the condition if needed.
12088           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, LHS.getValueType(), Cond);
12089
12090           unsigned ShAmt = TrueC->getAPIntValue().logBase2();
12091           return DAG.getNode(ISD::SHL, DL, LHS.getValueType(), Cond,
12092                              DAG.getConstant(ShAmt, MVT::i8));
12093         }
12094
12095         // Optimize Cond ? cst+1 : cst -> zext(setcc(C)+cst.
12096         if (FalseC->getAPIntValue()+1 == TrueC->getAPIntValue()) {
12097           if (NeedsCondInvert) // Invert the condition if needed.
12098             Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
12099                                DAG.getConstant(1, Cond.getValueType()));
12100
12101           // Zero extend the condition if needed.
12102           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL,
12103                              FalseC->getValueType(0), Cond);
12104           return DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
12105                              SDValue(FalseC, 0));
12106         }
12107
12108         // Optimize cases that will turn into an LEA instruction.  This requires
12109         // an i32 or i64 and an efficient multiplier (1, 2, 3, 4, 5, 8, 9).
12110         if (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i64) {
12111           uint64_t Diff = TrueC->getZExtValue()-FalseC->getZExtValue();
12112           if (N->getValueType(0) == MVT::i32) Diff = (unsigned)Diff;
12113
12114           bool isFastMultiplier = false;
12115           if (Diff < 10) {
12116             switch ((unsigned char)Diff) {
12117               default: break;
12118               case 1:  // result = add base, cond
12119               case 2:  // result = lea base(    , cond*2)
12120               case 3:  // result = lea base(cond, cond*2)
12121               case 4:  // result = lea base(    , cond*4)
12122               case 5:  // result = lea base(cond, cond*4)
12123               case 8:  // result = lea base(    , cond*8)
12124               case 9:  // result = lea base(cond, cond*8)
12125                 isFastMultiplier = true;
12126                 break;
12127             }
12128           }
12129
12130           if (isFastMultiplier) {
12131             APInt Diff = TrueC->getAPIntValue()-FalseC->getAPIntValue();
12132             if (NeedsCondInvert) // Invert the condition if needed.
12133               Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
12134                                  DAG.getConstant(1, Cond.getValueType()));
12135
12136             // Zero extend the condition if needed.
12137             Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, FalseC->getValueType(0),
12138                                Cond);
12139             // Scale the condition by the difference.
12140             if (Diff != 1)
12141               Cond = DAG.getNode(ISD::MUL, DL, Cond.getValueType(), Cond,
12142                                  DAG.getConstant(Diff, Cond.getValueType()));
12143
12144             // Add the base if non-zero.
12145             if (FalseC->getAPIntValue() != 0)
12146               Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
12147                                  SDValue(FalseC, 0));
12148             return Cond;
12149           }
12150         }
12151       }
12152   }
12153
12154   return SDValue();
12155 }
12156
12157 /// Optimize X86ISD::CMOV [LHS, RHS, CONDCODE (e.g. X86::COND_NE), CONDVAL]
12158 static SDValue PerformCMOVCombine(SDNode *N, SelectionDAG &DAG,
12159                                   TargetLowering::DAGCombinerInfo &DCI) {
12160   DebugLoc DL = N->getDebugLoc();
12161
12162   // If the flag operand isn't dead, don't touch this CMOV.
12163   if (N->getNumValues() == 2 && !SDValue(N, 1).use_empty())
12164     return SDValue();
12165
12166   SDValue FalseOp = N->getOperand(0);
12167   SDValue TrueOp = N->getOperand(1);
12168   X86::CondCode CC = (X86::CondCode)N->getConstantOperandVal(2);
12169   SDValue Cond = N->getOperand(3);
12170   if (CC == X86::COND_E || CC == X86::COND_NE) {
12171     switch (Cond.getOpcode()) {
12172     default: break;
12173     case X86ISD::BSR:
12174     case X86ISD::BSF:
12175       // If operand of BSR / BSF are proven never zero, then ZF cannot be set.
12176       if (DAG.isKnownNeverZero(Cond.getOperand(0)))
12177         return (CC == X86::COND_E) ? FalseOp : TrueOp;
12178     }
12179   }
12180
12181   // If this is a select between two integer constants, try to do some
12182   // optimizations.  Note that the operands are ordered the opposite of SELECT
12183   // operands.
12184   if (ConstantSDNode *TrueC = dyn_cast<ConstantSDNode>(TrueOp)) {
12185     if (ConstantSDNode *FalseC = dyn_cast<ConstantSDNode>(FalseOp)) {
12186       // Canonicalize the TrueC/FalseC values so that TrueC (the true value) is
12187       // larger than FalseC (the false value).
12188       if (TrueC->getAPIntValue().ult(FalseC->getAPIntValue())) {
12189         CC = X86::GetOppositeBranchCondition(CC);
12190         std::swap(TrueC, FalseC);
12191       }
12192
12193       // Optimize C ? 8 : 0 -> zext(setcc(C)) << 3.  Likewise for any pow2/0.
12194       // This is efficient for any integer data type (including i8/i16) and
12195       // shift amount.
12196       if (FalseC->getAPIntValue() == 0 && TrueC->getAPIntValue().isPowerOf2()) {
12197         Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
12198                            DAG.getConstant(CC, MVT::i8), Cond);
12199
12200         // Zero extend the condition if needed.
12201         Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, TrueC->getValueType(0), Cond);
12202
12203         unsigned ShAmt = TrueC->getAPIntValue().logBase2();
12204         Cond = DAG.getNode(ISD::SHL, DL, Cond.getValueType(), Cond,
12205                            DAG.getConstant(ShAmt, MVT::i8));
12206         if (N->getNumValues() == 2)  // Dead flag value?
12207           return DCI.CombineTo(N, Cond, SDValue());
12208         return Cond;
12209       }
12210
12211       // Optimize Cond ? cst+1 : cst -> zext(setcc(C)+cst.  This is efficient
12212       // for any integer data type, including i8/i16.
12213       if (FalseC->getAPIntValue()+1 == TrueC->getAPIntValue()) {
12214         Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
12215                            DAG.getConstant(CC, MVT::i8), Cond);
12216
12217         // Zero extend the condition if needed.
12218         Cond = DAG.getNode(ISD::ZERO_EXTEND, DL,
12219                            FalseC->getValueType(0), Cond);
12220         Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
12221                            SDValue(FalseC, 0));
12222
12223         if (N->getNumValues() == 2)  // Dead flag value?
12224           return DCI.CombineTo(N, Cond, SDValue());
12225         return Cond;
12226       }
12227
12228       // Optimize cases that will turn into an LEA instruction.  This requires
12229       // an i32 or i64 and an efficient multiplier (1, 2, 3, 4, 5, 8, 9).
12230       if (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i64) {
12231         uint64_t Diff = TrueC->getZExtValue()-FalseC->getZExtValue();
12232         if (N->getValueType(0) == MVT::i32) Diff = (unsigned)Diff;
12233
12234         bool isFastMultiplier = false;
12235         if (Diff < 10) {
12236           switch ((unsigned char)Diff) {
12237           default: break;
12238           case 1:  // result = add base, cond
12239           case 2:  // result = lea base(    , cond*2)
12240           case 3:  // result = lea base(cond, cond*2)
12241           case 4:  // result = lea base(    , cond*4)
12242           case 5:  // result = lea base(cond, cond*4)
12243           case 8:  // result = lea base(    , cond*8)
12244           case 9:  // result = lea base(cond, cond*8)
12245             isFastMultiplier = true;
12246             break;
12247           }
12248         }
12249
12250         if (isFastMultiplier) {
12251           APInt Diff = TrueC->getAPIntValue()-FalseC->getAPIntValue();
12252           Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
12253                              DAG.getConstant(CC, MVT::i8), Cond);
12254           // Zero extend the condition if needed.
12255           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, FalseC->getValueType(0),
12256                              Cond);
12257           // Scale the condition by the difference.
12258           if (Diff != 1)
12259             Cond = DAG.getNode(ISD::MUL, DL, Cond.getValueType(), Cond,
12260                                DAG.getConstant(Diff, Cond.getValueType()));
12261
12262           // Add the base if non-zero.
12263           if (FalseC->getAPIntValue() != 0)
12264             Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
12265                                SDValue(FalseC, 0));
12266           if (N->getNumValues() == 2)  // Dead flag value?
12267             return DCI.CombineTo(N, Cond, SDValue());
12268           return Cond;
12269         }
12270       }
12271     }
12272   }
12273   return SDValue();
12274 }
12275
12276
12277 /// PerformMulCombine - Optimize a single multiply with constant into two
12278 /// in order to implement it with two cheaper instructions, e.g.
12279 /// LEA + SHL, LEA + LEA.
12280 static SDValue PerformMulCombine(SDNode *N, SelectionDAG &DAG,
12281                                  TargetLowering::DAGCombinerInfo &DCI) {
12282   if (DCI.isBeforeLegalize() || DCI.isCalledByLegalizer())
12283     return SDValue();
12284
12285   EVT VT = N->getValueType(0);
12286   if (VT != MVT::i64)
12287     return SDValue();
12288
12289   ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(1));
12290   if (!C)
12291     return SDValue();
12292   uint64_t MulAmt = C->getZExtValue();
12293   if (isPowerOf2_64(MulAmt) || MulAmt == 3 || MulAmt == 5 || MulAmt == 9)
12294     return SDValue();
12295
12296   uint64_t MulAmt1 = 0;
12297   uint64_t MulAmt2 = 0;
12298   if ((MulAmt % 9) == 0) {
12299     MulAmt1 = 9;
12300     MulAmt2 = MulAmt / 9;
12301   } else if ((MulAmt % 5) == 0) {
12302     MulAmt1 = 5;
12303     MulAmt2 = MulAmt / 5;
12304   } else if ((MulAmt % 3) == 0) {
12305     MulAmt1 = 3;
12306     MulAmt2 = MulAmt / 3;
12307   }
12308   if (MulAmt2 &&
12309       (isPowerOf2_64(MulAmt2) || MulAmt2 == 3 || MulAmt2 == 5 || MulAmt2 == 9)){
12310     DebugLoc DL = N->getDebugLoc();
12311
12312     if (isPowerOf2_64(MulAmt2) &&
12313         !(N->hasOneUse() && N->use_begin()->getOpcode() == ISD::ADD))
12314       // If second multiplifer is pow2, issue it first. We want the multiply by
12315       // 3, 5, or 9 to be folded into the addressing mode unless the lone use
12316       // is an add.
12317       std::swap(MulAmt1, MulAmt2);
12318
12319     SDValue NewMul;
12320     if (isPowerOf2_64(MulAmt1))
12321       NewMul = DAG.getNode(ISD::SHL, DL, VT, N->getOperand(0),
12322                            DAG.getConstant(Log2_64(MulAmt1), MVT::i8));
12323     else
12324       NewMul = DAG.getNode(X86ISD::MUL_IMM, DL, VT, N->getOperand(0),
12325                            DAG.getConstant(MulAmt1, VT));
12326
12327     if (isPowerOf2_64(MulAmt2))
12328       NewMul = DAG.getNode(ISD::SHL, DL, VT, NewMul,
12329                            DAG.getConstant(Log2_64(MulAmt2), MVT::i8));
12330     else
12331       NewMul = DAG.getNode(X86ISD::MUL_IMM, DL, VT, NewMul,
12332                            DAG.getConstant(MulAmt2, VT));
12333
12334     // Do not add new nodes to DAG combiner worklist.
12335     DCI.CombineTo(N, NewMul, false);
12336   }
12337   return SDValue();
12338 }
12339
12340 static SDValue PerformSHLCombine(SDNode *N, SelectionDAG &DAG) {
12341   SDValue N0 = N->getOperand(0);
12342   SDValue N1 = N->getOperand(1);
12343   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
12344   EVT VT = N0.getValueType();
12345
12346   // fold (shl (and (setcc_c), c1), c2) -> (and setcc_c, (c1 << c2))
12347   // since the result of setcc_c is all zero's or all ones.
12348   if (N1C && N0.getOpcode() == ISD::AND &&
12349       N0.getOperand(1).getOpcode() == ISD::Constant) {
12350     SDValue N00 = N0.getOperand(0);
12351     if (N00.getOpcode() == X86ISD::SETCC_CARRY ||
12352         ((N00.getOpcode() == ISD::ANY_EXTEND ||
12353           N00.getOpcode() == ISD::ZERO_EXTEND) &&
12354          N00.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY)) {
12355       APInt Mask = cast<ConstantSDNode>(N0.getOperand(1))->getAPIntValue();
12356       APInt ShAmt = N1C->getAPIntValue();
12357       Mask = Mask.shl(ShAmt);
12358       if (Mask != 0)
12359         return DAG.getNode(ISD::AND, N->getDebugLoc(), VT,
12360                            N00, DAG.getConstant(Mask, VT));
12361     }
12362   }
12363
12364   return SDValue();
12365 }
12366
12367 /// PerformShiftCombine - Transforms vector shift nodes to use vector shifts
12368 ///                       when possible.
12369 static SDValue PerformShiftCombine(SDNode* N, SelectionDAG &DAG,
12370                                    const X86Subtarget *Subtarget) {
12371   EVT VT = N->getValueType(0);
12372   if (!VT.isVector() && VT.isInteger() &&
12373       N->getOpcode() == ISD::SHL)
12374     return PerformSHLCombine(N, DAG);
12375
12376   // On X86 with SSE2 support, we can transform this to a vector shift if
12377   // all elements are shifted by the same amount.  We can't do this in legalize
12378   // because the a constant vector is typically transformed to a constant pool
12379   // so we have no knowledge of the shift amount.
12380   if (!(Subtarget->hasSSE2() || Subtarget->hasAVX()))
12381     return SDValue();
12382
12383   if (VT != MVT::v2i64 && VT != MVT::v4i32 && VT != MVT::v8i16)
12384     return SDValue();
12385
12386   SDValue ShAmtOp = N->getOperand(1);
12387   EVT EltVT = VT.getVectorElementType();
12388   DebugLoc DL = N->getDebugLoc();
12389   SDValue BaseShAmt = SDValue();
12390   if (ShAmtOp.getOpcode() == ISD::BUILD_VECTOR) {
12391     unsigned NumElts = VT.getVectorNumElements();
12392     unsigned i = 0;
12393     for (; i != NumElts; ++i) {
12394       SDValue Arg = ShAmtOp.getOperand(i);
12395       if (Arg.getOpcode() == ISD::UNDEF) continue;
12396       BaseShAmt = Arg;
12397       break;
12398     }
12399     for (; i != NumElts; ++i) {
12400       SDValue Arg = ShAmtOp.getOperand(i);
12401       if (Arg.getOpcode() == ISD::UNDEF) continue;
12402       if (Arg != BaseShAmt) {
12403         return SDValue();
12404       }
12405     }
12406   } else if (ShAmtOp.getOpcode() == ISD::VECTOR_SHUFFLE &&
12407              cast<ShuffleVectorSDNode>(ShAmtOp)->isSplat()) {
12408     SDValue InVec = ShAmtOp.getOperand(0);
12409     if (InVec.getOpcode() == ISD::BUILD_VECTOR) {
12410       unsigned NumElts = InVec.getValueType().getVectorNumElements();
12411       unsigned i = 0;
12412       for (; i != NumElts; ++i) {
12413         SDValue Arg = InVec.getOperand(i);
12414         if (Arg.getOpcode() == ISD::UNDEF) continue;
12415         BaseShAmt = Arg;
12416         break;
12417       }
12418     } else if (InVec.getOpcode() == ISD::INSERT_VECTOR_ELT) {
12419        if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(InVec.getOperand(2))) {
12420          unsigned SplatIdx= cast<ShuffleVectorSDNode>(ShAmtOp)->getSplatIndex();
12421          if (C->getZExtValue() == SplatIdx)
12422            BaseShAmt = InVec.getOperand(1);
12423        }
12424     }
12425     if (BaseShAmt.getNode() == 0)
12426       BaseShAmt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, EltVT, ShAmtOp,
12427                               DAG.getIntPtrConstant(0));
12428   } else
12429     return SDValue();
12430
12431   // The shift amount is an i32.
12432   if (EltVT.bitsGT(MVT::i32))
12433     BaseShAmt = DAG.getNode(ISD::TRUNCATE, DL, MVT::i32, BaseShAmt);
12434   else if (EltVT.bitsLT(MVT::i32))
12435     BaseShAmt = DAG.getNode(ISD::ZERO_EXTEND, DL, MVT::i32, BaseShAmt);
12436
12437   // The shift amount is identical so we can do a vector shift.
12438   SDValue  ValOp = N->getOperand(0);
12439   switch (N->getOpcode()) {
12440   default:
12441     llvm_unreachable("Unknown shift opcode!");
12442     break;
12443   case ISD::SHL:
12444     if (VT == MVT::v2i64)
12445       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
12446                          DAG.getConstant(Intrinsic::x86_sse2_pslli_q, MVT::i32),
12447                          ValOp, BaseShAmt);
12448     if (VT == MVT::v4i32)
12449       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
12450                          DAG.getConstant(Intrinsic::x86_sse2_pslli_d, MVT::i32),
12451                          ValOp, BaseShAmt);
12452     if (VT == MVT::v8i16)
12453       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
12454                          DAG.getConstant(Intrinsic::x86_sse2_pslli_w, MVT::i32),
12455                          ValOp, BaseShAmt);
12456     break;
12457   case ISD::SRA:
12458     if (VT == MVT::v4i32)
12459       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
12460                          DAG.getConstant(Intrinsic::x86_sse2_psrai_d, MVT::i32),
12461                          ValOp, BaseShAmt);
12462     if (VT == MVT::v8i16)
12463       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
12464                          DAG.getConstant(Intrinsic::x86_sse2_psrai_w, MVT::i32),
12465                          ValOp, BaseShAmt);
12466     break;
12467   case ISD::SRL:
12468     if (VT == MVT::v2i64)
12469       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
12470                          DAG.getConstant(Intrinsic::x86_sse2_psrli_q, MVT::i32),
12471                          ValOp, BaseShAmt);
12472     if (VT == MVT::v4i32)
12473       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
12474                          DAG.getConstant(Intrinsic::x86_sse2_psrli_d, MVT::i32),
12475                          ValOp, BaseShAmt);
12476     if (VT ==  MVT::v8i16)
12477       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
12478                          DAG.getConstant(Intrinsic::x86_sse2_psrli_w, MVT::i32),
12479                          ValOp, BaseShAmt);
12480     break;
12481   }
12482   return SDValue();
12483 }
12484
12485
12486 // CMPEQCombine - Recognize the distinctive  (AND (setcc ...) (setcc ..))
12487 // where both setccs reference the same FP CMP, and rewrite for CMPEQSS
12488 // and friends.  Likewise for OR -> CMPNEQSS.
12489 static SDValue CMPEQCombine(SDNode *N, SelectionDAG &DAG,
12490                             TargetLowering::DAGCombinerInfo &DCI,
12491                             const X86Subtarget *Subtarget) {
12492   unsigned opcode;
12493
12494   // SSE1 supports CMP{eq|ne}SS, and SSE2 added CMP{eq|ne}SD, but
12495   // we're requiring SSE2 for both.
12496   if (Subtarget->hasSSE2() && isAndOrOfSetCCs(SDValue(N, 0U), opcode)) {
12497     SDValue N0 = N->getOperand(0);
12498     SDValue N1 = N->getOperand(1);
12499     SDValue CMP0 = N0->getOperand(1);
12500     SDValue CMP1 = N1->getOperand(1);
12501     DebugLoc DL = N->getDebugLoc();
12502
12503     // The SETCCs should both refer to the same CMP.
12504     if (CMP0.getOpcode() != X86ISD::CMP || CMP0 != CMP1)
12505       return SDValue();
12506
12507     SDValue CMP00 = CMP0->getOperand(0);
12508     SDValue CMP01 = CMP0->getOperand(1);
12509     EVT     VT    = CMP00.getValueType();
12510
12511     if (VT == MVT::f32 || VT == MVT::f64) {
12512       bool ExpectingFlags = false;
12513       // Check for any users that want flags:
12514       for (SDNode::use_iterator UI = N->use_begin(),
12515              UE = N->use_end();
12516            !ExpectingFlags && UI != UE; ++UI)
12517         switch (UI->getOpcode()) {
12518         default:
12519         case ISD::BR_CC:
12520         case ISD::BRCOND:
12521         case ISD::SELECT:
12522           ExpectingFlags = true;
12523           break;
12524         case ISD::CopyToReg:
12525         case ISD::SIGN_EXTEND:
12526         case ISD::ZERO_EXTEND:
12527         case ISD::ANY_EXTEND:
12528           break;
12529         }
12530
12531       if (!ExpectingFlags) {
12532         enum X86::CondCode cc0 = (enum X86::CondCode)N0.getConstantOperandVal(0);
12533         enum X86::CondCode cc1 = (enum X86::CondCode)N1.getConstantOperandVal(0);
12534
12535         if (cc1 == X86::COND_E || cc1 == X86::COND_NE) {
12536           X86::CondCode tmp = cc0;
12537           cc0 = cc1;
12538           cc1 = tmp;
12539         }
12540
12541         if ((cc0 == X86::COND_E  && cc1 == X86::COND_NP) ||
12542             (cc0 == X86::COND_NE && cc1 == X86::COND_P)) {
12543           bool is64BitFP = (CMP00.getValueType() == MVT::f64);
12544           X86ISD::NodeType NTOperator = is64BitFP ?
12545             X86ISD::FSETCCsd : X86ISD::FSETCCss;
12546           // FIXME: need symbolic constants for these magic numbers.
12547           // See X86ATTInstPrinter.cpp:printSSECC().
12548           unsigned x86cc = (cc0 == X86::COND_E) ? 0 : 4;
12549           SDValue OnesOrZeroesF = DAG.getNode(NTOperator, DL, MVT::f32, CMP00, CMP01,
12550                                               DAG.getConstant(x86cc, MVT::i8));
12551           SDValue OnesOrZeroesI = DAG.getNode(ISD::BITCAST, DL, MVT::i32,
12552                                               OnesOrZeroesF);
12553           SDValue ANDed = DAG.getNode(ISD::AND, DL, MVT::i32, OnesOrZeroesI,
12554                                       DAG.getConstant(1, MVT::i32));
12555           SDValue OneBitOfTruth = DAG.getNode(ISD::TRUNCATE, DL, MVT::i8, ANDed);
12556           return OneBitOfTruth;
12557         }
12558       }
12559     }
12560   }
12561   return SDValue();
12562 }
12563
12564 /// CanFoldXORWithAllOnes - Test whether the XOR operand is a AllOnes vector
12565 /// so it can be folded inside ANDNP.
12566 static bool CanFoldXORWithAllOnes(const SDNode *N) {
12567   EVT VT = N->getValueType(0);
12568
12569   // Match direct AllOnes for 128 and 256-bit vectors
12570   if (ISD::isBuildVectorAllOnes(N))
12571     return true;
12572
12573   // Look through a bit convert.
12574   if (N->getOpcode() == ISD::BITCAST)
12575     N = N->getOperand(0).getNode();
12576
12577   // Sometimes the operand may come from a insert_subvector building a 256-bit
12578   // allones vector
12579   if (VT.getSizeInBits() == 256 &&
12580       N->getOpcode() == ISD::INSERT_SUBVECTOR) {
12581     SDValue V1 = N->getOperand(0);
12582     SDValue V2 = N->getOperand(1);
12583
12584     if (V1.getOpcode() == ISD::INSERT_SUBVECTOR &&
12585         V1.getOperand(0).getOpcode() == ISD::UNDEF &&
12586         ISD::isBuildVectorAllOnes(V1.getOperand(1).getNode()) &&
12587         ISD::isBuildVectorAllOnes(V2.getNode()))
12588       return true;
12589   }
12590
12591   return false;
12592 }
12593
12594 static SDValue PerformAndCombine(SDNode *N, SelectionDAG &DAG,
12595                                  TargetLowering::DAGCombinerInfo &DCI,
12596                                  const X86Subtarget *Subtarget) {
12597   if (DCI.isBeforeLegalizeOps())
12598     return SDValue();
12599
12600   SDValue R = CMPEQCombine(N, DAG, DCI, Subtarget);
12601   if (R.getNode())
12602     return R;
12603
12604   // Want to form ANDNP nodes:
12605   // 1) In the hopes of then easily combining them with OR and AND nodes
12606   //    to form PBLEND/PSIGN.
12607   // 2) To match ANDN packed intrinsics
12608   EVT VT = N->getValueType(0);
12609   if (VT != MVT::v2i64 && VT != MVT::v4i64)
12610     return SDValue();
12611
12612   SDValue N0 = N->getOperand(0);
12613   SDValue N1 = N->getOperand(1);
12614   DebugLoc DL = N->getDebugLoc();
12615
12616   // Check LHS for vnot
12617   if (N0.getOpcode() == ISD::XOR &&
12618       //ISD::isBuildVectorAllOnes(N0.getOperand(1).getNode()))
12619       CanFoldXORWithAllOnes(N0.getOperand(1).getNode()))
12620     return DAG.getNode(X86ISD::ANDNP, DL, VT, N0.getOperand(0), N1);
12621
12622   // Check RHS for vnot
12623   if (N1.getOpcode() == ISD::XOR &&
12624       //ISD::isBuildVectorAllOnes(N1.getOperand(1).getNode()))
12625       CanFoldXORWithAllOnes(N1.getOperand(1).getNode()))
12626     return DAG.getNode(X86ISD::ANDNP, DL, VT, N1.getOperand(0), N0);
12627
12628   return SDValue();
12629 }
12630
12631 static SDValue PerformOrCombine(SDNode *N, SelectionDAG &DAG,
12632                                 TargetLowering::DAGCombinerInfo &DCI,
12633                                 const X86Subtarget *Subtarget) {
12634   if (DCI.isBeforeLegalizeOps())
12635     return SDValue();
12636
12637   SDValue R = CMPEQCombine(N, DAG, DCI, Subtarget);
12638   if (R.getNode())
12639     return R;
12640
12641   EVT VT = N->getValueType(0);
12642   if (VT != MVT::i16 && VT != MVT::i32 && VT != MVT::i64 && VT != MVT::v2i64)
12643     return SDValue();
12644
12645   SDValue N0 = N->getOperand(0);
12646   SDValue N1 = N->getOperand(1);
12647
12648   // look for psign/blend
12649   if (Subtarget->hasSSSE3()) {
12650     if (VT == MVT::v2i64) {
12651       // Canonicalize pandn to RHS
12652       if (N0.getOpcode() == X86ISD::ANDNP)
12653         std::swap(N0, N1);
12654       // or (and (m, x), (pandn m, y))
12655       if (N0.getOpcode() == ISD::AND && N1.getOpcode() == X86ISD::ANDNP) {
12656         SDValue Mask = N1.getOperand(0);
12657         SDValue X    = N1.getOperand(1);
12658         SDValue Y;
12659         if (N0.getOperand(0) == Mask)
12660           Y = N0.getOperand(1);
12661         if (N0.getOperand(1) == Mask)
12662           Y = N0.getOperand(0);
12663
12664         // Check to see if the mask appeared in both the AND and ANDNP and
12665         if (!Y.getNode())
12666           return SDValue();
12667
12668         // Validate that X, Y, and Mask are BIT_CONVERTS, and see through them.
12669         if (Mask.getOpcode() != ISD::BITCAST ||
12670             X.getOpcode() != ISD::BITCAST ||
12671             Y.getOpcode() != ISD::BITCAST)
12672           return SDValue();
12673
12674         // Look through mask bitcast.
12675         Mask = Mask.getOperand(0);
12676         EVT MaskVT = Mask.getValueType();
12677
12678         // Validate that the Mask operand is a vector sra node.  The sra node
12679         // will be an intrinsic.
12680         if (Mask.getOpcode() != ISD::INTRINSIC_WO_CHAIN)
12681           return SDValue();
12682
12683         // FIXME: what to do for bytes, since there is a psignb/pblendvb, but
12684         // there is no psrai.b
12685         switch (cast<ConstantSDNode>(Mask.getOperand(0))->getZExtValue()) {
12686         case Intrinsic::x86_sse2_psrai_w:
12687         case Intrinsic::x86_sse2_psrai_d:
12688           break;
12689         default: return SDValue();
12690         }
12691
12692         // Check that the SRA is all signbits.
12693         SDValue SraC = Mask.getOperand(2);
12694         unsigned SraAmt  = cast<ConstantSDNode>(SraC)->getZExtValue();
12695         unsigned EltBits = MaskVT.getVectorElementType().getSizeInBits();
12696         if ((SraAmt + 1) != EltBits)
12697           return SDValue();
12698
12699         DebugLoc DL = N->getDebugLoc();
12700
12701         // Now we know we at least have a plendvb with the mask val.  See if
12702         // we can form a psignb/w/d.
12703         // psign = x.type == y.type == mask.type && y = sub(0, x);
12704         X = X.getOperand(0);
12705         Y = Y.getOperand(0);
12706         if (Y.getOpcode() == ISD::SUB && Y.getOperand(1) == X &&
12707             ISD::isBuildVectorAllZeros(Y.getOperand(0).getNode()) &&
12708             X.getValueType() == MaskVT && X.getValueType() == Y.getValueType()){
12709           unsigned Opc = 0;
12710           switch (EltBits) {
12711           case 8: Opc = X86ISD::PSIGNB; break;
12712           case 16: Opc = X86ISD::PSIGNW; break;
12713           case 32: Opc = X86ISD::PSIGND; break;
12714           default: break;
12715           }
12716           if (Opc) {
12717             SDValue Sign = DAG.getNode(Opc, DL, MaskVT, X, Mask.getOperand(1));
12718             return DAG.getNode(ISD::BITCAST, DL, MVT::v2i64, Sign);
12719           }
12720         }
12721         // PBLENDVB only available on SSE 4.1
12722         if (!Subtarget->hasSSE41())
12723           return SDValue();
12724
12725         X = DAG.getNode(ISD::BITCAST, DL, MVT::v16i8, X);
12726         Y = DAG.getNode(ISD::BITCAST, DL, MVT::v16i8, Y);
12727         Mask = DAG.getNode(ISD::BITCAST, DL, MVT::v16i8, Mask);
12728         Mask = DAG.getNode(X86ISD::PBLENDVB, DL, MVT::v16i8, X, Y, Mask);
12729         return DAG.getNode(ISD::BITCAST, DL, MVT::v2i64, Mask);
12730       }
12731     }
12732   }
12733
12734   // fold (or (x << c) | (y >> (64 - c))) ==> (shld64 x, y, c)
12735   if (N0.getOpcode() == ISD::SRL && N1.getOpcode() == ISD::SHL)
12736     std::swap(N0, N1);
12737   if (N0.getOpcode() != ISD::SHL || N1.getOpcode() != ISD::SRL)
12738     return SDValue();
12739   if (!N0.hasOneUse() || !N1.hasOneUse())
12740     return SDValue();
12741
12742   SDValue ShAmt0 = N0.getOperand(1);
12743   if (ShAmt0.getValueType() != MVT::i8)
12744     return SDValue();
12745   SDValue ShAmt1 = N1.getOperand(1);
12746   if (ShAmt1.getValueType() != MVT::i8)
12747     return SDValue();
12748   if (ShAmt0.getOpcode() == ISD::TRUNCATE)
12749     ShAmt0 = ShAmt0.getOperand(0);
12750   if (ShAmt1.getOpcode() == ISD::TRUNCATE)
12751     ShAmt1 = ShAmt1.getOperand(0);
12752
12753   DebugLoc DL = N->getDebugLoc();
12754   unsigned Opc = X86ISD::SHLD;
12755   SDValue Op0 = N0.getOperand(0);
12756   SDValue Op1 = N1.getOperand(0);
12757   if (ShAmt0.getOpcode() == ISD::SUB) {
12758     Opc = X86ISD::SHRD;
12759     std::swap(Op0, Op1);
12760     std::swap(ShAmt0, ShAmt1);
12761   }
12762
12763   unsigned Bits = VT.getSizeInBits();
12764   if (ShAmt1.getOpcode() == ISD::SUB) {
12765     SDValue Sum = ShAmt1.getOperand(0);
12766     if (ConstantSDNode *SumC = dyn_cast<ConstantSDNode>(Sum)) {
12767       SDValue ShAmt1Op1 = ShAmt1.getOperand(1);
12768       if (ShAmt1Op1.getNode()->getOpcode() == ISD::TRUNCATE)
12769         ShAmt1Op1 = ShAmt1Op1.getOperand(0);
12770       if (SumC->getSExtValue() == Bits && ShAmt1Op1 == ShAmt0)
12771         return DAG.getNode(Opc, DL, VT,
12772                            Op0, Op1,
12773                            DAG.getNode(ISD::TRUNCATE, DL,
12774                                        MVT::i8, ShAmt0));
12775     }
12776   } else if (ConstantSDNode *ShAmt1C = dyn_cast<ConstantSDNode>(ShAmt1)) {
12777     ConstantSDNode *ShAmt0C = dyn_cast<ConstantSDNode>(ShAmt0);
12778     if (ShAmt0C &&
12779         ShAmt0C->getSExtValue() + ShAmt1C->getSExtValue() == Bits)
12780       return DAG.getNode(Opc, DL, VT,
12781                          N0.getOperand(0), N1.getOperand(0),
12782                          DAG.getNode(ISD::TRUNCATE, DL,
12783                                        MVT::i8, ShAmt0));
12784   }
12785
12786   return SDValue();
12787 }
12788
12789 /// PerformSTORECombine - Do target-specific dag combines on STORE nodes.
12790 static SDValue PerformSTORECombine(SDNode *N, SelectionDAG &DAG,
12791                                    const X86Subtarget *Subtarget) {
12792   StoreSDNode *St = cast<StoreSDNode>(N);
12793   EVT VT = St->getValue().getValueType();
12794   EVT StVT = St->getMemoryVT();
12795   DebugLoc dl = St->getDebugLoc();
12796   SDValue StoredVal = St->getOperand(1);
12797   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
12798
12799   // If we are saving a concatination of two XMM registers, perform two stores.
12800   // This is better in Sandy Bridge cause one 256-bit mem op is done via two
12801   // 128-bit ones. If in the future the cost becomes only one memory access the
12802   // first version would be better.
12803   if (VT.getSizeInBits() == 256 &&
12804     StoredVal.getNode()->getOpcode() == ISD::CONCAT_VECTORS &&
12805     StoredVal.getNumOperands() == 2) {
12806
12807     SDValue Value0 = StoredVal.getOperand(0);
12808     SDValue Value1 = StoredVal.getOperand(1);
12809
12810     SDValue Stride = DAG.getConstant(16, TLI.getPointerTy());
12811     SDValue Ptr0 = St->getBasePtr();
12812     SDValue Ptr1 = DAG.getNode(ISD::ADD, dl, Ptr0.getValueType(), Ptr0, Stride);
12813
12814     SDValue Ch0 = DAG.getStore(St->getChain(), dl, Value0, Ptr0,
12815                                 St->getPointerInfo(), St->isVolatile(),
12816                                 St->isNonTemporal(), St->getAlignment());
12817     SDValue Ch1 = DAG.getStore(St->getChain(), dl, Value1, Ptr1,
12818                                 St->getPointerInfo(), St->isVolatile(),
12819                                 St->isNonTemporal(), St->getAlignment());
12820     return DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Ch0, Ch1);
12821   }
12822
12823   // Optimize trunc store (of multiple scalars) to shuffle and store.
12824   // First, pack all of the elements in one place. Next, store to memory
12825   // in fewer chunks.
12826   if (St->isTruncatingStore() && VT.isVector()) {
12827     const TargetLowering &TLI = DAG.getTargetLoweringInfo();
12828     unsigned NumElems = VT.getVectorNumElements();
12829     assert(StVT != VT && "Cannot truncate to the same type");
12830     unsigned FromSz = VT.getVectorElementType().getSizeInBits();
12831     unsigned ToSz = StVT.getVectorElementType().getSizeInBits();
12832
12833     // From, To sizes and ElemCount must be pow of two
12834     if (!isPowerOf2_32(NumElems * FromSz * ToSz)) return SDValue();
12835     // We are going to use the original vector elt for storing.
12836     // accumulated smaller vector elements must be a multiple of bigger size.
12837     if (0 != (NumElems * ToSz) % FromSz) return SDValue();
12838     unsigned SizeRatio  = FromSz / ToSz;
12839
12840     assert(SizeRatio * NumElems * ToSz == VT.getSizeInBits());
12841
12842     // Create a type on which we perform the shuffle
12843     EVT WideVecVT = EVT::getVectorVT(*DAG.getContext(),
12844             StVT.getScalarType(), NumElems*SizeRatio);
12845
12846     assert(WideVecVT.getSizeInBits() == VT.getSizeInBits());
12847
12848     SDValue WideVec = DAG.getNode(ISD::BITCAST, dl, WideVecVT, St->getValue());
12849     SmallVector<int, 8> ShuffleVec(NumElems * SizeRatio, -1);
12850     for (unsigned i = 0; i < NumElems; i++ ) ShuffleVec[i] = i * SizeRatio;
12851
12852     // Can't shuffle using an illegal type
12853     if (!TLI.isTypeLegal(WideVecVT)) return SDValue();
12854
12855     SDValue Shuff = DAG.getVectorShuffle(WideVecVT, dl, WideVec,
12856                                 DAG.getUNDEF(WideVec.getValueType()),
12857                                 ShuffleVec.data());
12858     // At this point all of the data is stored at the bottom of the
12859     // register. We now need to save it to mem.
12860
12861     // Find the largest store unit
12862     MVT StoreType = MVT::i8;
12863     for (unsigned tp = MVT::FIRST_INTEGER_VALUETYPE;
12864          tp < MVT::LAST_INTEGER_VALUETYPE; ++tp) {
12865       MVT Tp = (MVT::SimpleValueType)tp;
12866       if (TLI.isTypeLegal(Tp) && StoreType.getSizeInBits() < NumElems * ToSz)
12867         StoreType = Tp;
12868     }
12869
12870     // Bitcast the original vector into a vector of store-size units
12871     EVT StoreVecVT = EVT::getVectorVT(*DAG.getContext(),
12872             StoreType, VT.getSizeInBits()/EVT(StoreType).getSizeInBits());
12873     assert(StoreVecVT.getSizeInBits() == VT.getSizeInBits());
12874     SDValue ShuffWide = DAG.getNode(ISD::BITCAST, dl, StoreVecVT, Shuff);
12875     SmallVector<SDValue, 8> Chains;
12876     SDValue Increment = DAG.getConstant(StoreType.getSizeInBits()/8,
12877                                         TLI.getPointerTy());
12878     SDValue Ptr = St->getBasePtr();
12879
12880     // Perform one or more big stores into memory.
12881     for (unsigned i = 0; i < (ToSz*NumElems)/StoreType.getSizeInBits() ; i++) {
12882       SDValue SubVec = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl,
12883                                    StoreType, ShuffWide,
12884                                    DAG.getIntPtrConstant(i));
12885       SDValue Ch = DAG.getStore(St->getChain(), dl, SubVec, Ptr,
12886                                 St->getPointerInfo(), St->isVolatile(),
12887                                 St->isNonTemporal(), St->getAlignment());
12888       Ptr = DAG.getNode(ISD::ADD, dl, Ptr.getValueType(), Ptr, Increment);
12889       Chains.push_back(Ch);
12890     }
12891
12892     return DAG.getNode(ISD::TokenFactor, dl, MVT::Other, &Chains[0],
12893                                Chains.size());
12894   }
12895
12896
12897   // Turn load->store of MMX types into GPR load/stores.  This avoids clobbering
12898   // the FP state in cases where an emms may be missing.
12899   // A preferable solution to the general problem is to figure out the right
12900   // places to insert EMMS.  This qualifies as a quick hack.
12901
12902   // Similarly, turn load->store of i64 into double load/stores in 32-bit mode.
12903   if (VT.getSizeInBits() != 64)
12904     return SDValue();
12905
12906   const Function *F = DAG.getMachineFunction().getFunction();
12907   bool NoImplicitFloatOps = F->hasFnAttr(Attribute::NoImplicitFloat);
12908   bool F64IsLegal = !UseSoftFloat && !NoImplicitFloatOps
12909     && Subtarget->hasSSE2();
12910   if ((VT.isVector() ||
12911        (VT == MVT::i64 && F64IsLegal && !Subtarget->is64Bit())) &&
12912       isa<LoadSDNode>(St->getValue()) &&
12913       !cast<LoadSDNode>(St->getValue())->isVolatile() &&
12914       St->getChain().hasOneUse() && !St->isVolatile()) {
12915     SDNode* LdVal = St->getValue().getNode();
12916     LoadSDNode *Ld = 0;
12917     int TokenFactorIndex = -1;
12918     SmallVector<SDValue, 8> Ops;
12919     SDNode* ChainVal = St->getChain().getNode();
12920     // Must be a store of a load.  We currently handle two cases:  the load
12921     // is a direct child, and it's under an intervening TokenFactor.  It is
12922     // possible to dig deeper under nested TokenFactors.
12923     if (ChainVal == LdVal)
12924       Ld = cast<LoadSDNode>(St->getChain());
12925     else if (St->getValue().hasOneUse() &&
12926              ChainVal->getOpcode() == ISD::TokenFactor) {
12927       for (unsigned i=0, e = ChainVal->getNumOperands(); i != e; ++i) {
12928         if (ChainVal->getOperand(i).getNode() == LdVal) {
12929           TokenFactorIndex = i;
12930           Ld = cast<LoadSDNode>(St->getValue());
12931         } else
12932           Ops.push_back(ChainVal->getOperand(i));
12933       }
12934     }
12935
12936     if (!Ld || !ISD::isNormalLoad(Ld))
12937       return SDValue();
12938
12939     // If this is not the MMX case, i.e. we are just turning i64 load/store
12940     // into f64 load/store, avoid the transformation if there are multiple
12941     // uses of the loaded value.
12942     if (!VT.isVector() && !Ld->hasNUsesOfValue(1, 0))
12943       return SDValue();
12944
12945     DebugLoc LdDL = Ld->getDebugLoc();
12946     DebugLoc StDL = N->getDebugLoc();
12947     // If we are a 64-bit capable x86, lower to a single movq load/store pair.
12948     // Otherwise, if it's legal to use f64 SSE instructions, use f64 load/store
12949     // pair instead.
12950     if (Subtarget->is64Bit() || F64IsLegal) {
12951       EVT LdVT = Subtarget->is64Bit() ? MVT::i64 : MVT::f64;
12952       SDValue NewLd = DAG.getLoad(LdVT, LdDL, Ld->getChain(), Ld->getBasePtr(),
12953                                   Ld->getPointerInfo(), Ld->isVolatile(),
12954                                   Ld->isNonTemporal(), Ld->getAlignment());
12955       SDValue NewChain = NewLd.getValue(1);
12956       if (TokenFactorIndex != -1) {
12957         Ops.push_back(NewChain);
12958         NewChain = DAG.getNode(ISD::TokenFactor, LdDL, MVT::Other, &Ops[0],
12959                                Ops.size());
12960       }
12961       return DAG.getStore(NewChain, StDL, NewLd, St->getBasePtr(),
12962                           St->getPointerInfo(),
12963                           St->isVolatile(), St->isNonTemporal(),
12964                           St->getAlignment());
12965     }
12966
12967     // Otherwise, lower to two pairs of 32-bit loads / stores.
12968     SDValue LoAddr = Ld->getBasePtr();
12969     SDValue HiAddr = DAG.getNode(ISD::ADD, LdDL, MVT::i32, LoAddr,
12970                                  DAG.getConstant(4, MVT::i32));
12971
12972     SDValue LoLd = DAG.getLoad(MVT::i32, LdDL, Ld->getChain(), LoAddr,
12973                                Ld->getPointerInfo(),
12974                                Ld->isVolatile(), Ld->isNonTemporal(),
12975                                Ld->getAlignment());
12976     SDValue HiLd = DAG.getLoad(MVT::i32, LdDL, Ld->getChain(), HiAddr,
12977                                Ld->getPointerInfo().getWithOffset(4),
12978                                Ld->isVolatile(), Ld->isNonTemporal(),
12979                                MinAlign(Ld->getAlignment(), 4));
12980
12981     SDValue NewChain = LoLd.getValue(1);
12982     if (TokenFactorIndex != -1) {
12983       Ops.push_back(LoLd);
12984       Ops.push_back(HiLd);
12985       NewChain = DAG.getNode(ISD::TokenFactor, LdDL, MVT::Other, &Ops[0],
12986                              Ops.size());
12987     }
12988
12989     LoAddr = St->getBasePtr();
12990     HiAddr = DAG.getNode(ISD::ADD, StDL, MVT::i32, LoAddr,
12991                          DAG.getConstant(4, MVT::i32));
12992
12993     SDValue LoSt = DAG.getStore(NewChain, StDL, LoLd, LoAddr,
12994                                 St->getPointerInfo(),
12995                                 St->isVolatile(), St->isNonTemporal(),
12996                                 St->getAlignment());
12997     SDValue HiSt = DAG.getStore(NewChain, StDL, HiLd, HiAddr,
12998                                 St->getPointerInfo().getWithOffset(4),
12999                                 St->isVolatile(),
13000                                 St->isNonTemporal(),
13001                                 MinAlign(St->getAlignment(), 4));
13002     return DAG.getNode(ISD::TokenFactor, StDL, MVT::Other, LoSt, HiSt);
13003   }
13004   return SDValue();
13005 }
13006
13007 /// PerformFORCombine - Do target-specific dag combines on X86ISD::FOR and
13008 /// X86ISD::FXOR nodes.
13009 static SDValue PerformFORCombine(SDNode *N, SelectionDAG &DAG) {
13010   assert(N->getOpcode() == X86ISD::FOR || N->getOpcode() == X86ISD::FXOR);
13011   // F[X]OR(0.0, x) -> x
13012   // F[X]OR(x, 0.0) -> x
13013   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
13014     if (C->getValueAPF().isPosZero())
13015       return N->getOperand(1);
13016   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
13017     if (C->getValueAPF().isPosZero())
13018       return N->getOperand(0);
13019   return SDValue();
13020 }
13021
13022 /// PerformFANDCombine - Do target-specific dag combines on X86ISD::FAND nodes.
13023 static SDValue PerformFANDCombine(SDNode *N, SelectionDAG &DAG) {
13024   // FAND(0.0, x) -> 0.0
13025   // FAND(x, 0.0) -> 0.0
13026   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
13027     if (C->getValueAPF().isPosZero())
13028       return N->getOperand(0);
13029   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
13030     if (C->getValueAPF().isPosZero())
13031       return N->getOperand(1);
13032   return SDValue();
13033 }
13034
13035 static SDValue PerformBTCombine(SDNode *N,
13036                                 SelectionDAG &DAG,
13037                                 TargetLowering::DAGCombinerInfo &DCI) {
13038   // BT ignores high bits in the bit index operand.
13039   SDValue Op1 = N->getOperand(1);
13040   if (Op1.hasOneUse()) {
13041     unsigned BitWidth = Op1.getValueSizeInBits();
13042     APInt DemandedMask = APInt::getLowBitsSet(BitWidth, Log2_32(BitWidth));
13043     APInt KnownZero, KnownOne;
13044     TargetLowering::TargetLoweringOpt TLO(DAG, !DCI.isBeforeLegalize(),
13045                                           !DCI.isBeforeLegalizeOps());
13046     const TargetLowering &TLI = DAG.getTargetLoweringInfo();
13047     if (TLO.ShrinkDemandedConstant(Op1, DemandedMask) ||
13048         TLI.SimplifyDemandedBits(Op1, DemandedMask, KnownZero, KnownOne, TLO))
13049       DCI.CommitTargetLoweringOpt(TLO);
13050   }
13051   return SDValue();
13052 }
13053
13054 static SDValue PerformVZEXT_MOVLCombine(SDNode *N, SelectionDAG &DAG) {
13055   SDValue Op = N->getOperand(0);
13056   if (Op.getOpcode() == ISD::BITCAST)
13057     Op = Op.getOperand(0);
13058   EVT VT = N->getValueType(0), OpVT = Op.getValueType();
13059   if (Op.getOpcode() == X86ISD::VZEXT_LOAD &&
13060       VT.getVectorElementType().getSizeInBits() ==
13061       OpVT.getVectorElementType().getSizeInBits()) {
13062     return DAG.getNode(ISD::BITCAST, N->getDebugLoc(), VT, Op);
13063   }
13064   return SDValue();
13065 }
13066
13067 static SDValue PerformZExtCombine(SDNode *N, SelectionDAG &DAG) {
13068   // (i32 zext (and (i8  x86isd::setcc_carry), 1)) ->
13069   //           (and (i32 x86isd::setcc_carry), 1)
13070   // This eliminates the zext. This transformation is necessary because
13071   // ISD::SETCC is always legalized to i8.
13072   DebugLoc dl = N->getDebugLoc();
13073   SDValue N0 = N->getOperand(0);
13074   EVT VT = N->getValueType(0);
13075   if (N0.getOpcode() == ISD::AND &&
13076       N0.hasOneUse() &&
13077       N0.getOperand(0).hasOneUse()) {
13078     SDValue N00 = N0.getOperand(0);
13079     if (N00.getOpcode() != X86ISD::SETCC_CARRY)
13080       return SDValue();
13081     ConstantSDNode *C = dyn_cast<ConstantSDNode>(N0.getOperand(1));
13082     if (!C || C->getZExtValue() != 1)
13083       return SDValue();
13084     return DAG.getNode(ISD::AND, dl, VT,
13085                        DAG.getNode(X86ISD::SETCC_CARRY, dl, VT,
13086                                    N00.getOperand(0), N00.getOperand(1)),
13087                        DAG.getConstant(1, VT));
13088   }
13089
13090   return SDValue();
13091 }
13092
13093 // Optimize  RES = X86ISD::SETCC CONDCODE, EFLAG_INPUT
13094 static SDValue PerformSETCCCombine(SDNode *N, SelectionDAG &DAG) {
13095   unsigned X86CC = N->getConstantOperandVal(0);
13096   SDValue EFLAG = N->getOperand(1);
13097   DebugLoc DL = N->getDebugLoc();
13098
13099   // Materialize "setb reg" as "sbb reg,reg", since it can be extended without
13100   // a zext and produces an all-ones bit which is more useful than 0/1 in some
13101   // cases.
13102   if (X86CC == X86::COND_B)
13103     return DAG.getNode(ISD::AND, DL, MVT::i8,
13104                        DAG.getNode(X86ISD::SETCC_CARRY, DL, MVT::i8,
13105                                    DAG.getConstant(X86CC, MVT::i8), EFLAG),
13106                        DAG.getConstant(1, MVT::i8));
13107
13108   return SDValue();
13109 }
13110
13111 static SDValue PerformSINT_TO_FPCombine(SDNode *N, SelectionDAG &DAG,
13112                                         const X86TargetLowering *XTLI) {
13113   SDValue Op0 = N->getOperand(0);
13114   // Transform (SINT_TO_FP (i64 ...)) into an x87 operation if we have
13115   // a 32-bit target where SSE doesn't support i64->FP operations.
13116   if (Op0.getOpcode() == ISD::LOAD) {
13117     LoadSDNode *Ld = cast<LoadSDNode>(Op0.getNode());
13118     EVT VT = Ld->getValueType(0);
13119     if (!Ld->isVolatile() && !N->getValueType(0).isVector() &&
13120         ISD::isNON_EXTLoad(Op0.getNode()) && Op0.hasOneUse() &&
13121         !XTLI->getSubtarget()->is64Bit() &&
13122         !DAG.getTargetLoweringInfo().isTypeLegal(VT)) {
13123       SDValue FILDChain = XTLI->BuildFILD(SDValue(N, 0), Ld->getValueType(0),
13124                                           Ld->getChain(), Op0, DAG);
13125       DAG.ReplaceAllUsesOfValueWith(Op0.getValue(1), FILDChain.getValue(1));
13126       return FILDChain;
13127     }
13128   }
13129   return SDValue();
13130 }
13131
13132 // Optimize RES, EFLAGS = X86ISD::ADC LHS, RHS, EFLAGS
13133 static SDValue PerformADCCombine(SDNode *N, SelectionDAG &DAG,
13134                                  X86TargetLowering::DAGCombinerInfo &DCI) {
13135   // If the LHS and RHS of the ADC node are zero, then it can't overflow and
13136   // the result is either zero or one (depending on the input carry bit).
13137   // Strength reduce this down to a "set on carry" aka SETCC_CARRY&1.
13138   if (X86::isZeroNode(N->getOperand(0)) &&
13139       X86::isZeroNode(N->getOperand(1)) &&
13140       // We don't have a good way to replace an EFLAGS use, so only do this when
13141       // dead right now.
13142       SDValue(N, 1).use_empty()) {
13143     DebugLoc DL = N->getDebugLoc();
13144     EVT VT = N->getValueType(0);
13145     SDValue CarryOut = DAG.getConstant(0, N->getValueType(1));
13146     SDValue Res1 = DAG.getNode(ISD::AND, DL, VT,
13147                                DAG.getNode(X86ISD::SETCC_CARRY, DL, VT,
13148                                            DAG.getConstant(X86::COND_B,MVT::i8),
13149                                            N->getOperand(2)),
13150                                DAG.getConstant(1, VT));
13151     return DCI.CombineTo(N, Res1, CarryOut);
13152   }
13153
13154   return SDValue();
13155 }
13156
13157 // fold (add Y, (sete  X, 0)) -> adc  0, Y
13158 //      (add Y, (setne X, 0)) -> sbb -1, Y
13159 //      (sub (sete  X, 0), Y) -> sbb  0, Y
13160 //      (sub (setne X, 0), Y) -> adc -1, Y
13161 static SDValue OptimizeConditionalInDecrement(SDNode *N, SelectionDAG &DAG) {
13162   DebugLoc DL = N->getDebugLoc();
13163
13164   // Look through ZExts.
13165   SDValue Ext = N->getOperand(N->getOpcode() == ISD::SUB ? 1 : 0);
13166   if (Ext.getOpcode() != ISD::ZERO_EXTEND || !Ext.hasOneUse())
13167     return SDValue();
13168
13169   SDValue SetCC = Ext.getOperand(0);
13170   if (SetCC.getOpcode() != X86ISD::SETCC || !SetCC.hasOneUse())
13171     return SDValue();
13172
13173   X86::CondCode CC = (X86::CondCode)SetCC.getConstantOperandVal(0);
13174   if (CC != X86::COND_E && CC != X86::COND_NE)
13175     return SDValue();
13176
13177   SDValue Cmp = SetCC.getOperand(1);
13178   if (Cmp.getOpcode() != X86ISD::CMP || !Cmp.hasOneUse() ||
13179       !X86::isZeroNode(Cmp.getOperand(1)) ||
13180       !Cmp.getOperand(0).getValueType().isInteger())
13181     return SDValue();
13182
13183   SDValue CmpOp0 = Cmp.getOperand(0);
13184   SDValue NewCmp = DAG.getNode(X86ISD::CMP, DL, MVT::i32, CmpOp0,
13185                                DAG.getConstant(1, CmpOp0.getValueType()));
13186
13187   SDValue OtherVal = N->getOperand(N->getOpcode() == ISD::SUB ? 0 : 1);
13188   if (CC == X86::COND_NE)
13189     return DAG.getNode(N->getOpcode() == ISD::SUB ? X86ISD::ADC : X86ISD::SBB,
13190                        DL, OtherVal.getValueType(), OtherVal,
13191                        DAG.getConstant(-1ULL, OtherVal.getValueType()), NewCmp);
13192   return DAG.getNode(N->getOpcode() == ISD::SUB ? X86ISD::SBB : X86ISD::ADC,
13193                      DL, OtherVal.getValueType(), OtherVal,
13194                      DAG.getConstant(0, OtherVal.getValueType()), NewCmp);
13195 }
13196
13197 static SDValue PerformSubCombine(SDNode *N, SelectionDAG &DAG) {
13198   SDValue Op0 = N->getOperand(0);
13199   SDValue Op1 = N->getOperand(1);
13200
13201   // X86 can't encode an immediate LHS of a sub. See if we can push the
13202   // negation into a preceding instruction.
13203   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op0)) {
13204     uint64_t Op0C = C->getSExtValue();
13205
13206     // If the RHS of the sub is a XOR with one use and a constant, invert the
13207     // immediate. Then add one to the LHS of the sub so we can turn
13208     // X-Y -> X+~Y+1, saving one register.
13209     if (Op1->hasOneUse() && Op1.getOpcode() == ISD::XOR &&
13210         isa<ConstantSDNode>(Op1.getOperand(1))) {
13211       uint64_t XorC = cast<ConstantSDNode>(Op1.getOperand(1))->getSExtValue();
13212       EVT VT = Op0.getValueType();
13213       SDValue NewXor = DAG.getNode(ISD::XOR, Op1.getDebugLoc(), VT,
13214                                    Op1.getOperand(0),
13215                                    DAG.getConstant(~XorC, VT));
13216       return DAG.getNode(ISD::ADD, N->getDebugLoc(), VT, NewXor,
13217                          DAG.getConstant(Op0C+1, VT));
13218     }
13219   }
13220
13221   return OptimizeConditionalInDecrement(N, DAG);
13222 }
13223
13224 SDValue X86TargetLowering::PerformDAGCombine(SDNode *N,
13225                                              DAGCombinerInfo &DCI) const {
13226   SelectionDAG &DAG = DCI.DAG;
13227   switch (N->getOpcode()) {
13228   default: break;
13229   case ISD::EXTRACT_VECTOR_ELT:
13230     return PerformEXTRACT_VECTOR_ELTCombine(N, DAG, *this);
13231   case ISD::SELECT:         return PerformSELECTCombine(N, DAG, Subtarget);
13232   case X86ISD::CMOV:        return PerformCMOVCombine(N, DAG, DCI);
13233   case ISD::ADD:            return OptimizeConditionalInDecrement(N, DAG);
13234   case ISD::SUB:            return PerformSubCombine(N, DAG);
13235   case X86ISD::ADC:         return PerformADCCombine(N, DAG, DCI);
13236   case ISD::MUL:            return PerformMulCombine(N, DAG, DCI);
13237   case ISD::SHL:
13238   case ISD::SRA:
13239   case ISD::SRL:            return PerformShiftCombine(N, DAG, Subtarget);
13240   case ISD::AND:            return PerformAndCombine(N, DAG, DCI, Subtarget);
13241   case ISD::OR:             return PerformOrCombine(N, DAG, DCI, Subtarget);
13242   case ISD::STORE:          return PerformSTORECombine(N, DAG, Subtarget);
13243   case ISD::SINT_TO_FP:     return PerformSINT_TO_FPCombine(N, DAG, this);
13244   case X86ISD::FXOR:
13245   case X86ISD::FOR:         return PerformFORCombine(N, DAG);
13246   case X86ISD::FAND:        return PerformFANDCombine(N, DAG);
13247   case X86ISD::BT:          return PerformBTCombine(N, DAG, DCI);
13248   case X86ISD::VZEXT_MOVL:  return PerformVZEXT_MOVLCombine(N, DAG);
13249   case ISD::ZERO_EXTEND:    return PerformZExtCombine(N, DAG);
13250   case X86ISD::SETCC:       return PerformSETCCCombine(N, DAG);
13251   case X86ISD::SHUFPS:      // Handle all target specific shuffles
13252   case X86ISD::SHUFPD:
13253   case X86ISD::PALIGN:
13254   case X86ISD::PUNPCKHBW:
13255   case X86ISD::PUNPCKHWD:
13256   case X86ISD::PUNPCKHDQ:
13257   case X86ISD::PUNPCKHQDQ:
13258   case X86ISD::UNPCKHPS:
13259   case X86ISD::UNPCKHPD:
13260   case X86ISD::VUNPCKHPSY:
13261   case X86ISD::VUNPCKHPDY:
13262   case X86ISD::PUNPCKLBW:
13263   case X86ISD::PUNPCKLWD:
13264   case X86ISD::PUNPCKLDQ:
13265   case X86ISD::PUNPCKLQDQ:
13266   case X86ISD::UNPCKLPS:
13267   case X86ISD::UNPCKLPD:
13268   case X86ISD::VUNPCKLPSY:
13269   case X86ISD::VUNPCKLPDY:
13270   case X86ISD::MOVHLPS:
13271   case X86ISD::MOVLHPS:
13272   case X86ISD::PSHUFD:
13273   case X86ISD::PSHUFHW:
13274   case X86ISD::PSHUFLW:
13275   case X86ISD::MOVSS:
13276   case X86ISD::MOVSD:
13277   case X86ISD::VPERMILPS:
13278   case X86ISD::VPERMILPSY:
13279   case X86ISD::VPERMILPD:
13280   case X86ISD::VPERMILPDY:
13281   case X86ISD::VPERM2F128:
13282   case ISD::VECTOR_SHUFFLE: return PerformShuffleCombine(N, DAG, DCI,Subtarget);
13283   }
13284
13285   return SDValue();
13286 }
13287
13288 /// isTypeDesirableForOp - Return true if the target has native support for
13289 /// the specified value type and it is 'desirable' to use the type for the
13290 /// given node type. e.g. On x86 i16 is legal, but undesirable since i16
13291 /// instruction encodings are longer and some i16 instructions are slow.
13292 bool X86TargetLowering::isTypeDesirableForOp(unsigned Opc, EVT VT) const {
13293   if (!isTypeLegal(VT))
13294     return false;
13295   if (VT != MVT::i16)
13296     return true;
13297
13298   switch (Opc) {
13299   default:
13300     return true;
13301   case ISD::LOAD:
13302   case ISD::SIGN_EXTEND:
13303   case ISD::ZERO_EXTEND:
13304   case ISD::ANY_EXTEND:
13305   case ISD::SHL:
13306   case ISD::SRL:
13307   case ISD::SUB:
13308   case ISD::ADD:
13309   case ISD::MUL:
13310   case ISD::AND:
13311   case ISD::OR:
13312   case ISD::XOR:
13313     return false;
13314   }
13315 }
13316
13317 /// IsDesirableToPromoteOp - This method query the target whether it is
13318 /// beneficial for dag combiner to promote the specified node. If true, it
13319 /// should return the desired promotion type by reference.
13320 bool X86TargetLowering::IsDesirableToPromoteOp(SDValue Op, EVT &PVT) const {
13321   EVT VT = Op.getValueType();
13322   if (VT != MVT::i16)
13323     return false;
13324
13325   bool Promote = false;
13326   bool Commute = false;
13327   switch (Op.getOpcode()) {
13328   default: break;
13329   case ISD::LOAD: {
13330     LoadSDNode *LD = cast<LoadSDNode>(Op);
13331     // If the non-extending load has a single use and it's not live out, then it
13332     // might be folded.
13333     if (LD->getExtensionType() == ISD::NON_EXTLOAD /*&&
13334                                                      Op.hasOneUse()*/) {
13335       for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
13336              UE = Op.getNode()->use_end(); UI != UE; ++UI) {
13337         // The only case where we'd want to promote LOAD (rather then it being
13338         // promoted as an operand is when it's only use is liveout.
13339         if (UI->getOpcode() != ISD::CopyToReg)
13340           return false;
13341       }
13342     }
13343     Promote = true;
13344     break;
13345   }
13346   case ISD::SIGN_EXTEND:
13347   case ISD::ZERO_EXTEND:
13348   case ISD::ANY_EXTEND:
13349     Promote = true;
13350     break;
13351   case ISD::SHL:
13352   case ISD::SRL: {
13353     SDValue N0 = Op.getOperand(0);
13354     // Look out for (store (shl (load), x)).
13355     if (MayFoldLoad(N0) && MayFoldIntoStore(Op))
13356       return false;
13357     Promote = true;
13358     break;
13359   }
13360   case ISD::ADD:
13361   case ISD::MUL:
13362   case ISD::AND:
13363   case ISD::OR:
13364   case ISD::XOR:
13365     Commute = true;
13366     // fallthrough
13367   case ISD::SUB: {
13368     SDValue N0 = Op.getOperand(0);
13369     SDValue N1 = Op.getOperand(1);
13370     if (!Commute && MayFoldLoad(N1))
13371       return false;
13372     // Avoid disabling potential load folding opportunities.
13373     if (MayFoldLoad(N0) && (!isa<ConstantSDNode>(N1) || MayFoldIntoStore(Op)))
13374       return false;
13375     if (MayFoldLoad(N1) && (!isa<ConstantSDNode>(N0) || MayFoldIntoStore(Op)))
13376       return false;
13377     Promote = true;
13378   }
13379   }
13380
13381   PVT = MVT::i32;
13382   return Promote;
13383 }
13384
13385 //===----------------------------------------------------------------------===//
13386 //                           X86 Inline Assembly Support
13387 //===----------------------------------------------------------------------===//
13388
13389 bool X86TargetLowering::ExpandInlineAsm(CallInst *CI) const {
13390   InlineAsm *IA = cast<InlineAsm>(CI->getCalledValue());
13391
13392   std::string AsmStr = IA->getAsmString();
13393
13394   // TODO: should remove alternatives from the asmstring: "foo {a|b}" -> "foo a"
13395   SmallVector<StringRef, 4> AsmPieces;
13396   SplitString(AsmStr, AsmPieces, ";\n");
13397
13398   switch (AsmPieces.size()) {
13399   default: return false;
13400   case 1:
13401     AsmStr = AsmPieces[0];
13402     AsmPieces.clear();
13403     SplitString(AsmStr, AsmPieces, " \t");  // Split with whitespace.
13404
13405     // FIXME: this should verify that we are targeting a 486 or better.  If not,
13406     // we will turn this bswap into something that will be lowered to logical ops
13407     // instead of emitting the bswap asm.  For now, we don't support 486 or lower
13408     // so don't worry about this.
13409     // bswap $0
13410     if (AsmPieces.size() == 2 &&
13411         (AsmPieces[0] == "bswap" ||
13412          AsmPieces[0] == "bswapq" ||
13413          AsmPieces[0] == "bswapl") &&
13414         (AsmPieces[1] == "$0" ||
13415          AsmPieces[1] == "${0:q}")) {
13416       // No need to check constraints, nothing other than the equivalent of
13417       // "=r,0" would be valid here.
13418       IntegerType *Ty = dyn_cast<IntegerType>(CI->getType());
13419       if (!Ty || Ty->getBitWidth() % 16 != 0)
13420         return false;
13421       return IntrinsicLowering::LowerToByteSwap(CI);
13422     }
13423     // rorw $$8, ${0:w}  -->  llvm.bswap.i16
13424     if (CI->getType()->isIntegerTy(16) &&
13425         AsmPieces.size() == 3 &&
13426         (AsmPieces[0] == "rorw" || AsmPieces[0] == "rolw") &&
13427         AsmPieces[1] == "$$8," &&
13428         AsmPieces[2] == "${0:w}" &&
13429         IA->getConstraintString().compare(0, 5, "=r,0,") == 0) {
13430       AsmPieces.clear();
13431       const std::string &ConstraintsStr = IA->getConstraintString();
13432       SplitString(StringRef(ConstraintsStr).substr(5), AsmPieces, ",");
13433       std::sort(AsmPieces.begin(), AsmPieces.end());
13434       if (AsmPieces.size() == 4 &&
13435           AsmPieces[0] == "~{cc}" &&
13436           AsmPieces[1] == "~{dirflag}" &&
13437           AsmPieces[2] == "~{flags}" &&
13438           AsmPieces[3] == "~{fpsr}") {
13439         IntegerType *Ty = dyn_cast<IntegerType>(CI->getType());
13440         if (!Ty || Ty->getBitWidth() % 16 != 0)
13441           return false;
13442         return IntrinsicLowering::LowerToByteSwap(CI);
13443       }
13444     }
13445     break;
13446   case 3:
13447     if (CI->getType()->isIntegerTy(32) &&
13448         IA->getConstraintString().compare(0, 5, "=r,0,") == 0) {
13449       SmallVector<StringRef, 4> Words;
13450       SplitString(AsmPieces[0], Words, " \t,");
13451       if (Words.size() == 3 && Words[0] == "rorw" && Words[1] == "$$8" &&
13452           Words[2] == "${0:w}") {
13453         Words.clear();
13454         SplitString(AsmPieces[1], Words, " \t,");
13455         if (Words.size() == 3 && Words[0] == "rorl" && Words[1] == "$$16" &&
13456             Words[2] == "$0") {
13457           Words.clear();
13458           SplitString(AsmPieces[2], Words, " \t,");
13459           if (Words.size() == 3 && Words[0] == "rorw" && Words[1] == "$$8" &&
13460               Words[2] == "${0:w}") {
13461             AsmPieces.clear();
13462             const std::string &ConstraintsStr = IA->getConstraintString();
13463             SplitString(StringRef(ConstraintsStr).substr(5), AsmPieces, ",");
13464             std::sort(AsmPieces.begin(), AsmPieces.end());
13465             if (AsmPieces.size() == 4 &&
13466                 AsmPieces[0] == "~{cc}" &&
13467                 AsmPieces[1] == "~{dirflag}" &&
13468                 AsmPieces[2] == "~{flags}" &&
13469                 AsmPieces[3] == "~{fpsr}") {
13470               IntegerType *Ty = dyn_cast<IntegerType>(CI->getType());
13471               if (!Ty || Ty->getBitWidth() % 16 != 0)
13472                 return false;
13473               return IntrinsicLowering::LowerToByteSwap(CI);
13474             }
13475           }
13476         }
13477       }
13478     }
13479
13480     if (CI->getType()->isIntegerTy(64)) {
13481       InlineAsm::ConstraintInfoVector Constraints = IA->ParseConstraints();
13482       if (Constraints.size() >= 2 &&
13483           Constraints[0].Codes.size() == 1 && Constraints[0].Codes[0] == "A" &&
13484           Constraints[1].Codes.size() == 1 && Constraints[1].Codes[0] == "0") {
13485         // bswap %eax / bswap %edx / xchgl %eax, %edx  -> llvm.bswap.i64
13486         SmallVector<StringRef, 4> Words;
13487         SplitString(AsmPieces[0], Words, " \t");
13488         if (Words.size() == 2 && Words[0] == "bswap" && Words[1] == "%eax") {
13489           Words.clear();
13490           SplitString(AsmPieces[1], Words, " \t");
13491           if (Words.size() == 2 && Words[0] == "bswap" && Words[1] == "%edx") {
13492             Words.clear();
13493             SplitString(AsmPieces[2], Words, " \t,");
13494             if (Words.size() == 3 && Words[0] == "xchgl" && Words[1] == "%eax" &&
13495                 Words[2] == "%edx") {
13496               IntegerType *Ty = dyn_cast<IntegerType>(CI->getType());
13497               if (!Ty || Ty->getBitWidth() % 16 != 0)
13498                 return false;
13499               return IntrinsicLowering::LowerToByteSwap(CI);
13500             }
13501           }
13502         }
13503       }
13504     }
13505     break;
13506   }
13507   return false;
13508 }
13509
13510
13511
13512 /// getConstraintType - Given a constraint letter, return the type of
13513 /// constraint it is for this target.
13514 X86TargetLowering::ConstraintType
13515 X86TargetLowering::getConstraintType(const std::string &Constraint) const {
13516   if (Constraint.size() == 1) {
13517     switch (Constraint[0]) {
13518     case 'R':
13519     case 'q':
13520     case 'Q':
13521     case 'f':
13522     case 't':
13523     case 'u':
13524     case 'y':
13525     case 'x':
13526     case 'Y':
13527     case 'l':
13528       return C_RegisterClass;
13529     case 'a':
13530     case 'b':
13531     case 'c':
13532     case 'd':
13533     case 'S':
13534     case 'D':
13535     case 'A':
13536       return C_Register;
13537     case 'I':
13538     case 'J':
13539     case 'K':
13540     case 'L':
13541     case 'M':
13542     case 'N':
13543     case 'G':
13544     case 'C':
13545     case 'e':
13546     case 'Z':
13547       return C_Other;
13548     default:
13549       break;
13550     }
13551   }
13552   return TargetLowering::getConstraintType(Constraint);
13553 }
13554
13555 /// Examine constraint type and operand type and determine a weight value.
13556 /// This object must already have been set up with the operand type
13557 /// and the current alternative constraint selected.
13558 TargetLowering::ConstraintWeight
13559   X86TargetLowering::getSingleConstraintMatchWeight(
13560     AsmOperandInfo &info, const char *constraint) const {
13561   ConstraintWeight weight = CW_Invalid;
13562   Value *CallOperandVal = info.CallOperandVal;
13563     // If we don't have a value, we can't do a match,
13564     // but allow it at the lowest weight.
13565   if (CallOperandVal == NULL)
13566     return CW_Default;
13567   Type *type = CallOperandVal->getType();
13568   // Look at the constraint type.
13569   switch (*constraint) {
13570   default:
13571     weight = TargetLowering::getSingleConstraintMatchWeight(info, constraint);
13572   case 'R':
13573   case 'q':
13574   case 'Q':
13575   case 'a':
13576   case 'b':
13577   case 'c':
13578   case 'd':
13579   case 'S':
13580   case 'D':
13581   case 'A':
13582     if (CallOperandVal->getType()->isIntegerTy())
13583       weight = CW_SpecificReg;
13584     break;
13585   case 'f':
13586   case 't':
13587   case 'u':
13588       if (type->isFloatingPointTy())
13589         weight = CW_SpecificReg;
13590       break;
13591   case 'y':
13592       if (type->isX86_MMXTy() && Subtarget->hasMMX())
13593         weight = CW_SpecificReg;
13594       break;
13595   case 'x':
13596   case 'Y':
13597     if ((type->getPrimitiveSizeInBits() == 128) && Subtarget->hasXMM())
13598       weight = CW_Register;
13599     break;
13600   case 'I':
13601     if (ConstantInt *C = dyn_cast<ConstantInt>(info.CallOperandVal)) {
13602       if (C->getZExtValue() <= 31)
13603         weight = CW_Constant;
13604     }
13605     break;
13606   case 'J':
13607     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
13608       if (C->getZExtValue() <= 63)
13609         weight = CW_Constant;
13610     }
13611     break;
13612   case 'K':
13613     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
13614       if ((C->getSExtValue() >= -0x80) && (C->getSExtValue() <= 0x7f))
13615         weight = CW_Constant;
13616     }
13617     break;
13618   case 'L':
13619     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
13620       if ((C->getZExtValue() == 0xff) || (C->getZExtValue() == 0xffff))
13621         weight = CW_Constant;
13622     }
13623     break;
13624   case 'M':
13625     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
13626       if (C->getZExtValue() <= 3)
13627         weight = CW_Constant;
13628     }
13629     break;
13630   case 'N':
13631     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
13632       if (C->getZExtValue() <= 0xff)
13633         weight = CW_Constant;
13634     }
13635     break;
13636   case 'G':
13637   case 'C':
13638     if (dyn_cast<ConstantFP>(CallOperandVal)) {
13639       weight = CW_Constant;
13640     }
13641     break;
13642   case 'e':
13643     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
13644       if ((C->getSExtValue() >= -0x80000000LL) &&
13645           (C->getSExtValue() <= 0x7fffffffLL))
13646         weight = CW_Constant;
13647     }
13648     break;
13649   case 'Z':
13650     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
13651       if (C->getZExtValue() <= 0xffffffff)
13652         weight = CW_Constant;
13653     }
13654     break;
13655   }
13656   return weight;
13657 }
13658
13659 /// LowerXConstraint - try to replace an X constraint, which matches anything,
13660 /// with another that has more specific requirements based on the type of the
13661 /// corresponding operand.
13662 const char *X86TargetLowering::
13663 LowerXConstraint(EVT ConstraintVT) const {
13664   // FP X constraints get lowered to SSE1/2 registers if available, otherwise
13665   // 'f' like normal targets.
13666   if (ConstraintVT.isFloatingPoint()) {
13667     if (Subtarget->hasXMMInt())
13668       return "Y";
13669     if (Subtarget->hasXMM())
13670       return "x";
13671   }
13672
13673   return TargetLowering::LowerXConstraint(ConstraintVT);
13674 }
13675
13676 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
13677 /// vector.  If it is invalid, don't add anything to Ops.
13678 void X86TargetLowering::LowerAsmOperandForConstraint(SDValue Op,
13679                                                      std::string &Constraint,
13680                                                      std::vector<SDValue>&Ops,
13681                                                      SelectionDAG &DAG) const {
13682   SDValue Result(0, 0);
13683
13684   // Only support length 1 constraints for now.
13685   if (Constraint.length() > 1) return;
13686
13687   char ConstraintLetter = Constraint[0];
13688   switch (ConstraintLetter) {
13689   default: break;
13690   case 'I':
13691     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
13692       if (C->getZExtValue() <= 31) {
13693         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
13694         break;
13695       }
13696     }
13697     return;
13698   case 'J':
13699     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
13700       if (C->getZExtValue() <= 63) {
13701         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
13702         break;
13703       }
13704     }
13705     return;
13706   case 'K':
13707     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
13708       if ((int8_t)C->getSExtValue() == C->getSExtValue()) {
13709         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
13710         break;
13711       }
13712     }
13713     return;
13714   case 'N':
13715     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
13716       if (C->getZExtValue() <= 255) {
13717         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
13718         break;
13719       }
13720     }
13721     return;
13722   case 'e': {
13723     // 32-bit signed value
13724     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
13725       if (ConstantInt::isValueValidForType(Type::getInt32Ty(*DAG.getContext()),
13726                                            C->getSExtValue())) {
13727         // Widen to 64 bits here to get it sign extended.
13728         Result = DAG.getTargetConstant(C->getSExtValue(), MVT::i64);
13729         break;
13730       }
13731     // FIXME gcc accepts some relocatable values here too, but only in certain
13732     // memory models; it's complicated.
13733     }
13734     return;
13735   }
13736   case 'Z': {
13737     // 32-bit unsigned value
13738     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
13739       if (ConstantInt::isValueValidForType(Type::getInt32Ty(*DAG.getContext()),
13740                                            C->getZExtValue())) {
13741         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
13742         break;
13743       }
13744     }
13745     // FIXME gcc accepts some relocatable values here too, but only in certain
13746     // memory models; it's complicated.
13747     return;
13748   }
13749   case 'i': {
13750     // Literal immediates are always ok.
13751     if (ConstantSDNode *CST = dyn_cast<ConstantSDNode>(Op)) {
13752       // Widen to 64 bits here to get it sign extended.
13753       Result = DAG.getTargetConstant(CST->getSExtValue(), MVT::i64);
13754       break;
13755     }
13756
13757     // In any sort of PIC mode addresses need to be computed at runtime by
13758     // adding in a register or some sort of table lookup.  These can't
13759     // be used as immediates.
13760     if (Subtarget->isPICStyleGOT() || Subtarget->isPICStyleStubPIC())
13761       return;
13762
13763     // If we are in non-pic codegen mode, we allow the address of a global (with
13764     // an optional displacement) to be used with 'i'.
13765     GlobalAddressSDNode *GA = 0;
13766     int64_t Offset = 0;
13767
13768     // Match either (GA), (GA+C), (GA+C1+C2), etc.
13769     while (1) {
13770       if ((GA = dyn_cast<GlobalAddressSDNode>(Op))) {
13771         Offset += GA->getOffset();
13772         break;
13773       } else if (Op.getOpcode() == ISD::ADD) {
13774         if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
13775           Offset += C->getZExtValue();
13776           Op = Op.getOperand(0);
13777           continue;
13778         }
13779       } else if (Op.getOpcode() == ISD::SUB) {
13780         if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
13781           Offset += -C->getZExtValue();
13782           Op = Op.getOperand(0);
13783           continue;
13784         }
13785       }
13786
13787       // Otherwise, this isn't something we can handle, reject it.
13788       return;
13789     }
13790
13791     const GlobalValue *GV = GA->getGlobal();
13792     // If we require an extra load to get this address, as in PIC mode, we
13793     // can't accept it.
13794     if (isGlobalStubReference(Subtarget->ClassifyGlobalReference(GV,
13795                                                         getTargetMachine())))
13796       return;
13797
13798     Result = DAG.getTargetGlobalAddress(GV, Op.getDebugLoc(),
13799                                         GA->getValueType(0), Offset);
13800     break;
13801   }
13802   }
13803
13804   if (Result.getNode()) {
13805     Ops.push_back(Result);
13806     return;
13807   }
13808   return TargetLowering::LowerAsmOperandForConstraint(Op, Constraint, Ops, DAG);
13809 }
13810
13811 std::pair<unsigned, const TargetRegisterClass*>
13812 X86TargetLowering::getRegForInlineAsmConstraint(const std::string &Constraint,
13813                                                 EVT VT) const {
13814   // First, see if this is a constraint that directly corresponds to an LLVM
13815   // register class.
13816   if (Constraint.size() == 1) {
13817     // GCC Constraint Letters
13818     switch (Constraint[0]) {
13819     default: break;
13820       // TODO: Slight differences here in allocation order and leaving
13821       // RIP in the class. Do they matter any more here than they do
13822       // in the normal allocation?
13823     case 'q':   // GENERAL_REGS in 64-bit mode, Q_REGS in 32-bit mode.
13824       if (Subtarget->is64Bit()) {
13825         if (VT == MVT::i32 || VT == MVT::f32)
13826           return std::make_pair(0U, X86::GR32RegisterClass);
13827         else if (VT == MVT::i16)
13828           return std::make_pair(0U, X86::GR16RegisterClass);
13829         else if (VT == MVT::i8 || VT == MVT::i1)
13830           return std::make_pair(0U, X86::GR8RegisterClass);
13831         else if (VT == MVT::i64 || VT == MVT::f64)
13832           return std::make_pair(0U, X86::GR64RegisterClass);
13833         break;
13834       }
13835       // 32-bit fallthrough
13836     case 'Q':   // Q_REGS
13837       if (VT == MVT::i32 || VT == MVT::f32)
13838         return std::make_pair(0U, X86::GR32_ABCDRegisterClass);
13839       else if (VT == MVT::i16)
13840         return std::make_pair(0U, X86::GR16_ABCDRegisterClass);
13841       else if (VT == MVT::i8 || VT == MVT::i1)
13842         return std::make_pair(0U, X86::GR8_ABCD_LRegisterClass);
13843       else if (VT == MVT::i64)
13844         return std::make_pair(0U, X86::GR64_ABCDRegisterClass);
13845       break;
13846     case 'r':   // GENERAL_REGS
13847     case 'l':   // INDEX_REGS
13848       if (VT == MVT::i8 || VT == MVT::i1)
13849         return std::make_pair(0U, X86::GR8RegisterClass);
13850       if (VT == MVT::i16)
13851         return std::make_pair(0U, X86::GR16RegisterClass);
13852       if (VT == MVT::i32 || VT == MVT::f32 || !Subtarget->is64Bit())
13853         return std::make_pair(0U, X86::GR32RegisterClass);
13854       return std::make_pair(0U, X86::GR64RegisterClass);
13855     case 'R':   // LEGACY_REGS
13856       if (VT == MVT::i8 || VT == MVT::i1)
13857         return std::make_pair(0U, X86::GR8_NOREXRegisterClass);
13858       if (VT == MVT::i16)
13859         return std::make_pair(0U, X86::GR16_NOREXRegisterClass);
13860       if (VT == MVT::i32 || !Subtarget->is64Bit())
13861         return std::make_pair(0U, X86::GR32_NOREXRegisterClass);
13862       return std::make_pair(0U, X86::GR64_NOREXRegisterClass);
13863     case 'f':  // FP Stack registers.
13864       // If SSE is enabled for this VT, use f80 to ensure the isel moves the
13865       // value to the correct fpstack register class.
13866       if (VT == MVT::f32 && !isScalarFPTypeInSSEReg(VT))
13867         return std::make_pair(0U, X86::RFP32RegisterClass);
13868       if (VT == MVT::f64 && !isScalarFPTypeInSSEReg(VT))
13869         return std::make_pair(0U, X86::RFP64RegisterClass);
13870       return std::make_pair(0U, X86::RFP80RegisterClass);
13871     case 'y':   // MMX_REGS if MMX allowed.
13872       if (!Subtarget->hasMMX()) break;
13873       return std::make_pair(0U, X86::VR64RegisterClass);
13874     case 'Y':   // SSE_REGS if SSE2 allowed
13875       if (!Subtarget->hasXMMInt()) break;
13876       // FALL THROUGH.
13877     case 'x':   // SSE_REGS if SSE1 allowed
13878       if (!Subtarget->hasXMM()) break;
13879
13880       switch (VT.getSimpleVT().SimpleTy) {
13881       default: break;
13882       // Scalar SSE types.
13883       case MVT::f32:
13884       case MVT::i32:
13885         return std::make_pair(0U, X86::FR32RegisterClass);
13886       case MVT::f64:
13887       case MVT::i64:
13888         return std::make_pair(0U, X86::FR64RegisterClass);
13889       // Vector types.
13890       case MVT::v16i8:
13891       case MVT::v8i16:
13892       case MVT::v4i32:
13893       case MVT::v2i64:
13894       case MVT::v4f32:
13895       case MVT::v2f64:
13896         return std::make_pair(0U, X86::VR128RegisterClass);
13897       }
13898       break;
13899     }
13900   }
13901
13902   // Use the default implementation in TargetLowering to convert the register
13903   // constraint into a member of a register class.
13904   std::pair<unsigned, const TargetRegisterClass*> Res;
13905   Res = TargetLowering::getRegForInlineAsmConstraint(Constraint, VT);
13906
13907   // Not found as a standard register?
13908   if (Res.second == 0) {
13909     // Map st(0) -> st(7) -> ST0
13910     if (Constraint.size() == 7 && Constraint[0] == '{' &&
13911         tolower(Constraint[1]) == 's' &&
13912         tolower(Constraint[2]) == 't' &&
13913         Constraint[3] == '(' &&
13914         (Constraint[4] >= '0' && Constraint[4] <= '7') &&
13915         Constraint[5] == ')' &&
13916         Constraint[6] == '}') {
13917
13918       Res.first = X86::ST0+Constraint[4]-'0';
13919       Res.second = X86::RFP80RegisterClass;
13920       return Res;
13921     }
13922
13923     // GCC allows "st(0)" to be called just plain "st".
13924     if (StringRef("{st}").equals_lower(Constraint)) {
13925       Res.first = X86::ST0;
13926       Res.second = X86::RFP80RegisterClass;
13927       return Res;
13928     }
13929
13930     // flags -> EFLAGS
13931     if (StringRef("{flags}").equals_lower(Constraint)) {
13932       Res.first = X86::EFLAGS;
13933       Res.second = X86::CCRRegisterClass;
13934       return Res;
13935     }
13936
13937     // 'A' means EAX + EDX.
13938     if (Constraint == "A") {
13939       Res.first = X86::EAX;
13940       Res.second = X86::GR32_ADRegisterClass;
13941       return Res;
13942     }
13943     return Res;
13944   }
13945
13946   // Otherwise, check to see if this is a register class of the wrong value
13947   // type.  For example, we want to map "{ax},i32" -> {eax}, we don't want it to
13948   // turn into {ax},{dx}.
13949   if (Res.second->hasType(VT))
13950     return Res;   // Correct type already, nothing to do.
13951
13952   // All of the single-register GCC register classes map their values onto
13953   // 16-bit register pieces "ax","dx","cx","bx","si","di","bp","sp".  If we
13954   // really want an 8-bit or 32-bit register, map to the appropriate register
13955   // class and return the appropriate register.
13956   if (Res.second == X86::GR16RegisterClass) {
13957     if (VT == MVT::i8) {
13958       unsigned DestReg = 0;
13959       switch (Res.first) {
13960       default: break;
13961       case X86::AX: DestReg = X86::AL; break;
13962       case X86::DX: DestReg = X86::DL; break;
13963       case X86::CX: DestReg = X86::CL; break;
13964       case X86::BX: DestReg = X86::BL; break;
13965       }
13966       if (DestReg) {
13967         Res.first = DestReg;
13968         Res.second = X86::GR8RegisterClass;
13969       }
13970     } else if (VT == MVT::i32) {
13971       unsigned DestReg = 0;
13972       switch (Res.first) {
13973       default: break;
13974       case X86::AX: DestReg = X86::EAX; break;
13975       case X86::DX: DestReg = X86::EDX; break;
13976       case X86::CX: DestReg = X86::ECX; break;
13977       case X86::BX: DestReg = X86::EBX; break;
13978       case X86::SI: DestReg = X86::ESI; break;
13979       case X86::DI: DestReg = X86::EDI; break;
13980       case X86::BP: DestReg = X86::EBP; break;
13981       case X86::SP: DestReg = X86::ESP; break;
13982       }
13983       if (DestReg) {
13984         Res.first = DestReg;
13985         Res.second = X86::GR32RegisterClass;
13986       }
13987     } else if (VT == MVT::i64) {
13988       unsigned DestReg = 0;
13989       switch (Res.first) {
13990       default: break;
13991       case X86::AX: DestReg = X86::RAX; break;
13992       case X86::DX: DestReg = X86::RDX; break;
13993       case X86::CX: DestReg = X86::RCX; break;
13994       case X86::BX: DestReg = X86::RBX; break;
13995       case X86::SI: DestReg = X86::RSI; break;
13996       case X86::DI: DestReg = X86::RDI; break;
13997       case X86::BP: DestReg = X86::RBP; break;
13998       case X86::SP: DestReg = X86::RSP; break;
13999       }
14000       if (DestReg) {
14001         Res.first = DestReg;
14002         Res.second = X86::GR64RegisterClass;
14003       }
14004     }
14005   } else if (Res.second == X86::FR32RegisterClass ||
14006              Res.second == X86::FR64RegisterClass ||
14007              Res.second == X86::VR128RegisterClass) {
14008     // Handle references to XMM physical registers that got mapped into the
14009     // wrong class.  This can happen with constraints like {xmm0} where the
14010     // target independent register mapper will just pick the first match it can
14011     // find, ignoring the required type.
14012     if (VT == MVT::f32)
14013       Res.second = X86::FR32RegisterClass;
14014     else if (VT == MVT::f64)
14015       Res.second = X86::FR64RegisterClass;
14016     else if (X86::VR128RegisterClass->hasType(VT))
14017       Res.second = X86::VR128RegisterClass;
14018   }
14019
14020   return Res;
14021 }