lib/Target/X86/X86ISelLowering.cpp

   1 //===-- X86ISelLowering.cpp - X86 DAG Lowering Implementation -------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that X86 uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #define DEBUG_TYPE "x86-isel"
  16 #include "X86.h"
  17 #include "X86InstrBuilder.h"
  18 #include "X86ISelLowering.h"
  19 #include "X86TargetMachine.h"
  20 #include "X86TargetObjectFile.h"
  21 #include "Utils/X86ShuffleDecode.h"
  22 #include "llvm/CallingConv.h"
  23 #include "llvm/Constants.h"
  24 #include "llvm/DerivedTypes.h"
  25 #include "llvm/GlobalAlias.h"
  26 #include "llvm/GlobalVariable.h"
  27 #include "llvm/Function.h"
  28 #include "llvm/Instructions.h"
  29 #include "llvm/Intrinsics.h"
  30 #include "llvm/LLVMContext.h"
  31 #include "llvm/CodeGen/IntrinsicLowering.h"
  32 #include "llvm/CodeGen/MachineFrameInfo.h"
  33 #include "llvm/CodeGen/MachineFunction.h"
  34 #include "llvm/CodeGen/MachineInstrBuilder.h"
  35 #include "llvm/CodeGen/MachineJumpTableInfo.h"
  36 #include "llvm/CodeGen/MachineModuleInfo.h"
  37 #include "llvm/CodeGen/MachineRegisterInfo.h"
  38 #include "llvm/CodeGen/PseudoSourceValue.h"
  39 #include "llvm/MC/MCAsmInfo.h"
  40 #include "llvm/MC/MCContext.h"
  41 #include "llvm/MC/MCExpr.h"
  42 #include "llvm/MC/MCSymbol.h"
  43 #include "llvm/ADT/BitVector.h"
  44 #include "llvm/ADT/SmallSet.h"
  45 #include "llvm/ADT/Statistic.h"
  46 #include "llvm/ADT/StringExtras.h"
  47 #include "llvm/ADT/VectorExtras.h"
  48 #include "llvm/Support/CallSite.h"
  49 #include "llvm/Support/Debug.h"
  50 #include "llvm/Support/Dwarf.h"
  51 #include "llvm/Support/ErrorHandling.h"
  52 #include "llvm/Support/MathExtras.h"
  53 #include "llvm/Support/raw_ostream.h"
  54 using namespace llvm;
  55 using namespace dwarf;
  56
  57 STATISTIC(NumTailCalls, "Number of tail calls");
  58
  59 // Forward declarations.
  60 static SDValue getMOVL(SelectionDAG &DAG, DebugLoc dl, EVT VT, SDValue V1,
  61                        SDValue V2);
  62
  63 static SDValue Insert128BitVector(SDValue Result,
  64                                   SDValue Vec,
  65                                   SDValue Idx,
  66                                   SelectionDAG &DAG,
  67                                   DebugLoc dl);
  68
  69 static SDValue Extract128BitVector(SDValue Vec,
  70                                    SDValue Idx,
  71                                    SelectionDAG &DAG,
  72                                    DebugLoc dl);
  73
  74 /// Generate a DAG to grab 128-bits from a vector > 128 bits.  This
  75 /// sets things up to match to an AVX VEXTRACTF128 instruction or a
  76 /// simple subregister reference.  Idx is an index in the 128 bits we
  77 /// want.  It need not be aligned to a 128-bit bounday.  That makes
  78 /// lowering EXTRACT_VECTOR_ELT operations easier.
  79 static SDValue Extract128BitVector(SDValue Vec,
  80                                    SDValue Idx,
  81                                    SelectionDAG &DAG,
  82                                    DebugLoc dl) {
  83   EVT VT = Vec.getValueType();
  84   assert(VT.getSizeInBits() == 256 && "Unexpected vector size!");
  85   EVT ElVT = VT.getVectorElementType();
  86   int Factor = VT.getSizeInBits()/128;
  87   EVT ResultVT = EVT::getVectorVT(*DAG.getContext(), ElVT,
  88                                   VT.getVectorNumElements()/Factor);
  89
  90   // Extract from UNDEF is UNDEF.
  91   if (Vec.getOpcode() == ISD::UNDEF)
  92     return DAG.getNode(ISD::UNDEF, dl, ResultVT);
  93
  94   if (isa<ConstantSDNode>(Idx)) {
  95     unsigned IdxVal = cast<ConstantSDNode>(Idx)->getZExtValue();
  96
  97     // Extract the relevant 128 bits.  Generate an EXTRACT_SUBVECTOR
  98     // we can match to VEXTRACTF128.
  99     unsigned ElemsPerChunk = 128 / ElVT.getSizeInBits();
 100
 101     // This is the index of the first element of the 128-bit chunk
 102     // we want.
 103     unsigned NormalizedIdxVal = (((IdxVal * ElVT.getSizeInBits()) / 128)
 104                                  * ElemsPerChunk);
 105
 106     SDValue VecIdx = DAG.getConstant(NormalizedIdxVal, MVT::i32);
 107     SDValue Result = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, ResultVT, Vec,
 108                                  VecIdx);
 109
 110     return Result;
 111   }
 112
 113   return SDValue();
 114 }
 115
 116 /// Generate a DAG to put 128-bits into a vector > 128 bits.  This
 117 /// sets things up to match to an AVX VINSERTF128 instruction or a
 118 /// simple superregister reference.  Idx is an index in the 128 bits
 119 /// we want.  It need not be aligned to a 128-bit bounday.  That makes
 120 /// lowering INSERT_VECTOR_ELT operations easier.
 121 static SDValue Insert128BitVector(SDValue Result,
 122                                   SDValue Vec,
 123                                   SDValue Idx,
 124                                   SelectionDAG &DAG,
 125                                   DebugLoc dl) {
 126   if (isa<ConstantSDNode>(Idx)) {
 127     EVT VT = Vec.getValueType();
 128     assert(VT.getSizeInBits() == 128 && "Unexpected vector size!");
 129
 130     EVT ElVT = VT.getVectorElementType();
 131     unsigned IdxVal = cast<ConstantSDNode>(Idx)->getZExtValue();
 132     EVT ResultVT = Result.getValueType();
 133
 134     // Insert the relevant 128 bits.
 135     unsigned ElemsPerChunk = 128/ElVT.getSizeInBits();
 136
 137     // This is the index of the first element of the 128-bit chunk
 138     // we want.
 139     unsigned NormalizedIdxVal = (((IdxVal * ElVT.getSizeInBits())/128)
 140                                  * ElemsPerChunk);
 141
 142     SDValue VecIdx = DAG.getConstant(NormalizedIdxVal, MVT::i32);
 143     Result = DAG.getNode(ISD::INSERT_SUBVECTOR, dl, ResultVT, Result, Vec,
 144                          VecIdx);
 145     return Result;
 146   }
 147
 148   return SDValue();
 149 }
 150
 151 static TargetLoweringObjectFile *createTLOF(X86TargetMachine &TM) {
 152   const X86Subtarget *Subtarget = &TM.getSubtarget<X86Subtarget>();
 153   bool is64Bit = Subtarget->is64Bit();
 154
 155   if (Subtarget->isTargetEnvMacho()) {
 156     if (is64Bit)
 157       return new X8664_MachoTargetObjectFile();
 158     return new TargetLoweringObjectFileMachO();
 159   }
 160
 161   if (Subtarget->isTargetELF())
 162     return new TargetLoweringObjectFileELF();
 163   if (Subtarget->isTargetCOFF() && !Subtarget->isTargetEnvMacho())
 164     return new TargetLoweringObjectFileCOFF();
 165   llvm_unreachable("unknown subtarget type");
 166 }
 167
 168 X86TargetLowering::X86TargetLowering(X86TargetMachine &TM)
 169   : TargetLowering(TM, createTLOF(TM)) {
 170   Subtarget = &TM.getSubtarget<X86Subtarget>();
 171   X86ScalarSSEf64 = Subtarget->hasXMMInt() || Subtarget->hasAVX();
 172   X86ScalarSSEf32 = Subtarget->hasXMM() || Subtarget->hasAVX();
 173   X86StackPtr = Subtarget->is64Bit() ? X86::RSP : X86::ESP;
 174
 175   RegInfo = TM.getRegisterInfo();
 176   TD = getTargetData();
 177
 178   // Set up the TargetLowering object.
 179   static MVT IntVTs[] = { MVT::i8, MVT::i16, MVT::i32, MVT::i64 };
 180
 181   // X86 is weird, it always uses i8 for shift amounts and setcc results.
 182   setBooleanContents(ZeroOrOneBooleanContent);
 183
 184   // For 64-bit since we have so many registers use the ILP scheduler, for
 185   // 32-bit code use the register pressure specific scheduling.
 186   if (Subtarget->is64Bit())
 187     setSchedulingPreference(Sched::ILP);
 188   else
 189     setSchedulingPreference(Sched::RegPressure);
 190   setStackPointerRegisterToSaveRestore(X86StackPtr);
 191
 192   if (Subtarget->isTargetWindows() && !Subtarget->isTargetCygMing()) {
 193     // Setup Windows compiler runtime calls.
 194     setLibcallName(RTLIB::SDIV_I64, "_alldiv");
 195     setLibcallName(RTLIB::UDIV_I64, "_aulldiv");
 196     setLibcallName(RTLIB::SREM_I64, "_allrem");
 197     setLibcallName(RTLIB::UREM_I64, "_aullrem");
 198     setLibcallName(RTLIB::MUL_I64, "_allmul");
 199     setLibcallName(RTLIB::FPTOUINT_F64_I64, "_ftol2");
 200     setLibcallName(RTLIB::FPTOUINT_F32_I64, "_ftol2");
 201     setLibcallCallingConv(RTLIB::SDIV_I64, CallingConv::X86_StdCall);
 202     setLibcallCallingConv(RTLIB::UDIV_I64, CallingConv::X86_StdCall);
 203     setLibcallCallingConv(RTLIB::SREM_I64, CallingConv::X86_StdCall);
 204     setLibcallCallingConv(RTLIB::UREM_I64, CallingConv::X86_StdCall);
 205     setLibcallCallingConv(RTLIB::MUL_I64, CallingConv::X86_StdCall);
 206     setLibcallCallingConv(RTLIB::FPTOUINT_F64_I64, CallingConv::C);
 207     setLibcallCallingConv(RTLIB::FPTOUINT_F32_I64, CallingConv::C);
 208   }
 209
 210   if (Subtarget->isTargetDarwin()) {
 211     // Darwin should use _setjmp/_longjmp instead of setjmp/longjmp.
 212     setUseUnderscoreSetJmp(false);
 213     setUseUnderscoreLongJmp(false);
 214   } else if (Subtarget->isTargetMingw()) {
 215     // MS runtime is weird: it exports _setjmp, but longjmp!
 216     setUseUnderscoreSetJmp(true);
 217     setUseUnderscoreLongJmp(false);
 218   } else {
 219     setUseUnderscoreSetJmp(true);
 220     setUseUnderscoreLongJmp(true);
 221   }
 222
 223   // Set up the register classes.
 224   addRegisterClass(MVT::i8, X86::GR8RegisterClass);
 225   addRegisterClass(MVT::i16, X86::GR16RegisterClass);
 226   addRegisterClass(MVT::i32, X86::GR32RegisterClass);
 227   if (Subtarget->is64Bit())
 228     addRegisterClass(MVT::i64, X86::GR64RegisterClass);
 229
 230   setLoadExtAction(ISD::SEXTLOAD, MVT::i1, Promote);
 231
 232   // We don't accept any truncstore of integer registers.
 233   setTruncStoreAction(MVT::i64, MVT::i32, Expand);
 234   setTruncStoreAction(MVT::i64, MVT::i16, Expand);
 235   setTruncStoreAction(MVT::i64, MVT::i8 , Expand);
 236   setTruncStoreAction(MVT::i32, MVT::i16, Expand);
 237   setTruncStoreAction(MVT::i32, MVT::i8 , Expand);
 238   setTruncStoreAction(MVT::i16, MVT::i8,  Expand);
 239
 240   // SETOEQ and SETUNE require checking two conditions.
 241   setCondCodeAction(ISD::SETOEQ, MVT::f32, Expand);
 242   setCondCodeAction(ISD::SETOEQ, MVT::f64, Expand);
 243   setCondCodeAction(ISD::SETOEQ, MVT::f80, Expand);
 244   setCondCodeAction(ISD::SETUNE, MVT::f32, Expand);
 245   setCondCodeAction(ISD::SETUNE, MVT::f64, Expand);
 246   setCondCodeAction(ISD::SETUNE, MVT::f80, Expand);
 247
 248   // Promote all UINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have this
 249   // operation.
 250   setOperationAction(ISD::UINT_TO_FP       , MVT::i1   , Promote);
 251   setOperationAction(ISD::UINT_TO_FP       , MVT::i8   , Promote);
 252   setOperationAction(ISD::UINT_TO_FP       , MVT::i16  , Promote);
 253
 254   if (Subtarget->is64Bit()) {
 255     setOperationAction(ISD::UINT_TO_FP     , MVT::i32  , Promote);
 256     setOperationAction(ISD::UINT_TO_FP     , MVT::i64  , Expand);
 257   } else if (!UseSoftFloat) {
 258     // We have an algorithm for SSE2->double, and we turn this into a
 259     // 64-bit FILD followed by conditional FADD for other targets.
 260     setOperationAction(ISD::UINT_TO_FP     , MVT::i64  , Custom);
 261     // We have an algorithm for SSE2, and we turn this into a 64-bit
 262     // FILD for other targets.
 263     setOperationAction(ISD::UINT_TO_FP     , MVT::i32  , Custom);
 264   }
 265
 266   // Promote i1/i8 SINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have
 267   // this operation.
 268   setOperationAction(ISD::SINT_TO_FP       , MVT::i1   , Promote);
 269   setOperationAction(ISD::SINT_TO_FP       , MVT::i8   , Promote);
 270
 271   if (!UseSoftFloat) {
 272     // SSE has no i16 to fp conversion, only i32
 273     if (X86ScalarSSEf32) {
 274       setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Promote);
 275       // f32 and f64 cases are Legal, f80 case is not
 276       setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Custom);
 277     } else {
 278       setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Custom);
 279       setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Custom);
 280     }
 281   } else {
 282     setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Promote);
 283     setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Promote);
 284   }
 285
 286   // In 32-bit mode these are custom lowered.  In 64-bit mode F32 and F64
 287   // are Legal, f80 is custom lowered.
 288   setOperationAction(ISD::FP_TO_SINT     , MVT::i64  , Custom);
 289   setOperationAction(ISD::SINT_TO_FP     , MVT::i64  , Custom);
 290
 291   // Promote i1/i8 FP_TO_SINT to larger FP_TO_SINTS's, as X86 doesn't have
 292   // this operation.
 293   setOperationAction(ISD::FP_TO_SINT       , MVT::i1   , Promote);
 294   setOperationAction(ISD::FP_TO_SINT       , MVT::i8   , Promote);
 295
 296   if (X86ScalarSSEf32) {
 297     setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Promote);
 298     // f32 and f64 cases are Legal, f80 case is not
 299     setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Custom);
 300   } else {
 301     setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Custom);
 302     setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Custom);
 303   }
 304
 305   // Handle FP_TO_UINT by promoting the destination to a larger signed
 306   // conversion.
 307   setOperationAction(ISD::FP_TO_UINT       , MVT::i1   , Promote);
 308   setOperationAction(ISD::FP_TO_UINT       , MVT::i8   , Promote);
 309   setOperationAction(ISD::FP_TO_UINT       , MVT::i16  , Promote);
 310
 311   if (Subtarget->is64Bit()) {
 312     setOperationAction(ISD::FP_TO_UINT     , MVT::i64  , Expand);
 313     setOperationAction(ISD::FP_TO_UINT     , MVT::i32  , Promote);
 314   } else if (!UseSoftFloat) {
 315     if (X86ScalarSSEf32 && !Subtarget->hasSSE3())
 316       // Expand FP_TO_UINT into a select.
 317       // FIXME: We would like to use a Custom expander here eventually to do
 318       // the optimal thing for SSE vs. the default expansion in the legalizer.
 319       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Expand);
 320     else
 321       // With SSE3 we can use fisttpll to convert to a signed i64; without
 322       // SSE, we're stuck with a fistpll.
 323       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Custom);
 324   }
 325
 326   // TODO: when we have SSE, these could be more efficient, by using movd/movq.
 327   if (!X86ScalarSSEf64) {
 328     setOperationAction(ISD::BITCAST        , MVT::f32  , Expand);
 329     setOperationAction(ISD::BITCAST        , MVT::i32  , Expand);
 330     if (Subtarget->is64Bit()) {
 331       setOperationAction(ISD::BITCAST      , MVT::f64  , Expand);
 332       // Without SSE, i64->f64 goes through memory.
 333       setOperationAction(ISD::BITCAST      , MVT::i64  , Expand);
 334     }
 335   }
 336
 337   // Scalar integer divide and remainder are lowered to use operations that
 338   // produce two results, to match the available instructions. This exposes
 339   // the two-result form to trivial CSE, which is able to combine x/y and x%y
 340   // into a single instruction.
 341   //
 342   // Scalar integer multiply-high is also lowered to use two-result
 343   // operations, to match the available instructions. However, plain multiply
 344   // (low) operations are left as Legal, as there are single-result
 345   // instructions for this in x86. Using the two-result multiply instructions
 346   // when both high and low results are needed must be arranged by dagcombine.
 347   for (unsigned i = 0, e = 4; i != e; ++i) {
 348     MVT VT = IntVTs[i];
 349     setOperationAction(ISD::MULHS, VT, Expand);
 350     setOperationAction(ISD::MULHU, VT, Expand);
 351     setOperationAction(ISD::SDIV, VT, Expand);
 352     setOperationAction(ISD::UDIV, VT, Expand);
 353     setOperationAction(ISD::SREM, VT, Expand);
 354     setOperationAction(ISD::UREM, VT, Expand);
 355
 356     // Add/Sub overflow ops with MVT::Glues are lowered to EFLAGS dependences.
 357     setOperationAction(ISD::ADDC, VT, Custom);
 358     setOperationAction(ISD::ADDE, VT, Custom);
 359     setOperationAction(ISD::SUBC, VT, Custom);
 360     setOperationAction(ISD::SUBE, VT, Custom);
 361   }
 362
 363   setOperationAction(ISD::BR_JT            , MVT::Other, Expand);
 364   setOperationAction(ISD::BRCOND           , MVT::Other, Custom);
 365   setOperationAction(ISD::BR_CC            , MVT::Other, Expand);
 366   setOperationAction(ISD::SELECT_CC        , MVT::Other, Expand);
 367   if (Subtarget->is64Bit())
 368     setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i32, Legal);
 369   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i16  , Legal);
 370   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i8   , Legal);
 371   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1   , Expand);
 372   setOperationAction(ISD::FP_ROUND_INREG   , MVT::f32  , Expand);
 373   setOperationAction(ISD::FREM             , MVT::f32  , Expand);
 374   setOperationAction(ISD::FREM             , MVT::f64  , Expand);
 375   setOperationAction(ISD::FREM             , MVT::f80  , Expand);
 376   setOperationAction(ISD::FLT_ROUNDS_      , MVT::i32  , Custom);
 377
 378   setOperationAction(ISD::CTTZ             , MVT::i8   , Custom);
 379   setOperationAction(ISD::CTLZ             , MVT::i8   , Custom);
 380   setOperationAction(ISD::CTTZ             , MVT::i16  , Custom);
 381   setOperationAction(ISD::CTLZ             , MVT::i16  , Custom);
 382   setOperationAction(ISD::CTTZ             , MVT::i32  , Custom);
 383   setOperationAction(ISD::CTLZ             , MVT::i32  , Custom);
 384   if (Subtarget->is64Bit()) {
 385     setOperationAction(ISD::CTTZ           , MVT::i64  , Custom);
 386     setOperationAction(ISD::CTLZ           , MVT::i64  , Custom);
 387   }
 388
 389   if (Subtarget->hasPOPCNT()) {
 390     setOperationAction(ISD::CTPOP          , MVT::i8   , Promote);
 391   } else {
 392     setOperationAction(ISD::CTPOP          , MVT::i8   , Expand);
 393     setOperationAction(ISD::CTPOP          , MVT::i16  , Expand);
 394     setOperationAction(ISD::CTPOP          , MVT::i32  , Expand);
 395     if (Subtarget->is64Bit())
 396       setOperationAction(ISD::CTPOP        , MVT::i64  , Expand);
 397   }
 398
 399   setOperationAction(ISD::READCYCLECOUNTER , MVT::i64  , Custom);
 400   setOperationAction(ISD::BSWAP            , MVT::i16  , Expand);
 401
 402   // These should be promoted to a larger select which is supported.
 403   setOperationAction(ISD::SELECT          , MVT::i1   , Promote);
 404   // X86 wants to expand cmov itself.
 405   setOperationAction(ISD::SELECT          , MVT::i8   , Custom);
 406   setOperationAction(ISD::SELECT          , MVT::i16  , Custom);
 407   setOperationAction(ISD::SELECT          , MVT::i32  , Custom);
 408   setOperationAction(ISD::SELECT          , MVT::f32  , Custom);
 409   setOperationAction(ISD::SELECT          , MVT::f64  , Custom);
 410   setOperationAction(ISD::SELECT          , MVT::f80  , Custom);
 411   setOperationAction(ISD::SETCC           , MVT::i8   , Custom);
 412   setOperationAction(ISD::SETCC           , MVT::i16  , Custom);
 413   setOperationAction(ISD::SETCC           , MVT::i32  , Custom);
 414   setOperationAction(ISD::SETCC           , MVT::f32  , Custom);
 415   setOperationAction(ISD::SETCC           , MVT::f64  , Custom);
 416   setOperationAction(ISD::SETCC           , MVT::f80  , Custom);
 417   if (Subtarget->is64Bit()) {
 418     setOperationAction(ISD::SELECT        , MVT::i64  , Custom);
 419     setOperationAction(ISD::SETCC         , MVT::i64  , Custom);
 420   }
 421   setOperationAction(ISD::EH_RETURN       , MVT::Other, Custom);
 422
 423   // Darwin ABI issue.
 424   setOperationAction(ISD::ConstantPool    , MVT::i32  , Custom);
 425   setOperationAction(ISD::JumpTable       , MVT::i32  , Custom);
 426   setOperationAction(ISD::GlobalAddress   , MVT::i32  , Custom);
 427   setOperationAction(ISD::GlobalTLSAddress, MVT::i32  , Custom);
 428   if (Subtarget->is64Bit())
 429     setOperationAction(ISD::GlobalTLSAddress, MVT::i64, Custom);
 430   setOperationAction(ISD::ExternalSymbol  , MVT::i32  , Custom);
 431   setOperationAction(ISD::BlockAddress    , MVT::i32  , Custom);
 432   if (Subtarget->is64Bit()) {
 433     setOperationAction(ISD::ConstantPool  , MVT::i64  , Custom);
 434     setOperationAction(ISD::JumpTable     , MVT::i64  , Custom);
 435     setOperationAction(ISD::GlobalAddress , MVT::i64  , Custom);
 436     setOperationAction(ISD::ExternalSymbol, MVT::i64  , Custom);
 437     setOperationAction(ISD::BlockAddress  , MVT::i64  , Custom);
 438   }
 439   // 64-bit addm sub, shl, sra, srl (iff 32-bit x86)
 440   setOperationAction(ISD::SHL_PARTS       , MVT::i32  , Custom);
 441   setOperationAction(ISD::SRA_PARTS       , MVT::i32  , Custom);
 442   setOperationAction(ISD::SRL_PARTS       , MVT::i32  , Custom);
 443   if (Subtarget->is64Bit()) {
 444     setOperationAction(ISD::SHL_PARTS     , MVT::i64  , Custom);
 445     setOperationAction(ISD::SRA_PARTS     , MVT::i64  , Custom);
 446     setOperationAction(ISD::SRL_PARTS     , MVT::i64  , Custom);
 447   }
 448
 449   if (Subtarget->hasXMM())
 450     setOperationAction(ISD::PREFETCH      , MVT::Other, Legal);
 451
 452   setOperationAction(ISD::MEMBARRIER    , MVT::Other, Custom);
 453   setOperationAction(ISD::ATOMIC_FENCE  , MVT::Other, Custom);
 454
 455   // On X86 and X86-64, atomic operations are lowered to locked instructions.
 456   // Locked instructions, in turn, have implicit fence semantics (all memory
 457   // operations are flushed before issuing the locked instruction, and they
 458   // are not buffered), so we can fold away the common pattern of
 459   // fence-atomic-fence.
 460   setShouldFoldAtomicFences(true);
 461
 462   // Expand certain atomics
 463   for (unsigned i = 0, e = 4; i != e; ++i) {
 464     MVT VT = IntVTs[i];
 465     setOperationAction(ISD::ATOMIC_CMP_SWAP, VT, Custom);
 466     setOperationAction(ISD::ATOMIC_LOAD_SUB, VT, Custom);
 467   }
 468
 469   if (!Subtarget->is64Bit()) {
 470     setOperationAction(ISD::ATOMIC_LOAD_ADD, MVT::i64, Custom);
 471     setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i64, Custom);
 472     setOperationAction(ISD::ATOMIC_LOAD_AND, MVT::i64, Custom);
 473     setOperationAction(ISD::ATOMIC_LOAD_OR, MVT::i64, Custom);
 474     setOperationAction(ISD::ATOMIC_LOAD_XOR, MVT::i64, Custom);
 475     setOperationAction(ISD::ATOMIC_LOAD_NAND, MVT::i64, Custom);
 476     setOperationAction(ISD::ATOMIC_SWAP, MVT::i64, Custom);
 477   }
 478
 479   // FIXME - use subtarget debug flags
 480   if (!Subtarget->isTargetDarwin() &&
 481       !Subtarget->isTargetELF() &&
 482       !Subtarget->isTargetCygMing()) {
 483     setOperationAction(ISD::EH_LABEL, MVT::Other, Expand);
 484   }
 485
 486   setOperationAction(ISD::EXCEPTIONADDR, MVT::i64, Expand);
 487   setOperationAction(ISD::EHSELECTION,   MVT::i64, Expand);
 488   setOperationAction(ISD::EXCEPTIONADDR, MVT::i32, Expand);
 489   setOperationAction(ISD::EHSELECTION,   MVT::i32, Expand);
 490   if (Subtarget->is64Bit()) {
 491     setExceptionPointerRegister(X86::RAX);
 492     setExceptionSelectorRegister(X86::RDX);
 493   } else {
 494     setExceptionPointerRegister(X86::EAX);
 495     setExceptionSelectorRegister(X86::EDX);
 496   }
 497   setOperationAction(ISD::FRAME_TO_ARGS_OFFSET, MVT::i32, Custom);
 498   setOperationAction(ISD::FRAME_TO_ARGS_OFFSET, MVT::i64, Custom);
 499
 500   setOperationAction(ISD::TRAMPOLINE, MVT::Other, Custom);
 501
 502   setOperationAction(ISD::TRAP, MVT::Other, Legal);
 503
 504   // VASTART needs to be custom lowered to use the VarArgsFrameIndex
 505   setOperationAction(ISD::VASTART           , MVT::Other, Custom);
 506   setOperationAction(ISD::VAEND             , MVT::Other, Expand);
 507   if (Subtarget->is64Bit()) {
 508     setOperationAction(ISD::VAARG           , MVT::Other, Custom);
 509     setOperationAction(ISD::VACOPY          , MVT::Other, Custom);
 510   } else {
 511     setOperationAction(ISD::VAARG           , MVT::Other, Expand);
 512     setOperationAction(ISD::VACOPY          , MVT::Other, Expand);
 513   }
 514
 515   setOperationAction(ISD::STACKSAVE,          MVT::Other, Expand);
 516   setOperationAction(ISD::STACKRESTORE,       MVT::Other, Expand);
 517   setOperationAction(ISD::DYNAMIC_STACKALLOC,
 518                      (Subtarget->is64Bit() ? MVT::i64 : MVT::i32),
 519                      (Subtarget->isTargetCOFF()
 520                       && !Subtarget->isTargetEnvMacho()
 521                       ? Custom : Expand));
 522
 523   if (!UseSoftFloat && X86ScalarSSEf64) {
 524     // f32 and f64 use SSE.
 525     // Set up the FP register classes.
 526     addRegisterClass(MVT::f32, X86::FR32RegisterClass);
 527     addRegisterClass(MVT::f64, X86::FR64RegisterClass);
 528
 529     // Use ANDPD to simulate FABS.
 530     setOperationAction(ISD::FABS , MVT::f64, Custom);
 531     setOperationAction(ISD::FABS , MVT::f32, Custom);
 532
 533     // Use XORP to simulate FNEG.
 534     setOperationAction(ISD::FNEG , MVT::f64, Custom);
 535     setOperationAction(ISD::FNEG , MVT::f32, Custom);
 536
 537     // Use ANDPD and ORPD to simulate FCOPYSIGN.
 538     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Custom);
 539     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 540
 541     // Lower this to FGETSIGNx86 plus an AND.
 542     setOperationAction(ISD::FGETSIGN, MVT::i64, Custom);
 543     setOperationAction(ISD::FGETSIGN, MVT::i32, Custom);
 544
 545     // We don't support sin/cos/fmod
 546     setOperationAction(ISD::FSIN , MVT::f64, Expand);
 547     setOperationAction(ISD::FCOS , MVT::f64, Expand);
 548     setOperationAction(ISD::FSIN , MVT::f32, Expand);
 549     setOperationAction(ISD::FCOS , MVT::f32, Expand);
 550
 551     // Expand FP immediates into loads from the stack, except for the special
 552     // cases we handle.
 553     addLegalFPImmediate(APFloat(+0.0)); // xorpd
 554     addLegalFPImmediate(APFloat(+0.0f)); // xorps
 555   } else if (!UseSoftFloat && X86ScalarSSEf32) {
 556     // Use SSE for f32, x87 for f64.
 557     // Set up the FP register classes.
 558     addRegisterClass(MVT::f32, X86::FR32RegisterClass);
 559     addRegisterClass(MVT::f64, X86::RFP64RegisterClass);
 560
 561     // Use ANDPS to simulate FABS.
 562     setOperationAction(ISD::FABS , MVT::f32, Custom);
 563
 564     // Use XORP to simulate FNEG.
 565     setOperationAction(ISD::FNEG , MVT::f32, Custom);
 566
 567     setOperationAction(ISD::UNDEF,     MVT::f64, Expand);
 568
 569     // Use ANDPS and ORPS to simulate FCOPYSIGN.
 570     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 571     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 572
 573     // We don't support sin/cos/fmod
 574     setOperationAction(ISD::FSIN , MVT::f32, Expand);
 575     setOperationAction(ISD::FCOS , MVT::f32, Expand);
 576
 577     // Special cases we handle for FP constants.
 578     addLegalFPImmediate(APFloat(+0.0f)); // xorps
 579     addLegalFPImmediate(APFloat(+0.0)); // FLD0
 580     addLegalFPImmediate(APFloat(+1.0)); // FLD1
 581     addLegalFPImmediate(APFloat(-0.0)); // FLD0/FCHS
 582     addLegalFPImmediate(APFloat(-1.0)); // FLD1/FCHS
 583
 584     if (!UnsafeFPMath) {
 585       setOperationAction(ISD::FSIN           , MVT::f64  , Expand);
 586       setOperationAction(ISD::FCOS           , MVT::f64  , Expand);
 587     }
 588   } else if (!UseSoftFloat) {
 589     // f32 and f64 in x87.
 590     // Set up the FP register classes.
 591     addRegisterClass(MVT::f64, X86::RFP64RegisterClass);
 592     addRegisterClass(MVT::f32, X86::RFP32RegisterClass);
 593
 594     setOperationAction(ISD::UNDEF,     MVT::f64, Expand);
 595     setOperationAction(ISD::UNDEF,     MVT::f32, Expand);
 596     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 597     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Expand);
 598
 599     if (!UnsafeFPMath) {
 600       setOperationAction(ISD::FSIN           , MVT::f64  , Expand);
 601       setOperationAction(ISD::FCOS           , MVT::f64  , Expand);
 602     }
 603     addLegalFPImmediate(APFloat(+0.0)); // FLD0
 604     addLegalFPImmediate(APFloat(+1.0)); // FLD1
 605     addLegalFPImmediate(APFloat(-0.0)); // FLD0/FCHS
 606     addLegalFPImmediate(APFloat(-1.0)); // FLD1/FCHS
 607     addLegalFPImmediate(APFloat(+0.0f)); // FLD0
 608     addLegalFPImmediate(APFloat(+1.0f)); // FLD1
 609     addLegalFPImmediate(APFloat(-0.0f)); // FLD0/FCHS
 610     addLegalFPImmediate(APFloat(-1.0f)); // FLD1/FCHS
 611   }
 612
 613   // We don't support FMA.
 614   setOperationAction(ISD::FMA, MVT::f64, Expand);
 615   setOperationAction(ISD::FMA, MVT::f32, Expand);
 616
 617   // Long double always uses X87.
 618   if (!UseSoftFloat) {
 619     addRegisterClass(MVT::f80, X86::RFP80RegisterClass);
 620     setOperationAction(ISD::UNDEF,     MVT::f80, Expand);
 621     setOperationAction(ISD::FCOPYSIGN, MVT::f80, Expand);
 622     {
 623       APFloat TmpFlt = APFloat::getZero(APFloat::x87DoubleExtended);
 624       addLegalFPImmediate(TmpFlt);  // FLD0
 625       TmpFlt.changeSign();
 626       addLegalFPImmediate(TmpFlt);  // FLD0/FCHS
 627
 628       bool ignored;
 629       APFloat TmpFlt2(+1.0);
 630       TmpFlt2.convert(APFloat::x87DoubleExtended, APFloat::rmNearestTiesToEven,
 631                       &ignored);
 632       addLegalFPImmediate(TmpFlt2);  // FLD1
 633       TmpFlt2.changeSign();
 634       addLegalFPImmediate(TmpFlt2);  // FLD1/FCHS
 635     }
 636
 637     if (!UnsafeFPMath) {
 638       setOperationAction(ISD::FSIN           , MVT::f80  , Expand);
 639       setOperationAction(ISD::FCOS           , MVT::f80  , Expand);
 640     }
 641
 642     setOperationAction(ISD::FMA, MVT::f80, Expand);
 643   }
 644
 645   // Always use a library call for pow.
 646   setOperationAction(ISD::FPOW             , MVT::f32  , Expand);
 647   setOperationAction(ISD::FPOW             , MVT::f64  , Expand);
 648   setOperationAction(ISD::FPOW             , MVT::f80  , Expand);
 649
 650   setOperationAction(ISD::FLOG, MVT::f80, Expand);
 651   setOperationAction(ISD::FLOG2, MVT::f80, Expand);
 652   setOperationAction(ISD::FLOG10, MVT::f80, Expand);
 653   setOperationAction(ISD::FEXP, MVT::f80, Expand);
 654   setOperationAction(ISD::FEXP2, MVT::f80, Expand);
 655
 656   // First set operation action for all vector types to either promote
 657   // (for widening) or expand (for scalarization). Then we will selectively
 658   // turn on ones that can be effectively codegen'd.
 659   for (unsigned VT = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
 660        VT <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++VT) {
 661     setOperationAction(ISD::ADD , (MVT::SimpleValueType)VT, Expand);
 662     setOperationAction(ISD::SUB , (MVT::SimpleValueType)VT, Expand);
 663     setOperationAction(ISD::FADD, (MVT::SimpleValueType)VT, Expand);
 664     setOperationAction(ISD::FNEG, (MVT::SimpleValueType)VT, Expand);
 665     setOperationAction(ISD::FSUB, (MVT::SimpleValueType)VT, Expand);
 666     setOperationAction(ISD::MUL , (MVT::SimpleValueType)VT, Expand);
 667     setOperationAction(ISD::FMUL, (MVT::SimpleValueType)VT, Expand);
 668     setOperationAction(ISD::SDIV, (MVT::SimpleValueType)VT, Expand);
 669     setOperationAction(ISD::UDIV, (MVT::SimpleValueType)VT, Expand);
 670     setOperationAction(ISD::FDIV, (MVT::SimpleValueType)VT, Expand);
 671     setOperationAction(ISD::SREM, (MVT::SimpleValueType)VT, Expand);
 672     setOperationAction(ISD::UREM, (MVT::SimpleValueType)VT, Expand);
 673     setOperationAction(ISD::LOAD, (MVT::SimpleValueType)VT, Expand);
 674     setOperationAction(ISD::VECTOR_SHUFFLE, (MVT::SimpleValueType)VT, Expand);
 675     setOperationAction(ISD::EXTRACT_VECTOR_ELT,(MVT::SimpleValueType)VT,Expand);
 676     setOperationAction(ISD::INSERT_VECTOR_ELT,(MVT::SimpleValueType)VT, Expand);
 677     setOperationAction(ISD::EXTRACT_SUBVECTOR,(MVT::SimpleValueType)VT,Expand);
 678     setOperationAction(ISD::INSERT_SUBVECTOR,(MVT::SimpleValueType)VT,Expand);
 679     setOperationAction(ISD::FABS, (MVT::SimpleValueType)VT, Expand);
 680     setOperationAction(ISD::FSIN, (MVT::SimpleValueType)VT, Expand);
 681     setOperationAction(ISD::FCOS, (MVT::SimpleValueType)VT, Expand);
 682     setOperationAction(ISD::FREM, (MVT::SimpleValueType)VT, Expand);
 683     setOperationAction(ISD::FPOWI, (MVT::SimpleValueType)VT, Expand);
 684     setOperationAction(ISD::FSQRT, (MVT::SimpleValueType)VT, Expand);
 685     setOperationAction(ISD::FCOPYSIGN, (MVT::SimpleValueType)VT, Expand);
 686     setOperationAction(ISD::SMUL_LOHI, (MVT::SimpleValueType)VT, Expand);
 687     setOperationAction(ISD::UMUL_LOHI, (MVT::SimpleValueType)VT, Expand);
 688     setOperationAction(ISD::SDIVREM, (MVT::SimpleValueType)VT, Expand);
 689     setOperationAction(ISD::UDIVREM, (MVT::SimpleValueType)VT, Expand);
 690     setOperationAction(ISD::FPOW, (MVT::SimpleValueType)VT, Expand);
 691     setOperationAction(ISD::CTPOP, (MVT::SimpleValueType)VT, Expand);
 692     setOperationAction(ISD::CTTZ, (MVT::SimpleValueType)VT, Expand);
 693     setOperationAction(ISD::CTLZ, (MVT::SimpleValueType)VT, Expand);
 694     setOperationAction(ISD::SHL, (MVT::SimpleValueType)VT, Expand);
 695     setOperationAction(ISD::SRA, (MVT::SimpleValueType)VT, Expand);
 696     setOperationAction(ISD::SRL, (MVT::SimpleValueType)VT, Expand);
 697     setOperationAction(ISD::ROTL, (MVT::SimpleValueType)VT, Expand);
 698     setOperationAction(ISD::ROTR, (MVT::SimpleValueType)VT, Expand);
 699     setOperationAction(ISD::BSWAP, (MVT::SimpleValueType)VT, Expand);
 700     setOperationAction(ISD::VSETCC, (MVT::SimpleValueType)VT, Expand);
 701     setOperationAction(ISD::FLOG, (MVT::SimpleValueType)VT, Expand);
 702     setOperationAction(ISD::FLOG2, (MVT::SimpleValueType)VT, Expand);
 703     setOperationAction(ISD::FLOG10, (MVT::SimpleValueType)VT, Expand);
 704     setOperationAction(ISD::FEXP, (MVT::SimpleValueType)VT, Expand);
 705     setOperationAction(ISD::FEXP2, (MVT::SimpleValueType)VT, Expand);
 706     setOperationAction(ISD::FP_TO_UINT, (MVT::SimpleValueType)VT, Expand);
 707     setOperationAction(ISD::FP_TO_SINT, (MVT::SimpleValueType)VT, Expand);
 708     setOperationAction(ISD::UINT_TO_FP, (MVT::SimpleValueType)VT, Expand);
 709     setOperationAction(ISD::SINT_TO_FP, (MVT::SimpleValueType)VT, Expand);
 710     setOperationAction(ISD::SIGN_EXTEND_INREG, (MVT::SimpleValueType)VT,Expand);
 711     setOperationAction(ISD::TRUNCATE,  (MVT::SimpleValueType)VT, Expand);
 712     setOperationAction(ISD::SIGN_EXTEND,  (MVT::SimpleValueType)VT, Expand);
 713     setOperationAction(ISD::ZERO_EXTEND,  (MVT::SimpleValueType)VT, Expand);
 714     setOperationAction(ISD::ANY_EXTEND,  (MVT::SimpleValueType)VT, Expand);
 715     for (unsigned InnerVT = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
 716          InnerVT <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++InnerVT)
 717       setTruncStoreAction((MVT::SimpleValueType)VT,
 718                           (MVT::SimpleValueType)InnerVT, Expand);
 719     setLoadExtAction(ISD::SEXTLOAD, (MVT::SimpleValueType)VT, Expand);
 720     setLoadExtAction(ISD::ZEXTLOAD, (MVT::SimpleValueType)VT, Expand);
 721     setLoadExtAction(ISD::EXTLOAD, (MVT::SimpleValueType)VT, Expand);
 722   }
 723
 724   // FIXME: In order to prevent SSE instructions being expanded to MMX ones
 725   // with -msoft-float, disable use of MMX as well.
 726   if (!UseSoftFloat && Subtarget->hasMMX()) {
 727     addRegisterClass(MVT::x86mmx, X86::VR64RegisterClass);
 728     // No operations on x86mmx supported, everything uses intrinsics.
 729   }
 730
 731   // MMX-sized vectors (other than x86mmx) are expected to be expanded
 732   // into smaller operations.
 733   setOperationAction(ISD::MULHS,              MVT::v8i8,  Expand);
 734   setOperationAction(ISD::MULHS,              MVT::v4i16, Expand);
 735   setOperationAction(ISD::MULHS,              MVT::v2i32, Expand);
 736   setOperationAction(ISD::MULHS,              MVT::v1i64, Expand);
 737   setOperationAction(ISD::AND,                MVT::v8i8,  Expand);
 738   setOperationAction(ISD::AND,                MVT::v4i16, Expand);
 739   setOperationAction(ISD::AND,                MVT::v2i32, Expand);
 740   setOperationAction(ISD::AND,                MVT::v1i64, Expand);
 741   setOperationAction(ISD::OR,                 MVT::v8i8,  Expand);
 742   setOperationAction(ISD::OR,                 MVT::v4i16, Expand);
 743   setOperationAction(ISD::OR,                 MVT::v2i32, Expand);
 744   setOperationAction(ISD::OR,                 MVT::v1i64, Expand);
 745   setOperationAction(ISD::XOR,                MVT::v8i8,  Expand);
 746   setOperationAction(ISD::XOR,                MVT::v4i16, Expand);
 747   setOperationAction(ISD::XOR,                MVT::v2i32, Expand);
 748   setOperationAction(ISD::XOR,                MVT::v1i64, Expand);
 749   setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v8i8,  Expand);
 750   setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v4i16, Expand);
 751   setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v2i32, Expand);
 752   setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v1i64, Expand);
 753   setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v1i64, Expand);
 754   setOperationAction(ISD::SELECT,             MVT::v8i8,  Expand);
 755   setOperationAction(ISD::SELECT,             MVT::v4i16, Expand);
 756   setOperationAction(ISD::SELECT,             MVT::v2i32, Expand);
 757   setOperationAction(ISD::SELECT,             MVT::v1i64, Expand);
 758   setOperationAction(ISD::BITCAST,            MVT::v8i8,  Expand);
 759   setOperationAction(ISD::BITCAST,            MVT::v4i16, Expand);
 760   setOperationAction(ISD::BITCAST,            MVT::v2i32, Expand);
 761   setOperationAction(ISD::BITCAST,            MVT::v1i64, Expand);
 762
 763   if (!UseSoftFloat && Subtarget->hasXMM()) {
 764     addRegisterClass(MVT::v4f32, X86::VR128RegisterClass);
 765
 766     setOperationAction(ISD::FADD,               MVT::v4f32, Legal);
 767     setOperationAction(ISD::FSUB,               MVT::v4f32, Legal);
 768     setOperationAction(ISD::FMUL,               MVT::v4f32, Legal);
 769     setOperationAction(ISD::FDIV,               MVT::v4f32, Legal);
 770     setOperationAction(ISD::FSQRT,              MVT::v4f32, Legal);
 771     setOperationAction(ISD::FNEG,               MVT::v4f32, Custom);
 772     setOperationAction(ISD::LOAD,               MVT::v4f32, Legal);
 773     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4f32, Custom);
 774     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4f32, Custom);
 775     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f32, Custom);
 776     setOperationAction(ISD::SELECT,             MVT::v4f32, Custom);
 777     setOperationAction(ISD::VSETCC,             MVT::v4f32, Custom);
 778   }
 779
 780   if (!UseSoftFloat && Subtarget->hasXMMInt()) {
 781     addRegisterClass(MVT::v2f64, X86::VR128RegisterClass);
 782
 783     // FIXME: Unfortunately -soft-float and -no-implicit-float means XMM
 784     // registers cannot be used even for integer operations.
 785     addRegisterClass(MVT::v16i8, X86::VR128RegisterClass);
 786     addRegisterClass(MVT::v8i16, X86::VR128RegisterClass);
 787     addRegisterClass(MVT::v4i32, X86::VR128RegisterClass);
 788     addRegisterClass(MVT::v2i64, X86::VR128RegisterClass);
 789
 790     setOperationAction(ISD::ADD,                MVT::v16i8, Legal);
 791     setOperationAction(ISD::ADD,                MVT::v8i16, Legal);
 792     setOperationAction(ISD::ADD,                MVT::v4i32, Legal);
 793     setOperationAction(ISD::ADD,                MVT::v2i64, Legal);
 794     setOperationAction(ISD::MUL,                MVT::v2i64, Custom);
 795     setOperationAction(ISD::SUB,                MVT::v16i8, Legal);
 796     setOperationAction(ISD::SUB,                MVT::v8i16, Legal);
 797     setOperationAction(ISD::SUB,                MVT::v4i32, Legal);
 798     setOperationAction(ISD::SUB,                MVT::v2i64, Legal);
 799     setOperationAction(ISD::MUL,                MVT::v8i16, Legal);
 800     setOperationAction(ISD::FADD,               MVT::v2f64, Legal);
 801     setOperationAction(ISD::FSUB,               MVT::v2f64, Legal);
 802     setOperationAction(ISD::FMUL,               MVT::v2f64, Legal);
 803     setOperationAction(ISD::FDIV,               MVT::v2f64, Legal);
 804     setOperationAction(ISD::FSQRT,              MVT::v2f64, Legal);
 805     setOperationAction(ISD::FNEG,               MVT::v2f64, Custom);
 806
 807     setOperationAction(ISD::VSETCC,             MVT::v2f64, Custom);
 808     setOperationAction(ISD::VSETCC,             MVT::v16i8, Custom);
 809     setOperationAction(ISD::VSETCC,             MVT::v8i16, Custom);
 810     setOperationAction(ISD::VSETCC,             MVT::v4i32, Custom);
 811
 812     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v16i8, Custom);
 813     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v8i16, Custom);
 814     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i16, Custom);
 815     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i32, Custom);
 816     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f32, Custom);
 817
 818     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v2f64, Custom);
 819     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v2i64, Custom);
 820     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v16i8, Custom);
 821     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v8i16, Custom);
 822     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v4i32, Custom);
 823
 824     // Custom lower build_vector, vector_shuffle, and extract_vector_elt.
 825     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v2i64; ++i) {
 826       EVT VT = (MVT::SimpleValueType)i;
 827       // Do not attempt to custom lower non-power-of-2 vectors
 828       if (!isPowerOf2_32(VT.getVectorNumElements()))
 829         continue;
 830       // Do not attempt to custom lower non-128-bit vectors
 831       if (!VT.is128BitVector())
 832         continue;
 833       setOperationAction(ISD::BUILD_VECTOR,
 834                          VT.getSimpleVT().SimpleTy, Custom);
 835       setOperationAction(ISD::VECTOR_SHUFFLE,
 836                          VT.getSimpleVT().SimpleTy, Custom);
 837       setOperationAction(ISD::EXTRACT_VECTOR_ELT,
 838                          VT.getSimpleVT().SimpleTy, Custom);
 839     }
 840
 841     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2f64, Custom);
 842     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2i64, Custom);
 843     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2f64, Custom);
 844     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2i64, Custom);
 845     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2f64, Custom);
 846     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2f64, Custom);
 847
 848     if (Subtarget->is64Bit()) {
 849       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2i64, Custom);
 850       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2i64, Custom);
 851     }
 852
 853     // Promote v16i8, v8i16, v4i32 load, select, and, or, xor to v2i64.
 854     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v2i64; i++) {
 855       MVT::SimpleValueType SVT = (MVT::SimpleValueType)i;
 856       EVT VT = SVT;
 857
 858       // Do not attempt to promote non-128-bit vectors
 859       if (!VT.is128BitVector())
 860         continue;
 861
 862       setOperationAction(ISD::AND,    SVT, Promote);
 863       AddPromotedToType (ISD::AND,    SVT, MVT::v2i64);
 864       setOperationAction(ISD::OR,     SVT, Promote);
 865       AddPromotedToType (ISD::OR,     SVT, MVT::v2i64);
 866       setOperationAction(ISD::XOR,    SVT, Promote);
 867       AddPromotedToType (ISD::XOR,    SVT, MVT::v2i64);
 868       setOperationAction(ISD::LOAD,   SVT, Promote);
 869       AddPromotedToType (ISD::LOAD,   SVT, MVT::v2i64);
 870       setOperationAction(ISD::SELECT, SVT, Promote);
 871       AddPromotedToType (ISD::SELECT, SVT, MVT::v2i64);
 872     }
 873
 874     setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 875
 876     // Custom lower v2i64 and v2f64 selects.
 877     setOperationAction(ISD::LOAD,               MVT::v2f64, Legal);
 878     setOperationAction(ISD::LOAD,               MVT::v2i64, Legal);
 879     setOperationAction(ISD::SELECT,             MVT::v2f64, Custom);
 880     setOperationAction(ISD::SELECT,             MVT::v2i64, Custom);
 881
 882     setOperationAction(ISD::FP_TO_SINT,         MVT::v4i32, Legal);
 883     setOperationAction(ISD::SINT_TO_FP,         MVT::v4i32, Legal);
 884   }
 885
 886   if (Subtarget->hasSSE41()) {
 887     setOperationAction(ISD::FFLOOR,             MVT::f32,   Legal);
 888     setOperationAction(ISD::FCEIL,              MVT::f32,   Legal);
 889     setOperationAction(ISD::FTRUNC,             MVT::f32,   Legal);
 890     setOperationAction(ISD::FRINT,              MVT::f32,   Legal);
 891     setOperationAction(ISD::FNEARBYINT,         MVT::f32,   Legal);
 892     setOperationAction(ISD::FFLOOR,             MVT::f64,   Legal);
 893     setOperationAction(ISD::FCEIL,              MVT::f64,   Legal);
 894     setOperationAction(ISD::FTRUNC,             MVT::f64,   Legal);
 895     setOperationAction(ISD::FRINT,              MVT::f64,   Legal);
 896     setOperationAction(ISD::FNEARBYINT,         MVT::f64,   Legal);
 897
 898     // FIXME: Do we need to handle scalar-to-vector here?
 899     setOperationAction(ISD::MUL,                MVT::v4i32, Legal);
 900
 901     // Can turn SHL into an integer multiply.
 902     setOperationAction(ISD::SHL,                MVT::v4i32, Custom);
 903     setOperationAction(ISD::SHL,                MVT::v16i8, Custom);
 904
 905     // i8 and i16 vectors are custom , because the source register and source
 906     // source memory operand types are not the same width.  f32 vectors are
 907     // custom since the immediate controlling the insert encodes additional
 908     // information.
 909     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v16i8, Custom);
 910     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i16, Custom);
 911     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i32, Custom);
 912     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f32, Custom);
 913
 914     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v16i8, Custom);
 915     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v8i16, Custom);
 916     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4i32, Custom);
 917     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f32, Custom);
 918
 919     if (Subtarget->is64Bit()) {
 920       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2i64, Legal);
 921       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2i64, Legal);
 922     }
 923   }
 924
 925   if (Subtarget->hasSSE2()) {
 926     setOperationAction(ISD::SRL,               MVT::v2i64, Custom);
 927     setOperationAction(ISD::SRL,               MVT::v4i32, Custom);
 928     setOperationAction(ISD::SRL,               MVT::v16i8, Custom);
 929
 930     setOperationAction(ISD::SHL,               MVT::v2i64, Custom);
 931     setOperationAction(ISD::SHL,               MVT::v4i32, Custom);
 932     setOperationAction(ISD::SHL,               MVT::v8i16, Custom);
 933
 934     setOperationAction(ISD::SRA,               MVT::v4i32, Custom);
 935     setOperationAction(ISD::SRA,               MVT::v8i16, Custom);
 936   }
 937
 938   if (Subtarget->hasSSE42())
 939     setOperationAction(ISD::VSETCC,             MVT::v2i64, Custom);
 940
 941   if (!UseSoftFloat && Subtarget->hasAVX()) {
 942     addRegisterClass(MVT::v32i8,  X86::VR256RegisterClass);
 943     addRegisterClass(MVT::v16i16, X86::VR256RegisterClass);
 944     addRegisterClass(MVT::v8i32,  X86::VR256RegisterClass);
 945     addRegisterClass(MVT::v8f32,  X86::VR256RegisterClass);
 946     addRegisterClass(MVT::v4i64,  X86::VR256RegisterClass);
 947     addRegisterClass(MVT::v4f64,  X86::VR256RegisterClass);
 948
 949     setOperationAction(ISD::LOAD,               MVT::v8f32, Legal);
 950     setOperationAction(ISD::LOAD,               MVT::v4f64, Legal);
 951     setOperationAction(ISD::LOAD,               MVT::v4i64, Legal);
 952
 953     setOperationAction(ISD::FADD,               MVT::v8f32, Legal);
 954     setOperationAction(ISD::FSUB,               MVT::v8f32, Legal);
 955     setOperationAction(ISD::FMUL,               MVT::v8f32, Legal);
 956     setOperationAction(ISD::FDIV,               MVT::v8f32, Legal);
 957     setOperationAction(ISD::FSQRT,              MVT::v8f32, Legal);
 958     setOperationAction(ISD::FNEG,               MVT::v8f32, Custom);
 959
 960     setOperationAction(ISD::FADD,               MVT::v4f64, Legal);
 961     setOperationAction(ISD::FSUB,               MVT::v4f64, Legal);
 962     setOperationAction(ISD::FMUL,               MVT::v4f64, Legal);
 963     setOperationAction(ISD::FDIV,               MVT::v4f64, Legal);
 964     setOperationAction(ISD::FSQRT,              MVT::v4f64, Legal);
 965     setOperationAction(ISD::FNEG,               MVT::v4f64, Custom);
 966
 967     setOperationAction(ISD::FP_TO_SINT,         MVT::v8i32, Legal);
 968     setOperationAction(ISD::SINT_TO_FP,         MVT::v8i32, Legal);
 969     setOperationAction(ISD::FP_ROUND,           MVT::v4f32, Legal);
 970
 971     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v4f64,  Custom);
 972     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v4i64,  Custom);
 973     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v8f32,  Custom);
 974     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v8i32,  Custom);
 975     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v32i8,  Custom);
 976     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v16i16, Custom);
 977
 978     // Custom lower several nodes for 256-bit types.
 979     for (unsigned i = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
 980                   i <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++i) {
 981       MVT::SimpleValueType SVT = (MVT::SimpleValueType)i;
 982       EVT VT = SVT;
 983
 984       // Extract subvector is special because the value type
 985       // (result) is 128-bit but the source is 256-bit wide.
 986       if (VT.is128BitVector())
 987         setOperationAction(ISD::EXTRACT_SUBVECTOR, SVT, Custom);
 988
 989       // Do not attempt to custom lower other non-256-bit vectors
 990       if (!VT.is256BitVector())
 991         continue;
 992
 993       setOperationAction(ISD::BUILD_VECTOR,       SVT, Custom);
 994       setOperationAction(ISD::VECTOR_SHUFFLE,     SVT, Custom);
 995       setOperationAction(ISD::INSERT_VECTOR_ELT,  SVT, Custom);
 996       setOperationAction(ISD::EXTRACT_VECTOR_ELT, SVT, Custom);
 997       setOperationAction(ISD::SCALAR_TO_VECTOR,   SVT, Custom);
 998       setOperationAction(ISD::INSERT_SUBVECTOR,   SVT, Custom);
 999     }
1000
1001     // Promote v32i8, v16i16, v8i32 select, and, or, xor to v4i64.
1002     for (unsigned i = (unsigned)MVT::v32i8; i != (unsigned)MVT::v4i64; ++i) {
1003       MVT::SimpleValueType SVT = (MVT::SimpleValueType)i;
1004       EVT VT = SVT;
1005
1006       // Do not attempt to promote non-256-bit vectors
1007       if (!VT.is256BitVector())
1008         continue;
1009
1010       setOperationAction(ISD::AND,    SVT, Promote);
1011       AddPromotedToType (ISD::AND,    SVT, MVT::v4i64);
1012       setOperationAction(ISD::OR,     SVT, Promote);
1013       AddPromotedToType (ISD::OR,     SVT, MVT::v4i64);
1014       setOperationAction(ISD::XOR,    SVT, Promote);
1015       AddPromotedToType (ISD::XOR,    SVT, MVT::v4i64);
1016       setOperationAction(ISD::LOAD,   SVT, Promote);
1017       AddPromotedToType (ISD::LOAD,   SVT, MVT::v4i64);
1018       setOperationAction(ISD::SELECT, SVT, Promote);
1019       AddPromotedToType (ISD::SELECT, SVT, MVT::v4i64);
1020     }
1021   }
1022
1023   // SIGN_EXTEND_INREGs are evaluated by the extend type. Handle the expansion
1024   // of this type with custom code.
1025   for (unsigned VT = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
1026          VT != (unsigned)MVT::LAST_VECTOR_VALUETYPE; VT++) {
1027     setOperationAction(ISD::SIGN_EXTEND_INREG, (MVT::SimpleValueType)VT, Custom);
1028   }
1029
1030   // We want to custom lower some of our intrinsics.
1031   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
1032
1033
1034   // Only custom-lower 64-bit SADDO and friends on 64-bit because we don't
1035   // handle type legalization for these operations here.
1036   //
1037   // FIXME: We really should do custom legalization for addition and
1038   // subtraction on x86-32 once PR3203 is fixed.  We really can't do much better
1039   // than generic legalization for 64-bit multiplication-with-overflow, though.
1040   for (unsigned i = 0, e = 3+Subtarget->is64Bit(); i != e; ++i) {
1041     // Add/Sub/Mul with overflow operations are custom lowered.
1042     MVT VT = IntVTs[i];
1043     setOperationAction(ISD::SADDO, VT, Custom);
1044     setOperationAction(ISD::UADDO, VT, Custom);
1045     setOperationAction(ISD::SSUBO, VT, Custom);
1046     setOperationAction(ISD::USUBO, VT, Custom);
1047     setOperationAction(ISD::SMULO, VT, Custom);
1048     setOperationAction(ISD::UMULO, VT, Custom);
1049   }
1050
1051   // There are no 8-bit 3-address imul/mul instructions
1052   setOperationAction(ISD::SMULO, MVT::i8, Expand);
1053   setOperationAction(ISD::UMULO, MVT::i8, Expand);
1054
1055   if (!Subtarget->is64Bit()) {
1056     // These libcalls are not available in 32-bit.
1057     setLibcallName(RTLIB::SHL_I128, 0);
1058     setLibcallName(RTLIB::SRL_I128, 0);
1059     setLibcallName(RTLIB::SRA_I128, 0);
1060   }
1061
1062   // We have target-specific dag combine patterns for the following nodes:
1063   setTargetDAGCombine(ISD::VECTOR_SHUFFLE);
1064   setTargetDAGCombine(ISD::EXTRACT_VECTOR_ELT);
1065   setTargetDAGCombine(ISD::BUILD_VECTOR);
1066   setTargetDAGCombine(ISD::SELECT);
1067   setTargetDAGCombine(ISD::SHL);
1068   setTargetDAGCombine(ISD::SRA);
1069   setTargetDAGCombine(ISD::SRL);
1070   setTargetDAGCombine(ISD::OR);
1071   setTargetDAGCombine(ISD::AND);
1072   setTargetDAGCombine(ISD::ADD);
1073   setTargetDAGCombine(ISD::SUB);
1074   setTargetDAGCombine(ISD::STORE);
1075   setTargetDAGCombine(ISD::ZERO_EXTEND);
1076   setTargetDAGCombine(ISD::SINT_TO_FP);
1077   if (Subtarget->is64Bit())
1078     setTargetDAGCombine(ISD::MUL);
1079
1080   computeRegisterProperties();
1081
1082   // On Darwin, -Os means optimize for size without hurting performance,
1083   // do not reduce the limit.
1084   maxStoresPerMemset = 16; // For @llvm.memset -> sequence of stores
1085   maxStoresPerMemsetOptSize = Subtarget->isTargetDarwin() ? 16 : 8;
1086   maxStoresPerMemcpy = 8; // For @llvm.memcpy -> sequence of stores
1087   maxStoresPerMemcpyOptSize = Subtarget->isTargetDarwin() ? 8 : 4;
1088   maxStoresPerMemmove = 8; // For @llvm.memmove -> sequence of stores
1089   maxStoresPerMemmoveOptSize = Subtarget->isTargetDarwin() ? 8 : 4;
1090   setPrefLoopAlignment(16);
1091   benefitFromCodePlacementOpt = true;
1092
1093   setPrefFunctionAlignment(4);
1094 }
1095
1096
1097 MVT::SimpleValueType X86TargetLowering::getSetCCResultType(EVT VT) const {
1098   return MVT::i8;
1099 }
1100
1101
1102 /// getMaxByValAlign - Helper for getByValTypeAlignment to determine
1103 /// the desired ByVal argument alignment.
1104 static void getMaxByValAlign(Type *Ty, unsigned &MaxAlign) {
1105   if (MaxAlign == 16)
1106     return;
1107   if (VectorType *VTy = dyn_cast<VectorType>(Ty)) {
1108     if (VTy->getBitWidth() == 128)
1109       MaxAlign = 16;
1110   } else if (ArrayType *ATy = dyn_cast<ArrayType>(Ty)) {
1111     unsigned EltAlign = 0;
1112     getMaxByValAlign(ATy->getElementType(), EltAlign);
1113     if (EltAlign > MaxAlign)
1114       MaxAlign = EltAlign;
1115   } else if (StructType *STy = dyn_cast<StructType>(Ty)) {
1116     for (unsigned i = 0, e = STy->getNumElements(); i != e; ++i) {
1117       unsigned EltAlign = 0;
1118       getMaxByValAlign(STy->getElementType(i), EltAlign);
1119       if (EltAlign > MaxAlign)
1120         MaxAlign = EltAlign;
1121       if (MaxAlign == 16)
1122         break;
1123     }
1124   }
1125   return;
1126 }
1127
1128 /// getByValTypeAlignment - Return the desired alignment for ByVal aggregate
1129 /// function arguments in the caller parameter area. For X86, aggregates
1130 /// that contain SSE vectors are placed at 16-byte boundaries while the rest
1131 /// are at 4-byte boundaries.
1132 unsigned X86TargetLowering::getByValTypeAlignment(Type *Ty) const {
1133   if (Subtarget->is64Bit()) {
1134     // Max of 8 and alignment of type.
1135     unsigned TyAlign = TD->getABITypeAlignment(Ty);
1136     if (TyAlign > 8)
1137       return TyAlign;
1138     return 8;
1139   }
1140
1141   unsigned Align = 4;
1142   if (Subtarget->hasXMM())
1143     getMaxByValAlign(Ty, Align);
1144   return Align;
1145 }
1146
1147 /// getOptimalMemOpType - Returns the target specific optimal type for load
1148 /// and store operations as a result of memset, memcpy, and memmove
1149 /// lowering. If DstAlign is zero that means it's safe to destination
1150 /// alignment can satisfy any constraint. Similarly if SrcAlign is zero it
1151 /// means there isn't a need to check it against alignment requirement,
1152 /// probably because the source does not need to be loaded. If
1153 /// 'NonScalarIntSafe' is true, that means it's safe to return a
1154 /// non-scalar-integer type, e.g. empty string source, constant, or loaded
1155 /// from memory. 'MemcpyStrSrc' indicates whether the memcpy source is
1156 /// constant so it does not need to be loaded.
1157 /// It returns EVT::Other if the type should be determined using generic
1158 /// target-independent logic.
1159 EVT
1160 X86TargetLowering::getOptimalMemOpType(uint64_t Size,
1161                                        unsigned DstAlign, unsigned SrcAlign,
1162                                        bool NonScalarIntSafe,
1163                                        bool MemcpyStrSrc,
1164                                        MachineFunction &MF) const {
1165   // FIXME: This turns off use of xmm stores for memset/memcpy on targets like
1166   // linux.  This is because the stack realignment code can't handle certain
1167   // cases like PR2962.  This should be removed when PR2962 is fixed.
1168   const Function *F = MF.getFunction();
1169   if (NonScalarIntSafe &&
1170       !F->hasFnAttr(Attribute::NoImplicitFloat)) {
1171     if (Size >= 16 &&
1172         (Subtarget->isUnalignedMemAccessFast() ||
1173          ((DstAlign == 0 || DstAlign >= 16) &&
1174           (SrcAlign == 0 || SrcAlign >= 16))) &&
1175         Subtarget->getStackAlignment() >= 16) {
1176       if (Subtarget->hasSSE2())
1177         return MVT::v4i32;
1178       if (Subtarget->hasSSE1())
1179         return MVT::v4f32;
1180     } else if (!MemcpyStrSrc && Size >= 8 &&
1181                !Subtarget->is64Bit() &&
1182                Subtarget->getStackAlignment() >= 8 &&
1183                Subtarget->hasXMMInt()) {
1184       // Do not use f64 to lower memcpy if source is string constant. It's
1185       // better to use i32 to avoid the loads.
1186       return MVT::f64;
1187     }
1188   }
1189   if (Subtarget->is64Bit() && Size >= 8)
1190     return MVT::i64;
1191   return MVT::i32;
1192 }
1193
1194 /// getJumpTableEncoding - Return the entry encoding for a jump table in the
1195 /// current function.  The returned value is a member of the
1196 /// MachineJumpTableInfo::JTEntryKind enum.
1197 unsigned X86TargetLowering::getJumpTableEncoding() const {
1198   // In GOT pic mode, each entry in the jump table is emitted as a @GOTOFF
1199   // symbol.
1200   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
1201       Subtarget->isPICStyleGOT())
1202     return MachineJumpTableInfo::EK_Custom32;
1203
1204   // Otherwise, use the normal jump table encoding heuristics.
1205   return TargetLowering::getJumpTableEncoding();
1206 }
1207
1208 const MCExpr *
1209 X86TargetLowering::LowerCustomJumpTableEntry(const MachineJumpTableInfo *MJTI,
1210                                              const MachineBasicBlock *MBB,
1211                                              unsigned uid,MCContext &Ctx) const{
1212   assert(getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
1213          Subtarget->isPICStyleGOT());
1214   // In 32-bit ELF systems, our jump table entries are formed with @GOTOFF
1215   // entries.
1216   return MCSymbolRefExpr::Create(MBB->getSymbol(),
1217                                  MCSymbolRefExpr::VK_GOTOFF, Ctx);
1218 }
1219
1220 /// getPICJumpTableRelocaBase - Returns relocation base for the given PIC
1221 /// jumptable.
1222 SDValue X86TargetLowering::getPICJumpTableRelocBase(SDValue Table,
1223                                                     SelectionDAG &DAG) const {
1224   if (!Subtarget->is64Bit())
1225     // This doesn't have DebugLoc associated with it, but is not really the
1226     // same as a Register.
1227     return DAG.getNode(X86ISD::GlobalBaseReg, DebugLoc(), getPointerTy());
1228   return Table;
1229 }
1230
1231 /// getPICJumpTableRelocBaseExpr - This returns the relocation base for the
1232 /// given PIC jumptable, the same as getPICJumpTableRelocBase, but as an
1233 /// MCExpr.
1234 const MCExpr *X86TargetLowering::
1235 getPICJumpTableRelocBaseExpr(const MachineFunction *MF, unsigned JTI,
1236                              MCContext &Ctx) const {
1237   // X86-64 uses RIP relative addressing based on the jump table label.
1238   if (Subtarget->isPICStyleRIPRel())
1239     return TargetLowering::getPICJumpTableRelocBaseExpr(MF, JTI, Ctx);
1240
1241   // Otherwise, the reference is relative to the PIC base.
1242   return MCSymbolRefExpr::Create(MF->getPICBaseSymbol(), Ctx);
1243 }
1244
1245 // FIXME: Why this routine is here? Move to RegInfo!
1246 std::pair<const TargetRegisterClass*, uint8_t>
1247 X86TargetLowering::findRepresentativeClass(EVT VT) const{
1248   const TargetRegisterClass *RRC = 0;
1249   uint8_t Cost = 1;
1250   switch (VT.getSimpleVT().SimpleTy) {
1251   default:
1252     return TargetLowering::findRepresentativeClass(VT);
1253   case MVT::i8: case MVT::i16: case MVT::i32: case MVT::i64:
1254     RRC = (Subtarget->is64Bit()
1255            ? X86::GR64RegisterClass : X86::GR32RegisterClass);
1256     break;
1257   case MVT::x86mmx:
1258     RRC = X86::VR64RegisterClass;
1259     break;
1260   case MVT::f32: case MVT::f64:
1261   case MVT::v16i8: case MVT::v8i16: case MVT::v4i32: case MVT::v2i64:
1262   case MVT::v4f32: case MVT::v2f64:
1263   case MVT::v32i8: case MVT::v8i32: case MVT::v4i64: case MVT::v8f32:
1264   case MVT::v4f64:
1265     RRC = X86::VR128RegisterClass;
1266     break;
1267   }
1268   return std::make_pair(RRC, Cost);
1269 }
1270
1271 bool X86TargetLowering::getStackCookieLocation(unsigned &AddressSpace,
1272                                                unsigned &Offset) const {
1273   if (!Subtarget->isTargetLinux())
1274     return false;
1275
1276   if (Subtarget->is64Bit()) {
1277     // %fs:0x28, unless we're using a Kernel code model, in which case it's %gs:
1278     Offset = 0x28;
1279     if (getTargetMachine().getCodeModel() == CodeModel::Kernel)
1280       AddressSpace = 256;
1281     else
1282       AddressSpace = 257;
1283   } else {
1284     // %gs:0x14 on i386
1285     Offset = 0x14;
1286     AddressSpace = 256;
1287   }
1288   return true;
1289 }
1290
1291
1292 //===----------------------------------------------------------------------===//
1293 //               Return Value Calling Convention Implementation
1294 //===----------------------------------------------------------------------===//
1295
1296 #include "X86GenCallingConv.inc"
1297
1298 bool
1299 X86TargetLowering::CanLowerReturn(CallingConv::ID CallConv,
1300                                   MachineFunction &MF, bool isVarArg,
1301                         const SmallVectorImpl<ISD::OutputArg> &Outs,
1302                         LLVMContext &Context) const {
1303   SmallVector<CCValAssign, 16> RVLocs;
1304   CCState CCInfo(CallConv, isVarArg, MF, getTargetMachine(),
1305                  RVLocs, Context);
1306   return CCInfo.CheckReturn(Outs, RetCC_X86);
1307 }
1308
1309 SDValue
1310 X86TargetLowering::LowerReturn(SDValue Chain,
1311                                CallingConv::ID CallConv, bool isVarArg,
1312                                const SmallVectorImpl<ISD::OutputArg> &Outs,
1313                                const SmallVectorImpl<SDValue> &OutVals,
1314                                DebugLoc dl, SelectionDAG &DAG) const {
1315   MachineFunction &MF = DAG.getMachineFunction();
1316   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1317
1318   SmallVector<CCValAssign, 16> RVLocs;
1319   CCState CCInfo(CallConv, isVarArg, MF, getTargetMachine(),
1320                  RVLocs, *DAG.getContext());
1321   CCInfo.AnalyzeReturn(Outs, RetCC_X86);
1322
1323   // Add the regs to the liveout set for the function.
1324   MachineRegisterInfo &MRI = DAG.getMachineFunction().getRegInfo();
1325   for (unsigned i = 0; i != RVLocs.size(); ++i)
1326     if (RVLocs[i].isRegLoc() && !MRI.isLiveOut(RVLocs[i].getLocReg()))
1327       MRI.addLiveOut(RVLocs[i].getLocReg());
1328
1329   SDValue Flag;
1330
1331   SmallVector<SDValue, 6> RetOps;
1332   RetOps.push_back(Chain); // Operand #0 = Chain (updated below)
1333   // Operand #1 = Bytes To Pop
1334   RetOps.push_back(DAG.getTargetConstant(FuncInfo->getBytesToPopOnReturn(),
1335                    MVT::i16));
1336
1337   // Copy the result values into the output registers.
1338   for (unsigned i = 0; i != RVLocs.size(); ++i) {
1339     CCValAssign &VA = RVLocs[i];
1340     assert(VA.isRegLoc() && "Can only return in registers!");
1341     SDValue ValToCopy = OutVals[i];
1342     EVT ValVT = ValToCopy.getValueType();
1343
1344     // If this is x86-64, and we disabled SSE, we can't return FP values,
1345     // or SSE or MMX vectors.
1346     if ((ValVT == MVT::f32 || ValVT == MVT::f64 ||
1347          VA.getLocReg() == X86::XMM0 || VA.getLocReg() == X86::XMM1) &&
1348           (Subtarget->is64Bit() && !Subtarget->hasXMM())) {
1349       report_fatal_error("SSE register return with SSE disabled");
1350     }
1351     // Likewise we can't return F64 values with SSE1 only.  gcc does so, but
1352     // llvm-gcc has never done it right and no one has noticed, so this
1353     // should be OK for now.
1354     if (ValVT == MVT::f64 &&
1355         (Subtarget->is64Bit() && !Subtarget->hasXMMInt()))
1356       report_fatal_error("SSE2 register return with SSE2 disabled");
1357
1358     // Returns in ST0/ST1 are handled specially: these are pushed as operands to
1359     // the RET instruction and handled by the FP Stackifier.
1360     if (VA.getLocReg() == X86::ST0 ||
1361         VA.getLocReg() == X86::ST1) {
1362       // If this is a copy from an xmm register to ST(0), use an FPExtend to
1363       // change the value to the FP stack register class.
1364       if (isScalarFPTypeInSSEReg(VA.getValVT()))
1365         ValToCopy = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f80, ValToCopy);
1366       RetOps.push_back(ValToCopy);
1367       // Don't emit a copytoreg.
1368       continue;
1369     }
1370
1371     // 64-bit vector (MMX) values are returned in XMM0 / XMM1 except for v1i64
1372     // which is returned in RAX / RDX.
1373     if (Subtarget->is64Bit()) {
1374       if (ValVT == MVT::x86mmx) {
1375         if (VA.getLocReg() == X86::XMM0 || VA.getLocReg() == X86::XMM1) {
1376           ValToCopy = DAG.getNode(ISD::BITCAST, dl, MVT::i64, ValToCopy);
1377           ValToCopy = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64,
1378                                   ValToCopy);
1379           // If we don't have SSE2 available, convert to v4f32 so the generated
1380           // register is legal.
1381           if (!Subtarget->hasSSE2())
1382             ValToCopy = DAG.getNode(ISD::BITCAST, dl, MVT::v4f32,ValToCopy);
1383         }
1384       }
1385     }
1386
1387     Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), ValToCopy, Flag);
1388     Flag = Chain.getValue(1);
1389   }
1390
1391   // The x86-64 ABI for returning structs by value requires that we copy
1392   // the sret argument into %rax for the return. We saved the argument into
1393   // a virtual register in the entry block, so now we copy the value out
1394   // and into %rax.
1395   if (Subtarget->is64Bit() &&
1396       DAG.getMachineFunction().getFunction()->hasStructRetAttr()) {
1397     MachineFunction &MF = DAG.getMachineFunction();
1398     X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1399     unsigned Reg = FuncInfo->getSRetReturnReg();
1400     assert(Reg &&
1401            "SRetReturnReg should have been set in LowerFormalArguments().");
1402     SDValue Val = DAG.getCopyFromReg(Chain, dl, Reg, getPointerTy());
1403
1404     Chain = DAG.getCopyToReg(Chain, dl, X86::RAX, Val, Flag);
1405     Flag = Chain.getValue(1);
1406
1407     // RAX now acts like a return value.
1408     MRI.addLiveOut(X86::RAX);
1409   }
1410
1411   RetOps[0] = Chain;  // Update chain.
1412
1413   // Add the flag if we have it.
1414   if (Flag.getNode())
1415     RetOps.push_back(Flag);
1416
1417   return DAG.getNode(X86ISD::RET_FLAG, dl,
1418                      MVT::Other, &RetOps[0], RetOps.size());
1419 }
1420
1421 bool X86TargetLowering::isUsedByReturnOnly(SDNode *N) const {
1422   if (N->getNumValues() != 1)
1423     return false;
1424   if (!N->hasNUsesOfValue(1, 0))
1425     return false;
1426
1427   SDNode *Copy = *N->use_begin();
1428   if (Copy->getOpcode() != ISD::CopyToReg &&
1429       Copy->getOpcode() != ISD::FP_EXTEND)
1430     return false;
1431
1432   bool HasRet = false;
1433   for (SDNode::use_iterator UI = Copy->use_begin(), UE = Copy->use_end();
1434        UI != UE; ++UI) {
1435     if (UI->getOpcode() != X86ISD::RET_FLAG)
1436       return false;
1437     HasRet = true;
1438   }
1439
1440   return HasRet;
1441 }
1442
1443 EVT
1444 X86TargetLowering::getTypeForExtArgOrReturn(LLVMContext &Context, EVT VT,
1445                                             ISD::NodeType ExtendKind) const {
1446   MVT ReturnMVT;
1447   // TODO: Is this also valid on 32-bit?
1448   if (Subtarget->is64Bit() && VT == MVT::i1 && ExtendKind == ISD::ZERO_EXTEND)
1449     ReturnMVT = MVT::i8;
1450   else
1451     ReturnMVT = MVT::i32;
1452
1453   EVT MinVT = getRegisterType(Context, ReturnMVT);
1454   return VT.bitsLT(MinVT) ? MinVT : VT;
1455 }
1456
1457 /// LowerCallResult - Lower the result values of a call into the
1458 /// appropriate copies out of appropriate physical registers.
1459 ///
1460 SDValue
1461 X86TargetLowering::LowerCallResult(SDValue Chain, SDValue InFlag,
1462                                    CallingConv::ID CallConv, bool isVarArg,
1463                                    const SmallVectorImpl<ISD::InputArg> &Ins,
1464                                    DebugLoc dl, SelectionDAG &DAG,
1465                                    SmallVectorImpl<SDValue> &InVals) const {
1466
1467   // Assign locations to each value returned by this call.
1468   SmallVector<CCValAssign, 16> RVLocs;
1469   bool Is64Bit = Subtarget->is64Bit();
1470   CCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(),
1471                  getTargetMachine(), RVLocs, *DAG.getContext());
1472   CCInfo.AnalyzeCallResult(Ins, RetCC_X86);
1473
1474   // Copy all of the result registers out of their specified physreg.
1475   for (unsigned i = 0; i != RVLocs.size(); ++i) {
1476     CCValAssign &VA = RVLocs[i];
1477     EVT CopyVT = VA.getValVT();
1478
1479     // If this is x86-64, and we disabled SSE, we can't return FP values
1480     if ((CopyVT == MVT::f32 || CopyVT == MVT::f64) &&
1481         ((Is64Bit || Ins[i].Flags.isInReg()) && !Subtarget->hasXMM())) {
1482       report_fatal_error("SSE register return with SSE disabled");
1483     }
1484
1485     SDValue Val;
1486
1487     // If this is a call to a function that returns an fp value on the floating
1488     // point stack, we must guarantee the the value is popped from the stack, so
1489     // a CopyFromReg is not good enough - the copy instruction may be eliminated
1490     // if the return value is not used. We use the FpPOP_RETVAL instruction
1491     // instead.
1492     if (VA.getLocReg() == X86::ST0 || VA.getLocReg() == X86::ST1) {
1493       // If we prefer to use the value in xmm registers, copy it out as f80 and
1494       // use a truncate to move it from fp stack reg to xmm reg.
1495       if (isScalarFPTypeInSSEReg(VA.getValVT())) CopyVT = MVT::f80;
1496       SDValue Ops[] = { Chain, InFlag };
1497       Chain = SDValue(DAG.getMachineNode(X86::FpPOP_RETVAL, dl, CopyVT,
1498                                          MVT::Other, MVT::Glue, Ops, 2), 1);
1499       Val = Chain.getValue(0);
1500
1501       // Round the f80 to the right size, which also moves it to the appropriate
1502       // xmm register.
1503       if (CopyVT != VA.getValVT())
1504         Val = DAG.getNode(ISD::FP_ROUND, dl, VA.getValVT(), Val,
1505                           // This truncation won't change the value.
1506                           DAG.getIntPtrConstant(1));
1507     } else {
1508       Chain = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(),
1509                                  CopyVT, InFlag).getValue(1);
1510       Val = Chain.getValue(0);
1511     }
1512     InFlag = Chain.getValue(2);
1513     InVals.push_back(Val);
1514   }
1515
1516   return Chain;
1517 }
1518
1519
1520 //===----------------------------------------------------------------------===//
1521 //                C & StdCall & Fast Calling Convention implementation
1522 //===----------------------------------------------------------------------===//
1523 //  StdCall calling convention seems to be standard for many Windows' API
1524 //  routines and around. It differs from C calling convention just a little:
1525 //  callee should clean up the stack, not caller. Symbols should be also
1526 //  decorated in some fancy way :) It doesn't support any vector arguments.
1527 //  For info on fast calling convention see Fast Calling Convention (tail call)
1528 //  implementation LowerX86_32FastCCCallTo.
1529
1530 /// CallIsStructReturn - Determines whether a call uses struct return
1531 /// semantics.
1532 static bool CallIsStructReturn(const SmallVectorImpl<ISD::OutputArg> &Outs) {
1533   if (Outs.empty())
1534     return false;
1535
1536   return Outs[0].Flags.isSRet();
1537 }
1538
1539 /// ArgsAreStructReturn - Determines whether a function uses struct
1540 /// return semantics.
1541 static bool
1542 ArgsAreStructReturn(const SmallVectorImpl<ISD::InputArg> &Ins) {
1543   if (Ins.empty())
1544     return false;
1545
1546   return Ins[0].Flags.isSRet();
1547 }
1548
1549 /// CreateCopyOfByValArgument - Make a copy of an aggregate at address specified
1550 /// by "Src" to address "Dst" with size and alignment information specified by
1551 /// the specific parameter attribute. The copy will be passed as a byval
1552 /// function parameter.
1553 static SDValue
1554 CreateCopyOfByValArgument(SDValue Src, SDValue Dst, SDValue Chain,
1555                           ISD::ArgFlagsTy Flags, SelectionDAG &DAG,
1556                           DebugLoc dl) {
1557   SDValue SizeNode = DAG.getConstant(Flags.getByValSize(), MVT::i32);
1558
1559   return DAG.getMemcpy(Chain, dl, Dst, Src, SizeNode, Flags.getByValAlign(),
1560                        /*isVolatile*/false, /*AlwaysInline=*/true,
1561                        MachinePointerInfo(), MachinePointerInfo());
1562 }
1563
1564 /// IsTailCallConvention - Return true if the calling convention is one that
1565 /// supports tail call optimization.
1566 static bool IsTailCallConvention(CallingConv::ID CC) {
1567   return (CC == CallingConv::Fast || CC == CallingConv::GHC);
1568 }
1569
1570 bool X86TargetLowering::mayBeEmittedAsTailCall(CallInst *CI) const {
1571   if (!CI->isTailCall())
1572     return false;
1573
1574   CallSite CS(CI);
1575   CallingConv::ID CalleeCC = CS.getCallingConv();
1576   if (!IsTailCallConvention(CalleeCC) && CalleeCC != CallingConv::C)
1577     return false;
1578
1579   return true;
1580 }
1581
1582 /// FuncIsMadeTailCallSafe - Return true if the function is being made into
1583 /// a tailcall target by changing its ABI.
1584 static bool FuncIsMadeTailCallSafe(CallingConv::ID CC) {
1585   return GuaranteedTailCallOpt && IsTailCallConvention(CC);
1586 }
1587
1588 SDValue
1589 X86TargetLowering::LowerMemArgument(SDValue Chain,
1590                                     CallingConv::ID CallConv,
1591                                     const SmallVectorImpl<ISD::InputArg> &Ins,
1592                                     DebugLoc dl, SelectionDAG &DAG,
1593                                     const CCValAssign &VA,
1594                                     MachineFrameInfo *MFI,
1595                                     unsigned i) const {
1596   // Create the nodes corresponding to a load from this parameter slot.
1597   ISD::ArgFlagsTy Flags = Ins[i].Flags;
1598   bool AlwaysUseMutable = FuncIsMadeTailCallSafe(CallConv);
1599   bool isImmutable = !AlwaysUseMutable && !Flags.isByVal();
1600   EVT ValVT;
1601
1602   // If value is passed by pointer we have address passed instead of the value
1603   // itself.
1604   if (VA.getLocInfo() == CCValAssign::Indirect)
1605     ValVT = VA.getLocVT();
1606   else
1607     ValVT = VA.getValVT();
1608
1609   // FIXME: For now, all byval parameter objects are marked mutable. This can be
1610   // changed with more analysis.
1611   // In case of tail call optimization mark all arguments mutable. Since they
1612   // could be overwritten by lowering of arguments in case of a tail call.
1613   if (Flags.isByVal()) {
1614     unsigned Bytes = Flags.getByValSize();
1615     if (Bytes == 0) Bytes = 1; // Don't create zero-sized stack objects.
1616     int FI = MFI->CreateFixedObject(Bytes, VA.getLocMemOffset(), isImmutable);
1617     return DAG.getFrameIndex(FI, getPointerTy());
1618   } else {
1619     int FI = MFI->CreateFixedObject(ValVT.getSizeInBits()/8,
1620                                     VA.getLocMemOffset(), isImmutable);
1621     SDValue FIN = DAG.getFrameIndex(FI, getPointerTy());
1622     return DAG.getLoad(ValVT, dl, Chain, FIN,
1623                        MachinePointerInfo::getFixedStack(FI),
1624                        false, false, 0);
1625   }
1626 }
1627
1628 SDValue
1629 X86TargetLowering::LowerFormalArguments(SDValue Chain,
1630                                         CallingConv::ID CallConv,
1631                                         bool isVarArg,
1632                                       const SmallVectorImpl<ISD::InputArg> &Ins,
1633                                         DebugLoc dl,
1634                                         SelectionDAG &DAG,
1635                                         SmallVectorImpl<SDValue> &InVals)
1636                                           const {
1637   MachineFunction &MF = DAG.getMachineFunction();
1638   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1639
1640   const Function* Fn = MF.getFunction();
1641   if (Fn->hasExternalLinkage() &&
1642       Subtarget->isTargetCygMing() &&
1643       Fn->getName() == "main")
1644     FuncInfo->setForceFramePointer(true);
1645
1646   MachineFrameInfo *MFI = MF.getFrameInfo();
1647   bool Is64Bit = Subtarget->is64Bit();
1648   bool IsWin64 = Subtarget->isTargetWin64();
1649
1650   assert(!(isVarArg && IsTailCallConvention(CallConv)) &&
1651          "Var args not supported with calling convention fastcc or ghc");
1652
1653   // Assign locations to all of the incoming arguments.
1654   SmallVector<CCValAssign, 16> ArgLocs;
1655   CCState CCInfo(CallConv, isVarArg, MF, getTargetMachine(),
1656                  ArgLocs, *DAG.getContext());
1657
1658   // Allocate shadow area for Win64
1659   if (IsWin64) {
1660     CCInfo.AllocateStack(32, 8);
1661   }
1662
1663   CCInfo.AnalyzeFormalArguments(Ins, CC_X86);
1664
1665   unsigned LastVal = ~0U;
1666   SDValue ArgValue;
1667   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1668     CCValAssign &VA = ArgLocs[i];
1669     // TODO: If an arg is passed in two places (e.g. reg and stack), skip later
1670     // places.
1671     assert(VA.getValNo() != LastVal &&
1672            "Don't support value assigned to multiple locs yet");
1673     LastVal = VA.getValNo();
1674
1675     if (VA.isRegLoc()) {
1676       EVT RegVT = VA.getLocVT();
1677       TargetRegisterClass *RC = NULL;
1678       if (RegVT == MVT::i32)
1679         RC = X86::GR32RegisterClass;
1680       else if (Is64Bit && RegVT == MVT::i64)
1681         RC = X86::GR64RegisterClass;
1682       else if (RegVT == MVT::f32)
1683         RC = X86::FR32RegisterClass;
1684       else if (RegVT == MVT::f64)
1685         RC = X86::FR64RegisterClass;
1686       else if (RegVT.isVector() && RegVT.getSizeInBits() == 256)
1687         RC = X86::VR256RegisterClass;
1688       else if (RegVT.isVector() && RegVT.getSizeInBits() == 128)
1689         RC = X86::VR128RegisterClass;
1690       else if (RegVT == MVT::x86mmx)
1691         RC = X86::VR64RegisterClass;
1692       else
1693         llvm_unreachable("Unknown argument type!");
1694
1695       unsigned Reg = MF.addLiveIn(VA.getLocReg(), RC);
1696       ArgValue = DAG.getCopyFromReg(Chain, dl, Reg, RegVT);
1697
1698       // If this is an 8 or 16-bit value, it is really passed promoted to 32
1699       // bits.  Insert an assert[sz]ext to capture this, then truncate to the
1700       // right size.
1701       if (VA.getLocInfo() == CCValAssign::SExt)
1702         ArgValue = DAG.getNode(ISD::AssertSext, dl, RegVT, ArgValue,
1703                                DAG.getValueType(VA.getValVT()));
1704       else if (VA.getLocInfo() == CCValAssign::ZExt)
1705         ArgValue = DAG.getNode(ISD::AssertZext, dl, RegVT, ArgValue,
1706                                DAG.getValueType(VA.getValVT()));
1707       else if (VA.getLocInfo() == CCValAssign::BCvt)
1708         ArgValue = DAG.getNode(ISD::BITCAST, dl, VA.getValVT(), ArgValue);
1709
1710       if (VA.isExtInLoc()) {
1711         // Handle MMX values passed in XMM regs.
1712         if (RegVT.isVector()) {
1713           ArgValue = DAG.getNode(X86ISD::MOVDQ2Q, dl, VA.getValVT(),
1714                                  ArgValue);
1715         } else
1716           ArgValue = DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), ArgValue);
1717       }
1718     } else {
1719       assert(VA.isMemLoc());
1720       ArgValue = LowerMemArgument(Chain, CallConv, Ins, dl, DAG, VA, MFI, i);
1721     }
1722
1723     // If value is passed via pointer - do a load.
1724     if (VA.getLocInfo() == CCValAssign::Indirect)
1725       ArgValue = DAG.getLoad(VA.getValVT(), dl, Chain, ArgValue,
1726                              MachinePointerInfo(), false, false, 0);
1727
1728     InVals.push_back(ArgValue);
1729   }
1730
1731   // The x86-64 ABI for returning structs by value requires that we copy
1732   // the sret argument into %rax for the return. Save the argument into
1733   // a virtual register so that we can access it from the return points.
1734   if (Is64Bit && MF.getFunction()->hasStructRetAttr()) {
1735     X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1736     unsigned Reg = FuncInfo->getSRetReturnReg();
1737     if (!Reg) {
1738       Reg = MF.getRegInfo().createVirtualRegister(getRegClassFor(MVT::i64));
1739       FuncInfo->setSRetReturnReg(Reg);
1740     }
1741     SDValue Copy = DAG.getCopyToReg(DAG.getEntryNode(), dl, Reg, InVals[0]);
1742     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Copy, Chain);
1743   }
1744
1745   unsigned StackSize = CCInfo.getNextStackOffset();
1746   // Align stack specially for tail calls.
1747   if (FuncIsMadeTailCallSafe(CallConv))
1748     StackSize = GetAlignedArgumentStackSize(StackSize, DAG);
1749
1750   // If the function takes variable number of arguments, make a frame index for
1751   // the start of the first vararg value... for expansion of llvm.va_start.
1752   if (isVarArg) {
1753     if (Is64Bit || (CallConv != CallingConv::X86_FastCall &&
1754                     CallConv != CallingConv::X86_ThisCall)) {
1755       FuncInfo->setVarArgsFrameIndex(MFI->CreateFixedObject(1, StackSize,true));
1756     }
1757     if (Is64Bit) {
1758       unsigned TotalNumIntRegs = 0, TotalNumXMMRegs = 0;
1759
1760       // FIXME: We should really autogenerate these arrays
1761       static const unsigned GPR64ArgRegsWin64[] = {
1762         X86::RCX, X86::RDX, X86::R8,  X86::R9
1763       };
1764       static const unsigned GPR64ArgRegs64Bit[] = {
1765         X86::RDI, X86::RSI, X86::RDX, X86::RCX, X86::R8, X86::R9
1766       };
1767       static const unsigned XMMArgRegs64Bit[] = {
1768         X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
1769         X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
1770       };
1771       const unsigned *GPR64ArgRegs;
1772       unsigned NumXMMRegs = 0;
1773
1774       if (IsWin64) {
1775         // The XMM registers which might contain var arg parameters are shadowed
1776         // in their paired GPR.  So we only need to save the GPR to their home
1777         // slots.
1778         TotalNumIntRegs = 4;
1779         GPR64ArgRegs = GPR64ArgRegsWin64;
1780       } else {
1781         TotalNumIntRegs = 6; TotalNumXMMRegs = 8;
1782         GPR64ArgRegs = GPR64ArgRegs64Bit;
1783
1784         NumXMMRegs = CCInfo.getFirstUnallocated(XMMArgRegs64Bit, TotalNumXMMRegs);
1785       }
1786       unsigned NumIntRegs = CCInfo.getFirstUnallocated(GPR64ArgRegs,
1787                                                        TotalNumIntRegs);
1788
1789       bool NoImplicitFloatOps = Fn->hasFnAttr(Attribute::NoImplicitFloat);
1790       assert(!(NumXMMRegs && !Subtarget->hasXMM()) &&
1791              "SSE register cannot be used when SSE is disabled!");
1792       assert(!(NumXMMRegs && UseSoftFloat && NoImplicitFloatOps) &&
1793              "SSE register cannot be used when SSE is disabled!");
1794       if (UseSoftFloat || NoImplicitFloatOps || !Subtarget->hasXMM())
1795         // Kernel mode asks for SSE to be disabled, so don't push them
1796         // on the stack.
1797         TotalNumXMMRegs = 0;
1798
1799       if (IsWin64) {
1800         const TargetFrameLowering &TFI = *getTargetMachine().getFrameLowering();
1801         // Get to the caller-allocated home save location.  Add 8 to account
1802         // for the return address.
1803         int HomeOffset = TFI.getOffsetOfLocalArea() + 8;
1804         FuncInfo->setRegSaveFrameIndex(
1805           MFI->CreateFixedObject(1, NumIntRegs * 8 + HomeOffset, false));
1806         // Fixup to set vararg frame on shadow area (4 x i64).
1807         if (NumIntRegs < 4)
1808           FuncInfo->setVarArgsFrameIndex(FuncInfo->getRegSaveFrameIndex());
1809       } else {
1810         // For X86-64, if there are vararg parameters that are passed via
1811         // registers, then we must store them to their spots on the stack so they
1812         // may be loaded by deferencing the result of va_next.
1813         FuncInfo->setVarArgsGPOffset(NumIntRegs * 8);
1814         FuncInfo->setVarArgsFPOffset(TotalNumIntRegs * 8 + NumXMMRegs * 16);
1815         FuncInfo->setRegSaveFrameIndex(
1816           MFI->CreateStackObject(TotalNumIntRegs * 8 + TotalNumXMMRegs * 16, 16,
1817                                false));
1818       }
1819
1820       // Store the integer parameter registers.
1821       SmallVector<SDValue, 8> MemOps;
1822       SDValue RSFIN = DAG.getFrameIndex(FuncInfo->getRegSaveFrameIndex(),
1823                                         getPointerTy());
1824       unsigned Offset = FuncInfo->getVarArgsGPOffset();
1825       for (; NumIntRegs != TotalNumIntRegs; ++NumIntRegs) {
1826         SDValue FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(), RSFIN,
1827                                   DAG.getIntPtrConstant(Offset));
1828         unsigned VReg = MF.addLiveIn(GPR64ArgRegs[NumIntRegs],
1829                                      X86::GR64RegisterClass);
1830         SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, MVT::i64);
1831         SDValue Store =
1832           DAG.getStore(Val.getValue(1), dl, Val, FIN,
1833                        MachinePointerInfo::getFixedStack(
1834                          FuncInfo->getRegSaveFrameIndex(), Offset),
1835                        false, false, 0);
1836         MemOps.push_back(Store);
1837         Offset += 8;
1838       }
1839
1840       if (TotalNumXMMRegs != 0 && NumXMMRegs != TotalNumXMMRegs) {
1841         // Now store the XMM (fp + vector) parameter registers.
1842         SmallVector<SDValue, 11> SaveXMMOps;
1843         SaveXMMOps.push_back(Chain);
1844
1845         unsigned AL = MF.addLiveIn(X86::AL, X86::GR8RegisterClass);
1846         SDValue ALVal = DAG.getCopyFromReg(DAG.getEntryNode(), dl, AL, MVT::i8);
1847         SaveXMMOps.push_back(ALVal);
1848
1849         SaveXMMOps.push_back(DAG.getIntPtrConstant(
1850                                FuncInfo->getRegSaveFrameIndex()));
1851         SaveXMMOps.push_back(DAG.getIntPtrConstant(
1852                                FuncInfo->getVarArgsFPOffset()));
1853
1854         for (; NumXMMRegs != TotalNumXMMRegs; ++NumXMMRegs) {
1855           unsigned VReg = MF.addLiveIn(XMMArgRegs64Bit[NumXMMRegs],
1856                                        X86::VR128RegisterClass);
1857           SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, MVT::v4f32);
1858           SaveXMMOps.push_back(Val);
1859         }
1860         MemOps.push_back(DAG.getNode(X86ISD::VASTART_SAVE_XMM_REGS, dl,
1861                                      MVT::Other,
1862                                      &SaveXMMOps[0], SaveXMMOps.size()));
1863       }
1864
1865       if (!MemOps.empty())
1866         Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
1867                             &MemOps[0], MemOps.size());
1868     }
1869   }
1870
1871   // Some CCs need callee pop.
1872   if (X86::isCalleePop(CallConv, Is64Bit, isVarArg, GuaranteedTailCallOpt)) {
1873     FuncInfo->setBytesToPopOnReturn(StackSize); // Callee pops everything.
1874   } else {
1875     FuncInfo->setBytesToPopOnReturn(0); // Callee pops nothing.
1876     // If this is an sret function, the return should pop the hidden pointer.
1877     if (!Is64Bit && !IsTailCallConvention(CallConv) && ArgsAreStructReturn(Ins))
1878       FuncInfo->setBytesToPopOnReturn(4);
1879   }
1880
1881   if (!Is64Bit) {
1882     // RegSaveFrameIndex is X86-64 only.
1883     FuncInfo->setRegSaveFrameIndex(0xAAAAAAA);
1884     if (CallConv == CallingConv::X86_FastCall ||
1885         CallConv == CallingConv::X86_ThisCall)
1886       // fastcc functions can't have varargs.
1887       FuncInfo->setVarArgsFrameIndex(0xAAAAAAA);
1888   }
1889
1890   return Chain;
1891 }
1892
1893 SDValue
1894 X86TargetLowering::LowerMemOpCallTo(SDValue Chain,
1895                                     SDValue StackPtr, SDValue Arg,
1896                                     DebugLoc dl, SelectionDAG &DAG,
1897                                     const CCValAssign &VA,
1898                                     ISD::ArgFlagsTy Flags) const {
1899   unsigned LocMemOffset = VA.getLocMemOffset();
1900   SDValue PtrOff = DAG.getIntPtrConstant(LocMemOffset);
1901   PtrOff = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, PtrOff);
1902   if (Flags.isByVal())
1903     return CreateCopyOfByValArgument(Arg, PtrOff, Chain, Flags, DAG, dl);
1904
1905   return DAG.getStore(Chain, dl, Arg, PtrOff,
1906                       MachinePointerInfo::getStack(LocMemOffset),
1907                       false, false, 0);
1908 }
1909
1910 /// EmitTailCallLoadRetAddr - Emit a load of return address if tail call
1911 /// optimization is performed and it is required.
1912 SDValue
1913 X86TargetLowering::EmitTailCallLoadRetAddr(SelectionDAG &DAG,
1914                                            SDValue &OutRetAddr, SDValue Chain,
1915                                            bool IsTailCall, bool Is64Bit,
1916                                            int FPDiff, DebugLoc dl) const {
1917   // Adjust the Return address stack slot.
1918   EVT VT = getPointerTy();
1919   OutRetAddr = getReturnAddressFrameIndex(DAG);
1920
1921   // Load the "old" Return address.
1922   OutRetAddr = DAG.getLoad(VT, dl, Chain, OutRetAddr, MachinePointerInfo(),
1923                            false, false, 0);
1924   return SDValue(OutRetAddr.getNode(), 1);
1925 }
1926
1927 /// EmitTailCallStoreRetAddr - Emit a store of the return address if tail call
1928 /// optimization is performed and it is required (FPDiff!=0).
1929 static SDValue
1930 EmitTailCallStoreRetAddr(SelectionDAG & DAG, MachineFunction &MF,
1931                          SDValue Chain, SDValue RetAddrFrIdx,
1932                          bool Is64Bit, int FPDiff, DebugLoc dl) {
1933   // Store the return address to the appropriate stack slot.
1934   if (!FPDiff) return Chain;
1935   // Calculate the new stack slot for the return address.
1936   int SlotSize = Is64Bit ? 8 : 4;
1937   int NewReturnAddrFI =
1938     MF.getFrameInfo()->CreateFixedObject(SlotSize, FPDiff-SlotSize, false);
1939   EVT VT = Is64Bit ? MVT::i64 : MVT::i32;
1940   SDValue NewRetAddrFrIdx = DAG.getFrameIndex(NewReturnAddrFI, VT);
1941   Chain = DAG.getStore(Chain, dl, RetAddrFrIdx, NewRetAddrFrIdx,
1942                        MachinePointerInfo::getFixedStack(NewReturnAddrFI),
1943                        false, false, 0);
1944   return Chain;
1945 }
1946
1947 SDValue
1948 X86TargetLowering::LowerCall(SDValue Chain, SDValue Callee,
1949                              CallingConv::ID CallConv, bool isVarArg,
1950                              bool &isTailCall,
1951                              const SmallVectorImpl<ISD::OutputArg> &Outs,
1952                              const SmallVectorImpl<SDValue> &OutVals,
1953                              const SmallVectorImpl<ISD::InputArg> &Ins,
1954                              DebugLoc dl, SelectionDAG &DAG,
1955                              SmallVectorImpl<SDValue> &InVals) const {
1956   MachineFunction &MF = DAG.getMachineFunction();
1957   bool Is64Bit        = Subtarget->is64Bit();
1958   bool IsWin64        = Subtarget->isTargetWin64();
1959   bool IsStructRet    = CallIsStructReturn(Outs);
1960   bool IsSibcall      = false;
1961
1962   if (isTailCall) {
1963     // Check if it's really possible to do a tail call.
1964     isTailCall = IsEligibleForTailCallOptimization(Callee, CallConv,
1965                     isVarArg, IsStructRet, MF.getFunction()->hasStructRetAttr(),
1966                                                    Outs, OutVals, Ins, DAG);
1967
1968     // Sibcalls are automatically detected tailcalls which do not require
1969     // ABI changes.
1970     if (!GuaranteedTailCallOpt && isTailCall)
1971       IsSibcall = true;
1972
1973     if (isTailCall)
1974       ++NumTailCalls;
1975   }
1976
1977   assert(!(isVarArg && IsTailCallConvention(CallConv)) &&
1978          "Var args not supported with calling convention fastcc or ghc");
1979
1980   // Analyze operands of the call, assigning locations to each operand.
1981   SmallVector<CCValAssign, 16> ArgLocs;
1982   CCState CCInfo(CallConv, isVarArg, MF, getTargetMachine(),
1983                  ArgLocs, *DAG.getContext());
1984
1985   // Allocate shadow area for Win64
1986   if (IsWin64) {
1987     CCInfo.AllocateStack(32, 8);
1988   }
1989
1990   CCInfo.AnalyzeCallOperands(Outs, CC_X86);
1991
1992   // Get a count of how many bytes are to be pushed on the stack.
1993   unsigned NumBytes = CCInfo.getNextStackOffset();
1994   if (IsSibcall)
1995     // This is a sibcall. The memory operands are available in caller's
1996     // own caller's stack.
1997     NumBytes = 0;
1998   else if (GuaranteedTailCallOpt && IsTailCallConvention(CallConv))
1999     NumBytes = GetAlignedArgumentStackSize(NumBytes, DAG);
2000
2001   int FPDiff = 0;
2002   if (isTailCall && !IsSibcall) {
2003     // Lower arguments at fp - stackoffset + fpdiff.
2004     unsigned NumBytesCallerPushed =
2005       MF.getInfo<X86MachineFunctionInfo>()->getBytesToPopOnReturn();
2006     FPDiff = NumBytesCallerPushed - NumBytes;
2007
2008     // Set the delta of movement of the returnaddr stackslot.
2009     // But only set if delta is greater than previous delta.
2010     if (FPDiff < (MF.getInfo<X86MachineFunctionInfo>()->getTCReturnAddrDelta()))
2011       MF.getInfo<X86MachineFunctionInfo>()->setTCReturnAddrDelta(FPDiff);
2012   }
2013
2014   if (!IsSibcall)
2015     Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(NumBytes, true));
2016
2017   SDValue RetAddrFrIdx;
2018   // Load return address for tail calls.
2019   if (isTailCall && FPDiff)
2020     Chain = EmitTailCallLoadRetAddr(DAG, RetAddrFrIdx, Chain, isTailCall,
2021                                     Is64Bit, FPDiff, dl);
2022
2023   SmallVector<std::pair<unsigned, SDValue>, 8> RegsToPass;
2024   SmallVector<SDValue, 8> MemOpChains;
2025   SDValue StackPtr;
2026
2027   // Walk the register/memloc assignments, inserting copies/loads.  In the case
2028   // of tail call optimization arguments are handle later.
2029   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2030     CCValAssign &VA = ArgLocs[i];
2031     EVT RegVT = VA.getLocVT();
2032     SDValue Arg = OutVals[i];
2033     ISD::ArgFlagsTy Flags = Outs[i].Flags;
2034     bool isByVal = Flags.isByVal();
2035
2036     // Promote the value if needed.
2037     switch (VA.getLocInfo()) {
2038     default: llvm_unreachable("Unknown loc info!");
2039     case CCValAssign::Full: break;
2040     case CCValAssign::SExt:
2041       Arg = DAG.getNode(ISD::SIGN_EXTEND, dl, RegVT, Arg);
2042       break;
2043     case CCValAssign::ZExt:
2044       Arg = DAG.getNode(ISD::ZERO_EXTEND, dl, RegVT, Arg);
2045       break;
2046     case CCValAssign::AExt:
2047       if (RegVT.isVector() && RegVT.getSizeInBits() == 128) {
2048         // Special case: passing MMX values in XMM registers.
2049         Arg = DAG.getNode(ISD::BITCAST, dl, MVT::i64, Arg);
2050         Arg = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64, Arg);
2051         Arg = getMOVL(DAG, dl, MVT::v2i64, DAG.getUNDEF(MVT::v2i64), Arg);
2052       } else
2053         Arg = DAG.getNode(ISD::ANY_EXTEND, dl, RegVT, Arg);
2054       break;
2055     case CCValAssign::BCvt:
2056       Arg = DAG.getNode(ISD::BITCAST, dl, RegVT, Arg);
2057       break;
2058     case CCValAssign::Indirect: {
2059       // Store the argument.
2060       SDValue SpillSlot = DAG.CreateStackTemporary(VA.getValVT());
2061       int FI = cast<FrameIndexSDNode>(SpillSlot)->getIndex();
2062       Chain = DAG.getStore(Chain, dl, Arg, SpillSlot,
2063                            MachinePointerInfo::getFixedStack(FI),
2064                            false, false, 0);
2065       Arg = SpillSlot;
2066       break;
2067     }
2068     }
2069
2070     if (VA.isRegLoc()) {
2071       RegsToPass.push_back(std::make_pair(VA.getLocReg(), Arg));
2072       if (isVarArg && IsWin64) {
2073         // Win64 ABI requires argument XMM reg to be copied to the corresponding
2074         // shadow reg if callee is a varargs function.
2075         unsigned ShadowReg = 0;
2076         switch (VA.getLocReg()) {
2077         case X86::XMM0: ShadowReg = X86::RCX; break;
2078         case X86::XMM1: ShadowReg = X86::RDX; break;
2079         case X86::XMM2: ShadowReg = X86::R8; break;
2080         case X86::XMM3: ShadowReg = X86::R9; break;
2081         }
2082         if (ShadowReg)
2083           RegsToPass.push_back(std::make_pair(ShadowReg, Arg));
2084       }
2085     } else if (!IsSibcall && (!isTailCall || isByVal)) {
2086       assert(VA.isMemLoc());
2087       if (StackPtr.getNode() == 0)
2088         StackPtr = DAG.getCopyFromReg(Chain, dl, X86StackPtr, getPointerTy());
2089       MemOpChains.push_back(LowerMemOpCallTo(Chain, StackPtr, Arg,
2090                                              dl, DAG, VA, Flags));
2091     }
2092   }
2093
2094   if (!MemOpChains.empty())
2095     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
2096                         &MemOpChains[0], MemOpChains.size());
2097
2098   // Build a sequence of copy-to-reg nodes chained together with token chain
2099   // and flag operands which copy the outgoing args into registers.
2100   SDValue InFlag;
2101   // Tail call byval lowering might overwrite argument registers so in case of
2102   // tail call optimization the copies to registers are lowered later.
2103   if (!isTailCall)
2104     for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
2105       Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
2106                                RegsToPass[i].second, InFlag);
2107       InFlag = Chain.getValue(1);
2108     }
2109
2110   if (Subtarget->isPICStyleGOT()) {
2111     // ELF / PIC requires GOT in the EBX register before function calls via PLT
2112     // GOT pointer.
2113     if (!isTailCall) {
2114       Chain = DAG.getCopyToReg(Chain, dl, X86::EBX,
2115                                DAG.getNode(X86ISD::GlobalBaseReg,
2116                                            DebugLoc(), getPointerTy()),
2117                                InFlag);
2118       InFlag = Chain.getValue(1);
2119     } else {
2120       // If we are tail calling and generating PIC/GOT style code load the
2121       // address of the callee into ECX. The value in ecx is used as target of
2122       // the tail jump. This is done to circumvent the ebx/callee-saved problem
2123       // for tail calls on PIC/GOT architectures. Normally we would just put the
2124       // address of GOT into ebx and then call target@PLT. But for tail calls
2125       // ebx would be restored (since ebx is callee saved) before jumping to the
2126       // target@PLT.
2127
2128       // Note: The actual moving to ECX is done further down.
2129       GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee);
2130       if (G && !G->getGlobal()->hasHiddenVisibility() &&
2131           !G->getGlobal()->hasProtectedVisibility())
2132         Callee = LowerGlobalAddress(Callee, DAG);
2133       else if (isa<ExternalSymbolSDNode>(Callee))
2134         Callee = LowerExternalSymbol(Callee, DAG);
2135     }
2136   }
2137
2138   if (Is64Bit && isVarArg && !IsWin64) {
2139     // From AMD64 ABI document:
2140     // For calls that may call functions that use varargs or stdargs
2141     // (prototype-less calls or calls to functions containing ellipsis (...) in
2142     // the declaration) %al is used as hidden argument to specify the number
2143     // of SSE registers used. The contents of %al do not need to match exactly
2144     // the number of registers, but must be an ubound on the number of SSE
2145     // registers used and is in the range 0 - 8 inclusive.
2146
2147     // Count the number of XMM registers allocated.
2148     static const unsigned XMMArgRegs[] = {
2149       X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
2150       X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
2151     };
2152     unsigned NumXMMRegs = CCInfo.getFirstUnallocated(XMMArgRegs, 8);
2153     assert((Subtarget->hasXMM() || !NumXMMRegs)
2154            && "SSE registers cannot be used when SSE is disabled");
2155
2156     Chain = DAG.getCopyToReg(Chain, dl, X86::AL,
2157                              DAG.getConstant(NumXMMRegs, MVT::i8), InFlag);
2158     InFlag = Chain.getValue(1);
2159   }
2160
2161
2162   // For tail calls lower the arguments to the 'real' stack slot.
2163   if (isTailCall) {
2164     // Force all the incoming stack arguments to be loaded from the stack
2165     // before any new outgoing arguments are stored to the stack, because the
2166     // outgoing stack slots may alias the incoming argument stack slots, and
2167     // the alias isn't otherwise explicit. This is slightly more conservative
2168     // than necessary, because it means that each store effectively depends
2169     // on every argument instead of just those arguments it would clobber.
2170     SDValue ArgChain = DAG.getStackArgumentTokenFactor(Chain);
2171
2172     SmallVector<SDValue, 8> MemOpChains2;
2173     SDValue FIN;
2174     int FI = 0;
2175     // Do not flag preceding copytoreg stuff together with the following stuff.
2176     InFlag = SDValue();
2177     if (GuaranteedTailCallOpt) {
2178       for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2179         CCValAssign &VA = ArgLocs[i];
2180         if (VA.isRegLoc())
2181           continue;
2182         assert(VA.isMemLoc());
2183         SDValue Arg = OutVals[i];
2184         ISD::ArgFlagsTy Flags = Outs[i].Flags;
2185         // Create frame index.
2186         int32_t Offset = VA.getLocMemOffset()+FPDiff;
2187         uint32_t OpSize = (VA.getLocVT().getSizeInBits()+7)/8;
2188         FI = MF.getFrameInfo()->CreateFixedObject(OpSize, Offset, true);
2189         FIN = DAG.getFrameIndex(FI, getPointerTy());
2190
2191         if (Flags.isByVal()) {
2192           // Copy relative to framepointer.
2193           SDValue Source = DAG.getIntPtrConstant(VA.getLocMemOffset());
2194           if (StackPtr.getNode() == 0)
2195             StackPtr = DAG.getCopyFromReg(Chain, dl, X86StackPtr,
2196                                           getPointerTy());
2197           Source = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, Source);
2198
2199           MemOpChains2.push_back(CreateCopyOfByValArgument(Source, FIN,
2200                                                            ArgChain,
2201                                                            Flags, DAG, dl));
2202         } else {
2203           // Store relative to framepointer.
2204           MemOpChains2.push_back(
2205             DAG.getStore(ArgChain, dl, Arg, FIN,
2206                          MachinePointerInfo::getFixedStack(FI),
2207                          false, false, 0));
2208         }
2209       }
2210     }
2211
2212     if (!MemOpChains2.empty())
2213       Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
2214                           &MemOpChains2[0], MemOpChains2.size());
2215
2216     // Copy arguments to their registers.
2217     for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
2218       Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
2219                                RegsToPass[i].second, InFlag);
2220       InFlag = Chain.getValue(1);
2221     }
2222     InFlag =SDValue();
2223
2224     // Store the return address to the appropriate stack slot.
2225     Chain = EmitTailCallStoreRetAddr(DAG, MF, Chain, RetAddrFrIdx, Is64Bit,
2226                                      FPDiff, dl);
2227   }
2228
2229   if (getTargetMachine().getCodeModel() == CodeModel::Large) {
2230     assert(Is64Bit && "Large code model is only legal in 64-bit mode.");
2231     // In the 64-bit large code model, we have to make all calls
2232     // through a register, since the call instruction's 32-bit
2233     // pc-relative offset may not be large enough to hold the whole
2234     // address.
2235   } else if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
2236     // If the callee is a GlobalAddress node (quite common, every direct call
2237     // is) turn it into a TargetGlobalAddress node so that legalize doesn't hack
2238     // it.
2239
2240     // We should use extra load for direct calls to dllimported functions in
2241     // non-JIT mode.
2242     const GlobalValue *GV = G->getGlobal();
2243     if (!GV->hasDLLImportLinkage()) {
2244       unsigned char OpFlags = 0;
2245       bool ExtraLoad = false;
2246       unsigned WrapperKind = ISD::DELETED_NODE;
2247
2248       // On ELF targets, in both X86-64 and X86-32 mode, direct calls to
2249       // external symbols most go through the PLT in PIC mode.  If the symbol
2250       // has hidden or protected visibility, or if it is static or local, then
2251       // we don't need to use the PLT - we can directly call it.
2252       if (Subtarget->isTargetELF() &&
2253           getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
2254           GV->hasDefaultVisibility() && !GV->hasLocalLinkage()) {
2255         OpFlags = X86II::MO_PLT;
2256       } else if (Subtarget->isPICStyleStubAny() &&
2257                  (GV->isDeclaration() || GV->isWeakForLinker()) &&
2258                  (!Subtarget->getTargetTriple().isMacOSX() ||
2259                   Subtarget->getTargetTriple().isMacOSXVersionLT(10, 5))) {
2260         // PC-relative references to external symbols should go through $stub,
2261         // unless we're building with the leopard linker or later, which
2262         // automatically synthesizes these stubs.
2263         OpFlags = X86II::MO_DARWIN_STUB;
2264       } else if (Subtarget->isPICStyleRIPRel() &&
2265                  isa<Function>(GV) &&
2266                  cast<Function>(GV)->hasFnAttr(Attribute::NonLazyBind)) {
2267         // If the function is marked as non-lazy, generate an indirect call
2268         // which loads from the GOT directly. This avoids runtime overhead
2269         // at the cost of eager binding (and one extra byte of encoding).
2270         OpFlags = X86II::MO_GOTPCREL;
2271         WrapperKind = X86ISD::WrapperRIP;
2272         ExtraLoad = true;
2273       }
2274
2275       Callee = DAG.getTargetGlobalAddress(GV, dl, getPointerTy(),
2276                                           G->getOffset(), OpFlags);
2277
2278       // Add a wrapper if needed.
2279       if (WrapperKind != ISD::DELETED_NODE)
2280         Callee = DAG.getNode(X86ISD::WrapperRIP, dl, getPointerTy(), Callee);
2281       // Add extra indirection if needed.
2282       if (ExtraLoad)
2283         Callee = DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(), Callee,
2284                              MachinePointerInfo::getGOT(),
2285                              false, false, 0);
2286     }
2287   } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee)) {
2288     unsigned char OpFlags = 0;
2289
2290     // On ELF targets, in either X86-64 or X86-32 mode, direct calls to
2291     // external symbols should go through the PLT.
2292     if (Subtarget->isTargetELF() &&
2293         getTargetMachine().getRelocationModel() == Reloc::PIC_) {
2294       OpFlags = X86II::MO_PLT;
2295     } else if (Subtarget->isPICStyleStubAny() &&
2296                (!Subtarget->getTargetTriple().isMacOSX() ||
2297                 Subtarget->getTargetTriple().isMacOSXVersionLT(10, 5))) {
2298       // PC-relative references to external symbols should go through $stub,
2299       // unless we're building with the leopard linker or later, which
2300       // automatically synthesizes these stubs.
2301       OpFlags = X86II::MO_DARWIN_STUB;
2302     }
2303
2304     Callee = DAG.getTargetExternalSymbol(S->getSymbol(), getPointerTy(),
2305                                          OpFlags);
2306   }
2307
2308   // Returns a chain & a flag for retval copy to use.
2309   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
2310   SmallVector<SDValue, 8> Ops;
2311
2312   if (!IsSibcall && isTailCall) {
2313     Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(NumBytes, true),
2314                            DAG.getIntPtrConstant(0, true), InFlag);
2315     InFlag = Chain.getValue(1);
2316   }
2317
2318   Ops.push_back(Chain);
2319   Ops.push_back(Callee);
2320
2321   if (isTailCall)
2322     Ops.push_back(DAG.getConstant(FPDiff, MVT::i32));
2323
2324   // Add argument registers to the end of the list so that they are known live
2325   // into the call.
2326   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
2327     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
2328                                   RegsToPass[i].second.getValueType()));
2329
2330   // Add an implicit use GOT pointer in EBX.
2331   if (!isTailCall && Subtarget->isPICStyleGOT())
2332     Ops.push_back(DAG.getRegister(X86::EBX, getPointerTy()));
2333
2334   // Add an implicit use of AL for non-Windows x86 64-bit vararg functions.
2335   if (Is64Bit && isVarArg && !IsWin64)
2336     Ops.push_back(DAG.getRegister(X86::AL, MVT::i8));
2337
2338   if (InFlag.getNode())
2339     Ops.push_back(InFlag);
2340
2341   if (isTailCall) {
2342     // We used to do:
2343     //// If this is the first return lowered for this function, add the regs
2344     //// to the liveout set for the function.
2345     // This isn't right, although it's probably harmless on x86; liveouts
2346     // should be computed from returns not tail calls.  Consider a void
2347     // function making a tail call to a function returning int.
2348     return DAG.getNode(X86ISD::TC_RETURN, dl,
2349                        NodeTys, &Ops[0], Ops.size());
2350   }
2351
2352   Chain = DAG.getNode(X86ISD::CALL, dl, NodeTys, &Ops[0], Ops.size());
2353   InFlag = Chain.getValue(1);
2354
2355   // Create the CALLSEQ_END node.
2356   unsigned NumBytesForCalleeToPush;
2357   if (X86::isCalleePop(CallConv, Is64Bit, isVarArg, GuaranteedTailCallOpt))
2358     NumBytesForCalleeToPush = NumBytes;    // Callee pops everything
2359   else if (!Is64Bit && !IsTailCallConvention(CallConv) && IsStructRet)
2360     // If this is a call to a struct-return function, the callee
2361     // pops the hidden struct pointer, so we have to push it back.
2362     // This is common for Darwin/X86, Linux & Mingw32 targets.
2363     NumBytesForCalleeToPush = 4;
2364   else
2365     NumBytesForCalleeToPush = 0;  // Callee pops nothing.
2366
2367   // Returns a flag for retval copy to use.
2368   if (!IsSibcall) {
2369     Chain = DAG.getCALLSEQ_END(Chain,
2370                                DAG.getIntPtrConstant(NumBytes, true),
2371                                DAG.getIntPtrConstant(NumBytesForCalleeToPush,
2372                                                      true),
2373                                InFlag);
2374     InFlag = Chain.getValue(1);
2375   }
2376
2377   // Handle result values, copying them out of physregs into vregs that we
2378   // return.
2379   return LowerCallResult(Chain, InFlag, CallConv, isVarArg,
2380                          Ins, dl, DAG, InVals);
2381 }
2382
2383
2384 //===----------------------------------------------------------------------===//
2385 //                Fast Calling Convention (tail call) implementation
2386 //===----------------------------------------------------------------------===//
2387
2388 //  Like std call, callee cleans arguments, convention except that ECX is
2389 //  reserved for storing the tail called function address. Only 2 registers are
2390 //  free for argument passing (inreg). Tail call optimization is performed
2391 //  provided:
2392 //                * tailcallopt is enabled
2393 //                * caller/callee are fastcc
2394 //  On X86_64 architecture with GOT-style position independent code only local
2395 //  (within module) calls are supported at the moment.
2396 //  To keep the stack aligned according to platform abi the function
2397 //  GetAlignedArgumentStackSize ensures that argument delta is always multiples
2398 //  of stack alignment. (Dynamic linkers need this - darwin's dyld for example)
2399 //  If a tail called function callee has more arguments than the caller the
2400 //  caller needs to make sure that there is room to move the RETADDR to. This is
2401 //  achieved by reserving an area the size of the argument delta right after the
2402 //  original REtADDR, but before the saved framepointer or the spilled registers
2403 //  e.g. caller(arg1, arg2) calls callee(arg1, arg2,arg3,arg4)
2404 //  stack layout:
2405 //    arg1
2406 //    arg2
2407 //    RETADDR
2408 //    [ new RETADDR
2409 //      move area ]
2410 //    (possible EBP)
2411 //    ESI
2412 //    EDI
2413 //    local1 ..
2414
2415 /// GetAlignedArgumentStackSize - Make the stack size align e.g 16n + 12 aligned
2416 /// for a 16 byte align requirement.
2417 unsigned
2418 X86TargetLowering::GetAlignedArgumentStackSize(unsigned StackSize,
2419                                                SelectionDAG& DAG) const {
2420   MachineFunction &MF = DAG.getMachineFunction();
2421   const TargetMachine &TM = MF.getTarget();
2422   const TargetFrameLowering &TFI = *TM.getFrameLowering();
2423   unsigned StackAlignment = TFI.getStackAlignment();
2424   uint64_t AlignMask = StackAlignment - 1;
2425   int64_t Offset = StackSize;
2426   uint64_t SlotSize = TD->getPointerSize();
2427   if ( (Offset & AlignMask) <= (StackAlignment - SlotSize) ) {
2428     // Number smaller than 12 so just add the difference.
2429     Offset += ((StackAlignment - SlotSize) - (Offset & AlignMask));
2430   } else {
2431     // Mask out lower bits, add stackalignment once plus the 12 bytes.
2432     Offset = ((~AlignMask) & Offset) + StackAlignment +
2433       (StackAlignment-SlotSize);
2434   }
2435   return Offset;
2436 }
2437
2438 /// MatchingStackOffset - Return true if the given stack call argument is
2439 /// already available in the same position (relatively) of the caller's
2440 /// incoming argument stack.
2441 static
2442 bool MatchingStackOffset(SDValue Arg, unsigned Offset, ISD::ArgFlagsTy Flags,
2443                          MachineFrameInfo *MFI, const MachineRegisterInfo *MRI,
2444                          const X86InstrInfo *TII) {
2445   unsigned Bytes = Arg.getValueType().getSizeInBits() / 8;
2446   int FI = INT_MAX;
2447   if (Arg.getOpcode() == ISD::CopyFromReg) {
2448     unsigned VR = cast<RegisterSDNode>(Arg.getOperand(1))->getReg();
2449     if (!TargetRegisterInfo::isVirtualRegister(VR))
2450       return false;
2451     MachineInstr *Def = MRI->getVRegDef(VR);
2452     if (!Def)
2453       return false;
2454     if (!Flags.isByVal()) {
2455       if (!TII->isLoadFromStackSlot(Def, FI))
2456         return false;
2457     } else {
2458       unsigned Opcode = Def->getOpcode();
2459       if ((Opcode == X86::LEA32r || Opcode == X86::LEA64r) &&
2460           Def->getOperand(1).isFI()) {
2461         FI = Def->getOperand(1).getIndex();
2462         Bytes = Flags.getByValSize();
2463       } else
2464         return false;
2465     }
2466   } else if (LoadSDNode *Ld = dyn_cast<LoadSDNode>(Arg)) {
2467     if (Flags.isByVal())
2468       // ByVal argument is passed in as a pointer but it's now being
2469       // dereferenced. e.g.
2470       // define @foo(%struct.X* %A) {
2471       //   tail call @bar(%struct.X* byval %A)
2472       // }
2473       return false;
2474     SDValue Ptr = Ld->getBasePtr();
2475     FrameIndexSDNode *FINode = dyn_cast<FrameIndexSDNode>(Ptr);
2476     if (!FINode)
2477       return false;
2478     FI = FINode->getIndex();
2479   } else if (Arg.getOpcode() == ISD::FrameIndex && Flags.isByVal()) {
2480     FrameIndexSDNode *FINode = cast<FrameIndexSDNode>(Arg);
2481     FI = FINode->getIndex();
2482     Bytes = Flags.getByValSize();
2483   } else
2484     return false;
2485
2486   assert(FI != INT_MAX);
2487   if (!MFI->isFixedObjectIndex(FI))
2488     return false;
2489   return Offset == MFI->getObjectOffset(FI) && Bytes == MFI->getObjectSize(FI);
2490 }
2491
2492 /// IsEligibleForTailCallOptimization - Check whether the call is eligible
2493 /// for tail call optimization. Targets which want to do tail call
2494 /// optimization should implement this function.
2495 bool
2496 X86TargetLowering::IsEligibleForTailCallOptimization(SDValue Callee,
2497                                                      CallingConv::ID CalleeCC,
2498                                                      bool isVarArg,
2499                                                      bool isCalleeStructRet,
2500                                                      bool isCallerStructRet,
2501                                     const SmallVectorImpl<ISD::OutputArg> &Outs,
2502                                     const SmallVectorImpl<SDValue> &OutVals,
2503                                     const SmallVectorImpl<ISD::InputArg> &Ins,
2504                                                      SelectionDAG& DAG) const {
2505   if (!IsTailCallConvention(CalleeCC) &&
2506       CalleeCC != CallingConv::C)
2507     return false;
2508
2509   // If -tailcallopt is specified, make fastcc functions tail-callable.
2510   const MachineFunction &MF = DAG.getMachineFunction();
2511   const Function *CallerF = DAG.getMachineFunction().getFunction();
2512   CallingConv::ID CallerCC = CallerF->getCallingConv();
2513   bool CCMatch = CallerCC == CalleeCC;
2514
2515   if (GuaranteedTailCallOpt) {
2516     if (IsTailCallConvention(CalleeCC) && CCMatch)
2517       return true;
2518     return false;
2519   }
2520
2521   // Look for obvious safe cases to perform tail call optimization that do not
2522   // require ABI changes. This is what gcc calls sibcall.
2523
2524   // Can't do sibcall if stack needs to be dynamically re-aligned. PEI needs to
2525   // emit a special epilogue.
2526   if (RegInfo->needsStackRealignment(MF))
2527     return false;
2528
2529   // Also avoid sibcall optimization if either caller or callee uses struct
2530   // return semantics.
2531   if (isCalleeStructRet || isCallerStructRet)
2532     return false;
2533
2534   // An stdcall caller is expected to clean up its arguments; the callee
2535   // isn't going to do that.
2536   if (!CCMatch && CallerCC==CallingConv::X86_StdCall)
2537     return false;
2538
2539   // Do not sibcall optimize vararg calls unless all arguments are passed via
2540   // registers.
2541   if (isVarArg && !Outs.empty()) {
2542
2543     // Optimizing for varargs on Win64 is unlikely to be safe without
2544     // additional testing.
2545     if (Subtarget->isTargetWin64())
2546       return false;
2547
2548     SmallVector<CCValAssign, 16> ArgLocs;
2549     CCState CCInfo(CalleeCC, isVarArg, DAG.getMachineFunction(),
2550                    getTargetMachine(), ArgLocs, *DAG.getContext());
2551
2552     CCInfo.AnalyzeCallOperands(Outs, CC_X86);
2553     for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i)
2554       if (!ArgLocs[i].isRegLoc())
2555         return false;
2556   }
2557
2558   // If the call result is in ST0 / ST1, it needs to be popped off the x87 stack.
2559   // Therefore if it's not used by the call it is not safe to optimize this into
2560   // a sibcall.
2561   bool Unused = false;
2562   for (unsigned i = 0, e = Ins.size(); i != e; ++i) {
2563     if (!Ins[i].Used) {
2564       Unused = true;
2565       break;
2566     }
2567   }
2568   if (Unused) {
2569     SmallVector<CCValAssign, 16> RVLocs;
2570     CCState CCInfo(CalleeCC, false, DAG.getMachineFunction(),
2571                    getTargetMachine(), RVLocs, *DAG.getContext());
2572     CCInfo.AnalyzeCallResult(Ins, RetCC_X86);
2573     for (unsigned i = 0, e = RVLocs.size(); i != e; ++i) {
2574       CCValAssign &VA = RVLocs[i];
2575       if (VA.getLocReg() == X86::ST0 || VA.getLocReg() == X86::ST1)
2576         return false;
2577     }
2578   }
2579
2580   // If the calling conventions do not match, then we'd better make sure the
2581   // results are returned in the same way as what the caller expects.
2582   if (!CCMatch) {
2583     SmallVector<CCValAssign, 16> RVLocs1;
2584     CCState CCInfo1(CalleeCC, false, DAG.getMachineFunction(),
2585                     getTargetMachine(), RVLocs1, *DAG.getContext());
2586     CCInfo1.AnalyzeCallResult(Ins, RetCC_X86);
2587
2588     SmallVector<CCValAssign, 16> RVLocs2;
2589     CCState CCInfo2(CallerCC, false, DAG.getMachineFunction(),
2590                     getTargetMachine(), RVLocs2, *DAG.getContext());
2591     CCInfo2.AnalyzeCallResult(Ins, RetCC_X86);
2592
2593     if (RVLocs1.size() != RVLocs2.size())
2594       return false;
2595     for (unsigned i = 0, e = RVLocs1.size(); i != e; ++i) {
2596       if (RVLocs1[i].isRegLoc() != RVLocs2[i].isRegLoc())
2597         return false;
2598       if (RVLocs1[i].getLocInfo() != RVLocs2[i].getLocInfo())
2599         return false;
2600       if (RVLocs1[i].isRegLoc()) {
2601         if (RVLocs1[i].getLocReg() != RVLocs2[i].getLocReg())
2602           return false;
2603       } else {
2604         if (RVLocs1[i].getLocMemOffset() != RVLocs2[i].getLocMemOffset())
2605           return false;
2606       }
2607     }
2608   }
2609
2610   // If the callee takes no arguments then go on to check the results of the
2611   // call.
2612   if (!Outs.empty()) {
2613     // Check if stack adjustment is needed. For now, do not do this if any
2614     // argument is passed on the stack.
2615     SmallVector<CCValAssign, 16> ArgLocs;
2616     CCState CCInfo(CalleeCC, isVarArg, DAG.getMachineFunction(),
2617                    getTargetMachine(), ArgLocs, *DAG.getContext());
2618
2619     // Allocate shadow area for Win64
2620     if (Subtarget->isTargetWin64()) {
2621       CCInfo.AllocateStack(32, 8);
2622     }
2623
2624     CCInfo.AnalyzeCallOperands(Outs, CC_X86);
2625     if (CCInfo.getNextStackOffset()) {
2626       MachineFunction &MF = DAG.getMachineFunction();
2627       if (MF.getInfo<X86MachineFunctionInfo>()->getBytesToPopOnReturn())
2628         return false;
2629
2630       // Check if the arguments are already laid out in the right way as
2631       // the caller's fixed stack objects.
2632       MachineFrameInfo *MFI = MF.getFrameInfo();
2633       const MachineRegisterInfo *MRI = &MF.getRegInfo();
2634       const X86InstrInfo *TII =
2635         ((X86TargetMachine&)getTargetMachine()).getInstrInfo();
2636       for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2637         CCValAssign &VA = ArgLocs[i];
2638         SDValue Arg = OutVals[i];
2639         ISD::ArgFlagsTy Flags = Outs[i].Flags;
2640         if (VA.getLocInfo() == CCValAssign::Indirect)
2641           return false;
2642         if (!VA.isRegLoc()) {
2643           if (!MatchingStackOffset(Arg, VA.getLocMemOffset(), Flags,
2644                                    MFI, MRI, TII))
2645             return false;
2646         }
2647       }
2648     }
2649
2650     // If the tailcall address may be in a register, then make sure it's
2651     // possible to register allocate for it. In 32-bit, the call address can
2652     // only target EAX, EDX, or ECX since the tail call must be scheduled after
2653     // callee-saved registers are restored. These happen to be the same
2654     // registers used to pass 'inreg' arguments so watch out for those.
2655     if (!Subtarget->is64Bit() &&
2656         !isa<GlobalAddressSDNode>(Callee) &&
2657         !isa<ExternalSymbolSDNode>(Callee)) {
2658       unsigned NumInRegs = 0;
2659       for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2660         CCValAssign &VA = ArgLocs[i];
2661         if (!VA.isRegLoc())
2662           continue;
2663         unsigned Reg = VA.getLocReg();
2664         switch (Reg) {
2665         default: break;
2666         case X86::EAX: case X86::EDX: case X86::ECX:
2667           if (++NumInRegs == 3)
2668             return false;
2669           break;
2670         }
2671       }
2672     }
2673   }
2674
2675   return true;
2676 }
2677
2678 FastISel *
2679 X86TargetLowering::createFastISel(FunctionLoweringInfo &funcInfo) const {
2680   return X86::createFastISel(funcInfo);
2681 }
2682
2683
2684 //===----------------------------------------------------------------------===//
2685 //                           Other Lowering Hooks
2686 //===----------------------------------------------------------------------===//
2687
2688 static bool MayFoldLoad(SDValue Op) {
2689   return Op.hasOneUse() && ISD::isNormalLoad(Op.getNode());
2690 }
2691
2692 static bool MayFoldIntoStore(SDValue Op) {
2693   return Op.hasOneUse() && ISD::isNormalStore(*Op.getNode()->use_begin());
2694 }
2695
2696 static bool isTargetShuffle(unsigned Opcode) {
2697   switch(Opcode) {
2698   default: return false;
2699   case X86ISD::PSHUFD:
2700   case X86ISD::PSHUFHW:
2701   case X86ISD::PSHUFLW:
2702   case X86ISD::SHUFPD:
2703   case X86ISD::PALIGN:
2704   case X86ISD::SHUFPS:
2705   case X86ISD::MOVLHPS:
2706   case X86ISD::MOVLHPD:
2707   case X86ISD::MOVHLPS:
2708   case X86ISD::MOVLPS:
2709   case X86ISD::MOVLPD:
2710   case X86ISD::MOVSHDUP:
2711   case X86ISD::MOVSLDUP:
2712   case X86ISD::MOVDDUP:
2713   case X86ISD::MOVSS:
2714   case X86ISD::MOVSD:
2715   case X86ISD::UNPCKLPS:
2716   case X86ISD::UNPCKLPD:
2717   case X86ISD::VUNPCKLPSY:
2718   case X86ISD::VUNPCKLPDY:
2719   case X86ISD::PUNPCKLWD:
2720   case X86ISD::PUNPCKLBW:
2721   case X86ISD::PUNPCKLDQ:
2722   case X86ISD::PUNPCKLQDQ:
2723   case X86ISD::UNPCKHPS:
2724   case X86ISD::UNPCKHPD:
2725   case X86ISD::VUNPCKHPSY:
2726   case X86ISD::VUNPCKHPDY:
2727   case X86ISD::PUNPCKHWD:
2728   case X86ISD::PUNPCKHBW:
2729   case X86ISD::PUNPCKHDQ:
2730   case X86ISD::PUNPCKHQDQ:
2731   case X86ISD::VPERMILPS:
2732   case X86ISD::VPERMILPSY:
2733   case X86ISD::VPERMILPD:
2734   case X86ISD::VPERMILPDY:
2735     return true;
2736   }
2737   return false;
2738 }
2739
2740 static SDValue getTargetShuffleNode(unsigned Opc, DebugLoc dl, EVT VT,
2741                                                SDValue V1, SelectionDAG &DAG) {
2742   switch(Opc) {
2743   default: llvm_unreachable("Unknown x86 shuffle node");
2744   case X86ISD::MOVSHDUP:
2745   case X86ISD::MOVSLDUP:
2746   case X86ISD::MOVDDUP:
2747     return DAG.getNode(Opc, dl, VT, V1);
2748   }
2749
2750   return SDValue();
2751 }
2752
2753 static SDValue getTargetShuffleNode(unsigned Opc, DebugLoc dl, EVT VT,
2754                           SDValue V1, unsigned TargetMask, SelectionDAG &DAG) {
2755   switch(Opc) {
2756   default: llvm_unreachable("Unknown x86 shuffle node");
2757   case X86ISD::PSHUFD:
2758   case X86ISD::PSHUFHW:
2759   case X86ISD::PSHUFLW:
2760   case X86ISD::VPERMILPS:
2761   case X86ISD::VPERMILPSY:
2762   case X86ISD::VPERMILPD:
2763   case X86ISD::VPERMILPDY:
2764     return DAG.getNode(Opc, dl, VT, V1, DAG.getConstant(TargetMask, MVT::i8));
2765   }
2766
2767   return SDValue();
2768 }
2769
2770 static SDValue getTargetShuffleNode(unsigned Opc, DebugLoc dl, EVT VT,
2771                SDValue V1, SDValue V2, unsigned TargetMask, SelectionDAG &DAG) {
2772   switch(Opc) {
2773   default: llvm_unreachable("Unknown x86 shuffle node");
2774   case X86ISD::PALIGN:
2775   case X86ISD::SHUFPD:
2776   case X86ISD::SHUFPS:
2777     return DAG.getNode(Opc, dl, VT, V1, V2,
2778                        DAG.getConstant(TargetMask, MVT::i8));
2779   }
2780   return SDValue();
2781 }
2782
2783 static SDValue getTargetShuffleNode(unsigned Opc, DebugLoc dl, EVT VT,
2784                                     SDValue V1, SDValue V2, SelectionDAG &DAG) {
2785   switch(Opc) {
2786   default: llvm_unreachable("Unknown x86 shuffle node");
2787   case X86ISD::MOVLHPS:
2788   case X86ISD::MOVLHPD:
2789   case X86ISD::MOVHLPS:
2790   case X86ISD::MOVLPS:
2791   case X86ISD::MOVLPD:
2792   case X86ISD::MOVSS:
2793   case X86ISD::MOVSD:
2794   case X86ISD::UNPCKLPS:
2795   case X86ISD::UNPCKLPD:
2796   case X86ISD::VUNPCKLPSY:
2797   case X86ISD::VUNPCKLPDY:
2798   case X86ISD::PUNPCKLWD:
2799   case X86ISD::PUNPCKLBW:
2800   case X86ISD::PUNPCKLDQ:
2801   case X86ISD::PUNPCKLQDQ:
2802   case X86ISD::UNPCKHPS:
2803   case X86ISD::UNPCKHPD:
2804   case X86ISD::VUNPCKHPSY:
2805   case X86ISD::VUNPCKHPDY:
2806   case X86ISD::PUNPCKHWD:
2807   case X86ISD::PUNPCKHBW:
2808   case X86ISD::PUNPCKHDQ:
2809   case X86ISD::PUNPCKHQDQ:
2810     return DAG.getNode(Opc, dl, VT, V1, V2);
2811   }
2812   return SDValue();
2813 }
2814
2815 SDValue X86TargetLowering::getReturnAddressFrameIndex(SelectionDAG &DAG) const {
2816   MachineFunction &MF = DAG.getMachineFunction();
2817   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
2818   int ReturnAddrIndex = FuncInfo->getRAIndex();
2819
2820   if (ReturnAddrIndex == 0) {
2821     // Set up a frame object for the return address.
2822     uint64_t SlotSize = TD->getPointerSize();
2823     ReturnAddrIndex = MF.getFrameInfo()->CreateFixedObject(SlotSize, -SlotSize,
2824                                                            false);
2825     FuncInfo->setRAIndex(ReturnAddrIndex);
2826   }
2827
2828   return DAG.getFrameIndex(ReturnAddrIndex, getPointerTy());
2829 }
2830
2831
2832 bool X86::isOffsetSuitableForCodeModel(int64_t Offset, CodeModel::Model M,
2833                                        bool hasSymbolicDisplacement) {
2834   // Offset should fit into 32 bit immediate field.
2835   if (!isInt<32>(Offset))
2836     return false;
2837
2838   // If we don't have a symbolic displacement - we don't have any extra
2839   // restrictions.
2840   if (!hasSymbolicDisplacement)
2841     return true;
2842
2843   // FIXME: Some tweaks might be needed for medium code model.
2844   if (M != CodeModel::Small && M != CodeModel::Kernel)
2845     return false;
2846
2847   // For small code model we assume that latest object is 16MB before end of 31
2848   // bits boundary. We may also accept pretty large negative constants knowing
2849   // that all objects are in the positive half of address space.
2850   if (M == CodeModel::Small && Offset < 16*1024*1024)
2851     return true;
2852
2853   // For kernel code model we know that all object resist in the negative half
2854   // of 32bits address space. We may not accept negative offsets, since they may
2855   // be just off and we may accept pretty large positive ones.
2856   if (M == CodeModel::Kernel && Offset > 0)
2857     return true;
2858
2859   return false;
2860 }
2861
2862 /// isCalleePop - Determines whether the callee is required to pop its
2863 /// own arguments. Callee pop is necessary to support tail calls.
2864 bool X86::isCalleePop(CallingConv::ID CallingConv,
2865                       bool is64Bit, bool IsVarArg, bool TailCallOpt) {
2866   if (IsVarArg)
2867     return false;
2868
2869   switch (CallingConv) {
2870   default:
2871     return false;
2872   case CallingConv::X86_StdCall:
2873     return !is64Bit;
2874   case CallingConv::X86_FastCall:
2875     return !is64Bit;
2876   case CallingConv::X86_ThisCall:
2877     return !is64Bit;
2878   case CallingConv::Fast:
2879     return TailCallOpt;
2880   case CallingConv::GHC:
2881     return TailCallOpt;
2882   }
2883 }
2884
2885 /// TranslateX86CC - do a one to one translation of a ISD::CondCode to the X86
2886 /// specific condition code, returning the condition code and the LHS/RHS of the
2887 /// comparison to make.
2888 static unsigned TranslateX86CC(ISD::CondCode SetCCOpcode, bool isFP,
2889                                SDValue &LHS, SDValue &RHS, SelectionDAG &DAG) {
2890   if (!isFP) {
2891     if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(RHS)) {
2892       if (SetCCOpcode == ISD::SETGT && RHSC->isAllOnesValue()) {
2893         // X > -1   -> X == 0, jump !sign.
2894         RHS = DAG.getConstant(0, RHS.getValueType());
2895         return X86::COND_NS;
2896       } else if (SetCCOpcode == ISD::SETLT && RHSC->isNullValue()) {
2897         // X < 0   -> X == 0, jump on sign.
2898         return X86::COND_S;
2899       } else if (SetCCOpcode == ISD::SETLT && RHSC->getZExtValue() == 1) {
2900         // X < 1   -> X <= 0
2901         RHS = DAG.getConstant(0, RHS.getValueType());
2902         return X86::COND_LE;
2903       }
2904     }
2905
2906     switch (SetCCOpcode) {
2907     default: llvm_unreachable("Invalid integer condition!");
2908     case ISD::SETEQ:  return X86::COND_E;
2909     case ISD::SETGT:  return X86::COND_G;
2910     case ISD::SETGE:  return X86::COND_GE;
2911     case ISD::SETLT:  return X86::COND_L;
2912     case ISD::SETLE:  return X86::COND_LE;
2913     case ISD::SETNE:  return X86::COND_NE;
2914     case ISD::SETULT: return X86::COND_B;
2915     case ISD::SETUGT: return X86::COND_A;
2916     case ISD::SETULE: return X86::COND_BE;
2917     case ISD::SETUGE: return X86::COND_AE;
2918     }
2919   }
2920
2921   // First determine if it is required or is profitable to flip the operands.
2922
2923   // If LHS is a foldable load, but RHS is not, flip the condition.
2924   if (ISD::isNON_EXTLoad(LHS.getNode()) &&
2925       !ISD::isNON_EXTLoad(RHS.getNode())) {
2926     SetCCOpcode = getSetCCSwappedOperands(SetCCOpcode);
2927     std::swap(LHS, RHS);
2928   }
2929
2930   switch (SetCCOpcode) {
2931   default: break;
2932   case ISD::SETOLT:
2933   case ISD::SETOLE:
2934   case ISD::SETUGT:
2935   case ISD::SETUGE:
2936     std::swap(LHS, RHS);
2937     break;
2938   }
2939
2940   // On a floating point condition, the flags are set as follows:
2941   // ZF  PF  CF   op
2942   //  0 | 0 | 0 | X > Y
2943   //  0 | 0 | 1 | X < Y
2944   //  1 | 0 | 0 | X == Y
2945   //  1 | 1 | 1 | unordered
2946   switch (SetCCOpcode) {
2947   default: llvm_unreachable("Condcode should be pre-legalized away");
2948   case ISD::SETUEQ:
2949   case ISD::SETEQ:   return X86::COND_E;
2950   case ISD::SETOLT:              // flipped
2951   case ISD::SETOGT:
2952   case ISD::SETGT:   return X86::COND_A;
2953   case ISD::SETOLE:              // flipped
2954   case ISD::SETOGE:
2955   case ISD::SETGE:   return X86::COND_AE;
2956   case ISD::SETUGT:              // flipped
2957   case ISD::SETULT:
2958   case ISD::SETLT:   return X86::COND_B;
2959   case ISD::SETUGE:              // flipped
2960   case ISD::SETULE:
2961   case ISD::SETLE:   return X86::COND_BE;
2962   case ISD::SETONE:
2963   case ISD::SETNE:   return X86::COND_NE;
2964   case ISD::SETUO:   return X86::COND_P;
2965   case ISD::SETO:    return X86::COND_NP;
2966   case ISD::SETOEQ:
2967   case ISD::SETUNE:  return X86::COND_INVALID;
2968   }
2969 }
2970
2971 /// hasFPCMov - is there a floating point cmov for the specific X86 condition
2972 /// code. Current x86 isa includes the following FP cmov instructions:
2973 /// fcmovb, fcomvbe, fcomve, fcmovu, fcmovae, fcmova, fcmovne, fcmovnu.
2974 static bool hasFPCMov(unsigned X86CC) {
2975   switch (X86CC) {
2976   default:
2977     return false;
2978   case X86::COND_B:
2979   case X86::COND_BE:
2980   case X86::COND_E:
2981   case X86::COND_P:
2982   case X86::COND_A:
2983   case X86::COND_AE:
2984   case X86::COND_NE:
2985   case X86::COND_NP:
2986     return true;
2987   }
2988 }
2989
2990 /// isFPImmLegal - Returns true if the target can instruction select the
2991 /// specified FP immediate natively. If false, the legalizer will
2992 /// materialize the FP immediate as a load from a constant pool.
2993 bool X86TargetLowering::isFPImmLegal(const APFloat &Imm, EVT VT) const {
2994   for (unsigned i = 0, e = LegalFPImmediates.size(); i != e; ++i) {
2995     if (Imm.bitwiseIsEqual(LegalFPImmediates[i]))
2996       return true;
2997   }
2998   return false;
2999 }
3000
3001 /// isUndefOrInRange - Return true if Val is undef or if its value falls within
3002 /// the specified range (L, H].
3003 static bool isUndefOrInRange(int Val, int Low, int Hi) {
3004   return (Val < 0) || (Val >= Low && Val < Hi);
3005 }
3006
3007 /// isUndefOrEqual - Val is either less than zero (undef) or equal to the
3008 /// specified value.
3009 static bool isUndefOrEqual(int Val, int CmpVal) {
3010   if (Val < 0 || Val == CmpVal)
3011     return true;
3012   return false;
3013 }
3014
3015 /// isPSHUFDMask - Return true if the node specifies a shuffle of elements that
3016 /// is suitable for input to PSHUFD or PSHUFW.  That is, it doesn't reference
3017 /// the second operand.
3018 static bool isPSHUFDMask(const SmallVectorImpl<int> &Mask, EVT VT) {
3019   if (VT == MVT::v4f32 || VT == MVT::v4i32 )
3020     return (Mask[0] < 4 && Mask[1] < 4 && Mask[2] < 4 && Mask[3] < 4);
3021   if (VT == MVT::v2f64 || VT == MVT::v2i64)
3022     return (Mask[0] < 2 && Mask[1] < 2);
3023   return false;
3024 }
3025
3026 bool X86::isPSHUFDMask(ShuffleVectorSDNode *N) {
3027   SmallVector<int, 8> M;
3028   N->getMask(M);
3029   return ::isPSHUFDMask(M, N->getValueType(0));
3030 }
3031
3032 /// isPSHUFHWMask - Return true if the node specifies a shuffle of elements that
3033 /// is suitable for input to PSHUFHW.
3034 static bool isPSHUFHWMask(const SmallVectorImpl<int> &Mask, EVT VT) {
3035   if (VT != MVT::v8i16)
3036     return false;
3037
3038   // Lower quadword copied in order or undef.
3039   for (int i = 0; i != 4; ++i)
3040     if (Mask[i] >= 0 && Mask[i] != i)
3041       return false;
3042
3043   // Upper quadword shuffled.
3044   for (int i = 4; i != 8; ++i)
3045     if (Mask[i] >= 0 && (Mask[i] < 4 || Mask[i] > 7))
3046       return false;
3047
3048   return true;
3049 }
3050
3051 bool X86::isPSHUFHWMask(ShuffleVectorSDNode *N) {
3052   SmallVector<int, 8> M;
3053   N->getMask(M);
3054   return ::isPSHUFHWMask(M, N->getValueType(0));
3055 }
3056
3057 /// isPSHUFLWMask - Return true if the node specifies a shuffle of elements that
3058 /// is suitable for input to PSHUFLW.
3059 static bool isPSHUFLWMask(const SmallVectorImpl<int> &Mask, EVT VT) {
3060   if (VT != MVT::v8i16)
3061     return false;
3062
3063   // Upper quadword copied in order.
3064   for (int i = 4; i != 8; ++i)
3065     if (Mask[i] >= 0 && Mask[i] != i)
3066       return false;
3067
3068   // Lower quadword shuffled.
3069   for (int i = 0; i != 4; ++i)
3070     if (Mask[i] >= 4)
3071       return false;
3072
3073   return true;
3074 }
3075
3076 bool X86::isPSHUFLWMask(ShuffleVectorSDNode *N) {
3077   SmallVector<int, 8> M;
3078   N->getMask(M);
3079   return ::isPSHUFLWMask(M, N->getValueType(0));
3080 }
3081
3082 /// isPALIGNRMask - Return true if the node specifies a shuffle of elements that
3083 /// is suitable for input to PALIGNR.
3084 static bool isPALIGNRMask(const SmallVectorImpl<int> &Mask, EVT VT,
3085                           bool hasSSSE3) {
3086   int i, e = VT.getVectorNumElements();
3087   if (VT.getSizeInBits() != 128 && VT.getSizeInBits() != 64)
3088     return false;
3089
3090   // Do not handle v2i64 / v2f64 shuffles with palignr.
3091   if (e < 4 || !hasSSSE3)
3092     return false;
3093
3094   for (i = 0; i != e; ++i)
3095     if (Mask[i] >= 0)
3096       break;
3097
3098   // All undef, not a palignr.
3099   if (i == e)
3100     return false;
3101
3102   // Make sure we're shifting in the right direction.
3103   if (Mask[i] <= i)
3104     return false;
3105
3106   int s = Mask[i] - i;
3107
3108   // Check the rest of the elements to see if they are consecutive.
3109   for (++i; i != e; ++i) {
3110     int m = Mask[i];
3111     if (m >= 0 && m != s+i)
3112       return false;
3113   }
3114   return true;
3115 }
3116
3117 /// isSHUFPMask - Return true if the specified VECTOR_SHUFFLE operand
3118 /// specifies a shuffle of elements that is suitable for input to SHUFP*.
3119 static bool isSHUFPMask(const SmallVectorImpl<int> &Mask, EVT VT) {
3120   int NumElems = VT.getVectorNumElements();
3121   if (NumElems != 2 && NumElems != 4)
3122     return false;
3123
3124   int Half = NumElems / 2;
3125   for (int i = 0; i < Half; ++i)
3126     if (!isUndefOrInRange(Mask[i], 0, NumElems))
3127       return false;
3128   for (int i = Half; i < NumElems; ++i)
3129     if (!isUndefOrInRange(Mask[i], NumElems, NumElems*2))
3130       return false;
3131
3132   return true;
3133 }
3134
3135 bool X86::isSHUFPMask(ShuffleVectorSDNode *N) {
3136   SmallVector<int, 8> M;
3137   N->getMask(M);
3138   return ::isSHUFPMask(M, N->getValueType(0));
3139 }
3140
3141 /// isCommutedSHUFP - Returns true if the shuffle mask is exactly
3142 /// the reverse of what x86 shuffles want. x86 shuffles requires the lower
3143 /// half elements to come from vector 1 (which would equal the dest.) and
3144 /// the upper half to come from vector 2.
3145 static bool isCommutedSHUFPMask(const SmallVectorImpl<int> &Mask, EVT VT) {
3146   int NumElems = VT.getVectorNumElements();
3147
3148   if (NumElems != 2 && NumElems != 4)
3149     return false;
3150
3151   int Half = NumElems / 2;
3152   for (int i = 0; i < Half; ++i)
3153     if (!isUndefOrInRange(Mask[i], NumElems, NumElems*2))
3154       return false;
3155   for (int i = Half; i < NumElems; ++i)
3156     if (!isUndefOrInRange(Mask[i], 0, NumElems))
3157       return false;
3158   return true;
3159 }
3160
3161 static bool isCommutedSHUFP(ShuffleVectorSDNode *N) {
3162   SmallVector<int, 8> M;
3163   N->getMask(M);
3164   return isCommutedSHUFPMask(M, N->getValueType(0));
3165 }
3166
3167 /// isMOVHLPSMask - Return true if the specified VECTOR_SHUFFLE operand
3168 /// specifies a shuffle of elements that is suitable for input to MOVHLPS.
3169 bool X86::isMOVHLPSMask(ShuffleVectorSDNode *N) {
3170   EVT VT = N->getValueType(0);
3171   unsigned NumElems = VT.getVectorNumElements();
3172
3173   if (VT.getSizeInBits() != 128)
3174     return false;
3175
3176   if (NumElems != 4)
3177     return false;
3178
3179   // Expect bit0 == 6, bit1 == 7, bit2 == 2, bit3 == 3
3180   return isUndefOrEqual(N->getMaskElt(0), 6) &&
3181          isUndefOrEqual(N->getMaskElt(1), 7) &&
3182          isUndefOrEqual(N->getMaskElt(2), 2) &&
3183          isUndefOrEqual(N->getMaskElt(3), 3);
3184 }
3185
3186 /// isMOVHLPS_v_undef_Mask - Special case of isMOVHLPSMask for canonical form
3187 /// of vector_shuffle v, v, <2, 3, 2, 3>, i.e. vector_shuffle v, undef,
3188 /// <2, 3, 2, 3>
3189 bool X86::isMOVHLPS_v_undef_Mask(ShuffleVectorSDNode *N) {
3190   EVT VT = N->getValueType(0);
3191   unsigned NumElems = VT.getVectorNumElements();
3192
3193   if (VT.getSizeInBits() != 128)
3194     return false;
3195
3196   if (NumElems != 4)
3197     return false;
3198
3199   return isUndefOrEqual(N->getMaskElt(0), 2) &&
3200          isUndefOrEqual(N->getMaskElt(1), 3) &&
3201          isUndefOrEqual(N->getMaskElt(2), 2) &&
3202          isUndefOrEqual(N->getMaskElt(3), 3);
3203 }
3204
3205 /// isMOVLPMask - Return true if the specified VECTOR_SHUFFLE operand
3206 /// specifies a shuffle of elements that is suitable for input to MOVLP{S|D}.
3207 bool X86::isMOVLPMask(ShuffleVectorSDNode *N) {
3208   unsigned NumElems = N->getValueType(0).getVectorNumElements();
3209
3210   if (NumElems != 2 && NumElems != 4)
3211     return false;
3212
3213   for (unsigned i = 0; i < NumElems/2; ++i)
3214     if (!isUndefOrEqual(N->getMaskElt(i), i + NumElems))
3215       return false;
3216
3217   for (unsigned i = NumElems/2; i < NumElems; ++i)
3218     if (!isUndefOrEqual(N->getMaskElt(i), i))
3219       return false;
3220
3221   return true;
3222 }
3223
3224 /// isMOVLHPSMask - Return true if the specified VECTOR_SHUFFLE operand
3225 /// specifies a shuffle of elements that is suitable for input to MOVLHPS.
3226 bool X86::isMOVLHPSMask(ShuffleVectorSDNode *N) {
3227   unsigned NumElems = N->getValueType(0).getVectorNumElements();
3228
3229   if ((NumElems != 2 && NumElems != 4)
3230       || N->getValueType(0).getSizeInBits() > 128)
3231     return false;
3232
3233   for (unsigned i = 0; i < NumElems/2; ++i)
3234     if (!isUndefOrEqual(N->getMaskElt(i), i))
3235       return false;
3236
3237   for (unsigned i = 0; i < NumElems/2; ++i)
3238     if (!isUndefOrEqual(N->getMaskElt(i + NumElems/2), i + NumElems))
3239       return false;
3240
3241   return true;
3242 }
3243
3244 /// isUNPCKLMask - Return true if the specified VECTOR_SHUFFLE operand
3245 /// specifies a shuffle of elements that is suitable for input to UNPCKL.
3246 static bool isUNPCKLMask(const SmallVectorImpl<int> &Mask, EVT VT,
3247                          bool V2IsSplat = false) {
3248   int NumElts = VT.getVectorNumElements();
3249
3250   assert((VT.is128BitVector() || VT.is256BitVector()) &&
3251          "Unsupported vector type for unpckh");
3252
3253   if (VT.getSizeInBits() == 256 && NumElts != 4 && NumElts != 8)
3254     return false;
3255
3256   // Handle 128 and 256-bit vector lengths. AVX defines UNPCK* to operate
3257   // independently on 128-bit lanes.
3258   unsigned NumLanes = VT.getSizeInBits()/128;
3259   unsigned NumLaneElts = NumElts/NumLanes;
3260
3261   unsigned Start = 0;
3262   unsigned End = NumLaneElts;
3263   for (unsigned s = 0; s < NumLanes; ++s) {
3264     for (unsigned i = Start, j = s * NumLaneElts;
3265          i != End;
3266          i += 2, ++j) {
3267       int BitI  = Mask[i];
3268       int BitI1 = Mask[i+1];
3269       if (!isUndefOrEqual(BitI, j))
3270         return false;
3271       if (V2IsSplat) {
3272         if (!isUndefOrEqual(BitI1, NumElts))
3273           return false;
3274       } else {
3275         if (!isUndefOrEqual(BitI1, j + NumElts))
3276           return false;
3277       }
3278     }
3279     // Process the next 128 bits.
3280     Start += NumLaneElts;
3281     End += NumLaneElts;
3282   }
3283
3284   return true;
3285 }
3286
3287 bool X86::isUNPCKLMask(ShuffleVectorSDNode *N, bool V2IsSplat) {
3288   SmallVector<int, 8> M;
3289   N->getMask(M);
3290   return ::isUNPCKLMask(M, N->getValueType(0), V2IsSplat);
3291 }
3292
3293 /// isUNPCKHMask - Return true if the specified VECTOR_SHUFFLE operand
3294 /// specifies a shuffle of elements that is suitable for input to UNPCKH.
3295 static bool isUNPCKHMask(const SmallVectorImpl<int> &Mask, EVT VT,
3296                          bool V2IsSplat = false) {
3297   int NumElts = VT.getVectorNumElements();
3298
3299   assert((VT.is128BitVector() || VT.is256BitVector()) &&
3300          "Unsupported vector type for unpckh");
3301
3302   if (VT.getSizeInBits() == 256 && NumElts != 4 && NumElts != 8)
3303     return false;
3304
3305   // Handle 128 and 256-bit vector lengths. AVX defines UNPCK* to operate
3306   // independently on 128-bit lanes.
3307   unsigned NumLanes = VT.getSizeInBits()/128;
3308   unsigned NumLaneElts = NumElts/NumLanes;
3309
3310   unsigned Start = 0;
3311   unsigned End = NumLaneElts;
3312   for (unsigned l = 0; l != NumLanes; ++l) {
3313     for (unsigned i = Start, j = (l*NumLaneElts)+NumLaneElts/2;
3314                              i != End; i += 2, ++j) {
3315       int BitI  = Mask[i];
3316       int BitI1 = Mask[i+1];
3317       if (!isUndefOrEqual(BitI, j))
3318         return false;
3319       if (V2IsSplat) {
3320         if (isUndefOrEqual(BitI1, NumElts))
3321           return false;
3322       } else {
3323         if (!isUndefOrEqual(BitI1, j+NumElts))
3324           return false;
3325       }
3326     }
3327     // Process the next 128 bits.
3328     Start += NumLaneElts;
3329     End += NumLaneElts;
3330   }
3331   return true;
3332 }
3333
3334 bool X86::isUNPCKHMask(ShuffleVectorSDNode *N, bool V2IsSplat) {
3335   SmallVector<int, 8> M;
3336   N->getMask(M);
3337   return ::isUNPCKHMask(M, N->getValueType(0), V2IsSplat);
3338 }
3339
3340 /// isUNPCKL_v_undef_Mask - Special case of isUNPCKLMask for canonical form
3341 /// of vector_shuffle v, v, <0, 4, 1, 5>, i.e. vector_shuffle v, undef,
3342 /// <0, 0, 1, 1>
3343 static bool isUNPCKL_v_undef_Mask(const SmallVectorImpl<int> &Mask, EVT VT) {
3344   int NumElems = VT.getVectorNumElements();
3345   if (NumElems != 2 && NumElems != 4 && NumElems != 8 && NumElems != 16)
3346     return false;
3347
3348   // Handle 128 and 256-bit vector lengths. AVX defines UNPCK* to operate
3349   // independently on 128-bit lanes.
3350   unsigned NumLanes = VT.getSizeInBits() / 128;
3351   unsigned NumLaneElts = NumElems / NumLanes;
3352
3353   for (unsigned s = 0; s < NumLanes; ++s) {
3354     for (unsigned i = s * NumLaneElts, j = s * NumLaneElts;
3355          i != NumLaneElts * (s + 1);
3356          i += 2, ++j) {
3357       int BitI  = Mask[i];
3358       int BitI1 = Mask[i+1];
3359
3360       if (!isUndefOrEqual(BitI, j))
3361         return false;
3362       if (!isUndefOrEqual(BitI1, j))
3363         return false;
3364     }
3365   }
3366
3367   return true;
3368 }
3369
3370 bool X86::isUNPCKL_v_undef_Mask(ShuffleVectorSDNode *N) {
3371   SmallVector<int, 8> M;
3372   N->getMask(M);
3373   return ::isUNPCKL_v_undef_Mask(M, N->getValueType(0));
3374 }
3375
3376 /// isUNPCKH_v_undef_Mask - Special case of isUNPCKHMask for canonical form
3377 /// of vector_shuffle v, v, <2, 6, 3, 7>, i.e. vector_shuffle v, undef,
3378 /// <2, 2, 3, 3>
3379 static bool isUNPCKH_v_undef_Mask(const SmallVectorImpl<int> &Mask, EVT VT) {
3380   int NumElems = VT.getVectorNumElements();
3381   if (NumElems != 2 && NumElems != 4 && NumElems != 8 && NumElems != 16)
3382     return false;
3383
3384   for (int i = 0, j = NumElems / 2; i != NumElems; i += 2, ++j) {
3385     int BitI  = Mask[i];
3386     int BitI1 = Mask[i+1];
3387     if (!isUndefOrEqual(BitI, j))
3388       return false;
3389     if (!isUndefOrEqual(BitI1, j))
3390       return false;
3391   }
3392   return true;
3393 }
3394
3395 bool X86::isUNPCKH_v_undef_Mask(ShuffleVectorSDNode *N) {
3396   SmallVector<int, 8> M;
3397   N->getMask(M);
3398   return ::isUNPCKH_v_undef_Mask(M, N->getValueType(0));
3399 }
3400
3401 /// isMOVLMask - Return true if the specified VECTOR_SHUFFLE operand
3402 /// specifies a shuffle of elements that is suitable for input to MOVSS,
3403 /// MOVSD, and MOVD, i.e. setting the lowest element.
3404 static bool isMOVLMask(const SmallVectorImpl<int> &Mask, EVT VT) {
3405   if (VT.getVectorElementType().getSizeInBits() < 32)
3406     return false;
3407
3408   int NumElts = VT.getVectorNumElements();
3409
3410   if (!isUndefOrEqual(Mask[0], NumElts))
3411     return false;
3412
3413   for (int i = 1; i < NumElts; ++i)
3414     if (!isUndefOrEqual(Mask[i], i))
3415       return false;
3416
3417   return true;
3418 }
3419
3420 bool X86::isMOVLMask(ShuffleVectorSDNode *N) {
3421   SmallVector<int, 8> M;
3422   N->getMask(M);
3423   return ::isMOVLMask(M, N->getValueType(0));
3424 }
3425
3426 /// isVPERMILPDMask - Return true if the specified VECTOR_SHUFFLE operand
3427 /// specifies a shuffle of elements that is suitable for input to VPERMILPD*.
3428 /// Note that VPERMIL mask matching is different depending whether theunderlying
3429 /// type is 32 or 64. In the VPERMILPS the high half of the mask should point
3430 /// to the same elements of the low, but to the higher half of the source.
3431 /// In VPERMILPD the two lanes could be shuffled independently of each other
3432 /// with the same restriction that lanes can't be crossed.
3433 static bool isVPERMILPDMask(const SmallVectorImpl<int> &Mask, EVT VT,
3434                             const X86Subtarget *Subtarget) {
3435   int NumElts = VT.getVectorNumElements();
3436   int NumLanes = VT.getSizeInBits()/128;
3437
3438   if (!Subtarget->hasAVX())
3439     return false;
3440
3441   // Match any permutation of 128-bit vector with 64-bit types
3442   if (NumLanes == 1 && NumElts != 2)
3443     return false;
3444
3445   // Only match 256-bit with 32 types
3446   if (VT.getSizeInBits() == 256 && NumElts != 4)
3447     return false;
3448
3449   // The mask on the high lane is independent of the low. Both can match
3450   // any element in inside its own lane, but can't cross.
3451   int LaneSize = NumElts/NumLanes;
3452   for (int l = 0; l < NumLanes; ++l)
3453     for (int i = l*LaneSize; i < LaneSize*(l+1); ++i) {
3454       int LaneStart = l*LaneSize;
3455       if (!isUndefOrInRange(Mask[i], LaneStart, LaneStart+LaneSize))
3456         return false;
3457     }
3458
3459   return true;
3460 }
3461
3462 /// isVPERMILPSMask - Return true if the specified VECTOR_SHUFFLE operand
3463 /// specifies a shuffle of elements that is suitable for input to VPERMILPS*.
3464 /// Note that VPERMIL mask matching is different depending whether theunderlying
3465 /// type is 32 or 64. In the VPERMILPS the high half of the mask should point
3466 /// to the same elements of the low, but to the higher half of the source.
3467 /// In VPERMILPD the two lanes could be shuffled independently of each other
3468 /// with the same restriction that lanes can't be crossed.
3469 static bool isVPERMILPSMask(const SmallVectorImpl<int> &Mask, EVT VT,
3470                             const X86Subtarget *Subtarget) {
3471   unsigned NumElts = VT.getVectorNumElements();
3472   unsigned NumLanes = VT.getSizeInBits()/128;
3473
3474   if (!Subtarget->hasAVX())
3475     return false;
3476
3477   // Match any permutation of 128-bit vector with 32-bit types
3478   if (NumLanes == 1 && NumElts != 4)
3479     return false;
3480
3481   // Only match 256-bit with 32 types
3482   if (VT.getSizeInBits() == 256 && NumElts != 8)
3483     return false;
3484
3485   // The mask on the high lane should be the same as the low. Actually,
3486   // they can differ if any of the corresponding index in a lane is undef
3487   // and the other stays in range.
3488   int LaneSize = NumElts/NumLanes;
3489   for (int i = 0; i < LaneSize; ++i) {
3490     int HighElt = i+LaneSize;
3491     if (Mask[i] < 0 && (isUndefOrInRange(Mask[HighElt], LaneSize, NumElts)))
3492       continue;
3493     if (Mask[HighElt] < 0 && (isUndefOrInRange(Mask[i], 0, LaneSize)))
3494       continue;
3495     if (Mask[HighElt]-Mask[i] != LaneSize)
3496       return false;
3497   }
3498
3499   return true;
3500 }
3501
3502 /// getShuffleVPERMILPSImmediate - Return the appropriate immediate to shuffle
3503 /// the specified VECTOR_MASK mask with VPERMILPS* instructions.
3504 static unsigned getShuffleVPERMILPSImmediate(SDNode *N) {
3505   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
3506   EVT VT = SVOp->getValueType(0);
3507
3508   int NumElts = VT.getVectorNumElements();
3509   int NumLanes = VT.getSizeInBits()/128;
3510   int LaneSize = NumElts/NumLanes;
3511
3512   // Although the mask is equal for both lanes do it twice to get the cases
3513   // where a mask will match because the same mask element is undef on the
3514   // first half but valid on the second. This would get pathological cases
3515   // such as: shuffle <u, 0, 1, 2, 4, 4, 5, 6>, which is completely valid.
3516   unsigned Mask = 0;
3517   for (int l = 0; l < NumLanes; ++l) {
3518     for (int i = 0; i < LaneSize; ++i) {
3519       int MaskElt = SVOp->getMaskElt(i+(l*LaneSize));
3520       if (MaskElt < 0)
3521         continue;
3522       if (MaskElt >= LaneSize)
3523         MaskElt -= LaneSize;
3524       Mask |= MaskElt << (i*2);
3525     }
3526   }
3527
3528   return Mask;
3529 }
3530
3531 /// getShuffleVPERMILPDImmediate - Return the appropriate immediate to shuffle
3532 /// the specified VECTOR_MASK mask with VPERMILPD* instructions.
3533 static unsigned getShuffleVPERMILPDImmediate(SDNode *N) {
3534   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
3535   EVT VT = SVOp->getValueType(0);
3536
3537   int NumElts = VT.getVectorNumElements();
3538   int NumLanes = VT.getSizeInBits()/128;
3539
3540   unsigned Mask = 0;
3541   int LaneSize = NumElts/NumLanes;
3542   for (int l = 0; l < NumLanes; ++l)
3543     for (int i = l*LaneSize; i < LaneSize*(l+1); ++i) {
3544       int MaskElt = SVOp->getMaskElt(i);
3545       if (MaskElt < 0)
3546         continue;
3547       Mask |= (MaskElt-l*LaneSize) << i;
3548     }
3549
3550   return Mask;
3551 }
3552
3553 /// isCommutedMOVL - Returns true if the shuffle mask is except the reverse
3554 /// of what x86 movss want. X86 movs requires the lowest  element to be lowest
3555 /// element of vector 2 and the other elements to come from vector 1 in order.
3556 static bool isCommutedMOVLMask(const SmallVectorImpl<int> &Mask, EVT VT,
3557                                bool V2IsSplat = false, bool V2IsUndef = false) {
3558   int NumOps = VT.getVectorNumElements();
3559   if (NumOps != 2 && NumOps != 4 && NumOps != 8 && NumOps != 16)
3560     return false;
3561
3562   if (!isUndefOrEqual(Mask[0], 0))
3563     return false;
3564
3565   for (int i = 1; i < NumOps; ++i)
3566     if (!(isUndefOrEqual(Mask[i], i+NumOps) ||
3567           (V2IsUndef && isUndefOrInRange(Mask[i], NumOps, NumOps*2)) ||
3568           (V2IsSplat && isUndefOrEqual(Mask[i], NumOps))))
3569       return false;
3570
3571   return true;
3572 }
3573
3574 static bool isCommutedMOVL(ShuffleVectorSDNode *N, bool V2IsSplat = false,
3575                            bool V2IsUndef = false) {
3576   SmallVector<int, 8> M;
3577   N->getMask(M);
3578   return isCommutedMOVLMask(M, N->getValueType(0), V2IsSplat, V2IsUndef);
3579 }
3580
3581 /// isMOVSHDUPMask - Return true if the specified VECTOR_SHUFFLE operand
3582 /// specifies a shuffle of elements that is suitable for input to MOVSHDUP.
3583 /// Masks to match: <1, 1, 3, 3> or <1, 1, 3, 3, 5, 5, 7, 7>
3584 bool X86::isMOVSHDUPMask(ShuffleVectorSDNode *N,
3585                          const X86Subtarget *Subtarget) {
3586   if (!Subtarget->hasSSE3() && !Subtarget->hasAVX())
3587     return false;
3588
3589   // The second vector must be undef
3590   if (N->getOperand(1).getOpcode() != ISD::UNDEF)
3591     return false;
3592
3593   EVT VT = N->getValueType(0);
3594   unsigned NumElems = VT.getVectorNumElements();
3595
3596   if ((VT.getSizeInBits() == 128 && NumElems != 4) ||
3597       (VT.getSizeInBits() == 256 && NumElems != 8))
3598     return false;
3599
3600   // "i+1" is the value the indexed mask element must have
3601   for (unsigned i = 0; i < NumElems; i += 2)
3602     if (!isUndefOrEqual(N->getMaskElt(i), i+1) ||
3603         !isUndefOrEqual(N->getMaskElt(i+1), i+1))
3604       return false;
3605
3606   return true;
3607 }
3608
3609 /// isMOVSLDUPMask - Return true if the specified VECTOR_SHUFFLE operand
3610 /// specifies a shuffle of elements that is suitable for input to MOVSLDUP.
3611 /// Masks to match: <0, 0, 2, 2> or <0, 0, 2, 2, 4, 4, 6, 6>
3612 bool X86::isMOVSLDUPMask(ShuffleVectorSDNode *N,
3613                          const X86Subtarget *Subtarget) {
3614   if (!Subtarget->hasSSE3() && !Subtarget->hasAVX())
3615     return false;
3616
3617   // The second vector must be undef
3618   if (N->getOperand(1).getOpcode() != ISD::UNDEF)
3619     return false;
3620
3621   EVT VT = N->getValueType(0);
3622   unsigned NumElems = VT.getVectorNumElements();
3623
3624   if ((VT.getSizeInBits() == 128 && NumElems != 4) ||
3625       (VT.getSizeInBits() == 256 && NumElems != 8))
3626     return false;
3627
3628   // "i" is the value the indexed mask element must have
3629   for (unsigned i = 0; i < NumElems; i += 2)
3630     if (!isUndefOrEqual(N->getMaskElt(i), i) ||
3631         !isUndefOrEqual(N->getMaskElt(i+1), i))
3632       return false;
3633
3634   return true;
3635 }
3636
3637 /// isMOVDDUPMask - Return true if the specified VECTOR_SHUFFLE operand
3638 /// specifies a shuffle of elements that is suitable for input to MOVDDUP.
3639 bool X86::isMOVDDUPMask(ShuffleVectorSDNode *N) {
3640   int e = N->getValueType(0).getVectorNumElements() / 2;
3641
3642   for (int i = 0; i < e; ++i)
3643     if (!isUndefOrEqual(N->getMaskElt(i), i))
3644       return false;
3645   for (int i = 0; i < e; ++i)
3646     if (!isUndefOrEqual(N->getMaskElt(e+i), i))
3647       return false;
3648   return true;
3649 }
3650
3651 /// isVEXTRACTF128Index - Return true if the specified
3652 /// EXTRACT_SUBVECTOR operand specifies a vector extract that is
3653 /// suitable for input to VEXTRACTF128.
3654 bool X86::isVEXTRACTF128Index(SDNode *N) {
3655   if (!isa<ConstantSDNode>(N->getOperand(1).getNode()))
3656     return false;
3657
3658   // The index should be aligned on a 128-bit boundary.
3659   uint64_t Index =
3660     cast<ConstantSDNode>(N->getOperand(1).getNode())->getZExtValue();
3661
3662   unsigned VL = N->getValueType(0).getVectorNumElements();
3663   unsigned VBits = N->getValueType(0).getSizeInBits();
3664   unsigned ElSize = VBits / VL;
3665   bool Result = (Index * ElSize) % 128 == 0;
3666
3667   return Result;
3668 }
3669
3670 /// isVINSERTF128Index - Return true if the specified INSERT_SUBVECTOR
3671 /// operand specifies a subvector insert that is suitable for input to
3672 /// VINSERTF128.
3673 bool X86::isVINSERTF128Index(SDNode *N) {
3674   if (!isa<ConstantSDNode>(N->getOperand(2).getNode()))
3675     return false;
3676
3677   // The index should be aligned on a 128-bit boundary.
3678   uint64_t Index =
3679     cast<ConstantSDNode>(N->getOperand(2).getNode())->getZExtValue();
3680
3681   unsigned VL = N->getValueType(0).getVectorNumElements();
3682   unsigned VBits = N->getValueType(0).getSizeInBits();
3683   unsigned ElSize = VBits / VL;
3684   bool Result = (Index * ElSize) % 128 == 0;
3685
3686   return Result;
3687 }
3688
3689 /// getShuffleSHUFImmediate - Return the appropriate immediate to shuffle
3690 /// the specified VECTOR_SHUFFLE mask with PSHUF* and SHUFP* instructions.
3691 unsigned X86::getShuffleSHUFImmediate(SDNode *N) {
3692   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
3693   int NumOperands = SVOp->getValueType(0).getVectorNumElements();
3694
3695   unsigned Shift = (NumOperands == 4) ? 2 : 1;
3696   unsigned Mask = 0;
3697   for (int i = 0; i < NumOperands; ++i) {
3698     int Val = SVOp->getMaskElt(NumOperands-i-1);
3699     if (Val < 0) Val = 0;
3700     if (Val >= NumOperands) Val -= NumOperands;
3701     Mask |= Val;
3702     if (i != NumOperands - 1)
3703       Mask <<= Shift;
3704   }
3705   return Mask;
3706 }
3707
3708 /// getShufflePSHUFHWImmediate - Return the appropriate immediate to shuffle
3709 /// the specified VECTOR_SHUFFLE mask with the PSHUFHW instruction.
3710 unsigned X86::getShufflePSHUFHWImmediate(SDNode *N) {
3711   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
3712   unsigned Mask = 0;
3713   // 8 nodes, but we only care about the last 4.
3714   for (unsigned i = 7; i >= 4; --i) {
3715     int Val = SVOp->getMaskElt(i);
3716     if (Val >= 0)
3717       Mask |= (Val - 4);
3718     if (i != 4)
3719       Mask <<= 2;
3720   }
3721   return Mask;
3722 }
3723
3724 /// getShufflePSHUFLWImmediate - Return the appropriate immediate to shuffle
3725 /// the specified VECTOR_SHUFFLE mask with the PSHUFLW instruction.
3726 unsigned X86::getShufflePSHUFLWImmediate(SDNode *N) {
3727   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
3728   unsigned Mask = 0;
3729   // 8 nodes, but we only care about the first 4.
3730   for (int i = 3; i >= 0; --i) {
3731     int Val = SVOp->getMaskElt(i);
3732     if (Val >= 0)
3733       Mask |= Val;
3734     if (i != 0)
3735       Mask <<= 2;
3736   }
3737   return Mask;
3738 }
3739
3740 /// getShufflePALIGNRImmediate - Return the appropriate immediate to shuffle
3741 /// the specified VECTOR_SHUFFLE mask with the PALIGNR instruction.
3742 unsigned X86::getShufflePALIGNRImmediate(SDNode *N) {
3743   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
3744   EVT VVT = N->getValueType(0);
3745   unsigned EltSize = VVT.getVectorElementType().getSizeInBits() >> 3;
3746   int Val = 0;
3747
3748   unsigned i, e;
3749   for (i = 0, e = VVT.getVectorNumElements(); i != e; ++i) {
3750     Val = SVOp->getMaskElt(i);
3751     if (Val >= 0)
3752       break;
3753   }
3754   assert(Val - i > 0 && "PALIGNR imm should be positive");
3755   return (Val - i) * EltSize;
3756 }
3757
3758 /// getExtractVEXTRACTF128Immediate - Return the appropriate immediate
3759 /// to extract the specified EXTRACT_SUBVECTOR index with VEXTRACTF128
3760 /// instructions.
3761 unsigned X86::getExtractVEXTRACTF128Immediate(SDNode *N) {
3762   if (!isa<ConstantSDNode>(N->getOperand(1).getNode()))
3763     llvm_unreachable("Illegal extract subvector for VEXTRACTF128");
3764
3765   uint64_t Index =
3766     cast<ConstantSDNode>(N->getOperand(1).getNode())->getZExtValue();
3767
3768   EVT VecVT = N->getOperand(0).getValueType();
3769   EVT ElVT = VecVT.getVectorElementType();
3770
3771   unsigned NumElemsPerChunk = 128 / ElVT.getSizeInBits();
3772   return Index / NumElemsPerChunk;
3773 }
3774
3775 /// getInsertVINSERTF128Immediate - Return the appropriate immediate
3776 /// to insert at the specified INSERT_SUBVECTOR index with VINSERTF128
3777 /// instructions.
3778 unsigned X86::getInsertVINSERTF128Immediate(SDNode *N) {
3779   if (!isa<ConstantSDNode>(N->getOperand(2).getNode()))
3780     llvm_unreachable("Illegal insert subvector for VINSERTF128");
3781
3782   uint64_t Index =
3783     cast<ConstantSDNode>(N->getOperand(2).getNode())->getZExtValue();
3784
3785   EVT VecVT = N->getValueType(0);
3786   EVT ElVT = VecVT.getVectorElementType();
3787
3788   unsigned NumElemsPerChunk = 128 / ElVT.getSizeInBits();
3789   return Index / NumElemsPerChunk;
3790 }
3791
3792 /// isZeroNode - Returns true if Elt is a constant zero or a floating point
3793 /// constant +0.0.
3794 bool X86::isZeroNode(SDValue Elt) {
3795   return ((isa<ConstantSDNode>(Elt) &&
3796            cast<ConstantSDNode>(Elt)->isNullValue()) ||
3797           (isa<ConstantFPSDNode>(Elt) &&
3798            cast<ConstantFPSDNode>(Elt)->getValueAPF().isPosZero()));
3799 }
3800
3801 /// CommuteVectorShuffle - Swap vector_shuffle operands as well as values in
3802 /// their permute mask.
3803 static SDValue CommuteVectorShuffle(ShuffleVectorSDNode *SVOp,
3804                                     SelectionDAG &DAG) {
3805   EVT VT = SVOp->getValueType(0);
3806   unsigned NumElems = VT.getVectorNumElements();
3807   SmallVector<int, 8> MaskVec;
3808
3809   for (unsigned i = 0; i != NumElems; ++i) {
3810     int idx = SVOp->getMaskElt(i);
3811     if (idx < 0)
3812       MaskVec.push_back(idx);
3813     else if (idx < (int)NumElems)
3814       MaskVec.push_back(idx + NumElems);
3815     else
3816       MaskVec.push_back(idx - NumElems);
3817   }
3818   return DAG.getVectorShuffle(VT, SVOp->getDebugLoc(), SVOp->getOperand(1),
3819                               SVOp->getOperand(0), &MaskVec[0]);
3820 }
3821
3822 /// CommuteVectorShuffleMask - Change values in a shuffle permute mask assuming
3823 /// the two vector operands have swapped position.
3824 static void CommuteVectorShuffleMask(SmallVectorImpl<int> &Mask, EVT VT) {
3825   unsigned NumElems = VT.getVectorNumElements();
3826   for (unsigned i = 0; i != NumElems; ++i) {
3827     int idx = Mask[i];
3828     if (idx < 0)
3829       continue;
3830     else if (idx < (int)NumElems)
3831       Mask[i] = idx + NumElems;
3832     else
3833       Mask[i] = idx - NumElems;
3834   }
3835 }
3836
3837 /// ShouldXformToMOVHLPS - Return true if the node should be transformed to
3838 /// match movhlps. The lower half elements should come from upper half of
3839 /// V1 (and in order), and the upper half elements should come from the upper
3840 /// half of V2 (and in order).
3841 static bool ShouldXformToMOVHLPS(ShuffleVectorSDNode *Op) {
3842   if (Op->getValueType(0).getVectorNumElements() != 4)
3843     return false;
3844   for (unsigned i = 0, e = 2; i != e; ++i)
3845     if (!isUndefOrEqual(Op->getMaskElt(i), i+2))
3846       return false;
3847   for (unsigned i = 2; i != 4; ++i)
3848     if (!isUndefOrEqual(Op->getMaskElt(i), i+4))
3849       return false;
3850   return true;
3851 }
3852
3853 /// isScalarLoadToVector - Returns true if the node is a scalar load that
3854 /// is promoted to a vector. It also returns the LoadSDNode by reference if
3855 /// required.
3856 static bool isScalarLoadToVector(SDNode *N, LoadSDNode **LD = NULL) {
3857   if (N->getOpcode() != ISD::SCALAR_TO_VECTOR)
3858     return false;
3859   N = N->getOperand(0).getNode();
3860   if (!ISD::isNON_EXTLoad(N))
3861     return false;
3862   if (LD)
3863     *LD = cast<LoadSDNode>(N);
3864   return true;
3865 }
3866
3867 /// ShouldXformToMOVLP{S|D} - Return true if the node should be transformed to
3868 /// match movlp{s|d}. The lower half elements should come from lower half of
3869 /// V1 (and in order), and the upper half elements should come from the upper
3870 /// half of V2 (and in order). And since V1 will become the source of the
3871 /// MOVLP, it must be either a vector load or a scalar load to vector.
3872 static bool ShouldXformToMOVLP(SDNode *V1, SDNode *V2,
3873                                ShuffleVectorSDNode *Op) {
3874   if (!ISD::isNON_EXTLoad(V1) && !isScalarLoadToVector(V1))
3875     return false;
3876   // Is V2 is a vector load, don't do this transformation. We will try to use
3877   // load folding shufps op.
3878   if (ISD::isNON_EXTLoad(V2))
3879     return false;
3880
3881   unsigned NumElems = Op->getValueType(0).getVectorNumElements();
3882
3883   if (NumElems != 2 && NumElems != 4)
3884     return false;
3885   for (unsigned i = 0, e = NumElems/2; i != e; ++i)
3886     if (!isUndefOrEqual(Op->getMaskElt(i), i))
3887       return false;
3888   for (unsigned i = NumElems/2; i != NumElems; ++i)
3889     if (!isUndefOrEqual(Op->getMaskElt(i), i+NumElems))
3890       return false;
3891   return true;
3892 }
3893
3894 /// isSplatVector - Returns true if N is a BUILD_VECTOR node whose elements are
3895 /// all the same.
3896 static bool isSplatVector(SDNode *N) {
3897   if (N->getOpcode() != ISD::BUILD_VECTOR)
3898     return false;
3899
3900   SDValue SplatValue = N->getOperand(0);
3901   for (unsigned i = 1, e = N->getNumOperands(); i != e; ++i)
3902     if (N->getOperand(i) != SplatValue)
3903       return false;
3904   return true;
3905 }
3906
3907 /// isZeroShuffle - Returns true if N is a VECTOR_SHUFFLE that can be resolved
3908 /// to an zero vector.
3909 /// FIXME: move to dag combiner / method on ShuffleVectorSDNode
3910 static bool isZeroShuffle(ShuffleVectorSDNode *N) {
3911   SDValue V1 = N->getOperand(0);
3912   SDValue V2 = N->getOperand(1);
3913   unsigned NumElems = N->getValueType(0).getVectorNumElements();
3914   for (unsigned i = 0; i != NumElems; ++i) {
3915     int Idx = N->getMaskElt(i);
3916     if (Idx >= (int)NumElems) {
3917       unsigned Opc = V2.getOpcode();
3918       if (Opc == ISD::UNDEF || ISD::isBuildVectorAllZeros(V2.getNode()))
3919         continue;
3920       if (Opc != ISD::BUILD_VECTOR ||
3921           !X86::isZeroNode(V2.getOperand(Idx-NumElems)))
3922         return false;
3923     } else if (Idx >= 0) {
3924       unsigned Opc = V1.getOpcode();
3925       if (Opc == ISD::UNDEF || ISD::isBuildVectorAllZeros(V1.getNode()))
3926         continue;
3927       if (Opc != ISD::BUILD_VECTOR ||
3928           !X86::isZeroNode(V1.getOperand(Idx)))
3929         return false;
3930     }
3931   }
3932   return true;
3933 }
3934
3935 /// getZeroVector - Returns a vector of specified type with all zero elements.
3936 ///
3937 static SDValue getZeroVector(EVT VT, bool HasSSE2, SelectionDAG &DAG,
3938                              DebugLoc dl) {
3939   assert(VT.isVector() && "Expected a vector type");
3940
3941   // Always build SSE zero vectors as <4 x i32> bitcasted
3942   // to their dest type. This ensures they get CSE'd.
3943   SDValue Vec;
3944   if (VT.getSizeInBits() == 128) {  // SSE
3945     if (HasSSE2) {  // SSE2
3946       SDValue Cst = DAG.getTargetConstant(0, MVT::i32);
3947       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Cst, Cst, Cst, Cst);
3948     } else { // SSE1
3949       SDValue Cst = DAG.getTargetConstantFP(+0.0, MVT::f32);
3950       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4f32, Cst, Cst, Cst, Cst);
3951     }
3952   } else if (VT.getSizeInBits() == 256) { // AVX
3953     // 256-bit logic and arithmetic instructions in AVX are
3954     // all floating-point, no support for integer ops. Default
3955     // to emitting fp zeroed vectors then.
3956     SDValue Cst = DAG.getTargetConstantFP(+0.0, MVT::f32);
3957     SDValue Ops[] = { Cst, Cst, Cst, Cst, Cst, Cst, Cst, Cst };
3958     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v8f32, Ops, 8);
3959   }
3960   return DAG.getNode(ISD::BITCAST, dl, VT, Vec);
3961 }
3962
3963 /// getOnesVector - Returns a vector of specified type with all bits set.
3964 /// Always build ones vectors as <4 x i32>. For 256-bit types, use two
3965 /// <4 x i32> inserted in a <8 x i32> appropriately. Then bitcast to their
3966 /// original type, ensuring they get CSE'd.
3967 static SDValue getOnesVector(EVT VT, SelectionDAG &DAG, DebugLoc dl) {
3968   assert(VT.isVector() && "Expected a vector type");
3969   assert((VT.is128BitVector() || VT.is256BitVector())
3970          && "Expected a 128-bit or 256-bit vector type");
3971
3972   SDValue Cst = DAG.getTargetConstant(~0U, MVT::i32);
3973   SDValue Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32,
3974                             Cst, Cst, Cst, Cst);
3975
3976   if (VT.is256BitVector()) {
3977     SDValue InsV = Insert128BitVector(DAG.getNode(ISD::UNDEF, dl, MVT::v8i32),
3978                               Vec, DAG.getConstant(0, MVT::i32), DAG, dl);
3979     Vec = Insert128BitVector(InsV, Vec,
3980                   DAG.getConstant(4 /* NumElems/2 */, MVT::i32), DAG, dl);
3981   }
3982
3983   return DAG.getNode(ISD::BITCAST, dl, VT, Vec);
3984 }
3985
3986 /// NormalizeMask - V2 is a splat, modify the mask (if needed) so all elements
3987 /// that point to V2 points to its first element.
3988 static SDValue NormalizeMask(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG) {
3989   EVT VT = SVOp->getValueType(0);
3990   unsigned NumElems = VT.getVectorNumElements();
3991
3992   bool Changed = false;
3993   SmallVector<int, 8> MaskVec;
3994   SVOp->getMask(MaskVec);
3995
3996   for (unsigned i = 0; i != NumElems; ++i) {
3997     if (MaskVec[i] > (int)NumElems) {
3998       MaskVec[i] = NumElems;
3999       Changed = true;
4000     }
4001   }
4002   if (Changed)
4003     return DAG.getVectorShuffle(VT, SVOp->getDebugLoc(), SVOp->getOperand(0),
4004                                 SVOp->getOperand(1), &MaskVec[0]);
4005   return SDValue(SVOp, 0);
4006 }
4007
4008 /// getMOVLMask - Returns a vector_shuffle mask for an movs{s|d}, movd
4009 /// operation of specified width.
4010 static SDValue getMOVL(SelectionDAG &DAG, DebugLoc dl, EVT VT, SDValue V1,
4011                        SDValue V2) {
4012   unsigned NumElems = VT.getVectorNumElements();
4013   SmallVector<int, 8> Mask;
4014   Mask.push_back(NumElems);
4015   for (unsigned i = 1; i != NumElems; ++i)
4016     Mask.push_back(i);
4017   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
4018 }
4019
4020 /// getUnpackl - Returns a vector_shuffle node for an unpackl operation.
4021 static SDValue getUnpackl(SelectionDAG &DAG, DebugLoc dl, EVT VT, SDValue V1,
4022                           SDValue V2) {
4023   unsigned NumElems = VT.getVectorNumElements();
4024   SmallVector<int, 8> Mask;
4025   for (unsigned i = 0, e = NumElems/2; i != e; ++i) {
4026     Mask.push_back(i);
4027     Mask.push_back(i + NumElems);
4028   }
4029   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
4030 }
4031
4032 /// getUnpackh - Returns a vector_shuffle node for an unpackh operation.
4033 static SDValue getUnpackh(SelectionDAG &DAG, DebugLoc dl, EVT VT, SDValue V1,
4034                           SDValue V2) {
4035   unsigned NumElems = VT.getVectorNumElements();
4036   unsigned Half = NumElems/2;
4037   SmallVector<int, 8> Mask;
4038   for (unsigned i = 0; i != Half; ++i) {
4039     Mask.push_back(i + Half);
4040     Mask.push_back(i + NumElems + Half);
4041   }
4042   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
4043 }
4044
4045 // PromoteSplatv8v16 - All i16 and i8 vector types can't be used directly by
4046 // a generic shuffle instruction because the target has no such instructions.
4047 // Generate shuffles which repeat i16 and i8 several times until they can be
4048 // represented by v4f32 and then be manipulated by target suported shuffles.
4049 static SDValue PromoteSplatv8v16(SDValue V, SelectionDAG &DAG, int &EltNo) {
4050   EVT VT = V.getValueType();
4051   int NumElems = VT.getVectorNumElements();
4052   DebugLoc dl = V.getDebugLoc();
4053
4054   while (NumElems > 4) {
4055     if (EltNo < NumElems/2) {
4056       V = getUnpackl(DAG, dl, VT, V, V);
4057     } else {
4058       V = getUnpackh(DAG, dl, VT, V, V);
4059       EltNo -= NumElems/2;
4060     }
4061     NumElems >>= 1;
4062   }
4063   return V;
4064 }
4065
4066 /// getLegalSplat - Generate a legal splat with supported x86 shuffles
4067 static SDValue getLegalSplat(SelectionDAG &DAG, SDValue V, int EltNo) {
4068   EVT VT = V.getValueType();
4069   DebugLoc dl = V.getDebugLoc();
4070   assert((VT.getSizeInBits() == 128 || VT.getSizeInBits() == 256)
4071          && "Vector size not supported");
4072
4073   bool Is128 = VT.getSizeInBits() == 128;
4074   EVT NVT = Is128 ? MVT::v4f32 : MVT::v8f32;
4075   V = DAG.getNode(ISD::BITCAST, dl, NVT, V);
4076
4077   if (Is128) {
4078     int SplatMask[4] = { EltNo, EltNo, EltNo, EltNo };
4079     V = DAG.getVectorShuffle(NVT, dl, V, DAG.getUNDEF(NVT), &SplatMask[0]);
4080   } else {
4081     // The second half of indicies refer to the higher part, which is a
4082     // duplication of the lower one. This makes this shuffle a perfect match
4083     // for the VPERM instruction.
4084     int SplatMask[8] = { EltNo, EltNo, EltNo, EltNo,
4085                          EltNo+4, EltNo+4, EltNo+4, EltNo+4 };
4086     V = DAG.getVectorShuffle(NVT, dl, V, DAG.getUNDEF(NVT), &SplatMask[0]);
4087   }
4088
4089   return DAG.getNode(ISD::BITCAST, dl, VT, V);
4090 }
4091
4092 /// PromoteVectorToScalarSplat - Since there's no native support for
4093 /// scalar_to_vector for 256-bit AVX, a 128-bit scalar_to_vector +
4094 /// INSERT_SUBVECTOR is generated. Recognize this idiom and do the
4095 /// shuffle before the insertion, this yields less instructions in the end.
4096 static SDValue PromoteVectorToScalarSplat(ShuffleVectorSDNode *SV,
4097                                           SelectionDAG &DAG) {
4098   EVT SrcVT = SV->getValueType(0);
4099   SDValue V1 = SV->getOperand(0);
4100   DebugLoc dl = SV->getDebugLoc();
4101   int NumElems = SrcVT.getVectorNumElements();
4102
4103   assert(SrcVT.is256BitVector() && "unknown howto handle vector type");
4104
4105   SmallVector<int, 4> Mask;
4106   for (int i = 0; i < NumElems/2; ++i)
4107     Mask.push_back(SV->getMaskElt(i));
4108
4109   EVT SVT = EVT::getVectorVT(*DAG.getContext(), SrcVT.getVectorElementType(),
4110                              NumElems/2);
4111   SDValue SV1 = DAG.getVectorShuffle(SVT, dl, V1.getOperand(1),
4112                                      DAG.getUNDEF(SVT), &Mask[0]);
4113   SDValue InsV = Insert128BitVector(DAG.getUNDEF(SrcVT), SV1,
4114                                     DAG.getConstant(0, MVT::i32), DAG, dl);
4115
4116   return Insert128BitVector(InsV, SV1,
4117                        DAG.getConstant(NumElems/2, MVT::i32), DAG, dl);
4118 }
4119
4120 /// PromoteSplat - Promote a splat of v4i32, v8i16 or v16i8 to v4f32 and
4121 /// v8i32, v16i16 or v32i8 to v8f32.
4122 static SDValue PromoteSplat(ShuffleVectorSDNode *SV, SelectionDAG &DAG) {
4123   EVT SrcVT = SV->getValueType(0);
4124   SDValue V1 = SV->getOperand(0);
4125   DebugLoc dl = SV->getDebugLoc();
4126
4127   int EltNo = SV->getSplatIndex();
4128   int NumElems = SrcVT.getVectorNumElements();
4129   unsigned Size = SrcVT.getSizeInBits();
4130
4131   // Extract the 128-bit part containing the splat element and update
4132   // the splat element index when it refers to the higher register.
4133   if (Size == 256) {
4134     unsigned Idx = (EltNo > NumElems/2) ? NumElems/2 : 0;
4135     V1 = Extract128BitVector(V1, DAG.getConstant(Idx, MVT::i32), DAG, dl);
4136     if (Idx > 0)
4137       EltNo -= NumElems/2;
4138   }
4139
4140   // Make this 128-bit vector duplicate i8 and i16 elements
4141   if (NumElems > 4)
4142     V1 = PromoteSplatv8v16(V1, DAG, EltNo);
4143
4144   // Recreate the 256-bit vector and place the same 128-bit vector
4145   // into the low and high part. This is necessary because we want
4146   // to use VPERM to shuffle the v8f32 vector, and VPERM only shuffles
4147   // inside each separate v4f32 lane.
4148   if (Size == 256) {
4149     SDValue InsV = Insert128BitVector(DAG.getUNDEF(SrcVT), V1,
4150                          DAG.getConstant(0, MVT::i32), DAG, dl);
4151     V1 = Insert128BitVector(InsV, V1,
4152                DAG.getConstant(NumElems/2, MVT::i32), DAG, dl);
4153   }
4154
4155   return getLegalSplat(DAG, V1, EltNo);
4156 }
4157
4158 /// getShuffleVectorZeroOrUndef - Return a vector_shuffle of the specified
4159 /// vector of zero or undef vector.  This produces a shuffle where the low
4160 /// element of V2 is swizzled into the zero/undef vector, landing at element
4161 /// Idx.  This produces a shuffle mask like 4,1,2,3 (idx=0) or  0,1,2,4 (idx=3).
4162 static SDValue getShuffleVectorZeroOrUndef(SDValue V2, unsigned Idx,
4163                                              bool isZero, bool HasSSE2,
4164                                              SelectionDAG &DAG) {
4165   EVT VT = V2.getValueType();
4166   SDValue V1 = isZero
4167     ? getZeroVector(VT, HasSSE2, DAG, V2.getDebugLoc()) : DAG.getUNDEF(VT);
4168   unsigned NumElems = VT.getVectorNumElements();
4169   SmallVector<int, 16> MaskVec;
4170   for (unsigned i = 0; i != NumElems; ++i)
4171     // If this is the insertion idx, put the low elt of V2 here.
4172     MaskVec.push_back(i == Idx ? NumElems : i);
4173   return DAG.getVectorShuffle(VT, V2.getDebugLoc(), V1, V2, &MaskVec[0]);
4174 }
4175
4176 /// getShuffleScalarElt - Returns the scalar element that will make up the ith
4177 /// element of the result of the vector shuffle.
4178 static SDValue getShuffleScalarElt(SDNode *N, int Index, SelectionDAG &DAG,
4179                                    unsigned Depth) {
4180   if (Depth == 6)
4181     return SDValue();  // Limit search depth.
4182
4183   SDValue V = SDValue(N, 0);
4184   EVT VT = V.getValueType();
4185   unsigned Opcode = V.getOpcode();
4186
4187   // Recurse into ISD::VECTOR_SHUFFLE node to find scalars.
4188   if (const ShuffleVectorSDNode *SV = dyn_cast<ShuffleVectorSDNode>(N)) {
4189     Index = SV->getMaskElt(Index);
4190
4191     if (Index < 0)
4192       return DAG.getUNDEF(VT.getVectorElementType());
4193
4194     int NumElems = VT.getVectorNumElements();
4195     SDValue NewV = (Index < NumElems) ? SV->getOperand(0) : SV->getOperand(1);
4196     return getShuffleScalarElt(NewV.getNode(), Index % NumElems, DAG, Depth+1);
4197   }
4198
4199   // Recurse into target specific vector shuffles to find scalars.
4200   if (isTargetShuffle(Opcode)) {
4201     int NumElems = VT.getVectorNumElements();
4202     SmallVector<unsigned, 16> ShuffleMask;
4203     SDValue ImmN;
4204
4205     switch(Opcode) {
4206     case X86ISD::SHUFPS:
4207     case X86ISD::SHUFPD:
4208       ImmN = N->getOperand(N->getNumOperands()-1);
4209       DecodeSHUFPSMask(NumElems,
4210                        cast<ConstantSDNode>(ImmN)->getZExtValue(),
4211                        ShuffleMask);
4212       break;
4213     case X86ISD::PUNPCKHBW:
4214     case X86ISD::PUNPCKHWD:
4215     case X86ISD::PUNPCKHDQ:
4216     case X86ISD::PUNPCKHQDQ:
4217       DecodePUNPCKHMask(NumElems, ShuffleMask);
4218       break;
4219     case X86ISD::UNPCKHPS:
4220     case X86ISD::UNPCKHPD:
4221     case X86ISD::VUNPCKHPSY:
4222     case X86ISD::VUNPCKHPDY:
4223       DecodeUNPCKHPMask(NumElems, ShuffleMask);
4224       break;
4225     case X86ISD::PUNPCKLBW:
4226     case X86ISD::PUNPCKLWD:
4227     case X86ISD::PUNPCKLDQ:
4228     case X86ISD::PUNPCKLQDQ:
4229       DecodePUNPCKLMask(VT, ShuffleMask);
4230       break;
4231     case X86ISD::UNPCKLPS:
4232     case X86ISD::UNPCKLPD:
4233     case X86ISD::VUNPCKLPSY:
4234     case X86ISD::VUNPCKLPDY:
4235       DecodeUNPCKLPMask(VT, ShuffleMask);
4236       break;
4237     case X86ISD::MOVHLPS:
4238       DecodeMOVHLPSMask(NumElems, ShuffleMask);
4239       break;
4240     case X86ISD::MOVLHPS:
4241       DecodeMOVLHPSMask(NumElems, ShuffleMask);
4242       break;
4243     case X86ISD::PSHUFD:
4244       ImmN = N->getOperand(N->getNumOperands()-1);
4245       DecodePSHUFMask(NumElems,
4246                       cast<ConstantSDNode>(ImmN)->getZExtValue(),
4247                       ShuffleMask);
4248       break;
4249     case X86ISD::PSHUFHW:
4250       ImmN = N->getOperand(N->getNumOperands()-1);
4251       DecodePSHUFHWMask(cast<ConstantSDNode>(ImmN)->getZExtValue(),
4252                         ShuffleMask);
4253       break;
4254     case X86ISD::PSHUFLW:
4255       ImmN = N->getOperand(N->getNumOperands()-1);
4256       DecodePSHUFLWMask(cast<ConstantSDNode>(ImmN)->getZExtValue(),
4257                         ShuffleMask);
4258       break;
4259     case X86ISD::MOVSS:
4260     case X86ISD::MOVSD: {
4261       // The index 0 always comes from the first element of the second source,
4262       // this is why MOVSS and MOVSD are used in the first place. The other
4263       // elements come from the other positions of the first source vector.
4264       unsigned OpNum = (Index == 0) ? 1 : 0;
4265       return getShuffleScalarElt(V.getOperand(OpNum).getNode(), Index, DAG,
4266                                  Depth+1);
4267     }
4268     case X86ISD::VPERMILPS:
4269       ImmN = N->getOperand(N->getNumOperands()-1);
4270       DecodeVPERMILPSMask(4, cast<ConstantSDNode>(ImmN)->getZExtValue(),
4271                         ShuffleMask);
4272       break;
4273     case X86ISD::VPERMILPSY:
4274       ImmN = N->getOperand(N->getNumOperands()-1);
4275       DecodeVPERMILPSMask(8, cast<ConstantSDNode>(ImmN)->getZExtValue(),
4276                         ShuffleMask);
4277       break;
4278     case X86ISD::VPERMILPD:
4279       ImmN = N->getOperand(N->getNumOperands()-1);
4280       DecodeVPERMILPDMask(2, cast<ConstantSDNode>(ImmN)->getZExtValue(),
4281                         ShuffleMask);
4282       break;
4283     case X86ISD::VPERMILPDY:
4284       ImmN = N->getOperand(N->getNumOperands()-1);
4285       DecodeVPERMILPDMask(4, cast<ConstantSDNode>(ImmN)->getZExtValue(),
4286                         ShuffleMask);
4287       break;
4288     default:
4289       assert("not implemented for target shuffle node");
4290       return SDValue();
4291     }
4292
4293     Index = ShuffleMask[Index];
4294     if (Index < 0)
4295       return DAG.getUNDEF(VT.getVectorElementType());
4296
4297     SDValue NewV = (Index < NumElems) ? N->getOperand(0) : N->getOperand(1);
4298     return getShuffleScalarElt(NewV.getNode(), Index % NumElems, DAG,
4299                                Depth+1);
4300   }
4301
4302   // Actual nodes that may contain scalar elements
4303   if (Opcode == ISD::BITCAST) {
4304     V = V.getOperand(0);
4305     EVT SrcVT = V.getValueType();
4306     unsigned NumElems = VT.getVectorNumElements();
4307
4308     if (!SrcVT.isVector() || SrcVT.getVectorNumElements() != NumElems)
4309       return SDValue();
4310   }
4311
4312   if (V.getOpcode() == ISD::SCALAR_TO_VECTOR)
4313     return (Index == 0) ? V.getOperand(0)
4314                           : DAG.getUNDEF(VT.getVectorElementType());
4315
4316   if (V.getOpcode() == ISD::BUILD_VECTOR)
4317     return V.getOperand(Index);
4318
4319   return SDValue();
4320 }
4321
4322 /// getNumOfConsecutiveZeros - Return the number of elements of a vector
4323 /// shuffle operation which come from a consecutively from a zero. The
4324 /// search can start in two different directions, from left or right.
4325 static
4326 unsigned getNumOfConsecutiveZeros(SDNode *N, int NumElems,
4327                                   bool ZerosFromLeft, SelectionDAG &DAG) {
4328   int i = 0;
4329
4330   while (i < NumElems) {
4331     unsigned Index = ZerosFromLeft ? i : NumElems-i-1;
4332     SDValue Elt = getShuffleScalarElt(N, Index, DAG, 0);
4333     if (!(Elt.getNode() &&
4334          (Elt.getOpcode() == ISD::UNDEF || X86::isZeroNode(Elt))))
4335       break;
4336     ++i;
4337   }
4338
4339   return i;
4340 }
4341
4342 /// isShuffleMaskConsecutive - Check if the shuffle mask indicies from MaskI to
4343 /// MaskE correspond consecutively to elements from one of the vector operands,
4344 /// starting from its index OpIdx. Also tell OpNum which source vector operand.
4345 static
4346 bool isShuffleMaskConsecutive(ShuffleVectorSDNode *SVOp, int MaskI, int MaskE,
4347                               int OpIdx, int NumElems, unsigned &OpNum) {
4348   bool SeenV1 = false;
4349   bool SeenV2 = false;
4350
4351   for (int i = MaskI; i <= MaskE; ++i, ++OpIdx) {
4352     int Idx = SVOp->getMaskElt(i);
4353     // Ignore undef indicies
4354     if (Idx < 0)
4355       continue;
4356
4357     if (Idx < NumElems)
4358       SeenV1 = true;
4359     else
4360       SeenV2 = true;
4361
4362     // Only accept consecutive elements from the same vector
4363     if ((Idx % NumElems != OpIdx) || (SeenV1 && SeenV2))
4364       return false;
4365   }
4366
4367   OpNum = SeenV1 ? 0 : 1;
4368   return true;
4369 }
4370
4371 /// isVectorShiftRight - Returns true if the shuffle can be implemented as a
4372 /// logical left shift of a vector.
4373 static bool isVectorShiftRight(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG,
4374                                bool &isLeft, SDValue &ShVal, unsigned &ShAmt) {
4375   unsigned NumElems = SVOp->getValueType(0).getVectorNumElements();
4376   unsigned NumZeros = getNumOfConsecutiveZeros(SVOp, NumElems,
4377               false /* check zeros from right */, DAG);
4378   unsigned OpSrc;
4379
4380   if (!NumZeros)
4381     return false;
4382
4383   // Considering the elements in the mask that are not consecutive zeros,
4384   // check if they consecutively come from only one of the source vectors.
4385   //
4386   //               V1 = {X, A, B, C}     0
4387   //                         \  \  \    /
4388   //   vector_shuffle V1, V2 <1, 2, 3, X>
4389   //
4390   if (!isShuffleMaskConsecutive(SVOp,
4391             0,                   // Mask Start Index
4392             NumElems-NumZeros-1, // Mask End Index
4393             NumZeros,            // Where to start looking in the src vector
4394             NumElems,            // Number of elements in vector
4395             OpSrc))              // Which source operand ?
4396     return false;
4397
4398   isLeft = false;
4399   ShAmt = NumZeros;
4400   ShVal = SVOp->getOperand(OpSrc);
4401   return true;
4402 }
4403
4404 /// isVectorShiftLeft - Returns true if the shuffle can be implemented as a
4405 /// logical left shift of a vector.
4406 static bool isVectorShiftLeft(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG,
4407                               bool &isLeft, SDValue &ShVal, unsigned &ShAmt) {
4408   unsigned NumElems = SVOp->getValueType(0).getVectorNumElements();
4409   unsigned NumZeros = getNumOfConsecutiveZeros(SVOp, NumElems,
4410               true /* check zeros from left */, DAG);
4411   unsigned OpSrc;
4412
4413   if (!NumZeros)
4414     return false;
4415
4416   // Considering the elements in the mask that are not consecutive zeros,
4417   // check if they consecutively come from only one of the source vectors.
4418   //
4419   //                           0    { A, B, X, X } = V2
4420   //                          / \    /  /
4421   //   vector_shuffle V1, V2 <X, X, 4, 5>
4422   //
4423   if (!isShuffleMaskConsecutive(SVOp,
4424             NumZeros,     // Mask Start Index
4425             NumElems-1,   // Mask End Index
4426             0,            // Where to start looking in the src vector
4427             NumElems,     // Number of elements in vector
4428             OpSrc))       // Which source operand ?
4429     return false;
4430
4431   isLeft = true;
4432   ShAmt = NumZeros;
4433   ShVal = SVOp->getOperand(OpSrc);
4434   return true;
4435 }
4436
4437 /// isVectorShift - Returns true if the shuffle can be implemented as a
4438 /// logical left or right shift of a vector.
4439 static bool isVectorShift(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG,
4440                           bool &isLeft, SDValue &ShVal, unsigned &ShAmt) {
4441   if (isVectorShiftLeft(SVOp, DAG, isLeft, ShVal, ShAmt) ||
4442       isVectorShiftRight(SVOp, DAG, isLeft, ShVal, ShAmt))
4443     return true;
4444
4445   return false;
4446 }
4447
4448 /// LowerBuildVectorv16i8 - Custom lower build_vector of v16i8.
4449 ///
4450 static SDValue LowerBuildVectorv16i8(SDValue Op, unsigned NonZeros,
4451                                        unsigned NumNonZero, unsigned NumZero,
4452                                        SelectionDAG &DAG,
4453                                        const TargetLowering &TLI) {
4454   if (NumNonZero > 8)
4455     return SDValue();
4456
4457   DebugLoc dl = Op.getDebugLoc();
4458   SDValue V(0, 0);
4459   bool First = true;
4460   for (unsigned i = 0; i < 16; ++i) {
4461     bool ThisIsNonZero = (NonZeros & (1 << i)) != 0;
4462     if (ThisIsNonZero && First) {
4463       if (NumZero)
4464         V = getZeroVector(MVT::v8i16, true, DAG, dl);
4465       else
4466         V = DAG.getUNDEF(MVT::v8i16);
4467       First = false;
4468     }
4469
4470     if ((i & 1) != 0) {
4471       SDValue ThisElt(0, 0), LastElt(0, 0);
4472       bool LastIsNonZero = (NonZeros & (1 << (i-1))) != 0;
4473       if (LastIsNonZero) {
4474         LastElt = DAG.getNode(ISD::ZERO_EXTEND, dl,
4475                               MVT::i16, Op.getOperand(i-1));
4476       }
4477       if (ThisIsNonZero) {
4478         ThisElt = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i16, Op.getOperand(i));
4479         ThisElt = DAG.getNode(ISD::SHL, dl, MVT::i16,
4480                               ThisElt, DAG.getConstant(8, MVT::i8));
4481         if (LastIsNonZero)
4482           ThisElt = DAG.getNode(ISD::OR, dl, MVT::i16, ThisElt, LastElt);
4483       } else
4484         ThisElt = LastElt;
4485
4486       if (ThisElt.getNode())
4487         V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, V, ThisElt,
4488                         DAG.getIntPtrConstant(i/2));
4489     }
4490   }
4491
4492   return DAG.getNode(ISD::BITCAST, dl, MVT::v16i8, V);
4493 }
4494
4495 /// LowerBuildVectorv8i16 - Custom lower build_vector of v8i16.
4496 ///
4497 static SDValue LowerBuildVectorv8i16(SDValue Op, unsigned NonZeros,
4498                                      unsigned NumNonZero, unsigned NumZero,
4499                                      SelectionDAG &DAG,
4500                                      const TargetLowering &TLI) {
4501   if (NumNonZero > 4)
4502     return SDValue();
4503
4504   DebugLoc dl = Op.getDebugLoc();
4505   SDValue V(0, 0);
4506   bool First = true;
4507   for (unsigned i = 0; i < 8; ++i) {
4508     bool isNonZero = (NonZeros & (1 << i)) != 0;
4509     if (isNonZero) {
4510       if (First) {
4511         if (NumZero)
4512           V = getZeroVector(MVT::v8i16, true, DAG, dl);
4513         else
4514           V = DAG.getUNDEF(MVT::v8i16);
4515         First = false;
4516       }
4517       V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl,
4518                       MVT::v8i16, V, Op.getOperand(i),
4519                       DAG.getIntPtrConstant(i));
4520     }
4521   }
4522
4523   return V;
4524 }
4525
4526 /// getVShift - Return a vector logical shift node.
4527 ///
4528 static SDValue getVShift(bool isLeft, EVT VT, SDValue SrcOp,
4529                          unsigned NumBits, SelectionDAG &DAG,
4530                          const TargetLowering &TLI, DebugLoc dl) {
4531   EVT ShVT = MVT::v2i64;
4532   unsigned Opc = isLeft ? X86ISD::VSHL : X86ISD::VSRL;
4533   SrcOp = DAG.getNode(ISD::BITCAST, dl, ShVT, SrcOp);
4534   return DAG.getNode(ISD::BITCAST, dl, VT,
4535                      DAG.getNode(Opc, dl, ShVT, SrcOp,
4536                              DAG.getConstant(NumBits,
4537                                   TLI.getShiftAmountTy(SrcOp.getValueType()))));
4538 }
4539
4540 SDValue
4541 X86TargetLowering::LowerAsSplatVectorLoad(SDValue SrcOp, EVT VT, DebugLoc dl,
4542                                           SelectionDAG &DAG) const {
4543
4544   // Check if the scalar load can be widened into a vector load. And if
4545   // the address is "base + cst" see if the cst can be "absorbed" into
4546   // the shuffle mask.
4547   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(SrcOp)) {
4548     SDValue Ptr = LD->getBasePtr();
4549     if (!ISD::isNormalLoad(LD) || LD->isVolatile())
4550       return SDValue();
4551     EVT PVT = LD->getValueType(0);
4552     if (PVT != MVT::i32 && PVT != MVT::f32)
4553       return SDValue();
4554
4555     int FI = -1;
4556     int64_t Offset = 0;
4557     if (FrameIndexSDNode *FINode = dyn_cast<FrameIndexSDNode>(Ptr)) {
4558       FI = FINode->getIndex();
4559       Offset = 0;
4560     } else if (DAG.isBaseWithConstantOffset(Ptr) &&
4561                isa<FrameIndexSDNode>(Ptr.getOperand(0))) {
4562       FI = cast<FrameIndexSDNode>(Ptr.getOperand(0))->getIndex();
4563       Offset = Ptr.getConstantOperandVal(1);
4564       Ptr = Ptr.getOperand(0);
4565     } else {
4566       return SDValue();
4567     }
4568
4569     // FIXME: 256-bit vector instructions don't require a strict alignment,
4570     // improve this code to support it better.
4571     unsigned RequiredAlign = VT.getSizeInBits()/8;
4572     SDValue Chain = LD->getChain();
4573     // Make sure the stack object alignment is at least 16 or 32.
4574     MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
4575     if (DAG.InferPtrAlignment(Ptr) < RequiredAlign) {
4576       if (MFI->isFixedObjectIndex(FI)) {
4577         // Can't change the alignment. FIXME: It's possible to compute
4578         // the exact stack offset and reference FI + adjust offset instead.
4579         // If someone *really* cares about this. That's the way to implement it.
4580         return SDValue();
4581       } else {
4582         MFI->setObjectAlignment(FI, RequiredAlign);
4583       }
4584     }
4585
4586     // (Offset % 16 or 32) must be multiple of 4. Then address is then
4587     // Ptr + (Offset & ~15).
4588     if (Offset < 0)
4589       return SDValue();
4590     if ((Offset % RequiredAlign) & 3)
4591       return SDValue();
4592     int64_t StartOffset = Offset & ~(RequiredAlign-1);
4593     if (StartOffset)
4594       Ptr = DAG.getNode(ISD::ADD, Ptr.getDebugLoc(), Ptr.getValueType(),
4595                         Ptr,DAG.getConstant(StartOffset, Ptr.getValueType()));
4596
4597     int EltNo = (Offset - StartOffset) >> 2;
4598     int NumElems = VT.getVectorNumElements();
4599
4600     EVT CanonVT = VT.getSizeInBits() == 128 ? MVT::v4i32 : MVT::v8i32;
4601     EVT NVT = EVT::getVectorVT(*DAG.getContext(), PVT, NumElems);
4602     SDValue V1 = DAG.getLoad(NVT, dl, Chain, Ptr,
4603                              LD->getPointerInfo().getWithOffset(StartOffset),
4604                              false, false, 0);
4605
4606     // Canonicalize it to a v4i32 or v8i32 shuffle.
4607     SmallVector<int, 8> Mask;
4608     for (int i = 0; i < NumElems; ++i)
4609       Mask.push_back(EltNo);
4610
4611     V1 = DAG.getNode(ISD::BITCAST, dl, CanonVT, V1);
4612     return DAG.getNode(ISD::BITCAST, dl, NVT,
4613                        DAG.getVectorShuffle(CanonVT, dl, V1,
4614                                             DAG.getUNDEF(CanonVT),&Mask[0]));
4615   }
4616
4617   return SDValue();
4618 }
4619
4620 /// EltsFromConsecutiveLoads - Given the initializing elements 'Elts' of a
4621 /// vector of type 'VT', see if the elements can be replaced by a single large
4622 /// load which has the same value as a build_vector whose operands are 'elts'.
4623 ///
4624 /// Example: <load i32 *a, load i32 *a+4, undef, undef> -> zextload a
4625 ///
4626 /// FIXME: we'd also like to handle the case where the last elements are zero
4627 /// rather than undef via VZEXT_LOAD, but we do not detect that case today.
4628 /// There's even a handy isZeroNode for that purpose.
4629 static SDValue EltsFromConsecutiveLoads(EVT VT, SmallVectorImpl<SDValue> &Elts,
4630                                         DebugLoc &DL, SelectionDAG &DAG) {
4631   EVT EltVT = VT.getVectorElementType();
4632   unsigned NumElems = Elts.size();
4633
4634   LoadSDNode *LDBase = NULL;
4635   unsigned LastLoadedElt = -1U;
4636
4637   // For each element in the initializer, see if we've found a load or an undef.
4638   // If we don't find an initial load element, or later load elements are
4639   // non-consecutive, bail out.
4640   for (unsigned i = 0; i < NumElems; ++i) {
4641     SDValue Elt = Elts[i];
4642
4643     if (!Elt.getNode() ||
4644         (Elt.getOpcode() != ISD::UNDEF && !ISD::isNON_EXTLoad(Elt.getNode())))
4645       return SDValue();
4646     if (!LDBase) {
4647       if (Elt.getNode()->getOpcode() == ISD::UNDEF)
4648         return SDValue();
4649       LDBase = cast<LoadSDNode>(Elt.getNode());
4650       LastLoadedElt = i;
4651       continue;
4652     }
4653     if (Elt.getOpcode() == ISD::UNDEF)
4654       continue;
4655
4656     LoadSDNode *LD = cast<LoadSDNode>(Elt);
4657     if (!DAG.isConsecutiveLoad(LD, LDBase, EltVT.getSizeInBits()/8, i))
4658       return SDValue();
4659     LastLoadedElt = i;
4660   }
4661
4662   // If we have found an entire vector of loads and undefs, then return a large
4663   // load of the entire vector width starting at the base pointer.  If we found
4664   // consecutive loads for the low half, generate a vzext_load node.
4665   if (LastLoadedElt == NumElems - 1) {
4666     if (DAG.InferPtrAlignment(LDBase->getBasePtr()) >= 16)
4667       return DAG.getLoad(VT, DL, LDBase->getChain(), LDBase->getBasePtr(),
4668                          LDBase->getPointerInfo(),
4669                          LDBase->isVolatile(), LDBase->isNonTemporal(), 0);
4670     return DAG.getLoad(VT, DL, LDBase->getChain(), LDBase->getBasePtr(),
4671                        LDBase->getPointerInfo(),
4672                        LDBase->isVolatile(), LDBase->isNonTemporal(),
4673                        LDBase->getAlignment());
4674   } else if (NumElems == 4 && LastLoadedElt == 1 &&
4675              DAG.getTargetLoweringInfo().isTypeLegal(MVT::v2i64)) {
4676     SDVTList Tys = DAG.getVTList(MVT::v2i64, MVT::Other);
4677     SDValue Ops[] = { LDBase->getChain(), LDBase->getBasePtr() };
4678     SDValue ResNode = DAG.getMemIntrinsicNode(X86ISD::VZEXT_LOAD, DL, Tys,
4679                                               Ops, 2, MVT::i32,
4680                                               LDBase->getMemOperand());
4681     return DAG.getNode(ISD::BITCAST, DL, VT, ResNode);
4682   }
4683   return SDValue();
4684 }
4685
4686 SDValue
4687 X86TargetLowering::LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG) const {
4688   DebugLoc dl = Op.getDebugLoc();
4689
4690   EVT VT = Op.getValueType();
4691   EVT ExtVT = VT.getVectorElementType();
4692   unsigned NumElems = Op.getNumOperands();
4693
4694   // Vectors containing all zeros can be matched by pxor and xorps later
4695   if (ISD::isBuildVectorAllZeros(Op.getNode())) {
4696     // Canonicalize this to <4 x i32> to 1) ensure the zero vectors are CSE'd
4697     // and 2) ensure that i64 scalars are eliminated on x86-32 hosts.
4698     if (Op.getValueType() == MVT::v4i32 ||
4699         Op.getValueType() == MVT::v8i32)
4700       return Op;
4701
4702     return getZeroVector(Op.getValueType(), Subtarget->hasSSE2(), DAG, dl);
4703   }
4704
4705   // Vectors containing all ones can be matched by pcmpeqd on 128-bit width
4706   // vectors or broken into v4i32 operations on 256-bit vectors.
4707   if (ISD::isBuildVectorAllOnes(Op.getNode())) {
4708     if (Op.getValueType() == MVT::v4i32)
4709       return Op;
4710
4711     return getOnesVector(Op.getValueType(), DAG, dl);
4712   }
4713
4714   unsigned EVTBits = ExtVT.getSizeInBits();
4715
4716   unsigned NumZero  = 0;
4717   unsigned NumNonZero = 0;
4718   unsigned NonZeros = 0;
4719   bool IsAllConstants = true;
4720   SmallSet<SDValue, 8> Values;
4721   for (unsigned i = 0; i < NumElems; ++i) {
4722     SDValue Elt = Op.getOperand(i);
4723     if (Elt.getOpcode() == ISD::UNDEF)
4724       continue;
4725     Values.insert(Elt);
4726     if (Elt.getOpcode() != ISD::Constant &&
4727         Elt.getOpcode() != ISD::ConstantFP)
4728       IsAllConstants = false;
4729     if (X86::isZeroNode(Elt))
4730       NumZero++;
4731     else {
4732       NonZeros |= (1 << i);
4733       NumNonZero++;
4734     }
4735   }
4736
4737   // All undef vector. Return an UNDEF.  All zero vectors were handled above.
4738   if (NumNonZero == 0)
4739     return DAG.getUNDEF(VT);
4740
4741   // Special case for single non-zero, non-undef, element.
4742   if (NumNonZero == 1) {
4743     unsigned Idx = CountTrailingZeros_32(NonZeros);
4744     SDValue Item = Op.getOperand(Idx);
4745
4746     // If this is an insertion of an i64 value on x86-32, and if the top bits of
4747     // the value are obviously zero, truncate the value to i32 and do the
4748     // insertion that way.  Only do this if the value is non-constant or if the
4749     // value is a constant being inserted into element 0.  It is cheaper to do
4750     // a constant pool load than it is to do a movd + shuffle.
4751     if (ExtVT == MVT::i64 && !Subtarget->is64Bit() &&
4752         (!IsAllConstants || Idx == 0)) {
4753       if (DAG.MaskedValueIsZero(Item, APInt::getBitsSet(64, 32, 64))) {
4754         // Handle SSE only.
4755         assert(VT == MVT::v2i64 && "Expected an SSE value type!");
4756         EVT VecVT = MVT::v4i32;
4757         unsigned VecElts = 4;
4758
4759         // Truncate the value (which may itself be a constant) to i32, and
4760         // convert it to a vector with movd (S2V+shuffle to zero extend).
4761         Item = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, Item);
4762         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VecVT, Item);
4763         Item = getShuffleVectorZeroOrUndef(Item, 0, true,
4764                                            Subtarget->hasSSE2(), DAG);
4765
4766         // Now we have our 32-bit value zero extended in the low element of
4767         // a vector.  If Idx != 0, swizzle it into place.
4768         if (Idx != 0) {
4769           SmallVector<int, 4> Mask;
4770           Mask.push_back(Idx);
4771           for (unsigned i = 1; i != VecElts; ++i)
4772             Mask.push_back(i);
4773           Item = DAG.getVectorShuffle(VecVT, dl, Item,
4774                                       DAG.getUNDEF(Item.getValueType()),
4775                                       &Mask[0]);
4776         }
4777         return DAG.getNode(ISD::BITCAST, dl, Op.getValueType(), Item);
4778       }
4779     }
4780
4781     // If we have a constant or non-constant insertion into the low element of
4782     // a vector, we can do this with SCALAR_TO_VECTOR + shuffle of zero into
4783     // the rest of the elements.  This will be matched as movd/movq/movss/movsd
4784     // depending on what the source datatype is.
4785     if (Idx == 0) {
4786       if (NumZero == 0) {
4787         return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
4788       } else if (ExtVT == MVT::i32 || ExtVT == MVT::f32 || ExtVT == MVT::f64 ||
4789           (ExtVT == MVT::i64 && Subtarget->is64Bit())) {
4790         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
4791         // Turn it into a MOVL (i.e. movss, movsd, or movd) to a zero vector.
4792         return getShuffleVectorZeroOrUndef(Item, 0, true, Subtarget->hasSSE2(),
4793                                            DAG);
4794       } else if (ExtVT == MVT::i16 || ExtVT == MVT::i8) {
4795         Item = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, Item);
4796         assert(VT.getSizeInBits() == 128 && "Expected an SSE value type!");
4797         EVT MiddleVT = MVT::v4i32;
4798         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MiddleVT, Item);
4799         Item = getShuffleVectorZeroOrUndef(Item, 0, true,
4800                                            Subtarget->hasSSE2(), DAG);
4801         return DAG.getNode(ISD::BITCAST, dl, VT, Item);
4802       }
4803     }
4804
4805     // Is it a vector logical left shift?
4806     if (NumElems == 2 && Idx == 1 &&
4807         X86::isZeroNode(Op.getOperand(0)) &&
4808         !X86::isZeroNode(Op.getOperand(1))) {
4809       unsigned NumBits = VT.getSizeInBits();
4810       return getVShift(true, VT,
4811                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
4812                                    VT, Op.getOperand(1)),
4813                        NumBits/2, DAG, *this, dl);
4814     }
4815
4816     if (IsAllConstants) // Otherwise, it's better to do a constpool load.
4817       return SDValue();
4818
4819     // Otherwise, if this is a vector with i32 or f32 elements, and the element
4820     // is a non-constant being inserted into an element other than the low one,
4821     // we can't use a constant pool load.  Instead, use SCALAR_TO_VECTOR (aka
4822     // movd/movss) to move this into the low element, then shuffle it into
4823     // place.
4824     if (EVTBits == 32) {
4825       Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
4826
4827       // Turn it into a shuffle of zero and zero-extended scalar to vector.
4828       Item = getShuffleVectorZeroOrUndef(Item, 0, NumZero > 0,
4829                                          Subtarget->hasSSE2(), DAG);
4830       SmallVector<int, 8> MaskVec;
4831       for (unsigned i = 0; i < NumElems; i++)
4832         MaskVec.push_back(i == Idx ? 0 : 1);
4833       return DAG.getVectorShuffle(VT, dl, Item, DAG.getUNDEF(VT), &MaskVec[0]);
4834     }
4835   }
4836
4837   // Splat is obviously ok. Let legalizer expand it to a shuffle.
4838   if (Values.size() == 1) {
4839     if (EVTBits == 32) {
4840       // Instead of a shuffle like this:
4841       // shuffle (scalar_to_vector (load (ptr + 4))), undef, <0, 0, 0, 0>
4842       // Check if it's possible to issue this instead.
4843       // shuffle (vload ptr)), undef, <1, 1, 1, 1>
4844       unsigned Idx = CountTrailingZeros_32(NonZeros);
4845       SDValue Item = Op.getOperand(Idx);
4846       if (Op.getNode()->isOnlyUserOf(Item.getNode()))
4847         return LowerAsSplatVectorLoad(Item, VT, dl, DAG);
4848     }
4849     return SDValue();
4850   }
4851
4852   // A vector full of immediates; various special cases are already
4853   // handled, so this is best done with a single constant-pool load.
4854   if (IsAllConstants)
4855     return SDValue();
4856
4857   // For AVX-length vectors, build the individual 128-bit pieces and use
4858   // shuffles to put them in place.
4859   if (VT.getSizeInBits() == 256 && !ISD::isBuildVectorAllZeros(Op.getNode())) {
4860     SmallVector<SDValue, 32> V;
4861     for (unsigned i = 0; i < NumElems; ++i)
4862       V.push_back(Op.getOperand(i));
4863
4864     EVT HVT = EVT::getVectorVT(*DAG.getContext(), ExtVT, NumElems/2);
4865
4866     // Build both the lower and upper subvector.
4867     SDValue Lower = DAG.getNode(ISD::BUILD_VECTOR, dl, HVT, &V[0], NumElems/2);
4868     SDValue Upper = DAG.getNode(ISD::BUILD_VECTOR, dl, HVT, &V[NumElems / 2],
4869                                 NumElems/2);
4870
4871     // Recreate the wider vector with the lower and upper part.
4872     SDValue Vec = Insert128BitVector(DAG.getNode(ISD::UNDEF, dl, VT), Lower,
4873                                 DAG.getConstant(0, MVT::i32), DAG, dl);
4874     return Insert128BitVector(Vec, Upper, DAG.getConstant(NumElems/2, MVT::i32),
4875                               DAG, dl);
4876   }
4877
4878   // Let legalizer expand 2-wide build_vectors.
4879   if (EVTBits == 64) {
4880     if (NumNonZero == 1) {
4881       // One half is zero or undef.
4882       unsigned Idx = CountTrailingZeros_32(NonZeros);
4883       SDValue V2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT,
4884                                  Op.getOperand(Idx));
4885       return getShuffleVectorZeroOrUndef(V2, Idx, true,
4886                                          Subtarget->hasSSE2(), DAG);
4887     }
4888     return SDValue();
4889   }
4890
4891   // If element VT is < 32 bits, convert it to inserts into a zero vector.
4892   if (EVTBits == 8 && NumElems == 16) {
4893     SDValue V = LowerBuildVectorv16i8(Op, NonZeros,NumNonZero,NumZero, DAG,
4894                                         *this);
4895     if (V.getNode()) return V;
4896   }
4897
4898   if (EVTBits == 16 && NumElems == 8) {
4899     SDValue V = LowerBuildVectorv8i16(Op, NonZeros,NumNonZero,NumZero, DAG,
4900                                       *this);
4901     if (V.getNode()) return V;
4902   }
4903
4904   // If element VT is == 32 bits, turn it into a number of shuffles.
4905   SmallVector<SDValue, 8> V;
4906   V.resize(NumElems);
4907   if (NumElems == 4 && NumZero > 0) {
4908     for (unsigned i = 0; i < 4; ++i) {
4909       bool isZero = !(NonZeros & (1 << i));
4910       if (isZero)
4911         V[i] = getZeroVector(VT, Subtarget->hasSSE2(), DAG, dl);
4912       else
4913         V[i] = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(i));
4914     }
4915
4916     for (unsigned i = 0; i < 2; ++i) {
4917       switch ((NonZeros & (0x3 << i*2)) >> (i*2)) {
4918         default: break;
4919         case 0:
4920           V[i] = V[i*2];  // Must be a zero vector.
4921           break;
4922         case 1:
4923           V[i] = getMOVL(DAG, dl, VT, V[i*2+1], V[i*2]);
4924           break;
4925         case 2:
4926           V[i] = getMOVL(DAG, dl, VT, V[i*2], V[i*2+1]);
4927           break;
4928         case 3:
4929           V[i] = getUnpackl(DAG, dl, VT, V[i*2], V[i*2+1]);
4930           break;
4931       }
4932     }
4933
4934     SmallVector<int, 8> MaskVec;
4935     bool Reverse = (NonZeros & 0x3) == 2;
4936     for (unsigned i = 0; i < 2; ++i)
4937       MaskVec.push_back(Reverse ? 1-i : i);
4938     Reverse = ((NonZeros & (0x3 << 2)) >> 2) == 2;
4939     for (unsigned i = 0; i < 2; ++i)
4940       MaskVec.push_back(Reverse ? 1-i+NumElems : i+NumElems);
4941     return DAG.getVectorShuffle(VT, dl, V[0], V[1], &MaskVec[0]);
4942   }
4943
4944   if (Values.size() > 1 && VT.getSizeInBits() == 128) {
4945     // Check for a build vector of consecutive loads.
4946     for (unsigned i = 0; i < NumElems; ++i)
4947       V[i] = Op.getOperand(i);
4948
4949     // Check for elements which are consecutive loads.
4950     SDValue LD = EltsFromConsecutiveLoads(VT, V, dl, DAG);
4951     if (LD.getNode())
4952       return LD;
4953
4954     // For SSE 4.1, use insertps to put the high elements into the low element.
4955     if (getSubtarget()->hasSSE41()) {
4956       SDValue Result;
4957       if (Op.getOperand(0).getOpcode() != ISD::UNDEF)
4958         Result = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(0));
4959       else
4960         Result = DAG.getUNDEF(VT);
4961
4962       for (unsigned i = 1; i < NumElems; ++i) {
4963         if (Op.getOperand(i).getOpcode() == ISD::UNDEF) continue;
4964         Result = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, Result,
4965                              Op.getOperand(i), DAG.getIntPtrConstant(i));
4966       }
4967       return Result;
4968     }
4969
4970     // Otherwise, expand into a number of unpckl*, start by extending each of
4971     // our (non-undef) elements to the full vector width with the element in the
4972     // bottom slot of the vector (which generates no code for SSE).
4973     for (unsigned i = 0; i < NumElems; ++i) {
4974       if (Op.getOperand(i).getOpcode() != ISD::UNDEF)
4975         V[i] = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(i));
4976       else
4977         V[i] = DAG.getUNDEF(VT);
4978     }
4979
4980     // Next, we iteratively mix elements, e.g. for v4f32:
4981     //   Step 1: unpcklps 0, 2 ==> X: <?, ?, 2, 0>
4982     //         : unpcklps 1, 3 ==> Y: <?, ?, 3, 1>
4983     //   Step 2: unpcklps X, Y ==>    <3, 2, 1, 0>
4984     unsigned EltStride = NumElems >> 1;
4985     while (EltStride != 0) {
4986       for (unsigned i = 0; i < EltStride; ++i) {
4987         // If V[i+EltStride] is undef and this is the first round of mixing,
4988         // then it is safe to just drop this shuffle: V[i] is already in the
4989         // right place, the one element (since it's the first round) being
4990         // inserted as undef can be dropped.  This isn't safe for successive
4991         // rounds because they will permute elements within both vectors.
4992         if (V[i+EltStride].getOpcode() == ISD::UNDEF &&
4993             EltStride == NumElems/2)
4994           continue;
4995
4996         V[i] = getUnpackl(DAG, dl, VT, V[i], V[i + EltStride]);
4997       }
4998       EltStride >>= 1;
4999     }
5000     return V[0];
5001   }
5002   return SDValue();
5003 }
5004
5005 // LowerMMXCONCAT_VECTORS - We support concatenate two MMX registers and place
5006 // them in a MMX register.  This is better than doing a stack convert.
5007 static SDValue LowerMMXCONCAT_VECTORS(SDValue Op, SelectionDAG &DAG) {
5008   DebugLoc dl = Op.getDebugLoc();
5009   EVT ResVT = Op.getValueType();
5010
5011   assert(ResVT == MVT::v2i64 || ResVT == MVT::v4i32 ||
5012          ResVT == MVT::v8i16 || ResVT == MVT::v16i8);
5013   int Mask[2];
5014   SDValue InVec = DAG.getNode(ISD::BITCAST,dl, MVT::v1i64, Op.getOperand(0));
5015   SDValue VecOp = DAG.getNode(X86ISD::MOVQ2DQ, dl, MVT::v2i64, InVec);
5016   InVec = Op.getOperand(1);
5017   if (InVec.getOpcode() == ISD::SCALAR_TO_VECTOR) {
5018     unsigned NumElts = ResVT.getVectorNumElements();
5019     VecOp = DAG.getNode(ISD::BITCAST, dl, ResVT, VecOp);
5020     VecOp = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, ResVT, VecOp,
5021                        InVec.getOperand(0), DAG.getIntPtrConstant(NumElts/2+1));
5022   } else {
5023     InVec = DAG.getNode(ISD::BITCAST, dl, MVT::v1i64, InVec);
5024     SDValue VecOp2 = DAG.getNode(X86ISD::MOVQ2DQ, dl, MVT::v2i64, InVec);
5025     Mask[0] = 0; Mask[1] = 2;
5026     VecOp = DAG.getVectorShuffle(MVT::v2i64, dl, VecOp, VecOp2, Mask);
5027   }
5028   return DAG.getNode(ISD::BITCAST, dl, ResVT, VecOp);
5029 }
5030
5031 // LowerAVXCONCAT_VECTORS - 256-bit AVX can use the vinsertf128 instruction
5032 // to create 256-bit vectors from two other 128-bit ones.
5033 static SDValue LowerAVXCONCAT_VECTORS(SDValue Op, SelectionDAG &DAG) {
5034   DebugLoc dl = Op.getDebugLoc();
5035   EVT ResVT = Op.getValueType();
5036
5037   assert(ResVT.getSizeInBits() == 256 && "Value type must be 256-bit wide");
5038
5039   SDValue V1 = Op.getOperand(0);
5040   SDValue V2 = Op.getOperand(1);
5041   unsigned NumElems = ResVT.getVectorNumElements();
5042
5043   SDValue V = Insert128BitVector(DAG.getNode(ISD::UNDEF, dl, ResVT), V1,
5044                                  DAG.getConstant(0, MVT::i32), DAG, dl);
5045   return Insert128BitVector(V, V2, DAG.getConstant(NumElems/2, MVT::i32),
5046                             DAG, dl);
5047 }
5048
5049 SDValue
5050 X86TargetLowering::LowerCONCAT_VECTORS(SDValue Op, SelectionDAG &DAG) const {
5051   DebugLoc dl = Op.getDebugLoc();
5052   EVT ResVT = Op.getValueType();
5053
5054   assert(Op.getNumOperands() == 2);
5055   assert((ResVT.getSizeInBits() == 128 || ResVT.getSizeInBits() == 256) &&
5056          "Unsupported CONCAT_VECTORS for value type");
5057
5058   // We support concatenate two MMX registers and place them in a MMX register.
5059   // This is better than doing a stack convert.
5060   if (ResVT.is128BitVector())
5061     return LowerMMXCONCAT_VECTORS(Op, DAG);
5062
5063   // 256-bit AVX can use the vinsertf128 instruction to create 256-bit vectors
5064   // from two other 128-bit ones.
5065   return LowerAVXCONCAT_VECTORS(Op, DAG);
5066 }
5067
5068 // v8i16 shuffles - Prefer shuffles in the following order:
5069 // 1. [all]   pshuflw, pshufhw, optional move
5070 // 2. [ssse3] 1 x pshufb
5071 // 3. [ssse3] 2 x pshufb + 1 x por
5072 // 4. [all]   mov + pshuflw + pshufhw + N x (pextrw + pinsrw)
5073 SDValue
5074 X86TargetLowering::LowerVECTOR_SHUFFLEv8i16(SDValue Op,
5075                                             SelectionDAG &DAG) const {
5076   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
5077   SDValue V1 = SVOp->getOperand(0);
5078   SDValue V2 = SVOp->getOperand(1);
5079   DebugLoc dl = SVOp->getDebugLoc();
5080   SmallVector<int, 8> MaskVals;
5081
5082   // Determine if more than 1 of the words in each of the low and high quadwords
5083   // of the result come from the same quadword of one of the two inputs.  Undef
5084   // mask values count as coming from any quadword, for better codegen.
5085   SmallVector<unsigned, 4> LoQuad(4);
5086   SmallVector<unsigned, 4> HiQuad(4);
5087   BitVector InputQuads(4);
5088   for (unsigned i = 0; i < 8; ++i) {
5089     SmallVectorImpl<unsigned> &Quad = i < 4 ? LoQuad : HiQuad;
5090     int EltIdx = SVOp->getMaskElt(i);
5091     MaskVals.push_back(EltIdx);
5092     if (EltIdx < 0) {
5093       ++Quad[0];
5094       ++Quad[1];
5095       ++Quad[2];
5096       ++Quad[3];
5097       continue;
5098     }
5099     ++Quad[EltIdx / 4];
5100     InputQuads.set(EltIdx / 4);
5101   }
5102
5103   int BestLoQuad = -1;
5104   unsigned MaxQuad = 1;
5105   for (unsigned i = 0; i < 4; ++i) {
5106     if (LoQuad[i] > MaxQuad) {
5107       BestLoQuad = i;
5108       MaxQuad = LoQuad[i];
5109     }
5110   }
5111
5112   int BestHiQuad = -1;
5113   MaxQuad = 1;
5114   for (unsigned i = 0; i < 4; ++i) {
5115     if (HiQuad[i] > MaxQuad) {
5116       BestHiQuad = i;
5117       MaxQuad = HiQuad[i];
5118     }
5119   }
5120
5121   // For SSSE3, If all 8 words of the result come from only 1 quadword of each
5122   // of the two input vectors, shuffle them into one input vector so only a
5123   // single pshufb instruction is necessary. If There are more than 2 input
5124   // quads, disable the next transformation since it does not help SSSE3.
5125   bool V1Used = InputQuads[0] || InputQuads[1];
5126   bool V2Used = InputQuads[2] || InputQuads[3];
5127   if (Subtarget->hasSSSE3()) {
5128     if (InputQuads.count() == 2 && V1Used && V2Used) {
5129       BestLoQuad = InputQuads.find_first();
5130       BestHiQuad = InputQuads.find_next(BestLoQuad);
5131     }
5132     if (InputQuads.count() > 2) {
5133       BestLoQuad = -1;
5134       BestHiQuad = -1;
5135     }
5136   }
5137
5138   // If BestLoQuad or BestHiQuad are set, shuffle the quads together and update
5139   // the shuffle mask.  If a quad is scored as -1, that means that it contains
5140   // words from all 4 input quadwords.
5141   SDValue NewV;
5142   if (BestLoQuad >= 0 || BestHiQuad >= 0) {
5143     SmallVector<int, 8> MaskV;
5144     MaskV.push_back(BestLoQuad < 0 ? 0 : BestLoQuad);
5145     MaskV.push_back(BestHiQuad < 0 ? 1 : BestHiQuad);
5146     NewV = DAG.getVectorShuffle(MVT::v2i64, dl,
5147                   DAG.getNode(ISD::BITCAST, dl, MVT::v2i64, V1),
5148                   DAG.getNode(ISD::BITCAST, dl, MVT::v2i64, V2), &MaskV[0]);
5149     NewV = DAG.getNode(ISD::BITCAST, dl, MVT::v8i16, NewV);
5150
5151     // Rewrite the MaskVals and assign NewV to V1 if NewV now contains all the
5152     // source words for the shuffle, to aid later transformations.
5153     bool AllWordsInNewV = true;
5154     bool InOrder[2] = { true, true };
5155     for (unsigned i = 0; i != 8; ++i) {
5156       int idx = MaskVals[i];
5157       if (idx != (int)i)
5158         InOrder[i/4] = false;
5159       if (idx < 0 || (idx/4) == BestLoQuad || (idx/4) == BestHiQuad)
5160         continue;
5161       AllWordsInNewV = false;
5162       break;
5163     }
5164
5165     bool pshuflw = AllWordsInNewV, pshufhw = AllWordsInNewV;
5166     if (AllWordsInNewV) {
5167       for (int i = 0; i != 8; ++i) {
5168         int idx = MaskVals[i];
5169         if (idx < 0)
5170           continue;
5171         idx = MaskVals[i] = (idx / 4) == BestLoQuad ? (idx & 3) : (idx & 3) + 4;
5172         if ((idx != i) && idx < 4)
5173           pshufhw = false;
5174         if ((idx != i) && idx > 3)
5175           pshuflw = false;
5176       }
5177       V1 = NewV;
5178       V2Used = false;
5179       BestLoQuad = 0;
5180       BestHiQuad = 1;
5181     }
5182
5183     // If we've eliminated the use of V2, and the new mask is a pshuflw or
5184     // pshufhw, that's as cheap as it gets.  Return the new shuffle.
5185     if ((pshufhw && InOrder[0]) || (pshuflw && InOrder[1])) {
5186       unsigned Opc = pshufhw ? X86ISD::PSHUFHW : X86ISD::PSHUFLW;
5187       unsigned TargetMask = 0;
5188       NewV = DAG.getVectorShuffle(MVT::v8i16, dl, NewV,
5189                                   DAG.getUNDEF(MVT::v8i16), &MaskVals[0]);
5190       TargetMask = pshufhw ? X86::getShufflePSHUFHWImmediate(NewV.getNode()):
5191                              X86::getShufflePSHUFLWImmediate(NewV.getNode());
5192       V1 = NewV.getOperand(0);
5193       return getTargetShuffleNode(Opc, dl, MVT::v8i16, V1, TargetMask, DAG);
5194     }
5195   }
5196
5197   // If we have SSSE3, and all words of the result are from 1 input vector,
5198   // case 2 is generated, otherwise case 3 is generated.  If no SSSE3
5199   // is present, fall back to case 4.
5200   if (Subtarget->hasSSSE3()) {
5201     SmallVector<SDValue,16> pshufbMask;
5202
5203     // If we have elements from both input vectors, set the high bit of the
5204     // shuffle mask element to zero out elements that come from V2 in the V1
5205     // mask, and elements that come from V1 in the V2 mask, so that the two
5206     // results can be OR'd together.
5207     bool TwoInputs = V1Used && V2Used;
5208     for (unsigned i = 0; i != 8; ++i) {
5209       int EltIdx = MaskVals[i] * 2;
5210       if (TwoInputs && (EltIdx >= 16)) {
5211         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
5212         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
5213         continue;
5214       }
5215       pshufbMask.push_back(DAG.getConstant(EltIdx,   MVT::i8));
5216       pshufbMask.push_back(DAG.getConstant(EltIdx+1, MVT::i8));
5217     }
5218     V1 = DAG.getNode(ISD::BITCAST, dl, MVT::v16i8, V1);
5219     V1 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V1,
5220                      DAG.getNode(ISD::BUILD_VECTOR, dl,
5221                                  MVT::v16i8, &pshufbMask[0], 16));
5222     if (!TwoInputs)
5223       return DAG.getNode(ISD::BITCAST, dl, MVT::v8i16, V1);
5224
5225     // Calculate the shuffle mask for the second input, shuffle it, and
5226     // OR it with the first shuffled input.
5227     pshufbMask.clear();
5228     for (unsigned i = 0; i != 8; ++i) {
5229       int EltIdx = MaskVals[i] * 2;
5230       if (EltIdx < 16) {
5231         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
5232         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
5233         continue;
5234       }
5235       pshufbMask.push_back(DAG.getConstant(EltIdx - 16, MVT::i8));
5236       pshufbMask.push_back(DAG.getConstant(EltIdx - 15, MVT::i8));
5237     }
5238     V2 = DAG.getNode(ISD::BITCAST, dl, MVT::v16i8, V2);
5239     V2 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V2,
5240                      DAG.getNode(ISD::BUILD_VECTOR, dl,
5241                                  MVT::v16i8, &pshufbMask[0], 16));
5242     V1 = DAG.getNode(ISD::OR, dl, MVT::v16i8, V1, V2);
5243     return DAG.getNode(ISD::BITCAST, dl, MVT::v8i16, V1);
5244   }
5245
5246   // If BestLoQuad >= 0, generate a pshuflw to put the low elements in order,
5247   // and update MaskVals with new element order.
5248   BitVector InOrder(8);
5249   if (BestLoQuad >= 0) {
5250     SmallVector<int, 8> MaskV;
5251     for (int i = 0; i != 4; ++i) {
5252       int idx = MaskVals[i];
5253       if (idx < 0) {
5254         MaskV.push_back(-1);
5255         InOrder.set(i);
5256       } else if ((idx / 4) == BestLoQuad) {
5257         MaskV.push_back(idx & 3);
5258         InOrder.set(i);
5259       } else {
5260         MaskV.push_back(-1);
5261       }
5262     }
5263     for (unsigned i = 4; i != 8; ++i)
5264       MaskV.push_back(i);
5265     NewV = DAG.getVectorShuffle(MVT::v8i16, dl, NewV, DAG.getUNDEF(MVT::v8i16),
5266                                 &MaskV[0]);
5267
5268     if (NewV.getOpcode() == ISD::VECTOR_SHUFFLE && Subtarget->hasSSSE3())
5269       NewV = getTargetShuffleNode(X86ISD::PSHUFLW, dl, MVT::v8i16,
5270                                NewV.getOperand(0),
5271                                X86::getShufflePSHUFLWImmediate(NewV.getNode()),
5272                                DAG);
5273   }
5274
5275   // If BestHi >= 0, generate a pshufhw to put the high elements in order,
5276   // and update MaskVals with the new element order.
5277   if (BestHiQuad >= 0) {
5278     SmallVector<int, 8> MaskV;
5279     for (unsigned i = 0; i != 4; ++i)
5280       MaskV.push_back(i);
5281     for (unsigned i = 4; i != 8; ++i) {
5282       int idx = MaskVals[i];
5283       if (idx < 0) {
5284         MaskV.push_back(-1);
5285         InOrder.set(i);
5286       } else if ((idx / 4) == BestHiQuad) {
5287         MaskV.push_back((idx & 3) + 4);
5288         InOrder.set(i);
5289       } else {
5290         MaskV.push_back(-1);
5291       }
5292     }
5293     NewV = DAG.getVectorShuffle(MVT::v8i16, dl, NewV, DAG.getUNDEF(MVT::v8i16),
5294                                 &MaskV[0]);
5295
5296     if (NewV.getOpcode() == ISD::VECTOR_SHUFFLE && Subtarget->hasSSSE3())
5297       NewV = getTargetShuffleNode(X86ISD::PSHUFHW, dl, MVT::v8i16,
5298                               NewV.getOperand(0),
5299                               X86::getShufflePSHUFHWImmediate(NewV.getNode()),
5300                               DAG);
5301   }
5302
5303   // In case BestHi & BestLo were both -1, which means each quadword has a word
5304   // from each of the four input quadwords, calculate the InOrder bitvector now
5305   // before falling through to the insert/extract cleanup.
5306   if (BestLoQuad == -1 && BestHiQuad == -1) {
5307     NewV = V1;
5308     for (int i = 0; i != 8; ++i)
5309       if (MaskVals[i] < 0 || MaskVals[i] == i)
5310         InOrder.set(i);
5311   }
5312
5313   // The other elements are put in the right place using pextrw and pinsrw.
5314   for (unsigned i = 0; i != 8; ++i) {
5315     if (InOrder[i])
5316       continue;
5317     int EltIdx = MaskVals[i];
5318     if (EltIdx < 0)
5319       continue;
5320     SDValue ExtOp = (EltIdx < 8)
5321     ? DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, V1,
5322                   DAG.getIntPtrConstant(EltIdx))
5323     : DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, V2,
5324                   DAG.getIntPtrConstant(EltIdx - 8));
5325     NewV = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, NewV, ExtOp,
5326                        DAG.getIntPtrConstant(i));
5327   }
5328   return NewV;
5329 }
5330
5331 // v16i8 shuffles - Prefer shuffles in the following order:
5332 // 1. [ssse3] 1 x pshufb
5333 // 2. [ssse3] 2 x pshufb + 1 x por
5334 // 3. [all]   v8i16 shuffle + N x pextrw + rotate + pinsrw
5335 static
5336 SDValue LowerVECTOR_SHUFFLEv16i8(ShuffleVectorSDNode *SVOp,
5337                                  SelectionDAG &DAG,
5338                                  const X86TargetLowering &TLI) {
5339   SDValue V1 = SVOp->getOperand(0);
5340   SDValue V2 = SVOp->getOperand(1);
5341   DebugLoc dl = SVOp->getDebugLoc();
5342   SmallVector<int, 16> MaskVals;
5343   SVOp->getMask(MaskVals);
5344
5345   // If we have SSSE3, case 1 is generated when all result bytes come from
5346   // one of  the inputs.  Otherwise, case 2 is generated.  If no SSSE3 is
5347   // present, fall back to case 3.
5348   // FIXME: kill V2Only once shuffles are canonizalized by getNode.
5349   bool V1Only = true;
5350   bool V2Only = true;
5351   for (unsigned i = 0; i < 16; ++i) {
5352     int EltIdx = MaskVals[i];
5353     if (EltIdx < 0)
5354       continue;
5355     if (EltIdx < 16)
5356       V2Only = false;
5357     else
5358       V1Only = false;
5359   }
5360
5361   // If SSSE3, use 1 pshufb instruction per vector with elements in the result.
5362   if (TLI.getSubtarget()->hasSSSE3()) {
5363     SmallVector<SDValue,16> pshufbMask;
5364
5365     // If all result elements are from one input vector, then only translate
5366     // undef mask values to 0x80 (zero out result) in the pshufb mask.
5367     //
5368     // Otherwise, we have elements from both input vectors, and must zero out
5369     // elements that come from V2 in the first mask, and V1 in the second mask
5370     // so that we can OR them together.
5371     bool TwoInputs = !(V1Only || V2Only);
5372     for (unsigned i = 0; i != 16; ++i) {
5373       int EltIdx = MaskVals[i];
5374       if (EltIdx < 0 || (TwoInputs && EltIdx >= 16)) {
5375         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
5376         continue;
5377       }
5378       pshufbMask.push_back(DAG.getConstant(EltIdx, MVT::i8));
5379     }
5380     // If all the elements are from V2, assign it to V1 and return after
5381     // building the first pshufb.
5382     if (V2Only)
5383       V1 = V2;
5384     V1 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V1,
5385                      DAG.getNode(ISD::BUILD_VECTOR, dl,
5386                                  MVT::v16i8, &pshufbMask[0], 16));
5387     if (!TwoInputs)
5388       return V1;
5389
5390     // Calculate the shuffle mask for the second input, shuffle it, and
5391     // OR it with the first shuffled input.
5392     pshufbMask.clear();
5393     for (unsigned i = 0; i != 16; ++i) {
5394       int EltIdx = MaskVals[i];
5395       if (EltIdx < 16) {
5396         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
5397         continue;
5398       }
5399       pshufbMask.push_back(DAG.getConstant(EltIdx - 16, MVT::i8));
5400     }
5401     V2 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V2,
5402                      DAG.getNode(ISD::BUILD_VECTOR, dl,
5403                                  MVT::v16i8, &pshufbMask[0], 16));
5404     return DAG.getNode(ISD::OR, dl, MVT::v16i8, V1, V2);
5405   }
5406
5407   // No SSSE3 - Calculate in place words and then fix all out of place words
5408   // With 0-16 extracts & inserts.  Worst case is 16 bytes out of order from
5409   // the 16 different words that comprise the two doublequadword input vectors.
5410   V1 = DAG.getNode(ISD::BITCAST, dl, MVT::v8i16, V1);
5411   V2 = DAG.getNode(ISD::BITCAST, dl, MVT::v8i16, V2);
5412   SDValue NewV = V2Only ? V2 : V1;
5413   for (int i = 0; i != 8; ++i) {
5414     int Elt0 = MaskVals[i*2];
5415     int Elt1 = MaskVals[i*2+1];
5416
5417     // This word of the result is all undef, skip it.
5418     if (Elt0 < 0 && Elt1 < 0)
5419       continue;
5420
5421     // This word of the result is already in the correct place, skip it.
5422     if (V1Only && (Elt0 == i*2) && (Elt1 == i*2+1))
5423       continue;
5424     if (V2Only && (Elt0 == i*2+16) && (Elt1 == i*2+17))
5425       continue;
5426
5427     SDValue Elt0Src = Elt0 < 16 ? V1 : V2;
5428     SDValue Elt1Src = Elt1 < 16 ? V1 : V2;
5429     SDValue InsElt;
5430
5431     // If Elt0 and Elt1 are defined, are consecutive, and can be load
5432     // using a single extract together, load it and store it.
5433     if ((Elt0 >= 0) && ((Elt0 + 1) == Elt1) && ((Elt0 & 1) == 0)) {
5434       InsElt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, Elt1Src,
5435                            DAG.getIntPtrConstant(Elt1 / 2));
5436       NewV = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, NewV, InsElt,
5437                         DAG.getIntPtrConstant(i));
5438       continue;
5439     }
5440
5441     // If Elt1 is defined, extract it from the appropriate source.  If the
5442     // source byte is not also odd, shift the extracted word left 8 bits
5443     // otherwise clear the bottom 8 bits if we need to do an or.
5444     if (Elt1 >= 0) {
5445       InsElt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, Elt1Src,
5446                            DAG.getIntPtrConstant(Elt1 / 2));
5447       if ((Elt1 & 1) == 0)
5448         InsElt = DAG.getNode(ISD::SHL, dl, MVT::i16, InsElt,
5449                              DAG.getConstant(8,
5450                                   TLI.getShiftAmountTy(InsElt.getValueType())));
5451       else if (Elt0 >= 0)
5452         InsElt = DAG.getNode(ISD::AND, dl, MVT::i16, InsElt,
5453                              DAG.getConstant(0xFF00, MVT::i16));
5454     }
5455     // If Elt0 is defined, extract it from the appropriate source.  If the
5456     // source byte is not also even, shift the extracted word right 8 bits. If
5457     // Elt1 was also defined, OR the extracted values together before
5458     // inserting them in the result.
5459     if (Elt0 >= 0) {
5460       SDValue InsElt0 = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16,
5461                                     Elt0Src, DAG.getIntPtrConstant(Elt0 / 2));
5462       if ((Elt0 & 1) != 0)
5463         InsElt0 = DAG.getNode(ISD::SRL, dl, MVT::i16, InsElt0,
5464                               DAG.getConstant(8,
5465                                  TLI.getShiftAmountTy(InsElt0.getValueType())));
5466       else if (Elt1 >= 0)
5467         InsElt0 = DAG.getNode(ISD::AND, dl, MVT::i16, InsElt0,
5468                              DAG.getConstant(0x00FF, MVT::i16));
5469       InsElt = Elt1 >= 0 ? DAG.getNode(ISD::OR, dl, MVT::i16, InsElt, InsElt0)
5470                          : InsElt0;
5471     }
5472     NewV = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, NewV, InsElt,
5473                        DAG.getIntPtrConstant(i));
5474   }
5475   return DAG.getNode(ISD::BITCAST, dl, MVT::v16i8, NewV);
5476 }
5477
5478 /// RewriteAsNarrowerShuffle - Try rewriting v8i16 and v16i8 shuffles as 4 wide
5479 /// ones, or rewriting v4i32 / v4f32 as 2 wide ones if possible. This can be
5480 /// done when every pair / quad of shuffle mask elements point to elements in
5481 /// the right sequence. e.g.
5482 /// vector_shuffle X, Y, <2, 3, | 10, 11, | 0, 1, | 14, 15>
5483 static
5484 SDValue RewriteAsNarrowerShuffle(ShuffleVectorSDNode *SVOp,
5485                                  SelectionDAG &DAG, DebugLoc dl) {
5486   EVT VT = SVOp->getValueType(0);
5487   SDValue V1 = SVOp->getOperand(0);
5488   SDValue V2 = SVOp->getOperand(1);
5489   unsigned NumElems = VT.getVectorNumElements();
5490   unsigned NewWidth = (NumElems == 4) ? 2 : 4;
5491   EVT NewVT;
5492   switch (VT.getSimpleVT().SimpleTy) {
5493   default: assert(false && "Unexpected!");
5494   case MVT::v4f32: NewVT = MVT::v2f64; break;
5495   case MVT::v4i32: NewVT = MVT::v2i64; break;
5496   case MVT::v8i16: NewVT = MVT::v4i32; break;
5497   case MVT::v16i8: NewVT = MVT::v4i32; break;
5498   }
5499
5500   int Scale = NumElems / NewWidth;
5501   SmallVector<int, 8> MaskVec;
5502   for (unsigned i = 0; i < NumElems; i += Scale) {
5503     int StartIdx = -1;
5504     for (int j = 0; j < Scale; ++j) {
5505       int EltIdx = SVOp->getMaskElt(i+j);
5506       if (EltIdx < 0)
5507         continue;
5508       if (StartIdx == -1)
5509         StartIdx = EltIdx - (EltIdx % Scale);
5510       if (EltIdx != StartIdx + j)
5511         return SDValue();
5512     }
5513     if (StartIdx == -1)
5514       MaskVec.push_back(-1);
5515     else
5516       MaskVec.push_back(StartIdx / Scale);
5517   }
5518
5519   V1 = DAG.getNode(ISD::BITCAST, dl, NewVT, V1);
5520   V2 = DAG.getNode(ISD::BITCAST, dl, NewVT, V2);
5521   return DAG.getVectorShuffle(NewVT, dl, V1, V2, &MaskVec[0]);
5522 }
5523
5524 /// getVZextMovL - Return a zero-extending vector move low node.
5525 ///
5526 static SDValue getVZextMovL(EVT VT, EVT OpVT,
5527                             SDValue SrcOp, SelectionDAG &DAG,
5528                             const X86Subtarget *Subtarget, DebugLoc dl) {
5529   if (VT == MVT::v2f64 || VT == MVT::v4f32) {
5530     LoadSDNode *LD = NULL;
5531     if (!isScalarLoadToVector(SrcOp.getNode(), &LD))
5532       LD = dyn_cast<LoadSDNode>(SrcOp);
5533     if (!LD) {
5534       // movssrr and movsdrr do not clear top bits. Try to use movd, movq
5535       // instead.
5536       MVT ExtVT = (OpVT == MVT::v2f64) ? MVT::i64 : MVT::i32;
5537       if ((ExtVT != MVT::i64 || Subtarget->is64Bit()) &&
5538           SrcOp.getOpcode() == ISD::SCALAR_TO_VECTOR &&
5539           SrcOp.getOperand(0).getOpcode() == ISD::BITCAST &&
5540           SrcOp.getOperand(0).getOperand(0).getValueType() == ExtVT) {
5541         // PR2108
5542         OpVT = (OpVT == MVT::v2f64) ? MVT::v2i64 : MVT::v4i32;
5543         return DAG.getNode(ISD::BITCAST, dl, VT,
5544                            DAG.getNode(X86ISD::VZEXT_MOVL, dl, OpVT,
5545                                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
5546                                                    OpVT,
5547                                                    SrcOp.getOperand(0)
5548                                                           .getOperand(0))));
5549       }
5550     }
5551   }
5552
5553   return DAG.getNode(ISD::BITCAST, dl, VT,
5554                      DAG.getNode(X86ISD::VZEXT_MOVL, dl, OpVT,
5555                                  DAG.getNode(ISD::BITCAST, dl,
5556                                              OpVT, SrcOp)));
5557 }
5558
5559 /// LowerVECTOR_SHUFFLE_256 - Handle all 256-bit wide vectors shuffles
5560 /// which could not be matched by any known target speficic shuffle
5561 static SDValue
5562 LowerVECTOR_SHUFFLE_256(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG) {
5563   return SDValue();
5564 }
5565
5566 /// LowerVECTOR_SHUFFLE_128v4 - Handle all 128-bit wide vectors with
5567 /// 4 elements, and match them with several different shuffle types.
5568 static SDValue
5569 LowerVECTOR_SHUFFLE_128v4(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG) {
5570   SDValue V1 = SVOp->getOperand(0);
5571   SDValue V2 = SVOp->getOperand(1);
5572   DebugLoc dl = SVOp->getDebugLoc();
5573   EVT VT = SVOp->getValueType(0);
5574
5575   assert(VT.getSizeInBits() == 128 && "Unsupported vector size");
5576
5577   SmallVector<std::pair<int, int>, 8> Locs;
5578   Locs.resize(4);
5579   SmallVector<int, 8> Mask1(4U, -1);
5580   SmallVector<int, 8> PermMask;
5581   SVOp->getMask(PermMask);
5582
5583   unsigned NumHi = 0;
5584   unsigned NumLo = 0;
5585   for (unsigned i = 0; i != 4; ++i) {
5586     int Idx = PermMask[i];
5587     if (Idx < 0) {
5588       Locs[i] = std::make_pair(-1, -1);
5589     } else {
5590       assert(Idx < 8 && "Invalid VECTOR_SHUFFLE index!");
5591       if (Idx < 4) {
5592         Locs[i] = std::make_pair(0, NumLo);
5593         Mask1[NumLo] = Idx;
5594         NumLo++;
5595       } else {
5596         Locs[i] = std::make_pair(1, NumHi);
5597         if (2+NumHi < 4)
5598           Mask1[2+NumHi] = Idx;
5599         NumHi++;
5600       }
5601     }
5602   }
5603
5604   if (NumLo <= 2 && NumHi <= 2) {
5605     // If no more than two elements come from either vector. This can be
5606     // implemented with two shuffles. First shuffle gather the elements.
5607     // The second shuffle, which takes the first shuffle as both of its
5608     // vector operands, put the elements into the right order.
5609     V1 = DAG.getVectorShuffle(VT, dl, V1, V2, &Mask1[0]);
5610
5611     SmallVector<int, 8> Mask2(4U, -1);
5612
5613     for (unsigned i = 0; i != 4; ++i) {
5614       if (Locs[i].first == -1)
5615         continue;
5616       else {
5617         unsigned Idx = (i < 2) ? 0 : 4;
5618         Idx += Locs[i].first * 2 + Locs[i].second;
5619         Mask2[i] = Idx;
5620       }
5621     }
5622
5623     return DAG.getVectorShuffle(VT, dl, V1, V1, &Mask2[0]);
5624   } else if (NumLo == 3 || NumHi == 3) {
5625     // Otherwise, we must have three elements from one vector, call it X, and
5626     // one element from the other, call it Y.  First, use a shufps to build an
5627     // intermediate vector with the one element from Y and the element from X
5628     // that will be in the same half in the final destination (the indexes don't
5629     // matter). Then, use a shufps to build the final vector, taking the half
5630     // containing the element from Y from the intermediate, and the other half
5631     // from X.
5632     if (NumHi == 3) {
5633       // Normalize it so the 3 elements come from V1.
5634       CommuteVectorShuffleMask(PermMask, VT);
5635       std::swap(V1, V2);
5636     }
5637
5638     // Find the element from V2.
5639     unsigned HiIndex;
5640     for (HiIndex = 0; HiIndex < 3; ++HiIndex) {
5641       int Val = PermMask[HiIndex];
5642       if (Val < 0)
5643         continue;
5644       if (Val >= 4)
5645         break;
5646     }
5647
5648     Mask1[0] = PermMask[HiIndex];
5649     Mask1[1] = -1;
5650     Mask1[2] = PermMask[HiIndex^1];
5651     Mask1[3] = -1;
5652     V2 = DAG.getVectorShuffle(VT, dl, V1, V2, &Mask1[0]);
5653
5654     if (HiIndex >= 2) {
5655       Mask1[0] = PermMask[0];
5656       Mask1[1] = PermMask[1];
5657       Mask1[2] = HiIndex & 1 ? 6 : 4;
5658       Mask1[3] = HiIndex & 1 ? 4 : 6;
5659       return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask1[0]);
5660     } else {
5661       Mask1[0] = HiIndex & 1 ? 2 : 0;
5662       Mask1[1] = HiIndex & 1 ? 0 : 2;
5663       Mask1[2] = PermMask[2];
5664       Mask1[3] = PermMask[3];
5665       if (Mask1[2] >= 0)
5666         Mask1[2] += 4;
5667       if (Mask1[3] >= 0)
5668         Mask1[3] += 4;
5669       return DAG.getVectorShuffle(VT, dl, V2, V1, &Mask1[0]);
5670     }
5671   }
5672
5673   // Break it into (shuffle shuffle_hi, shuffle_lo).
5674   Locs.clear();
5675   Locs.resize(4);
5676   SmallVector<int,8> LoMask(4U, -1);
5677   SmallVector<int,8> HiMask(4U, -1);
5678
5679   SmallVector<int,8> *MaskPtr = &LoMask;
5680   unsigned MaskIdx = 0;
5681   unsigned LoIdx = 0;
5682   unsigned HiIdx = 2;
5683   for (unsigned i = 0; i != 4; ++i) {
5684     if (i == 2) {
5685       MaskPtr = &HiMask;
5686       MaskIdx = 1;
5687       LoIdx = 0;
5688       HiIdx = 2;
5689     }
5690     int Idx = PermMask[i];
5691     if (Idx < 0) {
5692       Locs[i] = std::make_pair(-1, -1);
5693     } else if (Idx < 4) {
5694       Locs[i] = std::make_pair(MaskIdx, LoIdx);
5695       (*MaskPtr)[LoIdx] = Idx;
5696       LoIdx++;
5697     } else {
5698       Locs[i] = std::make_pair(MaskIdx, HiIdx);
5699       (*MaskPtr)[HiIdx] = Idx;
5700       HiIdx++;
5701     }
5702   }
5703
5704   SDValue LoShuffle = DAG.getVectorShuffle(VT, dl, V1, V2, &LoMask[0]);
5705   SDValue HiShuffle = DAG.getVectorShuffle(VT, dl, V1, V2, &HiMask[0]);
5706   SmallVector<int, 8> MaskOps;
5707   for (unsigned i = 0; i != 4; ++i) {
5708     if (Locs[i].first == -1) {
5709       MaskOps.push_back(-1);
5710     } else {
5711       unsigned Idx = Locs[i].first * 4 + Locs[i].second;
5712       MaskOps.push_back(Idx);
5713     }
5714   }
5715   return DAG.getVectorShuffle(VT, dl, LoShuffle, HiShuffle, &MaskOps[0]);
5716 }
5717
5718 static bool MayFoldVectorLoad(SDValue V) {
5719   if (V.hasOneUse() && V.getOpcode() == ISD::BITCAST)
5720     V = V.getOperand(0);
5721   if (V.hasOneUse() && V.getOpcode() == ISD::SCALAR_TO_VECTOR)
5722     V = V.getOperand(0);
5723   if (MayFoldLoad(V))
5724     return true;
5725   return false;
5726 }
5727
5728 // FIXME: the version above should always be used. Since there's
5729 // a bug where several vector shuffles can't be folded because the
5730 // DAG is not updated during lowering and a node claims to have two
5731 // uses while it only has one, use this version, and let isel match
5732 // another instruction if the load really happens to have more than
5733 // one use. Remove this version after this bug get fixed.
5734 // rdar://8434668, PR8156
5735 static bool RelaxedMayFoldVectorLoad(SDValue V) {
5736   if (V.hasOneUse() && V.getOpcode() == ISD::BITCAST)
5737     V = V.getOperand(0);
5738   if (V.hasOneUse() && V.getOpcode() == ISD::SCALAR_TO_VECTOR)
5739     V = V.getOperand(0);
5740   if (ISD::isNormalLoad(V.getNode()))
5741     return true;
5742   return false;
5743 }
5744
5745 /// CanFoldShuffleIntoVExtract - Check if the current shuffle is used by
5746 /// a vector extract, and if both can be later optimized into a single load.
5747 /// This is done in visitEXTRACT_VECTOR_ELT and the conditions are checked
5748 /// here because otherwise a target specific shuffle node is going to be
5749 /// emitted for this shuffle, and the optimization not done.
5750 /// FIXME: This is probably not the best approach, but fix the problem
5751 /// until the right path is decided.
5752 static
5753 bool CanXFormVExtractWithShuffleIntoLoad(SDValue V, SelectionDAG &DAG,
5754                                          const TargetLowering &TLI) {
5755   EVT VT = V.getValueType();
5756   ShuffleVectorSDNode *SVOp = dyn_cast<ShuffleVectorSDNode>(V);
5757
5758   // Be sure that the vector shuffle is present in a pattern like this:
5759   // (vextract (v4f32 shuffle (load $addr), <1,u,u,u>), c) -> (f32 load $addr)
5760   if (!V.hasOneUse())
5761     return false;
5762
5763   SDNode *N = *V.getNode()->use_begin();
5764   if (N->getOpcode() != ISD::EXTRACT_VECTOR_ELT)
5765     return false;
5766
5767   SDValue EltNo = N->getOperand(1);
5768   if (!isa<ConstantSDNode>(EltNo))
5769     return false;
5770
5771   // If the bit convert changed the number of elements, it is unsafe
5772   // to examine the mask.
5773   bool HasShuffleIntoBitcast = false;
5774   if (V.getOpcode() == ISD::BITCAST) {
5775     EVT SrcVT = V.getOperand(0).getValueType();
5776     if (SrcVT.getVectorNumElements() != VT.getVectorNumElements())
5777       return false;
5778     V = V.getOperand(0);
5779     HasShuffleIntoBitcast = true;
5780   }
5781
5782   // Select the input vector, guarding against out of range extract vector.
5783   unsigned NumElems = VT.getVectorNumElements();
5784   unsigned Elt = cast<ConstantSDNode>(EltNo)->getZExtValue();
5785   int Idx = (Elt > NumElems) ? -1 : SVOp->getMaskElt(Elt);
5786   V = (Idx < (int)NumElems) ? V.getOperand(0) : V.getOperand(1);
5787
5788   // Skip one more bit_convert if necessary
5789   if (V.getOpcode() == ISD::BITCAST)
5790     V = V.getOperand(0);
5791
5792   if (ISD::isNormalLoad(V.getNode())) {
5793     // Is the original load suitable?
5794     LoadSDNode *LN0 = cast<LoadSDNode>(V);
5795
5796     // FIXME: avoid the multi-use bug that is preventing lots of
5797     // of foldings to be detected, this is still wrong of course, but
5798     // give the temporary desired behavior, and if it happens that
5799     // the load has real more uses, during isel it will not fold, and
5800     // will generate poor code.
5801     if (!LN0 || LN0->isVolatile()) // || !LN0->hasOneUse()
5802       return false;
5803
5804     if (!HasShuffleIntoBitcast)
5805       return true;
5806
5807     // If there's a bitcast before the shuffle, check if the load type and
5808     // alignment is valid.
5809     unsigned Align = LN0->getAlignment();
5810     unsigned NewAlign =
5811       TLI.getTargetData()->getABITypeAlignment(
5812                                     VT.getTypeForEVT(*DAG.getContext()));
5813
5814     if (NewAlign > Align || !TLI.isOperationLegalOrCustom(ISD::LOAD, VT))
5815       return false;
5816   }
5817
5818   return true;
5819 }
5820
5821 static
5822 SDValue getMOVDDup(SDValue &Op, DebugLoc &dl, SDValue V1, SelectionDAG &DAG) {
5823   EVT VT = Op.getValueType();
5824
5825   // Canonizalize to v2f64.
5826   V1 = DAG.getNode(ISD::BITCAST, dl, MVT::v2f64, V1);
5827   return DAG.getNode(ISD::BITCAST, dl, VT,
5828                      getTargetShuffleNode(X86ISD::MOVDDUP, dl, MVT::v2f64,
5829                                           V1, DAG));
5830 }
5831
5832 static
5833 SDValue getMOVLowToHigh(SDValue &Op, DebugLoc &dl, SelectionDAG &DAG,
5834                         bool HasSSE2) {
5835   SDValue V1 = Op.getOperand(0);
5836   SDValue V2 = Op.getOperand(1);
5837   EVT VT = Op.getValueType();
5838
5839   assert(VT != MVT::v2i64 && "unsupported shuffle type");
5840
5841   if (HasSSE2 && VT == MVT::v2f64)
5842     return getTargetShuffleNode(X86ISD::MOVLHPD, dl, VT, V1, V2, DAG);
5843
5844   // v4f32 or v4i32
5845   return getTargetShuffleNode(X86ISD::MOVLHPS, dl, VT, V1, V2, DAG);
5846 }
5847
5848 static
5849 SDValue getMOVHighToLow(SDValue &Op, DebugLoc &dl, SelectionDAG &DAG) {
5850   SDValue V1 = Op.getOperand(0);
5851   SDValue V2 = Op.getOperand(1);
5852   EVT VT = Op.getValueType();
5853
5854   assert((VT == MVT::v4i32 || VT == MVT::v4f32) &&
5855          "unsupported shuffle type");
5856
5857   if (V2.getOpcode() == ISD::UNDEF)
5858     V2 = V1;
5859
5860   // v4i32 or v4f32
5861   return getTargetShuffleNode(X86ISD::MOVHLPS, dl, VT, V1, V2, DAG);
5862 }
5863
5864 static
5865 SDValue getMOVLP(SDValue &Op, DebugLoc &dl, SelectionDAG &DAG, bool HasSSE2) {
5866   SDValue V1 = Op.getOperand(0);
5867   SDValue V2 = Op.getOperand(1);
5868   EVT VT = Op.getValueType();
5869   unsigned NumElems = VT.getVectorNumElements();
5870
5871   // Use MOVLPS and MOVLPD in case V1 or V2 are loads. During isel, the second
5872   // operand of these instructions is only memory, so check if there's a
5873   // potencial load folding here, otherwise use SHUFPS or MOVSD to match the
5874   // same masks.
5875   bool CanFoldLoad = false;
5876
5877   // Trivial case, when V2 comes from a load.
5878   if (MayFoldVectorLoad(V2))
5879     CanFoldLoad = true;
5880
5881   // When V1 is a load, it can be folded later into a store in isel, example:
5882   //  (store (v4f32 (X86Movlps (load addr:$src1), VR128:$src2)), addr:$src1)
5883   //    turns into:
5884   //  (MOVLPSmr addr:$src1, VR128:$src2)
5885   // So, recognize this potential and also use MOVLPS or MOVLPD
5886   if (MayFoldVectorLoad(V1) && MayFoldIntoStore(Op))
5887     CanFoldLoad = true;
5888
5889   // Both of them can't be memory operations though.
5890   if (MayFoldVectorLoad(V1) && MayFoldVectorLoad(V2))
5891     CanFoldLoad = false;
5892
5893   if (CanFoldLoad) {
5894     if (HasSSE2 && NumElems == 2)
5895       return getTargetShuffleNode(X86ISD::MOVLPD, dl, VT, V1, V2, DAG);
5896
5897     if (NumElems == 4)
5898       return getTargetShuffleNode(X86ISD::MOVLPS, dl, VT, V1, V2, DAG);
5899   }
5900
5901   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
5902   // movl and movlp will both match v2i64, but v2i64 is never matched by
5903   // movl earlier because we make it strict to avoid messing with the movlp load
5904   // folding logic (see the code above getMOVLP call). Match it here then,
5905   // this is horrible, but will stay like this until we move all shuffle
5906   // matching to x86 specific nodes. Note that for the 1st condition all
5907   // types are matched with movsd.
5908   if ((HasSSE2 && NumElems == 2) || !X86::isMOVLMask(SVOp))
5909     return getTargetShuffleNode(X86ISD::MOVSD, dl, VT, V1, V2, DAG);
5910   else if (HasSSE2)
5911     return getTargetShuffleNode(X86ISD::MOVSS, dl, VT, V1, V2, DAG);
5912
5913
5914   assert(VT != MVT::v4i32 && "unsupported shuffle type");
5915
5916   // Invert the operand order and use SHUFPS to match it.
5917   return getTargetShuffleNode(X86ISD::SHUFPS, dl, VT, V2, V1,
5918                               X86::getShuffleSHUFImmediate(SVOp), DAG);
5919 }
5920
5921 static inline unsigned getUNPCKLOpcode(EVT VT) {
5922   switch(VT.getSimpleVT().SimpleTy) {
5923   case MVT::v4i32: return X86ISD::PUNPCKLDQ;
5924   case MVT::v2i64: return X86ISD::PUNPCKLQDQ;
5925   case MVT::v4f32: return X86ISD::UNPCKLPS;
5926   case MVT::v2f64: return X86ISD::UNPCKLPD;
5927   case MVT::v8f32: return X86ISD::VUNPCKLPSY;
5928   case MVT::v4f64: return X86ISD::VUNPCKLPDY;
5929   case MVT::v16i8: return X86ISD::PUNPCKLBW;
5930   case MVT::v8i16: return X86ISD::PUNPCKLWD;
5931   default:
5932     llvm_unreachable("Unknown type for unpckl");
5933   }
5934   return 0;
5935 }
5936
5937 static inline unsigned getUNPCKHOpcode(EVT VT) {
5938   switch(VT.getSimpleVT().SimpleTy) {
5939   case MVT::v4i32: return X86ISD::PUNPCKHDQ;
5940   case MVT::v2i64: return X86ISD::PUNPCKHQDQ;
5941   case MVT::v4f32: return X86ISD::UNPCKHPS;
5942   case MVT::v2f64: return X86ISD::UNPCKHPD;
5943   case MVT::v8f32: return X86ISD::VUNPCKHPSY;
5944   case MVT::v4f64: return X86ISD::VUNPCKHPDY;
5945   case MVT::v16i8: return X86ISD::PUNPCKHBW;
5946   case MVT::v8i16: return X86ISD::PUNPCKHWD;
5947   default:
5948     llvm_unreachable("Unknown type for unpckh");
5949   }
5950   return 0;
5951 }
5952
5953 static inline unsigned getVPERMILOpcode(EVT VT) {
5954   switch(VT.getSimpleVT().SimpleTy) {
5955   case MVT::v4i32:
5956   case MVT::v4f32: return X86ISD::VPERMILPS;
5957   case MVT::v2i64:
5958   case MVT::v2f64: return X86ISD::VPERMILPD;
5959   case MVT::v8i32:
5960   case MVT::v8f32: return X86ISD::VPERMILPSY;
5961   case MVT::v4i64:
5962   case MVT::v4f64: return X86ISD::VPERMILPDY;
5963   default:
5964     llvm_unreachable("Unknown type for vpermil");
5965   }
5966   return 0;
5967 }
5968
5969 static
5970 SDValue NormalizeVectorShuffle(SDValue Op, SelectionDAG &DAG,
5971                                const TargetLowering &TLI,
5972                                const X86Subtarget *Subtarget) {
5973   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
5974   EVT VT = Op.getValueType();
5975   DebugLoc dl = Op.getDebugLoc();
5976   SDValue V1 = Op.getOperand(0);
5977   SDValue V2 = Op.getOperand(1);
5978
5979   if (isZeroShuffle(SVOp))
5980     return getZeroVector(VT, Subtarget->hasSSE2(), DAG, dl);
5981
5982   // Handle splat operations
5983   if (SVOp->isSplat()) {
5984     unsigned NumElem = VT.getVectorNumElements();
5985     // Special case, this is the only place now where it's allowed to return
5986     // a vector_shuffle operation without using a target specific node, because
5987     // *hopefully* it will be optimized away by the dag combiner. FIXME: should
5988     // this be moved to DAGCombine instead?
5989     if (NumElem <= 4 && CanXFormVExtractWithShuffleIntoLoad(Op, DAG, TLI))
5990       return Op;
5991
5992     // Since there's no native support for scalar_to_vector for 256-bit AVX, a
5993     // 128-bit scalar_to_vector + INSERT_SUBVECTOR is generated. Recognize this
5994     // idiom and do the shuffle before the insertion, this yields less
5995     // instructions in the end.
5996     if (VT.is256BitVector() &&
5997         V1.getOpcode() == ISD::INSERT_SUBVECTOR &&
5998         V1.getOperand(0).getOpcode() == ISD::UNDEF &&
5999         V1.getOperand(1).getOpcode() == ISD::SCALAR_TO_VECTOR)
6000       return PromoteVectorToScalarSplat(SVOp, DAG);
6001
6002     // Handle splats by matching through known shuffle masks
6003     if ((VT.is128BitVector() && NumElem <= 4) ||
6004         (VT.is256BitVector() && NumElem <= 8))
6005       return SDValue();
6006
6007     // All i16 and i8 vector types can't be used directly by a generic shuffle
6008     // instruction because the target has no such instruction. Generate shuffles
6009     // which repeat i16 and i8 several times until they fit in i32, and then can
6010     // be manipulated by target suported shuffles. After the insertion of the
6011     // necessary shuffles, the result is bitcasted back to v4f32 or v8f32.
6012     return PromoteSplat(SVOp, DAG);
6013   }
6014
6015   // If the shuffle can be profitably rewritten as a narrower shuffle, then
6016   // do it!
6017   if (VT == MVT::v8i16 || VT == MVT::v16i8) {
6018     SDValue NewOp = RewriteAsNarrowerShuffle(SVOp, DAG, dl);
6019     if (NewOp.getNode())
6020       return DAG.getNode(ISD::BITCAST, dl, VT, NewOp);
6021   } else if ((VT == MVT::v4i32 || (VT == MVT::v4f32 && Subtarget->hasSSE2()))) {
6022     // FIXME: Figure out a cleaner way to do this.
6023     // Try to make use of movq to zero out the top part.
6024     if (ISD::isBuildVectorAllZeros(V2.getNode())) {
6025       SDValue NewOp = RewriteAsNarrowerShuffle(SVOp, DAG, dl);
6026       if (NewOp.getNode()) {
6027         if (isCommutedMOVL(cast<ShuffleVectorSDNode>(NewOp), true, false))
6028           return getVZextMovL(VT, NewOp.getValueType(), NewOp.getOperand(0),
6029                               DAG, Subtarget, dl);
6030       }
6031     } else if (ISD::isBuildVectorAllZeros(V1.getNode())) {
6032       SDValue NewOp = RewriteAsNarrowerShuffle(SVOp, DAG, dl);
6033       if (NewOp.getNode() && X86::isMOVLMask(cast<ShuffleVectorSDNode>(NewOp)))
6034         return getVZextMovL(VT, NewOp.getValueType(), NewOp.getOperand(1),
6035                             DAG, Subtarget, dl);
6036     }
6037   }
6038   return SDValue();
6039 }
6040
6041 SDValue
6042 X86TargetLowering::LowerVECTOR_SHUFFLE(SDValue Op, SelectionDAG &DAG) const {
6043   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
6044   SDValue V1 = Op.getOperand(0);
6045   SDValue V2 = Op.getOperand(1);
6046   EVT VT = Op.getValueType();
6047   DebugLoc dl = Op.getDebugLoc();
6048   unsigned NumElems = VT.getVectorNumElements();
6049   bool isMMX = VT.getSizeInBits() == 64;
6050   bool V1IsUndef = V1.getOpcode() == ISD::UNDEF;
6051   bool V2IsUndef = V2.getOpcode() == ISD::UNDEF;
6052   bool V1IsSplat = false;
6053   bool V2IsSplat = false;
6054   bool HasSSE2 = Subtarget->hasSSE2() || Subtarget->hasAVX();
6055   bool HasSSE3 = Subtarget->hasSSE3() || Subtarget->hasAVX();
6056   bool HasSSSE3 = Subtarget->hasSSSE3() || Subtarget->hasAVX();
6057   MachineFunction &MF = DAG.getMachineFunction();
6058   bool OptForSize = MF.getFunction()->hasFnAttr(Attribute::OptimizeForSize);
6059
6060   // Shuffle operations on MMX not supported.
6061   if (isMMX)
6062     return Op;
6063
6064   // Vector shuffle lowering takes 3 steps:
6065   //
6066   // 1) Normalize the input vectors. Here splats, zeroed vectors, profitable
6067   //    narrowing and commutation of operands should be handled.
6068   // 2) Matching of shuffles with known shuffle masks to x86 target specific
6069   //    shuffle nodes.
6070   // 3) Rewriting of unmatched masks into new generic shuffle operations,
6071   //    so the shuffle can be broken into other shuffles and the legalizer can
6072   //    try the lowering again.
6073   //
6074   // The general ideia is that no vector_shuffle operation should be left to
6075   // be matched during isel, all of them must be converted to a target specific
6076   // node here.
6077
6078   // Normalize the input vectors. Here splats, zeroed vectors, profitable
6079   // narrowing and commutation of operands should be handled. The actual code
6080   // doesn't include all of those, work in progress...
6081   SDValue NewOp = NormalizeVectorShuffle(Op, DAG, *this, Subtarget);
6082   if (NewOp.getNode())
6083     return NewOp;
6084
6085   // NOTE: isPSHUFDMask can also match both masks below (unpckl_undef and
6086   // unpckh_undef). Only use pshufd if speed is more important than size.
6087   if (OptForSize && X86::isUNPCKL_v_undef_Mask(SVOp))
6088     return getTargetShuffleNode(getUNPCKLOpcode(VT), dl, VT, V1, V1, DAG);
6089   if (OptForSize && X86::isUNPCKH_v_undef_Mask(SVOp))
6090     return getTargetShuffleNode(getUNPCKHOpcode(VT), dl, VT, V1, V1, DAG);
6091
6092   if (X86::isMOVDDUPMask(SVOp) && HasSSE3 && V2IsUndef &&
6093       RelaxedMayFoldVectorLoad(V1))
6094     return getMOVDDup(Op, dl, V1, DAG);
6095
6096   if (X86::isMOVHLPS_v_undef_Mask(SVOp))
6097     return getMOVHighToLow(Op, dl, DAG);
6098
6099   // Use to match splats
6100   if (HasSSE2 && X86::isUNPCKHMask(SVOp) && V2IsUndef &&
6101       (VT == MVT::v2f64 || VT == MVT::v2i64))
6102     return getTargetShuffleNode(getUNPCKHOpcode(VT), dl, VT, V1, V1, DAG);
6103
6104   if (X86::isPSHUFDMask(SVOp)) {
6105     // The actual implementation will match the mask in the if above and then
6106     // during isel it can match several different instructions, not only pshufd
6107     // as its name says, sad but true, emulate the behavior for now...
6108     if (X86::isMOVDDUPMask(SVOp) && ((VT == MVT::v4f32 || VT == MVT::v2i64)))
6109         return getTargetShuffleNode(X86ISD::MOVLHPS, dl, VT, V1, V1, DAG);
6110
6111     unsigned TargetMask = X86::getShuffleSHUFImmediate(SVOp);
6112
6113     if (HasSSE2 && (VT == MVT::v4f32 || VT == MVT::v4i32))
6114       return getTargetShuffleNode(X86ISD::PSHUFD, dl, VT, V1, TargetMask, DAG);
6115
6116     if (HasSSE2 && (VT == MVT::v2i64 || VT == MVT::v2f64))
6117       return getTargetShuffleNode(X86ISD::SHUFPD, dl, VT, V1, V1,
6118                                   TargetMask, DAG);
6119
6120     if (VT == MVT::v4f32)
6121       return getTargetShuffleNode(X86ISD::SHUFPS, dl, VT, V1, V1,
6122                                   TargetMask, DAG);
6123   }
6124
6125   // Check if this can be converted into a logical shift.
6126   bool isLeft = false;
6127   unsigned ShAmt = 0;
6128   SDValue ShVal;
6129   bool isShift = getSubtarget()->hasSSE2() &&
6130     isVectorShift(SVOp, DAG, isLeft, ShVal, ShAmt);
6131   if (isShift && ShVal.hasOneUse()) {
6132     // If the shifted value has multiple uses, it may be cheaper to use
6133     // v_set0 + movlhps or movhlps, etc.
6134     EVT EltVT = VT.getVectorElementType();
6135     ShAmt *= EltVT.getSizeInBits();
6136     return getVShift(isLeft, VT, ShVal, ShAmt, DAG, *this, dl);
6137   }
6138
6139   if (X86::isMOVLMask(SVOp)) {
6140     if (V1IsUndef)
6141       return V2;
6142     if (ISD::isBuildVectorAllZeros(V1.getNode()))
6143       return getVZextMovL(VT, VT, V2, DAG, Subtarget, dl);
6144     if (!X86::isMOVLPMask(SVOp)) {
6145       if (HasSSE2 && (VT == MVT::v2i64 || VT == MVT::v2f64))
6146         return getTargetShuffleNode(X86ISD::MOVSD, dl, VT, V1, V2, DAG);
6147
6148       if (VT == MVT::v4i32 || VT == MVT::v4f32)
6149         return getTargetShuffleNode(X86ISD::MOVSS, dl, VT, V1, V2, DAG);
6150     }
6151   }
6152
6153   // FIXME: fold these into legal mask.
6154   if (X86::isMOVLHPSMask(SVOp) && !X86::isUNPCKLMask(SVOp))
6155     return getMOVLowToHigh(Op, dl, DAG, HasSSE2);
6156
6157   if (X86::isMOVHLPSMask(SVOp))
6158     return getMOVHighToLow(Op, dl, DAG);
6159
6160   if (X86::isMOVSHDUPMask(SVOp, Subtarget))
6161     return getTargetShuffleNode(X86ISD::MOVSHDUP, dl, VT, V1, DAG);
6162
6163   if (X86::isMOVSLDUPMask(SVOp, Subtarget))
6164     return getTargetShuffleNode(X86ISD::MOVSLDUP, dl, VT, V1, DAG);
6165
6166   if (X86::isMOVLPMask(SVOp))
6167     return getMOVLP(Op, dl, DAG, HasSSE2);
6168
6169   if (ShouldXformToMOVHLPS(SVOp) ||
6170       ShouldXformToMOVLP(V1.getNode(), V2.getNode(), SVOp))
6171     return CommuteVectorShuffle(SVOp, DAG);
6172
6173   if (isShift) {
6174     // No better options. Use a vshl / vsrl.
6175     EVT EltVT = VT.getVectorElementType();
6176     ShAmt *= EltVT.getSizeInBits();
6177     return getVShift(isLeft, VT, ShVal, ShAmt, DAG, *this, dl);
6178   }
6179
6180   bool Commuted = false;
6181   // FIXME: This should also accept a bitcast of a splat?  Be careful, not
6182   // 1,1,1,1 -> v8i16 though.
6183   V1IsSplat = isSplatVector(V1.getNode());
6184   V2IsSplat = isSplatVector(V2.getNode());
6185
6186   // Canonicalize the splat or undef, if present, to be on the RHS.
6187   if ((V1IsSplat || V1IsUndef) && !(V2IsSplat || V2IsUndef)) {
6188     Op = CommuteVectorShuffle(SVOp, DAG);
6189     SVOp = cast<ShuffleVectorSDNode>(Op);
6190     V1 = SVOp->getOperand(0);
6191     V2 = SVOp->getOperand(1);
6192     std::swap(V1IsSplat, V2IsSplat);
6193     std::swap(V1IsUndef, V2IsUndef);
6194     Commuted = true;
6195   }
6196
6197   if (isCommutedMOVL(SVOp, V2IsSplat, V2IsUndef)) {
6198     // Shuffling low element of v1 into undef, just return v1.
6199     if (V2IsUndef)
6200       return V1;
6201     // If V2 is a splat, the mask may be malformed such as <4,3,3,3>, which
6202     // the instruction selector will not match, so get a canonical MOVL with
6203     // swapped operands to undo the commute.
6204     return getMOVL(DAG, dl, VT, V2, V1);
6205   }
6206
6207   if (X86::isUNPCKLMask(SVOp))
6208     return getTargetShuffleNode(getUNPCKLOpcode(VT), dl, VT, V1, V2, DAG);
6209
6210   if (X86::isUNPCKHMask(SVOp))
6211     return getTargetShuffleNode(getUNPCKHOpcode(VT), dl, VT, V1, V2, DAG);
6212
6213   if (V2IsSplat) {
6214     // Normalize mask so all entries that point to V2 points to its first
6215     // element then try to match unpck{h|l} again. If match, return a
6216     // new vector_shuffle with the corrected mask.
6217     SDValue NewMask = NormalizeMask(SVOp, DAG);
6218     ShuffleVectorSDNode *NSVOp = cast<ShuffleVectorSDNode>(NewMask);
6219     if (NSVOp != SVOp) {
6220       if (X86::isUNPCKLMask(NSVOp, true)) {
6221         return NewMask;
6222       } else if (X86::isUNPCKHMask(NSVOp, true)) {
6223         return NewMask;
6224       }
6225     }
6226   }
6227
6228   if (Commuted) {
6229     // Commute is back and try unpck* again.
6230     // FIXME: this seems wrong.
6231     SDValue NewOp = CommuteVectorShuffle(SVOp, DAG);
6232     ShuffleVectorSDNode *NewSVOp = cast<ShuffleVectorSDNode>(NewOp);
6233
6234     if (X86::isUNPCKLMask(NewSVOp))
6235       return getTargetShuffleNode(getUNPCKLOpcode(VT), dl, VT, V2, V1, DAG);
6236
6237     if (X86::isUNPCKHMask(NewSVOp))
6238       return getTargetShuffleNode(getUNPCKHOpcode(VT), dl, VT, V2, V1, DAG);
6239   }
6240
6241   // Normalize the node to match x86 shuffle ops if needed
6242   if (V2.getOpcode() != ISD::UNDEF && isCommutedSHUFP(SVOp))
6243     return CommuteVectorShuffle(SVOp, DAG);
6244
6245   // The checks below are all present in isShuffleMaskLegal, but they are
6246   // inlined here right now to enable us to directly emit target specific
6247   // nodes, and remove one by one until they don't return Op anymore.
6248   SmallVector<int, 16> M;
6249   SVOp->getMask(M);
6250
6251   if (isPALIGNRMask(M, VT, HasSSSE3))
6252     return getTargetShuffleNode(X86ISD::PALIGN, dl, VT, V1, V2,
6253                                 X86::getShufflePALIGNRImmediate(SVOp),
6254                                 DAG);
6255
6256   if (ShuffleVectorSDNode::isSplatMask(&M[0], VT) &&
6257       SVOp->getSplatIndex() == 0 && V2IsUndef) {
6258     if (VT == MVT::v2f64)
6259       return getTargetShuffleNode(X86ISD::UNPCKLPD, dl, VT, V1, V1, DAG);
6260     if (VT == MVT::v2i64)
6261       return getTargetShuffleNode(X86ISD::PUNPCKLQDQ, dl, VT, V1, V1, DAG);
6262   }
6263
6264   if (isPSHUFHWMask(M, VT))
6265     return getTargetShuffleNode(X86ISD::PSHUFHW, dl, VT, V1,
6266                                 X86::getShufflePSHUFHWImmediate(SVOp),
6267                                 DAG);
6268
6269   if (isPSHUFLWMask(M, VT))
6270     return getTargetShuffleNode(X86ISD::PSHUFLW, dl, VT, V1,
6271                                 X86::getShufflePSHUFLWImmediate(SVOp),
6272                                 DAG);
6273
6274   if (isSHUFPMask(M, VT)) {
6275     unsigned TargetMask = X86::getShuffleSHUFImmediate(SVOp);
6276     if (VT == MVT::v4f32 || VT == MVT::v4i32)
6277       return getTargetShuffleNode(X86ISD::SHUFPS, dl, VT, V1, V2,
6278                                   TargetMask, DAG);
6279     if (VT == MVT::v2f64 || VT == MVT::v2i64)
6280       return getTargetShuffleNode(X86ISD::SHUFPD, dl, VT, V1, V2,
6281                                   TargetMask, DAG);
6282   }
6283
6284   if (X86::isUNPCKL_v_undef_Mask(SVOp))
6285     return getTargetShuffleNode(getUNPCKLOpcode(VT), dl, VT, V1, V1, DAG);
6286   if (X86::isUNPCKH_v_undef_Mask(SVOp))
6287     return getTargetShuffleNode(getUNPCKHOpcode(VT), dl, VT, V1, V1, DAG);
6288
6289   //===--------------------------------------------------------------------===//
6290   // Generate target specific nodes for 128 or 256-bit shuffles only
6291   // supported in the AVX instruction set.
6292   //
6293
6294   // Handle VPERMILPS* permutations
6295   if (isVPERMILPSMask(M, VT, Subtarget))
6296     return getTargetShuffleNode(getVPERMILOpcode(VT), dl, VT, V1,
6297                                 getShuffleVPERMILPSImmediate(SVOp), DAG);
6298
6299   // Handle VPERMILPD* permutations
6300   if (isVPERMILPDMask(M, VT, Subtarget))
6301     return getTargetShuffleNode(getVPERMILOpcode(VT), dl, VT, V1,
6302                                 getShuffleVPERMILPDImmediate(SVOp), DAG);
6303
6304   //===--------------------------------------------------------------------===//
6305   // Since no target specific shuffle was selected for this generic one,
6306   // lower it into other known shuffles. FIXME: this isn't true yet, but
6307   // this is the plan.
6308   //
6309
6310   // Handle v8i16 specifically since SSE can do byte extraction and insertion.
6311   if (VT == MVT::v8i16) {
6312     SDValue NewOp = LowerVECTOR_SHUFFLEv8i16(Op, DAG);
6313     if (NewOp.getNode())
6314       return NewOp;
6315   }
6316
6317   if (VT == MVT::v16i8) {
6318     SDValue NewOp = LowerVECTOR_SHUFFLEv16i8(SVOp, DAG, *this);
6319     if (NewOp.getNode())
6320       return NewOp;
6321   }
6322
6323   // Handle all 128-bit wide vectors with 4 elements, and match them with
6324   // several different shuffle types.
6325   if (NumElems == 4 && VT.getSizeInBits() == 128)
6326     return LowerVECTOR_SHUFFLE_128v4(SVOp, DAG);
6327
6328   // Handle general 256-bit shuffles
6329   if (VT.is256BitVector())
6330     return LowerVECTOR_SHUFFLE_256(SVOp, DAG);
6331
6332   return SDValue();
6333 }
6334
6335 SDValue
6336 X86TargetLowering::LowerEXTRACT_VECTOR_ELT_SSE4(SDValue Op,
6337                                                 SelectionDAG &DAG) const {
6338   EVT VT = Op.getValueType();
6339   DebugLoc dl = Op.getDebugLoc();
6340
6341   if (Op.getOperand(0).getValueType().getSizeInBits() != 128)
6342     return SDValue();
6343
6344   if (VT.getSizeInBits() == 8) {
6345     SDValue Extract = DAG.getNode(X86ISD::PEXTRB, dl, MVT::i32,
6346                                     Op.getOperand(0), Op.getOperand(1));
6347     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, MVT::i32, Extract,
6348                                     DAG.getValueType(VT));
6349     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
6350   } else if (VT.getSizeInBits() == 16) {
6351     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
6352     // If Idx is 0, it's cheaper to do a move instead of a pextrw.
6353     if (Idx == 0)
6354       return DAG.getNode(ISD::TRUNCATE, dl, MVT::i16,
6355                          DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
6356                                      DAG.getNode(ISD::BITCAST, dl,
6357                                                  MVT::v4i32,
6358                                                  Op.getOperand(0)),
6359                                      Op.getOperand(1)));
6360     SDValue Extract = DAG.getNode(X86ISD::PEXTRW, dl, MVT::i32,
6361                                     Op.getOperand(0), Op.getOperand(1));
6362     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, MVT::i32, Extract,
6363                                     DAG.getValueType(VT));
6364     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
6365   } else if (VT == MVT::f32) {
6366     // EXTRACTPS outputs to a GPR32 register which will require a movd to copy
6367     // the result back to FR32 register. It's only worth matching if the
6368     // result has a single use which is a store or a bitcast to i32.  And in
6369     // the case of a store, it's not worth it if the index is a constant 0,
6370     // because a MOVSSmr can be used instead, which is smaller and faster.
6371     if (!Op.hasOneUse())
6372       return SDValue();
6373     SDNode *User = *Op.getNode()->use_begin();
6374     if ((User->getOpcode() != ISD::STORE ||
6375          (isa<ConstantSDNode>(Op.getOperand(1)) &&
6376           cast<ConstantSDNode>(Op.getOperand(1))->isNullValue())) &&
6377         (User->getOpcode() != ISD::BITCAST ||
6378          User->getValueType(0) != MVT::i32))
6379       return SDValue();
6380     SDValue Extract = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
6381                                   DAG.getNode(ISD::BITCAST, dl, MVT::v4i32,
6382                                               Op.getOperand(0)),
6383                                               Op.getOperand(1));
6384     return DAG.getNode(ISD::BITCAST, dl, MVT::f32, Extract);
6385   } else if (VT == MVT::i32) {
6386     // ExtractPS works with constant index.
6387     if (isa<ConstantSDNode>(Op.getOperand(1)))
6388       return Op;
6389   }
6390   return SDValue();
6391 }
6392
6393
6394 SDValue
6395 X86TargetLowering::LowerEXTRACT_VECTOR_ELT(SDValue Op,
6396                                            SelectionDAG &DAG) const {
6397   if (!isa<ConstantSDNode>(Op.getOperand(1)))
6398     return SDValue();
6399
6400   SDValue Vec = Op.getOperand(0);
6401   EVT VecVT = Vec.getValueType();
6402
6403   // If this is a 256-bit vector result, first extract the 128-bit vector and
6404   // then extract the element from the 128-bit vector.
6405   if (VecVT.getSizeInBits() == 256) {
6406     DebugLoc dl = Op.getNode()->getDebugLoc();
6407     unsigned NumElems = VecVT.getVectorNumElements();
6408     SDValue Idx = Op.getOperand(1);
6409     unsigned IdxVal = cast<ConstantSDNode>(Idx)->getZExtValue();
6410
6411     // Get the 128-bit vector.
6412     bool Upper = IdxVal >= NumElems/2;
6413     Vec = Extract128BitVector(Vec,
6414                     DAG.getConstant(Upper ? NumElems/2 : 0, MVT::i32), DAG, dl);
6415
6416     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, Op.getValueType(), Vec,
6417                     Upper ? DAG.getConstant(IdxVal-NumElems/2, MVT::i32) : Idx);
6418   }
6419
6420   assert(Vec.getValueSizeInBits() <= 128 && "Unexpected vector length");
6421
6422   if (Subtarget->hasSSE41() || Subtarget->hasAVX()) {
6423     SDValue Res = LowerEXTRACT_VECTOR_ELT_SSE4(Op, DAG);
6424     if (Res.getNode())
6425       return Res;
6426   }
6427
6428   EVT VT = Op.getValueType();
6429   DebugLoc dl = Op.getDebugLoc();
6430   // TODO: handle v16i8.
6431   if (VT.getSizeInBits() == 16) {
6432     SDValue Vec = Op.getOperand(0);
6433     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
6434     if (Idx == 0)
6435       return DAG.getNode(ISD::TRUNCATE, dl, MVT::i16,
6436                          DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
6437                                      DAG.getNode(ISD::BITCAST, dl,
6438                                                  MVT::v4i32, Vec),
6439                                      Op.getOperand(1)));
6440     // Transform it so it match pextrw which produces a 32-bit result.
6441     EVT EltVT = MVT::i32;
6442     SDValue Extract = DAG.getNode(X86ISD::PEXTRW, dl, EltVT,
6443                                     Op.getOperand(0), Op.getOperand(1));
6444     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, EltVT, Extract,
6445                                     DAG.getValueType(VT));
6446     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
6447   } else if (VT.getSizeInBits() == 32) {
6448     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
6449     if (Idx == 0)
6450       return Op;
6451
6452     // SHUFPS the element to the lowest double word, then movss.
6453     int Mask[4] = { static_cast<int>(Idx), -1, -1, -1 };
6454     EVT VVT = Op.getOperand(0).getValueType();
6455     SDValue Vec = DAG.getVectorShuffle(VVT, dl, Op.getOperand(0),
6456                                        DAG.getUNDEF(VVT), Mask);
6457     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, VT, Vec,
6458                        DAG.getIntPtrConstant(0));
6459   } else if (VT.getSizeInBits() == 64) {
6460     // FIXME: .td only matches this for <2 x f64>, not <2 x i64> on 32b
6461     // FIXME: seems like this should be unnecessary if mov{h,l}pd were taught
6462     //        to match extract_elt for f64.
6463     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
6464     if (Idx == 0)
6465       return Op;
6466
6467     // UNPCKHPD the element to the lowest double word, then movsd.
6468     // Note if the lower 64 bits of the result of the UNPCKHPD is then stored
6469     // to a f64mem, the whole operation is folded into a single MOVHPDmr.
6470     int Mask[2] = { 1, -1 };
6471     EVT VVT = Op.getOperand(0).getValueType();
6472     SDValue Vec = DAG.getVectorShuffle(VVT, dl, Op.getOperand(0),
6473                                        DAG.getUNDEF(VVT), Mask);
6474     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, VT, Vec,
6475                        DAG.getIntPtrConstant(0));
6476   }
6477
6478   return SDValue();
6479 }
6480
6481 SDValue
6482 X86TargetLowering::LowerINSERT_VECTOR_ELT_SSE4(SDValue Op,
6483                                                SelectionDAG &DAG) const {
6484   EVT VT = Op.getValueType();
6485   EVT EltVT = VT.getVectorElementType();
6486   DebugLoc dl = Op.getDebugLoc();
6487
6488   SDValue N0 = Op.getOperand(0);
6489   SDValue N1 = Op.getOperand(1);
6490   SDValue N2 = Op.getOperand(2);
6491
6492   if (VT.getSizeInBits() == 256)
6493     return SDValue();
6494
6495   if ((EltVT.getSizeInBits() == 8 || EltVT.getSizeInBits() == 16) &&
6496       isa<ConstantSDNode>(N2)) {
6497     unsigned Opc;
6498     if (VT == MVT::v8i16)
6499       Opc = X86ISD::PINSRW;
6500     else if (VT == MVT::v16i8)
6501       Opc = X86ISD::PINSRB;
6502     else
6503       Opc = X86ISD::PINSRB;
6504
6505     // Transform it so it match pinsr{b,w} which expects a GR32 as its second
6506     // argument.
6507     if (N1.getValueType() != MVT::i32)
6508       N1 = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, N1);
6509     if (N2.getValueType() != MVT::i32)
6510       N2 = DAG.getIntPtrConstant(cast<ConstantSDNode>(N2)->getZExtValue());
6511     return DAG.getNode(Opc, dl, VT, N0, N1, N2);
6512   } else if (EltVT == MVT::f32 && isa<ConstantSDNode>(N2)) {
6513     // Bits [7:6] of the constant are the source select.  This will always be
6514     //  zero here.  The DAG Combiner may combine an extract_elt index into these
6515     //  bits.  For example (insert (extract, 3), 2) could be matched by putting
6516     //  the '3' into bits [7:6] of X86ISD::INSERTPS.
6517     // Bits [5:4] of the constant are the destination select.  This is the
6518     //  value of the incoming immediate.
6519     // Bits [3:0] of the constant are the zero mask.  The DAG Combiner may
6520     //   combine either bitwise AND or insert of float 0.0 to set these bits.
6521     N2 = DAG.getIntPtrConstant(cast<ConstantSDNode>(N2)->getZExtValue() << 4);
6522     // Create this as a scalar to vector..
6523     N1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4f32, N1);
6524     return DAG.getNode(X86ISD::INSERTPS, dl, VT, N0, N1, N2);
6525   } else if (EltVT == MVT::i32 && isa<ConstantSDNode>(N2)) {
6526     // PINSR* works with constant index.
6527     return Op;
6528   }
6529   return SDValue();
6530 }
6531
6532 SDValue
6533 X86TargetLowering::LowerINSERT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) const {
6534   EVT VT = Op.getValueType();
6535   EVT EltVT = VT.getVectorElementType();
6536
6537   DebugLoc dl = Op.getDebugLoc();
6538   SDValue N0 = Op.getOperand(0);
6539   SDValue N1 = Op.getOperand(1);
6540   SDValue N2 = Op.getOperand(2);
6541
6542   // If this is a 256-bit vector result, first extract the 128-bit vector,
6543   // insert the element into the extracted half and then place it back.
6544   if (VT.getSizeInBits() == 256) {
6545     if (!isa<ConstantSDNode>(N2))
6546       return SDValue();
6547
6548     // Get the desired 128-bit vector half.
6549     unsigned NumElems = VT.getVectorNumElements();
6550     unsigned IdxVal = cast<ConstantSDNode>(N2)->getZExtValue();
6551     bool Upper = IdxVal >= NumElems/2;
6552     SDValue Ins128Idx = DAG.getConstant(Upper ? NumElems/2 : 0, MVT::i32);
6553     SDValue V = Extract128BitVector(N0, Ins128Idx, DAG, dl);
6554
6555     // Insert the element into the desired half.
6556     V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, V.getValueType(), V,
6557                  N1, Upper ? DAG.getConstant(IdxVal-NumElems/2, MVT::i32) : N2);
6558
6559     // Insert the changed part back to the 256-bit vector
6560     return Insert128BitVector(N0, V, Ins128Idx, DAG, dl);
6561   }
6562
6563   if (Subtarget->hasSSE41() || Subtarget->hasAVX())
6564     return LowerINSERT_VECTOR_ELT_SSE4(Op, DAG);
6565
6566   if (EltVT == MVT::i8)
6567     return SDValue();
6568
6569   if (EltVT.getSizeInBits() == 16 && isa<ConstantSDNode>(N2)) {
6570     // Transform it so it match pinsrw which expects a 16-bit value in a GR32
6571     // as its second argument.
6572     if (N1.getValueType() != MVT::i32)
6573       N1 = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, N1);
6574     if (N2.getValueType() != MVT::i32)
6575       N2 = DAG.getIntPtrConstant(cast<ConstantSDNode>(N2)->getZExtValue());
6576     return DAG.getNode(X86ISD::PINSRW, dl, VT, N0, N1, N2);
6577   }
6578   return SDValue();
6579 }
6580
6581 SDValue
6582 X86TargetLowering::LowerSCALAR_TO_VECTOR(SDValue Op, SelectionDAG &DAG) const {
6583   LLVMContext *Context = DAG.getContext();
6584   DebugLoc dl = Op.getDebugLoc();
6585   EVT OpVT = Op.getValueType();
6586
6587   // If this is a 256-bit vector result, first insert into a 128-bit
6588   // vector and then insert into the 256-bit vector.
6589   if (OpVT.getSizeInBits() > 128) {
6590     // Insert into a 128-bit vector.
6591     EVT VT128 = EVT::getVectorVT(*Context,
6592                                  OpVT.getVectorElementType(),
6593                                  OpVT.getVectorNumElements() / 2);
6594
6595     Op = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT128, Op.getOperand(0));
6596
6597     // Insert the 128-bit vector.
6598     return Insert128BitVector(DAG.getNode(ISD::UNDEF, dl, OpVT), Op,
6599                               DAG.getConstant(0, MVT::i32),
6600                               DAG, dl);
6601   }
6602
6603   if (Op.getValueType() == MVT::v1i64 &&
6604       Op.getOperand(0).getValueType() == MVT::i64)
6605     return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v1i64, Op.getOperand(0));
6606
6607   SDValue AnyExt = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, Op.getOperand(0));
6608   assert(Op.getValueType().getSimpleVT().getSizeInBits() == 128 &&
6609          "Expected an SSE type!");
6610   return DAG.getNode(ISD::BITCAST, dl, Op.getValueType(),
6611                      DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,AnyExt));
6612 }
6613
6614 // Lower a node with an EXTRACT_SUBVECTOR opcode.  This may result in
6615 // a simple subregister reference or explicit instructions to grab
6616 // upper bits of a vector.
6617 SDValue
6618 X86TargetLowering::LowerEXTRACT_SUBVECTOR(SDValue Op, SelectionDAG &DAG) const {
6619   if (Subtarget->hasAVX()) {
6620     DebugLoc dl = Op.getNode()->getDebugLoc();
6621     SDValue Vec = Op.getNode()->getOperand(0);
6622     SDValue Idx = Op.getNode()->getOperand(1);
6623
6624     if (Op.getNode()->getValueType(0).getSizeInBits() == 128
6625         && Vec.getNode()->getValueType(0).getSizeInBits() == 256) {
6626         return Extract128BitVector(Vec, Idx, DAG, dl);
6627     }
6628   }
6629   return SDValue();
6630 }
6631
6632 // Lower a node with an INSERT_SUBVECTOR opcode.  This may result in a
6633 // simple superregister reference or explicit instructions to insert
6634 // the upper bits of a vector.
6635 SDValue
6636 X86TargetLowering::LowerINSERT_SUBVECTOR(SDValue Op, SelectionDAG &DAG) const {
6637   if (Subtarget->hasAVX()) {
6638     DebugLoc dl = Op.getNode()->getDebugLoc();
6639     SDValue Vec = Op.getNode()->getOperand(0);
6640     SDValue SubVec = Op.getNode()->getOperand(1);
6641     SDValue Idx = Op.getNode()->getOperand(2);
6642
6643     if (Op.getNode()->getValueType(0).getSizeInBits() == 256
6644         && SubVec.getNode()->getValueType(0).getSizeInBits() == 128) {
6645       return Insert128BitVector(Vec, SubVec, Idx, DAG, dl);
6646     }
6647   }
6648   return SDValue();
6649 }
6650
6651 // ConstantPool, JumpTable, GlobalAddress, and ExternalSymbol are lowered as
6652 // their target countpart wrapped in the X86ISD::Wrapper node. Suppose N is
6653 // one of the above mentioned nodes. It has to be wrapped because otherwise
6654 // Select(N) returns N. So the raw TargetGlobalAddress nodes, etc. can only
6655 // be used to form addressing mode. These wrapped nodes will be selected
6656 // into MOV32ri.
6657 SDValue
6658 X86TargetLowering::LowerConstantPool(SDValue Op, SelectionDAG &DAG) const {
6659   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
6660
6661   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
6662   // global base reg.
6663   unsigned char OpFlag = 0;
6664   unsigned WrapperKind = X86ISD::Wrapper;
6665   CodeModel::Model M = getTargetMachine().getCodeModel();
6666
6667   if (Subtarget->isPICStyleRIPRel() &&
6668       (M == CodeModel::Small || M == CodeModel::Kernel))
6669     WrapperKind = X86ISD::WrapperRIP;
6670   else if (Subtarget->isPICStyleGOT())
6671     OpFlag = X86II::MO_GOTOFF;
6672   else if (Subtarget->isPICStyleStubPIC())
6673     OpFlag = X86II::MO_PIC_BASE_OFFSET;
6674
6675   SDValue Result = DAG.getTargetConstantPool(CP->getConstVal(), getPointerTy(),
6676                                              CP->getAlignment(),
6677                                              CP->getOffset(), OpFlag);
6678   DebugLoc DL = CP->getDebugLoc();
6679   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
6680   // With PIC, the address is actually $g + Offset.
6681   if (OpFlag) {
6682     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
6683                          DAG.getNode(X86ISD::GlobalBaseReg,
6684                                      DebugLoc(), getPointerTy()),
6685                          Result);
6686   }
6687
6688   return Result;
6689 }
6690
6691 SDValue X86TargetLowering::LowerJumpTable(SDValue Op, SelectionDAG &DAG) const {
6692   JumpTableSDNode *JT = cast<JumpTableSDNode>(Op);
6693
6694   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
6695   // global base reg.
6696   unsigned char OpFlag = 0;
6697   unsigned WrapperKind = X86ISD::Wrapper;
6698   CodeModel::Model M = getTargetMachine().getCodeModel();
6699
6700   if (Subtarget->isPICStyleRIPRel() &&
6701       (M == CodeModel::Small || M == CodeModel::Kernel))
6702     WrapperKind = X86ISD::WrapperRIP;
6703   else if (Subtarget->isPICStyleGOT())
6704     OpFlag = X86II::MO_GOTOFF;
6705   else if (Subtarget->isPICStyleStubPIC())
6706     OpFlag = X86II::MO_PIC_BASE_OFFSET;
6707
6708   SDValue Result = DAG.getTargetJumpTable(JT->getIndex(), getPointerTy(),
6709                                           OpFlag);
6710   DebugLoc DL = JT->getDebugLoc();
6711   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
6712
6713   // With PIC, the address is actually $g + Offset.
6714   if (OpFlag)
6715     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
6716                          DAG.getNode(X86ISD::GlobalBaseReg,
6717                                      DebugLoc(), getPointerTy()),
6718                          Result);
6719
6720   return Result;
6721 }
6722
6723 SDValue
6724 X86TargetLowering::LowerExternalSymbol(SDValue Op, SelectionDAG &DAG) const {
6725   const char *Sym = cast<ExternalSymbolSDNode>(Op)->getSymbol();
6726
6727   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
6728   // global base reg.
6729   unsigned char OpFlag = 0;
6730   unsigned WrapperKind = X86ISD::Wrapper;
6731   CodeModel::Model M = getTargetMachine().getCodeModel();
6732
6733   if (Subtarget->isPICStyleRIPRel() &&
6734       (M == CodeModel::Small || M == CodeModel::Kernel))
6735     WrapperKind = X86ISD::WrapperRIP;
6736   else if (Subtarget->isPICStyleGOT())
6737     OpFlag = X86II::MO_GOTOFF;
6738   else if (Subtarget->isPICStyleStubPIC())
6739     OpFlag = X86II::MO_PIC_BASE_OFFSET;
6740
6741   SDValue Result = DAG.getTargetExternalSymbol(Sym, getPointerTy(), OpFlag);
6742
6743   DebugLoc DL = Op.getDebugLoc();
6744   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
6745
6746
6747   // With PIC, the address is actually $g + Offset.
6748   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
6749       !Subtarget->is64Bit()) {
6750     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
6751                          DAG.getNode(X86ISD::GlobalBaseReg,
6752                                      DebugLoc(), getPointerTy()),
6753                          Result);
6754   }
6755
6756   return Result;
6757 }
6758
6759 SDValue
6760 X86TargetLowering::LowerBlockAddress(SDValue Op, SelectionDAG &DAG) const {
6761   // Create the TargetBlockAddressAddress node.
6762   unsigned char OpFlags =
6763     Subtarget->ClassifyBlockAddressReference();
6764   CodeModel::Model M = getTargetMachine().getCodeModel();
6765   const BlockAddress *BA = cast<BlockAddressSDNode>(Op)->getBlockAddress();
6766   DebugLoc dl = Op.getDebugLoc();
6767   SDValue Result = DAG.getBlockAddress(BA, getPointerTy(),
6768                                        /*isTarget=*/true, OpFlags);
6769
6770   if (Subtarget->isPICStyleRIPRel() &&
6771       (M == CodeModel::Small || M == CodeModel::Kernel))
6772     Result = DAG.getNode(X86ISD::WrapperRIP, dl, getPointerTy(), Result);
6773   else
6774     Result = DAG.getNode(X86ISD::Wrapper, dl, getPointerTy(), Result);
6775
6776   // With PIC, the address is actually $g + Offset.
6777   if (isGlobalRelativeToPICBase(OpFlags)) {
6778     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(),
6779                          DAG.getNode(X86ISD::GlobalBaseReg, dl, getPointerTy()),
6780                          Result);
6781   }
6782
6783   return Result;
6784 }
6785
6786 SDValue
6787 X86TargetLowering::LowerGlobalAddress(const GlobalValue *GV, DebugLoc dl,
6788                                       int64_t Offset,
6789                                       SelectionDAG &DAG) const {
6790   // Create the TargetGlobalAddress node, folding in the constant
6791   // offset if it is legal.
6792   unsigned char OpFlags =
6793     Subtarget->ClassifyGlobalReference(GV, getTargetMachine());
6794   CodeModel::Model M = getTargetMachine().getCodeModel();
6795   SDValue Result;
6796   if (OpFlags == X86II::MO_NO_FLAG &&
6797       X86::isOffsetSuitableForCodeModel(Offset, M)) {
6798     // A direct static reference to a global.
6799     Result = DAG.getTargetGlobalAddress(GV, dl, getPointerTy(), Offset);
6800     Offset = 0;
6801   } else {
6802     Result = DAG.getTargetGlobalAddress(GV, dl, getPointerTy(), 0, OpFlags);
6803   }
6804
6805   if (Subtarget->isPICStyleRIPRel() &&
6806       (M == CodeModel::Small || M == CodeModel::Kernel))
6807     Result = DAG.getNode(X86ISD::WrapperRIP, dl, getPointerTy(), Result);
6808   else
6809     Result = DAG.getNode(X86ISD::Wrapper, dl, getPointerTy(), Result);
6810
6811   // With PIC, the address is actually $g + Offset.
6812   if (isGlobalRelativeToPICBase(OpFlags)) {
6813     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(),
6814                          DAG.getNode(X86ISD::GlobalBaseReg, dl, getPointerTy()),
6815                          Result);
6816   }
6817
6818   // For globals that require a load from a stub to get the address, emit the
6819   // load.
6820   if (isGlobalStubReference(OpFlags))
6821     Result = DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(), Result,
6822                          MachinePointerInfo::getGOT(), false, false, 0);
6823
6824   // If there was a non-zero offset that we didn't fold, create an explicit
6825   // addition for it.
6826   if (Offset != 0)
6827     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(), Result,
6828                          DAG.getConstant(Offset, getPointerTy()));
6829
6830   return Result;
6831 }
6832
6833 SDValue
6834 X86TargetLowering::LowerGlobalAddress(SDValue Op, SelectionDAG &DAG) const {
6835   const GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
6836   int64_t Offset = cast<GlobalAddressSDNode>(Op)->getOffset();
6837   return LowerGlobalAddress(GV, Op.getDebugLoc(), Offset, DAG);
6838 }
6839
6840 static SDValue
6841 GetTLSADDR(SelectionDAG &DAG, SDValue Chain, GlobalAddressSDNode *GA,
6842            SDValue *InFlag, const EVT PtrVT, unsigned ReturnReg,
6843            unsigned char OperandFlags) {
6844   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
6845   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
6846   DebugLoc dl = GA->getDebugLoc();
6847   SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(), dl,
6848                                            GA->getValueType(0),
6849                                            GA->getOffset(),
6850                                            OperandFlags);
6851   if (InFlag) {
6852     SDValue Ops[] = { Chain,  TGA, *InFlag };
6853     Chain = DAG.getNode(X86ISD::TLSADDR, dl, NodeTys, Ops, 3);
6854   } else {
6855     SDValue Ops[]  = { Chain, TGA };
6856     Chain = DAG.getNode(X86ISD::TLSADDR, dl, NodeTys, Ops, 2);
6857   }
6858
6859   // TLSADDR will be codegen'ed as call. Inform MFI that function has calls.
6860   MFI->setAdjustsStack(true);
6861
6862   SDValue Flag = Chain.getValue(1);
6863   return DAG.getCopyFromReg(Chain, dl, ReturnReg, PtrVT, Flag);
6864 }
6865
6866 // Lower ISD::GlobalTLSAddress using the "general dynamic" model, 32 bit
6867 static SDValue
6868 LowerToTLSGeneralDynamicModel32(GlobalAddressSDNode *GA, SelectionDAG &DAG,
6869                                 const EVT PtrVT) {
6870   SDValue InFlag;
6871   DebugLoc dl = GA->getDebugLoc();  // ? function entry point might be better
6872   SDValue Chain = DAG.getCopyToReg(DAG.getEntryNode(), dl, X86::EBX,
6873                                      DAG.getNode(X86ISD::GlobalBaseReg,
6874                                                  DebugLoc(), PtrVT), InFlag);
6875   InFlag = Chain.getValue(1);
6876
6877   return GetTLSADDR(DAG, Chain, GA, &InFlag, PtrVT, X86::EAX, X86II::MO_TLSGD);
6878 }
6879
6880 // Lower ISD::GlobalTLSAddress using the "general dynamic" model, 64 bit
6881 static SDValue
6882 LowerToTLSGeneralDynamicModel64(GlobalAddressSDNode *GA, SelectionDAG &DAG,
6883                                 const EVT PtrVT) {
6884   return GetTLSADDR(DAG, DAG.getEntryNode(), GA, NULL, PtrVT,
6885                     X86::RAX, X86II::MO_TLSGD);
6886 }
6887
6888 // Lower ISD::GlobalTLSAddress using the "initial exec" (for no-pic) or
6889 // "local exec" model.
6890 static SDValue LowerToTLSExecModel(GlobalAddressSDNode *GA, SelectionDAG &DAG,
6891                                    const EVT PtrVT, TLSModel::Model model,
6892                                    bool is64Bit) {
6893   DebugLoc dl = GA->getDebugLoc();
6894
6895   // Get the Thread Pointer, which is %gs:0 (32-bit) or %fs:0 (64-bit).
6896   Value *Ptr = Constant::getNullValue(Type::getInt8PtrTy(*DAG.getContext(),
6897                                                          is64Bit ? 257 : 256));
6898
6899   SDValue ThreadPointer = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(),
6900                                       DAG.getIntPtrConstant(0),
6901                                       MachinePointerInfo(Ptr), false, false, 0);
6902
6903   unsigned char OperandFlags = 0;
6904   // Most TLS accesses are not RIP relative, even on x86-64.  One exception is
6905   // initialexec.
6906   unsigned WrapperKind = X86ISD::Wrapper;
6907   if (model == TLSModel::LocalExec) {
6908     OperandFlags = is64Bit ? X86II::MO_TPOFF : X86II::MO_NTPOFF;
6909   } else if (is64Bit) {
6910     assert(model == TLSModel::InitialExec);
6911     OperandFlags = X86II::MO_GOTTPOFF;
6912     WrapperKind = X86ISD::WrapperRIP;
6913   } else {
6914     assert(model == TLSModel::InitialExec);
6915     OperandFlags = X86II::MO_INDNTPOFF;
6916   }
6917
6918   // emit "addl x@ntpoff,%eax" (local exec) or "addl x@indntpoff,%eax" (initial
6919   // exec)
6920   SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(), dl,
6921                                            GA->getValueType(0),
6922                                            GA->getOffset(), OperandFlags);
6923   SDValue Offset = DAG.getNode(WrapperKind, dl, PtrVT, TGA);
6924
6925   if (model == TLSModel::InitialExec)
6926     Offset = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Offset,
6927                          MachinePointerInfo::getGOT(), false, false, 0);
6928
6929   // The address of the thread local variable is the add of the thread
6930   // pointer with the offset of the variable.
6931   return DAG.getNode(ISD::ADD, dl, PtrVT, ThreadPointer, Offset);
6932 }
6933
6934 SDValue
6935 X86TargetLowering::LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) const {
6936
6937   GlobalAddressSDNode *GA = cast<GlobalAddressSDNode>(Op);
6938   const GlobalValue *GV = GA->getGlobal();
6939
6940   if (Subtarget->isTargetELF()) {
6941     // TODO: implement the "local dynamic" model
6942     // TODO: implement the "initial exec"model for pic executables
6943
6944     // If GV is an alias then use the aliasee for determining
6945     // thread-localness.
6946     if (const GlobalAlias *GA = dyn_cast<GlobalAlias>(GV))
6947       GV = GA->resolveAliasedGlobal(false);
6948
6949     TLSModel::Model model
6950       = getTLSModel(GV, getTargetMachine().getRelocationModel());
6951
6952     switch (model) {
6953       case TLSModel::GeneralDynamic:
6954       case TLSModel::LocalDynamic: // not implemented
6955         if (Subtarget->is64Bit())
6956           return LowerToTLSGeneralDynamicModel64(GA, DAG, getPointerTy());
6957         return LowerToTLSGeneralDynamicModel32(GA, DAG, getPointerTy());
6958
6959       case TLSModel::InitialExec:
6960       case TLSModel::LocalExec:
6961         return LowerToTLSExecModel(GA, DAG, getPointerTy(), model,
6962                                    Subtarget->is64Bit());
6963     }
6964   } else if (Subtarget->isTargetDarwin()) {
6965     // Darwin only has one model of TLS.  Lower to that.
6966     unsigned char OpFlag = 0;
6967     unsigned WrapperKind = Subtarget->isPICStyleRIPRel() ?
6968                            X86ISD::WrapperRIP : X86ISD::Wrapper;
6969
6970     // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
6971     // global base reg.
6972     bool PIC32 = (getTargetMachine().getRelocationModel() == Reloc::PIC_) &&
6973                   !Subtarget->is64Bit();
6974     if (PIC32)
6975       OpFlag = X86II::MO_TLVP_PIC_BASE;
6976     else
6977       OpFlag = X86II::MO_TLVP;
6978     DebugLoc DL = Op.getDebugLoc();
6979     SDValue Result = DAG.getTargetGlobalAddress(GA->getGlobal(), DL,
6980                                                 GA->getValueType(0),
6981                                                 GA->getOffset(), OpFlag);
6982     SDValue Offset = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
6983
6984     // With PIC32, the address is actually $g + Offset.
6985     if (PIC32)
6986       Offset = DAG.getNode(ISD::ADD, DL, getPointerTy(),
6987                            DAG.getNode(X86ISD::GlobalBaseReg,
6988                                        DebugLoc(), getPointerTy()),
6989                            Offset);
6990
6991     // Lowering the machine isd will make sure everything is in the right
6992     // location.
6993     SDValue Chain = DAG.getEntryNode();
6994     SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
6995     SDValue Args[] = { Chain, Offset };
6996     Chain = DAG.getNode(X86ISD::TLSCALL, DL, NodeTys, Args, 2);
6997
6998     // TLSCALL will be codegen'ed as call. Inform MFI that function has calls.
6999     MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
7000     MFI->setAdjustsStack(true);
7001
7002     // And our return value (tls address) is in the standard call return value
7003     // location.
7004     unsigned Reg = Subtarget->is64Bit() ? X86::RAX : X86::EAX;
7005     return DAG.getCopyFromReg(Chain, DL, Reg, getPointerTy());
7006   }
7007
7008   assert(false &&
7009          "TLS not implemented for this target.");
7010
7011   llvm_unreachable("Unreachable");
7012   return SDValue();
7013 }
7014
7015
7016 /// LowerShiftParts - Lower SRA_PARTS and friends, which return two i32 values and
7017 /// take a 2 x i32 value to shift plus a shift amount.
7018 SDValue X86TargetLowering::LowerShiftParts(SDValue Op, SelectionDAG &DAG) const {
7019   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
7020   EVT VT = Op.getValueType();
7021   unsigned VTBits = VT.getSizeInBits();
7022   DebugLoc dl = Op.getDebugLoc();
7023   bool isSRA = Op.getOpcode() == ISD::SRA_PARTS;
7024   SDValue ShOpLo = Op.getOperand(0);
7025   SDValue ShOpHi = Op.getOperand(1);
7026   SDValue ShAmt  = Op.getOperand(2);
7027   SDValue Tmp1 = isSRA ? DAG.getNode(ISD::SRA, dl, VT, ShOpHi,
7028                                      DAG.getConstant(VTBits - 1, MVT::i8))
7029                        : DAG.getConstant(0, VT);
7030
7031   SDValue Tmp2, Tmp3;
7032   if (Op.getOpcode() == ISD::SHL_PARTS) {
7033     Tmp2 = DAG.getNode(X86ISD::SHLD, dl, VT, ShOpHi, ShOpLo, ShAmt);
7034     Tmp3 = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, ShAmt);
7035   } else {
7036     Tmp2 = DAG.getNode(X86ISD::SHRD, dl, VT, ShOpLo, ShOpHi, ShAmt);
7037     Tmp3 = DAG.getNode(isSRA ? ISD::SRA : ISD::SRL, dl, VT, ShOpHi, ShAmt);
7038   }
7039
7040   SDValue AndNode = DAG.getNode(ISD::AND, dl, MVT::i8, ShAmt,
7041                                 DAG.getConstant(VTBits, MVT::i8));
7042   SDValue Cond = DAG.getNode(X86ISD::CMP, dl, MVT::i32,
7043                              AndNode, DAG.getConstant(0, MVT::i8));
7044
7045   SDValue Hi, Lo;
7046   SDValue CC = DAG.getConstant(X86::COND_NE, MVT::i8);
7047   SDValue Ops0[4] = { Tmp2, Tmp3, CC, Cond };
7048   SDValue Ops1[4] = { Tmp3, Tmp1, CC, Cond };
7049
7050   if (Op.getOpcode() == ISD::SHL_PARTS) {
7051     Hi = DAG.getNode(X86ISD::CMOV, dl, VT, Ops0, 4);
7052     Lo = DAG.getNode(X86ISD::CMOV, dl, VT, Ops1, 4);
7053   } else {
7054     Lo = DAG.getNode(X86ISD::CMOV, dl, VT, Ops0, 4);
7055     Hi = DAG.getNode(X86ISD::CMOV, dl, VT, Ops1, 4);
7056   }
7057
7058   SDValue Ops[2] = { Lo, Hi };
7059   return DAG.getMergeValues(Ops, 2, dl);
7060 }
7061
7062 SDValue X86TargetLowering::LowerSINT_TO_FP(SDValue Op,
7063                                            SelectionDAG &DAG) const {
7064   EVT SrcVT = Op.getOperand(0).getValueType();
7065
7066   if (SrcVT.isVector())
7067     return SDValue();
7068
7069   assert(SrcVT.getSimpleVT() <= MVT::i64 && SrcVT.getSimpleVT() >= MVT::i16 &&
7070          "Unknown SINT_TO_FP to lower!");
7071
7072   // These are really Legal; return the operand so the caller accepts it as
7073   // Legal.
7074   if (SrcVT == MVT::i32 && isScalarFPTypeInSSEReg(Op.getValueType()))
7075     return Op;
7076   if (SrcVT == MVT::i64 && isScalarFPTypeInSSEReg(Op.getValueType()) &&
7077       Subtarget->is64Bit()) {
7078     return Op;
7079   }
7080
7081   DebugLoc dl = Op.getDebugLoc();
7082   unsigned Size = SrcVT.getSizeInBits()/8;
7083   MachineFunction &MF = DAG.getMachineFunction();
7084   int SSFI = MF.getFrameInfo()->CreateStackObject(Size, Size, false);
7085   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
7086   SDValue Chain = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
7087                                StackSlot,
7088                                MachinePointerInfo::getFixedStack(SSFI),
7089                                false, false, 0);
7090   return BuildFILD(Op, SrcVT, Chain, StackSlot, DAG);
7091 }
7092
7093 SDValue X86TargetLowering::BuildFILD(SDValue Op, EVT SrcVT, SDValue Chain,
7094                                      SDValue StackSlot,
7095                                      SelectionDAG &DAG) const {
7096   // Build the FILD
7097   DebugLoc DL = Op.getDebugLoc();
7098   SDVTList Tys;
7099   bool useSSE = isScalarFPTypeInSSEReg(Op.getValueType());
7100   if (useSSE)
7101     Tys = DAG.getVTList(MVT::f64, MVT::Other, MVT::Glue);
7102   else
7103     Tys = DAG.getVTList(Op.getValueType(), MVT::Other);
7104
7105   unsigned ByteSize = SrcVT.getSizeInBits()/8;
7106
7107   FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(StackSlot);
7108   MachineMemOperand *MMO;
7109   if (FI) {
7110     int SSFI = FI->getIndex();
7111     MMO =
7112       DAG.getMachineFunction()
7113       .getMachineMemOperand(MachinePointerInfo::getFixedStack(SSFI),
7114                             MachineMemOperand::MOLoad, ByteSize, ByteSize);
7115   } else {
7116     MMO = cast<LoadSDNode>(StackSlot)->getMemOperand();
7117     StackSlot = StackSlot.getOperand(1);
7118   }
7119   SDValue Ops[] = { Chain, StackSlot, DAG.getValueType(SrcVT) };
7120   SDValue Result = DAG.getMemIntrinsicNode(useSSE ? X86ISD::FILD_FLAG :
7121                                            X86ISD::FILD, DL,
7122                                            Tys, Ops, array_lengthof(Ops),
7123                                            SrcVT, MMO);
7124
7125   if (useSSE) {
7126     Chain = Result.getValue(1);
7127     SDValue InFlag = Result.getValue(2);
7128
7129     // FIXME: Currently the FST is flagged to the FILD_FLAG. This
7130     // shouldn't be necessary except that RFP cannot be live across
7131     // multiple blocks. When stackifier is fixed, they can be uncoupled.
7132     MachineFunction &MF = DAG.getMachineFunction();
7133     unsigned SSFISize = Op.getValueType().getSizeInBits()/8;
7134     int SSFI = MF.getFrameInfo()->CreateStackObject(SSFISize, SSFISize, false);
7135     SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
7136     Tys = DAG.getVTList(MVT::Other);
7137     SDValue Ops[] = {
7138       Chain, Result, StackSlot, DAG.getValueType(Op.getValueType()), InFlag
7139     };
7140     MachineMemOperand *MMO =
7141       DAG.getMachineFunction()
7142       .getMachineMemOperand(MachinePointerInfo::getFixedStack(SSFI),
7143                             MachineMemOperand::MOStore, SSFISize, SSFISize);
7144
7145     Chain = DAG.getMemIntrinsicNode(X86ISD::FST, DL, Tys,
7146                                     Ops, array_lengthof(Ops),
7147                                     Op.getValueType(), MMO);
7148     Result = DAG.getLoad(Op.getValueType(), DL, Chain, StackSlot,
7149                          MachinePointerInfo::getFixedStack(SSFI),
7150                          false, false, 0);
7151   }
7152
7153   return Result;
7154 }
7155
7156 // LowerUINT_TO_FP_i64 - 64-bit unsigned integer to double expansion.
7157 SDValue X86TargetLowering::LowerUINT_TO_FP_i64(SDValue Op,
7158                                                SelectionDAG &DAG) const {
7159   // This algorithm is not obvious. Here it is in C code, more or less:
7160   /*
7161     double uint64_to_double( uint32_t hi, uint32_t lo ) {
7162       static const __m128i exp = { 0x4330000045300000ULL, 0 };
7163       static const __m128d bias = { 0x1.0p84, 0x1.0p52 };
7164
7165       // Copy ints to xmm registers.
7166       __m128i xh = _mm_cvtsi32_si128( hi );
7167       __m128i xl = _mm_cvtsi32_si128( lo );
7168
7169       // Combine into low half of a single xmm register.
7170       __m128i x = _mm_unpacklo_epi32( xh, xl );
7171       __m128d d;
7172       double sd;
7173
7174       // Merge in appropriate exponents to give the integer bits the right
7175       // magnitude.
7176       x = _mm_unpacklo_epi32( x, exp );
7177
7178       // Subtract away the biases to deal with the IEEE-754 double precision
7179       // implicit 1.
7180       d = _mm_sub_pd( (__m128d) x, bias );
7181
7182       // All conversions up to here are exact. The correctly rounded result is
7183       // calculated using the current rounding mode using the following
7184       // horizontal add.
7185       d = _mm_add_sd( d, _mm_unpackhi_pd( d, d ) );
7186       _mm_store_sd( &sd, d );   // Because we are returning doubles in XMM, this
7187                                 // store doesn't really need to be here (except
7188                                 // maybe to zero the other double)
7189       return sd;
7190     }
7191   */
7192
7193   DebugLoc dl = Op.getDebugLoc();
7194   LLVMContext *Context = DAG.getContext();
7195
7196   // Build some magic constants.
7197   std::vector<Constant*> CV0;
7198   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0x45300000)));
7199   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0x43300000)));
7200   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0)));
7201   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0)));
7202   Constant *C0 = ConstantVector::get(CV0);
7203   SDValue CPIdx0 = DAG.getConstantPool(C0, getPointerTy(), 16);
7204
7205   std::vector<Constant*> CV1;
7206   CV1.push_back(
7207     ConstantFP::get(*Context, APFloat(APInt(64, 0x4530000000000000ULL))));
7208   CV1.push_back(
7209     ConstantFP::get(*Context, APFloat(APInt(64, 0x4330000000000000ULL))));
7210   Constant *C1 = ConstantVector::get(CV1);
7211   SDValue CPIdx1 = DAG.getConstantPool(C1, getPointerTy(), 16);
7212
7213   SDValue XR1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
7214                             DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
7215                                         Op.getOperand(0),
7216                                         DAG.getIntPtrConstant(1)));
7217   SDValue XR2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
7218                             DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
7219                                         Op.getOperand(0),
7220                                         DAG.getIntPtrConstant(0)));
7221   SDValue Unpck1 = getUnpackl(DAG, dl, MVT::v4i32, XR1, XR2);
7222   SDValue CLod0 = DAG.getLoad(MVT::v4i32, dl, DAG.getEntryNode(), CPIdx0,
7223                               MachinePointerInfo::getConstantPool(),
7224                               false, false, 16);
7225   SDValue Unpck2 = getUnpackl(DAG, dl, MVT::v4i32, Unpck1, CLod0);
7226   SDValue XR2F = DAG.getNode(ISD::BITCAST, dl, MVT::v2f64, Unpck2);
7227   SDValue CLod1 = DAG.getLoad(MVT::v2f64, dl, CLod0.getValue(1), CPIdx1,
7228                               MachinePointerInfo::getConstantPool(),
7229                               false, false, 16);
7230   SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::v2f64, XR2F, CLod1);
7231
7232   // Add the halves; easiest way is to swap them into another reg first.
7233   int ShufMask[2] = { 1, -1 };
7234   SDValue Shuf = DAG.getVectorShuffle(MVT::v2f64, dl, Sub,
7235                                       DAG.getUNDEF(MVT::v2f64), ShufMask);
7236   SDValue Add = DAG.getNode(ISD::FADD, dl, MVT::v2f64, Shuf, Sub);
7237   return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Add,
7238                      DAG.getIntPtrConstant(0));
7239 }
7240
7241 // LowerUINT_TO_FP_i32 - 32-bit unsigned integer to float expansion.
7242 SDValue X86TargetLowering::LowerUINT_TO_FP_i32(SDValue Op,
7243                                                SelectionDAG &DAG) const {
7244   DebugLoc dl = Op.getDebugLoc();
7245   // FP constant to bias correct the final result.
7246   SDValue Bias = DAG.getConstantFP(BitsToDouble(0x4330000000000000ULL),
7247                                    MVT::f64);
7248
7249   // Load the 32-bit value into an XMM register.
7250   SDValue Load = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
7251                              DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
7252                                          Op.getOperand(0),
7253                                          DAG.getIntPtrConstant(0)));
7254
7255   Load = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
7256                      DAG.getNode(ISD::BITCAST, dl, MVT::v2f64, Load),
7257                      DAG.getIntPtrConstant(0));
7258
7259   // Or the load with the bias.
7260   SDValue Or = DAG.getNode(ISD::OR, dl, MVT::v2i64,
7261                            DAG.getNode(ISD::BITCAST, dl, MVT::v2i64,
7262                                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
7263                                                    MVT::v2f64, Load)),
7264                            DAG.getNode(ISD::BITCAST, dl, MVT::v2i64,
7265                                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
7266                                                    MVT::v2f64, Bias)));
7267   Or = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
7268                    DAG.getNode(ISD::BITCAST, dl, MVT::v2f64, Or),
7269                    DAG.getIntPtrConstant(0));
7270
7271   // Subtract the bias.
7272   SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::f64, Or, Bias);
7273
7274   // Handle final rounding.
7275   EVT DestVT = Op.getValueType();
7276
7277   if (DestVT.bitsLT(MVT::f64)) {
7278     return DAG.getNode(ISD::FP_ROUND, dl, DestVT, Sub,
7279                        DAG.getIntPtrConstant(0));
7280   } else if (DestVT.bitsGT(MVT::f64)) {
7281     return DAG.getNode(ISD::FP_EXTEND, dl, DestVT, Sub);
7282   }
7283
7284   // Handle final rounding.
7285   return Sub;
7286 }
7287
7288 SDValue X86TargetLowering::LowerUINT_TO_FP(SDValue Op,
7289                                            SelectionDAG &DAG) const {
7290   SDValue N0 = Op.getOperand(0);
7291   DebugLoc dl = Op.getDebugLoc();
7292
7293   // Since UINT_TO_FP is legal (it's marked custom), dag combiner won't
7294   // optimize it to a SINT_TO_FP when the sign bit is known zero. Perform
7295   // the optimization here.
7296   if (DAG.SignBitIsZero(N0))
7297     return DAG.getNode(ISD::SINT_TO_FP, dl, Op.getValueType(), N0);
7298
7299   EVT SrcVT = N0.getValueType();
7300   EVT DstVT = Op.getValueType();
7301   if (SrcVT == MVT::i64 && DstVT == MVT::f64 && X86ScalarSSEf64)
7302     return LowerUINT_TO_FP_i64(Op, DAG);
7303   else if (SrcVT == MVT::i32 && X86ScalarSSEf64)
7304     return LowerUINT_TO_FP_i32(Op, DAG);
7305
7306   // Make a 64-bit buffer, and use it to build an FILD.
7307   SDValue StackSlot = DAG.CreateStackTemporary(MVT::i64);
7308   if (SrcVT == MVT::i32) {
7309     SDValue WordOff = DAG.getConstant(4, getPointerTy());
7310     SDValue OffsetSlot = DAG.getNode(ISD::ADD, dl,
7311                                      getPointerTy(), StackSlot, WordOff);
7312     SDValue Store1 = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
7313                                   StackSlot, MachinePointerInfo(),
7314                                   false, false, 0);
7315     SDValue Store2 = DAG.getStore(Store1, dl, DAG.getConstant(0, MVT::i32),
7316                                   OffsetSlot, MachinePointerInfo(),
7317                                   false, false, 0);
7318     SDValue Fild = BuildFILD(Op, MVT::i64, Store2, StackSlot, DAG);
7319     return Fild;
7320   }
7321
7322   assert(SrcVT == MVT::i64 && "Unexpected type in UINT_TO_FP");
7323   SDValue Store = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
7324                                 StackSlot, MachinePointerInfo(),
7325                                false, false, 0);
7326   // For i64 source, we need to add the appropriate power of 2 if the input
7327   // was negative.  This is the same as the optimization in
7328   // DAGTypeLegalizer::ExpandIntOp_UNIT_TO_FP, and for it to be safe here,
7329   // we must be careful to do the computation in x87 extended precision, not
7330   // in SSE. (The generic code can't know it's OK to do this, or how to.)
7331   int SSFI = cast<FrameIndexSDNode>(StackSlot)->getIndex();
7332   MachineMemOperand *MMO =
7333     DAG.getMachineFunction()
7334     .getMachineMemOperand(MachinePointerInfo::getFixedStack(SSFI),
7335                           MachineMemOperand::MOLoad, 8, 8);
7336
7337   SDVTList Tys = DAG.getVTList(MVT::f80, MVT::Other);
7338   SDValue Ops[] = { Store, StackSlot, DAG.getValueType(MVT::i64) };
7339   SDValue Fild = DAG.getMemIntrinsicNode(X86ISD::FILD, dl, Tys, Ops, 3,
7340                                          MVT::i64, MMO);
7341
7342   APInt FF(32, 0x5F800000ULL);
7343
7344   // Check whether the sign bit is set.
7345   SDValue SignSet = DAG.getSetCC(dl, getSetCCResultType(MVT::i64),
7346                                  Op.getOperand(0), DAG.getConstant(0, MVT::i64),
7347                                  ISD::SETLT);
7348
7349   // Build a 64 bit pair (0, FF) in the constant pool, with FF in the lo bits.
7350   SDValue FudgePtr = DAG.getConstantPool(
7351                              ConstantInt::get(*DAG.getContext(), FF.zext(64)),
7352                                          getPointerTy());
7353
7354   // Get a pointer to FF if the sign bit was set, or to 0 otherwise.
7355   SDValue Zero = DAG.getIntPtrConstant(0);
7356   SDValue Four = DAG.getIntPtrConstant(4);
7357   SDValue Offset = DAG.getNode(ISD::SELECT, dl, Zero.getValueType(), SignSet,
7358                                Zero, Four);
7359   FudgePtr = DAG.getNode(ISD::ADD, dl, getPointerTy(), FudgePtr, Offset);
7360
7361   // Load the value out, extending it from f32 to f80.
7362   // FIXME: Avoid the extend by constructing the right constant pool?
7363   SDValue Fudge = DAG.getExtLoad(ISD::EXTLOAD, dl, MVT::f80, DAG.getEntryNode(),
7364                                  FudgePtr, MachinePointerInfo::getConstantPool(),
7365                                  MVT::f32, false, false, 4);
7366   // Extend everything to 80 bits to force it to be done on x87.
7367   SDValue Add = DAG.getNode(ISD::FADD, dl, MVT::f80, Fild, Fudge);
7368   return DAG.getNode(ISD::FP_ROUND, dl, DstVT, Add, DAG.getIntPtrConstant(0));
7369 }
7370
7371 std::pair<SDValue,SDValue> X86TargetLowering::
7372 FP_TO_INTHelper(SDValue Op, SelectionDAG &DAG, bool IsSigned) const {
7373   DebugLoc DL = Op.getDebugLoc();
7374
7375   EVT DstTy = Op.getValueType();
7376
7377   if (!IsSigned) {
7378     assert(DstTy == MVT::i32 && "Unexpected FP_TO_UINT");
7379     DstTy = MVT::i64;
7380   }
7381
7382   assert(DstTy.getSimpleVT() <= MVT::i64 &&
7383          DstTy.getSimpleVT() >= MVT::i16 &&
7384          "Unknown FP_TO_SINT to lower!");
7385
7386   // These are really Legal.
7387   if (DstTy == MVT::i32 &&
7388       isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType()))
7389     return std::make_pair(SDValue(), SDValue());
7390   if (Subtarget->is64Bit() &&
7391       DstTy == MVT::i64 &&
7392       isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType()))
7393     return std::make_pair(SDValue(), SDValue());
7394
7395   // We lower FP->sint64 into FISTP64, followed by a load, all to a temporary
7396   // stack slot.
7397   MachineFunction &MF = DAG.getMachineFunction();
7398   unsigned MemSize = DstTy.getSizeInBits()/8;
7399   int SSFI = MF.getFrameInfo()->CreateStackObject(MemSize, MemSize, false);
7400   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
7401
7402
7403
7404   unsigned Opc;
7405   switch (DstTy.getSimpleVT().SimpleTy) {
7406   default: llvm_unreachable("Invalid FP_TO_SINT to lower!");
7407   case MVT::i16: Opc = X86ISD::FP_TO_INT16_IN_MEM; break;
7408   case MVT::i32: Opc = X86ISD::FP_TO_INT32_IN_MEM; break;
7409   case MVT::i64: Opc = X86ISD::FP_TO_INT64_IN_MEM; break;
7410   }
7411
7412   SDValue Chain = DAG.getEntryNode();
7413   SDValue Value = Op.getOperand(0);
7414   EVT TheVT = Op.getOperand(0).getValueType();
7415   if (isScalarFPTypeInSSEReg(TheVT)) {
7416     assert(DstTy == MVT::i64 && "Invalid FP_TO_SINT to lower!");
7417     Chain = DAG.getStore(Chain, DL, Value, StackSlot,
7418                          MachinePointerInfo::getFixedStack(SSFI),
7419                          false, false, 0);
7420     SDVTList Tys = DAG.getVTList(Op.getOperand(0).getValueType(), MVT::Other);
7421     SDValue Ops[] = {
7422       Chain, StackSlot, DAG.getValueType(TheVT)
7423     };
7424
7425     MachineMemOperand *MMO =
7426       MF.getMachineMemOperand(MachinePointerInfo::getFixedStack(SSFI),
7427                               MachineMemOperand::MOLoad, MemSize, MemSize);
7428     Value = DAG.getMemIntrinsicNode(X86ISD::FLD, DL, Tys, Ops, 3,
7429                                     DstTy, MMO);
7430     Chain = Value.getValue(1);
7431     SSFI = MF.getFrameInfo()->CreateStackObject(MemSize, MemSize, false);
7432     StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
7433   }
7434
7435   MachineMemOperand *MMO =
7436     MF.getMachineMemOperand(MachinePointerInfo::getFixedStack(SSFI),
7437                             MachineMemOperand::MOStore, MemSize, MemSize);
7438
7439   // Build the FP_TO_INT*_IN_MEM
7440   SDValue Ops[] = { Chain, Value, StackSlot };
7441   SDValue FIST = DAG.getMemIntrinsicNode(Opc, DL, DAG.getVTList(MVT::Other),
7442                                          Ops, 3, DstTy, MMO);
7443
7444   return std::make_pair(FIST, StackSlot);
7445 }
7446
7447 SDValue X86TargetLowering::LowerFP_TO_SINT(SDValue Op,
7448                                            SelectionDAG &DAG) const {
7449   if (Op.getValueType().isVector())
7450     return SDValue();
7451
7452   std::pair<SDValue,SDValue> Vals = FP_TO_INTHelper(Op, DAG, true);
7453   SDValue FIST = Vals.first, StackSlot = Vals.second;
7454   // If FP_TO_INTHelper failed, the node is actually supposed to be Legal.
7455   if (FIST.getNode() == 0) return Op;
7456
7457   // Load the result.
7458   return DAG.getLoad(Op.getValueType(), Op.getDebugLoc(),
7459                      FIST, StackSlot, MachinePointerInfo(), false, false, 0);
7460 }
7461
7462 SDValue X86TargetLowering::LowerFP_TO_UINT(SDValue Op,
7463                                            SelectionDAG &DAG) const {
7464   std::pair<SDValue,SDValue> Vals = FP_TO_INTHelper(Op, DAG, false);
7465   SDValue FIST = Vals.first, StackSlot = Vals.second;
7466   assert(FIST.getNode() && "Unexpected failure");
7467
7468   // Load the result.
7469   return DAG.getLoad(Op.getValueType(), Op.getDebugLoc(),
7470                      FIST, StackSlot, MachinePointerInfo(), false, false, 0);
7471 }
7472
7473 SDValue X86TargetLowering::LowerFABS(SDValue Op,
7474                                      SelectionDAG &DAG) const {
7475   LLVMContext *Context = DAG.getContext();
7476   DebugLoc dl = Op.getDebugLoc();
7477   EVT VT = Op.getValueType();
7478   EVT EltVT = VT;
7479   if (VT.isVector())
7480     EltVT = VT.getVectorElementType();
7481   std::vector<Constant*> CV;
7482   if (EltVT == MVT::f64) {
7483     Constant *C = ConstantFP::get(*Context, APFloat(APInt(64, ~(1ULL << 63))));
7484     CV.push_back(C);
7485     CV.push_back(C);
7486   } else {
7487     Constant *C = ConstantFP::get(*Context, APFloat(APInt(32, ~(1U << 31))));
7488     CV.push_back(C);
7489     CV.push_back(C);
7490     CV.push_back(C);
7491     CV.push_back(C);
7492   }
7493   Constant *C = ConstantVector::get(CV);
7494   SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
7495   SDValue Mask = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
7496                              MachinePointerInfo::getConstantPool(),
7497                              false, false, 16);
7498   return DAG.getNode(X86ISD::FAND, dl, VT, Op.getOperand(0), Mask);
7499 }
7500
7501 SDValue X86TargetLowering::LowerFNEG(SDValue Op, SelectionDAG &DAG) const {
7502   LLVMContext *Context = DAG.getContext();
7503   DebugLoc dl = Op.getDebugLoc();
7504   EVT VT = Op.getValueType();
7505   EVT EltVT = VT;
7506   if (VT.isVector())
7507     EltVT = VT.getVectorElementType();
7508   std::vector<Constant*> CV;
7509   if (EltVT == MVT::f64) {
7510     Constant *C = ConstantFP::get(*Context, APFloat(APInt(64, 1ULL << 63)));
7511     CV.push_back(C);
7512     CV.push_back(C);
7513   } else {
7514     Constant *C = ConstantFP::get(*Context, APFloat(APInt(32, 1U << 31)));
7515     CV.push_back(C);
7516     CV.push_back(C);
7517     CV.push_back(C);
7518     CV.push_back(C);
7519   }
7520   Constant *C = ConstantVector::get(CV);
7521   SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
7522   SDValue Mask = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
7523                              MachinePointerInfo::getConstantPool(),
7524                              false, false, 16);
7525   if (VT.isVector()) {
7526     return DAG.getNode(ISD::BITCAST, dl, VT,
7527                        DAG.getNode(ISD::XOR, dl, MVT::v2i64,
7528                     DAG.getNode(ISD::BITCAST, dl, MVT::v2i64,
7529                                 Op.getOperand(0)),
7530                     DAG.getNode(ISD::BITCAST, dl, MVT::v2i64, Mask)));
7531   } else {
7532     return DAG.getNode(X86ISD::FXOR, dl, VT, Op.getOperand(0), Mask);
7533   }
7534 }
7535
7536 SDValue X86TargetLowering::LowerFCOPYSIGN(SDValue Op, SelectionDAG &DAG) const {
7537   LLVMContext *Context = DAG.getContext();
7538   SDValue Op0 = Op.getOperand(0);
7539   SDValue Op1 = Op.getOperand(1);
7540   DebugLoc dl = Op.getDebugLoc();
7541   EVT VT = Op.getValueType();
7542   EVT SrcVT = Op1.getValueType();
7543
7544   // If second operand is smaller, extend it first.
7545   if (SrcVT.bitsLT(VT)) {
7546     Op1 = DAG.getNode(ISD::FP_EXTEND, dl, VT, Op1);
7547     SrcVT = VT;
7548   }
7549   // And if it is bigger, shrink it first.
7550   if (SrcVT.bitsGT(VT)) {
7551     Op1 = DAG.getNode(ISD::FP_ROUND, dl, VT, Op1, DAG.getIntPtrConstant(1));
7552     SrcVT = VT;
7553   }
7554
7555   // At this point the operands and the result should have the same
7556   // type, and that won't be f80 since that is not custom lowered.
7557
7558   // First get the sign bit of second operand.
7559   std::vector<Constant*> CV;
7560   if (SrcVT == MVT::f64) {
7561     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, 1ULL << 63))));
7562     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, 0))));
7563   } else {
7564     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 1U << 31))));
7565     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
7566     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
7567     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
7568   }
7569   Constant *C = ConstantVector::get(CV);
7570   SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
7571   SDValue Mask1 = DAG.getLoad(SrcVT, dl, DAG.getEntryNode(), CPIdx,
7572                               MachinePointerInfo::getConstantPool(),
7573                               false, false, 16);
7574   SDValue SignBit = DAG.getNode(X86ISD::FAND, dl, SrcVT, Op1, Mask1);
7575
7576   // Shift sign bit right or left if the two operands have different types.
7577   if (SrcVT.bitsGT(VT)) {
7578     // Op0 is MVT::f32, Op1 is MVT::f64.
7579     SignBit = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2f64, SignBit);
7580     SignBit = DAG.getNode(X86ISD::FSRL, dl, MVT::v2f64, SignBit,
7581                           DAG.getConstant(32, MVT::i32));
7582     SignBit = DAG.getNode(ISD::BITCAST, dl, MVT::v4f32, SignBit);
7583     SignBit = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f32, SignBit,
7584                           DAG.getIntPtrConstant(0));
7585   }
7586
7587   // Clear first operand sign bit.
7588   CV.clear();
7589   if (VT == MVT::f64) {
7590     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, ~(1ULL << 63)))));
7591     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, 0))));
7592   } else {
7593     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, ~(1U << 31)))));
7594     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
7595     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
7596     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
7597   }
7598   C = ConstantVector::get(CV);
7599   CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
7600   SDValue Mask2 = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
7601                               MachinePointerInfo::getConstantPool(),
7602                               false, false, 16);
7603   SDValue Val = DAG.getNode(X86ISD::FAND, dl, VT, Op0, Mask2);
7604
7605   // Or the value with the sign bit.
7606   return DAG.getNode(X86ISD::FOR, dl, VT, Val, SignBit);
7607 }
7608
7609 SDValue X86TargetLowering::LowerFGETSIGN(SDValue Op, SelectionDAG &DAG) const {
7610   SDValue N0 = Op.getOperand(0);
7611   DebugLoc dl = Op.getDebugLoc();
7612   EVT VT = Op.getValueType();
7613
7614   // Lower ISD::FGETSIGN to (AND (X86ISD::FGETSIGNx86 ...) 1).
7615   SDValue xFGETSIGN = DAG.getNode(X86ISD::FGETSIGNx86, dl, VT, N0,
7616                                   DAG.getConstant(1, VT));
7617   return DAG.getNode(ISD::AND, dl, VT, xFGETSIGN, DAG.getConstant(1, VT));
7618 }
7619
7620 /// Emit nodes that will be selected as "test Op0,Op0", or something
7621 /// equivalent.
7622 SDValue X86TargetLowering::EmitTest(SDValue Op, unsigned X86CC,
7623                                     SelectionDAG &DAG) const {
7624   DebugLoc dl = Op.getDebugLoc();
7625
7626   // CF and OF aren't always set the way we want. Determine which
7627   // of these we need.
7628   bool NeedCF = false;
7629   bool NeedOF = false;
7630   switch (X86CC) {
7631   default: break;
7632   case X86::COND_A: case X86::COND_AE:
7633   case X86::COND_B: case X86::COND_BE:
7634     NeedCF = true;
7635     break;
7636   case X86::COND_G: case X86::COND_GE:
7637   case X86::COND_L: case X86::COND_LE:
7638   case X86::COND_O: case X86::COND_NO:
7639     NeedOF = true;
7640     break;
7641   }
7642
7643   // See if we can use the EFLAGS value from the operand instead of
7644   // doing a separate TEST. TEST always sets OF and CF to 0, so unless
7645   // we prove that the arithmetic won't overflow, we can't use OF or CF.
7646   if (Op.getResNo() != 0 || NeedOF || NeedCF)
7647     // Emit a CMP with 0, which is the TEST pattern.
7648     return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op,
7649                        DAG.getConstant(0, Op.getValueType()));
7650
7651   unsigned Opcode = 0;
7652   unsigned NumOperands = 0;
7653   switch (Op.getNode()->getOpcode()) {
7654   case ISD::ADD:
7655     // Due to an isel shortcoming, be conservative if this add is likely to be
7656     // selected as part of a load-modify-store instruction. When the root node
7657     // in a match is a store, isel doesn't know how to remap non-chain non-flag
7658     // uses of other nodes in the match, such as the ADD in this case. This
7659     // leads to the ADD being left around and reselected, with the result being
7660     // two adds in the output.  Alas, even if none our users are stores, that
7661     // doesn't prove we're O.K.  Ergo, if we have any parents that aren't
7662     // CopyToReg or SETCC, eschew INC/DEC.  A better fix seems to require
7663     // climbing the DAG back to the root, and it doesn't seem to be worth the
7664     // effort.
7665     for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
7666            UE = Op.getNode()->use_end(); UI != UE; ++UI)
7667       if (UI->getOpcode() != ISD::CopyToReg && UI->getOpcode() != ISD::SETCC)
7668         goto default_case;
7669
7670     if (ConstantSDNode *C =
7671         dyn_cast<ConstantSDNode>(Op.getNode()->getOperand(1))) {
7672       // An add of one will be selected as an INC.
7673       if (C->getAPIntValue() == 1) {
7674         Opcode = X86ISD::INC;
7675         NumOperands = 1;
7676         break;
7677       }
7678
7679       // An add of negative one (subtract of one) will be selected as a DEC.
7680       if (C->getAPIntValue().isAllOnesValue()) {
7681         Opcode = X86ISD::DEC;
7682         NumOperands = 1;
7683         break;
7684       }
7685     }
7686
7687     // Otherwise use a regular EFLAGS-setting add.
7688     Opcode = X86ISD::ADD;
7689     NumOperands = 2;
7690     break;
7691   case ISD::AND: {
7692     // If the primary and result isn't used, don't bother using X86ISD::AND,
7693     // because a TEST instruction will be better.
7694     bool NonFlagUse = false;
7695     for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
7696            UE = Op.getNode()->use_end(); UI != UE; ++UI) {
7697       SDNode *User = *UI;
7698       unsigned UOpNo = UI.getOperandNo();
7699       if (User->getOpcode() == ISD::TRUNCATE && User->hasOneUse()) {
7700         // Look pass truncate.
7701         UOpNo = User->use_begin().getOperandNo();
7702         User = *User->use_begin();
7703       }
7704
7705       if (User->getOpcode() != ISD::BRCOND &&
7706           User->getOpcode() != ISD::SETCC &&
7707           (User->getOpcode() != ISD::SELECT || UOpNo != 0)) {
7708         NonFlagUse = true;
7709         break;
7710       }
7711     }
7712
7713     if (!NonFlagUse)
7714       break;
7715   }
7716     // FALL THROUGH
7717   case ISD::SUB:
7718   case ISD::OR:
7719   case ISD::XOR:
7720     // Due to the ISEL shortcoming noted above, be conservative if this op is
7721     // likely to be selected as part of a load-modify-store instruction.
7722     for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
7723            UE = Op.getNode()->use_end(); UI != UE; ++UI)
7724       if (UI->getOpcode() == ISD::STORE)
7725         goto default_case;
7726
7727     // Otherwise use a regular EFLAGS-setting instruction.
7728     switch (Op.getNode()->getOpcode()) {
7729     default: llvm_unreachable("unexpected operator!");
7730     case ISD::SUB: Opcode = X86ISD::SUB; break;
7731     case ISD::OR:  Opcode = X86ISD::OR;  break;
7732     case ISD::XOR: Opcode = X86ISD::XOR; break;
7733     case ISD::AND: Opcode = X86ISD::AND; break;
7734     }
7735
7736     NumOperands = 2;
7737     break;
7738   case X86ISD::ADD:
7739   case X86ISD::SUB:
7740   case X86ISD::INC:
7741   case X86ISD::DEC:
7742   case X86ISD::OR:
7743   case X86ISD::XOR:
7744   case X86ISD::AND:
7745     return SDValue(Op.getNode(), 1);
7746   default:
7747   default_case:
7748     break;
7749   }
7750
7751   if (Opcode == 0)
7752     // Emit a CMP with 0, which is the TEST pattern.
7753     return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op,
7754                        DAG.getConstant(0, Op.getValueType()));
7755
7756   SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::i32);
7757   SmallVector<SDValue, 4> Ops;
7758   for (unsigned i = 0; i != NumOperands; ++i)
7759     Ops.push_back(Op.getOperand(i));
7760
7761   SDValue New = DAG.getNode(Opcode, dl, VTs, &Ops[0], NumOperands);
7762   DAG.ReplaceAllUsesWith(Op, New);
7763   return SDValue(New.getNode(), 1);
7764 }
7765
7766 /// Emit nodes that will be selected as "cmp Op0,Op1", or something
7767 /// equivalent.
7768 SDValue X86TargetLowering::EmitCmp(SDValue Op0, SDValue Op1, unsigned X86CC,
7769                                    SelectionDAG &DAG) const {
7770   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op1))
7771     if (C->getAPIntValue() == 0)
7772       return EmitTest(Op0, X86CC, DAG);
7773
7774   DebugLoc dl = Op0.getDebugLoc();
7775   return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op0, Op1);
7776 }
7777
7778 /// LowerToBT - Result of 'and' is compared against zero. Turn it into a BT node
7779 /// if it's possible.
7780 SDValue X86TargetLowering::LowerToBT(SDValue And, ISD::CondCode CC,
7781                                      DebugLoc dl, SelectionDAG &DAG) const {
7782   SDValue Op0 = And.getOperand(0);
7783   SDValue Op1 = And.getOperand(1);
7784   if (Op0.getOpcode() == ISD::TRUNCATE)
7785     Op0 = Op0.getOperand(0);
7786   if (Op1.getOpcode() == ISD::TRUNCATE)
7787     Op1 = Op1.getOperand(0);
7788
7789   SDValue LHS, RHS;
7790   if (Op1.getOpcode() == ISD::SHL)
7791     std::swap(Op0, Op1);
7792   if (Op0.getOpcode() == ISD::SHL) {
7793     if (ConstantSDNode *And00C = dyn_cast<ConstantSDNode>(Op0.getOperand(0)))
7794       if (And00C->getZExtValue() == 1) {
7795         // If we looked past a truncate, check that it's only truncating away
7796         // known zeros.
7797         unsigned BitWidth = Op0.getValueSizeInBits();
7798         unsigned AndBitWidth = And.getValueSizeInBits();
7799         if (BitWidth > AndBitWidth) {
7800           APInt Mask = APInt::getAllOnesValue(BitWidth), Zeros, Ones;
7801           DAG.ComputeMaskedBits(Op0, Mask, Zeros, Ones);
7802           if (Zeros.countLeadingOnes() < BitWidth - AndBitWidth)
7803             return SDValue();
7804         }
7805         LHS = Op1;
7806         RHS = Op0.getOperand(1);
7807       }
7808   } else if (Op1.getOpcode() == ISD::Constant) {
7809     ConstantSDNode *AndRHS = cast<ConstantSDNode>(Op1);
7810     SDValue AndLHS = Op0;
7811     if (AndRHS->getZExtValue() == 1 && AndLHS.getOpcode() == ISD::SRL) {
7812       LHS = AndLHS.getOperand(0);
7813       RHS = AndLHS.getOperand(1);
7814     }
7815   }
7816
7817   if (LHS.getNode()) {
7818     // If LHS is i8, promote it to i32 with any_extend.  There is no i8 BT
7819     // instruction.  Since the shift amount is in-range-or-undefined, we know
7820     // that doing a bittest on the i32 value is ok.  We extend to i32 because
7821     // the encoding for the i16 version is larger than the i32 version.
7822     // Also promote i16 to i32 for performance / code size reason.
7823     if (LHS.getValueType() == MVT::i8 ||
7824         LHS.getValueType() == MVT::i16)
7825       LHS = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, LHS);
7826
7827     // If the operand types disagree, extend the shift amount to match.  Since
7828     // BT ignores high bits (like shifts) we can use anyextend.
7829     if (LHS.getValueType() != RHS.getValueType())
7830       RHS = DAG.getNode(ISD::ANY_EXTEND, dl, LHS.getValueType(), RHS);
7831
7832     SDValue BT = DAG.getNode(X86ISD::BT, dl, MVT::i32, LHS, RHS);
7833     unsigned Cond = CC == ISD::SETEQ ? X86::COND_AE : X86::COND_B;
7834     return DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
7835                        DAG.getConstant(Cond, MVT::i8), BT);
7836   }
7837
7838   return SDValue();
7839 }
7840
7841 SDValue X86TargetLowering::LowerSETCC(SDValue Op, SelectionDAG &DAG) const {
7842   assert(Op.getValueType() == MVT::i8 && "SetCC type must be 8-bit integer");
7843   SDValue Op0 = Op.getOperand(0);
7844   SDValue Op1 = Op.getOperand(1);
7845   DebugLoc dl = Op.getDebugLoc();
7846   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
7847
7848   // Optimize to BT if possible.
7849   // Lower (X & (1 << N)) == 0 to BT(X, N).
7850   // Lower ((X >>u N) & 1) != 0 to BT(X, N).
7851   // Lower ((X >>s N) & 1) != 0 to BT(X, N).
7852   if (Op0.getOpcode() == ISD::AND && Op0.hasOneUse() &&
7853       Op1.getOpcode() == ISD::Constant &&
7854       cast<ConstantSDNode>(Op1)->isNullValue() &&
7855       (CC == ISD::SETEQ || CC == ISD::SETNE)) {
7856     SDValue NewSetCC = LowerToBT(Op0, CC, dl, DAG);
7857     if (NewSetCC.getNode())
7858       return NewSetCC;
7859   }
7860
7861   // Look for X == 0, X == 1, X != 0, or X != 1.  We can simplify some forms of
7862   // these.
7863   if (Op1.getOpcode() == ISD::Constant &&
7864       (cast<ConstantSDNode>(Op1)->getZExtValue() == 1 ||
7865        cast<ConstantSDNode>(Op1)->isNullValue()) &&
7866       (CC == ISD::SETEQ || CC == ISD::SETNE)) {
7867
7868     // If the input is a setcc, then reuse the input setcc or use a new one with
7869     // the inverted condition.
7870     if (Op0.getOpcode() == X86ISD::SETCC) {
7871       X86::CondCode CCode = (X86::CondCode)Op0.getConstantOperandVal(0);
7872       bool Invert = (CC == ISD::SETNE) ^
7873         cast<ConstantSDNode>(Op1)->isNullValue();
7874       if (!Invert) return Op0;
7875
7876       CCode = X86::GetOppositeBranchCondition(CCode);
7877       return DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
7878                          DAG.getConstant(CCode, MVT::i8), Op0.getOperand(1));
7879     }
7880   }
7881
7882   bool isFP = Op1.getValueType().isFloatingPoint();
7883   unsigned X86CC = TranslateX86CC(CC, isFP, Op0, Op1, DAG);
7884   if (X86CC == X86::COND_INVALID)
7885     return SDValue();
7886
7887   SDValue EFLAGS = EmitCmp(Op0, Op1, X86CC, DAG);
7888   return DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
7889                      DAG.getConstant(X86CC, MVT::i8), EFLAGS);
7890 }
7891
7892 SDValue X86TargetLowering::LowerVSETCC(SDValue Op, SelectionDAG &DAG) const {
7893   SDValue Cond;
7894   SDValue Op0 = Op.getOperand(0);
7895   SDValue Op1 = Op.getOperand(1);
7896   SDValue CC = Op.getOperand(2);
7897   EVT VT = Op.getValueType();
7898   ISD::CondCode SetCCOpcode = cast<CondCodeSDNode>(CC)->get();
7899   bool isFP = Op.getOperand(1).getValueType().isFloatingPoint();
7900   DebugLoc dl = Op.getDebugLoc();
7901
7902   if (isFP) {
7903     unsigned SSECC = 8;
7904     EVT VT0 = Op0.getValueType();
7905     assert(VT0 == MVT::v4f32 || VT0 == MVT::v2f64);
7906     unsigned Opc = VT0 == MVT::v4f32 ? X86ISD::CMPPS : X86ISD::CMPPD;
7907     bool Swap = false;
7908
7909     switch (SetCCOpcode) {
7910     default: break;
7911     case ISD::SETOEQ:
7912     case ISD::SETEQ:  SSECC = 0; break;
7913     case ISD::SETOGT:
7914     case ISD::SETGT: Swap = true; // Fallthrough
7915     case ISD::SETLT:
7916     case ISD::SETOLT: SSECC = 1; break;
7917     case ISD::SETOGE:
7918     case ISD::SETGE: Swap = true; // Fallthrough
7919     case ISD::SETLE:
7920     case ISD::SETOLE: SSECC = 2; break;
7921     case ISD::SETUO:  SSECC = 3; break;
7922     case ISD::SETUNE:
7923     case ISD::SETNE:  SSECC = 4; break;
7924     case ISD::SETULE: Swap = true;
7925     case ISD::SETUGE: SSECC = 5; break;
7926     case ISD::SETULT: Swap = true;
7927     case ISD::SETUGT: SSECC = 6; break;
7928     case ISD::SETO:   SSECC = 7; break;
7929     }
7930     if (Swap)
7931       std::swap(Op0, Op1);
7932
7933     // In the two special cases we can't handle, emit two comparisons.
7934     if (SSECC == 8) {
7935       if (SetCCOpcode == ISD::SETUEQ) {
7936         SDValue UNORD, EQ;
7937         UNORD = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(3, MVT::i8));
7938         EQ = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(0, MVT::i8));
7939         return DAG.getNode(ISD::OR, dl, VT, UNORD, EQ);
7940       }
7941       else if (SetCCOpcode == ISD::SETONE) {
7942         SDValue ORD, NEQ;
7943         ORD = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(7, MVT::i8));
7944         NEQ = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(4, MVT::i8));
7945         return DAG.getNode(ISD::AND, dl, VT, ORD, NEQ);
7946       }
7947       llvm_unreachable("Illegal FP comparison");
7948     }
7949     // Handle all other FP comparisons here.
7950     return DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(SSECC, MVT::i8));
7951   }
7952
7953   // We are handling one of the integer comparisons here.  Since SSE only has
7954   // GT and EQ comparisons for integer, swapping operands and multiple
7955   // operations may be required for some comparisons.
7956   unsigned Opc = 0, EQOpc = 0, GTOpc = 0;
7957   bool Swap = false, Invert = false, FlipSigns = false;
7958
7959   switch (VT.getSimpleVT().SimpleTy) {
7960   default: break;
7961   case MVT::v16i8: EQOpc = X86ISD::PCMPEQB; GTOpc = X86ISD::PCMPGTB; break;
7962   case MVT::v8i16: EQOpc = X86ISD::PCMPEQW; GTOpc = X86ISD::PCMPGTW; break;
7963   case MVT::v4i32: EQOpc = X86ISD::PCMPEQD; GTOpc = X86ISD::PCMPGTD; break;
7964   case MVT::v2i64: EQOpc = X86ISD::PCMPEQQ; GTOpc = X86ISD::PCMPGTQ; break;
7965   }
7966
7967   switch (SetCCOpcode) {
7968   default: break;
7969   case ISD::SETNE:  Invert = true;
7970   case ISD::SETEQ:  Opc = EQOpc; break;
7971   case ISD::SETLT:  Swap = true;
7972   case ISD::SETGT:  Opc = GTOpc; break;
7973   case ISD::SETGE:  Swap = true;
7974   case ISD::SETLE:  Opc = GTOpc; Invert = true; break;
7975   case ISD::SETULT: Swap = true;
7976   case ISD::SETUGT: Opc = GTOpc; FlipSigns = true; break;
7977   case ISD::SETUGE: Swap = true;
7978   case ISD::SETULE: Opc = GTOpc; FlipSigns = true; Invert = true; break;
7979   }
7980   if (Swap)
7981     std::swap(Op0, Op1);
7982
7983   // Since SSE has no unsigned integer comparisons, we need to flip  the sign
7984   // bits of the inputs before performing those operations.
7985   if (FlipSigns) {
7986     EVT EltVT = VT.getVectorElementType();
7987     SDValue SignBit = DAG.getConstant(APInt::getSignBit(EltVT.getSizeInBits()),
7988                                       EltVT);
7989     std::vector<SDValue> SignBits(VT.getVectorNumElements(), SignBit);
7990     SDValue SignVec = DAG.getNode(ISD::BUILD_VECTOR, dl, VT, &SignBits[0],
7991                                     SignBits.size());
7992     Op0 = DAG.getNode(ISD::XOR, dl, VT, Op0, SignVec);
7993     Op1 = DAG.getNode(ISD::XOR, dl, VT, Op1, SignVec);
7994   }
7995
7996   SDValue Result = DAG.getNode(Opc, dl, VT, Op0, Op1);
7997
7998   // If the logical-not of the result is required, perform that now.
7999   if (Invert)
8000     Result = DAG.getNOT(dl, Result, VT);
8001
8002   return Result;
8003 }
8004
8005 // isX86LogicalCmp - Return true if opcode is a X86 logical comparison.
8006 static bool isX86LogicalCmp(SDValue Op) {
8007   unsigned Opc = Op.getNode()->getOpcode();
8008   if (Opc == X86ISD::CMP || Opc == X86ISD::COMI || Opc == X86ISD::UCOMI)
8009     return true;
8010   if (Op.getResNo() == 1 &&
8011       (Opc == X86ISD::ADD ||
8012        Opc == X86ISD::SUB ||
8013        Opc == X86ISD::ADC ||
8014        Opc == X86ISD::SBB ||
8015        Opc == X86ISD::SMUL ||
8016        Opc == X86ISD::UMUL ||
8017        Opc == X86ISD::INC ||
8018        Opc == X86ISD::DEC ||
8019        Opc == X86ISD::OR ||
8020        Opc == X86ISD::XOR ||
8021        Opc == X86ISD::AND))
8022     return true;
8023
8024   if (Op.getResNo() == 2 && Opc == X86ISD::UMUL)
8025     return true;
8026
8027   return false;
8028 }
8029
8030 static bool isZero(SDValue V) {
8031   ConstantSDNode *C = dyn_cast<ConstantSDNode>(V);
8032   return C && C->isNullValue();
8033 }
8034
8035 static bool isAllOnes(SDValue V) {
8036   ConstantSDNode *C = dyn_cast<ConstantSDNode>(V);
8037   return C && C->isAllOnesValue();
8038 }
8039
8040 SDValue X86TargetLowering::LowerSELECT(SDValue Op, SelectionDAG &DAG) const {
8041   bool addTest = true;
8042   SDValue Cond  = Op.getOperand(0);
8043   SDValue Op1 = Op.getOperand(1);
8044   SDValue Op2 = Op.getOperand(2);
8045   DebugLoc DL = Op.getDebugLoc();
8046   SDValue CC;
8047
8048   if (Cond.getOpcode() == ISD::SETCC) {
8049     SDValue NewCond = LowerSETCC(Cond, DAG);
8050     if (NewCond.getNode())
8051       Cond = NewCond;
8052   }
8053
8054   // (select (x == 0), -1, y) -> (sign_bit (x - 1)) | y
8055   // (select (x == 0), y, -1) -> ~(sign_bit (x - 1)) | y
8056   // (select (x != 0), y, -1) -> (sign_bit (x - 1)) | y
8057   // (select (x != 0), -1, y) -> ~(sign_bit (x - 1)) | y
8058   if (Cond.getOpcode() == X86ISD::SETCC &&
8059       Cond.getOperand(1).getOpcode() == X86ISD::CMP &&
8060       isZero(Cond.getOperand(1).getOperand(1))) {
8061     SDValue Cmp = Cond.getOperand(1);
8062
8063     unsigned CondCode =cast<ConstantSDNode>(Cond.getOperand(0))->getZExtValue();
8064
8065     if ((isAllOnes(Op1) || isAllOnes(Op2)) &&
8066         (CondCode == X86::COND_E || CondCode == X86::COND_NE)) {
8067       SDValue Y = isAllOnes(Op2) ? Op1 : Op2;
8068
8069       SDValue CmpOp0 = Cmp.getOperand(0);
8070       Cmp = DAG.getNode(X86ISD::CMP, DL, MVT::i32,
8071                         CmpOp0, DAG.getConstant(1, CmpOp0.getValueType()));
8072
8073       SDValue Res =   // Res = 0 or -1.
8074         DAG.getNode(X86ISD::SETCC_CARRY, DL, Op.getValueType(),
8075                     DAG.getConstant(X86::COND_B, MVT::i8), Cmp);
8076
8077       if (isAllOnes(Op1) != (CondCode == X86::COND_E))
8078         Res = DAG.getNOT(DL, Res, Res.getValueType());
8079
8080       ConstantSDNode *N2C = dyn_cast<ConstantSDNode>(Op2);
8081       if (N2C == 0 || !N2C->isNullValue())
8082         Res = DAG.getNode(ISD::OR, DL, Res.getValueType(), Res, Y);
8083       return Res;
8084     }
8085   }
8086
8087   // Look past (and (setcc_carry (cmp ...)), 1).
8088   if (Cond.getOpcode() == ISD::AND &&
8089       Cond.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY) {
8090     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Cond.getOperand(1));
8091     if (C && C->getAPIntValue() == 1)
8092       Cond = Cond.getOperand(0);
8093   }
8094
8095   // If condition flag is set by a X86ISD::CMP, then use it as the condition
8096   // setting operand in place of the X86ISD::SETCC.
8097   if (Cond.getOpcode() == X86ISD::SETCC ||
8098       Cond.getOpcode() == X86ISD::SETCC_CARRY) {
8099     CC = Cond.getOperand(0);
8100
8101     SDValue Cmp = Cond.getOperand(1);
8102     unsigned Opc = Cmp.getOpcode();
8103     EVT VT = Op.getValueType();
8104
8105     bool IllegalFPCMov = false;
8106     if (VT.isFloatingPoint() && !VT.isVector() &&
8107         !isScalarFPTypeInSSEReg(VT))  // FPStack?
8108       IllegalFPCMov = !hasFPCMov(cast<ConstantSDNode>(CC)->getSExtValue());
8109
8110     if ((isX86LogicalCmp(Cmp) && !IllegalFPCMov) ||
8111         Opc == X86ISD::BT) { // FIXME
8112       Cond = Cmp;
8113       addTest = false;
8114     }
8115   }
8116
8117   if (addTest) {
8118     // Look pass the truncate.
8119     if (Cond.getOpcode() == ISD::TRUNCATE)
8120       Cond = Cond.getOperand(0);
8121
8122     // We know the result of AND is compared against zero. Try to match
8123     // it to BT.
8124     if (Cond.getOpcode() == ISD::AND && Cond.hasOneUse()) {
8125       SDValue NewSetCC = LowerToBT(Cond, ISD::SETNE, DL, DAG);
8126       if (NewSetCC.getNode()) {
8127         CC = NewSetCC.getOperand(0);
8128         Cond = NewSetCC.getOperand(1);
8129         addTest = false;
8130       }
8131     }
8132   }
8133
8134   if (addTest) {
8135     CC = DAG.getConstant(X86::COND_NE, MVT::i8);
8136     Cond = EmitTest(Cond, X86::COND_NE, DAG);
8137   }
8138
8139   // a <  b ? -1 :  0 -> RES = ~setcc_carry
8140   // a <  b ?  0 : -1 -> RES = setcc_carry
8141   // a >= b ? -1 :  0 -> RES = setcc_carry
8142   // a >= b ?  0 : -1 -> RES = ~setcc_carry
8143   if (Cond.getOpcode() == X86ISD::CMP) {
8144     unsigned CondCode = cast<ConstantSDNode>(CC)->getZExtValue();
8145
8146     if ((CondCode == X86::COND_AE || CondCode == X86::COND_B) &&
8147         (isAllOnes(Op1) || isAllOnes(Op2)) && (isZero(Op1) || isZero(Op2))) {
8148       SDValue Res = DAG.getNode(X86ISD::SETCC_CARRY, DL, Op.getValueType(),
8149                                 DAG.getConstant(X86::COND_B, MVT::i8), Cond);
8150       if (isAllOnes(Op1) != (CondCode == X86::COND_B))
8151         return DAG.getNOT(DL, Res, Res.getValueType());
8152       return Res;
8153     }
8154   }
8155
8156   // X86ISD::CMOV means set the result (which is operand 1) to the RHS if
8157   // condition is true.
8158   SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::Glue);
8159   SDValue Ops[] = { Op2, Op1, CC, Cond };
8160   return DAG.getNode(X86ISD::CMOV, DL, VTs, Ops, array_lengthof(Ops));
8161 }
8162
8163 // isAndOrOfSingleUseSetCCs - Return true if node is an ISD::AND or
8164 // ISD::OR of two X86ISD::SETCC nodes each of which has no other use apart
8165 // from the AND / OR.
8166 static bool isAndOrOfSetCCs(SDValue Op, unsigned &Opc) {
8167   Opc = Op.getOpcode();
8168   if (Opc != ISD::OR && Opc != ISD::AND)
8169     return false;
8170   return (Op.getOperand(0).getOpcode() == X86ISD::SETCC &&
8171           Op.getOperand(0).hasOneUse() &&
8172           Op.getOperand(1).getOpcode() == X86ISD::SETCC &&
8173           Op.getOperand(1).hasOneUse());
8174 }
8175
8176 // isXor1OfSetCC - Return true if node is an ISD::XOR of a X86ISD::SETCC and
8177 // 1 and that the SETCC node has a single use.
8178 static bool isXor1OfSetCC(SDValue Op) {
8179   if (Op.getOpcode() != ISD::XOR)
8180     return false;
8181   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(Op.getOperand(1));
8182   if (N1C && N1C->getAPIntValue() == 1) {
8183     return Op.getOperand(0).getOpcode() == X86ISD::SETCC &&
8184       Op.getOperand(0).hasOneUse();
8185   }
8186   return false;
8187 }
8188
8189 SDValue X86TargetLowering::LowerBRCOND(SDValue Op, SelectionDAG &DAG) const {
8190   bool addTest = true;
8191   SDValue Chain = Op.getOperand(0);
8192   SDValue Cond  = Op.getOperand(1);
8193   SDValue Dest  = Op.getOperand(2);
8194   DebugLoc dl = Op.getDebugLoc();
8195   SDValue CC;
8196
8197   if (Cond.getOpcode() == ISD::SETCC) {
8198     SDValue NewCond = LowerSETCC(Cond, DAG);
8199     if (NewCond.getNode())
8200       Cond = NewCond;
8201   }
8202 #if 0
8203   // FIXME: LowerXALUO doesn't handle these!!
8204   else if (Cond.getOpcode() == X86ISD::ADD  ||
8205            Cond.getOpcode() == X86ISD::SUB  ||
8206            Cond.getOpcode() == X86ISD::SMUL ||
8207            Cond.getOpcode() == X86ISD::UMUL)
8208     Cond = LowerXALUO(Cond, DAG);
8209 #endif
8210
8211   // Look pass (and (setcc_carry (cmp ...)), 1).
8212   if (Cond.getOpcode() == ISD::AND &&
8213       Cond.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY) {
8214     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Cond.getOperand(1));
8215     if (C && C->getAPIntValue() == 1)
8216       Cond = Cond.getOperand(0);
8217   }
8218
8219   // If condition flag is set by a X86ISD::CMP, then use it as the condition
8220   // setting operand in place of the X86ISD::SETCC.
8221   if (Cond.getOpcode() == X86ISD::SETCC ||
8222       Cond.getOpcode() == X86ISD::SETCC_CARRY) {
8223     CC = Cond.getOperand(0);
8224
8225     SDValue Cmp = Cond.getOperand(1);
8226     unsigned Opc = Cmp.getOpcode();
8227     // FIXME: WHY THE SPECIAL CASING OF LogicalCmp??
8228     if (isX86LogicalCmp(Cmp) || Opc == X86ISD::BT) {
8229       Cond = Cmp;
8230       addTest = false;
8231     } else {
8232       switch (cast<ConstantSDNode>(CC)->getZExtValue()) {
8233       default: break;
8234       case X86::COND_O:
8235       case X86::COND_B:
8236         // These can only come from an arithmetic instruction with overflow,
8237         // e.g. SADDO, UADDO.
8238         Cond = Cond.getNode()->getOperand(1);
8239         addTest = false;
8240         break;
8241       }
8242     }
8243   } else {
8244     unsigned CondOpc;
8245     if (Cond.hasOneUse() && isAndOrOfSetCCs(Cond, CondOpc)) {
8246       SDValue Cmp = Cond.getOperand(0).getOperand(1);
8247       if (CondOpc == ISD::OR) {
8248         // Also, recognize the pattern generated by an FCMP_UNE. We can emit
8249         // two branches instead of an explicit OR instruction with a
8250         // separate test.
8251         if (Cmp == Cond.getOperand(1).getOperand(1) &&
8252             isX86LogicalCmp(Cmp)) {
8253           CC = Cond.getOperand(0).getOperand(0);
8254           Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
8255                               Chain, Dest, CC, Cmp);
8256           CC = Cond.getOperand(1).getOperand(0);
8257           Cond = Cmp;
8258           addTest = false;
8259         }
8260       } else { // ISD::AND
8261         // Also, recognize the pattern generated by an FCMP_OEQ. We can emit
8262         // two branches instead of an explicit AND instruction with a
8263         // separate test. However, we only do this if this block doesn't
8264         // have a fall-through edge, because this requires an explicit
8265         // jmp when the condition is false.
8266         if (Cmp == Cond.getOperand(1).getOperand(1) &&
8267             isX86LogicalCmp(Cmp) &&
8268             Op.getNode()->hasOneUse()) {
8269           X86::CondCode CCode =
8270             (X86::CondCode)Cond.getOperand(0).getConstantOperandVal(0);
8271           CCode = X86::GetOppositeBranchCondition(CCode);
8272           CC = DAG.getConstant(CCode, MVT::i8);
8273           SDNode *User = *Op.getNode()->use_begin();
8274           // Look for an unconditional branch following this conditional branch.
8275           // We need this because we need to reverse the successors in order
8276           // to implement FCMP_OEQ.
8277           if (User->getOpcode() == ISD::BR) {
8278             SDValue FalseBB = User->getOperand(1);
8279             SDNode *NewBR =
8280               DAG.UpdateNodeOperands(User, User->getOperand(0), Dest);
8281             assert(NewBR == User);
8282             (void)NewBR;
8283             Dest = FalseBB;
8284
8285             Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
8286                                 Chain, Dest, CC, Cmp);
8287             X86::CondCode CCode =
8288               (X86::CondCode)Cond.getOperand(1).getConstantOperandVal(0);
8289             CCode = X86::GetOppositeBranchCondition(CCode);
8290             CC = DAG.getConstant(CCode, MVT::i8);
8291             Cond = Cmp;
8292             addTest = false;
8293           }
8294         }
8295       }
8296     } else if (Cond.hasOneUse() && isXor1OfSetCC(Cond)) {
8297       // Recognize for xorb (setcc), 1 patterns. The xor inverts the condition.
8298       // It should be transformed during dag combiner except when the condition
8299       // is set by a arithmetics with overflow node.
8300       X86::CondCode CCode =
8301         (X86::CondCode)Cond.getOperand(0).getConstantOperandVal(0);
8302       CCode = X86::GetOppositeBranchCondition(CCode);
8303       CC = DAG.getConstant(CCode, MVT::i8);
8304       Cond = Cond.getOperand(0).getOperand(1);
8305       addTest = false;
8306     }
8307   }
8308
8309   if (addTest) {
8310     // Look pass the truncate.
8311     if (Cond.getOpcode() == ISD::TRUNCATE)
8312       Cond = Cond.getOperand(0);
8313
8314     // We know the result of AND is compared against zero. Try to match
8315     // it to BT.
8316     if (Cond.getOpcode() == ISD::AND && Cond.hasOneUse()) {
8317       SDValue NewSetCC = LowerToBT(Cond, ISD::SETNE, dl, DAG);
8318       if (NewSetCC.getNode()) {
8319         CC = NewSetCC.getOperand(0);
8320         Cond = NewSetCC.getOperand(1);
8321         addTest = false;
8322       }
8323     }
8324   }
8325
8326   if (addTest) {
8327     CC = DAG.getConstant(X86::COND_NE, MVT::i8);
8328     Cond = EmitTest(Cond, X86::COND_NE, DAG);
8329   }
8330   return DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
8331                      Chain, Dest, CC, Cond);
8332 }
8333
8334
8335 // Lower dynamic stack allocation to _alloca call for Cygwin/Mingw targets.
8336 // Calls to _alloca is needed to probe the stack when allocating more than 4k
8337 // bytes in one go. Touching the stack at 4K increments is necessary to ensure
8338 // that the guard pages used by the OS virtual memory manager are allocated in
8339 // correct sequence.
8340 SDValue
8341 X86TargetLowering::LowerDYNAMIC_STACKALLOC(SDValue Op,
8342                                            SelectionDAG &DAG) const {
8343   assert((Subtarget->isTargetCygMing() || Subtarget->isTargetWindows()) &&
8344          "This should be used only on Windows targets");
8345   assert(!Subtarget->isTargetEnvMacho());
8346   DebugLoc dl = Op.getDebugLoc();
8347
8348   // Get the inputs.
8349   SDValue Chain = Op.getOperand(0);
8350   SDValue Size  = Op.getOperand(1);
8351   // FIXME: Ensure alignment here
8352
8353   SDValue Flag;
8354
8355   EVT SPTy = Subtarget->is64Bit() ? MVT::i64 : MVT::i32;
8356   unsigned Reg = (Subtarget->is64Bit() ? X86::RAX : X86::EAX);
8357
8358   Chain = DAG.getCopyToReg(Chain, dl, Reg, Size, Flag);
8359   Flag = Chain.getValue(1);
8360
8361   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
8362
8363   Chain = DAG.getNode(X86ISD::WIN_ALLOCA, dl, NodeTys, Chain, Flag);
8364   Flag = Chain.getValue(1);
8365
8366   Chain = DAG.getCopyFromReg(Chain, dl, X86StackPtr, SPTy).getValue(1);
8367
8368   SDValue Ops1[2] = { Chain.getValue(0), Chain };
8369   return DAG.getMergeValues(Ops1, 2, dl);
8370 }
8371
8372 SDValue X86TargetLowering::LowerVASTART(SDValue Op, SelectionDAG &DAG) const {
8373   MachineFunction &MF = DAG.getMachineFunction();
8374   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
8375
8376   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
8377   DebugLoc DL = Op.getDebugLoc();
8378
8379   if (!Subtarget->is64Bit() || Subtarget->isTargetWin64()) {
8380     // vastart just stores the address of the VarArgsFrameIndex slot into the
8381     // memory location argument.
8382     SDValue FR = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(),
8383                                    getPointerTy());
8384     return DAG.getStore(Op.getOperand(0), DL, FR, Op.getOperand(1),
8385                         MachinePointerInfo(SV), false, false, 0);
8386   }
8387
8388   // __va_list_tag:
8389   //   gp_offset         (0 - 6 * 8)
8390   //   fp_offset         (48 - 48 + 8 * 16)
8391   //   overflow_arg_area (point to parameters coming in memory).
8392   //   reg_save_area
8393   SmallVector<SDValue, 8> MemOps;
8394   SDValue FIN = Op.getOperand(1);
8395   // Store gp_offset
8396   SDValue Store = DAG.getStore(Op.getOperand(0), DL,
8397                                DAG.getConstant(FuncInfo->getVarArgsGPOffset(),
8398                                                MVT::i32),
8399                                FIN, MachinePointerInfo(SV), false, false, 0);
8400   MemOps.push_back(Store);
8401
8402   // Store fp_offset
8403   FIN = DAG.getNode(ISD::ADD, DL, getPointerTy(),
8404                     FIN, DAG.getIntPtrConstant(4));
8405   Store = DAG.getStore(Op.getOperand(0), DL,
8406                        DAG.getConstant(FuncInfo->getVarArgsFPOffset(),
8407                                        MVT::i32),
8408                        FIN, MachinePointerInfo(SV, 4), false, false, 0);
8409   MemOps.push_back(Store);
8410
8411   // Store ptr to overflow_arg_area
8412   FIN = DAG.getNode(ISD::ADD, DL, getPointerTy(),
8413                     FIN, DAG.getIntPtrConstant(4));
8414   SDValue OVFIN = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(),
8415                                     getPointerTy());
8416   Store = DAG.getStore(Op.getOperand(0), DL, OVFIN, FIN,
8417                        MachinePointerInfo(SV, 8),
8418                        false, false, 0);
8419   MemOps.push_back(Store);
8420
8421   // Store ptr to reg_save_area.
8422   FIN = DAG.getNode(ISD::ADD, DL, getPointerTy(),
8423                     FIN, DAG.getIntPtrConstant(8));
8424   SDValue RSFIN = DAG.getFrameIndex(FuncInfo->getRegSaveFrameIndex(),
8425                                     getPointerTy());
8426   Store = DAG.getStore(Op.getOperand(0), DL, RSFIN, FIN,
8427                        MachinePointerInfo(SV, 16), false, false, 0);
8428   MemOps.push_back(Store);
8429   return DAG.getNode(ISD::TokenFactor, DL, MVT::Other,
8430                      &MemOps[0], MemOps.size());
8431 }
8432
8433 SDValue X86TargetLowering::LowerVAARG(SDValue Op, SelectionDAG &DAG) const {
8434   assert(Subtarget->is64Bit() &&
8435          "LowerVAARG only handles 64-bit va_arg!");
8436   assert((Subtarget->isTargetLinux() ||
8437           Subtarget->isTargetDarwin()) &&
8438           "Unhandled target in LowerVAARG");
8439   assert(Op.getNode()->getNumOperands() == 4);
8440   SDValue Chain = Op.getOperand(0);
8441   SDValue SrcPtr = Op.getOperand(1);
8442   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
8443   unsigned Align = Op.getConstantOperandVal(3);
8444   DebugLoc dl = Op.getDebugLoc();
8445
8446   EVT ArgVT = Op.getNode()->getValueType(0);
8447   Type *ArgTy = ArgVT.getTypeForEVT(*DAG.getContext());
8448   uint32_t ArgSize = getTargetData()->getTypeAllocSize(ArgTy);
8449   uint8_t ArgMode;
8450
8451   // Decide which area this value should be read from.
8452   // TODO: Implement the AMD64 ABI in its entirety. This simple
8453   // selection mechanism works only for the basic types.
8454   if (ArgVT == MVT::f80) {
8455     llvm_unreachable("va_arg for f80 not yet implemented");
8456   } else if (ArgVT.isFloatingPoint() && ArgSize <= 16 /*bytes*/) {
8457     ArgMode = 2;  // Argument passed in XMM register. Use fp_offset.
8458   } else if (ArgVT.isInteger() && ArgSize <= 32 /*bytes*/) {
8459     ArgMode = 1;  // Argument passed in GPR64 register(s). Use gp_offset.
8460   } else {
8461     llvm_unreachable("Unhandled argument type in LowerVAARG");
8462   }
8463
8464   if (ArgMode == 2) {
8465     // Sanity Check: Make sure using fp_offset makes sense.
8466     assert(!UseSoftFloat &&
8467            !(DAG.getMachineFunction()
8468                 .getFunction()->hasFnAttr(Attribute::NoImplicitFloat)) &&
8469            Subtarget->hasXMM());
8470   }
8471
8472   // Insert VAARG_64 node into the DAG
8473   // VAARG_64 returns two values: Variable Argument Address, Chain
8474   SmallVector<SDValue, 11> InstOps;
8475   InstOps.push_back(Chain);
8476   InstOps.push_back(SrcPtr);
8477   InstOps.push_back(DAG.getConstant(ArgSize, MVT::i32));
8478   InstOps.push_back(DAG.getConstant(ArgMode, MVT::i8));
8479   InstOps.push_back(DAG.getConstant(Align, MVT::i32));
8480   SDVTList VTs = DAG.getVTList(getPointerTy(), MVT::Other);
8481   SDValue VAARG = DAG.getMemIntrinsicNode(X86ISD::VAARG_64, dl,
8482                                           VTs, &InstOps[0], InstOps.size(),
8483                                           MVT::i64,
8484                                           MachinePointerInfo(SV),
8485                                           /*Align=*/0,
8486                                           /*Volatile=*/false,
8487                                           /*ReadMem=*/true,
8488                                           /*WriteMem=*/true);
8489   Chain = VAARG.getValue(1);
8490
8491   // Load the next argument and return it
8492   return DAG.getLoad(ArgVT, dl,
8493                      Chain,
8494                      VAARG,
8495                      MachinePointerInfo(),
8496                      false, false, 0);
8497 }
8498
8499 SDValue X86TargetLowering::LowerVACOPY(SDValue Op, SelectionDAG &DAG) const {
8500   // X86-64 va_list is a struct { i32, i32, i8*, i8* }.
8501   assert(Subtarget->is64Bit() && "This code only handles 64-bit va_copy!");
8502   SDValue Chain = Op.getOperand(0);
8503   SDValue DstPtr = Op.getOperand(1);
8504   SDValue SrcPtr = Op.getOperand(2);
8505   const Value *DstSV = cast<SrcValueSDNode>(Op.getOperand(3))->getValue();
8506   const Value *SrcSV = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
8507   DebugLoc DL = Op.getDebugLoc();
8508
8509   return DAG.getMemcpy(Chain, DL, DstPtr, SrcPtr,
8510                        DAG.getIntPtrConstant(24), 8, /*isVolatile*/false,
8511                        false,
8512                        MachinePointerInfo(DstSV), MachinePointerInfo(SrcSV));
8513 }
8514
8515 SDValue
8516 X86TargetLowering::LowerINTRINSIC_WO_CHAIN(SDValue Op, SelectionDAG &DAG) const {
8517   DebugLoc dl = Op.getDebugLoc();
8518   unsigned IntNo = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
8519   switch (IntNo) {
8520   default: return SDValue();    // Don't custom lower most intrinsics.
8521   // Comparison intrinsics.
8522   case Intrinsic::x86_sse_comieq_ss:
8523   case Intrinsic::x86_sse_comilt_ss:
8524   case Intrinsic::x86_sse_comile_ss:
8525   case Intrinsic::x86_sse_comigt_ss:
8526   case Intrinsic::x86_sse_comige_ss:
8527   case Intrinsic::x86_sse_comineq_ss:
8528   case Intrinsic::x86_sse_ucomieq_ss:
8529   case Intrinsic::x86_sse_ucomilt_ss:
8530   case Intrinsic::x86_sse_ucomile_ss:
8531   case Intrinsic::x86_sse_ucomigt_ss:
8532   case Intrinsic::x86_sse_ucomige_ss:
8533   case Intrinsic::x86_sse_ucomineq_ss:
8534   case Intrinsic::x86_sse2_comieq_sd:
8535   case Intrinsic::x86_sse2_comilt_sd:
8536   case Intrinsic::x86_sse2_comile_sd:
8537   case Intrinsic::x86_sse2_comigt_sd:
8538   case Intrinsic::x86_sse2_comige_sd:
8539   case Intrinsic::x86_sse2_comineq_sd:
8540   case Intrinsic::x86_sse2_ucomieq_sd:
8541   case Intrinsic::x86_sse2_ucomilt_sd:
8542   case Intrinsic::x86_sse2_ucomile_sd:
8543   case Intrinsic::x86_sse2_ucomigt_sd:
8544   case Intrinsic::x86_sse2_ucomige_sd:
8545   case Intrinsic::x86_sse2_ucomineq_sd: {
8546     unsigned Opc = 0;
8547     ISD::CondCode CC = ISD::SETCC_INVALID;
8548     switch (IntNo) {
8549     default: break;
8550     case Intrinsic::x86_sse_comieq_ss:
8551     case Intrinsic::x86_sse2_comieq_sd:
8552       Opc = X86ISD::COMI;
8553       CC = ISD::SETEQ;
8554       break;
8555     case Intrinsic::x86_sse_comilt_ss:
8556     case Intrinsic::x86_sse2_comilt_sd:
8557       Opc = X86ISD::COMI;
8558       CC = ISD::SETLT;
8559       break;
8560     case Intrinsic::x86_sse_comile_ss:
8561     case Intrinsic::x86_sse2_comile_sd:
8562       Opc = X86ISD::COMI;
8563       CC = ISD::SETLE;
8564       break;
8565     case Intrinsic::x86_sse_comigt_ss:
8566     case Intrinsic::x86_sse2_comigt_sd:
8567       Opc = X86ISD::COMI;
8568       CC = ISD::SETGT;
8569       break;
8570     case Intrinsic::x86_sse_comige_ss:
8571     case Intrinsic::x86_sse2_comige_sd:
8572       Opc = X86ISD::COMI;
8573       CC = ISD::SETGE;
8574       break;
8575     case Intrinsic::x86_sse_comineq_ss:
8576     case Intrinsic::x86_sse2_comineq_sd:
8577       Opc = X86ISD::COMI;
8578       CC = ISD::SETNE;
8579       break;
8580     case Intrinsic::x86_sse_ucomieq_ss:
8581     case Intrinsic::x86_sse2_ucomieq_sd:
8582       Opc = X86ISD::UCOMI;
8583       CC = ISD::SETEQ;
8584       break;
8585     case Intrinsic::x86_sse_ucomilt_ss:
8586     case Intrinsic::x86_sse2_ucomilt_sd:
8587       Opc = X86ISD::UCOMI;
8588       CC = ISD::SETLT;
8589       break;
8590     case Intrinsic::x86_sse_ucomile_ss:
8591     case Intrinsic::x86_sse2_ucomile_sd:
8592       Opc = X86ISD::UCOMI;
8593       CC = ISD::SETLE;
8594       break;
8595     case Intrinsic::x86_sse_ucomigt_ss:
8596     case Intrinsic::x86_sse2_ucomigt_sd:
8597       Opc = X86ISD::UCOMI;
8598       CC = ISD::SETGT;
8599       break;
8600     case Intrinsic::x86_sse_ucomige_ss:
8601     case Intrinsic::x86_sse2_ucomige_sd:
8602       Opc = X86ISD::UCOMI;
8603       CC = ISD::SETGE;
8604       break;
8605     case Intrinsic::x86_sse_ucomineq_ss:
8606     case Intrinsic::x86_sse2_ucomineq_sd:
8607       Opc = X86ISD::UCOMI;
8608       CC = ISD::SETNE;
8609       break;
8610     }
8611
8612     SDValue LHS = Op.getOperand(1);
8613     SDValue RHS = Op.getOperand(2);
8614     unsigned X86CC = TranslateX86CC(CC, true, LHS, RHS, DAG);
8615     assert(X86CC != X86::COND_INVALID && "Unexpected illegal condition!");
8616     SDValue Cond = DAG.getNode(Opc, dl, MVT::i32, LHS, RHS);
8617     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
8618                                 DAG.getConstant(X86CC, MVT::i8), Cond);
8619     return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
8620   }
8621   // ptest and testp intrinsics. The intrinsic these come from are designed to
8622   // return an integer value, not just an instruction so lower it to the ptest
8623   // or testp pattern and a setcc for the result.
8624   case Intrinsic::x86_sse41_ptestz:
8625   case Intrinsic::x86_sse41_ptestc:
8626   case Intrinsic::x86_sse41_ptestnzc:
8627   case Intrinsic::x86_avx_ptestz_256:
8628   case Intrinsic::x86_avx_ptestc_256:
8629   case Intrinsic::x86_avx_ptestnzc_256:
8630   case Intrinsic::x86_avx_vtestz_ps:
8631   case Intrinsic::x86_avx_vtestc_ps:
8632   case Intrinsic::x86_avx_vtestnzc_ps:
8633   case Intrinsic::x86_avx_vtestz_pd:
8634   case Intrinsic::x86_avx_vtestc_pd:
8635   case Intrinsic::x86_avx_vtestnzc_pd:
8636   case Intrinsic::x86_avx_vtestz_ps_256:
8637   case Intrinsic::x86_avx_vtestc_ps_256:
8638   case Intrinsic::x86_avx_vtestnzc_ps_256:
8639   case Intrinsic::x86_avx_vtestz_pd_256:
8640   case Intrinsic::x86_avx_vtestc_pd_256:
8641   case Intrinsic::x86_avx_vtestnzc_pd_256: {
8642     bool IsTestPacked = false;
8643     unsigned X86CC = 0;
8644     switch (IntNo) {
8645     default: llvm_unreachable("Bad fallthrough in Intrinsic lowering.");
8646     case Intrinsic::x86_avx_vtestz_ps:
8647     case Intrinsic::x86_avx_vtestz_pd:
8648     case Intrinsic::x86_avx_vtestz_ps_256:
8649     case Intrinsic::x86_avx_vtestz_pd_256:
8650       IsTestPacked = true; // Fallthrough
8651     case Intrinsic::x86_sse41_ptestz:
8652     case Intrinsic::x86_avx_ptestz_256:
8653       // ZF = 1
8654       X86CC = X86::COND_E;
8655       break;
8656     case Intrinsic::x86_avx_vtestc_ps:
8657     case Intrinsic::x86_avx_vtestc_pd:
8658     case Intrinsic::x86_avx_vtestc_ps_256:
8659     case Intrinsic::x86_avx_vtestc_pd_256:
8660       IsTestPacked = true; // Fallthrough
8661     case Intrinsic::x86_sse41_ptestc:
8662     case Intrinsic::x86_avx_ptestc_256:
8663       // CF = 1
8664       X86CC = X86::COND_B;
8665       break;
8666     case Intrinsic::x86_avx_vtestnzc_ps:
8667     case Intrinsic::x86_avx_vtestnzc_pd:
8668     case Intrinsic::x86_avx_vtestnzc_ps_256:
8669     case Intrinsic::x86_avx_vtestnzc_pd_256:
8670       IsTestPacked = true; // Fallthrough
8671     case Intrinsic::x86_sse41_ptestnzc:
8672     case Intrinsic::x86_avx_ptestnzc_256:
8673       // ZF and CF = 0
8674       X86CC = X86::COND_A;
8675       break;
8676     }
8677
8678     SDValue LHS = Op.getOperand(1);
8679     SDValue RHS = Op.getOperand(2);
8680     unsigned TestOpc = IsTestPacked ? X86ISD::TESTP : X86ISD::PTEST;
8681     SDValue Test = DAG.getNode(TestOpc, dl, MVT::i32, LHS, RHS);
8682     SDValue CC = DAG.getConstant(X86CC, MVT::i8);
8683     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8, CC, Test);
8684     return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
8685   }
8686
8687   // Fix vector shift instructions where the last operand is a non-immediate
8688   // i32 value.
8689   case Intrinsic::x86_sse2_pslli_w:
8690   case Intrinsic::x86_sse2_pslli_d:
8691   case Intrinsic::x86_sse2_pslli_q:
8692   case Intrinsic::x86_sse2_psrli_w:
8693   case Intrinsic::x86_sse2_psrli_d:
8694   case Intrinsic::x86_sse2_psrli_q:
8695   case Intrinsic::x86_sse2_psrai_w:
8696   case Intrinsic::x86_sse2_psrai_d:
8697   case Intrinsic::x86_mmx_pslli_w:
8698   case Intrinsic::x86_mmx_pslli_d:
8699   case Intrinsic::x86_mmx_pslli_q:
8700   case Intrinsic::x86_mmx_psrli_w:
8701   case Intrinsic::x86_mmx_psrli_d:
8702   case Intrinsic::x86_mmx_psrli_q:
8703   case Intrinsic::x86_mmx_psrai_w:
8704   case Intrinsic::x86_mmx_psrai_d: {
8705     SDValue ShAmt = Op.getOperand(2);
8706     if (isa<ConstantSDNode>(ShAmt))
8707       return SDValue();
8708
8709     unsigned NewIntNo = 0;
8710     EVT ShAmtVT = MVT::v4i32;
8711     switch (IntNo) {
8712     case Intrinsic::x86_sse2_pslli_w:
8713       NewIntNo = Intrinsic::x86_sse2_psll_w;
8714       break;
8715     case Intrinsic::x86_sse2_pslli_d:
8716       NewIntNo = Intrinsic::x86_sse2_psll_d;
8717       break;
8718     case Intrinsic::x86_sse2_pslli_q:
8719       NewIntNo = Intrinsic::x86_sse2_psll_q;
8720       break;
8721     case Intrinsic::x86_sse2_psrli_w:
8722       NewIntNo = Intrinsic::x86_sse2_psrl_w;
8723       break;
8724     case Intrinsic::x86_sse2_psrli_d:
8725       NewIntNo = Intrinsic::x86_sse2_psrl_d;
8726       break;
8727     case Intrinsic::x86_sse2_psrli_q:
8728       NewIntNo = Intrinsic::x86_sse2_psrl_q;
8729       break;
8730     case Intrinsic::x86_sse2_psrai_w:
8731       NewIntNo = Intrinsic::x86_sse2_psra_w;
8732       break;
8733     case Intrinsic::x86_sse2_psrai_d:
8734       NewIntNo = Intrinsic::x86_sse2_psra_d;
8735       break;
8736     default: {
8737       ShAmtVT = MVT::v2i32;
8738       switch (IntNo) {
8739       case Intrinsic::x86_mmx_pslli_w:
8740         NewIntNo = Intrinsic::x86_mmx_psll_w;
8741         break;
8742       case Intrinsic::x86_mmx_pslli_d:
8743         NewIntNo = Intrinsic::x86_mmx_psll_d;
8744         break;
8745       case Intrinsic::x86_mmx_pslli_q:
8746         NewIntNo = Intrinsic::x86_mmx_psll_q;
8747         break;
8748       case Intrinsic::x86_mmx_psrli_w:
8749         NewIntNo = Intrinsic::x86_mmx_psrl_w;
8750         break;
8751       case Intrinsic::x86_mmx_psrli_d:
8752         NewIntNo = Intrinsic::x86_mmx_psrl_d;
8753         break;
8754       case Intrinsic::x86_mmx_psrli_q:
8755         NewIntNo = Intrinsic::x86_mmx_psrl_q;
8756         break;
8757       case Intrinsic::x86_mmx_psrai_w:
8758         NewIntNo = Intrinsic::x86_mmx_psra_w;
8759         break;
8760       case Intrinsic::x86_mmx_psrai_d:
8761         NewIntNo = Intrinsic::x86_mmx_psra_d;
8762         break;
8763       default: llvm_unreachable("Impossible intrinsic");  // Can't reach here.
8764       }
8765       break;
8766     }
8767     }
8768
8769     // The vector shift intrinsics with scalars uses 32b shift amounts but
8770     // the sse2/mmx shift instructions reads 64 bits. Set the upper 32 bits
8771     // to be zero.
8772     SDValue ShOps[4];
8773     ShOps[0] = ShAmt;
8774     ShOps[1] = DAG.getConstant(0, MVT::i32);
8775     if (ShAmtVT == MVT::v4i32) {
8776       ShOps[2] = DAG.getUNDEF(MVT::i32);
8777       ShOps[3] = DAG.getUNDEF(MVT::i32);
8778       ShAmt =  DAG.getNode(ISD::BUILD_VECTOR, dl, ShAmtVT, &ShOps[0], 4);
8779     } else {
8780       ShAmt =  DAG.getNode(ISD::BUILD_VECTOR, dl, ShAmtVT, &ShOps[0], 2);
8781 // FIXME this must be lowered to get rid of the invalid type.
8782     }
8783
8784     EVT VT = Op.getValueType();
8785     ShAmt = DAG.getNode(ISD::BITCAST, dl, VT, ShAmt);
8786     return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
8787                        DAG.getConstant(NewIntNo, MVT::i32),
8788                        Op.getOperand(1), ShAmt);
8789   }
8790   }
8791 }
8792
8793 SDValue X86TargetLowering::LowerRETURNADDR(SDValue Op,
8794                                            SelectionDAG &DAG) const {
8795   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
8796   MFI->setReturnAddressIsTaken(true);
8797
8798   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
8799   DebugLoc dl = Op.getDebugLoc();
8800
8801   if (Depth > 0) {
8802     SDValue FrameAddr = LowerFRAMEADDR(Op, DAG);
8803     SDValue Offset =
8804       DAG.getConstant(TD->getPointerSize(),
8805                       Subtarget->is64Bit() ? MVT::i64 : MVT::i32);
8806     return DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(),
8807                        DAG.getNode(ISD::ADD, dl, getPointerTy(),
8808                                    FrameAddr, Offset),
8809                        MachinePointerInfo(), false, false, 0);
8810   }
8811
8812   // Just load the return address.
8813   SDValue RetAddrFI = getReturnAddressFrameIndex(DAG);
8814   return DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(),
8815                      RetAddrFI, MachinePointerInfo(), false, false, 0);
8816 }
8817
8818 SDValue X86TargetLowering::LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) const {
8819   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
8820   MFI->setFrameAddressIsTaken(true);
8821
8822   EVT VT = Op.getValueType();
8823   DebugLoc dl = Op.getDebugLoc();  // FIXME probably not meaningful
8824   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
8825   unsigned FrameReg = Subtarget->is64Bit() ? X86::RBP : X86::EBP;
8826   SDValue FrameAddr = DAG.getCopyFromReg(DAG.getEntryNode(), dl, FrameReg, VT);
8827   while (Depth--)
8828     FrameAddr = DAG.getLoad(VT, dl, DAG.getEntryNode(), FrameAddr,
8829                             MachinePointerInfo(),
8830                             false, false, 0);
8831   return FrameAddr;
8832 }
8833
8834 SDValue X86TargetLowering::LowerFRAME_TO_ARGS_OFFSET(SDValue Op,
8835                                                      SelectionDAG &DAG) const {
8836   return DAG.getIntPtrConstant(2*TD->getPointerSize());
8837 }
8838
8839 SDValue X86TargetLowering::LowerEH_RETURN(SDValue Op, SelectionDAG &DAG) const {
8840   MachineFunction &MF = DAG.getMachineFunction();
8841   SDValue Chain     = Op.getOperand(0);
8842   SDValue Offset    = Op.getOperand(1);
8843   SDValue Handler   = Op.getOperand(2);
8844   DebugLoc dl       = Op.getDebugLoc();
8845
8846   SDValue Frame = DAG.getCopyFromReg(DAG.getEntryNode(), dl,
8847                                      Subtarget->is64Bit() ? X86::RBP : X86::EBP,
8848                                      getPointerTy());
8849   unsigned StoreAddrReg = (Subtarget->is64Bit() ? X86::RCX : X86::ECX);
8850
8851   SDValue StoreAddr = DAG.getNode(ISD::ADD, dl, getPointerTy(), Frame,
8852                                   DAG.getIntPtrConstant(TD->getPointerSize()));
8853   StoreAddr = DAG.getNode(ISD::ADD, dl, getPointerTy(), StoreAddr, Offset);
8854   Chain = DAG.getStore(Chain, dl, Handler, StoreAddr, MachinePointerInfo(),
8855                        false, false, 0);
8856   Chain = DAG.getCopyToReg(Chain, dl, StoreAddrReg, StoreAddr);
8857   MF.getRegInfo().addLiveOut(StoreAddrReg);
8858
8859   return DAG.getNode(X86ISD::EH_RETURN, dl,
8860                      MVT::Other,
8861                      Chain, DAG.getRegister(StoreAddrReg, getPointerTy()));
8862 }
8863
8864 SDValue X86TargetLowering::LowerTRAMPOLINE(SDValue Op,
8865                                              SelectionDAG &DAG) const {
8866   SDValue Root = Op.getOperand(0);
8867   SDValue Trmp = Op.getOperand(1); // trampoline
8868   SDValue FPtr = Op.getOperand(2); // nested function
8869   SDValue Nest = Op.getOperand(3); // 'nest' parameter value
8870   DebugLoc dl  = Op.getDebugLoc();
8871
8872   const Value *TrmpAddr = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
8873
8874   if (Subtarget->is64Bit()) {
8875     SDValue OutChains[6];
8876
8877     // Large code-model.
8878     const unsigned char JMP64r  = 0xFF; // 64-bit jmp through register opcode.
8879     const unsigned char MOV64ri = 0xB8; // X86::MOV64ri opcode.
8880
8881     const unsigned char N86R10 = X86_MC::getX86RegNum(X86::R10);
8882     const unsigned char N86R11 = X86_MC::getX86RegNum(X86::R11);
8883
8884     const unsigned char REX_WB = 0x40 | 0x08 | 0x01; // REX prefix
8885
8886     // Load the pointer to the nested function into R11.
8887     unsigned OpCode = ((MOV64ri | N86R11) << 8) | REX_WB; // movabsq r11
8888     SDValue Addr = Trmp;
8889     OutChains[0] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, MVT::i16),
8890                                 Addr, MachinePointerInfo(TrmpAddr),
8891                                 false, false, 0);
8892
8893     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
8894                        DAG.getConstant(2, MVT::i64));
8895     OutChains[1] = DAG.getStore(Root, dl, FPtr, Addr,
8896                                 MachinePointerInfo(TrmpAddr, 2),
8897                                 false, false, 2);
8898
8899     // Load the 'nest' parameter value into R10.
8900     // R10 is specified in X86CallingConv.td
8901     OpCode = ((MOV64ri | N86R10) << 8) | REX_WB; // movabsq r10
8902     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
8903                        DAG.getConstant(10, MVT::i64));
8904     OutChains[2] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, MVT::i16),
8905                                 Addr, MachinePointerInfo(TrmpAddr, 10),
8906                                 false, false, 0);
8907
8908     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
8909                        DAG.getConstant(12, MVT::i64));
8910     OutChains[3] = DAG.getStore(Root, dl, Nest, Addr,
8911                                 MachinePointerInfo(TrmpAddr, 12),
8912                                 false, false, 2);
8913
8914     // Jump to the nested function.
8915     OpCode = (JMP64r << 8) | REX_WB; // jmpq *...
8916     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
8917                        DAG.getConstant(20, MVT::i64));
8918     OutChains[4] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, MVT::i16),
8919                                 Addr, MachinePointerInfo(TrmpAddr, 20),
8920                                 false, false, 0);
8921
8922     unsigned char ModRM = N86R11 | (4 << 3) | (3 << 6); // ...r11
8923     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
8924                        DAG.getConstant(22, MVT::i64));
8925     OutChains[5] = DAG.getStore(Root, dl, DAG.getConstant(ModRM, MVT::i8), Addr,
8926                                 MachinePointerInfo(TrmpAddr, 22),
8927                                 false, false, 0);
8928
8929     SDValue Ops[] =
8930       { Trmp, DAG.getNode(ISD::TokenFactor, dl, MVT::Other, OutChains, 6) };
8931     return DAG.getMergeValues(Ops, 2, dl);
8932   } else {
8933     const Function *Func =
8934       cast<Function>(cast<SrcValueSDNode>(Op.getOperand(5))->getValue());
8935     CallingConv::ID CC = Func->getCallingConv();
8936     unsigned NestReg;
8937
8938     switch (CC) {
8939     default:
8940       llvm_unreachable("Unsupported calling convention");
8941     case CallingConv::C:
8942     case CallingConv::X86_StdCall: {
8943       // Pass 'nest' parameter in ECX.
8944       // Must be kept in sync with X86CallingConv.td
8945       NestReg = X86::ECX;
8946
8947       // Check that ECX wasn't needed by an 'inreg' parameter.
8948       FunctionType *FTy = Func->getFunctionType();
8949       const AttrListPtr &Attrs = Func->getAttributes();
8950
8951       if (!Attrs.isEmpty() && !Func->isVarArg()) {
8952         unsigned InRegCount = 0;
8953         unsigned Idx = 1;
8954
8955         for (FunctionType::param_iterator I = FTy->param_begin(),
8956              E = FTy->param_end(); I != E; ++I, ++Idx)
8957           if (Attrs.paramHasAttr(Idx, Attribute::InReg))
8958             // FIXME: should only count parameters that are lowered to integers.
8959             InRegCount += (TD->getTypeSizeInBits(*I) + 31) / 32;
8960
8961         if (InRegCount > 2) {
8962           report_fatal_error("Nest register in use - reduce number of inreg"
8963                              " parameters!");
8964         }
8965       }
8966       break;
8967     }
8968     case CallingConv::X86_FastCall:
8969     case CallingConv::X86_ThisCall:
8970     case CallingConv::Fast:
8971       // Pass 'nest' parameter in EAX.
8972       // Must be kept in sync with X86CallingConv.td
8973       NestReg = X86::EAX;
8974       break;
8975     }
8976
8977     SDValue OutChains[4];
8978     SDValue Addr, Disp;
8979
8980     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
8981                        DAG.getConstant(10, MVT::i32));
8982     Disp = DAG.getNode(ISD::SUB, dl, MVT::i32, FPtr, Addr);
8983
8984     // This is storing the opcode for MOV32ri.
8985     const unsigned char MOV32ri = 0xB8; // X86::MOV32ri's opcode byte.
8986     const unsigned char N86Reg = X86_MC::getX86RegNum(NestReg);
8987     OutChains[0] = DAG.getStore(Root, dl,
8988                                 DAG.getConstant(MOV32ri|N86Reg, MVT::i8),
8989                                 Trmp, MachinePointerInfo(TrmpAddr),
8990                                 false, false, 0);
8991
8992     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
8993                        DAG.getConstant(1, MVT::i32));
8994     OutChains[1] = DAG.getStore(Root, dl, Nest, Addr,
8995                                 MachinePointerInfo(TrmpAddr, 1),
8996                                 false, false, 1);
8997
8998     const unsigned char JMP = 0xE9; // jmp <32bit dst> opcode.
8999     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
9000                        DAG.getConstant(5, MVT::i32));
9001     OutChains[2] = DAG.getStore(Root, dl, DAG.getConstant(JMP, MVT::i8), Addr,
9002                                 MachinePointerInfo(TrmpAddr, 5),
9003                                 false, false, 1);
9004
9005     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
9006                        DAG.getConstant(6, MVT::i32));
9007     OutChains[3] = DAG.getStore(Root, dl, Disp, Addr,
9008                                 MachinePointerInfo(TrmpAddr, 6),
9009                                 false, false, 1);
9010
9011     SDValue Ops[] =
9012       { Trmp, DAG.getNode(ISD::TokenFactor, dl, MVT::Other, OutChains, 4) };
9013     return DAG.getMergeValues(Ops, 2, dl);
9014   }
9015 }
9016
9017 SDValue X86TargetLowering::LowerFLT_ROUNDS_(SDValue Op,
9018                                             SelectionDAG &DAG) const {
9019   /*
9020    The rounding mode is in bits 11:10 of FPSR, and has the following
9021    settings:
9022      00 Round to nearest
9023      01 Round to -inf
9024      10 Round to +inf
9025      11 Round to 0
9026
9027   FLT_ROUNDS, on the other hand, expects the following:
9028     -1 Undefined
9029      0 Round to 0
9030      1 Round to nearest
9031      2 Round to +inf
9032      3 Round to -inf
9033
9034   To perform the conversion, we do:
9035     (((((FPSR & 0x800) >> 11) | ((FPSR & 0x400) >> 9)) + 1) & 3)
9036   */
9037
9038   MachineFunction &MF = DAG.getMachineFunction();
9039   const TargetMachine &TM = MF.getTarget();
9040   const TargetFrameLowering &TFI = *TM.getFrameLowering();
9041   unsigned StackAlignment = TFI.getStackAlignment();
9042   EVT VT = Op.getValueType();
9043   DebugLoc DL = Op.getDebugLoc();
9044
9045   // Save FP Control Word to stack slot
9046   int SSFI = MF.getFrameInfo()->CreateStackObject(2, StackAlignment, false);
9047   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
9048
9049
9050   MachineMemOperand *MMO =
9051    MF.getMachineMemOperand(MachinePointerInfo::getFixedStack(SSFI),
9052                            MachineMemOperand::MOStore, 2, 2);
9053
9054   SDValue Ops[] = { DAG.getEntryNode(), StackSlot };
9055   SDValue Chain = DAG.getMemIntrinsicNode(X86ISD::FNSTCW16m, DL,
9056                                           DAG.getVTList(MVT::Other),
9057                                           Ops, 2, MVT::i16, MMO);
9058
9059   // Load FP Control Word from stack slot
9060   SDValue CWD = DAG.getLoad(MVT::i16, DL, Chain, StackSlot,
9061                             MachinePointerInfo(), false, false, 0);
9062
9063   // Transform as necessary
9064   SDValue CWD1 =
9065     DAG.getNode(ISD::SRL, DL, MVT::i16,
9066                 DAG.getNode(ISD::AND, DL, MVT::i16,
9067                             CWD, DAG.getConstant(0x800, MVT::i16)),
9068                 DAG.getConstant(11, MVT::i8));
9069   SDValue CWD2 =
9070     DAG.getNode(ISD::SRL, DL, MVT::i16,
9071                 DAG.getNode(ISD::AND, DL, MVT::i16,
9072                             CWD, DAG.getConstant(0x400, MVT::i16)),
9073                 DAG.getConstant(9, MVT::i8));
9074
9075   SDValue RetVal =
9076     DAG.getNode(ISD::AND, DL, MVT::i16,
9077                 DAG.getNode(ISD::ADD, DL, MVT::i16,
9078                             DAG.getNode(ISD::OR, DL, MVT::i16, CWD1, CWD2),
9079                             DAG.getConstant(1, MVT::i16)),
9080                 DAG.getConstant(3, MVT::i16));
9081
9082
9083   return DAG.getNode((VT.getSizeInBits() < 16 ?
9084                       ISD::TRUNCATE : ISD::ZERO_EXTEND), DL, VT, RetVal);
9085 }
9086
9087 SDValue X86TargetLowering::LowerCTLZ(SDValue Op, SelectionDAG &DAG) const {
9088   EVT VT = Op.getValueType();
9089   EVT OpVT = VT;
9090   unsigned NumBits = VT.getSizeInBits();
9091   DebugLoc dl = Op.getDebugLoc();
9092
9093   Op = Op.getOperand(0);
9094   if (VT == MVT::i8) {
9095     // Zero extend to i32 since there is not an i8 bsr.
9096     OpVT = MVT::i32;
9097     Op = DAG.getNode(ISD::ZERO_EXTEND, dl, OpVT, Op);
9098   }
9099
9100   // Issue a bsr (scan bits in reverse) which also sets EFLAGS.
9101   SDVTList VTs = DAG.getVTList(OpVT, MVT::i32);
9102   Op = DAG.getNode(X86ISD::BSR, dl, VTs, Op);
9103
9104   // If src is zero (i.e. bsr sets ZF), returns NumBits.
9105   SDValue Ops[] = {
9106     Op,
9107     DAG.getConstant(NumBits+NumBits-1, OpVT),
9108     DAG.getConstant(X86::COND_E, MVT::i8),
9109     Op.getValue(1)
9110   };
9111   Op = DAG.getNode(X86ISD::CMOV, dl, OpVT, Ops, array_lengthof(Ops));
9112
9113   // Finally xor with NumBits-1.
9114   Op = DAG.getNode(ISD::XOR, dl, OpVT, Op, DAG.getConstant(NumBits-1, OpVT));
9115
9116   if (VT == MVT::i8)
9117     Op = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op);
9118   return Op;
9119 }
9120
9121 SDValue X86TargetLowering::LowerCTTZ(SDValue Op, SelectionDAG &DAG) const {
9122   EVT VT = Op.getValueType();
9123   EVT OpVT = VT;
9124   unsigned NumBits = VT.getSizeInBits();
9125   DebugLoc dl = Op.getDebugLoc();
9126
9127   Op = Op.getOperand(0);
9128   if (VT == MVT::i8) {
9129     OpVT = MVT::i32;
9130     Op = DAG.getNode(ISD::ZERO_EXTEND, dl, OpVT, Op);
9131   }
9132
9133   // Issue a bsf (scan bits forward) which also sets EFLAGS.
9134   SDVTList VTs = DAG.getVTList(OpVT, MVT::i32);
9135   Op = DAG.getNode(X86ISD::BSF, dl, VTs, Op);
9136
9137   // If src is zero (i.e. bsf sets ZF), returns NumBits.
9138   SDValue Ops[] = {
9139     Op,
9140     DAG.getConstant(NumBits, OpVT),
9141     DAG.getConstant(X86::COND_E, MVT::i8),
9142     Op.getValue(1)
9143   };
9144   Op = DAG.getNode(X86ISD::CMOV, dl, OpVT, Ops, array_lengthof(Ops));
9145
9146   if (VT == MVT::i8)
9147     Op = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op);
9148   return Op;
9149 }
9150
9151 SDValue X86TargetLowering::LowerMUL_V2I64(SDValue Op, SelectionDAG &DAG) const {
9152   EVT VT = Op.getValueType();
9153   assert(VT == MVT::v2i64 && "Only know how to lower V2I64 multiply");
9154   DebugLoc dl = Op.getDebugLoc();
9155
9156   //  ulong2 Ahi = __builtin_ia32_psrlqi128( a, 32);
9157   //  ulong2 Bhi = __builtin_ia32_psrlqi128( b, 32);
9158   //  ulong2 AloBlo = __builtin_ia32_pmuludq128( a, b );
9159   //  ulong2 AloBhi = __builtin_ia32_pmuludq128( a, Bhi );
9160   //  ulong2 AhiBlo = __builtin_ia32_pmuludq128( Ahi, b );
9161   //
9162   //  AloBhi = __builtin_ia32_psllqi128( AloBhi, 32 );
9163   //  AhiBlo = __builtin_ia32_psllqi128( AhiBlo, 32 );
9164   //  return AloBlo + AloBhi + AhiBlo;
9165
9166   SDValue A = Op.getOperand(0);
9167   SDValue B = Op.getOperand(1);
9168
9169   SDValue Ahi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
9170                        DAG.getConstant(Intrinsic::x86_sse2_psrli_q, MVT::i32),
9171                        A, DAG.getConstant(32, MVT::i32));
9172   SDValue Bhi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
9173                        DAG.getConstant(Intrinsic::x86_sse2_psrli_q, MVT::i32),
9174                        B, DAG.getConstant(32, MVT::i32));
9175   SDValue AloBlo = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
9176                        DAG.getConstant(Intrinsic::x86_sse2_pmulu_dq, MVT::i32),
9177                        A, B);
9178   SDValue AloBhi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
9179                        DAG.getConstant(Intrinsic::x86_sse2_pmulu_dq, MVT::i32),
9180                        A, Bhi);
9181   SDValue AhiBlo = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
9182                        DAG.getConstant(Intrinsic::x86_sse2_pmulu_dq, MVT::i32),
9183                        Ahi, B);
9184   AloBhi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
9185                        DAG.getConstant(Intrinsic::x86_sse2_pslli_q, MVT::i32),
9186                        AloBhi, DAG.getConstant(32, MVT::i32));
9187   AhiBlo = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
9188                        DAG.getConstant(Intrinsic::x86_sse2_pslli_q, MVT::i32),
9189                        AhiBlo, DAG.getConstant(32, MVT::i32));
9190   SDValue Res = DAG.getNode(ISD::ADD, dl, VT, AloBlo, AloBhi);
9191   Res = DAG.getNode(ISD::ADD, dl, VT, Res, AhiBlo);
9192   return Res;
9193 }
9194
9195 SDValue X86TargetLowering::LowerShift(SDValue Op, SelectionDAG &DAG) const {
9196
9197   EVT VT = Op.getValueType();
9198   DebugLoc dl = Op.getDebugLoc();
9199   SDValue R = Op.getOperand(0);
9200   SDValue Amt = Op.getOperand(1);
9201
9202   LLVMContext *Context = DAG.getContext();
9203
9204   // Must have SSE2.
9205   if (!Subtarget->hasSSE2()) return SDValue();
9206
9207   // Optimize shl/srl/sra with constant shift amount.
9208   if (isSplatVector(Amt.getNode())) {
9209     SDValue SclrAmt = Amt->getOperand(0);
9210     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(SclrAmt)) {
9211       uint64_t ShiftAmt = C->getZExtValue();
9212
9213       if (VT == MVT::v2i64 && Op.getOpcode() == ISD::SHL)
9214        return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
9215                      DAG.getConstant(Intrinsic::x86_sse2_pslli_q, MVT::i32),
9216                      R, DAG.getConstant(ShiftAmt, MVT::i32));
9217
9218       if (VT == MVT::v4i32 && Op.getOpcode() == ISD::SHL)
9219        return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
9220                      DAG.getConstant(Intrinsic::x86_sse2_pslli_d, MVT::i32),
9221                      R, DAG.getConstant(ShiftAmt, MVT::i32));
9222
9223       if (VT == MVT::v8i16 && Op.getOpcode() == ISD::SHL)
9224        return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
9225                      DAG.getConstant(Intrinsic::x86_sse2_pslli_w, MVT::i32),
9226                      R, DAG.getConstant(ShiftAmt, MVT::i32));
9227
9228       if (VT == MVT::v2i64 && Op.getOpcode() == ISD::SRL)
9229        return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
9230                      DAG.getConstant(Intrinsic::x86_sse2_psrli_q, MVT::i32),
9231                      R, DAG.getConstant(ShiftAmt, MVT::i32));
9232
9233       if (VT == MVT::v4i32 && Op.getOpcode() == ISD::SRL)
9234        return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
9235                      DAG.getConstant(Intrinsic::x86_sse2_psrli_d, MVT::i32),
9236                      R, DAG.getConstant(ShiftAmt, MVT::i32));
9237
9238       if (VT == MVT::v8i16 && Op.getOpcode() == ISD::SRL)
9239        return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
9240                      DAG.getConstant(Intrinsic::x86_sse2_psrli_w, MVT::i32),
9241                      R, DAG.getConstant(ShiftAmt, MVT::i32));
9242
9243       if (VT == MVT::v4i32 && Op.getOpcode() == ISD::SRA)
9244        return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
9245                      DAG.getConstant(Intrinsic::x86_sse2_psrai_d, MVT::i32),
9246                      R, DAG.getConstant(ShiftAmt, MVT::i32));
9247
9248       if (VT == MVT::v8i16 && Op.getOpcode() == ISD::SRA)
9249        return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
9250                      DAG.getConstant(Intrinsic::x86_sse2_psrai_w, MVT::i32),
9251                      R, DAG.getConstant(ShiftAmt, MVT::i32));
9252     }
9253   }
9254
9255   // Lower SHL with variable shift amount.
9256   // Cannot lower SHL without SSE2 or later.
9257   if (!Subtarget->hasSSE2()) return SDValue();
9258
9259   if (VT == MVT::v4i32 && Op->getOpcode() == ISD::SHL) {
9260     Op = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
9261                      DAG.getConstant(Intrinsic::x86_sse2_pslli_d, MVT::i32),
9262                      Op.getOperand(1), DAG.getConstant(23, MVT::i32));
9263
9264     ConstantInt *CI = ConstantInt::get(*Context, APInt(32, 0x3f800000U));
9265
9266     std::vector<Constant*> CV(4, CI);
9267     Constant *C = ConstantVector::get(CV);
9268     SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
9269     SDValue Addend = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
9270                                  MachinePointerInfo::getConstantPool(),
9271                                  false, false, 16);
9272
9273     Op = DAG.getNode(ISD::ADD, dl, VT, Op, Addend);
9274     Op = DAG.getNode(ISD::BITCAST, dl, MVT::v4f32, Op);
9275     Op = DAG.getNode(ISD::FP_TO_SINT, dl, VT, Op);
9276     return DAG.getNode(ISD::MUL, dl, VT, Op, R);
9277   }
9278   if (VT == MVT::v16i8 && Op->getOpcode() == ISD::SHL) {
9279     // a = a << 5;
9280     Op = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
9281                      DAG.getConstant(Intrinsic::x86_sse2_pslli_w, MVT::i32),
9282                      Op.getOperand(1), DAG.getConstant(5, MVT::i32));
9283
9284     ConstantInt *CM1 = ConstantInt::get(*Context, APInt(8, 15));
9285     ConstantInt *CM2 = ConstantInt::get(*Context, APInt(8, 63));
9286
9287     std::vector<Constant*> CVM1(16, CM1);
9288     std::vector<Constant*> CVM2(16, CM2);
9289     Constant *C = ConstantVector::get(CVM1);
9290     SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
9291     SDValue M = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
9292                             MachinePointerInfo::getConstantPool(),
9293                             false, false, 16);
9294
9295     // r = pblendv(r, psllw(r & (char16)15, 4), a);
9296     M = DAG.getNode(ISD::AND, dl, VT, R, M);
9297     M = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
9298                     DAG.getConstant(Intrinsic::x86_sse2_pslli_w, MVT::i32), M,
9299                     DAG.getConstant(4, MVT::i32));
9300     R = DAG.getNode(X86ISD::PBLENDVB, dl, VT, R, M, Op);
9301     // a += a
9302     Op = DAG.getNode(ISD::ADD, dl, VT, Op, Op);
9303
9304     C = ConstantVector::get(CVM2);
9305     CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
9306     M = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
9307                     MachinePointerInfo::getConstantPool(),
9308                     false, false, 16);
9309
9310     // r = pblendv(r, psllw(r & (char16)63, 2), a);
9311     M = DAG.getNode(ISD::AND, dl, VT, R, M);
9312     M = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
9313                     DAG.getConstant(Intrinsic::x86_sse2_pslli_w, MVT::i32), M,
9314                     DAG.getConstant(2, MVT::i32));
9315     R = DAG.getNode(X86ISD::PBLENDVB, dl, VT, R, M, Op);
9316     // a += a
9317     Op = DAG.getNode(ISD::ADD, dl, VT, Op, Op);
9318
9319     // return pblendv(r, r+r, a);
9320     R = DAG.getNode(X86ISD::PBLENDVB, dl, VT,
9321                     R, DAG.getNode(ISD::ADD, dl, VT, R, R), Op);
9322     return R;
9323   }
9324   return SDValue();
9325 }
9326
9327 SDValue X86TargetLowering::LowerXALUO(SDValue Op, SelectionDAG &DAG) const {
9328   // Lower the "add/sub/mul with overflow" instruction into a regular ins plus
9329   // a "setcc" instruction that checks the overflow flag. The "brcond" lowering
9330   // looks for this combo and may remove the "setcc" instruction if the "setcc"
9331   // has only one use.
9332   SDNode *N = Op.getNode();
9333   SDValue LHS = N->getOperand(0);
9334   SDValue RHS = N->getOperand(1);
9335   unsigned BaseOp = 0;
9336   unsigned Cond = 0;
9337   DebugLoc DL = Op.getDebugLoc();
9338   switch (Op.getOpcode()) {
9339   default: llvm_unreachable("Unknown ovf instruction!");
9340   case ISD::SADDO:
9341     // A subtract of one will be selected as a INC. Note that INC doesn't
9342     // set CF, so we can't do this for UADDO.
9343     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(RHS))
9344       if (C->isOne()) {
9345         BaseOp = X86ISD::INC;
9346         Cond = X86::COND_O;
9347         break;
9348       }
9349     BaseOp = X86ISD::ADD;
9350     Cond = X86::COND_O;
9351     break;
9352   case ISD::UADDO:
9353     BaseOp = X86ISD::ADD;
9354     Cond = X86::COND_B;
9355     break;
9356   case ISD::SSUBO:
9357     // A subtract of one will be selected as a DEC. Note that DEC doesn't
9358     // set CF, so we can't do this for USUBO.
9359     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(RHS))
9360       if (C->isOne()) {
9361         BaseOp = X86ISD::DEC;
9362         Cond = X86::COND_O;
9363         break;
9364       }
9365     BaseOp = X86ISD::SUB;
9366     Cond = X86::COND_O;
9367     break;
9368   case ISD::USUBO:
9369     BaseOp = X86ISD::SUB;
9370     Cond = X86::COND_B;
9371     break;
9372   case ISD::SMULO:
9373     BaseOp = X86ISD::SMUL;
9374     Cond = X86::COND_O;
9375     break;
9376   case ISD::UMULO: { // i64, i8 = umulo lhs, rhs --> i64, i64, i32 umul lhs,rhs
9377     SDVTList VTs = DAG.getVTList(N->getValueType(0), N->getValueType(0),
9378                                  MVT::i32);
9379     SDValue Sum = DAG.getNode(X86ISD::UMUL, DL, VTs, LHS, RHS);
9380
9381     SDValue SetCC =
9382       DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
9383                   DAG.getConstant(X86::COND_O, MVT::i32),
9384                   SDValue(Sum.getNode(), 2));
9385
9386     return DAG.getNode(ISD::MERGE_VALUES, DL, N->getVTList(), Sum, SetCC);
9387   }
9388   }
9389
9390   // Also sets EFLAGS.
9391   SDVTList VTs = DAG.getVTList(N->getValueType(0), MVT::i32);
9392   SDValue Sum = DAG.getNode(BaseOp, DL, VTs, LHS, RHS);
9393
9394   SDValue SetCC =
9395     DAG.getNode(X86ISD::SETCC, DL, N->getValueType(1),
9396                 DAG.getConstant(Cond, MVT::i32),
9397                 SDValue(Sum.getNode(), 1));
9398
9399   return DAG.getNode(ISD::MERGE_VALUES, DL, N->getVTList(), Sum, SetCC);
9400 }
9401
9402 SDValue X86TargetLowering::LowerSIGN_EXTEND_INREG(SDValue Op, SelectionDAG &DAG) const{
9403   DebugLoc dl = Op.getDebugLoc();
9404   SDNode* Node = Op.getNode();
9405   EVT ExtraVT = cast<VTSDNode>(Node->getOperand(1))->getVT();
9406   EVT VT = Node->getValueType(0);
9407
9408   if (Subtarget->hasSSE2() && VT.isVector()) {
9409     unsigned BitsDiff = VT.getScalarType().getSizeInBits() -
9410                         ExtraVT.getScalarType().getSizeInBits();
9411     SDValue ShAmt = DAG.getConstant(BitsDiff, MVT::i32);
9412
9413     unsigned SHLIntrinsicsID = 0;
9414     unsigned SRAIntrinsicsID = 0;
9415     switch (VT.getSimpleVT().SimpleTy) {
9416       default:
9417         return SDValue();
9418       case MVT::v2i64: {
9419         SHLIntrinsicsID = Intrinsic::x86_sse2_pslli_q;
9420         SRAIntrinsicsID = 0;
9421         break;
9422       }
9423       case MVT::v4i32: {
9424         SHLIntrinsicsID = Intrinsic::x86_sse2_pslli_d;
9425         SRAIntrinsicsID = Intrinsic::x86_sse2_psrai_d;
9426         break;
9427       }
9428       case MVT::v8i16: {
9429         SHLIntrinsicsID = Intrinsic::x86_sse2_pslli_w;
9430         SRAIntrinsicsID = Intrinsic::x86_sse2_psrai_w;
9431         break;
9432       }
9433     }
9434
9435     SDValue Tmp1 = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
9436                          DAG.getConstant(SHLIntrinsicsID, MVT::i32),
9437                          Node->getOperand(0), ShAmt);
9438
9439     // In case of 1 bit sext, no need to shr
9440     if (ExtraVT.getScalarType().getSizeInBits() == 1) return Tmp1;
9441
9442     if (SRAIntrinsicsID) {
9443       Tmp1 = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
9444                          DAG.getConstant(SRAIntrinsicsID, MVT::i32),
9445                          Tmp1, ShAmt);
9446     }
9447     return Tmp1;
9448   }
9449
9450   return SDValue();
9451 }
9452
9453
9454 SDValue X86TargetLowering::LowerMEMBARRIER(SDValue Op, SelectionDAG &DAG) const{
9455   DebugLoc dl = Op.getDebugLoc();
9456
9457   // Go ahead and emit the fence on x86-64 even if we asked for no-sse2.
9458   // There isn't any reason to disable it if the target processor supports it.
9459   if (!Subtarget->hasSSE2() && !Subtarget->is64Bit()) {
9460     SDValue Chain = Op.getOperand(0);
9461     SDValue Zero = DAG.getConstant(0, MVT::i32);
9462     SDValue Ops[] = {
9463       DAG.getRegister(X86::ESP, MVT::i32), // Base
9464       DAG.getTargetConstant(1, MVT::i8),   // Scale
9465       DAG.getRegister(0, MVT::i32),        // Index
9466       DAG.getTargetConstant(0, MVT::i32),  // Disp
9467       DAG.getRegister(0, MVT::i32),        // Segment.
9468       Zero,
9469       Chain
9470     };
9471     SDNode *Res =
9472       DAG.getMachineNode(X86::OR32mrLocked, dl, MVT::Other, Ops,
9473                           array_lengthof(Ops));
9474     return SDValue(Res, 0);
9475   }
9476
9477   unsigned isDev = cast<ConstantSDNode>(Op.getOperand(5))->getZExtValue();
9478   if (!isDev)
9479     return DAG.getNode(X86ISD::MEMBARRIER, dl, MVT::Other, Op.getOperand(0));
9480
9481   unsigned Op1 = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
9482   unsigned Op2 = cast<ConstantSDNode>(Op.getOperand(2))->getZExtValue();
9483   unsigned Op3 = cast<ConstantSDNode>(Op.getOperand(3))->getZExtValue();
9484   unsigned Op4 = cast<ConstantSDNode>(Op.getOperand(4))->getZExtValue();
9485
9486   // def : Pat<(membarrier (i8 0), (i8 0), (i8 0), (i8 1), (i8 1)), (SFENCE)>;
9487   if (!Op1 && !Op2 && !Op3 && Op4)
9488     return DAG.getNode(X86ISD::SFENCE, dl, MVT::Other, Op.getOperand(0));
9489
9490   // def : Pat<(membarrier (i8 1), (i8 0), (i8 0), (i8 0), (i8 1)), (LFENCE)>;
9491   if (Op1 && !Op2 && !Op3 && !Op4)
9492     return DAG.getNode(X86ISD::LFENCE, dl, MVT::Other, Op.getOperand(0));
9493
9494   // def : Pat<(membarrier (i8 imm), (i8 imm), (i8 imm), (i8 imm), (i8 1)),
9495   //           (MFENCE)>;
9496   return DAG.getNode(X86ISD::MFENCE, dl, MVT::Other, Op.getOperand(0));
9497 }
9498
9499 SDValue X86TargetLowering::LowerATOMIC_FENCE(SDValue Op,
9500                                              SelectionDAG &DAG) const {
9501   DebugLoc dl = Op.getDebugLoc();
9502   AtomicOrdering FenceOrdering = static_cast<AtomicOrdering>(
9503     cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue());
9504   SynchronizationScope FenceScope = static_cast<SynchronizationScope>(
9505     cast<ConstantSDNode>(Op.getOperand(2))->getZExtValue());
9506
9507   // The only fence that needs an instruction is a sequentially-consistent
9508   // cross-thread fence.
9509   if (FenceOrdering == SequentiallyConsistent && FenceScope == CrossThread) {
9510     // Use mfence if we have SSE2 or we're on x86-64 (even if we asked for
9511     // no-sse2). There isn't any reason to disable it if the target processor
9512     // supports it.
9513     if (Subtarget->hasSSE2() || Subtarget->is64Bit())
9514       return DAG.getNode(X86ISD::MFENCE, dl, MVT::Other, Op.getOperand(0));
9515
9516     SDValue Chain = Op.getOperand(0);
9517     SDValue Zero = DAG.getConstant(0, MVT::i32);
9518     SDValue Ops[] = {
9519       DAG.getRegister(X86::ESP, MVT::i32), // Base
9520       DAG.getTargetConstant(1, MVT::i8),   // Scale
9521       DAG.getRegister(0, MVT::i32),        // Index
9522       DAG.getTargetConstant(0, MVT::i32),  // Disp
9523       DAG.getRegister(0, MVT::i32),        // Segment.
9524       Zero,
9525       Chain
9526     };
9527     SDNode *Res =
9528       DAG.getMachineNode(X86::OR32mrLocked, dl, MVT::Other, Ops,
9529                          array_lengthof(Ops));
9530     return SDValue(Res, 0);
9531   }
9532
9533   // MEMBARRIER is a compiler barrier; it codegens to a no-op.
9534   return DAG.getNode(X86ISD::MEMBARRIER, dl, MVT::Other, Op.getOperand(0));
9535 }
9536
9537
9538 SDValue X86TargetLowering::LowerCMP_SWAP(SDValue Op, SelectionDAG &DAG) const {
9539   EVT T = Op.getValueType();
9540   DebugLoc DL = Op.getDebugLoc();
9541   unsigned Reg = 0;
9542   unsigned size = 0;
9543   switch(T.getSimpleVT().SimpleTy) {
9544   default:
9545     assert(false && "Invalid value type!");
9546   case MVT::i8:  Reg = X86::AL;  size = 1; break;
9547   case MVT::i16: Reg = X86::AX;  size = 2; break;
9548   case MVT::i32: Reg = X86::EAX; size = 4; break;
9549   case MVT::i64:
9550     assert(Subtarget->is64Bit() && "Node not type legal!");
9551     Reg = X86::RAX; size = 8;
9552     break;
9553   }
9554   SDValue cpIn = DAG.getCopyToReg(Op.getOperand(0), DL, Reg,
9555                                     Op.getOperand(2), SDValue());
9556   SDValue Ops[] = { cpIn.getValue(0),
9557                     Op.getOperand(1),
9558                     Op.getOperand(3),
9559                     DAG.getTargetConstant(size, MVT::i8),
9560                     cpIn.getValue(1) };
9561   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Glue);
9562   MachineMemOperand *MMO = cast<AtomicSDNode>(Op)->getMemOperand();
9563   SDValue Result = DAG.getMemIntrinsicNode(X86ISD::LCMPXCHG_DAG, DL, Tys,
9564                                            Ops, 5, T, MMO);
9565   SDValue cpOut =
9566     DAG.getCopyFromReg(Result.getValue(0), DL, Reg, T, Result.getValue(1));
9567   return cpOut;
9568 }
9569
9570 SDValue X86TargetLowering::LowerREADCYCLECOUNTER(SDValue Op,
9571                                                  SelectionDAG &DAG) const {
9572   assert(Subtarget->is64Bit() && "Result not type legalized?");
9573   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Glue);
9574   SDValue TheChain = Op.getOperand(0);
9575   DebugLoc dl = Op.getDebugLoc();
9576   SDValue rd = DAG.getNode(X86ISD::RDTSC_DAG, dl, Tys, &TheChain, 1);
9577   SDValue rax = DAG.getCopyFromReg(rd, dl, X86::RAX, MVT::i64, rd.getValue(1));
9578   SDValue rdx = DAG.getCopyFromReg(rax.getValue(1), dl, X86::RDX, MVT::i64,
9579                                    rax.getValue(2));
9580   SDValue Tmp = DAG.getNode(ISD::SHL, dl, MVT::i64, rdx,
9581                             DAG.getConstant(32, MVT::i8));
9582   SDValue Ops[] = {
9583     DAG.getNode(ISD::OR, dl, MVT::i64, rax, Tmp),
9584     rdx.getValue(1)
9585   };
9586   return DAG.getMergeValues(Ops, 2, dl);
9587 }
9588
9589 SDValue X86TargetLowering::LowerBITCAST(SDValue Op,
9590                                             SelectionDAG &DAG) const {
9591   EVT SrcVT = Op.getOperand(0).getValueType();
9592   EVT DstVT = Op.getValueType();
9593   assert(Subtarget->is64Bit() && !Subtarget->hasSSE2() &&
9594          Subtarget->hasMMX() && "Unexpected custom BITCAST");
9595   assert((DstVT == MVT::i64 ||
9596           (DstVT.isVector() && DstVT.getSizeInBits()==64)) &&
9597          "Unexpected custom BITCAST");
9598   // i64 <=> MMX conversions are Legal.
9599   if (SrcVT==MVT::i64 && DstVT.isVector())
9600     return Op;
9601   if (DstVT==MVT::i64 && SrcVT.isVector())
9602     return Op;
9603   // MMX <=> MMX conversions are Legal.
9604   if (SrcVT.isVector() && DstVT.isVector())
9605     return Op;
9606   // All other conversions need to be expanded.
9607   return SDValue();
9608 }
9609
9610 SDValue X86TargetLowering::LowerLOAD_SUB(SDValue Op, SelectionDAG &DAG) const {
9611   SDNode *Node = Op.getNode();
9612   DebugLoc dl = Node->getDebugLoc();
9613   EVT T = Node->getValueType(0);
9614   SDValue negOp = DAG.getNode(ISD::SUB, dl, T,
9615                               DAG.getConstant(0, T), Node->getOperand(2));
9616   return DAG.getAtomic(ISD::ATOMIC_LOAD_ADD, dl,
9617                        cast<AtomicSDNode>(Node)->getMemoryVT(),
9618                        Node->getOperand(0),
9619                        Node->getOperand(1), negOp,
9620                        cast<AtomicSDNode>(Node)->getSrcValue(),
9621                        cast<AtomicSDNode>(Node)->getAlignment(),
9622                        cast<AtomicSDNode>(Node)->getOrdering(),
9623                        cast<AtomicSDNode>(Node)->getSynchScope());
9624 }
9625
9626 static SDValue LowerADDC_ADDE_SUBC_SUBE(SDValue Op, SelectionDAG &DAG) {
9627   EVT VT = Op.getNode()->getValueType(0);
9628
9629   // Let legalize expand this if it isn't a legal type yet.
9630   if (!DAG.getTargetLoweringInfo().isTypeLegal(VT))
9631     return SDValue();
9632
9633   SDVTList VTs = DAG.getVTList(VT, MVT::i32);
9634
9635   unsigned Opc;
9636   bool ExtraOp = false;
9637   switch (Op.getOpcode()) {
9638   default: assert(0 && "Invalid code");
9639   case ISD::ADDC: Opc = X86ISD::ADD; break;
9640   case ISD::ADDE: Opc = X86ISD::ADC; ExtraOp = true; break;
9641   case ISD::SUBC: Opc = X86ISD::SUB; break;
9642   case ISD::SUBE: Opc = X86ISD::SBB; ExtraOp = true; break;
9643   }
9644
9645   if (!ExtraOp)
9646     return DAG.getNode(Opc, Op->getDebugLoc(), VTs, Op.getOperand(0),
9647                        Op.getOperand(1));
9648   return DAG.getNode(Opc, Op->getDebugLoc(), VTs, Op.getOperand(0),
9649                      Op.getOperand(1), Op.getOperand(2));
9650 }
9651
9652 /// LowerOperation - Provide custom lowering hooks for some operations.
9653 ///
9654 SDValue X86TargetLowering::LowerOperation(SDValue Op, SelectionDAG &DAG) const {
9655   switch (Op.getOpcode()) {
9656   default: llvm_unreachable("Should not custom lower this!");
9657   case ISD::SIGN_EXTEND_INREG:  return LowerSIGN_EXTEND_INREG(Op,DAG);
9658   case ISD::MEMBARRIER:         return LowerMEMBARRIER(Op,DAG);
9659   case ISD::ATOMIC_FENCE:       return LowerATOMIC_FENCE(Op,DAG);
9660   case ISD::ATOMIC_CMP_SWAP:    return LowerCMP_SWAP(Op,DAG);
9661   case ISD::ATOMIC_LOAD_SUB:    return LowerLOAD_SUB(Op,DAG);
9662   case ISD::BUILD_VECTOR:       return LowerBUILD_VECTOR(Op, DAG);
9663   case ISD::CONCAT_VECTORS:     return LowerCONCAT_VECTORS(Op, DAG);
9664   case ISD::VECTOR_SHUFFLE:     return LowerVECTOR_SHUFFLE(Op, DAG);
9665   case ISD::EXTRACT_VECTOR_ELT: return LowerEXTRACT_VECTOR_ELT(Op, DAG);
9666   case ISD::INSERT_VECTOR_ELT:  return LowerINSERT_VECTOR_ELT(Op, DAG);
9667   case ISD::EXTRACT_SUBVECTOR:  return LowerEXTRACT_SUBVECTOR(Op, DAG);
9668   case ISD::INSERT_SUBVECTOR:   return LowerINSERT_SUBVECTOR(Op, DAG);
9669   case ISD::SCALAR_TO_VECTOR:   return LowerSCALAR_TO_VECTOR(Op, DAG);
9670   case ISD::ConstantPool:       return LowerConstantPool(Op, DAG);
9671   case ISD::GlobalAddress:      return LowerGlobalAddress(Op, DAG);
9672   case ISD::GlobalTLSAddress:   return LowerGlobalTLSAddress(Op, DAG);
9673   case ISD::ExternalSymbol:     return LowerExternalSymbol(Op, DAG);
9674   case ISD::BlockAddress:       return LowerBlockAddress(Op, DAG);
9675   case ISD::SHL_PARTS:
9676   case ISD::SRA_PARTS:
9677   case ISD::SRL_PARTS:          return LowerShiftParts(Op, DAG);
9678   case ISD::SINT_TO_FP:         return LowerSINT_TO_FP(Op, DAG);
9679   case ISD::UINT_TO_FP:         return LowerUINT_TO_FP(Op, DAG);
9680   case ISD::FP_TO_SINT:         return LowerFP_TO_SINT(Op, DAG);
9681   case ISD::FP_TO_UINT:         return LowerFP_TO_UINT(Op, DAG);
9682   case ISD::FABS:               return LowerFABS(Op, DAG);
9683   case ISD::FNEG:               return LowerFNEG(Op, DAG);
9684   case ISD::FCOPYSIGN:          return LowerFCOPYSIGN(Op, DAG);
9685   case ISD::FGETSIGN:           return LowerFGETSIGN(Op, DAG);
9686   case ISD::SETCC:              return LowerSETCC(Op, DAG);
9687   case ISD::VSETCC:             return LowerVSETCC(Op, DAG);
9688   case ISD::SELECT:             return LowerSELECT(Op, DAG);
9689   case ISD::BRCOND:             return LowerBRCOND(Op, DAG);
9690   case ISD::JumpTable:          return LowerJumpTable(Op, DAG);
9691   case ISD::VASTART:            return LowerVASTART(Op, DAG);
9692   case ISD::VAARG:              return LowerVAARG(Op, DAG);
9693   case ISD::VACOPY:             return LowerVACOPY(Op, DAG);
9694   case ISD::INTRINSIC_WO_CHAIN: return LowerINTRINSIC_WO_CHAIN(Op, DAG);
9695   case ISD::RETURNADDR:         return LowerRETURNADDR(Op, DAG);
9696   case ISD::FRAMEADDR:          return LowerFRAMEADDR(Op, DAG);
9697   case ISD::FRAME_TO_ARGS_OFFSET:
9698                                 return LowerFRAME_TO_ARGS_OFFSET(Op, DAG);
9699   case ISD::DYNAMIC_STACKALLOC: return LowerDYNAMIC_STACKALLOC(Op, DAG);
9700   case ISD::EH_RETURN:          return LowerEH_RETURN(Op, DAG);
9701   case ISD::TRAMPOLINE:         return LowerTRAMPOLINE(Op, DAG);
9702   case ISD::FLT_ROUNDS_:        return LowerFLT_ROUNDS_(Op, DAG);
9703   case ISD::CTLZ:               return LowerCTLZ(Op, DAG);
9704   case ISD::CTTZ:               return LowerCTTZ(Op, DAG);
9705   case ISD::MUL:                return LowerMUL_V2I64(Op, DAG);
9706   case ISD::SRA:
9707   case ISD::SRL:
9708   case ISD::SHL:                return LowerShift(Op, DAG);
9709   case ISD::SADDO:
9710   case ISD::UADDO:
9711   case ISD::SSUBO:
9712   case ISD::USUBO:
9713   case ISD::SMULO:
9714   case ISD::UMULO:              return LowerXALUO(Op, DAG);
9715   case ISD::READCYCLECOUNTER:   return LowerREADCYCLECOUNTER(Op, DAG);
9716   case ISD::BITCAST:            return LowerBITCAST(Op, DAG);
9717   case ISD::ADDC:
9718   case ISD::ADDE:
9719   case ISD::SUBC:
9720   case ISD::SUBE:               return LowerADDC_ADDE_SUBC_SUBE(Op, DAG);
9721   }
9722 }
9723
9724 void X86TargetLowering::
9725 ReplaceATOMIC_BINARY_64(SDNode *Node, SmallVectorImpl<SDValue>&Results,
9726                         SelectionDAG &DAG, unsigned NewOp) const {
9727   EVT T = Node->getValueType(0);
9728   DebugLoc dl = Node->getDebugLoc();
9729   assert (T == MVT::i64 && "Only know how to expand i64 atomics");
9730
9731   SDValue Chain = Node->getOperand(0);
9732   SDValue In1 = Node->getOperand(1);
9733   SDValue In2L = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
9734                              Node->getOperand(2), DAG.getIntPtrConstant(0));
9735   SDValue In2H = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
9736                              Node->getOperand(2), DAG.getIntPtrConstant(1));
9737   SDValue Ops[] = { Chain, In1, In2L, In2H };
9738   SDVTList Tys = DAG.getVTList(MVT::i32, MVT::i32, MVT::Other);
9739   SDValue Result =
9740     DAG.getMemIntrinsicNode(NewOp, dl, Tys, Ops, 4, MVT::i64,
9741                             cast<MemSDNode>(Node)->getMemOperand());
9742   SDValue OpsF[] = { Result.getValue(0), Result.getValue(1)};
9743   Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, OpsF, 2));
9744   Results.push_back(Result.getValue(2));
9745 }
9746
9747 /// ReplaceNodeResults - Replace a node with an illegal result type
9748 /// with a new node built out of custom code.
9749 void X86TargetLowering::ReplaceNodeResults(SDNode *N,
9750                                            SmallVectorImpl<SDValue>&Results,
9751                                            SelectionDAG &DAG) const {
9752   DebugLoc dl = N->getDebugLoc();
9753   switch (N->getOpcode()) {
9754   default:
9755     assert(false && "Do not know how to custom type legalize this operation!");
9756     return;
9757   case ISD::SIGN_EXTEND_INREG:
9758   case ISD::ADDC:
9759   case ISD::ADDE:
9760   case ISD::SUBC:
9761   case ISD::SUBE:
9762     // We don't want to expand or promote these.
9763     return;
9764   case ISD::FP_TO_SINT: {
9765     std::pair<SDValue,SDValue> Vals =
9766         FP_TO_INTHelper(SDValue(N, 0), DAG, true);
9767     SDValue FIST = Vals.first, StackSlot = Vals.second;
9768     if (FIST.getNode() != 0) {
9769       EVT VT = N->getValueType(0);
9770       // Return a load from the stack slot.
9771       Results.push_back(DAG.getLoad(VT, dl, FIST, StackSlot,
9772                                     MachinePointerInfo(), false, false, 0));
9773     }
9774     return;
9775   }
9776   case ISD::READCYCLECOUNTER: {
9777     SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Glue);
9778     SDValue TheChain = N->getOperand(0);
9779     SDValue rd = DAG.getNode(X86ISD::RDTSC_DAG, dl, Tys, &TheChain, 1);
9780     SDValue eax = DAG.getCopyFromReg(rd, dl, X86::EAX, MVT::i32,
9781                                      rd.getValue(1));
9782     SDValue edx = DAG.getCopyFromReg(eax.getValue(1), dl, X86::EDX, MVT::i32,
9783                                      eax.getValue(2));
9784     // Use a buildpair to merge the two 32-bit values into a 64-bit one.
9785     SDValue Ops[] = { eax, edx };
9786     Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, Ops, 2));
9787     Results.push_back(edx.getValue(1));
9788     return;
9789   }
9790   case ISD::ATOMIC_CMP_SWAP: {
9791     EVT T = N->getValueType(0);
9792     assert (T == MVT::i64 && "Only know how to expand i64 Cmp and Swap");
9793     SDValue cpInL, cpInH;
9794     cpInL = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(2),
9795                         DAG.getConstant(0, MVT::i32));
9796     cpInH = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(2),
9797                         DAG.getConstant(1, MVT::i32));
9798     cpInL = DAG.getCopyToReg(N->getOperand(0), dl, X86::EAX, cpInL, SDValue());
9799     cpInH = DAG.getCopyToReg(cpInL.getValue(0), dl, X86::EDX, cpInH,
9800                              cpInL.getValue(1));
9801     SDValue swapInL, swapInH;
9802     swapInL = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(3),
9803                           DAG.getConstant(0, MVT::i32));
9804     swapInH = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(3),
9805                           DAG.getConstant(1, MVT::i32));
9806     swapInL = DAG.getCopyToReg(cpInH.getValue(0), dl, X86::EBX, swapInL,
9807                                cpInH.getValue(1));
9808     swapInH = DAG.getCopyToReg(swapInL.getValue(0), dl, X86::ECX, swapInH,
9809                                swapInL.getValue(1));
9810     SDValue Ops[] = { swapInH.getValue(0),
9811                       N->getOperand(1),
9812                       swapInH.getValue(1) };
9813     SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Glue);
9814     MachineMemOperand *MMO = cast<AtomicSDNode>(N)->getMemOperand();
9815     SDValue Result = DAG.getMemIntrinsicNode(X86ISD::LCMPXCHG8_DAG, dl, Tys,
9816                                              Ops, 3, T, MMO);
9817     SDValue cpOutL = DAG.getCopyFromReg(Result.getValue(0), dl, X86::EAX,
9818                                         MVT::i32, Result.getValue(1));
9819     SDValue cpOutH = DAG.getCopyFromReg(cpOutL.getValue(1), dl, X86::EDX,
9820                                         MVT::i32, cpOutL.getValue(2));
9821     SDValue OpsF[] = { cpOutL.getValue(0), cpOutH.getValue(0)};
9822     Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, OpsF, 2));
9823     Results.push_back(cpOutH.getValue(1));
9824     return;
9825   }
9826   case ISD::ATOMIC_LOAD_ADD:
9827     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMADD64_DAG);
9828     return;
9829   case ISD::ATOMIC_LOAD_AND:
9830     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMAND64_DAG);
9831     return;
9832   case ISD::ATOMIC_LOAD_NAND:
9833     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMNAND64_DAG);
9834     return;
9835   case ISD::ATOMIC_LOAD_OR:
9836     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMOR64_DAG);
9837     return;
9838   case ISD::ATOMIC_LOAD_SUB:
9839     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMSUB64_DAG);
9840     return;
9841   case ISD::ATOMIC_LOAD_XOR:
9842     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMXOR64_DAG);
9843     return;
9844   case ISD::ATOMIC_SWAP:
9845     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMSWAP64_DAG);
9846     return;
9847   }
9848 }
9849
9850 const char *X86TargetLowering::getTargetNodeName(unsigned Opcode) const {
9851   switch (Opcode) {
9852   default: return NULL;
9853   case X86ISD::BSF:                return "X86ISD::BSF";
9854   case X86ISD::BSR:                return "X86ISD::BSR";
9855   case X86ISD::SHLD:               return "X86ISD::SHLD";
9856   case X86ISD::SHRD:               return "X86ISD::SHRD";
9857   case X86ISD::FAND:               return "X86ISD::FAND";
9858   case X86ISD::FOR:                return "X86ISD::FOR";
9859   case X86ISD::FXOR:               return "X86ISD::FXOR";
9860   case X86ISD::FSRL:               return "X86ISD::FSRL";
9861   case X86ISD::FILD:               return "X86ISD::FILD";
9862   case X86ISD::FILD_FLAG:          return "X86ISD::FILD_FLAG";
9863   case X86ISD::FP_TO_INT16_IN_MEM: return "X86ISD::FP_TO_INT16_IN_MEM";
9864   case X86ISD::FP_TO_INT32_IN_MEM: return "X86ISD::FP_TO_INT32_IN_MEM";
9865   case X86ISD::FP_TO_INT64_IN_MEM: return "X86ISD::FP_TO_INT64_IN_MEM";
9866   case X86ISD::FLD:                return "X86ISD::FLD";
9867   case X86ISD::FST:                return "X86ISD::FST";
9868   case X86ISD::CALL:               return "X86ISD::CALL";
9869   case X86ISD::RDTSC_DAG:          return "X86ISD::RDTSC_DAG";
9870   case X86ISD::BT:                 return "X86ISD::BT";
9871   case X86ISD::CMP:                return "X86ISD::CMP";
9872   case X86ISD::COMI:               return "X86ISD::COMI";
9873   case X86ISD::UCOMI:              return "X86ISD::UCOMI";
9874   case X86ISD::SETCC:              return "X86ISD::SETCC";
9875   case X86ISD::SETCC_CARRY:        return "X86ISD::SETCC_CARRY";
9876   case X86ISD::FSETCCsd:           return "X86ISD::FSETCCsd";
9877   case X86ISD::FSETCCss:           return "X86ISD::FSETCCss";
9878   case X86ISD::CMOV:               return "X86ISD::CMOV";
9879   case X86ISD::BRCOND:             return "X86ISD::BRCOND";
9880   case X86ISD::RET_FLAG:           return "X86ISD::RET_FLAG";
9881   case X86ISD::REP_STOS:           return "X86ISD::REP_STOS";
9882   case X86ISD::REP_MOVS:           return "X86ISD::REP_MOVS";
9883   case X86ISD::GlobalBaseReg:      return "X86ISD::GlobalBaseReg";
9884   case X86ISD::Wrapper:            return "X86ISD::Wrapper";
9885   case X86ISD::WrapperRIP:         return "X86ISD::WrapperRIP";
9886   case X86ISD::PEXTRB:             return "X86ISD::PEXTRB";
9887   case X86ISD::PEXTRW:             return "X86ISD::PEXTRW";
9888   case X86ISD::INSERTPS:           return "X86ISD::INSERTPS";
9889   case X86ISD::PINSRB:             return "X86ISD::PINSRB";
9890   case X86ISD::PINSRW:             return "X86ISD::PINSRW";
9891   case X86ISD::PSHUFB:             return "X86ISD::PSHUFB";
9892   case X86ISD::ANDNP:              return "X86ISD::ANDNP";
9893   case X86ISD::PSIGNB:             return "X86ISD::PSIGNB";
9894   case X86ISD::PSIGNW:             return "X86ISD::PSIGNW";
9895   case X86ISD::PSIGND:             return "X86ISD::PSIGND";
9896   case X86ISD::PBLENDVB:           return "X86ISD::PBLENDVB";
9897   case X86ISD::FMAX:               return "X86ISD::FMAX";
9898   case X86ISD::FMIN:               return "X86ISD::FMIN";
9899   case X86ISD::FRSQRT:             return "X86ISD::FRSQRT";
9900   case X86ISD::FRCP:               return "X86ISD::FRCP";
9901   case X86ISD::TLSADDR:            return "X86ISD::TLSADDR";
9902   case X86ISD::TLSCALL:            return "X86ISD::TLSCALL";
9903   case X86ISD::EH_RETURN:          return "X86ISD::EH_RETURN";
9904   case X86ISD::TC_RETURN:          return "X86ISD::TC_RETURN";
9905   case X86ISD::FNSTCW16m:          return "X86ISD::FNSTCW16m";
9906   case X86ISD::LCMPXCHG_DAG:       return "X86ISD::LCMPXCHG_DAG";
9907   case X86ISD::LCMPXCHG8_DAG:      return "X86ISD::LCMPXCHG8_DAG";
9908   case X86ISD::ATOMADD64_DAG:      return "X86ISD::ATOMADD64_DAG";
9909   case X86ISD::ATOMSUB64_DAG:      return "X86ISD::ATOMSUB64_DAG";
9910   case X86ISD::ATOMOR64_DAG:       return "X86ISD::ATOMOR64_DAG";
9911   case X86ISD::ATOMXOR64_DAG:      return "X86ISD::ATOMXOR64_DAG";
9912   case X86ISD::ATOMAND64_DAG:      return "X86ISD::ATOMAND64_DAG";
9913   case X86ISD::ATOMNAND64_DAG:     return "X86ISD::ATOMNAND64_DAG";
9914   case X86ISD::VZEXT_MOVL:         return "X86ISD::VZEXT_MOVL";
9915   case X86ISD::VZEXT_LOAD:         return "X86ISD::VZEXT_LOAD";
9916   case X86ISD::VSHL:               return "X86ISD::VSHL";
9917   case X86ISD::VSRL:               return "X86ISD::VSRL";
9918   case X86ISD::CMPPD:              return "X86ISD::CMPPD";
9919   case X86ISD::CMPPS:              return "X86ISD::CMPPS";
9920   case X86ISD::PCMPEQB:            return "X86ISD::PCMPEQB";
9921   case X86ISD::PCMPEQW:            return "X86ISD::PCMPEQW";
9922   case X86ISD::PCMPEQD:            return "X86ISD::PCMPEQD";
9923   case X86ISD::PCMPEQQ:            return "X86ISD::PCMPEQQ";
9924   case X86ISD::PCMPGTB:            return "X86ISD::PCMPGTB";
9925   case X86ISD::PCMPGTW:            return "X86ISD::PCMPGTW";
9926   case X86ISD::PCMPGTD:            return "X86ISD::PCMPGTD";
9927   case X86ISD::PCMPGTQ:            return "X86ISD::PCMPGTQ";
9928   case X86ISD::ADD:                return "X86ISD::ADD";
9929   case X86ISD::SUB:                return "X86ISD::SUB";
9930   case X86ISD::ADC:                return "X86ISD::ADC";
9931   case X86ISD::SBB:                return "X86ISD::SBB";
9932   case X86ISD::SMUL:               return "X86ISD::SMUL";
9933   case X86ISD::UMUL:               return "X86ISD::UMUL";
9934   case X86ISD::INC:                return "X86ISD::INC";
9935   case X86ISD::DEC:                return "X86ISD::DEC";
9936   case X86ISD::OR:                 return "X86ISD::OR";
9937   case X86ISD::XOR:                return "X86ISD::XOR";
9938   case X86ISD::AND:                return "X86ISD::AND";
9939   case X86ISD::MUL_IMM:            return "X86ISD::MUL_IMM";
9940   case X86ISD::PTEST:              return "X86ISD::PTEST";
9941   case X86ISD::TESTP:              return "X86ISD::TESTP";
9942   case X86ISD::PALIGN:             return "X86ISD::PALIGN";
9943   case X86ISD::PSHUFD:             return "X86ISD::PSHUFD";
9944   case X86ISD::PSHUFHW:            return "X86ISD::PSHUFHW";
9945   case X86ISD::PSHUFHW_LD:         return "X86ISD::PSHUFHW_LD";
9946   case X86ISD::PSHUFLW:            return "X86ISD::PSHUFLW";
9947   case X86ISD::PSHUFLW_LD:         return "X86ISD::PSHUFLW_LD";
9948   case X86ISD::SHUFPS:             return "X86ISD::SHUFPS";
9949   case X86ISD::SHUFPD:             return "X86ISD::SHUFPD";
9950   case X86ISD::MOVLHPS:            return "X86ISD::MOVLHPS";
9951   case X86ISD::MOVLHPD:            return "X86ISD::MOVLHPD";
9952   case X86ISD::MOVHLPS:            return "X86ISD::MOVHLPS";
9953   case X86ISD::MOVHLPD:            return "X86ISD::MOVHLPD";
9954   case X86ISD::MOVLPS:             return "X86ISD::MOVLPS";
9955   case X86ISD::MOVLPD:             return "X86ISD::MOVLPD";
9956   case X86ISD::MOVDDUP:            return "X86ISD::MOVDDUP";
9957   case X86ISD::MOVSHDUP:           return "X86ISD::MOVSHDUP";
9958   case X86ISD::MOVSLDUP:           return "X86ISD::MOVSLDUP";
9959   case X86ISD::MOVSHDUP_LD:        return "X86ISD::MOVSHDUP_LD";
9960   case X86ISD::MOVSLDUP_LD:        return "X86ISD::MOVSLDUP_LD";
9961   case X86ISD::MOVSD:              return "X86ISD::MOVSD";
9962   case X86ISD::MOVSS:              return "X86ISD::MOVSS";
9963   case X86ISD::UNPCKLPS:           return "X86ISD::UNPCKLPS";
9964   case X86ISD::UNPCKLPD:           return "X86ISD::UNPCKLPD";
9965   case X86ISD::VUNPCKLPDY:         return "X86ISD::VUNPCKLPDY";
9966   case X86ISD::UNPCKHPS:           return "X86ISD::UNPCKHPS";
9967   case X86ISD::UNPCKHPD:           return "X86ISD::UNPCKHPD";
9968   case X86ISD::PUNPCKLBW:          return "X86ISD::PUNPCKLBW";
9969   case X86ISD::PUNPCKLWD:          return "X86ISD::PUNPCKLWD";
9970   case X86ISD::PUNPCKLDQ:          return "X86ISD::PUNPCKLDQ";
9971   case X86ISD::PUNPCKLQDQ:         return "X86ISD::PUNPCKLQDQ";
9972   case X86ISD::PUNPCKHBW:          return "X86ISD::PUNPCKHBW";
9973   case X86ISD::PUNPCKHWD:          return "X86ISD::PUNPCKHWD";
9974   case X86ISD::PUNPCKHDQ:          return "X86ISD::PUNPCKHDQ";
9975   case X86ISD::PUNPCKHQDQ:         return "X86ISD::PUNPCKHQDQ";
9976   case X86ISD::VPERMILPS:          return "X86ISD::VPERMILPS";
9977   case X86ISD::VPERMILPSY:         return "X86ISD::VPERMILPSY";
9978   case X86ISD::VPERMILPD:          return "X86ISD::VPERMILPD";
9979   case X86ISD::VPERMILPDY:         return "X86ISD::VPERMILPDY";
9980   case X86ISD::VASTART_SAVE_XMM_REGS: return "X86ISD::VASTART_SAVE_XMM_REGS";
9981   case X86ISD::VAARG_64:           return "X86ISD::VAARG_64";
9982   case X86ISD::WIN_ALLOCA:         return "X86ISD::WIN_ALLOCA";
9983   case X86ISD::MEMBARRIER:         return "X86ISD::MEMBARRIER";
9984   }
9985 }
9986
9987 // isLegalAddressingMode - Return true if the addressing mode represented
9988 // by AM is legal for this target, for a load/store of the specified type.
9989 bool X86TargetLowering::isLegalAddressingMode(const AddrMode &AM,
9990                                               Type *Ty) const {
9991   // X86 supports extremely general addressing modes.
9992   CodeModel::Model M = getTargetMachine().getCodeModel();
9993   Reloc::Model R = getTargetMachine().getRelocationModel();
9994
9995   // X86 allows a sign-extended 32-bit immediate field as a displacement.
9996   if (!X86::isOffsetSuitableForCodeModel(AM.BaseOffs, M, AM.BaseGV != NULL))
9997     return false;
9998
9999   if (AM.BaseGV) {
10000     unsigned GVFlags =
10001       Subtarget->ClassifyGlobalReference(AM.BaseGV, getTargetMachine());
10002
10003     // If a reference to this global requires an extra load, we can't fold it.
10004     if (isGlobalStubReference(GVFlags))
10005       return false;
10006
10007     // If BaseGV requires a register for the PIC base, we cannot also have a
10008     // BaseReg specified.
10009     if (AM.HasBaseReg && isGlobalRelativeToPICBase(GVFlags))
10010       return false;
10011
10012     // If lower 4G is not available, then we must use rip-relative addressing.
10013     if ((M != CodeModel::Small || R != Reloc::Static) &&
10014         Subtarget->is64Bit() && (AM.BaseOffs || AM.Scale > 1))
10015       return false;
10016   }
10017
10018   switch (AM.Scale) {
10019   case 0:
10020   case 1:
10021   case 2:
10022   case 4:
10023   case 8:
10024     // These scales always work.
10025     break;
10026   case 3:
10027   case 5:
10028   case 9:
10029     // These scales are formed with basereg+scalereg.  Only accept if there is
10030     // no basereg yet.
10031     if (AM.HasBaseReg)
10032       return false;
10033     break;
10034   default:  // Other stuff never works.
10035     return false;
10036   }
10037
10038   return true;
10039 }
10040
10041
10042 bool X86TargetLowering::isTruncateFree(Type *Ty1, Type *Ty2) const {
10043   if (!Ty1->isIntegerTy() || !Ty2->isIntegerTy())
10044     return false;
10045   unsigned NumBits1 = Ty1->getPrimitiveSizeInBits();
10046   unsigned NumBits2 = Ty2->getPrimitiveSizeInBits();
10047   if (NumBits1 <= NumBits2)
10048     return false;
10049   return true;
10050 }
10051
10052 bool X86TargetLowering::isTruncateFree(EVT VT1, EVT VT2) const {
10053   if (!VT1.isInteger() || !VT2.isInteger())
10054     return false;
10055   unsigned NumBits1 = VT1.getSizeInBits();
10056   unsigned NumBits2 = VT2.getSizeInBits();
10057   if (NumBits1 <= NumBits2)
10058     return false;
10059   return true;
10060 }
10061
10062 bool X86TargetLowering::isZExtFree(Type *Ty1, Type *Ty2) const {
10063   // x86-64 implicitly zero-extends 32-bit results in 64-bit registers.
10064   return Ty1->isIntegerTy(32) && Ty2->isIntegerTy(64) && Subtarget->is64Bit();
10065 }
10066
10067 bool X86TargetLowering::isZExtFree(EVT VT1, EVT VT2) const {
10068   // x86-64 implicitly zero-extends 32-bit results in 64-bit registers.
10069   return VT1 == MVT::i32 && VT2 == MVT::i64 && Subtarget->is64Bit();
10070 }
10071
10072 bool X86TargetLowering::isNarrowingProfitable(EVT VT1, EVT VT2) const {
10073   // i16 instructions are longer (0x66 prefix) and potentially slower.
10074   return !(VT1 == MVT::i32 && VT2 == MVT::i16);
10075 }
10076
10077 /// isShuffleMaskLegal - Targets can use this to indicate that they only
10078 /// support *some* VECTOR_SHUFFLE operations, those with specific masks.
10079 /// By default, if a target supports the VECTOR_SHUFFLE node, all mask values
10080 /// are assumed to be legal.
10081 bool
10082 X86TargetLowering::isShuffleMaskLegal(const SmallVectorImpl<int> &M,
10083                                       EVT VT) const {
10084   // Very little shuffling can be done for 64-bit vectors right now.
10085   if (VT.getSizeInBits() == 64)
10086     return isPALIGNRMask(M, VT, Subtarget->hasSSSE3());
10087
10088   // FIXME: pshufb, blends, shifts.
10089   return (VT.getVectorNumElements() == 2 ||
10090           ShuffleVectorSDNode::isSplatMask(&M[0], VT) ||
10091           isMOVLMask(M, VT) ||
10092           isSHUFPMask(M, VT) ||
10093           isPSHUFDMask(M, VT) ||
10094           isPSHUFHWMask(M, VT) ||
10095           isPSHUFLWMask(M, VT) ||
10096           isPALIGNRMask(M, VT, Subtarget->hasSSSE3()) ||
10097           isUNPCKLMask(M, VT) ||
10098           isUNPCKHMask(M, VT) ||
10099           isUNPCKL_v_undef_Mask(M, VT) ||
10100           isUNPCKH_v_undef_Mask(M, VT));
10101 }
10102
10103 bool
10104 X86TargetLowering::isVectorClearMaskLegal(const SmallVectorImpl<int> &Mask,
10105                                           EVT VT) const {
10106   unsigned NumElts = VT.getVectorNumElements();
10107   // FIXME: This collection of masks seems suspect.
10108   if (NumElts == 2)
10109     return true;
10110   if (NumElts == 4 && VT.getSizeInBits() == 128) {
10111     return (isMOVLMask(Mask, VT)  ||
10112             isCommutedMOVLMask(Mask, VT, true) ||
10113             isSHUFPMask(Mask, VT) ||
10114             isCommutedSHUFPMask(Mask, VT));
10115   }
10116   return false;
10117 }
10118
10119 //===----------------------------------------------------------------------===//
10120 //                           X86 Scheduler Hooks
10121 //===----------------------------------------------------------------------===//
10122
10123 // private utility function
10124 MachineBasicBlock *
10125 X86TargetLowering::EmitAtomicBitwiseWithCustomInserter(MachineInstr *bInstr,
10126                                                        MachineBasicBlock *MBB,
10127                                                        unsigned regOpc,
10128                                                        unsigned immOpc,
10129                                                        unsigned LoadOpc,
10130                                                        unsigned CXchgOpc,
10131                                                        unsigned notOpc,
10132                                                        unsigned EAXreg,
10133                                                        TargetRegisterClass *RC,
10134                                                        bool invSrc) const {
10135   // For the atomic bitwise operator, we generate
10136   //   thisMBB:
10137   //   newMBB:
10138   //     ld  t1 = [bitinstr.addr]
10139   //     op  t2 = t1, [bitinstr.val]
10140   //     mov EAX = t1
10141   //     lcs dest = [bitinstr.addr], t2  [EAX is implicit]
10142   //     bz  newMBB
10143   //     fallthrough -->nextMBB
10144   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
10145   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
10146   MachineFunction::iterator MBBIter = MBB;
10147   ++MBBIter;
10148
10149   /// First build the CFG
10150   MachineFunction *F = MBB->getParent();
10151   MachineBasicBlock *thisMBB = MBB;
10152   MachineBasicBlock *newMBB = F->CreateMachineBasicBlock(LLVM_BB);
10153   MachineBasicBlock *nextMBB = F->CreateMachineBasicBlock(LLVM_BB);
10154   F->insert(MBBIter, newMBB);
10155   F->insert(MBBIter, nextMBB);
10156
10157   // Transfer the remainder of thisMBB and its successor edges to nextMBB.
10158   nextMBB->splice(nextMBB->begin(), thisMBB,
10159                   llvm::next(MachineBasicBlock::iterator(bInstr)),
10160                   thisMBB->end());
10161   nextMBB->transferSuccessorsAndUpdatePHIs(thisMBB);
10162
10163   // Update thisMBB to fall through to newMBB
10164   thisMBB->addSuccessor(newMBB);
10165
10166   // newMBB jumps to itself and fall through to nextMBB
10167   newMBB->addSuccessor(nextMBB);
10168   newMBB->addSuccessor(newMBB);
10169
10170   // Insert instructions into newMBB based on incoming instruction
10171   assert(bInstr->getNumOperands() < X86::AddrNumOperands + 4 &&
10172          "unexpected number of operands");
10173   DebugLoc dl = bInstr->getDebugLoc();
10174   MachineOperand& destOper = bInstr->getOperand(0);
10175   MachineOperand* argOpers[2 + X86::AddrNumOperands];
10176   int numArgs = bInstr->getNumOperands() - 1;
10177   for (int i=0; i < numArgs; ++i)
10178     argOpers[i] = &bInstr->getOperand(i+1);
10179
10180   // x86 address has 4 operands: base, index, scale, and displacement
10181   int lastAddrIndx = X86::AddrNumOperands - 1; // [0,3]
10182   int valArgIndx = lastAddrIndx + 1;
10183
10184   unsigned t1 = F->getRegInfo().createVirtualRegister(RC);
10185   MachineInstrBuilder MIB = BuildMI(newMBB, dl, TII->get(LoadOpc), t1);
10186   for (int i=0; i <= lastAddrIndx; ++i)
10187     (*MIB).addOperand(*argOpers[i]);
10188
10189   unsigned tt = F->getRegInfo().createVirtualRegister(RC);
10190   if (invSrc) {
10191     MIB = BuildMI(newMBB, dl, TII->get(notOpc), tt).addReg(t1);
10192   }
10193   else
10194     tt = t1;
10195
10196   unsigned t2 = F->getRegInfo().createVirtualRegister(RC);
10197   assert((argOpers[valArgIndx]->isReg() ||
10198           argOpers[valArgIndx]->isImm()) &&
10199          "invalid operand");
10200   if (argOpers[valArgIndx]->isReg())
10201     MIB = BuildMI(newMBB, dl, TII->get(regOpc), t2);
10202   else
10203     MIB = BuildMI(newMBB, dl, TII->get(immOpc), t2);
10204   MIB.addReg(tt);
10205   (*MIB).addOperand(*argOpers[valArgIndx]);
10206
10207   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), EAXreg);
10208   MIB.addReg(t1);
10209
10210   MIB = BuildMI(newMBB, dl, TII->get(CXchgOpc));
10211   for (int i=0; i <= lastAddrIndx; ++i)
10212     (*MIB).addOperand(*argOpers[i]);
10213   MIB.addReg(t2);
10214   assert(bInstr->hasOneMemOperand() && "Unexpected number of memoperand");
10215   (*MIB).setMemRefs(bInstr->memoperands_begin(),
10216                     bInstr->memoperands_end());
10217
10218   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), destOper.getReg());
10219   MIB.addReg(EAXreg);
10220
10221   // insert branch
10222   BuildMI(newMBB, dl, TII->get(X86::JNE_4)).addMBB(newMBB);
10223
10224   bInstr->eraseFromParent();   // The pseudo instruction is gone now.
10225   return nextMBB;
10226 }
10227
10228 // private utility function:  64 bit atomics on 32 bit host.
10229 MachineBasicBlock *
10230 X86TargetLowering::EmitAtomicBit6432WithCustomInserter(MachineInstr *bInstr,
10231                                                        MachineBasicBlock *MBB,
10232                                                        unsigned regOpcL,
10233                                                        unsigned regOpcH,
10234                                                        unsigned immOpcL,
10235                                                        unsigned immOpcH,
10236                                                        bool invSrc) const {
10237   // For the atomic bitwise operator, we generate
10238   //   thisMBB (instructions are in pairs, except cmpxchg8b)
10239   //     ld t1,t2 = [bitinstr.addr]
10240   //   newMBB:
10241   //     out1, out2 = phi (thisMBB, t1/t2) (newMBB, t3/t4)
10242   //     op  t5, t6 <- out1, out2, [bitinstr.val]
10243   //      (for SWAP, substitute:  mov t5, t6 <- [bitinstr.val])
10244   //     mov ECX, EBX <- t5, t6
10245   //     mov EAX, EDX <- t1, t2
10246   //     cmpxchg8b [bitinstr.addr]  [EAX, EDX, EBX, ECX implicit]
10247   //     mov t3, t4 <- EAX, EDX
10248   //     bz  newMBB
10249   //     result in out1, out2
10250   //     fallthrough -->nextMBB
10251
10252   const TargetRegisterClass *RC = X86::GR32RegisterClass;
10253   const unsigned LoadOpc = X86::MOV32rm;
10254   const unsigned NotOpc = X86::NOT32r;
10255   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
10256   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
10257   MachineFunction::iterator MBBIter = MBB;
10258   ++MBBIter;
10259
10260   /// First build the CFG
10261   MachineFunction *F = MBB->getParent();
10262   MachineBasicBlock *thisMBB = MBB;
10263   MachineBasicBlock *newMBB = F->CreateMachineBasicBlock(LLVM_BB);
10264   MachineBasicBlock *nextMBB = F->CreateMachineBasicBlock(LLVM_BB);
10265   F->insert(MBBIter, newMBB);
10266   F->insert(MBBIter, nextMBB);
10267
10268   // Transfer the remainder of thisMBB and its successor edges to nextMBB.
10269   nextMBB->splice(nextMBB->begin(), thisMBB,
10270                   llvm::next(MachineBasicBlock::iterator(bInstr)),
10271                   thisMBB->end());
10272   nextMBB->transferSuccessorsAndUpdatePHIs(thisMBB);
10273
10274   // Update thisMBB to fall through to newMBB
10275   thisMBB->addSuccessor(newMBB);
10276
10277   // newMBB jumps to itself and fall through to nextMBB
10278   newMBB->addSuccessor(nextMBB);
10279   newMBB->addSuccessor(newMBB);
10280
10281   DebugLoc dl = bInstr->getDebugLoc();
10282   // Insert instructions into newMBB based on incoming instruction
10283   // There are 8 "real" operands plus 9 implicit def/uses, ignored here.
10284   assert(bInstr->getNumOperands() < X86::AddrNumOperands + 14 &&
10285          "unexpected number of operands");
10286   MachineOperand& dest1Oper = bInstr->getOperand(0);
10287   MachineOperand& dest2Oper = bInstr->getOperand(1);
10288   MachineOperand* argOpers[2 + X86::AddrNumOperands];
10289   for (int i=0; i < 2 + X86::AddrNumOperands; ++i) {
10290     argOpers[i] = &bInstr->getOperand(i+2);
10291
10292     // We use some of the operands multiple times, so conservatively just
10293     // clear any kill flags that might be present.
10294     if (argOpers[i]->isReg() && argOpers[i]->isUse())
10295       argOpers[i]->setIsKill(false);
10296   }
10297
10298   // x86 address has 5 operands: base, index, scale, displacement, and segment.
10299   int lastAddrIndx = X86::AddrNumOperands - 1; // [0,3]
10300
10301   unsigned t1 = F->getRegInfo().createVirtualRegister(RC);
10302   MachineInstrBuilder MIB = BuildMI(thisMBB, dl, TII->get(LoadOpc), t1);
10303   for (int i=0; i <= lastAddrIndx; ++i)
10304     (*MIB).addOperand(*argOpers[i]);
10305   unsigned t2 = F->getRegInfo().createVirtualRegister(RC);
10306   MIB = BuildMI(thisMBB, dl, TII->get(LoadOpc), t2);
10307   // add 4 to displacement.
10308   for (int i=0; i <= lastAddrIndx-2; ++i)
10309     (*MIB).addOperand(*argOpers[i]);
10310   MachineOperand newOp3 = *(argOpers[3]);
10311   if (newOp3.isImm())
10312     newOp3.setImm(newOp3.getImm()+4);
10313   else
10314     newOp3.setOffset(newOp3.getOffset()+4);
10315   (*MIB).addOperand(newOp3);
10316   (*MIB).addOperand(*argOpers[lastAddrIndx]);
10317
10318   // t3/4 are defined later, at the bottom of the loop
10319   unsigned t3 = F->getRegInfo().createVirtualRegister(RC);
10320   unsigned t4 = F->getRegInfo().createVirtualRegister(RC);
10321   BuildMI(newMBB, dl, TII->get(X86::PHI), dest1Oper.getReg())
10322     .addReg(t1).addMBB(thisMBB).addReg(t3).addMBB(newMBB);
10323   BuildMI(newMBB, dl, TII->get(X86::PHI), dest2Oper.getReg())
10324     .addReg(t2).addMBB(thisMBB).addReg(t4).addMBB(newMBB);
10325
10326   // The subsequent operations should be using the destination registers of
10327   //the PHI instructions.
10328   if (invSrc) {
10329     t1 = F->getRegInfo().createVirtualRegister(RC);
10330     t2 = F->getRegInfo().createVirtualRegister(RC);
10331     MIB = BuildMI(newMBB, dl, TII->get(NotOpc), t1).addReg(dest1Oper.getReg());
10332     MIB = BuildMI(newMBB, dl, TII->get(NotOpc), t2).addReg(dest2Oper.getReg());
10333   } else {
10334     t1 = dest1Oper.getReg();
10335     t2 = dest2Oper.getReg();
10336   }
10337
10338   int valArgIndx = lastAddrIndx + 1;
10339   assert((argOpers[valArgIndx]->isReg() ||
10340           argOpers[valArgIndx]->isImm()) &&
10341          "invalid operand");
10342   unsigned t5 = F->getRegInfo().createVirtualRegister(RC);
10343   unsigned t6 = F->getRegInfo().createVirtualRegister(RC);
10344   if (argOpers[valArgIndx]->isReg())
10345     MIB = BuildMI(newMBB, dl, TII->get(regOpcL), t5);
10346   else
10347     MIB = BuildMI(newMBB, dl, TII->get(immOpcL), t5);
10348   if (regOpcL != X86::MOV32rr)
10349     MIB.addReg(t1);
10350   (*MIB).addOperand(*argOpers[valArgIndx]);
10351   assert(argOpers[valArgIndx + 1]->isReg() ==
10352          argOpers[valArgIndx]->isReg());
10353   assert(argOpers[valArgIndx + 1]->isImm() ==
10354          argOpers[valArgIndx]->isImm());
10355   if (argOpers[valArgIndx + 1]->isReg())
10356     MIB = BuildMI(newMBB, dl, TII->get(regOpcH), t6);
10357   else
10358     MIB = BuildMI(newMBB, dl, TII->get(immOpcH), t6);
10359   if (regOpcH != X86::MOV32rr)
10360     MIB.addReg(t2);
10361   (*MIB).addOperand(*argOpers[valArgIndx + 1]);
10362
10363   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), X86::EAX);
10364   MIB.addReg(t1);
10365   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), X86::EDX);
10366   MIB.addReg(t2);
10367
10368   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), X86::EBX);
10369   MIB.addReg(t5);
10370   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), X86::ECX);
10371   MIB.addReg(t6);
10372
10373   MIB = BuildMI(newMBB, dl, TII->get(X86::LCMPXCHG8B));
10374   for (int i=0; i <= lastAddrIndx; ++i)
10375     (*MIB).addOperand(*argOpers[i]);
10376
10377   assert(bInstr->hasOneMemOperand() && "Unexpected number of memoperand");
10378   (*MIB).setMemRefs(bInstr->memoperands_begin(),
10379                     bInstr->memoperands_end());
10380
10381   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), t3);
10382   MIB.addReg(X86::EAX);
10383   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), t4);
10384   MIB.addReg(X86::EDX);
10385
10386   // insert branch
10387   BuildMI(newMBB, dl, TII->get(X86::JNE_4)).addMBB(newMBB);
10388
10389   bInstr->eraseFromParent();   // The pseudo instruction is gone now.
10390   return nextMBB;
10391 }
10392
10393 // private utility function
10394 MachineBasicBlock *
10395 X86TargetLowering::EmitAtomicMinMaxWithCustomInserter(MachineInstr *mInstr,
10396                                                       MachineBasicBlock *MBB,
10397                                                       unsigned cmovOpc) const {
10398   // For the atomic min/max operator, we generate
10399   //   thisMBB:
10400   //   newMBB:
10401   //     ld t1 = [min/max.addr]
10402   //     mov t2 = [min/max.val]
10403   //     cmp  t1, t2
10404   //     cmov[cond] t2 = t1
10405   //     mov EAX = t1
10406   //     lcs dest = [bitinstr.addr], t2  [EAX is implicit]
10407   //     bz   newMBB
10408   //     fallthrough -->nextMBB
10409   //
10410   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
10411   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
10412   MachineFunction::iterator MBBIter = MBB;
10413   ++MBBIter;
10414
10415   /// First build the CFG
10416   MachineFunction *F = MBB->getParent();
10417   MachineBasicBlock *thisMBB = MBB;
10418   MachineBasicBlock *newMBB = F->CreateMachineBasicBlock(LLVM_BB);
10419   MachineBasicBlock *nextMBB = F->CreateMachineBasicBlock(LLVM_BB);
10420   F->insert(MBBIter, newMBB);
10421   F->insert(MBBIter, nextMBB);
10422
10423   // Transfer the remainder of thisMBB and its successor edges to nextMBB.
10424   nextMBB->splice(nextMBB->begin(), thisMBB,
10425                   llvm::next(MachineBasicBlock::iterator(mInstr)),
10426                   thisMBB->end());
10427   nextMBB->transferSuccessorsAndUpdatePHIs(thisMBB);
10428
10429   // Update thisMBB to fall through to newMBB
10430   thisMBB->addSuccessor(newMBB);
10431
10432   // newMBB jumps to newMBB and fall through to nextMBB
10433   newMBB->addSuccessor(nextMBB);
10434   newMBB->addSuccessor(newMBB);
10435
10436   DebugLoc dl = mInstr->getDebugLoc();
10437   // Insert instructions into newMBB based on incoming instruction
10438   assert(mInstr->getNumOperands() < X86::AddrNumOperands + 4 &&
10439          "unexpected number of operands");
10440   MachineOperand& destOper = mInstr->getOperand(0);
10441   MachineOperand* argOpers[2 + X86::AddrNumOperands];
10442   int numArgs = mInstr->getNumOperands() - 1;
10443   for (int i=0; i < numArgs; ++i)
10444     argOpers[i] = &mInstr->getOperand(i+1);
10445
10446   // x86 address has 4 operands: base, index, scale, and displacement
10447   int lastAddrIndx = X86::AddrNumOperands - 1; // [0,3]
10448   int valArgIndx = lastAddrIndx + 1;
10449
10450   unsigned t1 = F->getRegInfo().createVirtualRegister(X86::GR32RegisterClass);
10451   MachineInstrBuilder MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rm), t1);
10452   for (int i=0; i <= lastAddrIndx; ++i)
10453     (*MIB).addOperand(*argOpers[i]);
10454
10455   // We only support register and immediate values
10456   assert((argOpers[valArgIndx]->isReg() ||
10457           argOpers[valArgIndx]->isImm()) &&
10458          "invalid operand");
10459
10460   unsigned t2 = F->getRegInfo().createVirtualRegister(X86::GR32RegisterClass);
10461   if (argOpers[valArgIndx]->isReg())
10462     MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), t2);
10463   else
10464     MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rr), t2);
10465   (*MIB).addOperand(*argOpers[valArgIndx]);
10466
10467   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), X86::EAX);
10468   MIB.addReg(t1);
10469
10470   MIB = BuildMI(newMBB, dl, TII->get(X86::CMP32rr));
10471   MIB.addReg(t1);
10472   MIB.addReg(t2);
10473
10474   // Generate movc
10475   unsigned t3 = F->getRegInfo().createVirtualRegister(X86::GR32RegisterClass);
10476   MIB = BuildMI(newMBB, dl, TII->get(cmovOpc),t3);
10477   MIB.addReg(t2);
10478   MIB.addReg(t1);
10479
10480   // Cmp and exchange if none has modified the memory location
10481   MIB = BuildMI(newMBB, dl, TII->get(X86::LCMPXCHG32));
10482   for (int i=0; i <= lastAddrIndx; ++i)
10483     (*MIB).addOperand(*argOpers[i]);
10484   MIB.addReg(t3);
10485   assert(mInstr->hasOneMemOperand() && "Unexpected number of memoperand");
10486   (*MIB).setMemRefs(mInstr->memoperands_begin(),
10487                     mInstr->memoperands_end());
10488
10489   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), destOper.getReg());
10490   MIB.addReg(X86::EAX);
10491
10492   // insert branch
10493   BuildMI(newMBB, dl, TII->get(X86::JNE_4)).addMBB(newMBB);
10494
10495   mInstr->eraseFromParent();   // The pseudo instruction is gone now.
10496   return nextMBB;
10497 }
10498
10499 // FIXME: When we get size specific XMM0 registers, i.e. XMM0_V16I8
10500 // or XMM0_V32I8 in AVX all of this code can be replaced with that
10501 // in the .td file.
10502 MachineBasicBlock *
10503 X86TargetLowering::EmitPCMP(MachineInstr *MI, MachineBasicBlock *BB,
10504                             unsigned numArgs, bool memArg) const {
10505   assert((Subtarget->hasSSE42() || Subtarget->hasAVX()) &&
10506          "Target must have SSE4.2 or AVX features enabled");
10507
10508   DebugLoc dl = MI->getDebugLoc();
10509   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
10510   unsigned Opc;
10511   if (!Subtarget->hasAVX()) {
10512     if (memArg)
10513       Opc = numArgs == 3 ? X86::PCMPISTRM128rm : X86::PCMPESTRM128rm;
10514     else
10515       Opc = numArgs == 3 ? X86::PCMPISTRM128rr : X86::PCMPESTRM128rr;
10516   } else {
10517     if (memArg)
10518       Opc = numArgs == 3 ? X86::VPCMPISTRM128rm : X86::VPCMPESTRM128rm;
10519     else
10520       Opc = numArgs == 3 ? X86::VPCMPISTRM128rr : X86::VPCMPESTRM128rr;
10521   }
10522
10523   MachineInstrBuilder MIB = BuildMI(*BB, MI, dl, TII->get(Opc));
10524   for (unsigned i = 0; i < numArgs; ++i) {
10525     MachineOperand &Op = MI->getOperand(i+1);
10526     if (!(Op.isReg() && Op.isImplicit()))
10527       MIB.addOperand(Op);
10528   }
10529   BuildMI(*BB, MI, dl, TII->get(X86::MOVAPSrr), MI->getOperand(0).getReg())
10530     .addReg(X86::XMM0);
10531
10532   MI->eraseFromParent();
10533   return BB;
10534 }
10535
10536 MachineBasicBlock *
10537 X86TargetLowering::EmitMonitor(MachineInstr *MI, MachineBasicBlock *BB) const {
10538   DebugLoc dl = MI->getDebugLoc();
10539   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
10540
10541   // Address into RAX/EAX, other two args into ECX, EDX.
10542   unsigned MemOpc = Subtarget->is64Bit() ? X86::LEA64r : X86::LEA32r;
10543   unsigned MemReg = Subtarget->is64Bit() ? X86::RAX : X86::EAX;
10544   MachineInstrBuilder MIB = BuildMI(*BB, MI, dl, TII->get(MemOpc), MemReg);
10545   for (int i = 0; i < X86::AddrNumOperands; ++i)
10546     MIB.addOperand(MI->getOperand(i));
10547
10548   unsigned ValOps = X86::AddrNumOperands;
10549   BuildMI(*BB, MI, dl, TII->get(TargetOpcode::COPY), X86::ECX)
10550     .addReg(MI->getOperand(ValOps).getReg());
10551   BuildMI(*BB, MI, dl, TII->get(TargetOpcode::COPY), X86::EDX)
10552     .addReg(MI->getOperand(ValOps+1).getReg());
10553
10554   // The instruction doesn't actually take any operands though.
10555   BuildMI(*BB, MI, dl, TII->get(X86::MONITORrrr));
10556
10557   MI->eraseFromParent(); // The pseudo is gone now.
10558   return BB;
10559 }
10560
10561 MachineBasicBlock *
10562 X86TargetLowering::EmitMwait(MachineInstr *MI, MachineBasicBlock *BB) const {
10563   DebugLoc dl = MI->getDebugLoc();
10564   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
10565
10566   // First arg in ECX, the second in EAX.
10567   BuildMI(*BB, MI, dl, TII->get(TargetOpcode::COPY), X86::ECX)
10568     .addReg(MI->getOperand(0).getReg());
10569   BuildMI(*BB, MI, dl, TII->get(TargetOpcode::COPY), X86::EAX)
10570     .addReg(MI->getOperand(1).getReg());
10571
10572   // The instruction doesn't actually take any operands though.
10573   BuildMI(*BB, MI, dl, TII->get(X86::MWAITrr));
10574
10575   MI->eraseFromParent(); // The pseudo is gone now.
10576   return BB;
10577 }
10578
10579 MachineBasicBlock *
10580 X86TargetLowering::EmitVAARG64WithCustomInserter(
10581                    MachineInstr *MI,
10582                    MachineBasicBlock *MBB) const {
10583   // Emit va_arg instruction on X86-64.
10584
10585   // Operands to this pseudo-instruction:
10586   // 0  ) Output        : destination address (reg)
10587   // 1-5) Input         : va_list address (addr, i64mem)
10588   // 6  ) ArgSize       : Size (in bytes) of vararg type
10589   // 7  ) ArgMode       : 0=overflow only, 1=use gp_offset, 2=use fp_offset
10590   // 8  ) Align         : Alignment of type
10591   // 9  ) EFLAGS (implicit-def)
10592
10593   assert(MI->getNumOperands() == 10 && "VAARG_64 should have 10 operands!");
10594   assert(X86::AddrNumOperands == 5 && "VAARG_64 assumes 5 address operands");
10595
10596   unsigned DestReg = MI->getOperand(0).getReg();
10597   MachineOperand &Base = MI->getOperand(1);
10598   MachineOperand &Scale = MI->getOperand(2);
10599   MachineOperand &Index = MI->getOperand(3);
10600   MachineOperand &Disp = MI->getOperand(4);
10601   MachineOperand &Segment = MI->getOperand(5);
10602   unsigned ArgSize = MI->getOperand(6).getImm();
10603   unsigned ArgMode = MI->getOperand(7).getImm();
10604   unsigned Align = MI->getOperand(8).getImm();
10605
10606   // Memory Reference
10607   assert(MI->hasOneMemOperand() && "Expected VAARG_64 to have one memoperand");
10608   MachineInstr::mmo_iterator MMOBegin = MI->memoperands_begin();
10609   MachineInstr::mmo_iterator MMOEnd = MI->memoperands_end();
10610
10611   // Machine Information
10612   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
10613   MachineRegisterInfo &MRI = MBB->getParent()->getRegInfo();
10614   const TargetRegisterClass *AddrRegClass = getRegClassFor(MVT::i64);
10615   const TargetRegisterClass *OffsetRegClass = getRegClassFor(MVT::i32);
10616   DebugLoc DL = MI->getDebugLoc();
10617
10618   // struct va_list {
10619   //   i32   gp_offset
10620   //   i32   fp_offset
10621   //   i64   overflow_area (address)
10622   //   i64   reg_save_area (address)
10623   // }
10624   // sizeof(va_list) = 24
10625   // alignment(va_list) = 8
10626
10627   unsigned TotalNumIntRegs = 6;
10628   unsigned TotalNumXMMRegs = 8;
10629   bool UseGPOffset = (ArgMode == 1);
10630   bool UseFPOffset = (ArgMode == 2);
10631   unsigned MaxOffset = TotalNumIntRegs * 8 +
10632                        (UseFPOffset ? TotalNumXMMRegs * 16 : 0);
10633
10634   /* Align ArgSize to a multiple of 8 */
10635   unsigned ArgSizeA8 = (ArgSize + 7) & ~7;
10636   bool NeedsAlign = (Align > 8);
10637
10638   MachineBasicBlock *thisMBB = MBB;
10639   MachineBasicBlock *overflowMBB;
10640   MachineBasicBlock *offsetMBB;
10641   MachineBasicBlock *endMBB;
10642
10643   unsigned OffsetDestReg = 0;    // Argument address computed by offsetMBB
10644   unsigned OverflowDestReg = 0;  // Argument address computed by overflowMBB
10645   unsigned OffsetReg = 0;
10646
10647   if (!UseGPOffset && !UseFPOffset) {
10648     // If we only pull from the overflow region, we don't create a branch.
10649     // We don't need to alter control flow.
10650     OffsetDestReg = 0; // unused
10651     OverflowDestReg = DestReg;
10652
10653     offsetMBB = NULL;
10654     overflowMBB = thisMBB;
10655     endMBB = thisMBB;
10656   } else {
10657     // First emit code to check if gp_offset (or fp_offset) is below the bound.
10658     // If so, pull the argument from reg_save_area. (branch to offsetMBB)
10659     // If not, pull from overflow_area. (branch to overflowMBB)
10660     //
10661     //       thisMBB
10662     //         |     .
10663     //         |        .
10664     //     offsetMBB   overflowMBB
10665     //         |        .
10666     //         |     .
10667     //        endMBB
10668
10669     // Registers for the PHI in endMBB
10670     OffsetDestReg = MRI.createVirtualRegister(AddrRegClass);
10671     OverflowDestReg = MRI.createVirtualRegister(AddrRegClass);
10672
10673     const BasicBlock *LLVM_BB = MBB->getBasicBlock();
10674     MachineFunction *MF = MBB->getParent();
10675     overflowMBB = MF->CreateMachineBasicBlock(LLVM_BB);
10676     offsetMBB = MF->CreateMachineBasicBlock(LLVM_BB);
10677     endMBB = MF->CreateMachineBasicBlock(LLVM_BB);
10678
10679     MachineFunction::iterator MBBIter = MBB;
10680     ++MBBIter;
10681
10682     // Insert the new basic blocks
10683     MF->insert(MBBIter, offsetMBB);
10684     MF->insert(MBBIter, overflowMBB);
10685     MF->insert(MBBIter, endMBB);
10686
10687     // Transfer the remainder of MBB and its successor edges to endMBB.
10688     endMBB->splice(endMBB->begin(), thisMBB,
10689                     llvm::next(MachineBasicBlock::iterator(MI)),
10690                     thisMBB->end());
10691     endMBB->transferSuccessorsAndUpdatePHIs(thisMBB);
10692
10693     // Make offsetMBB and overflowMBB successors of thisMBB
10694     thisMBB->addSuccessor(offsetMBB);
10695     thisMBB->addSuccessor(overflowMBB);
10696
10697     // endMBB is a successor of both offsetMBB and overflowMBB
10698     offsetMBB->addSuccessor(endMBB);
10699     overflowMBB->addSuccessor(endMBB);
10700
10701     // Load the offset value into a register
10702     OffsetReg = MRI.createVirtualRegister(OffsetRegClass);
10703     BuildMI(thisMBB, DL, TII->get(X86::MOV32rm), OffsetReg)
10704       .addOperand(Base)
10705       .addOperand(Scale)
10706       .addOperand(Index)
10707       .addDisp(Disp, UseFPOffset ? 4 : 0)
10708       .addOperand(Segment)
10709       .setMemRefs(MMOBegin, MMOEnd);
10710
10711     // Check if there is enough room left to pull this argument.
10712     BuildMI(thisMBB, DL, TII->get(X86::CMP32ri))
10713       .addReg(OffsetReg)
10714       .addImm(MaxOffset + 8 - ArgSizeA8);
10715
10716     // Branch to "overflowMBB" if offset >= max
10717     // Fall through to "offsetMBB" otherwise
10718     BuildMI(thisMBB, DL, TII->get(X86::GetCondBranchFromCond(X86::COND_AE)))
10719       .addMBB(overflowMBB);
10720   }
10721
10722   // In offsetMBB, emit code to use the reg_save_area.
10723   if (offsetMBB) {
10724     assert(OffsetReg != 0);
10725
10726     // Read the reg_save_area address.
10727     unsigned RegSaveReg = MRI.createVirtualRegister(AddrRegClass);
10728     BuildMI(offsetMBB, DL, TII->get(X86::MOV64rm), RegSaveReg)
10729       .addOperand(Base)
10730       .addOperand(Scale)
10731       .addOperand(Index)
10732       .addDisp(Disp, 16)
10733       .addOperand(Segment)
10734       .setMemRefs(MMOBegin, MMOEnd);
10735
10736     // Zero-extend the offset
10737     unsigned OffsetReg64 = MRI.createVirtualRegister(AddrRegClass);
10738       BuildMI(offsetMBB, DL, TII->get(X86::SUBREG_TO_REG), OffsetReg64)
10739         .addImm(0)
10740         .addReg(OffsetReg)
10741         .addImm(X86::sub_32bit);
10742
10743     // Add the offset to the reg_save_area to get the final address.
10744     BuildMI(offsetMBB, DL, TII->get(X86::ADD64rr), OffsetDestReg)
10745       .addReg(OffsetReg64)
10746       .addReg(RegSaveReg);
10747
10748     // Compute the offset for the next argument
10749     unsigned NextOffsetReg = MRI.createVirtualRegister(OffsetRegClass);
10750     BuildMI(offsetMBB, DL, TII->get(X86::ADD32ri), NextOffsetReg)
10751       .addReg(OffsetReg)
10752       .addImm(UseFPOffset ? 16 : 8);
10753
10754     // Store it back into the va_list.
10755     BuildMI(offsetMBB, DL, TII->get(X86::MOV32mr))
10756       .addOperand(Base)
10757       .addOperand(Scale)
10758       .addOperand(Index)
10759       .addDisp(Disp, UseFPOffset ? 4 : 0)
10760       .addOperand(Segment)
10761       .addReg(NextOffsetReg)
10762       .setMemRefs(MMOBegin, MMOEnd);
10763
10764     // Jump to endMBB
10765     BuildMI(offsetMBB, DL, TII->get(X86::JMP_4))
10766       .addMBB(endMBB);
10767   }
10768
10769   //
10770   // Emit code to use overflow area
10771   //
10772
10773   // Load the overflow_area address into a register.
10774   unsigned OverflowAddrReg = MRI.createVirtualRegister(AddrRegClass);
10775   BuildMI(overflowMBB, DL, TII->get(X86::MOV64rm), OverflowAddrReg)
10776     .addOperand(Base)
10777     .addOperand(Scale)
10778     .addOperand(Index)
10779     .addDisp(Disp, 8)
10780     .addOperand(Segment)
10781     .setMemRefs(MMOBegin, MMOEnd);
10782
10783   // If we need to align it, do so. Otherwise, just copy the address
10784   // to OverflowDestReg.
10785   if (NeedsAlign) {
10786     // Align the overflow address
10787     assert((Align & (Align-1)) == 0 && "Alignment must be a power of 2");
10788     unsigned TmpReg = MRI.createVirtualRegister(AddrRegClass);
10789
10790     // aligned_addr = (addr + (align-1)) & ~(align-1)
10791     BuildMI(overflowMBB, DL, TII->get(X86::ADD64ri32), TmpReg)
10792       .addReg(OverflowAddrReg)
10793       .addImm(Align-1);
10794
10795     BuildMI(overflowMBB, DL, TII->get(X86::AND64ri32), OverflowDestReg)
10796       .addReg(TmpReg)
10797       .addImm(~(uint64_t)(Align-1));
10798   } else {
10799     BuildMI(overflowMBB, DL, TII->get(TargetOpcode::COPY), OverflowDestReg)
10800       .addReg(OverflowAddrReg);
10801   }
10802
10803   // Compute the next overflow address after this argument.
10804   // (the overflow address should be kept 8-byte aligned)
10805   unsigned NextAddrReg = MRI.createVirtualRegister(AddrRegClass);
10806   BuildMI(overflowMBB, DL, TII->get(X86::ADD64ri32), NextAddrReg)
10807     .addReg(OverflowDestReg)
10808     .addImm(ArgSizeA8);
10809
10810   // Store the new overflow address.
10811   BuildMI(overflowMBB, DL, TII->get(X86::MOV64mr))
10812     .addOperand(Base)
10813     .addOperand(Scale)
10814     .addOperand(Index)
10815     .addDisp(Disp, 8)
10816     .addOperand(Segment)
10817     .addReg(NextAddrReg)
10818     .setMemRefs(MMOBegin, MMOEnd);
10819
10820   // If we branched, emit the PHI to the front of endMBB.
10821   if (offsetMBB) {
10822     BuildMI(*endMBB, endMBB->begin(), DL,
10823             TII->get(X86::PHI), DestReg)
10824       .addReg(OffsetDestReg).addMBB(offsetMBB)
10825       .addReg(OverflowDestReg).addMBB(overflowMBB);
10826   }
10827
10828   // Erase the pseudo instruction
10829   MI->eraseFromParent();
10830
10831   return endMBB;
10832 }
10833
10834 MachineBasicBlock *
10835 X86TargetLowering::EmitVAStartSaveXMMRegsWithCustomInserter(
10836                                                  MachineInstr *MI,
10837                                                  MachineBasicBlock *MBB) const {
10838   // Emit code to save XMM registers to the stack. The ABI says that the
10839   // number of registers to save is given in %al, so it's theoretically
10840   // possible to do an indirect jump trick to avoid saving all of them,
10841   // however this code takes a simpler approach and just executes all
10842   // of the stores if %al is non-zero. It's less code, and it's probably
10843   // easier on the hardware branch predictor, and stores aren't all that
10844   // expensive anyway.
10845
10846   // Create the new basic blocks. One block contains all the XMM stores,
10847   // and one block is the final destination regardless of whether any
10848   // stores were performed.
10849   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
10850   MachineFunction *F = MBB->getParent();
10851   MachineFunction::iterator MBBIter = MBB;
10852   ++MBBIter;
10853   MachineBasicBlock *XMMSaveMBB = F->CreateMachineBasicBlock(LLVM_BB);
10854   MachineBasicBlock *EndMBB = F->CreateMachineBasicBlock(LLVM_BB);
10855   F->insert(MBBIter, XMMSaveMBB);
10856   F->insert(MBBIter, EndMBB);
10857
10858   // Transfer the remainder of MBB and its successor edges to EndMBB.
10859   EndMBB->splice(EndMBB->begin(), MBB,
10860                  llvm::next(MachineBasicBlock::iterator(MI)),
10861                  MBB->end());
10862   EndMBB->transferSuccessorsAndUpdatePHIs(MBB);
10863
10864   // The original block will now fall through to the XMM save block.
10865   MBB->addSuccessor(XMMSaveMBB);
10866   // The XMMSaveMBB will fall through to the end block.
10867   XMMSaveMBB->addSuccessor(EndMBB);
10868
10869   // Now add the instructions.
10870   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
10871   DebugLoc DL = MI->getDebugLoc();
10872
10873   unsigned CountReg = MI->getOperand(0).getReg();
10874   int64_t RegSaveFrameIndex = MI->getOperand(1).getImm();
10875   int64_t VarArgsFPOffset = MI->getOperand(2).getImm();
10876
10877   if (!Subtarget->isTargetWin64()) {
10878     // If %al is 0, branch around the XMM save block.
10879     BuildMI(MBB, DL, TII->get(X86::TEST8rr)).addReg(CountReg).addReg(CountReg);
10880     BuildMI(MBB, DL, TII->get(X86::JE_4)).addMBB(EndMBB);
10881     MBB->addSuccessor(EndMBB);
10882   }
10883
10884   // In the XMM save block, save all the XMM argument registers.
10885   for (int i = 3, e = MI->getNumOperands(); i != e; ++i) {
10886     int64_t Offset = (i - 3) * 16 + VarArgsFPOffset;
10887     MachineMemOperand *MMO =
10888       F->getMachineMemOperand(
10889           MachinePointerInfo::getFixedStack(RegSaveFrameIndex, Offset),
10890         MachineMemOperand::MOStore,
10891         /*Size=*/16, /*Align=*/16);
10892     BuildMI(XMMSaveMBB, DL, TII->get(X86::MOVAPSmr))
10893       .addFrameIndex(RegSaveFrameIndex)
10894       .addImm(/*Scale=*/1)
10895       .addReg(/*IndexReg=*/0)
10896       .addImm(/*Disp=*/Offset)
10897       .addReg(/*Segment=*/0)
10898       .addReg(MI->getOperand(i).getReg())
10899       .addMemOperand(MMO);
10900   }
10901
10902   MI->eraseFromParent();   // The pseudo instruction is gone now.
10903
10904   return EndMBB;
10905 }
10906
10907 MachineBasicBlock *
10908 X86TargetLowering::EmitLoweredSelect(MachineInstr *MI,
10909                                      MachineBasicBlock *BB) const {
10910   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
10911   DebugLoc DL = MI->getDebugLoc();
10912
10913   // To "insert" a SELECT_CC instruction, we actually have to insert the
10914   // diamond control-flow pattern.  The incoming instruction knows the
10915   // destination vreg to set, the condition code register to branch on, the
10916   // true/false values to select between, and a branch opcode to use.
10917   const BasicBlock *LLVM_BB = BB->getBasicBlock();
10918   MachineFunction::iterator It = BB;
10919   ++It;
10920
10921   //  thisMBB:
10922   //  ...
10923   //   TrueVal = ...
10924   //   cmpTY ccX, r1, r2
10925   //   bCC copy1MBB
10926   //   fallthrough --> copy0MBB
10927   MachineBasicBlock *thisMBB = BB;
10928   MachineFunction *F = BB->getParent();
10929   MachineBasicBlock *copy0MBB = F->CreateMachineBasicBlock(LLVM_BB);
10930   MachineBasicBlock *sinkMBB = F->CreateMachineBasicBlock(LLVM_BB);
10931   F->insert(It, copy0MBB);
10932   F->insert(It, sinkMBB);
10933
10934   // If the EFLAGS register isn't dead in the terminator, then claim that it's
10935   // live into the sink and copy blocks.
10936   const MachineFunction *MF = BB->getParent();
10937   const TargetRegisterInfo *TRI = MF->getTarget().getRegisterInfo();
10938   BitVector ReservedRegs = TRI->getReservedRegs(*MF);
10939
10940   for (unsigned I = 0, E = MI->getNumOperands(); I != E; ++I) {
10941     const MachineOperand &MO = MI->getOperand(I);
10942     if (!MO.isReg() || !MO.isUse() || MO.isKill()) continue;
10943     unsigned Reg = MO.getReg();
10944     if (Reg != X86::EFLAGS) continue;
10945     copy0MBB->addLiveIn(Reg);
10946     sinkMBB->addLiveIn(Reg);
10947   }
10948
10949   // Transfer the remainder of BB and its successor edges to sinkMBB.
10950   sinkMBB->splice(sinkMBB->begin(), BB,
10951                   llvm::next(MachineBasicBlock::iterator(MI)),
10952                   BB->end());
10953   sinkMBB->transferSuccessorsAndUpdatePHIs(BB);
10954
10955   // Add the true and fallthrough blocks as its successors.
10956   BB->addSuccessor(copy0MBB);
10957   BB->addSuccessor(sinkMBB);
10958
10959   // Create the conditional branch instruction.
10960   unsigned Opc =
10961     X86::GetCondBranchFromCond((X86::CondCode)MI->getOperand(3).getImm());
10962   BuildMI(BB, DL, TII->get(Opc)).addMBB(sinkMBB);
10963
10964   //  copy0MBB:
10965   //   %FalseValue = ...
10966   //   # fallthrough to sinkMBB
10967   copy0MBB->addSuccessor(sinkMBB);
10968
10969   //  sinkMBB:
10970   //   %Result = phi [ %FalseValue, copy0MBB ], [ %TrueValue, thisMBB ]
10971   //  ...
10972   BuildMI(*sinkMBB, sinkMBB->begin(), DL,
10973           TII->get(X86::PHI), MI->getOperand(0).getReg())
10974     .addReg(MI->getOperand(1).getReg()).addMBB(copy0MBB)
10975     .addReg(MI->getOperand(2).getReg()).addMBB(thisMBB);
10976
10977   MI->eraseFromParent();   // The pseudo instruction is gone now.
10978   return sinkMBB;
10979 }
10980
10981 MachineBasicBlock *
10982 X86TargetLowering::EmitLoweredWinAlloca(MachineInstr *MI,
10983                                           MachineBasicBlock *BB) const {
10984   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
10985   DebugLoc DL = MI->getDebugLoc();
10986
10987   assert(!Subtarget->isTargetEnvMacho());
10988
10989   // The lowering is pretty easy: we're just emitting the call to _alloca.  The
10990   // non-trivial part is impdef of ESP.
10991
10992   if (Subtarget->isTargetWin64()) {
10993     if (Subtarget->isTargetCygMing()) {
10994       // ___chkstk(Mingw64):
10995       // Clobbers R10, R11, RAX and EFLAGS.
10996       // Updates RSP.
10997       BuildMI(*BB, MI, DL, TII->get(X86::W64ALLOCA))
10998         .addExternalSymbol("___chkstk")
10999         .addReg(X86::RAX, RegState::Implicit)
11000         .addReg(X86::RSP, RegState::Implicit)
11001         .addReg(X86::RAX, RegState::Define | RegState::Implicit)
11002         .addReg(X86::RSP, RegState::Define | RegState::Implicit)
11003         .addReg(X86::EFLAGS, RegState::Define | RegState::Implicit);
11004     } else {
11005       // __chkstk(MSVCRT): does not update stack pointer.
11006       // Clobbers R10, R11 and EFLAGS.
11007       // FIXME: RAX(allocated size) might be reused and not killed.
11008       BuildMI(*BB, MI, DL, TII->get(X86::W64ALLOCA))
11009         .addExternalSymbol("__chkstk")
11010         .addReg(X86::RAX, RegState::Implicit)
11011         .addReg(X86::EFLAGS, RegState::Define | RegState::Implicit);
11012       // RAX has the offset to subtracted from RSP.
11013       BuildMI(*BB, MI, DL, TII->get(X86::SUB64rr), X86::RSP)
11014         .addReg(X86::RSP)
11015         .addReg(X86::RAX);
11016     }
11017   } else {
11018     const char *StackProbeSymbol =
11019       Subtarget->isTargetWindows() ? "_chkstk" : "_alloca";
11020
11021     BuildMI(*BB, MI, DL, TII->get(X86::CALLpcrel32))
11022       .addExternalSymbol(StackProbeSymbol)
11023       .addReg(X86::EAX, RegState::Implicit)
11024       .addReg(X86::ESP, RegState::Implicit)
11025       .addReg(X86::EAX, RegState::Define | RegState::Implicit)
11026       .addReg(X86::ESP, RegState::Define | RegState::Implicit)
11027       .addReg(X86::EFLAGS, RegState::Define | RegState::Implicit);
11028   }
11029
11030   MI->eraseFromParent();   // The pseudo instruction is gone now.
11031   return BB;
11032 }
11033
11034 MachineBasicBlock *
11035 X86TargetLowering::EmitLoweredTLSCall(MachineInstr *MI,
11036                                       MachineBasicBlock *BB) const {
11037   // This is pretty easy.  We're taking the value that we received from
11038   // our load from the relocation, sticking it in either RDI (x86-64)
11039   // or EAX and doing an indirect call.  The return value will then
11040   // be in the normal return register.
11041   const X86InstrInfo *TII
11042     = static_cast<const X86InstrInfo*>(getTargetMachine().getInstrInfo());
11043   DebugLoc DL = MI->getDebugLoc();
11044   MachineFunction *F = BB->getParent();
11045
11046   assert(Subtarget->isTargetDarwin() && "Darwin only instr emitted?");
11047   assert(MI->getOperand(3).isGlobal() && "This should be a global");
11048
11049   if (Subtarget->is64Bit()) {
11050     MachineInstrBuilder MIB = BuildMI(*BB, MI, DL,
11051                                       TII->get(X86::MOV64rm), X86::RDI)
11052     .addReg(X86::RIP)
11053     .addImm(0).addReg(0)
11054     .addGlobalAddress(MI->getOperand(3).getGlobal(), 0,
11055                       MI->getOperand(3).getTargetFlags())
11056     .addReg(0);
11057     MIB = BuildMI(*BB, MI, DL, TII->get(X86::CALL64m));
11058     addDirectMem(MIB, X86::RDI);
11059   } else if (getTargetMachine().getRelocationModel() != Reloc::PIC_) {
11060     MachineInstrBuilder MIB = BuildMI(*BB, MI, DL,
11061                                       TII->get(X86::MOV32rm), X86::EAX)
11062     .addReg(0)
11063     .addImm(0).addReg(0)
11064     .addGlobalAddress(MI->getOperand(3).getGlobal(), 0,
11065                       MI->getOperand(3).getTargetFlags())
11066     .addReg(0);
11067     MIB = BuildMI(*BB, MI, DL, TII->get(X86::CALL32m));
11068     addDirectMem(MIB, X86::EAX);
11069   } else {
11070     MachineInstrBuilder MIB = BuildMI(*BB, MI, DL,
11071                                       TII->get(X86::MOV32rm), X86::EAX)
11072     .addReg(TII->getGlobalBaseReg(F))
11073     .addImm(0).addReg(0)
11074     .addGlobalAddress(MI->getOperand(3).getGlobal(), 0,
11075                       MI->getOperand(3).getTargetFlags())
11076     .addReg(0);
11077     MIB = BuildMI(*BB, MI, DL, TII->get(X86::CALL32m));
11078     addDirectMem(MIB, X86::EAX);
11079   }
11080
11081   MI->eraseFromParent(); // The pseudo instruction is gone now.
11082   return BB;
11083 }
11084
11085 MachineBasicBlock *
11086 X86TargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
11087                                                MachineBasicBlock *BB) const {
11088   switch (MI->getOpcode()) {
11089   default: assert(false && "Unexpected instr type to insert");
11090   case X86::TAILJMPd64:
11091   case X86::TAILJMPr64:
11092   case X86::TAILJMPm64:
11093     assert(!"TAILJMP64 would not be touched here.");
11094   case X86::TCRETURNdi64:
11095   case X86::TCRETURNri64:
11096   case X86::TCRETURNmi64:
11097     // Defs of TCRETURNxx64 has Win64's callee-saved registers, as subset.
11098     // On AMD64, additional defs should be added before register allocation.
11099     if (!Subtarget->isTargetWin64()) {
11100       MI->addRegisterDefined(X86::RSI);
11101       MI->addRegisterDefined(X86::RDI);
11102       MI->addRegisterDefined(X86::XMM6);
11103       MI->addRegisterDefined(X86::XMM7);
11104       MI->addRegisterDefined(X86::XMM8);
11105       MI->addRegisterDefined(X86::XMM9);
11106       MI->addRegisterDefined(X86::XMM10);
11107       MI->addRegisterDefined(X86::XMM11);
11108       MI->addRegisterDefined(X86::XMM12);
11109       MI->addRegisterDefined(X86::XMM13);
11110       MI->addRegisterDefined(X86::XMM14);
11111       MI->addRegisterDefined(X86::XMM15);
11112     }
11113     return BB;
11114   case X86::WIN_ALLOCA:
11115     return EmitLoweredWinAlloca(MI, BB);
11116   case X86::TLSCall_32:
11117   case X86::TLSCall_64:
11118     return EmitLoweredTLSCall(MI, BB);
11119   case X86::CMOV_GR8:
11120   case X86::CMOV_FR32:
11121   case X86::CMOV_FR64:
11122   case X86::CMOV_V4F32:
11123   case X86::CMOV_V2F64:
11124   case X86::CMOV_V2I64:
11125   case X86::CMOV_GR16:
11126   case X86::CMOV_GR32:
11127   case X86::CMOV_RFP32:
11128   case X86::CMOV_RFP64:
11129   case X86::CMOV_RFP80:
11130     return EmitLoweredSelect(MI, BB);
11131
11132   case X86::FP32_TO_INT16_IN_MEM:
11133   case X86::FP32_TO_INT32_IN_MEM:
11134   case X86::FP32_TO_INT64_IN_MEM:
11135   case X86::FP64_TO_INT16_IN_MEM:
11136   case X86::FP64_TO_INT32_IN_MEM:
11137   case X86::FP64_TO_INT64_IN_MEM:
11138   case X86::FP80_TO_INT16_IN_MEM:
11139   case X86::FP80_TO_INT32_IN_MEM:
11140   case X86::FP80_TO_INT64_IN_MEM: {
11141     const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
11142     DebugLoc DL = MI->getDebugLoc();
11143
11144     // Change the floating point control register to use "round towards zero"
11145     // mode when truncating to an integer value.
11146     MachineFunction *F = BB->getParent();
11147     int CWFrameIdx = F->getFrameInfo()->CreateStackObject(2, 2, false);
11148     addFrameReference(BuildMI(*BB, MI, DL,
11149                               TII->get(X86::FNSTCW16m)), CWFrameIdx);
11150
11151     // Load the old value of the high byte of the control word...
11152     unsigned OldCW =
11153       F->getRegInfo().createVirtualRegister(X86::GR16RegisterClass);
11154     addFrameReference(BuildMI(*BB, MI, DL, TII->get(X86::MOV16rm), OldCW),
11155                       CWFrameIdx);
11156
11157     // Set the high part to be round to zero...
11158     addFrameReference(BuildMI(*BB, MI, DL, TII->get(X86::MOV16mi)), CWFrameIdx)
11159       .addImm(0xC7F);
11160
11161     // Reload the modified control word now...
11162     addFrameReference(BuildMI(*BB, MI, DL,
11163                               TII->get(X86::FLDCW16m)), CWFrameIdx);
11164
11165     // Restore the memory image of control word to original value
11166     addFrameReference(BuildMI(*BB, MI, DL, TII->get(X86::MOV16mr)), CWFrameIdx)
11167       .addReg(OldCW);
11168
11169     // Get the X86 opcode to use.
11170     unsigned Opc;
11171     switch (MI->getOpcode()) {
11172     default: llvm_unreachable("illegal opcode!");
11173     case X86::FP32_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m32; break;
11174     case X86::FP32_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m32; break;
11175     case X86::FP32_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m32; break;
11176     case X86::FP64_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m64; break;
11177     case X86::FP64_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m64; break;
11178     case X86::FP64_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m64; break;
11179     case X86::FP80_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m80; break;
11180     case X86::FP80_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m80; break;
11181     case X86::FP80_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m80; break;
11182     }
11183
11184     X86AddressMode AM;
11185     MachineOperand &Op = MI->getOperand(0);
11186     if (Op.isReg()) {
11187       AM.BaseType = X86AddressMode::RegBase;
11188       AM.Base.Reg = Op.getReg();
11189     } else {
11190       AM.BaseType = X86AddressMode::FrameIndexBase;
11191       AM.Base.FrameIndex = Op.getIndex();
11192     }
11193     Op = MI->getOperand(1);
11194     if (Op.isImm())
11195       AM.Scale = Op.getImm();
11196     Op = MI->getOperand(2);
11197     if (Op.isImm())
11198       AM.IndexReg = Op.getImm();
11199     Op = MI->getOperand(3);
11200     if (Op.isGlobal()) {
11201       AM.GV = Op.getGlobal();
11202     } else {
11203       AM.Disp = Op.getImm();
11204     }
11205     addFullAddress(BuildMI(*BB, MI, DL, TII->get(Opc)), AM)
11206                       .addReg(MI->getOperand(X86::AddrNumOperands).getReg());
11207
11208     // Reload the original control word now.
11209     addFrameReference(BuildMI(*BB, MI, DL,
11210                               TII->get(X86::FLDCW16m)), CWFrameIdx);
11211
11212     MI->eraseFromParent();   // The pseudo instruction is gone now.
11213     return BB;
11214   }
11215     // String/text processing lowering.
11216   case X86::PCMPISTRM128REG:
11217   case X86::VPCMPISTRM128REG:
11218     return EmitPCMP(MI, BB, 3, false /* in-mem */);
11219   case X86::PCMPISTRM128MEM:
11220   case X86::VPCMPISTRM128MEM:
11221     return EmitPCMP(MI, BB, 3, true /* in-mem */);
11222   case X86::PCMPESTRM128REG:
11223   case X86::VPCMPESTRM128REG:
11224     return EmitPCMP(MI, BB, 5, false /* in mem */);
11225   case X86::PCMPESTRM128MEM:
11226   case X86::VPCMPESTRM128MEM:
11227     return EmitPCMP(MI, BB, 5, true /* in mem */);
11228
11229     // Thread synchronization.
11230   case X86::MONITOR:
11231     return EmitMonitor(MI, BB);
11232   case X86::MWAIT:
11233     return EmitMwait(MI, BB);
11234
11235     // Atomic Lowering.
11236   case X86::ATOMAND32:
11237     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND32rr,
11238                                                X86::AND32ri, X86::MOV32rm,
11239                                                X86::LCMPXCHG32,
11240                                                X86::NOT32r, X86::EAX,
11241                                                X86::GR32RegisterClass);
11242   case X86::ATOMOR32:
11243     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR32rr,
11244                                                X86::OR32ri, X86::MOV32rm,
11245                                                X86::LCMPXCHG32,
11246                                                X86::NOT32r, X86::EAX,
11247                                                X86::GR32RegisterClass);
11248   case X86::ATOMXOR32:
11249     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR32rr,
11250                                                X86::XOR32ri, X86::MOV32rm,
11251                                                X86::LCMPXCHG32,
11252                                                X86::NOT32r, X86::EAX,
11253                                                X86::GR32RegisterClass);
11254   case X86::ATOMNAND32:
11255     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND32rr,
11256                                                X86::AND32ri, X86::MOV32rm,
11257                                                X86::LCMPXCHG32,
11258                                                X86::NOT32r, X86::EAX,
11259                                                X86::GR32RegisterClass, true);
11260   case X86::ATOMMIN32:
11261     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVL32rr);
11262   case X86::ATOMMAX32:
11263     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVG32rr);
11264   case X86::ATOMUMIN32:
11265     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVB32rr);
11266   case X86::ATOMUMAX32:
11267     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVA32rr);
11268
11269   case X86::ATOMAND16:
11270     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND16rr,
11271                                                X86::AND16ri, X86::MOV16rm,
11272                                                X86::LCMPXCHG16,
11273                                                X86::NOT16r, X86::AX,
11274                                                X86::GR16RegisterClass);
11275   case X86::ATOMOR16:
11276     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR16rr,
11277                                                X86::OR16ri, X86::MOV16rm,
11278                                                X86::LCMPXCHG16,
11279                                                X86::NOT16r, X86::AX,
11280                                                X86::GR16RegisterClass);
11281   case X86::ATOMXOR16:
11282     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR16rr,
11283                                                X86::XOR16ri, X86::MOV16rm,
11284                                                X86::LCMPXCHG16,
11285                                                X86::NOT16r, X86::AX,
11286                                                X86::GR16RegisterClass);
11287   case X86::ATOMNAND16:
11288     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND16rr,
11289                                                X86::AND16ri, X86::MOV16rm,
11290                                                X86::LCMPXCHG16,
11291                                                X86::NOT16r, X86::AX,
11292                                                X86::GR16RegisterClass, true);
11293   case X86::ATOMMIN16:
11294     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVL16rr);
11295   case X86::ATOMMAX16:
11296     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVG16rr);
11297   case X86::ATOMUMIN16:
11298     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVB16rr);
11299   case X86::ATOMUMAX16:
11300     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVA16rr);
11301
11302   case X86::ATOMAND8:
11303     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND8rr,
11304                                                X86::AND8ri, X86::MOV8rm,
11305                                                X86::LCMPXCHG8,
11306                                                X86::NOT8r, X86::AL,
11307                                                X86::GR8RegisterClass);
11308   case X86::ATOMOR8:
11309     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR8rr,
11310                                                X86::OR8ri, X86::MOV8rm,
11311                                                X86::LCMPXCHG8,
11312                                                X86::NOT8r, X86::AL,
11313                                                X86::GR8RegisterClass);
11314   case X86::ATOMXOR8:
11315     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR8rr,
11316                                                X86::XOR8ri, X86::MOV8rm,
11317                                                X86::LCMPXCHG8,
11318                                                X86::NOT8r, X86::AL,
11319                                                X86::GR8RegisterClass);
11320   case X86::ATOMNAND8:
11321     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND8rr,
11322                                                X86::AND8ri, X86::MOV8rm,
11323                                                X86::LCMPXCHG8,
11324                                                X86::NOT8r, X86::AL,
11325                                                X86::GR8RegisterClass, true);
11326   // FIXME: There are no CMOV8 instructions; MIN/MAX need some other way.
11327   // This group is for 64-bit host.
11328   case X86::ATOMAND64:
11329     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND64rr,
11330                                                X86::AND64ri32, X86::MOV64rm,
11331                                                X86::LCMPXCHG64,
11332                                                X86::NOT64r, X86::RAX,
11333                                                X86::GR64RegisterClass);
11334   case X86::ATOMOR64:
11335     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR64rr,
11336                                                X86::OR64ri32, X86::MOV64rm,
11337                                                X86::LCMPXCHG64,
11338                                                X86::NOT64r, X86::RAX,
11339                                                X86::GR64RegisterClass);
11340   case X86::ATOMXOR64:
11341     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR64rr,
11342                                                X86::XOR64ri32, X86::MOV64rm,
11343                                                X86::LCMPXCHG64,
11344                                                X86::NOT64r, X86::RAX,
11345                                                X86::GR64RegisterClass);
11346   case X86::ATOMNAND64:
11347     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND64rr,
11348                                                X86::AND64ri32, X86::MOV64rm,
11349                                                X86::LCMPXCHG64,
11350                                                X86::NOT64r, X86::RAX,
11351                                                X86::GR64RegisterClass, true);
11352   case X86::ATOMMIN64:
11353     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVL64rr);
11354   case X86::ATOMMAX64:
11355     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVG64rr);
11356   case X86::ATOMUMIN64:
11357     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVB64rr);
11358   case X86::ATOMUMAX64:
11359     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVA64rr);
11360
11361   // This group does 64-bit operations on a 32-bit host.
11362   case X86::ATOMAND6432:
11363     return EmitAtomicBit6432WithCustomInserter(MI, BB,
11364                                                X86::AND32rr, X86::AND32rr,
11365                                                X86::AND32ri, X86::AND32ri,
11366                                                false);
11367   case X86::ATOMOR6432:
11368     return EmitAtomicBit6432WithCustomInserter(MI, BB,
11369                                                X86::OR32rr, X86::OR32rr,
11370                                                X86::OR32ri, X86::OR32ri,
11371                                                false);
11372   case X86::ATOMXOR6432:
11373     return EmitAtomicBit6432WithCustomInserter(MI, BB,
11374                                                X86::XOR32rr, X86::XOR32rr,
11375                                                X86::XOR32ri, X86::XOR32ri,
11376                                                false);
11377   case X86::ATOMNAND6432:
11378     return EmitAtomicBit6432WithCustomInserter(MI, BB,
11379                                                X86::AND32rr, X86::AND32rr,
11380                                                X86::AND32ri, X86::AND32ri,
11381                                                true);
11382   case X86::ATOMADD6432:
11383     return EmitAtomicBit6432WithCustomInserter(MI, BB,
11384                                                X86::ADD32rr, X86::ADC32rr,
11385                                                X86::ADD32ri, X86::ADC32ri,
11386                                                false);
11387   case X86::ATOMSUB6432:
11388     return EmitAtomicBit6432WithCustomInserter(MI, BB,
11389                                                X86::SUB32rr, X86::SBB32rr,
11390                                                X86::SUB32ri, X86::SBB32ri,
11391                                                false);
11392   case X86::ATOMSWAP6432:
11393     return EmitAtomicBit6432WithCustomInserter(MI, BB,
11394                                                X86::MOV32rr, X86::MOV32rr,
11395                                                X86::MOV32ri, X86::MOV32ri,
11396                                                false);
11397   case X86::VASTART_SAVE_XMM_REGS:
11398     return EmitVAStartSaveXMMRegsWithCustomInserter(MI, BB);
11399
11400   case X86::VAARG_64:
11401     return EmitVAARG64WithCustomInserter(MI, BB);
11402   }
11403 }
11404
11405 //===----------------------------------------------------------------------===//
11406 //                           X86 Optimization Hooks
11407 //===----------------------------------------------------------------------===//
11408
11409 void X86TargetLowering::computeMaskedBitsForTargetNode(const SDValue Op,
11410                                                        const APInt &Mask,
11411                                                        APInt &KnownZero,
11412                                                        APInt &KnownOne,
11413                                                        const SelectionDAG &DAG,
11414                                                        unsigned Depth) const {
11415   unsigned Opc = Op.getOpcode();
11416   assert((Opc >= ISD::BUILTIN_OP_END ||
11417           Opc == ISD::INTRINSIC_WO_CHAIN ||
11418           Opc == ISD::INTRINSIC_W_CHAIN ||
11419           Opc == ISD::INTRINSIC_VOID) &&
11420          "Should use MaskedValueIsZero if you don't know whether Op"
11421          " is a target node!");
11422
11423   KnownZero = KnownOne = APInt(Mask.getBitWidth(), 0);   // Don't know anything.
11424   switch (Opc) {
11425   default: break;
11426   case X86ISD::ADD:
11427   case X86ISD::SUB:
11428   case X86ISD::ADC:
11429   case X86ISD::SBB:
11430   case X86ISD::SMUL:
11431   case X86ISD::UMUL:
11432   case X86ISD::INC:
11433   case X86ISD::DEC:
11434   case X86ISD::OR:
11435   case X86ISD::XOR:
11436   case X86ISD::AND:
11437     // These nodes' second result is a boolean.
11438     if (Op.getResNo() == 0)
11439       break;
11440     // Fallthrough
11441   case X86ISD::SETCC:
11442     KnownZero |= APInt::getHighBitsSet(Mask.getBitWidth(),
11443                                        Mask.getBitWidth() - 1);
11444     break;
11445   }
11446 }
11447
11448 unsigned X86TargetLowering::ComputeNumSignBitsForTargetNode(SDValue Op,
11449                                                          unsigned Depth) const {
11450   // SETCC_CARRY sets the dest to ~0 for true or 0 for false.
11451   if (Op.getOpcode() == X86ISD::SETCC_CARRY)
11452     return Op.getValueType().getScalarType().getSizeInBits();
11453
11454   // Fallback case.
11455   return 1;
11456 }
11457
11458 /// isGAPlusOffset - Returns true (and the GlobalValue and the offset) if the
11459 /// node is a GlobalAddress + offset.
11460 bool X86TargetLowering::isGAPlusOffset(SDNode *N,
11461                                        const GlobalValue* &GA,
11462                                        int64_t &Offset) const {
11463   if (N->getOpcode() == X86ISD::Wrapper) {
11464     if (isa<GlobalAddressSDNode>(N->getOperand(0))) {
11465       GA = cast<GlobalAddressSDNode>(N->getOperand(0))->getGlobal();
11466       Offset = cast<GlobalAddressSDNode>(N->getOperand(0))->getOffset();
11467       return true;
11468     }
11469   }
11470   return TargetLowering::isGAPlusOffset(N, GA, Offset);
11471 }
11472
11473 /// PerformShuffleCombine256 - Performs shuffle combines for 256-bit vectors.
11474 static SDValue PerformShuffleCombine256(SDNode *N, SelectionDAG &DAG,
11475                                         TargetLowering::DAGCombinerInfo &DCI) {
11476   DebugLoc dl = N->getDebugLoc();
11477   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
11478   SDValue V1 = SVOp->getOperand(0);
11479   SDValue V2 = SVOp->getOperand(1);
11480   EVT VT = SVOp->getValueType(0);
11481
11482   if (V1.getOpcode() == ISD::CONCAT_VECTORS &&
11483       V2.getOpcode() == ISD::CONCAT_VECTORS) {
11484     //
11485     //                   0,0,0,...
11486     //                      |
11487     //    V      UNDEF    BUILD_VECTOR    UNDEF
11488     //     \      /           \           /
11489     //  CONCAT_VECTOR         CONCAT_VECTOR
11490     //         \                  /
11491     //          \                /
11492     //          RESULT: V + zero extended
11493     //
11494     if (V2.getOperand(0).getOpcode() != ISD::BUILD_VECTOR ||
11495         V2.getOperand(1).getOpcode() != ISD::UNDEF ||
11496         V1.getOperand(1).getOpcode() != ISD::UNDEF)
11497       return SDValue();
11498
11499     if (!ISD::isBuildVectorAllZeros(V2.getOperand(0).getNode()))
11500       return SDValue();
11501
11502     // To match the shuffle mask, the first half of the mask should
11503     // be exactly the first vector, and all the rest a splat with the
11504     // first element of the second one.
11505     int NumElems = VT.getVectorNumElements();
11506     for (int i = 0; i < NumElems/2; ++i)
11507       if (!isUndefOrEqual(SVOp->getMaskElt(i), i) ||
11508           !isUndefOrEqual(SVOp->getMaskElt(i+NumElems/2), NumElems))
11509         return SDValue();
11510
11511     // Emit a zeroed vector and insert the desired subvector on its
11512     // first half.
11513     SDValue Zeros = getZeroVector(VT, true /* HasSSE2 */, DAG, dl);
11514     SDValue InsV = Insert128BitVector(Zeros, V1.getOperand(0),
11515                          DAG.getConstant(0, MVT::i32), DAG, dl);
11516     return DCI.CombineTo(N, InsV);
11517   }
11518
11519   return SDValue();
11520 }
11521
11522 /// PerformShuffleCombine - Performs several different shuffle combines.
11523 static SDValue PerformShuffleCombine(SDNode *N, SelectionDAG &DAG,
11524                                      TargetLowering::DAGCombinerInfo &DCI) {
11525   DebugLoc dl = N->getDebugLoc();
11526   EVT VT = N->getValueType(0);
11527
11528   // Don't create instructions with illegal types after legalize types has run.
11529   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
11530   if (!DCI.isBeforeLegalize() && !TLI.isTypeLegal(VT.getVectorElementType()))
11531     return SDValue();
11532
11533   // Only handle pure VECTOR_SHUFFLE nodes.
11534   if (VT.getSizeInBits() == 256 && N->getOpcode() == ISD::VECTOR_SHUFFLE)
11535     return PerformShuffleCombine256(N, DAG, DCI);
11536
11537   // Only handle 128 wide vector from here on.
11538   if (VT.getSizeInBits() != 128)
11539     return SDValue();
11540
11541   // Combine a vector_shuffle that is equal to build_vector load1, load2, load3,
11542   // load4, <0, 1, 2, 3> into a 128-bit load if the load addresses are
11543   // consecutive, non-overlapping, and in the right order.
11544   SmallVector<SDValue, 16> Elts;
11545   for (unsigned i = 0, e = VT.getVectorNumElements(); i != e; ++i)
11546     Elts.push_back(getShuffleScalarElt(N, i, DAG, 0));
11547
11548   return EltsFromConsecutiveLoads(VT, Elts, dl, DAG);
11549 }
11550
11551 /// PerformEXTRACT_VECTOR_ELTCombine - Detect vector gather/scatter index
11552 /// generation and convert it from being a bunch of shuffles and extracts
11553 /// to a simple store and scalar loads to extract the elements.
11554 static SDValue PerformEXTRACT_VECTOR_ELTCombine(SDNode *N, SelectionDAG &DAG,
11555                                                 const TargetLowering &TLI) {
11556   SDValue InputVector = N->getOperand(0);
11557
11558   // Only operate on vectors of 4 elements, where the alternative shuffling
11559   // gets to be more expensive.
11560   if (InputVector.getValueType() != MVT::v4i32)
11561     return SDValue();
11562
11563   // Check whether every use of InputVector is an EXTRACT_VECTOR_ELT with a
11564   // single use which is a sign-extend or zero-extend, and all elements are
11565   // used.
11566   SmallVector<SDNode *, 4> Uses;
11567   unsigned ExtractedElements = 0;
11568   for (SDNode::use_iterator UI = InputVector.getNode()->use_begin(),
11569        UE = InputVector.getNode()->use_end(); UI != UE; ++UI) {
11570     if (UI.getUse().getResNo() != InputVector.getResNo())
11571       return SDValue();
11572
11573     SDNode *Extract = *UI;
11574     if (Extract->getOpcode() != ISD::EXTRACT_VECTOR_ELT)
11575       return SDValue();
11576
11577     if (Extract->getValueType(0) != MVT::i32)
11578       return SDValue();
11579     if (!Extract->hasOneUse())
11580       return SDValue();
11581     if (Extract->use_begin()->getOpcode() != ISD::SIGN_EXTEND &&
11582         Extract->use_begin()->getOpcode() != ISD::ZERO_EXTEND)
11583       return SDValue();
11584     if (!isa<ConstantSDNode>(Extract->getOperand(1)))
11585       return SDValue();
11586
11587     // Record which element was extracted.
11588     ExtractedElements |=
11589       1 << cast<ConstantSDNode>(Extract->getOperand(1))->getZExtValue();
11590
11591     Uses.push_back(Extract);
11592   }
11593
11594   // If not all the elements were used, this may not be worthwhile.
11595   if (ExtractedElements != 15)
11596     return SDValue();
11597
11598   // Ok, we've now decided to do the transformation.
11599   DebugLoc dl = InputVector.getDebugLoc();
11600
11601   // Store the value to a temporary stack slot.
11602   SDValue StackPtr = DAG.CreateStackTemporary(InputVector.getValueType());
11603   SDValue Ch = DAG.getStore(DAG.getEntryNode(), dl, InputVector, StackPtr,
11604                             MachinePointerInfo(), false, false, 0);
11605
11606   // Replace each use (extract) with a load of the appropriate element.
11607   for (SmallVectorImpl<SDNode *>::iterator UI = Uses.begin(),
11608        UE = Uses.end(); UI != UE; ++UI) {
11609     SDNode *Extract = *UI;
11610
11611     // cOMpute the element's address.
11612     SDValue Idx = Extract->getOperand(1);
11613     unsigned EltSize =
11614         InputVector.getValueType().getVectorElementType().getSizeInBits()/8;
11615     uint64_t Offset = EltSize * cast<ConstantSDNode>(Idx)->getZExtValue();
11616     SDValue OffsetVal = DAG.getConstant(Offset, TLI.getPointerTy());
11617
11618     SDValue ScalarAddr = DAG.getNode(ISD::ADD, dl, TLI.getPointerTy(),
11619                                      StackPtr, OffsetVal);
11620
11621     // Load the scalar.
11622     SDValue LoadScalar = DAG.getLoad(Extract->getValueType(0), dl, Ch,
11623                                      ScalarAddr, MachinePointerInfo(),
11624                                      false, false, 0);
11625
11626     // Replace the exact with the load.
11627     DAG.ReplaceAllUsesOfValueWith(SDValue(Extract, 0), LoadScalar);
11628   }
11629
11630   // The replacement was made in place; don't return anything.
11631   return SDValue();
11632 }
11633
11634 /// PerformSELECTCombine - Do target-specific dag combines on SELECT nodes.
11635 static SDValue PerformSELECTCombine(SDNode *N, SelectionDAG &DAG,
11636                                     const X86Subtarget *Subtarget) {
11637   DebugLoc DL = N->getDebugLoc();
11638   SDValue Cond = N->getOperand(0);
11639   // Get the LHS/RHS of the select.
11640   SDValue LHS = N->getOperand(1);
11641   SDValue RHS = N->getOperand(2);
11642
11643   // If we have SSE[12] support, try to form min/max nodes. SSE min/max
11644   // instructions match the semantics of the common C idiom x<y?x:y but not
11645   // x<=y?x:y, because of how they handle negative zero (which can be
11646   // ignored in unsafe-math mode).
11647   if (Subtarget->hasSSE2() &&
11648       (LHS.getValueType() == MVT::f32 || LHS.getValueType() == MVT::f64) &&
11649       Cond.getOpcode() == ISD::SETCC) {
11650     ISD::CondCode CC = cast<CondCodeSDNode>(Cond.getOperand(2))->get();
11651
11652     unsigned Opcode = 0;
11653     // Check for x CC y ? x : y.
11654     if (DAG.isEqualTo(LHS, Cond.getOperand(0)) &&
11655         DAG.isEqualTo(RHS, Cond.getOperand(1))) {
11656       switch (CC) {
11657       default: break;
11658       case ISD::SETULT:
11659         // Converting this to a min would handle NaNs incorrectly, and swapping
11660         // the operands would cause it to handle comparisons between positive
11661         // and negative zero incorrectly.
11662         if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS)) {
11663           if (!UnsafeFPMath &&
11664               !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS)))
11665             break;
11666           std::swap(LHS, RHS);
11667         }
11668         Opcode = X86ISD::FMIN;
11669         break;
11670       case ISD::SETOLE:
11671         // Converting this to a min would handle comparisons between positive
11672         // and negative zero incorrectly.
11673         if (!UnsafeFPMath &&
11674             !DAG.isKnownNeverZero(LHS) && !DAG.isKnownNeverZero(RHS))
11675           break;
11676         Opcode = X86ISD::FMIN;
11677         break;
11678       case ISD::SETULE:
11679         // Converting this to a min would handle both negative zeros and NaNs
11680         // incorrectly, but we can swap the operands to fix both.
11681         std::swap(LHS, RHS);
11682       case ISD::SETOLT:
11683       case ISD::SETLT:
11684       case ISD::SETLE:
11685         Opcode = X86ISD::FMIN;
11686         break;
11687
11688       case ISD::SETOGE:
11689         // Converting this to a max would handle comparisons between positive
11690         // and negative zero incorrectly.
11691         if (!UnsafeFPMath &&
11692             !DAG.isKnownNeverZero(LHS) && !DAG.isKnownNeverZero(LHS))
11693           break;
11694         Opcode = X86ISD::FMAX;
11695         break;
11696       case ISD::SETUGT:
11697         // Converting this to a max would handle NaNs incorrectly, and swapping
11698         // the operands would cause it to handle comparisons between positive
11699         // and negative zero incorrectly.
11700         if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS)) {
11701           if (!UnsafeFPMath &&
11702               !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS)))
11703             break;
11704           std::swap(LHS, RHS);
11705         }
11706         Opcode = X86ISD::FMAX;
11707         break;
11708       case ISD::SETUGE:
11709         // Converting this to a max would handle both negative zeros and NaNs
11710         // incorrectly, but we can swap the operands to fix both.
11711         std::swap(LHS, RHS);
11712       case ISD::SETOGT:
11713       case ISD::SETGT:
11714       case ISD::SETGE:
11715         Opcode = X86ISD::FMAX;
11716         break;
11717       }
11718     // Check for x CC y ? y : x -- a min/max with reversed arms.
11719     } else if (DAG.isEqualTo(LHS, Cond.getOperand(1)) &&
11720                DAG.isEqualTo(RHS, Cond.getOperand(0))) {
11721       switch (CC) {
11722       default: break;
11723       case ISD::SETOGE:
11724         // Converting this to a min would handle comparisons between positive
11725         // and negative zero incorrectly, and swapping the operands would
11726         // cause it to handle NaNs incorrectly.
11727         if (!UnsafeFPMath &&
11728             !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS))) {
11729           if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS))
11730             break;
11731           std::swap(LHS, RHS);
11732         }
11733         Opcode = X86ISD::FMIN;
11734         break;
11735       case ISD::SETUGT:
11736         // Converting this to a min would handle NaNs incorrectly.
11737         if (!UnsafeFPMath &&
11738             (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS)))
11739           break;
11740         Opcode = X86ISD::FMIN;
11741         break;
11742       case ISD::SETUGE:
11743         // Converting this to a min would handle both negative zeros and NaNs
11744         // incorrectly, but we can swap the operands to fix both.
11745         std::swap(LHS, RHS);
11746       case ISD::SETOGT:
11747       case ISD::SETGT:
11748       case ISD::SETGE:
11749         Opcode = X86ISD::FMIN;
11750         break;
11751
11752       case ISD::SETULT:
11753         // Converting this to a max would handle NaNs incorrectly.
11754         if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS))
11755           break;
11756         Opcode = X86ISD::FMAX;
11757         break;
11758       case ISD::SETOLE:
11759         // Converting this to a max would handle comparisons between positive
11760         // and negative zero incorrectly, and swapping the operands would
11761         // cause it to handle NaNs incorrectly.
11762         if (!UnsafeFPMath &&
11763             !DAG.isKnownNeverZero(LHS) && !DAG.isKnownNeverZero(RHS)) {
11764           if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS))
11765             break;
11766           std::swap(LHS, RHS);
11767         }
11768         Opcode = X86ISD::FMAX;
11769         break;
11770       case ISD::SETULE:
11771         // Converting this to a max would handle both negative zeros and NaNs
11772         // incorrectly, but we can swap the operands to fix both.
11773         std::swap(LHS, RHS);
11774       case ISD::SETOLT:
11775       case ISD::SETLT:
11776       case ISD::SETLE:
11777         Opcode = X86ISD::FMAX;
11778         break;
11779       }
11780     }
11781
11782     if (Opcode)
11783       return DAG.getNode(Opcode, DL, N->getValueType(0), LHS, RHS);
11784   }
11785
11786   // If this is a select between two integer constants, try to do some
11787   // optimizations.
11788   if (ConstantSDNode *TrueC = dyn_cast<ConstantSDNode>(LHS)) {
11789     if (ConstantSDNode *FalseC = dyn_cast<ConstantSDNode>(RHS))
11790       // Don't do this for crazy integer types.
11791       if (DAG.getTargetLoweringInfo().isTypeLegal(LHS.getValueType())) {
11792         // If this is efficiently invertible, canonicalize the LHSC/RHSC values
11793         // so that TrueC (the true value) is larger than FalseC.
11794         bool NeedsCondInvert = false;
11795
11796         if (TrueC->getAPIntValue().ult(FalseC->getAPIntValue()) &&
11797             // Efficiently invertible.
11798             (Cond.getOpcode() == ISD::SETCC ||  // setcc -> invertible.
11799              (Cond.getOpcode() == ISD::XOR &&   // xor(X, C) -> invertible.
11800               isa<ConstantSDNode>(Cond.getOperand(1))))) {
11801           NeedsCondInvert = true;
11802           std::swap(TrueC, FalseC);
11803         }
11804
11805         // Optimize C ? 8 : 0 -> zext(C) << 3.  Likewise for any pow2/0.
11806         if (FalseC->getAPIntValue() == 0 &&
11807             TrueC->getAPIntValue().isPowerOf2()) {
11808           if (NeedsCondInvert) // Invert the condition if needed.
11809             Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
11810                                DAG.getConstant(1, Cond.getValueType()));
11811
11812           // Zero extend the condition if needed.
11813           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, LHS.getValueType(), Cond);
11814
11815           unsigned ShAmt = TrueC->getAPIntValue().logBase2();
11816           return DAG.getNode(ISD::SHL, DL, LHS.getValueType(), Cond,
11817                              DAG.getConstant(ShAmt, MVT::i8));
11818         }
11819
11820         // Optimize Cond ? cst+1 : cst -> zext(setcc(C)+cst.
11821         if (FalseC->getAPIntValue()+1 == TrueC->getAPIntValue()) {
11822           if (NeedsCondInvert) // Invert the condition if needed.
11823             Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
11824                                DAG.getConstant(1, Cond.getValueType()));
11825
11826           // Zero extend the condition if needed.
11827           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL,
11828                              FalseC->getValueType(0), Cond);
11829           return DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
11830                              SDValue(FalseC, 0));
11831         }
11832
11833         // Optimize cases that will turn into an LEA instruction.  This requires
11834         // an i32 or i64 and an efficient multiplier (1, 2, 3, 4, 5, 8, 9).
11835         if (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i64) {
11836           uint64_t Diff = TrueC->getZExtValue()-FalseC->getZExtValue();
11837           if (N->getValueType(0) == MVT::i32) Diff = (unsigned)Diff;
11838
11839           bool isFastMultiplier = false;
11840           if (Diff < 10) {
11841             switch ((unsigned char)Diff) {
11842               default: break;
11843               case 1:  // result = add base, cond
11844               case 2:  // result = lea base(    , cond*2)
11845               case 3:  // result = lea base(cond, cond*2)
11846               case 4:  // result = lea base(    , cond*4)
11847               case 5:  // result = lea base(cond, cond*4)
11848               case 8:  // result = lea base(    , cond*8)
11849               case 9:  // result = lea base(cond, cond*8)
11850                 isFastMultiplier = true;
11851                 break;
11852             }
11853           }
11854
11855           if (isFastMultiplier) {
11856             APInt Diff = TrueC->getAPIntValue()-FalseC->getAPIntValue();
11857             if (NeedsCondInvert) // Invert the condition if needed.
11858               Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
11859                                  DAG.getConstant(1, Cond.getValueType()));
11860
11861             // Zero extend the condition if needed.
11862             Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, FalseC->getValueType(0),
11863                                Cond);
11864             // Scale the condition by the difference.
11865             if (Diff != 1)
11866               Cond = DAG.getNode(ISD::MUL, DL, Cond.getValueType(), Cond,
11867                                  DAG.getConstant(Diff, Cond.getValueType()));
11868
11869             // Add the base if non-zero.
11870             if (FalseC->getAPIntValue() != 0)
11871               Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
11872                                  SDValue(FalseC, 0));
11873             return Cond;
11874           }
11875         }
11876       }
11877   }
11878
11879   return SDValue();
11880 }
11881
11882 /// Optimize X86ISD::CMOV [LHS, RHS, CONDCODE (e.g. X86::COND_NE), CONDVAL]
11883 static SDValue PerformCMOVCombine(SDNode *N, SelectionDAG &DAG,
11884                                   TargetLowering::DAGCombinerInfo &DCI) {
11885   DebugLoc DL = N->getDebugLoc();
11886
11887   // If the flag operand isn't dead, don't touch this CMOV.
11888   if (N->getNumValues() == 2 && !SDValue(N, 1).use_empty())
11889     return SDValue();
11890
11891   SDValue FalseOp = N->getOperand(0);
11892   SDValue TrueOp = N->getOperand(1);
11893   X86::CondCode CC = (X86::CondCode)N->getConstantOperandVal(2);
11894   SDValue Cond = N->getOperand(3);
11895   if (CC == X86::COND_E || CC == X86::COND_NE) {
11896     switch (Cond.getOpcode()) {
11897     default: break;
11898     case X86ISD::BSR:
11899     case X86ISD::BSF:
11900       // If operand of BSR / BSF are proven never zero, then ZF cannot be set.
11901       if (DAG.isKnownNeverZero(Cond.getOperand(0)))
11902         return (CC == X86::COND_E) ? FalseOp : TrueOp;
11903     }
11904   }
11905
11906   // If this is a select between two integer constants, try to do some
11907   // optimizations.  Note that the operands are ordered the opposite of SELECT
11908   // operands.
11909   if (ConstantSDNode *TrueC = dyn_cast<ConstantSDNode>(TrueOp)) {
11910     if (ConstantSDNode *FalseC = dyn_cast<ConstantSDNode>(FalseOp)) {
11911       // Canonicalize the TrueC/FalseC values so that TrueC (the true value) is
11912       // larger than FalseC (the false value).
11913       if (TrueC->getAPIntValue().ult(FalseC->getAPIntValue())) {
11914         CC = X86::GetOppositeBranchCondition(CC);
11915         std::swap(TrueC, FalseC);
11916       }
11917
11918       // Optimize C ? 8 : 0 -> zext(setcc(C)) << 3.  Likewise for any pow2/0.
11919       // This is efficient for any integer data type (including i8/i16) and
11920       // shift amount.
11921       if (FalseC->getAPIntValue() == 0 && TrueC->getAPIntValue().isPowerOf2()) {
11922         Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
11923                            DAG.getConstant(CC, MVT::i8), Cond);
11924
11925         // Zero extend the condition if needed.
11926         Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, TrueC->getValueType(0), Cond);
11927
11928         unsigned ShAmt = TrueC->getAPIntValue().logBase2();
11929         Cond = DAG.getNode(ISD::SHL, DL, Cond.getValueType(), Cond,
11930                            DAG.getConstant(ShAmt, MVT::i8));
11931         if (N->getNumValues() == 2)  // Dead flag value?
11932           return DCI.CombineTo(N, Cond, SDValue());
11933         return Cond;
11934       }
11935
11936       // Optimize Cond ? cst+1 : cst -> zext(setcc(C)+cst.  This is efficient
11937       // for any integer data type, including i8/i16.
11938       if (FalseC->getAPIntValue()+1 == TrueC->getAPIntValue()) {
11939         Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
11940                            DAG.getConstant(CC, MVT::i8), Cond);
11941
11942         // Zero extend the condition if needed.
11943         Cond = DAG.getNode(ISD::ZERO_EXTEND, DL,
11944                            FalseC->getValueType(0), Cond);
11945         Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
11946                            SDValue(FalseC, 0));
11947
11948         if (N->getNumValues() == 2)  // Dead flag value?
11949           return DCI.CombineTo(N, Cond, SDValue());
11950         return Cond;
11951       }
11952
11953       // Optimize cases that will turn into an LEA instruction.  This requires
11954       // an i32 or i64 and an efficient multiplier (1, 2, 3, 4, 5, 8, 9).
11955       if (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i64) {
11956         uint64_t Diff = TrueC->getZExtValue()-FalseC->getZExtValue();
11957         if (N->getValueType(0) == MVT::i32) Diff = (unsigned)Diff;
11958
11959         bool isFastMultiplier = false;
11960         if (Diff < 10) {
11961           switch ((unsigned char)Diff) {
11962           default: break;
11963           case 1:  // result = add base, cond
11964           case 2:  // result = lea base(    , cond*2)
11965           case 3:  // result = lea base(cond, cond*2)
11966           case 4:  // result = lea base(    , cond*4)
11967           case 5:  // result = lea base(cond, cond*4)
11968           case 8:  // result = lea base(    , cond*8)
11969           case 9:  // result = lea base(cond, cond*8)
11970             isFastMultiplier = true;
11971             break;
11972           }
11973         }
11974
11975         if (isFastMultiplier) {
11976           APInt Diff = TrueC->getAPIntValue()-FalseC->getAPIntValue();
11977           Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
11978                              DAG.getConstant(CC, MVT::i8), Cond);
11979           // Zero extend the condition if needed.
11980           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, FalseC->getValueType(0),
11981                              Cond);
11982           // Scale the condition by the difference.
11983           if (Diff != 1)
11984             Cond = DAG.getNode(ISD::MUL, DL, Cond.getValueType(), Cond,
11985                                DAG.getConstant(Diff, Cond.getValueType()));
11986
11987           // Add the base if non-zero.
11988           if (FalseC->getAPIntValue() != 0)
11989             Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
11990                                SDValue(FalseC, 0));
11991           if (N->getNumValues() == 2)  // Dead flag value?
11992             return DCI.CombineTo(N, Cond, SDValue());
11993           return Cond;
11994         }
11995       }
11996     }
11997   }
11998   return SDValue();
11999 }
12000
12001
12002 /// PerformMulCombine - Optimize a single multiply with constant into two
12003 /// in order to implement it with two cheaper instructions, e.g.
12004 /// LEA + SHL, LEA + LEA.
12005 static SDValue PerformMulCombine(SDNode *N, SelectionDAG &DAG,
12006                                  TargetLowering::DAGCombinerInfo &DCI) {
12007   if (DCI.isBeforeLegalize() || DCI.isCalledByLegalizer())
12008     return SDValue();
12009
12010   EVT VT = N->getValueType(0);
12011   if (VT != MVT::i64)
12012     return SDValue();
12013
12014   ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(1));
12015   if (!C)
12016     return SDValue();
12017   uint64_t MulAmt = C->getZExtValue();
12018   if (isPowerOf2_64(MulAmt) || MulAmt == 3 || MulAmt == 5 || MulAmt == 9)
12019     return SDValue();
12020
12021   uint64_t MulAmt1 = 0;
12022   uint64_t MulAmt2 = 0;
12023   if ((MulAmt % 9) == 0) {
12024     MulAmt1 = 9;
12025     MulAmt2 = MulAmt / 9;
12026   } else if ((MulAmt % 5) == 0) {
12027     MulAmt1 = 5;
12028     MulAmt2 = MulAmt / 5;
12029   } else if ((MulAmt % 3) == 0) {
12030     MulAmt1 = 3;
12031     MulAmt2 = MulAmt / 3;
12032   }
12033   if (MulAmt2 &&
12034       (isPowerOf2_64(MulAmt2) || MulAmt2 == 3 || MulAmt2 == 5 || MulAmt2 == 9)){
12035     DebugLoc DL = N->getDebugLoc();
12036
12037     if (isPowerOf2_64(MulAmt2) &&
12038         !(N->hasOneUse() && N->use_begin()->getOpcode() == ISD::ADD))
12039       // If second multiplifer is pow2, issue it first. We want the multiply by
12040       // 3, 5, or 9 to be folded into the addressing mode unless the lone use
12041       // is an add.
12042       std::swap(MulAmt1, MulAmt2);
12043
12044     SDValue NewMul;
12045     if (isPowerOf2_64(MulAmt1))
12046       NewMul = DAG.getNode(ISD::SHL, DL, VT, N->getOperand(0),
12047                            DAG.getConstant(Log2_64(MulAmt1), MVT::i8));
12048     else
12049       NewMul = DAG.getNode(X86ISD::MUL_IMM, DL, VT, N->getOperand(0),
12050                            DAG.getConstant(MulAmt1, VT));
12051
12052     if (isPowerOf2_64(MulAmt2))
12053       NewMul = DAG.getNode(ISD::SHL, DL, VT, NewMul,
12054                            DAG.getConstant(Log2_64(MulAmt2), MVT::i8));
12055     else
12056       NewMul = DAG.getNode(X86ISD::MUL_IMM, DL, VT, NewMul,
12057                            DAG.getConstant(MulAmt2, VT));
12058
12059     // Do not add new nodes to DAG combiner worklist.
12060     DCI.CombineTo(N, NewMul, false);
12061   }
12062   return SDValue();
12063 }
12064
12065 static SDValue PerformSHLCombine(SDNode *N, SelectionDAG &DAG) {
12066   SDValue N0 = N->getOperand(0);
12067   SDValue N1 = N->getOperand(1);
12068   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
12069   EVT VT = N0.getValueType();
12070
12071   // fold (shl (and (setcc_c), c1), c2) -> (and setcc_c, (c1 << c2))
12072   // since the result of setcc_c is all zero's or all ones.
12073   if (N1C && N0.getOpcode() == ISD::AND &&
12074       N0.getOperand(1).getOpcode() == ISD::Constant) {
12075     SDValue N00 = N0.getOperand(0);
12076     if (N00.getOpcode() == X86ISD::SETCC_CARRY ||
12077         ((N00.getOpcode() == ISD::ANY_EXTEND ||
12078           N00.getOpcode() == ISD::ZERO_EXTEND) &&
12079          N00.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY)) {
12080       APInt Mask = cast<ConstantSDNode>(N0.getOperand(1))->getAPIntValue();
12081       APInt ShAmt = N1C->getAPIntValue();
12082       Mask = Mask.shl(ShAmt);
12083       if (Mask != 0)
12084         return DAG.getNode(ISD::AND, N->getDebugLoc(), VT,
12085                            N00, DAG.getConstant(Mask, VT));
12086     }
12087   }
12088
12089   return SDValue();
12090 }
12091
12092 /// PerformShiftCombine - Transforms vector shift nodes to use vector shifts
12093 ///                       when possible.
12094 static SDValue PerformShiftCombine(SDNode* N, SelectionDAG &DAG,
12095                                    const X86Subtarget *Subtarget) {
12096   EVT VT = N->getValueType(0);
12097   if (!VT.isVector() && VT.isInteger() &&
12098       N->getOpcode() == ISD::SHL)
12099     return PerformSHLCombine(N, DAG);
12100
12101   // On X86 with SSE2 support, we can transform this to a vector shift if
12102   // all elements are shifted by the same amount.  We can't do this in legalize
12103   // because the a constant vector is typically transformed to a constant pool
12104   // so we have no knowledge of the shift amount.
12105   if (!Subtarget->hasSSE2())
12106     return SDValue();
12107
12108   if (VT != MVT::v2i64 && VT != MVT::v4i32 && VT != MVT::v8i16)
12109     return SDValue();
12110
12111   SDValue ShAmtOp = N->getOperand(1);
12112   EVT EltVT = VT.getVectorElementType();
12113   DebugLoc DL = N->getDebugLoc();
12114   SDValue BaseShAmt = SDValue();
12115   if (ShAmtOp.getOpcode() == ISD::BUILD_VECTOR) {
12116     unsigned NumElts = VT.getVectorNumElements();
12117     unsigned i = 0;
12118     for (; i != NumElts; ++i) {
12119       SDValue Arg = ShAmtOp.getOperand(i);
12120       if (Arg.getOpcode() == ISD::UNDEF) continue;
12121       BaseShAmt = Arg;
12122       break;
12123     }
12124     for (; i != NumElts; ++i) {
12125       SDValue Arg = ShAmtOp.getOperand(i);
12126       if (Arg.getOpcode() == ISD::UNDEF) continue;
12127       if (Arg != BaseShAmt) {
12128         return SDValue();
12129       }
12130     }
12131   } else if (ShAmtOp.getOpcode() == ISD::VECTOR_SHUFFLE &&
12132              cast<ShuffleVectorSDNode>(ShAmtOp)->isSplat()) {
12133     SDValue InVec = ShAmtOp.getOperand(0);
12134     if (InVec.getOpcode() == ISD::BUILD_VECTOR) {
12135       unsigned NumElts = InVec.getValueType().getVectorNumElements();
12136       unsigned i = 0;
12137       for (; i != NumElts; ++i) {
12138         SDValue Arg = InVec.getOperand(i);
12139         if (Arg.getOpcode() == ISD::UNDEF) continue;
12140         BaseShAmt = Arg;
12141         break;
12142       }
12143     } else if (InVec.getOpcode() == ISD::INSERT_VECTOR_ELT) {
12144        if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(InVec.getOperand(2))) {
12145          unsigned SplatIdx= cast<ShuffleVectorSDNode>(ShAmtOp)->getSplatIndex();
12146          if (C->getZExtValue() == SplatIdx)
12147            BaseShAmt = InVec.getOperand(1);
12148        }
12149     }
12150     if (BaseShAmt.getNode() == 0)
12151       BaseShAmt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, EltVT, ShAmtOp,
12152                               DAG.getIntPtrConstant(0));
12153   } else
12154     return SDValue();
12155
12156   // The shift amount is an i32.
12157   if (EltVT.bitsGT(MVT::i32))
12158     BaseShAmt = DAG.getNode(ISD::TRUNCATE, DL, MVT::i32, BaseShAmt);
12159   else if (EltVT.bitsLT(MVT::i32))
12160     BaseShAmt = DAG.getNode(ISD::ZERO_EXTEND, DL, MVT::i32, BaseShAmt);
12161
12162   // The shift amount is identical so we can do a vector shift.
12163   SDValue  ValOp = N->getOperand(0);
12164   switch (N->getOpcode()) {
12165   default:
12166     llvm_unreachable("Unknown shift opcode!");
12167     break;
12168   case ISD::SHL:
12169     if (VT == MVT::v2i64)
12170       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
12171                          DAG.getConstant(Intrinsic::x86_sse2_pslli_q, MVT::i32),
12172                          ValOp, BaseShAmt);
12173     if (VT == MVT::v4i32)
12174       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
12175                          DAG.getConstant(Intrinsic::x86_sse2_pslli_d, MVT::i32),
12176                          ValOp, BaseShAmt);
12177     if (VT == MVT::v8i16)
12178       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
12179                          DAG.getConstant(Intrinsic::x86_sse2_pslli_w, MVT::i32),
12180                          ValOp, BaseShAmt);
12181     break;
12182   case ISD::SRA:
12183     if (VT == MVT::v4i32)
12184       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
12185                          DAG.getConstant(Intrinsic::x86_sse2_psrai_d, MVT::i32),
12186                          ValOp, BaseShAmt);
12187     if (VT == MVT::v8i16)
12188       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
12189                          DAG.getConstant(Intrinsic::x86_sse2_psrai_w, MVT::i32),
12190                          ValOp, BaseShAmt);
12191     break;
12192   case ISD::SRL:
12193     if (VT == MVT::v2i64)
12194       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
12195                          DAG.getConstant(Intrinsic::x86_sse2_psrli_q, MVT::i32),
12196                          ValOp, BaseShAmt);
12197     if (VT == MVT::v4i32)
12198       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
12199                          DAG.getConstant(Intrinsic::x86_sse2_psrli_d, MVT::i32),
12200                          ValOp, BaseShAmt);
12201     if (VT ==  MVT::v8i16)
12202       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
12203                          DAG.getConstant(Intrinsic::x86_sse2_psrli_w, MVT::i32),
12204                          ValOp, BaseShAmt);
12205     break;
12206   }
12207   return SDValue();
12208 }
12209
12210
12211 // CMPEQCombine - Recognize the distinctive  (AND (setcc ...) (setcc ..))
12212 // where both setccs reference the same FP CMP, and rewrite for CMPEQSS
12213 // and friends.  Likewise for OR -> CMPNEQSS.
12214 static SDValue CMPEQCombine(SDNode *N, SelectionDAG &DAG,
12215                             TargetLowering::DAGCombinerInfo &DCI,
12216                             const X86Subtarget *Subtarget) {
12217   unsigned opcode;
12218
12219   // SSE1 supports CMP{eq|ne}SS, and SSE2 added CMP{eq|ne}SD, but
12220   // we're requiring SSE2 for both.
12221   if (Subtarget->hasSSE2() && isAndOrOfSetCCs(SDValue(N, 0U), opcode)) {
12222     SDValue N0 = N->getOperand(0);
12223     SDValue N1 = N->getOperand(1);
12224     SDValue CMP0 = N0->getOperand(1);
12225     SDValue CMP1 = N1->getOperand(1);
12226     DebugLoc DL = N->getDebugLoc();
12227
12228     // The SETCCs should both refer to the same CMP.
12229     if (CMP0.getOpcode() != X86ISD::CMP || CMP0 != CMP1)
12230       return SDValue();
12231
12232     SDValue CMP00 = CMP0->getOperand(0);
12233     SDValue CMP01 = CMP0->getOperand(1);
12234     EVT     VT    = CMP00.getValueType();
12235
12236     if (VT == MVT::f32 || VT == MVT::f64) {
12237       bool ExpectingFlags = false;
12238       // Check for any users that want flags:
12239       for (SDNode::use_iterator UI = N->use_begin(),
12240              UE = N->use_end();
12241            !ExpectingFlags && UI != UE; ++UI)
12242         switch (UI->getOpcode()) {
12243         default:
12244         case ISD::BR_CC:
12245         case ISD::BRCOND:
12246         case ISD::SELECT:
12247           ExpectingFlags = true;
12248           break;
12249         case ISD::CopyToReg:
12250         case ISD::SIGN_EXTEND:
12251         case ISD::ZERO_EXTEND:
12252         case ISD::ANY_EXTEND:
12253           break;
12254         }
12255
12256       if (!ExpectingFlags) {
12257         enum X86::CondCode cc0 = (enum X86::CondCode)N0.getConstantOperandVal(0);
12258         enum X86::CondCode cc1 = (enum X86::CondCode)N1.getConstantOperandVal(0);
12259
12260         if (cc1 == X86::COND_E || cc1 == X86::COND_NE) {
12261           X86::CondCode tmp = cc0;
12262           cc0 = cc1;
12263           cc1 = tmp;
12264         }
12265
12266         if ((cc0 == X86::COND_E  && cc1 == X86::COND_NP) ||
12267             (cc0 == X86::COND_NE && cc1 == X86::COND_P)) {
12268           bool is64BitFP = (CMP00.getValueType() == MVT::f64);
12269           X86ISD::NodeType NTOperator = is64BitFP ?
12270             X86ISD::FSETCCsd : X86ISD::FSETCCss;
12271           // FIXME: need symbolic constants for these magic numbers.
12272           // See X86ATTInstPrinter.cpp:printSSECC().
12273           unsigned x86cc = (cc0 == X86::COND_E) ? 0 : 4;
12274           SDValue OnesOrZeroesF = DAG.getNode(NTOperator, DL, MVT::f32, CMP00, CMP01,
12275                                               DAG.getConstant(x86cc, MVT::i8));
12276           SDValue OnesOrZeroesI = DAG.getNode(ISD::BITCAST, DL, MVT::i32,
12277                                               OnesOrZeroesF);
12278           SDValue ANDed = DAG.getNode(ISD::AND, DL, MVT::i32, OnesOrZeroesI,
12279                                       DAG.getConstant(1, MVT::i32));
12280           SDValue OneBitOfTruth = DAG.getNode(ISD::TRUNCATE, DL, MVT::i8, ANDed);
12281           return OneBitOfTruth;
12282         }
12283       }
12284     }
12285   }
12286   return SDValue();
12287 }
12288
12289 /// CanFoldXORWithAllOnes - Test whether the XOR operand is a AllOnes vector
12290 /// so it can be folded inside ANDNP.
12291 static bool CanFoldXORWithAllOnes(const SDNode *N) {
12292   EVT VT = N->getValueType(0);
12293
12294   // Match direct AllOnes for 128 and 256-bit vectors
12295   if (ISD::isBuildVectorAllOnes(N))
12296     return true;
12297
12298   // Look through a bit convert.
12299   if (N->getOpcode() == ISD::BITCAST)
12300     N = N->getOperand(0).getNode();
12301
12302   // Sometimes the operand may come from a insert_subvector building a 256-bit
12303   // allones vector
12304   SDValue V1 = N->getOperand(0);
12305   SDValue V2 = N->getOperand(1);
12306
12307   if (VT.getSizeInBits() == 256 &&
12308       N->getOpcode() == ISD::INSERT_SUBVECTOR &&
12309       V1.getOpcode() == ISD::INSERT_SUBVECTOR &&
12310       V1.getOperand(0).getOpcode() == ISD::UNDEF &&
12311       ISD::isBuildVectorAllOnes(V1.getOperand(1).getNode()) &&
12312       ISD::isBuildVectorAllOnes(V2.getNode()))
12313     return true;
12314
12315   return false;
12316 }
12317
12318 static SDValue PerformAndCombine(SDNode *N, SelectionDAG &DAG,
12319                                  TargetLowering::DAGCombinerInfo &DCI,
12320                                  const X86Subtarget *Subtarget) {
12321   if (DCI.isBeforeLegalizeOps())
12322     return SDValue();
12323
12324   SDValue R = CMPEQCombine(N, DAG, DCI, Subtarget);
12325   if (R.getNode())
12326     return R;
12327
12328   // Want to form ANDNP nodes:
12329   // 1) In the hopes of then easily combining them with OR and AND nodes
12330   //    to form PBLEND/PSIGN.
12331   // 2) To match ANDN packed intrinsics
12332   EVT VT = N->getValueType(0);
12333   if (VT != MVT::v2i64 && VT != MVT::v4i64)
12334     return SDValue();
12335
12336   SDValue N0 = N->getOperand(0);
12337   SDValue N1 = N->getOperand(1);
12338   DebugLoc DL = N->getDebugLoc();
12339
12340   // Check LHS for vnot
12341   if (N0.getOpcode() == ISD::XOR &&
12342       //ISD::isBuildVectorAllOnes(N0.getOperand(1).getNode()))
12343       CanFoldXORWithAllOnes(N0.getOperand(1).getNode()))
12344     return DAG.getNode(X86ISD::ANDNP, DL, VT, N0.getOperand(0), N1);
12345
12346   // Check RHS for vnot
12347   if (N1.getOpcode() == ISD::XOR &&
12348       //ISD::isBuildVectorAllOnes(N1.getOperand(1).getNode()))
12349       CanFoldXORWithAllOnes(N1.getOperand(1).getNode()))
12350     return DAG.getNode(X86ISD::ANDNP, DL, VT, N1.getOperand(0), N0);
12351
12352   return SDValue();
12353 }
12354
12355 static SDValue PerformOrCombine(SDNode *N, SelectionDAG &DAG,
12356                                 TargetLowering::DAGCombinerInfo &DCI,
12357                                 const X86Subtarget *Subtarget) {
12358   if (DCI.isBeforeLegalizeOps())
12359     return SDValue();
12360
12361   SDValue R = CMPEQCombine(N, DAG, DCI, Subtarget);
12362   if (R.getNode())
12363     return R;
12364
12365   EVT VT = N->getValueType(0);
12366   if (VT != MVT::i16 && VT != MVT::i32 && VT != MVT::i64 && VT != MVT::v2i64)
12367     return SDValue();
12368
12369   SDValue N0 = N->getOperand(0);
12370   SDValue N1 = N->getOperand(1);
12371
12372   // look for psign/blend
12373   if (Subtarget->hasSSSE3()) {
12374     if (VT == MVT::v2i64) {
12375       // Canonicalize pandn to RHS
12376       if (N0.getOpcode() == X86ISD::ANDNP)
12377         std::swap(N0, N1);
12378       // or (and (m, x), (pandn m, y))
12379       if (N0.getOpcode() == ISD::AND && N1.getOpcode() == X86ISD::ANDNP) {
12380         SDValue Mask = N1.getOperand(0);
12381         SDValue X    = N1.getOperand(1);
12382         SDValue Y;
12383         if (N0.getOperand(0) == Mask)
12384           Y = N0.getOperand(1);
12385         if (N0.getOperand(1) == Mask)
12386           Y = N0.getOperand(0);
12387
12388         // Check to see if the mask appeared in both the AND and ANDNP and
12389         if (!Y.getNode())
12390           return SDValue();
12391
12392         // Validate that X, Y, and Mask are BIT_CONVERTS, and see through them.
12393         if (Mask.getOpcode() != ISD::BITCAST ||
12394             X.getOpcode() != ISD::BITCAST ||
12395             Y.getOpcode() != ISD::BITCAST)
12396           return SDValue();
12397
12398         // Look through mask bitcast.
12399         Mask = Mask.getOperand(0);
12400         EVT MaskVT = Mask.getValueType();
12401
12402         // Validate that the Mask operand is a vector sra node.  The sra node
12403         // will be an intrinsic.
12404         if (Mask.getOpcode() != ISD::INTRINSIC_WO_CHAIN)
12405           return SDValue();
12406
12407         // FIXME: what to do for bytes, since there is a psignb/pblendvb, but
12408         // there is no psrai.b
12409         switch (cast<ConstantSDNode>(Mask.getOperand(0))->getZExtValue()) {
12410         case Intrinsic::x86_sse2_psrai_w:
12411         case Intrinsic::x86_sse2_psrai_d:
12412           break;
12413         default: return SDValue();
12414         }
12415
12416         // Check that the SRA is all signbits.
12417         SDValue SraC = Mask.getOperand(2);
12418         unsigned SraAmt  = cast<ConstantSDNode>(SraC)->getZExtValue();
12419         unsigned EltBits = MaskVT.getVectorElementType().getSizeInBits();
12420         if ((SraAmt + 1) != EltBits)
12421           return SDValue();
12422
12423         DebugLoc DL = N->getDebugLoc();
12424
12425         // Now we know we at least have a plendvb with the mask val.  See if
12426         // we can form a psignb/w/d.
12427         // psign = x.type == y.type == mask.type && y = sub(0, x);
12428         X = X.getOperand(0);
12429         Y = Y.getOperand(0);
12430         if (Y.getOpcode() == ISD::SUB && Y.getOperand(1) == X &&
12431             ISD::isBuildVectorAllZeros(Y.getOperand(0).getNode()) &&
12432             X.getValueType() == MaskVT && X.getValueType() == Y.getValueType()){
12433           unsigned Opc = 0;
12434           switch (EltBits) {
12435           case 8: Opc = X86ISD::PSIGNB; break;
12436           case 16: Opc = X86ISD::PSIGNW; break;
12437           case 32: Opc = X86ISD::PSIGND; break;
12438           default: break;
12439           }
12440           if (Opc) {
12441             SDValue Sign = DAG.getNode(Opc, DL, MaskVT, X, Mask.getOperand(1));
12442             return DAG.getNode(ISD::BITCAST, DL, MVT::v2i64, Sign);
12443           }
12444         }
12445         // PBLENDVB only available on SSE 4.1
12446         if (!Subtarget->hasSSE41())
12447           return SDValue();
12448
12449         X = DAG.getNode(ISD::BITCAST, DL, MVT::v16i8, X);
12450         Y = DAG.getNode(ISD::BITCAST, DL, MVT::v16i8, Y);
12451         Mask = DAG.getNode(ISD::BITCAST, DL, MVT::v16i8, Mask);
12452         Mask = DAG.getNode(X86ISD::PBLENDVB, DL, MVT::v16i8, X, Y, Mask);
12453         return DAG.getNode(ISD::BITCAST, DL, MVT::v2i64, Mask);
12454       }
12455     }
12456   }
12457
12458   // fold (or (x << c) | (y >> (64 - c))) ==> (shld64 x, y, c)
12459   if (N0.getOpcode() == ISD::SRL && N1.getOpcode() == ISD::SHL)
12460     std::swap(N0, N1);
12461   if (N0.getOpcode() != ISD::SHL || N1.getOpcode() != ISD::SRL)
12462     return SDValue();
12463   if (!N0.hasOneUse() || !N1.hasOneUse())
12464     return SDValue();
12465
12466   SDValue ShAmt0 = N0.getOperand(1);
12467   if (ShAmt0.getValueType() != MVT::i8)
12468     return SDValue();
12469   SDValue ShAmt1 = N1.getOperand(1);
12470   if (ShAmt1.getValueType() != MVT::i8)
12471     return SDValue();
12472   if (ShAmt0.getOpcode() == ISD::TRUNCATE)
12473     ShAmt0 = ShAmt0.getOperand(0);
12474   if (ShAmt1.getOpcode() == ISD::TRUNCATE)
12475     ShAmt1 = ShAmt1.getOperand(0);
12476
12477   DebugLoc DL = N->getDebugLoc();
12478   unsigned Opc = X86ISD::SHLD;
12479   SDValue Op0 = N0.getOperand(0);
12480   SDValue Op1 = N1.getOperand(0);
12481   if (ShAmt0.getOpcode() == ISD::SUB) {
12482     Opc = X86ISD::SHRD;
12483     std::swap(Op0, Op1);
12484     std::swap(ShAmt0, ShAmt1);
12485   }
12486
12487   unsigned Bits = VT.getSizeInBits();
12488   if (ShAmt1.getOpcode() == ISD::SUB) {
12489     SDValue Sum = ShAmt1.getOperand(0);
12490     if (ConstantSDNode *SumC = dyn_cast<ConstantSDNode>(Sum)) {
12491       SDValue ShAmt1Op1 = ShAmt1.getOperand(1);
12492       if (ShAmt1Op1.getNode()->getOpcode() == ISD::TRUNCATE)
12493         ShAmt1Op1 = ShAmt1Op1.getOperand(0);
12494       if (SumC->getSExtValue() == Bits && ShAmt1Op1 == ShAmt0)
12495         return DAG.getNode(Opc, DL, VT,
12496                            Op0, Op1,
12497                            DAG.getNode(ISD::TRUNCATE, DL,
12498                                        MVT::i8, ShAmt0));
12499     }
12500   } else if (ConstantSDNode *ShAmt1C = dyn_cast<ConstantSDNode>(ShAmt1)) {
12501     ConstantSDNode *ShAmt0C = dyn_cast<ConstantSDNode>(ShAmt0);
12502     if (ShAmt0C &&
12503         ShAmt0C->getSExtValue() + ShAmt1C->getSExtValue() == Bits)
12504       return DAG.getNode(Opc, DL, VT,
12505                          N0.getOperand(0), N1.getOperand(0),
12506                          DAG.getNode(ISD::TRUNCATE, DL,
12507                                        MVT::i8, ShAmt0));
12508   }
12509
12510   return SDValue();
12511 }
12512
12513 /// PerformSTORECombine - Do target-specific dag combines on STORE nodes.
12514 static SDValue PerformSTORECombine(SDNode *N, SelectionDAG &DAG,
12515                                    const X86Subtarget *Subtarget) {
12516   // Turn load->store of MMX types into GPR load/stores.  This avoids clobbering
12517   // the FP state in cases where an emms may be missing.
12518   // A preferable solution to the general problem is to figure out the right
12519   // places to insert EMMS.  This qualifies as a quick hack.
12520
12521   // Similarly, turn load->store of i64 into double load/stores in 32-bit mode.
12522   StoreSDNode *St = cast<StoreSDNode>(N);
12523   EVT VT = St->getValue().getValueType();
12524   if (VT.getSizeInBits() != 64)
12525     return SDValue();
12526
12527   const Function *F = DAG.getMachineFunction().getFunction();
12528   bool NoImplicitFloatOps = F->hasFnAttr(Attribute::NoImplicitFloat);
12529   bool F64IsLegal = !UseSoftFloat && !NoImplicitFloatOps
12530     && Subtarget->hasSSE2();
12531   if ((VT.isVector() ||
12532        (VT == MVT::i64 && F64IsLegal && !Subtarget->is64Bit())) &&
12533       isa<LoadSDNode>(St->getValue()) &&
12534       !cast<LoadSDNode>(St->getValue())->isVolatile() &&
12535       St->getChain().hasOneUse() && !St->isVolatile()) {
12536     SDNode* LdVal = St->getValue().getNode();
12537     LoadSDNode *Ld = 0;
12538     int TokenFactorIndex = -1;
12539     SmallVector<SDValue, 8> Ops;
12540     SDNode* ChainVal = St->getChain().getNode();
12541     // Must be a store of a load.  We currently handle two cases:  the load
12542     // is a direct child, and it's under an intervening TokenFactor.  It is
12543     // possible to dig deeper under nested TokenFactors.
12544     if (ChainVal == LdVal)
12545       Ld = cast<LoadSDNode>(St->getChain());
12546     else if (St->getValue().hasOneUse() &&
12547              ChainVal->getOpcode() == ISD::TokenFactor) {
12548       for (unsigned i=0, e = ChainVal->getNumOperands(); i != e; ++i) {
12549         if (ChainVal->getOperand(i).getNode() == LdVal) {
12550           TokenFactorIndex = i;
12551           Ld = cast<LoadSDNode>(St->getValue());
12552         } else
12553           Ops.push_back(ChainVal->getOperand(i));
12554       }
12555     }
12556
12557     if (!Ld || !ISD::isNormalLoad(Ld))
12558       return SDValue();
12559
12560     // If this is not the MMX case, i.e. we are just turning i64 load/store
12561     // into f64 load/store, avoid the transformation if there are multiple
12562     // uses of the loaded value.
12563     if (!VT.isVector() && !Ld->hasNUsesOfValue(1, 0))
12564       return SDValue();
12565
12566     DebugLoc LdDL = Ld->getDebugLoc();
12567     DebugLoc StDL = N->getDebugLoc();
12568     // If we are a 64-bit capable x86, lower to a single movq load/store pair.
12569     // Otherwise, if it's legal to use f64 SSE instructions, use f64 load/store
12570     // pair instead.
12571     if (Subtarget->is64Bit() || F64IsLegal) {
12572       EVT LdVT = Subtarget->is64Bit() ? MVT::i64 : MVT::f64;
12573       SDValue NewLd = DAG.getLoad(LdVT, LdDL, Ld->getChain(), Ld->getBasePtr(),
12574                                   Ld->getPointerInfo(), Ld->isVolatile(),
12575                                   Ld->isNonTemporal(), Ld->getAlignment());
12576       SDValue NewChain = NewLd.getValue(1);
12577       if (TokenFactorIndex != -1) {
12578         Ops.push_back(NewChain);
12579         NewChain = DAG.getNode(ISD::TokenFactor, LdDL, MVT::Other, &Ops[0],
12580                                Ops.size());
12581       }
12582       return DAG.getStore(NewChain, StDL, NewLd, St->getBasePtr(),
12583                           St->getPointerInfo(),
12584                           St->isVolatile(), St->isNonTemporal(),
12585                           St->getAlignment());
12586     }
12587
12588     // Otherwise, lower to two pairs of 32-bit loads / stores.
12589     SDValue LoAddr = Ld->getBasePtr();
12590     SDValue HiAddr = DAG.getNode(ISD::ADD, LdDL, MVT::i32, LoAddr,
12591                                  DAG.getConstant(4, MVT::i32));
12592
12593     SDValue LoLd = DAG.getLoad(MVT::i32, LdDL, Ld->getChain(), LoAddr,
12594                                Ld->getPointerInfo(),
12595                                Ld->isVolatile(), Ld->isNonTemporal(),
12596                                Ld->getAlignment());
12597     SDValue HiLd = DAG.getLoad(MVT::i32, LdDL, Ld->getChain(), HiAddr,
12598                                Ld->getPointerInfo().getWithOffset(4),
12599                                Ld->isVolatile(), Ld->isNonTemporal(),
12600                                MinAlign(Ld->getAlignment(), 4));
12601
12602     SDValue NewChain = LoLd.getValue(1);
12603     if (TokenFactorIndex != -1) {
12604       Ops.push_back(LoLd);
12605       Ops.push_back(HiLd);
12606       NewChain = DAG.getNode(ISD::TokenFactor, LdDL, MVT::Other, &Ops[0],
12607                              Ops.size());
12608     }
12609
12610     LoAddr = St->getBasePtr();
12611     HiAddr = DAG.getNode(ISD::ADD, StDL, MVT::i32, LoAddr,
12612                          DAG.getConstant(4, MVT::i32));
12613
12614     SDValue LoSt = DAG.getStore(NewChain, StDL, LoLd, LoAddr,
12615                                 St->getPointerInfo(),
12616                                 St->isVolatile(), St->isNonTemporal(),
12617                                 St->getAlignment());
12618     SDValue HiSt = DAG.getStore(NewChain, StDL, HiLd, HiAddr,
12619                                 St->getPointerInfo().getWithOffset(4),
12620                                 St->isVolatile(),
12621                                 St->isNonTemporal(),
12622                                 MinAlign(St->getAlignment(), 4));
12623     return DAG.getNode(ISD::TokenFactor, StDL, MVT::Other, LoSt, HiSt);
12624   }
12625   return SDValue();
12626 }
12627
12628 /// PerformFORCombine - Do target-specific dag combines on X86ISD::FOR and
12629 /// X86ISD::FXOR nodes.
12630 static SDValue PerformFORCombine(SDNode *N, SelectionDAG &DAG) {
12631   assert(N->getOpcode() == X86ISD::FOR || N->getOpcode() == X86ISD::FXOR);
12632   // F[X]OR(0.0, x) -> x
12633   // F[X]OR(x, 0.0) -> x
12634   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
12635     if (C->getValueAPF().isPosZero())
12636       return N->getOperand(1);
12637   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
12638     if (C->getValueAPF().isPosZero())
12639       return N->getOperand(0);
12640   return SDValue();
12641 }
12642
12643 /// PerformFANDCombine - Do target-specific dag combines on X86ISD::FAND nodes.
12644 static SDValue PerformFANDCombine(SDNode *N, SelectionDAG &DAG) {
12645   // FAND(0.0, x) -> 0.0
12646   // FAND(x, 0.0) -> 0.0
12647   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
12648     if (C->getValueAPF().isPosZero())
12649       return N->getOperand(0);
12650   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
12651     if (C->getValueAPF().isPosZero())
12652       return N->getOperand(1);
12653   return SDValue();
12654 }
12655
12656 static SDValue PerformBTCombine(SDNode *N,
12657                                 SelectionDAG &DAG,
12658                                 TargetLowering::DAGCombinerInfo &DCI) {
12659   // BT ignores high bits in the bit index operand.
12660   SDValue Op1 = N->getOperand(1);
12661   if (Op1.hasOneUse()) {
12662     unsigned BitWidth = Op1.getValueSizeInBits();
12663     APInt DemandedMask = APInt::getLowBitsSet(BitWidth, Log2_32(BitWidth));
12664     APInt KnownZero, KnownOne;
12665     TargetLowering::TargetLoweringOpt TLO(DAG, !DCI.isBeforeLegalize(),
12666                                           !DCI.isBeforeLegalizeOps());
12667     const TargetLowering &TLI = DAG.getTargetLoweringInfo();
12668     if (TLO.ShrinkDemandedConstant(Op1, DemandedMask) ||
12669         TLI.SimplifyDemandedBits(Op1, DemandedMask, KnownZero, KnownOne, TLO))
12670       DCI.CommitTargetLoweringOpt(TLO);
12671   }
12672   return SDValue();
12673 }
12674
12675 static SDValue PerformVZEXT_MOVLCombine(SDNode *N, SelectionDAG &DAG) {
12676   SDValue Op = N->getOperand(0);
12677   if (Op.getOpcode() == ISD::BITCAST)
12678     Op = Op.getOperand(0);
12679   EVT VT = N->getValueType(0), OpVT = Op.getValueType();
12680   if (Op.getOpcode() == X86ISD::VZEXT_LOAD &&
12681       VT.getVectorElementType().getSizeInBits() ==
12682       OpVT.getVectorElementType().getSizeInBits()) {
12683     return DAG.getNode(ISD::BITCAST, N->getDebugLoc(), VT, Op);
12684   }
12685   return SDValue();
12686 }
12687
12688 static SDValue PerformZExtCombine(SDNode *N, SelectionDAG &DAG) {
12689   // (i32 zext (and (i8  x86isd::setcc_carry), 1)) ->
12690   //           (and (i32 x86isd::setcc_carry), 1)
12691   // This eliminates the zext. This transformation is necessary because
12692   // ISD::SETCC is always legalized to i8.
12693   DebugLoc dl = N->getDebugLoc();
12694   SDValue N0 = N->getOperand(0);
12695   EVT VT = N->getValueType(0);
12696   if (N0.getOpcode() == ISD::AND &&
12697       N0.hasOneUse() &&
12698       N0.getOperand(0).hasOneUse()) {
12699     SDValue N00 = N0.getOperand(0);
12700     if (N00.getOpcode() != X86ISD::SETCC_CARRY)
12701       return SDValue();
12702     ConstantSDNode *C = dyn_cast<ConstantSDNode>(N0.getOperand(1));
12703     if (!C || C->getZExtValue() != 1)
12704       return SDValue();
12705     return DAG.getNode(ISD::AND, dl, VT,
12706                        DAG.getNode(X86ISD::SETCC_CARRY, dl, VT,
12707                                    N00.getOperand(0), N00.getOperand(1)),
12708                        DAG.getConstant(1, VT));
12709   }
12710
12711   return SDValue();
12712 }
12713
12714 // Optimize  RES = X86ISD::SETCC CONDCODE, EFLAG_INPUT
12715 static SDValue PerformSETCCCombine(SDNode *N, SelectionDAG &DAG) {
12716   unsigned X86CC = N->getConstantOperandVal(0);
12717   SDValue EFLAG = N->getOperand(1);
12718   DebugLoc DL = N->getDebugLoc();
12719
12720   // Materialize "setb reg" as "sbb reg,reg", since it can be extended without
12721   // a zext and produces an all-ones bit which is more useful than 0/1 in some
12722   // cases.
12723   if (X86CC == X86::COND_B)
12724     return DAG.getNode(ISD::AND, DL, MVT::i8,
12725                        DAG.getNode(X86ISD::SETCC_CARRY, DL, MVT::i8,
12726                                    DAG.getConstant(X86CC, MVT::i8), EFLAG),
12727                        DAG.getConstant(1, MVT::i8));
12728
12729   return SDValue();
12730 }
12731
12732 static SDValue PerformSINT_TO_FPCombine(SDNode *N, SelectionDAG &DAG,
12733                                         const X86TargetLowering *XTLI) {
12734   SDValue Op0 = N->getOperand(0);
12735   // Transform (SINT_TO_FP (i64 ...)) into an x87 operation if we have
12736   // a 32-bit target where SSE doesn't support i64->FP operations.
12737   if (Op0.getOpcode() == ISD::LOAD) {
12738     LoadSDNode *Ld = cast<LoadSDNode>(Op0.getNode());
12739     EVT VT = Ld->getValueType(0);
12740     if (!Ld->isVolatile() && !N->getValueType(0).isVector() &&
12741         ISD::isNON_EXTLoad(Op0.getNode()) && Op0.hasOneUse() &&
12742         !XTLI->getSubtarget()->is64Bit() &&
12743         !DAG.getTargetLoweringInfo().isTypeLegal(VT)) {
12744       SDValue FILDChain = XTLI->BuildFILD(SDValue(N, 0), Ld->getValueType(0),
12745                                           Ld->getChain(), Op0, DAG);
12746       DAG.ReplaceAllUsesOfValueWith(Op0.getValue(1), FILDChain.getValue(1));
12747       return FILDChain;
12748     }
12749   }
12750   return SDValue();
12751 }
12752
12753 // Optimize RES, EFLAGS = X86ISD::ADC LHS, RHS, EFLAGS
12754 static SDValue PerformADCCombine(SDNode *N, SelectionDAG &DAG,
12755                                  X86TargetLowering::DAGCombinerInfo &DCI) {
12756   // If the LHS and RHS of the ADC node are zero, then it can't overflow and
12757   // the result is either zero or one (depending on the input carry bit).
12758   // Strength reduce this down to a "set on carry" aka SETCC_CARRY&1.
12759   if (X86::isZeroNode(N->getOperand(0)) &&
12760       X86::isZeroNode(N->getOperand(1)) &&
12761       // We don't have a good way to replace an EFLAGS use, so only do this when
12762       // dead right now.
12763       SDValue(N, 1).use_empty()) {
12764     DebugLoc DL = N->getDebugLoc();
12765     EVT VT = N->getValueType(0);
12766     SDValue CarryOut = DAG.getConstant(0, N->getValueType(1));
12767     SDValue Res1 = DAG.getNode(ISD::AND, DL, VT,
12768                                DAG.getNode(X86ISD::SETCC_CARRY, DL, VT,
12769                                            DAG.getConstant(X86::COND_B,MVT::i8),
12770                                            N->getOperand(2)),
12771                                DAG.getConstant(1, VT));
12772     return DCI.CombineTo(N, Res1, CarryOut);
12773   }
12774
12775   return SDValue();
12776 }
12777
12778 // fold (add Y, (sete  X, 0)) -> adc  0, Y
12779 //      (add Y, (setne X, 0)) -> sbb -1, Y
12780 //      (sub (sete  X, 0), Y) -> sbb  0, Y
12781 //      (sub (setne X, 0), Y) -> adc -1, Y
12782 static SDValue OptimizeConditionalInDecrement(SDNode *N, SelectionDAG &DAG) {
12783   DebugLoc DL = N->getDebugLoc();
12784
12785   // Look through ZExts.
12786   SDValue Ext = N->getOperand(N->getOpcode() == ISD::SUB ? 1 : 0);
12787   if (Ext.getOpcode() != ISD::ZERO_EXTEND || !Ext.hasOneUse())
12788     return SDValue();
12789
12790   SDValue SetCC = Ext.getOperand(0);
12791   if (SetCC.getOpcode() != X86ISD::SETCC || !SetCC.hasOneUse())
12792     return SDValue();
12793
12794   X86::CondCode CC = (X86::CondCode)SetCC.getConstantOperandVal(0);
12795   if (CC != X86::COND_E && CC != X86::COND_NE)
12796     return SDValue();
12797
12798   SDValue Cmp = SetCC.getOperand(1);
12799   if (Cmp.getOpcode() != X86ISD::CMP || !Cmp.hasOneUse() ||
12800       !X86::isZeroNode(Cmp.getOperand(1)) ||
12801       !Cmp.getOperand(0).getValueType().isInteger())
12802     return SDValue();
12803
12804   SDValue CmpOp0 = Cmp.getOperand(0);
12805   SDValue NewCmp = DAG.getNode(X86ISD::CMP, DL, MVT::i32, CmpOp0,
12806                                DAG.getConstant(1, CmpOp0.getValueType()));
12807
12808   SDValue OtherVal = N->getOperand(N->getOpcode() == ISD::SUB ? 0 : 1);
12809   if (CC == X86::COND_NE)
12810     return DAG.getNode(N->getOpcode() == ISD::SUB ? X86ISD::ADC : X86ISD::SBB,
12811                        DL, OtherVal.getValueType(), OtherVal,
12812                        DAG.getConstant(-1ULL, OtherVal.getValueType()), NewCmp);
12813   return DAG.getNode(N->getOpcode() == ISD::SUB ? X86ISD::SBB : X86ISD::ADC,
12814                      DL, OtherVal.getValueType(), OtherVal,
12815                      DAG.getConstant(0, OtherVal.getValueType()), NewCmp);
12816 }
12817
12818 static SDValue PerformSubCombine(SDNode *N, SelectionDAG &DAG) {
12819   SDValue Op0 = N->getOperand(0);
12820   SDValue Op1 = N->getOperand(1);
12821
12822   // X86 can't encode an immediate LHS of a sub. See if we can push the
12823   // negation into a preceding instruction.
12824   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op0)) {
12825     uint64_t Op0C = C->getSExtValue();
12826
12827     // If the RHS of the sub is a XOR with one use and a constant, invert the
12828     // immediate. Then add one to the LHS of the sub so we can turn
12829     // X-Y -> X+~Y+1, saving one register.
12830     if (Op1->hasOneUse() && Op1.getOpcode() == ISD::XOR &&
12831         isa<ConstantSDNode>(Op1.getOperand(1))) {
12832       uint64_t XorC = cast<ConstantSDNode>(Op1.getOperand(1))->getSExtValue();
12833       EVT VT = Op0.getValueType();
12834       SDValue NewXor = DAG.getNode(ISD::XOR, Op1.getDebugLoc(), VT,
12835                                    Op1.getOperand(0),
12836                                    DAG.getConstant(~XorC, VT));
12837       return DAG.getNode(ISD::ADD, N->getDebugLoc(), VT, NewXor,
12838                          DAG.getConstant(Op0C+1, VT));
12839     }
12840   }
12841
12842   return OptimizeConditionalInDecrement(N, DAG);
12843 }
12844
12845 SDValue X86TargetLowering::PerformDAGCombine(SDNode *N,
12846                                              DAGCombinerInfo &DCI) const {
12847   SelectionDAG &DAG = DCI.DAG;
12848   switch (N->getOpcode()) {
12849   default: break;
12850   case ISD::EXTRACT_VECTOR_ELT:
12851     return PerformEXTRACT_VECTOR_ELTCombine(N, DAG, *this);
12852   case ISD::SELECT:         return PerformSELECTCombine(N, DAG, Subtarget);
12853   case X86ISD::CMOV:        return PerformCMOVCombine(N, DAG, DCI);
12854   case ISD::ADD:            return OptimizeConditionalInDecrement(N, DAG);
12855   case ISD::SUB:            return PerformSubCombine(N, DAG);
12856   case X86ISD::ADC:         return PerformADCCombine(N, DAG, DCI);
12857   case ISD::MUL:            return PerformMulCombine(N, DAG, DCI);
12858   case ISD::SHL:
12859   case ISD::SRA:
12860   case ISD::SRL:            return PerformShiftCombine(N, DAG, Subtarget);
12861   case ISD::AND:            return PerformAndCombine(N, DAG, DCI, Subtarget);
12862   case ISD::OR:             return PerformOrCombine(N, DAG, DCI, Subtarget);
12863   case ISD::STORE:          return PerformSTORECombine(N, DAG, Subtarget);
12864   case ISD::SINT_TO_FP:     return PerformSINT_TO_FPCombine(N, DAG, this);
12865   case X86ISD::FXOR:
12866   case X86ISD::FOR:         return PerformFORCombine(N, DAG);
12867   case X86ISD::FAND:        return PerformFANDCombine(N, DAG);
12868   case X86ISD::BT:          return PerformBTCombine(N, DAG, DCI);
12869   case X86ISD::VZEXT_MOVL:  return PerformVZEXT_MOVLCombine(N, DAG);
12870   case ISD::ZERO_EXTEND:    return PerformZExtCombine(N, DAG);
12871   case X86ISD::SETCC:       return PerformSETCCCombine(N, DAG);
12872   case X86ISD::SHUFPS:      // Handle all target specific shuffles
12873   case X86ISD::SHUFPD:
12874   case X86ISD::PALIGN:
12875   case X86ISD::PUNPCKHBW:
12876   case X86ISD::PUNPCKHWD:
12877   case X86ISD::PUNPCKHDQ:
12878   case X86ISD::PUNPCKHQDQ:
12879   case X86ISD::UNPCKHPS:
12880   case X86ISD::UNPCKHPD:
12881   case X86ISD::VUNPCKHPSY:
12882   case X86ISD::VUNPCKHPDY:
12883   case X86ISD::PUNPCKLBW:
12884   case X86ISD::PUNPCKLWD:
12885   case X86ISD::PUNPCKLDQ:
12886   case X86ISD::PUNPCKLQDQ:
12887   case X86ISD::UNPCKLPS:
12888   case X86ISD::UNPCKLPD:
12889   case X86ISD::VUNPCKLPSY:
12890   case X86ISD::VUNPCKLPDY:
12891   case X86ISD::MOVHLPS:
12892   case X86ISD::MOVLHPS:
12893   case X86ISD::PSHUFD:
12894   case X86ISD::PSHUFHW:
12895   case X86ISD::PSHUFLW:
12896   case X86ISD::MOVSS:
12897   case X86ISD::MOVSD:
12898   case X86ISD::VPERMILPS:
12899   case X86ISD::VPERMILPSY:
12900   case X86ISD::VPERMILPD:
12901   case X86ISD::VPERMILPDY:
12902   case ISD::VECTOR_SHUFFLE: return PerformShuffleCombine(N, DAG, DCI);
12903   }
12904
12905   return SDValue();
12906 }
12907
12908 /// isTypeDesirableForOp - Return true if the target has native support for
12909 /// the specified value type and it is 'desirable' to use the type for the
12910 /// given node type. e.g. On x86 i16 is legal, but undesirable since i16
12911 /// instruction encodings are longer and some i16 instructions are slow.
12912 bool X86TargetLowering::isTypeDesirableForOp(unsigned Opc, EVT VT) const {
12913   if (!isTypeLegal(VT))
12914     return false;
12915   if (VT != MVT::i16)
12916     return true;
12917
12918   switch (Opc) {
12919   default:
12920     return true;
12921   case ISD::LOAD:
12922   case ISD::SIGN_EXTEND:
12923   case ISD::ZERO_EXTEND:
12924   case ISD::ANY_EXTEND:
12925   case ISD::SHL:
12926   case ISD::SRL:
12927   case ISD::SUB:
12928   case ISD::ADD:
12929   case ISD::MUL:
12930   case ISD::AND:
12931   case ISD::OR:
12932   case ISD::XOR:
12933     return false;
12934   }
12935 }
12936
12937 /// IsDesirableToPromoteOp - This method query the target whether it is
12938 /// beneficial for dag combiner to promote the specified node. If true, it
12939 /// should return the desired promotion type by reference.
12940 bool X86TargetLowering::IsDesirableToPromoteOp(SDValue Op, EVT &PVT) const {
12941   EVT VT = Op.getValueType();
12942   if (VT != MVT::i16)
12943     return false;
12944
12945   bool Promote = false;
12946   bool Commute = false;
12947   switch (Op.getOpcode()) {
12948   default: break;
12949   case ISD::LOAD: {
12950     LoadSDNode *LD = cast<LoadSDNode>(Op);
12951     // If the non-extending load has a single use and it's not live out, then it
12952     // might be folded.
12953     if (LD->getExtensionType() == ISD::NON_EXTLOAD /*&&
12954                                                      Op.hasOneUse()*/) {
12955       for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
12956              UE = Op.getNode()->use_end(); UI != UE; ++UI) {
12957         // The only case where we'd want to promote LOAD (rather then it being
12958         // promoted as an operand is when it's only use is liveout.
12959         if (UI->getOpcode() != ISD::CopyToReg)
12960           return false;
12961       }
12962     }
12963     Promote = true;
12964     break;
12965   }
12966   case ISD::SIGN_EXTEND:
12967   case ISD::ZERO_EXTEND:
12968   case ISD::ANY_EXTEND:
12969     Promote = true;
12970     break;
12971   case ISD::SHL:
12972   case ISD::SRL: {
12973     SDValue N0 = Op.getOperand(0);
12974     // Look out for (store (shl (load), x)).
12975     if (MayFoldLoad(N0) && MayFoldIntoStore(Op))
12976       return false;
12977     Promote = true;
12978     break;
12979   }
12980   case ISD::ADD:
12981   case ISD::MUL:
12982   case ISD::AND:
12983   case ISD::OR:
12984   case ISD::XOR:
12985     Commute = true;
12986     // fallthrough
12987   case ISD::SUB: {
12988     SDValue N0 = Op.getOperand(0);
12989     SDValue N1 = Op.getOperand(1);
12990     if (!Commute && MayFoldLoad(N1))
12991       return false;
12992     // Avoid disabling potential load folding opportunities.
12993     if (MayFoldLoad(N0) && (!isa<ConstantSDNode>(N1) || MayFoldIntoStore(Op)))
12994       return false;
12995     if (MayFoldLoad(N1) && (!isa<ConstantSDNode>(N0) || MayFoldIntoStore(Op)))
12996       return false;
12997     Promote = true;
12998   }
12999   }
13000
13001   PVT = MVT::i32;
13002   return Promote;
13003 }
13004
13005 //===----------------------------------------------------------------------===//
13006 //                           X86 Inline Assembly Support
13007 //===----------------------------------------------------------------------===//
13008
13009 bool X86TargetLowering::ExpandInlineAsm(CallInst *CI) const {
13010   InlineAsm *IA = cast<InlineAsm>(CI->getCalledValue());
13011
13012   std::string AsmStr = IA->getAsmString();
13013
13014   // TODO: should remove alternatives from the asmstring: "foo {a|b}" -> "foo a"
13015   SmallVector<StringRef, 4> AsmPieces;
13016   SplitString(AsmStr, AsmPieces, ";\n");
13017
13018   switch (AsmPieces.size()) {
13019   default: return false;
13020   case 1:
13021     AsmStr = AsmPieces[0];
13022     AsmPieces.clear();
13023     SplitString(AsmStr, AsmPieces, " \t");  // Split with whitespace.
13024
13025     // FIXME: this should verify that we are targeting a 486 or better.  If not,
13026     // we will turn this bswap into something that will be lowered to logical ops
13027     // instead of emitting the bswap asm.  For now, we don't support 486 or lower
13028     // so don't worry about this.
13029     // bswap $0
13030     if (AsmPieces.size() == 2 &&
13031         (AsmPieces[0] == "bswap" ||
13032          AsmPieces[0] == "bswapq" ||
13033          AsmPieces[0] == "bswapl") &&
13034         (AsmPieces[1] == "$0" ||
13035          AsmPieces[1] == "${0:q}")) {
13036       // No need to check constraints, nothing other than the equivalent of
13037       // "=r,0" would be valid here.
13038       IntegerType *Ty = dyn_cast<IntegerType>(CI->getType());
13039       if (!Ty || Ty->getBitWidth() % 16 != 0)
13040         return false;
13041       return IntrinsicLowering::LowerToByteSwap(CI);
13042     }
13043     // rorw $$8, ${0:w}  -->  llvm.bswap.i16
13044     if (CI->getType()->isIntegerTy(16) &&
13045         AsmPieces.size() == 3 &&
13046         (AsmPieces[0] == "rorw" || AsmPieces[0] == "rolw") &&
13047         AsmPieces[1] == "$$8," &&
13048         AsmPieces[2] == "${0:w}" &&
13049         IA->getConstraintString().compare(0, 5, "=r,0,") == 0) {
13050       AsmPieces.clear();
13051       const std::string &ConstraintsStr = IA->getConstraintString();
13052       SplitString(StringRef(ConstraintsStr).substr(5), AsmPieces, ",");
13053       std::sort(AsmPieces.begin(), AsmPieces.end());
13054       if (AsmPieces.size() == 4 &&
13055           AsmPieces[0] == "~{cc}" &&
13056           AsmPieces[1] == "~{dirflag}" &&
13057           AsmPieces[2] == "~{flags}" &&
13058           AsmPieces[3] == "~{fpsr}") {
13059         IntegerType *Ty = dyn_cast<IntegerType>(CI->getType());
13060         if (!Ty || Ty->getBitWidth() % 16 != 0)
13061           return false;
13062         return IntrinsicLowering::LowerToByteSwap(CI);
13063       }
13064     }
13065     break;
13066   case 3:
13067     if (CI->getType()->isIntegerTy(32) &&
13068         IA->getConstraintString().compare(0, 5, "=r,0,") == 0) {
13069       SmallVector<StringRef, 4> Words;
13070       SplitString(AsmPieces[0], Words, " \t,");
13071       if (Words.size() == 3 && Words[0] == "rorw" && Words[1] == "$$8" &&
13072           Words[2] == "${0:w}") {
13073         Words.clear();
13074         SplitString(AsmPieces[1], Words, " \t,");
13075         if (Words.size() == 3 && Words[0] == "rorl" && Words[1] == "$$16" &&
13076             Words[2] == "$0") {
13077           Words.clear();
13078           SplitString(AsmPieces[2], Words, " \t,");
13079           if (Words.size() == 3 && Words[0] == "rorw" && Words[1] == "$$8" &&
13080               Words[2] == "${0:w}") {
13081             AsmPieces.clear();
13082             const std::string &ConstraintsStr = IA->getConstraintString();
13083             SplitString(StringRef(ConstraintsStr).substr(5), AsmPieces, ",");
13084             std::sort(AsmPieces.begin(), AsmPieces.end());
13085             if (AsmPieces.size() == 4 &&
13086                 AsmPieces[0] == "~{cc}" &&
13087                 AsmPieces[1] == "~{dirflag}" &&
13088                 AsmPieces[2] == "~{flags}" &&
13089                 AsmPieces[3] == "~{fpsr}") {
13090               IntegerType *Ty = dyn_cast<IntegerType>(CI->getType());
13091               if (!Ty || Ty->getBitWidth() % 16 != 0)
13092                 return false;
13093               return IntrinsicLowering::LowerToByteSwap(CI);
13094             }
13095           }
13096         }
13097       }
13098     }
13099
13100     if (CI->getType()->isIntegerTy(64)) {
13101       InlineAsm::ConstraintInfoVector Constraints = IA->ParseConstraints();
13102       if (Constraints.size() >= 2 &&
13103           Constraints[0].Codes.size() == 1 && Constraints[0].Codes[0] == "A" &&
13104           Constraints[1].Codes.size() == 1 && Constraints[1].Codes[0] == "0") {
13105         // bswap %eax / bswap %edx / xchgl %eax, %edx  -> llvm.bswap.i64
13106         SmallVector<StringRef, 4> Words;
13107         SplitString(AsmPieces[0], Words, " \t");
13108         if (Words.size() == 2 && Words[0] == "bswap" && Words[1] == "%eax") {
13109           Words.clear();
13110           SplitString(AsmPieces[1], Words, " \t");
13111           if (Words.size() == 2 && Words[0] == "bswap" && Words[1] == "%edx") {
13112             Words.clear();
13113             SplitString(AsmPieces[2], Words, " \t,");
13114             if (Words.size() == 3 && Words[0] == "xchgl" && Words[1] == "%eax" &&
13115                 Words[2] == "%edx") {
13116               IntegerType *Ty = dyn_cast<IntegerType>(CI->getType());
13117               if (!Ty || Ty->getBitWidth() % 16 != 0)
13118                 return false;
13119               return IntrinsicLowering::LowerToByteSwap(CI);
13120             }
13121           }
13122         }
13123       }
13124     }
13125     break;
13126   }
13127   return false;
13128 }
13129
13130
13131
13132 /// getConstraintType - Given a constraint letter, return the type of
13133 /// constraint it is for this target.
13134 X86TargetLowering::ConstraintType
13135 X86TargetLowering::getConstraintType(const std::string &Constraint) const {
13136   if (Constraint.size() == 1) {
13137     switch (Constraint[0]) {
13138     case 'R':
13139     case 'q':
13140     case 'Q':
13141     case 'f':
13142     case 't':
13143     case 'u':
13144     case 'y':
13145     case 'x':
13146     case 'Y':
13147     case 'l':
13148       return C_RegisterClass;
13149     case 'a':
13150     case 'b':
13151     case 'c':
13152     case 'd':
13153     case 'S':
13154     case 'D':
13155     case 'A':
13156       return C_Register;
13157     case 'I':
13158     case 'J':
13159     case 'K':
13160     case 'L':
13161     case 'M':
13162     case 'N':
13163     case 'G':
13164     case 'C':
13165     case 'e':
13166     case 'Z':
13167       return C_Other;
13168     default:
13169       break;
13170     }
13171   }
13172   return TargetLowering::getConstraintType(Constraint);
13173 }
13174
13175 /// Examine constraint type and operand type and determine a weight value.
13176 /// This object must already have been set up with the operand type
13177 /// and the current alternative constraint selected.
13178 TargetLowering::ConstraintWeight
13179   X86TargetLowering::getSingleConstraintMatchWeight(
13180     AsmOperandInfo &info, const char *constraint) const {
13181   ConstraintWeight weight = CW_Invalid;
13182   Value *CallOperandVal = info.CallOperandVal;
13183     // If we don't have a value, we can't do a match,
13184     // but allow it at the lowest weight.
13185   if (CallOperandVal == NULL)
13186     return CW_Default;
13187   Type *type = CallOperandVal->getType();
13188   // Look at the constraint type.
13189   switch (*constraint) {
13190   default:
13191     weight = TargetLowering::getSingleConstraintMatchWeight(info, constraint);
13192   case 'R':
13193   case 'q':
13194   case 'Q':
13195   case 'a':
13196   case 'b':
13197   case 'c':
13198   case 'd':
13199   case 'S':
13200   case 'D':
13201   case 'A':
13202     if (CallOperandVal->getType()->isIntegerTy())
13203       weight = CW_SpecificReg;
13204     break;
13205   case 'f':
13206   case 't':
13207   case 'u':
13208       if (type->isFloatingPointTy())
13209         weight = CW_SpecificReg;
13210       break;
13211   case 'y':
13212       if (type->isX86_MMXTy() && Subtarget->hasMMX())
13213         weight = CW_SpecificReg;
13214       break;
13215   case 'x':
13216   case 'Y':
13217     if ((type->getPrimitiveSizeInBits() == 128) && Subtarget->hasXMM())
13218       weight = CW_Register;
13219     break;
13220   case 'I':
13221     if (ConstantInt *C = dyn_cast<ConstantInt>(info.CallOperandVal)) {
13222       if (C->getZExtValue() <= 31)
13223         weight = CW_Constant;
13224     }
13225     break;
13226   case 'J':
13227     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
13228       if (C->getZExtValue() <= 63)
13229         weight = CW_Constant;
13230     }
13231     break;
13232   case 'K':
13233     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
13234       if ((C->getSExtValue() >= -0x80) && (C->getSExtValue() <= 0x7f))
13235         weight = CW_Constant;
13236     }
13237     break;
13238   case 'L':
13239     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
13240       if ((C->getZExtValue() == 0xff) || (C->getZExtValue() == 0xffff))
13241         weight = CW_Constant;
13242     }
13243     break;
13244   case 'M':
13245     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
13246       if (C->getZExtValue() <= 3)
13247         weight = CW_Constant;
13248     }
13249     break;
13250   case 'N':
13251     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
13252       if (C->getZExtValue() <= 0xff)
13253         weight = CW_Constant;
13254     }
13255     break;
13256   case 'G':
13257   case 'C':
13258     if (dyn_cast<ConstantFP>(CallOperandVal)) {
13259       weight = CW_Constant;
13260     }
13261     break;
13262   case 'e':
13263     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
13264       if ((C->getSExtValue() >= -0x80000000LL) &&
13265           (C->getSExtValue() <= 0x7fffffffLL))
13266         weight = CW_Constant;
13267     }
13268     break;
13269   case 'Z':
13270     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
13271       if (C->getZExtValue() <= 0xffffffff)
13272         weight = CW_Constant;
13273     }
13274     break;
13275   }
13276   return weight;
13277 }
13278
13279 /// LowerXConstraint - try to replace an X constraint, which matches anything,
13280 /// with another that has more specific requirements based on the type of the
13281 /// corresponding operand.
13282 const char *X86TargetLowering::
13283 LowerXConstraint(EVT ConstraintVT) const {
13284   // FP X constraints get lowered to SSE1/2 registers if available, otherwise
13285   // 'f' like normal targets.
13286   if (ConstraintVT.isFloatingPoint()) {
13287     if (Subtarget->hasXMMInt())
13288       return "Y";
13289     if (Subtarget->hasXMM())
13290       return "x";
13291   }
13292
13293   return TargetLowering::LowerXConstraint(ConstraintVT);
13294 }
13295
13296 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
13297 /// vector.  If it is invalid, don't add anything to Ops.
13298 void X86TargetLowering::LowerAsmOperandForConstraint(SDValue Op,
13299                                                      std::string &Constraint,
13300                                                      std::vector<SDValue>&Ops,
13301                                                      SelectionDAG &DAG) const {
13302   SDValue Result(0, 0);
13303
13304   // Only support length 1 constraints for now.
13305   if (Constraint.length() > 1) return;
13306
13307   char ConstraintLetter = Constraint[0];
13308   switch (ConstraintLetter) {
13309   default: break;
13310   case 'I':
13311     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
13312       if (C->getZExtValue() <= 31) {
13313         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
13314         break;
13315       }
13316     }
13317     return;
13318   case 'J':
13319     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
13320       if (C->getZExtValue() <= 63) {
13321         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
13322         break;
13323       }
13324     }
13325     return;
13326   case 'K':
13327     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
13328       if ((int8_t)C->getSExtValue() == C->getSExtValue()) {
13329         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
13330         break;
13331       }
13332     }
13333     return;
13334   case 'N':
13335     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
13336       if (C->getZExtValue() <= 255) {
13337         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
13338         break;
13339       }
13340     }
13341     return;
13342   case 'e': {
13343     // 32-bit signed value
13344     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
13345       if (ConstantInt::isValueValidForType(Type::getInt32Ty(*DAG.getContext()),
13346                                            C->getSExtValue())) {
13347         // Widen to 64 bits here to get it sign extended.
13348         Result = DAG.getTargetConstant(C->getSExtValue(), MVT::i64);
13349         break;
13350       }
13351     // FIXME gcc accepts some relocatable values here too, but only in certain
13352     // memory models; it's complicated.
13353     }
13354     return;
13355   }
13356   case 'Z': {
13357     // 32-bit unsigned value
13358     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
13359       if (ConstantInt::isValueValidForType(Type::getInt32Ty(*DAG.getContext()),
13360                                            C->getZExtValue())) {
13361         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
13362         break;
13363       }
13364     }
13365     // FIXME gcc accepts some relocatable values here too, but only in certain
13366     // memory models; it's complicated.
13367     return;
13368   }
13369   case 'i': {
13370     // Literal immediates are always ok.
13371     if (ConstantSDNode *CST = dyn_cast<ConstantSDNode>(Op)) {
13372       // Widen to 64 bits here to get it sign extended.
13373       Result = DAG.getTargetConstant(CST->getSExtValue(), MVT::i64);
13374       break;
13375     }
13376
13377     // In any sort of PIC mode addresses need to be computed at runtime by
13378     // adding in a register or some sort of table lookup.  These can't
13379     // be used as immediates.
13380     if (Subtarget->isPICStyleGOT() || Subtarget->isPICStyleStubPIC())
13381       return;
13382
13383     // If we are in non-pic codegen mode, we allow the address of a global (with
13384     // an optional displacement) to be used with 'i'.
13385     GlobalAddressSDNode *GA = 0;
13386     int64_t Offset = 0;
13387
13388     // Match either (GA), (GA+C), (GA+C1+C2), etc.
13389     while (1) {
13390       if ((GA = dyn_cast<GlobalAddressSDNode>(Op))) {
13391         Offset += GA->getOffset();
13392         break;
13393       } else if (Op.getOpcode() == ISD::ADD) {
13394         if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
13395           Offset += C->getZExtValue();
13396           Op = Op.getOperand(0);
13397           continue;
13398         }
13399       } else if (Op.getOpcode() == ISD::SUB) {
13400         if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
13401           Offset += -C->getZExtValue();
13402           Op = Op.getOperand(0);
13403           continue;
13404         }
13405       }
13406
13407       // Otherwise, this isn't something we can handle, reject it.
13408       return;
13409     }
13410
13411     const GlobalValue *GV = GA->getGlobal();
13412     // If we require an extra load to get this address, as in PIC mode, we
13413     // can't accept it.
13414     if (isGlobalStubReference(Subtarget->ClassifyGlobalReference(GV,
13415                                                         getTargetMachine())))
13416       return;
13417
13418     Result = DAG.getTargetGlobalAddress(GV, Op.getDebugLoc(),
13419                                         GA->getValueType(0), Offset);
13420     break;
13421   }
13422   }
13423
13424   if (Result.getNode()) {
13425     Ops.push_back(Result);
13426     return;
13427   }
13428   return TargetLowering::LowerAsmOperandForConstraint(Op, Constraint, Ops, DAG);
13429 }
13430
13431 std::pair<unsigned, const TargetRegisterClass*>
13432 X86TargetLowering::getRegForInlineAsmConstraint(const std::string &Constraint,
13433                                                 EVT VT) const {
13434   // First, see if this is a constraint that directly corresponds to an LLVM
13435   // register class.
13436   if (Constraint.size() == 1) {
13437     // GCC Constraint Letters
13438     switch (Constraint[0]) {
13439     default: break;
13440       // TODO: Slight differences here in allocation order and leaving
13441       // RIP in the class. Do they matter any more here than they do
13442       // in the normal allocation?
13443     case 'q':   // GENERAL_REGS in 64-bit mode, Q_REGS in 32-bit mode.
13444       if (Subtarget->is64Bit()) {
13445         if (VT == MVT::i32 || VT == MVT::f32)
13446           return std::make_pair(0U, X86::GR32RegisterClass);
13447         else if (VT == MVT::i16)
13448           return std::make_pair(0U, X86::GR16RegisterClass);
13449         else if (VT == MVT::i8 || VT == MVT::i1)
13450           return std::make_pair(0U, X86::GR8RegisterClass);
13451         else if (VT == MVT::i64 || VT == MVT::f64)
13452           return std::make_pair(0U, X86::GR64RegisterClass);
13453         break;
13454       }
13455       // 32-bit fallthrough
13456     case 'Q':   // Q_REGS
13457       if (VT == MVT::i32 || VT == MVT::f32)
13458         return std::make_pair(0U, X86::GR32_ABCDRegisterClass);
13459       else if (VT == MVT::i16)
13460         return std::make_pair(0U, X86::GR16_ABCDRegisterClass);
13461       else if (VT == MVT::i8 || VT == MVT::i1)
13462         return std::make_pair(0U, X86::GR8_ABCD_LRegisterClass);
13463       else if (VT == MVT::i64)
13464         return std::make_pair(0U, X86::GR64_ABCDRegisterClass);
13465       break;
13466     case 'r':   // GENERAL_REGS
13467     case 'l':   // INDEX_REGS
13468       if (VT == MVT::i8 || VT == MVT::i1)
13469         return std::make_pair(0U, X86::GR8RegisterClass);
13470       if (VT == MVT::i16)
13471         return std::make_pair(0U, X86::GR16RegisterClass);
13472       if (VT == MVT::i32 || VT == MVT::f32 || !Subtarget->is64Bit())
13473         return std::make_pair(0U, X86::GR32RegisterClass);
13474       return std::make_pair(0U, X86::GR64RegisterClass);
13475     case 'R':   // LEGACY_REGS
13476       if (VT == MVT::i8 || VT == MVT::i1)
13477         return std::make_pair(0U, X86::GR8_NOREXRegisterClass);
13478       if (VT == MVT::i16)
13479         return std::make_pair(0U, X86::GR16_NOREXRegisterClass);
13480       if (VT == MVT::i32 || !Subtarget->is64Bit())
13481         return std::make_pair(0U, X86::GR32_NOREXRegisterClass);
13482       return std::make_pair(0U, X86::GR64_NOREXRegisterClass);
13483     case 'f':  // FP Stack registers.
13484       // If SSE is enabled for this VT, use f80 to ensure the isel moves the
13485       // value to the correct fpstack register class.
13486       if (VT == MVT::f32 && !isScalarFPTypeInSSEReg(VT))
13487         return std::make_pair(0U, X86::RFP32RegisterClass);
13488       if (VT == MVT::f64 && !isScalarFPTypeInSSEReg(VT))
13489         return std::make_pair(0U, X86::RFP64RegisterClass);
13490       return std::make_pair(0U, X86::RFP80RegisterClass);
13491     case 'y':   // MMX_REGS if MMX allowed.
13492       if (!Subtarget->hasMMX()) break;
13493       return std::make_pair(0U, X86::VR64RegisterClass);
13494     case 'Y':   // SSE_REGS if SSE2 allowed
13495       if (!Subtarget->hasXMMInt()) break;
13496       // FALL THROUGH.
13497     case 'x':   // SSE_REGS if SSE1 allowed
13498       if (!Subtarget->hasXMM()) break;
13499
13500       switch (VT.getSimpleVT().SimpleTy) {
13501       default: break;
13502       // Scalar SSE types.
13503       case MVT::f32:
13504       case MVT::i32:
13505         return std::make_pair(0U, X86::FR32RegisterClass);
13506       case MVT::f64:
13507       case MVT::i64:
13508         return std::make_pair(0U, X86::FR64RegisterClass);
13509       // Vector types.
13510       case MVT::v16i8:
13511       case MVT::v8i16:
13512       case MVT::v4i32:
13513       case MVT::v2i64:
13514       case MVT::v4f32:
13515       case MVT::v2f64:
13516         return std::make_pair(0U, X86::VR128RegisterClass);
13517       }
13518       break;
13519     }
13520   }
13521
13522   // Use the default implementation in TargetLowering to convert the register
13523   // constraint into a member of a register class.
13524   std::pair<unsigned, const TargetRegisterClass*> Res;
13525   Res = TargetLowering::getRegForInlineAsmConstraint(Constraint, VT);
13526
13527   // Not found as a standard register?
13528   if (Res.second == 0) {
13529     // Map st(0) -> st(7) -> ST0
13530     if (Constraint.size() == 7 && Constraint[0] == '{' &&
13531         tolower(Constraint[1]) == 's' &&
13532         tolower(Constraint[2]) == 't' &&
13533         Constraint[3] == '(' &&
13534         (Constraint[4] >= '0' && Constraint[4] <= '7') &&
13535         Constraint[5] == ')' &&
13536         Constraint[6] == '}') {
13537
13538       Res.first = X86::ST0+Constraint[4]-'0';
13539       Res.second = X86::RFP80RegisterClass;
13540       return Res;
13541     }
13542
13543     // GCC allows "st(0)" to be called just plain "st".
13544     if (StringRef("{st}").equals_lower(Constraint)) {
13545       Res.first = X86::ST0;
13546       Res.second = X86::RFP80RegisterClass;
13547       return Res;
13548     }
13549
13550     // flags -> EFLAGS
13551     if (StringRef("{flags}").equals_lower(Constraint)) {
13552       Res.first = X86::EFLAGS;
13553       Res.second = X86::CCRRegisterClass;
13554       return Res;
13555     }
13556
13557     // 'A' means EAX + EDX.
13558     if (Constraint == "A") {
13559       Res.first = X86::EAX;
13560       Res.second = X86::GR32_ADRegisterClass;
13561       return Res;
13562     }
13563     return Res;
13564   }
13565
13566   // Otherwise, check to see if this is a register class of the wrong value
13567   // type.  For example, we want to map "{ax},i32" -> {eax}, we don't want it to
13568   // turn into {ax},{dx}.
13569   if (Res.second->hasType(VT))
13570     return Res;   // Correct type already, nothing to do.
13571
13572   // All of the single-register GCC register classes map their values onto
13573   // 16-bit register pieces "ax","dx","cx","bx","si","di","bp","sp".  If we
13574   // really want an 8-bit or 32-bit register, map to the appropriate register
13575   // class and return the appropriate register.
13576   if (Res.second == X86::GR16RegisterClass) {
13577     if (VT == MVT::i8) {
13578       unsigned DestReg = 0;
13579       switch (Res.first) {
13580       default: break;
13581       case X86::AX: DestReg = X86::AL; break;
13582       case X86::DX: DestReg = X86::DL; break;
13583       case X86::CX: DestReg = X86::CL; break;
13584       case X86::BX: DestReg = X86::BL; break;
13585       }
13586       if (DestReg) {
13587         Res.first = DestReg;
13588         Res.second = X86::GR8RegisterClass;
13589       }
13590     } else if (VT == MVT::i32) {
13591       unsigned DestReg = 0;
13592       switch (Res.first) {
13593       default: break;
13594       case X86::AX: DestReg = X86::EAX; break;
13595       case X86::DX: DestReg = X86::EDX; break;
13596       case X86::CX: DestReg = X86::ECX; break;
13597       case X86::BX: DestReg = X86::EBX; break;
13598       case X86::SI: DestReg = X86::ESI; break;
13599       case X86::DI: DestReg = X86::EDI; break;
13600       case X86::BP: DestReg = X86::EBP; break;
13601       case X86::SP: DestReg = X86::ESP; break;
13602       }
13603       if (DestReg) {
13604         Res.first = DestReg;
13605         Res.second = X86::GR32RegisterClass;
13606       }
13607     } else if (VT == MVT::i64) {
13608       unsigned DestReg = 0;
13609       switch (Res.first) {
13610       default: break;
13611       case X86::AX: DestReg = X86::RAX; break;
13612       case X86::DX: DestReg = X86::RDX; break;
13613       case X86::CX: DestReg = X86::RCX; break;
13614       case X86::BX: DestReg = X86::RBX; break;
13615       case X86::SI: DestReg = X86::RSI; break;
13616       case X86::DI: DestReg = X86::RDI; break;
13617       case X86::BP: DestReg = X86::RBP; break;
13618       case X86::SP: DestReg = X86::RSP; break;
13619       }
13620       if (DestReg) {
13621         Res.first = DestReg;
13622         Res.second = X86::GR64RegisterClass;
13623       }
13624     }
13625   } else if (Res.second == X86::FR32RegisterClass ||
13626              Res.second == X86::FR64RegisterClass ||
13627              Res.second == X86::VR128RegisterClass) {
13628     // Handle references to XMM physical registers that got mapped into the
13629     // wrong class.  This can happen with constraints like {xmm0} where the
13630     // target independent register mapper will just pick the first match it can
13631     // find, ignoring the required type.
13632     if (VT == MVT::f32)
13633       Res.second = X86::FR32RegisterClass;
13634     else if (VT == MVT::f64)
13635       Res.second = X86::FR64RegisterClass;
13636     else if (X86::VR128RegisterClass->hasType(VT))
13637       Res.second = X86::VR128RegisterClass;
13638   }
13639
13640   return Res;
13641 }