lib/Target/X86/X86ISelLowering.cpp

   1 //===-- X86ISelLowering.cpp - X86 DAG Lowering Implementation -------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that X86 uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #include "X86.h"
  16 #include "X86InstrBuilder.h"
  17 #include "X86ISelLowering.h"
  18 #include "X86TargetMachine.h"
  19 #include "llvm/CallingConv.h"
  20 #include "llvm/Constants.h"
  21 #include "llvm/DerivedTypes.h"
  22 #include "llvm/GlobalAlias.h"
  23 #include "llvm/GlobalVariable.h"
  24 #include "llvm/Function.h"
  25 #include "llvm/Intrinsics.h"
  26 #include "llvm/ADT/BitVector.h"
  27 #include "llvm/ADT/VectorExtras.h"
  28 #include "llvm/CodeGen/MachineFrameInfo.h"
  29 #include "llvm/CodeGen/MachineFunction.h"
  30 #include "llvm/CodeGen/MachineInstrBuilder.h"
  31 #include "llvm/CodeGen/MachineModuleInfo.h"
  32 #include "llvm/CodeGen/MachineRegisterInfo.h"
  33 #include "llvm/CodeGen/PseudoSourceValue.h"
  34 #include "llvm/Support/MathExtras.h"
  35 #include "llvm/Support/Debug.h"
  36 #include "llvm/Target/TargetOptions.h"
  37 #include "llvm/ADT/SmallSet.h"
  38 #include "llvm/ADT/StringExtras.h"
  39 #include "llvm/Support/CommandLine.h"
  40 using namespace llvm;
  41
  42 static cl::opt<bool>
  43 DisableMMX("disable-mmx", cl::Hidden, cl::desc("Disable use of MMX"));
  44
  45 // Forward declarations.
  46 static SDValue getMOVL(SelectionDAG &DAG, DebugLoc dl, MVT VT, SDValue V1,
  47                        SDValue V2);
  48
  49 X86TargetLowering::X86TargetLowering(X86TargetMachine &TM)
  50   : TargetLowering(TM) {
  51   Subtarget = &TM.getSubtarget<X86Subtarget>();
  52   X86ScalarSSEf64 = Subtarget->hasSSE2();
  53   X86ScalarSSEf32 = Subtarget->hasSSE1();
  54   X86StackPtr = Subtarget->is64Bit() ? X86::RSP : X86::ESP;
  55
  56   RegInfo = TM.getRegisterInfo();
  57   TD = getTargetData();
  58
  59   // Set up the TargetLowering object.
  60
  61   // X86 is weird, it always uses i8 for shift amounts and setcc results.
  62   setShiftAmountType(MVT::i8);
  63   setBooleanContents(ZeroOrOneBooleanContent);
  64   setSchedulingPreference(SchedulingForRegPressure);
  65   setShiftAmountFlavor(Mask);   // shl X, 32 == shl X, 0
  66   setStackPointerRegisterToSaveRestore(X86StackPtr);
  67
  68   if (Subtarget->isTargetDarwin()) {
  69     // Darwin should use _setjmp/_longjmp instead of setjmp/longjmp.
  70     setUseUnderscoreSetJmp(false);
  71     setUseUnderscoreLongJmp(false);
  72   } else if (Subtarget->isTargetMingw()) {
  73     // MS runtime is weird: it exports _setjmp, but longjmp!
  74     setUseUnderscoreSetJmp(true);
  75     setUseUnderscoreLongJmp(false);
  76   } else {
  77     setUseUnderscoreSetJmp(true);
  78     setUseUnderscoreLongJmp(true);
  79   }
  80
  81   // Set up the register classes.
  82   addRegisterClass(MVT::i8, X86::GR8RegisterClass);
  83   addRegisterClass(MVT::i16, X86::GR16RegisterClass);
  84   addRegisterClass(MVT::i32, X86::GR32RegisterClass);
  85   if (Subtarget->is64Bit())
  86     addRegisterClass(MVT::i64, X86::GR64RegisterClass);
  87
  88   setLoadExtAction(ISD::SEXTLOAD, MVT::i1, Promote);
  89
  90   // We don't accept any truncstore of integer registers.
  91   setTruncStoreAction(MVT::i64, MVT::i32, Expand);
  92   setTruncStoreAction(MVT::i64, MVT::i16, Expand);
  93   setTruncStoreAction(MVT::i64, MVT::i8 , Expand);
  94   setTruncStoreAction(MVT::i32, MVT::i16, Expand);
  95   setTruncStoreAction(MVT::i32, MVT::i8 , Expand);
  96   setTruncStoreAction(MVT::i16, MVT::i8,  Expand);
  97
  98   // SETOEQ and SETUNE require checking two conditions.
  99   setCondCodeAction(ISD::SETOEQ, MVT::f32, Expand);
 100   setCondCodeAction(ISD::SETOEQ, MVT::f64, Expand);
 101   setCondCodeAction(ISD::SETOEQ, MVT::f80, Expand);
 102   setCondCodeAction(ISD::SETUNE, MVT::f32, Expand);
 103   setCondCodeAction(ISD::SETUNE, MVT::f64, Expand);
 104   setCondCodeAction(ISD::SETUNE, MVT::f80, Expand);
 105
 106   // Promote all UINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have this
 107   // operation.
 108   setOperationAction(ISD::UINT_TO_FP       , MVT::i1   , Promote);
 109   setOperationAction(ISD::UINT_TO_FP       , MVT::i8   , Promote);
 110   setOperationAction(ISD::UINT_TO_FP       , MVT::i16  , Promote);
 111
 112   if (Subtarget->is64Bit()) {
 113     setOperationAction(ISD::UINT_TO_FP     , MVT::i32  , Promote);
 114     setOperationAction(ISD::UINT_TO_FP     , MVT::i64  , Expand);
 115   } else if (!UseSoftFloat) {
 116     if (X86ScalarSSEf64) {
 117       // We have an impenetrably clever algorithm for ui64->double only.
 118       setOperationAction(ISD::UINT_TO_FP   , MVT::i64  , Custom);
 119     }
 120     // We have an algorithm for SSE2, and we turn this into a 64-bit
 121     // FILD for other targets.
 122     setOperationAction(ISD::UINT_TO_FP   , MVT::i32  , Custom);
 123   }
 124
 125   // Promote i1/i8 SINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have
 126   // this operation.
 127   setOperationAction(ISD::SINT_TO_FP       , MVT::i1   , Promote);
 128   setOperationAction(ISD::SINT_TO_FP       , MVT::i8   , Promote);
 129
 130   if (!UseSoftFloat) {
 131     // SSE has no i16 to fp conversion, only i32
 132     if (X86ScalarSSEf32) {
 133       setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Promote);
 134       // f32 and f64 cases are Legal, f80 case is not
 135       setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Custom);
 136     } else {
 137       setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Custom);
 138       setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Custom);
 139     }
 140   } else {
 141     setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Promote);
 142     setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Promote);
 143   }
 144
 145   // In 32-bit mode these are custom lowered.  In 64-bit mode F32 and F64
 146   // are Legal, f80 is custom lowered.
 147   setOperationAction(ISD::FP_TO_SINT     , MVT::i64  , Custom);
 148   setOperationAction(ISD::SINT_TO_FP     , MVT::i64  , Custom);
 149
 150   // Promote i1/i8 FP_TO_SINT to larger FP_TO_SINTS's, as X86 doesn't have
 151   // this operation.
 152   setOperationAction(ISD::FP_TO_SINT       , MVT::i1   , Promote);
 153   setOperationAction(ISD::FP_TO_SINT       , MVT::i8   , Promote);
 154
 155   if (X86ScalarSSEf32) {
 156     setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Promote);
 157     // f32 and f64 cases are Legal, f80 case is not
 158     setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Custom);
 159   } else {
 160     setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Custom);
 161     setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Custom);
 162   }
 163
 164   // Handle FP_TO_UINT by promoting the destination to a larger signed
 165   // conversion.
 166   setOperationAction(ISD::FP_TO_UINT       , MVT::i1   , Promote);
 167   setOperationAction(ISD::FP_TO_UINT       , MVT::i8   , Promote);
 168   setOperationAction(ISD::FP_TO_UINT       , MVT::i16  , Promote);
 169
 170   if (Subtarget->is64Bit()) {
 171     setOperationAction(ISD::FP_TO_UINT     , MVT::i64  , Expand);
 172     setOperationAction(ISD::FP_TO_UINT     , MVT::i32  , Promote);
 173   } else if (!UseSoftFloat) {
 174     if (X86ScalarSSEf32 && !Subtarget->hasSSE3())
 175       // Expand FP_TO_UINT into a select.
 176       // FIXME: We would like to use a Custom expander here eventually to do
 177       // the optimal thing for SSE vs. the default expansion in the legalizer.
 178       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Expand);
 179     else
 180       // With SSE3 we can use fisttpll to convert to a signed i64; without
 181       // SSE, we're stuck with a fistpll.
 182       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Custom);
 183   }
 184
 185   // TODO: when we have SSE, these could be more efficient, by using movd/movq.
 186   if (!X86ScalarSSEf64) {
 187     setOperationAction(ISD::BIT_CONVERT      , MVT::f32  , Expand);
 188     setOperationAction(ISD::BIT_CONVERT      , MVT::i32  , Expand);
 189   }
 190
 191   // Scalar integer divide and remainder are lowered to use operations that
 192   // produce two results, to match the available instructions. This exposes
 193   // the two-result form to trivial CSE, which is able to combine x/y and x%y
 194   // into a single instruction.
 195   //
 196   // Scalar integer multiply-high is also lowered to use two-result
 197   // operations, to match the available instructions. However, plain multiply
 198   // (low) operations are left as Legal, as there are single-result
 199   // instructions for this in x86. Using the two-result multiply instructions
 200   // when both high and low results are needed must be arranged by dagcombine.
 201   setOperationAction(ISD::MULHS           , MVT::i8    , Expand);
 202   setOperationAction(ISD::MULHU           , MVT::i8    , Expand);
 203   setOperationAction(ISD::SDIV            , MVT::i8    , Expand);
 204   setOperationAction(ISD::UDIV            , MVT::i8    , Expand);
 205   setOperationAction(ISD::SREM            , MVT::i8    , Expand);
 206   setOperationAction(ISD::UREM            , MVT::i8    , Expand);
 207   setOperationAction(ISD::MULHS           , MVT::i16   , Expand);
 208   setOperationAction(ISD::MULHU           , MVT::i16   , Expand);
 209   setOperationAction(ISD::SDIV            , MVT::i16   , Expand);
 210   setOperationAction(ISD::UDIV            , MVT::i16   , Expand);
 211   setOperationAction(ISD::SREM            , MVT::i16   , Expand);
 212   setOperationAction(ISD::UREM            , MVT::i16   , Expand);
 213   setOperationAction(ISD::MULHS           , MVT::i32   , Expand);
 214   setOperationAction(ISD::MULHU           , MVT::i32   , Expand);
 215   setOperationAction(ISD::SDIV            , MVT::i32   , Expand);
 216   setOperationAction(ISD::UDIV            , MVT::i32   , Expand);
 217   setOperationAction(ISD::SREM            , MVT::i32   , Expand);
 218   setOperationAction(ISD::UREM            , MVT::i32   , Expand);
 219   setOperationAction(ISD::MULHS           , MVT::i64   , Expand);
 220   setOperationAction(ISD::MULHU           , MVT::i64   , Expand);
 221   setOperationAction(ISD::SDIV            , MVT::i64   , Expand);
 222   setOperationAction(ISD::UDIV            , MVT::i64   , Expand);
 223   setOperationAction(ISD::SREM            , MVT::i64   , Expand);
 224   setOperationAction(ISD::UREM            , MVT::i64   , Expand);
 225
 226   setOperationAction(ISD::BR_JT            , MVT::Other, Expand);
 227   setOperationAction(ISD::BRCOND           , MVT::Other, Custom);
 228   setOperationAction(ISD::BR_CC            , MVT::Other, Expand);
 229   setOperationAction(ISD::SELECT_CC        , MVT::Other, Expand);
 230   if (Subtarget->is64Bit())
 231     setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i32, Legal);
 232   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i16  , Legal);
 233   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i8   , Legal);
 234   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1   , Expand);
 235   setOperationAction(ISD::FP_ROUND_INREG   , MVT::f32  , Expand);
 236   setOperationAction(ISD::FREM             , MVT::f32  , Expand);
 237   setOperationAction(ISD::FREM             , MVT::f64  , Expand);
 238   setOperationAction(ISD::FREM             , MVT::f80  , Expand);
 239   setOperationAction(ISD::FLT_ROUNDS_      , MVT::i32  , Custom);
 240
 241   setOperationAction(ISD::CTPOP            , MVT::i8   , Expand);
 242   setOperationAction(ISD::CTTZ             , MVT::i8   , Custom);
 243   setOperationAction(ISD::CTLZ             , MVT::i8   , Custom);
 244   setOperationAction(ISD::CTPOP            , MVT::i16  , Expand);
 245   setOperationAction(ISD::CTTZ             , MVT::i16  , Custom);
 246   setOperationAction(ISD::CTLZ             , MVT::i16  , Custom);
 247   setOperationAction(ISD::CTPOP            , MVT::i32  , Expand);
 248   setOperationAction(ISD::CTTZ             , MVT::i32  , Custom);
 249   setOperationAction(ISD::CTLZ             , MVT::i32  , Custom);
 250   if (Subtarget->is64Bit()) {
 251     setOperationAction(ISD::CTPOP          , MVT::i64  , Expand);
 252     setOperationAction(ISD::CTTZ           , MVT::i64  , Custom);
 253     setOperationAction(ISD::CTLZ           , MVT::i64  , Custom);
 254   }
 255
 256   setOperationAction(ISD::READCYCLECOUNTER , MVT::i64  , Custom);
 257   setOperationAction(ISD::BSWAP            , MVT::i16  , Expand);
 258
 259   // These should be promoted to a larger select which is supported.
 260   setOperationAction(ISD::SELECT           , MVT::i1   , Promote);
 261   setOperationAction(ISD::SELECT           , MVT::i8   , Promote);
 262   // X86 wants to expand cmov itself.
 263   setOperationAction(ISD::SELECT          , MVT::i16  , Custom);
 264   setOperationAction(ISD::SELECT          , MVT::i32  , Custom);
 265   setOperationAction(ISD::SELECT          , MVT::f32  , Custom);
 266   setOperationAction(ISD::SELECT          , MVT::f64  , Custom);
 267   setOperationAction(ISD::SELECT          , MVT::f80  , Custom);
 268   setOperationAction(ISD::SETCC           , MVT::i8   , Custom);
 269   setOperationAction(ISD::SETCC           , MVT::i16  , Custom);
 270   setOperationAction(ISD::SETCC           , MVT::i32  , Custom);
 271   setOperationAction(ISD::SETCC           , MVT::f32  , Custom);
 272   setOperationAction(ISD::SETCC           , MVT::f64  , Custom);
 273   setOperationAction(ISD::SETCC           , MVT::f80  , Custom);
 274   if (Subtarget->is64Bit()) {
 275     setOperationAction(ISD::SELECT        , MVT::i64  , Custom);
 276     setOperationAction(ISD::SETCC         , MVT::i64  , Custom);
 277   }
 278   // X86 ret instruction may pop stack.
 279   setOperationAction(ISD::RET             , MVT::Other, Custom);
 280   setOperationAction(ISD::EH_RETURN       , MVT::Other, Custom);
 281
 282   // Darwin ABI issue.
 283   setOperationAction(ISD::ConstantPool    , MVT::i32  , Custom);
 284   setOperationAction(ISD::JumpTable       , MVT::i32  , Custom);
 285   setOperationAction(ISD::GlobalAddress   , MVT::i32  , Custom);
 286   setOperationAction(ISD::GlobalTLSAddress, MVT::i32  , Custom);
 287   if (Subtarget->is64Bit())
 288     setOperationAction(ISD::GlobalTLSAddress, MVT::i64, Custom);
 289   setOperationAction(ISD::ExternalSymbol  , MVT::i32  , Custom);
 290   if (Subtarget->is64Bit()) {
 291     setOperationAction(ISD::ConstantPool  , MVT::i64  , Custom);
 292     setOperationAction(ISD::JumpTable     , MVT::i64  , Custom);
 293     setOperationAction(ISD::GlobalAddress , MVT::i64  , Custom);
 294     setOperationAction(ISD::ExternalSymbol, MVT::i64  , Custom);
 295   }
 296   // 64-bit addm sub, shl, sra, srl (iff 32-bit x86)
 297   setOperationAction(ISD::SHL_PARTS       , MVT::i32  , Custom);
 298   setOperationAction(ISD::SRA_PARTS       , MVT::i32  , Custom);
 299   setOperationAction(ISD::SRL_PARTS       , MVT::i32  , Custom);
 300   if (Subtarget->is64Bit()) {
 301     setOperationAction(ISD::SHL_PARTS     , MVT::i64  , Custom);
 302     setOperationAction(ISD::SRA_PARTS     , MVT::i64  , Custom);
 303     setOperationAction(ISD::SRL_PARTS     , MVT::i64  , Custom);
 304   }
 305
 306   if (Subtarget->hasSSE1())
 307     setOperationAction(ISD::PREFETCH      , MVT::Other, Legal);
 308
 309   if (!Subtarget->hasSSE2())
 310     setOperationAction(ISD::MEMBARRIER    , MVT::Other, Expand);
 311
 312   // Expand certain atomics
 313   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i8, Custom);
 314   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i16, Custom);
 315   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i32, Custom);
 316   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i64, Custom);
 317
 318   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i8, Custom);
 319   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i16, Custom);
 320   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i32, Custom);
 321   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i64, Custom);
 322
 323   if (!Subtarget->is64Bit()) {
 324     setOperationAction(ISD::ATOMIC_LOAD_ADD, MVT::i64, Custom);
 325     setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i64, Custom);
 326     setOperationAction(ISD::ATOMIC_LOAD_AND, MVT::i64, Custom);
 327     setOperationAction(ISD::ATOMIC_LOAD_OR, MVT::i64, Custom);
 328     setOperationAction(ISD::ATOMIC_LOAD_XOR, MVT::i64, Custom);
 329     setOperationAction(ISD::ATOMIC_LOAD_NAND, MVT::i64, Custom);
 330     setOperationAction(ISD::ATOMIC_SWAP, MVT::i64, Custom);
 331   }
 332
 333   // Use the default ISD::DBG_STOPPOINT, ISD::DECLARE expansion.
 334   setOperationAction(ISD::DBG_STOPPOINT, MVT::Other, Expand);
 335   // FIXME - use subtarget debug flags
 336   if (!Subtarget->isTargetDarwin() &&
 337       !Subtarget->isTargetELF() &&
 338       !Subtarget->isTargetCygMing()) {
 339     setOperationAction(ISD::DBG_LABEL, MVT::Other, Expand);
 340     setOperationAction(ISD::EH_LABEL, MVT::Other, Expand);
 341   }
 342
 343   setOperationAction(ISD::EXCEPTIONADDR, MVT::i64, Expand);
 344   setOperationAction(ISD::EHSELECTION,   MVT::i64, Expand);
 345   setOperationAction(ISD::EXCEPTIONADDR, MVT::i32, Expand);
 346   setOperationAction(ISD::EHSELECTION,   MVT::i32, Expand);
 347   if (Subtarget->is64Bit()) {
 348     setExceptionPointerRegister(X86::RAX);
 349     setExceptionSelectorRegister(X86::RDX);
 350   } else {
 351     setExceptionPointerRegister(X86::EAX);
 352     setExceptionSelectorRegister(X86::EDX);
 353   }
 354   setOperationAction(ISD::FRAME_TO_ARGS_OFFSET, MVT::i32, Custom);
 355   setOperationAction(ISD::FRAME_TO_ARGS_OFFSET, MVT::i64, Custom);
 356
 357   setOperationAction(ISD::TRAMPOLINE, MVT::Other, Custom);
 358
 359   setOperationAction(ISD::TRAP, MVT::Other, Legal);
 360
 361   // VASTART needs to be custom lowered to use the VarArgsFrameIndex
 362   setOperationAction(ISD::VASTART           , MVT::Other, Custom);
 363   setOperationAction(ISD::VAEND             , MVT::Other, Expand);
 364   if (Subtarget->is64Bit()) {
 365     setOperationAction(ISD::VAARG           , MVT::Other, Custom);
 366     setOperationAction(ISD::VACOPY          , MVT::Other, Custom);
 367   } else {
 368     setOperationAction(ISD::VAARG           , MVT::Other, Expand);
 369     setOperationAction(ISD::VACOPY          , MVT::Other, Expand);
 370   }
 371
 372   setOperationAction(ISD::STACKSAVE,          MVT::Other, Expand);
 373   setOperationAction(ISD::STACKRESTORE,       MVT::Other, Expand);
 374   if (Subtarget->is64Bit())
 375     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i64, Expand);
 376   if (Subtarget->isTargetCygMing())
 377     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32, Custom);
 378   else
 379     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32, Expand);
 380
 381   if (!UseSoftFloat && X86ScalarSSEf64) {
 382     // f32 and f64 use SSE.
 383     // Set up the FP register classes.
 384     addRegisterClass(MVT::f32, X86::FR32RegisterClass);
 385     addRegisterClass(MVT::f64, X86::FR64RegisterClass);
 386
 387     // Use ANDPD to simulate FABS.
 388     setOperationAction(ISD::FABS , MVT::f64, Custom);
 389     setOperationAction(ISD::FABS , MVT::f32, Custom);
 390
 391     // Use XORP to simulate FNEG.
 392     setOperationAction(ISD::FNEG , MVT::f64, Custom);
 393     setOperationAction(ISD::FNEG , MVT::f32, Custom);
 394
 395     // Use ANDPD and ORPD to simulate FCOPYSIGN.
 396     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Custom);
 397     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 398
 399     // We don't support sin/cos/fmod
 400     setOperationAction(ISD::FSIN , MVT::f64, Expand);
 401     setOperationAction(ISD::FCOS , MVT::f64, Expand);
 402     setOperationAction(ISD::FSIN , MVT::f32, Expand);
 403     setOperationAction(ISD::FCOS , MVT::f32, Expand);
 404
 405     // Expand FP immediates into loads from the stack, except for the special
 406     // cases we handle.
 407     addLegalFPImmediate(APFloat(+0.0)); // xorpd
 408     addLegalFPImmediate(APFloat(+0.0f)); // xorps
 409   } else if (!UseSoftFloat && X86ScalarSSEf32) {
 410     // Use SSE for f32, x87 for f64.
 411     // Set up the FP register classes.
 412     addRegisterClass(MVT::f32, X86::FR32RegisterClass);
 413     addRegisterClass(MVT::f64, X86::RFP64RegisterClass);
 414
 415     // Use ANDPS to simulate FABS.
 416     setOperationAction(ISD::FABS , MVT::f32, Custom);
 417
 418     // Use XORP to simulate FNEG.
 419     setOperationAction(ISD::FNEG , MVT::f32, Custom);
 420
 421     setOperationAction(ISD::UNDEF,     MVT::f64, Expand);
 422
 423     // Use ANDPS and ORPS to simulate FCOPYSIGN.
 424     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 425     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 426
 427     // We don't support sin/cos/fmod
 428     setOperationAction(ISD::FSIN , MVT::f32, Expand);
 429     setOperationAction(ISD::FCOS , MVT::f32, Expand);
 430
 431     // Special cases we handle for FP constants.
 432     addLegalFPImmediate(APFloat(+0.0f)); // xorps
 433     addLegalFPImmediate(APFloat(+0.0)); // FLD0
 434     addLegalFPImmediate(APFloat(+1.0)); // FLD1
 435     addLegalFPImmediate(APFloat(-0.0)); // FLD0/FCHS
 436     addLegalFPImmediate(APFloat(-1.0)); // FLD1/FCHS
 437
 438     if (!UnsafeFPMath) {
 439       setOperationAction(ISD::FSIN           , MVT::f64  , Expand);
 440       setOperationAction(ISD::FCOS           , MVT::f64  , Expand);
 441     }
 442   } else if (!UseSoftFloat) {
 443     // f32 and f64 in x87.
 444     // Set up the FP register classes.
 445     addRegisterClass(MVT::f64, X86::RFP64RegisterClass);
 446     addRegisterClass(MVT::f32, X86::RFP32RegisterClass);
 447
 448     setOperationAction(ISD::UNDEF,     MVT::f64, Expand);
 449     setOperationAction(ISD::UNDEF,     MVT::f32, Expand);
 450     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 451     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Expand);
 452
 453     if (!UnsafeFPMath) {
 454       setOperationAction(ISD::FSIN           , MVT::f64  , Expand);
 455       setOperationAction(ISD::FCOS           , MVT::f64  , Expand);
 456     }
 457     addLegalFPImmediate(APFloat(+0.0)); // FLD0
 458     addLegalFPImmediate(APFloat(+1.0)); // FLD1
 459     addLegalFPImmediate(APFloat(-0.0)); // FLD0/FCHS
 460     addLegalFPImmediate(APFloat(-1.0)); // FLD1/FCHS
 461     addLegalFPImmediate(APFloat(+0.0f)); // FLD0
 462     addLegalFPImmediate(APFloat(+1.0f)); // FLD1
 463     addLegalFPImmediate(APFloat(-0.0f)); // FLD0/FCHS
 464     addLegalFPImmediate(APFloat(-1.0f)); // FLD1/FCHS
 465   }
 466
 467   // Long double always uses X87.
 468   if (!UseSoftFloat) {
 469     addRegisterClass(MVT::f80, X86::RFP80RegisterClass);
 470     setOperationAction(ISD::UNDEF,     MVT::f80, Expand);
 471     setOperationAction(ISD::FCOPYSIGN, MVT::f80, Expand);
 472     {
 473       bool ignored;
 474       APFloat TmpFlt(+0.0);
 475       TmpFlt.convert(APFloat::x87DoubleExtended, APFloat::rmNearestTiesToEven,
 476                      &ignored);
 477       addLegalFPImmediate(TmpFlt);  // FLD0
 478       TmpFlt.changeSign();
 479       addLegalFPImmediate(TmpFlt);  // FLD0/FCHS
 480       APFloat TmpFlt2(+1.0);
 481       TmpFlt2.convert(APFloat::x87DoubleExtended, APFloat::rmNearestTiesToEven,
 482                       &ignored);
 483       addLegalFPImmediate(TmpFlt2);  // FLD1
 484       TmpFlt2.changeSign();
 485       addLegalFPImmediate(TmpFlt2);  // FLD1/FCHS
 486     }
 487
 488     if (!UnsafeFPMath) {
 489       setOperationAction(ISD::FSIN           , MVT::f80  , Expand);
 490       setOperationAction(ISD::FCOS           , MVT::f80  , Expand);
 491     }
 492   }
 493
 494   // Always use a library call for pow.
 495   setOperationAction(ISD::FPOW             , MVT::f32  , Expand);
 496   setOperationAction(ISD::FPOW             , MVT::f64  , Expand);
 497   setOperationAction(ISD::FPOW             , MVT::f80  , Expand);
 498
 499   setOperationAction(ISD::FLOG, MVT::f80, Expand);
 500   setOperationAction(ISD::FLOG2, MVT::f80, Expand);
 501   setOperationAction(ISD::FLOG10, MVT::f80, Expand);
 502   setOperationAction(ISD::FEXP, MVT::f80, Expand);
 503   setOperationAction(ISD::FEXP2, MVT::f80, Expand);
 504
 505   // First set operation action for all vector types to either promote
 506   // (for widening) or expand (for scalarization). Then we will selectively
 507   // turn on ones that can be effectively codegen'd.
 508   for (unsigned VT = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
 509        VT <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++VT) {
 510     setOperationAction(ISD::ADD , (MVT::SimpleValueType)VT, Expand);
 511     setOperationAction(ISD::SUB , (MVT::SimpleValueType)VT, Expand);
 512     setOperationAction(ISD::FADD, (MVT::SimpleValueType)VT, Expand);
 513     setOperationAction(ISD::FNEG, (MVT::SimpleValueType)VT, Expand);
 514     setOperationAction(ISD::FSUB, (MVT::SimpleValueType)VT, Expand);
 515     setOperationAction(ISD::MUL , (MVT::SimpleValueType)VT, Expand);
 516     setOperationAction(ISD::FMUL, (MVT::SimpleValueType)VT, Expand);
 517     setOperationAction(ISD::SDIV, (MVT::SimpleValueType)VT, Expand);
 518     setOperationAction(ISD::UDIV, (MVT::SimpleValueType)VT, Expand);
 519     setOperationAction(ISD::FDIV, (MVT::SimpleValueType)VT, Expand);
 520     setOperationAction(ISD::SREM, (MVT::SimpleValueType)VT, Expand);
 521     setOperationAction(ISD::UREM, (MVT::SimpleValueType)VT, Expand);
 522     setOperationAction(ISD::LOAD, (MVT::SimpleValueType)VT, Expand);
 523     setOperationAction(ISD::VECTOR_SHUFFLE, (MVT::SimpleValueType)VT, Expand);
 524     setOperationAction(ISD::EXTRACT_VECTOR_ELT,(MVT::SimpleValueType)VT,Expand);
 525     setOperationAction(ISD::EXTRACT_SUBVECTOR,(MVT::SimpleValueType)VT,Expand);
 526     setOperationAction(ISD::INSERT_VECTOR_ELT,(MVT::SimpleValueType)VT, Expand);
 527     setOperationAction(ISD::FABS, (MVT::SimpleValueType)VT, Expand);
 528     setOperationAction(ISD::FSIN, (MVT::SimpleValueType)VT, Expand);
 529     setOperationAction(ISD::FCOS, (MVT::SimpleValueType)VT, Expand);
 530     setOperationAction(ISD::FREM, (MVT::SimpleValueType)VT, Expand);
 531     setOperationAction(ISD::FPOWI, (MVT::SimpleValueType)VT, Expand);
 532     setOperationAction(ISD::FSQRT, (MVT::SimpleValueType)VT, Expand);
 533     setOperationAction(ISD::FCOPYSIGN, (MVT::SimpleValueType)VT, Expand);
 534     setOperationAction(ISD::SMUL_LOHI, (MVT::SimpleValueType)VT, Expand);
 535     setOperationAction(ISD::UMUL_LOHI, (MVT::SimpleValueType)VT, Expand);
 536     setOperationAction(ISD::SDIVREM, (MVT::SimpleValueType)VT, Expand);
 537     setOperationAction(ISD::UDIVREM, (MVT::SimpleValueType)VT, Expand);
 538     setOperationAction(ISD::FPOW, (MVT::SimpleValueType)VT, Expand);
 539     setOperationAction(ISD::CTPOP, (MVT::SimpleValueType)VT, Expand);
 540     setOperationAction(ISD::CTTZ, (MVT::SimpleValueType)VT, Expand);
 541     setOperationAction(ISD::CTLZ, (MVT::SimpleValueType)VT, Expand);
 542     setOperationAction(ISD::SHL, (MVT::SimpleValueType)VT, Expand);
 543     setOperationAction(ISD::SRA, (MVT::SimpleValueType)VT, Expand);
 544     setOperationAction(ISD::SRL, (MVT::SimpleValueType)VT, Expand);
 545     setOperationAction(ISD::ROTL, (MVT::SimpleValueType)VT, Expand);
 546     setOperationAction(ISD::ROTR, (MVT::SimpleValueType)VT, Expand);
 547     setOperationAction(ISD::BSWAP, (MVT::SimpleValueType)VT, Expand);
 548     setOperationAction(ISD::VSETCC, (MVT::SimpleValueType)VT, Expand);
 549     setOperationAction(ISD::FLOG, (MVT::SimpleValueType)VT, Expand);
 550     setOperationAction(ISD::FLOG2, (MVT::SimpleValueType)VT, Expand);
 551     setOperationAction(ISD::FLOG10, (MVT::SimpleValueType)VT, Expand);
 552     setOperationAction(ISD::FEXP, (MVT::SimpleValueType)VT, Expand);
 553     setOperationAction(ISD::FEXP2, (MVT::SimpleValueType)VT, Expand);
 554     setOperationAction(ISD::FP_TO_UINT, (MVT::SimpleValueType)VT, Expand);
 555     setOperationAction(ISD::FP_TO_SINT, (MVT::SimpleValueType)VT, Expand);
 556     setOperationAction(ISD::UINT_TO_FP, (MVT::SimpleValueType)VT, Expand);
 557     setOperationAction(ISD::SINT_TO_FP, (MVT::SimpleValueType)VT, Expand);
 558   }
 559
 560   // FIXME: In order to prevent SSE instructions being expanded to MMX ones
 561   // with -msoft-float, disable use of MMX as well.
 562   if (!UseSoftFloat && !DisableMMX && Subtarget->hasMMX()) {
 563     addRegisterClass(MVT::v8i8,  X86::VR64RegisterClass);
 564     addRegisterClass(MVT::v4i16, X86::VR64RegisterClass);
 565     addRegisterClass(MVT::v2i32, X86::VR64RegisterClass);
 566     addRegisterClass(MVT::v2f32, X86::VR64RegisterClass);
 567     addRegisterClass(MVT::v1i64, X86::VR64RegisterClass);
 568
 569     setOperationAction(ISD::ADD,                MVT::v8i8,  Legal);
 570     setOperationAction(ISD::ADD,                MVT::v4i16, Legal);
 571     setOperationAction(ISD::ADD,                MVT::v2i32, Legal);
 572     setOperationAction(ISD::ADD,                MVT::v1i64, Legal);
 573
 574     setOperationAction(ISD::SUB,                MVT::v8i8,  Legal);
 575     setOperationAction(ISD::SUB,                MVT::v4i16, Legal);
 576     setOperationAction(ISD::SUB,                MVT::v2i32, Legal);
 577     setOperationAction(ISD::SUB,                MVT::v1i64, Legal);
 578
 579     setOperationAction(ISD::MULHS,              MVT::v4i16, Legal);
 580     setOperationAction(ISD::MUL,                MVT::v4i16, Legal);
 581
 582     setOperationAction(ISD::AND,                MVT::v8i8,  Promote);
 583     AddPromotedToType (ISD::AND,                MVT::v8i8,  MVT::v1i64);
 584     setOperationAction(ISD::AND,                MVT::v4i16, Promote);
 585     AddPromotedToType (ISD::AND,                MVT::v4i16, MVT::v1i64);
 586     setOperationAction(ISD::AND,                MVT::v2i32, Promote);
 587     AddPromotedToType (ISD::AND,                MVT::v2i32, MVT::v1i64);
 588     setOperationAction(ISD::AND,                MVT::v1i64, Legal);
 589
 590     setOperationAction(ISD::OR,                 MVT::v8i8,  Promote);
 591     AddPromotedToType (ISD::OR,                 MVT::v8i8,  MVT::v1i64);
 592     setOperationAction(ISD::OR,                 MVT::v4i16, Promote);
 593     AddPromotedToType (ISD::OR,                 MVT::v4i16, MVT::v1i64);
 594     setOperationAction(ISD::OR,                 MVT::v2i32, Promote);
 595     AddPromotedToType (ISD::OR,                 MVT::v2i32, MVT::v1i64);
 596     setOperationAction(ISD::OR,                 MVT::v1i64, Legal);
 597
 598     setOperationAction(ISD::XOR,                MVT::v8i8,  Promote);
 599     AddPromotedToType (ISD::XOR,                MVT::v8i8,  MVT::v1i64);
 600     setOperationAction(ISD::XOR,                MVT::v4i16, Promote);
 601     AddPromotedToType (ISD::XOR,                MVT::v4i16, MVT::v1i64);
 602     setOperationAction(ISD::XOR,                MVT::v2i32, Promote);
 603     AddPromotedToType (ISD::XOR,                MVT::v2i32, MVT::v1i64);
 604     setOperationAction(ISD::XOR,                MVT::v1i64, Legal);
 605
 606     setOperationAction(ISD::LOAD,               MVT::v8i8,  Promote);
 607     AddPromotedToType (ISD::LOAD,               MVT::v8i8,  MVT::v1i64);
 608     setOperationAction(ISD::LOAD,               MVT::v4i16, Promote);
 609     AddPromotedToType (ISD::LOAD,               MVT::v4i16, MVT::v1i64);
 610     setOperationAction(ISD::LOAD,               MVT::v2i32, Promote);
 611     AddPromotedToType (ISD::LOAD,               MVT::v2i32, MVT::v1i64);
 612     setOperationAction(ISD::LOAD,               MVT::v2f32, Promote);
 613     AddPromotedToType (ISD::LOAD,               MVT::v2f32, MVT::v1i64);
 614     setOperationAction(ISD::LOAD,               MVT::v1i64, Legal);
 615
 616     setOperationAction(ISD::BUILD_VECTOR,       MVT::v8i8,  Custom);
 617     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4i16, Custom);
 618     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2i32, Custom);
 619     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2f32, Custom);
 620     setOperationAction(ISD::BUILD_VECTOR,       MVT::v1i64, Custom);
 621
 622     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v8i8,  Custom);
 623     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4i16, Custom);
 624     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2i32, Custom);
 625     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v1i64, Custom);
 626
 627     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v2f32, Custom);
 628     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v8i8,  Custom);
 629     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v4i16, Custom);
 630     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v1i64, Custom);
 631
 632     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i16, Custom);
 633
 634     setTruncStoreAction(MVT::v8i16,             MVT::v8i8, Expand);
 635     setOperationAction(ISD::TRUNCATE,           MVT::v8i8, Expand);
 636     setOperationAction(ISD::SELECT,             MVT::v8i8, Promote);
 637     setOperationAction(ISD::SELECT,             MVT::v4i16, Promote);
 638     setOperationAction(ISD::SELECT,             MVT::v2i32, Promote);
 639     setOperationAction(ISD::SELECT,             MVT::v1i64, Custom);
 640   }
 641
 642   if (!UseSoftFloat && Subtarget->hasSSE1()) {
 643     addRegisterClass(MVT::v4f32, X86::VR128RegisterClass);
 644
 645     setOperationAction(ISD::FADD,               MVT::v4f32, Legal);
 646     setOperationAction(ISD::FSUB,               MVT::v4f32, Legal);
 647     setOperationAction(ISD::FMUL,               MVT::v4f32, Legal);
 648     setOperationAction(ISD::FDIV,               MVT::v4f32, Legal);
 649     setOperationAction(ISD::FSQRT,              MVT::v4f32, Legal);
 650     setOperationAction(ISD::FNEG,               MVT::v4f32, Custom);
 651     setOperationAction(ISD::LOAD,               MVT::v4f32, Legal);
 652     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4f32, Custom);
 653     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4f32, Custom);
 654     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f32, Custom);
 655     setOperationAction(ISD::SELECT,             MVT::v4f32, Custom);
 656     setOperationAction(ISD::VSETCC,             MVT::v4f32, Custom);
 657   }
 658
 659   if (!UseSoftFloat && Subtarget->hasSSE2()) {
 660     addRegisterClass(MVT::v2f64, X86::VR128RegisterClass);
 661
 662     // FIXME: Unfortunately -soft-float and -no-implicit-float means XMM
 663     // registers cannot be used even for integer operations.
 664     addRegisterClass(MVT::v16i8, X86::VR128RegisterClass);
 665     addRegisterClass(MVT::v8i16, X86::VR128RegisterClass);
 666     addRegisterClass(MVT::v4i32, X86::VR128RegisterClass);
 667     addRegisterClass(MVT::v2i64, X86::VR128RegisterClass);
 668
 669     setOperationAction(ISD::ADD,                MVT::v16i8, Legal);
 670     setOperationAction(ISD::ADD,                MVT::v8i16, Legal);
 671     setOperationAction(ISD::ADD,                MVT::v4i32, Legal);
 672     setOperationAction(ISD::ADD,                MVT::v2i64, Legal);
 673     setOperationAction(ISD::MUL,                MVT::v2i64, Custom);
 674     setOperationAction(ISD::SUB,                MVT::v16i8, Legal);
 675     setOperationAction(ISD::SUB,                MVT::v8i16, Legal);
 676     setOperationAction(ISD::SUB,                MVT::v4i32, Legal);
 677     setOperationAction(ISD::SUB,                MVT::v2i64, Legal);
 678     setOperationAction(ISD::MUL,                MVT::v8i16, Legal);
 679     setOperationAction(ISD::FADD,               MVT::v2f64, Legal);
 680     setOperationAction(ISD::FSUB,               MVT::v2f64, Legal);
 681     setOperationAction(ISD::FMUL,               MVT::v2f64, Legal);
 682     setOperationAction(ISD::FDIV,               MVT::v2f64, Legal);
 683     setOperationAction(ISD::FSQRT,              MVT::v2f64, Legal);
 684     setOperationAction(ISD::FNEG,               MVT::v2f64, Custom);
 685
 686     setOperationAction(ISD::VSETCC,             MVT::v2f64, Custom);
 687     setOperationAction(ISD::VSETCC,             MVT::v16i8, Custom);
 688     setOperationAction(ISD::VSETCC,             MVT::v8i16, Custom);
 689     setOperationAction(ISD::VSETCC,             MVT::v4i32, Custom);
 690
 691     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v16i8, Custom);
 692     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v8i16, Custom);
 693     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i16, Custom);
 694     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i32, Custom);
 695     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f32, Custom);
 696
 697     // Custom lower build_vector, vector_shuffle, and extract_vector_elt.
 698     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v2i64; ++i) {
 699       MVT VT = (MVT::SimpleValueType)i;
 700       // Do not attempt to custom lower non-power-of-2 vectors
 701       if (!isPowerOf2_32(VT.getVectorNumElements()))
 702         continue;
 703       setOperationAction(ISD::BUILD_VECTOR,       VT, Custom);
 704       setOperationAction(ISD::VECTOR_SHUFFLE,     VT, Custom);
 705       setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT, Custom);
 706     }
 707
 708     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2f64, Custom);
 709     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2i64, Custom);
 710     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2f64, Custom);
 711     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2i64, Custom);
 712     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2f64, Custom);
 713     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2f64, Custom);
 714
 715     if (Subtarget->is64Bit()) {
 716       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2i64, Custom);
 717       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2i64, Custom);
 718     }
 719
 720     // Promote v16i8, v8i16, v4i32 load, select, and, or, xor to v2i64.
 721     for (unsigned VT = (unsigned)MVT::v16i8; VT != (unsigned)MVT::v2i64; VT++) {
 722       setOperationAction(ISD::AND,    (MVT::SimpleValueType)VT, Promote);
 723       AddPromotedToType (ISD::AND,    (MVT::SimpleValueType)VT, MVT::v2i64);
 724       setOperationAction(ISD::OR,     (MVT::SimpleValueType)VT, Promote);
 725       AddPromotedToType (ISD::OR,     (MVT::SimpleValueType)VT, MVT::v2i64);
 726       setOperationAction(ISD::XOR,    (MVT::SimpleValueType)VT, Promote);
 727       AddPromotedToType (ISD::XOR,    (MVT::SimpleValueType)VT, MVT::v2i64);
 728       setOperationAction(ISD::LOAD,   (MVT::SimpleValueType)VT, Promote);
 729       AddPromotedToType (ISD::LOAD,   (MVT::SimpleValueType)VT, MVT::v2i64);
 730       setOperationAction(ISD::SELECT, (MVT::SimpleValueType)VT, Promote);
 731       AddPromotedToType (ISD::SELECT, (MVT::SimpleValueType)VT, MVT::v2i64);
 732     }
 733
 734     setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 735
 736     // Custom lower v2i64 and v2f64 selects.
 737     setOperationAction(ISD::LOAD,               MVT::v2f64, Legal);
 738     setOperationAction(ISD::LOAD,               MVT::v2i64, Legal);
 739     setOperationAction(ISD::SELECT,             MVT::v2f64, Custom);
 740     setOperationAction(ISD::SELECT,             MVT::v2i64, Custom);
 741
 742     setOperationAction(ISD::FP_TO_SINT,         MVT::v4i32, Legal);
 743     setOperationAction(ISD::SINT_TO_FP,         MVT::v4i32, Legal);
 744     if (!DisableMMX && Subtarget->hasMMX()) {
 745       setOperationAction(ISD::FP_TO_SINT,         MVT::v2i32, Custom);
 746       setOperationAction(ISD::SINT_TO_FP,         MVT::v2i32, Custom);
 747     }
 748   }
 749
 750   if (Subtarget->hasSSE41()) {
 751     // FIXME: Do we need to handle scalar-to-vector here?
 752     setOperationAction(ISD::MUL,                MVT::v4i32, Legal);
 753
 754     // i8 and i16 vectors are custom , because the source register and source
 755     // source memory operand types are not the same width.  f32 vectors are
 756     // custom since the immediate controlling the insert encodes additional
 757     // information.
 758     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v16i8, Custom);
 759     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i16, Custom);
 760     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i32, Custom);
 761     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f32, Custom);
 762
 763     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v16i8, Custom);
 764     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v8i16, Custom);
 765     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4i32, Custom);
 766     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f32, Custom);
 767
 768     if (Subtarget->is64Bit()) {
 769       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2i64, Legal);
 770       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2i64, Legal);
 771     }
 772   }
 773
 774   if (Subtarget->hasSSE42()) {
 775     setOperationAction(ISD::VSETCC,             MVT::v2i64, Custom);
 776   }
 777
 778   // We want to custom lower some of our intrinsics.
 779   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
 780
 781   // Add/Sub/Mul with overflow operations are custom lowered.
 782   setOperationAction(ISD::SADDO, MVT::i32, Custom);
 783   setOperationAction(ISD::SADDO, MVT::i64, Custom);
 784   setOperationAction(ISD::UADDO, MVT::i32, Custom);
 785   setOperationAction(ISD::UADDO, MVT::i64, Custom);
 786   setOperationAction(ISD::SSUBO, MVT::i32, Custom);
 787   setOperationAction(ISD::SSUBO, MVT::i64, Custom);
 788   setOperationAction(ISD::USUBO, MVT::i32, Custom);
 789   setOperationAction(ISD::USUBO, MVT::i64, Custom);
 790   setOperationAction(ISD::SMULO, MVT::i32, Custom);
 791   setOperationAction(ISD::SMULO, MVT::i64, Custom);
 792
 793   if (!Subtarget->is64Bit()) {
 794     // These libcalls are not available in 32-bit.
 795     setLibcallName(RTLIB::SHL_I128, 0);
 796     setLibcallName(RTLIB::SRL_I128, 0);
 797     setLibcallName(RTLIB::SRA_I128, 0);
 798   }
 799
 800   // We have target-specific dag combine patterns for the following nodes:
 801   setTargetDAGCombine(ISD::VECTOR_SHUFFLE);
 802   setTargetDAGCombine(ISD::BUILD_VECTOR);
 803   setTargetDAGCombine(ISD::SELECT);
 804   setTargetDAGCombine(ISD::SHL);
 805   setTargetDAGCombine(ISD::SRA);
 806   setTargetDAGCombine(ISD::SRL);
 807   setTargetDAGCombine(ISD::STORE);
 808   if (Subtarget->is64Bit())
 809     setTargetDAGCombine(ISD::MUL);
 810
 811   computeRegisterProperties();
 812
 813   // FIXME: These should be based on subtarget info. Plus, the values should
 814   // be smaller when we are in optimizing for size mode.
 815   maxStoresPerMemset = 16; // For @llvm.memset -> sequence of stores
 816   maxStoresPerMemcpy = 16; // For @llvm.memcpy -> sequence of stores
 817   maxStoresPerMemmove = 3; // For @llvm.memmove -> sequence of stores
 818   allowUnalignedMemoryAccesses = true; // x86 supports it!
 819   setPrefLoopAlignment(16);
 820   benefitFromCodePlacementOpt = true;
 821 }
 822
 823
 824 MVT X86TargetLowering::getSetCCResultType(MVT VT) const {
 825   return MVT::i8;
 826 }
 827
 828
 829 /// getMaxByValAlign - Helper for getByValTypeAlignment to determine
 830 /// the desired ByVal argument alignment.
 831 static void getMaxByValAlign(const Type *Ty, unsigned &MaxAlign) {
 832   if (MaxAlign == 16)
 833     return;
 834   if (const VectorType *VTy = dyn_cast<VectorType>(Ty)) {
 835     if (VTy->getBitWidth() == 128)
 836       MaxAlign = 16;
 837   } else if (const ArrayType *ATy = dyn_cast<ArrayType>(Ty)) {
 838     unsigned EltAlign = 0;
 839     getMaxByValAlign(ATy->getElementType(), EltAlign);
 840     if (EltAlign > MaxAlign)
 841       MaxAlign = EltAlign;
 842   } else if (const StructType *STy = dyn_cast<StructType>(Ty)) {
 843     for (unsigned i = 0, e = STy->getNumElements(); i != e; ++i) {
 844       unsigned EltAlign = 0;
 845       getMaxByValAlign(STy->getElementType(i), EltAlign);
 846       if (EltAlign > MaxAlign)
 847         MaxAlign = EltAlign;
 848       if (MaxAlign == 16)
 849         break;
 850     }
 851   }
 852   return;
 853 }
 854
 855 /// getByValTypeAlignment - Return the desired alignment for ByVal aggregate
 856 /// function arguments in the caller parameter area. For X86, aggregates
 857 /// that contain SSE vectors are placed at 16-byte boundaries while the rest
 858 /// are at 4-byte boundaries.
 859 unsigned X86TargetLowering::getByValTypeAlignment(const Type *Ty) const {
 860   if (Subtarget->is64Bit()) {
 861     // Max of 8 and alignment of type.
 862     unsigned TyAlign = TD->getABITypeAlignment(Ty);
 863     if (TyAlign > 8)
 864       return TyAlign;
 865     return 8;
 866   }
 867
 868   unsigned Align = 4;
 869   if (Subtarget->hasSSE1())
 870     getMaxByValAlign(Ty, Align);
 871   return Align;
 872 }
 873
 874 /// getOptimalMemOpType - Returns the target specific optimal type for load
 875 /// and store operations as a result of memset, memcpy, and memmove
 876 /// lowering. It returns MVT::iAny if SelectionDAG should be responsible for
 877 /// determining it.
 878 MVT
 879 X86TargetLowering::getOptimalMemOpType(uint64_t Size, unsigned Align,
 880                                        bool isSrcConst, bool isSrcStr,
 881                                        SelectionDAG &DAG) const {
 882   // FIXME: This turns off use of xmm stores for memset/memcpy on targets like
 883   // linux.  This is because the stack realignment code can't handle certain
 884   // cases like PR2962.  This should be removed when PR2962 is fixed.
 885   const Function *F = DAG.getMachineFunction().getFunction();
 886   bool NoImplicitFloatOps = F->hasFnAttr(Attribute::NoImplicitFloat);
 887   if (!NoImplicitFloatOps && Subtarget->getStackAlignment() >= 16) {
 888     if ((isSrcConst || isSrcStr) && Subtarget->hasSSE2() && Size >= 16)
 889       return MVT::v4i32;
 890     if ((isSrcConst || isSrcStr) && Subtarget->hasSSE1() && Size >= 16)
 891       return MVT::v4f32;
 892   }
 893   if (Subtarget->is64Bit() && Size >= 8)
 894     return MVT::i64;
 895   return MVT::i32;
 896 }
 897
 898 /// getPICJumpTableRelocaBase - Returns relocation base for the given PIC
 899 /// jumptable.
 900 SDValue X86TargetLowering::getPICJumpTableRelocBase(SDValue Table,
 901                                                       SelectionDAG &DAG) const {
 902   if (usesGlobalOffsetTable())
 903     return DAG.getGLOBAL_OFFSET_TABLE(getPointerTy());
 904   if (!Subtarget->isPICStyleRIPRel())
 905     // This doesn't have DebugLoc associated with it, but is not really the
 906     // same as a Register.
 907     return DAG.getNode(X86ISD::GlobalBaseReg, DebugLoc::getUnknownLoc(),
 908                        getPointerTy());
 909   return Table;
 910 }
 911
 912 //===----------------------------------------------------------------------===//
 913 //               Return Value Calling Convention Implementation
 914 //===----------------------------------------------------------------------===//
 915
 916 #include "X86GenCallingConv.inc"
 917
 918 /// LowerRET - Lower an ISD::RET node.
 919 SDValue X86TargetLowering::LowerRET(SDValue Op, SelectionDAG &DAG) {
 920   DebugLoc dl = Op.getDebugLoc();
 921   assert((Op.getNumOperands() & 1) == 1 && "ISD::RET should have odd # args");
 922
 923   SmallVector<CCValAssign, 16> RVLocs;
 924   unsigned CC = DAG.getMachineFunction().getFunction()->getCallingConv();
 925   bool isVarArg = DAG.getMachineFunction().getFunction()->isVarArg();
 926   CCState CCInfo(CC, isVarArg, getTargetMachine(), RVLocs);
 927   CCInfo.AnalyzeReturn(Op.getNode(), RetCC_X86);
 928
 929   // If this is the first return lowered for this function, add the regs to the
 930   // liveout set for the function.
 931   if (DAG.getMachineFunction().getRegInfo().liveout_empty()) {
 932     for (unsigned i = 0; i != RVLocs.size(); ++i)
 933       if (RVLocs[i].isRegLoc())
 934         DAG.getMachineFunction().getRegInfo().addLiveOut(RVLocs[i].getLocReg());
 935   }
 936   SDValue Chain = Op.getOperand(0);
 937
 938   // Handle tail call return.
 939   Chain = GetPossiblePreceedingTailCall(Chain, X86ISD::TAILCALL);
 940   if (Chain.getOpcode() == X86ISD::TAILCALL) {
 941     SDValue TailCall = Chain;
 942     SDValue TargetAddress = TailCall.getOperand(1);
 943     SDValue StackAdjustment = TailCall.getOperand(2);
 944     assert(((TargetAddress.getOpcode() == ISD::Register &&
 945                (cast<RegisterSDNode>(TargetAddress)->getReg() == X86::EAX ||
 946                 cast<RegisterSDNode>(TargetAddress)->getReg() == X86::R11)) ||
 947               TargetAddress.getOpcode() == ISD::TargetExternalSymbol ||
 948               TargetAddress.getOpcode() == ISD::TargetGlobalAddress) &&
 949              "Expecting an global address, external symbol, or register");
 950     assert(StackAdjustment.getOpcode() == ISD::Constant &&
 951            "Expecting a const value");
 952
 953     SmallVector<SDValue,8> Operands;
 954     Operands.push_back(Chain.getOperand(0));
 955     Operands.push_back(TargetAddress);
 956     Operands.push_back(StackAdjustment);
 957     // Copy registers used by the call. Last operand is a flag so it is not
 958     // copied.
 959     for (unsigned i=3; i < TailCall.getNumOperands()-1; i++) {
 960       Operands.push_back(Chain.getOperand(i));
 961     }
 962     return DAG.getNode(X86ISD::TC_RETURN, dl, MVT::Other, &Operands[0],
 963                        Operands.size());
 964   }
 965
 966   // Regular return.
 967   SDValue Flag;
 968
 969   SmallVector<SDValue, 6> RetOps;
 970   RetOps.push_back(Chain); // Operand #0 = Chain (updated below)
 971   // Operand #1 = Bytes To Pop
 972   RetOps.push_back(DAG.getConstant(getBytesToPopOnReturn(), MVT::i16));
 973
 974   // Copy the result values into the output registers.
 975   for (unsigned i = 0; i != RVLocs.size(); ++i) {
 976     CCValAssign &VA = RVLocs[i];
 977     assert(VA.isRegLoc() && "Can only return in registers!");
 978     SDValue ValToCopy = Op.getOperand(i*2+1);
 979
 980     // Returns in ST0/ST1 are handled specially: these are pushed as operands to
 981     // the RET instruction and handled by the FP Stackifier.
 982     if (VA.getLocReg() == X86::ST0 ||
 983         VA.getLocReg() == X86::ST1) {
 984       // If this is a copy from an xmm register to ST(0), use an FPExtend to
 985       // change the value to the FP stack register class.
 986       if (isScalarFPTypeInSSEReg(VA.getValVT()))
 987         ValToCopy = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f80, ValToCopy);
 988       RetOps.push_back(ValToCopy);
 989       // Don't emit a copytoreg.
 990       continue;
 991     }
 992
 993     // 64-bit vector (MMX) values are returned in XMM0 / XMM1 except for v1i64
 994     // which is returned in RAX / RDX.
 995     if (Subtarget->is64Bit()) {
 996       MVT ValVT = ValToCopy.getValueType();
 997       if (ValVT.isVector() && ValVT.getSizeInBits() == 64) {
 998         ValToCopy = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::i64, ValToCopy);
 999         if (VA.getLocReg() == X86::XMM0 || VA.getLocReg() == X86::XMM1)
1000           ValToCopy = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64, ValToCopy);
1001       }
1002     }
1003
1004     Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), ValToCopy, Flag);
1005     Flag = Chain.getValue(1);
1006   }
1007
1008   // The x86-64 ABI for returning structs by value requires that we copy
1009   // the sret argument into %rax for the return. We saved the argument into
1010   // a virtual register in the entry block, so now we copy the value out
1011   // and into %rax.
1012   if (Subtarget->is64Bit() &&
1013       DAG.getMachineFunction().getFunction()->hasStructRetAttr()) {
1014     MachineFunction &MF = DAG.getMachineFunction();
1015     X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1016     unsigned Reg = FuncInfo->getSRetReturnReg();
1017     if (!Reg) {
1018       Reg = MF.getRegInfo().createVirtualRegister(getRegClassFor(MVT::i64));
1019       FuncInfo->setSRetReturnReg(Reg);
1020     }
1021     SDValue Val = DAG.getCopyFromReg(Chain, dl, Reg, getPointerTy());
1022
1023     Chain = DAG.getCopyToReg(Chain, dl, X86::RAX, Val, Flag);
1024     Flag = Chain.getValue(1);
1025   }
1026
1027   RetOps[0] = Chain;  // Update chain.
1028
1029   // Add the flag if we have it.
1030   if (Flag.getNode())
1031     RetOps.push_back(Flag);
1032
1033   return DAG.getNode(X86ISD::RET_FLAG, dl,
1034                      MVT::Other, &RetOps[0], RetOps.size());
1035 }
1036
1037
1038 /// LowerCallResult - Lower the result values of an ISD::CALL into the
1039 /// appropriate copies out of appropriate physical registers.  This assumes that
1040 /// Chain/InFlag are the input chain/flag to use, and that TheCall is the call
1041 /// being lowered.  The returns a SDNode with the same number of values as the
1042 /// ISD::CALL.
1043 SDNode *X86TargetLowering::
1044 LowerCallResult(SDValue Chain, SDValue InFlag, CallSDNode *TheCall,
1045                 unsigned CallingConv, SelectionDAG &DAG) {
1046
1047   DebugLoc dl = TheCall->getDebugLoc();
1048   // Assign locations to each value returned by this call.
1049   SmallVector<CCValAssign, 16> RVLocs;
1050   bool isVarArg = TheCall->isVarArg();
1051   bool Is64Bit = Subtarget->is64Bit();
1052   CCState CCInfo(CallingConv, isVarArg, getTargetMachine(), RVLocs);
1053   CCInfo.AnalyzeCallResult(TheCall, RetCC_X86);
1054
1055   SmallVector<SDValue, 8> ResultVals;
1056
1057   // Copy all of the result registers out of their specified physreg.
1058   for (unsigned i = 0; i != RVLocs.size(); ++i) {
1059     CCValAssign &VA = RVLocs[i];
1060     MVT CopyVT = VA.getValVT();
1061
1062     // If this is x86-64, and we disabled SSE, we can't return FP values
1063     if ((CopyVT == MVT::f32 || CopyVT == MVT::f64) &&
1064         ((Is64Bit || TheCall->isInreg()) && !Subtarget->hasSSE1())) {
1065       cerr << "SSE register return with SSE disabled\n";
1066       exit(1);
1067     }
1068
1069     // If this is a call to a function that returns an fp value on the floating
1070     // point stack, but where we prefer to use the value in xmm registers, copy
1071     // it out as F80 and use a truncate to move it from fp stack reg to xmm reg.
1072     if ((VA.getLocReg() == X86::ST0 ||
1073          VA.getLocReg() == X86::ST1) &&
1074         isScalarFPTypeInSSEReg(VA.getValVT())) {
1075       CopyVT = MVT::f80;
1076     }
1077
1078     SDValue Val;
1079     if (Is64Bit && CopyVT.isVector() && CopyVT.getSizeInBits() == 64) {
1080       // For x86-64, MMX values are returned in XMM0 / XMM1 except for v1i64.
1081       if (VA.getLocReg() == X86::XMM0 || VA.getLocReg() == X86::XMM1) {
1082         Chain = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(),
1083                                    MVT::v2i64, InFlag).getValue(1);
1084         Val = Chain.getValue(0);
1085         Val = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i64,
1086                           Val, DAG.getConstant(0, MVT::i64));
1087       } else {
1088         Chain = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(),
1089                                    MVT::i64, InFlag).getValue(1);
1090         Val = Chain.getValue(0);
1091       }
1092       Val = DAG.getNode(ISD::BIT_CONVERT, dl, CopyVT, Val);
1093     } else {
1094       Chain = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(),
1095                                  CopyVT, InFlag).getValue(1);
1096       Val = Chain.getValue(0);
1097     }
1098     InFlag = Chain.getValue(2);
1099
1100     if (CopyVT != VA.getValVT()) {
1101       // Round the F80 the right size, which also moves to the appropriate xmm
1102       // register.
1103       Val = DAG.getNode(ISD::FP_ROUND, dl, VA.getValVT(), Val,
1104                         // This truncation won't change the value.
1105                         DAG.getIntPtrConstant(1));
1106     }
1107
1108     ResultVals.push_back(Val);
1109   }
1110
1111   // Merge everything together with a MERGE_VALUES node.
1112   ResultVals.push_back(Chain);
1113   return DAG.getNode(ISD::MERGE_VALUES, dl, TheCall->getVTList(),
1114                      &ResultVals[0], ResultVals.size()).getNode();
1115 }
1116
1117
1118 //===----------------------------------------------------------------------===//
1119 //                C & StdCall & Fast Calling Convention implementation
1120 //===----------------------------------------------------------------------===//
1121 //  StdCall calling convention seems to be standard for many Windows' API
1122 //  routines and around. It differs from C calling convention just a little:
1123 //  callee should clean up the stack, not caller. Symbols should be also
1124 //  decorated in some fancy way :) It doesn't support any vector arguments.
1125 //  For info on fast calling convention see Fast Calling Convention (tail call)
1126 //  implementation LowerX86_32FastCCCallTo.
1127
1128 /// CallIsStructReturn - Determines whether a CALL node uses struct return
1129 /// semantics.
1130 static bool CallIsStructReturn(CallSDNode *TheCall) {
1131   unsigned NumOps = TheCall->getNumArgs();
1132   if (!NumOps)
1133     return false;
1134
1135   return TheCall->getArgFlags(0).isSRet();
1136 }
1137
1138 /// ArgsAreStructReturn - Determines whether a FORMAL_ARGUMENTS node uses struct
1139 /// return semantics.
1140 static bool ArgsAreStructReturn(SDValue Op) {
1141   unsigned NumArgs = Op.getNode()->getNumValues() - 1;
1142   if (!NumArgs)
1143     return false;
1144
1145   return cast<ARG_FLAGSSDNode>(Op.getOperand(3))->getArgFlags().isSRet();
1146 }
1147
1148 /// IsCalleePop - Determines whether a CALL or FORMAL_ARGUMENTS node requires
1149 /// the callee to pop its own arguments. Callee pop is necessary to support tail
1150 /// calls.
1151 bool X86TargetLowering::IsCalleePop(bool IsVarArg, unsigned CallingConv) {
1152   if (IsVarArg)
1153     return false;
1154
1155   switch (CallingConv) {
1156   default:
1157     return false;
1158   case CallingConv::X86_StdCall:
1159     return !Subtarget->is64Bit();
1160   case CallingConv::X86_FastCall:
1161     return !Subtarget->is64Bit();
1162   case CallingConv::Fast:
1163     return PerformTailCallOpt;
1164   }
1165 }
1166
1167 /// CCAssignFnForNode - Selects the correct CCAssignFn for a the
1168 /// given CallingConvention value.
1169 CCAssignFn *X86TargetLowering::CCAssignFnForNode(unsigned CC) const {
1170   if (Subtarget->is64Bit()) {
1171     if (Subtarget->isTargetWin64())
1172       return CC_X86_Win64_C;
1173     else
1174       return CC_X86_64_C;
1175   }
1176
1177   if (CC == CallingConv::X86_FastCall)
1178     return CC_X86_32_FastCall;
1179   else if (CC == CallingConv::Fast)
1180     return CC_X86_32_FastCC;
1181   else
1182     return CC_X86_32_C;
1183 }
1184
1185 /// NameDecorationForFORMAL_ARGUMENTS - Selects the appropriate decoration to
1186 /// apply to a MachineFunction containing a given FORMAL_ARGUMENTS node.
1187 NameDecorationStyle
1188 X86TargetLowering::NameDecorationForFORMAL_ARGUMENTS(SDValue Op) {
1189   unsigned CC = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
1190   if (CC == CallingConv::X86_FastCall)
1191     return FastCall;
1192   else if (CC == CallingConv::X86_StdCall)
1193     return StdCall;
1194   return None;
1195 }
1196
1197
1198 /// CallRequiresGOTInRegister - Check whether the call requires the GOT pointer
1199 /// in a register before calling.
1200 bool X86TargetLowering::CallRequiresGOTPtrInReg(bool Is64Bit, bool IsTailCall) {
1201   return !IsTailCall && !Is64Bit &&
1202     getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
1203     Subtarget->isPICStyleGOT();
1204 }
1205
1206 /// CallRequiresFnAddressInReg - Check whether the call requires the function
1207 /// address to be loaded in a register.
1208 bool
1209 X86TargetLowering::CallRequiresFnAddressInReg(bool Is64Bit, bool IsTailCall) {
1210   return !Is64Bit && IsTailCall &&
1211     getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
1212     Subtarget->isPICStyleGOT();
1213 }
1214
1215 /// CreateCopyOfByValArgument - Make a copy of an aggregate at address specified
1216 /// by "Src" to address "Dst" with size and alignment information specified by
1217 /// the specific parameter attribute. The copy will be passed as a byval
1218 /// function parameter.
1219 static SDValue
1220 CreateCopyOfByValArgument(SDValue Src, SDValue Dst, SDValue Chain,
1221                           ISD::ArgFlagsTy Flags, SelectionDAG &DAG,
1222                           DebugLoc dl) {
1223   SDValue SizeNode     = DAG.getConstant(Flags.getByValSize(), MVT::i32);
1224   return DAG.getMemcpy(Chain, dl, Dst, Src, SizeNode, Flags.getByValAlign(),
1225                        /*AlwaysInline=*/true, NULL, 0, NULL, 0);
1226 }
1227
1228 SDValue X86TargetLowering::LowerMemArgument(SDValue Op, SelectionDAG &DAG,
1229                                               const CCValAssign &VA,
1230                                               MachineFrameInfo *MFI,
1231                                               unsigned CC,
1232                                               SDValue Root, unsigned i) {
1233   // Create the nodes corresponding to a load from this parameter slot.
1234   ISD::ArgFlagsTy Flags =
1235     cast<ARG_FLAGSSDNode>(Op.getOperand(3 + i))->getArgFlags();
1236   bool AlwaysUseMutable = (CC==CallingConv::Fast) && PerformTailCallOpt;
1237   bool isImmutable = !AlwaysUseMutable && !Flags.isByVal();
1238
1239   // FIXME: For now, all byval parameter objects are marked mutable. This can be
1240   // changed with more analysis.
1241   // In case of tail call optimization mark all arguments mutable. Since they
1242   // could be overwritten by lowering of arguments in case of a tail call.
1243   int FI = MFI->CreateFixedObject(VA.getValVT().getSizeInBits()/8,
1244                                   VA.getLocMemOffset(), isImmutable);
1245   SDValue FIN = DAG.getFrameIndex(FI, getPointerTy());
1246   if (Flags.isByVal())
1247     return FIN;
1248   return DAG.getLoad(VA.getValVT(), Op.getDebugLoc(), Root, FIN,
1249                      PseudoSourceValue::getFixedStack(FI), 0);
1250 }
1251
1252 SDValue
1253 X86TargetLowering::LowerFORMAL_ARGUMENTS(SDValue Op, SelectionDAG &DAG) {
1254   MachineFunction &MF = DAG.getMachineFunction();
1255   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1256   DebugLoc dl = Op.getDebugLoc();
1257
1258   const Function* Fn = MF.getFunction();
1259   if (Fn->hasExternalLinkage() &&
1260       Subtarget->isTargetCygMing() &&
1261       Fn->getName() == "main")
1262     FuncInfo->setForceFramePointer(true);
1263
1264   // Decorate the function name.
1265   FuncInfo->setDecorationStyle(NameDecorationForFORMAL_ARGUMENTS(Op));
1266
1267   MachineFrameInfo *MFI = MF.getFrameInfo();
1268   SDValue Root = Op.getOperand(0);
1269   bool isVarArg = cast<ConstantSDNode>(Op.getOperand(2))->getZExtValue() != 0;
1270   unsigned CC = MF.getFunction()->getCallingConv();
1271   bool Is64Bit = Subtarget->is64Bit();
1272   bool IsWin64 = Subtarget->isTargetWin64();
1273
1274   assert(!(isVarArg && CC == CallingConv::Fast) &&
1275          "Var args not supported with calling convention fastcc");
1276
1277   // Assign locations to all of the incoming arguments.
1278   SmallVector<CCValAssign, 16> ArgLocs;
1279   CCState CCInfo(CC, isVarArg, getTargetMachine(), ArgLocs);
1280   CCInfo.AnalyzeFormalArguments(Op.getNode(), CCAssignFnForNode(CC));
1281
1282   SmallVector<SDValue, 8> ArgValues;
1283   unsigned LastVal = ~0U;
1284   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1285     CCValAssign &VA = ArgLocs[i];
1286     // TODO: If an arg is passed in two places (e.g. reg and stack), skip later
1287     // places.
1288     assert(VA.getValNo() != LastVal &&
1289            "Don't support value assigned to multiple locs yet");
1290     LastVal = VA.getValNo();
1291
1292     if (VA.isRegLoc()) {
1293       MVT RegVT = VA.getLocVT();
1294       TargetRegisterClass *RC = NULL;
1295       if (RegVT == MVT::i32)
1296         RC = X86::GR32RegisterClass;
1297       else if (Is64Bit && RegVT == MVT::i64)
1298         RC = X86::GR64RegisterClass;
1299       else if (RegVT == MVT::f32)
1300         RC = X86::FR32RegisterClass;
1301       else if (RegVT == MVT::f64)
1302         RC = X86::FR64RegisterClass;
1303       else if (RegVT.isVector() && RegVT.getSizeInBits() == 128)
1304         RC = X86::VR128RegisterClass;
1305       else if (RegVT.isVector()) {
1306         assert(RegVT.getSizeInBits() == 64);
1307         if (!Is64Bit)
1308           RC = X86::VR64RegisterClass;     // MMX values are passed in MMXs.
1309         else {
1310           // Darwin calling convention passes MMX values in either GPRs or
1311           // XMMs in x86-64. Other targets pass them in memory.
1312           if (RegVT != MVT::v1i64 && Subtarget->hasSSE2()) {
1313             RC = X86::VR128RegisterClass;  // MMX values are passed in XMMs.
1314             RegVT = MVT::v2i64;
1315           } else {
1316             RC = X86::GR64RegisterClass;   // v1i64 values are passed in GPRs.
1317             RegVT = MVT::i64;
1318           }
1319         }
1320       } else {
1321         assert(0 && "Unknown argument type!");
1322       }
1323
1324       unsigned Reg = DAG.getMachineFunction().addLiveIn(VA.getLocReg(), RC);
1325       SDValue ArgValue = DAG.getCopyFromReg(Root, dl, Reg, RegVT);
1326
1327       // If this is an 8 or 16-bit value, it is really passed promoted to 32
1328       // bits.  Insert an assert[sz]ext to capture this, then truncate to the
1329       // right size.
1330       if (VA.getLocInfo() == CCValAssign::SExt)
1331         ArgValue = DAG.getNode(ISD::AssertSext, dl, RegVT, ArgValue,
1332                                DAG.getValueType(VA.getValVT()));
1333       else if (VA.getLocInfo() == CCValAssign::ZExt)
1334         ArgValue = DAG.getNode(ISD::AssertZext, dl, RegVT, ArgValue,
1335                                DAG.getValueType(VA.getValVT()));
1336
1337       if (VA.getLocInfo() != CCValAssign::Full)
1338         ArgValue = DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), ArgValue);
1339
1340       // Handle MMX values passed in GPRs.
1341       if (Is64Bit && RegVT != VA.getLocVT()) {
1342         if (RegVT.getSizeInBits() == 64 && RC == X86::GR64RegisterClass)
1343           ArgValue = DAG.getNode(ISD::BIT_CONVERT, dl, VA.getLocVT(), ArgValue);
1344         else if (RC == X86::VR128RegisterClass) {
1345           ArgValue = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i64,
1346                                  ArgValue, DAG.getConstant(0, MVT::i64));
1347           ArgValue = DAG.getNode(ISD::BIT_CONVERT, dl, VA.getLocVT(), ArgValue);
1348         }
1349       }
1350
1351       ArgValues.push_back(ArgValue);
1352     } else {
1353       assert(VA.isMemLoc());
1354       ArgValues.push_back(LowerMemArgument(Op, DAG, VA, MFI, CC, Root, i));
1355     }
1356   }
1357
1358   // The x86-64 ABI for returning structs by value requires that we copy
1359   // the sret argument into %rax for the return. Save the argument into
1360   // a virtual register so that we can access it from the return points.
1361   if (Is64Bit && DAG.getMachineFunction().getFunction()->hasStructRetAttr()) {
1362     MachineFunction &MF = DAG.getMachineFunction();
1363     X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1364     unsigned Reg = FuncInfo->getSRetReturnReg();
1365     if (!Reg) {
1366       Reg = MF.getRegInfo().createVirtualRegister(getRegClassFor(MVT::i64));
1367       FuncInfo->setSRetReturnReg(Reg);
1368     }
1369     SDValue Copy = DAG.getCopyToReg(DAG.getEntryNode(), dl, Reg, ArgValues[0]);
1370     Root = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Copy, Root);
1371   }
1372
1373   unsigned StackSize = CCInfo.getNextStackOffset();
1374   // align stack specially for tail calls
1375   if (PerformTailCallOpt && CC == CallingConv::Fast)
1376     StackSize = GetAlignedArgumentStackSize(StackSize, DAG);
1377
1378   // If the function takes variable number of arguments, make a frame index for
1379   // the start of the first vararg value... for expansion of llvm.va_start.
1380   if (isVarArg) {
1381     if (Is64Bit || CC != CallingConv::X86_FastCall) {
1382       VarArgsFrameIndex = MFI->CreateFixedObject(1, StackSize);
1383     }
1384     if (Is64Bit) {
1385       unsigned TotalNumIntRegs = 0, TotalNumXMMRegs = 0;
1386
1387       // FIXME: We should really autogenerate these arrays
1388       static const unsigned GPR64ArgRegsWin64[] = {
1389         X86::RCX, X86::RDX, X86::R8,  X86::R9
1390       };
1391       static const unsigned XMMArgRegsWin64[] = {
1392         X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3
1393       };
1394       static const unsigned GPR64ArgRegs64Bit[] = {
1395         X86::RDI, X86::RSI, X86::RDX, X86::RCX, X86::R8, X86::R9
1396       };
1397       static const unsigned XMMArgRegs64Bit[] = {
1398         X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
1399         X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
1400       };
1401       const unsigned *GPR64ArgRegs, *XMMArgRegs;
1402
1403       if (IsWin64) {
1404         TotalNumIntRegs = 4; TotalNumXMMRegs = 4;
1405         GPR64ArgRegs = GPR64ArgRegsWin64;
1406         XMMArgRegs = XMMArgRegsWin64;
1407       } else {
1408         TotalNumIntRegs = 6; TotalNumXMMRegs = 8;
1409         GPR64ArgRegs = GPR64ArgRegs64Bit;
1410         XMMArgRegs = XMMArgRegs64Bit;
1411       }
1412       unsigned NumIntRegs = CCInfo.getFirstUnallocated(GPR64ArgRegs,
1413                                                        TotalNumIntRegs);
1414       unsigned NumXMMRegs = CCInfo.getFirstUnallocated(XMMArgRegs,
1415                                                        TotalNumXMMRegs);
1416
1417       bool NoImplicitFloatOps = Fn->hasFnAttr(Attribute::NoImplicitFloat);
1418       assert(!(NumXMMRegs && !Subtarget->hasSSE1()) &&
1419              "SSE register cannot be used when SSE is disabled!");
1420       assert(!(NumXMMRegs && UseSoftFloat && NoImplicitFloatOps) &&
1421              "SSE register cannot be used when SSE is disabled!");
1422       if (UseSoftFloat || NoImplicitFloatOps || !Subtarget->hasSSE1())
1423         // Kernel mode asks for SSE to be disabled, so don't push them
1424         // on the stack.
1425         TotalNumXMMRegs = 0;
1426
1427       // For X86-64, if there are vararg parameters that are passed via
1428       // registers, then we must store them to their spots on the stack so they
1429       // may be loaded by deferencing the result of va_next.
1430       VarArgsGPOffset = NumIntRegs * 8;
1431       VarArgsFPOffset = TotalNumIntRegs * 8 + NumXMMRegs * 16;
1432       RegSaveFrameIndex = MFI->CreateStackObject(TotalNumIntRegs * 8 +
1433                                                  TotalNumXMMRegs * 16, 16);
1434
1435       // Store the integer parameter registers.
1436       SmallVector<SDValue, 8> MemOps;
1437       SDValue RSFIN = DAG.getFrameIndex(RegSaveFrameIndex, getPointerTy());
1438       SDValue FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(), RSFIN,
1439                                   DAG.getIntPtrConstant(VarArgsGPOffset));
1440       for (; NumIntRegs != TotalNumIntRegs; ++NumIntRegs) {
1441         unsigned VReg = MF.addLiveIn(GPR64ArgRegs[NumIntRegs],
1442                                      X86::GR64RegisterClass);
1443         SDValue Val = DAG.getCopyFromReg(Root, dl, VReg, MVT::i64);
1444         SDValue Store =
1445           DAG.getStore(Val.getValue(1), dl, Val, FIN,
1446                        PseudoSourceValue::getFixedStack(RegSaveFrameIndex), 0);
1447         MemOps.push_back(Store);
1448         FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(), FIN,
1449                           DAG.getIntPtrConstant(8));
1450       }
1451
1452       // Now store the XMM (fp + vector) parameter registers.
1453       FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(), RSFIN,
1454                         DAG.getIntPtrConstant(VarArgsFPOffset));
1455       for (; NumXMMRegs != TotalNumXMMRegs; ++NumXMMRegs) {
1456         unsigned VReg = MF.addLiveIn(XMMArgRegs[NumXMMRegs],
1457                                      X86::VR128RegisterClass);
1458         SDValue Val = DAG.getCopyFromReg(Root, dl, VReg, MVT::v4f32);
1459         SDValue Store =
1460           DAG.getStore(Val.getValue(1), dl, Val, FIN,
1461                        PseudoSourceValue::getFixedStack(RegSaveFrameIndex), 0);
1462         MemOps.push_back(Store);
1463         FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(), FIN,
1464                           DAG.getIntPtrConstant(16));
1465       }
1466       if (!MemOps.empty())
1467           Root = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
1468                              &MemOps[0], MemOps.size());
1469     }
1470   }
1471
1472   ArgValues.push_back(Root);
1473
1474   // Some CCs need callee pop.
1475   if (IsCalleePop(isVarArg, CC)) {
1476     BytesToPopOnReturn  = StackSize; // Callee pops everything.
1477     BytesCallerReserves = 0;
1478   } else {
1479     BytesToPopOnReturn  = 0; // Callee pops nothing.
1480     // If this is an sret function, the return should pop the hidden pointer.
1481     if (!Is64Bit && CC != CallingConv::Fast && ArgsAreStructReturn(Op))
1482       BytesToPopOnReturn = 4;
1483     BytesCallerReserves = StackSize;
1484   }
1485
1486   if (!Is64Bit) {
1487     RegSaveFrameIndex = 0xAAAAAAA;   // RegSaveFrameIndex is X86-64 only.
1488     if (CC == CallingConv::X86_FastCall)
1489       VarArgsFrameIndex = 0xAAAAAAA;   // fastcc functions can't have varargs.
1490   }
1491
1492   FuncInfo->setBytesToPopOnReturn(BytesToPopOnReturn);
1493
1494   // Return the new list of results.
1495   return DAG.getNode(ISD::MERGE_VALUES, dl, Op.getNode()->getVTList(),
1496                      &ArgValues[0], ArgValues.size()).getValue(Op.getResNo());
1497 }
1498
1499 SDValue
1500 X86TargetLowering::LowerMemOpCallTo(CallSDNode *TheCall, SelectionDAG &DAG,
1501                                     const SDValue &StackPtr,
1502                                     const CCValAssign &VA,
1503                                     SDValue Chain,
1504                                     SDValue Arg, ISD::ArgFlagsTy Flags) {
1505   DebugLoc dl = TheCall->getDebugLoc();
1506   unsigned LocMemOffset = VA.getLocMemOffset();
1507   SDValue PtrOff = DAG.getIntPtrConstant(LocMemOffset);
1508   PtrOff = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, PtrOff);
1509   if (Flags.isByVal()) {
1510     return CreateCopyOfByValArgument(Arg, PtrOff, Chain, Flags, DAG, dl);
1511   }
1512   return DAG.getStore(Chain, dl, Arg, PtrOff,
1513                       PseudoSourceValue::getStack(), LocMemOffset);
1514 }
1515
1516 /// EmitTailCallLoadRetAddr - Emit a load of return address if tail call
1517 /// optimization is performed and it is required.
1518 SDValue
1519 X86TargetLowering::EmitTailCallLoadRetAddr(SelectionDAG &DAG,
1520                                            SDValue &OutRetAddr,
1521                                            SDValue Chain,
1522                                            bool IsTailCall,
1523                                            bool Is64Bit,
1524                                            int FPDiff,
1525                                            DebugLoc dl) {
1526   if (!IsTailCall || FPDiff==0) return Chain;
1527
1528   // Adjust the Return address stack slot.
1529   MVT VT = getPointerTy();
1530   OutRetAddr = getReturnAddressFrameIndex(DAG);
1531
1532   // Load the "old" Return address.
1533   OutRetAddr = DAG.getLoad(VT, dl, Chain, OutRetAddr, NULL, 0);
1534   return SDValue(OutRetAddr.getNode(), 1);
1535 }
1536
1537 /// EmitTailCallStoreRetAddr - Emit a store of the return adress if tail call
1538 /// optimization is performed and it is required (FPDiff!=0).
1539 static SDValue
1540 EmitTailCallStoreRetAddr(SelectionDAG & DAG, MachineFunction &MF,
1541                          SDValue Chain, SDValue RetAddrFrIdx,
1542                          bool Is64Bit, int FPDiff, DebugLoc dl) {
1543   // Store the return address to the appropriate stack slot.
1544   if (!FPDiff) return Chain;
1545   // Calculate the new stack slot for the return address.
1546   int SlotSize = Is64Bit ? 8 : 4;
1547   int NewReturnAddrFI =
1548     MF.getFrameInfo()->CreateFixedObject(SlotSize, FPDiff-SlotSize);
1549   MVT VT = Is64Bit ? MVT::i64 : MVT::i32;
1550   SDValue NewRetAddrFrIdx = DAG.getFrameIndex(NewReturnAddrFI, VT);
1551   Chain = DAG.getStore(Chain, dl, RetAddrFrIdx, NewRetAddrFrIdx,
1552                        PseudoSourceValue::getFixedStack(NewReturnAddrFI), 0);
1553   return Chain;
1554 }
1555
1556 SDValue X86TargetLowering::LowerCALL(SDValue Op, SelectionDAG &DAG) {
1557   MachineFunction &MF = DAG.getMachineFunction();
1558   CallSDNode *TheCall = cast<CallSDNode>(Op.getNode());
1559   SDValue Chain       = TheCall->getChain();
1560   unsigned CC         = TheCall->getCallingConv();
1561   bool isVarArg       = TheCall->isVarArg();
1562   bool IsTailCall     = TheCall->isTailCall() &&
1563                         CC == CallingConv::Fast && PerformTailCallOpt;
1564   SDValue Callee      = TheCall->getCallee();
1565   bool Is64Bit        = Subtarget->is64Bit();
1566   bool IsStructRet    = CallIsStructReturn(TheCall);
1567   DebugLoc dl         = TheCall->getDebugLoc();
1568
1569   assert(!(isVarArg && CC == CallingConv::Fast) &&
1570          "Var args not supported with calling convention fastcc");
1571
1572   // Analyze operands of the call, assigning locations to each operand.
1573   SmallVector<CCValAssign, 16> ArgLocs;
1574   CCState CCInfo(CC, isVarArg, getTargetMachine(), ArgLocs);
1575   CCInfo.AnalyzeCallOperands(TheCall, CCAssignFnForNode(CC));
1576
1577   // Get a count of how many bytes are to be pushed on the stack.
1578   unsigned NumBytes = CCInfo.getNextStackOffset();
1579   if (PerformTailCallOpt && CC == CallingConv::Fast)
1580     NumBytes = GetAlignedArgumentStackSize(NumBytes, DAG);
1581
1582   int FPDiff = 0;
1583   if (IsTailCall) {
1584     // Lower arguments at fp - stackoffset + fpdiff.
1585     unsigned NumBytesCallerPushed =
1586       MF.getInfo<X86MachineFunctionInfo>()->getBytesToPopOnReturn();
1587     FPDiff = NumBytesCallerPushed - NumBytes;
1588
1589     // Set the delta of movement of the returnaddr stackslot.
1590     // But only set if delta is greater than previous delta.
1591     if (FPDiff < (MF.getInfo<X86MachineFunctionInfo>()->getTCReturnAddrDelta()))
1592       MF.getInfo<X86MachineFunctionInfo>()->setTCReturnAddrDelta(FPDiff);
1593   }
1594
1595   Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(NumBytes, true));
1596
1597   SDValue RetAddrFrIdx;
1598   // Load return adress for tail calls.
1599   Chain = EmitTailCallLoadRetAddr(DAG, RetAddrFrIdx, Chain, IsTailCall, Is64Bit,
1600                                   FPDiff, dl);
1601
1602   SmallVector<std::pair<unsigned, SDValue>, 8> RegsToPass;
1603   SmallVector<SDValue, 8> MemOpChains;
1604   SDValue StackPtr;
1605
1606   // Walk the register/memloc assignments, inserting copies/loads.  In the case
1607   // of tail call optimization arguments are handle later.
1608   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1609     CCValAssign &VA = ArgLocs[i];
1610     SDValue Arg = TheCall->getArg(i);
1611     ISD::ArgFlagsTy Flags = TheCall->getArgFlags(i);
1612     bool isByVal = Flags.isByVal();
1613
1614     // Promote the value if needed.
1615     switch (VA.getLocInfo()) {
1616     default: assert(0 && "Unknown loc info!");
1617     case CCValAssign::Full: break;
1618     case CCValAssign::SExt:
1619       Arg = DAG.getNode(ISD::SIGN_EXTEND, dl, VA.getLocVT(), Arg);
1620       break;
1621     case CCValAssign::ZExt:
1622       Arg = DAG.getNode(ISD::ZERO_EXTEND, dl, VA.getLocVT(), Arg);
1623       break;
1624     case CCValAssign::AExt:
1625       Arg = DAG.getNode(ISD::ANY_EXTEND, dl, VA.getLocVT(), Arg);
1626       break;
1627     }
1628
1629     if (VA.isRegLoc()) {
1630       if (Is64Bit) {
1631         MVT RegVT = VA.getLocVT();
1632         if (RegVT.isVector() && RegVT.getSizeInBits() == 64)
1633           switch (VA.getLocReg()) {
1634           default:
1635             break;
1636           case X86::RDI: case X86::RSI: case X86::RDX: case X86::RCX:
1637           case X86::R8: {
1638             // Special case: passing MMX values in GPR registers.
1639             Arg = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::i64, Arg);
1640             break;
1641           }
1642           case X86::XMM0: case X86::XMM1: case X86::XMM2: case X86::XMM3:
1643           case X86::XMM4: case X86::XMM5: case X86::XMM6: case X86::XMM7: {
1644             // Special case: passing MMX values in XMM registers.
1645             Arg = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::i64, Arg);
1646             Arg = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64, Arg);
1647             Arg = getMOVL(DAG, dl, MVT::v2i64, DAG.getUNDEF(MVT::v2i64), Arg);
1648             break;
1649           }
1650           }
1651       }
1652       RegsToPass.push_back(std::make_pair(VA.getLocReg(), Arg));
1653     } else {
1654       if (!IsTailCall || (IsTailCall && isByVal)) {
1655         assert(VA.isMemLoc());
1656         if (StackPtr.getNode() == 0)
1657           StackPtr = DAG.getCopyFromReg(Chain, dl, X86StackPtr, getPointerTy());
1658
1659         MemOpChains.push_back(LowerMemOpCallTo(TheCall, DAG, StackPtr, VA,
1660                                                Chain, Arg, Flags));
1661       }
1662     }
1663   }
1664
1665   if (!MemOpChains.empty())
1666     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
1667                         &MemOpChains[0], MemOpChains.size());
1668
1669   // Build a sequence of copy-to-reg nodes chained together with token chain
1670   // and flag operands which copy the outgoing args into registers.
1671   SDValue InFlag;
1672   // Tail call byval lowering might overwrite argument registers so in case of
1673   // tail call optimization the copies to registers are lowered later.
1674   if (!IsTailCall)
1675     for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
1676       Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
1677                                RegsToPass[i].second, InFlag);
1678       InFlag = Chain.getValue(1);
1679     }
1680
1681   // ELF / PIC requires GOT in the EBX register before function calls via PLT
1682   // GOT pointer.
1683   if (CallRequiresGOTPtrInReg(Is64Bit, IsTailCall)) {
1684     Chain = DAG.getCopyToReg(Chain, dl, X86::EBX,
1685                              DAG.getNode(X86ISD::GlobalBaseReg,
1686                                          DebugLoc::getUnknownLoc(),
1687                                          getPointerTy()),
1688                              InFlag);
1689     InFlag = Chain.getValue(1);
1690   }
1691   // If we are tail calling and generating PIC/GOT style code load the address
1692   // of the callee into ecx. The value in ecx is used as target of the tail
1693   // jump. This is done to circumvent the ebx/callee-saved problem for tail
1694   // calls on PIC/GOT architectures. Normally we would just put the address of
1695   // GOT into ebx and then call target@PLT. But for tail callss ebx would be
1696   // restored (since ebx is callee saved) before jumping to the target@PLT.
1697   if (CallRequiresFnAddressInReg(Is64Bit, IsTailCall)) {
1698     // Note: The actual moving to ecx is done further down.
1699     GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee);
1700     if (G && !G->getGlobal()->hasHiddenVisibility() &&
1701         !G->getGlobal()->hasProtectedVisibility())
1702       Callee =  LowerGlobalAddress(Callee, DAG);
1703     else if (isa<ExternalSymbolSDNode>(Callee))
1704       Callee = LowerExternalSymbol(Callee,DAG);
1705   }
1706
1707   if (Is64Bit && isVarArg) {
1708     // From AMD64 ABI document:
1709     // For calls that may call functions that use varargs or stdargs
1710     // (prototype-less calls or calls to functions containing ellipsis (...) in
1711     // the declaration) %al is used as hidden argument to specify the number
1712     // of SSE registers used. The contents of %al do not need to match exactly
1713     // the number of registers, but must be an ubound on the number of SSE
1714     // registers used and is in the range 0 - 8 inclusive.
1715
1716     // FIXME: Verify this on Win64
1717     // Count the number of XMM registers allocated.
1718     static const unsigned XMMArgRegs[] = {
1719       X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
1720       X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
1721     };
1722     unsigned NumXMMRegs = CCInfo.getFirstUnallocated(XMMArgRegs, 8);
1723     assert((Subtarget->hasSSE1() || !NumXMMRegs)
1724            && "SSE registers cannot be used when SSE is disabled");
1725
1726     Chain = DAG.getCopyToReg(Chain, dl, X86::AL,
1727                              DAG.getConstant(NumXMMRegs, MVT::i8), InFlag);
1728     InFlag = Chain.getValue(1);
1729   }
1730
1731
1732   // For tail calls lower the arguments to the 'real' stack slot.
1733   if (IsTailCall) {
1734     SmallVector<SDValue, 8> MemOpChains2;
1735     SDValue FIN;
1736     int FI = 0;
1737     // Do not flag preceeding copytoreg stuff together with the following stuff.
1738     InFlag = SDValue();
1739     for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1740       CCValAssign &VA = ArgLocs[i];
1741       if (!VA.isRegLoc()) {
1742         assert(VA.isMemLoc());
1743         SDValue Arg = TheCall->getArg(i);
1744         ISD::ArgFlagsTy Flags = TheCall->getArgFlags(i);
1745         // Create frame index.
1746         int32_t Offset = VA.getLocMemOffset()+FPDiff;
1747         uint32_t OpSize = (VA.getLocVT().getSizeInBits()+7)/8;
1748         FI = MF.getFrameInfo()->CreateFixedObject(OpSize, Offset);
1749         FIN = DAG.getFrameIndex(FI, getPointerTy());
1750
1751         if (Flags.isByVal()) {
1752           // Copy relative to framepointer.
1753           SDValue Source = DAG.getIntPtrConstant(VA.getLocMemOffset());
1754           if (StackPtr.getNode() == 0)
1755             StackPtr = DAG.getCopyFromReg(Chain, dl, X86StackPtr,
1756                                           getPointerTy());
1757           Source = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, Source);
1758
1759           MemOpChains2.push_back(CreateCopyOfByValArgument(Source, FIN, Chain,
1760                                                            Flags, DAG, dl));
1761         } else {
1762           // Store relative to framepointer.
1763           MemOpChains2.push_back(
1764             DAG.getStore(Chain, dl, Arg, FIN,
1765                          PseudoSourceValue::getFixedStack(FI), 0));
1766         }
1767       }
1768     }
1769
1770     if (!MemOpChains2.empty())
1771       Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
1772                           &MemOpChains2[0], MemOpChains2.size());
1773
1774     // Copy arguments to their registers.
1775     for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
1776       Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
1777                                RegsToPass[i].second, InFlag);
1778       InFlag = Chain.getValue(1);
1779     }
1780     InFlag =SDValue();
1781
1782     // Store the return address to the appropriate stack slot.
1783     Chain = EmitTailCallStoreRetAddr(DAG, MF, Chain, RetAddrFrIdx, Is64Bit,
1784                                      FPDiff, dl);
1785   }
1786
1787   // If the callee is a GlobalAddress node (quite common, every direct call is)
1788   // turn it into a TargetGlobalAddress node so that legalize doesn't hack it.
1789   if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
1790     // We should use extra load for direct calls to dllimported functions in
1791     // non-JIT mode.
1792     if (!Subtarget->GVRequiresExtraLoad(G->getGlobal(),
1793                                         getTargetMachine(), true))
1794       Callee = DAG.getTargetGlobalAddress(G->getGlobal(), getPointerTy(),
1795                                           G->getOffset());
1796   } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee)) {
1797     Callee = DAG.getTargetExternalSymbol(S->getSymbol(), getPointerTy());
1798   } else if (IsTailCall) {
1799     unsigned Opc = Is64Bit ? X86::R11 : X86::EAX;
1800
1801     Chain = DAG.getCopyToReg(Chain,  dl,
1802                              DAG.getRegister(Opc, getPointerTy()),
1803                              Callee,InFlag);
1804     Callee = DAG.getRegister(Opc, getPointerTy());
1805     // Add register as live out.
1806     DAG.getMachineFunction().getRegInfo().addLiveOut(Opc);
1807   }
1808
1809   // Returns a chain & a flag for retval copy to use.
1810   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
1811   SmallVector<SDValue, 8> Ops;
1812
1813   if (IsTailCall) {
1814     Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(NumBytes, true),
1815                            DAG.getIntPtrConstant(0, true), InFlag);
1816     InFlag = Chain.getValue(1);
1817
1818     // Returns a chain & a flag for retval copy to use.
1819     NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
1820     Ops.clear();
1821   }
1822
1823   Ops.push_back(Chain);
1824   Ops.push_back(Callee);
1825
1826   if (IsTailCall)
1827     Ops.push_back(DAG.getConstant(FPDiff, MVT::i32));
1828
1829   // Add argument registers to the end of the list so that they are known live
1830   // into the call.
1831   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
1832     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
1833                                   RegsToPass[i].second.getValueType()));
1834
1835   // Add an implicit use GOT pointer in EBX.
1836   if (!IsTailCall && !Is64Bit &&
1837       getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
1838       Subtarget->isPICStyleGOT())
1839     Ops.push_back(DAG.getRegister(X86::EBX, getPointerTy()));
1840
1841   // Add an implicit use of AL for x86 vararg functions.
1842   if (Is64Bit && isVarArg)
1843     Ops.push_back(DAG.getRegister(X86::AL, MVT::i8));
1844
1845   if (InFlag.getNode())
1846     Ops.push_back(InFlag);
1847
1848   if (IsTailCall) {
1849     assert(InFlag.getNode() &&
1850            "Flag must be set. Depend on flag being set in LowerRET");
1851     Chain = DAG.getNode(X86ISD::TAILCALL, dl,
1852                         TheCall->getVTList(), &Ops[0], Ops.size());
1853
1854     return SDValue(Chain.getNode(), Op.getResNo());
1855   }
1856
1857   Chain = DAG.getNode(X86ISD::CALL, dl, NodeTys, &Ops[0], Ops.size());
1858   InFlag = Chain.getValue(1);
1859
1860   // Create the CALLSEQ_END node.
1861   unsigned NumBytesForCalleeToPush;
1862   if (IsCalleePop(isVarArg, CC))
1863     NumBytesForCalleeToPush = NumBytes;    // Callee pops everything
1864   else if (!Is64Bit && CC != CallingConv::Fast && IsStructRet)
1865     // If this is is a call to a struct-return function, the callee
1866     // pops the hidden struct pointer, so we have to push it back.
1867     // This is common for Darwin/X86, Linux & Mingw32 targets.
1868     NumBytesForCalleeToPush = 4;
1869   else
1870     NumBytesForCalleeToPush = 0;  // Callee pops nothing.
1871
1872   // Returns a flag for retval copy to use.
1873   Chain = DAG.getCALLSEQ_END(Chain,
1874                              DAG.getIntPtrConstant(NumBytes, true),
1875                              DAG.getIntPtrConstant(NumBytesForCalleeToPush,
1876                                                    true),
1877                              InFlag);
1878   InFlag = Chain.getValue(1);
1879
1880   // Handle result values, copying them out of physregs into vregs that we
1881   // return.
1882   return SDValue(LowerCallResult(Chain, InFlag, TheCall, CC, DAG),
1883                  Op.getResNo());
1884 }
1885
1886
1887 //===----------------------------------------------------------------------===//
1888 //                Fast Calling Convention (tail call) implementation
1889 //===----------------------------------------------------------------------===//
1890
1891 //  Like std call, callee cleans arguments, convention except that ECX is
1892 //  reserved for storing the tail called function address. Only 2 registers are
1893 //  free for argument passing (inreg). Tail call optimization is performed
1894 //  provided:
1895 //                * tailcallopt is enabled
1896 //                * caller/callee are fastcc
1897 //  On X86_64 architecture with GOT-style position independent code only local
1898 //  (within module) calls are supported at the moment.
1899 //  To keep the stack aligned according to platform abi the function
1900 //  GetAlignedArgumentStackSize ensures that argument delta is always multiples
1901 //  of stack alignment. (Dynamic linkers need this - darwin's dyld for example)
1902 //  If a tail called function callee has more arguments than the caller the
1903 //  caller needs to make sure that there is room to move the RETADDR to. This is
1904 //  achieved by reserving an area the size of the argument delta right after the
1905 //  original REtADDR, but before the saved framepointer or the spilled registers
1906 //  e.g. caller(arg1, arg2) calls callee(arg1, arg2,arg3,arg4)
1907 //  stack layout:
1908 //    arg1
1909 //    arg2
1910 //    RETADDR
1911 //    [ new RETADDR
1912 //      move area ]
1913 //    (possible EBP)
1914 //    ESI
1915 //    EDI
1916 //    local1 ..
1917
1918 /// GetAlignedArgumentStackSize - Make the stack size align e.g 16n + 12 aligned
1919 /// for a 16 byte align requirement.
1920 unsigned X86TargetLowering::GetAlignedArgumentStackSize(unsigned StackSize,
1921                                                         SelectionDAG& DAG) {
1922   MachineFunction &MF = DAG.getMachineFunction();
1923   const TargetMachine &TM = MF.getTarget();
1924   const TargetFrameInfo &TFI = *TM.getFrameInfo();
1925   unsigned StackAlignment = TFI.getStackAlignment();
1926   uint64_t AlignMask = StackAlignment - 1;
1927   int64_t Offset = StackSize;
1928   uint64_t SlotSize = TD->getPointerSize();
1929   if ( (Offset & AlignMask) <= (StackAlignment - SlotSize) ) {
1930     // Number smaller than 12 so just add the difference.
1931     Offset += ((StackAlignment - SlotSize) - (Offset & AlignMask));
1932   } else {
1933     // Mask out lower bits, add stackalignment once plus the 12 bytes.
1934     Offset = ((~AlignMask) & Offset) + StackAlignment +
1935       (StackAlignment-SlotSize);
1936   }
1937   return Offset;
1938 }
1939
1940 /// IsEligibleForTailCallElimination - Check to see whether the next instruction
1941 /// following the call is a return. A function is eligible if caller/callee
1942 /// calling conventions match, currently only fastcc supports tail calls, and
1943 /// the function CALL is immediatly followed by a RET.
1944 bool X86TargetLowering::IsEligibleForTailCallOptimization(CallSDNode *TheCall,
1945                                                       SDValue Ret,
1946                                                       SelectionDAG& DAG) const {
1947   if (!PerformTailCallOpt)
1948     return false;
1949
1950   if (CheckTailCallReturnConstraints(TheCall, Ret)) {
1951     MachineFunction &MF = DAG.getMachineFunction();
1952     unsigned CallerCC = MF.getFunction()->getCallingConv();
1953     unsigned CalleeCC= TheCall->getCallingConv();
1954     if (CalleeCC == CallingConv::Fast && CallerCC == CalleeCC) {
1955       SDValue Callee = TheCall->getCallee();
1956       // On x86/32Bit PIC/GOT  tail calls are supported.
1957       if (getTargetMachine().getRelocationModel() != Reloc::PIC_ ||
1958           !Subtarget->isPICStyleGOT()|| !Subtarget->is64Bit())
1959         return true;
1960
1961       // Can only do local tail calls (in same module, hidden or protected) on
1962       // x86_64 PIC/GOT at the moment.
1963       if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee))
1964         return G->getGlobal()->hasHiddenVisibility()
1965             || G->getGlobal()->hasProtectedVisibility();
1966     }
1967   }
1968
1969   return false;
1970 }
1971
1972 FastISel *
1973 X86TargetLowering::createFastISel(MachineFunction &mf,
1974                                   MachineModuleInfo *mmo,
1975                                   DwarfWriter *dw,
1976                                   DenseMap<const Value *, unsigned> &vm,
1977                                   DenseMap<const BasicBlock *,
1978                                            MachineBasicBlock *> &bm,
1979                                   DenseMap<const AllocaInst *, int> &am
1980 #ifndef NDEBUG
1981                                   , SmallSet<Instruction*, 8> &cil
1982 #endif
1983                                   ) {
1984   return X86::createFastISel(mf, mmo, dw, vm, bm, am
1985 #ifndef NDEBUG
1986                              , cil
1987 #endif
1988                              );
1989 }
1990
1991
1992 //===----------------------------------------------------------------------===//
1993 //                           Other Lowering Hooks
1994 //===----------------------------------------------------------------------===//
1995
1996
1997 SDValue X86TargetLowering::getReturnAddressFrameIndex(SelectionDAG &DAG) {
1998   MachineFunction &MF = DAG.getMachineFunction();
1999   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
2000   int ReturnAddrIndex = FuncInfo->getRAIndex();
2001
2002   if (ReturnAddrIndex == 0) {
2003     // Set up a frame object for the return address.
2004     uint64_t SlotSize = TD->getPointerSize();
2005     ReturnAddrIndex = MF.getFrameInfo()->CreateFixedObject(SlotSize, -SlotSize);
2006     FuncInfo->setRAIndex(ReturnAddrIndex);
2007   }
2008
2009   return DAG.getFrameIndex(ReturnAddrIndex, getPointerTy());
2010 }
2011
2012
2013 /// TranslateX86CC - do a one to one translation of a ISD::CondCode to the X86
2014 /// specific condition code, returning the condition code and the LHS/RHS of the
2015 /// comparison to make.
2016 static unsigned TranslateX86CC(ISD::CondCode SetCCOpcode, bool isFP,
2017                                SDValue &LHS, SDValue &RHS, SelectionDAG &DAG) {
2018   if (!isFP) {
2019     if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(RHS)) {
2020       if (SetCCOpcode == ISD::SETGT && RHSC->isAllOnesValue()) {
2021         // X > -1   -> X == 0, jump !sign.
2022         RHS = DAG.getConstant(0, RHS.getValueType());
2023         return X86::COND_NS;
2024       } else if (SetCCOpcode == ISD::SETLT && RHSC->isNullValue()) {
2025         // X < 0   -> X == 0, jump on sign.
2026         return X86::COND_S;
2027       } else if (SetCCOpcode == ISD::SETLT && RHSC->getZExtValue() == 1) {
2028         // X < 1   -> X <= 0
2029         RHS = DAG.getConstant(0, RHS.getValueType());
2030         return X86::COND_LE;
2031       }
2032     }
2033
2034     switch (SetCCOpcode) {
2035     default: assert(0 && "Invalid integer condition!");
2036     case ISD::SETEQ:  return X86::COND_E;
2037     case ISD::SETGT:  return X86::COND_G;
2038     case ISD::SETGE:  return X86::COND_GE;
2039     case ISD::SETLT:  return X86::COND_L;
2040     case ISD::SETLE:  return X86::COND_LE;
2041     case ISD::SETNE:  return X86::COND_NE;
2042     case ISD::SETULT: return X86::COND_B;
2043     case ISD::SETUGT: return X86::COND_A;
2044     case ISD::SETULE: return X86::COND_BE;
2045     case ISD::SETUGE: return X86::COND_AE;
2046     }
2047   }
2048
2049   // First determine if it is required or is profitable to flip the operands.
2050
2051   // If LHS is a foldable load, but RHS is not, flip the condition.
2052   if ((ISD::isNON_EXTLoad(LHS.getNode()) && LHS.hasOneUse()) &&
2053       !(ISD::isNON_EXTLoad(RHS.getNode()) && RHS.hasOneUse())) {
2054     SetCCOpcode = getSetCCSwappedOperands(SetCCOpcode);
2055     std::swap(LHS, RHS);
2056   }
2057
2058   switch (SetCCOpcode) {
2059   default: break;
2060   case ISD::SETOLT:
2061   case ISD::SETOLE:
2062   case ISD::SETUGT:
2063   case ISD::SETUGE:
2064     std::swap(LHS, RHS);
2065     break;
2066   }
2067
2068   // On a floating point condition, the flags are set as follows:
2069   // ZF  PF  CF   op
2070   //  0 | 0 | 0 | X > Y
2071   //  0 | 0 | 1 | X < Y
2072   //  1 | 0 | 0 | X == Y
2073   //  1 | 1 | 1 | unordered
2074   switch (SetCCOpcode) {
2075   default: assert(0 && "Condcode should be pre-legalized away");
2076   case ISD::SETUEQ:
2077   case ISD::SETEQ:   return X86::COND_E;
2078   case ISD::SETOLT:              // flipped
2079   case ISD::SETOGT:
2080   case ISD::SETGT:   return X86::COND_A;
2081   case ISD::SETOLE:              // flipped
2082   case ISD::SETOGE:
2083   case ISD::SETGE:   return X86::COND_AE;
2084   case ISD::SETUGT:              // flipped
2085   case ISD::SETULT:
2086   case ISD::SETLT:   return X86::COND_B;
2087   case ISD::SETUGE:              // flipped
2088   case ISD::SETULE:
2089   case ISD::SETLE:   return X86::COND_BE;
2090   case ISD::SETONE:
2091   case ISD::SETNE:   return X86::COND_NE;
2092   case ISD::SETUO:   return X86::COND_P;
2093   case ISD::SETO:    return X86::COND_NP;
2094   }
2095 }
2096
2097 /// hasFPCMov - is there a floating point cmov for the specific X86 condition
2098 /// code. Current x86 isa includes the following FP cmov instructions:
2099 /// fcmovb, fcomvbe, fcomve, fcmovu, fcmovae, fcmova, fcmovne, fcmovnu.
2100 static bool hasFPCMov(unsigned X86CC) {
2101   switch (X86CC) {
2102   default:
2103     return false;
2104   case X86::COND_B:
2105   case X86::COND_BE:
2106   case X86::COND_E:
2107   case X86::COND_P:
2108   case X86::COND_A:
2109   case X86::COND_AE:
2110   case X86::COND_NE:
2111   case X86::COND_NP:
2112     return true;
2113   }
2114 }
2115
2116 /// isUndefOrInRange - Return true if Val is undef or if its value falls within
2117 /// the specified range (L, H].
2118 static bool isUndefOrInRange(int Val, int Low, int Hi) {
2119   return (Val < 0) || (Val >= Low && Val < Hi);
2120 }
2121
2122 /// isUndefOrEqual - Val is either less than zero (undef) or equal to the
2123 /// specified value.
2124 static bool isUndefOrEqual(int Val, int CmpVal) {
2125   if (Val < 0 || Val == CmpVal)
2126     return true;
2127   return false;
2128 }
2129
2130 /// isPSHUFDMask - Return true if the node specifies a shuffle of elements that
2131 /// is suitable for input to PSHUFD or PSHUFW.  That is, it doesn't reference
2132 /// the second operand.
2133 static bool isPSHUFDMask(const SmallVectorImpl<int> &Mask, MVT VT) {
2134   if (VT == MVT::v4f32 || VT == MVT::v4i32 || VT == MVT::v4i16)
2135     return (Mask[0] < 4 && Mask[1] < 4 && Mask[2] < 4 && Mask[3] < 4);
2136   if (VT == MVT::v2f64 || VT == MVT::v2i64)
2137     return (Mask[0] < 2 && Mask[1] < 2);
2138   return false;
2139 }
2140
2141 bool X86::isPSHUFDMask(ShuffleVectorSDNode *N) {
2142   SmallVector<int, 8> M;
2143   N->getMask(M);
2144   return ::isPSHUFDMask(M, N->getValueType(0));
2145 }
2146
2147 /// isPSHUFHWMask - Return true if the node specifies a shuffle of elements that
2148 /// is suitable for input to PSHUFHW.
2149 static bool isPSHUFHWMask(const SmallVectorImpl<int> &Mask, MVT VT) {
2150   if (VT != MVT::v8i16)
2151     return false;
2152
2153   // Lower quadword copied in order or undef.
2154   for (int i = 0; i != 4; ++i)
2155     if (Mask[i] >= 0 && Mask[i] != i)
2156       return false;
2157
2158   // Upper quadword shuffled.
2159   for (int i = 4; i != 8; ++i)
2160     if (Mask[i] >= 0 && (Mask[i] < 4 || Mask[i] > 7))
2161       return false;
2162
2163   return true;
2164 }
2165
2166 bool X86::isPSHUFHWMask(ShuffleVectorSDNode *N) {
2167   SmallVector<int, 8> M;
2168   N->getMask(M);
2169   return ::isPSHUFHWMask(M, N->getValueType(0));
2170 }
2171
2172 /// isPSHUFLWMask - Return true if the node specifies a shuffle of elements that
2173 /// is suitable for input to PSHUFLW.
2174 static bool isPSHUFLWMask(const SmallVectorImpl<int> &Mask, MVT VT) {
2175   if (VT != MVT::v8i16)
2176     return false;
2177
2178   // Upper quadword copied in order.
2179   for (int i = 4; i != 8; ++i)
2180     if (Mask[i] >= 0 && Mask[i] != i)
2181       return false;
2182
2183   // Lower quadword shuffled.
2184   for (int i = 0; i != 4; ++i)
2185     if (Mask[i] >= 4)
2186       return false;
2187
2188   return true;
2189 }
2190
2191 bool X86::isPSHUFLWMask(ShuffleVectorSDNode *N) {
2192   SmallVector<int, 8> M;
2193   N->getMask(M);
2194   return ::isPSHUFLWMask(M, N->getValueType(0));
2195 }
2196
2197 /// isSHUFPMask - Return true if the specified VECTOR_SHUFFLE operand
2198 /// specifies a shuffle of elements that is suitable for input to SHUFP*.
2199 static bool isSHUFPMask(const SmallVectorImpl<int> &Mask, MVT VT) {
2200   int NumElems = VT.getVectorNumElements();
2201   if (NumElems != 2 && NumElems != 4)
2202     return false;
2203
2204   int Half = NumElems / 2;
2205   for (int i = 0; i < Half; ++i)
2206     if (!isUndefOrInRange(Mask[i], 0, NumElems))
2207       return false;
2208   for (int i = Half; i < NumElems; ++i)
2209     if (!isUndefOrInRange(Mask[i], NumElems, NumElems*2))
2210       return false;
2211
2212   return true;
2213 }
2214
2215 bool X86::isSHUFPMask(ShuffleVectorSDNode *N) {
2216   SmallVector<int, 8> M;
2217   N->getMask(M);
2218   return ::isSHUFPMask(M, N->getValueType(0));
2219 }
2220
2221 /// isCommutedSHUFP - Returns true if the shuffle mask is exactly
2222 /// the reverse of what x86 shuffles want. x86 shuffles requires the lower
2223 /// half elements to come from vector 1 (which would equal the dest.) and
2224 /// the upper half to come from vector 2.
2225 static bool isCommutedSHUFPMask(const SmallVectorImpl<int> &Mask, MVT VT) {
2226   int NumElems = VT.getVectorNumElements();
2227
2228   if (NumElems != 2 && NumElems != 4)
2229     return false;
2230
2231   int Half = NumElems / 2;
2232   for (int i = 0; i < Half; ++i)
2233     if (!isUndefOrInRange(Mask[i], NumElems, NumElems*2))
2234       return false;
2235   for (int i = Half; i < NumElems; ++i)
2236     if (!isUndefOrInRange(Mask[i], 0, NumElems))
2237       return false;
2238   return true;
2239 }
2240
2241 static bool isCommutedSHUFP(ShuffleVectorSDNode *N) {
2242   SmallVector<int, 8> M;
2243   N->getMask(M);
2244   return isCommutedSHUFPMask(M, N->getValueType(0));
2245 }
2246
2247 /// isMOVHLPSMask - Return true if the specified VECTOR_SHUFFLE operand
2248 /// specifies a shuffle of elements that is suitable for input to MOVHLPS.
2249 bool X86::isMOVHLPSMask(ShuffleVectorSDNode *N) {
2250   if (N->getValueType(0).getVectorNumElements() != 4)
2251     return false;
2252
2253   // Expect bit0 == 6, bit1 == 7, bit2 == 2, bit3 == 3
2254   return isUndefOrEqual(N->getMaskElt(0), 6) &&
2255          isUndefOrEqual(N->getMaskElt(1), 7) &&
2256          isUndefOrEqual(N->getMaskElt(2), 2) &&
2257          isUndefOrEqual(N->getMaskElt(3), 3);
2258 }
2259
2260 /// isMOVLPMask - Return true if the specified VECTOR_SHUFFLE operand
2261 /// specifies a shuffle of elements that is suitable for input to MOVLP{S|D}.
2262 bool X86::isMOVLPMask(ShuffleVectorSDNode *N) {
2263   unsigned NumElems = N->getValueType(0).getVectorNumElements();
2264
2265   if (NumElems != 2 && NumElems != 4)
2266     return false;
2267
2268   for (unsigned i = 0; i < NumElems/2; ++i)
2269     if (!isUndefOrEqual(N->getMaskElt(i), i + NumElems))
2270       return false;
2271
2272   for (unsigned i = NumElems/2; i < NumElems; ++i)
2273     if (!isUndefOrEqual(N->getMaskElt(i), i))
2274       return false;
2275
2276   return true;
2277 }
2278
2279 /// isMOVHPMask - Return true if the specified VECTOR_SHUFFLE operand
2280 /// specifies a shuffle of elements that is suitable for input to MOVHP{S|D}
2281 /// and MOVLHPS.
2282 bool X86::isMOVHPMask(ShuffleVectorSDNode *N) {
2283   unsigned NumElems = N->getValueType(0).getVectorNumElements();
2284
2285   if (NumElems != 2 && NumElems != 4)
2286     return false;
2287
2288   for (unsigned i = 0; i < NumElems/2; ++i)
2289     if (!isUndefOrEqual(N->getMaskElt(i), i))
2290       return false;
2291
2292   for (unsigned i = 0; i < NumElems/2; ++i)
2293     if (!isUndefOrEqual(N->getMaskElt(i + NumElems/2), i + NumElems))
2294       return false;
2295
2296   return true;
2297 }
2298
2299 /// isMOVHLPS_v_undef_Mask - Special case of isMOVHLPSMask for canonical form
2300 /// of vector_shuffle v, v, <2, 3, 2, 3>, i.e. vector_shuffle v, undef,
2301 /// <2, 3, 2, 3>
2302 bool X86::isMOVHLPS_v_undef_Mask(ShuffleVectorSDNode *N) {
2303   unsigned NumElems = N->getValueType(0).getVectorNumElements();
2304
2305   if (NumElems != 4)
2306     return false;
2307
2308   return isUndefOrEqual(N->getMaskElt(0), 2) &&
2309          isUndefOrEqual(N->getMaskElt(1), 3) &&
2310          isUndefOrEqual(N->getMaskElt(2), 2) &&
2311          isUndefOrEqual(N->getMaskElt(3), 3);
2312 }
2313
2314 /// isUNPCKLMask - Return true if the specified VECTOR_SHUFFLE operand
2315 /// specifies a shuffle of elements that is suitable for input to UNPCKL.
2316 static bool isUNPCKLMask(const SmallVectorImpl<int> &Mask, MVT VT,
2317                          bool V2IsSplat = false) {
2318   int NumElts = VT.getVectorNumElements();
2319   if (NumElts != 2 && NumElts != 4 && NumElts != 8 && NumElts != 16)
2320     return false;
2321
2322   for (int i = 0, j = 0; i != NumElts; i += 2, ++j) {
2323     int BitI  = Mask[i];
2324     int BitI1 = Mask[i+1];
2325     if (!isUndefOrEqual(BitI, j))
2326       return false;
2327     if (V2IsSplat) {
2328       if (!isUndefOrEqual(BitI1, NumElts))
2329         return false;
2330     } else {
2331       if (!isUndefOrEqual(BitI1, j + NumElts))
2332         return false;
2333     }
2334   }
2335   return true;
2336 }
2337
2338 bool X86::isUNPCKLMask(ShuffleVectorSDNode *N, bool V2IsSplat) {
2339   SmallVector<int, 8> M;
2340   N->getMask(M);
2341   return ::isUNPCKLMask(M, N->getValueType(0), V2IsSplat);
2342 }
2343
2344 /// isUNPCKHMask - Return true if the specified VECTOR_SHUFFLE operand
2345 /// specifies a shuffle of elements that is suitable for input to UNPCKH.
2346 static bool isUNPCKHMask(const SmallVectorImpl<int> &Mask, MVT VT,
2347                          bool V2IsSplat = false) {
2348   int NumElts = VT.getVectorNumElements();
2349   if (NumElts != 2 && NumElts != 4 && NumElts != 8 && NumElts != 16)
2350     return false;
2351
2352   for (int i = 0, j = 0; i != NumElts; i += 2, ++j) {
2353     int BitI  = Mask[i];
2354     int BitI1 = Mask[i+1];
2355     if (!isUndefOrEqual(BitI, j + NumElts/2))
2356       return false;
2357     if (V2IsSplat) {
2358       if (isUndefOrEqual(BitI1, NumElts))
2359         return false;
2360     } else {
2361       if (!isUndefOrEqual(BitI1, j + NumElts/2 + NumElts))
2362         return false;
2363     }
2364   }
2365   return true;
2366 }
2367
2368 bool X86::isUNPCKHMask(ShuffleVectorSDNode *N, bool V2IsSplat) {
2369   SmallVector<int, 8> M;
2370   N->getMask(M);
2371   return ::isUNPCKHMask(M, N->getValueType(0), V2IsSplat);
2372 }
2373
2374 /// isUNPCKL_v_undef_Mask - Special case of isUNPCKLMask for canonical form
2375 /// of vector_shuffle v, v, <0, 4, 1, 5>, i.e. vector_shuffle v, undef,
2376 /// <0, 0, 1, 1>
2377 static bool isUNPCKL_v_undef_Mask(const SmallVectorImpl<int> &Mask, MVT VT) {
2378   int NumElems = VT.getVectorNumElements();
2379   if (NumElems != 2 && NumElems != 4 && NumElems != 8 && NumElems != 16)
2380     return false;
2381
2382   for (int i = 0, j = 0; i != NumElems; i += 2, ++j) {
2383     int BitI  = Mask[i];
2384     int BitI1 = Mask[i+1];
2385     if (!isUndefOrEqual(BitI, j))
2386       return false;
2387     if (!isUndefOrEqual(BitI1, j))
2388       return false;
2389   }
2390   return true;
2391 }
2392
2393 bool X86::isUNPCKL_v_undef_Mask(ShuffleVectorSDNode *N) {
2394   SmallVector<int, 8> M;
2395   N->getMask(M);
2396   return ::isUNPCKL_v_undef_Mask(M, N->getValueType(0));
2397 }
2398
2399 /// isUNPCKH_v_undef_Mask - Special case of isUNPCKHMask for canonical form
2400 /// of vector_shuffle v, v, <2, 6, 3, 7>, i.e. vector_shuffle v, undef,
2401 /// <2, 2, 3, 3>
2402 static bool isUNPCKH_v_undef_Mask(const SmallVectorImpl<int> &Mask, MVT VT) {
2403   int NumElems = VT.getVectorNumElements();
2404   if (NumElems != 2 && NumElems != 4 && NumElems != 8 && NumElems != 16)
2405     return false;
2406
2407   for (int i = 0, j = NumElems / 2; i != NumElems; i += 2, ++j) {
2408     int BitI  = Mask[i];
2409     int BitI1 = Mask[i+1];
2410     if (!isUndefOrEqual(BitI, j))
2411       return false;
2412     if (!isUndefOrEqual(BitI1, j))
2413       return false;
2414   }
2415   return true;
2416 }
2417
2418 bool X86::isUNPCKH_v_undef_Mask(ShuffleVectorSDNode *N) {
2419   SmallVector<int, 8> M;
2420   N->getMask(M);
2421   return ::isUNPCKH_v_undef_Mask(M, N->getValueType(0));
2422 }
2423
2424 /// isMOVLMask - Return true if the specified VECTOR_SHUFFLE operand
2425 /// specifies a shuffle of elements that is suitable for input to MOVSS,
2426 /// MOVSD, and MOVD, i.e. setting the lowest element.
2427 static bool isMOVLMask(const SmallVectorImpl<int> &Mask, MVT VT) {
2428   if (VT.getVectorElementType().getSizeInBits() < 32)
2429     return false;
2430
2431   int NumElts = VT.getVectorNumElements();
2432
2433   if (!isUndefOrEqual(Mask[0], NumElts))
2434     return false;
2435
2436   for (int i = 1; i < NumElts; ++i)
2437     if (!isUndefOrEqual(Mask[i], i))
2438       return false;
2439
2440   return true;
2441 }
2442
2443 bool X86::isMOVLMask(ShuffleVectorSDNode *N) {
2444   SmallVector<int, 8> M;
2445   N->getMask(M);
2446   return ::isMOVLMask(M, N->getValueType(0));
2447 }
2448
2449 /// isCommutedMOVL - Returns true if the shuffle mask is except the reverse
2450 /// of what x86 movss want. X86 movs requires the lowest  element to be lowest
2451 /// element of vector 2 and the other elements to come from vector 1 in order.
2452 static bool isCommutedMOVLMask(const SmallVectorImpl<int> &Mask, MVT VT,
2453                                bool V2IsSplat = false, bool V2IsUndef = false) {
2454   int NumOps = VT.getVectorNumElements();
2455   if (NumOps != 2 && NumOps != 4 && NumOps != 8 && NumOps != 16)
2456     return false;
2457
2458   if (!isUndefOrEqual(Mask[0], 0))
2459     return false;
2460
2461   for (int i = 1; i < NumOps; ++i)
2462     if (!(isUndefOrEqual(Mask[i], i+NumOps) ||
2463           (V2IsUndef && isUndefOrInRange(Mask[i], NumOps, NumOps*2)) ||
2464           (V2IsSplat && isUndefOrEqual(Mask[i], NumOps))))
2465       return false;
2466
2467   return true;
2468 }
2469
2470 static bool isCommutedMOVL(ShuffleVectorSDNode *N, bool V2IsSplat = false,
2471                            bool V2IsUndef = false) {
2472   SmallVector<int, 8> M;
2473   N->getMask(M);
2474   return isCommutedMOVLMask(M, N->getValueType(0), V2IsSplat, V2IsUndef);
2475 }
2476
2477 /// isMOVSHDUPMask - Return true if the specified VECTOR_SHUFFLE operand
2478 /// specifies a shuffle of elements that is suitable for input to MOVSHDUP.
2479 bool X86::isMOVSHDUPMask(ShuffleVectorSDNode *N) {
2480   if (N->getValueType(0).getVectorNumElements() != 4)
2481     return false;
2482
2483   // Expect 1, 1, 3, 3
2484   for (unsigned i = 0; i < 2; ++i) {
2485     int Elt = N->getMaskElt(i);
2486     if (Elt >= 0 && Elt != 1)
2487       return false;
2488   }
2489
2490   bool HasHi = false;
2491   for (unsigned i = 2; i < 4; ++i) {
2492     int Elt = N->getMaskElt(i);
2493     if (Elt >= 0 && Elt != 3)
2494       return false;
2495     if (Elt == 3)
2496       HasHi = true;
2497   }
2498   // Don't use movshdup if it can be done with a shufps.
2499   // FIXME: verify that matching u, u, 3, 3 is what we want.
2500   return HasHi;
2501 }
2502
2503 /// isMOVSLDUPMask - Return true if the specified VECTOR_SHUFFLE operand
2504 /// specifies a shuffle of elements that is suitable for input to MOVSLDUP.
2505 bool X86::isMOVSLDUPMask(ShuffleVectorSDNode *N) {
2506   if (N->getValueType(0).getVectorNumElements() != 4)
2507     return false;
2508
2509   // Expect 0, 0, 2, 2
2510   for (unsigned i = 0; i < 2; ++i)
2511     if (N->getMaskElt(i) > 0)
2512       return false;
2513
2514   bool HasHi = false;
2515   for (unsigned i = 2; i < 4; ++i) {
2516     int Elt = N->getMaskElt(i);
2517     if (Elt >= 0 && Elt != 2)
2518       return false;
2519     if (Elt == 2)
2520       HasHi = true;
2521   }
2522   // Don't use movsldup if it can be done with a shufps.
2523   return HasHi;
2524 }
2525
2526 /// isMOVDDUPMask - Return true if the specified VECTOR_SHUFFLE operand
2527 /// specifies a shuffle of elements that is suitable for input to MOVDDUP.
2528 bool X86::isMOVDDUPMask(ShuffleVectorSDNode *N) {
2529   int e = N->getValueType(0).getVectorNumElements() / 2;
2530
2531   for (int i = 0; i < e; ++i)
2532     if (!isUndefOrEqual(N->getMaskElt(i), i))
2533       return false;
2534   for (int i = 0; i < e; ++i)
2535     if (!isUndefOrEqual(N->getMaskElt(e+i), i))
2536       return false;
2537   return true;
2538 }
2539
2540 /// getShuffleSHUFImmediate - Return the appropriate immediate to shuffle
2541 /// the specified isShuffleMask VECTOR_SHUFFLE mask with PSHUF* and SHUFP*
2542 /// instructions.
2543 unsigned X86::getShuffleSHUFImmediate(SDNode *N) {
2544   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
2545   int NumOperands = SVOp->getValueType(0).getVectorNumElements();
2546
2547   unsigned Shift = (NumOperands == 4) ? 2 : 1;
2548   unsigned Mask = 0;
2549   for (int i = 0; i < NumOperands; ++i) {
2550     int Val = SVOp->getMaskElt(NumOperands-i-1);
2551     if (Val < 0) Val = 0;
2552     if (Val >= NumOperands) Val -= NumOperands;
2553     Mask |= Val;
2554     if (i != NumOperands - 1)
2555       Mask <<= Shift;
2556   }
2557   return Mask;
2558 }
2559
2560 /// getShufflePSHUFHWImmediate - Return the appropriate immediate to shuffle
2561 /// the specified isShuffleMask VECTOR_SHUFFLE mask with PSHUFHW
2562 /// instructions.
2563 unsigned X86::getShufflePSHUFHWImmediate(SDNode *N) {
2564   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
2565   unsigned Mask = 0;
2566   // 8 nodes, but we only care about the last 4.
2567   for (unsigned i = 7; i >= 4; --i) {
2568     int Val = SVOp->getMaskElt(i);
2569     if (Val >= 0)
2570       Mask |= (Val - 4);
2571     if (i != 4)
2572       Mask <<= 2;
2573   }
2574   return Mask;
2575 }
2576
2577 /// getShufflePSHUFLWImmediate - Return the appropriate immediate to shuffle
2578 /// the specified isShuffleMask VECTOR_SHUFFLE mask with PSHUFLW
2579 /// instructions.
2580 unsigned X86::getShufflePSHUFLWImmediate(SDNode *N) {
2581   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
2582   unsigned Mask = 0;
2583   // 8 nodes, but we only care about the first 4.
2584   for (int i = 3; i >= 0; --i) {
2585     int Val = SVOp->getMaskElt(i);
2586     if (Val >= 0)
2587       Mask |= Val;
2588     if (i != 0)
2589       Mask <<= 2;
2590   }
2591   return Mask;
2592 }
2593
2594 /// CommuteVectorShuffle - Swap vector_shuffle operands as well as values in
2595 /// their permute mask.
2596 static SDValue CommuteVectorShuffle(ShuffleVectorSDNode *SVOp,
2597                                     SelectionDAG &DAG) {
2598   MVT VT = SVOp->getValueType(0);
2599   unsigned NumElems = VT.getVectorNumElements();
2600   SmallVector<int, 8> MaskVec;
2601
2602   for (unsigned i = 0; i != NumElems; ++i) {
2603     int idx = SVOp->getMaskElt(i);
2604     if (idx < 0)
2605       MaskVec.push_back(idx);
2606     else if (idx < (int)NumElems)
2607       MaskVec.push_back(idx + NumElems);
2608     else
2609       MaskVec.push_back(idx - NumElems);
2610   }
2611   return DAG.getVectorShuffle(VT, SVOp->getDebugLoc(), SVOp->getOperand(1),
2612                               SVOp->getOperand(0), &MaskVec[0]);
2613 }
2614
2615 /// CommuteVectorShuffleMask - Change values in a shuffle permute mask assuming
2616 /// the two vector operands have swapped position.
2617 static void CommuteVectorShuffleMask(SmallVectorImpl<int> &Mask, MVT VT) {
2618   unsigned NumElems = VT.getVectorNumElements();
2619   for (unsigned i = 0; i != NumElems; ++i) {
2620     int idx = Mask[i];
2621     if (idx < 0)
2622       continue;
2623     else if (idx < (int)NumElems)
2624       Mask[i] = idx + NumElems;
2625     else
2626       Mask[i] = idx - NumElems;
2627   }
2628 }
2629
2630 /// ShouldXformToMOVHLPS - Return true if the node should be transformed to
2631 /// match movhlps. The lower half elements should come from upper half of
2632 /// V1 (and in order), and the upper half elements should come from the upper
2633 /// half of V2 (and in order).
2634 static bool ShouldXformToMOVHLPS(ShuffleVectorSDNode *Op) {
2635   if (Op->getValueType(0).getVectorNumElements() != 4)
2636     return false;
2637   for (unsigned i = 0, e = 2; i != e; ++i)
2638     if (!isUndefOrEqual(Op->getMaskElt(i), i+2))
2639       return false;
2640   for (unsigned i = 2; i != 4; ++i)
2641     if (!isUndefOrEqual(Op->getMaskElt(i), i+4))
2642       return false;
2643   return true;
2644 }
2645
2646 /// isScalarLoadToVector - Returns true if the node is a scalar load that
2647 /// is promoted to a vector. It also returns the LoadSDNode by reference if
2648 /// required.
2649 static bool isScalarLoadToVector(SDNode *N, LoadSDNode **LD = NULL) {
2650   if (N->getOpcode() != ISD::SCALAR_TO_VECTOR)
2651     return false;
2652   N = N->getOperand(0).getNode();
2653   if (!ISD::isNON_EXTLoad(N))
2654     return false;
2655   if (LD)
2656     *LD = cast<LoadSDNode>(N);
2657   return true;
2658 }
2659
2660 /// ShouldXformToMOVLP{S|D} - Return true if the node should be transformed to
2661 /// match movlp{s|d}. The lower half elements should come from lower half of
2662 /// V1 (and in order), and the upper half elements should come from the upper
2663 /// half of V2 (and in order). And since V1 will become the source of the
2664 /// MOVLP, it must be either a vector load or a scalar load to vector.
2665 static bool ShouldXformToMOVLP(SDNode *V1, SDNode *V2,
2666                                ShuffleVectorSDNode *Op) {
2667   if (!ISD::isNON_EXTLoad(V1) && !isScalarLoadToVector(V1))
2668     return false;
2669   // Is V2 is a vector load, don't do this transformation. We will try to use
2670   // load folding shufps op.
2671   if (ISD::isNON_EXTLoad(V2))
2672     return false;
2673
2674   unsigned NumElems = Op->getValueType(0).getVectorNumElements();
2675
2676   if (NumElems != 2 && NumElems != 4)
2677     return false;
2678   for (unsigned i = 0, e = NumElems/2; i != e; ++i)
2679     if (!isUndefOrEqual(Op->getMaskElt(i), i))
2680       return false;
2681   for (unsigned i = NumElems/2; i != NumElems; ++i)
2682     if (!isUndefOrEqual(Op->getMaskElt(i), i+NumElems))
2683       return false;
2684   return true;
2685 }
2686
2687 /// isSplatVector - Returns true if N is a BUILD_VECTOR node whose elements are
2688 /// all the same.
2689 static bool isSplatVector(SDNode *N) {
2690   if (N->getOpcode() != ISD::BUILD_VECTOR)
2691     return false;
2692
2693   SDValue SplatValue = N->getOperand(0);
2694   for (unsigned i = 1, e = N->getNumOperands(); i != e; ++i)
2695     if (N->getOperand(i) != SplatValue)
2696       return false;
2697   return true;
2698 }
2699
2700 /// isZeroNode - Returns true if Elt is a constant zero or a floating point
2701 /// constant +0.0.
2702 static inline bool isZeroNode(SDValue Elt) {
2703   return ((isa<ConstantSDNode>(Elt) &&
2704            cast<ConstantSDNode>(Elt)->getZExtValue() == 0) ||
2705           (isa<ConstantFPSDNode>(Elt) &&
2706            cast<ConstantFPSDNode>(Elt)->getValueAPF().isPosZero()));
2707 }
2708
2709 /// isZeroShuffle - Returns true if N is a VECTOR_SHUFFLE that can be resolved
2710 /// to an zero vector.
2711 /// FIXME: move to dag combiner / method on ShuffleVectorSDNode
2712 static bool isZeroShuffle(ShuffleVectorSDNode *N) {
2713   SDValue V1 = N->getOperand(0);
2714   SDValue V2 = N->getOperand(1);
2715   unsigned NumElems = N->getValueType(0).getVectorNumElements();
2716   for (unsigned i = 0; i != NumElems; ++i) {
2717     int Idx = N->getMaskElt(i);
2718     if (Idx >= (int)NumElems) {
2719       unsigned Opc = V2.getOpcode();
2720       if (Opc == ISD::UNDEF || ISD::isBuildVectorAllZeros(V2.getNode()))
2721         continue;
2722       if (Opc != ISD::BUILD_VECTOR || !isZeroNode(V2.getOperand(Idx-NumElems)))
2723         return false;
2724     } else if (Idx >= 0) {
2725       unsigned Opc = V1.getOpcode();
2726       if (Opc == ISD::UNDEF || ISD::isBuildVectorAllZeros(V1.getNode()))
2727         continue;
2728       if (Opc != ISD::BUILD_VECTOR || !isZeroNode(V1.getOperand(Idx)))
2729         return false;
2730     }
2731   }
2732   return true;
2733 }
2734
2735 /// getZeroVector - Returns a vector of specified type with all zero elements.
2736 ///
2737 static SDValue getZeroVector(MVT VT, bool HasSSE2, SelectionDAG &DAG,
2738                              DebugLoc dl) {
2739   assert(VT.isVector() && "Expected a vector type");
2740
2741   // Always build zero vectors as <4 x i32> or <2 x i32> bitcasted to their dest
2742   // type.  This ensures they get CSE'd.
2743   SDValue Vec;
2744   if (VT.getSizeInBits() == 64) { // MMX
2745     SDValue Cst = DAG.getTargetConstant(0, MVT::i32);
2746     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v2i32, Cst, Cst);
2747   } else if (HasSSE2) {  // SSE2
2748     SDValue Cst = DAG.getTargetConstant(0, MVT::i32);
2749     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Cst, Cst, Cst, Cst);
2750   } else { // SSE1
2751     SDValue Cst = DAG.getTargetConstantFP(+0.0, MVT::f32);
2752     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4f32, Cst, Cst, Cst, Cst);
2753   }
2754   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Vec);
2755 }
2756
2757 /// getOnesVector - Returns a vector of specified type with all bits set.
2758 ///
2759 static SDValue getOnesVector(MVT VT, SelectionDAG &DAG, DebugLoc dl) {
2760   assert(VT.isVector() && "Expected a vector type");
2761
2762   // Always build ones vectors as <4 x i32> or <2 x i32> bitcasted to their dest
2763   // type.  This ensures they get CSE'd.
2764   SDValue Cst = DAG.getTargetConstant(~0U, MVT::i32);
2765   SDValue Vec;
2766   if (VT.getSizeInBits() == 64)  // MMX
2767     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v2i32, Cst, Cst);
2768   else                                              // SSE
2769     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Cst, Cst, Cst, Cst);
2770   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Vec);
2771 }
2772
2773
2774 /// NormalizeMask - V2 is a splat, modify the mask (if needed) so all elements
2775 /// that point to V2 points to its first element.
2776 static SDValue NormalizeMask(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG) {
2777   MVT VT = SVOp->getValueType(0);
2778   unsigned NumElems = VT.getVectorNumElements();
2779
2780   bool Changed = false;
2781   SmallVector<int, 8> MaskVec;
2782   SVOp->getMask(MaskVec);
2783
2784   for (unsigned i = 0; i != NumElems; ++i) {
2785     if (MaskVec[i] > (int)NumElems) {
2786       MaskVec[i] = NumElems;
2787       Changed = true;
2788     }
2789   }
2790   if (Changed)
2791     return DAG.getVectorShuffle(VT, SVOp->getDebugLoc(), SVOp->getOperand(0),
2792                                 SVOp->getOperand(1), &MaskVec[0]);
2793   return SDValue(SVOp, 0);
2794 }
2795
2796 /// getMOVLMask - Returns a vector_shuffle mask for an movs{s|d}, movd
2797 /// operation of specified width.
2798 static SDValue getMOVL(SelectionDAG &DAG, DebugLoc dl, MVT VT, SDValue V1,
2799                        SDValue V2) {
2800   unsigned NumElems = VT.getVectorNumElements();
2801   SmallVector<int, 8> Mask;
2802   Mask.push_back(NumElems);
2803   for (unsigned i = 1; i != NumElems; ++i)
2804     Mask.push_back(i);
2805   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
2806 }
2807
2808 /// getUnpackl - Returns a vector_shuffle node for an unpackl operation.
2809 static SDValue getUnpackl(SelectionDAG &DAG, DebugLoc dl, MVT VT, SDValue V1,
2810                           SDValue V2) {
2811   unsigned NumElems = VT.getVectorNumElements();
2812   SmallVector<int, 8> Mask;
2813   for (unsigned i = 0, e = NumElems/2; i != e; ++i) {
2814     Mask.push_back(i);
2815     Mask.push_back(i + NumElems);
2816   }
2817   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
2818 }
2819
2820 /// getUnpackhMask - Returns a vector_shuffle node for an unpackh operation.
2821 static SDValue getUnpackh(SelectionDAG &DAG, DebugLoc dl, MVT VT, SDValue V1,
2822                           SDValue V2) {
2823   unsigned NumElems = VT.getVectorNumElements();
2824   unsigned Half = NumElems/2;
2825   SmallVector<int, 8> Mask;
2826   for (unsigned i = 0; i != Half; ++i) {
2827     Mask.push_back(i + Half);
2828     Mask.push_back(i + NumElems + Half);
2829   }
2830   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
2831 }
2832
2833 /// PromoteSplat - Promote a splat of v4f32, v8i16 or v16i8 to v4i32.
2834 static SDValue PromoteSplat(ShuffleVectorSDNode *SV, SelectionDAG &DAG,
2835                             bool HasSSE2) {
2836   if (SV->getValueType(0).getVectorNumElements() <= 4)
2837     return SDValue(SV, 0);
2838
2839   MVT PVT = MVT::v4f32;
2840   MVT VT = SV->getValueType(0);
2841   DebugLoc dl = SV->getDebugLoc();
2842   SDValue V1 = SV->getOperand(0);
2843   int NumElems = VT.getVectorNumElements();
2844   int EltNo = SV->getSplatIndex();
2845
2846   // unpack elements to the correct location
2847   while (NumElems > 4) {
2848     if (EltNo < NumElems/2) {
2849       V1 = getUnpackl(DAG, dl, VT, V1, V1);
2850     } else {
2851       V1 = getUnpackh(DAG, dl, VT, V1, V1);
2852       EltNo -= NumElems/2;
2853     }
2854     NumElems >>= 1;
2855   }
2856
2857   // Perform the splat.
2858   int SplatMask[4] = { EltNo, EltNo, EltNo, EltNo };
2859   V1 = DAG.getNode(ISD::BIT_CONVERT, dl, PVT, V1);
2860   V1 = DAG.getVectorShuffle(PVT, dl, V1, DAG.getUNDEF(PVT), &SplatMask[0]);
2861   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, V1);
2862 }
2863
2864 /// getShuffleVectorZeroOrUndef - Return a vector_shuffle of the specified
2865 /// vector of zero or undef vector.  This produces a shuffle where the low
2866 /// element of V2 is swizzled into the zero/undef vector, landing at element
2867 /// Idx.  This produces a shuffle mask like 4,1,2,3 (idx=0) or  0,1,2,4 (idx=3).
2868 static SDValue getShuffleVectorZeroOrUndef(SDValue V2, unsigned Idx,
2869                                              bool isZero, bool HasSSE2,
2870                                              SelectionDAG &DAG) {
2871   MVT VT = V2.getValueType();
2872   SDValue V1 = isZero
2873     ? getZeroVector(VT, HasSSE2, DAG, V2.getDebugLoc()) : DAG.getUNDEF(VT);
2874   unsigned NumElems = VT.getVectorNumElements();
2875   SmallVector<int, 16> MaskVec;
2876   for (unsigned i = 0; i != NumElems; ++i)
2877     // If this is the insertion idx, put the low elt of V2 here.
2878     MaskVec.push_back(i == Idx ? NumElems : i);
2879   return DAG.getVectorShuffle(VT, V2.getDebugLoc(), V1, V2, &MaskVec[0]);
2880 }
2881
2882 /// getNumOfConsecutiveZeros - Return the number of elements in a result of
2883 /// a shuffle that is zero.
2884 static
2885 unsigned getNumOfConsecutiveZeros(ShuffleVectorSDNode *SVOp, int NumElems,
2886                                   bool Low, SelectionDAG &DAG) {
2887   unsigned NumZeros = 0;
2888   for (int i = 0; i < NumElems; ++i) {
2889     unsigned Index = Low ? i : NumElems-i-1;
2890     int Idx = SVOp->getMaskElt(Index);
2891     if (Idx < 0) {
2892       ++NumZeros;
2893       continue;
2894     }
2895     SDValue Elt = DAG.getShuffleScalarElt(SVOp, Index);
2896     if (Elt.getNode() && isZeroNode(Elt))
2897       ++NumZeros;
2898     else
2899       break;
2900   }
2901   return NumZeros;
2902 }
2903
2904 /// isVectorShift - Returns true if the shuffle can be implemented as a
2905 /// logical left or right shift of a vector.
2906 /// FIXME: split into pslldqi, psrldqi, palignr variants.
2907 static bool isVectorShift(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG,
2908                           bool &isLeft, SDValue &ShVal, unsigned &ShAmt) {
2909   int NumElems = SVOp->getValueType(0).getVectorNumElements();
2910
2911   isLeft = true;
2912   unsigned NumZeros = getNumOfConsecutiveZeros(SVOp, NumElems, true, DAG);
2913   if (!NumZeros) {
2914     isLeft = false;
2915     NumZeros = getNumOfConsecutiveZeros(SVOp, NumElems, false, DAG);
2916     if (!NumZeros)
2917       return false;
2918   }
2919   bool SeenV1 = false;
2920   bool SeenV2 = false;
2921   for (int i = NumZeros; i < NumElems; ++i) {
2922     int Val = isLeft ? (i - NumZeros) : i;
2923     int Idx = SVOp->getMaskElt(isLeft ? i : (i - NumZeros));
2924     if (Idx < 0)
2925       continue;
2926     if (Idx < NumElems)
2927       SeenV1 = true;
2928     else {
2929       Idx -= NumElems;
2930       SeenV2 = true;
2931     }
2932     if (Idx != Val)
2933       return false;
2934   }
2935   if (SeenV1 && SeenV2)
2936     return false;
2937
2938   ShVal = SeenV1 ? SVOp->getOperand(0) : SVOp->getOperand(1);
2939   ShAmt = NumZeros;
2940   return true;
2941 }
2942
2943
2944 /// LowerBuildVectorv16i8 - Custom lower build_vector of v16i8.
2945 ///
2946 static SDValue LowerBuildVectorv16i8(SDValue Op, unsigned NonZeros,
2947                                        unsigned NumNonZero, unsigned NumZero,
2948                                        SelectionDAG &DAG, TargetLowering &TLI) {
2949   if (NumNonZero > 8)
2950     return SDValue();
2951
2952   DebugLoc dl = Op.getDebugLoc();
2953   SDValue V(0, 0);
2954   bool First = true;
2955   for (unsigned i = 0; i < 16; ++i) {
2956     bool ThisIsNonZero = (NonZeros & (1 << i)) != 0;
2957     if (ThisIsNonZero && First) {
2958       if (NumZero)
2959         V = getZeroVector(MVT::v8i16, true, DAG, dl);
2960       else
2961         V = DAG.getUNDEF(MVT::v8i16);
2962       First = false;
2963     }
2964
2965     if ((i & 1) != 0) {
2966       SDValue ThisElt(0, 0), LastElt(0, 0);
2967       bool LastIsNonZero = (NonZeros & (1 << (i-1))) != 0;
2968       if (LastIsNonZero) {
2969         LastElt = DAG.getNode(ISD::ZERO_EXTEND, dl,
2970                               MVT::i16, Op.getOperand(i-1));
2971       }
2972       if (ThisIsNonZero) {
2973         ThisElt = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i16, Op.getOperand(i));
2974         ThisElt = DAG.getNode(ISD::SHL, dl, MVT::i16,
2975                               ThisElt, DAG.getConstant(8, MVT::i8));
2976         if (LastIsNonZero)
2977           ThisElt = DAG.getNode(ISD::OR, dl, MVT::i16, ThisElt, LastElt);
2978       } else
2979         ThisElt = LastElt;
2980
2981       if (ThisElt.getNode())
2982         V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, V, ThisElt,
2983                         DAG.getIntPtrConstant(i/2));
2984     }
2985   }
2986
2987   return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, V);
2988 }
2989
2990 /// LowerBuildVectorv8i16 - Custom lower build_vector of v8i16.
2991 ///
2992 static SDValue LowerBuildVectorv8i16(SDValue Op, unsigned NonZeros,
2993                                        unsigned NumNonZero, unsigned NumZero,
2994                                        SelectionDAG &DAG, TargetLowering &TLI) {
2995   if (NumNonZero > 4)
2996     return SDValue();
2997
2998   DebugLoc dl = Op.getDebugLoc();
2999   SDValue V(0, 0);
3000   bool First = true;
3001   for (unsigned i = 0; i < 8; ++i) {
3002     bool isNonZero = (NonZeros & (1 << i)) != 0;
3003     if (isNonZero) {
3004       if (First) {
3005         if (NumZero)
3006           V = getZeroVector(MVT::v8i16, true, DAG, dl);
3007         else
3008           V = DAG.getUNDEF(MVT::v8i16);
3009         First = false;
3010       }
3011       V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl,
3012                       MVT::v8i16, V, Op.getOperand(i),
3013                       DAG.getIntPtrConstant(i));
3014     }
3015   }
3016
3017   return V;
3018 }
3019
3020 /// getVShift - Return a vector logical shift node.
3021 ///
3022 static SDValue getVShift(bool isLeft, MVT VT, SDValue SrcOp,
3023                          unsigned NumBits, SelectionDAG &DAG,
3024                          const TargetLowering &TLI, DebugLoc dl) {
3025   bool isMMX = VT.getSizeInBits() == 64;
3026   MVT ShVT = isMMX ? MVT::v1i64 : MVT::v2i64;
3027   unsigned Opc = isLeft ? X86ISD::VSHL : X86ISD::VSRL;
3028   SrcOp = DAG.getNode(ISD::BIT_CONVERT, dl, ShVT, SrcOp);
3029   return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
3030                      DAG.getNode(Opc, dl, ShVT, SrcOp,
3031                              DAG.getConstant(NumBits, TLI.getShiftAmountTy())));
3032 }
3033
3034 SDValue
3035 X86TargetLowering::LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG) {
3036   DebugLoc dl = Op.getDebugLoc();
3037   // All zero's are handled with pxor, all one's are handled with pcmpeqd.
3038   if (ISD::isBuildVectorAllZeros(Op.getNode())
3039       || ISD::isBuildVectorAllOnes(Op.getNode())) {
3040     // Canonicalize this to either <4 x i32> or <2 x i32> (SSE vs MMX) to
3041     // 1) ensure the zero vectors are CSE'd, and 2) ensure that i64 scalars are
3042     // eliminated on x86-32 hosts.
3043     if (Op.getValueType() == MVT::v4i32 || Op.getValueType() == MVT::v2i32)
3044       return Op;
3045
3046     if (ISD::isBuildVectorAllOnes(Op.getNode()))
3047       return getOnesVector(Op.getValueType(), DAG, dl);
3048     return getZeroVector(Op.getValueType(), Subtarget->hasSSE2(), DAG, dl);
3049   }
3050
3051   MVT VT = Op.getValueType();
3052   MVT EVT = VT.getVectorElementType();
3053   unsigned EVTBits = EVT.getSizeInBits();
3054
3055   unsigned NumElems = Op.getNumOperands();
3056   unsigned NumZero  = 0;
3057   unsigned NumNonZero = 0;
3058   unsigned NonZeros = 0;
3059   bool IsAllConstants = true;
3060   SmallSet<SDValue, 8> Values;
3061   for (unsigned i = 0; i < NumElems; ++i) {
3062     SDValue Elt = Op.getOperand(i);
3063     if (Elt.getOpcode() == ISD::UNDEF)
3064       continue;
3065     Values.insert(Elt);
3066     if (Elt.getOpcode() != ISD::Constant &&
3067         Elt.getOpcode() != ISD::ConstantFP)
3068       IsAllConstants = false;
3069     if (isZeroNode(Elt))
3070       NumZero++;
3071     else {
3072       NonZeros |= (1 << i);
3073       NumNonZero++;
3074     }
3075   }
3076
3077   if (NumNonZero == 0) {
3078     // All undef vector. Return an UNDEF.  All zero vectors were handled above.
3079     return DAG.getUNDEF(VT);
3080   }
3081
3082   // Special case for single non-zero, non-undef, element.
3083   if (NumNonZero == 1) {
3084     unsigned Idx = CountTrailingZeros_32(NonZeros);
3085     SDValue Item = Op.getOperand(Idx);
3086
3087     // If this is an insertion of an i64 value on x86-32, and if the top bits of
3088     // the value are obviously zero, truncate the value to i32 and do the
3089     // insertion that way.  Only do this if the value is non-constant or if the
3090     // value is a constant being inserted into element 0.  It is cheaper to do
3091     // a constant pool load than it is to do a movd + shuffle.
3092     if (EVT == MVT::i64 && !Subtarget->is64Bit() &&
3093         (!IsAllConstants || Idx == 0)) {
3094       if (DAG.MaskedValueIsZero(Item, APInt::getBitsSet(64, 32, 64))) {
3095         // Handle MMX and SSE both.
3096         MVT VecVT = VT == MVT::v2i64 ? MVT::v4i32 : MVT::v2i32;
3097         unsigned VecElts = VT == MVT::v2i64 ? 4 : 2;
3098
3099         // Truncate the value (which may itself be a constant) to i32, and
3100         // convert it to a vector with movd (S2V+shuffle to zero extend).
3101         Item = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, Item);
3102         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VecVT, Item);
3103         Item = getShuffleVectorZeroOrUndef(Item, 0, true,
3104                                            Subtarget->hasSSE2(), DAG);
3105
3106         // Now we have our 32-bit value zero extended in the low element of
3107         // a vector.  If Idx != 0, swizzle it into place.
3108         if (Idx != 0) {
3109           SmallVector<int, 4> Mask;
3110           Mask.push_back(Idx);
3111           for (unsigned i = 1; i != VecElts; ++i)
3112             Mask.push_back(i);
3113           Item = DAG.getVectorShuffle(VecVT, dl, Item,
3114                                       DAG.getUNDEF(Item.getValueType()),
3115                                       &Mask[0]);
3116         }
3117         return DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(), Item);
3118       }
3119     }
3120
3121     // If we have a constant or non-constant insertion into the low element of
3122     // a vector, we can do this with SCALAR_TO_VECTOR + shuffle of zero into
3123     // the rest of the elements.  This will be matched as movd/movq/movss/movsd
3124     // depending on what the source datatype is.
3125     if (Idx == 0) {
3126       if (NumZero == 0) {
3127         return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
3128       } else if (EVT == MVT::i32 || EVT == MVT::f32 || EVT == MVT::f64 ||
3129           (EVT == MVT::i64 && Subtarget->is64Bit())) {
3130         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
3131         // Turn it into a MOVL (i.e. movss, movsd, or movd) to a zero vector.
3132         return getShuffleVectorZeroOrUndef(Item, 0, true, Subtarget->hasSSE2(),
3133                                            DAG);
3134       } else if (EVT == MVT::i16 || EVT == MVT::i8) {
3135         Item = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, Item);
3136         MVT MiddleVT = VT.getSizeInBits() == 64 ? MVT::v2i32 : MVT::v4i32;
3137         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MiddleVT, Item);
3138         Item = getShuffleVectorZeroOrUndef(Item, 0, true,
3139                                            Subtarget->hasSSE2(), DAG);
3140         return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Item);
3141       }
3142     }
3143
3144     // Is it a vector logical left shift?
3145     if (NumElems == 2 && Idx == 1 &&
3146         isZeroNode(Op.getOperand(0)) && !isZeroNode(Op.getOperand(1))) {
3147       unsigned NumBits = VT.getSizeInBits();
3148       return getVShift(true, VT,
3149                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
3150                                    VT, Op.getOperand(1)),
3151                        NumBits/2, DAG, *this, dl);
3152     }
3153
3154     if (IsAllConstants) // Otherwise, it's better to do a constpool load.
3155       return SDValue();
3156
3157     // Otherwise, if this is a vector with i32 or f32 elements, and the element
3158     // is a non-constant being inserted into an element other than the low one,
3159     // we can't use a constant pool load.  Instead, use SCALAR_TO_VECTOR (aka
3160     // movd/movss) to move this into the low element, then shuffle it into
3161     // place.
3162     if (EVTBits == 32) {
3163       Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
3164
3165       // Turn it into a shuffle of zero and zero-extended scalar to vector.
3166       Item = getShuffleVectorZeroOrUndef(Item, 0, NumZero > 0,
3167                                          Subtarget->hasSSE2(), DAG);
3168       SmallVector<int, 8> MaskVec;
3169       for (unsigned i = 0; i < NumElems; i++)
3170         MaskVec.push_back(i == Idx ? 0 : 1);
3171       return DAG.getVectorShuffle(VT, dl, Item, DAG.getUNDEF(VT), &MaskVec[0]);
3172     }
3173   }
3174
3175   // Splat is obviously ok. Let legalizer expand it to a shuffle.
3176   if (Values.size() == 1)
3177     return SDValue();
3178
3179   // A vector full of immediates; various special cases are already
3180   // handled, so this is best done with a single constant-pool load.
3181   if (IsAllConstants)
3182     return SDValue();
3183
3184   // Let legalizer expand 2-wide build_vectors.
3185   if (EVTBits == 64) {
3186     if (NumNonZero == 1) {
3187       // One half is zero or undef.
3188       unsigned Idx = CountTrailingZeros_32(NonZeros);
3189       SDValue V2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT,
3190                                  Op.getOperand(Idx));
3191       return getShuffleVectorZeroOrUndef(V2, Idx, true,
3192                                          Subtarget->hasSSE2(), DAG);
3193     }
3194     return SDValue();
3195   }
3196
3197   // If element VT is < 32 bits, convert it to inserts into a zero vector.
3198   if (EVTBits == 8 && NumElems == 16) {
3199     SDValue V = LowerBuildVectorv16i8(Op, NonZeros,NumNonZero,NumZero, DAG,
3200                                         *this);
3201     if (V.getNode()) return V;
3202   }
3203
3204   if (EVTBits == 16 && NumElems == 8) {
3205     SDValue V = LowerBuildVectorv8i16(Op, NonZeros,NumNonZero,NumZero, DAG,
3206                                         *this);
3207     if (V.getNode()) return V;
3208   }
3209
3210   // If element VT is == 32 bits, turn it into a number of shuffles.
3211   SmallVector<SDValue, 8> V;
3212   V.resize(NumElems);
3213   if (NumElems == 4 && NumZero > 0) {
3214     for (unsigned i = 0; i < 4; ++i) {
3215       bool isZero = !(NonZeros & (1 << i));
3216       if (isZero)
3217         V[i] = getZeroVector(VT, Subtarget->hasSSE2(), DAG, dl);
3218       else
3219         V[i] = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(i));
3220     }
3221
3222     for (unsigned i = 0; i < 2; ++i) {
3223       switch ((NonZeros & (0x3 << i*2)) >> (i*2)) {
3224         default: break;
3225         case 0:
3226           V[i] = V[i*2];  // Must be a zero vector.
3227           break;
3228         case 1:
3229           V[i] = getMOVL(DAG, dl, VT, V[i*2+1], V[i*2]);
3230           break;
3231         case 2:
3232           V[i] = getMOVL(DAG, dl, VT, V[i*2], V[i*2+1]);
3233           break;
3234         case 3:
3235           V[i] = getUnpackl(DAG, dl, VT, V[i*2], V[i*2+1]);
3236           break;
3237       }
3238     }
3239
3240     SmallVector<int, 8> MaskVec;
3241     bool Reverse = (NonZeros & 0x3) == 2;
3242     for (unsigned i = 0; i < 2; ++i)
3243       MaskVec.push_back(Reverse ? 1-i : i);
3244     Reverse = ((NonZeros & (0x3 << 2)) >> 2) == 2;
3245     for (unsigned i = 0; i < 2; ++i)
3246       MaskVec.push_back(Reverse ? 1-i+NumElems : i+NumElems);
3247     return DAG.getVectorShuffle(VT, dl, V[0], V[1], &MaskVec[0]);
3248   }
3249
3250   if (Values.size() > 2) {
3251     // If we have SSE 4.1, Expand into a number of inserts unless the number of
3252     // values to be inserted is equal to the number of elements, in which case
3253     // use the unpack code below in the hopes of matching the consecutive elts
3254     // load merge pattern for shuffles.
3255     // FIXME: We could probably just check that here directly.
3256     if (Values.size() < NumElems && VT.getSizeInBits() == 128 &&
3257         getSubtarget()->hasSSE41()) {
3258       V[0] = DAG.getUNDEF(VT);
3259       for (unsigned i = 0; i < NumElems; ++i)
3260         if (Op.getOperand(i).getOpcode() != ISD::UNDEF)
3261           V[0] = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, V[0],
3262                              Op.getOperand(i), DAG.getIntPtrConstant(i));
3263       return V[0];
3264     }
3265     // Expand into a number of unpckl*.
3266     // e.g. for v4f32
3267     //   Step 1: unpcklps 0, 2 ==> X: <?, ?, 2, 0>
3268     //         : unpcklps 1, 3 ==> Y: <?, ?, 3, 1>
3269     //   Step 2: unpcklps X, Y ==>    <3, 2, 1, 0>
3270     for (unsigned i = 0; i < NumElems; ++i)
3271       V[i] = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(i));
3272     NumElems >>= 1;
3273     while (NumElems != 0) {
3274       for (unsigned i = 0; i < NumElems; ++i)
3275         V[i] = getUnpackl(DAG, dl, VT, V[i], V[i + NumElems]);
3276       NumElems >>= 1;
3277     }
3278     return V[0];
3279   }
3280
3281   return SDValue();
3282 }
3283
3284 // v8i16 shuffles - Prefer shuffles in the following order:
3285 // 1. [all]   pshuflw, pshufhw, optional move
3286 // 2. [ssse3] 1 x pshufb
3287 // 3. [ssse3] 2 x pshufb + 1 x por
3288 // 4. [all]   mov + pshuflw + pshufhw + N x (pextrw + pinsrw)
3289 static
3290 SDValue LowerVECTOR_SHUFFLEv8i16(ShuffleVectorSDNode *SVOp,
3291                                  SelectionDAG &DAG, X86TargetLowering &TLI) {
3292   SDValue V1 = SVOp->getOperand(0);
3293   SDValue V2 = SVOp->getOperand(1);
3294   DebugLoc dl = SVOp->getDebugLoc();
3295   SmallVector<int, 8> MaskVals;
3296
3297   // Determine if more than 1 of the words in each of the low and high quadwords
3298   // of the result come from the same quadword of one of the two inputs.  Undef
3299   // mask values count as coming from any quadword, for better codegen.
3300   SmallVector<unsigned, 4> LoQuad(4);
3301   SmallVector<unsigned, 4> HiQuad(4);
3302   BitVector InputQuads(4);
3303   for (unsigned i = 0; i < 8; ++i) {
3304     SmallVectorImpl<unsigned> &Quad = i < 4 ? LoQuad : HiQuad;
3305     int EltIdx = SVOp->getMaskElt(i);
3306     MaskVals.push_back(EltIdx);
3307     if (EltIdx < 0) {
3308       ++Quad[0];
3309       ++Quad[1];
3310       ++Quad[2];
3311       ++Quad[3];
3312       continue;
3313     }
3314     ++Quad[EltIdx / 4];
3315     InputQuads.set(EltIdx / 4);
3316   }
3317
3318   int BestLoQuad = -1;
3319   unsigned MaxQuad = 1;
3320   for (unsigned i = 0; i < 4; ++i) {
3321     if (LoQuad[i] > MaxQuad) {
3322       BestLoQuad = i;
3323       MaxQuad = LoQuad[i];
3324     }
3325   }
3326
3327   int BestHiQuad = -1;
3328   MaxQuad = 1;
3329   for (unsigned i = 0; i < 4; ++i) {
3330     if (HiQuad[i] > MaxQuad) {
3331       BestHiQuad = i;
3332       MaxQuad = HiQuad[i];
3333     }
3334   }
3335
3336   // For SSSE3, If all 8 words of the result come from only 1 quadword of each
3337   // of the two input vectors, shuffle them into one input vector so only a
3338   // single pshufb instruction is necessary. If There are more than 2 input
3339   // quads, disable the next transformation since it does not help SSSE3.
3340   bool V1Used = InputQuads[0] || InputQuads[1];
3341   bool V2Used = InputQuads[2] || InputQuads[3];
3342   if (TLI.getSubtarget()->hasSSSE3()) {
3343     if (InputQuads.count() == 2 && V1Used && V2Used) {
3344       BestLoQuad = InputQuads.find_first();
3345       BestHiQuad = InputQuads.find_next(BestLoQuad);
3346     }
3347     if (InputQuads.count() > 2) {
3348       BestLoQuad = -1;
3349       BestHiQuad = -1;
3350     }
3351   }
3352
3353   // If BestLoQuad or BestHiQuad are set, shuffle the quads together and update
3354   // the shuffle mask.  If a quad is scored as -1, that means that it contains
3355   // words from all 4 input quadwords.
3356   SDValue NewV;
3357   if (BestLoQuad >= 0 || BestHiQuad >= 0) {
3358     SmallVector<int, 8> MaskV;
3359     MaskV.push_back(BestLoQuad < 0 ? 0 : BestLoQuad);
3360     MaskV.push_back(BestHiQuad < 0 ? 1 : BestHiQuad);
3361     NewV = DAG.getVectorShuffle(MVT::v2i64, dl,
3362                   DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64, V1),
3363                   DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64, V2), &MaskV[0]);
3364     NewV = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, NewV);
3365
3366     // Rewrite the MaskVals and assign NewV to V1 if NewV now contains all the
3367     // source words for the shuffle, to aid later transformations.
3368     bool AllWordsInNewV = true;
3369     bool InOrder[2] = { true, true };
3370     for (unsigned i = 0; i != 8; ++i) {
3371       int idx = MaskVals[i];
3372       if (idx != (int)i)
3373         InOrder[i/4] = false;
3374       if (idx < 0 || (idx/4) == BestLoQuad || (idx/4) == BestHiQuad)
3375         continue;
3376       AllWordsInNewV = false;
3377       break;
3378     }
3379
3380     bool pshuflw = AllWordsInNewV, pshufhw = AllWordsInNewV;
3381     if (AllWordsInNewV) {
3382       for (int i = 0; i != 8; ++i) {
3383         int idx = MaskVals[i];
3384         if (idx < 0)
3385           continue;
3386         idx = MaskVals[i] = (idx / 4) == BestLoQuad ? (idx & 3) : (idx & 3) + 4;
3387         if ((idx != i) && idx < 4)
3388           pshufhw = false;
3389         if ((idx != i) && idx > 3)
3390           pshuflw = false;
3391       }
3392       V1 = NewV;
3393       V2Used = false;
3394       BestLoQuad = 0;
3395       BestHiQuad = 1;
3396     }
3397
3398     // If we've eliminated the use of V2, and the new mask is a pshuflw or
3399     // pshufhw, that's as cheap as it gets.  Return the new shuffle.
3400     if ((pshufhw && InOrder[0]) || (pshuflw && InOrder[1])) {
3401       return DAG.getVectorShuffle(MVT::v8i16, dl, NewV,
3402                                   DAG.getUNDEF(MVT::v8i16), &MaskVals[0]);
3403     }
3404   }
3405
3406   // If we have SSSE3, and all words of the result are from 1 input vector,
3407   // case 2 is generated, otherwise case 3 is generated.  If no SSSE3
3408   // is present, fall back to case 4.
3409   if (TLI.getSubtarget()->hasSSSE3()) {
3410     SmallVector<SDValue,16> pshufbMask;
3411
3412     // If we have elements from both input vectors, set the high bit of the
3413     // shuffle mask element to zero out elements that come from V2 in the V1
3414     // mask, and elements that come from V1 in the V2 mask, so that the two
3415     // results can be OR'd together.
3416     bool TwoInputs = V1Used && V2Used;
3417     for (unsigned i = 0; i != 8; ++i) {
3418       int EltIdx = MaskVals[i] * 2;
3419       if (TwoInputs && (EltIdx >= 16)) {
3420         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
3421         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
3422         continue;
3423       }
3424       pshufbMask.push_back(DAG.getConstant(EltIdx,   MVT::i8));
3425       pshufbMask.push_back(DAG.getConstant(EltIdx+1, MVT::i8));
3426     }
3427     V1 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, V1);
3428     V1 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V1,
3429                      DAG.getNode(ISD::BUILD_VECTOR, dl,
3430                                  MVT::v16i8, &pshufbMask[0], 16));
3431     if (!TwoInputs)
3432       return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V1);
3433
3434     // Calculate the shuffle mask for the second input, shuffle it, and
3435     // OR it with the first shuffled input.
3436     pshufbMask.clear();
3437     for (unsigned i = 0; i != 8; ++i) {
3438       int EltIdx = MaskVals[i] * 2;
3439       if (EltIdx < 16) {
3440         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
3441         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
3442         continue;
3443       }
3444       pshufbMask.push_back(DAG.getConstant(EltIdx - 16, MVT::i8));
3445       pshufbMask.push_back(DAG.getConstant(EltIdx - 15, MVT::i8));
3446     }
3447     V2 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, V2);
3448     V2 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V2,
3449                      DAG.getNode(ISD::BUILD_VECTOR, dl,
3450                                  MVT::v16i8, &pshufbMask[0], 16));
3451     V1 = DAG.getNode(ISD::OR, dl, MVT::v16i8, V1, V2);
3452     return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V1);
3453   }
3454
3455   // If BestLoQuad >= 0, generate a pshuflw to put the low elements in order,
3456   // and update MaskVals with new element order.
3457   BitVector InOrder(8);
3458   if (BestLoQuad >= 0) {
3459     SmallVector<int, 8> MaskV;
3460     for (int i = 0; i != 4; ++i) {
3461       int idx = MaskVals[i];
3462       if (idx < 0) {
3463         MaskV.push_back(-1);
3464         InOrder.set(i);
3465       } else if ((idx / 4) == BestLoQuad) {
3466         MaskV.push_back(idx & 3);
3467         InOrder.set(i);
3468       } else {
3469         MaskV.push_back(-1);
3470       }
3471     }
3472     for (unsigned i = 4; i != 8; ++i)
3473       MaskV.push_back(i);
3474     NewV = DAG.getVectorShuffle(MVT::v8i16, dl, NewV, DAG.getUNDEF(MVT::v8i16),
3475                                 &MaskV[0]);
3476   }
3477
3478   // If BestHi >= 0, generate a pshufhw to put the high elements in order,
3479   // and update MaskVals with the new element order.
3480   if (BestHiQuad >= 0) {
3481     SmallVector<int, 8> MaskV;
3482     for (unsigned i = 0; i != 4; ++i)
3483       MaskV.push_back(i);
3484     for (unsigned i = 4; i != 8; ++i) {
3485       int idx = MaskVals[i];
3486       if (idx < 0) {
3487         MaskV.push_back(-1);
3488         InOrder.set(i);
3489       } else if ((idx / 4) == BestHiQuad) {
3490         MaskV.push_back((idx & 3) + 4);
3491         InOrder.set(i);
3492       } else {
3493         MaskV.push_back(-1);
3494       }
3495     }
3496     NewV = DAG.getVectorShuffle(MVT::v8i16, dl, NewV, DAG.getUNDEF(MVT::v8i16),
3497                                 &MaskV[0]);
3498   }
3499
3500   // In case BestHi & BestLo were both -1, which means each quadword has a word
3501   // from each of the four input quadwords, calculate the InOrder bitvector now
3502   // before falling through to the insert/extract cleanup.
3503   if (BestLoQuad == -1 && BestHiQuad == -1) {
3504     NewV = V1;
3505     for (int i = 0; i != 8; ++i)
3506       if (MaskVals[i] < 0 || MaskVals[i] == i)
3507         InOrder.set(i);
3508   }
3509
3510   // The other elements are put in the right place using pextrw and pinsrw.
3511   for (unsigned i = 0; i != 8; ++i) {
3512     if (InOrder[i])
3513       continue;
3514     int EltIdx = MaskVals[i];
3515     if (EltIdx < 0)
3516       continue;
3517     SDValue ExtOp = (EltIdx < 8)
3518     ? DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, V1,
3519                   DAG.getIntPtrConstant(EltIdx))
3520     : DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, V2,
3521                   DAG.getIntPtrConstant(EltIdx - 8));
3522     NewV = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, NewV, ExtOp,
3523                        DAG.getIntPtrConstant(i));
3524   }
3525   return NewV;
3526 }
3527
3528 // v16i8 shuffles - Prefer shuffles in the following order:
3529 // 1. [ssse3] 1 x pshufb
3530 // 2. [ssse3] 2 x pshufb + 1 x por
3531 // 3. [all]   v8i16 shuffle + N x pextrw + rotate + pinsrw
3532 static
3533 SDValue LowerVECTOR_SHUFFLEv16i8(ShuffleVectorSDNode *SVOp,
3534                                  SelectionDAG &DAG, X86TargetLowering &TLI) {
3535   SDValue V1 = SVOp->getOperand(0);
3536   SDValue V2 = SVOp->getOperand(1);
3537   DebugLoc dl = SVOp->getDebugLoc();
3538   SmallVector<int, 16> MaskVals;
3539   SVOp->getMask(MaskVals);
3540
3541   // If we have SSSE3, case 1 is generated when all result bytes come from
3542   // one of  the inputs.  Otherwise, case 2 is generated.  If no SSSE3 is
3543   // present, fall back to case 3.
3544   // FIXME: kill V2Only once shuffles are canonizalized by getNode.
3545   bool V1Only = true;
3546   bool V2Only = true;
3547   for (unsigned i = 0; i < 16; ++i) {
3548     int EltIdx = MaskVals[i];
3549     if (EltIdx < 0)
3550       continue;
3551     if (EltIdx < 16)
3552       V2Only = false;
3553     else
3554       V1Only = false;
3555   }
3556
3557   // If SSSE3, use 1 pshufb instruction per vector with elements in the result.
3558   if (TLI.getSubtarget()->hasSSSE3()) {
3559     SmallVector<SDValue,16> pshufbMask;
3560
3561     // If all result elements are from one input vector, then only translate
3562     // undef mask values to 0x80 (zero out result) in the pshufb mask.
3563     //
3564     // Otherwise, we have elements from both input vectors, and must zero out
3565     // elements that come from V2 in the first mask, and V1 in the second mask
3566     // so that we can OR them together.
3567     bool TwoInputs = !(V1Only || V2Only);
3568     for (unsigned i = 0; i != 16; ++i) {
3569       int EltIdx = MaskVals[i];
3570       if (EltIdx < 0 || (TwoInputs && EltIdx >= 16)) {
3571         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
3572         continue;
3573       }
3574       pshufbMask.push_back(DAG.getConstant(EltIdx, MVT::i8));
3575     }
3576     // If all the elements are from V2, assign it to V1 and return after
3577     // building the first pshufb.
3578     if (V2Only)
3579       V1 = V2;
3580     V1 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V1,
3581                      DAG.getNode(ISD::BUILD_VECTOR, dl,
3582                                  MVT::v16i8, &pshufbMask[0], 16));
3583     if (!TwoInputs)
3584       return V1;
3585
3586     // Calculate the shuffle mask for the second input, shuffle it, and
3587     // OR it with the first shuffled input.
3588     pshufbMask.clear();
3589     for (unsigned i = 0; i != 16; ++i) {
3590       int EltIdx = MaskVals[i];
3591       if (EltIdx < 16) {
3592         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
3593         continue;
3594       }
3595       pshufbMask.push_back(DAG.getConstant(EltIdx - 16, MVT::i8));
3596     }
3597     V2 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V2,
3598                      DAG.getNode(ISD::BUILD_VECTOR, dl,
3599                                  MVT::v16i8, &pshufbMask[0], 16));
3600     return DAG.getNode(ISD::OR, dl, MVT::v16i8, V1, V2);
3601   }
3602
3603   // No SSSE3 - Calculate in place words and then fix all out of place words
3604   // With 0-16 extracts & inserts.  Worst case is 16 bytes out of order from
3605   // the 16 different words that comprise the two doublequadword input vectors.
3606   V1 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V1);
3607   V2 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V2);
3608   SDValue NewV = V2Only ? V2 : V1;
3609   for (int i = 0; i != 8; ++i) {
3610     int Elt0 = MaskVals[i*2];
3611     int Elt1 = MaskVals[i*2+1];
3612
3613     // This word of the result is all undef, skip it.
3614     if (Elt0 < 0 && Elt1 < 0)
3615       continue;
3616
3617     // This word of the result is already in the correct place, skip it.
3618     if (V1Only && (Elt0 == i*2) && (Elt1 == i*2+1))
3619       continue;
3620     if (V2Only && (Elt0 == i*2+16) && (Elt1 == i*2+17))
3621       continue;
3622
3623     SDValue Elt0Src = Elt0 < 16 ? V1 : V2;
3624     SDValue Elt1Src = Elt1 < 16 ? V1 : V2;
3625     SDValue InsElt;
3626
3627     // If Elt0 and Elt1 are defined, are consecutive, and can be load
3628     // using a single extract together, load it and store it.
3629     if ((Elt0 >= 0) && ((Elt0 + 1) == Elt1) && ((Elt0 & 1) == 0)) {
3630       InsElt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, Elt1Src,
3631                            DAG.getIntPtrConstant(Elt1 / 2));
3632       NewV = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, NewV, InsElt,
3633                         DAG.getIntPtrConstant(i));
3634       continue;
3635     }
3636
3637     // If Elt1 is defined, extract it from the appropriate source.  If the
3638     // source byte is not also odd, shift the extracted word left 8 bits
3639     // otherwise clear the bottom 8 bits if we need to do an or.
3640     if (Elt1 >= 0) {
3641       InsElt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, Elt1Src,
3642                            DAG.getIntPtrConstant(Elt1 / 2));
3643       if ((Elt1 & 1) == 0)
3644         InsElt = DAG.getNode(ISD::SHL, dl, MVT::i16, InsElt,
3645                              DAG.getConstant(8, TLI.getShiftAmountTy()));
3646       else if (Elt0 >= 0)
3647         InsElt = DAG.getNode(ISD::AND, dl, MVT::i16, InsElt,
3648                              DAG.getConstant(0xFF00, MVT::i16));
3649     }
3650     // If Elt0 is defined, extract it from the appropriate source.  If the
3651     // source byte is not also even, shift the extracted word right 8 bits. If
3652     // Elt1 was also defined, OR the extracted values together before
3653     // inserting them in the result.
3654     if (Elt0 >= 0) {
3655       SDValue InsElt0 = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16,
3656                                     Elt0Src, DAG.getIntPtrConstant(Elt0 / 2));
3657       if ((Elt0 & 1) != 0)
3658         InsElt0 = DAG.getNode(ISD::SRL, dl, MVT::i16, InsElt0,
3659                               DAG.getConstant(8, TLI.getShiftAmountTy()));
3660       else if (Elt1 >= 0)
3661         InsElt0 = DAG.getNode(ISD::AND, dl, MVT::i16, InsElt0,
3662                              DAG.getConstant(0x00FF, MVT::i16));
3663       InsElt = Elt1 >= 0 ? DAG.getNode(ISD::OR, dl, MVT::i16, InsElt, InsElt0)
3664                          : InsElt0;
3665     }
3666     NewV = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, NewV, InsElt,
3667                        DAG.getIntPtrConstant(i));
3668   }
3669   return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, NewV);
3670 }
3671
3672 /// RewriteAsNarrowerShuffle - Try rewriting v8i16 and v16i8 shuffles as 4 wide
3673 /// ones, or rewriting v4i32 / v2f32 as 2 wide ones if possible. This can be
3674 /// done when every pair / quad of shuffle mask elements point to elements in
3675 /// the right sequence. e.g.
3676 /// vector_shuffle <>, <>, < 3, 4, | 10, 11, | 0, 1, | 14, 15>
3677 static
3678 SDValue RewriteAsNarrowerShuffle(ShuffleVectorSDNode *SVOp,
3679                                  SelectionDAG &DAG,
3680                                  TargetLowering &TLI, DebugLoc dl) {
3681   MVT VT = SVOp->getValueType(0);
3682   SDValue V1 = SVOp->getOperand(0);
3683   SDValue V2 = SVOp->getOperand(1);
3684   unsigned NumElems = VT.getVectorNumElements();
3685   unsigned NewWidth = (NumElems == 4) ? 2 : 4;
3686   MVT MaskVT = MVT::getIntVectorWithNumElements(NewWidth);
3687   MVT MaskEltVT = MaskVT.getVectorElementType();
3688   MVT NewVT = MaskVT;
3689   switch (VT.getSimpleVT()) {
3690   default: assert(false && "Unexpected!");
3691   case MVT::v4f32: NewVT = MVT::v2f64; break;
3692   case MVT::v4i32: NewVT = MVT::v2i64; break;
3693   case MVT::v8i16: NewVT = MVT::v4i32; break;
3694   case MVT::v16i8: NewVT = MVT::v4i32; break;
3695   }
3696
3697   if (NewWidth == 2) {
3698     if (VT.isInteger())
3699       NewVT = MVT::v2i64;
3700     else
3701       NewVT = MVT::v2f64;
3702   }
3703   int Scale = NumElems / NewWidth;
3704   SmallVector<int, 8> MaskVec;
3705   for (unsigned i = 0; i < NumElems; i += Scale) {
3706     int StartIdx = -1;
3707     for (int j = 0; j < Scale; ++j) {
3708       int EltIdx = SVOp->getMaskElt(i+j);
3709       if (EltIdx < 0)
3710         continue;
3711       if (StartIdx == -1)
3712         StartIdx = EltIdx - (EltIdx % Scale);
3713       if (EltIdx != StartIdx + j)
3714         return SDValue();
3715     }
3716     if (StartIdx == -1)
3717       MaskVec.push_back(-1);
3718     else
3719       MaskVec.push_back(StartIdx / Scale);
3720   }
3721
3722   V1 = DAG.getNode(ISD::BIT_CONVERT, dl, NewVT, V1);
3723   V2 = DAG.getNode(ISD::BIT_CONVERT, dl, NewVT, V2);
3724   return DAG.getVectorShuffle(NewVT, dl, V1, V2, &MaskVec[0]);
3725 }
3726
3727 /// getVZextMovL - Return a zero-extending vector move low node.
3728 ///
3729 static SDValue getVZextMovL(MVT VT, MVT OpVT,
3730                             SDValue SrcOp, SelectionDAG &DAG,
3731                             const X86Subtarget *Subtarget, DebugLoc dl) {
3732   if (VT == MVT::v2f64 || VT == MVT::v4f32) {
3733     LoadSDNode *LD = NULL;
3734     if (!isScalarLoadToVector(SrcOp.getNode(), &LD))
3735       LD = dyn_cast<LoadSDNode>(SrcOp);
3736     if (!LD) {
3737       // movssrr and movsdrr do not clear top bits. Try to use movd, movq
3738       // instead.
3739       MVT EVT = (OpVT == MVT::v2f64) ? MVT::i64 : MVT::i32;
3740       if ((EVT != MVT::i64 || Subtarget->is64Bit()) &&
3741           SrcOp.getOpcode() == ISD::SCALAR_TO_VECTOR &&
3742           SrcOp.getOperand(0).getOpcode() == ISD::BIT_CONVERT &&
3743           SrcOp.getOperand(0).getOperand(0).getValueType() == EVT) {
3744         // PR2108
3745         OpVT = (OpVT == MVT::v2f64) ? MVT::v2i64 : MVT::v4i32;
3746         return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
3747                            DAG.getNode(X86ISD::VZEXT_MOVL, dl, OpVT,
3748                                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
3749                                                    OpVT,
3750                                                    SrcOp.getOperand(0)
3751                                                           .getOperand(0))));
3752       }
3753     }
3754   }
3755
3756   return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
3757                      DAG.getNode(X86ISD::VZEXT_MOVL, dl, OpVT,
3758                                  DAG.getNode(ISD::BIT_CONVERT, dl,
3759                                              OpVT, SrcOp)));
3760 }
3761
3762 /// LowerVECTOR_SHUFFLE_4wide - Handle all 4 wide cases with a number of
3763 /// shuffles.
3764 static SDValue
3765 LowerVECTOR_SHUFFLE_4wide(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG) {
3766   SDValue V1 = SVOp->getOperand(0);
3767   SDValue V2 = SVOp->getOperand(1);
3768   DebugLoc dl = SVOp->getDebugLoc();
3769   MVT VT = SVOp->getValueType(0);
3770
3771   SmallVector<std::pair<int, int>, 8> Locs;
3772   Locs.resize(4);
3773   SmallVector<int, 8> Mask1(4U, -1);
3774   SmallVector<int, 8> PermMask;
3775   SVOp->getMask(PermMask);
3776
3777   unsigned NumHi = 0;
3778   unsigned NumLo = 0;
3779   for (unsigned i = 0; i != 4; ++i) {
3780     int Idx = PermMask[i];
3781     if (Idx < 0) {
3782       Locs[i] = std::make_pair(-1, -1);
3783     } else {
3784       assert(Idx < 8 && "Invalid VECTOR_SHUFFLE index!");
3785       if (Idx < 4) {
3786         Locs[i] = std::make_pair(0, NumLo);
3787         Mask1[NumLo] = Idx;
3788         NumLo++;
3789       } else {
3790         Locs[i] = std::make_pair(1, NumHi);
3791         if (2+NumHi < 4)
3792           Mask1[2+NumHi] = Idx;
3793         NumHi++;
3794       }
3795     }
3796   }
3797
3798   if (NumLo <= 2 && NumHi <= 2) {
3799     // If no more than two elements come from either vector. This can be
3800     // implemented with two shuffles. First shuffle gather the elements.
3801     // The second shuffle, which takes the first shuffle as both of its
3802     // vector operands, put the elements into the right order.
3803     V1 = DAG.getVectorShuffle(VT, dl, V1, V2, &Mask1[0]);
3804
3805     SmallVector<int, 8> Mask2(4U, -1);
3806
3807     for (unsigned i = 0; i != 4; ++i) {
3808       if (Locs[i].first == -1)
3809         continue;
3810       else {
3811         unsigned Idx = (i < 2) ? 0 : 4;
3812         Idx += Locs[i].first * 2 + Locs[i].second;
3813         Mask2[i] = Idx;
3814       }
3815     }
3816
3817     return DAG.getVectorShuffle(VT, dl, V1, V1, &Mask2[0]);
3818   } else if (NumLo == 3 || NumHi == 3) {
3819     // Otherwise, we must have three elements from one vector, call it X, and
3820     // one element from the other, call it Y.  First, use a shufps to build an
3821     // intermediate vector with the one element from Y and the element from X
3822     // that will be in the same half in the final destination (the indexes don't
3823     // matter). Then, use a shufps to build the final vector, taking the half
3824     // containing the element from Y from the intermediate, and the other half
3825     // from X.
3826     if (NumHi == 3) {
3827       // Normalize it so the 3 elements come from V1.
3828       CommuteVectorShuffleMask(PermMask, VT);
3829       std::swap(V1, V2);
3830     }
3831
3832     // Find the element from V2.
3833     unsigned HiIndex;
3834     for (HiIndex = 0; HiIndex < 3; ++HiIndex) {
3835       int Val = PermMask[HiIndex];
3836       if (Val < 0)
3837         continue;
3838       if (Val >= 4)
3839         break;
3840     }
3841
3842     Mask1[0] = PermMask[HiIndex];
3843     Mask1[1] = -1;
3844     Mask1[2] = PermMask[HiIndex^1];
3845     Mask1[3] = -1;
3846     V2 = DAG.getVectorShuffle(VT, dl, V1, V2, &Mask1[0]);
3847
3848     if (HiIndex >= 2) {
3849       Mask1[0] = PermMask[0];
3850       Mask1[1] = PermMask[1];
3851       Mask1[2] = HiIndex & 1 ? 6 : 4;
3852       Mask1[3] = HiIndex & 1 ? 4 : 6;
3853       return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask1[0]);
3854     } else {
3855       Mask1[0] = HiIndex & 1 ? 2 : 0;
3856       Mask1[1] = HiIndex & 1 ? 0 : 2;
3857       Mask1[2] = PermMask[2];
3858       Mask1[3] = PermMask[3];
3859       if (Mask1[2] >= 0)
3860         Mask1[2] += 4;
3861       if (Mask1[3] >= 0)
3862         Mask1[3] += 4;
3863       return DAG.getVectorShuffle(VT, dl, V2, V1, &Mask1[0]);
3864     }
3865   }
3866
3867   // Break it into (shuffle shuffle_hi, shuffle_lo).
3868   Locs.clear();
3869   SmallVector<int,8> LoMask(4U, -1);
3870   SmallVector<int,8> HiMask(4U, -1);
3871
3872   SmallVector<int,8> *MaskPtr = &LoMask;
3873   unsigned MaskIdx = 0;
3874   unsigned LoIdx = 0;
3875   unsigned HiIdx = 2;
3876   for (unsigned i = 0; i != 4; ++i) {
3877     if (i == 2) {
3878       MaskPtr = &HiMask;
3879       MaskIdx = 1;
3880       LoIdx = 0;
3881       HiIdx = 2;
3882     }
3883     int Idx = PermMask[i];
3884     if (Idx < 0) {
3885       Locs[i] = std::make_pair(-1, -1);
3886     } else if (Idx < 4) {
3887       Locs[i] = std::make_pair(MaskIdx, LoIdx);
3888       (*MaskPtr)[LoIdx] = Idx;
3889       LoIdx++;
3890     } else {
3891       Locs[i] = std::make_pair(MaskIdx, HiIdx);
3892       (*MaskPtr)[HiIdx] = Idx;
3893       HiIdx++;
3894     }
3895   }
3896
3897   SDValue LoShuffle = DAG.getVectorShuffle(VT, dl, V1, V2, &LoMask[0]);
3898   SDValue HiShuffle = DAG.getVectorShuffle(VT, dl, V1, V2, &HiMask[0]);
3899   SmallVector<int, 8> MaskOps;
3900   for (unsigned i = 0; i != 4; ++i) {
3901     if (Locs[i].first == -1) {
3902       MaskOps.push_back(-1);
3903     } else {
3904       unsigned Idx = Locs[i].first * 4 + Locs[i].second;
3905       MaskOps.push_back(Idx);
3906     }
3907   }
3908   return DAG.getVectorShuffle(VT, dl, LoShuffle, HiShuffle, &MaskOps[0]);
3909 }
3910
3911 SDValue
3912 X86TargetLowering::LowerVECTOR_SHUFFLE(SDValue Op, SelectionDAG &DAG) {
3913   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
3914   SDValue V1 = Op.getOperand(0);
3915   SDValue V2 = Op.getOperand(1);
3916   MVT VT = Op.getValueType();
3917   DebugLoc dl = Op.getDebugLoc();
3918   unsigned NumElems = VT.getVectorNumElements();
3919   bool isMMX = VT.getSizeInBits() == 64;
3920   bool V1IsUndef = V1.getOpcode() == ISD::UNDEF;
3921   bool V2IsUndef = V2.getOpcode() == ISD::UNDEF;
3922   bool V1IsSplat = false;
3923   bool V2IsSplat = false;
3924
3925   if (isZeroShuffle(SVOp))
3926     return getZeroVector(VT, Subtarget->hasSSE2(), DAG, dl);
3927
3928   // Promote splats to v4f32.
3929   if (SVOp->isSplat()) {
3930     if (isMMX || NumElems < 4)
3931       return Op;
3932     return PromoteSplat(SVOp, DAG, Subtarget->hasSSE2());
3933   }
3934
3935   // If the shuffle can be profitably rewritten as a narrower shuffle, then
3936   // do it!
3937   if (VT == MVT::v8i16 || VT == MVT::v16i8) {
3938     SDValue NewOp = RewriteAsNarrowerShuffle(SVOp, DAG, *this, dl);
3939     if (NewOp.getNode())
3940       return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
3941                          LowerVECTOR_SHUFFLE(NewOp, DAG));
3942   } else if ((VT == MVT::v4i32 || (VT == MVT::v4f32 && Subtarget->hasSSE2()))) {
3943     // FIXME: Figure out a cleaner way to do this.
3944     // Try to make use of movq to zero out the top part.
3945     if (ISD::isBuildVectorAllZeros(V2.getNode())) {
3946       SDValue NewOp = RewriteAsNarrowerShuffle(SVOp, DAG, *this, dl);
3947       if (NewOp.getNode()) {
3948         if (isCommutedMOVL(cast<ShuffleVectorSDNode>(NewOp), true, false))
3949           return getVZextMovL(VT, NewOp.getValueType(), NewOp.getOperand(0),
3950                               DAG, Subtarget, dl);
3951       }
3952     } else if (ISD::isBuildVectorAllZeros(V1.getNode())) {
3953       SDValue NewOp = RewriteAsNarrowerShuffle(SVOp, DAG, *this, dl);
3954       if (NewOp.getNode() && X86::isMOVLMask(cast<ShuffleVectorSDNode>(NewOp)))
3955         return getVZextMovL(VT, NewOp.getValueType(), NewOp.getOperand(1),
3956                             DAG, Subtarget, dl);
3957     }
3958   }
3959
3960   if (X86::isPSHUFDMask(SVOp))
3961     return Op;
3962
3963   // Check if this can be converted into a logical shift.
3964   bool isLeft = false;
3965   unsigned ShAmt = 0;
3966   SDValue ShVal;
3967   bool isShift = getSubtarget()->hasSSE2() &&
3968   isVectorShift(SVOp, DAG, isLeft, ShVal, ShAmt);
3969   if (isShift && ShVal.hasOneUse()) {
3970     // If the shifted value has multiple uses, it may be cheaper to use
3971     // v_set0 + movlhps or movhlps, etc.
3972     MVT EVT = VT.getVectorElementType();
3973     ShAmt *= EVT.getSizeInBits();
3974     return getVShift(isLeft, VT, ShVal, ShAmt, DAG, *this, dl);
3975   }
3976
3977   if (X86::isMOVLMask(SVOp)) {
3978     if (V1IsUndef)
3979       return V2;
3980     if (ISD::isBuildVectorAllZeros(V1.getNode()))
3981       return getVZextMovL(VT, VT, V2, DAG, Subtarget, dl);
3982     if (!isMMX)
3983       return Op;
3984   }
3985
3986   // FIXME: fold these into legal mask.
3987   if (!isMMX && (X86::isMOVSHDUPMask(SVOp) ||
3988                  X86::isMOVSLDUPMask(SVOp) ||
3989                  X86::isMOVHLPSMask(SVOp) ||
3990                  X86::isMOVHPMask(SVOp) ||
3991                  X86::isMOVLPMask(SVOp)))
3992     return Op;
3993
3994   if (ShouldXformToMOVHLPS(SVOp) ||
3995       ShouldXformToMOVLP(V1.getNode(), V2.getNode(), SVOp))
3996     return CommuteVectorShuffle(SVOp, DAG);
3997
3998   if (isShift) {
3999     // No better options. Use a vshl / vsrl.
4000     MVT EVT = VT.getVectorElementType();
4001     ShAmt *= EVT.getSizeInBits();
4002     return getVShift(isLeft, VT, ShVal, ShAmt, DAG, *this, dl);
4003   }
4004
4005   bool Commuted = false;
4006   // FIXME: This should also accept a bitcast of a splat?  Be careful, not
4007   // 1,1,1,1 -> v8i16 though.
4008   V1IsSplat = isSplatVector(V1.getNode());
4009   V2IsSplat = isSplatVector(V2.getNode());
4010
4011   // Canonicalize the splat or undef, if present, to be on the RHS.
4012   if ((V1IsSplat || V1IsUndef) && !(V2IsSplat || V2IsUndef)) {
4013     Op = CommuteVectorShuffle(SVOp, DAG);
4014     SVOp = cast<ShuffleVectorSDNode>(Op);
4015     V1 = SVOp->getOperand(0);
4016     V2 = SVOp->getOperand(1);
4017     std::swap(V1IsSplat, V2IsSplat);
4018     std::swap(V1IsUndef, V2IsUndef);
4019     Commuted = true;
4020   }
4021
4022   if (isCommutedMOVL(SVOp, V2IsSplat, V2IsUndef)) {
4023     // Shuffling low element of v1 into undef, just return v1.
4024     if (V2IsUndef)
4025       return V1;
4026     // If V2 is a splat, the mask may be malformed such as <4,3,3,3>, which
4027     // the instruction selector will not match, so get a canonical MOVL with
4028     // swapped operands to undo the commute.
4029     return getMOVL(DAG, dl, VT, V2, V1);
4030   }
4031
4032   if (X86::isUNPCKL_v_undef_Mask(SVOp) ||
4033       X86::isUNPCKH_v_undef_Mask(SVOp) ||
4034       X86::isUNPCKLMask(SVOp) ||
4035       X86::isUNPCKHMask(SVOp))
4036     return Op;
4037
4038   if (V2IsSplat) {
4039     // Normalize mask so all entries that point to V2 points to its first
4040     // element then try to match unpck{h|l} again. If match, return a
4041     // new vector_shuffle with the corrected mask.
4042     SDValue NewMask = NormalizeMask(SVOp, DAG);
4043     ShuffleVectorSDNode *NSVOp = cast<ShuffleVectorSDNode>(NewMask);
4044     if (NSVOp != SVOp) {
4045       if (X86::isUNPCKLMask(NSVOp, true)) {
4046         return NewMask;
4047       } else if (X86::isUNPCKHMask(NSVOp, true)) {
4048         return NewMask;
4049       }
4050     }
4051   }
4052
4053   if (Commuted) {
4054     // Commute is back and try unpck* again.
4055     // FIXME: this seems wrong.
4056     SDValue NewOp = CommuteVectorShuffle(SVOp, DAG);
4057     ShuffleVectorSDNode *NewSVOp = cast<ShuffleVectorSDNode>(NewOp);
4058     if (X86::isUNPCKL_v_undef_Mask(NewSVOp) ||
4059         X86::isUNPCKH_v_undef_Mask(NewSVOp) ||
4060         X86::isUNPCKLMask(NewSVOp) ||
4061         X86::isUNPCKHMask(NewSVOp))
4062       return NewOp;
4063   }
4064
4065   // FIXME: for mmx, bitcast v2i32 to v4i16 for shuffle.
4066
4067   // Normalize the node to match x86 shuffle ops if needed
4068   if (!isMMX && V2.getOpcode() != ISD::UNDEF && isCommutedSHUFP(SVOp))
4069     return CommuteVectorShuffle(SVOp, DAG);
4070
4071   // Check for legal shuffle and return?
4072   SmallVector<int, 16> PermMask;
4073   SVOp->getMask(PermMask);
4074   if (isShuffleMaskLegal(PermMask, VT))
4075     return Op;
4076
4077   // Handle v8i16 specifically since SSE can do byte extraction and insertion.
4078   if (VT == MVT::v8i16) {
4079     SDValue NewOp = LowerVECTOR_SHUFFLEv8i16(SVOp, DAG, *this);
4080     if (NewOp.getNode())
4081       return NewOp;
4082   }
4083
4084   if (VT == MVT::v16i8) {
4085     SDValue NewOp = LowerVECTOR_SHUFFLEv16i8(SVOp, DAG, *this);
4086     if (NewOp.getNode())
4087       return NewOp;
4088   }
4089
4090   // Handle all 4 wide cases with a number of shuffles except for MMX.
4091   if (NumElems == 4 && !isMMX)
4092     return LowerVECTOR_SHUFFLE_4wide(SVOp, DAG);
4093
4094   return SDValue();
4095 }
4096
4097 SDValue
4098 X86TargetLowering::LowerEXTRACT_VECTOR_ELT_SSE4(SDValue Op,
4099                                                 SelectionDAG &DAG) {
4100   MVT VT = Op.getValueType();
4101   DebugLoc dl = Op.getDebugLoc();
4102   if (VT.getSizeInBits() == 8) {
4103     SDValue Extract = DAG.getNode(X86ISD::PEXTRB, dl, MVT::i32,
4104                                     Op.getOperand(0), Op.getOperand(1));
4105     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, MVT::i32, Extract,
4106                                     DAG.getValueType(VT));
4107     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
4108   } else if (VT.getSizeInBits() == 16) {
4109     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
4110     // If Idx is 0, it's cheaper to do a move instead of a pextrw.
4111     if (Idx == 0)
4112       return DAG.getNode(ISD::TRUNCATE, dl, MVT::i16,
4113                          DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
4114                                      DAG.getNode(ISD::BIT_CONVERT, dl,
4115                                                  MVT::v4i32,
4116                                                  Op.getOperand(0)),
4117                                      Op.getOperand(1)));
4118     SDValue Extract = DAG.getNode(X86ISD::PEXTRW, dl, MVT::i32,
4119                                     Op.getOperand(0), Op.getOperand(1));
4120     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, MVT::i32, Extract,
4121                                     DAG.getValueType(VT));
4122     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
4123   } else if (VT == MVT::f32) {
4124     // EXTRACTPS outputs to a GPR32 register which will require a movd to copy
4125     // the result back to FR32 register. It's only worth matching if the
4126     // result has a single use which is a store or a bitcast to i32.  And in
4127     // the case of a store, it's not worth it if the index is a constant 0,
4128     // because a MOVSSmr can be used instead, which is smaller and faster.
4129     if (!Op.hasOneUse())
4130       return SDValue();
4131     SDNode *User = *Op.getNode()->use_begin();
4132     if ((User->getOpcode() != ISD::STORE ||
4133          (isa<ConstantSDNode>(Op.getOperand(1)) &&
4134           cast<ConstantSDNode>(Op.getOperand(1))->isNullValue())) &&
4135         (User->getOpcode() != ISD::BIT_CONVERT ||
4136          User->getValueType(0) != MVT::i32))
4137       return SDValue();
4138     SDValue Extract = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
4139                                   DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v4i32,
4140                                               Op.getOperand(0)),
4141                                               Op.getOperand(1));
4142     return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::f32, Extract);
4143   } else if (VT == MVT::i32) {
4144     // ExtractPS works with constant index.
4145     if (isa<ConstantSDNode>(Op.getOperand(1)))
4146       return Op;
4147   }
4148   return SDValue();
4149 }
4150
4151
4152 SDValue
4153 X86TargetLowering::LowerEXTRACT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) {
4154   if (!isa<ConstantSDNode>(Op.getOperand(1)))
4155     return SDValue();
4156
4157   if (Subtarget->hasSSE41()) {
4158     SDValue Res = LowerEXTRACT_VECTOR_ELT_SSE4(Op, DAG);
4159     if (Res.getNode())
4160       return Res;
4161   }
4162
4163   MVT VT = Op.getValueType();
4164   DebugLoc dl = Op.getDebugLoc();
4165   // TODO: handle v16i8.
4166   if (VT.getSizeInBits() == 16) {
4167     SDValue Vec = Op.getOperand(0);
4168     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
4169     if (Idx == 0)
4170       return DAG.getNode(ISD::TRUNCATE, dl, MVT::i16,
4171                          DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
4172                                      DAG.getNode(ISD::BIT_CONVERT, dl,
4173                                                  MVT::v4i32, Vec),
4174                                      Op.getOperand(1)));
4175     // Transform it so it match pextrw which produces a 32-bit result.
4176     MVT EVT = (MVT::SimpleValueType)(VT.getSimpleVT()+1);
4177     SDValue Extract = DAG.getNode(X86ISD::PEXTRW, dl, EVT,
4178                                     Op.getOperand(0), Op.getOperand(1));
4179     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, EVT, Extract,
4180                                     DAG.getValueType(VT));
4181     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
4182   } else if (VT.getSizeInBits() == 32) {
4183     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
4184     if (Idx == 0)
4185       return Op;
4186
4187     // SHUFPS the element to the lowest double word, then movss.
4188     int Mask[4] = { Idx, -1, -1, -1 };
4189     MVT VVT = Op.getOperand(0).getValueType();
4190     SDValue Vec = DAG.getVectorShuffle(VVT, dl, Op.getOperand(0),
4191                                        DAG.getUNDEF(VVT), Mask);
4192     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, VT, Vec,
4193                        DAG.getIntPtrConstant(0));
4194   } else if (VT.getSizeInBits() == 64) {
4195     // FIXME: .td only matches this for <2 x f64>, not <2 x i64> on 32b
4196     // FIXME: seems like this should be unnecessary if mov{h,l}pd were taught
4197     //        to match extract_elt for f64.
4198     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
4199     if (Idx == 0)
4200       return Op;
4201
4202     // UNPCKHPD the element to the lowest double word, then movsd.
4203     // Note if the lower 64 bits of the result of the UNPCKHPD is then stored
4204     // to a f64mem, the whole operation is folded into a single MOVHPDmr.
4205     int Mask[2] = { 1, -1 };
4206     MVT VVT = Op.getOperand(0).getValueType();
4207     SDValue Vec = DAG.getVectorShuffle(VVT, dl, Op.getOperand(0),
4208                                        DAG.getUNDEF(VVT), Mask);
4209     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, VT, Vec,
4210                        DAG.getIntPtrConstant(0));
4211   }
4212
4213   return SDValue();
4214 }
4215
4216 SDValue
4217 X86TargetLowering::LowerINSERT_VECTOR_ELT_SSE4(SDValue Op, SelectionDAG &DAG){
4218   MVT VT = Op.getValueType();
4219   MVT EVT = VT.getVectorElementType();
4220   DebugLoc dl = Op.getDebugLoc();
4221
4222   SDValue N0 = Op.getOperand(0);
4223   SDValue N1 = Op.getOperand(1);
4224   SDValue N2 = Op.getOperand(2);
4225
4226   if ((EVT.getSizeInBits() == 8 || EVT.getSizeInBits() == 16) &&
4227       isa<ConstantSDNode>(N2)) {
4228     unsigned Opc = (EVT.getSizeInBits() == 8) ? X86ISD::PINSRB
4229                                               : X86ISD::PINSRW;
4230     // Transform it so it match pinsr{b,w} which expects a GR32 as its second
4231     // argument.
4232     if (N1.getValueType() != MVT::i32)
4233       N1 = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, N1);
4234     if (N2.getValueType() != MVT::i32)
4235       N2 = DAG.getIntPtrConstant(cast<ConstantSDNode>(N2)->getZExtValue());
4236     return DAG.getNode(Opc, dl, VT, N0, N1, N2);
4237   } else if (EVT == MVT::f32 && isa<ConstantSDNode>(N2)) {
4238     // Bits [7:6] of the constant are the source select.  This will always be
4239     //  zero here.  The DAG Combiner may combine an extract_elt index into these
4240     //  bits.  For example (insert (extract, 3), 2) could be matched by putting
4241     //  the '3' into bits [7:6] of X86ISD::INSERTPS.
4242     // Bits [5:4] of the constant are the destination select.  This is the
4243     //  value of the incoming immediate.
4244     // Bits [3:0] of the constant are the zero mask.  The DAG Combiner may
4245     //   combine either bitwise AND or insert of float 0.0 to set these bits.
4246     N2 = DAG.getIntPtrConstant(cast<ConstantSDNode>(N2)->getZExtValue() << 4);
4247     return DAG.getNode(X86ISD::INSERTPS, dl, VT, N0, N1, N2);
4248   } else if (EVT == MVT::i32) {
4249     // InsertPS works with constant index.
4250     if (isa<ConstantSDNode>(N2))
4251       return Op;
4252   }
4253   return SDValue();
4254 }
4255
4256 SDValue
4257 X86TargetLowering::LowerINSERT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) {
4258   MVT VT = Op.getValueType();
4259   MVT EVT = VT.getVectorElementType();
4260
4261   if (Subtarget->hasSSE41())
4262     return LowerINSERT_VECTOR_ELT_SSE4(Op, DAG);
4263
4264   if (EVT == MVT::i8)
4265     return SDValue();
4266
4267   DebugLoc dl = Op.getDebugLoc();
4268   SDValue N0 = Op.getOperand(0);
4269   SDValue N1 = Op.getOperand(1);
4270   SDValue N2 = Op.getOperand(2);
4271
4272   if (EVT.getSizeInBits() == 16 && isa<ConstantSDNode>(N2)) {
4273     // Transform it so it match pinsrw which expects a 16-bit value in a GR32
4274     // as its second argument.
4275     if (N1.getValueType() != MVT::i32)
4276       N1 = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, N1);
4277     if (N2.getValueType() != MVT::i32)
4278       N2 = DAG.getIntPtrConstant(cast<ConstantSDNode>(N2)->getZExtValue());
4279     return DAG.getNode(X86ISD::PINSRW, dl, VT, N0, N1, N2);
4280   }
4281   return SDValue();
4282 }
4283
4284 SDValue
4285 X86TargetLowering::LowerSCALAR_TO_VECTOR(SDValue Op, SelectionDAG &DAG) {
4286   DebugLoc dl = Op.getDebugLoc();
4287   if (Op.getValueType() == MVT::v2f32)
4288     return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2f32,
4289                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i32,
4290                                    DAG.getNode(ISD::BIT_CONVERT, dl, MVT::i32,
4291                                                Op.getOperand(0))));
4292
4293   SDValue AnyExt = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, Op.getOperand(0));
4294   MVT VT = MVT::v2i32;
4295   switch (Op.getValueType().getSimpleVT()) {
4296   default: break;
4297   case MVT::v16i8:
4298   case MVT::v8i16:
4299     VT = MVT::v4i32;
4300     break;
4301   }
4302   return DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(),
4303                      DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, AnyExt));
4304 }
4305
4306 // ConstantPool, JumpTable, GlobalAddress, and ExternalSymbol are lowered as
4307 // their target countpart wrapped in the X86ISD::Wrapper node. Suppose N is
4308 // one of the above mentioned nodes. It has to be wrapped because otherwise
4309 // Select(N) returns N. So the raw TargetGlobalAddress nodes, etc. can only
4310 // be used to form addressing mode. These wrapped nodes will be selected
4311 // into MOV32ri.
4312 SDValue
4313 X86TargetLowering::LowerConstantPool(SDValue Op, SelectionDAG &DAG) {
4314   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
4315
4316   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
4317   // global base reg.
4318   unsigned char OpFlag = 0;
4319   unsigned WrapperKind = X86ISD::Wrapper;
4320   if (getTargetMachine().getRelocationModel() == Reloc::PIC_) {
4321     if (Subtarget->isPICStyleStub())
4322       OpFlag = X86II::MO_PIC_BASE_OFFSET;
4323     else if (Subtarget->isPICStyleGOT())
4324       OpFlag = X86II::MO_GOTOFF;
4325     else if (Subtarget->isPICStyleRIPRel() &&
4326              getTargetMachine().getCodeModel() == CodeModel::Small)
4327       WrapperKind = X86ISD::WrapperRIP;
4328   }
4329
4330   SDValue Result = DAG.getTargetConstantPool(CP->getConstVal(), getPointerTy(),
4331                                              CP->getAlignment(),
4332                                              CP->getOffset(), OpFlag);
4333   DebugLoc DL = CP->getDebugLoc();
4334   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
4335   // With PIC, the address is actually $g + Offset.
4336   if (OpFlag) {
4337     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
4338                          DAG.getNode(X86ISD::GlobalBaseReg,
4339                                      DebugLoc::getUnknownLoc(), getPointerTy()),
4340                          Result);
4341   }
4342
4343   return Result;
4344 }
4345
4346 SDValue X86TargetLowering::LowerJumpTable(SDValue Op, SelectionDAG &DAG) {
4347   JumpTableSDNode *JT = cast<JumpTableSDNode>(Op);
4348
4349   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
4350   // global base reg.
4351   unsigned char OpFlag = 0;
4352   unsigned WrapperKind = X86ISD::Wrapper;
4353   if (getTargetMachine().getRelocationModel() == Reloc::PIC_) {
4354     if (Subtarget->isPICStyleStub())
4355       OpFlag = X86II::MO_PIC_BASE_OFFSET;
4356     else if (Subtarget->isPICStyleGOT())
4357       OpFlag = X86II::MO_GOTOFF;
4358     else if (Subtarget->isPICStyleRIPRel())
4359       WrapperKind = X86ISD::WrapperRIP;
4360   }
4361
4362   SDValue Result = DAG.getTargetJumpTable(JT->getIndex(), getPointerTy(),
4363                                           OpFlag);
4364   DebugLoc DL = JT->getDebugLoc();
4365   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
4366
4367   // With PIC, the address is actually $g + Offset.
4368   if (OpFlag) {
4369     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
4370                          DAG.getNode(X86ISD::GlobalBaseReg,
4371                                      DebugLoc::getUnknownLoc(), getPointerTy()),
4372                          Result);
4373   }
4374
4375   return Result;
4376 }
4377
4378 SDValue
4379 X86TargetLowering::LowerExternalSymbol(SDValue Op, SelectionDAG &DAG) {
4380   const char *Sym = cast<ExternalSymbolSDNode>(Op)->getSymbol();
4381
4382   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
4383   // global base reg.
4384   unsigned char OpFlag = 0;
4385   unsigned WrapperKind = X86ISD::Wrapper;
4386   if (getTargetMachine().getRelocationModel() == Reloc::PIC_) {
4387     if (Subtarget->isPICStyleStub())
4388       OpFlag = X86II::MO_PIC_BASE_OFFSET;
4389     else if (Subtarget->isPICStyleGOT())
4390       OpFlag = X86II::MO_GOTOFF;
4391     else if (Subtarget->isPICStyleRIPRel())
4392       WrapperKind = X86ISD::WrapperRIP;
4393   }
4394
4395   SDValue Result = DAG.getTargetExternalSymbol(Sym, getPointerTy(), OpFlag);
4396
4397   DebugLoc DL = Op.getDebugLoc();
4398   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
4399
4400
4401   // With PIC, the address is actually $g + Offset.
4402   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
4403       !Subtarget->isPICStyleRIPRel()) {
4404     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
4405                          DAG.getNode(X86ISD::GlobalBaseReg,
4406                                      DebugLoc::getUnknownLoc(),
4407                                      getPointerTy()),
4408                          Result);
4409   }
4410
4411   return Result;
4412 }
4413
4414 SDValue
4415 X86TargetLowering::LowerGlobalAddress(const GlobalValue *GV, DebugLoc dl,
4416                                       int64_t Offset,
4417                                       SelectionDAG &DAG) const {
4418   bool IsPic = getTargetMachine().getRelocationModel() == Reloc::PIC_;
4419   bool ExtraLoadRequired =
4420     Subtarget->GVRequiresExtraLoad(GV, getTargetMachine(), false);
4421
4422   // Create the TargetGlobalAddress node, folding in the constant
4423   // offset if it is legal.
4424   SDValue Result;
4425   if (!IsPic && !ExtraLoadRequired && isInt32(Offset)) {
4426     Result = DAG.getTargetGlobalAddress(GV, getPointerTy(), Offset);
4427     Offset = 0;
4428   } else {
4429     Result = DAG.getTargetGlobalAddress(GV, getPointerTy(), 0);
4430   }
4431
4432   if (Subtarget->isPICStyleRIPRel() &&
4433       getTargetMachine().getCodeModel() == CodeModel::Small)
4434     Result = DAG.getNode(X86ISD::WrapperRIP, dl, getPointerTy(), Result);
4435   else
4436     Result = DAG.getNode(X86ISD::Wrapper, dl, getPointerTy(), Result);
4437
4438   // With PIC, the address is actually $g + Offset.
4439   if (IsPic && !Subtarget->isPICStyleRIPRel()) {
4440     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(),
4441                          DAG.getNode(X86ISD::GlobalBaseReg, dl, getPointerTy()),
4442                          Result);
4443   }
4444
4445   // For Darwin & Mingw32, external and weak symbols are indirect, so we want to
4446   // load the value at address GV, not the value of GV itself. This means that
4447   // the GlobalAddress must be in the base or index register of the address, not
4448   // the GV offset field. Platform check is inside GVRequiresExtraLoad() call
4449   // The same applies for external symbols during PIC codegen
4450   if (ExtraLoadRequired)
4451     Result = DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(), Result,
4452                          PseudoSourceValue::getGOT(), 0);
4453
4454   // If there was a non-zero offset that we didn't fold, create an explicit
4455   // addition for it.
4456   if (Offset != 0)
4457     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(), Result,
4458                          DAG.getConstant(Offset, getPointerTy()));
4459
4460   return Result;
4461 }
4462
4463 SDValue
4464 X86TargetLowering::LowerGlobalAddress(SDValue Op, SelectionDAG &DAG) {
4465   const GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
4466   int64_t Offset = cast<GlobalAddressSDNode>(Op)->getOffset();
4467   return LowerGlobalAddress(GV, Op.getDebugLoc(), Offset, DAG);
4468 }
4469
4470 static SDValue
4471 GetTLSADDR(SelectionDAG &DAG, SDValue Chain, GlobalAddressSDNode *GA,
4472            SDValue *InFlag, const MVT PtrVT, unsigned ReturnReg,
4473            unsigned char OperandFlags) {
4474   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
4475   DebugLoc dl = GA->getDebugLoc();
4476   SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(),
4477                                            GA->getValueType(0),
4478                                            GA->getOffset(),
4479                                            OperandFlags);
4480   if (InFlag) {
4481     SDValue Ops[] = { Chain,  TGA, *InFlag };
4482     Chain = DAG.getNode(X86ISD::TLSADDR, dl, NodeTys, Ops, 3);
4483   } else {
4484     SDValue Ops[]  = { Chain, TGA };
4485     Chain = DAG.getNode(X86ISD::TLSADDR, dl, NodeTys, Ops, 2);
4486   }
4487   SDValue Flag = Chain.getValue(1);
4488   return DAG.getCopyFromReg(Chain, dl, ReturnReg, PtrVT, Flag);
4489 }
4490
4491 // Lower ISD::GlobalTLSAddress using the "general dynamic" model, 32 bit
4492 static SDValue
4493 LowerToTLSGeneralDynamicModel32(GlobalAddressSDNode *GA, SelectionDAG &DAG,
4494                                 const MVT PtrVT) {
4495   SDValue InFlag;
4496   DebugLoc dl = GA->getDebugLoc();  // ? function entry point might be better
4497   SDValue Chain = DAG.getCopyToReg(DAG.getEntryNode(), dl, X86::EBX,
4498                                      DAG.getNode(X86ISD::GlobalBaseReg,
4499                                                  DebugLoc::getUnknownLoc(),
4500                                                  PtrVT), InFlag);
4501   InFlag = Chain.getValue(1);
4502
4503   return GetTLSADDR(DAG, Chain, GA, &InFlag, PtrVT, X86::EAX, X86II::MO_TLSGD);
4504 }
4505
4506 // Lower ISD::GlobalTLSAddress using the "general dynamic" model, 64 bit
4507 static SDValue
4508 LowerToTLSGeneralDynamicModel64(GlobalAddressSDNode *GA, SelectionDAG &DAG,
4509                                 const MVT PtrVT) {
4510   return GetTLSADDR(DAG, DAG.getEntryNode(), GA, NULL, PtrVT,
4511                     X86::RAX, X86II::MO_TLSGD);
4512 }
4513
4514 // Lower ISD::GlobalTLSAddress using the "initial exec" (for no-pic) or
4515 // "local exec" model.
4516 static SDValue LowerToTLSExecModel(GlobalAddressSDNode *GA, SelectionDAG &DAG,
4517                                    const MVT PtrVT, TLSModel::Model model,
4518                                    bool is64Bit) {
4519   DebugLoc dl = GA->getDebugLoc();
4520   // Get the Thread Pointer
4521   SDValue Base = DAG.getNode(X86ISD::SegmentBaseAddress,
4522                              DebugLoc::getUnknownLoc(), PtrVT,
4523                              DAG.getRegister(is64Bit? X86::FS : X86::GS,
4524                                              MVT::i32));
4525
4526   SDValue ThreadPointer = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Base,
4527                                       NULL, 0);
4528
4529   unsigned char OperandFlags = 0;
4530   // Most TLS accesses are not RIP relative, even on x86-64.  One exception is
4531   // initialexec.
4532   unsigned WrapperKind = X86ISD::Wrapper;
4533   if (model == TLSModel::LocalExec) {
4534     OperandFlags = is64Bit ? X86II::MO_TPOFF : X86II::MO_NTPOFF;
4535   } else if (is64Bit) {
4536     assert(model == TLSModel::InitialExec);
4537     OperandFlags = X86II::MO_GOTTPOFF;
4538     WrapperKind = X86ISD::WrapperRIP;
4539   } else {
4540     assert(model == TLSModel::InitialExec);
4541     OperandFlags = X86II::MO_INDNTPOFF;
4542   }
4543
4544   // emit "addl x@ntpoff,%eax" (local exec) or "addl x@indntpoff,%eax" (initial
4545   // exec)
4546   SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(), GA->getValueType(0),
4547                                            GA->getOffset(), OperandFlags);
4548   SDValue Offset = DAG.getNode(WrapperKind, dl, PtrVT, TGA);
4549
4550   if (model == TLSModel::InitialExec)
4551     Offset = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Offset,
4552                          PseudoSourceValue::getGOT(), 0);
4553
4554   // The address of the thread local variable is the add of the thread
4555   // pointer with the offset of the variable.
4556   return DAG.getNode(ISD::ADD, dl, PtrVT, ThreadPointer, Offset);
4557 }
4558
4559 SDValue
4560 X86TargetLowering::LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) {
4561   // TODO: implement the "local dynamic" model
4562   // TODO: implement the "initial exec"model for pic executables
4563   assert(Subtarget->isTargetELF() &&
4564          "TLS not implemented for non-ELF targets");
4565   GlobalAddressSDNode *GA = cast<GlobalAddressSDNode>(Op);
4566   const GlobalValue *GV = GA->getGlobal();
4567
4568   // If GV is an alias then use the aliasee for determining
4569   // thread-localness.
4570   if (const GlobalAlias *GA = dyn_cast<GlobalAlias>(GV))
4571     GV = GA->resolveAliasedGlobal(false);
4572
4573   TLSModel::Model model = getTLSModel(GV,
4574                                       getTargetMachine().getRelocationModel());
4575
4576   switch (model) {
4577   case TLSModel::GeneralDynamic:
4578   case TLSModel::LocalDynamic: // not implemented
4579     if (Subtarget->is64Bit())
4580       return LowerToTLSGeneralDynamicModel64(GA, DAG, getPointerTy());
4581     return LowerToTLSGeneralDynamicModel32(GA, DAG, getPointerTy());
4582
4583   case TLSModel::InitialExec:
4584   case TLSModel::LocalExec:
4585     return LowerToTLSExecModel(GA, DAG, getPointerTy(), model,
4586                                Subtarget->is64Bit());
4587   }
4588
4589   assert(0 && "Unreachable");
4590   return SDValue();
4591 }
4592
4593
4594 /// LowerShift - Lower SRA_PARTS and friends, which return two i32 values and
4595 /// take a 2 x i32 value to shift plus a shift amount.
4596 SDValue X86TargetLowering::LowerShift(SDValue Op, SelectionDAG &DAG) {
4597   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
4598   MVT VT = Op.getValueType();
4599   unsigned VTBits = VT.getSizeInBits();
4600   DebugLoc dl = Op.getDebugLoc();
4601   bool isSRA = Op.getOpcode() == ISD::SRA_PARTS;
4602   SDValue ShOpLo = Op.getOperand(0);
4603   SDValue ShOpHi = Op.getOperand(1);
4604   SDValue ShAmt  = Op.getOperand(2);
4605   SDValue Tmp1 = isSRA ?
4606     DAG.getNode(ISD::SRA, dl, VT, ShOpHi,
4607                 DAG.getConstant(VTBits - 1, MVT::i8)) :
4608     DAG.getConstant(0, VT);
4609
4610   SDValue Tmp2, Tmp3;
4611   if (Op.getOpcode() == ISD::SHL_PARTS) {
4612     Tmp2 = DAG.getNode(X86ISD::SHLD, dl, VT, ShOpHi, ShOpLo, ShAmt);
4613     Tmp3 = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, ShAmt);
4614   } else {
4615     Tmp2 = DAG.getNode(X86ISD::SHRD, dl, VT, ShOpLo, ShOpHi, ShAmt);
4616     Tmp3 = DAG.getNode(isSRA ? ISD::SRA : ISD::SRL, dl, VT, ShOpHi, ShAmt);
4617   }
4618
4619   SDValue AndNode = DAG.getNode(ISD::AND, dl, MVT::i8, ShAmt,
4620                                   DAG.getConstant(VTBits, MVT::i8));
4621   SDValue Cond = DAG.getNode(X86ISD::CMP, dl, VT,
4622                                AndNode, DAG.getConstant(0, MVT::i8));
4623
4624   SDValue Hi, Lo;
4625   SDValue CC = DAG.getConstant(X86::COND_NE, MVT::i8);
4626   SDValue Ops0[4] = { Tmp2, Tmp3, CC, Cond };
4627   SDValue Ops1[4] = { Tmp3, Tmp1, CC, Cond };
4628
4629   if (Op.getOpcode() == ISD::SHL_PARTS) {
4630     Hi = DAG.getNode(X86ISD::CMOV, dl, VT, Ops0, 4);
4631     Lo = DAG.getNode(X86ISD::CMOV, dl, VT, Ops1, 4);
4632   } else {
4633     Lo = DAG.getNode(X86ISD::CMOV, dl, VT, Ops0, 4);
4634     Hi = DAG.getNode(X86ISD::CMOV, dl, VT, Ops1, 4);
4635   }
4636
4637   SDValue Ops[2] = { Lo, Hi };
4638   return DAG.getMergeValues(Ops, 2, dl);
4639 }
4640
4641 SDValue X86TargetLowering::LowerSINT_TO_FP(SDValue Op, SelectionDAG &DAG) {
4642   MVT SrcVT = Op.getOperand(0).getValueType();
4643
4644   if (SrcVT.isVector()) {
4645     if (SrcVT == MVT::v2i32 && Op.getValueType() == MVT::v2f64) {
4646       return Op;
4647     }
4648     return SDValue();
4649   }
4650
4651   assert(SrcVT.getSimpleVT() <= MVT::i64 && SrcVT.getSimpleVT() >= MVT::i16 &&
4652          "Unknown SINT_TO_FP to lower!");
4653
4654   // These are really Legal; return the operand so the caller accepts it as
4655   // Legal.
4656   if (SrcVT == MVT::i32 && isScalarFPTypeInSSEReg(Op.getValueType()))
4657     return Op;
4658   if (SrcVT == MVT::i64 && isScalarFPTypeInSSEReg(Op.getValueType()) &&
4659       Subtarget->is64Bit()) {
4660     return Op;
4661   }
4662
4663   DebugLoc dl = Op.getDebugLoc();
4664   unsigned Size = SrcVT.getSizeInBits()/8;
4665   MachineFunction &MF = DAG.getMachineFunction();
4666   int SSFI = MF.getFrameInfo()->CreateStackObject(Size, Size);
4667   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
4668   SDValue Chain = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
4669                                StackSlot,
4670                                PseudoSourceValue::getFixedStack(SSFI), 0);
4671   return BuildFILD(Op, SrcVT, Chain, StackSlot, DAG);
4672 }
4673
4674 SDValue X86TargetLowering::BuildFILD(SDValue Op, MVT SrcVT, SDValue Chain,
4675                                      SDValue StackSlot,
4676                                      SelectionDAG &DAG) {
4677   // Build the FILD
4678   DebugLoc dl = Op.getDebugLoc();
4679   SDVTList Tys;
4680   bool useSSE = isScalarFPTypeInSSEReg(Op.getValueType());
4681   if (useSSE)
4682     Tys = DAG.getVTList(MVT::f64, MVT::Other, MVT::Flag);
4683   else
4684     Tys = DAG.getVTList(Op.getValueType(), MVT::Other);
4685   SmallVector<SDValue, 8> Ops;
4686   Ops.push_back(Chain);
4687   Ops.push_back(StackSlot);
4688   Ops.push_back(DAG.getValueType(SrcVT));
4689   SDValue Result = DAG.getNode(useSSE ? X86ISD::FILD_FLAG : X86ISD::FILD, dl,
4690                                  Tys, &Ops[0], Ops.size());
4691
4692   if (useSSE) {
4693     Chain = Result.getValue(1);
4694     SDValue InFlag = Result.getValue(2);
4695
4696     // FIXME: Currently the FST is flagged to the FILD_FLAG. This
4697     // shouldn't be necessary except that RFP cannot be live across
4698     // multiple blocks. When stackifier is fixed, they can be uncoupled.
4699     MachineFunction &MF = DAG.getMachineFunction();
4700     int SSFI = MF.getFrameInfo()->CreateStackObject(8, 8);
4701     SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
4702     Tys = DAG.getVTList(MVT::Other);
4703     SmallVector<SDValue, 8> Ops;
4704     Ops.push_back(Chain);
4705     Ops.push_back(Result);
4706     Ops.push_back(StackSlot);
4707     Ops.push_back(DAG.getValueType(Op.getValueType()));
4708     Ops.push_back(InFlag);
4709     Chain = DAG.getNode(X86ISD::FST, dl, Tys, &Ops[0], Ops.size());
4710     Result = DAG.getLoad(Op.getValueType(), dl, Chain, StackSlot,
4711                          PseudoSourceValue::getFixedStack(SSFI), 0);
4712   }
4713
4714   return Result;
4715 }
4716
4717 // LowerUINT_TO_FP_i64 - 64-bit unsigned integer to double expansion.
4718 SDValue X86TargetLowering::LowerUINT_TO_FP_i64(SDValue Op, SelectionDAG &DAG) {
4719   // This algorithm is not obvious. Here it is in C code, more or less:
4720   /*
4721     double uint64_to_double( uint32_t hi, uint32_t lo ) {
4722       static const __m128i exp = { 0x4330000045300000ULL, 0 };
4723       static const __m128d bias = { 0x1.0p84, 0x1.0p52 };
4724
4725       // Copy ints to xmm registers.
4726       __m128i xh = _mm_cvtsi32_si128( hi );
4727       __m128i xl = _mm_cvtsi32_si128( lo );
4728
4729       // Combine into low half of a single xmm register.
4730       __m128i x = _mm_unpacklo_epi32( xh, xl );
4731       __m128d d;
4732       double sd;
4733
4734       // Merge in appropriate exponents to give the integer bits the right
4735       // magnitude.
4736       x = _mm_unpacklo_epi32( x, exp );
4737
4738       // Subtract away the biases to deal with the IEEE-754 double precision
4739       // implicit 1.
4740       d = _mm_sub_pd( (__m128d) x, bias );
4741
4742       // All conversions up to here are exact. The correctly rounded result is
4743       // calculated using the current rounding mode using the following
4744       // horizontal add.
4745       d = _mm_add_sd( d, _mm_unpackhi_pd( d, d ) );
4746       _mm_store_sd( &sd, d );   // Because we are returning doubles in XMM, this
4747                                 // store doesn't really need to be here (except
4748                                 // maybe to zero the other double)
4749       return sd;
4750     }
4751   */
4752
4753   DebugLoc dl = Op.getDebugLoc();
4754
4755   // Build some magic constants.
4756   std::vector<Constant*> CV0;
4757   CV0.push_back(ConstantInt::get(APInt(32, 0x45300000)));
4758   CV0.push_back(ConstantInt::get(APInt(32, 0x43300000)));
4759   CV0.push_back(ConstantInt::get(APInt(32, 0)));
4760   CV0.push_back(ConstantInt::get(APInt(32, 0)));
4761   Constant *C0 = ConstantVector::get(CV0);
4762   SDValue CPIdx0 = DAG.getConstantPool(C0, getPointerTy(), 16);
4763
4764   std::vector<Constant*> CV1;
4765   CV1.push_back(ConstantFP::get(APFloat(APInt(64, 0x4530000000000000ULL))));
4766   CV1.push_back(ConstantFP::get(APFloat(APInt(64, 0x4330000000000000ULL))));
4767   Constant *C1 = ConstantVector::get(CV1);
4768   SDValue CPIdx1 = DAG.getConstantPool(C1, getPointerTy(), 16);
4769
4770   SDValue XR1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
4771                             DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
4772                                         Op.getOperand(0),
4773                                         DAG.getIntPtrConstant(1)));
4774   SDValue XR2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
4775                             DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
4776                                         Op.getOperand(0),
4777                                         DAG.getIntPtrConstant(0)));
4778   SDValue Unpck1 = getUnpackl(DAG, dl, MVT::v4i32, XR1, XR2);
4779   SDValue CLod0 = DAG.getLoad(MVT::v4i32, dl, DAG.getEntryNode(), CPIdx0,
4780                               PseudoSourceValue::getConstantPool(), 0,
4781                               false, 16);
4782   SDValue Unpck2 = getUnpackl(DAG, dl, MVT::v4i32, Unpck1, CLod0);
4783   SDValue XR2F = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2f64, Unpck2);
4784   SDValue CLod1 = DAG.getLoad(MVT::v2f64, dl, CLod0.getValue(1), CPIdx1,
4785                               PseudoSourceValue::getConstantPool(), 0,
4786                               false, 16);
4787   SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::v2f64, XR2F, CLod1);
4788
4789   // Add the halves; easiest way is to swap them into another reg first.
4790   int ShufMask[2] = { 1, -1 };
4791   SDValue Shuf = DAG.getVectorShuffle(MVT::v2f64, dl, Sub,
4792                                       DAG.getUNDEF(MVT::v2f64), ShufMask);
4793   SDValue Add = DAG.getNode(ISD::FADD, dl, MVT::v2f64, Shuf, Sub);
4794   return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Add,
4795                      DAG.getIntPtrConstant(0));
4796 }
4797
4798 // LowerUINT_TO_FP_i32 - 32-bit unsigned integer to float expansion.
4799 SDValue X86TargetLowering::LowerUINT_TO_FP_i32(SDValue Op, SelectionDAG &DAG) {
4800   DebugLoc dl = Op.getDebugLoc();
4801   // FP constant to bias correct the final result.
4802   SDValue Bias = DAG.getConstantFP(BitsToDouble(0x4330000000000000ULL),
4803                                    MVT::f64);
4804
4805   // Load the 32-bit value into an XMM register.
4806   SDValue Load = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
4807                              DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
4808                                          Op.getOperand(0),
4809                                          DAG.getIntPtrConstant(0)));
4810
4811   Load = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
4812                      DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2f64, Load),
4813                      DAG.getIntPtrConstant(0));
4814
4815   // Or the load with the bias.
4816   SDValue Or = DAG.getNode(ISD::OR, dl, MVT::v2i64,
4817                            DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64,
4818                                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
4819                                                    MVT::v2f64, Load)),
4820                            DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64,
4821                                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
4822                                                    MVT::v2f64, Bias)));
4823   Or = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
4824                    DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2f64, Or),
4825                    DAG.getIntPtrConstant(0));
4826
4827   // Subtract the bias.
4828   SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::f64, Or, Bias);
4829
4830   // Handle final rounding.
4831   MVT DestVT = Op.getValueType();
4832
4833   if (DestVT.bitsLT(MVT::f64)) {
4834     return DAG.getNode(ISD::FP_ROUND, dl, DestVT, Sub,
4835                        DAG.getIntPtrConstant(0));
4836   } else if (DestVT.bitsGT(MVT::f64)) {
4837     return DAG.getNode(ISD::FP_EXTEND, dl, DestVT, Sub);
4838   }
4839
4840   // Handle final rounding.
4841   return Sub;
4842 }
4843
4844 SDValue X86TargetLowering::LowerUINT_TO_FP(SDValue Op, SelectionDAG &DAG) {
4845   SDValue N0 = Op.getOperand(0);
4846   DebugLoc dl = Op.getDebugLoc();
4847
4848   // Now not UINT_TO_FP is legal (it's marked custom), dag combiner won't
4849   // optimize it to a SINT_TO_FP when the sign bit is known zero. Perform
4850   // the optimization here.
4851   if (DAG.SignBitIsZero(N0))
4852     return DAG.getNode(ISD::SINT_TO_FP, dl, Op.getValueType(), N0);
4853
4854   MVT SrcVT = N0.getValueType();
4855   if (SrcVT == MVT::i64) {
4856     // We only handle SSE2 f64 target here; caller can expand the rest.
4857     if (Op.getValueType() != MVT::f64 || !X86ScalarSSEf64)
4858       return SDValue();
4859
4860     return LowerUINT_TO_FP_i64(Op, DAG);
4861   } else if (SrcVT == MVT::i32 && X86ScalarSSEf64) {
4862     return LowerUINT_TO_FP_i32(Op, DAG);
4863   }
4864
4865   assert(SrcVT == MVT::i32 && "Unknown UINT_TO_FP to lower!");
4866
4867   // Make a 64-bit buffer, and use it to build an FILD.
4868   SDValue StackSlot = DAG.CreateStackTemporary(MVT::i64);
4869   SDValue WordOff = DAG.getConstant(4, getPointerTy());
4870   SDValue OffsetSlot = DAG.getNode(ISD::ADD, dl,
4871                                    getPointerTy(), StackSlot, WordOff);
4872   SDValue Store1 = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
4873                                 StackSlot, NULL, 0);
4874   SDValue Store2 = DAG.getStore(Store1, dl, DAG.getConstant(0, MVT::i32),
4875                                 OffsetSlot, NULL, 0);
4876   return BuildFILD(Op, MVT::i64, Store2, StackSlot, DAG);
4877 }
4878
4879 std::pair<SDValue,SDValue> X86TargetLowering::
4880 FP_TO_INTHelper(SDValue Op, SelectionDAG &DAG, bool IsSigned) {
4881   DebugLoc dl = Op.getDebugLoc();
4882
4883   MVT DstTy = Op.getValueType();
4884
4885   if (!IsSigned) {
4886     assert(DstTy == MVT::i32 && "Unexpected FP_TO_UINT");
4887     DstTy = MVT::i64;
4888   }
4889
4890   assert(DstTy.getSimpleVT() <= MVT::i64 &&
4891          DstTy.getSimpleVT() >= MVT::i16 &&
4892          "Unknown FP_TO_SINT to lower!");
4893
4894   // These are really Legal.
4895   if (DstTy == MVT::i32 &&
4896       isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType()))
4897     return std::make_pair(SDValue(), SDValue());
4898   if (Subtarget->is64Bit() &&
4899       DstTy == MVT::i64 &&
4900       isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType()))
4901     return std::make_pair(SDValue(), SDValue());
4902
4903   // We lower FP->sint64 into FISTP64, followed by a load, all to a temporary
4904   // stack slot.
4905   MachineFunction &MF = DAG.getMachineFunction();
4906   unsigned MemSize = DstTy.getSizeInBits()/8;
4907   int SSFI = MF.getFrameInfo()->CreateStackObject(MemSize, MemSize);
4908   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
4909
4910   unsigned Opc;
4911   switch (DstTy.getSimpleVT()) {
4912   default: assert(0 && "Invalid FP_TO_SINT to lower!");
4913   case MVT::i16: Opc = X86ISD::FP_TO_INT16_IN_MEM; break;
4914   case MVT::i32: Opc = X86ISD::FP_TO_INT32_IN_MEM; break;
4915   case MVT::i64: Opc = X86ISD::FP_TO_INT64_IN_MEM; break;
4916   }
4917
4918   SDValue Chain = DAG.getEntryNode();
4919   SDValue Value = Op.getOperand(0);
4920   if (isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType())) {
4921     assert(DstTy == MVT::i64 && "Invalid FP_TO_SINT to lower!");
4922     Chain = DAG.getStore(Chain, dl, Value, StackSlot,
4923                          PseudoSourceValue::getFixedStack(SSFI), 0);
4924     SDVTList Tys = DAG.getVTList(Op.getOperand(0).getValueType(), MVT::Other);
4925     SDValue Ops[] = {
4926       Chain, StackSlot, DAG.getValueType(Op.getOperand(0).getValueType())
4927     };
4928     Value = DAG.getNode(X86ISD::FLD, dl, Tys, Ops, 3);
4929     Chain = Value.getValue(1);
4930     SSFI = MF.getFrameInfo()->CreateStackObject(MemSize, MemSize);
4931     StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
4932   }
4933
4934   // Build the FP_TO_INT*_IN_MEM
4935   SDValue Ops[] = { Chain, Value, StackSlot };
4936   SDValue FIST = DAG.getNode(Opc, dl, MVT::Other, Ops, 3);
4937
4938   return std::make_pair(FIST, StackSlot);
4939 }
4940
4941 SDValue X86TargetLowering::LowerFP_TO_SINT(SDValue Op, SelectionDAG &DAG) {
4942   if (Op.getValueType().isVector()) {
4943     if (Op.getValueType() == MVT::v2i32 &&
4944         Op.getOperand(0).getValueType() == MVT::v2f64) {
4945       return Op;
4946     }
4947     return SDValue();
4948   }
4949
4950   std::pair<SDValue,SDValue> Vals = FP_TO_INTHelper(Op, DAG, true);
4951   SDValue FIST = Vals.first, StackSlot = Vals.second;
4952   // If FP_TO_INTHelper failed, the node is actually supposed to be Legal.
4953   if (FIST.getNode() == 0) return Op;
4954
4955   // Load the result.
4956   return DAG.getLoad(Op.getValueType(), Op.getDebugLoc(),
4957                      FIST, StackSlot, NULL, 0);
4958 }
4959
4960 SDValue X86TargetLowering::LowerFP_TO_UINT(SDValue Op, SelectionDAG &DAG) {
4961   std::pair<SDValue,SDValue> Vals = FP_TO_INTHelper(Op, DAG, false);
4962   SDValue FIST = Vals.first, StackSlot = Vals.second;
4963   assert(FIST.getNode() && "Unexpected failure");
4964
4965   // Load the result.
4966   return DAG.getLoad(Op.getValueType(), Op.getDebugLoc(),
4967                      FIST, StackSlot, NULL, 0);
4968 }
4969
4970 SDValue X86TargetLowering::LowerFABS(SDValue Op, SelectionDAG &DAG) {
4971   DebugLoc dl = Op.getDebugLoc();
4972   MVT VT = Op.getValueType();
4973   MVT EltVT = VT;
4974   if (VT.isVector())
4975     EltVT = VT.getVectorElementType();
4976   std::vector<Constant*> CV;
4977   if (EltVT == MVT::f64) {
4978     Constant *C = ConstantFP::get(APFloat(APInt(64, ~(1ULL << 63))));
4979     CV.push_back(C);
4980     CV.push_back(C);
4981   } else {
4982     Constant *C = ConstantFP::get(APFloat(APInt(32, ~(1U << 31))));
4983     CV.push_back(C);
4984     CV.push_back(C);
4985     CV.push_back(C);
4986     CV.push_back(C);
4987   }
4988   Constant *C = ConstantVector::get(CV);
4989   SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
4990   SDValue Mask = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
4991                                PseudoSourceValue::getConstantPool(), 0,
4992                                false, 16);
4993   return DAG.getNode(X86ISD::FAND, dl, VT, Op.getOperand(0), Mask);
4994 }
4995
4996 SDValue X86TargetLowering::LowerFNEG(SDValue Op, SelectionDAG &DAG) {
4997   DebugLoc dl = Op.getDebugLoc();
4998   MVT VT = Op.getValueType();
4999   MVT EltVT = VT;
5000   unsigned EltNum = 1;
5001   if (VT.isVector()) {
5002     EltVT = VT.getVectorElementType();
5003     EltNum = VT.getVectorNumElements();
5004   }
5005   std::vector<Constant*> CV;
5006   if (EltVT == MVT::f64) {
5007     Constant *C = ConstantFP::get(APFloat(APInt(64, 1ULL << 63)));
5008     CV.push_back(C);
5009     CV.push_back(C);
5010   } else {
5011     Constant *C = ConstantFP::get(APFloat(APInt(32, 1U << 31)));
5012     CV.push_back(C);
5013     CV.push_back(C);
5014     CV.push_back(C);
5015     CV.push_back(C);
5016   }
5017   Constant *C = ConstantVector::get(CV);
5018   SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
5019   SDValue Mask = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
5020                                PseudoSourceValue::getConstantPool(), 0,
5021                                false, 16);
5022   if (VT.isVector()) {
5023     return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
5024                        DAG.getNode(ISD::XOR, dl, MVT::v2i64,
5025                     DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64,
5026                                 Op.getOperand(0)),
5027                     DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64, Mask)));
5028   } else {
5029     return DAG.getNode(X86ISD::FXOR, dl, VT, Op.getOperand(0), Mask);
5030   }
5031 }
5032
5033 SDValue X86TargetLowering::LowerFCOPYSIGN(SDValue Op, SelectionDAG &DAG) {
5034   SDValue Op0 = Op.getOperand(0);
5035   SDValue Op1 = Op.getOperand(1);
5036   DebugLoc dl = Op.getDebugLoc();
5037   MVT VT = Op.getValueType();
5038   MVT SrcVT = Op1.getValueType();
5039
5040   // If second operand is smaller, extend it first.
5041   if (SrcVT.bitsLT(VT)) {
5042     Op1 = DAG.getNode(ISD::FP_EXTEND, dl, VT, Op1);
5043     SrcVT = VT;
5044   }
5045   // And if it is bigger, shrink it first.
5046   if (SrcVT.bitsGT(VT)) {
5047     Op1 = DAG.getNode(ISD::FP_ROUND, dl, VT, Op1, DAG.getIntPtrConstant(1));
5048     SrcVT = VT;
5049   }
5050
5051   // At this point the operands and the result should have the same
5052   // type, and that won't be f80 since that is not custom lowered.
5053
5054   // First get the sign bit of second operand.
5055   std::vector<Constant*> CV;
5056   if (SrcVT == MVT::f64) {
5057     CV.push_back(ConstantFP::get(APFloat(APInt(64, 1ULL << 63))));
5058     CV.push_back(ConstantFP::get(APFloat(APInt(64, 0))));
5059   } else {
5060     CV.push_back(ConstantFP::get(APFloat(APInt(32, 1U << 31))));
5061     CV.push_back(ConstantFP::get(APFloat(APInt(32, 0))));
5062     CV.push_back(ConstantFP::get(APFloat(APInt(32, 0))));
5063     CV.push_back(ConstantFP::get(APFloat(APInt(32, 0))));
5064   }
5065   Constant *C = ConstantVector::get(CV);
5066   SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
5067   SDValue Mask1 = DAG.getLoad(SrcVT, dl, DAG.getEntryNode(), CPIdx,
5068                                 PseudoSourceValue::getConstantPool(), 0,
5069                                 false, 16);
5070   SDValue SignBit = DAG.getNode(X86ISD::FAND, dl, SrcVT, Op1, Mask1);
5071
5072   // Shift sign bit right or left if the two operands have different types.
5073   if (SrcVT.bitsGT(VT)) {
5074     // Op0 is MVT::f32, Op1 is MVT::f64.
5075     SignBit = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2f64, SignBit);
5076     SignBit = DAG.getNode(X86ISD::FSRL, dl, MVT::v2f64, SignBit,
5077                           DAG.getConstant(32, MVT::i32));
5078     SignBit = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v4f32, SignBit);
5079     SignBit = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f32, SignBit,
5080                           DAG.getIntPtrConstant(0));
5081   }
5082
5083   // Clear first operand sign bit.
5084   CV.clear();
5085   if (VT == MVT::f64) {
5086     CV.push_back(ConstantFP::get(APFloat(APInt(64, ~(1ULL << 63)))));
5087     CV.push_back(ConstantFP::get(APFloat(APInt(64, 0))));
5088   } else {
5089     CV.push_back(ConstantFP::get(APFloat(APInt(32, ~(1U << 31)))));
5090     CV.push_back(ConstantFP::get(APFloat(APInt(32, 0))));
5091     CV.push_back(ConstantFP::get(APFloat(APInt(32, 0))));
5092     CV.push_back(ConstantFP::get(APFloat(APInt(32, 0))));
5093   }
5094   C = ConstantVector::get(CV);
5095   CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
5096   SDValue Mask2 = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
5097                                 PseudoSourceValue::getConstantPool(), 0,
5098                                 false, 16);
5099   SDValue Val = DAG.getNode(X86ISD::FAND, dl, VT, Op0, Mask2);
5100
5101   // Or the value with the sign bit.
5102   return DAG.getNode(X86ISD::FOR, dl, VT, Val, SignBit);
5103 }
5104
5105 /// Emit nodes that will be selected as "test Op0,Op0", or something
5106 /// equivalent.
5107 SDValue X86TargetLowering::EmitTest(SDValue Op, unsigned X86CC,
5108                                     SelectionDAG &DAG) {
5109   DebugLoc dl = Op.getDebugLoc();
5110
5111   // CF and OF aren't always set the way we want. Determine which
5112   // of these we need.
5113   bool NeedCF = false;
5114   bool NeedOF = false;
5115   switch (X86CC) {
5116   case X86::COND_A: case X86::COND_AE:
5117   case X86::COND_B: case X86::COND_BE:
5118     NeedCF = true;
5119     break;
5120   case X86::COND_G: case X86::COND_GE:
5121   case X86::COND_L: case X86::COND_LE:
5122   case X86::COND_O: case X86::COND_NO:
5123     NeedOF = true;
5124     break;
5125   default: break;
5126   }
5127
5128   // See if we can use the EFLAGS value from the operand instead of
5129   // doing a separate TEST. TEST always sets OF and CF to 0, so unless
5130   // we prove that the arithmetic won't overflow, we can't use OF or CF.
5131   if (Op.getResNo() == 0 && !NeedOF && !NeedCF) {
5132     unsigned Opcode = 0;
5133     unsigned NumOperands = 0;
5134     switch (Op.getNode()->getOpcode()) {
5135     case ISD::ADD:
5136       // Due to an isel shortcoming, be conservative if this add is likely to
5137       // be selected as part of a load-modify-store instruction. When the root
5138       // node in a match is a store, isel doesn't know how to remap non-chain
5139       // non-flag uses of other nodes in the match, such as the ADD in this
5140       // case. This leads to the ADD being left around and reselected, with
5141       // the result being two adds in the output.
5142       for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
5143            UE = Op.getNode()->use_end(); UI != UE; ++UI)
5144         if (UI->getOpcode() == ISD::STORE)
5145           goto default_case;
5146       if (ConstantSDNode *C =
5147             dyn_cast<ConstantSDNode>(Op.getNode()->getOperand(1))) {
5148         // An add of one will be selected as an INC.
5149         if (C->getAPIntValue() == 1) {
5150           Opcode = X86ISD::INC;
5151           NumOperands = 1;
5152           break;
5153         }
5154         // An add of negative one (subtract of one) will be selected as a DEC.
5155         if (C->getAPIntValue().isAllOnesValue()) {
5156           Opcode = X86ISD::DEC;
5157           NumOperands = 1;
5158           break;
5159         }
5160       }
5161       // Otherwise use a regular EFLAGS-setting add.
5162       Opcode = X86ISD::ADD;
5163       NumOperands = 2;
5164       break;
5165     case ISD::SUB:
5166       // Due to the ISEL shortcoming noted above, be conservative if this sub is
5167       // likely to be selected as part of a load-modify-store instruction.
5168       for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
5169            UE = Op.getNode()->use_end(); UI != UE; ++UI)
5170         if (UI->getOpcode() == ISD::STORE)
5171           goto default_case;
5172       // Otherwise use a regular EFLAGS-setting sub.
5173       Opcode = X86ISD::SUB;
5174       NumOperands = 2;
5175       break;
5176     case X86ISD::ADD:
5177     case X86ISD::SUB:
5178     case X86ISD::INC:
5179     case X86ISD::DEC:
5180       return SDValue(Op.getNode(), 1);
5181     default:
5182     default_case:
5183       break;
5184     }
5185     if (Opcode != 0) {
5186       SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::i32);
5187       SmallVector<SDValue, 4> Ops;
5188       for (unsigned i = 0; i != NumOperands; ++i)
5189         Ops.push_back(Op.getOperand(i));
5190       SDValue New = DAG.getNode(Opcode, dl, VTs, &Ops[0], NumOperands);
5191       DAG.ReplaceAllUsesWith(Op, New);
5192       return SDValue(New.getNode(), 1);
5193     }
5194   }
5195
5196   // Otherwise just emit a CMP with 0, which is the TEST pattern.
5197   return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op,
5198                      DAG.getConstant(0, Op.getValueType()));
5199 }
5200
5201 /// Emit nodes that will be selected as "cmp Op0,Op1", or something
5202 /// equivalent.
5203 SDValue X86TargetLowering::EmitCmp(SDValue Op0, SDValue Op1, unsigned X86CC,
5204                                    SelectionDAG &DAG) {
5205   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op1))
5206     if (C->getAPIntValue() == 0)
5207       return EmitTest(Op0, X86CC, DAG);
5208
5209   DebugLoc dl = Op0.getDebugLoc();
5210   return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op0, Op1);
5211 }
5212
5213 SDValue X86TargetLowering::LowerSETCC(SDValue Op, SelectionDAG &DAG) {
5214   assert(Op.getValueType() == MVT::i8 && "SetCC type must be 8-bit integer");
5215   SDValue Op0 = Op.getOperand(0);
5216   SDValue Op1 = Op.getOperand(1);
5217   DebugLoc dl = Op.getDebugLoc();
5218   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
5219
5220   // Lower (X & (1 << N)) == 0 to BT(X, N).
5221   // Lower ((X >>u N) & 1) != 0 to BT(X, N).
5222   // Lower ((X >>s N) & 1) != 0 to BT(X, N).
5223   if (Op0.getOpcode() == ISD::AND &&
5224       Op0.hasOneUse() &&
5225       Op1.getOpcode() == ISD::Constant &&
5226       cast<ConstantSDNode>(Op1)->getZExtValue() == 0 &&
5227       (CC == ISD::SETEQ || CC == ISD::SETNE)) {
5228     SDValue LHS, RHS;
5229     if (Op0.getOperand(1).getOpcode() == ISD::SHL) {
5230       if (ConstantSDNode *Op010C =
5231             dyn_cast<ConstantSDNode>(Op0.getOperand(1).getOperand(0)))
5232         if (Op010C->getZExtValue() == 1) {
5233           LHS = Op0.getOperand(0);
5234           RHS = Op0.getOperand(1).getOperand(1);
5235         }
5236     } else if (Op0.getOperand(0).getOpcode() == ISD::SHL) {
5237       if (ConstantSDNode *Op000C =
5238             dyn_cast<ConstantSDNode>(Op0.getOperand(0).getOperand(0)))
5239         if (Op000C->getZExtValue() == 1) {
5240           LHS = Op0.getOperand(1);
5241           RHS = Op0.getOperand(0).getOperand(1);
5242         }
5243     } else if (Op0.getOperand(1).getOpcode() == ISD::Constant) {
5244       ConstantSDNode *AndRHS = cast<ConstantSDNode>(Op0.getOperand(1));
5245       SDValue AndLHS = Op0.getOperand(0);
5246       if (AndRHS->getZExtValue() == 1 && AndLHS.getOpcode() == ISD::SRL) {
5247         LHS = AndLHS.getOperand(0);
5248         RHS = AndLHS.getOperand(1);
5249       }
5250     }
5251
5252     if (LHS.getNode()) {
5253       // If LHS is i8, promote it to i16 with any_extend.  There is no i8 BT
5254       // instruction.  Since the shift amount is in-range-or-undefined, we know
5255       // that doing a bittest on the i16 value is ok.  We extend to i32 because
5256       // the encoding for the i16 version is larger than the i32 version.
5257       if (LHS.getValueType() == MVT::i8)
5258         LHS = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, LHS);
5259
5260       // If the operand types disagree, extend the shift amount to match.  Since
5261       // BT ignores high bits (like shifts) we can use anyextend.
5262       if (LHS.getValueType() != RHS.getValueType())
5263         RHS = DAG.getNode(ISD::ANY_EXTEND, dl, LHS.getValueType(), RHS);
5264
5265       SDValue BT = DAG.getNode(X86ISD::BT, dl, MVT::i32, LHS, RHS);
5266       unsigned Cond = CC == ISD::SETEQ ? X86::COND_AE : X86::COND_B;
5267       return DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
5268                          DAG.getConstant(Cond, MVT::i8), BT);
5269     }
5270   }
5271
5272   bool isFP = Op.getOperand(1).getValueType().isFloatingPoint();
5273   unsigned X86CC = TranslateX86CC(CC, isFP, Op0, Op1, DAG);
5274
5275   SDValue Cond = EmitCmp(Op0, Op1, X86CC, DAG);
5276   return DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
5277                      DAG.getConstant(X86CC, MVT::i8), Cond);
5278 }
5279
5280 SDValue X86TargetLowering::LowerVSETCC(SDValue Op, SelectionDAG &DAG) {
5281   SDValue Cond;
5282   SDValue Op0 = Op.getOperand(0);
5283   SDValue Op1 = Op.getOperand(1);
5284   SDValue CC = Op.getOperand(2);
5285   MVT VT = Op.getValueType();
5286   ISD::CondCode SetCCOpcode = cast<CondCodeSDNode>(CC)->get();
5287   bool isFP = Op.getOperand(1).getValueType().isFloatingPoint();
5288   DebugLoc dl = Op.getDebugLoc();
5289
5290   if (isFP) {
5291     unsigned SSECC = 8;
5292     MVT VT0 = Op0.getValueType();
5293     assert(VT0 == MVT::v4f32 || VT0 == MVT::v2f64);
5294     unsigned Opc = VT0 == MVT::v4f32 ? X86ISD::CMPPS : X86ISD::CMPPD;
5295     bool Swap = false;
5296
5297     switch (SetCCOpcode) {
5298     default: break;
5299     case ISD::SETOEQ:
5300     case ISD::SETEQ:  SSECC = 0; break;
5301     case ISD::SETOGT:
5302     case ISD::SETGT: Swap = true; // Fallthrough
5303     case ISD::SETLT:
5304     case ISD::SETOLT: SSECC = 1; break;
5305     case ISD::SETOGE:
5306     case ISD::SETGE: Swap = true; // Fallthrough
5307     case ISD::SETLE:
5308     case ISD::SETOLE: SSECC = 2; break;
5309     case ISD::SETUO:  SSECC = 3; break;
5310     case ISD::SETUNE:
5311     case ISD::SETNE:  SSECC = 4; break;
5312     case ISD::SETULE: Swap = true;
5313     case ISD::SETUGE: SSECC = 5; break;
5314     case ISD::SETULT: Swap = true;
5315     case ISD::SETUGT: SSECC = 6; break;
5316     case ISD::SETO:   SSECC = 7; break;
5317     }
5318     if (Swap)
5319       std::swap(Op0, Op1);
5320
5321     // In the two special cases we can't handle, emit two comparisons.
5322     if (SSECC == 8) {
5323       if (SetCCOpcode == ISD::SETUEQ) {
5324         SDValue UNORD, EQ;
5325         UNORD = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(3, MVT::i8));
5326         EQ = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(0, MVT::i8));
5327         return DAG.getNode(ISD::OR, dl, VT, UNORD, EQ);
5328       }
5329       else if (SetCCOpcode == ISD::SETONE) {
5330         SDValue ORD, NEQ;
5331         ORD = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(7, MVT::i8));
5332         NEQ = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(4, MVT::i8));
5333         return DAG.getNode(ISD::AND, dl, VT, ORD, NEQ);
5334       }
5335       assert(0 && "Illegal FP comparison");
5336     }
5337     // Handle all other FP comparisons here.
5338     return DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(SSECC, MVT::i8));
5339   }
5340
5341   // We are handling one of the integer comparisons here.  Since SSE only has
5342   // GT and EQ comparisons for integer, swapping operands and multiple
5343   // operations may be required for some comparisons.
5344   unsigned Opc = 0, EQOpc = 0, GTOpc = 0;
5345   bool Swap = false, Invert = false, FlipSigns = false;
5346
5347   switch (VT.getSimpleVT()) {
5348   default: break;
5349   case MVT::v16i8: EQOpc = X86ISD::PCMPEQB; GTOpc = X86ISD::PCMPGTB; break;
5350   case MVT::v8i16: EQOpc = X86ISD::PCMPEQW; GTOpc = X86ISD::PCMPGTW; break;
5351   case MVT::v4i32: EQOpc = X86ISD::PCMPEQD; GTOpc = X86ISD::PCMPGTD; break;
5352   case MVT::v2i64: EQOpc = X86ISD::PCMPEQQ; GTOpc = X86ISD::PCMPGTQ; break;
5353   }
5354
5355   switch (SetCCOpcode) {
5356   default: break;
5357   case ISD::SETNE:  Invert = true;
5358   case ISD::SETEQ:  Opc = EQOpc; break;
5359   case ISD::SETLT:  Swap = true;
5360   case ISD::SETGT:  Opc = GTOpc; break;
5361   case ISD::SETGE:  Swap = true;
5362   case ISD::SETLE:  Opc = GTOpc; Invert = true; break;
5363   case ISD::SETULT: Swap = true;
5364   case ISD::SETUGT: Opc = GTOpc; FlipSigns = true; break;
5365   case ISD::SETUGE: Swap = true;
5366   case ISD::SETULE: Opc = GTOpc; FlipSigns = true; Invert = true; break;
5367   }
5368   if (Swap)
5369     std::swap(Op0, Op1);
5370
5371   // Since SSE has no unsigned integer comparisons, we need to flip  the sign
5372   // bits of the inputs before performing those operations.
5373   if (FlipSigns) {
5374     MVT EltVT = VT.getVectorElementType();
5375     SDValue SignBit = DAG.getConstant(APInt::getSignBit(EltVT.getSizeInBits()),
5376                                       EltVT);
5377     std::vector<SDValue> SignBits(VT.getVectorNumElements(), SignBit);
5378     SDValue SignVec = DAG.getNode(ISD::BUILD_VECTOR, dl, VT, &SignBits[0],
5379                                     SignBits.size());
5380     Op0 = DAG.getNode(ISD::XOR, dl, VT, Op0, SignVec);
5381     Op1 = DAG.getNode(ISD::XOR, dl, VT, Op1, SignVec);
5382   }
5383
5384   SDValue Result = DAG.getNode(Opc, dl, VT, Op0, Op1);
5385
5386   // If the logical-not of the result is required, perform that now.
5387   if (Invert)
5388     Result = DAG.getNOT(dl, Result, VT);
5389
5390   return Result;
5391 }
5392
5393 // isX86LogicalCmp - Return true if opcode is a X86 logical comparison.
5394 static bool isX86LogicalCmp(SDValue Op) {
5395   unsigned Opc = Op.getNode()->getOpcode();
5396   if (Opc == X86ISD::CMP || Opc == X86ISD::COMI || Opc == X86ISD::UCOMI)
5397     return true;
5398   if (Op.getResNo() == 1 &&
5399       (Opc == X86ISD::ADD ||
5400        Opc == X86ISD::SUB ||
5401        Opc == X86ISD::SMUL ||
5402        Opc == X86ISD::UMUL ||
5403        Opc == X86ISD::INC ||
5404        Opc == X86ISD::DEC))
5405     return true;
5406
5407   return false;
5408 }
5409
5410 SDValue X86TargetLowering::LowerSELECT(SDValue Op, SelectionDAG &DAG) {
5411   bool addTest = true;
5412   SDValue Cond  = Op.getOperand(0);
5413   DebugLoc dl = Op.getDebugLoc();
5414   SDValue CC;
5415
5416   if (Cond.getOpcode() == ISD::SETCC)
5417     Cond = LowerSETCC(Cond, DAG);
5418
5419   // If condition flag is set by a X86ISD::CMP, then use it as the condition
5420   // setting operand in place of the X86ISD::SETCC.
5421   if (Cond.getOpcode() == X86ISD::SETCC) {
5422     CC = Cond.getOperand(0);
5423
5424     SDValue Cmp = Cond.getOperand(1);
5425     unsigned Opc = Cmp.getOpcode();
5426     MVT VT = Op.getValueType();
5427
5428     bool IllegalFPCMov = false;
5429     if (VT.isFloatingPoint() && !VT.isVector() &&
5430         !isScalarFPTypeInSSEReg(VT))  // FPStack?
5431       IllegalFPCMov = !hasFPCMov(cast<ConstantSDNode>(CC)->getSExtValue());
5432
5433     if ((isX86LogicalCmp(Cmp) && !IllegalFPCMov) ||
5434         Opc == X86ISD::BT) { // FIXME
5435       Cond = Cmp;
5436       addTest = false;
5437     }
5438   }
5439
5440   if (addTest) {
5441     CC = DAG.getConstant(X86::COND_NE, MVT::i8);
5442     Cond = EmitTest(Cond, X86::COND_NE, DAG);
5443   }
5444
5445   SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::Flag);
5446   SmallVector<SDValue, 4> Ops;
5447   // X86ISD::CMOV means set the result (which is operand 1) to the RHS if
5448   // condition is true.
5449   Ops.push_back(Op.getOperand(2));
5450   Ops.push_back(Op.getOperand(1));
5451   Ops.push_back(CC);
5452   Ops.push_back(Cond);
5453   return DAG.getNode(X86ISD::CMOV, dl, VTs, &Ops[0], Ops.size());
5454 }
5455
5456 // isAndOrOfSingleUseSetCCs - Return true if node is an ISD::AND or
5457 // ISD::OR of two X86ISD::SETCC nodes each of which has no other use apart
5458 // from the AND / OR.
5459 static bool isAndOrOfSetCCs(SDValue Op, unsigned &Opc) {
5460   Opc = Op.getOpcode();
5461   if (Opc != ISD::OR && Opc != ISD::AND)
5462     return false;
5463   return (Op.getOperand(0).getOpcode() == X86ISD::SETCC &&
5464           Op.getOperand(0).hasOneUse() &&
5465           Op.getOperand(1).getOpcode() == X86ISD::SETCC &&
5466           Op.getOperand(1).hasOneUse());
5467 }
5468
5469 // isXor1OfSetCC - Return true if node is an ISD::XOR of a X86ISD::SETCC and
5470 // 1 and that the SETCC node has a single use.
5471 static bool isXor1OfSetCC(SDValue Op) {
5472   if (Op.getOpcode() != ISD::XOR)
5473     return false;
5474   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(Op.getOperand(1));
5475   if (N1C && N1C->getAPIntValue() == 1) {
5476     return Op.getOperand(0).getOpcode() == X86ISD::SETCC &&
5477       Op.getOperand(0).hasOneUse();
5478   }
5479   return false;
5480 }
5481
5482 SDValue X86TargetLowering::LowerBRCOND(SDValue Op, SelectionDAG &DAG) {
5483   bool addTest = true;
5484   SDValue Chain = Op.getOperand(0);
5485   SDValue Cond  = Op.getOperand(1);
5486   SDValue Dest  = Op.getOperand(2);
5487   DebugLoc dl = Op.getDebugLoc();
5488   SDValue CC;
5489
5490   if (Cond.getOpcode() == ISD::SETCC)
5491     Cond = LowerSETCC(Cond, DAG);
5492 #if 0
5493   // FIXME: LowerXALUO doesn't handle these!!
5494   else if (Cond.getOpcode() == X86ISD::ADD  ||
5495            Cond.getOpcode() == X86ISD::SUB  ||
5496            Cond.getOpcode() == X86ISD::SMUL ||
5497            Cond.getOpcode() == X86ISD::UMUL)
5498     Cond = LowerXALUO(Cond, DAG);
5499 #endif
5500
5501   // If condition flag is set by a X86ISD::CMP, then use it as the condition
5502   // setting operand in place of the X86ISD::SETCC.
5503   if (Cond.getOpcode() == X86ISD::SETCC) {
5504     CC = Cond.getOperand(0);
5505
5506     SDValue Cmp = Cond.getOperand(1);
5507     unsigned Opc = Cmp.getOpcode();
5508     // FIXME: WHY THE SPECIAL CASING OF LogicalCmp??
5509     if (isX86LogicalCmp(Cmp) || Opc == X86ISD::BT) {
5510       Cond = Cmp;
5511       addTest = false;
5512     } else {
5513       switch (cast<ConstantSDNode>(CC)->getZExtValue()) {
5514       default: break;
5515       case X86::COND_O:
5516       case X86::COND_B:
5517         // These can only come from an arithmetic instruction with overflow,
5518         // e.g. SADDO, UADDO.
5519         Cond = Cond.getNode()->getOperand(1);
5520         addTest = false;
5521         break;
5522       }
5523     }
5524   } else {
5525     unsigned CondOpc;
5526     if (Cond.hasOneUse() && isAndOrOfSetCCs(Cond, CondOpc)) {
5527       SDValue Cmp = Cond.getOperand(0).getOperand(1);
5528       if (CondOpc == ISD::OR) {
5529         // Also, recognize the pattern generated by an FCMP_UNE. We can emit
5530         // two branches instead of an explicit OR instruction with a
5531         // separate test.
5532         if (Cmp == Cond.getOperand(1).getOperand(1) &&
5533             isX86LogicalCmp(Cmp)) {
5534           CC = Cond.getOperand(0).getOperand(0);
5535           Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
5536                               Chain, Dest, CC, Cmp);
5537           CC = Cond.getOperand(1).getOperand(0);
5538           Cond = Cmp;
5539           addTest = false;
5540         }
5541       } else { // ISD::AND
5542         // Also, recognize the pattern generated by an FCMP_OEQ. We can emit
5543         // two branches instead of an explicit AND instruction with a
5544         // separate test. However, we only do this if this block doesn't
5545         // have a fall-through edge, because this requires an explicit
5546         // jmp when the condition is false.
5547         if (Cmp == Cond.getOperand(1).getOperand(1) &&
5548             isX86LogicalCmp(Cmp) &&
5549             Op.getNode()->hasOneUse()) {
5550           X86::CondCode CCode =
5551             (X86::CondCode)Cond.getOperand(0).getConstantOperandVal(0);
5552           CCode = X86::GetOppositeBranchCondition(CCode);
5553           CC = DAG.getConstant(CCode, MVT::i8);
5554           SDValue User = SDValue(*Op.getNode()->use_begin(), 0);
5555           // Look for an unconditional branch following this conditional branch.
5556           // We need this because we need to reverse the successors in order
5557           // to implement FCMP_OEQ.
5558           if (User.getOpcode() == ISD::BR) {
5559             SDValue FalseBB = User.getOperand(1);
5560             SDValue NewBR =
5561               DAG.UpdateNodeOperands(User, User.getOperand(0), Dest);
5562             assert(NewBR == User);
5563             Dest = FalseBB;
5564
5565             Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
5566                                 Chain, Dest, CC, Cmp);
5567             X86::CondCode CCode =
5568               (X86::CondCode)Cond.getOperand(1).getConstantOperandVal(0);
5569             CCode = X86::GetOppositeBranchCondition(CCode);
5570             CC = DAG.getConstant(CCode, MVT::i8);
5571             Cond = Cmp;
5572             addTest = false;
5573           }
5574         }
5575       }
5576     } else if (Cond.hasOneUse() && isXor1OfSetCC(Cond)) {
5577       // Recognize for xorb (setcc), 1 patterns. The xor inverts the condition.
5578       // It should be transformed during dag combiner except when the condition
5579       // is set by a arithmetics with overflow node.
5580       X86::CondCode CCode =
5581         (X86::CondCode)Cond.getOperand(0).getConstantOperandVal(0);
5582       CCode = X86::GetOppositeBranchCondition(CCode);
5583       CC = DAG.getConstant(CCode, MVT::i8);
5584       Cond = Cond.getOperand(0).getOperand(1);
5585       addTest = false;
5586     }
5587   }
5588
5589   if (addTest) {
5590     CC = DAG.getConstant(X86::COND_NE, MVT::i8);
5591     Cond = EmitTest(Cond, X86::COND_NE, DAG);
5592   }
5593   return DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
5594                      Chain, Dest, CC, Cond);
5595 }
5596
5597
5598 // Lower dynamic stack allocation to _alloca call for Cygwin/Mingw targets.
5599 // Calls to _alloca is needed to probe the stack when allocating more than 4k
5600 // bytes in one go. Touching the stack at 4K increments is necessary to ensure
5601 // that the guard pages used by the OS virtual memory manager are allocated in
5602 // correct sequence.
5603 SDValue
5604 X86TargetLowering::LowerDYNAMIC_STACKALLOC(SDValue Op,
5605                                            SelectionDAG &DAG) {
5606   assert(Subtarget->isTargetCygMing() &&
5607          "This should be used only on Cygwin/Mingw targets");
5608   DebugLoc dl = Op.getDebugLoc();
5609
5610   // Get the inputs.
5611   SDValue Chain = Op.getOperand(0);
5612   SDValue Size  = Op.getOperand(1);
5613   // FIXME: Ensure alignment here
5614
5615   SDValue Flag;
5616
5617   MVT IntPtr = getPointerTy();
5618   MVT SPTy = Subtarget->is64Bit() ? MVT::i64 : MVT::i32;
5619
5620   Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(0, true));
5621
5622   Chain = DAG.getCopyToReg(Chain, dl, X86::EAX, Size, Flag);
5623   Flag = Chain.getValue(1);
5624
5625   SDVTList  NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
5626   SDValue Ops[] = { Chain,
5627                       DAG.getTargetExternalSymbol("_alloca", IntPtr),
5628                       DAG.getRegister(X86::EAX, IntPtr),
5629                       DAG.getRegister(X86StackPtr, SPTy),
5630                       Flag };
5631   Chain = DAG.getNode(X86ISD::CALL, dl, NodeTys, Ops, 5);
5632   Flag = Chain.getValue(1);
5633
5634   Chain = DAG.getCALLSEQ_END(Chain,
5635                              DAG.getIntPtrConstant(0, true),
5636                              DAG.getIntPtrConstant(0, true),
5637                              Flag);
5638
5639   Chain = DAG.getCopyFromReg(Chain, dl, X86StackPtr, SPTy).getValue(1);
5640
5641   SDValue Ops1[2] = { Chain.getValue(0), Chain };
5642   return DAG.getMergeValues(Ops1, 2, dl);
5643 }
5644
5645 SDValue
5646 X86TargetLowering::EmitTargetCodeForMemset(SelectionDAG &DAG, DebugLoc dl,
5647                                            SDValue Chain,
5648                                            SDValue Dst, SDValue Src,
5649                                            SDValue Size, unsigned Align,
5650                                            const Value *DstSV,
5651                                            uint64_t DstSVOff) {
5652   ConstantSDNode *ConstantSize = dyn_cast<ConstantSDNode>(Size);
5653
5654   // If not DWORD aligned or size is more than the threshold, call the library.
5655   // The libc version is likely to be faster for these cases. It can use the
5656   // address value and run time information about the CPU.
5657   if ((Align & 3) != 0 ||
5658       !ConstantSize ||
5659       ConstantSize->getZExtValue() >
5660         getSubtarget()->getMaxInlineSizeThreshold()) {
5661     SDValue InFlag(0, 0);
5662
5663     // Check to see if there is a specialized entry-point for memory zeroing.
5664     ConstantSDNode *V = dyn_cast<ConstantSDNode>(Src);
5665
5666     if (const char *bzeroEntry =  V &&
5667         V->isNullValue() ? Subtarget->getBZeroEntry() : 0) {
5668       MVT IntPtr = getPointerTy();
5669       const Type *IntPtrTy = TD->getIntPtrType();
5670       TargetLowering::ArgListTy Args;
5671       TargetLowering::ArgListEntry Entry;
5672       Entry.Node = Dst;
5673       Entry.Ty = IntPtrTy;
5674       Args.push_back(Entry);
5675       Entry.Node = Size;
5676       Args.push_back(Entry);
5677       std::pair<SDValue,SDValue> CallResult =
5678         LowerCallTo(Chain, Type::VoidTy, false, false, false, false,
5679                     CallingConv::C, false,
5680                     DAG.getExternalSymbol(bzeroEntry, IntPtr), Args, DAG, dl);
5681       return CallResult.second;
5682     }
5683
5684     // Otherwise have the target-independent code call memset.
5685     return SDValue();
5686   }
5687
5688   uint64_t SizeVal = ConstantSize->getZExtValue();
5689   SDValue InFlag(0, 0);
5690   MVT AVT;
5691   SDValue Count;
5692   ConstantSDNode *ValC = dyn_cast<ConstantSDNode>(Src);
5693   unsigned BytesLeft = 0;
5694   bool TwoRepStos = false;
5695   if (ValC) {
5696     unsigned ValReg;
5697     uint64_t Val = ValC->getZExtValue() & 255;
5698
5699     // If the value is a constant, then we can potentially use larger sets.
5700     switch (Align & 3) {
5701     case 2:   // WORD aligned
5702       AVT = MVT::i16;
5703       ValReg = X86::AX;
5704       Val = (Val << 8) | Val;
5705       break;
5706     case 0:  // DWORD aligned
5707       AVT = MVT::i32;
5708       ValReg = X86::EAX;
5709       Val = (Val << 8)  | Val;
5710       Val = (Val << 16) | Val;
5711       if (Subtarget->is64Bit() && ((Align & 0x7) == 0)) {  // QWORD aligned
5712         AVT = MVT::i64;
5713         ValReg = X86::RAX;
5714         Val = (Val << 32) | Val;
5715       }
5716       break;
5717     default:  // Byte aligned
5718       AVT = MVT::i8;
5719       ValReg = X86::AL;
5720       Count = DAG.getIntPtrConstant(SizeVal);
5721       break;
5722     }
5723
5724     if (AVT.bitsGT(MVT::i8)) {
5725       unsigned UBytes = AVT.getSizeInBits() / 8;
5726       Count = DAG.getIntPtrConstant(SizeVal / UBytes);
5727       BytesLeft = SizeVal % UBytes;
5728     }
5729
5730     Chain  = DAG.getCopyToReg(Chain, dl, ValReg, DAG.getConstant(Val, AVT),
5731                               InFlag);
5732     InFlag = Chain.getValue(1);
5733   } else {
5734     AVT = MVT::i8;
5735     Count  = DAG.getIntPtrConstant(SizeVal);
5736     Chain  = DAG.getCopyToReg(Chain, dl, X86::AL, Src, InFlag);
5737     InFlag = Chain.getValue(1);
5738   }
5739
5740   Chain  = DAG.getCopyToReg(Chain, dl, Subtarget->is64Bit() ? X86::RCX :
5741                                                               X86::ECX,
5742                             Count, InFlag);
5743   InFlag = Chain.getValue(1);
5744   Chain  = DAG.getCopyToReg(Chain, dl, Subtarget->is64Bit() ? X86::RDI :
5745                                                               X86::EDI,
5746                             Dst, InFlag);
5747   InFlag = Chain.getValue(1);
5748
5749   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
5750   SmallVector<SDValue, 8> Ops;
5751   Ops.push_back(Chain);
5752   Ops.push_back(DAG.getValueType(AVT));
5753   Ops.push_back(InFlag);
5754   Chain  = DAG.getNode(X86ISD::REP_STOS, dl, Tys, &Ops[0], Ops.size());
5755
5756   if (TwoRepStos) {
5757     InFlag = Chain.getValue(1);
5758     Count  = Size;
5759     MVT CVT = Count.getValueType();
5760     SDValue Left = DAG.getNode(ISD::AND, dl, CVT, Count,
5761                                DAG.getConstant((AVT == MVT::i64) ? 7 : 3, CVT));
5762     Chain  = DAG.getCopyToReg(Chain, dl, (CVT == MVT::i64) ? X86::RCX :
5763                                                              X86::ECX,
5764                               Left, InFlag);
5765     InFlag = Chain.getValue(1);
5766     Tys = DAG.getVTList(MVT::Other, MVT::Flag);
5767     Ops.clear();
5768     Ops.push_back(Chain);
5769     Ops.push_back(DAG.getValueType(MVT::i8));
5770     Ops.push_back(InFlag);
5771     Chain  = DAG.getNode(X86ISD::REP_STOS, dl, Tys, &Ops[0], Ops.size());
5772   } else if (BytesLeft) {
5773     // Handle the last 1 - 7 bytes.
5774     unsigned Offset = SizeVal - BytesLeft;
5775     MVT AddrVT = Dst.getValueType();
5776     MVT SizeVT = Size.getValueType();
5777
5778     Chain = DAG.getMemset(Chain, dl,
5779                           DAG.getNode(ISD::ADD, dl, AddrVT, Dst,
5780                                       DAG.getConstant(Offset, AddrVT)),
5781                           Src,
5782                           DAG.getConstant(BytesLeft, SizeVT),
5783                           Align, DstSV, DstSVOff + Offset);
5784   }
5785
5786   // TODO: Use a Tokenfactor, as in memcpy, instead of a single chain.
5787   return Chain;
5788 }
5789
5790 SDValue
5791 X86TargetLowering::EmitTargetCodeForMemcpy(SelectionDAG &DAG, DebugLoc dl,
5792                                       SDValue Chain, SDValue Dst, SDValue Src,
5793                                       SDValue Size, unsigned Align,
5794                                       bool AlwaysInline,
5795                                       const Value *DstSV, uint64_t DstSVOff,
5796                                       const Value *SrcSV, uint64_t SrcSVOff) {
5797   // This requires the copy size to be a constant, preferrably
5798   // within a subtarget-specific limit.
5799   ConstantSDNode *ConstantSize = dyn_cast<ConstantSDNode>(Size);
5800   if (!ConstantSize)
5801     return SDValue();
5802   uint64_t SizeVal = ConstantSize->getZExtValue();
5803   if (!AlwaysInline && SizeVal > getSubtarget()->getMaxInlineSizeThreshold())
5804     return SDValue();
5805
5806   /// If not DWORD aligned, call the library.
5807   if ((Align & 3) != 0)
5808     return SDValue();
5809
5810   // DWORD aligned
5811   MVT AVT = MVT::i32;
5812   if (Subtarget->is64Bit() && ((Align & 0x7) == 0))  // QWORD aligned
5813     AVT = MVT::i64;
5814
5815   unsigned UBytes = AVT.getSizeInBits() / 8;
5816   unsigned CountVal = SizeVal / UBytes;
5817   SDValue Count = DAG.getIntPtrConstant(CountVal);
5818   unsigned BytesLeft = SizeVal % UBytes;
5819
5820   SDValue InFlag(0, 0);
5821   Chain  = DAG.getCopyToReg(Chain, dl, Subtarget->is64Bit() ? X86::RCX :
5822                                                               X86::ECX,
5823                             Count, InFlag);
5824   InFlag = Chain.getValue(1);
5825   Chain  = DAG.getCopyToReg(Chain, dl, Subtarget->is64Bit() ? X86::RDI :
5826                                                              X86::EDI,
5827                             Dst, InFlag);
5828   InFlag = Chain.getValue(1);
5829   Chain  = DAG.getCopyToReg(Chain, dl, Subtarget->is64Bit() ? X86::RSI :
5830                                                               X86::ESI,
5831                             Src, InFlag);
5832   InFlag = Chain.getValue(1);
5833
5834   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
5835   SmallVector<SDValue, 8> Ops;
5836   Ops.push_back(Chain);
5837   Ops.push_back(DAG.getValueType(AVT));
5838   Ops.push_back(InFlag);
5839   SDValue RepMovs = DAG.getNode(X86ISD::REP_MOVS, dl, Tys, &Ops[0], Ops.size());
5840
5841   SmallVector<SDValue, 4> Results;
5842   Results.push_back(RepMovs);
5843   if (BytesLeft) {
5844     // Handle the last 1 - 7 bytes.
5845     unsigned Offset = SizeVal - BytesLeft;
5846     MVT DstVT = Dst.getValueType();
5847     MVT SrcVT = Src.getValueType();
5848     MVT SizeVT = Size.getValueType();
5849     Results.push_back(DAG.getMemcpy(Chain, dl,
5850                                     DAG.getNode(ISD::ADD, dl, DstVT, Dst,
5851                                                 DAG.getConstant(Offset, DstVT)),
5852                                     DAG.getNode(ISD::ADD, dl, SrcVT, Src,
5853                                                 DAG.getConstant(Offset, SrcVT)),
5854                                     DAG.getConstant(BytesLeft, SizeVT),
5855                                     Align, AlwaysInline,
5856                                     DstSV, DstSVOff + Offset,
5857                                     SrcSV, SrcSVOff + Offset));
5858   }
5859
5860   return DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
5861                      &Results[0], Results.size());
5862 }
5863
5864 SDValue X86TargetLowering::LowerVASTART(SDValue Op, SelectionDAG &DAG) {
5865   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
5866   DebugLoc dl = Op.getDebugLoc();
5867
5868   if (!Subtarget->is64Bit()) {
5869     // vastart just stores the address of the VarArgsFrameIndex slot into the
5870     // memory location argument.
5871     SDValue FR = DAG.getFrameIndex(VarArgsFrameIndex, getPointerTy());
5872     return DAG.getStore(Op.getOperand(0), dl, FR, Op.getOperand(1), SV, 0);
5873   }
5874
5875   // __va_list_tag:
5876   //   gp_offset         (0 - 6 * 8)
5877   //   fp_offset         (48 - 48 + 8 * 16)
5878   //   overflow_arg_area (point to parameters coming in memory).
5879   //   reg_save_area
5880   SmallVector<SDValue, 8> MemOps;
5881   SDValue FIN = Op.getOperand(1);
5882   // Store gp_offset
5883   SDValue Store = DAG.getStore(Op.getOperand(0), dl,
5884                                  DAG.getConstant(VarArgsGPOffset, MVT::i32),
5885                                  FIN, SV, 0);
5886   MemOps.push_back(Store);
5887
5888   // Store fp_offset
5889   FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(),
5890                     FIN, DAG.getIntPtrConstant(4));
5891   Store = DAG.getStore(Op.getOperand(0), dl,
5892                        DAG.getConstant(VarArgsFPOffset, MVT::i32),
5893                        FIN, SV, 0);
5894   MemOps.push_back(Store);
5895
5896   // Store ptr to overflow_arg_area
5897   FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(),
5898                     FIN, DAG.getIntPtrConstant(4));
5899   SDValue OVFIN = DAG.getFrameIndex(VarArgsFrameIndex, getPointerTy());
5900   Store = DAG.getStore(Op.getOperand(0), dl, OVFIN, FIN, SV, 0);
5901   MemOps.push_back(Store);
5902
5903   // Store ptr to reg_save_area.
5904   FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(),
5905                     FIN, DAG.getIntPtrConstant(8));
5906   SDValue RSFIN = DAG.getFrameIndex(RegSaveFrameIndex, getPointerTy());
5907   Store = DAG.getStore(Op.getOperand(0), dl, RSFIN, FIN, SV, 0);
5908   MemOps.push_back(Store);
5909   return DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
5910                      &MemOps[0], MemOps.size());
5911 }
5912
5913 SDValue X86TargetLowering::LowerVAARG(SDValue Op, SelectionDAG &DAG) {
5914   // X86-64 va_list is a struct { i32, i32, i8*, i8* }.
5915   assert(Subtarget->is64Bit() && "This code only handles 64-bit va_arg!");
5916   SDValue Chain = Op.getOperand(0);
5917   SDValue SrcPtr = Op.getOperand(1);
5918   SDValue SrcSV = Op.getOperand(2);
5919
5920   assert(0 && "VAArgInst is not yet implemented for x86-64!");
5921   abort();
5922   return SDValue();
5923 }
5924
5925 SDValue X86TargetLowering::LowerVACOPY(SDValue Op, SelectionDAG &DAG) {
5926   // X86-64 va_list is a struct { i32, i32, i8*, i8* }.
5927   assert(Subtarget->is64Bit() && "This code only handles 64-bit va_copy!");
5928   SDValue Chain = Op.getOperand(0);
5929   SDValue DstPtr = Op.getOperand(1);
5930   SDValue SrcPtr = Op.getOperand(2);
5931   const Value *DstSV = cast<SrcValueSDNode>(Op.getOperand(3))->getValue();
5932   const Value *SrcSV = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
5933   DebugLoc dl = Op.getDebugLoc();
5934
5935   return DAG.getMemcpy(Chain, dl, DstPtr, SrcPtr,
5936                        DAG.getIntPtrConstant(24), 8, false,
5937                        DstSV, 0, SrcSV, 0);
5938 }
5939
5940 SDValue
5941 X86TargetLowering::LowerINTRINSIC_WO_CHAIN(SDValue Op, SelectionDAG &DAG) {
5942   DebugLoc dl = Op.getDebugLoc();
5943   unsigned IntNo = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
5944   switch (IntNo) {
5945   default: return SDValue();    // Don't custom lower most intrinsics.
5946   // Comparison intrinsics.
5947   case Intrinsic::x86_sse_comieq_ss:
5948   case Intrinsic::x86_sse_comilt_ss:
5949   case Intrinsic::x86_sse_comile_ss:
5950   case Intrinsic::x86_sse_comigt_ss:
5951   case Intrinsic::x86_sse_comige_ss:
5952   case Intrinsic::x86_sse_comineq_ss:
5953   case Intrinsic::x86_sse_ucomieq_ss:
5954   case Intrinsic::x86_sse_ucomilt_ss:
5955   case Intrinsic::x86_sse_ucomile_ss:
5956   case Intrinsic::x86_sse_ucomigt_ss:
5957   case Intrinsic::x86_sse_ucomige_ss:
5958   case Intrinsic::x86_sse_ucomineq_ss:
5959   case Intrinsic::x86_sse2_comieq_sd:
5960   case Intrinsic::x86_sse2_comilt_sd:
5961   case Intrinsic::x86_sse2_comile_sd:
5962   case Intrinsic::x86_sse2_comigt_sd:
5963   case Intrinsic::x86_sse2_comige_sd:
5964   case Intrinsic::x86_sse2_comineq_sd:
5965   case Intrinsic::x86_sse2_ucomieq_sd:
5966   case Intrinsic::x86_sse2_ucomilt_sd:
5967   case Intrinsic::x86_sse2_ucomile_sd:
5968   case Intrinsic::x86_sse2_ucomigt_sd:
5969   case Intrinsic::x86_sse2_ucomige_sd:
5970   case Intrinsic::x86_sse2_ucomineq_sd: {
5971     unsigned Opc = 0;
5972     ISD::CondCode CC = ISD::SETCC_INVALID;
5973     switch (IntNo) {
5974     default: break;
5975     case Intrinsic::x86_sse_comieq_ss:
5976     case Intrinsic::x86_sse2_comieq_sd:
5977       Opc = X86ISD::COMI;
5978       CC = ISD::SETEQ;
5979       break;
5980     case Intrinsic::x86_sse_comilt_ss:
5981     case Intrinsic::x86_sse2_comilt_sd:
5982       Opc = X86ISD::COMI;
5983       CC = ISD::SETLT;
5984       break;
5985     case Intrinsic::x86_sse_comile_ss:
5986     case Intrinsic::x86_sse2_comile_sd:
5987       Opc = X86ISD::COMI;
5988       CC = ISD::SETLE;
5989       break;
5990     case Intrinsic::x86_sse_comigt_ss:
5991     case Intrinsic::x86_sse2_comigt_sd:
5992       Opc = X86ISD::COMI;
5993       CC = ISD::SETGT;
5994       break;
5995     case Intrinsic::x86_sse_comige_ss:
5996     case Intrinsic::x86_sse2_comige_sd:
5997       Opc = X86ISD::COMI;
5998       CC = ISD::SETGE;
5999       break;
6000     case Intrinsic::x86_sse_comineq_ss:
6001     case Intrinsic::x86_sse2_comineq_sd:
6002       Opc = X86ISD::COMI;
6003       CC = ISD::SETNE;
6004       break;
6005     case Intrinsic::x86_sse_ucomieq_ss:
6006     case Intrinsic::x86_sse2_ucomieq_sd:
6007       Opc = X86ISD::UCOMI;
6008       CC = ISD::SETEQ;
6009       break;
6010     case Intrinsic::x86_sse_ucomilt_ss:
6011     case Intrinsic::x86_sse2_ucomilt_sd:
6012       Opc = X86ISD::UCOMI;
6013       CC = ISD::SETLT;
6014       break;
6015     case Intrinsic::x86_sse_ucomile_ss:
6016     case Intrinsic::x86_sse2_ucomile_sd:
6017       Opc = X86ISD::UCOMI;
6018       CC = ISD::SETLE;
6019       break;
6020     case Intrinsic::x86_sse_ucomigt_ss:
6021     case Intrinsic::x86_sse2_ucomigt_sd:
6022       Opc = X86ISD::UCOMI;
6023       CC = ISD::SETGT;
6024       break;
6025     case Intrinsic::x86_sse_ucomige_ss:
6026     case Intrinsic::x86_sse2_ucomige_sd:
6027       Opc = X86ISD::UCOMI;
6028       CC = ISD::SETGE;
6029       break;
6030     case Intrinsic::x86_sse_ucomineq_ss:
6031     case Intrinsic::x86_sse2_ucomineq_sd:
6032       Opc = X86ISD::UCOMI;
6033       CC = ISD::SETNE;
6034       break;
6035     }
6036
6037     SDValue LHS = Op.getOperand(1);
6038     SDValue RHS = Op.getOperand(2);
6039     unsigned X86CC = TranslateX86CC(CC, true, LHS, RHS, DAG);
6040     SDValue Cond = DAG.getNode(Opc, dl, MVT::i32, LHS, RHS);
6041     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
6042                                 DAG.getConstant(X86CC, MVT::i8), Cond);
6043     return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
6044   }
6045
6046   // Fix vector shift instructions where the last operand is a non-immediate
6047   // i32 value.
6048   case Intrinsic::x86_sse2_pslli_w:
6049   case Intrinsic::x86_sse2_pslli_d:
6050   case Intrinsic::x86_sse2_pslli_q:
6051   case Intrinsic::x86_sse2_psrli_w:
6052   case Intrinsic::x86_sse2_psrli_d:
6053   case Intrinsic::x86_sse2_psrli_q:
6054   case Intrinsic::x86_sse2_psrai_w:
6055   case Intrinsic::x86_sse2_psrai_d:
6056   case Intrinsic::x86_mmx_pslli_w:
6057   case Intrinsic::x86_mmx_pslli_d:
6058   case Intrinsic::x86_mmx_pslli_q:
6059   case Intrinsic::x86_mmx_psrli_w:
6060   case Intrinsic::x86_mmx_psrli_d:
6061   case Intrinsic::x86_mmx_psrli_q:
6062   case Intrinsic::x86_mmx_psrai_w:
6063   case Intrinsic::x86_mmx_psrai_d: {
6064     SDValue ShAmt = Op.getOperand(2);
6065     if (isa<ConstantSDNode>(ShAmt))
6066       return SDValue();
6067
6068     unsigned NewIntNo = 0;
6069     MVT ShAmtVT = MVT::v4i32;
6070     switch (IntNo) {
6071     case Intrinsic::x86_sse2_pslli_w:
6072       NewIntNo = Intrinsic::x86_sse2_psll_w;
6073       break;
6074     case Intrinsic::x86_sse2_pslli_d:
6075       NewIntNo = Intrinsic::x86_sse2_psll_d;
6076       break;
6077     case Intrinsic::x86_sse2_pslli_q:
6078       NewIntNo = Intrinsic::x86_sse2_psll_q;
6079       break;
6080     case Intrinsic::x86_sse2_psrli_w:
6081       NewIntNo = Intrinsic::x86_sse2_psrl_w;
6082       break;
6083     case Intrinsic::x86_sse2_psrli_d:
6084       NewIntNo = Intrinsic::x86_sse2_psrl_d;
6085       break;
6086     case Intrinsic::x86_sse2_psrli_q:
6087       NewIntNo = Intrinsic::x86_sse2_psrl_q;
6088       break;
6089     case Intrinsic::x86_sse2_psrai_w:
6090       NewIntNo = Intrinsic::x86_sse2_psra_w;
6091       break;
6092     case Intrinsic::x86_sse2_psrai_d:
6093       NewIntNo = Intrinsic::x86_sse2_psra_d;
6094       break;
6095     default: {
6096       ShAmtVT = MVT::v2i32;
6097       switch (IntNo) {
6098       case Intrinsic::x86_mmx_pslli_w:
6099         NewIntNo = Intrinsic::x86_mmx_psll_w;
6100         break;
6101       case Intrinsic::x86_mmx_pslli_d:
6102         NewIntNo = Intrinsic::x86_mmx_psll_d;
6103         break;
6104       case Intrinsic::x86_mmx_pslli_q:
6105         NewIntNo = Intrinsic::x86_mmx_psll_q;
6106         break;
6107       case Intrinsic::x86_mmx_psrli_w:
6108         NewIntNo = Intrinsic::x86_mmx_psrl_w;
6109         break;
6110       case Intrinsic::x86_mmx_psrli_d:
6111         NewIntNo = Intrinsic::x86_mmx_psrl_d;
6112         break;
6113       case Intrinsic::x86_mmx_psrli_q:
6114         NewIntNo = Intrinsic::x86_mmx_psrl_q;
6115         break;
6116       case Intrinsic::x86_mmx_psrai_w:
6117         NewIntNo = Intrinsic::x86_mmx_psra_w;
6118         break;
6119       case Intrinsic::x86_mmx_psrai_d:
6120         NewIntNo = Intrinsic::x86_mmx_psra_d;
6121         break;
6122       default: abort();  // Can't reach here.
6123       }
6124       break;
6125     }
6126     }
6127     MVT VT = Op.getValueType();
6128     ShAmt = DAG.getNode(ISD::BIT_CONVERT, dl, VT,
6129                         DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, ShAmtVT, ShAmt));
6130     return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
6131                        DAG.getConstant(NewIntNo, MVT::i32),
6132                        Op.getOperand(1), ShAmt);
6133   }
6134   }
6135 }
6136
6137 SDValue X86TargetLowering::LowerRETURNADDR(SDValue Op, SelectionDAG &DAG) {
6138   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
6139   DebugLoc dl = Op.getDebugLoc();
6140
6141   if (Depth > 0) {
6142     SDValue FrameAddr = LowerFRAMEADDR(Op, DAG);
6143     SDValue Offset =
6144       DAG.getConstant(TD->getPointerSize(),
6145                       Subtarget->is64Bit() ? MVT::i64 : MVT::i32);
6146     return DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(),
6147                        DAG.getNode(ISD::ADD, dl, getPointerTy(),
6148                                    FrameAddr, Offset),
6149                        NULL, 0);
6150   }
6151
6152   // Just load the return address.
6153   SDValue RetAddrFI = getReturnAddressFrameIndex(DAG);
6154   return DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(),
6155                      RetAddrFI, NULL, 0);
6156 }
6157
6158 SDValue X86TargetLowering::LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) {
6159   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
6160   MFI->setFrameAddressIsTaken(true);
6161   MVT VT = Op.getValueType();
6162   DebugLoc dl = Op.getDebugLoc();  // FIXME probably not meaningful
6163   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
6164   unsigned FrameReg = Subtarget->is64Bit() ? X86::RBP : X86::EBP;
6165   SDValue FrameAddr = DAG.getCopyFromReg(DAG.getEntryNode(), dl, FrameReg, VT);
6166   while (Depth--)
6167     FrameAddr = DAG.getLoad(VT, dl, DAG.getEntryNode(), FrameAddr, NULL, 0);
6168   return FrameAddr;
6169 }
6170
6171 SDValue X86TargetLowering::LowerFRAME_TO_ARGS_OFFSET(SDValue Op,
6172                                                      SelectionDAG &DAG) {
6173   return DAG.getIntPtrConstant(2*TD->getPointerSize());
6174 }
6175
6176 SDValue X86TargetLowering::LowerEH_RETURN(SDValue Op, SelectionDAG &DAG)
6177 {
6178   MachineFunction &MF = DAG.getMachineFunction();
6179   SDValue Chain     = Op.getOperand(0);
6180   SDValue Offset    = Op.getOperand(1);
6181   SDValue Handler   = Op.getOperand(2);
6182   DebugLoc dl       = Op.getDebugLoc();
6183
6184   SDValue Frame = DAG.getRegister(Subtarget->is64Bit() ? X86::RBP : X86::EBP,
6185                                   getPointerTy());
6186   unsigned StoreAddrReg = (Subtarget->is64Bit() ? X86::RCX : X86::ECX);
6187
6188   SDValue StoreAddr = DAG.getNode(ISD::SUB, dl, getPointerTy(), Frame,
6189                                   DAG.getIntPtrConstant(-TD->getPointerSize()));
6190   StoreAddr = DAG.getNode(ISD::ADD, dl, getPointerTy(), StoreAddr, Offset);
6191   Chain = DAG.getStore(Chain, dl, Handler, StoreAddr, NULL, 0);
6192   Chain = DAG.getCopyToReg(Chain, dl, StoreAddrReg, StoreAddr);
6193   MF.getRegInfo().addLiveOut(StoreAddrReg);
6194
6195   return DAG.getNode(X86ISD::EH_RETURN, dl,
6196                      MVT::Other,
6197                      Chain, DAG.getRegister(StoreAddrReg, getPointerTy()));
6198 }
6199
6200 SDValue X86TargetLowering::LowerTRAMPOLINE(SDValue Op,
6201                                              SelectionDAG &DAG) {
6202   SDValue Root = Op.getOperand(0);
6203   SDValue Trmp = Op.getOperand(1); // trampoline
6204   SDValue FPtr = Op.getOperand(2); // nested function
6205   SDValue Nest = Op.getOperand(3); // 'nest' parameter value
6206   DebugLoc dl  = Op.getDebugLoc();
6207
6208   const Value *TrmpAddr = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
6209
6210   const X86InstrInfo *TII =
6211     ((X86TargetMachine&)getTargetMachine()).getInstrInfo();
6212
6213   if (Subtarget->is64Bit()) {
6214     SDValue OutChains[6];
6215
6216     // Large code-model.
6217
6218     const unsigned char JMP64r  = TII->getBaseOpcodeFor(X86::JMP64r);
6219     const unsigned char MOV64ri = TII->getBaseOpcodeFor(X86::MOV64ri);
6220
6221     const unsigned char N86R10 = RegInfo->getX86RegNum(X86::R10);
6222     const unsigned char N86R11 = RegInfo->getX86RegNum(X86::R11);
6223
6224     const unsigned char REX_WB = 0x40 | 0x08 | 0x01; // REX prefix
6225
6226     // Load the pointer to the nested function into R11.
6227     unsigned OpCode = ((MOV64ri | N86R11) << 8) | REX_WB; // movabsq r11
6228     SDValue Addr = Trmp;
6229     OutChains[0] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, MVT::i16),
6230                                 Addr, TrmpAddr, 0);
6231
6232     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
6233                        DAG.getConstant(2, MVT::i64));
6234     OutChains[1] = DAG.getStore(Root, dl, FPtr, Addr, TrmpAddr, 2, false, 2);
6235
6236     // Load the 'nest' parameter value into R10.
6237     // R10 is specified in X86CallingConv.td
6238     OpCode = ((MOV64ri | N86R10) << 8) | REX_WB; // movabsq r10
6239     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
6240                        DAG.getConstant(10, MVT::i64));
6241     OutChains[2] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, MVT::i16),
6242                                 Addr, TrmpAddr, 10);
6243
6244     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
6245                        DAG.getConstant(12, MVT::i64));
6246     OutChains[3] = DAG.getStore(Root, dl, Nest, Addr, TrmpAddr, 12, false, 2);
6247
6248     // Jump to the nested function.
6249     OpCode = (JMP64r << 8) | REX_WB; // jmpq *...
6250     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
6251                        DAG.getConstant(20, MVT::i64));
6252     OutChains[4] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, MVT::i16),
6253                                 Addr, TrmpAddr, 20);
6254
6255     unsigned char ModRM = N86R11 | (4 << 3) | (3 << 6); // ...r11
6256     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
6257                        DAG.getConstant(22, MVT::i64));
6258     OutChains[5] = DAG.getStore(Root, dl, DAG.getConstant(ModRM, MVT::i8), Addr,
6259                                 TrmpAddr, 22);
6260
6261     SDValue Ops[] =
6262       { Trmp, DAG.getNode(ISD::TokenFactor, dl, MVT::Other, OutChains, 6) };
6263     return DAG.getMergeValues(Ops, 2, dl);
6264   } else {
6265     const Function *Func =
6266       cast<Function>(cast<SrcValueSDNode>(Op.getOperand(5))->getValue());
6267     unsigned CC = Func->getCallingConv();
6268     unsigned NestReg;
6269
6270     switch (CC) {
6271     default:
6272       assert(0 && "Unsupported calling convention");
6273     case CallingConv::C:
6274     case CallingConv::X86_StdCall: {
6275       // Pass 'nest' parameter in ECX.
6276       // Must be kept in sync with X86CallingConv.td
6277       NestReg = X86::ECX;
6278
6279       // Check that ECX wasn't needed by an 'inreg' parameter.
6280       const FunctionType *FTy = Func->getFunctionType();
6281       const AttrListPtr &Attrs = Func->getAttributes();
6282
6283       if (!Attrs.isEmpty() && !Func->isVarArg()) {
6284         unsigned InRegCount = 0;
6285         unsigned Idx = 1;
6286
6287         for (FunctionType::param_iterator I = FTy->param_begin(),
6288              E = FTy->param_end(); I != E; ++I, ++Idx)
6289           if (Attrs.paramHasAttr(Idx, Attribute::InReg))
6290             // FIXME: should only count parameters that are lowered to integers.
6291             InRegCount += (TD->getTypeSizeInBits(*I) + 31) / 32;
6292
6293         if (InRegCount > 2) {
6294           cerr << "Nest register in use - reduce number of inreg parameters!\n";
6295           abort();
6296         }
6297       }
6298       break;
6299     }
6300     case CallingConv::X86_FastCall:
6301     case CallingConv::Fast:
6302       // Pass 'nest' parameter in EAX.
6303       // Must be kept in sync with X86CallingConv.td
6304       NestReg = X86::EAX;
6305       break;
6306     }
6307
6308     SDValue OutChains[4];
6309     SDValue Addr, Disp;
6310
6311     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
6312                        DAG.getConstant(10, MVT::i32));
6313     Disp = DAG.getNode(ISD::SUB, dl, MVT::i32, FPtr, Addr);
6314
6315     const unsigned char MOV32ri = TII->getBaseOpcodeFor(X86::MOV32ri);
6316     const unsigned char N86Reg = RegInfo->getX86RegNum(NestReg);
6317     OutChains[0] = DAG.getStore(Root, dl,
6318                                 DAG.getConstant(MOV32ri|N86Reg, MVT::i8),
6319                                 Trmp, TrmpAddr, 0);
6320
6321     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
6322                        DAG.getConstant(1, MVT::i32));
6323     OutChains[1] = DAG.getStore(Root, dl, Nest, Addr, TrmpAddr, 1, false, 1);
6324
6325     const unsigned char JMP = TII->getBaseOpcodeFor(X86::JMP);
6326     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
6327                        DAG.getConstant(5, MVT::i32));
6328     OutChains[2] = DAG.getStore(Root, dl, DAG.getConstant(JMP, MVT::i8), Addr,
6329                                 TrmpAddr, 5, false, 1);
6330
6331     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
6332                        DAG.getConstant(6, MVT::i32));
6333     OutChains[3] = DAG.getStore(Root, dl, Disp, Addr, TrmpAddr, 6, false, 1);
6334
6335     SDValue Ops[] =
6336       { Trmp, DAG.getNode(ISD::TokenFactor, dl, MVT::Other, OutChains, 4) };
6337     return DAG.getMergeValues(Ops, 2, dl);
6338   }
6339 }
6340
6341 SDValue X86TargetLowering::LowerFLT_ROUNDS_(SDValue Op, SelectionDAG &DAG) {
6342   /*
6343    The rounding mode is in bits 11:10 of FPSR, and has the following
6344    settings:
6345      00 Round to nearest
6346      01 Round to -inf
6347      10 Round to +inf
6348      11 Round to 0
6349
6350   FLT_ROUNDS, on the other hand, expects the following:
6351     -1 Undefined
6352      0 Round to 0
6353      1 Round to nearest
6354      2 Round to +inf
6355      3 Round to -inf
6356
6357   To perform the conversion, we do:
6358     (((((FPSR & 0x800) >> 11) | ((FPSR & 0x400) >> 9)) + 1) & 3)
6359   */
6360
6361   MachineFunction &MF = DAG.getMachineFunction();
6362   const TargetMachine &TM = MF.getTarget();
6363   const TargetFrameInfo &TFI = *TM.getFrameInfo();
6364   unsigned StackAlignment = TFI.getStackAlignment();
6365   MVT VT = Op.getValueType();
6366   DebugLoc dl = Op.getDebugLoc();
6367
6368   // Save FP Control Word to stack slot
6369   int SSFI = MF.getFrameInfo()->CreateStackObject(2, StackAlignment);
6370   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
6371
6372   SDValue Chain = DAG.getNode(X86ISD::FNSTCW16m, dl, MVT::Other,
6373                               DAG.getEntryNode(), StackSlot);
6374
6375   // Load FP Control Word from stack slot
6376   SDValue CWD = DAG.getLoad(MVT::i16, dl, Chain, StackSlot, NULL, 0);
6377
6378   // Transform as necessary
6379   SDValue CWD1 =
6380     DAG.getNode(ISD::SRL, dl, MVT::i16,
6381                 DAG.getNode(ISD::AND, dl, MVT::i16,
6382                             CWD, DAG.getConstant(0x800, MVT::i16)),
6383                 DAG.getConstant(11, MVT::i8));
6384   SDValue CWD2 =
6385     DAG.getNode(ISD::SRL, dl, MVT::i16,
6386                 DAG.getNode(ISD::AND, dl, MVT::i16,
6387                             CWD, DAG.getConstant(0x400, MVT::i16)),
6388                 DAG.getConstant(9, MVT::i8));
6389
6390   SDValue RetVal =
6391     DAG.getNode(ISD::AND, dl, MVT::i16,
6392                 DAG.getNode(ISD::ADD, dl, MVT::i16,
6393                             DAG.getNode(ISD::OR, dl, MVT::i16, CWD1, CWD2),
6394                             DAG.getConstant(1, MVT::i16)),
6395                 DAG.getConstant(3, MVT::i16));
6396
6397
6398   return DAG.getNode((VT.getSizeInBits() < 16 ?
6399                       ISD::TRUNCATE : ISD::ZERO_EXTEND), dl, VT, RetVal);
6400 }
6401
6402 SDValue X86TargetLowering::LowerCTLZ(SDValue Op, SelectionDAG &DAG) {
6403   MVT VT = Op.getValueType();
6404   MVT OpVT = VT;
6405   unsigned NumBits = VT.getSizeInBits();
6406   DebugLoc dl = Op.getDebugLoc();
6407
6408   Op = Op.getOperand(0);
6409   if (VT == MVT::i8) {
6410     // Zero extend to i32 since there is not an i8 bsr.
6411     OpVT = MVT::i32;
6412     Op = DAG.getNode(ISD::ZERO_EXTEND, dl, OpVT, Op);
6413   }
6414
6415   // Issue a bsr (scan bits in reverse) which also sets EFLAGS.
6416   SDVTList VTs = DAG.getVTList(OpVT, MVT::i32);
6417   Op = DAG.getNode(X86ISD::BSR, dl, VTs, Op);
6418
6419   // If src is zero (i.e. bsr sets ZF), returns NumBits.
6420   SmallVector<SDValue, 4> Ops;
6421   Ops.push_back(Op);
6422   Ops.push_back(DAG.getConstant(NumBits+NumBits-1, OpVT));
6423   Ops.push_back(DAG.getConstant(X86::COND_E, MVT::i8));
6424   Ops.push_back(Op.getValue(1));
6425   Op = DAG.getNode(X86ISD::CMOV, dl, OpVT, &Ops[0], 4);
6426
6427   // Finally xor with NumBits-1.
6428   Op = DAG.getNode(ISD::XOR, dl, OpVT, Op, DAG.getConstant(NumBits-1, OpVT));
6429
6430   if (VT == MVT::i8)
6431     Op = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op);
6432   return Op;
6433 }
6434
6435 SDValue X86TargetLowering::LowerCTTZ(SDValue Op, SelectionDAG &DAG) {
6436   MVT VT = Op.getValueType();
6437   MVT OpVT = VT;
6438   unsigned NumBits = VT.getSizeInBits();
6439   DebugLoc dl = Op.getDebugLoc();
6440
6441   Op = Op.getOperand(0);
6442   if (VT == MVT::i8) {
6443     OpVT = MVT::i32;
6444     Op = DAG.getNode(ISD::ZERO_EXTEND, dl, OpVT, Op);
6445   }
6446
6447   // Issue a bsf (scan bits forward) which also sets EFLAGS.
6448   SDVTList VTs = DAG.getVTList(OpVT, MVT::i32);
6449   Op = DAG.getNode(X86ISD::BSF, dl, VTs, Op);
6450
6451   // If src is zero (i.e. bsf sets ZF), returns NumBits.
6452   SmallVector<SDValue, 4> Ops;
6453   Ops.push_back(Op);
6454   Ops.push_back(DAG.getConstant(NumBits, OpVT));
6455   Ops.push_back(DAG.getConstant(X86::COND_E, MVT::i8));
6456   Ops.push_back(Op.getValue(1));
6457   Op = DAG.getNode(X86ISD::CMOV, dl, OpVT, &Ops[0], 4);
6458
6459   if (VT == MVT::i8)
6460     Op = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op);
6461   return Op;
6462 }
6463
6464 SDValue X86TargetLowering::LowerMUL_V2I64(SDValue Op, SelectionDAG &DAG) {
6465   MVT VT = Op.getValueType();
6466   assert(VT == MVT::v2i64 && "Only know how to lower V2I64 multiply");
6467   DebugLoc dl = Op.getDebugLoc();
6468
6469   //  ulong2 Ahi = __builtin_ia32_psrlqi128( a, 32);
6470   //  ulong2 Bhi = __builtin_ia32_psrlqi128( b, 32);
6471   //  ulong2 AloBlo = __builtin_ia32_pmuludq128( a, b );
6472   //  ulong2 AloBhi = __builtin_ia32_pmuludq128( a, Bhi );
6473   //  ulong2 AhiBlo = __builtin_ia32_pmuludq128( Ahi, b );
6474   //
6475   //  AloBhi = __builtin_ia32_psllqi128( AloBhi, 32 );
6476   //  AhiBlo = __builtin_ia32_psllqi128( AhiBlo, 32 );
6477   //  return AloBlo + AloBhi + AhiBlo;
6478
6479   SDValue A = Op.getOperand(0);
6480   SDValue B = Op.getOperand(1);
6481
6482   SDValue Ahi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
6483                        DAG.getConstant(Intrinsic::x86_sse2_psrli_q, MVT::i32),
6484                        A, DAG.getConstant(32, MVT::i32));
6485   SDValue Bhi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
6486                        DAG.getConstant(Intrinsic::x86_sse2_psrli_q, MVT::i32),
6487                        B, DAG.getConstant(32, MVT::i32));
6488   SDValue AloBlo = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
6489                        DAG.getConstant(Intrinsic::x86_sse2_pmulu_dq, MVT::i32),
6490                        A, B);
6491   SDValue AloBhi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
6492                        DAG.getConstant(Intrinsic::x86_sse2_pmulu_dq, MVT::i32),
6493                        A, Bhi);
6494   SDValue AhiBlo = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
6495                        DAG.getConstant(Intrinsic::x86_sse2_pmulu_dq, MVT::i32),
6496                        Ahi, B);
6497   AloBhi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
6498                        DAG.getConstant(Intrinsic::x86_sse2_pslli_q, MVT::i32),
6499                        AloBhi, DAG.getConstant(32, MVT::i32));
6500   AhiBlo = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
6501                        DAG.getConstant(Intrinsic::x86_sse2_pslli_q, MVT::i32),
6502                        AhiBlo, DAG.getConstant(32, MVT::i32));
6503   SDValue Res = DAG.getNode(ISD::ADD, dl, VT, AloBlo, AloBhi);
6504   Res = DAG.getNode(ISD::ADD, dl, VT, Res, AhiBlo);
6505   return Res;
6506 }
6507
6508
6509 SDValue X86TargetLowering::LowerXALUO(SDValue Op, SelectionDAG &DAG) {
6510   // Lower the "add/sub/mul with overflow" instruction into a regular ins plus
6511   // a "setcc" instruction that checks the overflow flag. The "brcond" lowering
6512   // looks for this combo and may remove the "setcc" instruction if the "setcc"
6513   // has only one use.
6514   SDNode *N = Op.getNode();
6515   SDValue LHS = N->getOperand(0);
6516   SDValue RHS = N->getOperand(1);
6517   unsigned BaseOp = 0;
6518   unsigned Cond = 0;
6519   DebugLoc dl = Op.getDebugLoc();
6520
6521   switch (Op.getOpcode()) {
6522   default: assert(0 && "Unknown ovf instruction!");
6523   case ISD::SADDO:
6524     // A subtract of one will be selected as a INC. Note that INC doesn't
6525     // set CF, so we can't do this for UADDO.
6526     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op))
6527       if (C->getAPIntValue() == 1) {
6528         BaseOp = X86ISD::INC;
6529         Cond = X86::COND_O;
6530         break;
6531       }
6532     BaseOp = X86ISD::ADD;
6533     Cond = X86::COND_O;
6534     break;
6535   case ISD::UADDO:
6536     BaseOp = X86ISD::ADD;
6537     Cond = X86::COND_B;
6538     break;
6539   case ISD::SSUBO:
6540     // A subtract of one will be selected as a DEC. Note that DEC doesn't
6541     // set CF, so we can't do this for USUBO.
6542     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op))
6543       if (C->getAPIntValue() == 1) {
6544         BaseOp = X86ISD::DEC;
6545         Cond = X86::COND_O;
6546         break;
6547       }
6548     BaseOp = X86ISD::SUB;
6549     Cond = X86::COND_O;
6550     break;
6551   case ISD::USUBO:
6552     BaseOp = X86ISD::SUB;
6553     Cond = X86::COND_B;
6554     break;
6555   case ISD::SMULO:
6556     BaseOp = X86ISD::SMUL;
6557     Cond = X86::COND_O;
6558     break;
6559   case ISD::UMULO:
6560     BaseOp = X86ISD::UMUL;
6561     Cond = X86::COND_B;
6562     break;
6563   }
6564
6565   // Also sets EFLAGS.
6566   SDVTList VTs = DAG.getVTList(N->getValueType(0), MVT::i32);
6567   SDValue Sum = DAG.getNode(BaseOp, dl, VTs, LHS, RHS);
6568
6569   SDValue SetCC =
6570     DAG.getNode(X86ISD::SETCC, dl, N->getValueType(1),
6571                 DAG.getConstant(Cond, MVT::i32), SDValue(Sum.getNode(), 1));
6572
6573   DAG.ReplaceAllUsesOfValueWith(SDValue(N, 1), SetCC);
6574   return Sum;
6575 }
6576
6577 SDValue X86TargetLowering::LowerCMP_SWAP(SDValue Op, SelectionDAG &DAG) {
6578   MVT T = Op.getValueType();
6579   DebugLoc dl = Op.getDebugLoc();
6580   unsigned Reg = 0;
6581   unsigned size = 0;
6582   switch(T.getSimpleVT()) {
6583   default:
6584     assert(false && "Invalid value type!");
6585   case MVT::i8:  Reg = X86::AL;  size = 1; break;
6586   case MVT::i16: Reg = X86::AX;  size = 2; break;
6587   case MVT::i32: Reg = X86::EAX; size = 4; break;
6588   case MVT::i64:
6589     assert(Subtarget->is64Bit() && "Node not type legal!");
6590     Reg = X86::RAX; size = 8;
6591     break;
6592   }
6593   SDValue cpIn = DAG.getCopyToReg(Op.getOperand(0), dl, Reg,
6594                                     Op.getOperand(2), SDValue());
6595   SDValue Ops[] = { cpIn.getValue(0),
6596                     Op.getOperand(1),
6597                     Op.getOperand(3),
6598                     DAG.getTargetConstant(size, MVT::i8),
6599                     cpIn.getValue(1) };
6600   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
6601   SDValue Result = DAG.getNode(X86ISD::LCMPXCHG_DAG, dl, Tys, Ops, 5);
6602   SDValue cpOut =
6603     DAG.getCopyFromReg(Result.getValue(0), dl, Reg, T, Result.getValue(1));
6604   return cpOut;
6605 }
6606
6607 SDValue X86TargetLowering::LowerREADCYCLECOUNTER(SDValue Op,
6608                                                  SelectionDAG &DAG) {
6609   assert(Subtarget->is64Bit() && "Result not type legalized?");
6610   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
6611   SDValue TheChain = Op.getOperand(0);
6612   DebugLoc dl = Op.getDebugLoc();
6613   SDValue rd = DAG.getNode(X86ISD::RDTSC_DAG, dl, Tys, &TheChain, 1);
6614   SDValue rax = DAG.getCopyFromReg(rd, dl, X86::RAX, MVT::i64, rd.getValue(1));
6615   SDValue rdx = DAG.getCopyFromReg(rax.getValue(1), dl, X86::RDX, MVT::i64,
6616                                    rax.getValue(2));
6617   SDValue Tmp = DAG.getNode(ISD::SHL, dl, MVT::i64, rdx,
6618                             DAG.getConstant(32, MVT::i8));
6619   SDValue Ops[] = {
6620     DAG.getNode(ISD::OR, dl, MVT::i64, rax, Tmp),
6621     rdx.getValue(1)
6622   };
6623   return DAG.getMergeValues(Ops, 2, dl);
6624 }
6625
6626 SDValue X86TargetLowering::LowerLOAD_SUB(SDValue Op, SelectionDAG &DAG) {
6627   SDNode *Node = Op.getNode();
6628   DebugLoc dl = Node->getDebugLoc();
6629   MVT T = Node->getValueType(0);
6630   SDValue negOp = DAG.getNode(ISD::SUB, dl, T,
6631                               DAG.getConstant(0, T), Node->getOperand(2));
6632   return DAG.getAtomic(ISD::ATOMIC_LOAD_ADD, dl,
6633                        cast<AtomicSDNode>(Node)->getMemoryVT(),
6634                        Node->getOperand(0),
6635                        Node->getOperand(1), negOp,
6636                        cast<AtomicSDNode>(Node)->getSrcValue(),
6637                        cast<AtomicSDNode>(Node)->getAlignment());
6638 }
6639
6640 /// LowerOperation - Provide custom lowering hooks for some operations.
6641 ///
6642 SDValue X86TargetLowering::LowerOperation(SDValue Op, SelectionDAG &DAG) {
6643   switch (Op.getOpcode()) {
6644   default: assert(0 && "Should not custom lower this!");
6645   case ISD::ATOMIC_CMP_SWAP:    return LowerCMP_SWAP(Op,DAG);
6646   case ISD::ATOMIC_LOAD_SUB:    return LowerLOAD_SUB(Op,DAG);
6647   case ISD::BUILD_VECTOR:       return LowerBUILD_VECTOR(Op, DAG);
6648   case ISD::VECTOR_SHUFFLE:     return LowerVECTOR_SHUFFLE(Op, DAG);
6649   case ISD::EXTRACT_VECTOR_ELT: return LowerEXTRACT_VECTOR_ELT(Op, DAG);
6650   case ISD::INSERT_VECTOR_ELT:  return LowerINSERT_VECTOR_ELT(Op, DAG);
6651   case ISD::SCALAR_TO_VECTOR:   return LowerSCALAR_TO_VECTOR(Op, DAG);
6652   case ISD::ConstantPool:       return LowerConstantPool(Op, DAG);
6653   case ISD::GlobalAddress:      return LowerGlobalAddress(Op, DAG);
6654   case ISD::GlobalTLSAddress:   return LowerGlobalTLSAddress(Op, DAG);
6655   case ISD::ExternalSymbol:     return LowerExternalSymbol(Op, DAG);
6656   case ISD::SHL_PARTS:
6657   case ISD::SRA_PARTS:
6658   case ISD::SRL_PARTS:          return LowerShift(Op, DAG);
6659   case ISD::SINT_TO_FP:         return LowerSINT_TO_FP(Op, DAG);
6660   case ISD::UINT_TO_FP:         return LowerUINT_TO_FP(Op, DAG);
6661   case ISD::FP_TO_SINT:         return LowerFP_TO_SINT(Op, DAG);
6662   case ISD::FP_TO_UINT:         return LowerFP_TO_UINT(Op, DAG);
6663   case ISD::FABS:               return LowerFABS(Op, DAG);
6664   case ISD::FNEG:               return LowerFNEG(Op, DAG);
6665   case ISD::FCOPYSIGN:          return LowerFCOPYSIGN(Op, DAG);
6666   case ISD::SETCC:              return LowerSETCC(Op, DAG);
6667   case ISD::VSETCC:             return LowerVSETCC(Op, DAG);
6668   case ISD::SELECT:             return LowerSELECT(Op, DAG);
6669   case ISD::BRCOND:             return LowerBRCOND(Op, DAG);
6670   case ISD::JumpTable:          return LowerJumpTable(Op, DAG);
6671   case ISD::CALL:               return LowerCALL(Op, DAG);
6672   case ISD::RET:                return LowerRET(Op, DAG);
6673   case ISD::FORMAL_ARGUMENTS:   return LowerFORMAL_ARGUMENTS(Op, DAG);
6674   case ISD::VASTART:            return LowerVASTART(Op, DAG);
6675   case ISD::VAARG:              return LowerVAARG(Op, DAG);
6676   case ISD::VACOPY:             return LowerVACOPY(Op, DAG);
6677   case ISD::INTRINSIC_WO_CHAIN: return LowerINTRINSIC_WO_CHAIN(Op, DAG);
6678   case ISD::RETURNADDR:         return LowerRETURNADDR(Op, DAG);
6679   case ISD::FRAMEADDR:          return LowerFRAMEADDR(Op, DAG);
6680   case ISD::FRAME_TO_ARGS_OFFSET:
6681                                 return LowerFRAME_TO_ARGS_OFFSET(Op, DAG);
6682   case ISD::DYNAMIC_STACKALLOC: return LowerDYNAMIC_STACKALLOC(Op, DAG);
6683   case ISD::EH_RETURN:          return LowerEH_RETURN(Op, DAG);
6684   case ISD::TRAMPOLINE:         return LowerTRAMPOLINE(Op, DAG);
6685   case ISD::FLT_ROUNDS_:        return LowerFLT_ROUNDS_(Op, DAG);
6686   case ISD::CTLZ:               return LowerCTLZ(Op, DAG);
6687   case ISD::CTTZ:               return LowerCTTZ(Op, DAG);
6688   case ISD::MUL:                return LowerMUL_V2I64(Op, DAG);
6689   case ISD::SADDO:
6690   case ISD::UADDO:
6691   case ISD::SSUBO:
6692   case ISD::USUBO:
6693   case ISD::SMULO:
6694   case ISD::UMULO:              return LowerXALUO(Op, DAG);
6695   case ISD::READCYCLECOUNTER:   return LowerREADCYCLECOUNTER(Op, DAG);
6696   }
6697 }
6698
6699 void X86TargetLowering::
6700 ReplaceATOMIC_BINARY_64(SDNode *Node, SmallVectorImpl<SDValue>&Results,
6701                         SelectionDAG &DAG, unsigned NewOp) {
6702   MVT T = Node->getValueType(0);
6703   DebugLoc dl = Node->getDebugLoc();
6704   assert (T == MVT::i64 && "Only know how to expand i64 atomics");
6705
6706   SDValue Chain = Node->getOperand(0);
6707   SDValue In1 = Node->getOperand(1);
6708   SDValue In2L = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
6709                              Node->getOperand(2), DAG.getIntPtrConstant(0));
6710   SDValue In2H = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
6711                              Node->getOperand(2), DAG.getIntPtrConstant(1));
6712   // This is a generalized SDNode, not an AtomicSDNode, so it doesn't
6713   // have a MemOperand.  Pass the info through as a normal operand.
6714   SDValue LSI = DAG.getMemOperand(cast<MemSDNode>(Node)->getMemOperand());
6715   SDValue Ops[] = { Chain, In1, In2L, In2H, LSI };
6716   SDVTList Tys = DAG.getVTList(MVT::i32, MVT::i32, MVT::Other);
6717   SDValue Result = DAG.getNode(NewOp, dl, Tys, Ops, 5);
6718   SDValue OpsF[] = { Result.getValue(0), Result.getValue(1)};
6719   Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, OpsF, 2));
6720   Results.push_back(Result.getValue(2));
6721 }
6722
6723 /// ReplaceNodeResults - Replace a node with an illegal result type
6724 /// with a new node built out of custom code.
6725 void X86TargetLowering::ReplaceNodeResults(SDNode *N,
6726                                            SmallVectorImpl<SDValue>&Results,
6727                                            SelectionDAG &DAG) {
6728   DebugLoc dl = N->getDebugLoc();
6729   switch (N->getOpcode()) {
6730   default:
6731     assert(false && "Do not know how to custom type legalize this operation!");
6732     return;
6733   case ISD::FP_TO_SINT: {
6734     std::pair<SDValue,SDValue> Vals =
6735         FP_TO_INTHelper(SDValue(N, 0), DAG, true);
6736     SDValue FIST = Vals.first, StackSlot = Vals.second;
6737     if (FIST.getNode() != 0) {
6738       MVT VT = N->getValueType(0);
6739       // Return a load from the stack slot.
6740       Results.push_back(DAG.getLoad(VT, dl, FIST, StackSlot, NULL, 0));
6741     }
6742     return;
6743   }
6744   case ISD::READCYCLECOUNTER: {
6745     SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
6746     SDValue TheChain = N->getOperand(0);
6747     SDValue rd = DAG.getNode(X86ISD::RDTSC_DAG, dl, Tys, &TheChain, 1);
6748     SDValue eax = DAG.getCopyFromReg(rd, dl, X86::EAX, MVT::i32,
6749                                      rd.getValue(1));
6750     SDValue edx = DAG.getCopyFromReg(eax.getValue(1), dl, X86::EDX, MVT::i32,
6751                                      eax.getValue(2));
6752     // Use a buildpair to merge the two 32-bit values into a 64-bit one.
6753     SDValue Ops[] = { eax, edx };
6754     Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, Ops, 2));
6755     Results.push_back(edx.getValue(1));
6756     return;
6757   }
6758   case ISD::ATOMIC_CMP_SWAP: {
6759     MVT T = N->getValueType(0);
6760     assert (T == MVT::i64 && "Only know how to expand i64 Cmp and Swap");
6761     SDValue cpInL, cpInH;
6762     cpInL = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(2),
6763                         DAG.getConstant(0, MVT::i32));
6764     cpInH = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(2),
6765                         DAG.getConstant(1, MVT::i32));
6766     cpInL = DAG.getCopyToReg(N->getOperand(0), dl, X86::EAX, cpInL, SDValue());
6767     cpInH = DAG.getCopyToReg(cpInL.getValue(0), dl, X86::EDX, cpInH,
6768                              cpInL.getValue(1));
6769     SDValue swapInL, swapInH;
6770     swapInL = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(3),
6771                           DAG.getConstant(0, MVT::i32));
6772     swapInH = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(3),
6773                           DAG.getConstant(1, MVT::i32));
6774     swapInL = DAG.getCopyToReg(cpInH.getValue(0), dl, X86::EBX, swapInL,
6775                                cpInH.getValue(1));
6776     swapInH = DAG.getCopyToReg(swapInL.getValue(0), dl, X86::ECX, swapInH,
6777                                swapInL.getValue(1));
6778     SDValue Ops[] = { swapInH.getValue(0),
6779                       N->getOperand(1),
6780                       swapInH.getValue(1) };
6781     SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
6782     SDValue Result = DAG.getNode(X86ISD::LCMPXCHG8_DAG, dl, Tys, Ops, 3);
6783     SDValue cpOutL = DAG.getCopyFromReg(Result.getValue(0), dl, X86::EAX,
6784                                         MVT::i32, Result.getValue(1));
6785     SDValue cpOutH = DAG.getCopyFromReg(cpOutL.getValue(1), dl, X86::EDX,
6786                                         MVT::i32, cpOutL.getValue(2));
6787     SDValue OpsF[] = { cpOutL.getValue(0), cpOutH.getValue(0)};
6788     Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, OpsF, 2));
6789     Results.push_back(cpOutH.getValue(1));
6790     return;
6791   }
6792   case ISD::ATOMIC_LOAD_ADD:
6793     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMADD64_DAG);
6794     return;
6795   case ISD::ATOMIC_LOAD_AND:
6796     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMAND64_DAG);
6797     return;
6798   case ISD::ATOMIC_LOAD_NAND:
6799     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMNAND64_DAG);
6800     return;
6801   case ISD::ATOMIC_LOAD_OR:
6802     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMOR64_DAG);
6803     return;
6804   case ISD::ATOMIC_LOAD_SUB:
6805     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMSUB64_DAG);
6806     return;
6807   case ISD::ATOMIC_LOAD_XOR:
6808     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMXOR64_DAG);
6809     return;
6810   case ISD::ATOMIC_SWAP:
6811     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMSWAP64_DAG);
6812     return;
6813   }
6814 }
6815
6816 const char *X86TargetLowering::getTargetNodeName(unsigned Opcode) const {
6817   switch (Opcode) {
6818   default: return NULL;
6819   case X86ISD::BSF:                return "X86ISD::BSF";
6820   case X86ISD::BSR:                return "X86ISD::BSR";
6821   case X86ISD::SHLD:               return "X86ISD::SHLD";
6822   case X86ISD::SHRD:               return "X86ISD::SHRD";
6823   case X86ISD::FAND:               return "X86ISD::FAND";
6824   case X86ISD::FOR:                return "X86ISD::FOR";
6825   case X86ISD::FXOR:               return "X86ISD::FXOR";
6826   case X86ISD::FSRL:               return "X86ISD::FSRL";
6827   case X86ISD::FILD:               return "X86ISD::FILD";
6828   case X86ISD::FILD_FLAG:          return "X86ISD::FILD_FLAG";
6829   case X86ISD::FP_TO_INT16_IN_MEM: return "X86ISD::FP_TO_INT16_IN_MEM";
6830   case X86ISD::FP_TO_INT32_IN_MEM: return "X86ISD::FP_TO_INT32_IN_MEM";
6831   case X86ISD::FP_TO_INT64_IN_MEM: return "X86ISD::FP_TO_INT64_IN_MEM";
6832   case X86ISD::FLD:                return "X86ISD::FLD";
6833   case X86ISD::FST:                return "X86ISD::FST";
6834   case X86ISD::CALL:               return "X86ISD::CALL";
6835   case X86ISD::TAILCALL:           return "X86ISD::TAILCALL";
6836   case X86ISD::RDTSC_DAG:          return "X86ISD::RDTSC_DAG";
6837   case X86ISD::BT:                 return "X86ISD::BT";
6838   case X86ISD::CMP:                return "X86ISD::CMP";
6839   case X86ISD::COMI:               return "X86ISD::COMI";
6840   case X86ISD::UCOMI:              return "X86ISD::UCOMI";
6841   case X86ISD::SETCC:              return "X86ISD::SETCC";
6842   case X86ISD::CMOV:               return "X86ISD::CMOV";
6843   case X86ISD::BRCOND:             return "X86ISD::BRCOND";
6844   case X86ISD::RET_FLAG:           return "X86ISD::RET_FLAG";
6845   case X86ISD::REP_STOS:           return "X86ISD::REP_STOS";
6846   case X86ISD::REP_MOVS:           return "X86ISD::REP_MOVS";
6847   case X86ISD::GlobalBaseReg:      return "X86ISD::GlobalBaseReg";
6848   case X86ISD::Wrapper:            return "X86ISD::Wrapper";
6849   case X86ISD::WrapperRIP:         return "X86ISD::WrapperRIP";
6850   case X86ISD::PEXTRB:             return "X86ISD::PEXTRB";
6851   case X86ISD::PEXTRW:             return "X86ISD::PEXTRW";
6852   case X86ISD::INSERTPS:           return "X86ISD::INSERTPS";
6853   case X86ISD::PINSRB:             return "X86ISD::PINSRB";
6854   case X86ISD::PINSRW:             return "X86ISD::PINSRW";
6855   case X86ISD::PSHUFB:             return "X86ISD::PSHUFB";
6856   case X86ISD::FMAX:               return "X86ISD::FMAX";
6857   case X86ISD::FMIN:               return "X86ISD::FMIN";
6858   case X86ISD::FRSQRT:             return "X86ISD::FRSQRT";
6859   case X86ISD::FRCP:               return "X86ISD::FRCP";
6860   case X86ISD::TLSADDR:            return "X86ISD::TLSADDR";
6861   case X86ISD::SegmentBaseAddress: return "X86ISD::SegmentBaseAddress";
6862   case X86ISD::EH_RETURN:          return "X86ISD::EH_RETURN";
6863   case X86ISD::TC_RETURN:          return "X86ISD::TC_RETURN";
6864   case X86ISD::FNSTCW16m:          return "X86ISD::FNSTCW16m";
6865   case X86ISD::LCMPXCHG_DAG:       return "X86ISD::LCMPXCHG_DAG";
6866   case X86ISD::LCMPXCHG8_DAG:      return "X86ISD::LCMPXCHG8_DAG";
6867   case X86ISD::ATOMADD64_DAG:      return "X86ISD::ATOMADD64_DAG";
6868   case X86ISD::ATOMSUB64_DAG:      return "X86ISD::ATOMSUB64_DAG";
6869   case X86ISD::ATOMOR64_DAG:       return "X86ISD::ATOMOR64_DAG";
6870   case X86ISD::ATOMXOR64_DAG:      return "X86ISD::ATOMXOR64_DAG";
6871   case X86ISD::ATOMAND64_DAG:      return "X86ISD::ATOMAND64_DAG";
6872   case X86ISD::ATOMNAND64_DAG:     return "X86ISD::ATOMNAND64_DAG";
6873   case X86ISD::VZEXT_MOVL:         return "X86ISD::VZEXT_MOVL";
6874   case X86ISD::VZEXT_LOAD:         return "X86ISD::VZEXT_LOAD";
6875   case X86ISD::VSHL:               return "X86ISD::VSHL";
6876   case X86ISD::VSRL:               return "X86ISD::VSRL";
6877   case X86ISD::CMPPD:              return "X86ISD::CMPPD";
6878   case X86ISD::CMPPS:              return "X86ISD::CMPPS";
6879   case X86ISD::PCMPEQB:            return "X86ISD::PCMPEQB";
6880   case X86ISD::PCMPEQW:            return "X86ISD::PCMPEQW";
6881   case X86ISD::PCMPEQD:            return "X86ISD::PCMPEQD";
6882   case X86ISD::PCMPEQQ:            return "X86ISD::PCMPEQQ";
6883   case X86ISD::PCMPGTB:            return "X86ISD::PCMPGTB";
6884   case X86ISD::PCMPGTW:            return "X86ISD::PCMPGTW";
6885   case X86ISD::PCMPGTD:            return "X86ISD::PCMPGTD";
6886   case X86ISD::PCMPGTQ:            return "X86ISD::PCMPGTQ";
6887   case X86ISD::ADD:                return "X86ISD::ADD";
6888   case X86ISD::SUB:                return "X86ISD::SUB";
6889   case X86ISD::SMUL:               return "X86ISD::SMUL";
6890   case X86ISD::UMUL:               return "X86ISD::UMUL";
6891   case X86ISD::INC:                return "X86ISD::INC";
6892   case X86ISD::DEC:                return "X86ISD::DEC";
6893   case X86ISD::MUL_IMM:            return "X86ISD::MUL_IMM";
6894   }
6895 }
6896
6897 // isLegalAddressingMode - Return true if the addressing mode represented
6898 // by AM is legal for this target, for a load/store of the specified type.
6899 bool X86TargetLowering::isLegalAddressingMode(const AddrMode &AM,
6900                                               const Type *Ty) const {
6901   // X86 supports extremely general addressing modes.
6902
6903   // X86 allows a sign-extended 32-bit immediate field as a displacement.
6904   if (AM.BaseOffs <= -(1LL << 32) || AM.BaseOffs >= (1LL << 32)-1)
6905     return false;
6906
6907   if (AM.BaseGV) {
6908     // We can only fold this if we don't need an extra load.
6909     if (Subtarget->GVRequiresExtraLoad(AM.BaseGV, getTargetMachine(), false))
6910       return false;
6911     // If BaseGV requires a register, we cannot also have a BaseReg.
6912     if (Subtarget->GVRequiresRegister(AM.BaseGV, getTargetMachine(), false) &&
6913         AM.HasBaseReg)
6914       return false;
6915
6916     // X86-64 only supports addr of globals in small code model.
6917     if (Subtarget->is64Bit()) {
6918       if (getTargetMachine().getCodeModel() != CodeModel::Small)
6919         return false;
6920       // If lower 4G is not available, then we must use rip-relative addressing.
6921       if (AM.BaseOffs || AM.Scale > 1)
6922         return false;
6923     }
6924   }
6925
6926   switch (AM.Scale) {
6927   case 0:
6928   case 1:
6929   case 2:
6930   case 4:
6931   case 8:
6932     // These scales always work.
6933     break;
6934   case 3:
6935   case 5:
6936   case 9:
6937     // These scales are formed with basereg+scalereg.  Only accept if there is
6938     // no basereg yet.
6939     if (AM.HasBaseReg)
6940       return false;
6941     break;
6942   default:  // Other stuff never works.
6943     return false;
6944   }
6945
6946   return true;
6947 }
6948
6949
6950 bool X86TargetLowering::isTruncateFree(const Type *Ty1, const Type *Ty2) const {
6951   if (!Ty1->isInteger() || !Ty2->isInteger())
6952     return false;
6953   unsigned NumBits1 = Ty1->getPrimitiveSizeInBits();
6954   unsigned NumBits2 = Ty2->getPrimitiveSizeInBits();
6955   if (NumBits1 <= NumBits2)
6956     return false;
6957   return Subtarget->is64Bit() || NumBits1 < 64;
6958 }
6959
6960 bool X86TargetLowering::isTruncateFree(MVT VT1, MVT VT2) const {
6961   if (!VT1.isInteger() || !VT2.isInteger())
6962     return false;
6963   unsigned NumBits1 = VT1.getSizeInBits();
6964   unsigned NumBits2 = VT2.getSizeInBits();
6965   if (NumBits1 <= NumBits2)
6966     return false;
6967   return Subtarget->is64Bit() || NumBits1 < 64;
6968 }
6969
6970 bool X86TargetLowering::isZExtFree(const Type *Ty1, const Type *Ty2) const {
6971   // x86-64 implicitly zero-extends 32-bit results in 64-bit registers.
6972   return Ty1 == Type::Int32Ty && Ty2 == Type::Int64Ty && Subtarget->is64Bit();
6973 }
6974
6975 bool X86TargetLowering::isZExtFree(MVT VT1, MVT VT2) const {
6976   // x86-64 implicitly zero-extends 32-bit results in 64-bit registers.
6977   return VT1 == MVT::i32 && VT2 == MVT::i64 && Subtarget->is64Bit();
6978 }
6979
6980 bool X86TargetLowering::isNarrowingProfitable(MVT VT1, MVT VT2) const {
6981   // i16 instructions are longer (0x66 prefix) and potentially slower.
6982   return !(VT1 == MVT::i32 && VT2 == MVT::i16);
6983 }
6984
6985 /// isShuffleMaskLegal - Targets can use this to indicate that they only
6986 /// support *some* VECTOR_SHUFFLE operations, those with specific masks.
6987 /// By default, if a target supports the VECTOR_SHUFFLE node, all mask values
6988 /// are assumed to be legal.
6989 bool
6990 X86TargetLowering::isShuffleMaskLegal(const SmallVectorImpl<int> &M,
6991                                       MVT VT) const {
6992   // Only do shuffles on 128-bit vector types for now.
6993   if (VT.getSizeInBits() == 64)
6994     return false;
6995
6996   // FIXME: pshufb, blends, palignr, shifts.
6997   return (VT.getVectorNumElements() == 2 ||
6998           ShuffleVectorSDNode::isSplatMask(&M[0], VT) ||
6999           isMOVLMask(M, VT) ||
7000           isSHUFPMask(M, VT) ||
7001           isPSHUFDMask(M, VT) ||
7002           isPSHUFHWMask(M, VT) ||
7003           isPSHUFLWMask(M, VT) ||
7004           isUNPCKLMask(M, VT) ||
7005           isUNPCKHMask(M, VT) ||
7006           isUNPCKL_v_undef_Mask(M, VT) ||
7007           isUNPCKH_v_undef_Mask(M, VT));
7008 }
7009
7010 bool
7011 X86TargetLowering::isVectorClearMaskLegal(const SmallVectorImpl<int> &Mask,
7012                                           MVT VT) const {
7013   unsigned NumElts = VT.getVectorNumElements();
7014   // FIXME: This collection of masks seems suspect.
7015   if (NumElts == 2)
7016     return true;
7017   if (NumElts == 4 && VT.getSizeInBits() == 128) {
7018     return (isMOVLMask(Mask, VT)  ||
7019             isCommutedMOVLMask(Mask, VT, true) ||
7020             isSHUFPMask(Mask, VT) ||
7021             isCommutedSHUFPMask(Mask, VT));
7022   }
7023   return false;
7024 }
7025
7026 //===----------------------------------------------------------------------===//
7027 //                           X86 Scheduler Hooks
7028 //===----------------------------------------------------------------------===//
7029
7030 // private utility function
7031 MachineBasicBlock *
7032 X86TargetLowering::EmitAtomicBitwiseWithCustomInserter(MachineInstr *bInstr,
7033                                                        MachineBasicBlock *MBB,
7034                                                        unsigned regOpc,
7035                                                        unsigned immOpc,
7036                                                        unsigned LoadOpc,
7037                                                        unsigned CXchgOpc,
7038                                                        unsigned copyOpc,
7039                                                        unsigned notOpc,
7040                                                        unsigned EAXreg,
7041                                                        TargetRegisterClass *RC,
7042                                                        bool invSrc) const {
7043   // For the atomic bitwise operator, we generate
7044   //   thisMBB:
7045   //   newMBB:
7046   //     ld  t1 = [bitinstr.addr]
7047   //     op  t2 = t1, [bitinstr.val]
7048   //     mov EAX = t1
7049   //     lcs dest = [bitinstr.addr], t2  [EAX is implicit]
7050   //     bz  newMBB
7051   //     fallthrough -->nextMBB
7052   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
7053   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
7054   MachineFunction::iterator MBBIter = MBB;
7055   ++MBBIter;
7056
7057   /// First build the CFG
7058   MachineFunction *F = MBB->getParent();
7059   MachineBasicBlock *thisMBB = MBB;
7060   MachineBasicBlock *newMBB = F->CreateMachineBasicBlock(LLVM_BB);
7061   MachineBasicBlock *nextMBB = F->CreateMachineBasicBlock(LLVM_BB);
7062   F->insert(MBBIter, newMBB);
7063   F->insert(MBBIter, nextMBB);
7064
7065   // Move all successors to thisMBB to nextMBB
7066   nextMBB->transferSuccessors(thisMBB);
7067
7068   // Update thisMBB to fall through to newMBB
7069   thisMBB->addSuccessor(newMBB);
7070
7071   // newMBB jumps to itself and fall through to nextMBB
7072   newMBB->addSuccessor(nextMBB);
7073   newMBB->addSuccessor(newMBB);
7074
7075   // Insert instructions into newMBB based on incoming instruction
7076   assert(bInstr->getNumOperands() < X86AddrNumOperands + 4 &&
7077          "unexpected number of operands");
7078   DebugLoc dl = bInstr->getDebugLoc();
7079   MachineOperand& destOper = bInstr->getOperand(0);
7080   MachineOperand* argOpers[2 + X86AddrNumOperands];
7081   int numArgs = bInstr->getNumOperands() - 1;
7082   for (int i=0; i < numArgs; ++i)
7083     argOpers[i] = &bInstr->getOperand(i+1);
7084
7085   // x86 address has 4 operands: base, index, scale, and displacement
7086   int lastAddrIndx = X86AddrNumOperands - 1; // [0,3]
7087   int valArgIndx = lastAddrIndx + 1;
7088
7089   unsigned t1 = F->getRegInfo().createVirtualRegister(RC);
7090   MachineInstrBuilder MIB = BuildMI(newMBB, dl, TII->get(LoadOpc), t1);
7091   for (int i=0; i <= lastAddrIndx; ++i)
7092     (*MIB).addOperand(*argOpers[i]);
7093
7094   unsigned tt = F->getRegInfo().createVirtualRegister(RC);
7095   if (invSrc) {
7096     MIB = BuildMI(newMBB, dl, TII->get(notOpc), tt).addReg(t1);
7097   }
7098   else
7099     tt = t1;
7100
7101   unsigned t2 = F->getRegInfo().createVirtualRegister(RC);
7102   assert((argOpers[valArgIndx]->isReg() ||
7103           argOpers[valArgIndx]->isImm()) &&
7104          "invalid operand");
7105   if (argOpers[valArgIndx]->isReg())
7106     MIB = BuildMI(newMBB, dl, TII->get(regOpc), t2);
7107   else
7108     MIB = BuildMI(newMBB, dl, TII->get(immOpc), t2);
7109   MIB.addReg(tt);
7110   (*MIB).addOperand(*argOpers[valArgIndx]);
7111
7112   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), EAXreg);
7113   MIB.addReg(t1);
7114
7115   MIB = BuildMI(newMBB, dl, TII->get(CXchgOpc));
7116   for (int i=0; i <= lastAddrIndx; ++i)
7117     (*MIB).addOperand(*argOpers[i]);
7118   MIB.addReg(t2);
7119   assert(bInstr->hasOneMemOperand() && "Unexpected number of memoperand");
7120   (*MIB).addMemOperand(*F, *bInstr->memoperands_begin());
7121
7122   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), destOper.getReg());
7123   MIB.addReg(EAXreg);
7124
7125   // insert branch
7126   BuildMI(newMBB, dl, TII->get(X86::JNE)).addMBB(newMBB);
7127
7128   F->DeleteMachineInstr(bInstr);   // The pseudo instruction is gone now.
7129   return nextMBB;
7130 }
7131
7132 // private utility function:  64 bit atomics on 32 bit host.
7133 MachineBasicBlock *
7134 X86TargetLowering::EmitAtomicBit6432WithCustomInserter(MachineInstr *bInstr,
7135                                                        MachineBasicBlock *MBB,
7136                                                        unsigned regOpcL,
7137                                                        unsigned regOpcH,
7138                                                        unsigned immOpcL,
7139                                                        unsigned immOpcH,
7140                                                        bool invSrc) const {
7141   // For the atomic bitwise operator, we generate
7142   //   thisMBB (instructions are in pairs, except cmpxchg8b)
7143   //     ld t1,t2 = [bitinstr.addr]
7144   //   newMBB:
7145   //     out1, out2 = phi (thisMBB, t1/t2) (newMBB, t3/t4)
7146   //     op  t5, t6 <- out1, out2, [bitinstr.val]
7147   //      (for SWAP, substitute:  mov t5, t6 <- [bitinstr.val])
7148   //     mov ECX, EBX <- t5, t6
7149   //     mov EAX, EDX <- t1, t2
7150   //     cmpxchg8b [bitinstr.addr]  [EAX, EDX, EBX, ECX implicit]
7151   //     mov t3, t4 <- EAX, EDX
7152   //     bz  newMBB
7153   //     result in out1, out2
7154   //     fallthrough -->nextMBB
7155
7156   const TargetRegisterClass *RC = X86::GR32RegisterClass;
7157   const unsigned LoadOpc = X86::MOV32rm;
7158   const unsigned copyOpc = X86::MOV32rr;
7159   const unsigned NotOpc = X86::NOT32r;
7160   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
7161   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
7162   MachineFunction::iterator MBBIter = MBB;
7163   ++MBBIter;
7164
7165   /// First build the CFG
7166   MachineFunction *F = MBB->getParent();
7167   MachineBasicBlock *thisMBB = MBB;
7168   MachineBasicBlock *newMBB = F->CreateMachineBasicBlock(LLVM_BB);
7169   MachineBasicBlock *nextMBB = F->CreateMachineBasicBlock(LLVM_BB);
7170   F->insert(MBBIter, newMBB);
7171   F->insert(MBBIter, nextMBB);
7172
7173   // Move all successors to thisMBB to nextMBB
7174   nextMBB->transferSuccessors(thisMBB);
7175
7176   // Update thisMBB to fall through to newMBB
7177   thisMBB->addSuccessor(newMBB);
7178
7179   // newMBB jumps to itself and fall through to nextMBB
7180   newMBB->addSuccessor(nextMBB);
7181   newMBB->addSuccessor(newMBB);
7182
7183   DebugLoc dl = bInstr->getDebugLoc();
7184   // Insert instructions into newMBB based on incoming instruction
7185   // There are 8 "real" operands plus 9 implicit def/uses, ignored here.
7186   assert(bInstr->getNumOperands() < X86AddrNumOperands + 14 &&
7187          "unexpected number of operands");
7188   MachineOperand& dest1Oper = bInstr->getOperand(0);
7189   MachineOperand& dest2Oper = bInstr->getOperand(1);
7190   MachineOperand* argOpers[2 + X86AddrNumOperands];
7191   for (int i=0; i < 2 + X86AddrNumOperands; ++i)
7192     argOpers[i] = &bInstr->getOperand(i+2);
7193
7194   // x86 address has 4 operands: base, index, scale, and displacement
7195   int lastAddrIndx = X86AddrNumOperands - 1; // [0,3]
7196
7197   unsigned t1 = F->getRegInfo().createVirtualRegister(RC);
7198   MachineInstrBuilder MIB = BuildMI(thisMBB, dl, TII->get(LoadOpc), t1);
7199   for (int i=0; i <= lastAddrIndx; ++i)
7200     (*MIB).addOperand(*argOpers[i]);
7201   unsigned t2 = F->getRegInfo().createVirtualRegister(RC);
7202   MIB = BuildMI(thisMBB, dl, TII->get(LoadOpc), t2);
7203   // add 4 to displacement.
7204   for (int i=0; i <= lastAddrIndx-2; ++i)
7205     (*MIB).addOperand(*argOpers[i]);
7206   MachineOperand newOp3 = *(argOpers[3]);
7207   if (newOp3.isImm())
7208     newOp3.setImm(newOp3.getImm()+4);
7209   else
7210     newOp3.setOffset(newOp3.getOffset()+4);
7211   (*MIB).addOperand(newOp3);
7212   (*MIB).addOperand(*argOpers[lastAddrIndx]);
7213
7214   // t3/4 are defined later, at the bottom of the loop
7215   unsigned t3 = F->getRegInfo().createVirtualRegister(RC);
7216   unsigned t4 = F->getRegInfo().createVirtualRegister(RC);
7217   BuildMI(newMBB, dl, TII->get(X86::PHI), dest1Oper.getReg())
7218     .addReg(t1).addMBB(thisMBB).addReg(t3).addMBB(newMBB);
7219   BuildMI(newMBB, dl, TII->get(X86::PHI), dest2Oper.getReg())
7220     .addReg(t2).addMBB(thisMBB).addReg(t4).addMBB(newMBB);
7221
7222   unsigned tt1 = F->getRegInfo().createVirtualRegister(RC);
7223   unsigned tt2 = F->getRegInfo().createVirtualRegister(RC);
7224   if (invSrc) {
7225     MIB = BuildMI(newMBB, dl, TII->get(NotOpc), tt1).addReg(t1);
7226     MIB = BuildMI(newMBB, dl, TII->get(NotOpc), tt2).addReg(t2);
7227   } else {
7228     tt1 = t1;
7229     tt2 = t2;
7230   }
7231
7232   int valArgIndx = lastAddrIndx + 1;
7233   assert((argOpers[valArgIndx]->isReg() ||
7234           argOpers[valArgIndx]->isImm()) &&
7235          "invalid operand");
7236   unsigned t5 = F->getRegInfo().createVirtualRegister(RC);
7237   unsigned t6 = F->getRegInfo().createVirtualRegister(RC);
7238   if (argOpers[valArgIndx]->isReg())
7239     MIB = BuildMI(newMBB, dl, TII->get(regOpcL), t5);
7240   else
7241     MIB = BuildMI(newMBB, dl, TII->get(immOpcL), t5);
7242   if (regOpcL != X86::MOV32rr)
7243     MIB.addReg(tt1);
7244   (*MIB).addOperand(*argOpers[valArgIndx]);
7245   assert(argOpers[valArgIndx + 1]->isReg() ==
7246          argOpers[valArgIndx]->isReg());
7247   assert(argOpers[valArgIndx + 1]->isImm() ==
7248          argOpers[valArgIndx]->isImm());
7249   if (argOpers[valArgIndx + 1]->isReg())
7250     MIB = BuildMI(newMBB, dl, TII->get(regOpcH), t6);
7251   else
7252     MIB = BuildMI(newMBB, dl, TII->get(immOpcH), t6);
7253   if (regOpcH != X86::MOV32rr)
7254     MIB.addReg(tt2);
7255   (*MIB).addOperand(*argOpers[valArgIndx + 1]);
7256
7257   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), X86::EAX);
7258   MIB.addReg(t1);
7259   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), X86::EDX);
7260   MIB.addReg(t2);
7261
7262   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), X86::EBX);
7263   MIB.addReg(t5);
7264   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), X86::ECX);
7265   MIB.addReg(t6);
7266
7267   MIB = BuildMI(newMBB, dl, TII->get(X86::LCMPXCHG8B));
7268   for (int i=0; i <= lastAddrIndx; ++i)
7269     (*MIB).addOperand(*argOpers[i]);
7270
7271   assert(bInstr->hasOneMemOperand() && "Unexpected number of memoperand");
7272   (*MIB).addMemOperand(*F, *bInstr->memoperands_begin());
7273
7274   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), t3);
7275   MIB.addReg(X86::EAX);
7276   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), t4);
7277   MIB.addReg(X86::EDX);
7278
7279   // insert branch
7280   BuildMI(newMBB, dl, TII->get(X86::JNE)).addMBB(newMBB);
7281
7282   F->DeleteMachineInstr(bInstr);   // The pseudo instruction is gone now.
7283   return nextMBB;
7284 }
7285
7286 // private utility function
7287 MachineBasicBlock *
7288 X86TargetLowering::EmitAtomicMinMaxWithCustomInserter(MachineInstr *mInstr,
7289                                                       MachineBasicBlock *MBB,
7290                                                       unsigned cmovOpc) const {
7291   // For the atomic min/max operator, we generate
7292   //   thisMBB:
7293   //   newMBB:
7294   //     ld t1 = [min/max.addr]
7295   //     mov t2 = [min/max.val]
7296   //     cmp  t1, t2
7297   //     cmov[cond] t2 = t1
7298   //     mov EAX = t1
7299   //     lcs dest = [bitinstr.addr], t2  [EAX is implicit]
7300   //     bz   newMBB
7301   //     fallthrough -->nextMBB
7302   //
7303   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
7304   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
7305   MachineFunction::iterator MBBIter = MBB;
7306   ++MBBIter;
7307
7308   /// First build the CFG
7309   MachineFunction *F = MBB->getParent();
7310   MachineBasicBlock *thisMBB = MBB;
7311   MachineBasicBlock *newMBB = F->CreateMachineBasicBlock(LLVM_BB);
7312   MachineBasicBlock *nextMBB = F->CreateMachineBasicBlock(LLVM_BB);
7313   F->insert(MBBIter, newMBB);
7314   F->insert(MBBIter, nextMBB);
7315
7316   // Move all successors to thisMBB to nextMBB
7317   nextMBB->transferSuccessors(thisMBB);
7318
7319   // Update thisMBB to fall through to newMBB
7320   thisMBB->addSuccessor(newMBB);
7321
7322   // newMBB jumps to newMBB and fall through to nextMBB
7323   newMBB->addSuccessor(nextMBB);
7324   newMBB->addSuccessor(newMBB);
7325
7326   DebugLoc dl = mInstr->getDebugLoc();
7327   // Insert instructions into newMBB based on incoming instruction
7328   assert(mInstr->getNumOperands() < X86AddrNumOperands + 4 &&
7329          "unexpected number of operands");
7330   MachineOperand& destOper = mInstr->getOperand(0);
7331   MachineOperand* argOpers[2 + X86AddrNumOperands];
7332   int numArgs = mInstr->getNumOperands() - 1;
7333   for (int i=0; i < numArgs; ++i)
7334     argOpers[i] = &mInstr->getOperand(i+1);
7335
7336   // x86 address has 4 operands: base, index, scale, and displacement
7337   int lastAddrIndx = X86AddrNumOperands - 1; // [0,3]
7338   int valArgIndx = lastAddrIndx + 1;
7339
7340   unsigned t1 = F->getRegInfo().createVirtualRegister(X86::GR32RegisterClass);
7341   MachineInstrBuilder MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rm), t1);
7342   for (int i=0; i <= lastAddrIndx; ++i)
7343     (*MIB).addOperand(*argOpers[i]);
7344
7345   // We only support register and immediate values
7346   assert((argOpers[valArgIndx]->isReg() ||
7347           argOpers[valArgIndx]->isImm()) &&
7348          "invalid operand");
7349
7350   unsigned t2 = F->getRegInfo().createVirtualRegister(X86::GR32RegisterClass);
7351   if (argOpers[valArgIndx]->isReg())
7352     MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rr), t2);
7353   else
7354     MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rr), t2);
7355   (*MIB).addOperand(*argOpers[valArgIndx]);
7356
7357   MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rr), X86::EAX);
7358   MIB.addReg(t1);
7359
7360   MIB = BuildMI(newMBB, dl, TII->get(X86::CMP32rr));
7361   MIB.addReg(t1);
7362   MIB.addReg(t2);
7363
7364   // Generate movc
7365   unsigned t3 = F->getRegInfo().createVirtualRegister(X86::GR32RegisterClass);
7366   MIB = BuildMI(newMBB, dl, TII->get(cmovOpc),t3);
7367   MIB.addReg(t2);
7368   MIB.addReg(t1);
7369
7370   // Cmp and exchange if none has modified the memory location
7371   MIB = BuildMI(newMBB, dl, TII->get(X86::LCMPXCHG32));
7372   for (int i=0; i <= lastAddrIndx; ++i)
7373     (*MIB).addOperand(*argOpers[i]);
7374   MIB.addReg(t3);
7375   assert(mInstr->hasOneMemOperand() && "Unexpected number of memoperand");
7376   (*MIB).addMemOperand(*F, *mInstr->memoperands_begin());
7377
7378   MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rr), destOper.getReg());
7379   MIB.addReg(X86::EAX);
7380
7381   // insert branch
7382   BuildMI(newMBB, dl, TII->get(X86::JNE)).addMBB(newMBB);
7383
7384   F->DeleteMachineInstr(mInstr);   // The pseudo instruction is gone now.
7385   return nextMBB;
7386 }
7387
7388
7389 MachineBasicBlock *
7390 X86TargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
7391                                                MachineBasicBlock *BB) const {
7392   DebugLoc dl = MI->getDebugLoc();
7393   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
7394   switch (MI->getOpcode()) {
7395   default: assert(false && "Unexpected instr type to insert");
7396   case X86::CMOV_V1I64:
7397   case X86::CMOV_FR32:
7398   case X86::CMOV_FR64:
7399   case X86::CMOV_V4F32:
7400   case X86::CMOV_V2F64:
7401   case X86::CMOV_V2I64: {
7402     // To "insert" a SELECT_CC instruction, we actually have to insert the
7403     // diamond control-flow pattern.  The incoming instruction knows the
7404     // destination vreg to set, the condition code register to branch on, the
7405     // true/false values to select between, and a branch opcode to use.
7406     const BasicBlock *LLVM_BB = BB->getBasicBlock();
7407     MachineFunction::iterator It = BB;
7408     ++It;
7409
7410     //  thisMBB:
7411     //  ...
7412     //   TrueVal = ...
7413     //   cmpTY ccX, r1, r2
7414     //   bCC copy1MBB
7415     //   fallthrough --> copy0MBB
7416     MachineBasicBlock *thisMBB = BB;
7417     MachineFunction *F = BB->getParent();
7418     MachineBasicBlock *copy0MBB = F->CreateMachineBasicBlock(LLVM_BB);
7419     MachineBasicBlock *sinkMBB = F->CreateMachineBasicBlock(LLVM_BB);
7420     unsigned Opc =
7421       X86::GetCondBranchFromCond((X86::CondCode)MI->getOperand(3).getImm());
7422     BuildMI(BB, dl, TII->get(Opc)).addMBB(sinkMBB);
7423     F->insert(It, copy0MBB);
7424     F->insert(It, sinkMBB);
7425     // Update machine-CFG edges by transferring all successors of the current
7426     // block to the new block which will contain the Phi node for the select.
7427     sinkMBB->transferSuccessors(BB);
7428
7429     // Add the true and fallthrough blocks as its successors.
7430     BB->addSuccessor(copy0MBB);
7431     BB->addSuccessor(sinkMBB);
7432
7433     //  copy0MBB:
7434     //   %FalseValue = ...
7435     //   # fallthrough to sinkMBB
7436     BB = copy0MBB;
7437
7438     // Update machine-CFG edges
7439     BB->addSuccessor(sinkMBB);
7440
7441     //  sinkMBB:
7442     //   %Result = phi [ %FalseValue, copy0MBB ], [ %TrueValue, thisMBB ]
7443     //  ...
7444     BB = sinkMBB;
7445     BuildMI(BB, dl, TII->get(X86::PHI), MI->getOperand(0).getReg())
7446       .addReg(MI->getOperand(1).getReg()).addMBB(copy0MBB)
7447       .addReg(MI->getOperand(2).getReg()).addMBB(thisMBB);
7448
7449     F->DeleteMachineInstr(MI);   // The pseudo instruction is gone now.
7450     return BB;
7451   }
7452
7453   case X86::FP32_TO_INT16_IN_MEM:
7454   case X86::FP32_TO_INT32_IN_MEM:
7455   case X86::FP32_TO_INT64_IN_MEM:
7456   case X86::FP64_TO_INT16_IN_MEM:
7457   case X86::FP64_TO_INT32_IN_MEM:
7458   case X86::FP64_TO_INT64_IN_MEM:
7459   case X86::FP80_TO_INT16_IN_MEM:
7460   case X86::FP80_TO_INT32_IN_MEM:
7461   case X86::FP80_TO_INT64_IN_MEM: {
7462     // Change the floating point control register to use "round towards zero"
7463     // mode when truncating to an integer value.
7464     MachineFunction *F = BB->getParent();
7465     int CWFrameIdx = F->getFrameInfo()->CreateStackObject(2, 2);
7466     addFrameReference(BuildMI(BB, dl, TII->get(X86::FNSTCW16m)), CWFrameIdx);
7467
7468     // Load the old value of the high byte of the control word...
7469     unsigned OldCW =
7470       F->getRegInfo().createVirtualRegister(X86::GR16RegisterClass);
7471     addFrameReference(BuildMI(BB, dl, TII->get(X86::MOV16rm), OldCW),
7472                       CWFrameIdx);
7473
7474     // Set the high part to be round to zero...
7475     addFrameReference(BuildMI(BB, dl, TII->get(X86::MOV16mi)), CWFrameIdx)
7476       .addImm(0xC7F);
7477
7478     // Reload the modified control word now...
7479     addFrameReference(BuildMI(BB, dl, TII->get(X86::FLDCW16m)), CWFrameIdx);
7480
7481     // Restore the memory image of control word to original value
7482     addFrameReference(BuildMI(BB, dl, TII->get(X86::MOV16mr)), CWFrameIdx)
7483       .addReg(OldCW);
7484
7485     // Get the X86 opcode to use.
7486     unsigned Opc;
7487     switch (MI->getOpcode()) {
7488     default: assert(0 && "illegal opcode!");
7489     case X86::FP32_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m32; break;
7490     case X86::FP32_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m32; break;
7491     case X86::FP32_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m32; break;
7492     case X86::FP64_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m64; break;
7493     case X86::FP64_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m64; break;
7494     case X86::FP64_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m64; break;
7495     case X86::FP80_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m80; break;
7496     case X86::FP80_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m80; break;
7497     case X86::FP80_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m80; break;
7498     }
7499
7500     X86AddressMode AM;
7501     MachineOperand &Op = MI->getOperand(0);
7502     if (Op.isReg()) {
7503       AM.BaseType = X86AddressMode::RegBase;
7504       AM.Base.Reg = Op.getReg();
7505     } else {
7506       AM.BaseType = X86AddressMode::FrameIndexBase;
7507       AM.Base.FrameIndex = Op.getIndex();
7508     }
7509     Op = MI->getOperand(1);
7510     if (Op.isImm())
7511       AM.Scale = Op.getImm();
7512     Op = MI->getOperand(2);
7513     if (Op.isImm())
7514       AM.IndexReg = Op.getImm();
7515     Op = MI->getOperand(3);
7516     if (Op.isGlobal()) {
7517       AM.GV = Op.getGlobal();
7518     } else {
7519       AM.Disp = Op.getImm();
7520     }
7521     addFullAddress(BuildMI(BB, dl, TII->get(Opc)), AM)
7522                       .addReg(MI->getOperand(X86AddrNumOperands).getReg());
7523
7524     // Reload the original control word now.
7525     addFrameReference(BuildMI(BB, dl, TII->get(X86::FLDCW16m)), CWFrameIdx);
7526
7527     F->DeleteMachineInstr(MI);   // The pseudo instruction is gone now.
7528     return BB;
7529   }
7530   case X86::ATOMAND32:
7531     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND32rr,
7532                                                X86::AND32ri, X86::MOV32rm,
7533                                                X86::LCMPXCHG32, X86::MOV32rr,
7534                                                X86::NOT32r, X86::EAX,
7535                                                X86::GR32RegisterClass);
7536   case X86::ATOMOR32:
7537     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR32rr,
7538                                                X86::OR32ri, X86::MOV32rm,
7539                                                X86::LCMPXCHG32, X86::MOV32rr,
7540                                                X86::NOT32r, X86::EAX,
7541                                                X86::GR32RegisterClass);
7542   case X86::ATOMXOR32:
7543     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR32rr,
7544                                                X86::XOR32ri, X86::MOV32rm,
7545                                                X86::LCMPXCHG32, X86::MOV32rr,
7546                                                X86::NOT32r, X86::EAX,
7547                                                X86::GR32RegisterClass);
7548   case X86::ATOMNAND32:
7549     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND32rr,
7550                                                X86::AND32ri, X86::MOV32rm,
7551                                                X86::LCMPXCHG32, X86::MOV32rr,
7552                                                X86::NOT32r, X86::EAX,
7553                                                X86::GR32RegisterClass, true);
7554   case X86::ATOMMIN32:
7555     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVL32rr);
7556   case X86::ATOMMAX32:
7557     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVG32rr);
7558   case X86::ATOMUMIN32:
7559     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVB32rr);
7560   case X86::ATOMUMAX32:
7561     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVA32rr);
7562
7563   case X86::ATOMAND16:
7564     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND16rr,
7565                                                X86::AND16ri, X86::MOV16rm,
7566                                                X86::LCMPXCHG16, X86::MOV16rr,
7567                                                X86::NOT16r, X86::AX,
7568                                                X86::GR16RegisterClass);
7569   case X86::ATOMOR16:
7570     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR16rr,
7571                                                X86::OR16ri, X86::MOV16rm,
7572                                                X86::LCMPXCHG16, X86::MOV16rr,
7573                                                X86::NOT16r, X86::AX,
7574                                                X86::GR16RegisterClass);
7575   case X86::ATOMXOR16:
7576     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR16rr,
7577                                                X86::XOR16ri, X86::MOV16rm,
7578                                                X86::LCMPXCHG16, X86::MOV16rr,
7579                                                X86::NOT16r, X86::AX,
7580                                                X86::GR16RegisterClass);
7581   case X86::ATOMNAND16:
7582     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND16rr,
7583                                                X86::AND16ri, X86::MOV16rm,
7584                                                X86::LCMPXCHG16, X86::MOV16rr,
7585                                                X86::NOT16r, X86::AX,
7586                                                X86::GR16RegisterClass, true);
7587   case X86::ATOMMIN16:
7588     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVL16rr);
7589   case X86::ATOMMAX16:
7590     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVG16rr);
7591   case X86::ATOMUMIN16:
7592     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVB16rr);
7593   case X86::ATOMUMAX16:
7594     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVA16rr);
7595
7596   case X86::ATOMAND8:
7597     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND8rr,
7598                                                X86::AND8ri, X86::MOV8rm,
7599                                                X86::LCMPXCHG8, X86::MOV8rr,
7600                                                X86::NOT8r, X86::AL,
7601                                                X86::GR8RegisterClass);
7602   case X86::ATOMOR8:
7603     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR8rr,
7604                                                X86::OR8ri, X86::MOV8rm,
7605                                                X86::LCMPXCHG8, X86::MOV8rr,
7606                                                X86::NOT8r, X86::AL,
7607                                                X86::GR8RegisterClass);
7608   case X86::ATOMXOR8:
7609     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR8rr,
7610                                                X86::XOR8ri, X86::MOV8rm,
7611                                                X86::LCMPXCHG8, X86::MOV8rr,
7612                                                X86::NOT8r, X86::AL,
7613                                                X86::GR8RegisterClass);
7614   case X86::ATOMNAND8:
7615     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND8rr,
7616                                                X86::AND8ri, X86::MOV8rm,
7617                                                X86::LCMPXCHG8, X86::MOV8rr,
7618                                                X86::NOT8r, X86::AL,
7619                                                X86::GR8RegisterClass, true);
7620   // FIXME: There are no CMOV8 instructions; MIN/MAX need some other way.
7621   // This group is for 64-bit host.
7622   case X86::ATOMAND64:
7623     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND64rr,
7624                                                X86::AND64ri32, X86::MOV64rm,
7625                                                X86::LCMPXCHG64, X86::MOV64rr,
7626                                                X86::NOT64r, X86::RAX,
7627                                                X86::GR64RegisterClass);
7628   case X86::ATOMOR64:
7629     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR64rr,
7630                                                X86::OR64ri32, X86::MOV64rm,
7631                                                X86::LCMPXCHG64, X86::MOV64rr,
7632                                                X86::NOT64r, X86::RAX,
7633                                                X86::GR64RegisterClass);
7634   case X86::ATOMXOR64:
7635     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR64rr,
7636                                                X86::XOR64ri32, X86::MOV64rm,
7637                                                X86::LCMPXCHG64, X86::MOV64rr,
7638                                                X86::NOT64r, X86::RAX,
7639                                                X86::GR64RegisterClass);
7640   case X86::ATOMNAND64:
7641     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND64rr,
7642                                                X86::AND64ri32, X86::MOV64rm,
7643                                                X86::LCMPXCHG64, X86::MOV64rr,
7644                                                X86::NOT64r, X86::RAX,
7645                                                X86::GR64RegisterClass, true);
7646   case X86::ATOMMIN64:
7647     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVL64rr);
7648   case X86::ATOMMAX64:
7649     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVG64rr);
7650   case X86::ATOMUMIN64:
7651     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVB64rr);
7652   case X86::ATOMUMAX64:
7653     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVA64rr);
7654
7655   // This group does 64-bit operations on a 32-bit host.
7656   case X86::ATOMAND6432:
7657     return EmitAtomicBit6432WithCustomInserter(MI, BB,
7658                                                X86::AND32rr, X86::AND32rr,
7659                                                X86::AND32ri, X86::AND32ri,
7660                                                false);
7661   case X86::ATOMOR6432:
7662     return EmitAtomicBit6432WithCustomInserter(MI, BB,
7663                                                X86::OR32rr, X86::OR32rr,
7664                                                X86::OR32ri, X86::OR32ri,
7665                                                false);
7666   case X86::ATOMXOR6432:
7667     return EmitAtomicBit6432WithCustomInserter(MI, BB,
7668                                                X86::XOR32rr, X86::XOR32rr,
7669                                                X86::XOR32ri, X86::XOR32ri,
7670                                                false);
7671   case X86::ATOMNAND6432:
7672     return EmitAtomicBit6432WithCustomInserter(MI, BB,
7673                                                X86::AND32rr, X86::AND32rr,
7674                                                X86::AND32ri, X86::AND32ri,
7675                                                true);
7676   case X86::ATOMADD6432:
7677     return EmitAtomicBit6432WithCustomInserter(MI, BB,
7678                                                X86::ADD32rr, X86::ADC32rr,
7679                                                X86::ADD32ri, X86::ADC32ri,
7680                                                false);
7681   case X86::ATOMSUB6432:
7682     return EmitAtomicBit6432WithCustomInserter(MI, BB,
7683                                                X86::SUB32rr, X86::SBB32rr,
7684                                                X86::SUB32ri, X86::SBB32ri,
7685                                                false);
7686   case X86::ATOMSWAP6432:
7687     return EmitAtomicBit6432WithCustomInserter(MI, BB,
7688                                                X86::MOV32rr, X86::MOV32rr,
7689                                                X86::MOV32ri, X86::MOV32ri,
7690                                                false);
7691   }
7692 }
7693
7694 //===----------------------------------------------------------------------===//
7695 //                           X86 Optimization Hooks
7696 //===----------------------------------------------------------------------===//
7697
7698 void X86TargetLowering::computeMaskedBitsForTargetNode(const SDValue Op,
7699                                                        const APInt &Mask,
7700                                                        APInt &KnownZero,
7701                                                        APInt &KnownOne,
7702                                                        const SelectionDAG &DAG,
7703                                                        unsigned Depth) const {
7704   unsigned Opc = Op.getOpcode();
7705   assert((Opc >= ISD::BUILTIN_OP_END ||
7706           Opc == ISD::INTRINSIC_WO_CHAIN ||
7707           Opc == ISD::INTRINSIC_W_CHAIN ||
7708           Opc == ISD::INTRINSIC_VOID) &&
7709          "Should use MaskedValueIsZero if you don't know whether Op"
7710          " is a target node!");
7711
7712   KnownZero = KnownOne = APInt(Mask.getBitWidth(), 0);   // Don't know anything.
7713   switch (Opc) {
7714   default: break;
7715   case X86ISD::ADD:
7716   case X86ISD::SUB:
7717   case X86ISD::SMUL:
7718   case X86ISD::UMUL:
7719   case X86ISD::INC:
7720   case X86ISD::DEC:
7721     // These nodes' second result is a boolean.
7722     if (Op.getResNo() == 0)
7723       break;
7724     // Fallthrough
7725   case X86ISD::SETCC:
7726     KnownZero |= APInt::getHighBitsSet(Mask.getBitWidth(),
7727                                        Mask.getBitWidth() - 1);
7728     break;
7729   }
7730 }
7731
7732 /// isGAPlusOffset - Returns true (and the GlobalValue and the offset) if the
7733 /// node is a GlobalAddress + offset.
7734 bool X86TargetLowering::isGAPlusOffset(SDNode *N,
7735                                        GlobalValue* &GA, int64_t &Offset) const{
7736   if (N->getOpcode() == X86ISD::Wrapper) {
7737     if (isa<GlobalAddressSDNode>(N->getOperand(0))) {
7738       GA = cast<GlobalAddressSDNode>(N->getOperand(0))->getGlobal();
7739       Offset = cast<GlobalAddressSDNode>(N->getOperand(0))->getOffset();
7740       return true;
7741     }
7742   }
7743   return TargetLowering::isGAPlusOffset(N, GA, Offset);
7744 }
7745
7746 static bool isBaseAlignmentOfN(unsigned N, SDNode *Base,
7747                                const TargetLowering &TLI) {
7748   GlobalValue *GV;
7749   int64_t Offset = 0;
7750   if (TLI.isGAPlusOffset(Base, GV, Offset))
7751     return (GV->getAlignment() >= N && (Offset % N) == 0);
7752   // DAG combine handles the stack object case.
7753   return false;
7754 }
7755
7756 static bool EltsFromConsecutiveLoads(ShuffleVectorSDNode *N, unsigned NumElems,
7757                                      MVT EVT, LoadSDNode *&LDBase,
7758                                      unsigned &LastLoadedElt,
7759                                      SelectionDAG &DAG, MachineFrameInfo *MFI,
7760                                      const TargetLowering &TLI) {
7761   LDBase = NULL;
7762   LastLoadedElt = -1U;
7763   for (unsigned i = 0; i < NumElems; ++i) {
7764     if (N->getMaskElt(i) < 0) {
7765       if (!LDBase)
7766         return false;
7767       continue;
7768     }
7769
7770     SDValue Elt = DAG.getShuffleScalarElt(N, i);
7771     if (!Elt.getNode() ||
7772         (Elt.getOpcode() != ISD::UNDEF && !ISD::isNON_EXTLoad(Elt.getNode())))
7773       return false;
7774     if (!LDBase) {
7775       if (Elt.getNode()->getOpcode() == ISD::UNDEF)
7776         return false;
7777       LDBase = cast<LoadSDNode>(Elt.getNode());
7778       LastLoadedElt = i;
7779       continue;
7780     }
7781     if (Elt.getOpcode() == ISD::UNDEF)
7782       continue;
7783
7784     LoadSDNode *LD = cast<LoadSDNode>(Elt);
7785     if (!TLI.isConsecutiveLoad(LD, LDBase, EVT.getSizeInBits()/8, i, MFI))
7786       return false;
7787     LastLoadedElt = i;
7788   }
7789   return true;
7790 }
7791
7792 /// PerformShuffleCombine - Combine a vector_shuffle that is equal to
7793 /// build_vector load1, load2, load3, load4, <0, 1, 2, 3> into a 128-bit load
7794 /// if the load addresses are consecutive, non-overlapping, and in the right
7795 /// order.  In the case of v2i64, it will see if it can rewrite the
7796 /// shuffle to be an appropriate build vector so it can take advantage of
7797 // performBuildVectorCombine.
7798 static SDValue PerformShuffleCombine(SDNode *N, SelectionDAG &DAG,
7799                                      const TargetLowering &TLI) {
7800   DebugLoc dl = N->getDebugLoc();
7801   MVT VT = N->getValueType(0);
7802   MVT EVT = VT.getVectorElementType();
7803   ShuffleVectorSDNode *SVN = cast<ShuffleVectorSDNode>(N);
7804   unsigned NumElems = VT.getVectorNumElements();
7805
7806   if (VT.getSizeInBits() != 128)
7807     return SDValue();
7808
7809   // Try to combine a vector_shuffle into a 128-bit load.
7810   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
7811   LoadSDNode *LD = NULL;
7812   unsigned LastLoadedElt;
7813   if (!EltsFromConsecutiveLoads(SVN, NumElems, EVT, LD, LastLoadedElt, DAG,
7814                                 MFI, TLI))
7815     return SDValue();
7816
7817   if (LastLoadedElt == NumElems - 1) {
7818     if (isBaseAlignmentOfN(16, LD->getBasePtr().getNode(), TLI))
7819       return DAG.getLoad(VT, dl, LD->getChain(), LD->getBasePtr(),
7820                          LD->getSrcValue(), LD->getSrcValueOffset(),
7821                          LD->isVolatile());
7822     return DAG.getLoad(VT, dl, LD->getChain(), LD->getBasePtr(),
7823                        LD->getSrcValue(), LD->getSrcValueOffset(),
7824                        LD->isVolatile(), LD->getAlignment());
7825   } else if (NumElems == 4 && LastLoadedElt == 1) {
7826     SDVTList Tys = DAG.getVTList(MVT::v2i64, MVT::Other);
7827     SDValue Ops[] = { LD->getChain(), LD->getBasePtr() };
7828     SDValue ResNode = DAG.getNode(X86ISD::VZEXT_LOAD, dl, Tys, Ops, 2);
7829     return DAG.getNode(ISD::BIT_CONVERT, dl, VT, ResNode);
7830   }
7831   return SDValue();
7832 }
7833
7834 /// PerformSELECTCombine - Do target-specific dag combines on SELECT nodes.
7835 static SDValue PerformSELECTCombine(SDNode *N, SelectionDAG &DAG,
7836                                     const X86Subtarget *Subtarget) {
7837   DebugLoc DL = N->getDebugLoc();
7838   SDValue Cond = N->getOperand(0);
7839   // Get the LHS/RHS of the select.
7840   SDValue LHS = N->getOperand(1);
7841   SDValue RHS = N->getOperand(2);
7842
7843   // If we have SSE[12] support, try to form min/max nodes.
7844   if (Subtarget->hasSSE2() &&
7845       (LHS.getValueType() == MVT::f32 || LHS.getValueType() == MVT::f64) &&
7846       Cond.getOpcode() == ISD::SETCC) {
7847     ISD::CondCode CC = cast<CondCodeSDNode>(Cond.getOperand(2))->get();
7848
7849     unsigned Opcode = 0;
7850     if (LHS == Cond.getOperand(0) && RHS == Cond.getOperand(1)) {
7851       switch (CC) {
7852       default: break;
7853       case ISD::SETOLE: // (X <= Y) ? X : Y -> min
7854       case ISD::SETULE:
7855       case ISD::SETLE:
7856         if (!UnsafeFPMath) break;
7857         // FALL THROUGH.
7858       case ISD::SETOLT:  // (X olt/lt Y) ? X : Y -> min
7859       case ISD::SETLT:
7860         Opcode = X86ISD::FMIN;
7861         break;
7862
7863       case ISD::SETOGT: // (X > Y) ? X : Y -> max
7864       case ISD::SETUGT:
7865       case ISD::SETGT:
7866         if (!UnsafeFPMath) break;
7867         // FALL THROUGH.
7868       case ISD::SETUGE:  // (X uge/ge Y) ? X : Y -> max
7869       case ISD::SETGE:
7870         Opcode = X86ISD::FMAX;
7871         break;
7872       }
7873     } else if (LHS == Cond.getOperand(1) && RHS == Cond.getOperand(0)) {
7874       switch (CC) {
7875       default: break;
7876       case ISD::SETOGT: // (X > Y) ? Y : X -> min
7877       case ISD::SETUGT:
7878       case ISD::SETGT:
7879         if (!UnsafeFPMath) break;
7880         // FALL THROUGH.
7881       case ISD::SETUGE:  // (X uge/ge Y) ? Y : X -> min
7882       case ISD::SETGE:
7883         Opcode = X86ISD::FMIN;
7884         break;
7885
7886       case ISD::SETOLE:   // (X <= Y) ? Y : X -> max
7887       case ISD::SETULE:
7888       case ISD::SETLE:
7889         if (!UnsafeFPMath) break;
7890         // FALL THROUGH.
7891       case ISD::SETOLT:   // (X olt/lt Y) ? Y : X -> max
7892       case ISD::SETLT:
7893         Opcode = X86ISD::FMAX;
7894         break;
7895       }
7896     }
7897
7898     if (Opcode)
7899       return DAG.getNode(Opcode, DL, N->getValueType(0), LHS, RHS);
7900   }
7901
7902   // If this is a select between two integer constants, try to do some
7903   // optimizations.
7904   if (ConstantSDNode *TrueC = dyn_cast<ConstantSDNode>(LHS)) {
7905     if (ConstantSDNode *FalseC = dyn_cast<ConstantSDNode>(RHS))
7906       // Don't do this for crazy integer types.
7907       if (DAG.getTargetLoweringInfo().isTypeLegal(LHS.getValueType())) {
7908         // If this is efficiently invertible, canonicalize the LHSC/RHSC values
7909         // so that TrueC (the true value) is larger than FalseC.
7910         bool NeedsCondInvert = false;
7911
7912         if (TrueC->getAPIntValue().ult(FalseC->getAPIntValue()) &&
7913             // Efficiently invertible.
7914             (Cond.getOpcode() == ISD::SETCC ||  // setcc -> invertible.
7915              (Cond.getOpcode() == ISD::XOR &&   // xor(X, C) -> invertible.
7916               isa<ConstantSDNode>(Cond.getOperand(1))))) {
7917           NeedsCondInvert = true;
7918           std::swap(TrueC, FalseC);
7919         }
7920
7921         // Optimize C ? 8 : 0 -> zext(C) << 3.  Likewise for any pow2/0.
7922         if (FalseC->getAPIntValue() == 0 &&
7923             TrueC->getAPIntValue().isPowerOf2()) {
7924           if (NeedsCondInvert) // Invert the condition if needed.
7925             Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
7926                                DAG.getConstant(1, Cond.getValueType()));
7927
7928           // Zero extend the condition if needed.
7929           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, LHS.getValueType(), Cond);
7930
7931           unsigned ShAmt = TrueC->getAPIntValue().logBase2();
7932           return DAG.getNode(ISD::SHL, DL, LHS.getValueType(), Cond,
7933                              DAG.getConstant(ShAmt, MVT::i8));
7934         }
7935
7936         // Optimize Cond ? cst+1 : cst -> zext(setcc(C)+cst.
7937         if (FalseC->getAPIntValue()+1 == TrueC->getAPIntValue()) {
7938           if (NeedsCondInvert) // Invert the condition if needed.
7939             Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
7940                                DAG.getConstant(1, Cond.getValueType()));
7941
7942           // Zero extend the condition if needed.
7943           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL,
7944                              FalseC->getValueType(0), Cond);
7945           return DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
7946                              SDValue(FalseC, 0));
7947         }
7948
7949         // Optimize cases that will turn into an LEA instruction.  This requires
7950         // an i32 or i64 and an efficient multiplier (1, 2, 3, 4, 5, 8, 9).
7951         if (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i64) {
7952           uint64_t Diff = TrueC->getZExtValue()-FalseC->getZExtValue();
7953           if (N->getValueType(0) == MVT::i32) Diff = (unsigned)Diff;
7954
7955           bool isFastMultiplier = false;
7956           if (Diff < 10) {
7957             switch ((unsigned char)Diff) {
7958               default: break;
7959               case 1:  // result = add base, cond
7960               case 2:  // result = lea base(    , cond*2)
7961               case 3:  // result = lea base(cond, cond*2)
7962               case 4:  // result = lea base(    , cond*4)
7963               case 5:  // result = lea base(cond, cond*4)
7964               case 8:  // result = lea base(    , cond*8)
7965               case 9:  // result = lea base(cond, cond*8)
7966                 isFastMultiplier = true;
7967                 break;
7968             }
7969           }
7970
7971           if (isFastMultiplier) {
7972             APInt Diff = TrueC->getAPIntValue()-FalseC->getAPIntValue();
7973             if (NeedsCondInvert) // Invert the condition if needed.
7974               Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
7975                                  DAG.getConstant(1, Cond.getValueType()));
7976
7977             // Zero extend the condition if needed.
7978             Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, FalseC->getValueType(0),
7979                                Cond);
7980             // Scale the condition by the difference.
7981             if (Diff != 1)
7982               Cond = DAG.getNode(ISD::MUL, DL, Cond.getValueType(), Cond,
7983                                  DAG.getConstant(Diff, Cond.getValueType()));
7984
7985             // Add the base if non-zero.
7986             if (FalseC->getAPIntValue() != 0)
7987               Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
7988                                  SDValue(FalseC, 0));
7989             return Cond;
7990           }
7991         }
7992       }
7993   }
7994
7995   return SDValue();
7996 }
7997
7998 /// Optimize X86ISD::CMOV [LHS, RHS, CONDCODE (e.g. X86::COND_NE), CONDVAL]
7999 static SDValue PerformCMOVCombine(SDNode *N, SelectionDAG &DAG,
8000                                   TargetLowering::DAGCombinerInfo &DCI) {
8001   DebugLoc DL = N->getDebugLoc();
8002
8003   // If the flag operand isn't dead, don't touch this CMOV.
8004   if (N->getNumValues() == 2 && !SDValue(N, 1).use_empty())
8005     return SDValue();
8006
8007   // If this is a select between two integer constants, try to do some
8008   // optimizations.  Note that the operands are ordered the opposite of SELECT
8009   // operands.
8010   if (ConstantSDNode *TrueC = dyn_cast<ConstantSDNode>(N->getOperand(1))) {
8011     if (ConstantSDNode *FalseC = dyn_cast<ConstantSDNode>(N->getOperand(0))) {
8012       // Canonicalize the TrueC/FalseC values so that TrueC (the true value) is
8013       // larger than FalseC (the false value).
8014       X86::CondCode CC = (X86::CondCode)N->getConstantOperandVal(2);
8015
8016       if (TrueC->getAPIntValue().ult(FalseC->getAPIntValue())) {
8017         CC = X86::GetOppositeBranchCondition(CC);
8018         std::swap(TrueC, FalseC);
8019       }
8020
8021       // Optimize C ? 8 : 0 -> zext(setcc(C)) << 3.  Likewise for any pow2/0.
8022       // This is efficient for any integer data type (including i8/i16) and
8023       // shift amount.
8024       if (FalseC->getAPIntValue() == 0 && TrueC->getAPIntValue().isPowerOf2()) {
8025         SDValue Cond = N->getOperand(3);
8026         Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
8027                            DAG.getConstant(CC, MVT::i8), Cond);
8028
8029         // Zero extend the condition if needed.
8030         Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, TrueC->getValueType(0), Cond);
8031
8032         unsigned ShAmt = TrueC->getAPIntValue().logBase2();
8033         Cond = DAG.getNode(ISD::SHL, DL, Cond.getValueType(), Cond,
8034                            DAG.getConstant(ShAmt, MVT::i8));
8035         if (N->getNumValues() == 2)  // Dead flag value?
8036           return DCI.CombineTo(N, Cond, SDValue());
8037         return Cond;
8038       }
8039
8040       // Optimize Cond ? cst+1 : cst -> zext(setcc(C)+cst.  This is efficient
8041       // for any integer data type, including i8/i16.
8042       if (FalseC->getAPIntValue()+1 == TrueC->getAPIntValue()) {
8043         SDValue Cond = N->getOperand(3);
8044         Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
8045                            DAG.getConstant(CC, MVT::i8), Cond);
8046
8047         // Zero extend the condition if needed.
8048         Cond = DAG.getNode(ISD::ZERO_EXTEND, DL,
8049                            FalseC->getValueType(0), Cond);
8050         Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
8051                            SDValue(FalseC, 0));
8052
8053         if (N->getNumValues() == 2)  // Dead flag value?
8054           return DCI.CombineTo(N, Cond, SDValue());
8055         return Cond;
8056       }
8057
8058       // Optimize cases that will turn into an LEA instruction.  This requires
8059       // an i32 or i64 and an efficient multiplier (1, 2, 3, 4, 5, 8, 9).
8060       if (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i64) {
8061         uint64_t Diff = TrueC->getZExtValue()-FalseC->getZExtValue();
8062         if (N->getValueType(0) == MVT::i32) Diff = (unsigned)Diff;
8063
8064         bool isFastMultiplier = false;
8065         if (Diff < 10) {
8066           switch ((unsigned char)Diff) {
8067           default: break;
8068           case 1:  // result = add base, cond
8069           case 2:  // result = lea base(    , cond*2)
8070           case 3:  // result = lea base(cond, cond*2)
8071           case 4:  // result = lea base(    , cond*4)
8072           case 5:  // result = lea base(cond, cond*4)
8073           case 8:  // result = lea base(    , cond*8)
8074           case 9:  // result = lea base(cond, cond*8)
8075             isFastMultiplier = true;
8076             break;
8077           }
8078         }
8079
8080         if (isFastMultiplier) {
8081           APInt Diff = TrueC->getAPIntValue()-FalseC->getAPIntValue();
8082           SDValue Cond = N->getOperand(3);
8083           Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
8084                              DAG.getConstant(CC, MVT::i8), Cond);
8085           // Zero extend the condition if needed.
8086           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, FalseC->getValueType(0),
8087                              Cond);
8088           // Scale the condition by the difference.
8089           if (Diff != 1)
8090             Cond = DAG.getNode(ISD::MUL, DL, Cond.getValueType(), Cond,
8091                                DAG.getConstant(Diff, Cond.getValueType()));
8092
8093           // Add the base if non-zero.
8094           if (FalseC->getAPIntValue() != 0)
8095             Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
8096                                SDValue(FalseC, 0));
8097           if (N->getNumValues() == 2)  // Dead flag value?
8098             return DCI.CombineTo(N, Cond, SDValue());
8099           return Cond;
8100         }
8101       }
8102     }
8103   }
8104   return SDValue();
8105 }
8106
8107
8108 /// PerformMulCombine - Optimize a single multiply with constant into two
8109 /// in order to implement it with two cheaper instructions, e.g.
8110 /// LEA + SHL, LEA + LEA.
8111 static SDValue PerformMulCombine(SDNode *N, SelectionDAG &DAG,
8112                                  TargetLowering::DAGCombinerInfo &DCI) {
8113   if (DAG.getMachineFunction().
8114       getFunction()->hasFnAttr(Attribute::OptimizeForSize))
8115     return SDValue();
8116
8117   if (DCI.isBeforeLegalize() || DCI.isCalledByLegalizer())
8118     return SDValue();
8119
8120   MVT VT = N->getValueType(0);
8121   if (VT != MVT::i64)
8122     return SDValue();
8123
8124   ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(1));
8125   if (!C)
8126     return SDValue();
8127   uint64_t MulAmt = C->getZExtValue();
8128   if (isPowerOf2_64(MulAmt) || MulAmt == 3 || MulAmt == 5 || MulAmt == 9)
8129     return SDValue();
8130
8131   uint64_t MulAmt1 = 0;
8132   uint64_t MulAmt2 = 0;
8133   if ((MulAmt % 9) == 0) {
8134     MulAmt1 = 9;
8135     MulAmt2 = MulAmt / 9;
8136   } else if ((MulAmt % 5) == 0) {
8137     MulAmt1 = 5;
8138     MulAmt2 = MulAmt / 5;
8139   } else if ((MulAmt % 3) == 0) {
8140     MulAmt1 = 3;
8141     MulAmt2 = MulAmt / 3;
8142   }
8143   if (MulAmt2 &&
8144       (isPowerOf2_64(MulAmt2) || MulAmt2 == 3 || MulAmt2 == 5 || MulAmt2 == 9)){
8145     DebugLoc DL = N->getDebugLoc();
8146
8147     if (isPowerOf2_64(MulAmt2) &&
8148         !(N->hasOneUse() && N->use_begin()->getOpcode() == ISD::ADD))
8149       // If second multiplifer is pow2, issue it first. We want the multiply by
8150       // 3, 5, or 9 to be folded into the addressing mode unless the lone use
8151       // is an add.
8152       std::swap(MulAmt1, MulAmt2);
8153
8154     SDValue NewMul;
8155     if (isPowerOf2_64(MulAmt1))
8156       NewMul = DAG.getNode(ISD::SHL, DL, VT, N->getOperand(0),
8157                            DAG.getConstant(Log2_64(MulAmt1), MVT::i8));
8158     else
8159       NewMul = DAG.getNode(X86ISD::MUL_IMM, DL, VT, N->getOperand(0),
8160                            DAG.getConstant(MulAmt1, VT));
8161
8162     if (isPowerOf2_64(MulAmt2))
8163       NewMul = DAG.getNode(ISD::SHL, DL, VT, NewMul,
8164                            DAG.getConstant(Log2_64(MulAmt2), MVT::i8));
8165     else
8166       NewMul = DAG.getNode(X86ISD::MUL_IMM, DL, VT, NewMul,
8167                            DAG.getConstant(MulAmt2, VT));
8168
8169     // Do not add new nodes to DAG combiner worklist.
8170     DCI.CombineTo(N, NewMul, false);
8171   }
8172   return SDValue();
8173 }
8174
8175
8176 /// PerformShiftCombine - Transforms vector shift nodes to use vector shifts
8177 ///                       when possible.
8178 static SDValue PerformShiftCombine(SDNode* N, SelectionDAG &DAG,
8179                                    const X86Subtarget *Subtarget) {
8180   // On X86 with SSE2 support, we can transform this to a vector shift if
8181   // all elements are shifted by the same amount.  We can't do this in legalize
8182   // because the a constant vector is typically transformed to a constant pool
8183   // so we have no knowledge of the shift amount.
8184   if (!Subtarget->hasSSE2())
8185     return SDValue();
8186
8187   MVT VT = N->getValueType(0);
8188   if (VT != MVT::v2i64 && VT != MVT::v4i32 && VT != MVT::v8i16)
8189     return SDValue();
8190
8191   SDValue ShAmtOp = N->getOperand(1);
8192   MVT EltVT = VT.getVectorElementType();
8193   DebugLoc DL = N->getDebugLoc();
8194   SDValue BaseShAmt;
8195   if (ShAmtOp.getOpcode() == ISD::BUILD_VECTOR) {
8196     unsigned NumElts = VT.getVectorNumElements();
8197     unsigned i = 0;
8198     for (; i != NumElts; ++i) {
8199       SDValue Arg = ShAmtOp.getOperand(i);
8200       if (Arg.getOpcode() == ISD::UNDEF) continue;
8201       BaseShAmt = Arg;
8202       break;
8203     }
8204     for (; i != NumElts; ++i) {
8205       SDValue Arg = ShAmtOp.getOperand(i);
8206       if (Arg.getOpcode() == ISD::UNDEF) continue;
8207       if (Arg != BaseShAmt) {
8208         return SDValue();
8209       }
8210     }
8211   } else if (ShAmtOp.getOpcode() == ISD::VECTOR_SHUFFLE &&
8212              cast<ShuffleVectorSDNode>(ShAmtOp)->isSplat()) {
8213     BaseShAmt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, EltVT, ShAmtOp,
8214                             DAG.getIntPtrConstant(0));
8215   } else
8216     return SDValue();
8217
8218   if (EltVT.bitsGT(MVT::i32))
8219     BaseShAmt = DAG.getNode(ISD::TRUNCATE, DL, MVT::i32, BaseShAmt);
8220   else if (EltVT.bitsLT(MVT::i32))
8221     BaseShAmt = DAG.getNode(ISD::ANY_EXTEND, DL, MVT::i32, BaseShAmt);
8222
8223   // The shift amount is identical so we can do a vector shift.
8224   SDValue  ValOp = N->getOperand(0);
8225   switch (N->getOpcode()) {
8226   default:
8227     assert(0 && "Unknown shift opcode!");
8228     break;
8229   case ISD::SHL:
8230     if (VT == MVT::v2i64)
8231       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
8232                          DAG.getConstant(Intrinsic::x86_sse2_pslli_q, MVT::i32),
8233                          ValOp, BaseShAmt);
8234     if (VT == MVT::v4i32)
8235       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
8236                          DAG.getConstant(Intrinsic::x86_sse2_pslli_d, MVT::i32),
8237                          ValOp, BaseShAmt);
8238     if (VT == MVT::v8i16)
8239       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
8240                          DAG.getConstant(Intrinsic::x86_sse2_pslli_w, MVT::i32),
8241                          ValOp, BaseShAmt);
8242     break;
8243   case ISD::SRA:
8244     if (VT == MVT::v4i32)
8245       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
8246                          DAG.getConstant(Intrinsic::x86_sse2_psrai_d, MVT::i32),
8247                          ValOp, BaseShAmt);
8248     if (VT == MVT::v8i16)
8249       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
8250                          DAG.getConstant(Intrinsic::x86_sse2_psrai_w, MVT::i32),
8251                          ValOp, BaseShAmt);
8252     break;
8253   case ISD::SRL:
8254     if (VT == MVT::v2i64)
8255       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
8256                          DAG.getConstant(Intrinsic::x86_sse2_psrli_q, MVT::i32),
8257                          ValOp, BaseShAmt);
8258     if (VT == MVT::v4i32)
8259       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
8260                          DAG.getConstant(Intrinsic::x86_sse2_psrli_d, MVT::i32),
8261                          ValOp, BaseShAmt);
8262     if (VT ==  MVT::v8i16)
8263       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
8264                          DAG.getConstant(Intrinsic::x86_sse2_psrli_w, MVT::i32),
8265                          ValOp, BaseShAmt);
8266     break;
8267   }
8268   return SDValue();
8269 }
8270
8271 /// PerformSTORECombine - Do target-specific dag combines on STORE nodes.
8272 static SDValue PerformSTORECombine(SDNode *N, SelectionDAG &DAG,
8273                                    const X86Subtarget *Subtarget) {
8274   // Turn load->store of MMX types into GPR load/stores.  This avoids clobbering
8275   // the FP state in cases where an emms may be missing.
8276   // A preferable solution to the general problem is to figure out the right
8277   // places to insert EMMS.  This qualifies as a quick hack.
8278
8279   // Similarly, turn load->store of i64 into double load/stores in 32-bit mode.
8280   StoreSDNode *St = cast<StoreSDNode>(N);
8281   MVT VT = St->getValue().getValueType();
8282   if (VT.getSizeInBits() != 64)
8283     return SDValue();
8284
8285   const Function *F = DAG.getMachineFunction().getFunction();
8286   bool NoImplicitFloatOps = F->hasFnAttr(Attribute::NoImplicitFloat);
8287   bool F64IsLegal = !UseSoftFloat && !NoImplicitFloatOps
8288     && Subtarget->hasSSE2();
8289   if ((VT.isVector() ||
8290        (VT == MVT::i64 && F64IsLegal && !Subtarget->is64Bit())) &&
8291       isa<LoadSDNode>(St->getValue()) &&
8292       !cast<LoadSDNode>(St->getValue())->isVolatile() &&
8293       St->getChain().hasOneUse() && !St->isVolatile()) {
8294     SDNode* LdVal = St->getValue().getNode();
8295     LoadSDNode *Ld = 0;
8296     int TokenFactorIndex = -1;
8297     SmallVector<SDValue, 8> Ops;
8298     SDNode* ChainVal = St->getChain().getNode();
8299     // Must be a store of a load.  We currently handle two cases:  the load
8300     // is a direct child, and it's under an intervening TokenFactor.  It is
8301     // possible to dig deeper under nested TokenFactors.
8302     if (ChainVal == LdVal)
8303       Ld = cast<LoadSDNode>(St->getChain());
8304     else if (St->getValue().hasOneUse() &&
8305              ChainVal->getOpcode() == ISD::TokenFactor) {
8306       for (unsigned i=0, e = ChainVal->getNumOperands(); i != e; ++i) {
8307         if (ChainVal->getOperand(i).getNode() == LdVal) {
8308           TokenFactorIndex = i;
8309           Ld = cast<LoadSDNode>(St->getValue());
8310         } else
8311           Ops.push_back(ChainVal->getOperand(i));
8312       }
8313     }
8314
8315     if (!Ld || !ISD::isNormalLoad(Ld))
8316       return SDValue();
8317
8318     // If this is not the MMX case, i.e. we are just turning i64 load/store
8319     // into f64 load/store, avoid the transformation if there are multiple
8320     // uses of the loaded value.
8321     if (!VT.isVector() && !Ld->hasNUsesOfValue(1, 0))
8322       return SDValue();
8323
8324     DebugLoc LdDL = Ld->getDebugLoc();
8325     DebugLoc StDL = N->getDebugLoc();
8326     // If we are a 64-bit capable x86, lower to a single movq load/store pair.
8327     // Otherwise, if it's legal to use f64 SSE instructions, use f64 load/store
8328     // pair instead.
8329     if (Subtarget->is64Bit() || F64IsLegal) {
8330       MVT LdVT = Subtarget->is64Bit() ? MVT::i64 : MVT::f64;
8331       SDValue NewLd = DAG.getLoad(LdVT, LdDL, Ld->getChain(),
8332                                   Ld->getBasePtr(), Ld->getSrcValue(),
8333                                   Ld->getSrcValueOffset(), Ld->isVolatile(),
8334                                   Ld->getAlignment());
8335       SDValue NewChain = NewLd.getValue(1);
8336       if (TokenFactorIndex != -1) {
8337         Ops.push_back(NewChain);
8338         NewChain = DAG.getNode(ISD::TokenFactor, LdDL, MVT::Other, &Ops[0],
8339                                Ops.size());
8340       }
8341       return DAG.getStore(NewChain, StDL, NewLd, St->getBasePtr(),
8342                           St->getSrcValue(), St->getSrcValueOffset(),
8343                           St->isVolatile(), St->getAlignment());
8344     }
8345
8346     // Otherwise, lower to two pairs of 32-bit loads / stores.
8347     SDValue LoAddr = Ld->getBasePtr();
8348     SDValue HiAddr = DAG.getNode(ISD::ADD, LdDL, MVT::i32, LoAddr,
8349                                  DAG.getConstant(4, MVT::i32));
8350
8351     SDValue LoLd = DAG.getLoad(MVT::i32, LdDL, Ld->getChain(), LoAddr,
8352                                Ld->getSrcValue(), Ld->getSrcValueOffset(),
8353                                Ld->isVolatile(), Ld->getAlignment());
8354     SDValue HiLd = DAG.getLoad(MVT::i32, LdDL, Ld->getChain(), HiAddr,
8355                                Ld->getSrcValue(), Ld->getSrcValueOffset()+4,
8356                                Ld->isVolatile(),
8357                                MinAlign(Ld->getAlignment(), 4));
8358
8359     SDValue NewChain = LoLd.getValue(1);
8360     if (TokenFactorIndex != -1) {
8361       Ops.push_back(LoLd);
8362       Ops.push_back(HiLd);
8363       NewChain = DAG.getNode(ISD::TokenFactor, LdDL, MVT::Other, &Ops[0],
8364                              Ops.size());
8365     }
8366
8367     LoAddr = St->getBasePtr();
8368     HiAddr = DAG.getNode(ISD::ADD, StDL, MVT::i32, LoAddr,
8369                          DAG.getConstant(4, MVT::i32));
8370
8371     SDValue LoSt = DAG.getStore(NewChain, StDL, LoLd, LoAddr,
8372                                 St->getSrcValue(), St->getSrcValueOffset(),
8373                                 St->isVolatile(), St->getAlignment());
8374     SDValue HiSt = DAG.getStore(NewChain, StDL, HiLd, HiAddr,
8375                                 St->getSrcValue(),
8376                                 St->getSrcValueOffset() + 4,
8377                                 St->isVolatile(),
8378                                 MinAlign(St->getAlignment(), 4));
8379     return DAG.getNode(ISD::TokenFactor, StDL, MVT::Other, LoSt, HiSt);
8380   }
8381   return SDValue();
8382 }
8383
8384 /// PerformFORCombine - Do target-specific dag combines on X86ISD::FOR and
8385 /// X86ISD::FXOR nodes.
8386 static SDValue PerformFORCombine(SDNode *N, SelectionDAG &DAG) {
8387   assert(N->getOpcode() == X86ISD::FOR || N->getOpcode() == X86ISD::FXOR);
8388   // F[X]OR(0.0, x) -> x
8389   // F[X]OR(x, 0.0) -> x
8390   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
8391     if (C->getValueAPF().isPosZero())
8392       return N->getOperand(1);
8393   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
8394     if (C->getValueAPF().isPosZero())
8395       return N->getOperand(0);
8396   return SDValue();
8397 }
8398
8399 /// PerformFANDCombine - Do target-specific dag combines on X86ISD::FAND nodes.
8400 static SDValue PerformFANDCombine(SDNode *N, SelectionDAG &DAG) {
8401   // FAND(0.0, x) -> 0.0
8402   // FAND(x, 0.0) -> 0.0
8403   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
8404     if (C->getValueAPF().isPosZero())
8405       return N->getOperand(0);
8406   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
8407     if (C->getValueAPF().isPosZero())
8408       return N->getOperand(1);
8409   return SDValue();
8410 }
8411
8412 static SDValue PerformBTCombine(SDNode *N,
8413                                 SelectionDAG &DAG,
8414                                 TargetLowering::DAGCombinerInfo &DCI) {
8415   // BT ignores high bits in the bit index operand.
8416   SDValue Op1 = N->getOperand(1);
8417   if (Op1.hasOneUse()) {
8418     unsigned BitWidth = Op1.getValueSizeInBits();
8419     APInt DemandedMask = APInt::getLowBitsSet(BitWidth, Log2_32(BitWidth));
8420     APInt KnownZero, KnownOne;
8421     TargetLowering::TargetLoweringOpt TLO(DAG);
8422     TargetLowering &TLI = DAG.getTargetLoweringInfo();
8423     if (TLO.ShrinkDemandedConstant(Op1, DemandedMask) ||
8424         TLI.SimplifyDemandedBits(Op1, DemandedMask, KnownZero, KnownOne, TLO))
8425       DCI.CommitTargetLoweringOpt(TLO);
8426   }
8427   return SDValue();
8428 }
8429
8430 static SDValue PerformVZEXT_MOVLCombine(SDNode *N, SelectionDAG &DAG) {
8431   SDValue Op = N->getOperand(0);
8432   if (Op.getOpcode() == ISD::BIT_CONVERT)
8433     Op = Op.getOperand(0);
8434   MVT VT = N->getValueType(0), OpVT = Op.getValueType();
8435   if (Op.getOpcode() == X86ISD::VZEXT_LOAD &&
8436       VT.getVectorElementType().getSizeInBits() ==
8437       OpVT.getVectorElementType().getSizeInBits()) {
8438     return DAG.getNode(ISD::BIT_CONVERT, N->getDebugLoc(), VT, Op);
8439   }
8440   return SDValue();
8441 }
8442
8443 SDValue X86TargetLowering::PerformDAGCombine(SDNode *N,
8444                                              DAGCombinerInfo &DCI) const {
8445   SelectionDAG &DAG = DCI.DAG;
8446   switch (N->getOpcode()) {
8447   default: break;
8448   case ISD::VECTOR_SHUFFLE: return PerformShuffleCombine(N, DAG, *this);
8449   case ISD::SELECT:         return PerformSELECTCombine(N, DAG, Subtarget);
8450   case X86ISD::CMOV:        return PerformCMOVCombine(N, DAG, DCI);
8451   case ISD::MUL:            return PerformMulCombine(N, DAG, DCI);
8452   case ISD::SHL:
8453   case ISD::SRA:
8454   case ISD::SRL:            return PerformShiftCombine(N, DAG, Subtarget);
8455   case ISD::STORE:          return PerformSTORECombine(N, DAG, Subtarget);
8456   case X86ISD::FXOR:
8457   case X86ISD::FOR:         return PerformFORCombine(N, DAG);
8458   case X86ISD::FAND:        return PerformFANDCombine(N, DAG);
8459   case X86ISD::BT:          return PerformBTCombine(N, DAG, DCI);
8460   case X86ISD::VZEXT_MOVL:  return PerformVZEXT_MOVLCombine(N, DAG);
8461   }
8462
8463   return SDValue();
8464 }
8465
8466 //===----------------------------------------------------------------------===//
8467 //                           X86 Inline Assembly Support
8468 //===----------------------------------------------------------------------===//
8469
8470 /// getConstraintType - Given a constraint letter, return the type of
8471 /// constraint it is for this target.
8472 X86TargetLowering::ConstraintType
8473 X86TargetLowering::getConstraintType(const std::string &Constraint) const {
8474   if (Constraint.size() == 1) {
8475     switch (Constraint[0]) {
8476     case 'A':
8477       return C_Register;
8478     case 'f':
8479     case 'r':
8480     case 'R':
8481     case 'l':
8482     case 'q':
8483     case 'Q':
8484     case 'x':
8485     case 'y':
8486     case 'Y':
8487       return C_RegisterClass;
8488     case 'e':
8489     case 'Z':
8490       return C_Other;
8491     default:
8492       break;
8493     }
8494   }
8495   return TargetLowering::getConstraintType(Constraint);
8496 }
8497
8498 /// LowerXConstraint - try to replace an X constraint, which matches anything,
8499 /// with another that has more specific requirements based on the type of the
8500 /// corresponding operand.
8501 const char *X86TargetLowering::
8502 LowerXConstraint(MVT ConstraintVT) const {
8503   // FP X constraints get lowered to SSE1/2 registers if available, otherwise
8504   // 'f' like normal targets.
8505   if (ConstraintVT.isFloatingPoint()) {
8506     if (Subtarget->hasSSE2())
8507       return "Y";
8508     if (Subtarget->hasSSE1())
8509       return "x";
8510   }
8511
8512   return TargetLowering::LowerXConstraint(ConstraintVT);
8513 }
8514
8515 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
8516 /// vector.  If it is invalid, don't add anything to Ops.
8517 void X86TargetLowering::LowerAsmOperandForConstraint(SDValue Op,
8518                                                      char Constraint,
8519                                                      bool hasMemory,
8520                                                      std::vector<SDValue>&Ops,
8521                                                      SelectionDAG &DAG) const {
8522   SDValue Result(0, 0);
8523
8524   switch (Constraint) {
8525   default: break;
8526   case 'I':
8527     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
8528       if (C->getZExtValue() <= 31) {
8529         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
8530         break;
8531       }
8532     }
8533     return;
8534   case 'J':
8535     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
8536       if (C->getZExtValue() <= 63) {
8537         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
8538         break;
8539       }
8540     }
8541     return;
8542   case 'K':
8543     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
8544       if ((int8_t)C->getSExtValue() == C->getSExtValue()) {
8545         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
8546         break;
8547       }
8548     }
8549     return;
8550   case 'N':
8551     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
8552       if (C->getZExtValue() <= 255) {
8553         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
8554         break;
8555       }
8556     }
8557     return;
8558   case 'e': {
8559     // 32-bit signed value
8560     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
8561       const ConstantInt *CI = C->getConstantIntValue();
8562       if (CI->isValueValidForType(Type::Int32Ty, C->getSExtValue())) {
8563         // Widen to 64 bits here to get it sign extended.
8564         Result = DAG.getTargetConstant(C->getSExtValue(), MVT::i64);
8565         break;
8566       }
8567     // FIXME gcc accepts some relocatable values here too, but only in certain
8568     // memory models; it's complicated.
8569     }
8570     return;
8571   }
8572   case 'Z': {
8573     // 32-bit unsigned value
8574     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
8575       const ConstantInt *CI = C->getConstantIntValue();
8576       if (CI->isValueValidForType(Type::Int32Ty, C->getZExtValue())) {
8577         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
8578         break;
8579       }
8580     }
8581     // FIXME gcc accepts some relocatable values here too, but only in certain
8582     // memory models; it's complicated.
8583     return;
8584   }
8585   case 'i': {
8586     // Literal immediates are always ok.
8587     if (ConstantSDNode *CST = dyn_cast<ConstantSDNode>(Op)) {
8588       // Widen to 64 bits here to get it sign extended.
8589       Result = DAG.getTargetConstant(CST->getSExtValue(), MVT::i64);
8590       break;
8591     }
8592
8593     // If we are in non-pic codegen mode, we allow the address of a global (with
8594     // an optional displacement) to be used with 'i'.
8595     GlobalAddressSDNode *GA = 0;
8596     int64_t Offset = 0;
8597
8598     // Match either (GA), (GA+C), (GA+C1+C2), etc.
8599     while (1) {
8600       if ((GA = dyn_cast<GlobalAddressSDNode>(Op))) {
8601         Offset += GA->getOffset();
8602         break;
8603       } else if (Op.getOpcode() == ISD::ADD) {
8604         if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
8605           Offset += C->getZExtValue();
8606           Op = Op.getOperand(0);
8607           continue;
8608         }
8609       } else if (Op.getOpcode() == ISD::SUB) {
8610         if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
8611           Offset += -C->getZExtValue();
8612           Op = Op.getOperand(0);
8613           continue;
8614         }
8615       }
8616
8617       // Otherwise, this isn't something we can handle, reject it.
8618       return;
8619     }
8620
8621     if (hasMemory)
8622       Op = LowerGlobalAddress(GA->getGlobal(), Op.getDebugLoc(), Offset, DAG);
8623     else
8624       Op = DAG.getTargetGlobalAddress(GA->getGlobal(), GA->getValueType(0),
8625                                       Offset);
8626     Result = Op;
8627     break;
8628   }
8629   }
8630
8631   if (Result.getNode()) {
8632     Ops.push_back(Result);
8633     return;
8634   }
8635   return TargetLowering::LowerAsmOperandForConstraint(Op, Constraint, hasMemory,
8636                                                       Ops, DAG);
8637 }
8638
8639 std::vector<unsigned> X86TargetLowering::
8640 getRegClassForInlineAsmConstraint(const std::string &Constraint,
8641                                   MVT VT) const {
8642   if (Constraint.size() == 1) {
8643     // FIXME: not handling fp-stack yet!
8644     switch (Constraint[0]) {      // GCC X86 Constraint Letters
8645     default: break;  // Unknown constraint letter
8646     case 'q':   // Q_REGS (GENERAL_REGS in 64-bit mode)
8647     case 'Q':   // Q_REGS
8648       if (VT == MVT::i32)
8649         return make_vector<unsigned>(X86::EAX, X86::EDX, X86::ECX, X86::EBX, 0);
8650       else if (VT == MVT::i16)
8651         return make_vector<unsigned>(X86::AX, X86::DX, X86::CX, X86::BX, 0);
8652       else if (VT == MVT::i8)
8653         return make_vector<unsigned>(X86::AL, X86::DL, X86::CL, X86::BL, 0);
8654       else if (VT == MVT::i64)
8655         return make_vector<unsigned>(X86::RAX, X86::RDX, X86::RCX, X86::RBX, 0);
8656       break;
8657     }
8658   }
8659
8660   return std::vector<unsigned>();
8661 }
8662
8663 std::pair<unsigned, const TargetRegisterClass*>
8664 X86TargetLowering::getRegForInlineAsmConstraint(const std::string &Constraint,
8665                                                 MVT VT) const {
8666   // First, see if this is a constraint that directly corresponds to an LLVM
8667   // register class.
8668   if (Constraint.size() == 1) {
8669     // GCC Constraint Letters
8670     switch (Constraint[0]) {
8671     default: break;
8672     case 'r':   // GENERAL_REGS
8673     case 'R':   // LEGACY_REGS
8674     case 'l':   // INDEX_REGS
8675       if (VT == MVT::i8)
8676         return std::make_pair(0U, X86::GR8RegisterClass);
8677       if (VT == MVT::i16)
8678         return std::make_pair(0U, X86::GR16RegisterClass);
8679       if (VT == MVT::i32 || !Subtarget->is64Bit())
8680         return std::make_pair(0U, X86::GR32RegisterClass);
8681       return std::make_pair(0U, X86::GR64RegisterClass);
8682     case 'f':  // FP Stack registers.
8683       // If SSE is enabled for this VT, use f80 to ensure the isel moves the
8684       // value to the correct fpstack register class.
8685       if (VT == MVT::f32 && !isScalarFPTypeInSSEReg(VT))
8686         return std::make_pair(0U, X86::RFP32RegisterClass);
8687       if (VT == MVT::f64 && !isScalarFPTypeInSSEReg(VT))
8688         return std::make_pair(0U, X86::RFP64RegisterClass);
8689       return std::make_pair(0U, X86::RFP80RegisterClass);
8690     case 'y':   // MMX_REGS if MMX allowed.
8691       if (!Subtarget->hasMMX()) break;
8692       return std::make_pair(0U, X86::VR64RegisterClass);
8693     case 'Y':   // SSE_REGS if SSE2 allowed
8694       if (!Subtarget->hasSSE2()) break;
8695       // FALL THROUGH.
8696     case 'x':   // SSE_REGS if SSE1 allowed
8697       if (!Subtarget->hasSSE1()) break;
8698
8699       switch (VT.getSimpleVT()) {
8700       default: break;
8701       // Scalar SSE types.
8702       case MVT::f32:
8703       case MVT::i32:
8704         return std::make_pair(0U, X86::FR32RegisterClass);
8705       case MVT::f64:
8706       case MVT::i64:
8707         return std::make_pair(0U, X86::FR64RegisterClass);
8708       // Vector types.
8709       case MVT::v16i8:
8710       case MVT::v8i16:
8711       case MVT::v4i32:
8712       case MVT::v2i64:
8713       case MVT::v4f32:
8714       case MVT::v2f64:
8715         return std::make_pair(0U, X86::VR128RegisterClass);
8716       }
8717       break;
8718     }
8719   }
8720
8721   // Use the default implementation in TargetLowering to convert the register
8722   // constraint into a member of a register class.
8723   std::pair<unsigned, const TargetRegisterClass*> Res;
8724   Res = TargetLowering::getRegForInlineAsmConstraint(Constraint, VT);
8725
8726   // Not found as a standard register?
8727   if (Res.second == 0) {
8728     // GCC calls "st(0)" just plain "st".
8729     if (StringsEqualNoCase("{st}", Constraint)) {
8730       Res.first = X86::ST0;
8731       Res.second = X86::RFP80RegisterClass;
8732     }
8733     // 'A' means EAX + EDX.
8734     if (Constraint == "A") {
8735       Res.first = X86::EAX;
8736       Res.second = X86::GRADRegisterClass;
8737     }
8738     return Res;
8739   }
8740
8741   // Otherwise, check to see if this is a register class of the wrong value
8742   // type.  For example, we want to map "{ax},i32" -> {eax}, we don't want it to
8743   // turn into {ax},{dx}.
8744   if (Res.second->hasType(VT))
8745     return Res;   // Correct type already, nothing to do.
8746
8747   // All of the single-register GCC register classes map their values onto
8748   // 16-bit register pieces "ax","dx","cx","bx","si","di","bp","sp".  If we
8749   // really want an 8-bit or 32-bit register, map to the appropriate register
8750   // class and return the appropriate register.
8751   if (Res.second == X86::GR16RegisterClass) {
8752     if (VT == MVT::i8) {
8753       unsigned DestReg = 0;
8754       switch (Res.first) {
8755       default: break;
8756       case X86::AX: DestReg = X86::AL; break;
8757       case X86::DX: DestReg = X86::DL; break;
8758       case X86::CX: DestReg = X86::CL; break;
8759       case X86::BX: DestReg = X86::BL; break;
8760       }
8761       if (DestReg) {
8762         Res.first = DestReg;
8763         Res.second = X86::GR8RegisterClass;
8764       }
8765     } else if (VT == MVT::i32) {
8766       unsigned DestReg = 0;
8767       switch (Res.first) {
8768       default: break;
8769       case X86::AX: DestReg = X86::EAX; break;
8770       case X86::DX: DestReg = X86::EDX; break;
8771       case X86::CX: DestReg = X86::ECX; break;
8772       case X86::BX: DestReg = X86::EBX; break;
8773       case X86::SI: DestReg = X86::ESI; break;
8774       case X86::DI: DestReg = X86::EDI; break;
8775       case X86::BP: DestReg = X86::EBP; break;
8776       case X86::SP: DestReg = X86::ESP; break;
8777       }
8778       if (DestReg) {
8779         Res.first = DestReg;
8780         Res.second = X86::GR32RegisterClass;
8781       }
8782     } else if (VT == MVT::i64) {
8783       unsigned DestReg = 0;
8784       switch (Res.first) {
8785       default: break;
8786       case X86::AX: DestReg = X86::RAX; break;
8787       case X86::DX: DestReg = X86::RDX; break;
8788       case X86::CX: DestReg = X86::RCX; break;
8789       case X86::BX: DestReg = X86::RBX; break;
8790       case X86::SI: DestReg = X86::RSI; break;
8791       case X86::DI: DestReg = X86::RDI; break;
8792       case X86::BP: DestReg = X86::RBP; break;
8793       case X86::SP: DestReg = X86::RSP; break;
8794       }
8795       if (DestReg) {
8796         Res.first = DestReg;
8797         Res.second = X86::GR64RegisterClass;
8798       }
8799     }
8800   } else if (Res.second == X86::FR32RegisterClass ||
8801              Res.second == X86::FR64RegisterClass ||
8802              Res.second == X86::VR128RegisterClass) {
8803     // Handle references to XMM physical registers that got mapped into the
8804     // wrong class.  This can happen with constraints like {xmm0} where the
8805     // target independent register mapper will just pick the first match it can
8806     // find, ignoring the required type.
8807     if (VT == MVT::f32)
8808       Res.second = X86::FR32RegisterClass;
8809     else if (VT == MVT::f64)
8810       Res.second = X86::FR64RegisterClass;
8811     else if (X86::VR128RegisterClass->hasType(VT))
8812       Res.second = X86::VR128RegisterClass;
8813   }
8814
8815   return Res;
8816 }
8817
8818 //===----------------------------------------------------------------------===//
8819 //                           X86 Widen vector type
8820 //===----------------------------------------------------------------------===//
8821
8822 /// getWidenVectorType: given a vector type, returns the type to widen
8823 /// to (e.g., v7i8 to v8i8). If the vector type is legal, it returns itself.
8824 /// If there is no vector type that we want to widen to, returns MVT::Other
8825 /// When and where to widen is target dependent based on the cost of
8826 /// scalarizing vs using the wider vector type.
8827
8828 MVT X86TargetLowering::getWidenVectorType(MVT VT) const {
8829   assert(VT.isVector());
8830   if (isTypeLegal(VT))
8831     return VT;
8832
8833   // TODO: In computeRegisterProperty, we can compute the list of legal vector
8834   //       type based on element type.  This would speed up our search (though
8835   //       it may not be worth it since the size of the list is relatively
8836   //       small).
8837   MVT EltVT = VT.getVectorElementType();
8838   unsigned NElts = VT.getVectorNumElements();
8839
8840   // On X86, it make sense to widen any vector wider than 1
8841   if (NElts <= 1)
8842     return MVT::Other;
8843
8844   for (unsigned nVT = MVT::FIRST_VECTOR_VALUETYPE;
8845        nVT <= MVT::LAST_VECTOR_VALUETYPE; ++nVT) {
8846     MVT SVT = (MVT::SimpleValueType)nVT;
8847
8848     if (isTypeLegal(SVT) &&
8849         SVT.getVectorElementType() == EltVT &&
8850         SVT.getVectorNumElements() > NElts)
8851       return SVT;
8852   }
8853   return MVT::Other;
8854 }