05419fe3cc4637a8558ed6b253d99f5a3dc98d50
[oota-llvm.git] / lib / Target / X86 / X86ISelLowering.cpp
1 //===-- X86ISelLowering.cpp - X86 DAG Lowering Implementation -------------===//
2 //
3 //                     The LLVM Compiler Infrastructure
4 //
5 // This file is distributed under the University of Illinois Open Source
6 // License. See LICENSE.TXT for details.
7 //
8 //===----------------------------------------------------------------------===//
9 //
10 // This file defines the interfaces that X86 uses to lower LLVM code into a
11 // selection DAG.
12 //
13 //===----------------------------------------------------------------------===//
14
15 #define DEBUG_TYPE "x86-isel"
16 #include "X86.h"
17 #include "X86InstrBuilder.h"
18 #include "X86ISelLowering.h"
19 #include "X86TargetMachine.h"
20 #include "X86TargetObjectFile.h"
21 #include "llvm/CallingConv.h"
22 #include "llvm/Constants.h"
23 #include "llvm/DerivedTypes.h"
24 #include "llvm/GlobalAlias.h"
25 #include "llvm/GlobalVariable.h"
26 #include "llvm/Function.h"
27 #include "llvm/Instructions.h"
28 #include "llvm/Intrinsics.h"
29 #include "llvm/LLVMContext.h"
30 #include "llvm/CodeGen/MachineFrameInfo.h"
31 #include "llvm/CodeGen/MachineFunction.h"
32 #include "llvm/CodeGen/MachineInstrBuilder.h"
33 #include "llvm/CodeGen/MachineJumpTableInfo.h"
34 #include "llvm/CodeGen/MachineModuleInfo.h"
35 #include "llvm/CodeGen/MachineRegisterInfo.h"
36 #include "llvm/CodeGen/PseudoSourceValue.h"
37 #include "llvm/MC/MCAsmInfo.h"
38 #include "llvm/MC/MCContext.h"
39 #include "llvm/MC/MCExpr.h"
40 #include "llvm/MC/MCSymbol.h"
41 #include "llvm/ADT/BitVector.h"
42 #include "llvm/ADT/SmallSet.h"
43 #include "llvm/ADT/Statistic.h"
44 #include "llvm/ADT/StringExtras.h"
45 #include "llvm/ADT/VectorExtras.h"
46 #include "llvm/Support/CommandLine.h"
47 #include "llvm/Support/Debug.h"
48 #include "llvm/Support/ErrorHandling.h"
49 #include "llvm/Support/MathExtras.h"
50 #include "llvm/Support/raw_ostream.h"
51 using namespace llvm;
52
53 STATISTIC(NumTailCalls, "Number of tail calls");
54
55 static cl::opt<bool>
56 DisableMMX("disable-mmx", cl::Hidden, cl::desc("Disable use of MMX"));
57
58 // Disable16Bit - 16-bit operations typically have a larger encoding than
59 // corresponding 32-bit instructions, and 16-bit code is slow on some
60 // processors. This is an experimental flag to disable 16-bit operations
61 // (which forces them to be Legalized to 32-bit operations).
62 static cl::opt<bool>
63 Disable16Bit("disable-16bit", cl::Hidden,
64              cl::desc("Disable use of 16-bit instructions"));
65
66 // Forward declarations.
67 static SDValue getMOVL(SelectionDAG &DAG, DebugLoc dl, EVT VT, SDValue V1,
68                        SDValue V2);
69
70 static TargetLoweringObjectFile *createTLOF(X86TargetMachine &TM) {
71   switch (TM.getSubtarget<X86Subtarget>().TargetType) {
72   default: llvm_unreachable("unknown subtarget type");
73   case X86Subtarget::isDarwin:
74     if (TM.getSubtarget<X86Subtarget>().is64Bit())
75       return new X8664_MachoTargetObjectFile();
76     return new X8632_MachoTargetObjectFile();
77   case X86Subtarget::isELF:
78     return new TargetLoweringObjectFileELF();
79   case X86Subtarget::isMingw:
80   case X86Subtarget::isCygwin:
81   case X86Subtarget::isWindows:
82     return new TargetLoweringObjectFileCOFF();
83   }
84
85 }
86
87 X86TargetLowering::X86TargetLowering(X86TargetMachine &TM)
88   : TargetLowering(TM, createTLOF(TM)) {
89   Subtarget = &TM.getSubtarget<X86Subtarget>();
90   X86ScalarSSEf64 = Subtarget->hasSSE2();
91   X86ScalarSSEf32 = Subtarget->hasSSE1();
92   X86StackPtr = Subtarget->is64Bit() ? X86::RSP : X86::ESP;
93
94   RegInfo = TM.getRegisterInfo();
95   TD = getTargetData();
96
97   // Set up the TargetLowering object.
98
99   // X86 is weird, it always uses i8 for shift amounts and setcc results.
100   setShiftAmountType(MVT::i8);
101   setBooleanContents(ZeroOrOneBooleanContent);
102   setSchedulingPreference(SchedulingForRegPressure);
103   setStackPointerRegisterToSaveRestore(X86StackPtr);
104
105   if (Subtarget->isTargetDarwin()) {
106     // Darwin should use _setjmp/_longjmp instead of setjmp/longjmp.
107     setUseUnderscoreSetJmp(false);
108     setUseUnderscoreLongJmp(false);
109   } else if (Subtarget->isTargetMingw()) {
110     // MS runtime is weird: it exports _setjmp, but longjmp!
111     setUseUnderscoreSetJmp(true);
112     setUseUnderscoreLongJmp(false);
113   } else {
114     setUseUnderscoreSetJmp(true);
115     setUseUnderscoreLongJmp(true);
116   }
117
118   // Set up the register classes.
119   addRegisterClass(MVT::i8, X86::GR8RegisterClass);
120   if (!Disable16Bit)
121     addRegisterClass(MVT::i16, X86::GR16RegisterClass);
122   addRegisterClass(MVT::i32, X86::GR32RegisterClass);
123   if (Subtarget->is64Bit())
124     addRegisterClass(MVT::i64, X86::GR64RegisterClass);
125
126   setLoadExtAction(ISD::SEXTLOAD, MVT::i1, Promote);
127
128   // We don't accept any truncstore of integer registers.
129   setTruncStoreAction(MVT::i64, MVT::i32, Expand);
130   if (!Disable16Bit)
131     setTruncStoreAction(MVT::i64, MVT::i16, Expand);
132   setTruncStoreAction(MVT::i64, MVT::i8 , Expand);
133   if (!Disable16Bit)
134     setTruncStoreAction(MVT::i32, MVT::i16, Expand);
135   setTruncStoreAction(MVT::i32, MVT::i8 , Expand);
136   setTruncStoreAction(MVT::i16, MVT::i8,  Expand);
137
138   // SETOEQ and SETUNE require checking two conditions.
139   setCondCodeAction(ISD::SETOEQ, MVT::f32, Expand);
140   setCondCodeAction(ISD::SETOEQ, MVT::f64, Expand);
141   setCondCodeAction(ISD::SETOEQ, MVT::f80, Expand);
142   setCondCodeAction(ISD::SETUNE, MVT::f32, Expand);
143   setCondCodeAction(ISD::SETUNE, MVT::f64, Expand);
144   setCondCodeAction(ISD::SETUNE, MVT::f80, Expand);
145
146   // Promote all UINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have this
147   // operation.
148   setOperationAction(ISD::UINT_TO_FP       , MVT::i1   , Promote);
149   setOperationAction(ISD::UINT_TO_FP       , MVT::i8   , Promote);
150   setOperationAction(ISD::UINT_TO_FP       , MVT::i16  , Promote);
151
152   if (Subtarget->is64Bit()) {
153     setOperationAction(ISD::UINT_TO_FP     , MVT::i32  , Promote);
154     setOperationAction(ISD::UINT_TO_FP     , MVT::i64  , Expand);
155   } else if (!UseSoftFloat) {
156     if (X86ScalarSSEf64) {
157       // We have an impenetrably clever algorithm for ui64->double only.
158       setOperationAction(ISD::UINT_TO_FP   , MVT::i64  , Custom);
159     }
160     // We have an algorithm for SSE2, and we turn this into a 64-bit
161     // FILD for other targets.
162     setOperationAction(ISD::UINT_TO_FP   , MVT::i32  , Custom);
163   }
164
165   // Promote i1/i8 SINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have
166   // this operation.
167   setOperationAction(ISD::SINT_TO_FP       , MVT::i1   , Promote);
168   setOperationAction(ISD::SINT_TO_FP       , MVT::i8   , Promote);
169
170   if (!UseSoftFloat) {
171     // SSE has no i16 to fp conversion, only i32
172     if (X86ScalarSSEf32) {
173       setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Promote);
174       // f32 and f64 cases are Legal, f80 case is not
175       setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Custom);
176     } else {
177       setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Custom);
178       setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Custom);
179     }
180   } else {
181     setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Promote);
182     setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Promote);
183   }
184
185   // In 32-bit mode these are custom lowered.  In 64-bit mode F32 and F64
186   // are Legal, f80 is custom lowered.
187   setOperationAction(ISD::FP_TO_SINT     , MVT::i64  , Custom);
188   setOperationAction(ISD::SINT_TO_FP     , MVT::i64  , Custom);
189
190   // Promote i1/i8 FP_TO_SINT to larger FP_TO_SINTS's, as X86 doesn't have
191   // this operation.
192   setOperationAction(ISD::FP_TO_SINT       , MVT::i1   , Promote);
193   setOperationAction(ISD::FP_TO_SINT       , MVT::i8   , Promote);
194
195   if (X86ScalarSSEf32) {
196     setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Promote);
197     // f32 and f64 cases are Legal, f80 case is not
198     setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Custom);
199   } else {
200     setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Custom);
201     setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Custom);
202   }
203
204   // Handle FP_TO_UINT by promoting the destination to a larger signed
205   // conversion.
206   setOperationAction(ISD::FP_TO_UINT       , MVT::i1   , Promote);
207   setOperationAction(ISD::FP_TO_UINT       , MVT::i8   , Promote);
208   setOperationAction(ISD::FP_TO_UINT       , MVT::i16  , Promote);
209
210   if (Subtarget->is64Bit()) {
211     setOperationAction(ISD::FP_TO_UINT     , MVT::i64  , Expand);
212     setOperationAction(ISD::FP_TO_UINT     , MVT::i32  , Promote);
213   } else if (!UseSoftFloat) {
214     if (X86ScalarSSEf32 && !Subtarget->hasSSE3())
215       // Expand FP_TO_UINT into a select.
216       // FIXME: We would like to use a Custom expander here eventually to do
217       // the optimal thing for SSE vs. the default expansion in the legalizer.
218       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Expand);
219     else
220       // With SSE3 we can use fisttpll to convert to a signed i64; without
221       // SSE, we're stuck with a fistpll.
222       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Custom);
223   }
224
225   // TODO: when we have SSE, these could be more efficient, by using movd/movq.
226   if (!X86ScalarSSEf64) {
227     setOperationAction(ISD::BIT_CONVERT      , MVT::f32  , Expand);
228     setOperationAction(ISD::BIT_CONVERT      , MVT::i32  , Expand);
229   }
230
231   // Scalar integer divide and remainder are lowered to use operations that
232   // produce two results, to match the available instructions. This exposes
233   // the two-result form to trivial CSE, which is able to combine x/y and x%y
234   // into a single instruction.
235   //
236   // Scalar integer multiply-high is also lowered to use two-result
237   // operations, to match the available instructions. However, plain multiply
238   // (low) operations are left as Legal, as there are single-result
239   // instructions for this in x86. Using the two-result multiply instructions
240   // when both high and low results are needed must be arranged by dagcombine.
241   setOperationAction(ISD::MULHS           , MVT::i8    , Expand);
242   setOperationAction(ISD::MULHU           , MVT::i8    , Expand);
243   setOperationAction(ISD::SDIV            , MVT::i8    , Expand);
244   setOperationAction(ISD::UDIV            , MVT::i8    , Expand);
245   setOperationAction(ISD::SREM            , MVT::i8    , Expand);
246   setOperationAction(ISD::UREM            , MVT::i8    , Expand);
247   setOperationAction(ISD::MULHS           , MVT::i16   , Expand);
248   setOperationAction(ISD::MULHU           , MVT::i16   , Expand);
249   setOperationAction(ISD::SDIV            , MVT::i16   , Expand);
250   setOperationAction(ISD::UDIV            , MVT::i16   , Expand);
251   setOperationAction(ISD::SREM            , MVT::i16   , Expand);
252   setOperationAction(ISD::UREM            , MVT::i16   , Expand);
253   setOperationAction(ISD::MULHS           , MVT::i32   , Expand);
254   setOperationAction(ISD::MULHU           , MVT::i32   , Expand);
255   setOperationAction(ISD::SDIV            , MVT::i32   , Expand);
256   setOperationAction(ISD::UDIV            , MVT::i32   , Expand);
257   setOperationAction(ISD::SREM            , MVT::i32   , Expand);
258   setOperationAction(ISD::UREM            , MVT::i32   , Expand);
259   setOperationAction(ISD::MULHS           , MVT::i64   , Expand);
260   setOperationAction(ISD::MULHU           , MVT::i64   , Expand);
261   setOperationAction(ISD::SDIV            , MVT::i64   , Expand);
262   setOperationAction(ISD::UDIV            , MVT::i64   , Expand);
263   setOperationAction(ISD::SREM            , MVT::i64   , Expand);
264   setOperationAction(ISD::UREM            , MVT::i64   , Expand);
265
266   setOperationAction(ISD::BR_JT            , MVT::Other, Expand);
267   setOperationAction(ISD::BRCOND           , MVT::Other, Custom);
268   setOperationAction(ISD::BR_CC            , MVT::Other, Expand);
269   setOperationAction(ISD::SELECT_CC        , MVT::Other, Expand);
270   if (Subtarget->is64Bit())
271     setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i32, Legal);
272   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i16  , Legal);
273   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i8   , Legal);
274   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1   , Expand);
275   setOperationAction(ISD::FP_ROUND_INREG   , MVT::f32  , Expand);
276   setOperationAction(ISD::FREM             , MVT::f32  , Expand);
277   setOperationAction(ISD::FREM             , MVT::f64  , Expand);
278   setOperationAction(ISD::FREM             , MVT::f80  , Expand);
279   setOperationAction(ISD::FLT_ROUNDS_      , MVT::i32  , Custom);
280
281   setOperationAction(ISD::CTPOP            , MVT::i8   , Expand);
282   setOperationAction(ISD::CTTZ             , MVT::i8   , Custom);
283   setOperationAction(ISD::CTLZ             , MVT::i8   , Custom);
284   setOperationAction(ISD::CTPOP            , MVT::i16  , Expand);
285   if (Disable16Bit) {
286     setOperationAction(ISD::CTTZ           , MVT::i16  , Expand);
287     setOperationAction(ISD::CTLZ           , MVT::i16  , Expand);
288   } else {
289     setOperationAction(ISD::CTTZ           , MVT::i16  , Custom);
290     setOperationAction(ISD::CTLZ           , MVT::i16  , Custom);
291   }
292   setOperationAction(ISD::CTPOP            , MVT::i32  , Expand);
293   setOperationAction(ISD::CTTZ             , MVT::i32  , Custom);
294   setOperationAction(ISD::CTLZ             , MVT::i32  , Custom);
295   if (Subtarget->is64Bit()) {
296     setOperationAction(ISD::CTPOP          , MVT::i64  , Expand);
297     setOperationAction(ISD::CTTZ           , MVT::i64  , Custom);
298     setOperationAction(ISD::CTLZ           , MVT::i64  , Custom);
299   }
300
301   setOperationAction(ISD::READCYCLECOUNTER , MVT::i64  , Custom);
302   setOperationAction(ISD::BSWAP            , MVT::i16  , Expand);
303
304   // These should be promoted to a larger select which is supported.
305   setOperationAction(ISD::SELECT          , MVT::i1   , Promote);
306   // X86 wants to expand cmov itself.
307   setOperationAction(ISD::SELECT          , MVT::i8   , Custom);
308   if (Disable16Bit)
309     setOperationAction(ISD::SELECT        , MVT::i16  , Expand);
310   else
311     setOperationAction(ISD::SELECT        , MVT::i16  , Custom);
312   setOperationAction(ISD::SELECT          , MVT::i32  , Custom);
313   setOperationAction(ISD::SELECT          , MVT::f32  , Custom);
314   setOperationAction(ISD::SELECT          , MVT::f64  , Custom);
315   setOperationAction(ISD::SELECT          , MVT::f80  , Custom);
316   setOperationAction(ISD::SETCC           , MVT::i8   , Custom);
317   if (Disable16Bit)
318     setOperationAction(ISD::SETCC         , MVT::i16  , Expand);
319   else
320     setOperationAction(ISD::SETCC         , MVT::i16  , Custom);
321   setOperationAction(ISD::SETCC           , MVT::i32  , Custom);
322   setOperationAction(ISD::SETCC           , MVT::f32  , Custom);
323   setOperationAction(ISD::SETCC           , MVT::f64  , Custom);
324   setOperationAction(ISD::SETCC           , MVT::f80  , Custom);
325   if (Subtarget->is64Bit()) {
326     setOperationAction(ISD::SELECT        , MVT::i64  , Custom);
327     setOperationAction(ISD::SETCC         , MVT::i64  , Custom);
328   }
329   setOperationAction(ISD::EH_RETURN       , MVT::Other, Custom);
330
331   // Darwin ABI issue.
332   setOperationAction(ISD::ConstantPool    , MVT::i32  , Custom);
333   setOperationAction(ISD::JumpTable       , MVT::i32  , Custom);
334   setOperationAction(ISD::GlobalAddress   , MVT::i32  , Custom);
335   setOperationAction(ISD::GlobalTLSAddress, MVT::i32  , Custom);
336   if (Subtarget->is64Bit())
337     setOperationAction(ISD::GlobalTLSAddress, MVT::i64, Custom);
338   setOperationAction(ISD::ExternalSymbol  , MVT::i32  , Custom);
339   setOperationAction(ISD::BlockAddress    , MVT::i32  , Custom);
340   if (Subtarget->is64Bit()) {
341     setOperationAction(ISD::ConstantPool  , MVT::i64  , Custom);
342     setOperationAction(ISD::JumpTable     , MVT::i64  , Custom);
343     setOperationAction(ISD::GlobalAddress , MVT::i64  , Custom);
344     setOperationAction(ISD::ExternalSymbol, MVT::i64  , Custom);
345     setOperationAction(ISD::BlockAddress  , MVT::i64  , Custom);
346   }
347   // 64-bit addm sub, shl, sra, srl (iff 32-bit x86)
348   setOperationAction(ISD::SHL_PARTS       , MVT::i32  , Custom);
349   setOperationAction(ISD::SRA_PARTS       , MVT::i32  , Custom);
350   setOperationAction(ISD::SRL_PARTS       , MVT::i32  , Custom);
351   if (Subtarget->is64Bit()) {
352     setOperationAction(ISD::SHL_PARTS     , MVT::i64  , Custom);
353     setOperationAction(ISD::SRA_PARTS     , MVT::i64  , Custom);
354     setOperationAction(ISD::SRL_PARTS     , MVT::i64  , Custom);
355   }
356
357   if (Subtarget->hasSSE1())
358     setOperationAction(ISD::PREFETCH      , MVT::Other, Legal);
359
360   if (!Subtarget->hasSSE2())
361     setOperationAction(ISD::MEMBARRIER    , MVT::Other, Expand);
362
363   // Expand certain atomics
364   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i8, Custom);
365   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i16, Custom);
366   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i32, Custom);
367   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i64, Custom);
368
369   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i8, Custom);
370   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i16, Custom);
371   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i32, Custom);
372   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i64, Custom);
373
374   if (!Subtarget->is64Bit()) {
375     setOperationAction(ISD::ATOMIC_LOAD_ADD, MVT::i64, Custom);
376     setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i64, Custom);
377     setOperationAction(ISD::ATOMIC_LOAD_AND, MVT::i64, Custom);
378     setOperationAction(ISD::ATOMIC_LOAD_OR, MVT::i64, Custom);
379     setOperationAction(ISD::ATOMIC_LOAD_XOR, MVT::i64, Custom);
380     setOperationAction(ISD::ATOMIC_LOAD_NAND, MVT::i64, Custom);
381     setOperationAction(ISD::ATOMIC_SWAP, MVT::i64, Custom);
382   }
383
384   // FIXME - use subtarget debug flags
385   if (!Subtarget->isTargetDarwin() &&
386       !Subtarget->isTargetELF() &&
387       !Subtarget->isTargetCygMing()) {
388     setOperationAction(ISD::EH_LABEL, MVT::Other, Expand);
389   }
390
391   setOperationAction(ISD::EXCEPTIONADDR, MVT::i64, Expand);
392   setOperationAction(ISD::EHSELECTION,   MVT::i64, Expand);
393   setOperationAction(ISD::EXCEPTIONADDR, MVT::i32, Expand);
394   setOperationAction(ISD::EHSELECTION,   MVT::i32, Expand);
395   if (Subtarget->is64Bit()) {
396     setExceptionPointerRegister(X86::RAX);
397     setExceptionSelectorRegister(X86::RDX);
398   } else {
399     setExceptionPointerRegister(X86::EAX);
400     setExceptionSelectorRegister(X86::EDX);
401   }
402   setOperationAction(ISD::FRAME_TO_ARGS_OFFSET, MVT::i32, Custom);
403   setOperationAction(ISD::FRAME_TO_ARGS_OFFSET, MVT::i64, Custom);
404
405   setOperationAction(ISD::TRAMPOLINE, MVT::Other, Custom);
406
407   setOperationAction(ISD::TRAP, MVT::Other, Legal);
408
409   // VASTART needs to be custom lowered to use the VarArgsFrameIndex
410   setOperationAction(ISD::VASTART           , MVT::Other, Custom);
411   setOperationAction(ISD::VAEND             , MVT::Other, Expand);
412   if (Subtarget->is64Bit()) {
413     setOperationAction(ISD::VAARG           , MVT::Other, Custom);
414     setOperationAction(ISD::VACOPY          , MVT::Other, Custom);
415   } else {
416     setOperationAction(ISD::VAARG           , MVT::Other, Expand);
417     setOperationAction(ISD::VACOPY          , MVT::Other, Expand);
418   }
419
420   setOperationAction(ISD::STACKSAVE,          MVT::Other, Expand);
421   setOperationAction(ISD::STACKRESTORE,       MVT::Other, Expand);
422   if (Subtarget->is64Bit())
423     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i64, Expand);
424   if (Subtarget->isTargetCygMing())
425     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32, Custom);
426   else
427     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32, Expand);
428
429   if (!UseSoftFloat && X86ScalarSSEf64) {
430     // f32 and f64 use SSE.
431     // Set up the FP register classes.
432     addRegisterClass(MVT::f32, X86::FR32RegisterClass);
433     addRegisterClass(MVT::f64, X86::FR64RegisterClass);
434
435     // Use ANDPD to simulate FABS.
436     setOperationAction(ISD::FABS , MVT::f64, Custom);
437     setOperationAction(ISD::FABS , MVT::f32, Custom);
438
439     // Use XORP to simulate FNEG.
440     setOperationAction(ISD::FNEG , MVT::f64, Custom);
441     setOperationAction(ISD::FNEG , MVT::f32, Custom);
442
443     // Use ANDPD and ORPD to simulate FCOPYSIGN.
444     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Custom);
445     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
446
447     // We don't support sin/cos/fmod
448     setOperationAction(ISD::FSIN , MVT::f64, Expand);
449     setOperationAction(ISD::FCOS , MVT::f64, Expand);
450     setOperationAction(ISD::FSIN , MVT::f32, Expand);
451     setOperationAction(ISD::FCOS , MVT::f32, Expand);
452
453     // Expand FP immediates into loads from the stack, except for the special
454     // cases we handle.
455     addLegalFPImmediate(APFloat(+0.0)); // xorpd
456     addLegalFPImmediate(APFloat(+0.0f)); // xorps
457   } else if (!UseSoftFloat && X86ScalarSSEf32) {
458     // Use SSE for f32, x87 for f64.
459     // Set up the FP register classes.
460     addRegisterClass(MVT::f32, X86::FR32RegisterClass);
461     addRegisterClass(MVT::f64, X86::RFP64RegisterClass);
462
463     // Use ANDPS to simulate FABS.
464     setOperationAction(ISD::FABS , MVT::f32, Custom);
465
466     // Use XORP to simulate FNEG.
467     setOperationAction(ISD::FNEG , MVT::f32, Custom);
468
469     setOperationAction(ISD::UNDEF,     MVT::f64, Expand);
470
471     // Use ANDPS and ORPS to simulate FCOPYSIGN.
472     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
473     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
474
475     // We don't support sin/cos/fmod
476     setOperationAction(ISD::FSIN , MVT::f32, Expand);
477     setOperationAction(ISD::FCOS , MVT::f32, Expand);
478
479     // Special cases we handle for FP constants.
480     addLegalFPImmediate(APFloat(+0.0f)); // xorps
481     addLegalFPImmediate(APFloat(+0.0)); // FLD0
482     addLegalFPImmediate(APFloat(+1.0)); // FLD1
483     addLegalFPImmediate(APFloat(-0.0)); // FLD0/FCHS
484     addLegalFPImmediate(APFloat(-1.0)); // FLD1/FCHS
485
486     if (!UnsafeFPMath) {
487       setOperationAction(ISD::FSIN           , MVT::f64  , Expand);
488       setOperationAction(ISD::FCOS           , MVT::f64  , Expand);
489     }
490   } else if (!UseSoftFloat) {
491     // f32 and f64 in x87.
492     // Set up the FP register classes.
493     addRegisterClass(MVT::f64, X86::RFP64RegisterClass);
494     addRegisterClass(MVT::f32, X86::RFP32RegisterClass);
495
496     setOperationAction(ISD::UNDEF,     MVT::f64, Expand);
497     setOperationAction(ISD::UNDEF,     MVT::f32, Expand);
498     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
499     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Expand);
500
501     if (!UnsafeFPMath) {
502       setOperationAction(ISD::FSIN           , MVT::f64  , Expand);
503       setOperationAction(ISD::FCOS           , MVT::f64  , Expand);
504     }
505     addLegalFPImmediate(APFloat(+0.0)); // FLD0
506     addLegalFPImmediate(APFloat(+1.0)); // FLD1
507     addLegalFPImmediate(APFloat(-0.0)); // FLD0/FCHS
508     addLegalFPImmediate(APFloat(-1.0)); // FLD1/FCHS
509     addLegalFPImmediate(APFloat(+0.0f)); // FLD0
510     addLegalFPImmediate(APFloat(+1.0f)); // FLD1
511     addLegalFPImmediate(APFloat(-0.0f)); // FLD0/FCHS
512     addLegalFPImmediate(APFloat(-1.0f)); // FLD1/FCHS
513   }
514
515   // Long double always uses X87.
516   if (!UseSoftFloat) {
517     addRegisterClass(MVT::f80, X86::RFP80RegisterClass);
518     setOperationAction(ISD::UNDEF,     MVT::f80, Expand);
519     setOperationAction(ISD::FCOPYSIGN, MVT::f80, Expand);
520     {
521       bool ignored;
522       APFloat TmpFlt(+0.0);
523       TmpFlt.convert(APFloat::x87DoubleExtended, APFloat::rmNearestTiesToEven,
524                      &ignored);
525       addLegalFPImmediate(TmpFlt);  // FLD0
526       TmpFlt.changeSign();
527       addLegalFPImmediate(TmpFlt);  // FLD0/FCHS
528       APFloat TmpFlt2(+1.0);
529       TmpFlt2.convert(APFloat::x87DoubleExtended, APFloat::rmNearestTiesToEven,
530                       &ignored);
531       addLegalFPImmediate(TmpFlt2);  // FLD1
532       TmpFlt2.changeSign();
533       addLegalFPImmediate(TmpFlt2);  // FLD1/FCHS
534     }
535
536     if (!UnsafeFPMath) {
537       setOperationAction(ISD::FSIN           , MVT::f80  , Expand);
538       setOperationAction(ISD::FCOS           , MVT::f80  , Expand);
539     }
540   }
541
542   // Always use a library call for pow.
543   setOperationAction(ISD::FPOW             , MVT::f32  , Expand);
544   setOperationAction(ISD::FPOW             , MVT::f64  , Expand);
545   setOperationAction(ISD::FPOW             , MVT::f80  , Expand);
546
547   setOperationAction(ISD::FLOG, MVT::f80, Expand);
548   setOperationAction(ISD::FLOG2, MVT::f80, Expand);
549   setOperationAction(ISD::FLOG10, MVT::f80, Expand);
550   setOperationAction(ISD::FEXP, MVT::f80, Expand);
551   setOperationAction(ISD::FEXP2, MVT::f80, Expand);
552
553   // First set operation action for all vector types to either promote
554   // (for widening) or expand (for scalarization). Then we will selectively
555   // turn on ones that can be effectively codegen'd.
556   for (unsigned VT = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
557        VT <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++VT) {
558     setOperationAction(ISD::ADD , (MVT::SimpleValueType)VT, Expand);
559     setOperationAction(ISD::SUB , (MVT::SimpleValueType)VT, Expand);
560     setOperationAction(ISD::FADD, (MVT::SimpleValueType)VT, Expand);
561     setOperationAction(ISD::FNEG, (MVT::SimpleValueType)VT, Expand);
562     setOperationAction(ISD::FSUB, (MVT::SimpleValueType)VT, Expand);
563     setOperationAction(ISD::MUL , (MVT::SimpleValueType)VT, Expand);
564     setOperationAction(ISD::FMUL, (MVT::SimpleValueType)VT, Expand);
565     setOperationAction(ISD::SDIV, (MVT::SimpleValueType)VT, Expand);
566     setOperationAction(ISD::UDIV, (MVT::SimpleValueType)VT, Expand);
567     setOperationAction(ISD::FDIV, (MVT::SimpleValueType)VT, Expand);
568     setOperationAction(ISD::SREM, (MVT::SimpleValueType)VT, Expand);
569     setOperationAction(ISD::UREM, (MVT::SimpleValueType)VT, Expand);
570     setOperationAction(ISD::LOAD, (MVT::SimpleValueType)VT, Expand);
571     setOperationAction(ISD::VECTOR_SHUFFLE, (MVT::SimpleValueType)VT, Expand);
572     setOperationAction(ISD::EXTRACT_VECTOR_ELT,(MVT::SimpleValueType)VT,Expand);
573     setOperationAction(ISD::EXTRACT_SUBVECTOR,(MVT::SimpleValueType)VT,Expand);
574     setOperationAction(ISD::INSERT_VECTOR_ELT,(MVT::SimpleValueType)VT, Expand);
575     setOperationAction(ISD::FABS, (MVT::SimpleValueType)VT, Expand);
576     setOperationAction(ISD::FSIN, (MVT::SimpleValueType)VT, Expand);
577     setOperationAction(ISD::FCOS, (MVT::SimpleValueType)VT, Expand);
578     setOperationAction(ISD::FREM, (MVT::SimpleValueType)VT, Expand);
579     setOperationAction(ISD::FPOWI, (MVT::SimpleValueType)VT, Expand);
580     setOperationAction(ISD::FSQRT, (MVT::SimpleValueType)VT, Expand);
581     setOperationAction(ISD::FCOPYSIGN, (MVT::SimpleValueType)VT, Expand);
582     setOperationAction(ISD::SMUL_LOHI, (MVT::SimpleValueType)VT, Expand);
583     setOperationAction(ISD::UMUL_LOHI, (MVT::SimpleValueType)VT, Expand);
584     setOperationAction(ISD::SDIVREM, (MVT::SimpleValueType)VT, Expand);
585     setOperationAction(ISD::UDIVREM, (MVT::SimpleValueType)VT, Expand);
586     setOperationAction(ISD::FPOW, (MVT::SimpleValueType)VT, Expand);
587     setOperationAction(ISD::CTPOP, (MVT::SimpleValueType)VT, Expand);
588     setOperationAction(ISD::CTTZ, (MVT::SimpleValueType)VT, Expand);
589     setOperationAction(ISD::CTLZ, (MVT::SimpleValueType)VT, Expand);
590     setOperationAction(ISD::SHL, (MVT::SimpleValueType)VT, Expand);
591     setOperationAction(ISD::SRA, (MVT::SimpleValueType)VT, Expand);
592     setOperationAction(ISD::SRL, (MVT::SimpleValueType)VT, Expand);
593     setOperationAction(ISD::ROTL, (MVT::SimpleValueType)VT, Expand);
594     setOperationAction(ISD::ROTR, (MVT::SimpleValueType)VT, Expand);
595     setOperationAction(ISD::BSWAP, (MVT::SimpleValueType)VT, Expand);
596     setOperationAction(ISD::VSETCC, (MVT::SimpleValueType)VT, Expand);
597     setOperationAction(ISD::FLOG, (MVT::SimpleValueType)VT, Expand);
598     setOperationAction(ISD::FLOG2, (MVT::SimpleValueType)VT, Expand);
599     setOperationAction(ISD::FLOG10, (MVT::SimpleValueType)VT, Expand);
600     setOperationAction(ISD::FEXP, (MVT::SimpleValueType)VT, Expand);
601     setOperationAction(ISD::FEXP2, (MVT::SimpleValueType)VT, Expand);
602     setOperationAction(ISD::FP_TO_UINT, (MVT::SimpleValueType)VT, Expand);
603     setOperationAction(ISD::FP_TO_SINT, (MVT::SimpleValueType)VT, Expand);
604     setOperationAction(ISD::UINT_TO_FP, (MVT::SimpleValueType)VT, Expand);
605     setOperationAction(ISD::SINT_TO_FP, (MVT::SimpleValueType)VT, Expand);
606     setOperationAction(ISD::SIGN_EXTEND_INREG, (MVT::SimpleValueType)VT,Expand);
607     setOperationAction(ISD::TRUNCATE,  (MVT::SimpleValueType)VT, Expand);
608     setOperationAction(ISD::SIGN_EXTEND,  (MVT::SimpleValueType)VT, Expand);
609     setOperationAction(ISD::ZERO_EXTEND,  (MVT::SimpleValueType)VT, Expand);
610     setOperationAction(ISD::ANY_EXTEND,  (MVT::SimpleValueType)VT, Expand);
611     for (unsigned InnerVT = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
612          InnerVT <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++InnerVT)
613       setTruncStoreAction((MVT::SimpleValueType)VT,
614                           (MVT::SimpleValueType)InnerVT, Expand);
615     setLoadExtAction(ISD::SEXTLOAD, (MVT::SimpleValueType)VT, Expand);
616     setLoadExtAction(ISD::ZEXTLOAD, (MVT::SimpleValueType)VT, Expand);
617     setLoadExtAction(ISD::EXTLOAD, (MVT::SimpleValueType)VT, Expand);
618   }
619
620   // FIXME: In order to prevent SSE instructions being expanded to MMX ones
621   // with -msoft-float, disable use of MMX as well.
622   if (!UseSoftFloat && !DisableMMX && Subtarget->hasMMX()) {
623     addRegisterClass(MVT::v8i8,  X86::VR64RegisterClass);
624     addRegisterClass(MVT::v4i16, X86::VR64RegisterClass);
625     addRegisterClass(MVT::v2i32, X86::VR64RegisterClass);
626     addRegisterClass(MVT::v2f32, X86::VR64RegisterClass);
627     addRegisterClass(MVT::v1i64, X86::VR64RegisterClass);
628
629     setOperationAction(ISD::ADD,                MVT::v8i8,  Legal);
630     setOperationAction(ISD::ADD,                MVT::v4i16, Legal);
631     setOperationAction(ISD::ADD,                MVT::v2i32, Legal);
632     setOperationAction(ISD::ADD,                MVT::v1i64, Legal);
633
634     setOperationAction(ISD::SUB,                MVT::v8i8,  Legal);
635     setOperationAction(ISD::SUB,                MVT::v4i16, Legal);
636     setOperationAction(ISD::SUB,                MVT::v2i32, Legal);
637     setOperationAction(ISD::SUB,                MVT::v1i64, Legal);
638
639     setOperationAction(ISD::MULHS,              MVT::v4i16, Legal);
640     setOperationAction(ISD::MUL,                MVT::v4i16, Legal);
641
642     setOperationAction(ISD::AND,                MVT::v8i8,  Promote);
643     AddPromotedToType (ISD::AND,                MVT::v8i8,  MVT::v1i64);
644     setOperationAction(ISD::AND,                MVT::v4i16, Promote);
645     AddPromotedToType (ISD::AND,                MVT::v4i16, MVT::v1i64);
646     setOperationAction(ISD::AND,                MVT::v2i32, Promote);
647     AddPromotedToType (ISD::AND,                MVT::v2i32, MVT::v1i64);
648     setOperationAction(ISD::AND,                MVT::v1i64, Legal);
649
650     setOperationAction(ISD::OR,                 MVT::v8i8,  Promote);
651     AddPromotedToType (ISD::OR,                 MVT::v8i8,  MVT::v1i64);
652     setOperationAction(ISD::OR,                 MVT::v4i16, Promote);
653     AddPromotedToType (ISD::OR,                 MVT::v4i16, MVT::v1i64);
654     setOperationAction(ISD::OR,                 MVT::v2i32, Promote);
655     AddPromotedToType (ISD::OR,                 MVT::v2i32, MVT::v1i64);
656     setOperationAction(ISD::OR,                 MVT::v1i64, Legal);
657
658     setOperationAction(ISD::XOR,                MVT::v8i8,  Promote);
659     AddPromotedToType (ISD::XOR,                MVT::v8i8,  MVT::v1i64);
660     setOperationAction(ISD::XOR,                MVT::v4i16, Promote);
661     AddPromotedToType (ISD::XOR,                MVT::v4i16, MVT::v1i64);
662     setOperationAction(ISD::XOR,                MVT::v2i32, Promote);
663     AddPromotedToType (ISD::XOR,                MVT::v2i32, MVT::v1i64);
664     setOperationAction(ISD::XOR,                MVT::v1i64, Legal);
665
666     setOperationAction(ISD::LOAD,               MVT::v8i8,  Promote);
667     AddPromotedToType (ISD::LOAD,               MVT::v8i8,  MVT::v1i64);
668     setOperationAction(ISD::LOAD,               MVT::v4i16, Promote);
669     AddPromotedToType (ISD::LOAD,               MVT::v4i16, MVT::v1i64);
670     setOperationAction(ISD::LOAD,               MVT::v2i32, Promote);
671     AddPromotedToType (ISD::LOAD,               MVT::v2i32, MVT::v1i64);
672     setOperationAction(ISD::LOAD,               MVT::v2f32, Promote);
673     AddPromotedToType (ISD::LOAD,               MVT::v2f32, MVT::v1i64);
674     setOperationAction(ISD::LOAD,               MVT::v1i64, Legal);
675
676     setOperationAction(ISD::BUILD_VECTOR,       MVT::v8i8,  Custom);
677     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4i16, Custom);
678     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2i32, Custom);
679     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2f32, Custom);
680     setOperationAction(ISD::BUILD_VECTOR,       MVT::v1i64, Custom);
681
682     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v8i8,  Custom);
683     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4i16, Custom);
684     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2i32, Custom);
685     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v1i64, Custom);
686
687     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v2f32, Custom);
688     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v8i8,  Custom);
689     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v4i16, Custom);
690     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v1i64, Custom);
691
692     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i16, Custom);
693
694     setOperationAction(ISD::SELECT,             MVT::v8i8, Promote);
695     setOperationAction(ISD::SELECT,             MVT::v4i16, Promote);
696     setOperationAction(ISD::SELECT,             MVT::v2i32, Promote);
697     setOperationAction(ISD::SELECT,             MVT::v1i64, Custom);
698     setOperationAction(ISD::VSETCC,             MVT::v8i8, Custom);
699     setOperationAction(ISD::VSETCC,             MVT::v4i16, Custom);
700     setOperationAction(ISD::VSETCC,             MVT::v2i32, Custom);
701   }
702
703   if (!UseSoftFloat && Subtarget->hasSSE1()) {
704     addRegisterClass(MVT::v4f32, X86::VR128RegisterClass);
705
706     setOperationAction(ISD::FADD,               MVT::v4f32, Legal);
707     setOperationAction(ISD::FSUB,               MVT::v4f32, Legal);
708     setOperationAction(ISD::FMUL,               MVT::v4f32, Legal);
709     setOperationAction(ISD::FDIV,               MVT::v4f32, Legal);
710     setOperationAction(ISD::FSQRT,              MVT::v4f32, Legal);
711     setOperationAction(ISD::FNEG,               MVT::v4f32, Custom);
712     setOperationAction(ISD::LOAD,               MVT::v4f32, Legal);
713     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4f32, Custom);
714     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4f32, Custom);
715     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f32, Custom);
716     setOperationAction(ISD::SELECT,             MVT::v4f32, Custom);
717     setOperationAction(ISD::VSETCC,             MVT::v4f32, Custom);
718   }
719
720   if (!UseSoftFloat && Subtarget->hasSSE2()) {
721     addRegisterClass(MVT::v2f64, X86::VR128RegisterClass);
722
723     // FIXME: Unfortunately -soft-float and -no-implicit-float means XMM
724     // registers cannot be used even for integer operations.
725     addRegisterClass(MVT::v16i8, X86::VR128RegisterClass);
726     addRegisterClass(MVT::v8i16, X86::VR128RegisterClass);
727     addRegisterClass(MVT::v4i32, X86::VR128RegisterClass);
728     addRegisterClass(MVT::v2i64, X86::VR128RegisterClass);
729
730     setOperationAction(ISD::ADD,                MVT::v16i8, Legal);
731     setOperationAction(ISD::ADD,                MVT::v8i16, Legal);
732     setOperationAction(ISD::ADD,                MVT::v4i32, Legal);
733     setOperationAction(ISD::ADD,                MVT::v2i64, Legal);
734     setOperationAction(ISD::MUL,                MVT::v2i64, Custom);
735     setOperationAction(ISD::SUB,                MVT::v16i8, Legal);
736     setOperationAction(ISD::SUB,                MVT::v8i16, Legal);
737     setOperationAction(ISD::SUB,                MVT::v4i32, Legal);
738     setOperationAction(ISD::SUB,                MVT::v2i64, Legal);
739     setOperationAction(ISD::MUL,                MVT::v8i16, Legal);
740     setOperationAction(ISD::FADD,               MVT::v2f64, Legal);
741     setOperationAction(ISD::FSUB,               MVT::v2f64, Legal);
742     setOperationAction(ISD::FMUL,               MVT::v2f64, Legal);
743     setOperationAction(ISD::FDIV,               MVT::v2f64, Legal);
744     setOperationAction(ISD::FSQRT,              MVT::v2f64, Legal);
745     setOperationAction(ISD::FNEG,               MVT::v2f64, Custom);
746
747     setOperationAction(ISD::VSETCC,             MVT::v2f64, Custom);
748     setOperationAction(ISD::VSETCC,             MVT::v16i8, Custom);
749     setOperationAction(ISD::VSETCC,             MVT::v8i16, Custom);
750     setOperationAction(ISD::VSETCC,             MVT::v4i32, Custom);
751
752     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v16i8, Custom);
753     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v8i16, Custom);
754     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i16, Custom);
755     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i32, Custom);
756     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f32, Custom);
757
758     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v2f64, Custom);
759     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v2i64, Custom);
760     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v16i8, Custom);
761     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v8i16, Custom);
762     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v4i32, Custom);
763
764     // Custom lower build_vector, vector_shuffle, and extract_vector_elt.
765     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v2i64; ++i) {
766       EVT VT = (MVT::SimpleValueType)i;
767       // Do not attempt to custom lower non-power-of-2 vectors
768       if (!isPowerOf2_32(VT.getVectorNumElements()))
769         continue;
770       // Do not attempt to custom lower non-128-bit vectors
771       if (!VT.is128BitVector())
772         continue;
773       setOperationAction(ISD::BUILD_VECTOR,
774                          VT.getSimpleVT().SimpleTy, Custom);
775       setOperationAction(ISD::VECTOR_SHUFFLE,
776                          VT.getSimpleVT().SimpleTy, Custom);
777       setOperationAction(ISD::EXTRACT_VECTOR_ELT,
778                          VT.getSimpleVT().SimpleTy, Custom);
779     }
780
781     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2f64, Custom);
782     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2i64, Custom);
783     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2f64, Custom);
784     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2i64, Custom);
785     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2f64, Custom);
786     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2f64, Custom);
787
788     if (Subtarget->is64Bit()) {
789       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2i64, Custom);
790       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2i64, Custom);
791     }
792
793     // Promote v16i8, v8i16, v4i32 load, select, and, or, xor to v2i64.
794     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v2i64; i++) {
795       MVT::SimpleValueType SVT = (MVT::SimpleValueType)i;
796       EVT VT = SVT;
797
798       // Do not attempt to promote non-128-bit vectors
799       if (!VT.is128BitVector()) {
800         continue;
801       }
802       setOperationAction(ISD::AND,    SVT, Promote);
803       AddPromotedToType (ISD::AND,    SVT, MVT::v2i64);
804       setOperationAction(ISD::OR,     SVT, Promote);
805       AddPromotedToType (ISD::OR,     SVT, MVT::v2i64);
806       setOperationAction(ISD::XOR,    SVT, Promote);
807       AddPromotedToType (ISD::XOR,    SVT, MVT::v2i64);
808       setOperationAction(ISD::LOAD,   SVT, Promote);
809       AddPromotedToType (ISD::LOAD,   SVT, MVT::v2i64);
810       setOperationAction(ISD::SELECT, SVT, Promote);
811       AddPromotedToType (ISD::SELECT, SVT, MVT::v2i64);
812     }
813
814     setTruncStoreAction(MVT::f64, MVT::f32, Expand);
815
816     // Custom lower v2i64 and v2f64 selects.
817     setOperationAction(ISD::LOAD,               MVT::v2f64, Legal);
818     setOperationAction(ISD::LOAD,               MVT::v2i64, Legal);
819     setOperationAction(ISD::SELECT,             MVT::v2f64, Custom);
820     setOperationAction(ISD::SELECT,             MVT::v2i64, Custom);
821
822     setOperationAction(ISD::FP_TO_SINT,         MVT::v4i32, Legal);
823     setOperationAction(ISD::SINT_TO_FP,         MVT::v4i32, Legal);
824     if (!DisableMMX && Subtarget->hasMMX()) {
825       setOperationAction(ISD::FP_TO_SINT,         MVT::v2i32, Custom);
826       setOperationAction(ISD::SINT_TO_FP,         MVT::v2i32, Custom);
827     }
828   }
829
830   if (Subtarget->hasSSE41()) {
831     // FIXME: Do we need to handle scalar-to-vector here?
832     setOperationAction(ISD::MUL,                MVT::v4i32, Legal);
833
834     // i8 and i16 vectors are custom , because the source register and source
835     // source memory operand types are not the same width.  f32 vectors are
836     // custom since the immediate controlling the insert encodes additional
837     // information.
838     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v16i8, Custom);
839     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i16, Custom);
840     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i32, Custom);
841     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f32, Custom);
842
843     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v16i8, Custom);
844     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v8i16, Custom);
845     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4i32, Custom);
846     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f32, Custom);
847
848     if (Subtarget->is64Bit()) {
849       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2i64, Legal);
850       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2i64, Legal);
851     }
852   }
853
854   if (Subtarget->hasSSE42()) {
855     setOperationAction(ISD::VSETCC,             MVT::v2i64, Custom);
856   }
857
858   if (!UseSoftFloat && Subtarget->hasAVX()) {
859     addRegisterClass(MVT::v8f32, X86::VR256RegisterClass);
860     addRegisterClass(MVT::v4f64, X86::VR256RegisterClass);
861     addRegisterClass(MVT::v8i32, X86::VR256RegisterClass);
862     addRegisterClass(MVT::v4i64, X86::VR256RegisterClass);
863
864     setOperationAction(ISD::LOAD,               MVT::v8f32, Legal);
865     setOperationAction(ISD::LOAD,               MVT::v8i32, Legal);
866     setOperationAction(ISD::LOAD,               MVT::v4f64, Legal);
867     setOperationAction(ISD::LOAD,               MVT::v4i64, Legal);
868     setOperationAction(ISD::FADD,               MVT::v8f32, Legal);
869     setOperationAction(ISD::FSUB,               MVT::v8f32, Legal);
870     setOperationAction(ISD::FMUL,               MVT::v8f32, Legal);
871     setOperationAction(ISD::FDIV,               MVT::v8f32, Legal);
872     setOperationAction(ISD::FSQRT,              MVT::v8f32, Legal);
873     setOperationAction(ISD::FNEG,               MVT::v8f32, Custom);
874     //setOperationAction(ISD::BUILD_VECTOR,       MVT::v8f32, Custom);
875     //setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v8f32, Custom);
876     //setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v8f32, Custom);
877     //setOperationAction(ISD::SELECT,             MVT::v8f32, Custom);
878     //setOperationAction(ISD::VSETCC,             MVT::v8f32, Custom);
879
880     // Operations to consider commented out -v16i16 v32i8
881     //setOperationAction(ISD::ADD,                MVT::v16i16, Legal);
882     setOperationAction(ISD::ADD,                MVT::v8i32, Custom);
883     setOperationAction(ISD::ADD,                MVT::v4i64, Custom);
884     //setOperationAction(ISD::SUB,                MVT::v32i8, Legal);
885     //setOperationAction(ISD::SUB,                MVT::v16i16, Legal);
886     setOperationAction(ISD::SUB,                MVT::v8i32, Custom);
887     setOperationAction(ISD::SUB,                MVT::v4i64, Custom);
888     //setOperationAction(ISD::MUL,                MVT::v16i16, Legal);
889     setOperationAction(ISD::FADD,               MVT::v4f64, Legal);
890     setOperationAction(ISD::FSUB,               MVT::v4f64, Legal);
891     setOperationAction(ISD::FMUL,               MVT::v4f64, Legal);
892     setOperationAction(ISD::FDIV,               MVT::v4f64, Legal);
893     setOperationAction(ISD::FSQRT,              MVT::v4f64, Legal);
894     setOperationAction(ISD::FNEG,               MVT::v4f64, Custom);
895
896     setOperationAction(ISD::VSETCC,             MVT::v4f64, Custom);
897     // setOperationAction(ISD::VSETCC,             MVT::v32i8, Custom);
898     // setOperationAction(ISD::VSETCC,             MVT::v16i16, Custom);
899     setOperationAction(ISD::VSETCC,             MVT::v8i32, Custom);
900
901     // setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v32i8, Custom);
902     // setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v16i16, Custom);
903     // setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v16i16, Custom);
904     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i32, Custom);
905     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8f32, Custom);
906
907     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4f64, Custom);
908     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4i64, Custom);
909     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4f64, Custom);
910     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4i64, Custom);
911     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f64, Custom);
912     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f64, Custom);
913
914 #if 0
915     // Not sure we want to do this since there are no 256-bit integer
916     // operations in AVX
917
918     // Custom lower build_vector, vector_shuffle, and extract_vector_elt.
919     // This includes 256-bit vectors
920     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v4i64; ++i) {
921       EVT VT = (MVT::SimpleValueType)i;
922
923       // Do not attempt to custom lower non-power-of-2 vectors
924       if (!isPowerOf2_32(VT.getVectorNumElements()))
925         continue;
926
927       setOperationAction(ISD::BUILD_VECTOR,       VT, Custom);
928       setOperationAction(ISD::VECTOR_SHUFFLE,     VT, Custom);
929       setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT, Custom);
930     }
931
932     if (Subtarget->is64Bit()) {
933       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i64, Custom);
934       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4i64, Custom);
935     }
936 #endif
937
938 #if 0
939     // Not sure we want to do this since there are no 256-bit integer
940     // operations in AVX
941
942     // Promote v32i8, v16i16, v8i32 load, select, and, or, xor to v4i64.
943     // Including 256-bit vectors
944     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v4i64; i++) {
945       EVT VT = (MVT::SimpleValueType)i;
946
947       if (!VT.is256BitVector()) {
948         continue;
949       }
950       setOperationAction(ISD::AND,    VT, Promote);
951       AddPromotedToType (ISD::AND,    VT, MVT::v4i64);
952       setOperationAction(ISD::OR,     VT, Promote);
953       AddPromotedToType (ISD::OR,     VT, MVT::v4i64);
954       setOperationAction(ISD::XOR,    VT, Promote);
955       AddPromotedToType (ISD::XOR,    VT, MVT::v4i64);
956       setOperationAction(ISD::LOAD,   VT, Promote);
957       AddPromotedToType (ISD::LOAD,   VT, MVT::v4i64);
958       setOperationAction(ISD::SELECT, VT, Promote);
959       AddPromotedToType (ISD::SELECT, VT, MVT::v4i64);
960     }
961
962     setTruncStoreAction(MVT::f64, MVT::f32, Expand);
963 #endif
964   }
965
966   // We want to custom lower some of our intrinsics.
967   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
968
969   // Add/Sub/Mul with overflow operations are custom lowered.
970   setOperationAction(ISD::SADDO, MVT::i32, Custom);
971   setOperationAction(ISD::SADDO, MVT::i64, Custom);
972   setOperationAction(ISD::UADDO, MVT::i32, Custom);
973   setOperationAction(ISD::UADDO, MVT::i64, Custom);
974   setOperationAction(ISD::SSUBO, MVT::i32, Custom);
975   setOperationAction(ISD::SSUBO, MVT::i64, Custom);
976   setOperationAction(ISD::USUBO, MVT::i32, Custom);
977   setOperationAction(ISD::USUBO, MVT::i64, Custom);
978   setOperationAction(ISD::SMULO, MVT::i32, Custom);
979   setOperationAction(ISD::SMULO, MVT::i64, Custom);
980
981   if (!Subtarget->is64Bit()) {
982     // These libcalls are not available in 32-bit.
983     setLibcallName(RTLIB::SHL_I128, 0);
984     setLibcallName(RTLIB::SRL_I128, 0);
985     setLibcallName(RTLIB::SRA_I128, 0);
986   }
987
988   // We have target-specific dag combine patterns for the following nodes:
989   setTargetDAGCombine(ISD::VECTOR_SHUFFLE);
990   setTargetDAGCombine(ISD::BUILD_VECTOR);
991   setTargetDAGCombine(ISD::SELECT);
992   setTargetDAGCombine(ISD::SHL);
993   setTargetDAGCombine(ISD::SRA);
994   setTargetDAGCombine(ISD::SRL);
995   setTargetDAGCombine(ISD::OR);
996   setTargetDAGCombine(ISD::STORE);
997   setTargetDAGCombine(ISD::MEMBARRIER);
998   setTargetDAGCombine(ISD::ZERO_EXTEND);
999   if (Subtarget->is64Bit())
1000     setTargetDAGCombine(ISD::MUL);
1001
1002   computeRegisterProperties();
1003
1004   // Divide and reminder operations have no vector equivalent and can
1005   // trap. Do a custom widening for these operations in which we never
1006   // generate more divides/remainder than the original vector width.
1007   for (unsigned VT = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
1008        VT <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++VT) {
1009     if (!isTypeLegal((MVT::SimpleValueType)VT)) {
1010       setOperationAction(ISD::SDIV, (MVT::SimpleValueType) VT, Custom);
1011       setOperationAction(ISD::UDIV, (MVT::SimpleValueType) VT, Custom);
1012       setOperationAction(ISD::SREM, (MVT::SimpleValueType) VT, Custom);
1013       setOperationAction(ISD::UREM, (MVT::SimpleValueType) VT, Custom);
1014     }
1015   }
1016
1017   // FIXME: These should be based on subtarget info. Plus, the values should
1018   // be smaller when we are in optimizing for size mode.
1019   maxStoresPerMemset = 16; // For @llvm.memset -> sequence of stores
1020   maxStoresPerMemcpy = 16; // For @llvm.memcpy -> sequence of stores
1021   maxStoresPerMemmove = 3; // For @llvm.memmove -> sequence of stores
1022   setPrefLoopAlignment(16);
1023   benefitFromCodePlacementOpt = true;
1024 }
1025
1026
1027 MVT::SimpleValueType X86TargetLowering::getSetCCResultType(EVT VT) const {
1028   return MVT::i8;
1029 }
1030
1031
1032 /// getMaxByValAlign - Helper for getByValTypeAlignment to determine
1033 /// the desired ByVal argument alignment.
1034 static void getMaxByValAlign(const Type *Ty, unsigned &MaxAlign) {
1035   if (MaxAlign == 16)
1036     return;
1037   if (const VectorType *VTy = dyn_cast<VectorType>(Ty)) {
1038     if (VTy->getBitWidth() == 128)
1039       MaxAlign = 16;
1040   } else if (const ArrayType *ATy = dyn_cast<ArrayType>(Ty)) {
1041     unsigned EltAlign = 0;
1042     getMaxByValAlign(ATy->getElementType(), EltAlign);
1043     if (EltAlign > MaxAlign)
1044       MaxAlign = EltAlign;
1045   } else if (const StructType *STy = dyn_cast<StructType>(Ty)) {
1046     for (unsigned i = 0, e = STy->getNumElements(); i != e; ++i) {
1047       unsigned EltAlign = 0;
1048       getMaxByValAlign(STy->getElementType(i), EltAlign);
1049       if (EltAlign > MaxAlign)
1050         MaxAlign = EltAlign;
1051       if (MaxAlign == 16)
1052         break;
1053     }
1054   }
1055   return;
1056 }
1057
1058 /// getByValTypeAlignment - Return the desired alignment for ByVal aggregate
1059 /// function arguments in the caller parameter area. For X86, aggregates
1060 /// that contain SSE vectors are placed at 16-byte boundaries while the rest
1061 /// are at 4-byte boundaries.
1062 unsigned X86TargetLowering::getByValTypeAlignment(const Type *Ty) const {
1063   if (Subtarget->is64Bit()) {
1064     // Max of 8 and alignment of type.
1065     unsigned TyAlign = TD->getABITypeAlignment(Ty);
1066     if (TyAlign > 8)
1067       return TyAlign;
1068     return 8;
1069   }
1070
1071   unsigned Align = 4;
1072   if (Subtarget->hasSSE1())
1073     getMaxByValAlign(Ty, Align);
1074   return Align;
1075 }
1076
1077 /// getOptimalMemOpType - Returns the target specific optimal type for load
1078 /// and store operations as a result of memset, memcpy, and memmove
1079 /// lowering. It returns MVT::iAny if SelectionDAG should be responsible for
1080 /// determining it.
1081 EVT
1082 X86TargetLowering::getOptimalMemOpType(uint64_t Size, unsigned Align,
1083                                        bool isSrcConst, bool isSrcStr,
1084                                        SelectionDAG &DAG) const {
1085   // FIXME: This turns off use of xmm stores for memset/memcpy on targets like
1086   // linux.  This is because the stack realignment code can't handle certain
1087   // cases like PR2962.  This should be removed when PR2962 is fixed.
1088   const Function *F = DAG.getMachineFunction().getFunction();
1089   bool NoImplicitFloatOps = F->hasFnAttr(Attribute::NoImplicitFloat);
1090   if (!NoImplicitFloatOps && Subtarget->getStackAlignment() >= 16) {
1091     if ((isSrcConst || isSrcStr) && Subtarget->hasSSE2() && Size >= 16)
1092       return MVT::v4i32;
1093     if ((isSrcConst || isSrcStr) && Subtarget->hasSSE1() && Size >= 16)
1094       return MVT::v4f32;
1095   }
1096   if (Subtarget->is64Bit() && Size >= 8)
1097     return MVT::i64;
1098   return MVT::i32;
1099 }
1100
1101 /// getJumpTableEncoding - Return the entry encoding for a jump table in the
1102 /// current function.  The returned value is a member of the
1103 /// MachineJumpTableInfo::JTEntryKind enum.
1104 unsigned X86TargetLowering::getJumpTableEncoding() const {
1105   // In GOT pic mode, each entry in the jump table is emitted as a @GOTOFF
1106   // symbol.
1107   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
1108       Subtarget->isPICStyleGOT())
1109     return MachineJumpTableInfo::EK_Custom32;
1110   
1111   // Otherwise, use the normal jump table encoding heuristics.
1112   return TargetLowering::getJumpTableEncoding();
1113 }
1114
1115 /// getPICBaseSymbol - Return the X86-32 PIC base.
1116 MCSymbol *
1117 X86TargetLowering::getPICBaseSymbol(const MachineFunction *MF,
1118                                     MCContext &Ctx) const {
1119   const MCAsmInfo &MAI = *getTargetMachine().getMCAsmInfo();
1120   return Ctx.GetOrCreateSymbol(Twine(MAI.getPrivateGlobalPrefix())+
1121                                Twine(MF->getFunctionNumber())+"$pb");
1122 }
1123
1124
1125 const MCExpr *
1126 X86TargetLowering::LowerCustomJumpTableEntry(const MachineJumpTableInfo *MJTI,
1127                                              const MachineBasicBlock *MBB,
1128                                              unsigned uid,MCContext &Ctx) const{
1129   assert(getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
1130          Subtarget->isPICStyleGOT());
1131   // In 32-bit ELF systems, our jump table entries are formed with @GOTOFF
1132   // entries.
1133
1134   // FIXME: @GOTOFF should be a property of MCSymbolRefExpr not in the MCSymbol.
1135   std::string Name = MBB->getSymbol(Ctx)->getName() + "@GOTOFF";
1136   return MCSymbolRefExpr::Create(Ctx.GetOrCreateSymbol(StringRef(Name)), Ctx);
1137 }
1138
1139 /// getPICJumpTableRelocaBase - Returns relocation base for the given PIC
1140 /// jumptable.
1141 SDValue X86TargetLowering::getPICJumpTableRelocBase(SDValue Table,
1142                                                     SelectionDAG &DAG) const {
1143   if (!Subtarget->is64Bit())
1144     // This doesn't have DebugLoc associated with it, but is not really the
1145     // same as a Register.
1146     return DAG.getNode(X86ISD::GlobalBaseReg, DebugLoc::getUnknownLoc(),
1147                        getPointerTy());
1148   return Table;
1149 }
1150
1151 /// getPICJumpTableRelocBaseExpr - This returns the relocation base for the
1152 /// given PIC jumptable, the same as getPICJumpTableRelocBase, but as an
1153 /// MCExpr.
1154 const MCExpr *X86TargetLowering::
1155 getPICJumpTableRelocBaseExpr(const MachineFunction *MF, unsigned JTI,
1156                              MCContext &Ctx) const {
1157   // X86-64 uses RIP relative addressing based on the jump table label.
1158   if (Subtarget->isPICStyleRIPRel())
1159     return TargetLowering::getPICJumpTableRelocBaseExpr(MF, JTI, Ctx);
1160
1161   // Otherwise, the reference is relative to the PIC base.
1162   return MCSymbolRefExpr::Create(getPICBaseSymbol(MF, Ctx), Ctx);
1163 }
1164
1165 /// getFunctionAlignment - Return the Log2 alignment of this function.
1166 unsigned X86TargetLowering::getFunctionAlignment(const Function *F) const {
1167   return F->hasFnAttr(Attribute::OptimizeForSize) ? 0 : 4;
1168 }
1169
1170 //===----------------------------------------------------------------------===//
1171 //               Return Value Calling Convention Implementation
1172 //===----------------------------------------------------------------------===//
1173
1174 #include "X86GenCallingConv.inc"
1175
1176 bool 
1177 X86TargetLowering::CanLowerReturn(CallingConv::ID CallConv, bool isVarArg,
1178                         const SmallVectorImpl<EVT> &OutTys,
1179                         const SmallVectorImpl<ISD::ArgFlagsTy> &ArgsFlags,
1180                         SelectionDAG &DAG) {
1181   SmallVector<CCValAssign, 16> RVLocs;
1182   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1183                  RVLocs, *DAG.getContext());
1184   return CCInfo.CheckReturn(OutTys, ArgsFlags, RetCC_X86);
1185 }
1186
1187 SDValue
1188 X86TargetLowering::LowerReturn(SDValue Chain,
1189                                CallingConv::ID CallConv, bool isVarArg,
1190                                const SmallVectorImpl<ISD::OutputArg> &Outs,
1191                                DebugLoc dl, SelectionDAG &DAG) {
1192
1193   SmallVector<CCValAssign, 16> RVLocs;
1194   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1195                  RVLocs, *DAG.getContext());
1196   CCInfo.AnalyzeReturn(Outs, RetCC_X86);
1197
1198   // Add the regs to the liveout set for the function.
1199   MachineRegisterInfo &MRI = DAG.getMachineFunction().getRegInfo();
1200   for (unsigned i = 0; i != RVLocs.size(); ++i)
1201     if (RVLocs[i].isRegLoc() && !MRI.isLiveOut(RVLocs[i].getLocReg()))
1202       MRI.addLiveOut(RVLocs[i].getLocReg());
1203
1204   SDValue Flag;
1205
1206   SmallVector<SDValue, 6> RetOps;
1207   RetOps.push_back(Chain); // Operand #0 = Chain (updated below)
1208   // Operand #1 = Bytes To Pop
1209   RetOps.push_back(DAG.getTargetConstant(getBytesToPopOnReturn(), MVT::i16));
1210
1211   // Copy the result values into the output registers.
1212   for (unsigned i = 0; i != RVLocs.size(); ++i) {
1213     CCValAssign &VA = RVLocs[i];
1214     assert(VA.isRegLoc() && "Can only return in registers!");
1215     SDValue ValToCopy = Outs[i].Val;
1216
1217     // Returns in ST0/ST1 are handled specially: these are pushed as operands to
1218     // the RET instruction and handled by the FP Stackifier.
1219     if (VA.getLocReg() == X86::ST0 ||
1220         VA.getLocReg() == X86::ST1) {
1221       // If this is a copy from an xmm register to ST(0), use an FPExtend to
1222       // change the value to the FP stack register class.
1223       if (isScalarFPTypeInSSEReg(VA.getValVT()))
1224         ValToCopy = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f80, ValToCopy);
1225       RetOps.push_back(ValToCopy);
1226       // Don't emit a copytoreg.
1227       continue;
1228     }
1229
1230     // 64-bit vector (MMX) values are returned in XMM0 / XMM1 except for v1i64
1231     // which is returned in RAX / RDX.
1232     if (Subtarget->is64Bit()) {
1233       EVT ValVT = ValToCopy.getValueType();
1234       if (ValVT.isVector() && ValVT.getSizeInBits() == 64) {
1235         ValToCopy = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::i64, ValToCopy);
1236         if (VA.getLocReg() == X86::XMM0 || VA.getLocReg() == X86::XMM1)
1237           ValToCopy = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64, ValToCopy);
1238       }
1239     }
1240
1241     Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), ValToCopy, Flag);
1242     Flag = Chain.getValue(1);
1243   }
1244
1245   // The x86-64 ABI for returning structs by value requires that we copy
1246   // the sret argument into %rax for the return. We saved the argument into
1247   // a virtual register in the entry block, so now we copy the value out
1248   // and into %rax.
1249   if (Subtarget->is64Bit() &&
1250       DAG.getMachineFunction().getFunction()->hasStructRetAttr()) {
1251     MachineFunction &MF = DAG.getMachineFunction();
1252     X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1253     unsigned Reg = FuncInfo->getSRetReturnReg();
1254     if (!Reg) {
1255       Reg = MRI.createVirtualRegister(getRegClassFor(MVT::i64));
1256       FuncInfo->setSRetReturnReg(Reg);
1257     }
1258     SDValue Val = DAG.getCopyFromReg(Chain, dl, Reg, getPointerTy());
1259
1260     Chain = DAG.getCopyToReg(Chain, dl, X86::RAX, Val, Flag);
1261     Flag = Chain.getValue(1);
1262
1263     // RAX now acts like a return value.
1264     MRI.addLiveOut(X86::RAX);
1265   }
1266
1267   RetOps[0] = Chain;  // Update chain.
1268
1269   // Add the flag if we have it.
1270   if (Flag.getNode())
1271     RetOps.push_back(Flag);
1272
1273   return DAG.getNode(X86ISD::RET_FLAG, dl,
1274                      MVT::Other, &RetOps[0], RetOps.size());
1275 }
1276
1277 /// LowerCallResult - Lower the result values of a call into the
1278 /// appropriate copies out of appropriate physical registers.
1279 ///
1280 SDValue
1281 X86TargetLowering::LowerCallResult(SDValue Chain, SDValue InFlag,
1282                                    CallingConv::ID CallConv, bool isVarArg,
1283                                    const SmallVectorImpl<ISD::InputArg> &Ins,
1284                                    DebugLoc dl, SelectionDAG &DAG,
1285                                    SmallVectorImpl<SDValue> &InVals) {
1286
1287   // Assign locations to each value returned by this call.
1288   SmallVector<CCValAssign, 16> RVLocs;
1289   bool Is64Bit = Subtarget->is64Bit();
1290   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1291                  RVLocs, *DAG.getContext());
1292   CCInfo.AnalyzeCallResult(Ins, RetCC_X86);
1293
1294   // Copy all of the result registers out of their specified physreg.
1295   for (unsigned i = 0; i != RVLocs.size(); ++i) {
1296     CCValAssign &VA = RVLocs[i];
1297     EVT CopyVT = VA.getValVT();
1298
1299     // If this is x86-64, and we disabled SSE, we can't return FP values
1300     if ((CopyVT == MVT::f32 || CopyVT == MVT::f64) &&
1301         ((Is64Bit || Ins[i].Flags.isInReg()) && !Subtarget->hasSSE1())) {
1302       llvm_report_error("SSE register return with SSE disabled");
1303     }
1304
1305     // If this is a call to a function that returns an fp value on the floating
1306     // point stack, but where we prefer to use the value in xmm registers, copy
1307     // it out as F80 and use a truncate to move it from fp stack reg to xmm reg.
1308     if ((VA.getLocReg() == X86::ST0 ||
1309          VA.getLocReg() == X86::ST1) &&
1310         isScalarFPTypeInSSEReg(VA.getValVT())) {
1311       CopyVT = MVT::f80;
1312     }
1313
1314     SDValue Val;
1315     if (Is64Bit && CopyVT.isVector() && CopyVT.getSizeInBits() == 64) {
1316       // For x86-64, MMX values are returned in XMM0 / XMM1 except for v1i64.
1317       if (VA.getLocReg() == X86::XMM0 || VA.getLocReg() == X86::XMM1) {
1318         Chain = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(),
1319                                    MVT::v2i64, InFlag).getValue(1);
1320         Val = Chain.getValue(0);
1321         Val = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i64,
1322                           Val, DAG.getConstant(0, MVT::i64));
1323       } else {
1324         Chain = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(),
1325                                    MVT::i64, InFlag).getValue(1);
1326         Val = Chain.getValue(0);
1327       }
1328       Val = DAG.getNode(ISD::BIT_CONVERT, dl, CopyVT, Val);
1329     } else {
1330       Chain = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(),
1331                                  CopyVT, InFlag).getValue(1);
1332       Val = Chain.getValue(0);
1333     }
1334     InFlag = Chain.getValue(2);
1335
1336     if (CopyVT != VA.getValVT()) {
1337       // Round the F80 the right size, which also moves to the appropriate xmm
1338       // register.
1339       Val = DAG.getNode(ISD::FP_ROUND, dl, VA.getValVT(), Val,
1340                         // This truncation won't change the value.
1341                         DAG.getIntPtrConstant(1));
1342     }
1343
1344     InVals.push_back(Val);
1345   }
1346
1347   return Chain;
1348 }
1349
1350
1351 //===----------------------------------------------------------------------===//
1352 //                C & StdCall & Fast Calling Convention implementation
1353 //===----------------------------------------------------------------------===//
1354 //  StdCall calling convention seems to be standard for many Windows' API
1355 //  routines and around. It differs from C calling convention just a little:
1356 //  callee should clean up the stack, not caller. Symbols should be also
1357 //  decorated in some fancy way :) It doesn't support any vector arguments.
1358 //  For info on fast calling convention see Fast Calling Convention (tail call)
1359 //  implementation LowerX86_32FastCCCallTo.
1360
1361 /// CallIsStructReturn - Determines whether a call uses struct return
1362 /// semantics.
1363 static bool CallIsStructReturn(const SmallVectorImpl<ISD::OutputArg> &Outs) {
1364   if (Outs.empty())
1365     return false;
1366
1367   return Outs[0].Flags.isSRet();
1368 }
1369
1370 /// ArgsAreStructReturn - Determines whether a function uses struct
1371 /// return semantics.
1372 static bool
1373 ArgsAreStructReturn(const SmallVectorImpl<ISD::InputArg> &Ins) {
1374   if (Ins.empty())
1375     return false;
1376
1377   return Ins[0].Flags.isSRet();
1378 }
1379
1380 /// IsCalleePop - Determines whether the callee is required to pop its
1381 /// own arguments. Callee pop is necessary to support tail calls.
1382 bool X86TargetLowering::IsCalleePop(bool IsVarArg, CallingConv::ID CallingConv){
1383   if (IsVarArg)
1384     return false;
1385
1386   switch (CallingConv) {
1387   default:
1388     return false;
1389   case CallingConv::X86_StdCall:
1390     return !Subtarget->is64Bit();
1391   case CallingConv::X86_FastCall:
1392     return !Subtarget->is64Bit();
1393   case CallingConv::Fast:
1394     return PerformTailCallOpt;
1395   }
1396 }
1397
1398 /// CCAssignFnForNode - Selects the correct CCAssignFn for a the
1399 /// given CallingConvention value.
1400 CCAssignFn *X86TargetLowering::CCAssignFnForNode(CallingConv::ID CC) const {
1401   if (Subtarget->is64Bit()) {
1402     if (Subtarget->isTargetWin64())
1403       return CC_X86_Win64_C;
1404     else
1405       return CC_X86_64_C;
1406   }
1407
1408   if (CC == CallingConv::X86_FastCall)
1409     return CC_X86_32_FastCall;
1410   else if (CC == CallingConv::Fast)
1411     return CC_X86_32_FastCC;
1412   else
1413     return CC_X86_32_C;
1414 }
1415
1416 /// NameDecorationForCallConv - Selects the appropriate decoration to
1417 /// apply to a MachineFunction containing a given calling convention.
1418 NameDecorationStyle
1419 X86TargetLowering::NameDecorationForCallConv(CallingConv::ID CallConv) {
1420   if (CallConv == CallingConv::X86_FastCall)
1421     return FastCall;
1422   else if (CallConv == CallingConv::X86_StdCall)
1423     return StdCall;
1424   return None;
1425 }
1426
1427
1428 /// CreateCopyOfByValArgument - Make a copy of an aggregate at address specified
1429 /// by "Src" to address "Dst" with size and alignment information specified by
1430 /// the specific parameter attribute. The copy will be passed as a byval
1431 /// function parameter.
1432 static SDValue
1433 CreateCopyOfByValArgument(SDValue Src, SDValue Dst, SDValue Chain,
1434                           ISD::ArgFlagsTy Flags, SelectionDAG &DAG,
1435                           DebugLoc dl) {
1436   SDValue SizeNode     = DAG.getConstant(Flags.getByValSize(), MVT::i32);
1437   return DAG.getMemcpy(Chain, dl, Dst, Src, SizeNode, Flags.getByValAlign(),
1438                        /*AlwaysInline=*/true, NULL, 0, NULL, 0);
1439 }
1440
1441 /// FuncIsMadeTailCallSafe - Return true if the function is being made into
1442 /// a tailcall target by changing its ABI.
1443 static bool FuncIsMadeTailCallSafe(CallingConv::ID CC) {
1444   return PerformTailCallOpt && CC == CallingConv::Fast;
1445 }
1446
1447 SDValue
1448 X86TargetLowering::LowerMemArgument(SDValue Chain,
1449                                     CallingConv::ID CallConv,
1450                                     const SmallVectorImpl<ISD::InputArg> &Ins,
1451                                     DebugLoc dl, SelectionDAG &DAG,
1452                                     const CCValAssign &VA,
1453                                     MachineFrameInfo *MFI,
1454                                     unsigned i) {
1455   // Create the nodes corresponding to a load from this parameter slot.
1456   ISD::ArgFlagsTy Flags = Ins[i].Flags;
1457   bool AlwaysUseMutable = FuncIsMadeTailCallSafe(CallConv);
1458   bool isImmutable = !AlwaysUseMutable && !Flags.isByVal();
1459   EVT ValVT;
1460
1461   // If value is passed by pointer we have address passed instead of the value
1462   // itself.
1463   if (VA.getLocInfo() == CCValAssign::Indirect)
1464     ValVT = VA.getLocVT();
1465   else
1466     ValVT = VA.getValVT();
1467
1468   // FIXME: For now, all byval parameter objects are marked mutable. This can be
1469   // changed with more analysis.
1470   // In case of tail call optimization mark all arguments mutable. Since they
1471   // could be overwritten by lowering of arguments in case of a tail call.
1472   if (Flags.isByVal()) {
1473     int FI = MFI->CreateFixedObject(Flags.getByValSize(),
1474                                     VA.getLocMemOffset(), isImmutable, false);
1475     return DAG.getFrameIndex(FI, getPointerTy());
1476   } else {
1477     int FI = MFI->CreateFixedObject(ValVT.getSizeInBits()/8,
1478                                     VA.getLocMemOffset(), isImmutable, false);
1479     SDValue FIN = DAG.getFrameIndex(FI, getPointerTy());
1480     return DAG.getLoad(ValVT, dl, Chain, FIN,
1481                        PseudoSourceValue::getFixedStack(FI), 0);
1482   }
1483 }
1484
1485 SDValue
1486 X86TargetLowering::LowerFormalArguments(SDValue Chain,
1487                                         CallingConv::ID CallConv,
1488                                         bool isVarArg,
1489                                       const SmallVectorImpl<ISD::InputArg> &Ins,
1490                                         DebugLoc dl,
1491                                         SelectionDAG &DAG,
1492                                         SmallVectorImpl<SDValue> &InVals) {
1493
1494   MachineFunction &MF = DAG.getMachineFunction();
1495   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1496
1497   const Function* Fn = MF.getFunction();
1498   if (Fn->hasExternalLinkage() &&
1499       Subtarget->isTargetCygMing() &&
1500       Fn->getName() == "main")
1501     FuncInfo->setForceFramePointer(true);
1502
1503   // Decorate the function name.
1504   FuncInfo->setDecorationStyle(NameDecorationForCallConv(CallConv));
1505
1506   MachineFrameInfo *MFI = MF.getFrameInfo();
1507   bool Is64Bit = Subtarget->is64Bit();
1508   bool IsWin64 = Subtarget->isTargetWin64();
1509
1510   assert(!(isVarArg && CallConv == CallingConv::Fast) &&
1511          "Var args not supported with calling convention fastcc");
1512
1513   // Assign locations to all of the incoming arguments.
1514   SmallVector<CCValAssign, 16> ArgLocs;
1515   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1516                  ArgLocs, *DAG.getContext());
1517   CCInfo.AnalyzeFormalArguments(Ins, CCAssignFnForNode(CallConv));
1518
1519   unsigned LastVal = ~0U;
1520   SDValue ArgValue;
1521   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1522     CCValAssign &VA = ArgLocs[i];
1523     // TODO: If an arg is passed in two places (e.g. reg and stack), skip later
1524     // places.
1525     assert(VA.getValNo() != LastVal &&
1526            "Don't support value assigned to multiple locs yet");
1527     LastVal = VA.getValNo();
1528
1529     if (VA.isRegLoc()) {
1530       EVT RegVT = VA.getLocVT();
1531       TargetRegisterClass *RC = NULL;
1532       if (RegVT == MVT::i32)
1533         RC = X86::GR32RegisterClass;
1534       else if (Is64Bit && RegVT == MVT::i64)
1535         RC = X86::GR64RegisterClass;
1536       else if (RegVT == MVT::f32)
1537         RC = X86::FR32RegisterClass;
1538       else if (RegVT == MVT::f64)
1539         RC = X86::FR64RegisterClass;
1540       else if (RegVT.isVector() && RegVT.getSizeInBits() == 128)
1541         RC = X86::VR128RegisterClass;
1542       else if (RegVT.isVector() && RegVT.getSizeInBits() == 64)
1543         RC = X86::VR64RegisterClass;
1544       else
1545         llvm_unreachable("Unknown argument type!");
1546
1547       unsigned Reg = MF.addLiveIn(VA.getLocReg(), RC);
1548       ArgValue = DAG.getCopyFromReg(Chain, dl, Reg, RegVT);
1549
1550       // If this is an 8 or 16-bit value, it is really passed promoted to 32
1551       // bits.  Insert an assert[sz]ext to capture this, then truncate to the
1552       // right size.
1553       if (VA.getLocInfo() == CCValAssign::SExt)
1554         ArgValue = DAG.getNode(ISD::AssertSext, dl, RegVT, ArgValue,
1555                                DAG.getValueType(VA.getValVT()));
1556       else if (VA.getLocInfo() == CCValAssign::ZExt)
1557         ArgValue = DAG.getNode(ISD::AssertZext, dl, RegVT, ArgValue,
1558                                DAG.getValueType(VA.getValVT()));
1559       else if (VA.getLocInfo() == CCValAssign::BCvt)
1560         ArgValue = DAG.getNode(ISD::BIT_CONVERT, dl, VA.getValVT(), ArgValue);
1561
1562       if (VA.isExtInLoc()) {
1563         // Handle MMX values passed in XMM regs.
1564         if (RegVT.isVector()) {
1565           ArgValue = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i64,
1566                                  ArgValue, DAG.getConstant(0, MVT::i64));
1567           ArgValue = DAG.getNode(ISD::BIT_CONVERT, dl, VA.getValVT(), ArgValue);
1568         } else
1569           ArgValue = DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), ArgValue);
1570       }
1571     } else {
1572       assert(VA.isMemLoc());
1573       ArgValue = LowerMemArgument(Chain, CallConv, Ins, dl, DAG, VA, MFI, i);
1574     }
1575
1576     // If value is passed via pointer - do a load.
1577     if (VA.getLocInfo() == CCValAssign::Indirect)
1578       ArgValue = DAG.getLoad(VA.getValVT(), dl, Chain, ArgValue, NULL, 0);
1579
1580     InVals.push_back(ArgValue);
1581   }
1582
1583   // The x86-64 ABI for returning structs by value requires that we copy
1584   // the sret argument into %rax for the return. Save the argument into
1585   // a virtual register so that we can access it from the return points.
1586   if (Is64Bit && MF.getFunction()->hasStructRetAttr()) {
1587     X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1588     unsigned Reg = FuncInfo->getSRetReturnReg();
1589     if (!Reg) {
1590       Reg = MF.getRegInfo().createVirtualRegister(getRegClassFor(MVT::i64));
1591       FuncInfo->setSRetReturnReg(Reg);
1592     }
1593     SDValue Copy = DAG.getCopyToReg(DAG.getEntryNode(), dl, Reg, InVals[0]);
1594     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Copy, Chain);
1595   }
1596
1597   unsigned StackSize = CCInfo.getNextStackOffset();
1598   // Align stack specially for tail calls.
1599   if (FuncIsMadeTailCallSafe(CallConv))
1600     StackSize = GetAlignedArgumentStackSize(StackSize, DAG);
1601
1602   // If the function takes variable number of arguments, make a frame index for
1603   // the start of the first vararg value... for expansion of llvm.va_start.
1604   if (isVarArg) {
1605     if (Is64Bit || CallConv != CallingConv::X86_FastCall) {
1606       VarArgsFrameIndex = MFI->CreateFixedObject(1, StackSize, true, false);
1607     }
1608     if (Is64Bit) {
1609       unsigned TotalNumIntRegs = 0, TotalNumXMMRegs = 0;
1610
1611       // FIXME: We should really autogenerate these arrays
1612       static const unsigned GPR64ArgRegsWin64[] = {
1613         X86::RCX, X86::RDX, X86::R8,  X86::R9
1614       };
1615       static const unsigned XMMArgRegsWin64[] = {
1616         X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3
1617       };
1618       static const unsigned GPR64ArgRegs64Bit[] = {
1619         X86::RDI, X86::RSI, X86::RDX, X86::RCX, X86::R8, X86::R9
1620       };
1621       static const unsigned XMMArgRegs64Bit[] = {
1622         X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
1623         X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
1624       };
1625       const unsigned *GPR64ArgRegs, *XMMArgRegs;
1626
1627       if (IsWin64) {
1628         TotalNumIntRegs = 4; TotalNumXMMRegs = 4;
1629         GPR64ArgRegs = GPR64ArgRegsWin64;
1630         XMMArgRegs = XMMArgRegsWin64;
1631       } else {
1632         TotalNumIntRegs = 6; TotalNumXMMRegs = 8;
1633         GPR64ArgRegs = GPR64ArgRegs64Bit;
1634         XMMArgRegs = XMMArgRegs64Bit;
1635       }
1636       unsigned NumIntRegs = CCInfo.getFirstUnallocated(GPR64ArgRegs,
1637                                                        TotalNumIntRegs);
1638       unsigned NumXMMRegs = CCInfo.getFirstUnallocated(XMMArgRegs,
1639                                                        TotalNumXMMRegs);
1640
1641       bool NoImplicitFloatOps = Fn->hasFnAttr(Attribute::NoImplicitFloat);
1642       assert(!(NumXMMRegs && !Subtarget->hasSSE1()) &&
1643              "SSE register cannot be used when SSE is disabled!");
1644       assert(!(NumXMMRegs && UseSoftFloat && NoImplicitFloatOps) &&
1645              "SSE register cannot be used when SSE is disabled!");
1646       if (UseSoftFloat || NoImplicitFloatOps || !Subtarget->hasSSE1())
1647         // Kernel mode asks for SSE to be disabled, so don't push them
1648         // on the stack.
1649         TotalNumXMMRegs = 0;
1650
1651       // For X86-64, if there are vararg parameters that are passed via
1652       // registers, then we must store them to their spots on the stack so they
1653       // may be loaded by deferencing the result of va_next.
1654       VarArgsGPOffset = NumIntRegs * 8;
1655       VarArgsFPOffset = TotalNumIntRegs * 8 + NumXMMRegs * 16;
1656       RegSaveFrameIndex = MFI->CreateStackObject(TotalNumIntRegs * 8 +
1657                                                  TotalNumXMMRegs * 16, 16,
1658                                                  false);
1659
1660       // Store the integer parameter registers.
1661       SmallVector<SDValue, 8> MemOps;
1662       SDValue RSFIN = DAG.getFrameIndex(RegSaveFrameIndex, getPointerTy());
1663       unsigned Offset = VarArgsGPOffset;
1664       for (; NumIntRegs != TotalNumIntRegs; ++NumIntRegs) {
1665         SDValue FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(), RSFIN,
1666                                   DAG.getIntPtrConstant(Offset));
1667         unsigned VReg = MF.addLiveIn(GPR64ArgRegs[NumIntRegs],
1668                                      X86::GR64RegisterClass);
1669         SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, MVT::i64);
1670         SDValue Store =
1671           DAG.getStore(Val.getValue(1), dl, Val, FIN,
1672                        PseudoSourceValue::getFixedStack(RegSaveFrameIndex),
1673                        Offset);
1674         MemOps.push_back(Store);
1675         Offset += 8;
1676       }
1677
1678       if (TotalNumXMMRegs != 0 && NumXMMRegs != TotalNumXMMRegs) {
1679         // Now store the XMM (fp + vector) parameter registers.
1680         SmallVector<SDValue, 11> SaveXMMOps;
1681         SaveXMMOps.push_back(Chain);
1682
1683         unsigned AL = MF.addLiveIn(X86::AL, X86::GR8RegisterClass);
1684         SDValue ALVal = DAG.getCopyFromReg(DAG.getEntryNode(), dl, AL, MVT::i8);
1685         SaveXMMOps.push_back(ALVal);
1686
1687         SaveXMMOps.push_back(DAG.getIntPtrConstant(RegSaveFrameIndex));
1688         SaveXMMOps.push_back(DAG.getIntPtrConstant(VarArgsFPOffset));
1689
1690         for (; NumXMMRegs != TotalNumXMMRegs; ++NumXMMRegs) {
1691           unsigned VReg = MF.addLiveIn(XMMArgRegs[NumXMMRegs],
1692                                        X86::VR128RegisterClass);
1693           SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, MVT::v4f32);
1694           SaveXMMOps.push_back(Val);
1695         }
1696         MemOps.push_back(DAG.getNode(X86ISD::VASTART_SAVE_XMM_REGS, dl,
1697                                      MVT::Other,
1698                                      &SaveXMMOps[0], SaveXMMOps.size()));
1699       }
1700
1701       if (!MemOps.empty())
1702         Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
1703                             &MemOps[0], MemOps.size());
1704     }
1705   }
1706
1707   // Some CCs need callee pop.
1708   if (IsCalleePop(isVarArg, CallConv)) {
1709     BytesToPopOnReturn  = StackSize; // Callee pops everything.
1710   } else {
1711     BytesToPopOnReturn  = 0; // Callee pops nothing.
1712     // If this is an sret function, the return should pop the hidden pointer.
1713     if (!Is64Bit && CallConv != CallingConv::Fast && ArgsAreStructReturn(Ins))
1714       BytesToPopOnReturn = 4;
1715   }
1716
1717   if (!Is64Bit) {
1718     RegSaveFrameIndex = 0xAAAAAAA;   // RegSaveFrameIndex is X86-64 only.
1719     if (CallConv == CallingConv::X86_FastCall)
1720       VarArgsFrameIndex = 0xAAAAAAA;   // fastcc functions can't have varargs.
1721   }
1722
1723   FuncInfo->setBytesToPopOnReturn(BytesToPopOnReturn);
1724
1725   return Chain;
1726 }
1727
1728 SDValue
1729 X86TargetLowering::LowerMemOpCallTo(SDValue Chain,
1730                                     SDValue StackPtr, SDValue Arg,
1731                                     DebugLoc dl, SelectionDAG &DAG,
1732                                     const CCValAssign &VA,
1733                                     ISD::ArgFlagsTy Flags) {
1734   const unsigned FirstStackArgOffset = (Subtarget->isTargetWin64() ? 32 : 0);
1735   unsigned LocMemOffset = FirstStackArgOffset + VA.getLocMemOffset();
1736   SDValue PtrOff = DAG.getIntPtrConstant(LocMemOffset);
1737   PtrOff = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, PtrOff);
1738   if (Flags.isByVal()) {
1739     return CreateCopyOfByValArgument(Arg, PtrOff, Chain, Flags, DAG, dl);
1740   }
1741   return DAG.getStore(Chain, dl, Arg, PtrOff,
1742                       PseudoSourceValue::getStack(), LocMemOffset);
1743 }
1744
1745 /// EmitTailCallLoadRetAddr - Emit a load of return address if tail call
1746 /// optimization is performed and it is required.
1747 SDValue
1748 X86TargetLowering::EmitTailCallLoadRetAddr(SelectionDAG &DAG,
1749                                            SDValue &OutRetAddr, SDValue Chain,
1750                                            bool IsTailCall, bool Is64Bit,
1751                                            int FPDiff, DebugLoc dl) {
1752   if (!IsTailCall || FPDiff==0) return Chain;
1753
1754   // Adjust the Return address stack slot.
1755   EVT VT = getPointerTy();
1756   OutRetAddr = getReturnAddressFrameIndex(DAG);
1757
1758   // Load the "old" Return address.
1759   OutRetAddr = DAG.getLoad(VT, dl, Chain, OutRetAddr, NULL, 0);
1760   return SDValue(OutRetAddr.getNode(), 1);
1761 }
1762
1763 /// EmitTailCallStoreRetAddr - Emit a store of the return adress if tail call
1764 /// optimization is performed and it is required (FPDiff!=0).
1765 static SDValue
1766 EmitTailCallStoreRetAddr(SelectionDAG & DAG, MachineFunction &MF,
1767                          SDValue Chain, SDValue RetAddrFrIdx,
1768                          bool Is64Bit, int FPDiff, DebugLoc dl) {
1769   // Store the return address to the appropriate stack slot.
1770   if (!FPDiff) return Chain;
1771   // Calculate the new stack slot for the return address.
1772   int SlotSize = Is64Bit ? 8 : 4;
1773   int NewReturnAddrFI =
1774     MF.getFrameInfo()->CreateFixedObject(SlotSize, FPDiff-SlotSize, true,false);
1775   EVT VT = Is64Bit ? MVT::i64 : MVT::i32;
1776   SDValue NewRetAddrFrIdx = DAG.getFrameIndex(NewReturnAddrFI, VT);
1777   Chain = DAG.getStore(Chain, dl, RetAddrFrIdx, NewRetAddrFrIdx,
1778                        PseudoSourceValue::getFixedStack(NewReturnAddrFI), 0);
1779   return Chain;
1780 }
1781
1782 SDValue
1783 X86TargetLowering::LowerCall(SDValue Chain, SDValue Callee,
1784                              CallingConv::ID CallConv, bool isVarArg,
1785                              bool &isTailCall,
1786                              const SmallVectorImpl<ISD::OutputArg> &Outs,
1787                              const SmallVectorImpl<ISD::InputArg> &Ins,
1788                              DebugLoc dl, SelectionDAG &DAG,
1789                              SmallVectorImpl<SDValue> &InVals) {
1790   MachineFunction &MF = DAG.getMachineFunction();
1791   bool Is64Bit        = Subtarget->is64Bit();
1792   bool IsStructRet    = CallIsStructReturn(Outs);
1793   bool IsSibcall      = false;
1794
1795   if (isTailCall) {
1796     // Check if it's really possible to do a tail call.
1797     isTailCall = IsEligibleForTailCallOptimization(Callee, CallConv, isVarArg,
1798                                                    Outs, Ins, DAG);
1799     if (!PerformTailCallOpt && isTailCall)
1800       IsSibcall = true;
1801   }
1802
1803   assert(!(isVarArg && CallConv == CallingConv::Fast) &&
1804          "Var args not supported with calling convention fastcc");
1805
1806   // Analyze operands of the call, assigning locations to each operand.
1807   SmallVector<CCValAssign, 16> ArgLocs;
1808   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1809                  ArgLocs, *DAG.getContext());
1810   CCInfo.AnalyzeCallOperands(Outs, CCAssignFnForNode(CallConv));
1811
1812   // Get a count of how many bytes are to be pushed on the stack.
1813   unsigned NumBytes = CCInfo.getNextStackOffset();
1814   if (FuncIsMadeTailCallSafe(CallConv))
1815     NumBytes = GetAlignedArgumentStackSize(NumBytes, DAG);
1816   else if (IsSibcall)
1817     // This is a sibcall. The memory operands are available in caller's
1818     // own caller's stack.
1819     NumBytes = 0;
1820
1821   int FPDiff = 0;
1822   if (isTailCall) {
1823     ++NumTailCalls;
1824
1825     // Lower arguments at fp - stackoffset + fpdiff.
1826     unsigned NumBytesCallerPushed =
1827       MF.getInfo<X86MachineFunctionInfo>()->getBytesToPopOnReturn();
1828     FPDiff = NumBytesCallerPushed - NumBytes;
1829
1830     // Set the delta of movement of the returnaddr stackslot.
1831     // But only set if delta is greater than previous delta.
1832     if (FPDiff < (MF.getInfo<X86MachineFunctionInfo>()->getTCReturnAddrDelta()))
1833       MF.getInfo<X86MachineFunctionInfo>()->setTCReturnAddrDelta(FPDiff);
1834   }
1835
1836   Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(NumBytes, true));
1837
1838   SDValue RetAddrFrIdx;
1839   // Load return adress for tail calls.
1840   Chain = EmitTailCallLoadRetAddr(DAG, RetAddrFrIdx, Chain, isTailCall, Is64Bit,
1841                                   FPDiff, dl);
1842
1843   SmallVector<std::pair<unsigned, SDValue>, 8> RegsToPass;
1844   SmallVector<SDValue, 8> MemOpChains;
1845   SDValue StackPtr;
1846
1847   // Walk the register/memloc assignments, inserting copies/loads.  In the case
1848   // of tail call optimization arguments are handle later.
1849   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1850     CCValAssign &VA = ArgLocs[i];
1851     EVT RegVT = VA.getLocVT();
1852     SDValue Arg = Outs[i].Val;
1853     ISD::ArgFlagsTy Flags = Outs[i].Flags;
1854     bool isByVal = Flags.isByVal();
1855
1856     // Promote the value if needed.
1857     switch (VA.getLocInfo()) {
1858     default: llvm_unreachable("Unknown loc info!");
1859     case CCValAssign::Full: break;
1860     case CCValAssign::SExt:
1861       Arg = DAG.getNode(ISD::SIGN_EXTEND, dl, RegVT, Arg);
1862       break;
1863     case CCValAssign::ZExt:
1864       Arg = DAG.getNode(ISD::ZERO_EXTEND, dl, RegVT, Arg);
1865       break;
1866     case CCValAssign::AExt:
1867       if (RegVT.isVector() && RegVT.getSizeInBits() == 128) {
1868         // Special case: passing MMX values in XMM registers.
1869         Arg = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::i64, Arg);
1870         Arg = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64, Arg);
1871         Arg = getMOVL(DAG, dl, MVT::v2i64, DAG.getUNDEF(MVT::v2i64), Arg);
1872       } else
1873         Arg = DAG.getNode(ISD::ANY_EXTEND, dl, RegVT, Arg);
1874       break;
1875     case CCValAssign::BCvt:
1876       Arg = DAG.getNode(ISD::BIT_CONVERT, dl, RegVT, Arg);
1877       break;
1878     case CCValAssign::Indirect: {
1879       // Store the argument.
1880       SDValue SpillSlot = DAG.CreateStackTemporary(VA.getValVT());
1881       int FI = cast<FrameIndexSDNode>(SpillSlot)->getIndex();
1882       Chain = DAG.getStore(Chain, dl, Arg, SpillSlot,
1883                            PseudoSourceValue::getFixedStack(FI), 0);
1884       Arg = SpillSlot;
1885       break;
1886     }
1887     }
1888
1889     if (VA.isRegLoc()) {
1890       RegsToPass.push_back(std::make_pair(VA.getLocReg(), Arg));
1891     } else if ((!isTailCall || isByVal) && !IsSibcall) {
1892       assert(VA.isMemLoc());
1893       if (StackPtr.getNode() == 0)
1894         StackPtr = DAG.getCopyFromReg(Chain, dl, X86StackPtr, getPointerTy());
1895       MemOpChains.push_back(LowerMemOpCallTo(Chain, StackPtr, Arg,
1896                                              dl, DAG, VA, Flags));
1897     }
1898   }
1899
1900   if (!MemOpChains.empty())
1901     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
1902                         &MemOpChains[0], MemOpChains.size());
1903
1904   // Build a sequence of copy-to-reg nodes chained together with token chain
1905   // and flag operands which copy the outgoing args into registers.
1906   SDValue InFlag;
1907   // Tail call byval lowering might overwrite argument registers so in case of
1908   // tail call optimization the copies to registers are lowered later.
1909   if (!isTailCall)
1910     for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
1911       Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
1912                                RegsToPass[i].second, InFlag);
1913       InFlag = Chain.getValue(1);
1914     }
1915
1916
1917   if (Subtarget->isPICStyleGOT()) {
1918     // ELF / PIC requires GOT in the EBX register before function calls via PLT
1919     // GOT pointer.
1920     if (!isTailCall) {
1921       Chain = DAG.getCopyToReg(Chain, dl, X86::EBX,
1922                                DAG.getNode(X86ISD::GlobalBaseReg,
1923                                            DebugLoc::getUnknownLoc(),
1924                                            getPointerTy()),
1925                                InFlag);
1926       InFlag = Chain.getValue(1);
1927     } else {
1928       // If we are tail calling and generating PIC/GOT style code load the
1929       // address of the callee into ECX. The value in ecx is used as target of
1930       // the tail jump. This is done to circumvent the ebx/callee-saved problem
1931       // for tail calls on PIC/GOT architectures. Normally we would just put the
1932       // address of GOT into ebx and then call target@PLT. But for tail calls
1933       // ebx would be restored (since ebx is callee saved) before jumping to the
1934       // target@PLT.
1935
1936       // Note: The actual moving to ECX is done further down.
1937       GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee);
1938       if (G && !G->getGlobal()->hasHiddenVisibility() &&
1939           !G->getGlobal()->hasProtectedVisibility())
1940         Callee = LowerGlobalAddress(Callee, DAG);
1941       else if (isa<ExternalSymbolSDNode>(Callee))
1942         Callee = LowerExternalSymbol(Callee, DAG);
1943     }
1944   }
1945
1946   if (Is64Bit && isVarArg) {
1947     // From AMD64 ABI document:
1948     // For calls that may call functions that use varargs or stdargs
1949     // (prototype-less calls or calls to functions containing ellipsis (...) in
1950     // the declaration) %al is used as hidden argument to specify the number
1951     // of SSE registers used. The contents of %al do not need to match exactly
1952     // the number of registers, but must be an ubound on the number of SSE
1953     // registers used and is in the range 0 - 8 inclusive.
1954
1955     // FIXME: Verify this on Win64
1956     // Count the number of XMM registers allocated.
1957     static const unsigned XMMArgRegs[] = {
1958       X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
1959       X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
1960     };
1961     unsigned NumXMMRegs = CCInfo.getFirstUnallocated(XMMArgRegs, 8);
1962     assert((Subtarget->hasSSE1() || !NumXMMRegs)
1963            && "SSE registers cannot be used when SSE is disabled");
1964
1965     Chain = DAG.getCopyToReg(Chain, dl, X86::AL,
1966                              DAG.getConstant(NumXMMRegs, MVT::i8), InFlag);
1967     InFlag = Chain.getValue(1);
1968   }
1969
1970
1971   // For tail calls lower the arguments to the 'real' stack slot.
1972   if (isTailCall) {
1973     // Force all the incoming stack arguments to be loaded from the stack
1974     // before any new outgoing arguments are stored to the stack, because the
1975     // outgoing stack slots may alias the incoming argument stack slots, and
1976     // the alias isn't otherwise explicit. This is slightly more conservative
1977     // than necessary, because it means that each store effectively depends
1978     // on every argument instead of just those arguments it would clobber.
1979     SDValue ArgChain = DAG.getStackArgumentTokenFactor(Chain);
1980
1981     SmallVector<SDValue, 8> MemOpChains2;
1982     SDValue FIN;
1983     int FI = 0;
1984     // Do not flag preceeding copytoreg stuff together with the following stuff.
1985     InFlag = SDValue();
1986     if (PerformTailCallOpt) {
1987       for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1988         CCValAssign &VA = ArgLocs[i];
1989         if (VA.isRegLoc())
1990           continue;
1991         assert(VA.isMemLoc());
1992         SDValue Arg = Outs[i].Val;
1993         ISD::ArgFlagsTy Flags = Outs[i].Flags;
1994         // Create frame index.
1995         int32_t Offset = VA.getLocMemOffset()+FPDiff;
1996         uint32_t OpSize = (VA.getLocVT().getSizeInBits()+7)/8;
1997         FI = MF.getFrameInfo()->CreateFixedObject(OpSize, Offset, true, false);
1998         FIN = DAG.getFrameIndex(FI, getPointerTy());
1999
2000         if (Flags.isByVal()) {
2001           // Copy relative to framepointer.
2002           SDValue Source = DAG.getIntPtrConstant(VA.getLocMemOffset());
2003           if (StackPtr.getNode() == 0)
2004             StackPtr = DAG.getCopyFromReg(Chain, dl, X86StackPtr,
2005                                           getPointerTy());
2006           Source = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, Source);
2007
2008           MemOpChains2.push_back(CreateCopyOfByValArgument(Source, FIN,
2009                                                            ArgChain,
2010                                                            Flags, DAG, dl));
2011         } else {
2012           // Store relative to framepointer.
2013           MemOpChains2.push_back(
2014             DAG.getStore(ArgChain, dl, Arg, FIN,
2015                          PseudoSourceValue::getFixedStack(FI), 0));
2016         }
2017       }
2018     }
2019
2020     if (!MemOpChains2.empty())
2021       Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
2022                           &MemOpChains2[0], MemOpChains2.size());
2023
2024     // Copy arguments to their registers.
2025     for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
2026       Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
2027                                RegsToPass[i].second, InFlag);
2028       InFlag = Chain.getValue(1);
2029     }
2030     InFlag =SDValue();
2031
2032     // Store the return address to the appropriate stack slot.
2033     Chain = EmitTailCallStoreRetAddr(DAG, MF, Chain, RetAddrFrIdx, Is64Bit,
2034                                      FPDiff, dl);
2035   }
2036
2037   bool WasGlobalOrExternal = false;
2038   if (getTargetMachine().getCodeModel() == CodeModel::Large) {
2039     assert(Is64Bit && "Large code model is only legal in 64-bit mode.");
2040     // In the 64-bit large code model, we have to make all calls
2041     // through a register, since the call instruction's 32-bit
2042     // pc-relative offset may not be large enough to hold the whole
2043     // address.
2044   } else if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
2045     WasGlobalOrExternal = true;
2046     // If the callee is a GlobalAddress node (quite common, every direct call
2047     // is) turn it into a TargetGlobalAddress node so that legalize doesn't hack
2048     // it.
2049
2050     // We should use extra load for direct calls to dllimported functions in
2051     // non-JIT mode.
2052     GlobalValue *GV = G->getGlobal();
2053     if (!GV->hasDLLImportLinkage()) {
2054       unsigned char OpFlags = 0;
2055
2056       // On ELF targets, in both X86-64 and X86-32 mode, direct calls to
2057       // external symbols most go through the PLT in PIC mode.  If the symbol
2058       // has hidden or protected visibility, or if it is static or local, then
2059       // we don't need to use the PLT - we can directly call it.
2060       if (Subtarget->isTargetELF() &&
2061           getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
2062           GV->hasDefaultVisibility() && !GV->hasLocalLinkage()) {
2063         OpFlags = X86II::MO_PLT;
2064       } else if (Subtarget->isPICStyleStubAny() &&
2065                (GV->isDeclaration() || GV->isWeakForLinker()) &&
2066                Subtarget->getDarwinVers() < 9) {
2067         // PC-relative references to external symbols should go through $stub,
2068         // unless we're building with the leopard linker or later, which
2069         // automatically synthesizes these stubs.
2070         OpFlags = X86II::MO_DARWIN_STUB;
2071       }
2072
2073       Callee = DAG.getTargetGlobalAddress(GV, getPointerTy(),
2074                                           G->getOffset(), OpFlags);
2075     }
2076   } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee)) {
2077     WasGlobalOrExternal = true;
2078     unsigned char OpFlags = 0;
2079
2080     // On ELF targets, in either X86-64 or X86-32 mode, direct calls to external
2081     // symbols should go through the PLT.
2082     if (Subtarget->isTargetELF() &&
2083         getTargetMachine().getRelocationModel() == Reloc::PIC_) {
2084       OpFlags = X86II::MO_PLT;
2085     } else if (Subtarget->isPICStyleStubAny() &&
2086              Subtarget->getDarwinVers() < 9) {
2087       // PC-relative references to external symbols should go through $stub,
2088       // unless we're building with the leopard linker or later, which
2089       // automatically synthesizes these stubs.
2090       OpFlags = X86II::MO_DARWIN_STUB;
2091     }
2092
2093     Callee = DAG.getTargetExternalSymbol(S->getSymbol(), getPointerTy(),
2094                                          OpFlags);
2095   }
2096
2097   if (isTailCall && !WasGlobalOrExternal) {
2098     // Force the address into a (call preserved) caller-saved register since
2099     // tailcall must happen after callee-saved registers are poped.
2100     // FIXME: Give it a special register class that contains caller-saved
2101     // register instead?
2102     unsigned TCReg = Is64Bit ? X86::R11 : X86::EAX;
2103     Chain = DAG.getCopyToReg(Chain,  dl,
2104                              DAG.getRegister(TCReg, getPointerTy()),
2105                              Callee,InFlag);
2106     Callee = DAG.getRegister(TCReg, getPointerTy());
2107   }
2108
2109   // Returns a chain & a flag for retval copy to use.
2110   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
2111   SmallVector<SDValue, 8> Ops;
2112
2113   if (isTailCall) {
2114     Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(NumBytes, true),
2115                            DAG.getIntPtrConstant(0, true), InFlag);
2116     InFlag = Chain.getValue(1);
2117   }
2118
2119   Ops.push_back(Chain);
2120   Ops.push_back(Callee);
2121
2122   if (isTailCall)
2123     Ops.push_back(DAG.getConstant(FPDiff, MVT::i32));
2124
2125   // Add argument registers to the end of the list so that they are known live
2126   // into the call.
2127   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
2128     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
2129                                   RegsToPass[i].second.getValueType()));
2130
2131   // Add an implicit use GOT pointer in EBX.
2132   if (!isTailCall && Subtarget->isPICStyleGOT())
2133     Ops.push_back(DAG.getRegister(X86::EBX, getPointerTy()));
2134
2135   // Add an implicit use of AL for x86 vararg functions.
2136   if (Is64Bit && isVarArg)
2137     Ops.push_back(DAG.getRegister(X86::AL, MVT::i8));
2138
2139   if (InFlag.getNode())
2140     Ops.push_back(InFlag);
2141
2142   if (isTailCall) {
2143     // If this is the first return lowered for this function, add the regs
2144     // to the liveout set for the function.
2145     if (MF.getRegInfo().liveout_empty()) {
2146       SmallVector<CCValAssign, 16> RVLocs;
2147       CCState CCInfo(CallConv, isVarArg, getTargetMachine(), RVLocs,
2148                      *DAG.getContext());
2149       CCInfo.AnalyzeCallResult(Ins, RetCC_X86);
2150       for (unsigned i = 0; i != RVLocs.size(); ++i)
2151         if (RVLocs[i].isRegLoc())
2152           MF.getRegInfo().addLiveOut(RVLocs[i].getLocReg());
2153     }
2154
2155     assert(((Callee.getOpcode() == ISD::Register &&
2156                (cast<RegisterSDNode>(Callee)->getReg() == X86::EAX ||
2157                 cast<RegisterSDNode>(Callee)->getReg() == X86::R11)) ||
2158               Callee.getOpcode() == ISD::TargetExternalSymbol ||
2159               Callee.getOpcode() == ISD::TargetGlobalAddress) &&
2160            "Expecting a global address, external symbol, or scratch register");
2161
2162     return DAG.getNode(X86ISD::TC_RETURN, dl,
2163                        NodeTys, &Ops[0], Ops.size());
2164   }
2165
2166   Chain = DAG.getNode(X86ISD::CALL, dl, NodeTys, &Ops[0], Ops.size());
2167   InFlag = Chain.getValue(1);
2168
2169   // Create the CALLSEQ_END node.
2170   unsigned NumBytesForCalleeToPush;
2171   if (IsCalleePop(isVarArg, CallConv))
2172     NumBytesForCalleeToPush = NumBytes;    // Callee pops everything
2173   else if (!Is64Bit && CallConv != CallingConv::Fast && IsStructRet)
2174     // If this is is a call to a struct-return function, the callee
2175     // pops the hidden struct pointer, so we have to push it back.
2176     // This is common for Darwin/X86, Linux & Mingw32 targets.
2177     NumBytesForCalleeToPush = 4;
2178   else
2179     NumBytesForCalleeToPush = 0;  // Callee pops nothing.
2180
2181   // Returns a flag for retval copy to use.
2182   Chain = DAG.getCALLSEQ_END(Chain,
2183                              DAG.getIntPtrConstant(NumBytes, true),
2184                              DAG.getIntPtrConstant(NumBytesForCalleeToPush,
2185                                                    true),
2186                              InFlag);
2187   InFlag = Chain.getValue(1);
2188
2189   // Handle result values, copying them out of physregs into vregs that we
2190   // return.
2191   return LowerCallResult(Chain, InFlag, CallConv, isVarArg,
2192                          Ins, dl, DAG, InVals);
2193 }
2194
2195
2196 //===----------------------------------------------------------------------===//
2197 //                Fast Calling Convention (tail call) implementation
2198 //===----------------------------------------------------------------------===//
2199
2200 //  Like std call, callee cleans arguments, convention except that ECX is
2201 //  reserved for storing the tail called function address. Only 2 registers are
2202 //  free for argument passing (inreg). Tail call optimization is performed
2203 //  provided:
2204 //                * tailcallopt is enabled
2205 //                * caller/callee are fastcc
2206 //  On X86_64 architecture with GOT-style position independent code only local
2207 //  (within module) calls are supported at the moment.
2208 //  To keep the stack aligned according to platform abi the function
2209 //  GetAlignedArgumentStackSize ensures that argument delta is always multiples
2210 //  of stack alignment. (Dynamic linkers need this - darwin's dyld for example)
2211 //  If a tail called function callee has more arguments than the caller the
2212 //  caller needs to make sure that there is room to move the RETADDR to. This is
2213 //  achieved by reserving an area the size of the argument delta right after the
2214 //  original REtADDR, but before the saved framepointer or the spilled registers
2215 //  e.g. caller(arg1, arg2) calls callee(arg1, arg2,arg3,arg4)
2216 //  stack layout:
2217 //    arg1
2218 //    arg2
2219 //    RETADDR
2220 //    [ new RETADDR
2221 //      move area ]
2222 //    (possible EBP)
2223 //    ESI
2224 //    EDI
2225 //    local1 ..
2226
2227 /// GetAlignedArgumentStackSize - Make the stack size align e.g 16n + 12 aligned
2228 /// for a 16 byte align requirement.
2229 unsigned X86TargetLowering::GetAlignedArgumentStackSize(unsigned StackSize,
2230                                                         SelectionDAG& DAG) {
2231   MachineFunction &MF = DAG.getMachineFunction();
2232   const TargetMachine &TM = MF.getTarget();
2233   const TargetFrameInfo &TFI = *TM.getFrameInfo();
2234   unsigned StackAlignment = TFI.getStackAlignment();
2235   uint64_t AlignMask = StackAlignment - 1;
2236   int64_t Offset = StackSize;
2237   uint64_t SlotSize = TD->getPointerSize();
2238   if ( (Offset & AlignMask) <= (StackAlignment - SlotSize) ) {
2239     // Number smaller than 12 so just add the difference.
2240     Offset += ((StackAlignment - SlotSize) - (Offset & AlignMask));
2241   } else {
2242     // Mask out lower bits, add stackalignment once plus the 12 bytes.
2243     Offset = ((~AlignMask) & Offset) + StackAlignment +
2244       (StackAlignment-SlotSize);
2245   }
2246   return Offset;
2247 }
2248
2249 /// MatchingStackOffset - Return true if the given stack call argument is
2250 /// already available in the same position (relatively) of the caller's
2251 /// incoming argument stack.
2252 static
2253 bool MatchingStackOffset(SDValue Arg, unsigned Offset, ISD::ArgFlagsTy Flags,
2254                          MachineFrameInfo *MFI, const MachineRegisterInfo *MRI,
2255                          const X86InstrInfo *TII) {
2256   int FI;
2257   if (Arg.getOpcode() == ISD::CopyFromReg) {
2258     unsigned VR = cast<RegisterSDNode>(Arg.getOperand(1))->getReg();
2259     if (!VR || TargetRegisterInfo::isPhysicalRegister(VR))
2260       return false;
2261     MachineInstr *Def = MRI->getVRegDef(VR);
2262     if (!Def)
2263       return false;
2264     if (!Flags.isByVal()) {
2265       if (!TII->isLoadFromStackSlot(Def, FI))
2266         return false;
2267     } else {
2268       unsigned Opcode = Def->getOpcode();
2269       if ((Opcode == X86::LEA32r || Opcode == X86::LEA64r) &&
2270           Def->getOperand(1).isFI()) {
2271         FI = Def->getOperand(1).getIndex();
2272         if (MFI->getObjectSize(FI) != Flags.getByValSize())
2273           return false;
2274       } else
2275         return false;
2276     }
2277   } else {
2278     LoadSDNode *Ld = dyn_cast<LoadSDNode>(Arg);
2279     if (!Ld)
2280       return false;
2281     SDValue Ptr = Ld->getBasePtr();
2282     FrameIndexSDNode *FINode = dyn_cast<FrameIndexSDNode>(Ptr);
2283     if (!FINode)
2284       return false;
2285     FI = FINode->getIndex();
2286   }
2287
2288   if (!MFI->isFixedObjectIndex(FI))
2289     return false;
2290   return Offset == MFI->getObjectOffset(FI);
2291 }
2292
2293 /// IsEligibleForTailCallOptimization - Check whether the call is eligible
2294 /// for tail call optimization. Targets which want to do tail call
2295 /// optimization should implement this function.
2296 bool
2297 X86TargetLowering::IsEligibleForTailCallOptimization(SDValue Callee,
2298                                                      CallingConv::ID CalleeCC,
2299                                                      bool isVarArg,
2300                                     const SmallVectorImpl<ISD::OutputArg> &Outs,
2301                                     const SmallVectorImpl<ISD::InputArg> &Ins,
2302                                                      SelectionDAG& DAG) const {
2303   if (CalleeCC != CallingConv::Fast &&
2304       CalleeCC != CallingConv::C)
2305     return false;
2306
2307   // If -tailcallopt is specified, make fastcc functions tail-callable.
2308   const Function *CallerF = DAG.getMachineFunction().getFunction();
2309   if (PerformTailCallOpt) {
2310     if (CalleeCC == CallingConv::Fast &&
2311         CallerF->getCallingConv() == CalleeCC)
2312       return true;
2313     return false;
2314   }
2315
2316   // Look for obvious safe cases to perform tail call optimization that does not
2317   // requite ABI changes. This is what gcc calls sibcall.
2318
2319   // Do not tail call optimize vararg calls for now.
2320   if (isVarArg)
2321     return false;
2322
2323   // If the callee takes no arguments then go on to check the results of the
2324   // call.
2325   if (!Outs.empty()) {
2326     // Check if stack adjustment is needed. For now, do not do this if any
2327     // argument is passed on the stack.
2328     SmallVector<CCValAssign, 16> ArgLocs;
2329     CCState CCInfo(CalleeCC, isVarArg, getTargetMachine(),
2330                    ArgLocs, *DAG.getContext());
2331     CCInfo.AnalyzeCallOperands(Outs, CCAssignFnForNode(CalleeCC));
2332     if (CCInfo.getNextStackOffset()) {
2333       MachineFunction &MF = DAG.getMachineFunction();
2334       if (MF.getInfo<X86MachineFunctionInfo>()->getBytesToPopOnReturn())
2335         return false;
2336       if (Subtarget->isTargetWin64())
2337         // Win64 ABI has additional complications.
2338         return false;
2339
2340       // Check if the arguments are already laid out in the right way as
2341       // the caller's fixed stack objects.
2342       MachineFrameInfo *MFI = MF.getFrameInfo();
2343       const MachineRegisterInfo *MRI = &MF.getRegInfo();
2344       const X86InstrInfo *TII =
2345         ((X86TargetMachine&)getTargetMachine()).getInstrInfo();
2346       for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2347         CCValAssign &VA = ArgLocs[i];
2348         EVT RegVT = VA.getLocVT();
2349         SDValue Arg = Outs[i].Val;
2350         ISD::ArgFlagsTy Flags = Outs[i].Flags;
2351         if (VA.getLocInfo() == CCValAssign::Indirect)
2352           return false;
2353         if (!VA.isRegLoc()) {
2354           if (!MatchingStackOffset(Arg, VA.getLocMemOffset(), Flags,
2355                                    MFI, MRI, TII))
2356             return false;
2357         }
2358       }
2359     }
2360   }
2361
2362   return true;
2363 }
2364
2365 FastISel *
2366 X86TargetLowering::createFastISel(MachineFunction &mf, MachineModuleInfo *mmo,
2367                             DwarfWriter *dw,
2368                             DenseMap<const Value *, unsigned> &vm,
2369                             DenseMap<const BasicBlock*, MachineBasicBlock*> &bm,
2370                             DenseMap<const AllocaInst *, int> &am
2371 #ifndef NDEBUG
2372                           , SmallSet<Instruction*, 8> &cil
2373 #endif
2374                                   ) {
2375   return X86::createFastISel(mf, mmo, dw, vm, bm, am
2376 #ifndef NDEBUG
2377                              , cil
2378 #endif
2379                              );
2380 }
2381
2382
2383 //===----------------------------------------------------------------------===//
2384 //                           Other Lowering Hooks
2385 //===----------------------------------------------------------------------===//
2386
2387
2388 SDValue X86TargetLowering::getReturnAddressFrameIndex(SelectionDAG &DAG) {
2389   MachineFunction &MF = DAG.getMachineFunction();
2390   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
2391   int ReturnAddrIndex = FuncInfo->getRAIndex();
2392
2393   if (ReturnAddrIndex == 0) {
2394     // Set up a frame object for the return address.
2395     uint64_t SlotSize = TD->getPointerSize();
2396     ReturnAddrIndex = MF.getFrameInfo()->CreateFixedObject(SlotSize, -SlotSize,
2397                                                            true, false);
2398     FuncInfo->setRAIndex(ReturnAddrIndex);
2399   }
2400
2401   return DAG.getFrameIndex(ReturnAddrIndex, getPointerTy());
2402 }
2403
2404
2405 bool X86::isOffsetSuitableForCodeModel(int64_t Offset, CodeModel::Model M,
2406                                        bool hasSymbolicDisplacement) {
2407   // Offset should fit into 32 bit immediate field.
2408   if (!isInt32(Offset))
2409     return false;
2410
2411   // If we don't have a symbolic displacement - we don't have any extra
2412   // restrictions.
2413   if (!hasSymbolicDisplacement)
2414     return true;
2415
2416   // FIXME: Some tweaks might be needed for medium code model.
2417   if (M != CodeModel::Small && M != CodeModel::Kernel)
2418     return false;
2419
2420   // For small code model we assume that latest object is 16MB before end of 31
2421   // bits boundary. We may also accept pretty large negative constants knowing
2422   // that all objects are in the positive half of address space.
2423   if (M == CodeModel::Small && Offset < 16*1024*1024)
2424     return true;
2425
2426   // For kernel code model we know that all object resist in the negative half
2427   // of 32bits address space. We may not accept negative offsets, since they may
2428   // be just off and we may accept pretty large positive ones.
2429   if (M == CodeModel::Kernel && Offset > 0)
2430     return true;
2431
2432   return false;
2433 }
2434
2435 /// TranslateX86CC - do a one to one translation of a ISD::CondCode to the X86
2436 /// specific condition code, returning the condition code and the LHS/RHS of the
2437 /// comparison to make.
2438 static unsigned TranslateX86CC(ISD::CondCode SetCCOpcode, bool isFP,
2439                                SDValue &LHS, SDValue &RHS, SelectionDAG &DAG) {
2440   if (!isFP) {
2441     if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(RHS)) {
2442       if (SetCCOpcode == ISD::SETGT && RHSC->isAllOnesValue()) {
2443         // X > -1   -> X == 0, jump !sign.
2444         RHS = DAG.getConstant(0, RHS.getValueType());
2445         return X86::COND_NS;
2446       } else if (SetCCOpcode == ISD::SETLT && RHSC->isNullValue()) {
2447         // X < 0   -> X == 0, jump on sign.
2448         return X86::COND_S;
2449       } else if (SetCCOpcode == ISD::SETLT && RHSC->getZExtValue() == 1) {
2450         // X < 1   -> X <= 0
2451         RHS = DAG.getConstant(0, RHS.getValueType());
2452         return X86::COND_LE;
2453       }
2454     }
2455
2456     switch (SetCCOpcode) {
2457     default: llvm_unreachable("Invalid integer condition!");
2458     case ISD::SETEQ:  return X86::COND_E;
2459     case ISD::SETGT:  return X86::COND_G;
2460     case ISD::SETGE:  return X86::COND_GE;
2461     case ISD::SETLT:  return X86::COND_L;
2462     case ISD::SETLE:  return X86::COND_LE;
2463     case ISD::SETNE:  return X86::COND_NE;
2464     case ISD::SETULT: return X86::COND_B;
2465     case ISD::SETUGT: return X86::COND_A;
2466     case ISD::SETULE: return X86::COND_BE;
2467     case ISD::SETUGE: return X86::COND_AE;
2468     }
2469   }
2470
2471   // First determine if it is required or is profitable to flip the operands.
2472
2473   // If LHS is a foldable load, but RHS is not, flip the condition.
2474   if ((ISD::isNON_EXTLoad(LHS.getNode()) && LHS.hasOneUse()) &&
2475       !(ISD::isNON_EXTLoad(RHS.getNode()) && RHS.hasOneUse())) {
2476     SetCCOpcode = getSetCCSwappedOperands(SetCCOpcode);
2477     std::swap(LHS, RHS);
2478   }
2479
2480   switch (SetCCOpcode) {
2481   default: break;
2482   case ISD::SETOLT:
2483   case ISD::SETOLE:
2484   case ISD::SETUGT:
2485   case ISD::SETUGE:
2486     std::swap(LHS, RHS);
2487     break;
2488   }
2489
2490   // On a floating point condition, the flags are set as follows:
2491   // ZF  PF  CF   op
2492   //  0 | 0 | 0 | X > Y
2493   //  0 | 0 | 1 | X < Y
2494   //  1 | 0 | 0 | X == Y
2495   //  1 | 1 | 1 | unordered
2496   switch (SetCCOpcode) {
2497   default: llvm_unreachable("Condcode should be pre-legalized away");
2498   case ISD::SETUEQ:
2499   case ISD::SETEQ:   return X86::COND_E;
2500   case ISD::SETOLT:              // flipped
2501   case ISD::SETOGT:
2502   case ISD::SETGT:   return X86::COND_A;
2503   case ISD::SETOLE:              // flipped
2504   case ISD::SETOGE:
2505   case ISD::SETGE:   return X86::COND_AE;
2506   case ISD::SETUGT:              // flipped
2507   case ISD::SETULT:
2508   case ISD::SETLT:   return X86::COND_B;
2509   case ISD::SETUGE:              // flipped
2510   case ISD::SETULE:
2511   case ISD::SETLE:   return X86::COND_BE;
2512   case ISD::SETONE:
2513   case ISD::SETNE:   return X86::COND_NE;
2514   case ISD::SETUO:   return X86::COND_P;
2515   case ISD::SETO:    return X86::COND_NP;
2516   case ISD::SETOEQ:
2517   case ISD::SETUNE:  return X86::COND_INVALID;
2518   }
2519 }
2520
2521 /// hasFPCMov - is there a floating point cmov for the specific X86 condition
2522 /// code. Current x86 isa includes the following FP cmov instructions:
2523 /// fcmovb, fcomvbe, fcomve, fcmovu, fcmovae, fcmova, fcmovne, fcmovnu.
2524 static bool hasFPCMov(unsigned X86CC) {
2525   switch (X86CC) {
2526   default:
2527     return false;
2528   case X86::COND_B:
2529   case X86::COND_BE:
2530   case X86::COND_E:
2531   case X86::COND_P:
2532   case X86::COND_A:
2533   case X86::COND_AE:
2534   case X86::COND_NE:
2535   case X86::COND_NP:
2536     return true;
2537   }
2538 }
2539
2540 /// isFPImmLegal - Returns true if the target can instruction select the
2541 /// specified FP immediate natively. If false, the legalizer will
2542 /// materialize the FP immediate as a load from a constant pool.
2543 bool X86TargetLowering::isFPImmLegal(const APFloat &Imm, EVT VT) const {
2544   for (unsigned i = 0, e = LegalFPImmediates.size(); i != e; ++i) {
2545     if (Imm.bitwiseIsEqual(LegalFPImmediates[i]))
2546       return true;
2547   }
2548   return false;
2549 }
2550
2551 /// isUndefOrInRange - Return true if Val is undef or if its value falls within
2552 /// the specified range (L, H].
2553 static bool isUndefOrInRange(int Val, int Low, int Hi) {
2554   return (Val < 0) || (Val >= Low && Val < Hi);
2555 }
2556
2557 /// isUndefOrEqual - Val is either less than zero (undef) or equal to the
2558 /// specified value.
2559 static bool isUndefOrEqual(int Val, int CmpVal) {
2560   if (Val < 0 || Val == CmpVal)
2561     return true;
2562   return false;
2563 }
2564
2565 /// isPSHUFDMask - Return true if the node specifies a shuffle of elements that
2566 /// is suitable for input to PSHUFD or PSHUFW.  That is, it doesn't reference
2567 /// the second operand.
2568 static bool isPSHUFDMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2569   if (VT == MVT::v4f32 || VT == MVT::v4i32 || VT == MVT::v4i16)
2570     return (Mask[0] < 4 && Mask[1] < 4 && Mask[2] < 4 && Mask[3] < 4);
2571   if (VT == MVT::v2f64 || VT == MVT::v2i64)
2572     return (Mask[0] < 2 && Mask[1] < 2);
2573   return false;
2574 }
2575
2576 bool X86::isPSHUFDMask(ShuffleVectorSDNode *N) {
2577   SmallVector<int, 8> M;
2578   N->getMask(M);
2579   return ::isPSHUFDMask(M, N->getValueType(0));
2580 }
2581
2582 /// isPSHUFHWMask - Return true if the node specifies a shuffle of elements that
2583 /// is suitable for input to PSHUFHW.
2584 static bool isPSHUFHWMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2585   if (VT != MVT::v8i16)
2586     return false;
2587
2588   // Lower quadword copied in order or undef.
2589   for (int i = 0; i != 4; ++i)
2590     if (Mask[i] >= 0 && Mask[i] != i)
2591       return false;
2592
2593   // Upper quadword shuffled.
2594   for (int i = 4; i != 8; ++i)
2595     if (Mask[i] >= 0 && (Mask[i] < 4 || Mask[i] > 7))
2596       return false;
2597
2598   return true;
2599 }
2600
2601 bool X86::isPSHUFHWMask(ShuffleVectorSDNode *N) {
2602   SmallVector<int, 8> M;
2603   N->getMask(M);
2604   return ::isPSHUFHWMask(M, N->getValueType(0));
2605 }
2606
2607 /// isPSHUFLWMask - Return true if the node specifies a shuffle of elements that
2608 /// is suitable for input to PSHUFLW.
2609 static bool isPSHUFLWMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2610   if (VT != MVT::v8i16)
2611     return false;
2612
2613   // Upper quadword copied in order.
2614   for (int i = 4; i != 8; ++i)
2615     if (Mask[i] >= 0 && Mask[i] != i)
2616       return false;
2617
2618   // Lower quadword shuffled.
2619   for (int i = 0; i != 4; ++i)
2620     if (Mask[i] >= 4)
2621       return false;
2622
2623   return true;
2624 }
2625
2626 bool X86::isPSHUFLWMask(ShuffleVectorSDNode *N) {
2627   SmallVector<int, 8> M;
2628   N->getMask(M);
2629   return ::isPSHUFLWMask(M, N->getValueType(0));
2630 }
2631
2632 /// isPALIGNRMask - Return true if the node specifies a shuffle of elements that
2633 /// is suitable for input to PALIGNR.
2634 static bool isPALIGNRMask(const SmallVectorImpl<int> &Mask, EVT VT,
2635                           bool hasSSSE3) {
2636   int i, e = VT.getVectorNumElements();
2637   
2638   // Do not handle v2i64 / v2f64 shuffles with palignr.
2639   if (e < 4 || !hasSSSE3)
2640     return false;
2641   
2642   for (i = 0; i != e; ++i)
2643     if (Mask[i] >= 0)
2644       break;
2645   
2646   // All undef, not a palignr.
2647   if (i == e)
2648     return false;
2649
2650   // Determine if it's ok to perform a palignr with only the LHS, since we
2651   // don't have access to the actual shuffle elements to see if RHS is undef.
2652   bool Unary = Mask[i] < (int)e;
2653   bool NeedsUnary = false;
2654
2655   int s = Mask[i] - i;
2656   
2657   // Check the rest of the elements to see if they are consecutive.
2658   for (++i; i != e; ++i) {
2659     int m = Mask[i];
2660     if (m < 0) 
2661       continue;
2662     
2663     Unary = Unary && (m < (int)e);
2664     NeedsUnary = NeedsUnary || (m < s);
2665
2666     if (NeedsUnary && !Unary)
2667       return false;
2668     if (Unary && m != ((s+i) & (e-1)))
2669       return false;
2670     if (!Unary && m != (s+i))
2671       return false;
2672   }
2673   return true;
2674 }
2675
2676 bool X86::isPALIGNRMask(ShuffleVectorSDNode *N) {
2677   SmallVector<int, 8> M;
2678   N->getMask(M);
2679   return ::isPALIGNRMask(M, N->getValueType(0), true);
2680 }
2681
2682 /// isSHUFPMask - Return true if the specified VECTOR_SHUFFLE operand
2683 /// specifies a shuffle of elements that is suitable for input to SHUFP*.
2684 static bool isSHUFPMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2685   int NumElems = VT.getVectorNumElements();
2686   if (NumElems != 2 && NumElems != 4)
2687     return false;
2688
2689   int Half = NumElems / 2;
2690   for (int i = 0; i < Half; ++i)
2691     if (!isUndefOrInRange(Mask[i], 0, NumElems))
2692       return false;
2693   for (int i = Half; i < NumElems; ++i)
2694     if (!isUndefOrInRange(Mask[i], NumElems, NumElems*2))
2695       return false;
2696
2697   return true;
2698 }
2699
2700 bool X86::isSHUFPMask(ShuffleVectorSDNode *N) {
2701   SmallVector<int, 8> M;
2702   N->getMask(M);
2703   return ::isSHUFPMask(M, N->getValueType(0));
2704 }
2705
2706 /// isCommutedSHUFP - Returns true if the shuffle mask is exactly
2707 /// the reverse of what x86 shuffles want. x86 shuffles requires the lower
2708 /// half elements to come from vector 1 (which would equal the dest.) and
2709 /// the upper half to come from vector 2.
2710 static bool isCommutedSHUFPMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2711   int NumElems = VT.getVectorNumElements();
2712
2713   if (NumElems != 2 && NumElems != 4)
2714     return false;
2715
2716   int Half = NumElems / 2;
2717   for (int i = 0; i < Half; ++i)
2718     if (!isUndefOrInRange(Mask[i], NumElems, NumElems*2))
2719       return false;
2720   for (int i = Half; i < NumElems; ++i)
2721     if (!isUndefOrInRange(Mask[i], 0, NumElems))
2722       return false;
2723   return true;
2724 }
2725
2726 static bool isCommutedSHUFP(ShuffleVectorSDNode *N) {
2727   SmallVector<int, 8> M;
2728   N->getMask(M);
2729   return isCommutedSHUFPMask(M, N->getValueType(0));
2730 }
2731
2732 /// isMOVHLPSMask - Return true if the specified VECTOR_SHUFFLE operand
2733 /// specifies a shuffle of elements that is suitable for input to MOVHLPS.
2734 bool X86::isMOVHLPSMask(ShuffleVectorSDNode *N) {
2735   if (N->getValueType(0).getVectorNumElements() != 4)
2736     return false;
2737
2738   // Expect bit0 == 6, bit1 == 7, bit2 == 2, bit3 == 3
2739   return isUndefOrEqual(N->getMaskElt(0), 6) &&
2740          isUndefOrEqual(N->getMaskElt(1), 7) &&
2741          isUndefOrEqual(N->getMaskElt(2), 2) &&
2742          isUndefOrEqual(N->getMaskElt(3), 3);
2743 }
2744
2745 /// isMOVHLPS_v_undef_Mask - Special case of isMOVHLPSMask for canonical form
2746 /// of vector_shuffle v, v, <2, 3, 2, 3>, i.e. vector_shuffle v, undef,
2747 /// <2, 3, 2, 3>
2748 bool X86::isMOVHLPS_v_undef_Mask(ShuffleVectorSDNode *N) {
2749   unsigned NumElems = N->getValueType(0).getVectorNumElements();
2750   
2751   if (NumElems != 4)
2752     return false;
2753   
2754   return isUndefOrEqual(N->getMaskElt(0), 2) &&
2755   isUndefOrEqual(N->getMaskElt(1), 3) &&
2756   isUndefOrEqual(N->getMaskElt(2), 2) &&
2757   isUndefOrEqual(N->getMaskElt(3), 3);
2758 }
2759
2760 /// isMOVLPMask - Return true if the specified VECTOR_SHUFFLE operand
2761 /// specifies a shuffle of elements that is suitable for input to MOVLP{S|D}.
2762 bool X86::isMOVLPMask(ShuffleVectorSDNode *N) {
2763   unsigned NumElems = N->getValueType(0).getVectorNumElements();
2764
2765   if (NumElems != 2 && NumElems != 4)
2766     return false;
2767
2768   for (unsigned i = 0; i < NumElems/2; ++i)
2769     if (!isUndefOrEqual(N->getMaskElt(i), i + NumElems))
2770       return false;
2771
2772   for (unsigned i = NumElems/2; i < NumElems; ++i)
2773     if (!isUndefOrEqual(N->getMaskElt(i), i))
2774       return false;
2775
2776   return true;
2777 }
2778
2779 /// isMOVLHPSMask - Return true if the specified VECTOR_SHUFFLE operand
2780 /// specifies a shuffle of elements that is suitable for input to MOVLHPS.
2781 bool X86::isMOVLHPSMask(ShuffleVectorSDNode *N) {
2782   unsigned NumElems = N->getValueType(0).getVectorNumElements();
2783
2784   if (NumElems != 2 && NumElems != 4)
2785     return false;
2786
2787   for (unsigned i = 0; i < NumElems/2; ++i)
2788     if (!isUndefOrEqual(N->getMaskElt(i), i))
2789       return false;
2790
2791   for (unsigned i = 0; i < NumElems/2; ++i)
2792     if (!isUndefOrEqual(N->getMaskElt(i + NumElems/2), i + NumElems))
2793       return false;
2794
2795   return true;
2796 }
2797
2798 /// isUNPCKLMask - Return true if the specified VECTOR_SHUFFLE operand
2799 /// specifies a shuffle of elements that is suitable for input to UNPCKL.
2800 static bool isUNPCKLMask(const SmallVectorImpl<int> &Mask, EVT VT,
2801                          bool V2IsSplat = false) {
2802   int NumElts = VT.getVectorNumElements();
2803   if (NumElts != 2 && NumElts != 4 && NumElts != 8 && NumElts != 16)
2804     return false;
2805
2806   for (int i = 0, j = 0; i != NumElts; i += 2, ++j) {
2807     int BitI  = Mask[i];
2808     int BitI1 = Mask[i+1];
2809     if (!isUndefOrEqual(BitI, j))
2810       return false;
2811     if (V2IsSplat) {
2812       if (!isUndefOrEqual(BitI1, NumElts))
2813         return false;
2814     } else {
2815       if (!isUndefOrEqual(BitI1, j + NumElts))
2816         return false;
2817     }
2818   }
2819   return true;
2820 }
2821
2822 bool X86::isUNPCKLMask(ShuffleVectorSDNode *N, bool V2IsSplat) {
2823   SmallVector<int, 8> M;
2824   N->getMask(M);
2825   return ::isUNPCKLMask(M, N->getValueType(0), V2IsSplat);
2826 }
2827
2828 /// isUNPCKHMask - Return true if the specified VECTOR_SHUFFLE operand
2829 /// specifies a shuffle of elements that is suitable for input to UNPCKH.
2830 static bool isUNPCKHMask(const SmallVectorImpl<int> &Mask, EVT VT,
2831                          bool V2IsSplat = false) {
2832   int NumElts = VT.getVectorNumElements();
2833   if (NumElts != 2 && NumElts != 4 && NumElts != 8 && NumElts != 16)
2834     return false;
2835
2836   for (int i = 0, j = 0; i != NumElts; i += 2, ++j) {
2837     int BitI  = Mask[i];
2838     int BitI1 = Mask[i+1];
2839     if (!isUndefOrEqual(BitI, j + NumElts/2))
2840       return false;
2841     if (V2IsSplat) {
2842       if (isUndefOrEqual(BitI1, NumElts))
2843         return false;
2844     } else {
2845       if (!isUndefOrEqual(BitI1, j + NumElts/2 + NumElts))
2846         return false;
2847     }
2848   }
2849   return true;
2850 }
2851
2852 bool X86::isUNPCKHMask(ShuffleVectorSDNode *N, bool V2IsSplat) {
2853   SmallVector<int, 8> M;
2854   N->getMask(M);
2855   return ::isUNPCKHMask(M, N->getValueType(0), V2IsSplat);
2856 }
2857
2858 /// isUNPCKL_v_undef_Mask - Special case of isUNPCKLMask for canonical form
2859 /// of vector_shuffle v, v, <0, 4, 1, 5>, i.e. vector_shuffle v, undef,
2860 /// <0, 0, 1, 1>
2861 static bool isUNPCKL_v_undef_Mask(const SmallVectorImpl<int> &Mask, EVT VT) {
2862   int NumElems = VT.getVectorNumElements();
2863   if (NumElems != 2 && NumElems != 4 && NumElems != 8 && NumElems != 16)
2864     return false;
2865
2866   for (int i = 0, j = 0; i != NumElems; i += 2, ++j) {
2867     int BitI  = Mask[i];
2868     int BitI1 = Mask[i+1];
2869     if (!isUndefOrEqual(BitI, j))
2870       return false;
2871     if (!isUndefOrEqual(BitI1, j))
2872       return false;
2873   }
2874   return true;
2875 }
2876
2877 bool X86::isUNPCKL_v_undef_Mask(ShuffleVectorSDNode *N) {
2878   SmallVector<int, 8> M;
2879   N->getMask(M);
2880   return ::isUNPCKL_v_undef_Mask(M, N->getValueType(0));
2881 }
2882
2883 /// isUNPCKH_v_undef_Mask - Special case of isUNPCKHMask for canonical form
2884 /// of vector_shuffle v, v, <2, 6, 3, 7>, i.e. vector_shuffle v, undef,
2885 /// <2, 2, 3, 3>
2886 static bool isUNPCKH_v_undef_Mask(const SmallVectorImpl<int> &Mask, EVT VT) {
2887   int NumElems = VT.getVectorNumElements();
2888   if (NumElems != 2 && NumElems != 4 && NumElems != 8 && NumElems != 16)
2889     return false;
2890
2891   for (int i = 0, j = NumElems / 2; i != NumElems; i += 2, ++j) {
2892     int BitI  = Mask[i];
2893     int BitI1 = Mask[i+1];
2894     if (!isUndefOrEqual(BitI, j))
2895       return false;
2896     if (!isUndefOrEqual(BitI1, j))
2897       return false;
2898   }
2899   return true;
2900 }
2901
2902 bool X86::isUNPCKH_v_undef_Mask(ShuffleVectorSDNode *N) {
2903   SmallVector<int, 8> M;
2904   N->getMask(M);
2905   return ::isUNPCKH_v_undef_Mask(M, N->getValueType(0));
2906 }
2907
2908 /// isMOVLMask - Return true if the specified VECTOR_SHUFFLE operand
2909 /// specifies a shuffle of elements that is suitable for input to MOVSS,
2910 /// MOVSD, and MOVD, i.e. setting the lowest element.
2911 static bool isMOVLMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2912   if (VT.getVectorElementType().getSizeInBits() < 32)
2913     return false;
2914
2915   int NumElts = VT.getVectorNumElements();
2916
2917   if (!isUndefOrEqual(Mask[0], NumElts))
2918     return false;
2919
2920   for (int i = 1; i < NumElts; ++i)
2921     if (!isUndefOrEqual(Mask[i], i))
2922       return false;
2923
2924   return true;
2925 }
2926
2927 bool X86::isMOVLMask(ShuffleVectorSDNode *N) {
2928   SmallVector<int, 8> M;
2929   N->getMask(M);
2930   return ::isMOVLMask(M, N->getValueType(0));
2931 }
2932
2933 /// isCommutedMOVL - Returns true if the shuffle mask is except the reverse
2934 /// of what x86 movss want. X86 movs requires the lowest  element to be lowest
2935 /// element of vector 2 and the other elements to come from vector 1 in order.
2936 static bool isCommutedMOVLMask(const SmallVectorImpl<int> &Mask, EVT VT,
2937                                bool V2IsSplat = false, bool V2IsUndef = false) {
2938   int NumOps = VT.getVectorNumElements();
2939   if (NumOps != 2 && NumOps != 4 && NumOps != 8 && NumOps != 16)
2940     return false;
2941
2942   if (!isUndefOrEqual(Mask[0], 0))
2943     return false;
2944
2945   for (int i = 1; i < NumOps; ++i)
2946     if (!(isUndefOrEqual(Mask[i], i+NumOps) ||
2947           (V2IsUndef && isUndefOrInRange(Mask[i], NumOps, NumOps*2)) ||
2948           (V2IsSplat && isUndefOrEqual(Mask[i], NumOps))))
2949       return false;
2950
2951   return true;
2952 }
2953
2954 static bool isCommutedMOVL(ShuffleVectorSDNode *N, bool V2IsSplat = false,
2955                            bool V2IsUndef = false) {
2956   SmallVector<int, 8> M;
2957   N->getMask(M);
2958   return isCommutedMOVLMask(M, N->getValueType(0), V2IsSplat, V2IsUndef);
2959 }
2960
2961 /// isMOVSHDUPMask - Return true if the specified VECTOR_SHUFFLE operand
2962 /// specifies a shuffle of elements that is suitable for input to MOVSHDUP.
2963 bool X86::isMOVSHDUPMask(ShuffleVectorSDNode *N) {
2964   if (N->getValueType(0).getVectorNumElements() != 4)
2965     return false;
2966
2967   // Expect 1, 1, 3, 3
2968   for (unsigned i = 0; i < 2; ++i) {
2969     int Elt = N->getMaskElt(i);
2970     if (Elt >= 0 && Elt != 1)
2971       return false;
2972   }
2973
2974   bool HasHi = false;
2975   for (unsigned i = 2; i < 4; ++i) {
2976     int Elt = N->getMaskElt(i);
2977     if (Elt >= 0 && Elt != 3)
2978       return false;
2979     if (Elt == 3)
2980       HasHi = true;
2981   }
2982   // Don't use movshdup if it can be done with a shufps.
2983   // FIXME: verify that matching u, u, 3, 3 is what we want.
2984   return HasHi;
2985 }
2986
2987 /// isMOVSLDUPMask - Return true if the specified VECTOR_SHUFFLE operand
2988 /// specifies a shuffle of elements that is suitable for input to MOVSLDUP.
2989 bool X86::isMOVSLDUPMask(ShuffleVectorSDNode *N) {
2990   if (N->getValueType(0).getVectorNumElements() != 4)
2991     return false;
2992
2993   // Expect 0, 0, 2, 2
2994   for (unsigned i = 0; i < 2; ++i)
2995     if (N->getMaskElt(i) > 0)
2996       return false;
2997
2998   bool HasHi = false;
2999   for (unsigned i = 2; i < 4; ++i) {
3000     int Elt = N->getMaskElt(i);
3001     if (Elt >= 0 && Elt != 2)
3002       return false;
3003     if (Elt == 2)
3004       HasHi = true;
3005   }
3006   // Don't use movsldup if it can be done with a shufps.
3007   return HasHi;
3008 }
3009
3010 /// isMOVDDUPMask - Return true if the specified VECTOR_SHUFFLE operand
3011 /// specifies a shuffle of elements that is suitable for input to MOVDDUP.
3012 bool X86::isMOVDDUPMask(ShuffleVectorSDNode *N) {
3013   int e = N->getValueType(0).getVectorNumElements() / 2;
3014
3015   for (int i = 0; i < e; ++i)
3016     if (!isUndefOrEqual(N->getMaskElt(i), i))
3017       return false;
3018   for (int i = 0; i < e; ++i)
3019     if (!isUndefOrEqual(N->getMaskElt(e+i), i))
3020       return false;
3021   return true;
3022 }
3023
3024 /// getShuffleSHUFImmediate - Return the appropriate immediate to shuffle
3025 /// the specified VECTOR_SHUFFLE mask with PSHUF* and SHUFP* instructions.
3026 unsigned X86::getShuffleSHUFImmediate(SDNode *N) {
3027   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
3028   int NumOperands = SVOp->getValueType(0).getVectorNumElements();
3029
3030   unsigned Shift = (NumOperands == 4) ? 2 : 1;
3031   unsigned Mask = 0;
3032   for (int i = 0; i < NumOperands; ++i) {
3033     int Val = SVOp->getMaskElt(NumOperands-i-1);
3034     if (Val < 0) Val = 0;
3035     if (Val >= NumOperands) Val -= NumOperands;
3036     Mask |= Val;
3037     if (i != NumOperands - 1)
3038       Mask <<= Shift;
3039   }
3040   return Mask;
3041 }
3042
3043 /// getShufflePSHUFHWImmediate - Return the appropriate immediate to shuffle
3044 /// the specified VECTOR_SHUFFLE mask with the PSHUFHW instruction.
3045 unsigned X86::getShufflePSHUFHWImmediate(SDNode *N) {
3046   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
3047   unsigned Mask = 0;
3048   // 8 nodes, but we only care about the last 4.
3049   for (unsigned i = 7; i >= 4; --i) {
3050     int Val = SVOp->getMaskElt(i);
3051     if (Val >= 0)
3052       Mask |= (Val - 4);
3053     if (i != 4)
3054       Mask <<= 2;
3055   }
3056   return Mask;
3057 }
3058
3059 /// getShufflePSHUFLWImmediate - Return the appropriate immediate to shuffle
3060 /// the specified VECTOR_SHUFFLE mask with the PSHUFLW instruction.
3061 unsigned X86::getShufflePSHUFLWImmediate(SDNode *N) {
3062   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
3063   unsigned Mask = 0;
3064   // 8 nodes, but we only care about the first 4.
3065   for (int i = 3; i >= 0; --i) {
3066     int Val = SVOp->getMaskElt(i);
3067     if (Val >= 0)
3068       Mask |= Val;
3069     if (i != 0)
3070       Mask <<= 2;
3071   }
3072   return Mask;
3073 }
3074
3075 /// getShufflePALIGNRImmediate - Return the appropriate immediate to shuffle
3076 /// the specified VECTOR_SHUFFLE mask with the PALIGNR instruction.
3077 unsigned X86::getShufflePALIGNRImmediate(SDNode *N) {
3078   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
3079   EVT VVT = N->getValueType(0);
3080   unsigned EltSize = VVT.getVectorElementType().getSizeInBits() >> 3;
3081   int Val = 0;
3082
3083   unsigned i, e;
3084   for (i = 0, e = VVT.getVectorNumElements(); i != e; ++i) {
3085     Val = SVOp->getMaskElt(i);
3086     if (Val >= 0)
3087       break;
3088   }
3089   return (Val - i) * EltSize;
3090 }
3091
3092 /// isZeroNode - Returns true if Elt is a constant zero or a floating point
3093 /// constant +0.0.
3094 bool X86::isZeroNode(SDValue Elt) {
3095   return ((isa<ConstantSDNode>(Elt) &&
3096            cast<ConstantSDNode>(Elt)->getZExtValue() == 0) ||
3097           (isa<ConstantFPSDNode>(Elt) &&
3098            cast<ConstantFPSDNode>(Elt)->getValueAPF().isPosZero()));
3099 }
3100
3101 /// CommuteVectorShuffle - Swap vector_shuffle operands as well as values in
3102 /// their permute mask.
3103 static SDValue CommuteVectorShuffle(ShuffleVectorSDNode *SVOp,
3104                                     SelectionDAG &DAG) {
3105   EVT VT = SVOp->getValueType(0);
3106   unsigned NumElems = VT.getVectorNumElements();
3107   SmallVector<int, 8> MaskVec;
3108
3109   for (unsigned i = 0; i != NumElems; ++i) {
3110     int idx = SVOp->getMaskElt(i);
3111     if (idx < 0)
3112       MaskVec.push_back(idx);
3113     else if (idx < (int)NumElems)
3114       MaskVec.push_back(idx + NumElems);
3115     else
3116       MaskVec.push_back(idx - NumElems);
3117   }
3118   return DAG.getVectorShuffle(VT, SVOp->getDebugLoc(), SVOp->getOperand(1),
3119                               SVOp->getOperand(0), &MaskVec[0]);
3120 }
3121
3122 /// CommuteVectorShuffleMask - Change values in a shuffle permute mask assuming
3123 /// the two vector operands have swapped position.
3124 static void CommuteVectorShuffleMask(SmallVectorImpl<int> &Mask, EVT VT) {
3125   unsigned NumElems = VT.getVectorNumElements();
3126   for (unsigned i = 0; i != NumElems; ++i) {
3127     int idx = Mask[i];
3128     if (idx < 0)
3129       continue;
3130     else if (idx < (int)NumElems)
3131       Mask[i] = idx + NumElems;
3132     else
3133       Mask[i] = idx - NumElems;
3134   }
3135 }
3136
3137 /// ShouldXformToMOVHLPS - Return true if the node should be transformed to
3138 /// match movhlps. The lower half elements should come from upper half of
3139 /// V1 (and in order), and the upper half elements should come from the upper
3140 /// half of V2 (and in order).
3141 static bool ShouldXformToMOVHLPS(ShuffleVectorSDNode *Op) {
3142   if (Op->getValueType(0).getVectorNumElements() != 4)
3143     return false;
3144   for (unsigned i = 0, e = 2; i != e; ++i)
3145     if (!isUndefOrEqual(Op->getMaskElt(i), i+2))
3146       return false;
3147   for (unsigned i = 2; i != 4; ++i)
3148     if (!isUndefOrEqual(Op->getMaskElt(i), i+4))
3149       return false;
3150   return true;
3151 }
3152
3153 /// isScalarLoadToVector - Returns true if the node is a scalar load that
3154 /// is promoted to a vector. It also returns the LoadSDNode by reference if
3155 /// required.
3156 static bool isScalarLoadToVector(SDNode *N, LoadSDNode **LD = NULL) {
3157   if (N->getOpcode() != ISD::SCALAR_TO_VECTOR)
3158     return false;
3159   N = N->getOperand(0).getNode();
3160   if (!ISD::isNON_EXTLoad(N))
3161     return false;
3162   if (LD)
3163     *LD = cast<LoadSDNode>(N);
3164   return true;
3165 }
3166
3167 /// ShouldXformToMOVLP{S|D} - Return true if the node should be transformed to
3168 /// match movlp{s|d}. The lower half elements should come from lower half of
3169 /// V1 (and in order), and the upper half elements should come from the upper
3170 /// half of V2 (and in order). And since V1 will become the source of the
3171 /// MOVLP, it must be either a vector load or a scalar load to vector.
3172 static bool ShouldXformToMOVLP(SDNode *V1, SDNode *V2,
3173                                ShuffleVectorSDNode *Op) {
3174   if (!ISD::isNON_EXTLoad(V1) && !isScalarLoadToVector(V1))
3175     return false;
3176   // Is V2 is a vector load, don't do this transformation. We will try to use
3177   // load folding shufps op.
3178   if (ISD::isNON_EXTLoad(V2))
3179     return false;
3180
3181   unsigned NumElems = Op->getValueType(0).getVectorNumElements();
3182
3183   if (NumElems != 2 && NumElems != 4)
3184     return false;
3185   for (unsigned i = 0, e = NumElems/2; i != e; ++i)
3186     if (!isUndefOrEqual(Op->getMaskElt(i), i))
3187       return false;
3188   for (unsigned i = NumElems/2; i != NumElems; ++i)
3189     if (!isUndefOrEqual(Op->getMaskElt(i), i+NumElems))
3190       return false;
3191   return true;
3192 }
3193
3194 /// isSplatVector - Returns true if N is a BUILD_VECTOR node whose elements are
3195 /// all the same.
3196 static bool isSplatVector(SDNode *N) {
3197   if (N->getOpcode() != ISD::BUILD_VECTOR)
3198     return false;
3199
3200   SDValue SplatValue = N->getOperand(0);
3201   for (unsigned i = 1, e = N->getNumOperands(); i != e; ++i)
3202     if (N->getOperand(i) != SplatValue)
3203       return false;
3204   return true;
3205 }
3206
3207 /// isZeroShuffle - Returns true if N is a VECTOR_SHUFFLE that can be resolved
3208 /// to an zero vector.
3209 /// FIXME: move to dag combiner / method on ShuffleVectorSDNode
3210 static bool isZeroShuffle(ShuffleVectorSDNode *N) {
3211   SDValue V1 = N->getOperand(0);
3212   SDValue V2 = N->getOperand(1);
3213   unsigned NumElems = N->getValueType(0).getVectorNumElements();
3214   for (unsigned i = 0; i != NumElems; ++i) {
3215     int Idx = N->getMaskElt(i);
3216     if (Idx >= (int)NumElems) {
3217       unsigned Opc = V2.getOpcode();
3218       if (Opc == ISD::UNDEF || ISD::isBuildVectorAllZeros(V2.getNode()))
3219         continue;
3220       if (Opc != ISD::BUILD_VECTOR ||
3221           !X86::isZeroNode(V2.getOperand(Idx-NumElems)))
3222         return false;
3223     } else if (Idx >= 0) {
3224       unsigned Opc = V1.getOpcode();
3225       if (Opc == ISD::UNDEF || ISD::isBuildVectorAllZeros(V1.getNode()))
3226         continue;
3227       if (Opc != ISD::BUILD_VECTOR ||
3228           !X86::isZeroNode(V1.getOperand(Idx)))
3229         return false;
3230     }
3231   }
3232   return true;
3233 }
3234
3235 /// getZeroVector - Returns a vector of specified type with all zero elements.
3236 ///
3237 static SDValue getZeroVector(EVT VT, bool HasSSE2, SelectionDAG &DAG,
3238                              DebugLoc dl) {
3239   assert(VT.isVector() && "Expected a vector type");
3240
3241   // Always build zero vectors as <4 x i32> or <2 x i32> bitcasted to their dest
3242   // type.  This ensures they get CSE'd.
3243   SDValue Vec;
3244   if (VT.getSizeInBits() == 64) { // MMX
3245     SDValue Cst = DAG.getTargetConstant(0, MVT::i32);
3246     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v2i32, Cst, Cst);
3247   } else if (HasSSE2) {  // SSE2
3248     SDValue Cst = DAG.getTargetConstant(0, MVT::i32);
3249     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Cst, Cst, Cst, Cst);
3250   } else { // SSE1
3251     SDValue Cst = DAG.getTargetConstantFP(+0.0, MVT::f32);
3252     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4f32, Cst, Cst, Cst, Cst);
3253   }
3254   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Vec);
3255 }
3256
3257 /// getOnesVector - Returns a vector of specified type with all bits set.
3258 ///
3259 static SDValue getOnesVector(EVT VT, SelectionDAG &DAG, DebugLoc dl) {
3260   assert(VT.isVector() && "Expected a vector type");
3261
3262   // Always build ones vectors as <4 x i32> or <2 x i32> bitcasted to their dest
3263   // type.  This ensures they get CSE'd.
3264   SDValue Cst = DAG.getTargetConstant(~0U, MVT::i32);
3265   SDValue Vec;
3266   if (VT.getSizeInBits() == 64)  // MMX
3267     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v2i32, Cst, Cst);
3268   else                                              // SSE
3269     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Cst, Cst, Cst, Cst);
3270   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Vec);
3271 }
3272
3273
3274 /// NormalizeMask - V2 is a splat, modify the mask (if needed) so all elements
3275 /// that point to V2 points to its first element.
3276 static SDValue NormalizeMask(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG) {
3277   EVT VT = SVOp->getValueType(0);
3278   unsigned NumElems = VT.getVectorNumElements();
3279
3280   bool Changed = false;
3281   SmallVector<int, 8> MaskVec;
3282   SVOp->getMask(MaskVec);
3283
3284   for (unsigned i = 0; i != NumElems; ++i) {
3285     if (MaskVec[i] > (int)NumElems) {
3286       MaskVec[i] = NumElems;
3287       Changed = true;
3288     }
3289   }
3290   if (Changed)
3291     return DAG.getVectorShuffle(VT, SVOp->getDebugLoc(), SVOp->getOperand(0),
3292                                 SVOp->getOperand(1), &MaskVec[0]);
3293   return SDValue(SVOp, 0);
3294 }
3295
3296 /// getMOVLMask - Returns a vector_shuffle mask for an movs{s|d}, movd
3297 /// operation of specified width.
3298 static SDValue getMOVL(SelectionDAG &DAG, DebugLoc dl, EVT VT, SDValue V1,
3299                        SDValue V2) {
3300   unsigned NumElems = VT.getVectorNumElements();
3301   SmallVector<int, 8> Mask;
3302   Mask.push_back(NumElems);
3303   for (unsigned i = 1; i != NumElems; ++i)
3304     Mask.push_back(i);
3305   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
3306 }
3307
3308 /// getUnpackl - Returns a vector_shuffle node for an unpackl operation.
3309 static SDValue getUnpackl(SelectionDAG &DAG, DebugLoc dl, EVT VT, SDValue V1,
3310                           SDValue V2) {
3311   unsigned NumElems = VT.getVectorNumElements();
3312   SmallVector<int, 8> Mask;
3313   for (unsigned i = 0, e = NumElems/2; i != e; ++i) {
3314     Mask.push_back(i);
3315     Mask.push_back(i + NumElems);
3316   }
3317   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
3318 }
3319
3320 /// getUnpackhMask - Returns a vector_shuffle node for an unpackh operation.
3321 static SDValue getUnpackh(SelectionDAG &DAG, DebugLoc dl, EVT VT, SDValue V1,
3322                           SDValue V2) {
3323   unsigned NumElems = VT.getVectorNumElements();
3324   unsigned Half = NumElems/2;
3325   SmallVector<int, 8> Mask;
3326   for (unsigned i = 0; i != Half; ++i) {
3327     Mask.push_back(i + Half);
3328     Mask.push_back(i + NumElems + Half);
3329   }
3330   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
3331 }
3332
3333 /// PromoteSplat - Promote a splat of v4f32, v8i16 or v16i8 to v4i32.
3334 static SDValue PromoteSplat(ShuffleVectorSDNode *SV, SelectionDAG &DAG,
3335                             bool HasSSE2) {
3336   if (SV->getValueType(0).getVectorNumElements() <= 4)
3337     return SDValue(SV, 0);
3338
3339   EVT PVT = MVT::v4f32;
3340   EVT VT = SV->getValueType(0);
3341   DebugLoc dl = SV->getDebugLoc();
3342   SDValue V1 = SV->getOperand(0);
3343   int NumElems = VT.getVectorNumElements();
3344   int EltNo = SV->getSplatIndex();
3345
3346   // unpack elements to the correct location
3347   while (NumElems > 4) {
3348     if (EltNo < NumElems/2) {
3349       V1 = getUnpackl(DAG, dl, VT, V1, V1);
3350     } else {
3351       V1 = getUnpackh(DAG, dl, VT, V1, V1);
3352       EltNo -= NumElems/2;
3353     }
3354     NumElems >>= 1;
3355   }
3356
3357   // Perform the splat.
3358   int SplatMask[4] = { EltNo, EltNo, EltNo, EltNo };
3359   V1 = DAG.getNode(ISD::BIT_CONVERT, dl, PVT, V1);
3360   V1 = DAG.getVectorShuffle(PVT, dl, V1, DAG.getUNDEF(PVT), &SplatMask[0]);
3361   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, V1);
3362 }
3363
3364 /// getShuffleVectorZeroOrUndef - Return a vector_shuffle of the specified
3365 /// vector of zero or undef vector.  This produces a shuffle where the low
3366 /// element of V2 is swizzled into the zero/undef vector, landing at element
3367 /// Idx.  This produces a shuffle mask like 4,1,2,3 (idx=0) or  0,1,2,4 (idx=3).
3368 static SDValue getShuffleVectorZeroOrUndef(SDValue V2, unsigned Idx,
3369                                              bool isZero, bool HasSSE2,
3370                                              SelectionDAG &DAG) {
3371   EVT VT = V2.getValueType();
3372   SDValue V1 = isZero
3373     ? getZeroVector(VT, HasSSE2, DAG, V2.getDebugLoc()) : DAG.getUNDEF(VT);
3374   unsigned NumElems = VT.getVectorNumElements();
3375   SmallVector<int, 16> MaskVec;
3376   for (unsigned i = 0; i != NumElems; ++i)
3377     // If this is the insertion idx, put the low elt of V2 here.
3378     MaskVec.push_back(i == Idx ? NumElems : i);
3379   return DAG.getVectorShuffle(VT, V2.getDebugLoc(), V1, V2, &MaskVec[0]);
3380 }
3381
3382 /// getNumOfConsecutiveZeros - Return the number of elements in a result of
3383 /// a shuffle that is zero.
3384 static
3385 unsigned getNumOfConsecutiveZeros(ShuffleVectorSDNode *SVOp, int NumElems,
3386                                   bool Low, SelectionDAG &DAG) {
3387   unsigned NumZeros = 0;
3388   for (int i = 0; i < NumElems; ++i) {
3389     unsigned Index = Low ? i : NumElems-i-1;
3390     int Idx = SVOp->getMaskElt(Index);
3391     if (Idx < 0) {
3392       ++NumZeros;
3393       continue;
3394     }
3395     SDValue Elt = DAG.getShuffleScalarElt(SVOp, Index);
3396     if (Elt.getNode() && X86::isZeroNode(Elt))
3397       ++NumZeros;
3398     else
3399       break;
3400   }
3401   return NumZeros;
3402 }
3403
3404 /// isVectorShift - Returns true if the shuffle can be implemented as a
3405 /// logical left or right shift of a vector.
3406 /// FIXME: split into pslldqi, psrldqi, palignr variants.
3407 static bool isVectorShift(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG,
3408                           bool &isLeft, SDValue &ShVal, unsigned &ShAmt) {
3409   int NumElems = SVOp->getValueType(0).getVectorNumElements();
3410
3411   isLeft = true;
3412   unsigned NumZeros = getNumOfConsecutiveZeros(SVOp, NumElems, true, DAG);
3413   if (!NumZeros) {
3414     isLeft = false;
3415     NumZeros = getNumOfConsecutiveZeros(SVOp, NumElems, false, DAG);
3416     if (!NumZeros)
3417       return false;
3418   }
3419   bool SeenV1 = false;
3420   bool SeenV2 = false;
3421   for (int i = NumZeros; i < NumElems; ++i) {
3422     int Val = isLeft ? (i - NumZeros) : i;
3423     int Idx = SVOp->getMaskElt(isLeft ? i : (i - NumZeros));
3424     if (Idx < 0)
3425       continue;
3426     if (Idx < NumElems)
3427       SeenV1 = true;
3428     else {
3429       Idx -= NumElems;
3430       SeenV2 = true;
3431     }
3432     if (Idx != Val)
3433       return false;
3434   }
3435   if (SeenV1 && SeenV2)
3436     return false;
3437
3438   ShVal = SeenV1 ? SVOp->getOperand(0) : SVOp->getOperand(1);
3439   ShAmt = NumZeros;
3440   return true;
3441 }
3442
3443
3444 /// LowerBuildVectorv16i8 - Custom lower build_vector of v16i8.
3445 ///
3446 static SDValue LowerBuildVectorv16i8(SDValue Op, unsigned NonZeros,
3447                                        unsigned NumNonZero, unsigned NumZero,
3448                                        SelectionDAG &DAG, TargetLowering &TLI) {
3449   if (NumNonZero > 8)
3450     return SDValue();
3451
3452   DebugLoc dl = Op.getDebugLoc();
3453   SDValue V(0, 0);
3454   bool First = true;
3455   for (unsigned i = 0; i < 16; ++i) {
3456     bool ThisIsNonZero = (NonZeros & (1 << i)) != 0;
3457     if (ThisIsNonZero && First) {
3458       if (NumZero)
3459         V = getZeroVector(MVT::v8i16, true, DAG, dl);
3460       else
3461         V = DAG.getUNDEF(MVT::v8i16);
3462       First = false;
3463     }
3464
3465     if ((i & 1) != 0) {
3466       SDValue ThisElt(0, 0), LastElt(0, 0);
3467       bool LastIsNonZero = (NonZeros & (1 << (i-1))) != 0;
3468       if (LastIsNonZero) {
3469         LastElt = DAG.getNode(ISD::ZERO_EXTEND, dl,
3470                               MVT::i16, Op.getOperand(i-1));
3471       }
3472       if (ThisIsNonZero) {
3473         ThisElt = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i16, Op.getOperand(i));
3474         ThisElt = DAG.getNode(ISD::SHL, dl, MVT::i16,
3475                               ThisElt, DAG.getConstant(8, MVT::i8));
3476         if (LastIsNonZero)
3477           ThisElt = DAG.getNode(ISD::OR, dl, MVT::i16, ThisElt, LastElt);
3478       } else
3479         ThisElt = LastElt;
3480
3481       if (ThisElt.getNode())
3482         V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, V, ThisElt,
3483                         DAG.getIntPtrConstant(i/2));
3484     }
3485   }
3486
3487   return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, V);
3488 }
3489
3490 /// LowerBuildVectorv8i16 - Custom lower build_vector of v8i16.
3491 ///
3492 static SDValue LowerBuildVectorv8i16(SDValue Op, unsigned NonZeros,
3493                                        unsigned NumNonZero, unsigned NumZero,
3494                                        SelectionDAG &DAG, TargetLowering &TLI) {
3495   if (NumNonZero > 4)
3496     return SDValue();
3497
3498   DebugLoc dl = Op.getDebugLoc();
3499   SDValue V(0, 0);
3500   bool First = true;
3501   for (unsigned i = 0; i < 8; ++i) {
3502     bool isNonZero = (NonZeros & (1 << i)) != 0;
3503     if (isNonZero) {
3504       if (First) {
3505         if (NumZero)
3506           V = getZeroVector(MVT::v8i16, true, DAG, dl);
3507         else
3508           V = DAG.getUNDEF(MVT::v8i16);
3509         First = false;
3510       }
3511       V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl,
3512                       MVT::v8i16, V, Op.getOperand(i),
3513                       DAG.getIntPtrConstant(i));
3514     }
3515   }
3516
3517   return V;
3518 }
3519
3520 /// getVShift - Return a vector logical shift node.
3521 ///
3522 static SDValue getVShift(bool isLeft, EVT VT, SDValue SrcOp,
3523                          unsigned NumBits, SelectionDAG &DAG,
3524                          const TargetLowering &TLI, DebugLoc dl) {
3525   bool isMMX = VT.getSizeInBits() == 64;
3526   EVT ShVT = isMMX ? MVT::v1i64 : MVT::v2i64;
3527   unsigned Opc = isLeft ? X86ISD::VSHL : X86ISD::VSRL;
3528   SrcOp = DAG.getNode(ISD::BIT_CONVERT, dl, ShVT, SrcOp);
3529   return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
3530                      DAG.getNode(Opc, dl, ShVT, SrcOp,
3531                              DAG.getConstant(NumBits, TLI.getShiftAmountTy())));
3532 }
3533
3534 SDValue
3535 X86TargetLowering::LowerAsSplatVectorLoad(SDValue SrcOp, EVT VT, DebugLoc dl,
3536                                           SelectionDAG &DAG) {
3537   
3538   // Check if the scalar load can be widened into a vector load. And if
3539   // the address is "base + cst" see if the cst can be "absorbed" into
3540   // the shuffle mask.
3541   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(SrcOp)) {
3542     SDValue Ptr = LD->getBasePtr();
3543     if (!ISD::isNormalLoad(LD) || LD->isVolatile())
3544       return SDValue();
3545     EVT PVT = LD->getValueType(0);
3546     if (PVT != MVT::i32 && PVT != MVT::f32)
3547       return SDValue();
3548
3549     int FI = -1;
3550     int64_t Offset = 0;
3551     if (FrameIndexSDNode *FINode = dyn_cast<FrameIndexSDNode>(Ptr)) {
3552       FI = FINode->getIndex();
3553       Offset = 0;
3554     } else if (Ptr.getOpcode() == ISD::ADD &&
3555                isa<ConstantSDNode>(Ptr.getOperand(1)) &&
3556                isa<FrameIndexSDNode>(Ptr.getOperand(0))) {
3557       FI = cast<FrameIndexSDNode>(Ptr.getOperand(0))->getIndex();
3558       Offset = Ptr.getConstantOperandVal(1);
3559       Ptr = Ptr.getOperand(0);
3560     } else {
3561       return SDValue();
3562     }
3563
3564     SDValue Chain = LD->getChain();
3565     // Make sure the stack object alignment is at least 16.
3566     MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
3567     if (DAG.InferPtrAlignment(Ptr) < 16) {
3568       if (MFI->isFixedObjectIndex(FI)) {
3569         // Can't change the alignment. FIXME: It's possible to compute
3570         // the exact stack offset and reference FI + adjust offset instead.
3571         // If someone *really* cares about this. That's the way to implement it.
3572         return SDValue();
3573       } else {
3574         MFI->setObjectAlignment(FI, 16);
3575       }
3576     }
3577
3578     // (Offset % 16) must be multiple of 4. Then address is then
3579     // Ptr + (Offset & ~15).
3580     if (Offset < 0)
3581       return SDValue();
3582     if ((Offset % 16) & 3)
3583       return SDValue();
3584     int64_t StartOffset = Offset & ~15;
3585     if (StartOffset)
3586       Ptr = DAG.getNode(ISD::ADD, Ptr.getDebugLoc(), Ptr.getValueType(),
3587                         Ptr,DAG.getConstant(StartOffset, Ptr.getValueType()));
3588
3589     int EltNo = (Offset - StartOffset) >> 2;
3590     int Mask[4] = { EltNo, EltNo, EltNo, EltNo };
3591     EVT VT = (PVT == MVT::i32) ? MVT::v4i32 : MVT::v4f32;
3592     SDValue V1 = DAG.getLoad(VT, dl, Chain, Ptr,LD->getSrcValue(),0);
3593     // Canonicalize it to a v4i32 shuffle.
3594     V1 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v4i32, V1);
3595     return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
3596                        DAG.getVectorShuffle(MVT::v4i32, dl, V1,
3597                                             DAG.getUNDEF(MVT::v4i32), &Mask[0]));
3598   }
3599
3600   return SDValue();
3601 }
3602
3603 SDValue
3604 X86TargetLowering::LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG) {
3605   DebugLoc dl = Op.getDebugLoc();
3606   // All zero's are handled with pxor, all one's are handled with pcmpeqd.
3607   if (ISD::isBuildVectorAllZeros(Op.getNode())
3608       || ISD::isBuildVectorAllOnes(Op.getNode())) {
3609     // Canonicalize this to either <4 x i32> or <2 x i32> (SSE vs MMX) to
3610     // 1) ensure the zero vectors are CSE'd, and 2) ensure that i64 scalars are
3611     // eliminated on x86-32 hosts.
3612     if (Op.getValueType() == MVT::v4i32 || Op.getValueType() == MVT::v2i32)
3613       return Op;
3614
3615     if (ISD::isBuildVectorAllOnes(Op.getNode()))
3616       return getOnesVector(Op.getValueType(), DAG, dl);
3617     return getZeroVector(Op.getValueType(), Subtarget->hasSSE2(), DAG, dl);
3618   }
3619
3620   EVT VT = Op.getValueType();
3621   EVT ExtVT = VT.getVectorElementType();
3622   unsigned EVTBits = ExtVT.getSizeInBits();
3623
3624   unsigned NumElems = Op.getNumOperands();
3625   unsigned NumZero  = 0;
3626   unsigned NumNonZero = 0;
3627   unsigned NonZeros = 0;
3628   bool IsAllConstants = true;
3629   SmallSet<SDValue, 8> Values;
3630   for (unsigned i = 0; i < NumElems; ++i) {
3631     SDValue Elt = Op.getOperand(i);
3632     if (Elt.getOpcode() == ISD::UNDEF)
3633       continue;
3634     Values.insert(Elt);
3635     if (Elt.getOpcode() != ISD::Constant &&
3636         Elt.getOpcode() != ISD::ConstantFP)
3637       IsAllConstants = false;
3638     if (X86::isZeroNode(Elt))
3639       NumZero++;
3640     else {
3641       NonZeros |= (1 << i);
3642       NumNonZero++;
3643     }
3644   }
3645
3646   if (NumNonZero == 0) {
3647     // All undef vector. Return an UNDEF.  All zero vectors were handled above.
3648     return DAG.getUNDEF(VT);
3649   }
3650
3651   // Special case for single non-zero, non-undef, element.
3652   if (NumNonZero == 1) {
3653     unsigned Idx = CountTrailingZeros_32(NonZeros);
3654     SDValue Item = Op.getOperand(Idx);
3655
3656     // If this is an insertion of an i64 value on x86-32, and if the top bits of
3657     // the value are obviously zero, truncate the value to i32 and do the
3658     // insertion that way.  Only do this if the value is non-constant or if the
3659     // value is a constant being inserted into element 0.  It is cheaper to do
3660     // a constant pool load than it is to do a movd + shuffle.
3661     if (ExtVT == MVT::i64 && !Subtarget->is64Bit() &&
3662         (!IsAllConstants || Idx == 0)) {
3663       if (DAG.MaskedValueIsZero(Item, APInt::getBitsSet(64, 32, 64))) {
3664         // Handle MMX and SSE both.
3665         EVT VecVT = VT == MVT::v2i64 ? MVT::v4i32 : MVT::v2i32;
3666         unsigned VecElts = VT == MVT::v2i64 ? 4 : 2;
3667
3668         // Truncate the value (which may itself be a constant) to i32, and
3669         // convert it to a vector with movd (S2V+shuffle to zero extend).
3670         Item = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, Item);
3671         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VecVT, Item);
3672         Item = getShuffleVectorZeroOrUndef(Item, 0, true,
3673                                            Subtarget->hasSSE2(), DAG);
3674
3675         // Now we have our 32-bit value zero extended in the low element of
3676         // a vector.  If Idx != 0, swizzle it into place.
3677         if (Idx != 0) {
3678           SmallVector<int, 4> Mask;
3679           Mask.push_back(Idx);
3680           for (unsigned i = 1; i != VecElts; ++i)
3681             Mask.push_back(i);
3682           Item = DAG.getVectorShuffle(VecVT, dl, Item,
3683                                       DAG.getUNDEF(Item.getValueType()),
3684                                       &Mask[0]);
3685         }
3686         return DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(), Item);
3687       }
3688     }
3689
3690     // If we have a constant or non-constant insertion into the low element of
3691     // a vector, we can do this with SCALAR_TO_VECTOR + shuffle of zero into
3692     // the rest of the elements.  This will be matched as movd/movq/movss/movsd
3693     // depending on what the source datatype is.
3694     if (Idx == 0) {
3695       if (NumZero == 0) {
3696         return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
3697       } else if (ExtVT == MVT::i32 || ExtVT == MVT::f32 || ExtVT == MVT::f64 ||
3698           (ExtVT == MVT::i64 && Subtarget->is64Bit())) {
3699         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
3700         // Turn it into a MOVL (i.e. movss, movsd, or movd) to a zero vector.
3701         return getShuffleVectorZeroOrUndef(Item, 0, true, Subtarget->hasSSE2(),
3702                                            DAG);
3703       } else if (ExtVT == MVT::i16 || ExtVT == MVT::i8) {
3704         Item = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, Item);
3705         EVT MiddleVT = VT.getSizeInBits() == 64 ? MVT::v2i32 : MVT::v4i32;
3706         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MiddleVT, Item);
3707         Item = getShuffleVectorZeroOrUndef(Item, 0, true,
3708                                            Subtarget->hasSSE2(), DAG);
3709         return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Item);
3710       }
3711     }
3712
3713     // Is it a vector logical left shift?
3714     if (NumElems == 2 && Idx == 1 &&
3715         X86::isZeroNode(Op.getOperand(0)) &&
3716         !X86::isZeroNode(Op.getOperand(1))) {
3717       unsigned NumBits = VT.getSizeInBits();
3718       return getVShift(true, VT,
3719                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
3720                                    VT, Op.getOperand(1)),
3721                        NumBits/2, DAG, *this, dl);
3722     }
3723
3724     if (IsAllConstants) // Otherwise, it's better to do a constpool load.
3725       return SDValue();
3726
3727     // Otherwise, if this is a vector with i32 or f32 elements, and the element
3728     // is a non-constant being inserted into an element other than the low one,
3729     // we can't use a constant pool load.  Instead, use SCALAR_TO_VECTOR (aka
3730     // movd/movss) to move this into the low element, then shuffle it into
3731     // place.
3732     if (EVTBits == 32) {
3733       Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
3734
3735       // Turn it into a shuffle of zero and zero-extended scalar to vector.
3736       Item = getShuffleVectorZeroOrUndef(Item, 0, NumZero > 0,
3737                                          Subtarget->hasSSE2(), DAG);
3738       SmallVector<int, 8> MaskVec;
3739       for (unsigned i = 0; i < NumElems; i++)
3740         MaskVec.push_back(i == Idx ? 0 : 1);
3741       return DAG.getVectorShuffle(VT, dl, Item, DAG.getUNDEF(VT), &MaskVec[0]);
3742     }
3743   }
3744
3745   // Splat is obviously ok. Let legalizer expand it to a shuffle.
3746   if (Values.size() == 1) {
3747     if (EVTBits == 32) {
3748       // Instead of a shuffle like this:
3749       // shuffle (scalar_to_vector (load (ptr + 4))), undef, <0, 0, 0, 0>
3750       // Check if it's possible to issue this instead.
3751       // shuffle (vload ptr)), undef, <1, 1, 1, 1>
3752       unsigned Idx = CountTrailingZeros_32(NonZeros);
3753       SDValue Item = Op.getOperand(Idx);
3754       if (Op.getNode()->isOnlyUserOf(Item.getNode()))
3755         return LowerAsSplatVectorLoad(Item, VT, dl, DAG);
3756     }
3757     return SDValue();
3758   }
3759
3760   // A vector full of immediates; various special cases are already
3761   // handled, so this is best done with a single constant-pool load.
3762   if (IsAllConstants)
3763     return SDValue();
3764
3765   // Let legalizer expand 2-wide build_vectors.
3766   if (EVTBits == 64) {
3767     if (NumNonZero == 1) {
3768       // One half is zero or undef.
3769       unsigned Idx = CountTrailingZeros_32(NonZeros);
3770       SDValue V2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT,
3771                                  Op.getOperand(Idx));
3772       return getShuffleVectorZeroOrUndef(V2, Idx, true,
3773                                          Subtarget->hasSSE2(), DAG);
3774     }
3775     return SDValue();
3776   }
3777
3778   // If element VT is < 32 bits, convert it to inserts into a zero vector.
3779   if (EVTBits == 8 && NumElems == 16) {
3780     SDValue V = LowerBuildVectorv16i8(Op, NonZeros,NumNonZero,NumZero, DAG,
3781                                         *this);
3782     if (V.getNode()) return V;
3783   }
3784
3785   if (EVTBits == 16 && NumElems == 8) {
3786     SDValue V = LowerBuildVectorv8i16(Op, NonZeros,NumNonZero,NumZero, DAG,
3787                                         *this);
3788     if (V.getNode()) return V;
3789   }
3790
3791   // If element VT is == 32 bits, turn it into a number of shuffles.
3792   SmallVector<SDValue, 8> V;
3793   V.resize(NumElems);
3794   if (NumElems == 4 && NumZero > 0) {
3795     for (unsigned i = 0; i < 4; ++i) {
3796       bool isZero = !(NonZeros & (1 << i));
3797       if (isZero)
3798         V[i] = getZeroVector(VT, Subtarget->hasSSE2(), DAG, dl);
3799       else
3800         V[i] = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(i));
3801     }
3802
3803     for (unsigned i = 0; i < 2; ++i) {
3804       switch ((NonZeros & (0x3 << i*2)) >> (i*2)) {
3805         default: break;
3806         case 0:
3807           V[i] = V[i*2];  // Must be a zero vector.
3808           break;
3809         case 1:
3810           V[i] = getMOVL(DAG, dl, VT, V[i*2+1], V[i*2]);
3811           break;
3812         case 2:
3813           V[i] = getMOVL(DAG, dl, VT, V[i*2], V[i*2+1]);
3814           break;
3815         case 3:
3816           V[i] = getUnpackl(DAG, dl, VT, V[i*2], V[i*2+1]);
3817           break;
3818       }
3819     }
3820
3821     SmallVector<int, 8> MaskVec;
3822     bool Reverse = (NonZeros & 0x3) == 2;
3823     for (unsigned i = 0; i < 2; ++i)
3824       MaskVec.push_back(Reverse ? 1-i : i);
3825     Reverse = ((NonZeros & (0x3 << 2)) >> 2) == 2;
3826     for (unsigned i = 0; i < 2; ++i)
3827       MaskVec.push_back(Reverse ? 1-i+NumElems : i+NumElems);
3828     return DAG.getVectorShuffle(VT, dl, V[0], V[1], &MaskVec[0]);
3829   }
3830
3831   if (Values.size() > 2) {
3832     // If we have SSE 4.1, Expand into a number of inserts unless the number of
3833     // values to be inserted is equal to the number of elements, in which case
3834     // use the unpack code below in the hopes of matching the consecutive elts
3835     // load merge pattern for shuffles.
3836     // FIXME: We could probably just check that here directly.
3837     if (Values.size() < NumElems && VT.getSizeInBits() == 128 &&
3838         getSubtarget()->hasSSE41()) {
3839       V[0] = DAG.getUNDEF(VT);
3840       for (unsigned i = 0; i < NumElems; ++i)
3841         if (Op.getOperand(i).getOpcode() != ISD::UNDEF)
3842           V[0] = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, V[0],
3843                              Op.getOperand(i), DAG.getIntPtrConstant(i));
3844       return V[0];
3845     }
3846     // Expand into a number of unpckl*.
3847     // e.g. for v4f32
3848     //   Step 1: unpcklps 0, 2 ==> X: <?, ?, 2, 0>
3849     //         : unpcklps 1, 3 ==> Y: <?, ?, 3, 1>
3850     //   Step 2: unpcklps X, Y ==>    <3, 2, 1, 0>
3851     for (unsigned i = 0; i < NumElems; ++i)
3852       V[i] = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(i));
3853     NumElems >>= 1;
3854     while (NumElems != 0) {
3855       for (unsigned i = 0; i < NumElems; ++i)
3856         V[i] = getUnpackl(DAG, dl, VT, V[i], V[i + NumElems]);
3857       NumElems >>= 1;
3858     }
3859     return V[0];
3860   }
3861
3862   return SDValue();
3863 }
3864
3865 SDValue
3866 X86TargetLowering::LowerCONCAT_VECTORS(SDValue Op, SelectionDAG &DAG) {
3867   // We support concatenate two MMX registers and place them in a MMX
3868   // register.  This is better than doing a stack convert.
3869   DebugLoc dl = Op.getDebugLoc();
3870   EVT ResVT = Op.getValueType();
3871   assert(Op.getNumOperands() == 2);
3872   assert(ResVT == MVT::v2i64 || ResVT == MVT::v4i32 ||
3873          ResVT == MVT::v8i16 || ResVT == MVT::v16i8);
3874   int Mask[2];
3875   SDValue InVec = DAG.getNode(ISD::BIT_CONVERT,dl, MVT::v1i64, Op.getOperand(0));
3876   SDValue VecOp = DAG.getNode(X86ISD::MOVQ2DQ, dl, MVT::v2i64, InVec);
3877   InVec = Op.getOperand(1);
3878   if (InVec.getOpcode() == ISD::SCALAR_TO_VECTOR) {
3879     unsigned NumElts = ResVT.getVectorNumElements();
3880     VecOp = DAG.getNode(ISD::BIT_CONVERT, dl, ResVT, VecOp);
3881     VecOp = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, ResVT, VecOp,
3882                        InVec.getOperand(0), DAG.getIntPtrConstant(NumElts/2+1));
3883   } else {
3884     InVec = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v1i64, InVec);
3885     SDValue VecOp2 = DAG.getNode(X86ISD::MOVQ2DQ, dl, MVT::v2i64, InVec);
3886     Mask[0] = 0; Mask[1] = 2;
3887     VecOp = DAG.getVectorShuffle(MVT::v2i64, dl, VecOp, VecOp2, Mask);
3888   }
3889   return DAG.getNode(ISD::BIT_CONVERT, dl, ResVT, VecOp);
3890 }
3891
3892 // v8i16 shuffles - Prefer shuffles in the following order:
3893 // 1. [all]   pshuflw, pshufhw, optional move
3894 // 2. [ssse3] 1 x pshufb
3895 // 3. [ssse3] 2 x pshufb + 1 x por
3896 // 4. [all]   mov + pshuflw + pshufhw + N x (pextrw + pinsrw)
3897 static
3898 SDValue LowerVECTOR_SHUFFLEv8i16(ShuffleVectorSDNode *SVOp,
3899                                  SelectionDAG &DAG, X86TargetLowering &TLI) {
3900   SDValue V1 = SVOp->getOperand(0);
3901   SDValue V2 = SVOp->getOperand(1);
3902   DebugLoc dl = SVOp->getDebugLoc();
3903   SmallVector<int, 8> MaskVals;
3904
3905   // Determine if more than 1 of the words in each of the low and high quadwords
3906   // of the result come from the same quadword of one of the two inputs.  Undef
3907   // mask values count as coming from any quadword, for better codegen.
3908   SmallVector<unsigned, 4> LoQuad(4);
3909   SmallVector<unsigned, 4> HiQuad(4);
3910   BitVector InputQuads(4);
3911   for (unsigned i = 0; i < 8; ++i) {
3912     SmallVectorImpl<unsigned> &Quad = i < 4 ? LoQuad : HiQuad;
3913     int EltIdx = SVOp->getMaskElt(i);
3914     MaskVals.push_back(EltIdx);
3915     if (EltIdx < 0) {
3916       ++Quad[0];
3917       ++Quad[1];
3918       ++Quad[2];
3919       ++Quad[3];
3920       continue;
3921     }
3922     ++Quad[EltIdx / 4];
3923     InputQuads.set(EltIdx / 4);
3924   }
3925
3926   int BestLoQuad = -1;
3927   unsigned MaxQuad = 1;
3928   for (unsigned i = 0; i < 4; ++i) {
3929     if (LoQuad[i] > MaxQuad) {
3930       BestLoQuad = i;
3931       MaxQuad = LoQuad[i];
3932     }
3933   }
3934
3935   int BestHiQuad = -1;
3936   MaxQuad = 1;
3937   for (unsigned i = 0; i < 4; ++i) {
3938     if (HiQuad[i] > MaxQuad) {
3939       BestHiQuad = i;
3940       MaxQuad = HiQuad[i];
3941     }
3942   }
3943
3944   // For SSSE3, If all 8 words of the result come from only 1 quadword of each
3945   // of the two input vectors, shuffle them into one input vector so only a
3946   // single pshufb instruction is necessary. If There are more than 2 input
3947   // quads, disable the next transformation since it does not help SSSE3.
3948   bool V1Used = InputQuads[0] || InputQuads[1];
3949   bool V2Used = InputQuads[2] || InputQuads[3];
3950   if (TLI.getSubtarget()->hasSSSE3()) {
3951     if (InputQuads.count() == 2 && V1Used && V2Used) {
3952       BestLoQuad = InputQuads.find_first();
3953       BestHiQuad = InputQuads.find_next(BestLoQuad);
3954     }
3955     if (InputQuads.count() > 2) {
3956       BestLoQuad = -1;
3957       BestHiQuad = -1;
3958     }
3959   }
3960
3961   // If BestLoQuad or BestHiQuad are set, shuffle the quads together and update
3962   // the shuffle mask.  If a quad is scored as -1, that means that it contains
3963   // words from all 4 input quadwords.
3964   SDValue NewV;
3965   if (BestLoQuad >= 0 || BestHiQuad >= 0) {
3966     SmallVector<int, 8> MaskV;
3967     MaskV.push_back(BestLoQuad < 0 ? 0 : BestLoQuad);
3968     MaskV.push_back(BestHiQuad < 0 ? 1 : BestHiQuad);
3969     NewV = DAG.getVectorShuffle(MVT::v2i64, dl,
3970                   DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64, V1),
3971                   DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64, V2), &MaskV[0]);
3972     NewV = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, NewV);
3973
3974     // Rewrite the MaskVals and assign NewV to V1 if NewV now contains all the
3975     // source words for the shuffle, to aid later transformations.
3976     bool AllWordsInNewV = true;
3977     bool InOrder[2] = { true, true };
3978     for (unsigned i = 0; i != 8; ++i) {
3979       int idx = MaskVals[i];
3980       if (idx != (int)i)
3981         InOrder[i/4] = false;
3982       if (idx < 0 || (idx/4) == BestLoQuad || (idx/4) == BestHiQuad)
3983         continue;
3984       AllWordsInNewV = false;
3985       break;
3986     }
3987
3988     bool pshuflw = AllWordsInNewV, pshufhw = AllWordsInNewV;
3989     if (AllWordsInNewV) {
3990       for (int i = 0; i != 8; ++i) {
3991         int idx = MaskVals[i];
3992         if (idx < 0)
3993           continue;
3994         idx = MaskVals[i] = (idx / 4) == BestLoQuad ? (idx & 3) : (idx & 3) + 4;
3995         if ((idx != i) && idx < 4)
3996           pshufhw = false;
3997         if ((idx != i) && idx > 3)
3998           pshuflw = false;
3999       }
4000       V1 = NewV;
4001       V2Used = false;
4002       BestLoQuad = 0;
4003       BestHiQuad = 1;
4004     }
4005
4006     // If we've eliminated the use of V2, and the new mask is a pshuflw or
4007     // pshufhw, that's as cheap as it gets.  Return the new shuffle.
4008     if ((pshufhw && InOrder[0]) || (pshuflw && InOrder[1])) {
4009       return DAG.getVectorShuffle(MVT::v8i16, dl, NewV,
4010                                   DAG.getUNDEF(MVT::v8i16), &MaskVals[0]);
4011     }
4012   }
4013
4014   // If we have SSSE3, and all words of the result are from 1 input vector,
4015   // case 2 is generated, otherwise case 3 is generated.  If no SSSE3
4016   // is present, fall back to case 4.
4017   if (TLI.getSubtarget()->hasSSSE3()) {
4018     SmallVector<SDValue,16> pshufbMask;
4019
4020     // If we have elements from both input vectors, set the high bit of the
4021     // shuffle mask element to zero out elements that come from V2 in the V1
4022     // mask, and elements that come from V1 in the V2 mask, so that the two
4023     // results can be OR'd together.
4024     bool TwoInputs = V1Used && V2Used;
4025     for (unsigned i = 0; i != 8; ++i) {
4026       int EltIdx = MaskVals[i] * 2;
4027       if (TwoInputs && (EltIdx >= 16)) {
4028         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
4029         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
4030         continue;
4031       }
4032       pshufbMask.push_back(DAG.getConstant(EltIdx,   MVT::i8));
4033       pshufbMask.push_back(DAG.getConstant(EltIdx+1, MVT::i8));
4034     }
4035     V1 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, V1);
4036     V1 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V1,
4037                      DAG.getNode(ISD::BUILD_VECTOR, dl,
4038                                  MVT::v16i8, &pshufbMask[0], 16));
4039     if (!TwoInputs)
4040       return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V1);
4041
4042     // Calculate the shuffle mask for the second input, shuffle it, and
4043     // OR it with the first shuffled input.
4044     pshufbMask.clear();
4045     for (unsigned i = 0; i != 8; ++i) {
4046       int EltIdx = MaskVals[i] * 2;
4047       if (EltIdx < 16) {
4048         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
4049         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
4050         continue;
4051       }
4052       pshufbMask.push_back(DAG.getConstant(EltIdx - 16, MVT::i8));
4053       pshufbMask.push_back(DAG.getConstant(EltIdx - 15, MVT::i8));
4054     }
4055     V2 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, V2);
4056     V2 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V2,
4057                      DAG.getNode(ISD::BUILD_VECTOR, dl,
4058                                  MVT::v16i8, &pshufbMask[0], 16));
4059     V1 = DAG.getNode(ISD::OR, dl, MVT::v16i8, V1, V2);
4060     return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V1);
4061   }
4062
4063   // If BestLoQuad >= 0, generate a pshuflw to put the low elements in order,
4064   // and update MaskVals with new element order.
4065   BitVector InOrder(8);
4066   if (BestLoQuad >= 0) {
4067     SmallVector<int, 8> MaskV;
4068     for (int i = 0; i != 4; ++i) {
4069       int idx = MaskVals[i];
4070       if (idx < 0) {
4071         MaskV.push_back(-1);
4072         InOrder.set(i);
4073       } else if ((idx / 4) == BestLoQuad) {
4074         MaskV.push_back(idx & 3);
4075         InOrder.set(i);
4076       } else {
4077         MaskV.push_back(-1);
4078       }
4079     }
4080     for (unsigned i = 4; i != 8; ++i)
4081       MaskV.push_back(i);
4082     NewV = DAG.getVectorShuffle(MVT::v8i16, dl, NewV, DAG.getUNDEF(MVT::v8i16),
4083                                 &MaskV[0]);
4084   }
4085
4086   // If BestHi >= 0, generate a pshufhw to put the high elements in order,
4087   // and update MaskVals with the new element order.
4088   if (BestHiQuad >= 0) {
4089     SmallVector<int, 8> MaskV;
4090     for (unsigned i = 0; i != 4; ++i)
4091       MaskV.push_back(i);
4092     for (unsigned i = 4; i != 8; ++i) {
4093       int idx = MaskVals[i];
4094       if (idx < 0) {
4095         MaskV.push_back(-1);
4096         InOrder.set(i);
4097       } else if ((idx / 4) == BestHiQuad) {
4098         MaskV.push_back((idx & 3) + 4);
4099         InOrder.set(i);
4100       } else {
4101         MaskV.push_back(-1);
4102       }
4103     }
4104     NewV = DAG.getVectorShuffle(MVT::v8i16, dl, NewV, DAG.getUNDEF(MVT::v8i16),
4105                                 &MaskV[0]);
4106   }
4107
4108   // In case BestHi & BestLo were both -1, which means each quadword has a word
4109   // from each of the four input quadwords, calculate the InOrder bitvector now
4110   // before falling through to the insert/extract cleanup.
4111   if (BestLoQuad == -1 && BestHiQuad == -1) {
4112     NewV = V1;
4113     for (int i = 0; i != 8; ++i)
4114       if (MaskVals[i] < 0 || MaskVals[i] == i)
4115         InOrder.set(i);
4116   }
4117
4118   // The other elements are put in the right place using pextrw and pinsrw.
4119   for (unsigned i = 0; i != 8; ++i) {
4120     if (InOrder[i])
4121       continue;
4122     int EltIdx = MaskVals[i];
4123     if (EltIdx < 0)
4124       continue;
4125     SDValue ExtOp = (EltIdx < 8)
4126     ? DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, V1,
4127                   DAG.getIntPtrConstant(EltIdx))
4128     : DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, V2,
4129                   DAG.getIntPtrConstant(EltIdx - 8));
4130     NewV = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, NewV, ExtOp,
4131                        DAG.getIntPtrConstant(i));
4132   }
4133   return NewV;
4134 }
4135
4136 // v16i8 shuffles - Prefer shuffles in the following order:
4137 // 1. [ssse3] 1 x pshufb
4138 // 2. [ssse3] 2 x pshufb + 1 x por
4139 // 3. [all]   v8i16 shuffle + N x pextrw + rotate + pinsrw
4140 static
4141 SDValue LowerVECTOR_SHUFFLEv16i8(ShuffleVectorSDNode *SVOp,
4142                                  SelectionDAG &DAG, X86TargetLowering &TLI) {
4143   SDValue V1 = SVOp->getOperand(0);
4144   SDValue V2 = SVOp->getOperand(1);
4145   DebugLoc dl = SVOp->getDebugLoc();
4146   SmallVector<int, 16> MaskVals;
4147   SVOp->getMask(MaskVals);
4148
4149   // If we have SSSE3, case 1 is generated when all result bytes come from
4150   // one of  the inputs.  Otherwise, case 2 is generated.  If no SSSE3 is
4151   // present, fall back to case 3.
4152   // FIXME: kill V2Only once shuffles are canonizalized by getNode.
4153   bool V1Only = true;
4154   bool V2Only = true;
4155   for (unsigned i = 0; i < 16; ++i) {
4156     int EltIdx = MaskVals[i];
4157     if (EltIdx < 0)
4158       continue;
4159     if (EltIdx < 16)
4160       V2Only = false;
4161     else
4162       V1Only = false;
4163   }
4164
4165   // If SSSE3, use 1 pshufb instruction per vector with elements in the result.
4166   if (TLI.getSubtarget()->hasSSSE3()) {
4167     SmallVector<SDValue,16> pshufbMask;
4168
4169     // If all result elements are from one input vector, then only translate
4170     // undef mask values to 0x80 (zero out result) in the pshufb mask.
4171     //
4172     // Otherwise, we have elements from both input vectors, and must zero out
4173     // elements that come from V2 in the first mask, and V1 in the second mask
4174     // so that we can OR them together.
4175     bool TwoInputs = !(V1Only || V2Only);
4176     for (unsigned i = 0; i != 16; ++i) {
4177       int EltIdx = MaskVals[i];
4178       if (EltIdx < 0 || (TwoInputs && EltIdx >= 16)) {
4179         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
4180         continue;
4181       }
4182       pshufbMask.push_back(DAG.getConstant(EltIdx, MVT::i8));
4183     }
4184     // If all the elements are from V2, assign it to V1 and return after
4185     // building the first pshufb.
4186     if (V2Only)
4187       V1 = V2;
4188     V1 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V1,
4189                      DAG.getNode(ISD::BUILD_VECTOR, dl,
4190                                  MVT::v16i8, &pshufbMask[0], 16));
4191     if (!TwoInputs)
4192       return V1;
4193
4194     // Calculate the shuffle mask for the second input, shuffle it, and
4195     // OR it with the first shuffled input.
4196     pshufbMask.clear();
4197     for (unsigned i = 0; i != 16; ++i) {
4198       int EltIdx = MaskVals[i];
4199       if (EltIdx < 16) {
4200         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
4201         continue;
4202       }
4203       pshufbMask.push_back(DAG.getConstant(EltIdx - 16, MVT::i8));
4204     }
4205     V2 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V2,
4206                      DAG.getNode(ISD::BUILD_VECTOR, dl,
4207                                  MVT::v16i8, &pshufbMask[0], 16));
4208     return DAG.getNode(ISD::OR, dl, MVT::v16i8, V1, V2);
4209   }
4210
4211   // No SSSE3 - Calculate in place words and then fix all out of place words
4212   // With 0-16 extracts & inserts.  Worst case is 16 bytes out of order from
4213   // the 16 different words that comprise the two doublequadword input vectors.
4214   V1 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V1);
4215   V2 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V2);
4216   SDValue NewV = V2Only ? V2 : V1;
4217   for (int i = 0; i != 8; ++i) {
4218     int Elt0 = MaskVals[i*2];
4219     int Elt1 = MaskVals[i*2+1];
4220
4221     // This word of the result is all undef, skip it.
4222     if (Elt0 < 0 && Elt1 < 0)
4223       continue;
4224
4225     // This word of the result is already in the correct place, skip it.
4226     if (V1Only && (Elt0 == i*2) && (Elt1 == i*2+1))
4227       continue;
4228     if (V2Only && (Elt0 == i*2+16) && (Elt1 == i*2+17))
4229       continue;
4230
4231     SDValue Elt0Src = Elt0 < 16 ? V1 : V2;
4232     SDValue Elt1Src = Elt1 < 16 ? V1 : V2;
4233     SDValue InsElt;
4234
4235     // If Elt0 and Elt1 are defined, are consecutive, and can be load
4236     // using a single extract together, load it and store it.
4237     if ((Elt0 >= 0) && ((Elt0 + 1) == Elt1) && ((Elt0 & 1) == 0)) {
4238       InsElt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, Elt1Src,
4239                            DAG.getIntPtrConstant(Elt1 / 2));
4240       NewV = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, NewV, InsElt,
4241                         DAG.getIntPtrConstant(i));
4242       continue;
4243     }
4244
4245     // If Elt1 is defined, extract it from the appropriate source.  If the
4246     // source byte is not also odd, shift the extracted word left 8 bits
4247     // otherwise clear the bottom 8 bits if we need to do an or.
4248     if (Elt1 >= 0) {
4249       InsElt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, Elt1Src,
4250                            DAG.getIntPtrConstant(Elt1 / 2));
4251       if ((Elt1 & 1) == 0)
4252         InsElt = DAG.getNode(ISD::SHL, dl, MVT::i16, InsElt,
4253                              DAG.getConstant(8, TLI.getShiftAmountTy()));
4254       else if (Elt0 >= 0)
4255         InsElt = DAG.getNode(ISD::AND, dl, MVT::i16, InsElt,
4256                              DAG.getConstant(0xFF00, MVT::i16));
4257     }
4258     // If Elt0 is defined, extract it from the appropriate source.  If the
4259     // source byte is not also even, shift the extracted word right 8 bits. If
4260     // Elt1 was also defined, OR the extracted values together before
4261     // inserting them in the result.
4262     if (Elt0 >= 0) {
4263       SDValue InsElt0 = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16,
4264                                     Elt0Src, DAG.getIntPtrConstant(Elt0 / 2));
4265       if ((Elt0 & 1) != 0)
4266         InsElt0 = DAG.getNode(ISD::SRL, dl, MVT::i16, InsElt0,
4267                               DAG.getConstant(8, TLI.getShiftAmountTy()));
4268       else if (Elt1 >= 0)
4269         InsElt0 = DAG.getNode(ISD::AND, dl, MVT::i16, InsElt0,
4270                              DAG.getConstant(0x00FF, MVT::i16));
4271       InsElt = Elt1 >= 0 ? DAG.getNode(ISD::OR, dl, MVT::i16, InsElt, InsElt0)
4272                          : InsElt0;
4273     }
4274     NewV = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, NewV, InsElt,
4275                        DAG.getIntPtrConstant(i));
4276   }
4277   return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, NewV);
4278 }
4279
4280 /// RewriteAsNarrowerShuffle - Try rewriting v8i16 and v16i8 shuffles as 4 wide
4281 /// ones, or rewriting v4i32 / v2f32 as 2 wide ones if possible. This can be
4282 /// done when every pair / quad of shuffle mask elements point to elements in
4283 /// the right sequence. e.g.
4284 /// vector_shuffle <>, <>, < 3, 4, | 10, 11, | 0, 1, | 14, 15>
4285 static
4286 SDValue RewriteAsNarrowerShuffle(ShuffleVectorSDNode *SVOp,
4287                                  SelectionDAG &DAG,
4288                                  TargetLowering &TLI, DebugLoc dl) {
4289   EVT VT = SVOp->getValueType(0);
4290   SDValue V1 = SVOp->getOperand(0);
4291   SDValue V2 = SVOp->getOperand(1);
4292   unsigned NumElems = VT.getVectorNumElements();
4293   unsigned NewWidth = (NumElems == 4) ? 2 : 4;
4294   EVT MaskVT = MVT::getIntVectorWithNumElements(NewWidth);
4295   EVT MaskEltVT = MaskVT.getVectorElementType();
4296   EVT NewVT = MaskVT;
4297   switch (VT.getSimpleVT().SimpleTy) {
4298   default: assert(false && "Unexpected!");
4299   case MVT::v4f32: NewVT = MVT::v2f64; break;
4300   case MVT::v4i32: NewVT = MVT::v2i64; break;
4301   case MVT::v8i16: NewVT = MVT::v4i32; break;
4302   case MVT::v16i8: NewVT = MVT::v4i32; break;
4303   }
4304
4305   if (NewWidth == 2) {
4306     if (VT.isInteger())
4307       NewVT = MVT::v2i64;
4308     else
4309       NewVT = MVT::v2f64;
4310   }
4311   int Scale = NumElems / NewWidth;
4312   SmallVector<int, 8> MaskVec;
4313   for (unsigned i = 0; i < NumElems; i += Scale) {
4314     int StartIdx = -1;
4315     for (int j = 0; j < Scale; ++j) {
4316       int EltIdx = SVOp->getMaskElt(i+j);
4317       if (EltIdx < 0)
4318         continue;
4319       if (StartIdx == -1)
4320         StartIdx = EltIdx - (EltIdx % Scale);
4321       if (EltIdx != StartIdx + j)
4322         return SDValue();
4323     }
4324     if (StartIdx == -1)
4325       MaskVec.push_back(-1);
4326     else
4327       MaskVec.push_back(StartIdx / Scale);
4328   }
4329
4330   V1 = DAG.getNode(ISD::BIT_CONVERT, dl, NewVT, V1);
4331   V2 = DAG.getNode(ISD::BIT_CONVERT, dl, NewVT, V2);
4332   return DAG.getVectorShuffle(NewVT, dl, V1, V2, &MaskVec[0]);
4333 }
4334
4335 /// getVZextMovL - Return a zero-extending vector move low node.
4336 ///
4337 static SDValue getVZextMovL(EVT VT, EVT OpVT,
4338                             SDValue SrcOp, SelectionDAG &DAG,
4339                             const X86Subtarget *Subtarget, DebugLoc dl) {
4340   if (VT == MVT::v2f64 || VT == MVT::v4f32) {
4341     LoadSDNode *LD = NULL;
4342     if (!isScalarLoadToVector(SrcOp.getNode(), &LD))
4343       LD = dyn_cast<LoadSDNode>(SrcOp);
4344     if (!LD) {
4345       // movssrr and movsdrr do not clear top bits. Try to use movd, movq
4346       // instead.
4347       MVT ExtVT = (OpVT == MVT::v2f64) ? MVT::i64 : MVT::i32;
4348       if ((ExtVT.SimpleTy != MVT::i64 || Subtarget->is64Bit()) &&
4349           SrcOp.getOpcode() == ISD::SCALAR_TO_VECTOR &&
4350           SrcOp.getOperand(0).getOpcode() == ISD::BIT_CONVERT &&
4351           SrcOp.getOperand(0).getOperand(0).getValueType() == ExtVT) {
4352         // PR2108
4353         OpVT = (OpVT == MVT::v2f64) ? MVT::v2i64 : MVT::v4i32;
4354         return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
4355                            DAG.getNode(X86ISD::VZEXT_MOVL, dl, OpVT,
4356                                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
4357                                                    OpVT,
4358                                                    SrcOp.getOperand(0)
4359                                                           .getOperand(0))));
4360       }
4361     }
4362   }
4363
4364   return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
4365                      DAG.getNode(X86ISD::VZEXT_MOVL, dl, OpVT,
4366                                  DAG.getNode(ISD::BIT_CONVERT, dl,
4367                                              OpVT, SrcOp)));
4368 }
4369
4370 /// LowerVECTOR_SHUFFLE_4wide - Handle all 4 wide cases with a number of
4371 /// shuffles.
4372 static SDValue
4373 LowerVECTOR_SHUFFLE_4wide(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG) {
4374   SDValue V1 = SVOp->getOperand(0);
4375   SDValue V2 = SVOp->getOperand(1);
4376   DebugLoc dl = SVOp->getDebugLoc();
4377   EVT VT = SVOp->getValueType(0);
4378
4379   SmallVector<std::pair<int, int>, 8> Locs;
4380   Locs.resize(4);
4381   SmallVector<int, 8> Mask1(4U, -1);
4382   SmallVector<int, 8> PermMask;
4383   SVOp->getMask(PermMask);
4384
4385   unsigned NumHi = 0;
4386   unsigned NumLo = 0;
4387   for (unsigned i = 0; i != 4; ++i) {
4388     int Idx = PermMask[i];
4389     if (Idx < 0) {
4390       Locs[i] = std::make_pair(-1, -1);
4391     } else {
4392       assert(Idx < 8 && "Invalid VECTOR_SHUFFLE index!");
4393       if (Idx < 4) {
4394         Locs[i] = std::make_pair(0, NumLo);
4395         Mask1[NumLo] = Idx;
4396         NumLo++;
4397       } else {
4398         Locs[i] = std::make_pair(1, NumHi);
4399         if (2+NumHi < 4)
4400           Mask1[2+NumHi] = Idx;
4401         NumHi++;
4402       }
4403     }
4404   }
4405
4406   if (NumLo <= 2 && NumHi <= 2) {
4407     // If no more than two elements come from either vector. This can be
4408     // implemented with two shuffles. First shuffle gather the elements.
4409     // The second shuffle, which takes the first shuffle as both of its
4410     // vector operands, put the elements into the right order.
4411     V1 = DAG.getVectorShuffle(VT, dl, V1, V2, &Mask1[0]);
4412
4413     SmallVector<int, 8> Mask2(4U, -1);
4414
4415     for (unsigned i = 0; i != 4; ++i) {
4416       if (Locs[i].first == -1)
4417         continue;
4418       else {
4419         unsigned Idx = (i < 2) ? 0 : 4;
4420         Idx += Locs[i].first * 2 + Locs[i].second;
4421         Mask2[i] = Idx;
4422       }
4423     }
4424
4425     return DAG.getVectorShuffle(VT, dl, V1, V1, &Mask2[0]);
4426   } else if (NumLo == 3 || NumHi == 3) {
4427     // Otherwise, we must have three elements from one vector, call it X, and
4428     // one element from the other, call it Y.  First, use a shufps to build an
4429     // intermediate vector with the one element from Y and the element from X
4430     // that will be in the same half in the final destination (the indexes don't
4431     // matter). Then, use a shufps to build the final vector, taking the half
4432     // containing the element from Y from the intermediate, and the other half
4433     // from X.
4434     if (NumHi == 3) {
4435       // Normalize it so the 3 elements come from V1.
4436       CommuteVectorShuffleMask(PermMask, VT);
4437       std::swap(V1, V2);
4438     }
4439
4440     // Find the element from V2.
4441     unsigned HiIndex;
4442     for (HiIndex = 0; HiIndex < 3; ++HiIndex) {
4443       int Val = PermMask[HiIndex];
4444       if (Val < 0)
4445         continue;
4446       if (Val >= 4)
4447         break;
4448     }
4449
4450     Mask1[0] = PermMask[HiIndex];
4451     Mask1[1] = -1;
4452     Mask1[2] = PermMask[HiIndex^1];
4453     Mask1[3] = -1;
4454     V2 = DAG.getVectorShuffle(VT, dl, V1, V2, &Mask1[0]);
4455
4456     if (HiIndex >= 2) {
4457       Mask1[0] = PermMask[0];
4458       Mask1[1] = PermMask[1];
4459       Mask1[2] = HiIndex & 1 ? 6 : 4;
4460       Mask1[3] = HiIndex & 1 ? 4 : 6;
4461       return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask1[0]);
4462     } else {
4463       Mask1[0] = HiIndex & 1 ? 2 : 0;
4464       Mask1[1] = HiIndex & 1 ? 0 : 2;
4465       Mask1[2] = PermMask[2];
4466       Mask1[3] = PermMask[3];
4467       if (Mask1[2] >= 0)
4468         Mask1[2] += 4;
4469       if (Mask1[3] >= 0)
4470         Mask1[3] += 4;
4471       return DAG.getVectorShuffle(VT, dl, V2, V1, &Mask1[0]);
4472     }
4473   }
4474
4475   // Break it into (shuffle shuffle_hi, shuffle_lo).
4476   Locs.clear();
4477   SmallVector<int,8> LoMask(4U, -1);
4478   SmallVector<int,8> HiMask(4U, -1);
4479
4480   SmallVector<int,8> *MaskPtr = &LoMask;
4481   unsigned MaskIdx = 0;
4482   unsigned LoIdx = 0;
4483   unsigned HiIdx = 2;
4484   for (unsigned i = 0; i != 4; ++i) {
4485     if (i == 2) {
4486       MaskPtr = &HiMask;
4487       MaskIdx = 1;
4488       LoIdx = 0;
4489       HiIdx = 2;
4490     }
4491     int Idx = PermMask[i];
4492     if (Idx < 0) {
4493       Locs[i] = std::make_pair(-1, -1);
4494     } else if (Idx < 4) {
4495       Locs[i] = std::make_pair(MaskIdx, LoIdx);
4496       (*MaskPtr)[LoIdx] = Idx;
4497       LoIdx++;
4498     } else {
4499       Locs[i] = std::make_pair(MaskIdx, HiIdx);
4500       (*MaskPtr)[HiIdx] = Idx;
4501       HiIdx++;
4502     }
4503   }
4504
4505   SDValue LoShuffle = DAG.getVectorShuffle(VT, dl, V1, V2, &LoMask[0]);
4506   SDValue HiShuffle = DAG.getVectorShuffle(VT, dl, V1, V2, &HiMask[0]);
4507   SmallVector<int, 8> MaskOps;
4508   for (unsigned i = 0; i != 4; ++i) {
4509     if (Locs[i].first == -1) {
4510       MaskOps.push_back(-1);
4511     } else {
4512       unsigned Idx = Locs[i].first * 4 + Locs[i].second;
4513       MaskOps.push_back(Idx);
4514     }
4515   }
4516   return DAG.getVectorShuffle(VT, dl, LoShuffle, HiShuffle, &MaskOps[0]);
4517 }
4518
4519 SDValue
4520 X86TargetLowering::LowerVECTOR_SHUFFLE(SDValue Op, SelectionDAG &DAG) {
4521   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
4522   SDValue V1 = Op.getOperand(0);
4523   SDValue V2 = Op.getOperand(1);
4524   EVT VT = Op.getValueType();
4525   DebugLoc dl = Op.getDebugLoc();
4526   unsigned NumElems = VT.getVectorNumElements();
4527   bool isMMX = VT.getSizeInBits() == 64;
4528   bool V1IsUndef = V1.getOpcode() == ISD::UNDEF;
4529   bool V2IsUndef = V2.getOpcode() == ISD::UNDEF;
4530   bool V1IsSplat = false;
4531   bool V2IsSplat = false;
4532
4533   if (isZeroShuffle(SVOp))
4534     return getZeroVector(VT, Subtarget->hasSSE2(), DAG, dl);
4535
4536   // Promote splats to v4f32.
4537   if (SVOp->isSplat()) {
4538     if (isMMX || NumElems < 4)
4539       return Op;
4540     return PromoteSplat(SVOp, DAG, Subtarget->hasSSE2());
4541   }
4542
4543   // If the shuffle can be profitably rewritten as a narrower shuffle, then
4544   // do it!
4545   if (VT == MVT::v8i16 || VT == MVT::v16i8) {
4546     SDValue NewOp = RewriteAsNarrowerShuffle(SVOp, DAG, *this, dl);
4547     if (NewOp.getNode())
4548       return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
4549                          LowerVECTOR_SHUFFLE(NewOp, DAG));
4550   } else if ((VT == MVT::v4i32 || (VT == MVT::v4f32 && Subtarget->hasSSE2()))) {
4551     // FIXME: Figure out a cleaner way to do this.
4552     // Try to make use of movq to zero out the top part.
4553     if (ISD::isBuildVectorAllZeros(V2.getNode())) {
4554       SDValue NewOp = RewriteAsNarrowerShuffle(SVOp, DAG, *this, dl);
4555       if (NewOp.getNode()) {
4556         if (isCommutedMOVL(cast<ShuffleVectorSDNode>(NewOp), true, false))
4557           return getVZextMovL(VT, NewOp.getValueType(), NewOp.getOperand(0),
4558                               DAG, Subtarget, dl);
4559       }
4560     } else if (ISD::isBuildVectorAllZeros(V1.getNode())) {
4561       SDValue NewOp = RewriteAsNarrowerShuffle(SVOp, DAG, *this, dl);
4562       if (NewOp.getNode() && X86::isMOVLMask(cast<ShuffleVectorSDNode>(NewOp)))
4563         return getVZextMovL(VT, NewOp.getValueType(), NewOp.getOperand(1),
4564                             DAG, Subtarget, dl);
4565     }
4566   }
4567
4568   if (X86::isPSHUFDMask(SVOp))
4569     return Op;
4570
4571   // Check if this can be converted into a logical shift.
4572   bool isLeft = false;
4573   unsigned ShAmt = 0;
4574   SDValue ShVal;
4575   bool isShift = getSubtarget()->hasSSE2() &&
4576     isVectorShift(SVOp, DAG, isLeft, ShVal, ShAmt);
4577   if (isShift && ShVal.hasOneUse()) {
4578     // If the shifted value has multiple uses, it may be cheaper to use
4579     // v_set0 + movlhps or movhlps, etc.
4580     EVT EltVT = VT.getVectorElementType();
4581     ShAmt *= EltVT.getSizeInBits();
4582     return getVShift(isLeft, VT, ShVal, ShAmt, DAG, *this, dl);
4583   }
4584
4585   if (X86::isMOVLMask(SVOp)) {
4586     if (V1IsUndef)
4587       return V2;
4588     if (ISD::isBuildVectorAllZeros(V1.getNode()))
4589       return getVZextMovL(VT, VT, V2, DAG, Subtarget, dl);
4590     if (!isMMX)
4591       return Op;
4592   }
4593
4594   // FIXME: fold these into legal mask.
4595   if (!isMMX && (X86::isMOVSHDUPMask(SVOp) ||
4596                  X86::isMOVSLDUPMask(SVOp) ||
4597                  X86::isMOVHLPSMask(SVOp) ||
4598                  X86::isMOVLHPSMask(SVOp) ||
4599                  X86::isMOVLPMask(SVOp)))
4600     return Op;
4601
4602   if (ShouldXformToMOVHLPS(SVOp) ||
4603       ShouldXformToMOVLP(V1.getNode(), V2.getNode(), SVOp))
4604     return CommuteVectorShuffle(SVOp, DAG);
4605
4606   if (isShift) {
4607     // No better options. Use a vshl / vsrl.
4608     EVT EltVT = VT.getVectorElementType();
4609     ShAmt *= EltVT.getSizeInBits();
4610     return getVShift(isLeft, VT, ShVal, ShAmt, DAG, *this, dl);
4611   }
4612
4613   bool Commuted = false;
4614   // FIXME: This should also accept a bitcast of a splat?  Be careful, not
4615   // 1,1,1,1 -> v8i16 though.
4616   V1IsSplat = isSplatVector(V1.getNode());
4617   V2IsSplat = isSplatVector(V2.getNode());
4618
4619   // Canonicalize the splat or undef, if present, to be on the RHS.
4620   if ((V1IsSplat || V1IsUndef) && !(V2IsSplat || V2IsUndef)) {
4621     Op = CommuteVectorShuffle(SVOp, DAG);
4622     SVOp = cast<ShuffleVectorSDNode>(Op);
4623     V1 = SVOp->getOperand(0);
4624     V2 = SVOp->getOperand(1);
4625     std::swap(V1IsSplat, V2IsSplat);
4626     std::swap(V1IsUndef, V2IsUndef);
4627     Commuted = true;
4628   }
4629
4630   if (isCommutedMOVL(SVOp, V2IsSplat, V2IsUndef)) {
4631     // Shuffling low element of v1 into undef, just return v1.
4632     if (V2IsUndef)
4633       return V1;
4634     // If V2 is a splat, the mask may be malformed such as <4,3,3,3>, which
4635     // the instruction selector will not match, so get a canonical MOVL with
4636     // swapped operands to undo the commute.
4637     return getMOVL(DAG, dl, VT, V2, V1);
4638   }
4639
4640   if (X86::isUNPCKL_v_undef_Mask(SVOp) ||
4641       X86::isUNPCKH_v_undef_Mask(SVOp) ||
4642       X86::isUNPCKLMask(SVOp) ||
4643       X86::isUNPCKHMask(SVOp))
4644     return Op;
4645
4646   if (V2IsSplat) {
4647     // Normalize mask so all entries that point to V2 points to its first
4648     // element then try to match unpck{h|l} again. If match, return a
4649     // new vector_shuffle with the corrected mask.
4650     SDValue NewMask = NormalizeMask(SVOp, DAG);
4651     ShuffleVectorSDNode *NSVOp = cast<ShuffleVectorSDNode>(NewMask);
4652     if (NSVOp != SVOp) {
4653       if (X86::isUNPCKLMask(NSVOp, true)) {
4654         return NewMask;
4655       } else if (X86::isUNPCKHMask(NSVOp, true)) {
4656         return NewMask;
4657       }
4658     }
4659   }
4660
4661   if (Commuted) {
4662     // Commute is back and try unpck* again.
4663     // FIXME: this seems wrong.
4664     SDValue NewOp = CommuteVectorShuffle(SVOp, DAG);
4665     ShuffleVectorSDNode *NewSVOp = cast<ShuffleVectorSDNode>(NewOp);
4666     if (X86::isUNPCKL_v_undef_Mask(NewSVOp) ||
4667         X86::isUNPCKH_v_undef_Mask(NewSVOp) ||
4668         X86::isUNPCKLMask(NewSVOp) ||
4669         X86::isUNPCKHMask(NewSVOp))
4670       return NewOp;
4671   }
4672
4673   // FIXME: for mmx, bitcast v2i32 to v4i16 for shuffle.
4674
4675   // Normalize the node to match x86 shuffle ops if needed
4676   if (!isMMX && V2.getOpcode() != ISD::UNDEF && isCommutedSHUFP(SVOp))
4677     return CommuteVectorShuffle(SVOp, DAG);
4678
4679   // Check for legal shuffle and return?
4680   SmallVector<int, 16> PermMask;
4681   SVOp->getMask(PermMask);
4682   if (isShuffleMaskLegal(PermMask, VT))
4683     return Op;
4684
4685   // Handle v8i16 specifically since SSE can do byte extraction and insertion.
4686   if (VT == MVT::v8i16) {
4687     SDValue NewOp = LowerVECTOR_SHUFFLEv8i16(SVOp, DAG, *this);
4688     if (NewOp.getNode())
4689       return NewOp;
4690   }
4691
4692   if (VT == MVT::v16i8) {
4693     SDValue NewOp = LowerVECTOR_SHUFFLEv16i8(SVOp, DAG, *this);
4694     if (NewOp.getNode())
4695       return NewOp;
4696   }
4697
4698   // Handle all 4 wide cases with a number of shuffles except for MMX.
4699   if (NumElems == 4 && !isMMX)
4700     return LowerVECTOR_SHUFFLE_4wide(SVOp, DAG);
4701
4702   return SDValue();
4703 }
4704
4705 SDValue
4706 X86TargetLowering::LowerEXTRACT_VECTOR_ELT_SSE4(SDValue Op,
4707                                                 SelectionDAG &DAG) {
4708   EVT VT = Op.getValueType();
4709   DebugLoc dl = Op.getDebugLoc();
4710   if (VT.getSizeInBits() == 8) {
4711     SDValue Extract = DAG.getNode(X86ISD::PEXTRB, dl, MVT::i32,
4712                                     Op.getOperand(0), Op.getOperand(1));
4713     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, MVT::i32, Extract,
4714                                     DAG.getValueType(VT));
4715     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
4716   } else if (VT.getSizeInBits() == 16) {
4717     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
4718     // If Idx is 0, it's cheaper to do a move instead of a pextrw.
4719     if (Idx == 0)
4720       return DAG.getNode(ISD::TRUNCATE, dl, MVT::i16,
4721                          DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
4722                                      DAG.getNode(ISD::BIT_CONVERT, dl,
4723                                                  MVT::v4i32,
4724                                                  Op.getOperand(0)),
4725                                      Op.getOperand(1)));
4726     SDValue Extract = DAG.getNode(X86ISD::PEXTRW, dl, MVT::i32,
4727                                     Op.getOperand(0), Op.getOperand(1));
4728     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, MVT::i32, Extract,
4729                                     DAG.getValueType(VT));
4730     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
4731   } else if (VT == MVT::f32) {
4732     // EXTRACTPS outputs to a GPR32 register which will require a movd to copy
4733     // the result back to FR32 register. It's only worth matching if the
4734     // result has a single use which is a store or a bitcast to i32.  And in
4735     // the case of a store, it's not worth it if the index is a constant 0,
4736     // because a MOVSSmr can be used instead, which is smaller and faster.
4737     if (!Op.hasOneUse())
4738       return SDValue();
4739     SDNode *User = *Op.getNode()->use_begin();
4740     if ((User->getOpcode() != ISD::STORE ||
4741          (isa<ConstantSDNode>(Op.getOperand(1)) &&
4742           cast<ConstantSDNode>(Op.getOperand(1))->isNullValue())) &&
4743         (User->getOpcode() != ISD::BIT_CONVERT ||
4744          User->getValueType(0) != MVT::i32))
4745       return SDValue();
4746     SDValue Extract = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
4747                                   DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v4i32,
4748                                               Op.getOperand(0)),
4749                                               Op.getOperand(1));
4750     return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::f32, Extract);
4751   } else if (VT == MVT::i32) {
4752     // ExtractPS works with constant index.
4753     if (isa<ConstantSDNode>(Op.getOperand(1)))
4754       return Op;
4755   }
4756   return SDValue();
4757 }
4758
4759
4760 SDValue
4761 X86TargetLowering::LowerEXTRACT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) {
4762   if (!isa<ConstantSDNode>(Op.getOperand(1)))
4763     return SDValue();
4764
4765   if (Subtarget->hasSSE41()) {
4766     SDValue Res = LowerEXTRACT_VECTOR_ELT_SSE4(Op, DAG);
4767     if (Res.getNode())
4768       return Res;
4769   }
4770
4771   EVT VT = Op.getValueType();
4772   DebugLoc dl = Op.getDebugLoc();
4773   // TODO: handle v16i8.
4774   if (VT.getSizeInBits() == 16) {
4775     SDValue Vec = Op.getOperand(0);
4776     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
4777     if (Idx == 0)
4778       return DAG.getNode(ISD::TRUNCATE, dl, MVT::i16,
4779                          DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
4780                                      DAG.getNode(ISD::BIT_CONVERT, dl,
4781                                                  MVT::v4i32, Vec),
4782                                      Op.getOperand(1)));
4783     // Transform it so it match pextrw which produces a 32-bit result.
4784     EVT EltVT = MVT::i32;
4785     SDValue Extract = DAG.getNode(X86ISD::PEXTRW, dl, EltVT,
4786                                     Op.getOperand(0), Op.getOperand(1));
4787     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, EltVT, Extract,
4788                                     DAG.getValueType(VT));
4789     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
4790   } else if (VT.getSizeInBits() == 32) {
4791     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
4792     if (Idx == 0)
4793       return Op;
4794
4795     // SHUFPS the element to the lowest double word, then movss.
4796     int Mask[4] = { Idx, -1, -1, -1 };
4797     EVT VVT = Op.getOperand(0).getValueType();
4798     SDValue Vec = DAG.getVectorShuffle(VVT, dl, Op.getOperand(0),
4799                                        DAG.getUNDEF(VVT), Mask);
4800     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, VT, Vec,
4801                        DAG.getIntPtrConstant(0));
4802   } else if (VT.getSizeInBits() == 64) {
4803     // FIXME: .td only matches this for <2 x f64>, not <2 x i64> on 32b
4804     // FIXME: seems like this should be unnecessary if mov{h,l}pd were taught
4805     //        to match extract_elt for f64.
4806     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
4807     if (Idx == 0)
4808       return Op;
4809
4810     // UNPCKHPD the element to the lowest double word, then movsd.
4811     // Note if the lower 64 bits of the result of the UNPCKHPD is then stored
4812     // to a f64mem, the whole operation is folded into a single MOVHPDmr.
4813     int Mask[2] = { 1, -1 };
4814     EVT VVT = Op.getOperand(0).getValueType();
4815     SDValue Vec = DAG.getVectorShuffle(VVT, dl, Op.getOperand(0),
4816                                        DAG.getUNDEF(VVT), Mask);
4817     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, VT, Vec,
4818                        DAG.getIntPtrConstant(0));
4819   }
4820
4821   return SDValue();
4822 }
4823
4824 SDValue
4825 X86TargetLowering::LowerINSERT_VECTOR_ELT_SSE4(SDValue Op, SelectionDAG &DAG){
4826   EVT VT = Op.getValueType();
4827   EVT EltVT = VT.getVectorElementType();
4828   DebugLoc dl = Op.getDebugLoc();
4829
4830   SDValue N0 = Op.getOperand(0);
4831   SDValue N1 = Op.getOperand(1);
4832   SDValue N2 = Op.getOperand(2);
4833
4834   if ((EltVT.getSizeInBits() == 8 || EltVT.getSizeInBits() == 16) &&
4835       isa<ConstantSDNode>(N2)) {
4836     unsigned Opc = (EltVT.getSizeInBits() == 8) ? X86ISD::PINSRB
4837                                                 : X86ISD::PINSRW;
4838     // Transform it so it match pinsr{b,w} which expects a GR32 as its second
4839     // argument.
4840     if (N1.getValueType() != MVT::i32)
4841       N1 = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, N1);
4842     if (N2.getValueType() != MVT::i32)
4843       N2 = DAG.getIntPtrConstant(cast<ConstantSDNode>(N2)->getZExtValue());
4844     return DAG.getNode(Opc, dl, VT, N0, N1, N2);
4845   } else if (EltVT == MVT::f32 && isa<ConstantSDNode>(N2)) {
4846     // Bits [7:6] of the constant are the source select.  This will always be
4847     //  zero here.  The DAG Combiner may combine an extract_elt index into these
4848     //  bits.  For example (insert (extract, 3), 2) could be matched by putting
4849     //  the '3' into bits [7:6] of X86ISD::INSERTPS.
4850     // Bits [5:4] of the constant are the destination select.  This is the
4851     //  value of the incoming immediate.
4852     // Bits [3:0] of the constant are the zero mask.  The DAG Combiner may
4853     //   combine either bitwise AND or insert of float 0.0 to set these bits.
4854     N2 = DAG.getIntPtrConstant(cast<ConstantSDNode>(N2)->getZExtValue() << 4);
4855     // Create this as a scalar to vector..
4856     N1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4f32, N1);
4857     return DAG.getNode(X86ISD::INSERTPS, dl, VT, N0, N1, N2);
4858   } else if (EltVT == MVT::i32 && isa<ConstantSDNode>(N2)) {
4859     // PINSR* works with constant index.
4860     return Op;
4861   }
4862   return SDValue();
4863 }
4864
4865 SDValue
4866 X86TargetLowering::LowerINSERT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) {
4867   EVT VT = Op.getValueType();
4868   EVT EltVT = VT.getVectorElementType();
4869
4870   if (Subtarget->hasSSE41())
4871     return LowerINSERT_VECTOR_ELT_SSE4(Op, DAG);
4872
4873   if (EltVT == MVT::i8)
4874     return SDValue();
4875
4876   DebugLoc dl = Op.getDebugLoc();
4877   SDValue N0 = Op.getOperand(0);
4878   SDValue N1 = Op.getOperand(1);
4879   SDValue N2 = Op.getOperand(2);
4880
4881   if (EltVT.getSizeInBits() == 16 && isa<ConstantSDNode>(N2)) {
4882     // Transform it so it match pinsrw which expects a 16-bit value in a GR32
4883     // as its second argument.
4884     if (N1.getValueType() != MVT::i32)
4885       N1 = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, N1);
4886     if (N2.getValueType() != MVT::i32)
4887       N2 = DAG.getIntPtrConstant(cast<ConstantSDNode>(N2)->getZExtValue());
4888     return DAG.getNode(X86ISD::PINSRW, dl, VT, N0, N1, N2);
4889   }
4890   return SDValue();
4891 }
4892
4893 SDValue
4894 X86TargetLowering::LowerSCALAR_TO_VECTOR(SDValue Op, SelectionDAG &DAG) {
4895   DebugLoc dl = Op.getDebugLoc();
4896   if (Op.getValueType() == MVT::v2f32)
4897     return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2f32,
4898                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i32,
4899                                    DAG.getNode(ISD::BIT_CONVERT, dl, MVT::i32,
4900                                                Op.getOperand(0))));
4901
4902   if (Op.getValueType() == MVT::v1i64 && Op.getOperand(0).getValueType() == MVT::i64)
4903     return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v1i64, Op.getOperand(0));
4904
4905   SDValue AnyExt = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, Op.getOperand(0));
4906   EVT VT = MVT::v2i32;
4907   switch (Op.getValueType().getSimpleVT().SimpleTy) {
4908   default: break;
4909   case MVT::v16i8:
4910   case MVT::v8i16:
4911     VT = MVT::v4i32;
4912     break;
4913   }
4914   return DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(),
4915                      DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, AnyExt));
4916 }
4917
4918 // ConstantPool, JumpTable, GlobalAddress, and ExternalSymbol are lowered as
4919 // their target countpart wrapped in the X86ISD::Wrapper node. Suppose N is
4920 // one of the above mentioned nodes. It has to be wrapped because otherwise
4921 // Select(N) returns N. So the raw TargetGlobalAddress nodes, etc. can only
4922 // be used to form addressing mode. These wrapped nodes will be selected
4923 // into MOV32ri.
4924 SDValue
4925 X86TargetLowering::LowerConstantPool(SDValue Op, SelectionDAG &DAG) {
4926   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
4927
4928   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
4929   // global base reg.
4930   unsigned char OpFlag = 0;
4931   unsigned WrapperKind = X86ISD::Wrapper;
4932   CodeModel::Model M = getTargetMachine().getCodeModel();
4933
4934   if (Subtarget->isPICStyleRIPRel() &&
4935       (M == CodeModel::Small || M == CodeModel::Kernel))
4936     WrapperKind = X86ISD::WrapperRIP;
4937   else if (Subtarget->isPICStyleGOT())
4938     OpFlag = X86II::MO_GOTOFF;
4939   else if (Subtarget->isPICStyleStubPIC())
4940     OpFlag = X86II::MO_PIC_BASE_OFFSET;
4941
4942   SDValue Result = DAG.getTargetConstantPool(CP->getConstVal(), getPointerTy(),
4943                                              CP->getAlignment(),
4944                                              CP->getOffset(), OpFlag);
4945   DebugLoc DL = CP->getDebugLoc();
4946   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
4947   // With PIC, the address is actually $g + Offset.
4948   if (OpFlag) {
4949     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
4950                          DAG.getNode(X86ISD::GlobalBaseReg,
4951                                      DebugLoc::getUnknownLoc(), getPointerTy()),
4952                          Result);
4953   }
4954
4955   return Result;
4956 }
4957
4958 SDValue X86TargetLowering::LowerJumpTable(SDValue Op, SelectionDAG &DAG) {
4959   JumpTableSDNode *JT = cast<JumpTableSDNode>(Op);
4960
4961   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
4962   // global base reg.
4963   unsigned char OpFlag = 0;
4964   unsigned WrapperKind = X86ISD::Wrapper;
4965   CodeModel::Model M = getTargetMachine().getCodeModel();
4966
4967   if (Subtarget->isPICStyleRIPRel() &&
4968       (M == CodeModel::Small || M == CodeModel::Kernel))
4969     WrapperKind = X86ISD::WrapperRIP;
4970   else if (Subtarget->isPICStyleGOT())
4971     OpFlag = X86II::MO_GOTOFF;
4972   else if (Subtarget->isPICStyleStubPIC())
4973     OpFlag = X86II::MO_PIC_BASE_OFFSET;
4974
4975   SDValue Result = DAG.getTargetJumpTable(JT->getIndex(), getPointerTy(),
4976                                           OpFlag);
4977   DebugLoc DL = JT->getDebugLoc();
4978   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
4979
4980   // With PIC, the address is actually $g + Offset.
4981   if (OpFlag) {
4982     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
4983                          DAG.getNode(X86ISD::GlobalBaseReg,
4984                                      DebugLoc::getUnknownLoc(), getPointerTy()),
4985                          Result);
4986   }
4987
4988   return Result;
4989 }
4990
4991 SDValue
4992 X86TargetLowering::LowerExternalSymbol(SDValue Op, SelectionDAG &DAG) {
4993   const char *Sym = cast<ExternalSymbolSDNode>(Op)->getSymbol();
4994
4995   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
4996   // global base reg.
4997   unsigned char OpFlag = 0;
4998   unsigned WrapperKind = X86ISD::Wrapper;
4999   CodeModel::Model M = getTargetMachine().getCodeModel();
5000
5001   if (Subtarget->isPICStyleRIPRel() &&
5002       (M == CodeModel::Small || M == CodeModel::Kernel))
5003     WrapperKind = X86ISD::WrapperRIP;
5004   else if (Subtarget->isPICStyleGOT())
5005     OpFlag = X86II::MO_GOTOFF;
5006   else if (Subtarget->isPICStyleStubPIC())
5007     OpFlag = X86II::MO_PIC_BASE_OFFSET;
5008
5009   SDValue Result = DAG.getTargetExternalSymbol(Sym, getPointerTy(), OpFlag);
5010
5011   DebugLoc DL = Op.getDebugLoc();
5012   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
5013
5014
5015   // With PIC, the address is actually $g + Offset.
5016   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
5017       !Subtarget->is64Bit()) {
5018     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
5019                          DAG.getNode(X86ISD::GlobalBaseReg,
5020                                      DebugLoc::getUnknownLoc(),
5021                                      getPointerTy()),
5022                          Result);
5023   }
5024
5025   return Result;
5026 }
5027
5028 SDValue
5029 X86TargetLowering::LowerBlockAddress(SDValue Op, SelectionDAG &DAG) {
5030   // Create the TargetBlockAddressAddress node.
5031   unsigned char OpFlags =
5032     Subtarget->ClassifyBlockAddressReference();
5033   CodeModel::Model M = getTargetMachine().getCodeModel();
5034   BlockAddress *BA = cast<BlockAddressSDNode>(Op)->getBlockAddress();
5035   DebugLoc dl = Op.getDebugLoc();
5036   SDValue Result = DAG.getBlockAddress(BA, getPointerTy(),
5037                                        /*isTarget=*/true, OpFlags);
5038
5039   if (Subtarget->isPICStyleRIPRel() &&
5040       (M == CodeModel::Small || M == CodeModel::Kernel))
5041     Result = DAG.getNode(X86ISD::WrapperRIP, dl, getPointerTy(), Result);
5042   else
5043     Result = DAG.getNode(X86ISD::Wrapper, dl, getPointerTy(), Result);
5044
5045   // With PIC, the address is actually $g + Offset.
5046   if (isGlobalRelativeToPICBase(OpFlags)) {
5047     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(),
5048                          DAG.getNode(X86ISD::GlobalBaseReg, dl, getPointerTy()),
5049                          Result);
5050   }
5051
5052   return Result;
5053 }
5054
5055 SDValue
5056 X86TargetLowering::LowerGlobalAddress(const GlobalValue *GV, DebugLoc dl,
5057                                       int64_t Offset,
5058                                       SelectionDAG &DAG) const {
5059   // Create the TargetGlobalAddress node, folding in the constant
5060   // offset if it is legal.
5061   unsigned char OpFlags =
5062     Subtarget->ClassifyGlobalReference(GV, getTargetMachine());
5063   CodeModel::Model M = getTargetMachine().getCodeModel();
5064   SDValue Result;
5065   if (OpFlags == X86II::MO_NO_FLAG &&
5066       X86::isOffsetSuitableForCodeModel(Offset, M)) {
5067     // A direct static reference to a global.
5068     Result = DAG.getTargetGlobalAddress(GV, getPointerTy(), Offset);
5069     Offset = 0;
5070   } else {
5071     Result = DAG.getTargetGlobalAddress(GV, getPointerTy(), 0, OpFlags);
5072   }
5073
5074   if (Subtarget->isPICStyleRIPRel() &&
5075       (M == CodeModel::Small || M == CodeModel::Kernel))
5076     Result = DAG.getNode(X86ISD::WrapperRIP, dl, getPointerTy(), Result);
5077   else
5078     Result = DAG.getNode(X86ISD::Wrapper, dl, getPointerTy(), Result);
5079
5080   // With PIC, the address is actually $g + Offset.
5081   if (isGlobalRelativeToPICBase(OpFlags)) {
5082     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(),
5083                          DAG.getNode(X86ISD::GlobalBaseReg, dl, getPointerTy()),
5084                          Result);
5085   }
5086
5087   // For globals that require a load from a stub to get the address, emit the
5088   // load.
5089   if (isGlobalStubReference(OpFlags))
5090     Result = DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(), Result,
5091                          PseudoSourceValue::getGOT(), 0);
5092
5093   // If there was a non-zero offset that we didn't fold, create an explicit
5094   // addition for it.
5095   if (Offset != 0)
5096     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(), Result,
5097                          DAG.getConstant(Offset, getPointerTy()));
5098
5099   return Result;
5100 }
5101
5102 SDValue
5103 X86TargetLowering::LowerGlobalAddress(SDValue Op, SelectionDAG &DAG) {
5104   const GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
5105   int64_t Offset = cast<GlobalAddressSDNode>(Op)->getOffset();
5106   return LowerGlobalAddress(GV, Op.getDebugLoc(), Offset, DAG);
5107 }
5108
5109 static SDValue
5110 GetTLSADDR(SelectionDAG &DAG, SDValue Chain, GlobalAddressSDNode *GA,
5111            SDValue *InFlag, const EVT PtrVT, unsigned ReturnReg,
5112            unsigned char OperandFlags) {
5113   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
5114   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
5115   DebugLoc dl = GA->getDebugLoc();
5116   SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(),
5117                                            GA->getValueType(0),
5118                                            GA->getOffset(),
5119                                            OperandFlags);
5120   if (InFlag) {
5121     SDValue Ops[] = { Chain,  TGA, *InFlag };
5122     Chain = DAG.getNode(X86ISD::TLSADDR, dl, NodeTys, Ops, 3);
5123   } else {
5124     SDValue Ops[]  = { Chain, TGA };
5125     Chain = DAG.getNode(X86ISD::TLSADDR, dl, NodeTys, Ops, 2);
5126   }
5127
5128   // TLSADDR will be codegen'ed as call. Inform MFI that function has calls.
5129   MFI->setHasCalls(true);
5130
5131   SDValue Flag = Chain.getValue(1);
5132   return DAG.getCopyFromReg(Chain, dl, ReturnReg, PtrVT, Flag);
5133 }
5134
5135 // Lower ISD::GlobalTLSAddress using the "general dynamic" model, 32 bit
5136 static SDValue
5137 LowerToTLSGeneralDynamicModel32(GlobalAddressSDNode *GA, SelectionDAG &DAG,
5138                                 const EVT PtrVT) {
5139   SDValue InFlag;
5140   DebugLoc dl = GA->getDebugLoc();  // ? function entry point might be better
5141   SDValue Chain = DAG.getCopyToReg(DAG.getEntryNode(), dl, X86::EBX,
5142                                      DAG.getNode(X86ISD::GlobalBaseReg,
5143                                                  DebugLoc::getUnknownLoc(),
5144                                                  PtrVT), InFlag);
5145   InFlag = Chain.getValue(1);
5146
5147   return GetTLSADDR(DAG, Chain, GA, &InFlag, PtrVT, X86::EAX, X86II::MO_TLSGD);
5148 }
5149
5150 // Lower ISD::GlobalTLSAddress using the "general dynamic" model, 64 bit
5151 static SDValue
5152 LowerToTLSGeneralDynamicModel64(GlobalAddressSDNode *GA, SelectionDAG &DAG,
5153                                 const EVT PtrVT) {
5154   return GetTLSADDR(DAG, DAG.getEntryNode(), GA, NULL, PtrVT,
5155                     X86::RAX, X86II::MO_TLSGD);
5156 }
5157
5158 // Lower ISD::GlobalTLSAddress using the "initial exec" (for no-pic) or
5159 // "local exec" model.
5160 static SDValue LowerToTLSExecModel(GlobalAddressSDNode *GA, SelectionDAG &DAG,
5161                                    const EVT PtrVT, TLSModel::Model model,
5162                                    bool is64Bit) {
5163   DebugLoc dl = GA->getDebugLoc();
5164   // Get the Thread Pointer
5165   SDValue Base = DAG.getNode(X86ISD::SegmentBaseAddress,
5166                              DebugLoc::getUnknownLoc(), PtrVT,
5167                              DAG.getRegister(is64Bit? X86::FS : X86::GS,
5168                                              MVT::i32));
5169
5170   SDValue ThreadPointer = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Base,
5171                                       NULL, 0);
5172
5173   unsigned char OperandFlags = 0;
5174   // Most TLS accesses are not RIP relative, even on x86-64.  One exception is
5175   // initialexec.
5176   unsigned WrapperKind = X86ISD::Wrapper;
5177   if (model == TLSModel::LocalExec) {
5178     OperandFlags = is64Bit ? X86II::MO_TPOFF : X86II::MO_NTPOFF;
5179   } else if (is64Bit) {
5180     assert(model == TLSModel::InitialExec);
5181     OperandFlags = X86II::MO_GOTTPOFF;
5182     WrapperKind = X86ISD::WrapperRIP;
5183   } else {
5184     assert(model == TLSModel::InitialExec);
5185     OperandFlags = X86II::MO_INDNTPOFF;
5186   }
5187
5188   // emit "addl x@ntpoff,%eax" (local exec) or "addl x@indntpoff,%eax" (initial
5189   // exec)
5190   SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(), GA->getValueType(0),
5191                                            GA->getOffset(), OperandFlags);
5192   SDValue Offset = DAG.getNode(WrapperKind, dl, PtrVT, TGA);
5193
5194   if (model == TLSModel::InitialExec)
5195     Offset = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Offset,
5196                          PseudoSourceValue::getGOT(), 0);
5197
5198   // The address of the thread local variable is the add of the thread
5199   // pointer with the offset of the variable.
5200   return DAG.getNode(ISD::ADD, dl, PtrVT, ThreadPointer, Offset);
5201 }
5202
5203 SDValue
5204 X86TargetLowering::LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) {
5205   // TODO: implement the "local dynamic" model
5206   // TODO: implement the "initial exec"model for pic executables
5207   assert(Subtarget->isTargetELF() &&
5208          "TLS not implemented for non-ELF targets");
5209   GlobalAddressSDNode *GA = cast<GlobalAddressSDNode>(Op);
5210   const GlobalValue *GV = GA->getGlobal();
5211
5212   // If GV is an alias then use the aliasee for determining
5213   // thread-localness.
5214   if (const GlobalAlias *GA = dyn_cast<GlobalAlias>(GV))
5215     GV = GA->resolveAliasedGlobal(false);
5216
5217   TLSModel::Model model = getTLSModel(GV,
5218                                       getTargetMachine().getRelocationModel());
5219
5220   switch (model) {
5221   case TLSModel::GeneralDynamic:
5222   case TLSModel::LocalDynamic: // not implemented
5223     if (Subtarget->is64Bit())
5224       return LowerToTLSGeneralDynamicModel64(GA, DAG, getPointerTy());
5225     return LowerToTLSGeneralDynamicModel32(GA, DAG, getPointerTy());
5226
5227   case TLSModel::InitialExec:
5228   case TLSModel::LocalExec:
5229     return LowerToTLSExecModel(GA, DAG, getPointerTy(), model,
5230                                Subtarget->is64Bit());
5231   }
5232
5233   llvm_unreachable("Unreachable");
5234   return SDValue();
5235 }
5236
5237
5238 /// LowerShift - Lower SRA_PARTS and friends, which return two i32 values and
5239 /// take a 2 x i32 value to shift plus a shift amount.
5240 SDValue X86TargetLowering::LowerShift(SDValue Op, SelectionDAG &DAG) {
5241   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
5242   EVT VT = Op.getValueType();
5243   unsigned VTBits = VT.getSizeInBits();
5244   DebugLoc dl = Op.getDebugLoc();
5245   bool isSRA = Op.getOpcode() == ISD::SRA_PARTS;
5246   SDValue ShOpLo = Op.getOperand(0);
5247   SDValue ShOpHi = Op.getOperand(1);
5248   SDValue ShAmt  = Op.getOperand(2);
5249   SDValue Tmp1 = isSRA ? DAG.getNode(ISD::SRA, dl, VT, ShOpHi,
5250                                      DAG.getConstant(VTBits - 1, MVT::i8))
5251                        : DAG.getConstant(0, VT);
5252
5253   SDValue Tmp2, Tmp3;
5254   if (Op.getOpcode() == ISD::SHL_PARTS) {
5255     Tmp2 = DAG.getNode(X86ISD::SHLD, dl, VT, ShOpHi, ShOpLo, ShAmt);
5256     Tmp3 = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, ShAmt);
5257   } else {
5258     Tmp2 = DAG.getNode(X86ISD::SHRD, dl, VT, ShOpLo, ShOpHi, ShAmt);
5259     Tmp3 = DAG.getNode(isSRA ? ISD::SRA : ISD::SRL, dl, VT, ShOpHi, ShAmt);
5260   }
5261
5262   SDValue AndNode = DAG.getNode(ISD::AND, dl, MVT::i8, ShAmt,
5263                                 DAG.getConstant(VTBits, MVT::i8));
5264   SDValue Cond = DAG.getNode(X86ISD::CMP, dl, VT,
5265                              AndNode, DAG.getConstant(0, MVT::i8));
5266
5267   SDValue Hi, Lo;
5268   SDValue CC = DAG.getConstant(X86::COND_NE, MVT::i8);
5269   SDValue Ops0[4] = { Tmp2, Tmp3, CC, Cond };
5270   SDValue Ops1[4] = { Tmp3, Tmp1, CC, Cond };
5271
5272   if (Op.getOpcode() == ISD::SHL_PARTS) {
5273     Hi = DAG.getNode(X86ISD::CMOV, dl, VT, Ops0, 4);
5274     Lo = DAG.getNode(X86ISD::CMOV, dl, VT, Ops1, 4);
5275   } else {
5276     Lo = DAG.getNode(X86ISD::CMOV, dl, VT, Ops0, 4);
5277     Hi = DAG.getNode(X86ISD::CMOV, dl, VT, Ops1, 4);
5278   }
5279
5280   SDValue Ops[2] = { Lo, Hi };
5281   return DAG.getMergeValues(Ops, 2, dl);
5282 }
5283
5284 SDValue X86TargetLowering::LowerSINT_TO_FP(SDValue Op, SelectionDAG &DAG) {
5285   EVT SrcVT = Op.getOperand(0).getValueType();
5286
5287   if (SrcVT.isVector()) {
5288     if (SrcVT == MVT::v2i32 && Op.getValueType() == MVT::v2f64) {
5289       return Op;
5290     }
5291     return SDValue();
5292   }
5293
5294   assert(SrcVT.getSimpleVT() <= MVT::i64 && SrcVT.getSimpleVT() >= MVT::i16 &&
5295          "Unknown SINT_TO_FP to lower!");
5296
5297   // These are really Legal; return the operand so the caller accepts it as
5298   // Legal.
5299   if (SrcVT == MVT::i32 && isScalarFPTypeInSSEReg(Op.getValueType()))
5300     return Op;
5301   if (SrcVT == MVT::i64 && isScalarFPTypeInSSEReg(Op.getValueType()) &&
5302       Subtarget->is64Bit()) {
5303     return Op;
5304   }
5305
5306   DebugLoc dl = Op.getDebugLoc();
5307   unsigned Size = SrcVT.getSizeInBits()/8;
5308   MachineFunction &MF = DAG.getMachineFunction();
5309   int SSFI = MF.getFrameInfo()->CreateStackObject(Size, Size, false);
5310   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
5311   SDValue Chain = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
5312                                StackSlot,
5313                                PseudoSourceValue::getFixedStack(SSFI), 0);
5314   return BuildFILD(Op, SrcVT, Chain, StackSlot, DAG);
5315 }
5316
5317 SDValue X86TargetLowering::BuildFILD(SDValue Op, EVT SrcVT, SDValue Chain,
5318                                      SDValue StackSlot,
5319                                      SelectionDAG &DAG) {
5320   // Build the FILD
5321   DebugLoc dl = Op.getDebugLoc();
5322   SDVTList Tys;
5323   bool useSSE = isScalarFPTypeInSSEReg(Op.getValueType());
5324   if (useSSE)
5325     Tys = DAG.getVTList(MVT::f64, MVT::Other, MVT::Flag);
5326   else
5327     Tys = DAG.getVTList(Op.getValueType(), MVT::Other);
5328   SDValue Ops[] = { Chain, StackSlot, DAG.getValueType(SrcVT) };
5329   SDValue Result = DAG.getNode(useSSE ? X86ISD::FILD_FLAG : X86ISD::FILD, dl,
5330                                Tys, Ops, array_lengthof(Ops));
5331
5332   if (useSSE) {
5333     Chain = Result.getValue(1);
5334     SDValue InFlag = Result.getValue(2);
5335
5336     // FIXME: Currently the FST is flagged to the FILD_FLAG. This
5337     // shouldn't be necessary except that RFP cannot be live across
5338     // multiple blocks. When stackifier is fixed, they can be uncoupled.
5339     MachineFunction &MF = DAG.getMachineFunction();
5340     int SSFI = MF.getFrameInfo()->CreateStackObject(8, 8, false);
5341     SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
5342     Tys = DAG.getVTList(MVT::Other);
5343     SDValue Ops[] = {
5344       Chain, Result, StackSlot, DAG.getValueType(Op.getValueType()), InFlag
5345     };
5346     Chain = DAG.getNode(X86ISD::FST, dl, Tys, Ops, array_lengthof(Ops));
5347     Result = DAG.getLoad(Op.getValueType(), dl, Chain, StackSlot,
5348                          PseudoSourceValue::getFixedStack(SSFI), 0);
5349   }
5350
5351   return Result;
5352 }
5353
5354 // LowerUINT_TO_FP_i64 - 64-bit unsigned integer to double expansion.
5355 SDValue X86TargetLowering::LowerUINT_TO_FP_i64(SDValue Op, SelectionDAG &DAG) {
5356   // This algorithm is not obvious. Here it is in C code, more or less:
5357   /*
5358     double uint64_to_double( uint32_t hi, uint32_t lo ) {
5359       static const __m128i exp = { 0x4330000045300000ULL, 0 };
5360       static const __m128d bias = { 0x1.0p84, 0x1.0p52 };
5361
5362       // Copy ints to xmm registers.
5363       __m128i xh = _mm_cvtsi32_si128( hi );
5364       __m128i xl = _mm_cvtsi32_si128( lo );
5365
5366       // Combine into low half of a single xmm register.
5367       __m128i x = _mm_unpacklo_epi32( xh, xl );
5368       __m128d d;
5369       double sd;
5370
5371       // Merge in appropriate exponents to give the integer bits the right
5372       // magnitude.
5373       x = _mm_unpacklo_epi32( x, exp );
5374
5375       // Subtract away the biases to deal with the IEEE-754 double precision
5376       // implicit 1.
5377       d = _mm_sub_pd( (__m128d) x, bias );
5378
5379       // All conversions up to here are exact. The correctly rounded result is
5380       // calculated using the current rounding mode using the following
5381       // horizontal add.
5382       d = _mm_add_sd( d, _mm_unpackhi_pd( d, d ) );
5383       _mm_store_sd( &sd, d );   // Because we are returning doubles in XMM, this
5384                                 // store doesn't really need to be here (except
5385                                 // maybe to zero the other double)
5386       return sd;
5387     }
5388   */
5389
5390   DebugLoc dl = Op.getDebugLoc();
5391   LLVMContext *Context = DAG.getContext();
5392
5393   // Build some magic constants.
5394   std::vector<Constant*> CV0;
5395   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0x45300000)));
5396   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0x43300000)));
5397   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0)));
5398   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0)));
5399   Constant *C0 = ConstantVector::get(CV0);
5400   SDValue CPIdx0 = DAG.getConstantPool(C0, getPointerTy(), 16);
5401
5402   std::vector<Constant*> CV1;
5403   CV1.push_back(
5404     ConstantFP::get(*Context, APFloat(APInt(64, 0x4530000000000000ULL))));
5405   CV1.push_back(
5406     ConstantFP::get(*Context, APFloat(APInt(64, 0x4330000000000000ULL))));
5407   Constant *C1 = ConstantVector::get(CV1);
5408   SDValue CPIdx1 = DAG.getConstantPool(C1, getPointerTy(), 16);
5409
5410   SDValue XR1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
5411                             DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
5412                                         Op.getOperand(0),
5413                                         DAG.getIntPtrConstant(1)));
5414   SDValue XR2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
5415                             DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
5416                                         Op.getOperand(0),
5417                                         DAG.getIntPtrConstant(0)));
5418   SDValue Unpck1 = getUnpackl(DAG, dl, MVT::v4i32, XR1, XR2);
5419   SDValue CLod0 = DAG.getLoad(MVT::v4i32, dl, DAG.getEntryNode(), CPIdx0,
5420                               PseudoSourceValue::getConstantPool(), 0,
5421                               false, 16);
5422   SDValue Unpck2 = getUnpackl(DAG, dl, MVT::v4i32, Unpck1, CLod0);
5423   SDValue XR2F = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2f64, Unpck2);
5424   SDValue CLod1 = DAG.getLoad(MVT::v2f64, dl, CLod0.getValue(1), CPIdx1,
5425                               PseudoSourceValue::getConstantPool(), 0,
5426                               false, 16);
5427   SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::v2f64, XR2F, CLod1);
5428
5429   // Add the halves; easiest way is to swap them into another reg first.
5430   int ShufMask[2] = { 1, -1 };
5431   SDValue Shuf = DAG.getVectorShuffle(MVT::v2f64, dl, Sub,
5432                                       DAG.getUNDEF(MVT::v2f64), ShufMask);
5433   SDValue Add = DAG.getNode(ISD::FADD, dl, MVT::v2f64, Shuf, Sub);
5434   return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Add,
5435                      DAG.getIntPtrConstant(0));
5436 }
5437
5438 // LowerUINT_TO_FP_i32 - 32-bit unsigned integer to float expansion.
5439 SDValue X86TargetLowering::LowerUINT_TO_FP_i32(SDValue Op, SelectionDAG &DAG) {
5440   DebugLoc dl = Op.getDebugLoc();
5441   // FP constant to bias correct the final result.
5442   SDValue Bias = DAG.getConstantFP(BitsToDouble(0x4330000000000000ULL),
5443                                    MVT::f64);
5444
5445   // Load the 32-bit value into an XMM register.
5446   SDValue Load = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
5447                              DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
5448                                          Op.getOperand(0),
5449                                          DAG.getIntPtrConstant(0)));
5450
5451   Load = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
5452                      DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2f64, Load),
5453                      DAG.getIntPtrConstant(0));
5454
5455   // Or the load with the bias.
5456   SDValue Or = DAG.getNode(ISD::OR, dl, MVT::v2i64,
5457                            DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64,
5458                                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
5459                                                    MVT::v2f64, Load)),
5460                            DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64,
5461                                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
5462                                                    MVT::v2f64, Bias)));
5463   Or = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
5464                    DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2f64, Or),
5465                    DAG.getIntPtrConstant(0));
5466
5467   // Subtract the bias.
5468   SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::f64, Or, Bias);
5469
5470   // Handle final rounding.
5471   EVT DestVT = Op.getValueType();
5472
5473   if (DestVT.bitsLT(MVT::f64)) {
5474     return DAG.getNode(ISD::FP_ROUND, dl, DestVT, Sub,
5475                        DAG.getIntPtrConstant(0));
5476   } else if (DestVT.bitsGT(MVT::f64)) {
5477     return DAG.getNode(ISD::FP_EXTEND, dl, DestVT, Sub);
5478   }
5479
5480   // Handle final rounding.
5481   return Sub;
5482 }
5483
5484 SDValue X86TargetLowering::LowerUINT_TO_FP(SDValue Op, SelectionDAG &DAG) {
5485   SDValue N0 = Op.getOperand(0);
5486   DebugLoc dl = Op.getDebugLoc();
5487
5488   // Now not UINT_TO_FP is legal (it's marked custom), dag combiner won't
5489   // optimize it to a SINT_TO_FP when the sign bit is known zero. Perform
5490   // the optimization here.
5491   if (DAG.SignBitIsZero(N0))
5492     return DAG.getNode(ISD::SINT_TO_FP, dl, Op.getValueType(), N0);
5493
5494   EVT SrcVT = N0.getValueType();
5495   if (SrcVT == MVT::i64) {
5496     // We only handle SSE2 f64 target here; caller can expand the rest.
5497     if (Op.getValueType() != MVT::f64 || !X86ScalarSSEf64)
5498       return SDValue();
5499
5500     return LowerUINT_TO_FP_i64(Op, DAG);
5501   } else if (SrcVT == MVT::i32 && X86ScalarSSEf64) {
5502     return LowerUINT_TO_FP_i32(Op, DAG);
5503   }
5504
5505   assert(SrcVT == MVT::i32 && "Unknown UINT_TO_FP to lower!");
5506
5507   // Make a 64-bit buffer, and use it to build an FILD.
5508   SDValue StackSlot = DAG.CreateStackTemporary(MVT::i64);
5509   SDValue WordOff = DAG.getConstant(4, getPointerTy());
5510   SDValue OffsetSlot = DAG.getNode(ISD::ADD, dl,
5511                                    getPointerTy(), StackSlot, WordOff);
5512   SDValue Store1 = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
5513                                 StackSlot, NULL, 0);
5514   SDValue Store2 = DAG.getStore(Store1, dl, DAG.getConstant(0, MVT::i32),
5515                                 OffsetSlot, NULL, 0);
5516   return BuildFILD(Op, MVT::i64, Store2, StackSlot, DAG);
5517 }
5518
5519 std::pair<SDValue,SDValue> X86TargetLowering::
5520 FP_TO_INTHelper(SDValue Op, SelectionDAG &DAG, bool IsSigned) {
5521   DebugLoc dl = Op.getDebugLoc();
5522
5523   EVT DstTy = Op.getValueType();
5524
5525   if (!IsSigned) {
5526     assert(DstTy == MVT::i32 && "Unexpected FP_TO_UINT");
5527     DstTy = MVT::i64;
5528   }
5529
5530   assert(DstTy.getSimpleVT() <= MVT::i64 &&
5531          DstTy.getSimpleVT() >= MVT::i16 &&
5532          "Unknown FP_TO_SINT to lower!");
5533
5534   // These are really Legal.
5535   if (DstTy == MVT::i32 &&
5536       isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType()))
5537     return std::make_pair(SDValue(), SDValue());
5538   if (Subtarget->is64Bit() &&
5539       DstTy == MVT::i64 &&
5540       isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType()))
5541     return std::make_pair(SDValue(), SDValue());
5542
5543   // We lower FP->sint64 into FISTP64, followed by a load, all to a temporary
5544   // stack slot.
5545   MachineFunction &MF = DAG.getMachineFunction();
5546   unsigned MemSize = DstTy.getSizeInBits()/8;
5547   int SSFI = MF.getFrameInfo()->CreateStackObject(MemSize, MemSize, false);
5548   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
5549
5550   unsigned Opc;
5551   switch (DstTy.getSimpleVT().SimpleTy) {
5552   default: llvm_unreachable("Invalid FP_TO_SINT to lower!");
5553   case MVT::i16: Opc = X86ISD::FP_TO_INT16_IN_MEM; break;
5554   case MVT::i32: Opc = X86ISD::FP_TO_INT32_IN_MEM; break;
5555   case MVT::i64: Opc = X86ISD::FP_TO_INT64_IN_MEM; break;
5556   }
5557
5558   SDValue Chain = DAG.getEntryNode();
5559   SDValue Value = Op.getOperand(0);
5560   if (isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType())) {
5561     assert(DstTy == MVT::i64 && "Invalid FP_TO_SINT to lower!");
5562     Chain = DAG.getStore(Chain, dl, Value, StackSlot,
5563                          PseudoSourceValue::getFixedStack(SSFI), 0);
5564     SDVTList Tys = DAG.getVTList(Op.getOperand(0).getValueType(), MVT::Other);
5565     SDValue Ops[] = {
5566       Chain, StackSlot, DAG.getValueType(Op.getOperand(0).getValueType())
5567     };
5568     Value = DAG.getNode(X86ISD::FLD, dl, Tys, Ops, 3);
5569     Chain = Value.getValue(1);
5570     SSFI = MF.getFrameInfo()->CreateStackObject(MemSize, MemSize, false);
5571     StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
5572   }
5573
5574   // Build the FP_TO_INT*_IN_MEM
5575   SDValue Ops[] = { Chain, Value, StackSlot };
5576   SDValue FIST = DAG.getNode(Opc, dl, MVT::Other, Ops, 3);
5577
5578   return std::make_pair(FIST, StackSlot);
5579 }
5580
5581 SDValue X86TargetLowering::LowerFP_TO_SINT(SDValue Op, SelectionDAG &DAG) {
5582   if (Op.getValueType().isVector()) {
5583     if (Op.getValueType() == MVT::v2i32 &&
5584         Op.getOperand(0).getValueType() == MVT::v2f64) {
5585       return Op;
5586     }
5587     return SDValue();
5588   }
5589
5590   std::pair<SDValue,SDValue> Vals = FP_TO_INTHelper(Op, DAG, true);
5591   SDValue FIST = Vals.first, StackSlot = Vals.second;
5592   // If FP_TO_INTHelper failed, the node is actually supposed to be Legal.
5593   if (FIST.getNode() == 0) return Op;
5594
5595   // Load the result.
5596   return DAG.getLoad(Op.getValueType(), Op.getDebugLoc(),
5597                      FIST, StackSlot, NULL, 0);
5598 }
5599
5600 SDValue X86TargetLowering::LowerFP_TO_UINT(SDValue Op, SelectionDAG &DAG) {
5601   std::pair<SDValue,SDValue> Vals = FP_TO_INTHelper(Op, DAG, false);
5602   SDValue FIST = Vals.first, StackSlot = Vals.second;
5603   assert(FIST.getNode() && "Unexpected failure");
5604
5605   // Load the result.
5606   return DAG.getLoad(Op.getValueType(), Op.getDebugLoc(),
5607                      FIST, StackSlot, NULL, 0);
5608 }
5609
5610 SDValue X86TargetLowering::LowerFABS(SDValue Op, SelectionDAG &DAG) {
5611   LLVMContext *Context = DAG.getContext();
5612   DebugLoc dl = Op.getDebugLoc();
5613   EVT VT = Op.getValueType();
5614   EVT EltVT = VT;
5615   if (VT.isVector())
5616     EltVT = VT.getVectorElementType();
5617   std::vector<Constant*> CV;
5618   if (EltVT == MVT::f64) {
5619     Constant *C = ConstantFP::get(*Context, APFloat(APInt(64, ~(1ULL << 63))));
5620     CV.push_back(C);
5621     CV.push_back(C);
5622   } else {
5623     Constant *C = ConstantFP::get(*Context, APFloat(APInt(32, ~(1U << 31))));
5624     CV.push_back(C);
5625     CV.push_back(C);
5626     CV.push_back(C);
5627     CV.push_back(C);
5628   }
5629   Constant *C = ConstantVector::get(CV);
5630   SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
5631   SDValue Mask = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
5632                                PseudoSourceValue::getConstantPool(), 0,
5633                                false, 16);
5634   return DAG.getNode(X86ISD::FAND, dl, VT, Op.getOperand(0), Mask);
5635 }
5636
5637 SDValue X86TargetLowering::LowerFNEG(SDValue Op, SelectionDAG &DAG) {
5638   LLVMContext *Context = DAG.getContext();
5639   DebugLoc dl = Op.getDebugLoc();
5640   EVT VT = Op.getValueType();
5641   EVT EltVT = VT;
5642   if (VT.isVector())
5643     EltVT = VT.getVectorElementType();
5644   std::vector<Constant*> CV;
5645   if (EltVT == MVT::f64) {
5646     Constant *C = ConstantFP::get(*Context, APFloat(APInt(64, 1ULL << 63)));
5647     CV.push_back(C);
5648     CV.push_back(C);
5649   } else {
5650     Constant *C = ConstantFP::get(*Context, APFloat(APInt(32, 1U << 31)));
5651     CV.push_back(C);
5652     CV.push_back(C);
5653     CV.push_back(C);
5654     CV.push_back(C);
5655   }
5656   Constant *C = ConstantVector::get(CV);
5657   SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
5658   SDValue Mask = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
5659                                PseudoSourceValue::getConstantPool(), 0,
5660                                false, 16);
5661   if (VT.isVector()) {
5662     return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
5663                        DAG.getNode(ISD::XOR, dl, MVT::v2i64,
5664                     DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64,
5665                                 Op.getOperand(0)),
5666                     DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64, Mask)));
5667   } else {
5668     return DAG.getNode(X86ISD::FXOR, dl, VT, Op.getOperand(0), Mask);
5669   }
5670 }
5671
5672 SDValue X86TargetLowering::LowerFCOPYSIGN(SDValue Op, SelectionDAG &DAG) {
5673   LLVMContext *Context = DAG.getContext();
5674   SDValue Op0 = Op.getOperand(0);
5675   SDValue Op1 = Op.getOperand(1);
5676   DebugLoc dl = Op.getDebugLoc();
5677   EVT VT = Op.getValueType();
5678   EVT SrcVT = Op1.getValueType();
5679
5680   // If second operand is smaller, extend it first.
5681   if (SrcVT.bitsLT(VT)) {
5682     Op1 = DAG.getNode(ISD::FP_EXTEND, dl, VT, Op1);
5683     SrcVT = VT;
5684   }
5685   // And if it is bigger, shrink it first.
5686   if (SrcVT.bitsGT(VT)) {
5687     Op1 = DAG.getNode(ISD::FP_ROUND, dl, VT, Op1, DAG.getIntPtrConstant(1));
5688     SrcVT = VT;
5689   }
5690
5691   // At this point the operands and the result should have the same
5692   // type, and that won't be f80 since that is not custom lowered.
5693
5694   // First get the sign bit of second operand.
5695   std::vector<Constant*> CV;
5696   if (SrcVT == MVT::f64) {
5697     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, 1ULL << 63))));
5698     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, 0))));
5699   } else {
5700     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 1U << 31))));
5701     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
5702     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
5703     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
5704   }
5705   Constant *C = ConstantVector::get(CV);
5706   SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
5707   SDValue Mask1 = DAG.getLoad(SrcVT, dl, DAG.getEntryNode(), CPIdx,
5708                                 PseudoSourceValue::getConstantPool(), 0,
5709                                 false, 16);
5710   SDValue SignBit = DAG.getNode(X86ISD::FAND, dl, SrcVT, Op1, Mask1);
5711
5712   // Shift sign bit right or left if the two operands have different types.
5713   if (SrcVT.bitsGT(VT)) {
5714     // Op0 is MVT::f32, Op1 is MVT::f64.
5715     SignBit = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2f64, SignBit);
5716     SignBit = DAG.getNode(X86ISD::FSRL, dl, MVT::v2f64, SignBit,
5717                           DAG.getConstant(32, MVT::i32));
5718     SignBit = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v4f32, SignBit);
5719     SignBit = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f32, SignBit,
5720                           DAG.getIntPtrConstant(0));
5721   }
5722
5723   // Clear first operand sign bit.
5724   CV.clear();
5725   if (VT == MVT::f64) {
5726     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, ~(1ULL << 63)))));
5727     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, 0))));
5728   } else {
5729     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, ~(1U << 31)))));
5730     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
5731     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
5732     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
5733   }
5734   C = ConstantVector::get(CV);
5735   CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
5736   SDValue Mask2 = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
5737                                 PseudoSourceValue::getConstantPool(), 0,
5738                                 false, 16);
5739   SDValue Val = DAG.getNode(X86ISD::FAND, dl, VT, Op0, Mask2);
5740
5741   // Or the value with the sign bit.
5742   return DAG.getNode(X86ISD::FOR, dl, VT, Val, SignBit);
5743 }
5744
5745 /// Emit nodes that will be selected as "test Op0,Op0", or something
5746 /// equivalent.
5747 SDValue X86TargetLowering::EmitTest(SDValue Op, unsigned X86CC,
5748                                     SelectionDAG &DAG) {
5749   DebugLoc dl = Op.getDebugLoc();
5750
5751   // CF and OF aren't always set the way we want. Determine which
5752   // of these we need.
5753   bool NeedCF = false;
5754   bool NeedOF = false;
5755   switch (X86CC) {
5756   case X86::COND_A: case X86::COND_AE:
5757   case X86::COND_B: case X86::COND_BE:
5758     NeedCF = true;
5759     break;
5760   case X86::COND_G: case X86::COND_GE:
5761   case X86::COND_L: case X86::COND_LE:
5762   case X86::COND_O: case X86::COND_NO:
5763     NeedOF = true;
5764     break;
5765   default: break;
5766   }
5767
5768   // See if we can use the EFLAGS value from the operand instead of
5769   // doing a separate TEST. TEST always sets OF and CF to 0, so unless
5770   // we prove that the arithmetic won't overflow, we can't use OF or CF.
5771   if (Op.getResNo() == 0 && !NeedOF && !NeedCF) {
5772     unsigned Opcode = 0;
5773     unsigned NumOperands = 0;
5774     switch (Op.getNode()->getOpcode()) {
5775     case ISD::ADD:
5776       // Due to an isel shortcoming, be conservative if this add is likely to
5777       // be selected as part of a load-modify-store instruction. When the root
5778       // node in a match is a store, isel doesn't know how to remap non-chain
5779       // non-flag uses of other nodes in the match, such as the ADD in this
5780       // case. This leads to the ADD being left around and reselected, with
5781       // the result being two adds in the output.
5782       for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
5783            UE = Op.getNode()->use_end(); UI != UE; ++UI)
5784         if (UI->getOpcode() == ISD::STORE)
5785           goto default_case;
5786       if (ConstantSDNode *C =
5787             dyn_cast<ConstantSDNode>(Op.getNode()->getOperand(1))) {
5788         // An add of one will be selected as an INC.
5789         if (C->getAPIntValue() == 1) {
5790           Opcode = X86ISD::INC;
5791           NumOperands = 1;
5792           break;
5793         }
5794         // An add of negative one (subtract of one) will be selected as a DEC.
5795         if (C->getAPIntValue().isAllOnesValue()) {
5796           Opcode = X86ISD::DEC;
5797           NumOperands = 1;
5798           break;
5799         }
5800       }
5801       // Otherwise use a regular EFLAGS-setting add.
5802       Opcode = X86ISD::ADD;
5803       NumOperands = 2;
5804       break;
5805     case ISD::AND: {
5806       // If the primary and result isn't used, don't bother using X86ISD::AND,
5807       // because a TEST instruction will be better.
5808       bool NonFlagUse = false;
5809       for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
5810              UE = Op.getNode()->use_end(); UI != UE; ++UI) {
5811         SDNode *User = *UI;
5812         unsigned UOpNo = UI.getOperandNo();
5813         if (User->getOpcode() == ISD::TRUNCATE && User->hasOneUse()) {
5814           // Look pass truncate.
5815           UOpNo = User->use_begin().getOperandNo();
5816           User = *User->use_begin();
5817         }
5818         if (User->getOpcode() != ISD::BRCOND &&
5819             User->getOpcode() != ISD::SETCC &&
5820             (User->getOpcode() != ISD::SELECT || UOpNo != 0)) {
5821           NonFlagUse = true;
5822           break;
5823         }
5824       }
5825       if (!NonFlagUse)
5826         break;
5827     }
5828     // FALL THROUGH
5829     case ISD::SUB:
5830     case ISD::OR:
5831     case ISD::XOR:
5832       // Due to the ISEL shortcoming noted above, be conservative if this op is
5833       // likely to be selected as part of a load-modify-store instruction.
5834       for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
5835            UE = Op.getNode()->use_end(); UI != UE; ++UI)
5836         if (UI->getOpcode() == ISD::STORE)
5837           goto default_case;
5838       // Otherwise use a regular EFLAGS-setting instruction.
5839       switch (Op.getNode()->getOpcode()) {
5840       case ISD::SUB: Opcode = X86ISD::SUB; break;
5841       case ISD::OR:  Opcode = X86ISD::OR;  break;
5842       case ISD::XOR: Opcode = X86ISD::XOR; break;
5843       case ISD::AND: Opcode = X86ISD::AND; break;
5844       default: llvm_unreachable("unexpected operator!");
5845       }
5846       NumOperands = 2;
5847       break;
5848     case X86ISD::ADD:
5849     case X86ISD::SUB:
5850     case X86ISD::INC:
5851     case X86ISD::DEC:
5852     case X86ISD::OR:
5853     case X86ISD::XOR:
5854     case X86ISD::AND:
5855       return SDValue(Op.getNode(), 1);
5856     default:
5857     default_case:
5858       break;
5859     }
5860     if (Opcode != 0) {
5861       SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::i32);
5862       SmallVector<SDValue, 4> Ops;
5863       for (unsigned i = 0; i != NumOperands; ++i)
5864         Ops.push_back(Op.getOperand(i));
5865       SDValue New = DAG.getNode(Opcode, dl, VTs, &Ops[0], NumOperands);
5866       DAG.ReplaceAllUsesWith(Op, New);
5867       return SDValue(New.getNode(), 1);
5868     }
5869   }
5870
5871   // Otherwise just emit a CMP with 0, which is the TEST pattern.
5872   return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op,
5873                      DAG.getConstant(0, Op.getValueType()));
5874 }
5875
5876 /// Emit nodes that will be selected as "cmp Op0,Op1", or something
5877 /// equivalent.
5878 SDValue X86TargetLowering::EmitCmp(SDValue Op0, SDValue Op1, unsigned X86CC,
5879                                    SelectionDAG &DAG) {
5880   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op1))
5881     if (C->getAPIntValue() == 0)
5882       return EmitTest(Op0, X86CC, DAG);
5883
5884   DebugLoc dl = Op0.getDebugLoc();
5885   return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op0, Op1);
5886 }
5887
5888 /// LowerToBT - Result of 'and' is compared against zero. Turn it into a BT node
5889 /// if it's possible.
5890 static SDValue LowerToBT(SDValue Op0, ISD::CondCode CC,
5891                          DebugLoc dl, SelectionDAG &DAG) {
5892   SDValue LHS, RHS;
5893   if (Op0.getOperand(1).getOpcode() == ISD::SHL) {
5894     if (ConstantSDNode *Op010C =
5895         dyn_cast<ConstantSDNode>(Op0.getOperand(1).getOperand(0)))
5896       if (Op010C->getZExtValue() == 1) {
5897         LHS = Op0.getOperand(0);
5898         RHS = Op0.getOperand(1).getOperand(1);
5899       }
5900   } else if (Op0.getOperand(0).getOpcode() == ISD::SHL) {
5901     if (ConstantSDNode *Op000C =
5902         dyn_cast<ConstantSDNode>(Op0.getOperand(0).getOperand(0)))
5903       if (Op000C->getZExtValue() == 1) {
5904         LHS = Op0.getOperand(1);
5905         RHS = Op0.getOperand(0).getOperand(1);
5906       }
5907   } else if (Op0.getOperand(1).getOpcode() == ISD::Constant) {
5908     ConstantSDNode *AndRHS = cast<ConstantSDNode>(Op0.getOperand(1));
5909     SDValue AndLHS = Op0.getOperand(0);
5910     if (AndRHS->getZExtValue() == 1 && AndLHS.getOpcode() == ISD::SRL) {
5911       LHS = AndLHS.getOperand(0);
5912       RHS = AndLHS.getOperand(1);
5913     }
5914   }
5915
5916   if (LHS.getNode()) {
5917     // If LHS is i8, promote it to i16 with any_extend.  There is no i8 BT
5918     // instruction.  Since the shift amount is in-range-or-undefined, we know
5919     // that doing a bittest on the i16 value is ok.  We extend to i32 because
5920     // the encoding for the i16 version is larger than the i32 version.
5921     if (LHS.getValueType() == MVT::i8)
5922       LHS = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, LHS);
5923
5924     // If the operand types disagree, extend the shift amount to match.  Since
5925     // BT ignores high bits (like shifts) we can use anyextend.
5926     if (LHS.getValueType() != RHS.getValueType())
5927       RHS = DAG.getNode(ISD::ANY_EXTEND, dl, LHS.getValueType(), RHS);
5928
5929     SDValue BT = DAG.getNode(X86ISD::BT, dl, MVT::i32, LHS, RHS);
5930     unsigned Cond = CC == ISD::SETEQ ? X86::COND_AE : X86::COND_B;
5931     return DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
5932                        DAG.getConstant(Cond, MVT::i8), BT);
5933   }
5934
5935   return SDValue();
5936 }
5937
5938 SDValue X86TargetLowering::LowerSETCC(SDValue Op, SelectionDAG &DAG) {
5939   assert(Op.getValueType() == MVT::i8 && "SetCC type must be 8-bit integer");
5940   SDValue Op0 = Op.getOperand(0);
5941   SDValue Op1 = Op.getOperand(1);
5942   DebugLoc dl = Op.getDebugLoc();
5943   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
5944
5945   // Optimize to BT if possible.
5946   // Lower (X & (1 << N)) == 0 to BT(X, N).
5947   // Lower ((X >>u N) & 1) != 0 to BT(X, N).
5948   // Lower ((X >>s N) & 1) != 0 to BT(X, N).
5949   if (Op0.getOpcode() == ISD::AND &&
5950       Op0.hasOneUse() &&
5951       Op1.getOpcode() == ISD::Constant &&
5952       cast<ConstantSDNode>(Op1)->getZExtValue() == 0 &&
5953       (CC == ISD::SETEQ || CC == ISD::SETNE)) {
5954     SDValue NewSetCC = LowerToBT(Op0, CC, dl, DAG);
5955     if (NewSetCC.getNode())
5956       return NewSetCC;
5957   }
5958
5959   bool isFP = Op.getOperand(1).getValueType().isFloatingPoint();
5960   unsigned X86CC = TranslateX86CC(CC, isFP, Op0, Op1, DAG);
5961   if (X86CC == X86::COND_INVALID)
5962     return SDValue();
5963
5964   SDValue Cond = EmitCmp(Op0, Op1, X86CC, DAG);
5965
5966   // Use sbb x, x to materialize carry bit into a GPR.
5967   if (X86CC == X86::COND_B)
5968     return DAG.getNode(ISD::AND, dl, MVT::i8,
5969                        DAG.getNode(X86ISD::SETCC_CARRY, dl, MVT::i8,
5970                                    DAG.getConstant(X86CC, MVT::i8), Cond),
5971                        DAG.getConstant(1, MVT::i8));
5972
5973   return DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
5974                      DAG.getConstant(X86CC, MVT::i8), Cond);
5975 }
5976
5977 SDValue X86TargetLowering::LowerVSETCC(SDValue Op, SelectionDAG &DAG) {
5978   SDValue Cond;
5979   SDValue Op0 = Op.getOperand(0);
5980   SDValue Op1 = Op.getOperand(1);
5981   SDValue CC = Op.getOperand(2);
5982   EVT VT = Op.getValueType();
5983   ISD::CondCode SetCCOpcode = cast<CondCodeSDNode>(CC)->get();
5984   bool isFP = Op.getOperand(1).getValueType().isFloatingPoint();
5985   DebugLoc dl = Op.getDebugLoc();
5986
5987   if (isFP) {
5988     unsigned SSECC = 8;
5989     EVT VT0 = Op0.getValueType();
5990     assert(VT0 == MVT::v4f32 || VT0 == MVT::v2f64);
5991     unsigned Opc = VT0 == MVT::v4f32 ? X86ISD::CMPPS : X86ISD::CMPPD;
5992     bool Swap = false;
5993
5994     switch (SetCCOpcode) {
5995     default: break;
5996     case ISD::SETOEQ:
5997     case ISD::SETEQ:  SSECC = 0; break;
5998     case ISD::SETOGT:
5999     case ISD::SETGT: Swap = true; // Fallthrough
6000     case ISD::SETLT:
6001     case ISD::SETOLT: SSECC = 1; break;
6002     case ISD::SETOGE:
6003     case ISD::SETGE: Swap = true; // Fallthrough
6004     case ISD::SETLE:
6005     case ISD::SETOLE: SSECC = 2; break;
6006     case ISD::SETUO:  SSECC = 3; break;
6007     case ISD::SETUNE:
6008     case ISD::SETNE:  SSECC = 4; break;
6009     case ISD::SETULE: Swap = true;
6010     case ISD::SETUGE: SSECC = 5; break;
6011     case ISD::SETULT: Swap = true;
6012     case ISD::SETUGT: SSECC = 6; break;
6013     case ISD::SETO:   SSECC = 7; break;
6014     }
6015     if (Swap)
6016       std::swap(Op0, Op1);
6017
6018     // In the two special cases we can't handle, emit two comparisons.
6019     if (SSECC == 8) {
6020       if (SetCCOpcode == ISD::SETUEQ) {
6021         SDValue UNORD, EQ;
6022         UNORD = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(3, MVT::i8));
6023         EQ = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(0, MVT::i8));
6024         return DAG.getNode(ISD::OR, dl, VT, UNORD, EQ);
6025       }
6026       else if (SetCCOpcode == ISD::SETONE) {
6027         SDValue ORD, NEQ;
6028         ORD = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(7, MVT::i8));
6029         NEQ = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(4, MVT::i8));
6030         return DAG.getNode(ISD::AND, dl, VT, ORD, NEQ);
6031       }
6032       llvm_unreachable("Illegal FP comparison");
6033     }
6034     // Handle all other FP comparisons here.
6035     return DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(SSECC, MVT::i8));
6036   }
6037
6038   // We are handling one of the integer comparisons here.  Since SSE only has
6039   // GT and EQ comparisons for integer, swapping operands and multiple
6040   // operations may be required for some comparisons.
6041   unsigned Opc = 0, EQOpc = 0, GTOpc = 0;
6042   bool Swap = false, Invert = false, FlipSigns = false;
6043
6044   switch (VT.getSimpleVT().SimpleTy) {
6045   default: break;
6046   case MVT::v8i8:
6047   case MVT::v16i8: EQOpc = X86ISD::PCMPEQB; GTOpc = X86ISD::PCMPGTB; break;
6048   case MVT::v4i16:
6049   case MVT::v8i16: EQOpc = X86ISD::PCMPEQW; GTOpc = X86ISD::PCMPGTW; break;
6050   case MVT::v2i32:
6051   case MVT::v4i32: EQOpc = X86ISD::PCMPEQD; GTOpc = X86ISD::PCMPGTD; break;
6052   case MVT::v2i64: EQOpc = X86ISD::PCMPEQQ; GTOpc = X86ISD::PCMPGTQ; break;
6053   }
6054
6055   switch (SetCCOpcode) {
6056   default: break;
6057   case ISD::SETNE:  Invert = true;
6058   case ISD::SETEQ:  Opc = EQOpc; break;
6059   case ISD::SETLT:  Swap = true;
6060   case ISD::SETGT:  Opc = GTOpc; break;
6061   case ISD::SETGE:  Swap = true;
6062   case ISD::SETLE:  Opc = GTOpc; Invert = true; break;
6063   case ISD::SETULT: Swap = true;
6064   case ISD::SETUGT: Opc = GTOpc; FlipSigns = true; break;
6065   case ISD::SETUGE: Swap = true;
6066   case ISD::SETULE: Opc = GTOpc; FlipSigns = true; Invert = true; break;
6067   }
6068   if (Swap)
6069     std::swap(Op0, Op1);
6070
6071   // Since SSE has no unsigned integer comparisons, we need to flip  the sign
6072   // bits of the inputs before performing those operations.
6073   if (FlipSigns) {
6074     EVT EltVT = VT.getVectorElementType();
6075     SDValue SignBit = DAG.getConstant(APInt::getSignBit(EltVT.getSizeInBits()),
6076                                       EltVT);
6077     std::vector<SDValue> SignBits(VT.getVectorNumElements(), SignBit);
6078     SDValue SignVec = DAG.getNode(ISD::BUILD_VECTOR, dl, VT, &SignBits[0],
6079                                     SignBits.size());
6080     Op0 = DAG.getNode(ISD::XOR, dl, VT, Op0, SignVec);
6081     Op1 = DAG.getNode(ISD::XOR, dl, VT, Op1, SignVec);
6082   }
6083
6084   SDValue Result = DAG.getNode(Opc, dl, VT, Op0, Op1);
6085
6086   // If the logical-not of the result is required, perform that now.
6087   if (Invert)
6088     Result = DAG.getNOT(dl, Result, VT);
6089
6090   return Result;
6091 }
6092
6093 // isX86LogicalCmp - Return true if opcode is a X86 logical comparison.
6094 static bool isX86LogicalCmp(SDValue Op) {
6095   unsigned Opc = Op.getNode()->getOpcode();
6096   if (Opc == X86ISD::CMP || Opc == X86ISD::COMI || Opc == X86ISD::UCOMI)
6097     return true;
6098   if (Op.getResNo() == 1 &&
6099       (Opc == X86ISD::ADD ||
6100        Opc == X86ISD::SUB ||
6101        Opc == X86ISD::SMUL ||
6102        Opc == X86ISD::UMUL ||
6103        Opc == X86ISD::INC ||
6104        Opc == X86ISD::DEC ||
6105        Opc == X86ISD::OR ||
6106        Opc == X86ISD::XOR ||
6107        Opc == X86ISD::AND))
6108     return true;
6109
6110   return false;
6111 }
6112
6113 SDValue X86TargetLowering::LowerSELECT(SDValue Op, SelectionDAG &DAG) {
6114   bool addTest = true;
6115   SDValue Cond  = Op.getOperand(0);
6116   DebugLoc dl = Op.getDebugLoc();
6117   SDValue CC;
6118
6119   if (Cond.getOpcode() == ISD::SETCC) {
6120     SDValue NewCond = LowerSETCC(Cond, DAG);
6121     if (NewCond.getNode())
6122       Cond = NewCond;
6123   }
6124
6125   // (select (x == 0), -1, 0) -> (sign_bit (x - 1))
6126   SDValue Op1 = Op.getOperand(1);
6127   SDValue Op2 = Op.getOperand(2);
6128   if (Cond.getOpcode() == X86ISD::SETCC &&
6129       cast<ConstantSDNode>(Cond.getOperand(0))->getZExtValue() == X86::COND_E) {
6130     SDValue Cmp = Cond.getOperand(1);
6131     if (Cmp.getOpcode() == X86ISD::CMP) {
6132       ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(Op1);
6133       ConstantSDNode *N2C = dyn_cast<ConstantSDNode>(Op2);
6134       ConstantSDNode *RHSC =
6135         dyn_cast<ConstantSDNode>(Cmp.getOperand(1).getNode());
6136       if (N1C && N1C->isAllOnesValue() &&
6137           N2C && N2C->isNullValue() &&
6138           RHSC && RHSC->isNullValue()) {
6139         SDValue CmpOp0 = Cmp.getOperand(0);
6140         Cmp = DAG.getNode(X86ISD::CMP, dl, CmpOp0.getValueType(),
6141                           CmpOp0, DAG.getConstant(1, CmpOp0.getValueType()));
6142         return DAG.getNode(X86ISD::SETCC_CARRY, dl, Op.getValueType(),
6143                            DAG.getConstant(X86::COND_B, MVT::i8), Cmp);
6144       }
6145     }
6146   }
6147
6148   // Look pass (and (setcc_carry (cmp ...)), 1).
6149   if (Cond.getOpcode() == ISD::AND &&
6150       Cond.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY) {
6151     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Cond.getOperand(1));
6152     if (C && C->getAPIntValue() == 1) 
6153       Cond = Cond.getOperand(0);
6154   }
6155
6156   // If condition flag is set by a X86ISD::CMP, then use it as the condition
6157   // setting operand in place of the X86ISD::SETCC.
6158   if (Cond.getOpcode() == X86ISD::SETCC ||
6159       Cond.getOpcode() == X86ISD::SETCC_CARRY) {
6160     CC = Cond.getOperand(0);
6161
6162     SDValue Cmp = Cond.getOperand(1);
6163     unsigned Opc = Cmp.getOpcode();
6164     EVT VT = Op.getValueType();
6165
6166     bool IllegalFPCMov = false;
6167     if (VT.isFloatingPoint() && !VT.isVector() &&
6168         !isScalarFPTypeInSSEReg(VT))  // FPStack?
6169       IllegalFPCMov = !hasFPCMov(cast<ConstantSDNode>(CC)->getSExtValue());
6170
6171     if ((isX86LogicalCmp(Cmp) && !IllegalFPCMov) ||
6172         Opc == X86ISD::BT) { // FIXME
6173       Cond = Cmp;
6174       addTest = false;
6175     }
6176   }
6177
6178   if (addTest) {
6179     // Look pass the truncate.
6180     if (Cond.getOpcode() == ISD::TRUNCATE)
6181       Cond = Cond.getOperand(0);
6182
6183     // We know the result of AND is compared against zero. Try to match
6184     // it to BT.
6185     if (Cond.getOpcode() == ISD::AND && Cond.hasOneUse()) { 
6186       SDValue NewSetCC = LowerToBT(Cond, ISD::SETNE, dl, DAG);
6187       if (NewSetCC.getNode()) {
6188         CC = NewSetCC.getOperand(0);
6189         Cond = NewSetCC.getOperand(1);
6190         addTest = false;
6191       }
6192     }
6193   }
6194
6195   if (addTest) {
6196     CC = DAG.getConstant(X86::COND_NE, MVT::i8);
6197     Cond = EmitTest(Cond, X86::COND_NE, DAG);
6198   }
6199
6200   // X86ISD::CMOV means set the result (which is operand 1) to the RHS if
6201   // condition is true.
6202   SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::Flag);
6203   SDValue Ops[] = { Op2, Op1, CC, Cond };
6204   return DAG.getNode(X86ISD::CMOV, dl, VTs, Ops, array_lengthof(Ops));
6205 }
6206
6207 // isAndOrOfSingleUseSetCCs - Return true if node is an ISD::AND or
6208 // ISD::OR of two X86ISD::SETCC nodes each of which has no other use apart
6209 // from the AND / OR.
6210 static bool isAndOrOfSetCCs(SDValue Op, unsigned &Opc) {
6211   Opc = Op.getOpcode();
6212   if (Opc != ISD::OR && Opc != ISD::AND)
6213     return false;
6214   return (Op.getOperand(0).getOpcode() == X86ISD::SETCC &&
6215           Op.getOperand(0).hasOneUse() &&
6216           Op.getOperand(1).getOpcode() == X86ISD::SETCC &&
6217           Op.getOperand(1).hasOneUse());
6218 }
6219
6220 // isXor1OfSetCC - Return true if node is an ISD::XOR of a X86ISD::SETCC and
6221 // 1 and that the SETCC node has a single use.
6222 static bool isXor1OfSetCC(SDValue Op) {
6223   if (Op.getOpcode() != ISD::XOR)
6224     return false;
6225   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(Op.getOperand(1));
6226   if (N1C && N1C->getAPIntValue() == 1) {
6227     return Op.getOperand(0).getOpcode() == X86ISD::SETCC &&
6228       Op.getOperand(0).hasOneUse();
6229   }
6230   return false;
6231 }
6232
6233 SDValue X86TargetLowering::LowerBRCOND(SDValue Op, SelectionDAG &DAG) {
6234   bool addTest = true;
6235   SDValue Chain = Op.getOperand(0);
6236   SDValue Cond  = Op.getOperand(1);
6237   SDValue Dest  = Op.getOperand(2);
6238   DebugLoc dl = Op.getDebugLoc();
6239   SDValue CC;
6240
6241   if (Cond.getOpcode() == ISD::SETCC) {
6242     SDValue NewCond = LowerSETCC(Cond, DAG);
6243     if (NewCond.getNode())
6244       Cond = NewCond;
6245   }
6246 #if 0
6247   // FIXME: LowerXALUO doesn't handle these!!
6248   else if (Cond.getOpcode() == X86ISD::ADD  ||
6249            Cond.getOpcode() == X86ISD::SUB  ||
6250            Cond.getOpcode() == X86ISD::SMUL ||
6251            Cond.getOpcode() == X86ISD::UMUL)
6252     Cond = LowerXALUO(Cond, DAG);
6253 #endif
6254
6255   // Look pass (and (setcc_carry (cmp ...)), 1).
6256   if (Cond.getOpcode() == ISD::AND &&
6257       Cond.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY) {
6258     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Cond.getOperand(1));
6259     if (C && C->getAPIntValue() == 1) 
6260       Cond = Cond.getOperand(0);
6261   }
6262
6263   // If condition flag is set by a X86ISD::CMP, then use it as the condition
6264   // setting operand in place of the X86ISD::SETCC.
6265   if (Cond.getOpcode() == X86ISD::SETCC ||
6266       Cond.getOpcode() == X86ISD::SETCC_CARRY) {
6267     CC = Cond.getOperand(0);
6268
6269     SDValue Cmp = Cond.getOperand(1);
6270     unsigned Opc = Cmp.getOpcode();
6271     // FIXME: WHY THE SPECIAL CASING OF LogicalCmp??
6272     if (isX86LogicalCmp(Cmp) || Opc == X86ISD::BT) {
6273       Cond = Cmp;
6274       addTest = false;
6275     } else {
6276       switch (cast<ConstantSDNode>(CC)->getZExtValue()) {
6277       default: break;
6278       case X86::COND_O:
6279       case X86::COND_B:
6280         // These can only come from an arithmetic instruction with overflow,
6281         // e.g. SADDO, UADDO.
6282         Cond = Cond.getNode()->getOperand(1);
6283         addTest = false;
6284         break;
6285       }
6286     }
6287   } else {
6288     unsigned CondOpc;
6289     if (Cond.hasOneUse() && isAndOrOfSetCCs(Cond, CondOpc)) {
6290       SDValue Cmp = Cond.getOperand(0).getOperand(1);
6291       if (CondOpc == ISD::OR) {
6292         // Also, recognize the pattern generated by an FCMP_UNE. We can emit
6293         // two branches instead of an explicit OR instruction with a
6294         // separate test.
6295         if (Cmp == Cond.getOperand(1).getOperand(1) &&
6296             isX86LogicalCmp(Cmp)) {
6297           CC = Cond.getOperand(0).getOperand(0);
6298           Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
6299                               Chain, Dest, CC, Cmp);
6300           CC = Cond.getOperand(1).getOperand(0);
6301           Cond = Cmp;
6302           addTest = false;
6303         }
6304       } else { // ISD::AND
6305         // Also, recognize the pattern generated by an FCMP_OEQ. We can emit
6306         // two branches instead of an explicit AND instruction with a
6307         // separate test. However, we only do this if this block doesn't
6308         // have a fall-through edge, because this requires an explicit
6309         // jmp when the condition is false.
6310         if (Cmp == Cond.getOperand(1).getOperand(1) &&
6311             isX86LogicalCmp(Cmp) &&
6312             Op.getNode()->hasOneUse()) {
6313           X86::CondCode CCode =
6314             (X86::CondCode)Cond.getOperand(0).getConstantOperandVal(0);
6315           CCode = X86::GetOppositeBranchCondition(CCode);
6316           CC = DAG.getConstant(CCode, MVT::i8);
6317           SDValue User = SDValue(*Op.getNode()->use_begin(), 0);
6318           // Look for an unconditional branch following this conditional branch.
6319           // We need this because we need to reverse the successors in order
6320           // to implement FCMP_OEQ.
6321           if (User.getOpcode() == ISD::BR) {
6322             SDValue FalseBB = User.getOperand(1);
6323             SDValue NewBR =
6324               DAG.UpdateNodeOperands(User, User.getOperand(0), Dest);
6325             assert(NewBR == User);
6326             Dest = FalseBB;
6327
6328             Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
6329                                 Chain, Dest, CC, Cmp);
6330             X86::CondCode CCode =
6331               (X86::CondCode)Cond.getOperand(1).getConstantOperandVal(0);
6332             CCode = X86::GetOppositeBranchCondition(CCode);
6333             CC = DAG.getConstant(CCode, MVT::i8);
6334             Cond = Cmp;
6335             addTest = false;
6336           }
6337         }
6338       }
6339     } else if (Cond.hasOneUse() && isXor1OfSetCC(Cond)) {
6340       // Recognize for xorb (setcc), 1 patterns. The xor inverts the condition.
6341       // It should be transformed during dag combiner except when the condition
6342       // is set by a arithmetics with overflow node.
6343       X86::CondCode CCode =
6344         (X86::CondCode)Cond.getOperand(0).getConstantOperandVal(0);
6345       CCode = X86::GetOppositeBranchCondition(CCode);
6346       CC = DAG.getConstant(CCode, MVT::i8);
6347       Cond = Cond.getOperand(0).getOperand(1);
6348       addTest = false;
6349     }
6350   }
6351
6352   if (addTest) {
6353     // Look pass the truncate.
6354     if (Cond.getOpcode() == ISD::TRUNCATE)
6355       Cond = Cond.getOperand(0);
6356
6357     // We know the result of AND is compared against zero. Try to match
6358     // it to BT.
6359     if (Cond.getOpcode() == ISD::AND && Cond.hasOneUse()) { 
6360       SDValue NewSetCC = LowerToBT(Cond, ISD::SETNE, dl, DAG);
6361       if (NewSetCC.getNode()) {
6362         CC = NewSetCC.getOperand(0);
6363         Cond = NewSetCC.getOperand(1);
6364         addTest = false;
6365       }
6366     }
6367   }
6368
6369   if (addTest) {
6370     CC = DAG.getConstant(X86::COND_NE, MVT::i8);
6371     Cond = EmitTest(Cond, X86::COND_NE, DAG);
6372   }
6373   return DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
6374                      Chain, Dest, CC, Cond);
6375 }
6376
6377
6378 // Lower dynamic stack allocation to _alloca call for Cygwin/Mingw targets.
6379 // Calls to _alloca is needed to probe the stack when allocating more than 4k
6380 // bytes in one go. Touching the stack at 4K increments is necessary to ensure
6381 // that the guard pages used by the OS virtual memory manager are allocated in
6382 // correct sequence.
6383 SDValue
6384 X86TargetLowering::LowerDYNAMIC_STACKALLOC(SDValue Op,
6385                                            SelectionDAG &DAG) {
6386   assert(Subtarget->isTargetCygMing() &&
6387          "This should be used only on Cygwin/Mingw targets");
6388   DebugLoc dl = Op.getDebugLoc();
6389
6390   // Get the inputs.
6391   SDValue Chain = Op.getOperand(0);
6392   SDValue Size  = Op.getOperand(1);
6393   // FIXME: Ensure alignment here
6394
6395   SDValue Flag;
6396
6397   EVT IntPtr = getPointerTy();
6398   EVT SPTy = Subtarget->is64Bit() ? MVT::i64 : MVT::i32;
6399
6400   Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(0, true));
6401
6402   Chain = DAG.getCopyToReg(Chain, dl, X86::EAX, Size, Flag);
6403   Flag = Chain.getValue(1);
6404
6405   SDVTList  NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
6406   SDValue Ops[] = { Chain,
6407                       DAG.getTargetExternalSymbol("_alloca", IntPtr),
6408                       DAG.getRegister(X86::EAX, IntPtr),
6409                       DAG.getRegister(X86StackPtr, SPTy),
6410                       Flag };
6411   Chain = DAG.getNode(X86ISD::CALL, dl, NodeTys, Ops, 5);
6412   Flag = Chain.getValue(1);
6413
6414   Chain = DAG.getCALLSEQ_END(Chain,
6415                              DAG.getIntPtrConstant(0, true),
6416                              DAG.getIntPtrConstant(0, true),
6417                              Flag);
6418
6419   Chain = DAG.getCopyFromReg(Chain, dl, X86StackPtr, SPTy).getValue(1);
6420
6421   SDValue Ops1[2] = { Chain.getValue(0), Chain };
6422   return DAG.getMergeValues(Ops1, 2, dl);
6423 }
6424
6425 SDValue
6426 X86TargetLowering::EmitTargetCodeForMemset(SelectionDAG &DAG, DebugLoc dl,
6427                                            SDValue Chain,
6428                                            SDValue Dst, SDValue Src,
6429                                            SDValue Size, unsigned Align,
6430                                            const Value *DstSV,
6431                                            uint64_t DstSVOff) {
6432   ConstantSDNode *ConstantSize = dyn_cast<ConstantSDNode>(Size);
6433
6434   // If not DWORD aligned or size is more than the threshold, call the library.
6435   // The libc version is likely to be faster for these cases. It can use the
6436   // address value and run time information about the CPU.
6437   if ((Align & 3) != 0 ||
6438       !ConstantSize ||
6439       ConstantSize->getZExtValue() >
6440         getSubtarget()->getMaxInlineSizeThreshold()) {
6441     SDValue InFlag(0, 0);
6442
6443     // Check to see if there is a specialized entry-point for memory zeroing.
6444     ConstantSDNode *V = dyn_cast<ConstantSDNode>(Src);
6445
6446     if (const char *bzeroEntry =  V &&
6447         V->isNullValue() ? Subtarget->getBZeroEntry() : 0) {
6448       EVT IntPtr = getPointerTy();
6449       const Type *IntPtrTy = TD->getIntPtrType(*DAG.getContext());
6450       TargetLowering::ArgListTy Args;
6451       TargetLowering::ArgListEntry Entry;
6452       Entry.Node = Dst;
6453       Entry.Ty = IntPtrTy;
6454       Args.push_back(Entry);
6455       Entry.Node = Size;
6456       Args.push_back(Entry);
6457       std::pair<SDValue,SDValue> CallResult =
6458         LowerCallTo(Chain, Type::getVoidTy(*DAG.getContext()),
6459                     false, false, false, false,
6460                     0, CallingConv::C, false, /*isReturnValueUsed=*/false,
6461                     DAG.getExternalSymbol(bzeroEntry, IntPtr), Args, DAG, dl,
6462                     DAG.GetOrdering(Chain.getNode()));
6463       return CallResult.second;
6464     }
6465
6466     // Otherwise have the target-independent code call memset.
6467     return SDValue();
6468   }
6469
6470   uint64_t SizeVal = ConstantSize->getZExtValue();
6471   SDValue InFlag(0, 0);
6472   EVT AVT;
6473   SDValue Count;
6474   ConstantSDNode *ValC = dyn_cast<ConstantSDNode>(Src);
6475   unsigned BytesLeft = 0;
6476   bool TwoRepStos = false;
6477   if (ValC) {
6478     unsigned ValReg;
6479     uint64_t Val = ValC->getZExtValue() & 255;
6480
6481     // If the value is a constant, then we can potentially use larger sets.
6482     switch (Align & 3) {
6483     case 2:   // WORD aligned
6484       AVT = MVT::i16;
6485       ValReg = X86::AX;
6486       Val = (Val << 8) | Val;
6487       break;
6488     case 0:  // DWORD aligned
6489       AVT = MVT::i32;
6490       ValReg = X86::EAX;
6491       Val = (Val << 8)  | Val;
6492       Val = (Val << 16) | Val;
6493       if (Subtarget->is64Bit() && ((Align & 0x7) == 0)) {  // QWORD aligned
6494         AVT = MVT::i64;
6495         ValReg = X86::RAX;
6496         Val = (Val << 32) | Val;
6497       }
6498       break;
6499     default:  // Byte aligned
6500       AVT = MVT::i8;
6501       ValReg = X86::AL;
6502       Count = DAG.getIntPtrConstant(SizeVal);
6503       break;
6504     }
6505
6506     if (AVT.bitsGT(MVT::i8)) {
6507       unsigned UBytes = AVT.getSizeInBits() / 8;
6508       Count = DAG.getIntPtrConstant(SizeVal / UBytes);
6509       BytesLeft = SizeVal % UBytes;
6510     }
6511
6512     Chain  = DAG.getCopyToReg(Chain, dl, ValReg, DAG.getConstant(Val, AVT),
6513                               InFlag);
6514     InFlag = Chain.getValue(1);
6515   } else {
6516     AVT = MVT::i8;
6517     Count  = DAG.getIntPtrConstant(SizeVal);
6518     Chain  = DAG.getCopyToReg(Chain, dl, X86::AL, Src, InFlag);
6519     InFlag = Chain.getValue(1);
6520   }
6521
6522   Chain  = DAG.getCopyToReg(Chain, dl, Subtarget->is64Bit() ? X86::RCX :
6523                                                               X86::ECX,
6524                             Count, InFlag);
6525   InFlag = Chain.getValue(1);
6526   Chain  = DAG.getCopyToReg(Chain, dl, Subtarget->is64Bit() ? X86::RDI :
6527                                                               X86::EDI,
6528                             Dst, InFlag);
6529   InFlag = Chain.getValue(1);
6530
6531   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
6532   SDValue Ops[] = { Chain, DAG.getValueType(AVT), InFlag };
6533   Chain = DAG.getNode(X86ISD::REP_STOS, dl, Tys, Ops, array_lengthof(Ops));
6534
6535   if (TwoRepStos) {
6536     InFlag = Chain.getValue(1);
6537     Count  = Size;
6538     EVT CVT = Count.getValueType();
6539     SDValue Left = DAG.getNode(ISD::AND, dl, CVT, Count,
6540                                DAG.getConstant((AVT == MVT::i64) ? 7 : 3, CVT));
6541     Chain  = DAG.getCopyToReg(Chain, dl, (CVT == MVT::i64) ? X86::RCX :
6542                                                              X86::ECX,
6543                               Left, InFlag);
6544     InFlag = Chain.getValue(1);
6545     Tys = DAG.getVTList(MVT::Other, MVT::Flag);
6546     SDValue Ops[] = { Chain, DAG.getValueType(MVT::i8), InFlag };
6547     Chain = DAG.getNode(X86ISD::REP_STOS, dl, Tys, Ops, array_lengthof(Ops));
6548   } else if (BytesLeft) {
6549     // Handle the last 1 - 7 bytes.
6550     unsigned Offset = SizeVal - BytesLeft;
6551     EVT AddrVT = Dst.getValueType();
6552     EVT SizeVT = Size.getValueType();
6553
6554     Chain = DAG.getMemset(Chain, dl,
6555                           DAG.getNode(ISD::ADD, dl, AddrVT, Dst,
6556                                       DAG.getConstant(Offset, AddrVT)),
6557                           Src,
6558                           DAG.getConstant(BytesLeft, SizeVT),
6559                           Align, DstSV, DstSVOff + Offset);
6560   }
6561
6562   // TODO: Use a Tokenfactor, as in memcpy, instead of a single chain.
6563   return Chain;
6564 }
6565
6566 SDValue
6567 X86TargetLowering::EmitTargetCodeForMemcpy(SelectionDAG &DAG, DebugLoc dl,
6568                                       SDValue Chain, SDValue Dst, SDValue Src,
6569                                       SDValue Size, unsigned Align,
6570                                       bool AlwaysInline,
6571                                       const Value *DstSV, uint64_t DstSVOff,
6572                                       const Value *SrcSV, uint64_t SrcSVOff) {
6573   // This requires the copy size to be a constant, preferrably
6574   // within a subtarget-specific limit.
6575   ConstantSDNode *ConstantSize = dyn_cast<ConstantSDNode>(Size);
6576   if (!ConstantSize)
6577     return SDValue();
6578   uint64_t SizeVal = ConstantSize->getZExtValue();
6579   if (!AlwaysInline && SizeVal > getSubtarget()->getMaxInlineSizeThreshold())
6580     return SDValue();
6581
6582   /// If not DWORD aligned, call the library.
6583   if ((Align & 3) != 0)
6584     return SDValue();
6585
6586   // DWORD aligned
6587   EVT AVT = MVT::i32;
6588   if (Subtarget->is64Bit() && ((Align & 0x7) == 0))  // QWORD aligned
6589     AVT = MVT::i64;
6590
6591   unsigned UBytes = AVT.getSizeInBits() / 8;
6592   unsigned CountVal = SizeVal / UBytes;
6593   SDValue Count = DAG.getIntPtrConstant(CountVal);
6594   unsigned BytesLeft = SizeVal % UBytes;
6595
6596   SDValue InFlag(0, 0);
6597   Chain  = DAG.getCopyToReg(Chain, dl, Subtarget->is64Bit() ? X86::RCX :
6598                                                               X86::ECX,
6599                             Count, InFlag);
6600   InFlag = Chain.getValue(1);
6601   Chain  = DAG.getCopyToReg(Chain, dl, Subtarget->is64Bit() ? X86::RDI :
6602                                                              X86::EDI,
6603                             Dst, InFlag);
6604   InFlag = Chain.getValue(1);
6605   Chain  = DAG.getCopyToReg(Chain, dl, Subtarget->is64Bit() ? X86::RSI :
6606                                                               X86::ESI,
6607                             Src, InFlag);
6608   InFlag = Chain.getValue(1);
6609
6610   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
6611   SDValue Ops[] = { Chain, DAG.getValueType(AVT), InFlag };
6612   SDValue RepMovs = DAG.getNode(X86ISD::REP_MOVS, dl, Tys, Ops,
6613                                 array_lengthof(Ops));
6614
6615   SmallVector<SDValue, 4> Results;
6616   Results.push_back(RepMovs);
6617   if (BytesLeft) {
6618     // Handle the last 1 - 7 bytes.
6619     unsigned Offset = SizeVal - BytesLeft;
6620     EVT DstVT = Dst.getValueType();
6621     EVT SrcVT = Src.getValueType();
6622     EVT SizeVT = Size.getValueType();
6623     Results.push_back(DAG.getMemcpy(Chain, dl,
6624                                     DAG.getNode(ISD::ADD, dl, DstVT, Dst,
6625                                                 DAG.getConstant(Offset, DstVT)),
6626                                     DAG.getNode(ISD::ADD, dl, SrcVT, Src,
6627                                                 DAG.getConstant(Offset, SrcVT)),
6628                                     DAG.getConstant(BytesLeft, SizeVT),
6629                                     Align, AlwaysInline,
6630                                     DstSV, DstSVOff + Offset,
6631                                     SrcSV, SrcSVOff + Offset));
6632   }
6633
6634   return DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
6635                      &Results[0], Results.size());
6636 }
6637
6638 SDValue X86TargetLowering::LowerVASTART(SDValue Op, SelectionDAG &DAG) {
6639   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
6640   DebugLoc dl = Op.getDebugLoc();
6641
6642   if (!Subtarget->is64Bit()) {
6643     // vastart just stores the address of the VarArgsFrameIndex slot into the
6644     // memory location argument.
6645     SDValue FR = DAG.getFrameIndex(VarArgsFrameIndex, getPointerTy());
6646     return DAG.getStore(Op.getOperand(0), dl, FR, Op.getOperand(1), SV, 0);
6647   }
6648
6649   // __va_list_tag:
6650   //   gp_offset         (0 - 6 * 8)
6651   //   fp_offset         (48 - 48 + 8 * 16)
6652   //   overflow_arg_area (point to parameters coming in memory).
6653   //   reg_save_area
6654   SmallVector<SDValue, 8> MemOps;
6655   SDValue FIN = Op.getOperand(1);
6656   // Store gp_offset
6657   SDValue Store = DAG.getStore(Op.getOperand(0), dl,
6658                                  DAG.getConstant(VarArgsGPOffset, MVT::i32),
6659                                  FIN, SV, 0);
6660   MemOps.push_back(Store);
6661
6662   // Store fp_offset
6663   FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(),
6664                     FIN, DAG.getIntPtrConstant(4));
6665   Store = DAG.getStore(Op.getOperand(0), dl,
6666                        DAG.getConstant(VarArgsFPOffset, MVT::i32),
6667                        FIN, SV, 0);
6668   MemOps.push_back(Store);
6669
6670   // Store ptr to overflow_arg_area
6671   FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(),
6672                     FIN, DAG.getIntPtrConstant(4));
6673   SDValue OVFIN = DAG.getFrameIndex(VarArgsFrameIndex, getPointerTy());
6674   Store = DAG.getStore(Op.getOperand(0), dl, OVFIN, FIN, SV, 0);
6675   MemOps.push_back(Store);
6676
6677   // Store ptr to reg_save_area.
6678   FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(),
6679                     FIN, DAG.getIntPtrConstant(8));
6680   SDValue RSFIN = DAG.getFrameIndex(RegSaveFrameIndex, getPointerTy());
6681   Store = DAG.getStore(Op.getOperand(0), dl, RSFIN, FIN, SV, 0);
6682   MemOps.push_back(Store);
6683   return DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
6684                      &MemOps[0], MemOps.size());
6685 }
6686
6687 SDValue X86TargetLowering::LowerVAARG(SDValue Op, SelectionDAG &DAG) {
6688   // X86-64 va_list is a struct { i32, i32, i8*, i8* }.
6689   assert(Subtarget->is64Bit() && "This code only handles 64-bit va_arg!");
6690   SDValue Chain = Op.getOperand(0);
6691   SDValue SrcPtr = Op.getOperand(1);
6692   SDValue SrcSV = Op.getOperand(2);
6693
6694   llvm_report_error("VAArgInst is not yet implemented for x86-64!");
6695   return SDValue();
6696 }
6697
6698 SDValue X86TargetLowering::LowerVACOPY(SDValue Op, SelectionDAG &DAG) {
6699   // X86-64 va_list is a struct { i32, i32, i8*, i8* }.
6700   assert(Subtarget->is64Bit() && "This code only handles 64-bit va_copy!");
6701   SDValue Chain = Op.getOperand(0);
6702   SDValue DstPtr = Op.getOperand(1);
6703   SDValue SrcPtr = Op.getOperand(2);
6704   const Value *DstSV = cast<SrcValueSDNode>(Op.getOperand(3))->getValue();
6705   const Value *SrcSV = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
6706   DebugLoc dl = Op.getDebugLoc();
6707
6708   return DAG.getMemcpy(Chain, dl, DstPtr, SrcPtr,
6709                        DAG.getIntPtrConstant(24), 8, false,
6710                        DstSV, 0, SrcSV, 0);
6711 }
6712
6713 SDValue
6714 X86TargetLowering::LowerINTRINSIC_WO_CHAIN(SDValue Op, SelectionDAG &DAG) {
6715   DebugLoc dl = Op.getDebugLoc();
6716   unsigned IntNo = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
6717   switch (IntNo) {
6718   default: return SDValue();    // Don't custom lower most intrinsics.
6719   // Comparison intrinsics.
6720   case Intrinsic::x86_sse_comieq_ss:
6721   case Intrinsic::x86_sse_comilt_ss:
6722   case Intrinsic::x86_sse_comile_ss:
6723   case Intrinsic::x86_sse_comigt_ss:
6724   case Intrinsic::x86_sse_comige_ss:
6725   case Intrinsic::x86_sse_comineq_ss:
6726   case Intrinsic::x86_sse_ucomieq_ss:
6727   case Intrinsic::x86_sse_ucomilt_ss:
6728   case Intrinsic::x86_sse_ucomile_ss:
6729   case Intrinsic::x86_sse_ucomigt_ss:
6730   case Intrinsic::x86_sse_ucomige_ss:
6731   case Intrinsic::x86_sse_ucomineq_ss:
6732   case Intrinsic::x86_sse2_comieq_sd:
6733   case Intrinsic::x86_sse2_comilt_sd:
6734   case Intrinsic::x86_sse2_comile_sd:
6735   case Intrinsic::x86_sse2_comigt_sd:
6736   case Intrinsic::x86_sse2_comige_sd:
6737   case Intrinsic::x86_sse2_comineq_sd:
6738   case Intrinsic::x86_sse2_ucomieq_sd:
6739   case Intrinsic::x86_sse2_ucomilt_sd:
6740   case Intrinsic::x86_sse2_ucomile_sd:
6741   case Intrinsic::x86_sse2_ucomigt_sd:
6742   case Intrinsic::x86_sse2_ucomige_sd:
6743   case Intrinsic::x86_sse2_ucomineq_sd: {
6744     unsigned Opc = 0;
6745     ISD::CondCode CC = ISD::SETCC_INVALID;
6746     switch (IntNo) {
6747     default: break;
6748     case Intrinsic::x86_sse_comieq_ss:
6749     case Intrinsic::x86_sse2_comieq_sd:
6750       Opc = X86ISD::COMI;
6751       CC = ISD::SETEQ;
6752       break;
6753     case Intrinsic::x86_sse_comilt_ss:
6754     case Intrinsic::x86_sse2_comilt_sd:
6755       Opc = X86ISD::COMI;
6756       CC = ISD::SETLT;
6757       break;
6758     case Intrinsic::x86_sse_comile_ss:
6759     case Intrinsic::x86_sse2_comile_sd:
6760       Opc = X86ISD::COMI;
6761       CC = ISD::SETLE;
6762       break;
6763     case Intrinsic::x86_sse_comigt_ss:
6764     case Intrinsic::x86_sse2_comigt_sd:
6765       Opc = X86ISD::COMI;
6766       CC = ISD::SETGT;
6767       break;
6768     case Intrinsic::x86_sse_comige_ss:
6769     case Intrinsic::x86_sse2_comige_sd:
6770       Opc = X86ISD::COMI;
6771       CC = ISD::SETGE;
6772       break;
6773     case Intrinsic::x86_sse_comineq_ss:
6774     case Intrinsic::x86_sse2_comineq_sd:
6775       Opc = X86ISD::COMI;
6776       CC = ISD::SETNE;
6777       break;
6778     case Intrinsic::x86_sse_ucomieq_ss:
6779     case Intrinsic::x86_sse2_ucomieq_sd:
6780       Opc = X86ISD::UCOMI;
6781       CC = ISD::SETEQ;
6782       break;
6783     case Intrinsic::x86_sse_ucomilt_ss:
6784     case Intrinsic::x86_sse2_ucomilt_sd:
6785       Opc = X86ISD::UCOMI;
6786       CC = ISD::SETLT;
6787       break;
6788     case Intrinsic::x86_sse_ucomile_ss:
6789     case Intrinsic::x86_sse2_ucomile_sd:
6790       Opc = X86ISD::UCOMI;
6791       CC = ISD::SETLE;
6792       break;
6793     case Intrinsic::x86_sse_ucomigt_ss:
6794     case Intrinsic::x86_sse2_ucomigt_sd:
6795       Opc = X86ISD::UCOMI;
6796       CC = ISD::SETGT;
6797       break;
6798     case Intrinsic::x86_sse_ucomige_ss:
6799     case Intrinsic::x86_sse2_ucomige_sd:
6800       Opc = X86ISD::UCOMI;
6801       CC = ISD::SETGE;
6802       break;
6803     case Intrinsic::x86_sse_ucomineq_ss:
6804     case Intrinsic::x86_sse2_ucomineq_sd:
6805       Opc = X86ISD::UCOMI;
6806       CC = ISD::SETNE;
6807       break;
6808     }
6809
6810     SDValue LHS = Op.getOperand(1);
6811     SDValue RHS = Op.getOperand(2);
6812     unsigned X86CC = TranslateX86CC(CC, true, LHS, RHS, DAG);
6813     assert(X86CC != X86::COND_INVALID && "Unexpected illegal condition!");
6814     SDValue Cond = DAG.getNode(Opc, dl, MVT::i32, LHS, RHS);
6815     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
6816                                 DAG.getConstant(X86CC, MVT::i8), Cond);
6817     return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
6818   }
6819   // ptest intrinsics. The intrinsic these come from are designed to return
6820   // an integer value, not just an instruction so lower it to the ptest
6821   // pattern and a setcc for the result.
6822   case Intrinsic::x86_sse41_ptestz:
6823   case Intrinsic::x86_sse41_ptestc:
6824   case Intrinsic::x86_sse41_ptestnzc:{
6825     unsigned X86CC = 0;
6826     switch (IntNo) {
6827     default: llvm_unreachable("Bad fallthrough in Intrinsic lowering.");
6828     case Intrinsic::x86_sse41_ptestz:
6829       // ZF = 1
6830       X86CC = X86::COND_E;
6831       break;
6832     case Intrinsic::x86_sse41_ptestc:
6833       // CF = 1
6834       X86CC = X86::COND_B;
6835       break;
6836     case Intrinsic::x86_sse41_ptestnzc:
6837       // ZF and CF = 0
6838       X86CC = X86::COND_A;
6839       break;
6840     }
6841
6842     SDValue LHS = Op.getOperand(1);
6843     SDValue RHS = Op.getOperand(2);
6844     SDValue Test = DAG.getNode(X86ISD::PTEST, dl, MVT::i32, LHS, RHS);
6845     SDValue CC = DAG.getConstant(X86CC, MVT::i8);
6846     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8, CC, Test);
6847     return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
6848   }
6849
6850   // Fix vector shift instructions where the last operand is a non-immediate
6851   // i32 value.
6852   case Intrinsic::x86_sse2_pslli_w:
6853   case Intrinsic::x86_sse2_pslli_d:
6854   case Intrinsic::x86_sse2_pslli_q:
6855   case Intrinsic::x86_sse2_psrli_w:
6856   case Intrinsic::x86_sse2_psrli_d:
6857   case Intrinsic::x86_sse2_psrli_q:
6858   case Intrinsic::x86_sse2_psrai_w:
6859   case Intrinsic::x86_sse2_psrai_d:
6860   case Intrinsic::x86_mmx_pslli_w:
6861   case Intrinsic::x86_mmx_pslli_d:
6862   case Intrinsic::x86_mmx_pslli_q:
6863   case Intrinsic::x86_mmx_psrli_w:
6864   case Intrinsic::x86_mmx_psrli_d:
6865   case Intrinsic::x86_mmx_psrli_q:
6866   case Intrinsic::x86_mmx_psrai_w:
6867   case Intrinsic::x86_mmx_psrai_d: {
6868     SDValue ShAmt = Op.getOperand(2);
6869     if (isa<ConstantSDNode>(ShAmt))
6870       return SDValue();
6871
6872     unsigned NewIntNo = 0;
6873     EVT ShAmtVT = MVT::v4i32;
6874     switch (IntNo) {
6875     case Intrinsic::x86_sse2_pslli_w:
6876       NewIntNo = Intrinsic::x86_sse2_psll_w;
6877       break;
6878     case Intrinsic::x86_sse2_pslli_d:
6879       NewIntNo = Intrinsic::x86_sse2_psll_d;
6880       break;
6881     case Intrinsic::x86_sse2_pslli_q:
6882       NewIntNo = Intrinsic::x86_sse2_psll_q;
6883       break;
6884     case Intrinsic::x86_sse2_psrli_w:
6885       NewIntNo = Intrinsic::x86_sse2_psrl_w;
6886       break;
6887     case Intrinsic::x86_sse2_psrli_d:
6888       NewIntNo = Intrinsic::x86_sse2_psrl_d;
6889       break;
6890     case Intrinsic::x86_sse2_psrli_q:
6891       NewIntNo = Intrinsic::x86_sse2_psrl_q;
6892       break;
6893     case Intrinsic::x86_sse2_psrai_w:
6894       NewIntNo = Intrinsic::x86_sse2_psra_w;
6895       break;
6896     case Intrinsic::x86_sse2_psrai_d:
6897       NewIntNo = Intrinsic::x86_sse2_psra_d;
6898       break;
6899     default: {
6900       ShAmtVT = MVT::v2i32;
6901       switch (IntNo) {
6902       case Intrinsic::x86_mmx_pslli_w:
6903         NewIntNo = Intrinsic::x86_mmx_psll_w;
6904         break;
6905       case Intrinsic::x86_mmx_pslli_d:
6906         NewIntNo = Intrinsic::x86_mmx_psll_d;
6907         break;
6908       case Intrinsic::x86_mmx_pslli_q:
6909         NewIntNo = Intrinsic::x86_mmx_psll_q;
6910         break;
6911       case Intrinsic::x86_mmx_psrli_w:
6912         NewIntNo = Intrinsic::x86_mmx_psrl_w;
6913         break;
6914       case Intrinsic::x86_mmx_psrli_d:
6915         NewIntNo = Intrinsic::x86_mmx_psrl_d;
6916         break;
6917       case Intrinsic::x86_mmx_psrli_q:
6918         NewIntNo = Intrinsic::x86_mmx_psrl_q;
6919         break;
6920       case Intrinsic::x86_mmx_psrai_w:
6921         NewIntNo = Intrinsic::x86_mmx_psra_w;
6922         break;
6923       case Intrinsic::x86_mmx_psrai_d:
6924         NewIntNo = Intrinsic::x86_mmx_psra_d;
6925         break;
6926       default: llvm_unreachable("Impossible intrinsic");  // Can't reach here.
6927       }
6928       break;
6929     }
6930     }
6931
6932     // The vector shift intrinsics with scalars uses 32b shift amounts but
6933     // the sse2/mmx shift instructions reads 64 bits. Set the upper 32 bits
6934     // to be zero.
6935     SDValue ShOps[4];
6936     ShOps[0] = ShAmt;
6937     ShOps[1] = DAG.getConstant(0, MVT::i32);
6938     if (ShAmtVT == MVT::v4i32) {
6939       ShOps[2] = DAG.getUNDEF(MVT::i32);
6940       ShOps[3] = DAG.getUNDEF(MVT::i32);
6941       ShAmt =  DAG.getNode(ISD::BUILD_VECTOR, dl, ShAmtVT, &ShOps[0], 4);
6942     } else {
6943       ShAmt =  DAG.getNode(ISD::BUILD_VECTOR, dl, ShAmtVT, &ShOps[0], 2);
6944     }
6945
6946     EVT VT = Op.getValueType();
6947     ShAmt = DAG.getNode(ISD::BIT_CONVERT, dl, VT, ShAmt);
6948     return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
6949                        DAG.getConstant(NewIntNo, MVT::i32),
6950                        Op.getOperand(1), ShAmt);
6951   }
6952   }
6953 }
6954
6955 SDValue X86TargetLowering::LowerRETURNADDR(SDValue Op, SelectionDAG &DAG) {
6956   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
6957   DebugLoc dl = Op.getDebugLoc();
6958
6959   if (Depth > 0) {
6960     SDValue FrameAddr = LowerFRAMEADDR(Op, DAG);
6961     SDValue Offset =
6962       DAG.getConstant(TD->getPointerSize(),
6963                       Subtarget->is64Bit() ? MVT::i64 : MVT::i32);
6964     return DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(),
6965                        DAG.getNode(ISD::ADD, dl, getPointerTy(),
6966                                    FrameAddr, Offset),
6967                        NULL, 0);
6968   }
6969
6970   // Just load the return address.
6971   SDValue RetAddrFI = getReturnAddressFrameIndex(DAG);
6972   return DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(),
6973                      RetAddrFI, NULL, 0);
6974 }
6975
6976 SDValue X86TargetLowering::LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) {
6977   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
6978   MFI->setFrameAddressIsTaken(true);
6979   EVT VT = Op.getValueType();
6980   DebugLoc dl = Op.getDebugLoc();  // FIXME probably not meaningful
6981   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
6982   unsigned FrameReg = Subtarget->is64Bit() ? X86::RBP : X86::EBP;
6983   SDValue FrameAddr = DAG.getCopyFromReg(DAG.getEntryNode(), dl, FrameReg, VT);
6984   while (Depth--)
6985     FrameAddr = DAG.getLoad(VT, dl, DAG.getEntryNode(), FrameAddr, NULL, 0);
6986   return FrameAddr;
6987 }
6988
6989 SDValue X86TargetLowering::LowerFRAME_TO_ARGS_OFFSET(SDValue Op,
6990                                                      SelectionDAG &DAG) {
6991   return DAG.getIntPtrConstant(2*TD->getPointerSize());
6992 }
6993
6994 SDValue X86TargetLowering::LowerEH_RETURN(SDValue Op, SelectionDAG &DAG)
6995 {
6996   MachineFunction &MF = DAG.getMachineFunction();
6997   SDValue Chain     = Op.getOperand(0);
6998   SDValue Offset    = Op.getOperand(1);
6999   SDValue Handler   = Op.getOperand(2);
7000   DebugLoc dl       = Op.getDebugLoc();
7001
7002   SDValue Frame = DAG.getRegister(Subtarget->is64Bit() ? X86::RBP : X86::EBP,
7003                                   getPointerTy());
7004   unsigned StoreAddrReg = (Subtarget->is64Bit() ? X86::RCX : X86::ECX);
7005
7006   SDValue StoreAddr = DAG.getNode(ISD::SUB, dl, getPointerTy(), Frame,
7007                                   DAG.getIntPtrConstant(-TD->getPointerSize()));
7008   StoreAddr = DAG.getNode(ISD::ADD, dl, getPointerTy(), StoreAddr, Offset);
7009   Chain = DAG.getStore(Chain, dl, Handler, StoreAddr, NULL, 0);
7010   Chain = DAG.getCopyToReg(Chain, dl, StoreAddrReg, StoreAddr);
7011   MF.getRegInfo().addLiveOut(StoreAddrReg);
7012
7013   return DAG.getNode(X86ISD::EH_RETURN, dl,
7014                      MVT::Other,
7015                      Chain, DAG.getRegister(StoreAddrReg, getPointerTy()));
7016 }
7017
7018 SDValue X86TargetLowering::LowerTRAMPOLINE(SDValue Op,
7019                                              SelectionDAG &DAG) {
7020   SDValue Root = Op.getOperand(0);
7021   SDValue Trmp = Op.getOperand(1); // trampoline
7022   SDValue FPtr = Op.getOperand(2); // nested function
7023   SDValue Nest = Op.getOperand(3); // 'nest' parameter value
7024   DebugLoc dl  = Op.getDebugLoc();
7025
7026   const Value *TrmpAddr = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
7027
7028   if (Subtarget->is64Bit()) {
7029     SDValue OutChains[6];
7030
7031     // Large code-model.
7032     const unsigned char JMP64r  = 0xFF; // 64-bit jmp through register opcode.
7033     const unsigned char MOV64ri = 0xB8; // X86::MOV64ri opcode.
7034
7035     const unsigned char N86R10 = RegInfo->getX86RegNum(X86::R10);
7036     const unsigned char N86R11 = RegInfo->getX86RegNum(X86::R11);
7037
7038     const unsigned char REX_WB = 0x40 | 0x08 | 0x01; // REX prefix
7039
7040     // Load the pointer to the nested function into R11.
7041     unsigned OpCode = ((MOV64ri | N86R11) << 8) | REX_WB; // movabsq r11
7042     SDValue Addr = Trmp;
7043     OutChains[0] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, MVT::i16),
7044                                 Addr, TrmpAddr, 0);
7045
7046     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
7047                        DAG.getConstant(2, MVT::i64));
7048     OutChains[1] = DAG.getStore(Root, dl, FPtr, Addr, TrmpAddr, 2, false, 2);
7049
7050     // Load the 'nest' parameter value into R10.
7051     // R10 is specified in X86CallingConv.td
7052     OpCode = ((MOV64ri | N86R10) << 8) | REX_WB; // movabsq r10
7053     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
7054                        DAG.getConstant(10, MVT::i64));
7055     OutChains[2] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, MVT::i16),
7056                                 Addr, TrmpAddr, 10);
7057
7058     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
7059                        DAG.getConstant(12, MVT::i64));
7060     OutChains[3] = DAG.getStore(Root, dl, Nest, Addr, TrmpAddr, 12, false, 2);
7061
7062     // Jump to the nested function.
7063     OpCode = (JMP64r << 8) | REX_WB; // jmpq *...
7064     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
7065                        DAG.getConstant(20, MVT::i64));
7066     OutChains[4] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, MVT::i16),
7067                                 Addr, TrmpAddr, 20);
7068
7069     unsigned char ModRM = N86R11 | (4 << 3) | (3 << 6); // ...r11
7070     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
7071                        DAG.getConstant(22, MVT::i64));
7072     OutChains[5] = DAG.getStore(Root, dl, DAG.getConstant(ModRM, MVT::i8), Addr,
7073                                 TrmpAddr, 22);
7074
7075     SDValue Ops[] =
7076       { Trmp, DAG.getNode(ISD::TokenFactor, dl, MVT::Other, OutChains, 6) };
7077     return DAG.getMergeValues(Ops, 2, dl);
7078   } else {
7079     const Function *Func =
7080       cast<Function>(cast<SrcValueSDNode>(Op.getOperand(5))->getValue());
7081     CallingConv::ID CC = Func->getCallingConv();
7082     unsigned NestReg;
7083
7084     switch (CC) {
7085     default:
7086       llvm_unreachable("Unsupported calling convention");
7087     case CallingConv::C:
7088     case CallingConv::X86_StdCall: {
7089       // Pass 'nest' parameter in ECX.
7090       // Must be kept in sync with X86CallingConv.td
7091       NestReg = X86::ECX;
7092
7093       // Check that ECX wasn't needed by an 'inreg' parameter.
7094       const FunctionType *FTy = Func->getFunctionType();
7095       const AttrListPtr &Attrs = Func->getAttributes();
7096
7097       if (!Attrs.isEmpty() && !Func->isVarArg()) {
7098         unsigned InRegCount = 0;
7099         unsigned Idx = 1;
7100
7101         for (FunctionType::param_iterator I = FTy->param_begin(),
7102              E = FTy->param_end(); I != E; ++I, ++Idx)
7103           if (Attrs.paramHasAttr(Idx, Attribute::InReg))
7104             // FIXME: should only count parameters that are lowered to integers.
7105             InRegCount += (TD->getTypeSizeInBits(*I) + 31) / 32;
7106
7107         if (InRegCount > 2) {
7108           llvm_report_error("Nest register in use - reduce number of inreg parameters!");
7109         }
7110       }
7111       break;
7112     }
7113     case CallingConv::X86_FastCall:
7114     case CallingConv::Fast:
7115       // Pass 'nest' parameter in EAX.
7116       // Must be kept in sync with X86CallingConv.td
7117       NestReg = X86::EAX;
7118       break;
7119     }
7120
7121     SDValue OutChains[4];
7122     SDValue Addr, Disp;
7123
7124     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
7125                        DAG.getConstant(10, MVT::i32));
7126     Disp = DAG.getNode(ISD::SUB, dl, MVT::i32, FPtr, Addr);
7127
7128     // This is storing the opcode for MOV32ri.
7129     const unsigned char MOV32ri = 0xB8; // X86::MOV32ri's opcode byte.
7130     const unsigned char N86Reg = RegInfo->getX86RegNum(NestReg);
7131     OutChains[0] = DAG.getStore(Root, dl,
7132                                 DAG.getConstant(MOV32ri|N86Reg, MVT::i8),
7133                                 Trmp, TrmpAddr, 0);
7134
7135     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
7136                        DAG.getConstant(1, MVT::i32));
7137     OutChains[1] = DAG.getStore(Root, dl, Nest, Addr, TrmpAddr, 1, false, 1);
7138
7139     const unsigned char JMP = 0xE9; // jmp <32bit dst> opcode.
7140     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
7141                        DAG.getConstant(5, MVT::i32));
7142     OutChains[2] = DAG.getStore(Root, dl, DAG.getConstant(JMP, MVT::i8), Addr,
7143                                 TrmpAddr, 5, false, 1);
7144
7145     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
7146                        DAG.getConstant(6, MVT::i32));
7147     OutChains[3] = DAG.getStore(Root, dl, Disp, Addr, TrmpAddr, 6, false, 1);
7148
7149     SDValue Ops[] =
7150       { Trmp, DAG.getNode(ISD::TokenFactor, dl, MVT::Other, OutChains, 4) };
7151     return DAG.getMergeValues(Ops, 2, dl);
7152   }
7153 }
7154
7155 SDValue X86TargetLowering::LowerFLT_ROUNDS_(SDValue Op, SelectionDAG &DAG) {
7156   /*
7157    The rounding mode is in bits 11:10 of FPSR, and has the following
7158    settings:
7159      00 Round to nearest
7160      01 Round to -inf
7161      10 Round to +inf
7162      11 Round to 0
7163
7164   FLT_ROUNDS, on the other hand, expects the following:
7165     -1 Undefined
7166      0 Round to 0
7167      1 Round to nearest
7168      2 Round to +inf
7169      3 Round to -inf
7170
7171   To perform the conversion, we do:
7172     (((((FPSR & 0x800) >> 11) | ((FPSR & 0x400) >> 9)) + 1) & 3)
7173   */
7174
7175   MachineFunction &MF = DAG.getMachineFunction();
7176   const TargetMachine &TM = MF.getTarget();
7177   const TargetFrameInfo &TFI = *TM.getFrameInfo();
7178   unsigned StackAlignment = TFI.getStackAlignment();
7179   EVT VT = Op.getValueType();
7180   DebugLoc dl = Op.getDebugLoc();
7181
7182   // Save FP Control Word to stack slot
7183   int SSFI = MF.getFrameInfo()->CreateStackObject(2, StackAlignment, false);
7184   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
7185
7186   SDValue Chain = DAG.getNode(X86ISD::FNSTCW16m, dl, MVT::Other,
7187                               DAG.getEntryNode(), StackSlot);
7188
7189   // Load FP Control Word from stack slot
7190   SDValue CWD = DAG.getLoad(MVT::i16, dl, Chain, StackSlot, NULL, 0);
7191
7192   // Transform as necessary
7193   SDValue CWD1 =
7194     DAG.getNode(ISD::SRL, dl, MVT::i16,
7195                 DAG.getNode(ISD::AND, dl, MVT::i16,
7196                             CWD, DAG.getConstant(0x800, MVT::i16)),
7197                 DAG.getConstant(11, MVT::i8));
7198   SDValue CWD2 =
7199     DAG.getNode(ISD::SRL, dl, MVT::i16,
7200                 DAG.getNode(ISD::AND, dl, MVT::i16,
7201                             CWD, DAG.getConstant(0x400, MVT::i16)),
7202                 DAG.getConstant(9, MVT::i8));
7203
7204   SDValue RetVal =
7205     DAG.getNode(ISD::AND, dl, MVT::i16,
7206                 DAG.getNode(ISD::ADD, dl, MVT::i16,
7207                             DAG.getNode(ISD::OR, dl, MVT::i16, CWD1, CWD2),
7208                             DAG.getConstant(1, MVT::i16)),
7209                 DAG.getConstant(3, MVT::i16));
7210
7211
7212   return DAG.getNode((VT.getSizeInBits() < 16 ?
7213                       ISD::TRUNCATE : ISD::ZERO_EXTEND), dl, VT, RetVal);
7214 }
7215
7216 SDValue X86TargetLowering::LowerCTLZ(SDValue Op, SelectionDAG &DAG) {
7217   EVT VT = Op.getValueType();
7218   EVT OpVT = VT;
7219   unsigned NumBits = VT.getSizeInBits();
7220   DebugLoc dl = Op.getDebugLoc();
7221
7222   Op = Op.getOperand(0);
7223   if (VT == MVT::i8) {
7224     // Zero extend to i32 since there is not an i8 bsr.
7225     OpVT = MVT::i32;
7226     Op = DAG.getNode(ISD::ZERO_EXTEND, dl, OpVT, Op);
7227   }
7228
7229   // Issue a bsr (scan bits in reverse) which also sets EFLAGS.
7230   SDVTList VTs = DAG.getVTList(OpVT, MVT::i32);
7231   Op = DAG.getNode(X86ISD::BSR, dl, VTs, Op);
7232
7233   // If src is zero (i.e. bsr sets ZF), returns NumBits.
7234   SDValue Ops[] = {
7235     Op,
7236     DAG.getConstant(NumBits+NumBits-1, OpVT),
7237     DAG.getConstant(X86::COND_E, MVT::i8),
7238     Op.getValue(1)
7239   };
7240   Op = DAG.getNode(X86ISD::CMOV, dl, OpVT, Ops, array_lengthof(Ops));
7241
7242   // Finally xor with NumBits-1.
7243   Op = DAG.getNode(ISD::XOR, dl, OpVT, Op, DAG.getConstant(NumBits-1, OpVT));
7244
7245   if (VT == MVT::i8)
7246     Op = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op);
7247   return Op;
7248 }
7249
7250 SDValue X86TargetLowering::LowerCTTZ(SDValue Op, SelectionDAG &DAG) {
7251   EVT VT = Op.getValueType();
7252   EVT OpVT = VT;
7253   unsigned NumBits = VT.getSizeInBits();
7254   DebugLoc dl = Op.getDebugLoc();
7255
7256   Op = Op.getOperand(0);
7257   if (VT == MVT::i8) {
7258     OpVT = MVT::i32;
7259     Op = DAG.getNode(ISD::ZERO_EXTEND, dl, OpVT, Op);
7260   }
7261
7262   // Issue a bsf (scan bits forward) which also sets EFLAGS.
7263   SDVTList VTs = DAG.getVTList(OpVT, MVT::i32);
7264   Op = DAG.getNode(X86ISD::BSF, dl, VTs, Op);
7265
7266   // If src is zero (i.e. bsf sets ZF), returns NumBits.
7267   SDValue Ops[] = {
7268     Op,
7269     DAG.getConstant(NumBits, OpVT),
7270     DAG.getConstant(X86::COND_E, MVT::i8),
7271     Op.getValue(1)
7272   };
7273   Op = DAG.getNode(X86ISD::CMOV, dl, OpVT, Ops, array_lengthof(Ops));
7274
7275   if (VT == MVT::i8)
7276     Op = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op);
7277   return Op;
7278 }
7279
7280 SDValue X86TargetLowering::LowerMUL_V2I64(SDValue Op, SelectionDAG &DAG) {
7281   EVT VT = Op.getValueType();
7282   assert(VT == MVT::v2i64 && "Only know how to lower V2I64 multiply");
7283   DebugLoc dl = Op.getDebugLoc();
7284
7285   //  ulong2 Ahi = __builtin_ia32_psrlqi128( a, 32);
7286   //  ulong2 Bhi = __builtin_ia32_psrlqi128( b, 32);
7287   //  ulong2 AloBlo = __builtin_ia32_pmuludq128( a, b );
7288   //  ulong2 AloBhi = __builtin_ia32_pmuludq128( a, Bhi );
7289   //  ulong2 AhiBlo = __builtin_ia32_pmuludq128( Ahi, b );
7290   //
7291   //  AloBhi = __builtin_ia32_psllqi128( AloBhi, 32 );
7292   //  AhiBlo = __builtin_ia32_psllqi128( AhiBlo, 32 );
7293   //  return AloBlo + AloBhi + AhiBlo;
7294
7295   SDValue A = Op.getOperand(0);
7296   SDValue B = Op.getOperand(1);
7297
7298   SDValue Ahi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7299                        DAG.getConstant(Intrinsic::x86_sse2_psrli_q, MVT::i32),
7300                        A, DAG.getConstant(32, MVT::i32));
7301   SDValue Bhi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7302                        DAG.getConstant(Intrinsic::x86_sse2_psrli_q, MVT::i32),
7303                        B, DAG.getConstant(32, MVT::i32));
7304   SDValue AloBlo = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7305                        DAG.getConstant(Intrinsic::x86_sse2_pmulu_dq, MVT::i32),
7306                        A, B);
7307   SDValue AloBhi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7308                        DAG.getConstant(Intrinsic::x86_sse2_pmulu_dq, MVT::i32),
7309                        A, Bhi);
7310   SDValue AhiBlo = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7311                        DAG.getConstant(Intrinsic::x86_sse2_pmulu_dq, MVT::i32),
7312                        Ahi, B);
7313   AloBhi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7314                        DAG.getConstant(Intrinsic::x86_sse2_pslli_q, MVT::i32),
7315                        AloBhi, DAG.getConstant(32, MVT::i32));
7316   AhiBlo = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7317                        DAG.getConstant(Intrinsic::x86_sse2_pslli_q, MVT::i32),
7318                        AhiBlo, DAG.getConstant(32, MVT::i32));
7319   SDValue Res = DAG.getNode(ISD::ADD, dl, VT, AloBlo, AloBhi);
7320   Res = DAG.getNode(ISD::ADD, dl, VT, Res, AhiBlo);
7321   return Res;
7322 }
7323
7324
7325 SDValue X86TargetLowering::LowerXALUO(SDValue Op, SelectionDAG &DAG) {
7326   // Lower the "add/sub/mul with overflow" instruction into a regular ins plus
7327   // a "setcc" instruction that checks the overflow flag. The "brcond" lowering
7328   // looks for this combo and may remove the "setcc" instruction if the "setcc"
7329   // has only one use.
7330   SDNode *N = Op.getNode();
7331   SDValue LHS = N->getOperand(0);
7332   SDValue RHS = N->getOperand(1);
7333   unsigned BaseOp = 0;
7334   unsigned Cond = 0;
7335   DebugLoc dl = Op.getDebugLoc();
7336
7337   switch (Op.getOpcode()) {
7338   default: llvm_unreachable("Unknown ovf instruction!");
7339   case ISD::SADDO:
7340     // A subtract of one will be selected as a INC. Note that INC doesn't
7341     // set CF, so we can't do this for UADDO.
7342     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op))
7343       if (C->getAPIntValue() == 1) {
7344         BaseOp = X86ISD::INC;
7345         Cond = X86::COND_O;
7346         break;
7347       }
7348     BaseOp = X86ISD::ADD;
7349     Cond = X86::COND_O;
7350     break;
7351   case ISD::UADDO:
7352     BaseOp = X86ISD::ADD;
7353     Cond = X86::COND_B;
7354     break;
7355   case ISD::SSUBO:
7356     // A subtract of one will be selected as a DEC. Note that DEC doesn't
7357     // set CF, so we can't do this for USUBO.
7358     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op))
7359       if (C->getAPIntValue() == 1) {
7360         BaseOp = X86ISD::DEC;
7361         Cond = X86::COND_O;
7362         break;
7363       }
7364     BaseOp = X86ISD::SUB;
7365     Cond = X86::COND_O;
7366     break;
7367   case ISD::USUBO:
7368     BaseOp = X86ISD::SUB;
7369     Cond = X86::COND_B;
7370     break;
7371   case ISD::SMULO:
7372     BaseOp = X86ISD::SMUL;
7373     Cond = X86::COND_O;
7374     break;
7375   case ISD::UMULO:
7376     BaseOp = X86ISD::UMUL;
7377     Cond = X86::COND_B;
7378     break;
7379   }
7380
7381   // Also sets EFLAGS.
7382   SDVTList VTs = DAG.getVTList(N->getValueType(0), MVT::i32);
7383   SDValue Sum = DAG.getNode(BaseOp, dl, VTs, LHS, RHS);
7384
7385   SDValue SetCC =
7386     DAG.getNode(X86ISD::SETCC, dl, N->getValueType(1),
7387                 DAG.getConstant(Cond, MVT::i32), SDValue(Sum.getNode(), 1));
7388
7389   DAG.ReplaceAllUsesOfValueWith(SDValue(N, 1), SetCC);
7390   return Sum;
7391 }
7392
7393 SDValue X86TargetLowering::LowerCMP_SWAP(SDValue Op, SelectionDAG &DAG) {
7394   EVT T = Op.getValueType();
7395   DebugLoc dl = Op.getDebugLoc();
7396   unsigned Reg = 0;
7397   unsigned size = 0;
7398   switch(T.getSimpleVT().SimpleTy) {
7399   default:
7400     assert(false && "Invalid value type!");
7401   case MVT::i8:  Reg = X86::AL;  size = 1; break;
7402   case MVT::i16: Reg = X86::AX;  size = 2; break;
7403   case MVT::i32: Reg = X86::EAX; size = 4; break;
7404   case MVT::i64:
7405     assert(Subtarget->is64Bit() && "Node not type legal!");
7406     Reg = X86::RAX; size = 8;
7407     break;
7408   }
7409   SDValue cpIn = DAG.getCopyToReg(Op.getOperand(0), dl, Reg,
7410                                     Op.getOperand(2), SDValue());
7411   SDValue Ops[] = { cpIn.getValue(0),
7412                     Op.getOperand(1),
7413                     Op.getOperand(3),
7414                     DAG.getTargetConstant(size, MVT::i8),
7415                     cpIn.getValue(1) };
7416   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
7417   SDValue Result = DAG.getNode(X86ISD::LCMPXCHG_DAG, dl, Tys, Ops, 5);
7418   SDValue cpOut =
7419     DAG.getCopyFromReg(Result.getValue(0), dl, Reg, T, Result.getValue(1));
7420   return cpOut;
7421 }
7422
7423 SDValue X86TargetLowering::LowerREADCYCLECOUNTER(SDValue Op,
7424                                                  SelectionDAG &DAG) {
7425   assert(Subtarget->is64Bit() && "Result not type legalized?");
7426   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
7427   SDValue TheChain = Op.getOperand(0);
7428   DebugLoc dl = Op.getDebugLoc();
7429   SDValue rd = DAG.getNode(X86ISD::RDTSC_DAG, dl, Tys, &TheChain, 1);
7430   SDValue rax = DAG.getCopyFromReg(rd, dl, X86::RAX, MVT::i64, rd.getValue(1));
7431   SDValue rdx = DAG.getCopyFromReg(rax.getValue(1), dl, X86::RDX, MVT::i64,
7432                                    rax.getValue(2));
7433   SDValue Tmp = DAG.getNode(ISD::SHL, dl, MVT::i64, rdx,
7434                             DAG.getConstant(32, MVT::i8));
7435   SDValue Ops[] = {
7436     DAG.getNode(ISD::OR, dl, MVT::i64, rax, Tmp),
7437     rdx.getValue(1)
7438   };
7439   return DAG.getMergeValues(Ops, 2, dl);
7440 }
7441
7442 SDValue X86TargetLowering::LowerLOAD_SUB(SDValue Op, SelectionDAG &DAG) {
7443   SDNode *Node = Op.getNode();
7444   DebugLoc dl = Node->getDebugLoc();
7445   EVT T = Node->getValueType(0);
7446   SDValue negOp = DAG.getNode(ISD::SUB, dl, T,
7447                               DAG.getConstant(0, T), Node->getOperand(2));
7448   return DAG.getAtomic(ISD::ATOMIC_LOAD_ADD, dl,
7449                        cast<AtomicSDNode>(Node)->getMemoryVT(),
7450                        Node->getOperand(0),
7451                        Node->getOperand(1), negOp,
7452                        cast<AtomicSDNode>(Node)->getSrcValue(),
7453                        cast<AtomicSDNode>(Node)->getAlignment());
7454 }
7455
7456 /// LowerOperation - Provide custom lowering hooks for some operations.
7457 ///
7458 SDValue X86TargetLowering::LowerOperation(SDValue Op, SelectionDAG &DAG) {
7459   switch (Op.getOpcode()) {
7460   default: llvm_unreachable("Should not custom lower this!");
7461   case ISD::ATOMIC_CMP_SWAP:    return LowerCMP_SWAP(Op,DAG);
7462   case ISD::ATOMIC_LOAD_SUB:    return LowerLOAD_SUB(Op,DAG);
7463   case ISD::BUILD_VECTOR:       return LowerBUILD_VECTOR(Op, DAG);
7464   case ISD::CONCAT_VECTORS:     return LowerCONCAT_VECTORS(Op, DAG);
7465   case ISD::VECTOR_SHUFFLE:     return LowerVECTOR_SHUFFLE(Op, DAG);
7466   case ISD::EXTRACT_VECTOR_ELT: return LowerEXTRACT_VECTOR_ELT(Op, DAG);
7467   case ISD::INSERT_VECTOR_ELT:  return LowerINSERT_VECTOR_ELT(Op, DAG);
7468   case ISD::SCALAR_TO_VECTOR:   return LowerSCALAR_TO_VECTOR(Op, DAG);
7469   case ISD::ConstantPool:       return LowerConstantPool(Op, DAG);
7470   case ISD::GlobalAddress:      return LowerGlobalAddress(Op, DAG);
7471   case ISD::GlobalTLSAddress:   return LowerGlobalTLSAddress(Op, DAG);
7472   case ISD::ExternalSymbol:     return LowerExternalSymbol(Op, DAG);
7473   case ISD::BlockAddress:       return LowerBlockAddress(Op, DAG);
7474   case ISD::SHL_PARTS:
7475   case ISD::SRA_PARTS:
7476   case ISD::SRL_PARTS:          return LowerShift(Op, DAG);
7477   case ISD::SINT_TO_FP:         return LowerSINT_TO_FP(Op, DAG);
7478   case ISD::UINT_TO_FP:         return LowerUINT_TO_FP(Op, DAG);
7479   case ISD::FP_TO_SINT:         return LowerFP_TO_SINT(Op, DAG);
7480   case ISD::FP_TO_UINT:         return LowerFP_TO_UINT(Op, DAG);
7481   case ISD::FABS:               return LowerFABS(Op, DAG);
7482   case ISD::FNEG:               return LowerFNEG(Op, DAG);
7483   case ISD::FCOPYSIGN:          return LowerFCOPYSIGN(Op, DAG);
7484   case ISD::SETCC:              return LowerSETCC(Op, DAG);
7485   case ISD::VSETCC:             return LowerVSETCC(Op, DAG);
7486   case ISD::SELECT:             return LowerSELECT(Op, DAG);
7487   case ISD::BRCOND:             return LowerBRCOND(Op, DAG);
7488   case ISD::JumpTable:          return LowerJumpTable(Op, DAG);
7489   case ISD::VASTART:            return LowerVASTART(Op, DAG);
7490   case ISD::VAARG:              return LowerVAARG(Op, DAG);
7491   case ISD::VACOPY:             return LowerVACOPY(Op, DAG);
7492   case ISD::INTRINSIC_WO_CHAIN: return LowerINTRINSIC_WO_CHAIN(Op, DAG);
7493   case ISD::RETURNADDR:         return LowerRETURNADDR(Op, DAG);
7494   case ISD::FRAMEADDR:          return LowerFRAMEADDR(Op, DAG);
7495   case ISD::FRAME_TO_ARGS_OFFSET:
7496                                 return LowerFRAME_TO_ARGS_OFFSET(Op, DAG);
7497   case ISD::DYNAMIC_STACKALLOC: return LowerDYNAMIC_STACKALLOC(Op, DAG);
7498   case ISD::EH_RETURN:          return LowerEH_RETURN(Op, DAG);
7499   case ISD::TRAMPOLINE:         return LowerTRAMPOLINE(Op, DAG);
7500   case ISD::FLT_ROUNDS_:        return LowerFLT_ROUNDS_(Op, DAG);
7501   case ISD::CTLZ:               return LowerCTLZ(Op, DAG);
7502   case ISD::CTTZ:               return LowerCTTZ(Op, DAG);
7503   case ISD::MUL:                return LowerMUL_V2I64(Op, DAG);
7504   case ISD::SADDO:
7505   case ISD::UADDO:
7506   case ISD::SSUBO:
7507   case ISD::USUBO:
7508   case ISD::SMULO:
7509   case ISD::UMULO:              return LowerXALUO(Op, DAG);
7510   case ISD::READCYCLECOUNTER:   return LowerREADCYCLECOUNTER(Op, DAG);
7511   }
7512 }
7513
7514 void X86TargetLowering::
7515 ReplaceATOMIC_BINARY_64(SDNode *Node, SmallVectorImpl<SDValue>&Results,
7516                         SelectionDAG &DAG, unsigned NewOp) {
7517   EVT T = Node->getValueType(0);
7518   DebugLoc dl = Node->getDebugLoc();
7519   assert (T == MVT::i64 && "Only know how to expand i64 atomics");
7520
7521   SDValue Chain = Node->getOperand(0);
7522   SDValue In1 = Node->getOperand(1);
7523   SDValue In2L = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
7524                              Node->getOperand(2), DAG.getIntPtrConstant(0));
7525   SDValue In2H = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
7526                              Node->getOperand(2), DAG.getIntPtrConstant(1));
7527   SDValue Ops[] = { Chain, In1, In2L, In2H };
7528   SDVTList Tys = DAG.getVTList(MVT::i32, MVT::i32, MVT::Other);
7529   SDValue Result =
7530     DAG.getMemIntrinsicNode(NewOp, dl, Tys, Ops, 4, MVT::i64,
7531                             cast<MemSDNode>(Node)->getMemOperand());
7532   SDValue OpsF[] = { Result.getValue(0), Result.getValue(1)};
7533   Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, OpsF, 2));
7534   Results.push_back(Result.getValue(2));
7535 }
7536
7537 /// ReplaceNodeResults - Replace a node with an illegal result type
7538 /// with a new node built out of custom code.
7539 void X86TargetLowering::ReplaceNodeResults(SDNode *N,
7540                                            SmallVectorImpl<SDValue>&Results,
7541                                            SelectionDAG &DAG) {
7542   DebugLoc dl = N->getDebugLoc();
7543   switch (N->getOpcode()) {
7544   default:
7545     assert(false && "Do not know how to custom type legalize this operation!");
7546     return;
7547   case ISD::FP_TO_SINT: {
7548     std::pair<SDValue,SDValue> Vals =
7549         FP_TO_INTHelper(SDValue(N, 0), DAG, true);
7550     SDValue FIST = Vals.first, StackSlot = Vals.second;
7551     if (FIST.getNode() != 0) {
7552       EVT VT = N->getValueType(0);
7553       // Return a load from the stack slot.
7554       Results.push_back(DAG.getLoad(VT, dl, FIST, StackSlot, NULL, 0));
7555     }
7556     return;
7557   }
7558   case ISD::READCYCLECOUNTER: {
7559     SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
7560     SDValue TheChain = N->getOperand(0);
7561     SDValue rd = DAG.getNode(X86ISD::RDTSC_DAG, dl, Tys, &TheChain, 1);
7562     SDValue eax = DAG.getCopyFromReg(rd, dl, X86::EAX, MVT::i32,
7563                                      rd.getValue(1));
7564     SDValue edx = DAG.getCopyFromReg(eax.getValue(1), dl, X86::EDX, MVT::i32,
7565                                      eax.getValue(2));
7566     // Use a buildpair to merge the two 32-bit values into a 64-bit one.
7567     SDValue Ops[] = { eax, edx };
7568     Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, Ops, 2));
7569     Results.push_back(edx.getValue(1));
7570     return;
7571   }
7572   case ISD::SDIV:
7573   case ISD::UDIV:
7574   case ISD::SREM:
7575   case ISD::UREM: {
7576     EVT WidenVT = getTypeToTransformTo(*DAG.getContext(), N->getValueType(0));
7577     Results.push_back(DAG.UnrollVectorOp(N, WidenVT.getVectorNumElements()));
7578     return;
7579   }
7580   case ISD::ATOMIC_CMP_SWAP: {
7581     EVT T = N->getValueType(0);
7582     assert (T == MVT::i64 && "Only know how to expand i64 Cmp and Swap");
7583     SDValue cpInL, cpInH;
7584     cpInL = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(2),
7585                         DAG.getConstant(0, MVT::i32));
7586     cpInH = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(2),
7587                         DAG.getConstant(1, MVT::i32));
7588     cpInL = DAG.getCopyToReg(N->getOperand(0), dl, X86::EAX, cpInL, SDValue());
7589     cpInH = DAG.getCopyToReg(cpInL.getValue(0), dl, X86::EDX, cpInH,
7590                              cpInL.getValue(1));
7591     SDValue swapInL, swapInH;
7592     swapInL = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(3),
7593                           DAG.getConstant(0, MVT::i32));
7594     swapInH = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(3),
7595                           DAG.getConstant(1, MVT::i32));
7596     swapInL = DAG.getCopyToReg(cpInH.getValue(0), dl, X86::EBX, swapInL,
7597                                cpInH.getValue(1));
7598     swapInH = DAG.getCopyToReg(swapInL.getValue(0), dl, X86::ECX, swapInH,
7599                                swapInL.getValue(1));
7600     SDValue Ops[] = { swapInH.getValue(0),
7601                       N->getOperand(1),
7602                       swapInH.getValue(1) };
7603     SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
7604     SDValue Result = DAG.getNode(X86ISD::LCMPXCHG8_DAG, dl, Tys, Ops, 3);
7605     SDValue cpOutL = DAG.getCopyFromReg(Result.getValue(0), dl, X86::EAX,
7606                                         MVT::i32, Result.getValue(1));
7607     SDValue cpOutH = DAG.getCopyFromReg(cpOutL.getValue(1), dl, X86::EDX,
7608                                         MVT::i32, cpOutL.getValue(2));
7609     SDValue OpsF[] = { cpOutL.getValue(0), cpOutH.getValue(0)};
7610     Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, OpsF, 2));
7611     Results.push_back(cpOutH.getValue(1));
7612     return;
7613   }
7614   case ISD::ATOMIC_LOAD_ADD:
7615     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMADD64_DAG);
7616     return;
7617   case ISD::ATOMIC_LOAD_AND:
7618     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMAND64_DAG);
7619     return;
7620   case ISD::ATOMIC_LOAD_NAND:
7621     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMNAND64_DAG);
7622     return;
7623   case ISD::ATOMIC_LOAD_OR:
7624     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMOR64_DAG);
7625     return;
7626   case ISD::ATOMIC_LOAD_SUB:
7627     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMSUB64_DAG);
7628     return;
7629   case ISD::ATOMIC_LOAD_XOR:
7630     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMXOR64_DAG);
7631     return;
7632   case ISD::ATOMIC_SWAP:
7633     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMSWAP64_DAG);
7634     return;
7635   }
7636 }
7637
7638 const char *X86TargetLowering::getTargetNodeName(unsigned Opcode) const {
7639   switch (Opcode) {
7640   default: return NULL;
7641   case X86ISD::BSF:                return "X86ISD::BSF";
7642   case X86ISD::BSR:                return "X86ISD::BSR";
7643   case X86ISD::SHLD:               return "X86ISD::SHLD";
7644   case X86ISD::SHRD:               return "X86ISD::SHRD";
7645   case X86ISD::FAND:               return "X86ISD::FAND";
7646   case X86ISD::FOR:                return "X86ISD::FOR";
7647   case X86ISD::FXOR:               return "X86ISD::FXOR";
7648   case X86ISD::FSRL:               return "X86ISD::FSRL";
7649   case X86ISD::FILD:               return "X86ISD::FILD";
7650   case X86ISD::FILD_FLAG:          return "X86ISD::FILD_FLAG";
7651   case X86ISD::FP_TO_INT16_IN_MEM: return "X86ISD::FP_TO_INT16_IN_MEM";
7652   case X86ISD::FP_TO_INT32_IN_MEM: return "X86ISD::FP_TO_INT32_IN_MEM";
7653   case X86ISD::FP_TO_INT64_IN_MEM: return "X86ISD::FP_TO_INT64_IN_MEM";
7654   case X86ISD::FLD:                return "X86ISD::FLD";
7655   case X86ISD::FST:                return "X86ISD::FST";
7656   case X86ISD::CALL:               return "X86ISD::CALL";
7657   case X86ISD::RDTSC_DAG:          return "X86ISD::RDTSC_DAG";
7658   case X86ISD::BT:                 return "X86ISD::BT";
7659   case X86ISD::CMP:                return "X86ISD::CMP";
7660   case X86ISD::COMI:               return "X86ISD::COMI";
7661   case X86ISD::UCOMI:              return "X86ISD::UCOMI";
7662   case X86ISD::SETCC:              return "X86ISD::SETCC";
7663   case X86ISD::SETCC_CARRY:        return "X86ISD::SETCC_CARRY";
7664   case X86ISD::CMOV:               return "X86ISD::CMOV";
7665   case X86ISD::BRCOND:             return "X86ISD::BRCOND";
7666   case X86ISD::RET_FLAG:           return "X86ISD::RET_FLAG";
7667   case X86ISD::REP_STOS:           return "X86ISD::REP_STOS";
7668   case X86ISD::REP_MOVS:           return "X86ISD::REP_MOVS";
7669   case X86ISD::GlobalBaseReg:      return "X86ISD::GlobalBaseReg";
7670   case X86ISD::Wrapper:            return "X86ISD::Wrapper";
7671   case X86ISD::WrapperRIP:         return "X86ISD::WrapperRIP";
7672   case X86ISD::PEXTRB:             return "X86ISD::PEXTRB";
7673   case X86ISD::PEXTRW:             return "X86ISD::PEXTRW";
7674   case X86ISD::INSERTPS:           return "X86ISD::INSERTPS";
7675   case X86ISD::PINSRB:             return "X86ISD::PINSRB";
7676   case X86ISD::PINSRW:             return "X86ISD::PINSRW";
7677   case X86ISD::PSHUFB:             return "X86ISD::PSHUFB";
7678   case X86ISD::FMAX:               return "X86ISD::FMAX";
7679   case X86ISD::FMIN:               return "X86ISD::FMIN";
7680   case X86ISD::FRSQRT:             return "X86ISD::FRSQRT";
7681   case X86ISD::FRCP:               return "X86ISD::FRCP";
7682   case X86ISD::TLSADDR:            return "X86ISD::TLSADDR";
7683   case X86ISD::SegmentBaseAddress: return "X86ISD::SegmentBaseAddress";
7684   case X86ISD::EH_RETURN:          return "X86ISD::EH_RETURN";
7685   case X86ISD::TC_RETURN:          return "X86ISD::TC_RETURN";
7686   case X86ISD::FNSTCW16m:          return "X86ISD::FNSTCW16m";
7687   case X86ISD::LCMPXCHG_DAG:       return "X86ISD::LCMPXCHG_DAG";
7688   case X86ISD::LCMPXCHG8_DAG:      return "X86ISD::LCMPXCHG8_DAG";
7689   case X86ISD::ATOMADD64_DAG:      return "X86ISD::ATOMADD64_DAG";
7690   case X86ISD::ATOMSUB64_DAG:      return "X86ISD::ATOMSUB64_DAG";
7691   case X86ISD::ATOMOR64_DAG:       return "X86ISD::ATOMOR64_DAG";
7692   case X86ISD::ATOMXOR64_DAG:      return "X86ISD::ATOMXOR64_DAG";
7693   case X86ISD::ATOMAND64_DAG:      return "X86ISD::ATOMAND64_DAG";
7694   case X86ISD::ATOMNAND64_DAG:     return "X86ISD::ATOMNAND64_DAG";
7695   case X86ISD::VZEXT_MOVL:         return "X86ISD::VZEXT_MOVL";
7696   case X86ISD::VZEXT_LOAD:         return "X86ISD::VZEXT_LOAD";
7697   case X86ISD::VSHL:               return "X86ISD::VSHL";
7698   case X86ISD::VSRL:               return "X86ISD::VSRL";
7699   case X86ISD::CMPPD:              return "X86ISD::CMPPD";
7700   case X86ISD::CMPPS:              return "X86ISD::CMPPS";
7701   case X86ISD::PCMPEQB:            return "X86ISD::PCMPEQB";
7702   case X86ISD::PCMPEQW:            return "X86ISD::PCMPEQW";
7703   case X86ISD::PCMPEQD:            return "X86ISD::PCMPEQD";
7704   case X86ISD::PCMPEQQ:            return "X86ISD::PCMPEQQ";
7705   case X86ISD::PCMPGTB:            return "X86ISD::PCMPGTB";
7706   case X86ISD::PCMPGTW:            return "X86ISD::PCMPGTW";
7707   case X86ISD::PCMPGTD:            return "X86ISD::PCMPGTD";
7708   case X86ISD::PCMPGTQ:            return "X86ISD::PCMPGTQ";
7709   case X86ISD::ADD:                return "X86ISD::ADD";
7710   case X86ISD::SUB:                return "X86ISD::SUB";
7711   case X86ISD::SMUL:               return "X86ISD::SMUL";
7712   case X86ISD::UMUL:               return "X86ISD::UMUL";
7713   case X86ISD::INC:                return "X86ISD::INC";
7714   case X86ISD::DEC:                return "X86ISD::DEC";
7715   case X86ISD::OR:                 return "X86ISD::OR";
7716   case X86ISD::XOR:                return "X86ISD::XOR";
7717   case X86ISD::AND:                return "X86ISD::AND";
7718   case X86ISD::MUL_IMM:            return "X86ISD::MUL_IMM";
7719   case X86ISD::PTEST:              return "X86ISD::PTEST";
7720   case X86ISD::VASTART_SAVE_XMM_REGS: return "X86ISD::VASTART_SAVE_XMM_REGS";
7721   }
7722 }
7723
7724 // isLegalAddressingMode - Return true if the addressing mode represented
7725 // by AM is legal for this target, for a load/store of the specified type.
7726 bool X86TargetLowering::isLegalAddressingMode(const AddrMode &AM,
7727                                               const Type *Ty) const {
7728   // X86 supports extremely general addressing modes.
7729   CodeModel::Model M = getTargetMachine().getCodeModel();
7730
7731   // X86 allows a sign-extended 32-bit immediate field as a displacement.
7732   if (!X86::isOffsetSuitableForCodeModel(AM.BaseOffs, M, AM.BaseGV != NULL))
7733     return false;
7734
7735   if (AM.BaseGV) {
7736     unsigned GVFlags =
7737       Subtarget->ClassifyGlobalReference(AM.BaseGV, getTargetMachine());
7738
7739     // If a reference to this global requires an extra load, we can't fold it.
7740     if (isGlobalStubReference(GVFlags))
7741       return false;
7742
7743     // If BaseGV requires a register for the PIC base, we cannot also have a
7744     // BaseReg specified.
7745     if (AM.HasBaseReg && isGlobalRelativeToPICBase(GVFlags))
7746       return false;
7747
7748     // If lower 4G is not available, then we must use rip-relative addressing.
7749     if (Subtarget->is64Bit() && (AM.BaseOffs || AM.Scale > 1))
7750       return false;
7751   }
7752
7753   switch (AM.Scale) {
7754   case 0:
7755   case 1:
7756   case 2:
7757   case 4:
7758   case 8:
7759     // These scales always work.
7760     break;
7761   case 3:
7762   case 5:
7763   case 9:
7764     // These scales are formed with basereg+scalereg.  Only accept if there is
7765     // no basereg yet.
7766     if (AM.HasBaseReg)
7767       return false;
7768     break;
7769   default:  // Other stuff never works.
7770     return false;
7771   }
7772
7773   return true;
7774 }
7775
7776
7777 bool X86TargetLowering::isTruncateFree(const Type *Ty1, const Type *Ty2) const {
7778   if (!Ty1->isInteger() || !Ty2->isInteger())
7779     return false;
7780   unsigned NumBits1 = Ty1->getPrimitiveSizeInBits();
7781   unsigned NumBits2 = Ty2->getPrimitiveSizeInBits();
7782   if (NumBits1 <= NumBits2)
7783     return false;
7784   return Subtarget->is64Bit() || NumBits1 < 64;
7785 }
7786
7787 bool X86TargetLowering::isTruncateFree(EVT VT1, EVT VT2) const {
7788   if (!VT1.isInteger() || !VT2.isInteger())
7789     return false;
7790   unsigned NumBits1 = VT1.getSizeInBits();
7791   unsigned NumBits2 = VT2.getSizeInBits();
7792   if (NumBits1 <= NumBits2)
7793     return false;
7794   return Subtarget->is64Bit() || NumBits1 < 64;
7795 }
7796
7797 bool X86TargetLowering::isZExtFree(const Type *Ty1, const Type *Ty2) const {
7798   // x86-64 implicitly zero-extends 32-bit results in 64-bit registers.
7799   return Ty1->isInteger(32) && Ty2->isInteger(64) && Subtarget->is64Bit();
7800 }
7801
7802 bool X86TargetLowering::isZExtFree(EVT VT1, EVT VT2) const {
7803   // x86-64 implicitly zero-extends 32-bit results in 64-bit registers.
7804   return VT1 == MVT::i32 && VT2 == MVT::i64 && Subtarget->is64Bit();
7805 }
7806
7807 bool X86TargetLowering::isNarrowingProfitable(EVT VT1, EVT VT2) const {
7808   // i16 instructions are longer (0x66 prefix) and potentially slower.
7809   return !(VT1 == MVT::i32 && VT2 == MVT::i16);
7810 }
7811
7812 /// isShuffleMaskLegal - Targets can use this to indicate that they only
7813 /// support *some* VECTOR_SHUFFLE operations, those with specific masks.
7814 /// By default, if a target supports the VECTOR_SHUFFLE node, all mask values
7815 /// are assumed to be legal.
7816 bool
7817 X86TargetLowering::isShuffleMaskLegal(const SmallVectorImpl<int> &M,
7818                                       EVT VT) const {
7819   // Only do shuffles on 128-bit vector types for now.
7820   if (VT.getSizeInBits() == 64)
7821     return false;
7822
7823   // FIXME: pshufb, blends, shifts.
7824   return (VT.getVectorNumElements() == 2 ||
7825           ShuffleVectorSDNode::isSplatMask(&M[0], VT) ||
7826           isMOVLMask(M, VT) ||
7827           isSHUFPMask(M, VT) ||
7828           isPSHUFDMask(M, VT) ||
7829           isPSHUFHWMask(M, VT) ||
7830           isPSHUFLWMask(M, VT) ||
7831           isPALIGNRMask(M, VT, Subtarget->hasSSSE3()) ||
7832           isUNPCKLMask(M, VT) ||
7833           isUNPCKHMask(M, VT) ||
7834           isUNPCKL_v_undef_Mask(M, VT) ||
7835           isUNPCKH_v_undef_Mask(M, VT));
7836 }
7837
7838 bool
7839 X86TargetLowering::isVectorClearMaskLegal(const SmallVectorImpl<int> &Mask,
7840                                           EVT VT) const {
7841   unsigned NumElts = VT.getVectorNumElements();
7842   // FIXME: This collection of masks seems suspect.
7843   if (NumElts == 2)
7844     return true;
7845   if (NumElts == 4 && VT.getSizeInBits() == 128) {
7846     return (isMOVLMask(Mask, VT)  ||
7847             isCommutedMOVLMask(Mask, VT, true) ||
7848             isSHUFPMask(Mask, VT) ||
7849             isCommutedSHUFPMask(Mask, VT));
7850   }
7851   return false;
7852 }
7853
7854 //===----------------------------------------------------------------------===//
7855 //                           X86 Scheduler Hooks
7856 //===----------------------------------------------------------------------===//
7857
7858 // private utility function
7859 MachineBasicBlock *
7860 X86TargetLowering::EmitAtomicBitwiseWithCustomInserter(MachineInstr *bInstr,
7861                                                        MachineBasicBlock *MBB,
7862                                                        unsigned regOpc,
7863                                                        unsigned immOpc,
7864                                                        unsigned LoadOpc,
7865                                                        unsigned CXchgOpc,
7866                                                        unsigned copyOpc,
7867                                                        unsigned notOpc,
7868                                                        unsigned EAXreg,
7869                                                        TargetRegisterClass *RC,
7870                                                        bool invSrc) const {
7871   // For the atomic bitwise operator, we generate
7872   //   thisMBB:
7873   //   newMBB:
7874   //     ld  t1 = [bitinstr.addr]
7875   //     op  t2 = t1, [bitinstr.val]
7876   //     mov EAX = t1
7877   //     lcs dest = [bitinstr.addr], t2  [EAX is implicit]
7878   //     bz  newMBB
7879   //     fallthrough -->nextMBB
7880   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
7881   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
7882   MachineFunction::iterator MBBIter = MBB;
7883   ++MBBIter;
7884
7885   /// First build the CFG
7886   MachineFunction *F = MBB->getParent();
7887   MachineBasicBlock *thisMBB = MBB;
7888   MachineBasicBlock *newMBB = F->CreateMachineBasicBlock(LLVM_BB);
7889   MachineBasicBlock *nextMBB = F->CreateMachineBasicBlock(LLVM_BB);
7890   F->insert(MBBIter, newMBB);
7891   F->insert(MBBIter, nextMBB);
7892
7893   // Move all successors to thisMBB to nextMBB
7894   nextMBB->transferSuccessors(thisMBB);
7895
7896   // Update thisMBB to fall through to newMBB
7897   thisMBB->addSuccessor(newMBB);
7898
7899   // newMBB jumps to itself and fall through to nextMBB
7900   newMBB->addSuccessor(nextMBB);
7901   newMBB->addSuccessor(newMBB);
7902
7903   // Insert instructions into newMBB based on incoming instruction
7904   assert(bInstr->getNumOperands() < X86AddrNumOperands + 4 &&
7905          "unexpected number of operands");
7906   DebugLoc dl = bInstr->getDebugLoc();
7907   MachineOperand& destOper = bInstr->getOperand(0);
7908   MachineOperand* argOpers[2 + X86AddrNumOperands];
7909   int numArgs = bInstr->getNumOperands() - 1;
7910   for (int i=0; i < numArgs; ++i)
7911     argOpers[i] = &bInstr->getOperand(i+1);
7912
7913   // x86 address has 4 operands: base, index, scale, and displacement
7914   int lastAddrIndx = X86AddrNumOperands - 1; // [0,3]
7915   int valArgIndx = lastAddrIndx + 1;
7916
7917   unsigned t1 = F->getRegInfo().createVirtualRegister(RC);
7918   MachineInstrBuilder MIB = BuildMI(newMBB, dl, TII->get(LoadOpc), t1);
7919   for (int i=0; i <= lastAddrIndx; ++i)
7920     (*MIB).addOperand(*argOpers[i]);
7921
7922   unsigned tt = F->getRegInfo().createVirtualRegister(RC);
7923   if (invSrc) {
7924     MIB = BuildMI(newMBB, dl, TII->get(notOpc), tt).addReg(t1);
7925   }
7926   else
7927     tt = t1;
7928
7929   unsigned t2 = F->getRegInfo().createVirtualRegister(RC);
7930   assert((argOpers[valArgIndx]->isReg() ||
7931           argOpers[valArgIndx]->isImm()) &&
7932          "invalid operand");
7933   if (argOpers[valArgIndx]->isReg())
7934     MIB = BuildMI(newMBB, dl, TII->get(regOpc), t2);
7935   else
7936     MIB = BuildMI(newMBB, dl, TII->get(immOpc), t2);
7937   MIB.addReg(tt);
7938   (*MIB).addOperand(*argOpers[valArgIndx]);
7939
7940   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), EAXreg);
7941   MIB.addReg(t1);
7942
7943   MIB = BuildMI(newMBB, dl, TII->get(CXchgOpc));
7944   for (int i=0; i <= lastAddrIndx; ++i)
7945     (*MIB).addOperand(*argOpers[i]);
7946   MIB.addReg(t2);
7947   assert(bInstr->hasOneMemOperand() && "Unexpected number of memoperand");
7948   (*MIB).setMemRefs(bInstr->memoperands_begin(),
7949                     bInstr->memoperands_end());
7950
7951   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), destOper.getReg());
7952   MIB.addReg(EAXreg);
7953
7954   // insert branch
7955   BuildMI(newMBB, dl, TII->get(X86::JNE)).addMBB(newMBB);
7956
7957   F->DeleteMachineInstr(bInstr);   // The pseudo instruction is gone now.
7958   return nextMBB;
7959 }
7960
7961 // private utility function:  64 bit atomics on 32 bit host.
7962 MachineBasicBlock *
7963 X86TargetLowering::EmitAtomicBit6432WithCustomInserter(MachineInstr *bInstr,
7964                                                        MachineBasicBlock *MBB,
7965                                                        unsigned regOpcL,
7966                                                        unsigned regOpcH,
7967                                                        unsigned immOpcL,
7968                                                        unsigned immOpcH,
7969                                                        bool invSrc) const {
7970   // For the atomic bitwise operator, we generate
7971   //   thisMBB (instructions are in pairs, except cmpxchg8b)
7972   //     ld t1,t2 = [bitinstr.addr]
7973   //   newMBB:
7974   //     out1, out2 = phi (thisMBB, t1/t2) (newMBB, t3/t4)
7975   //     op  t5, t6 <- out1, out2, [bitinstr.val]
7976   //      (for SWAP, substitute:  mov t5, t6 <- [bitinstr.val])
7977   //     mov ECX, EBX <- t5, t6
7978   //     mov EAX, EDX <- t1, t2
7979   //     cmpxchg8b [bitinstr.addr]  [EAX, EDX, EBX, ECX implicit]
7980   //     mov t3, t4 <- EAX, EDX
7981   //     bz  newMBB
7982   //     result in out1, out2
7983   //     fallthrough -->nextMBB
7984
7985   const TargetRegisterClass *RC = X86::GR32RegisterClass;
7986   const unsigned LoadOpc = X86::MOV32rm;
7987   const unsigned copyOpc = X86::MOV32rr;
7988   const unsigned NotOpc = X86::NOT32r;
7989   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
7990   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
7991   MachineFunction::iterator MBBIter = MBB;
7992   ++MBBIter;
7993
7994   /// First build the CFG
7995   MachineFunction *F = MBB->getParent();
7996   MachineBasicBlock *thisMBB = MBB;
7997   MachineBasicBlock *newMBB = F->CreateMachineBasicBlock(LLVM_BB);
7998   MachineBasicBlock *nextMBB = F->CreateMachineBasicBlock(LLVM_BB);
7999   F->insert(MBBIter, newMBB);
8000   F->insert(MBBIter, nextMBB);
8001
8002   // Move all successors to thisMBB to nextMBB
8003   nextMBB->transferSuccessors(thisMBB);
8004
8005   // Update thisMBB to fall through to newMBB
8006   thisMBB->addSuccessor(newMBB);
8007
8008   // newMBB jumps to itself and fall through to nextMBB
8009   newMBB->addSuccessor(nextMBB);
8010   newMBB->addSuccessor(newMBB);
8011
8012   DebugLoc dl = bInstr->getDebugLoc();
8013   // Insert instructions into newMBB based on incoming instruction
8014   // There are 8 "real" operands plus 9 implicit def/uses, ignored here.
8015   assert(bInstr->getNumOperands() < X86AddrNumOperands + 14 &&
8016          "unexpected number of operands");
8017   MachineOperand& dest1Oper = bInstr->getOperand(0);
8018   MachineOperand& dest2Oper = bInstr->getOperand(1);
8019   MachineOperand* argOpers[2 + X86AddrNumOperands];
8020   for (int i=0; i < 2 + X86AddrNumOperands; ++i)
8021     argOpers[i] = &bInstr->getOperand(i+2);
8022
8023   // x86 address has 5 operands: base, index, scale, displacement, and segment.
8024   int lastAddrIndx = X86AddrNumOperands - 1; // [0,3]
8025
8026   unsigned t1 = F->getRegInfo().createVirtualRegister(RC);
8027   MachineInstrBuilder MIB = BuildMI(thisMBB, dl, TII->get(LoadOpc), t1);
8028   for (int i=0; i <= lastAddrIndx; ++i)
8029     (*MIB).addOperand(*argOpers[i]);
8030   unsigned t2 = F->getRegInfo().createVirtualRegister(RC);
8031   MIB = BuildMI(thisMBB, dl, TII->get(LoadOpc), t2);
8032   // add 4 to displacement.
8033   for (int i=0; i <= lastAddrIndx-2; ++i)
8034     (*MIB).addOperand(*argOpers[i]);
8035   MachineOperand newOp3 = *(argOpers[3]);
8036   if (newOp3.isImm())
8037     newOp3.setImm(newOp3.getImm()+4);
8038   else
8039     newOp3.setOffset(newOp3.getOffset()+4);
8040   (*MIB).addOperand(newOp3);
8041   (*MIB).addOperand(*argOpers[lastAddrIndx]);
8042
8043   // t3/4 are defined later, at the bottom of the loop
8044   unsigned t3 = F->getRegInfo().createVirtualRegister(RC);
8045   unsigned t4 = F->getRegInfo().createVirtualRegister(RC);
8046   BuildMI(newMBB, dl, TII->get(X86::PHI), dest1Oper.getReg())
8047     .addReg(t1).addMBB(thisMBB).addReg(t3).addMBB(newMBB);
8048   BuildMI(newMBB, dl, TII->get(X86::PHI), dest2Oper.getReg())
8049     .addReg(t2).addMBB(thisMBB).addReg(t4).addMBB(newMBB);
8050
8051   // The subsequent operations should be using the destination registers of
8052   //the PHI instructions.
8053   if (invSrc) {
8054     t1 = F->getRegInfo().createVirtualRegister(RC);
8055     t2 = F->getRegInfo().createVirtualRegister(RC);
8056     MIB = BuildMI(newMBB, dl, TII->get(NotOpc), t1).addReg(dest1Oper.getReg());
8057     MIB = BuildMI(newMBB, dl, TII->get(NotOpc), t2).addReg(dest2Oper.getReg());
8058   } else {
8059     t1 = dest1Oper.getReg();
8060     t2 = dest2Oper.getReg();
8061   }
8062
8063   int valArgIndx = lastAddrIndx + 1;
8064   assert((argOpers[valArgIndx]->isReg() ||
8065           argOpers[valArgIndx]->isImm()) &&
8066          "invalid operand");
8067   unsigned t5 = F->getRegInfo().createVirtualRegister(RC);
8068   unsigned t6 = F->getRegInfo().createVirtualRegister(RC);
8069   if (argOpers[valArgIndx]->isReg())
8070     MIB = BuildMI(newMBB, dl, TII->get(regOpcL), t5);
8071   else
8072     MIB = BuildMI(newMBB, dl, TII->get(immOpcL), t5);
8073   if (regOpcL != X86::MOV32rr)
8074     MIB.addReg(t1);
8075   (*MIB).addOperand(*argOpers[valArgIndx]);
8076   assert(argOpers[valArgIndx + 1]->isReg() ==
8077          argOpers[valArgIndx]->isReg());
8078   assert(argOpers[valArgIndx + 1]->isImm() ==
8079          argOpers[valArgIndx]->isImm());
8080   if (argOpers[valArgIndx + 1]->isReg())
8081     MIB = BuildMI(newMBB, dl, TII->get(regOpcH), t6);
8082   else
8083     MIB = BuildMI(newMBB, dl, TII->get(immOpcH), t6);
8084   if (regOpcH != X86::MOV32rr)
8085     MIB.addReg(t2);
8086   (*MIB).addOperand(*argOpers[valArgIndx + 1]);
8087
8088   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), X86::EAX);
8089   MIB.addReg(t1);
8090   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), X86::EDX);
8091   MIB.addReg(t2);
8092
8093   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), X86::EBX);
8094   MIB.addReg(t5);
8095   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), X86::ECX);
8096   MIB.addReg(t6);
8097
8098   MIB = BuildMI(newMBB, dl, TII->get(X86::LCMPXCHG8B));
8099   for (int i=0; i <= lastAddrIndx; ++i)
8100     (*MIB).addOperand(*argOpers[i]);
8101
8102   assert(bInstr->hasOneMemOperand() && "Unexpected number of memoperand");
8103   (*MIB).setMemRefs(bInstr->memoperands_begin(),
8104                     bInstr->memoperands_end());
8105
8106   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), t3);
8107   MIB.addReg(X86::EAX);
8108   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), t4);
8109   MIB.addReg(X86::EDX);
8110
8111   // insert branch
8112   BuildMI(newMBB, dl, TII->get(X86::JNE)).addMBB(newMBB);
8113
8114   F->DeleteMachineInstr(bInstr);   // The pseudo instruction is gone now.
8115   return nextMBB;
8116 }
8117
8118 // private utility function
8119 MachineBasicBlock *
8120 X86TargetLowering::EmitAtomicMinMaxWithCustomInserter(MachineInstr *mInstr,
8121                                                       MachineBasicBlock *MBB,
8122                                                       unsigned cmovOpc) const {
8123   // For the atomic min/max operator, we generate
8124   //   thisMBB:
8125   //   newMBB:
8126   //     ld t1 = [min/max.addr]
8127   //     mov t2 = [min/max.val]
8128   //     cmp  t1, t2
8129   //     cmov[cond] t2 = t1
8130   //     mov EAX = t1
8131   //     lcs dest = [bitinstr.addr], t2  [EAX is implicit]
8132   //     bz   newMBB
8133   //     fallthrough -->nextMBB
8134   //
8135   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
8136   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
8137   MachineFunction::iterator MBBIter = MBB;
8138   ++MBBIter;
8139
8140   /// First build the CFG
8141   MachineFunction *F = MBB->getParent();
8142   MachineBasicBlock *thisMBB = MBB;
8143   MachineBasicBlock *newMBB = F->CreateMachineBasicBlock(LLVM_BB);
8144   MachineBasicBlock *nextMBB = F->CreateMachineBasicBlock(LLVM_BB);
8145   F->insert(MBBIter, newMBB);
8146   F->insert(MBBIter, nextMBB);
8147
8148   // Move all successors of thisMBB to nextMBB
8149   nextMBB->transferSuccessors(thisMBB);
8150
8151   // Update thisMBB to fall through to newMBB
8152   thisMBB->addSuccessor(newMBB);
8153
8154   // newMBB jumps to newMBB and fall through to nextMBB
8155   newMBB->addSuccessor(nextMBB);
8156   newMBB->addSuccessor(newMBB);
8157
8158   DebugLoc dl = mInstr->getDebugLoc();
8159   // Insert instructions into newMBB based on incoming instruction
8160   assert(mInstr->getNumOperands() < X86AddrNumOperands + 4 &&
8161          "unexpected number of operands");
8162   MachineOperand& destOper = mInstr->getOperand(0);
8163   MachineOperand* argOpers[2 + X86AddrNumOperands];
8164   int numArgs = mInstr->getNumOperands() - 1;
8165   for (int i=0; i < numArgs; ++i)
8166     argOpers[i] = &mInstr->getOperand(i+1);
8167
8168   // x86 address has 4 operands: base, index, scale, and displacement
8169   int lastAddrIndx = X86AddrNumOperands - 1; // [0,3]
8170   int valArgIndx = lastAddrIndx + 1;
8171
8172   unsigned t1 = F->getRegInfo().createVirtualRegister(X86::GR32RegisterClass);
8173   MachineInstrBuilder MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rm), t1);
8174   for (int i=0; i <= lastAddrIndx; ++i)
8175     (*MIB).addOperand(*argOpers[i]);
8176
8177   // We only support register and immediate values
8178   assert((argOpers[valArgIndx]->isReg() ||
8179           argOpers[valArgIndx]->isImm()) &&
8180          "invalid operand");
8181
8182   unsigned t2 = F->getRegInfo().createVirtualRegister(X86::GR32RegisterClass);
8183   if (argOpers[valArgIndx]->isReg())
8184     MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rr), t2);
8185   else
8186     MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rr), t2);
8187   (*MIB).addOperand(*argOpers[valArgIndx]);
8188
8189   MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rr), X86::EAX);
8190   MIB.addReg(t1);
8191
8192   MIB = BuildMI(newMBB, dl, TII->get(X86::CMP32rr));
8193   MIB.addReg(t1);
8194   MIB.addReg(t2);
8195
8196   // Generate movc
8197   unsigned t3 = F->getRegInfo().createVirtualRegister(X86::GR32RegisterClass);
8198   MIB = BuildMI(newMBB, dl, TII->get(cmovOpc),t3);
8199   MIB.addReg(t2);
8200   MIB.addReg(t1);
8201
8202   // Cmp and exchange if none has modified the memory location
8203   MIB = BuildMI(newMBB, dl, TII->get(X86::LCMPXCHG32));
8204   for (int i=0; i <= lastAddrIndx; ++i)
8205     (*MIB).addOperand(*argOpers[i]);
8206   MIB.addReg(t3);
8207   assert(mInstr->hasOneMemOperand() && "Unexpected number of memoperand");
8208   (*MIB).setMemRefs(mInstr->memoperands_begin(),
8209                     mInstr->memoperands_end());
8210
8211   MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rr), destOper.getReg());
8212   MIB.addReg(X86::EAX);
8213
8214   // insert branch
8215   BuildMI(newMBB, dl, TII->get(X86::JNE)).addMBB(newMBB);
8216
8217   F->DeleteMachineInstr(mInstr);   // The pseudo instruction is gone now.
8218   return nextMBB;
8219 }
8220
8221 // FIXME: When we get size specific XMM0 registers, i.e. XMM0_V16I8
8222 // all of this code can be replaced with that in the .td file.
8223 MachineBasicBlock *
8224 X86TargetLowering::EmitPCMP(MachineInstr *MI, MachineBasicBlock *BB,
8225                             unsigned numArgs, bool memArg) const {
8226
8227   MachineFunction *F = BB->getParent();
8228   DebugLoc dl = MI->getDebugLoc();
8229   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
8230
8231   unsigned Opc;
8232   if (memArg)
8233     Opc = numArgs == 3 ? X86::PCMPISTRM128rm : X86::PCMPESTRM128rm;
8234   else
8235     Opc = numArgs == 3 ? X86::PCMPISTRM128rr : X86::PCMPESTRM128rr;
8236
8237   MachineInstrBuilder MIB = BuildMI(BB, dl, TII->get(Opc));
8238
8239   for (unsigned i = 0; i < numArgs; ++i) {
8240     MachineOperand &Op = MI->getOperand(i+1);
8241
8242     if (!(Op.isReg() && Op.isImplicit()))
8243       MIB.addOperand(Op);
8244   }
8245
8246   BuildMI(BB, dl, TII->get(X86::MOVAPSrr), MI->getOperand(0).getReg())
8247     .addReg(X86::XMM0);
8248
8249   F->DeleteMachineInstr(MI);
8250
8251   return BB;
8252 }
8253
8254 MachineBasicBlock *
8255 X86TargetLowering::EmitVAStartSaveXMMRegsWithCustomInserter(
8256                                                  MachineInstr *MI,
8257                                                  MachineBasicBlock *MBB) const {
8258   // Emit code to save XMM registers to the stack. The ABI says that the
8259   // number of registers to save is given in %al, so it's theoretically
8260   // possible to do an indirect jump trick to avoid saving all of them,
8261   // however this code takes a simpler approach and just executes all
8262   // of the stores if %al is non-zero. It's less code, and it's probably
8263   // easier on the hardware branch predictor, and stores aren't all that
8264   // expensive anyway.
8265
8266   // Create the new basic blocks. One block contains all the XMM stores,
8267   // and one block is the final destination regardless of whether any
8268   // stores were performed.
8269   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
8270   MachineFunction *F = MBB->getParent();
8271   MachineFunction::iterator MBBIter = MBB;
8272   ++MBBIter;
8273   MachineBasicBlock *XMMSaveMBB = F->CreateMachineBasicBlock(LLVM_BB);
8274   MachineBasicBlock *EndMBB = F->CreateMachineBasicBlock(LLVM_BB);
8275   F->insert(MBBIter, XMMSaveMBB);
8276   F->insert(MBBIter, EndMBB);
8277
8278   // Set up the CFG.
8279   // Move any original successors of MBB to the end block.
8280   EndMBB->transferSuccessors(MBB);
8281   // The original block will now fall through to the XMM save block.
8282   MBB->addSuccessor(XMMSaveMBB);
8283   // The XMMSaveMBB will fall through to the end block.
8284   XMMSaveMBB->addSuccessor(EndMBB);
8285
8286   // Now add the instructions.
8287   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
8288   DebugLoc DL = MI->getDebugLoc();
8289
8290   unsigned CountReg = MI->getOperand(0).getReg();
8291   int64_t RegSaveFrameIndex = MI->getOperand(1).getImm();
8292   int64_t VarArgsFPOffset = MI->getOperand(2).getImm();
8293
8294   if (!Subtarget->isTargetWin64()) {
8295     // If %al is 0, branch around the XMM save block.
8296     BuildMI(MBB, DL, TII->get(X86::TEST8rr)).addReg(CountReg).addReg(CountReg);
8297     BuildMI(MBB, DL, TII->get(X86::JE)).addMBB(EndMBB);
8298     MBB->addSuccessor(EndMBB);
8299   }
8300
8301   // In the XMM save block, save all the XMM argument registers.
8302   for (int i = 3, e = MI->getNumOperands(); i != e; ++i) {
8303     int64_t Offset = (i - 3) * 16 + VarArgsFPOffset;
8304     MachineMemOperand *MMO =
8305       F->getMachineMemOperand(
8306         PseudoSourceValue::getFixedStack(RegSaveFrameIndex),
8307         MachineMemOperand::MOStore, Offset,
8308         /*Size=*/16, /*Align=*/16);
8309     BuildMI(XMMSaveMBB, DL, TII->get(X86::MOVAPSmr))
8310       .addFrameIndex(RegSaveFrameIndex)
8311       .addImm(/*Scale=*/1)
8312       .addReg(/*IndexReg=*/0)
8313       .addImm(/*Disp=*/Offset)
8314       .addReg(/*Segment=*/0)
8315       .addReg(MI->getOperand(i).getReg())
8316       .addMemOperand(MMO);
8317   }
8318
8319   F->DeleteMachineInstr(MI);   // The pseudo instruction is gone now.
8320
8321   return EndMBB;
8322 }
8323
8324 MachineBasicBlock *
8325 X86TargetLowering::EmitLoweredSelect(MachineInstr *MI,
8326                                      MachineBasicBlock *BB,
8327                    DenseMap<MachineBasicBlock*, MachineBasicBlock*> *EM) const {
8328   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
8329   DebugLoc DL = MI->getDebugLoc();
8330
8331   // To "insert" a SELECT_CC instruction, we actually have to insert the
8332   // diamond control-flow pattern.  The incoming instruction knows the
8333   // destination vreg to set, the condition code register to branch on, the
8334   // true/false values to select between, and a branch opcode to use.
8335   const BasicBlock *LLVM_BB = BB->getBasicBlock();
8336   MachineFunction::iterator It = BB;
8337   ++It;
8338
8339   //  thisMBB:
8340   //  ...
8341   //   TrueVal = ...
8342   //   cmpTY ccX, r1, r2
8343   //   bCC copy1MBB
8344   //   fallthrough --> copy0MBB
8345   MachineBasicBlock *thisMBB = BB;
8346   MachineFunction *F = BB->getParent();
8347   MachineBasicBlock *copy0MBB = F->CreateMachineBasicBlock(LLVM_BB);
8348   MachineBasicBlock *sinkMBB = F->CreateMachineBasicBlock(LLVM_BB);
8349   unsigned Opc =
8350     X86::GetCondBranchFromCond((X86::CondCode)MI->getOperand(3).getImm());
8351   BuildMI(BB, DL, TII->get(Opc)).addMBB(sinkMBB);
8352   F->insert(It, copy0MBB);
8353   F->insert(It, sinkMBB);
8354   // Update machine-CFG edges by first adding all successors of the current
8355   // block to the new block which will contain the Phi node for the select.
8356   // Also inform sdisel of the edge changes.
8357   for (MachineBasicBlock::succ_iterator I = BB->succ_begin(),
8358          E = BB->succ_end(); I != E; ++I) {
8359     EM->insert(std::make_pair(*I, sinkMBB));
8360     sinkMBB->addSuccessor(*I);
8361   }
8362   // Next, remove all successors of the current block, and add the true
8363   // and fallthrough blocks as its successors.
8364   while (!BB->succ_empty())
8365     BB->removeSuccessor(BB->succ_begin());
8366   // Add the true and fallthrough blocks as its successors.
8367   BB->addSuccessor(copy0MBB);
8368   BB->addSuccessor(sinkMBB);
8369
8370   //  copy0MBB:
8371   //   %FalseValue = ...
8372   //   # fallthrough to sinkMBB
8373   BB = copy0MBB;
8374
8375   // Update machine-CFG edges
8376   BB->addSuccessor(sinkMBB);
8377
8378   //  sinkMBB:
8379   //   %Result = phi [ %FalseValue, copy0MBB ], [ %TrueValue, thisMBB ]
8380   //  ...
8381   BB = sinkMBB;
8382   BuildMI(BB, DL, TII->get(X86::PHI), MI->getOperand(0).getReg())
8383     .addReg(MI->getOperand(1).getReg()).addMBB(copy0MBB)
8384     .addReg(MI->getOperand(2).getReg()).addMBB(thisMBB);
8385
8386   F->DeleteMachineInstr(MI);   // The pseudo instruction is gone now.
8387   return BB;
8388 }
8389
8390
8391 MachineBasicBlock *
8392 X86TargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
8393                                                MachineBasicBlock *BB,
8394                    DenseMap<MachineBasicBlock*, MachineBasicBlock*> *EM) const {
8395   switch (MI->getOpcode()) {
8396   default: assert(false && "Unexpected instr type to insert");
8397   case X86::CMOV_GR8:
8398   case X86::CMOV_V1I64:
8399   case X86::CMOV_FR32:
8400   case X86::CMOV_FR64:
8401   case X86::CMOV_V4F32:
8402   case X86::CMOV_V2F64:
8403   case X86::CMOV_V2I64:
8404     return EmitLoweredSelect(MI, BB, EM);
8405
8406   case X86::FP32_TO_INT16_IN_MEM:
8407   case X86::FP32_TO_INT32_IN_MEM:
8408   case X86::FP32_TO_INT64_IN_MEM:
8409   case X86::FP64_TO_INT16_IN_MEM:
8410   case X86::FP64_TO_INT32_IN_MEM:
8411   case X86::FP64_TO_INT64_IN_MEM:
8412   case X86::FP80_TO_INT16_IN_MEM:
8413   case X86::FP80_TO_INT32_IN_MEM:
8414   case X86::FP80_TO_INT64_IN_MEM: {
8415     const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
8416     DebugLoc DL = MI->getDebugLoc();
8417
8418     // Change the floating point control register to use "round towards zero"
8419     // mode when truncating to an integer value.
8420     MachineFunction *F = BB->getParent();
8421     int CWFrameIdx = F->getFrameInfo()->CreateStackObject(2, 2, false);
8422     addFrameReference(BuildMI(BB, DL, TII->get(X86::FNSTCW16m)), CWFrameIdx);
8423
8424     // Load the old value of the high byte of the control word...
8425     unsigned OldCW =
8426       F->getRegInfo().createVirtualRegister(X86::GR16RegisterClass);
8427     addFrameReference(BuildMI(BB, DL, TII->get(X86::MOV16rm), OldCW),
8428                       CWFrameIdx);
8429
8430     // Set the high part to be round to zero...
8431     addFrameReference(BuildMI(BB, DL, TII->get(X86::MOV16mi)), CWFrameIdx)
8432       .addImm(0xC7F);
8433
8434     // Reload the modified control word now...
8435     addFrameReference(BuildMI(BB, DL, TII->get(X86::FLDCW16m)), CWFrameIdx);
8436
8437     // Restore the memory image of control word to original value
8438     addFrameReference(BuildMI(BB, DL, TII->get(X86::MOV16mr)), CWFrameIdx)
8439       .addReg(OldCW);
8440
8441     // Get the X86 opcode to use.
8442     unsigned Opc;
8443     switch (MI->getOpcode()) {
8444     default: llvm_unreachable("illegal opcode!");
8445     case X86::FP32_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m32; break;
8446     case X86::FP32_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m32; break;
8447     case X86::FP32_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m32; break;
8448     case X86::FP64_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m64; break;
8449     case X86::FP64_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m64; break;
8450     case X86::FP64_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m64; break;
8451     case X86::FP80_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m80; break;
8452     case X86::FP80_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m80; break;
8453     case X86::FP80_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m80; break;
8454     }
8455
8456     X86AddressMode AM;
8457     MachineOperand &Op = MI->getOperand(0);
8458     if (Op.isReg()) {
8459       AM.BaseType = X86AddressMode::RegBase;
8460       AM.Base.Reg = Op.getReg();
8461     } else {
8462       AM.BaseType = X86AddressMode::FrameIndexBase;
8463       AM.Base.FrameIndex = Op.getIndex();
8464     }
8465     Op = MI->getOperand(1);
8466     if (Op.isImm())
8467       AM.Scale = Op.getImm();
8468     Op = MI->getOperand(2);
8469     if (Op.isImm())
8470       AM.IndexReg = Op.getImm();
8471     Op = MI->getOperand(3);
8472     if (Op.isGlobal()) {
8473       AM.GV = Op.getGlobal();
8474     } else {
8475       AM.Disp = Op.getImm();
8476     }
8477     addFullAddress(BuildMI(BB, DL, TII->get(Opc)), AM)
8478                       .addReg(MI->getOperand(X86AddrNumOperands).getReg());
8479
8480     // Reload the original control word now.
8481     addFrameReference(BuildMI(BB, DL, TII->get(X86::FLDCW16m)), CWFrameIdx);
8482
8483     F->DeleteMachineInstr(MI);   // The pseudo instruction is gone now.
8484     return BB;
8485   }
8486     // String/text processing lowering.
8487   case X86::PCMPISTRM128REG:
8488     return EmitPCMP(MI, BB, 3, false /* in-mem */);
8489   case X86::PCMPISTRM128MEM:
8490     return EmitPCMP(MI, BB, 3, true /* in-mem */);
8491   case X86::PCMPESTRM128REG:
8492     return EmitPCMP(MI, BB, 5, false /* in mem */);
8493   case X86::PCMPESTRM128MEM:
8494     return EmitPCMP(MI, BB, 5, true /* in mem */);
8495
8496     // Atomic Lowering.
8497   case X86::ATOMAND32:
8498     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND32rr,
8499                                                X86::AND32ri, X86::MOV32rm,
8500                                                X86::LCMPXCHG32, X86::MOV32rr,
8501                                                X86::NOT32r, X86::EAX,
8502                                                X86::GR32RegisterClass);
8503   case X86::ATOMOR32:
8504     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR32rr,
8505                                                X86::OR32ri, X86::MOV32rm,
8506                                                X86::LCMPXCHG32, X86::MOV32rr,
8507                                                X86::NOT32r, X86::EAX,
8508                                                X86::GR32RegisterClass);
8509   case X86::ATOMXOR32:
8510     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR32rr,
8511                                                X86::XOR32ri, X86::MOV32rm,
8512                                                X86::LCMPXCHG32, X86::MOV32rr,
8513                                                X86::NOT32r, X86::EAX,
8514                                                X86::GR32RegisterClass);
8515   case X86::ATOMNAND32:
8516     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND32rr,
8517                                                X86::AND32ri, X86::MOV32rm,
8518                                                X86::LCMPXCHG32, X86::MOV32rr,
8519                                                X86::NOT32r, X86::EAX,
8520                                                X86::GR32RegisterClass, true);
8521   case X86::ATOMMIN32:
8522     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVL32rr);
8523   case X86::ATOMMAX32:
8524     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVG32rr);
8525   case X86::ATOMUMIN32:
8526     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVB32rr);
8527   case X86::ATOMUMAX32:
8528     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVA32rr);
8529
8530   case X86::ATOMAND16:
8531     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND16rr,
8532                                                X86::AND16ri, X86::MOV16rm,
8533                                                X86::LCMPXCHG16, X86::MOV16rr,
8534                                                X86::NOT16r, X86::AX,
8535                                                X86::GR16RegisterClass);
8536   case X86::ATOMOR16:
8537     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR16rr,
8538                                                X86::OR16ri, X86::MOV16rm,
8539                                                X86::LCMPXCHG16, X86::MOV16rr,
8540                                                X86::NOT16r, X86::AX,
8541                                                X86::GR16RegisterClass);
8542   case X86::ATOMXOR16:
8543     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR16rr,
8544                                                X86::XOR16ri, X86::MOV16rm,
8545                                                X86::LCMPXCHG16, X86::MOV16rr,
8546                                                X86::NOT16r, X86::AX,
8547                                                X86::GR16RegisterClass);
8548   case X86::ATOMNAND16:
8549     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND16rr,
8550                                                X86::AND16ri, X86::MOV16rm,
8551                                                X86::LCMPXCHG16, X86::MOV16rr,
8552                                                X86::NOT16r, X86::AX,
8553                                                X86::GR16RegisterClass, true);
8554   case X86::ATOMMIN16:
8555     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVL16rr);
8556   case X86::ATOMMAX16:
8557     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVG16rr);
8558   case X86::ATOMUMIN16:
8559     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVB16rr);
8560   case X86::ATOMUMAX16:
8561     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVA16rr);
8562
8563   case X86::ATOMAND8:
8564     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND8rr,
8565                                                X86::AND8ri, X86::MOV8rm,
8566                                                X86::LCMPXCHG8, X86::MOV8rr,
8567                                                X86::NOT8r, X86::AL,
8568                                                X86::GR8RegisterClass);
8569   case X86::ATOMOR8:
8570     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR8rr,
8571                                                X86::OR8ri, X86::MOV8rm,
8572                                                X86::LCMPXCHG8, X86::MOV8rr,
8573                                                X86::NOT8r, X86::AL,
8574                                                X86::GR8RegisterClass);
8575   case X86::ATOMXOR8:
8576     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR8rr,
8577                                                X86::XOR8ri, X86::MOV8rm,
8578                                                X86::LCMPXCHG8, X86::MOV8rr,
8579                                                X86::NOT8r, X86::AL,
8580                                                X86::GR8RegisterClass);
8581   case X86::ATOMNAND8:
8582     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND8rr,
8583                                                X86::AND8ri, X86::MOV8rm,
8584                                                X86::LCMPXCHG8, X86::MOV8rr,
8585                                                X86::NOT8r, X86::AL,
8586                                                X86::GR8RegisterClass, true);
8587   // FIXME: There are no CMOV8 instructions; MIN/MAX need some other way.
8588   // This group is for 64-bit host.
8589   case X86::ATOMAND64:
8590     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND64rr,
8591                                                X86::AND64ri32, X86::MOV64rm,
8592                                                X86::LCMPXCHG64, X86::MOV64rr,
8593                                                X86::NOT64r, X86::RAX,
8594                                                X86::GR64RegisterClass);
8595   case X86::ATOMOR64:
8596     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR64rr,
8597                                                X86::OR64ri32, X86::MOV64rm,
8598                                                X86::LCMPXCHG64, X86::MOV64rr,
8599                                                X86::NOT64r, X86::RAX,
8600                                                X86::GR64RegisterClass);
8601   case X86::ATOMXOR64:
8602     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR64rr,
8603                                                X86::XOR64ri32, X86::MOV64rm,
8604                                                X86::LCMPXCHG64, X86::MOV64rr,
8605                                                X86::NOT64r, X86::RAX,
8606                                                X86::GR64RegisterClass);
8607   case X86::ATOMNAND64:
8608     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND64rr,
8609                                                X86::AND64ri32, X86::MOV64rm,
8610                                                X86::LCMPXCHG64, X86::MOV64rr,
8611                                                X86::NOT64r, X86::RAX,
8612                                                X86::GR64RegisterClass, true);
8613   case X86::ATOMMIN64:
8614     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVL64rr);
8615   case X86::ATOMMAX64:
8616     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVG64rr);
8617   case X86::ATOMUMIN64:
8618     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVB64rr);
8619   case X86::ATOMUMAX64:
8620     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVA64rr);
8621
8622   // This group does 64-bit operations on a 32-bit host.
8623   case X86::ATOMAND6432:
8624     return EmitAtomicBit6432WithCustomInserter(MI, BB,
8625                                                X86::AND32rr, X86::AND32rr,
8626                                                X86::AND32ri, X86::AND32ri,
8627                                                false);
8628   case X86::ATOMOR6432:
8629     return EmitAtomicBit6432WithCustomInserter(MI, BB,
8630                                                X86::OR32rr, X86::OR32rr,
8631                                                X86::OR32ri, X86::OR32ri,
8632                                                false);
8633   case X86::ATOMXOR6432:
8634     return EmitAtomicBit6432WithCustomInserter(MI, BB,
8635                                                X86::XOR32rr, X86::XOR32rr,
8636                                                X86::XOR32ri, X86::XOR32ri,
8637                                                false);
8638   case X86::ATOMNAND6432:
8639     return EmitAtomicBit6432WithCustomInserter(MI, BB,
8640                                                X86::AND32rr, X86::AND32rr,
8641                                                X86::AND32ri, X86::AND32ri,
8642                                                true);
8643   case X86::ATOMADD6432:
8644     return EmitAtomicBit6432WithCustomInserter(MI, BB,
8645                                                X86::ADD32rr, X86::ADC32rr,
8646                                                X86::ADD32ri, X86::ADC32ri,
8647                                                false);
8648   case X86::ATOMSUB6432:
8649     return EmitAtomicBit6432WithCustomInserter(MI, BB,
8650                                                X86::SUB32rr, X86::SBB32rr,
8651                                                X86::SUB32ri, X86::SBB32ri,
8652                                                false);
8653   case X86::ATOMSWAP6432:
8654     return EmitAtomicBit6432WithCustomInserter(MI, BB,
8655                                                X86::MOV32rr, X86::MOV32rr,
8656                                                X86::MOV32ri, X86::MOV32ri,
8657                                                false);
8658   case X86::VASTART_SAVE_XMM_REGS:
8659     return EmitVAStartSaveXMMRegsWithCustomInserter(MI, BB);
8660   }
8661 }
8662
8663 //===----------------------------------------------------------------------===//
8664 //                           X86 Optimization Hooks
8665 //===----------------------------------------------------------------------===//
8666
8667 void X86TargetLowering::computeMaskedBitsForTargetNode(const SDValue Op,
8668                                                        const APInt &Mask,
8669                                                        APInt &KnownZero,
8670                                                        APInt &KnownOne,
8671                                                        const SelectionDAG &DAG,
8672                                                        unsigned Depth) const {
8673   unsigned Opc = Op.getOpcode();
8674   assert((Opc >= ISD::BUILTIN_OP_END ||
8675           Opc == ISD::INTRINSIC_WO_CHAIN ||
8676           Opc == ISD::INTRINSIC_W_CHAIN ||
8677           Opc == ISD::INTRINSIC_VOID) &&
8678          "Should use MaskedValueIsZero if you don't know whether Op"
8679          " is a target node!");
8680
8681   KnownZero = KnownOne = APInt(Mask.getBitWidth(), 0);   // Don't know anything.
8682   switch (Opc) {
8683   default: break;
8684   case X86ISD::ADD:
8685   case X86ISD::SUB:
8686   case X86ISD::SMUL:
8687   case X86ISD::UMUL:
8688   case X86ISD::INC:
8689   case X86ISD::DEC:
8690   case X86ISD::OR:
8691   case X86ISD::XOR:
8692   case X86ISD::AND:
8693     // These nodes' second result is a boolean.
8694     if (Op.getResNo() == 0)
8695       break;
8696     // Fallthrough
8697   case X86ISD::SETCC:
8698     KnownZero |= APInt::getHighBitsSet(Mask.getBitWidth(),
8699                                        Mask.getBitWidth() - 1);
8700     break;
8701   }
8702 }
8703
8704 /// isGAPlusOffset - Returns true (and the GlobalValue and the offset) if the
8705 /// node is a GlobalAddress + offset.
8706 bool X86TargetLowering::isGAPlusOffset(SDNode *N,
8707                                        GlobalValue* &GA, int64_t &Offset) const{
8708   if (N->getOpcode() == X86ISD::Wrapper) {
8709     if (isa<GlobalAddressSDNode>(N->getOperand(0))) {
8710       GA = cast<GlobalAddressSDNode>(N->getOperand(0))->getGlobal();
8711       Offset = cast<GlobalAddressSDNode>(N->getOperand(0))->getOffset();
8712       return true;
8713     }
8714   }
8715   return TargetLowering::isGAPlusOffset(N, GA, Offset);
8716 }
8717
8718 static bool EltsFromConsecutiveLoads(ShuffleVectorSDNode *N, unsigned NumElems,
8719                                      EVT EltVT, LoadSDNode *&LDBase,
8720                                      unsigned &LastLoadedElt,
8721                                      SelectionDAG &DAG, MachineFrameInfo *MFI,
8722                                      const TargetLowering &TLI) {
8723   LDBase = NULL;
8724   LastLoadedElt = -1U;
8725   for (unsigned i = 0; i < NumElems; ++i) {
8726     if (N->getMaskElt(i) < 0) {
8727       if (!LDBase)
8728         return false;
8729       continue;
8730     }
8731
8732     SDValue Elt = DAG.getShuffleScalarElt(N, i);
8733     if (!Elt.getNode() ||
8734         (Elt.getOpcode() != ISD::UNDEF && !ISD::isNON_EXTLoad(Elt.getNode())))
8735       return false;
8736     if (!LDBase) {
8737       if (Elt.getNode()->getOpcode() == ISD::UNDEF)
8738         return false;
8739       LDBase = cast<LoadSDNode>(Elt.getNode());
8740       LastLoadedElt = i;
8741       continue;
8742     }
8743     if (Elt.getOpcode() == ISD::UNDEF)
8744       continue;
8745
8746     LoadSDNode *LD = cast<LoadSDNode>(Elt);
8747     if (!DAG.isConsecutiveLoad(LD, LDBase, EltVT.getSizeInBits()/8, i))
8748       return false;
8749     LastLoadedElt = i;
8750   }
8751   return true;
8752 }
8753
8754 /// PerformShuffleCombine - Combine a vector_shuffle that is equal to
8755 /// build_vector load1, load2, load3, load4, <0, 1, 2, 3> into a 128-bit load
8756 /// if the load addresses are consecutive, non-overlapping, and in the right
8757 /// order.  In the case of v2i64, it will see if it can rewrite the
8758 /// shuffle to be an appropriate build vector so it can take advantage of
8759 // performBuildVectorCombine.
8760 static SDValue PerformShuffleCombine(SDNode *N, SelectionDAG &DAG,
8761                                      const TargetLowering &TLI) {
8762   DebugLoc dl = N->getDebugLoc();
8763   EVT VT = N->getValueType(0);
8764   EVT EltVT = VT.getVectorElementType();
8765   ShuffleVectorSDNode *SVN = cast<ShuffleVectorSDNode>(N);
8766   unsigned NumElems = VT.getVectorNumElements();
8767
8768   if (VT.getSizeInBits() != 128)
8769     return SDValue();
8770
8771   // Try to combine a vector_shuffle into a 128-bit load.
8772   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
8773   LoadSDNode *LD = NULL;
8774   unsigned LastLoadedElt;
8775   if (!EltsFromConsecutiveLoads(SVN, NumElems, EltVT, LD, LastLoadedElt, DAG,
8776                                 MFI, TLI))
8777     return SDValue();
8778
8779   if (LastLoadedElt == NumElems - 1) {
8780     if (DAG.InferPtrAlignment(LD->getBasePtr()) >= 16)
8781       return DAG.getLoad(VT, dl, LD->getChain(), LD->getBasePtr(),
8782                          LD->getSrcValue(), LD->getSrcValueOffset(),
8783                          LD->isVolatile());
8784     return DAG.getLoad(VT, dl, LD->getChain(), LD->getBasePtr(),
8785                        LD->getSrcValue(), LD->getSrcValueOffset(),
8786                        LD->isVolatile(), LD->getAlignment());
8787   } else if (NumElems == 4 && LastLoadedElt == 1) {
8788     SDVTList Tys = DAG.getVTList(MVT::v2i64, MVT::Other);
8789     SDValue Ops[] = { LD->getChain(), LD->getBasePtr() };
8790     SDValue ResNode = DAG.getNode(X86ISD::VZEXT_LOAD, dl, Tys, Ops, 2);
8791     return DAG.getNode(ISD::BIT_CONVERT, dl, VT, ResNode);
8792   }
8793   return SDValue();
8794 }
8795
8796 /// PerformSELECTCombine - Do target-specific dag combines on SELECT nodes.
8797 static SDValue PerformSELECTCombine(SDNode *N, SelectionDAG &DAG,
8798                                     const X86Subtarget *Subtarget) {
8799   DebugLoc DL = N->getDebugLoc();
8800   SDValue Cond = N->getOperand(0);
8801   // Get the LHS/RHS of the select.
8802   SDValue LHS = N->getOperand(1);
8803   SDValue RHS = N->getOperand(2);
8804
8805   // If we have SSE[12] support, try to form min/max nodes. SSE min/max
8806   // instructions have the peculiarity that if either operand is a NaN,
8807   // they chose what we call the RHS operand (and as such are not symmetric).
8808   // It happens that this matches the semantics of the common C idiom
8809   // x<y?x:y and related forms, so we can recognize these cases.
8810   if (Subtarget->hasSSE2() &&
8811       (LHS.getValueType() == MVT::f32 || LHS.getValueType() == MVT::f64) &&
8812       Cond.getOpcode() == ISD::SETCC) {
8813     ISD::CondCode CC = cast<CondCodeSDNode>(Cond.getOperand(2))->get();
8814
8815     unsigned Opcode = 0;
8816     // Check for x CC y ? x : y.
8817     if (LHS == Cond.getOperand(0) && RHS == Cond.getOperand(1)) {
8818       switch (CC) {
8819       default: break;
8820       case ISD::SETULT:
8821         // This can be a min if we can prove that at least one of the operands
8822         // is not a nan.
8823         if (!FiniteOnlyFPMath()) {
8824           if (DAG.isKnownNeverNaN(RHS)) {
8825             // Put the potential NaN in the RHS so that SSE will preserve it.
8826             std::swap(LHS, RHS);
8827           } else if (!DAG.isKnownNeverNaN(LHS))
8828             break;
8829         }
8830         Opcode = X86ISD::FMIN;
8831         break;
8832       case ISD::SETOLE:
8833         // This can be a min if we can prove that at least one of the operands
8834         // is not a nan.
8835         if (!FiniteOnlyFPMath()) {
8836           if (DAG.isKnownNeverNaN(LHS)) {
8837             // Put the potential NaN in the RHS so that SSE will preserve it.
8838             std::swap(LHS, RHS);
8839           } else if (!DAG.isKnownNeverNaN(RHS))
8840             break;
8841         }
8842         Opcode = X86ISD::FMIN;
8843         break;
8844       case ISD::SETULE:
8845         // This can be a min, but if either operand is a NaN we need it to
8846         // preserve the original LHS.
8847         std::swap(LHS, RHS);
8848       case ISD::SETOLT:
8849       case ISD::SETLT:
8850       case ISD::SETLE:
8851         Opcode = X86ISD::FMIN;
8852         break;
8853
8854       case ISD::SETOGE:
8855         // This can be a max if we can prove that at least one of the operands
8856         // is not a nan.
8857         if (!FiniteOnlyFPMath()) {
8858           if (DAG.isKnownNeverNaN(LHS)) {
8859             // Put the potential NaN in the RHS so that SSE will preserve it.
8860             std::swap(LHS, RHS);
8861           } else if (!DAG.isKnownNeverNaN(RHS))
8862             break;
8863         }
8864         Opcode = X86ISD::FMAX;
8865         break;
8866       case ISD::SETUGT:
8867         // This can be a max if we can prove that at least one of the operands
8868         // is not a nan.
8869         if (!FiniteOnlyFPMath()) {
8870           if (DAG.isKnownNeverNaN(RHS)) {
8871             // Put the potential NaN in the RHS so that SSE will preserve it.
8872             std::swap(LHS, RHS);
8873           } else if (!DAG.isKnownNeverNaN(LHS))
8874             break;
8875         }
8876         Opcode = X86ISD::FMAX;
8877         break;
8878       case ISD::SETUGE:
8879         // This can be a max, but if either operand is a NaN we need it to
8880         // preserve the original LHS.
8881         std::swap(LHS, RHS);
8882       case ISD::SETOGT:
8883       case ISD::SETGT:
8884       case ISD::SETGE:
8885         Opcode = X86ISD::FMAX;
8886         break;
8887       }
8888     // Check for x CC y ? y : x -- a min/max with reversed arms.
8889     } else if (LHS == Cond.getOperand(1) && RHS == Cond.getOperand(0)) {
8890       switch (CC) {
8891       default: break;
8892       case ISD::SETOGE:
8893         // This can be a min if we can prove that at least one of the operands
8894         // is not a nan.
8895         if (!FiniteOnlyFPMath()) {
8896           if (DAG.isKnownNeverNaN(RHS)) {
8897             // Put the potential NaN in the RHS so that SSE will preserve it.
8898             std::swap(LHS, RHS);
8899           } else if (!DAG.isKnownNeverNaN(LHS))
8900             break;
8901         }
8902         Opcode = X86ISD::FMIN;
8903         break;
8904       case ISD::SETUGT:
8905         // This can be a min if we can prove that at least one of the operands
8906         // is not a nan.
8907         if (!FiniteOnlyFPMath()) {
8908           if (DAG.isKnownNeverNaN(LHS)) {
8909             // Put the potential NaN in the RHS so that SSE will preserve it.
8910             std::swap(LHS, RHS);
8911           } else if (!DAG.isKnownNeverNaN(RHS))
8912             break;
8913         }
8914         Opcode = X86ISD::FMIN;
8915         break;
8916       case ISD::SETUGE:
8917         // This can be a min, but if either operand is a NaN we need it to
8918         // preserve the original LHS.
8919         std::swap(LHS, RHS);
8920       case ISD::SETOGT:
8921       case ISD::SETGT:
8922       case ISD::SETGE:
8923         Opcode = X86ISD::FMIN;
8924         break;
8925
8926       case ISD::SETULT:
8927         // This can be a max if we can prove that at least one of the operands
8928         // is not a nan.
8929         if (!FiniteOnlyFPMath()) {
8930           if (DAG.isKnownNeverNaN(LHS)) {
8931             // Put the potential NaN in the RHS so that SSE will preserve it.
8932             std::swap(LHS, RHS);
8933           } else if (!DAG.isKnownNeverNaN(RHS))
8934             break;
8935         }
8936         Opcode = X86ISD::FMAX;
8937         break;
8938       case ISD::SETOLE:
8939         // This can be a max if we can prove that at least one of the operands
8940         // is not a nan.
8941         if (!FiniteOnlyFPMath()) {
8942           if (DAG.isKnownNeverNaN(RHS)) {
8943             // Put the potential NaN in the RHS so that SSE will preserve it.
8944             std::swap(LHS, RHS);
8945           } else if (!DAG.isKnownNeverNaN(LHS))
8946             break;
8947         }
8948         Opcode = X86ISD::FMAX;
8949         break;
8950       case ISD::SETULE:
8951         // This can be a max, but if either operand is a NaN we need it to
8952         // preserve the original LHS.
8953         std::swap(LHS, RHS);
8954       case ISD::SETOLT:
8955       case ISD::SETLT:
8956       case ISD::SETLE:
8957         Opcode = X86ISD::FMAX;
8958         break;
8959       }
8960     }
8961
8962     if (Opcode)
8963       return DAG.getNode(Opcode, DL, N->getValueType(0), LHS, RHS);
8964   }
8965
8966   // If this is a select between two integer constants, try to do some
8967   // optimizations.
8968   if (ConstantSDNode *TrueC = dyn_cast<ConstantSDNode>(LHS)) {
8969     if (ConstantSDNode *FalseC = dyn_cast<ConstantSDNode>(RHS))
8970       // Don't do this for crazy integer types.
8971       if (DAG.getTargetLoweringInfo().isTypeLegal(LHS.getValueType())) {
8972         // If this is efficiently invertible, canonicalize the LHSC/RHSC values
8973         // so that TrueC (the true value) is larger than FalseC.
8974         bool NeedsCondInvert = false;
8975
8976         if (TrueC->getAPIntValue().ult(FalseC->getAPIntValue()) &&
8977             // Efficiently invertible.
8978             (Cond.getOpcode() == ISD::SETCC ||  // setcc -> invertible.
8979              (Cond.getOpcode() == ISD::XOR &&   // xor(X, C) -> invertible.
8980               isa<ConstantSDNode>(Cond.getOperand(1))))) {
8981           NeedsCondInvert = true;
8982           std::swap(TrueC, FalseC);
8983         }
8984
8985         // Optimize C ? 8 : 0 -> zext(C) << 3.  Likewise for any pow2/0.
8986         if (FalseC->getAPIntValue() == 0 &&
8987             TrueC->getAPIntValue().isPowerOf2()) {
8988           if (NeedsCondInvert) // Invert the condition if needed.
8989             Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
8990                                DAG.getConstant(1, Cond.getValueType()));
8991
8992           // Zero extend the condition if needed.
8993           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, LHS.getValueType(), Cond);
8994
8995           unsigned ShAmt = TrueC->getAPIntValue().logBase2();
8996           return DAG.getNode(ISD::SHL, DL, LHS.getValueType(), Cond,
8997                              DAG.getConstant(ShAmt, MVT::i8));
8998         }
8999
9000         // Optimize Cond ? cst+1 : cst -> zext(setcc(C)+cst.
9001         if (FalseC->getAPIntValue()+1 == TrueC->getAPIntValue()) {
9002           if (NeedsCondInvert) // Invert the condition if needed.
9003             Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
9004                                DAG.getConstant(1, Cond.getValueType()));
9005
9006           // Zero extend the condition if needed.
9007           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL,
9008                              FalseC->getValueType(0), Cond);
9009           return DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
9010                              SDValue(FalseC, 0));
9011         }
9012
9013         // Optimize cases that will turn into an LEA instruction.  This requires
9014         // an i32 or i64 and an efficient multiplier (1, 2, 3, 4, 5, 8, 9).
9015         if (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i64) {
9016           uint64_t Diff = TrueC->getZExtValue()-FalseC->getZExtValue();
9017           if (N->getValueType(0) == MVT::i32) Diff = (unsigned)Diff;
9018
9019           bool isFastMultiplier = false;
9020           if (Diff < 10) {
9021             switch ((unsigned char)Diff) {
9022               default: break;
9023               case 1:  // result = add base, cond
9024               case 2:  // result = lea base(    , cond*2)
9025               case 3:  // result = lea base(cond, cond*2)
9026               case 4:  // result = lea base(    , cond*4)
9027               case 5:  // result = lea base(cond, cond*4)
9028               case 8:  // result = lea base(    , cond*8)
9029               case 9:  // result = lea base(cond, cond*8)
9030                 isFastMultiplier = true;
9031                 break;
9032             }
9033           }
9034
9035           if (isFastMultiplier) {
9036             APInt Diff = TrueC->getAPIntValue()-FalseC->getAPIntValue();
9037             if (NeedsCondInvert) // Invert the condition if needed.
9038               Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
9039                                  DAG.getConstant(1, Cond.getValueType()));
9040
9041             // Zero extend the condition if needed.
9042             Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, FalseC->getValueType(0),
9043                                Cond);
9044             // Scale the condition by the difference.
9045             if (Diff != 1)
9046               Cond = DAG.getNode(ISD::MUL, DL, Cond.getValueType(), Cond,
9047                                  DAG.getConstant(Diff, Cond.getValueType()));
9048
9049             // Add the base if non-zero.
9050             if (FalseC->getAPIntValue() != 0)
9051               Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
9052                                  SDValue(FalseC, 0));
9053             return Cond;
9054           }
9055         }
9056       }
9057   }
9058
9059   return SDValue();
9060 }
9061
9062 /// Optimize X86ISD::CMOV [LHS, RHS, CONDCODE (e.g. X86::COND_NE), CONDVAL]
9063 static SDValue PerformCMOVCombine(SDNode *N, SelectionDAG &DAG,
9064                                   TargetLowering::DAGCombinerInfo &DCI) {
9065   DebugLoc DL = N->getDebugLoc();
9066
9067   // If the flag operand isn't dead, don't touch this CMOV.
9068   if (N->getNumValues() == 2 && !SDValue(N, 1).use_empty())
9069     return SDValue();
9070
9071   // If this is a select between two integer constants, try to do some
9072   // optimizations.  Note that the operands are ordered the opposite of SELECT
9073   // operands.
9074   if (ConstantSDNode *TrueC = dyn_cast<ConstantSDNode>(N->getOperand(1))) {
9075     if (ConstantSDNode *FalseC = dyn_cast<ConstantSDNode>(N->getOperand(0))) {
9076       // Canonicalize the TrueC/FalseC values so that TrueC (the true value) is
9077       // larger than FalseC (the false value).
9078       X86::CondCode CC = (X86::CondCode)N->getConstantOperandVal(2);
9079
9080       if (TrueC->getAPIntValue().ult(FalseC->getAPIntValue())) {
9081         CC = X86::GetOppositeBranchCondition(CC);
9082         std::swap(TrueC, FalseC);
9083       }
9084
9085       // Optimize C ? 8 : 0 -> zext(setcc(C)) << 3.  Likewise for any pow2/0.
9086       // This is efficient for any integer data type (including i8/i16) and
9087       // shift amount.
9088       if (FalseC->getAPIntValue() == 0 && TrueC->getAPIntValue().isPowerOf2()) {
9089         SDValue Cond = N->getOperand(3);
9090         Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
9091                            DAG.getConstant(CC, MVT::i8), Cond);
9092
9093         // Zero extend the condition if needed.
9094         Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, TrueC->getValueType(0), Cond);
9095
9096         unsigned ShAmt = TrueC->getAPIntValue().logBase2();
9097         Cond = DAG.getNode(ISD::SHL, DL, Cond.getValueType(), Cond,
9098                            DAG.getConstant(ShAmt, MVT::i8));
9099         if (N->getNumValues() == 2)  // Dead flag value?
9100           return DCI.CombineTo(N, Cond, SDValue());
9101         return Cond;
9102       }
9103
9104       // Optimize Cond ? cst+1 : cst -> zext(setcc(C)+cst.  This is efficient
9105       // for any integer data type, including i8/i16.
9106       if (FalseC->getAPIntValue()+1 == TrueC->getAPIntValue()) {
9107         SDValue Cond = N->getOperand(3);
9108         Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
9109                            DAG.getConstant(CC, MVT::i8), Cond);
9110
9111         // Zero extend the condition if needed.
9112         Cond = DAG.getNode(ISD::ZERO_EXTEND, DL,
9113                            FalseC->getValueType(0), Cond);
9114         Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
9115                            SDValue(FalseC, 0));
9116
9117         if (N->getNumValues() == 2)  // Dead flag value?
9118           return DCI.CombineTo(N, Cond, SDValue());
9119         return Cond;
9120       }
9121
9122       // Optimize cases that will turn into an LEA instruction.  This requires
9123       // an i32 or i64 and an efficient multiplier (1, 2, 3, 4, 5, 8, 9).
9124       if (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i64) {
9125         uint64_t Diff = TrueC->getZExtValue()-FalseC->getZExtValue();
9126         if (N->getValueType(0) == MVT::i32) Diff = (unsigned)Diff;
9127
9128         bool isFastMultiplier = false;
9129         if (Diff < 10) {
9130           switch ((unsigned char)Diff) {
9131           default: break;
9132           case 1:  // result = add base, cond
9133           case 2:  // result = lea base(    , cond*2)
9134           case 3:  // result = lea base(cond, cond*2)
9135           case 4:  // result = lea base(    , cond*4)
9136           case 5:  // result = lea base(cond, cond*4)
9137           case 8:  // result = lea base(    , cond*8)
9138           case 9:  // result = lea base(cond, cond*8)
9139             isFastMultiplier = true;
9140             break;
9141           }
9142         }
9143
9144         if (isFastMultiplier) {
9145           APInt Diff = TrueC->getAPIntValue()-FalseC->getAPIntValue();
9146           SDValue Cond = N->getOperand(3);
9147           Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
9148                              DAG.getConstant(CC, MVT::i8), Cond);
9149           // Zero extend the condition if needed.
9150           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, FalseC->getValueType(0),
9151                              Cond);
9152           // Scale the condition by the difference.
9153           if (Diff != 1)
9154             Cond = DAG.getNode(ISD::MUL, DL, Cond.getValueType(), Cond,
9155                                DAG.getConstant(Diff, Cond.getValueType()));
9156
9157           // Add the base if non-zero.
9158           if (FalseC->getAPIntValue() != 0)
9159             Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
9160                                SDValue(FalseC, 0));
9161           if (N->getNumValues() == 2)  // Dead flag value?
9162             return DCI.CombineTo(N, Cond, SDValue());
9163           return Cond;
9164         }
9165       }
9166     }
9167   }
9168   return SDValue();
9169 }
9170
9171
9172 /// PerformMulCombine - Optimize a single multiply with constant into two
9173 /// in order to implement it with two cheaper instructions, e.g.
9174 /// LEA + SHL, LEA + LEA.
9175 static SDValue PerformMulCombine(SDNode *N, SelectionDAG &DAG,
9176                                  TargetLowering::DAGCombinerInfo &DCI) {
9177   if (DAG.getMachineFunction().
9178       getFunction()->hasFnAttr(Attribute::OptimizeForSize))
9179     return SDValue();
9180
9181   if (DCI.isBeforeLegalize() || DCI.isCalledByLegalizer())
9182     return SDValue();
9183
9184   EVT VT = N->getValueType(0);
9185   if (VT != MVT::i64)
9186     return SDValue();
9187
9188   ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(1));
9189   if (!C)
9190     return SDValue();
9191   uint64_t MulAmt = C->getZExtValue();
9192   if (isPowerOf2_64(MulAmt) || MulAmt == 3 || MulAmt == 5 || MulAmt == 9)
9193     return SDValue();
9194
9195   uint64_t MulAmt1 = 0;
9196   uint64_t MulAmt2 = 0;
9197   if ((MulAmt % 9) == 0) {
9198     MulAmt1 = 9;
9199     MulAmt2 = MulAmt / 9;
9200   } else if ((MulAmt % 5) == 0) {
9201     MulAmt1 = 5;
9202     MulAmt2 = MulAmt / 5;
9203   } else if ((MulAmt % 3) == 0) {
9204     MulAmt1 = 3;
9205     MulAmt2 = MulAmt / 3;
9206   }
9207   if (MulAmt2 &&
9208       (isPowerOf2_64(MulAmt2) || MulAmt2 == 3 || MulAmt2 == 5 || MulAmt2 == 9)){
9209     DebugLoc DL = N->getDebugLoc();
9210
9211     if (isPowerOf2_64(MulAmt2) &&
9212         !(N->hasOneUse() && N->use_begin()->getOpcode() == ISD::ADD))
9213       // If second multiplifer is pow2, issue it first. We want the multiply by
9214       // 3, 5, or 9 to be folded into the addressing mode unless the lone use
9215       // is an add.
9216       std::swap(MulAmt1, MulAmt2);
9217
9218     SDValue NewMul;
9219     if (isPowerOf2_64(MulAmt1))
9220       NewMul = DAG.getNode(ISD::SHL, DL, VT, N->getOperand(0),
9221                            DAG.getConstant(Log2_64(MulAmt1), MVT::i8));
9222     else
9223       NewMul = DAG.getNode(X86ISD::MUL_IMM, DL, VT, N->getOperand(0),
9224                            DAG.getConstant(MulAmt1, VT));
9225
9226     if (isPowerOf2_64(MulAmt2))
9227       NewMul = DAG.getNode(ISD::SHL, DL, VT, NewMul,
9228                            DAG.getConstant(Log2_64(MulAmt2), MVT::i8));
9229     else
9230       NewMul = DAG.getNode(X86ISD::MUL_IMM, DL, VT, NewMul,
9231                            DAG.getConstant(MulAmt2, VT));
9232
9233     // Do not add new nodes to DAG combiner worklist.
9234     DCI.CombineTo(N, NewMul, false);
9235   }
9236   return SDValue();
9237 }
9238
9239 static SDValue PerformSHLCombine(SDNode *N, SelectionDAG &DAG) {
9240   SDValue N0 = N->getOperand(0);
9241   SDValue N1 = N->getOperand(1);
9242   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
9243   EVT VT = N0.getValueType();
9244
9245   // fold (shl (and (setcc_c), c1), c2) -> (and setcc_c, (c1 << c2))
9246   // since the result of setcc_c is all zero's or all ones.
9247   if (N1C && N0.getOpcode() == ISD::AND &&
9248       N0.getOperand(1).getOpcode() == ISD::Constant) {
9249     SDValue N00 = N0.getOperand(0);
9250     if (N00.getOpcode() == X86ISD::SETCC_CARRY ||
9251         ((N00.getOpcode() == ISD::ANY_EXTEND ||
9252           N00.getOpcode() == ISD::ZERO_EXTEND) &&
9253          N00.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY)) {
9254       APInt Mask = cast<ConstantSDNode>(N0.getOperand(1))->getAPIntValue();
9255       APInt ShAmt = N1C->getAPIntValue();
9256       Mask = Mask.shl(ShAmt);
9257       if (Mask != 0)
9258         return DAG.getNode(ISD::AND, N->getDebugLoc(), VT,
9259                            N00, DAG.getConstant(Mask, VT));
9260     }
9261   }
9262
9263   return SDValue();
9264 }
9265
9266 /// PerformShiftCombine - Transforms vector shift nodes to use vector shifts
9267 ///                       when possible.
9268 static SDValue PerformShiftCombine(SDNode* N, SelectionDAG &DAG,
9269                                    const X86Subtarget *Subtarget) {
9270   EVT VT = N->getValueType(0);
9271   if (!VT.isVector() && VT.isInteger() &&
9272       N->getOpcode() == ISD::SHL)
9273     return PerformSHLCombine(N, DAG);
9274
9275   // On X86 with SSE2 support, we can transform this to a vector shift if
9276   // all elements are shifted by the same amount.  We can't do this in legalize
9277   // because the a constant vector is typically transformed to a constant pool
9278   // so we have no knowledge of the shift amount.
9279   if (!Subtarget->hasSSE2())
9280     return SDValue();
9281
9282   if (VT != MVT::v2i64 && VT != MVT::v4i32 && VT != MVT::v8i16)
9283     return SDValue();
9284
9285   SDValue ShAmtOp = N->getOperand(1);
9286   EVT EltVT = VT.getVectorElementType();
9287   DebugLoc DL = N->getDebugLoc();
9288   SDValue BaseShAmt = SDValue();
9289   if (ShAmtOp.getOpcode() == ISD::BUILD_VECTOR) {
9290     unsigned NumElts = VT.getVectorNumElements();
9291     unsigned i = 0;
9292     for (; i != NumElts; ++i) {
9293       SDValue Arg = ShAmtOp.getOperand(i);
9294       if (Arg.getOpcode() == ISD::UNDEF) continue;
9295       BaseShAmt = Arg;
9296       break;
9297     }
9298     for (; i != NumElts; ++i) {
9299       SDValue Arg = ShAmtOp.getOperand(i);
9300       if (Arg.getOpcode() == ISD::UNDEF) continue;
9301       if (Arg != BaseShAmt) {
9302         return SDValue();
9303       }
9304     }
9305   } else if (ShAmtOp.getOpcode() == ISD::VECTOR_SHUFFLE &&
9306              cast<ShuffleVectorSDNode>(ShAmtOp)->isSplat()) {
9307     SDValue InVec = ShAmtOp.getOperand(0);
9308     if (InVec.getOpcode() == ISD::BUILD_VECTOR) {
9309       unsigned NumElts = InVec.getValueType().getVectorNumElements();
9310       unsigned i = 0;
9311       for (; i != NumElts; ++i) {
9312         SDValue Arg = InVec.getOperand(i);
9313         if (Arg.getOpcode() == ISD::UNDEF) continue;
9314         BaseShAmt = Arg;
9315         break;
9316       }
9317     } else if (InVec.getOpcode() == ISD::INSERT_VECTOR_ELT) {
9318        if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(InVec.getOperand(2))) {
9319          unsigned SplatIdx = cast<ShuffleVectorSDNode>(ShAmtOp)->getSplatIndex();
9320          if (C->getZExtValue() == SplatIdx)
9321            BaseShAmt = InVec.getOperand(1);
9322        }
9323     }
9324     if (BaseShAmt.getNode() == 0)
9325       BaseShAmt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, EltVT, ShAmtOp,
9326                               DAG.getIntPtrConstant(0));
9327   } else
9328     return SDValue();
9329
9330   // The shift amount is an i32.
9331   if (EltVT.bitsGT(MVT::i32))
9332     BaseShAmt = DAG.getNode(ISD::TRUNCATE, DL, MVT::i32, BaseShAmt);
9333   else if (EltVT.bitsLT(MVT::i32))
9334     BaseShAmt = DAG.getNode(ISD::ZERO_EXTEND, DL, MVT::i32, BaseShAmt);
9335
9336   // The shift amount is identical so we can do a vector shift.
9337   SDValue  ValOp = N->getOperand(0);
9338   switch (N->getOpcode()) {
9339   default:
9340     llvm_unreachable("Unknown shift opcode!");
9341     break;
9342   case ISD::SHL:
9343     if (VT == MVT::v2i64)
9344       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
9345                          DAG.getConstant(Intrinsic::x86_sse2_pslli_q, MVT::i32),
9346                          ValOp, BaseShAmt);
9347     if (VT == MVT::v4i32)
9348       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
9349                          DAG.getConstant(Intrinsic::x86_sse2_pslli_d, MVT::i32),
9350                          ValOp, BaseShAmt);
9351     if (VT == MVT::v8i16)
9352       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
9353                          DAG.getConstant(Intrinsic::x86_sse2_pslli_w, MVT::i32),
9354                          ValOp, BaseShAmt);
9355     break;
9356   case ISD::SRA:
9357     if (VT == MVT::v4i32)
9358       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
9359                          DAG.getConstant(Intrinsic::x86_sse2_psrai_d, MVT::i32),
9360                          ValOp, BaseShAmt);
9361     if (VT == MVT::v8i16)
9362       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
9363                          DAG.getConstant(Intrinsic::x86_sse2_psrai_w, MVT::i32),
9364                          ValOp, BaseShAmt);
9365     break;
9366   case ISD::SRL:
9367     if (VT == MVT::v2i64)
9368       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
9369                          DAG.getConstant(Intrinsic::x86_sse2_psrli_q, MVT::i32),
9370                          ValOp, BaseShAmt);
9371     if (VT == MVT::v4i32)
9372       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
9373                          DAG.getConstant(Intrinsic::x86_sse2_psrli_d, MVT::i32),
9374                          ValOp, BaseShAmt);
9375     if (VT ==  MVT::v8i16)
9376       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
9377                          DAG.getConstant(Intrinsic::x86_sse2_psrli_w, MVT::i32),
9378                          ValOp, BaseShAmt);
9379     break;
9380   }
9381   return SDValue();
9382 }
9383
9384 static SDValue PerformOrCombine(SDNode *N, SelectionDAG &DAG,
9385                                 const X86Subtarget *Subtarget) {
9386   EVT VT = N->getValueType(0);
9387   if (VT != MVT::i64 || !Subtarget->is64Bit())
9388     return SDValue();
9389
9390   // fold (or (x << c) | (y >> (64 - c))) ==> (shld64 x, y, c)
9391   SDValue N0 = N->getOperand(0);
9392   SDValue N1 = N->getOperand(1);
9393   if (N0.getOpcode() == ISD::SRL && N1.getOpcode() == ISD::SHL)
9394     std::swap(N0, N1);
9395   if (N0.getOpcode() != ISD::SHL || N1.getOpcode() != ISD::SRL)
9396     return SDValue();
9397
9398   SDValue ShAmt0 = N0.getOperand(1);
9399   if (ShAmt0.getValueType() != MVT::i8)
9400     return SDValue();
9401   SDValue ShAmt1 = N1.getOperand(1);
9402   if (ShAmt1.getValueType() != MVT::i8)
9403     return SDValue();
9404   if (ShAmt0.getOpcode() == ISD::TRUNCATE)
9405     ShAmt0 = ShAmt0.getOperand(0);
9406   if (ShAmt1.getOpcode() == ISD::TRUNCATE)
9407     ShAmt1 = ShAmt1.getOperand(0);
9408
9409   DebugLoc DL = N->getDebugLoc();
9410   unsigned Opc = X86ISD::SHLD;
9411   SDValue Op0 = N0.getOperand(0);
9412   SDValue Op1 = N1.getOperand(0);
9413   if (ShAmt0.getOpcode() == ISD::SUB) {
9414     Opc = X86ISD::SHRD;
9415     std::swap(Op0, Op1);
9416     std::swap(ShAmt0, ShAmt1);
9417   }
9418
9419   if (ShAmt1.getOpcode() == ISD::SUB) {
9420     SDValue Sum = ShAmt1.getOperand(0);
9421     if (ConstantSDNode *SumC = dyn_cast<ConstantSDNode>(Sum)) {
9422       if (SumC->getSExtValue() == 64 &&
9423           ShAmt1.getOperand(1) == ShAmt0)
9424         return DAG.getNode(Opc, DL, VT,
9425                            Op0, Op1,
9426                            DAG.getNode(ISD::TRUNCATE, DL,
9427                                        MVT::i8, ShAmt0));
9428     }
9429   } else if (ConstantSDNode *ShAmt1C = dyn_cast<ConstantSDNode>(ShAmt1)) {
9430     ConstantSDNode *ShAmt0C = dyn_cast<ConstantSDNode>(ShAmt0);
9431     if (ShAmt0C &&
9432         ShAmt0C->getSExtValue() + ShAmt1C->getSExtValue() == 64)
9433       return DAG.getNode(Opc, DL, VT,
9434                          N0.getOperand(0), N1.getOperand(0),
9435                          DAG.getNode(ISD::TRUNCATE, DL,
9436                                        MVT::i8, ShAmt0));
9437   }
9438
9439   return SDValue();
9440 }
9441
9442 /// PerformSTORECombine - Do target-specific dag combines on STORE nodes.
9443 static SDValue PerformSTORECombine(SDNode *N, SelectionDAG &DAG,
9444                                    const X86Subtarget *Subtarget) {
9445   // Turn load->store of MMX types into GPR load/stores.  This avoids clobbering
9446   // the FP state in cases where an emms may be missing.
9447   // A preferable solution to the general problem is to figure out the right
9448   // places to insert EMMS.  This qualifies as a quick hack.
9449
9450   // Similarly, turn load->store of i64 into double load/stores in 32-bit mode.
9451   StoreSDNode *St = cast<StoreSDNode>(N);
9452   EVT VT = St->getValue().getValueType();
9453   if (VT.getSizeInBits() != 64)
9454     return SDValue();
9455
9456   const Function *F = DAG.getMachineFunction().getFunction();
9457   bool NoImplicitFloatOps = F->hasFnAttr(Attribute::NoImplicitFloat);
9458   bool F64IsLegal = !UseSoftFloat && !NoImplicitFloatOps
9459     && Subtarget->hasSSE2();
9460   if ((VT.isVector() ||
9461        (VT == MVT::i64 && F64IsLegal && !Subtarget->is64Bit())) &&
9462       isa<LoadSDNode>(St->getValue()) &&
9463       !cast<LoadSDNode>(St->getValue())->isVolatile() &&
9464       St->getChain().hasOneUse() && !St->isVolatile()) {
9465     SDNode* LdVal = St->getValue().getNode();
9466     LoadSDNode *Ld = 0;
9467     int TokenFactorIndex = -1;
9468     SmallVector<SDValue, 8> Ops;
9469     SDNode* ChainVal = St->getChain().getNode();
9470     // Must be a store of a load.  We currently handle two cases:  the load
9471     // is a direct child, and it's under an intervening TokenFactor.  It is
9472     // possible to dig deeper under nested TokenFactors.
9473     if (ChainVal == LdVal)
9474       Ld = cast<LoadSDNode>(St->getChain());
9475     else if (St->getValue().hasOneUse() &&
9476              ChainVal->getOpcode() == ISD::TokenFactor) {
9477       for (unsigned i=0, e = ChainVal->getNumOperands(); i != e; ++i) {
9478         if (ChainVal->getOperand(i).getNode() == LdVal) {
9479           TokenFactorIndex = i;
9480           Ld = cast<LoadSDNode>(St->getValue());
9481         } else
9482           Ops.push_back(ChainVal->getOperand(i));
9483       }
9484     }
9485
9486     if (!Ld || !ISD::isNormalLoad(Ld))
9487       return SDValue();
9488
9489     // If this is not the MMX case, i.e. we are just turning i64 load/store
9490     // into f64 load/store, avoid the transformation if there are multiple
9491     // uses of the loaded value.
9492     if (!VT.isVector() && !Ld->hasNUsesOfValue(1, 0))
9493       return SDValue();
9494
9495     DebugLoc LdDL = Ld->getDebugLoc();
9496     DebugLoc StDL = N->getDebugLoc();
9497     // If we are a 64-bit capable x86, lower to a single movq load/store pair.
9498     // Otherwise, if it's legal to use f64 SSE instructions, use f64 load/store
9499     // pair instead.
9500     if (Subtarget->is64Bit() || F64IsLegal) {
9501       EVT LdVT = Subtarget->is64Bit() ? MVT::i64 : MVT::f64;
9502       SDValue NewLd = DAG.getLoad(LdVT, LdDL, Ld->getChain(),
9503                                   Ld->getBasePtr(), Ld->getSrcValue(),
9504                                   Ld->getSrcValueOffset(), Ld->isVolatile(),
9505                                   Ld->getAlignment());
9506       SDValue NewChain = NewLd.getValue(1);
9507       if (TokenFactorIndex != -1) {
9508         Ops.push_back(NewChain);
9509         NewChain = DAG.getNode(ISD::TokenFactor, LdDL, MVT::Other, &Ops[0],
9510                                Ops.size());
9511       }
9512       return DAG.getStore(NewChain, StDL, NewLd, St->getBasePtr(),
9513                           St->getSrcValue(), St->getSrcValueOffset(),
9514                           St->isVolatile(), St->getAlignment());
9515     }
9516
9517     // Otherwise, lower to two pairs of 32-bit loads / stores.
9518     SDValue LoAddr = Ld->getBasePtr();
9519     SDValue HiAddr = DAG.getNode(ISD::ADD, LdDL, MVT::i32, LoAddr,
9520                                  DAG.getConstant(4, MVT::i32));
9521
9522     SDValue LoLd = DAG.getLoad(MVT::i32, LdDL, Ld->getChain(), LoAddr,
9523                                Ld->getSrcValue(), Ld->getSrcValueOffset(),
9524                                Ld->isVolatile(), Ld->getAlignment());
9525     SDValue HiLd = DAG.getLoad(MVT::i32, LdDL, Ld->getChain(), HiAddr,
9526                                Ld->getSrcValue(), Ld->getSrcValueOffset()+4,
9527                                Ld->isVolatile(),
9528                                MinAlign(Ld->getAlignment(), 4));
9529
9530     SDValue NewChain = LoLd.getValue(1);
9531     if (TokenFactorIndex != -1) {
9532       Ops.push_back(LoLd);
9533       Ops.push_back(HiLd);
9534       NewChain = DAG.getNode(ISD::TokenFactor, LdDL, MVT::Other, &Ops[0],
9535                              Ops.size());
9536     }
9537
9538     LoAddr = St->getBasePtr();
9539     HiAddr = DAG.getNode(ISD::ADD, StDL, MVT::i32, LoAddr,
9540                          DAG.getConstant(4, MVT::i32));
9541
9542     SDValue LoSt = DAG.getStore(NewChain, StDL, LoLd, LoAddr,
9543                                 St->getSrcValue(), St->getSrcValueOffset(),
9544                                 St->isVolatile(), St->getAlignment());
9545     SDValue HiSt = DAG.getStore(NewChain, StDL, HiLd, HiAddr,
9546                                 St->getSrcValue(),
9547                                 St->getSrcValueOffset() + 4,
9548                                 St->isVolatile(),
9549                                 MinAlign(St->getAlignment(), 4));
9550     return DAG.getNode(ISD::TokenFactor, StDL, MVT::Other, LoSt, HiSt);
9551   }
9552   return SDValue();
9553 }
9554
9555 /// PerformFORCombine - Do target-specific dag combines on X86ISD::FOR and
9556 /// X86ISD::FXOR nodes.
9557 static SDValue PerformFORCombine(SDNode *N, SelectionDAG &DAG) {
9558   assert(N->getOpcode() == X86ISD::FOR || N->getOpcode() == X86ISD::FXOR);
9559   // F[X]OR(0.0, x) -> x
9560   // F[X]OR(x, 0.0) -> x
9561   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
9562     if (C->getValueAPF().isPosZero())
9563       return N->getOperand(1);
9564   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
9565     if (C->getValueAPF().isPosZero())
9566       return N->getOperand(0);
9567   return SDValue();
9568 }
9569
9570 /// PerformFANDCombine - Do target-specific dag combines on X86ISD::FAND nodes.
9571 static SDValue PerformFANDCombine(SDNode *N, SelectionDAG &DAG) {
9572   // FAND(0.0, x) -> 0.0
9573   // FAND(x, 0.0) -> 0.0
9574   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
9575     if (C->getValueAPF().isPosZero())
9576       return N->getOperand(0);
9577   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
9578     if (C->getValueAPF().isPosZero())
9579       return N->getOperand(1);
9580   return SDValue();
9581 }
9582
9583 static SDValue PerformBTCombine(SDNode *N,
9584                                 SelectionDAG &DAG,
9585                                 TargetLowering::DAGCombinerInfo &DCI) {
9586   // BT ignores high bits in the bit index operand.
9587   SDValue Op1 = N->getOperand(1);
9588   if (Op1.hasOneUse()) {
9589     unsigned BitWidth = Op1.getValueSizeInBits();
9590     APInt DemandedMask = APInt::getLowBitsSet(BitWidth, Log2_32(BitWidth));
9591     APInt KnownZero, KnownOne;
9592     TargetLowering::TargetLoweringOpt TLO(DAG);
9593     TargetLowering &TLI = DAG.getTargetLoweringInfo();
9594     if (TLO.ShrinkDemandedConstant(Op1, DemandedMask) ||
9595         TLI.SimplifyDemandedBits(Op1, DemandedMask, KnownZero, KnownOne, TLO))
9596       DCI.CommitTargetLoweringOpt(TLO);
9597   }
9598   return SDValue();
9599 }
9600
9601 static SDValue PerformVZEXT_MOVLCombine(SDNode *N, SelectionDAG &DAG) {
9602   SDValue Op = N->getOperand(0);
9603   if (Op.getOpcode() == ISD::BIT_CONVERT)
9604     Op = Op.getOperand(0);
9605   EVT VT = N->getValueType(0), OpVT = Op.getValueType();
9606   if (Op.getOpcode() == X86ISD::VZEXT_LOAD &&
9607       VT.getVectorElementType().getSizeInBits() ==
9608       OpVT.getVectorElementType().getSizeInBits()) {
9609     return DAG.getNode(ISD::BIT_CONVERT, N->getDebugLoc(), VT, Op);
9610   }
9611   return SDValue();
9612 }
9613
9614 // On X86 and X86-64, atomic operations are lowered to locked instructions.
9615 // Locked instructions, in turn, have implicit fence semantics (all memory
9616 // operations are flushed before issuing the locked instruction, and the
9617 // are not buffered), so we can fold away the common pattern of
9618 // fence-atomic-fence.
9619 static SDValue PerformMEMBARRIERCombine(SDNode* N, SelectionDAG &DAG) {
9620   SDValue atomic = N->getOperand(0);
9621   switch (atomic.getOpcode()) {
9622     case ISD::ATOMIC_CMP_SWAP:
9623     case ISD::ATOMIC_SWAP:
9624     case ISD::ATOMIC_LOAD_ADD:
9625     case ISD::ATOMIC_LOAD_SUB:
9626     case ISD::ATOMIC_LOAD_AND:
9627     case ISD::ATOMIC_LOAD_OR:
9628     case ISD::ATOMIC_LOAD_XOR:
9629     case ISD::ATOMIC_LOAD_NAND:
9630     case ISD::ATOMIC_LOAD_MIN:
9631     case ISD::ATOMIC_LOAD_MAX:
9632     case ISD::ATOMIC_LOAD_UMIN:
9633     case ISD::ATOMIC_LOAD_UMAX:
9634       break;
9635     default:
9636       return SDValue();
9637   }
9638
9639   SDValue fence = atomic.getOperand(0);
9640   if (fence.getOpcode() != ISD::MEMBARRIER)
9641     return SDValue();
9642
9643   switch (atomic.getOpcode()) {
9644     case ISD::ATOMIC_CMP_SWAP:
9645       return DAG.UpdateNodeOperands(atomic, fence.getOperand(0),
9646                                     atomic.getOperand(1), atomic.getOperand(2),
9647                                     atomic.getOperand(3));
9648     case ISD::ATOMIC_SWAP:
9649     case ISD::ATOMIC_LOAD_ADD:
9650     case ISD::ATOMIC_LOAD_SUB:
9651     case ISD::ATOMIC_LOAD_AND:
9652     case ISD::ATOMIC_LOAD_OR:
9653     case ISD::ATOMIC_LOAD_XOR:
9654     case ISD::ATOMIC_LOAD_NAND:
9655     case ISD::ATOMIC_LOAD_MIN:
9656     case ISD::ATOMIC_LOAD_MAX:
9657     case ISD::ATOMIC_LOAD_UMIN:
9658     case ISD::ATOMIC_LOAD_UMAX:
9659       return DAG.UpdateNodeOperands(atomic, fence.getOperand(0),
9660                                     atomic.getOperand(1), atomic.getOperand(2));
9661     default:
9662       return SDValue();
9663   }
9664 }
9665
9666 static SDValue PerformZExtCombine(SDNode *N, SelectionDAG &DAG) {
9667   // (i32 zext (and (i8  x86isd::setcc_carry), 1)) ->
9668   //           (and (i32 x86isd::setcc_carry), 1)
9669   // This eliminates the zext. This transformation is necessary because
9670   // ISD::SETCC is always legalized to i8.
9671   DebugLoc dl = N->getDebugLoc();
9672   SDValue N0 = N->getOperand(0);
9673   EVT VT = N->getValueType(0);
9674   if (N0.getOpcode() == ISD::AND &&
9675       N0.hasOneUse() &&
9676       N0.getOperand(0).hasOneUse()) {
9677     SDValue N00 = N0.getOperand(0);
9678     if (N00.getOpcode() != X86ISD::SETCC_CARRY)
9679       return SDValue();
9680     ConstantSDNode *C = dyn_cast<ConstantSDNode>(N0.getOperand(1));
9681     if (!C || C->getZExtValue() != 1)
9682       return SDValue();
9683     return DAG.getNode(ISD::AND, dl, VT,
9684                        DAG.getNode(X86ISD::SETCC_CARRY, dl, VT,
9685                                    N00.getOperand(0), N00.getOperand(1)),
9686                        DAG.getConstant(1, VT));
9687   }
9688
9689   return SDValue();
9690 }
9691
9692 SDValue X86TargetLowering::PerformDAGCombine(SDNode *N,
9693                                              DAGCombinerInfo &DCI) const {
9694   SelectionDAG &DAG = DCI.DAG;
9695   switch (N->getOpcode()) {
9696   default: break;
9697   case ISD::VECTOR_SHUFFLE: return PerformShuffleCombine(N, DAG, *this);
9698   case ISD::SELECT:         return PerformSELECTCombine(N, DAG, Subtarget);
9699   case X86ISD::CMOV:        return PerformCMOVCombine(N, DAG, DCI);
9700   case ISD::MUL:            return PerformMulCombine(N, DAG, DCI);
9701   case ISD::SHL:
9702   case ISD::SRA:
9703   case ISD::SRL:            return PerformShiftCombine(N, DAG, Subtarget);
9704   case ISD::OR:             return PerformOrCombine(N, DAG, Subtarget);
9705   case ISD::STORE:          return PerformSTORECombine(N, DAG, Subtarget);
9706   case X86ISD::FXOR:
9707   case X86ISD::FOR:         return PerformFORCombine(N, DAG);
9708   case X86ISD::FAND:        return PerformFANDCombine(N, DAG);
9709   case X86ISD::BT:          return PerformBTCombine(N, DAG, DCI);
9710   case X86ISD::VZEXT_MOVL:  return PerformVZEXT_MOVLCombine(N, DAG);
9711   case ISD::MEMBARRIER:     return PerformMEMBARRIERCombine(N, DAG);
9712   case ISD::ZERO_EXTEND:    return PerformZExtCombine(N, DAG);
9713   }
9714
9715   return SDValue();
9716 }
9717
9718 //===----------------------------------------------------------------------===//
9719 //                           X86 Inline Assembly Support
9720 //===----------------------------------------------------------------------===//
9721
9722 static bool LowerToBSwap(CallInst *CI) {
9723   // FIXME: this should verify that we are targetting a 486 or better.  If not,
9724   // we will turn this bswap into something that will be lowered to logical ops
9725   // instead of emitting the bswap asm.  For now, we don't support 486 or lower
9726   // so don't worry about this.
9727
9728   // Verify this is a simple bswap.
9729   if (CI->getNumOperands() != 2 ||
9730       CI->getType() != CI->getOperand(1)->getType() ||
9731       !CI->getType()->isInteger())
9732     return false;
9733
9734   const IntegerType *Ty = dyn_cast<IntegerType>(CI->getType());
9735   if (!Ty || Ty->getBitWidth() % 16 != 0)
9736     return false;
9737
9738   // Okay, we can do this xform, do so now.
9739   const Type *Tys[] = { Ty };
9740   Module *M = CI->getParent()->getParent()->getParent();
9741   Constant *Int = Intrinsic::getDeclaration(M, Intrinsic::bswap, Tys, 1);
9742
9743   Value *Op = CI->getOperand(1);
9744   Op = CallInst::Create(Int, Op, CI->getName(), CI);
9745
9746   CI->replaceAllUsesWith(Op);
9747   CI->eraseFromParent();
9748   return true;
9749 }
9750
9751 bool X86TargetLowering::ExpandInlineAsm(CallInst *CI) const {
9752   InlineAsm *IA = cast<InlineAsm>(CI->getCalledValue());
9753   std::vector<InlineAsm::ConstraintInfo> Constraints = IA->ParseConstraints();
9754
9755   std::string AsmStr = IA->getAsmString();
9756
9757   // TODO: should remove alternatives from the asmstring: "foo {a|b}" -> "foo a"
9758   SmallVector<StringRef, 4> AsmPieces;
9759   SplitString(AsmStr, AsmPieces, "\n");  // ; as separator?
9760
9761   switch (AsmPieces.size()) {
9762   default: return false;
9763   case 1:
9764     AsmStr = AsmPieces[0];
9765     AsmPieces.clear();
9766     SplitString(AsmStr, AsmPieces, " \t");  // Split with whitespace.
9767
9768     // bswap $0
9769     if (AsmPieces.size() == 2 &&
9770         (AsmPieces[0] == "bswap" ||
9771          AsmPieces[0] == "bswapq" ||
9772          AsmPieces[0] == "bswapl") &&
9773         (AsmPieces[1] == "$0" ||
9774          AsmPieces[1] == "${0:q}")) {
9775       // No need to check constraints, nothing other than the equivalent of
9776       // "=r,0" would be valid here.
9777       return LowerToBSwap(CI);
9778     }
9779     // rorw $$8, ${0:w}  -->  llvm.bswap.i16
9780     if (CI->getType()->isInteger(16) &&
9781         AsmPieces.size() == 3 &&
9782         AsmPieces[0] == "rorw" &&
9783         AsmPieces[1] == "$$8," &&
9784         AsmPieces[2] == "${0:w}" &&
9785         IA->getConstraintString() == "=r,0,~{dirflag},~{fpsr},~{flags},~{cc}") {
9786       return LowerToBSwap(CI);
9787     }
9788     break;
9789   case 3:
9790     if (CI->getType()->isInteger(64) &&
9791         Constraints.size() >= 2 &&
9792         Constraints[0].Codes.size() == 1 && Constraints[0].Codes[0] == "A" &&
9793         Constraints[1].Codes.size() == 1 && Constraints[1].Codes[0] == "0") {
9794       // bswap %eax / bswap %edx / xchgl %eax, %edx  -> llvm.bswap.i64
9795       SmallVector<StringRef, 4> Words;
9796       SplitString(AsmPieces[0], Words, " \t");
9797       if (Words.size() == 2 && Words[0] == "bswap" && Words[1] == "%eax") {
9798         Words.clear();
9799         SplitString(AsmPieces[1], Words, " \t");
9800         if (Words.size() == 2 && Words[0] == "bswap" && Words[1] == "%edx") {
9801           Words.clear();
9802           SplitString(AsmPieces[2], Words, " \t,");
9803           if (Words.size() == 3 && Words[0] == "xchgl" && Words[1] == "%eax" &&
9804               Words[2] == "%edx") {
9805             return LowerToBSwap(CI);
9806           }
9807         }
9808       }
9809     }
9810     break;
9811   }
9812   return false;
9813 }
9814
9815
9816
9817 /// getConstraintType - Given a constraint letter, return the type of
9818 /// constraint it is for this target.
9819 X86TargetLowering::ConstraintType
9820 X86TargetLowering::getConstraintType(const std::string &Constraint) const {
9821   if (Constraint.size() == 1) {
9822     switch (Constraint[0]) {
9823     case 'A':
9824       return C_Register;
9825     case 'f':
9826     case 'r':
9827     case 'R':
9828     case 'l':
9829     case 'q':
9830     case 'Q':
9831     case 'x':
9832     case 'y':
9833     case 'Y':
9834       return C_RegisterClass;
9835     case 'e':
9836     case 'Z':
9837       return C_Other;
9838     default:
9839       break;
9840     }
9841   }
9842   return TargetLowering::getConstraintType(Constraint);
9843 }
9844
9845 /// LowerXConstraint - try to replace an X constraint, which matches anything,
9846 /// with another that has more specific requirements based on the type of the
9847 /// corresponding operand.
9848 const char *X86TargetLowering::
9849 LowerXConstraint(EVT ConstraintVT) const {
9850   // FP X constraints get lowered to SSE1/2 registers if available, otherwise
9851   // 'f' like normal targets.
9852   if (ConstraintVT.isFloatingPoint()) {
9853     if (Subtarget->hasSSE2())
9854       return "Y";
9855     if (Subtarget->hasSSE1())
9856       return "x";
9857   }
9858
9859   return TargetLowering::LowerXConstraint(ConstraintVT);
9860 }
9861
9862 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
9863 /// vector.  If it is invalid, don't add anything to Ops.
9864 void X86TargetLowering::LowerAsmOperandForConstraint(SDValue Op,
9865                                                      char Constraint,
9866                                                      bool hasMemory,
9867                                                      std::vector<SDValue>&Ops,
9868                                                      SelectionDAG &DAG) const {
9869   SDValue Result(0, 0);
9870
9871   switch (Constraint) {
9872   default: break;
9873   case 'I':
9874     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
9875       if (C->getZExtValue() <= 31) {
9876         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
9877         break;
9878       }
9879     }
9880     return;
9881   case 'J':
9882     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
9883       if (C->getZExtValue() <= 63) {
9884         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
9885         break;
9886       }
9887     }
9888     return;
9889   case 'K':
9890     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
9891       if ((int8_t)C->getSExtValue() == C->getSExtValue()) {
9892         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
9893         break;
9894       }
9895     }
9896     return;
9897   case 'N':
9898     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
9899       if (C->getZExtValue() <= 255) {
9900         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
9901         break;
9902       }
9903     }
9904     return;
9905   case 'e': {
9906     // 32-bit signed value
9907     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
9908       const ConstantInt *CI = C->getConstantIntValue();
9909       if (CI->isValueValidForType(Type::getInt32Ty(*DAG.getContext()),
9910                                   C->getSExtValue())) {
9911         // Widen to 64 bits here to get it sign extended.
9912         Result = DAG.getTargetConstant(C->getSExtValue(), MVT::i64);
9913         break;
9914       }
9915     // FIXME gcc accepts some relocatable values here too, but only in certain
9916     // memory models; it's complicated.
9917     }
9918     return;
9919   }
9920   case 'Z': {
9921     // 32-bit unsigned value
9922     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
9923       const ConstantInt *CI = C->getConstantIntValue();
9924       if (CI->isValueValidForType(Type::getInt32Ty(*DAG.getContext()),
9925                                   C->getZExtValue())) {
9926         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
9927         break;
9928       }
9929     }
9930     // FIXME gcc accepts some relocatable values here too, but only in certain
9931     // memory models; it's complicated.
9932     return;
9933   }
9934   case 'i': {
9935     // Literal immediates are always ok.
9936     if (ConstantSDNode *CST = dyn_cast<ConstantSDNode>(Op)) {
9937       // Widen to 64 bits here to get it sign extended.
9938       Result = DAG.getTargetConstant(CST->getSExtValue(), MVT::i64);
9939       break;
9940     }
9941
9942     // If we are in non-pic codegen mode, we allow the address of a global (with
9943     // an optional displacement) to be used with 'i'.
9944     GlobalAddressSDNode *GA = 0;
9945     int64_t Offset = 0;
9946
9947     // Match either (GA), (GA+C), (GA+C1+C2), etc.
9948     while (1) {
9949       if ((GA = dyn_cast<GlobalAddressSDNode>(Op))) {
9950         Offset += GA->getOffset();
9951         break;
9952       } else if (Op.getOpcode() == ISD::ADD) {
9953         if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
9954           Offset += C->getZExtValue();
9955           Op = Op.getOperand(0);
9956           continue;
9957         }
9958       } else if (Op.getOpcode() == ISD::SUB) {
9959         if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
9960           Offset += -C->getZExtValue();
9961           Op = Op.getOperand(0);
9962           continue;
9963         }
9964       }
9965
9966       // Otherwise, this isn't something we can handle, reject it.
9967       return;
9968     }
9969
9970     GlobalValue *GV = GA->getGlobal();
9971     // If we require an extra load to get this address, as in PIC mode, we
9972     // can't accept it.
9973     if (isGlobalStubReference(Subtarget->ClassifyGlobalReference(GV,
9974                                                         getTargetMachine())))
9975       return;
9976
9977     if (hasMemory)
9978       Op = LowerGlobalAddress(GV, Op.getDebugLoc(), Offset, DAG);
9979     else
9980       Op = DAG.getTargetGlobalAddress(GV, GA->getValueType(0), Offset);
9981     Result = Op;
9982     break;
9983   }
9984   }
9985
9986   if (Result.getNode()) {
9987     Ops.push_back(Result);
9988     return;
9989   }
9990   return TargetLowering::LowerAsmOperandForConstraint(Op, Constraint, hasMemory,
9991                                                       Ops, DAG);
9992 }
9993
9994 std::vector<unsigned> X86TargetLowering::
9995 getRegClassForInlineAsmConstraint(const std::string &Constraint,
9996                                   EVT VT) const {
9997   if (Constraint.size() == 1) {
9998     // FIXME: not handling fp-stack yet!
9999     switch (Constraint[0]) {      // GCC X86 Constraint Letters
10000     default: break;  // Unknown constraint letter
10001     case 'q':   // GENERAL_REGS in 64-bit mode, Q_REGS in 32-bit mode.
10002       if (Subtarget->is64Bit()) {
10003         if (VT == MVT::i32)
10004           return make_vector<unsigned>(X86::EAX, X86::EDX, X86::ECX, X86::EBX,
10005                                        X86::ESI, X86::EDI, X86::R8D, X86::R9D,
10006                                        X86::R10D,X86::R11D,X86::R12D,
10007                                        X86::R13D,X86::R14D,X86::R15D,
10008                                        X86::EBP, X86::ESP, 0);
10009         else if (VT == MVT::i16)
10010           return make_vector<unsigned>(X86::AX,  X86::DX,  X86::CX, X86::BX,
10011                                        X86::SI,  X86::DI,  X86::R8W,X86::R9W,
10012                                        X86::R10W,X86::R11W,X86::R12W,
10013                                        X86::R13W,X86::R14W,X86::R15W,
10014                                        X86::BP,  X86::SP, 0);
10015         else if (VT == MVT::i8)
10016           return make_vector<unsigned>(X86::AL,  X86::DL,  X86::CL, X86::BL,
10017                                        X86::SIL, X86::DIL, X86::R8B,X86::R9B,
10018                                        X86::R10B,X86::R11B,X86::R12B,
10019                                        X86::R13B,X86::R14B,X86::R15B,
10020                                        X86::BPL, X86::SPL, 0);
10021
10022         else if (VT == MVT::i64)
10023           return make_vector<unsigned>(X86::RAX, X86::RDX, X86::RCX, X86::RBX,
10024                                        X86::RSI, X86::RDI, X86::R8,  X86::R9,
10025                                        X86::R10, X86::R11, X86::R12,
10026                                        X86::R13, X86::R14, X86::R15,
10027                                        X86::RBP, X86::RSP, 0);
10028
10029         break;
10030       }
10031       // 32-bit fallthrough
10032     case 'Q':   // Q_REGS
10033       if (VT == MVT::i32)
10034         return make_vector<unsigned>(X86::EAX, X86::EDX, X86::ECX, X86::EBX, 0);
10035       else if (VT == MVT::i16)
10036         return make_vector<unsigned>(X86::AX, X86::DX, X86::CX, X86::BX, 0);
10037       else if (VT == MVT::i8)
10038         return make_vector<unsigned>(X86::AL, X86::DL, X86::CL, X86::BL, 0);
10039       else if (VT == MVT::i64)
10040         return make_vector<unsigned>(X86::RAX, X86::RDX, X86::RCX, X86::RBX, 0);
10041       break;
10042     }
10043   }
10044
10045   return std::vector<unsigned>();
10046 }
10047
10048 std::pair<unsigned, const TargetRegisterClass*>
10049 X86TargetLowering::getRegForInlineAsmConstraint(const std::string &Constraint,
10050                                                 EVT VT) const {
10051   // First, see if this is a constraint that directly corresponds to an LLVM
10052   // register class.
10053   if (Constraint.size() == 1) {
10054     // GCC Constraint Letters
10055     switch (Constraint[0]) {
10056     default: break;
10057     case 'r':   // GENERAL_REGS
10058     case 'l':   // INDEX_REGS
10059       if (VT == MVT::i8)
10060         return std::make_pair(0U, X86::GR8RegisterClass);
10061       if (VT == MVT::i16)
10062         return std::make_pair(0U, X86::GR16RegisterClass);
10063       if (VT == MVT::i32 || !Subtarget->is64Bit())
10064         return std::make_pair(0U, X86::GR32RegisterClass);
10065       return std::make_pair(0U, X86::GR64RegisterClass);
10066     case 'R':   // LEGACY_REGS
10067       if (VT == MVT::i8)
10068         return std::make_pair(0U, X86::GR8_NOREXRegisterClass);
10069       if (VT == MVT::i16)
10070         return std::make_pair(0U, X86::GR16_NOREXRegisterClass);
10071       if (VT == MVT::i32 || !Subtarget->is64Bit())
10072         return std::make_pair(0U, X86::GR32_NOREXRegisterClass);
10073       return std::make_pair(0U, X86::GR64_NOREXRegisterClass);
10074     case 'f':  // FP Stack registers.
10075       // If SSE is enabled for this VT, use f80 to ensure the isel moves the
10076       // value to the correct fpstack register class.
10077       if (VT == MVT::f32 && !isScalarFPTypeInSSEReg(VT))
10078         return std::make_pair(0U, X86::RFP32RegisterClass);
10079       if (VT == MVT::f64 && !isScalarFPTypeInSSEReg(VT))
10080         return std::make_pair(0U, X86::RFP64RegisterClass);
10081       return std::make_pair(0U, X86::RFP80RegisterClass);
10082     case 'y':   // MMX_REGS if MMX allowed.
10083       if (!Subtarget->hasMMX()) break;
10084       return std::make_pair(0U, X86::VR64RegisterClass);
10085     case 'Y':   // SSE_REGS if SSE2 allowed
10086       if (!Subtarget->hasSSE2()) break;
10087       // FALL THROUGH.
10088     case 'x':   // SSE_REGS if SSE1 allowed
10089       if (!Subtarget->hasSSE1()) break;
10090
10091       switch (VT.getSimpleVT().SimpleTy) {
10092       default: break;
10093       // Scalar SSE types.
10094       case MVT::f32:
10095       case MVT::i32:
10096         return std::make_pair(0U, X86::FR32RegisterClass);
10097       case MVT::f64:
10098       case MVT::i64:
10099         return std::make_pair(0U, X86::FR64RegisterClass);
10100       // Vector types.
10101       case MVT::v16i8:
10102       case MVT::v8i16:
10103       case MVT::v4i32:
10104       case MVT::v2i64:
10105       case MVT::v4f32:
10106       case MVT::v2f64:
10107         return std::make_pair(0U, X86::VR128RegisterClass);
10108       }
10109       break;
10110     }
10111   }
10112
10113   // Use the default implementation in TargetLowering to convert the register
10114   // constraint into a member of a register class.
10115   std::pair<unsigned, const TargetRegisterClass*> Res;
10116   Res = TargetLowering::getRegForInlineAsmConstraint(Constraint, VT);
10117
10118   // Not found as a standard register?
10119   if (Res.second == 0) {
10120     // Map st(0) -> st(7) -> ST0
10121     if (Constraint.size() == 7 && Constraint[0] == '{' &&
10122         tolower(Constraint[1]) == 's' &&
10123         tolower(Constraint[2]) == 't' &&
10124         Constraint[3] == '(' &&
10125         (Constraint[4] >= '0' && Constraint[4] <= '7') &&
10126         Constraint[5] == ')' &&
10127         Constraint[6] == '}') {
10128
10129       Res.first = X86::ST0+Constraint[4]-'0';
10130       Res.second = X86::RFP80RegisterClass;
10131       return Res;
10132     }
10133
10134     // GCC allows "st(0)" to be called just plain "st".
10135     if (StringRef("{st}").equals_lower(Constraint)) {
10136       Res.first = X86::ST0;
10137       Res.second = X86::RFP80RegisterClass;
10138       return Res;
10139     }
10140
10141     // flags -> EFLAGS
10142     if (StringRef("{flags}").equals_lower(Constraint)) {
10143       Res.first = X86::EFLAGS;
10144       Res.second = X86::CCRRegisterClass;
10145       return Res;
10146     }
10147
10148     // 'A' means EAX + EDX.
10149     if (Constraint == "A") {
10150       Res.first = X86::EAX;
10151       Res.second = X86::GR32_ADRegisterClass;
10152       return Res;
10153     }
10154     return Res;
10155   }
10156
10157   // Otherwise, check to see if this is a register class of the wrong value
10158   // type.  For example, we want to map "{ax},i32" -> {eax}, we don't want it to
10159   // turn into {ax},{dx}.
10160   if (Res.second->hasType(VT))
10161     return Res;   // Correct type already, nothing to do.
10162
10163   // All of the single-register GCC register classes map their values onto
10164   // 16-bit register pieces "ax","dx","cx","bx","si","di","bp","sp".  If we
10165   // really want an 8-bit or 32-bit register, map to the appropriate register
10166   // class and return the appropriate register.
10167   if (Res.second == X86::GR16RegisterClass) {
10168     if (VT == MVT::i8) {
10169       unsigned DestReg = 0;
10170       switch (Res.first) {
10171       default: break;
10172       case X86::AX: DestReg = X86::AL; break;
10173       case X86::DX: DestReg = X86::DL; break;
10174       case X86::CX: DestReg = X86::CL; break;
10175       case X86::BX: DestReg = X86::BL; break;
10176       }
10177       if (DestReg) {
10178         Res.first = DestReg;
10179         Res.second = X86::GR8RegisterClass;
10180       }
10181     } else if (VT == MVT::i32) {
10182       unsigned DestReg = 0;
10183       switch (Res.first) {
10184       default: break;
10185       case X86::AX: DestReg = X86::EAX; break;
10186       case X86::DX: DestReg = X86::EDX; break;
10187       case X86::CX: DestReg = X86::ECX; break;
10188       case X86::BX: DestReg = X86::EBX; break;
10189       case X86::SI: DestReg = X86::ESI; break;
10190       case X86::DI: DestReg = X86::EDI; break;
10191       case X86::BP: DestReg = X86::EBP; break;
10192       case X86::SP: DestReg = X86::ESP; break;
10193       }
10194       if (DestReg) {
10195         Res.first = DestReg;
10196         Res.second = X86::GR32RegisterClass;
10197       }
10198     } else if (VT == MVT::i64) {
10199       unsigned DestReg = 0;
10200       switch (Res.first) {
10201       default: break;
10202       case X86::AX: DestReg = X86::RAX; break;
10203       case X86::DX: DestReg = X86::RDX; break;
10204       case X86::CX: DestReg = X86::RCX; break;
10205       case X86::BX: DestReg = X86::RBX; break;
10206       case X86::SI: DestReg = X86::RSI; break;
10207       case X86::DI: DestReg = X86::RDI; break;
10208       case X86::BP: DestReg = X86::RBP; break;
10209       case X86::SP: DestReg = X86::RSP; break;
10210       }
10211       if (DestReg) {
10212         Res.first = DestReg;
10213         Res.second = X86::GR64RegisterClass;
10214       }
10215     }
10216   } else if (Res.second == X86::FR32RegisterClass ||
10217              Res.second == X86::FR64RegisterClass ||
10218              Res.second == X86::VR128RegisterClass) {
10219     // Handle references to XMM physical registers that got mapped into the
10220     // wrong class.  This can happen with constraints like {xmm0} where the
10221     // target independent register mapper will just pick the first match it can
10222     // find, ignoring the required type.
10223     if (VT == MVT::f32)
10224       Res.second = X86::FR32RegisterClass;
10225     else if (VT == MVT::f64)
10226       Res.second = X86::FR64RegisterClass;
10227     else if (X86::VR128RegisterClass->hasType(VT))
10228       Res.second = X86::VR128RegisterClass;
10229   }
10230
10231   return Res;
10232 }
10233
10234 //===----------------------------------------------------------------------===//
10235 //                           X86 Widen vector type
10236 //===----------------------------------------------------------------------===//
10237
10238 /// getWidenVectorType: given a vector type, returns the type to widen
10239 /// to (e.g., v7i8 to v8i8). If the vector type is legal, it returns itself.
10240 /// If there is no vector type that we want to widen to, returns MVT::Other
10241 /// When and where to widen is target dependent based on the cost of
10242 /// scalarizing vs using the wider vector type.
10243
10244 EVT X86TargetLowering::getWidenVectorType(EVT VT) const {
10245   assert(VT.isVector());
10246   if (isTypeLegal(VT))
10247     return VT;
10248
10249   // TODO: In computeRegisterProperty, we can compute the list of legal vector
10250   //       type based on element type.  This would speed up our search (though
10251   //       it may not be worth it since the size of the list is relatively
10252   //       small).
10253   EVT EltVT = VT.getVectorElementType();
10254   unsigned NElts = VT.getVectorNumElements();
10255
10256   // On X86, it make sense to widen any vector wider than 1
10257   if (NElts <= 1)
10258     return MVT::Other;
10259
10260   for (unsigned nVT = MVT::FIRST_VECTOR_VALUETYPE;
10261        nVT <= MVT::LAST_VECTOR_VALUETYPE; ++nVT) {
10262     EVT SVT = (MVT::SimpleValueType)nVT;
10263
10264     if (isTypeLegal(SVT) &&
10265         SVT.getVectorElementType() == EltVT &&
10266         SVT.getVectorNumElements() > NElts)
10267       return SVT;
10268   }
10269   return MVT::Other;
10270 }