lib/Target/X86/X86FastISel.cpp

   1 //===-- X86FastISel.cpp - X86 FastISel implementation ---------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the X86-specific support for the FastISel class. Much
  11 // of the target-specific code is generated by tablegen in the file
  12 // X86GenFastISel.inc, which is #included here.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 #include "X86.h"
  17 #include "X86InstrBuilder.h"
  18 #include "X86ISelLowering.h"
  19 #include "X86RegisterInfo.h"
  20 #include "X86Subtarget.h"
  21 #include "X86TargetMachine.h"
  22 #include "llvm/CallingConv.h"
  23 #include "llvm/DerivedTypes.h"
  24 #include "llvm/GlobalVariable.h"
  25 #include "llvm/Instructions.h"
  26 #include "llvm/Intrinsics.h"
  27 #include "llvm/CodeGen/FastISel.h"
  28 #include "llvm/CodeGen/MachineConstantPool.h"
  29 #include "llvm/CodeGen/MachineFrameInfo.h"
  30 #include "llvm/CodeGen/MachineRegisterInfo.h"
  31 #include "llvm/Support/CallSite.h"
  32 #include "llvm/Support/GetElementPtrTypeIterator.h"
  33
  34 using namespace llvm;
  35
  36 class X86FastISel : public FastISel {
  37   /// Subtarget - Keep a pointer to the X86Subtarget around so that we can
  38   /// make the right decision when generating code for different targets.
  39   const X86Subtarget *Subtarget;
  40
  41   /// StackPtr - Register used as the stack pointer.
  42   ///
  43   unsigned StackPtr;
  44
  45   /// X86ScalarSSEf32, X86ScalarSSEf64 - Select between SSE or x87
  46   /// floating point ops.
  47   /// When SSE is available, use it for f32 operations.
  48   /// When SSE2 is available, use it for f64 operations.
  49   bool X86ScalarSSEf64;
  50   bool X86ScalarSSEf32;
  51
  52 public:
  53   explicit X86FastISel(MachineFunction &mf,
  54                        MachineModuleInfo *mmi,
  55                        DwarfWriter *dw,
  56                        DenseMap<const Value *, unsigned> &vm,
  57                        DenseMap<const BasicBlock *, MachineBasicBlock *> &bm,
  58                        DenseMap<const AllocaInst *, int> &am
  59 #ifndef NDEBUG
  60                        , SmallSet<Instruction*, 8> &cil
  61 #endif
  62                        )
  63     : FastISel(mf, mmi, dw, vm, bm, am
  64 #ifndef NDEBUG
  65                , cil
  66 #endif
  67                ) {
  68     Subtarget = &TM.getSubtarget<X86Subtarget>();
  69     StackPtr = Subtarget->is64Bit() ? X86::RSP : X86::ESP;
  70     X86ScalarSSEf64 = Subtarget->hasSSE2();
  71     X86ScalarSSEf32 = Subtarget->hasSSE1();
  72   }
  73
  74   virtual bool TargetSelectInstruction(Instruction *I);
  75
  76 #include "X86GenFastISel.inc"
  77
  78 private:
  79   bool X86FastEmitCompare(Value *LHS, Value *RHS, MVT VT);
  80
  81   bool X86FastEmitLoad(MVT VT, const X86AddressMode &AM, unsigned &RR);
  82
  83   bool X86FastEmitStore(MVT VT, Value *Val,
  84                         const X86AddressMode &AM);
  85   bool X86FastEmitStore(MVT VT, unsigned Val,
  86                         const X86AddressMode &AM);
  87
  88   bool X86FastEmitExtend(ISD::NodeType Opc, MVT DstVT, unsigned Src, MVT SrcVT,
  89                          unsigned &ResultReg);
  90
  91   bool X86SelectAddress(Value *V, X86AddressMode &AM, bool isCall);
  92
  93   bool X86SelectLoad(Instruction *I);
  94
  95   bool X86SelectStore(Instruction *I);
  96
  97   bool X86SelectCmp(Instruction *I);
  98
  99   bool X86SelectZExt(Instruction *I);
 100
 101   bool X86SelectBranch(Instruction *I);
 102
 103   bool X86SelectShift(Instruction *I);
 104
 105   bool X86SelectSelect(Instruction *I);
 106
 107   bool X86SelectTrunc(Instruction *I);
 108
 109   bool X86SelectFPExt(Instruction *I);
 110   bool X86SelectFPTrunc(Instruction *I);
 111
 112   bool X86SelectExtractValue(Instruction *I);
 113
 114   bool X86VisitIntrinsicCall(CallInst &I, unsigned Intrinsic);
 115   bool X86SelectCall(Instruction *I);
 116
 117   CCAssignFn *CCAssignFnForCall(unsigned CC, bool isTailCall = false);
 118
 119   const X86InstrInfo *getInstrInfo() const {
 120     return getTargetMachine()->getInstrInfo();
 121   }
 122   const X86TargetMachine *getTargetMachine() const {
 123     return static_cast<const X86TargetMachine *>(&TM);
 124   }
 125
 126   unsigned TargetMaterializeConstant(Constant *C);
 127
 128   unsigned TargetMaterializeAlloca(AllocaInst *C);
 129
 130   /// isScalarFPTypeInSSEReg - Return true if the specified scalar FP type is
 131   /// computed in an SSE register, not on the X87 floating point stack.
 132   bool isScalarFPTypeInSSEReg(MVT VT) const {
 133     return (VT == MVT::f64 && X86ScalarSSEf64) || // f64 is when SSE2
 134       (VT == MVT::f32 && X86ScalarSSEf32);   // f32 is when SSE1
 135   }
 136
 137   bool isTypeLegal(const Type *Ty, MVT &VT, bool AllowI1 = false);
 138 };
 139
 140 bool X86FastISel::isTypeLegal(const Type *Ty, MVT &VT, bool AllowI1) {
 141   VT = TLI.getValueType(Ty, /*HandleUnknown=*/true);
 142   if (VT == MVT::Other || !VT.isSimple())
 143     // Unhandled type. Halt "fast" selection and bail.
 144     return false;
 145
 146   // For now, require SSE/SSE2 for performing floating-point operations,
 147   // since x87 requires additional work.
 148   if (VT == MVT::f64 && !X86ScalarSSEf64)
 149      return false;
 150   if (VT == MVT::f32 && !X86ScalarSSEf32)
 151      return false;
 152   // Similarly, no f80 support yet.
 153   if (VT == MVT::f80)
 154     return false;
 155   // We only handle legal types. For example, on x86-32 the instruction
 156   // selector contains all of the 64-bit instructions from x86-64,
 157   // under the assumption that i64 won't be used if the target doesn't
 158   // support it.
 159   return (AllowI1 && VT == MVT::i1) || TLI.isTypeLegal(VT);
 160 }
 161
 162 #include "X86GenCallingConv.inc"
 163
 164 /// CCAssignFnForCall - Selects the correct CCAssignFn for a given calling
 165 /// convention.
 166 CCAssignFn *X86FastISel::CCAssignFnForCall(unsigned CC, bool isTaillCall) {
 167   if (Subtarget->is64Bit()) {
 168     if (Subtarget->isTargetWin64())
 169       return CC_X86_Win64_C;
 170     else if (CC == CallingConv::Fast && isTaillCall)
 171       return CC_X86_64_TailCall;
 172     else
 173       return CC_X86_64_C;
 174   }
 175
 176   if (CC == CallingConv::X86_FastCall)
 177     return CC_X86_32_FastCall;
 178   else if (CC == CallingConv::Fast)
 179     return CC_X86_32_FastCC;
 180   else
 181     return CC_X86_32_C;
 182 }
 183
 184 /// X86FastEmitLoad - Emit a machine instruction to load a value of type VT.
 185 /// The address is either pre-computed, i.e. Ptr, or a GlobalAddress, i.e. GV.
 186 /// Return true and the result register by reference if it is possible.
 187 bool X86FastISel::X86FastEmitLoad(MVT VT, const X86AddressMode &AM,
 188                                   unsigned &ResultReg) {
 189   // Get opcode and regclass of the output for the given load instruction.
 190   unsigned Opc = 0;
 191   const TargetRegisterClass *RC = NULL;
 192   switch (VT.getSimpleVT()) {
 193   default: return false;
 194   case MVT::i8:
 195     Opc = X86::MOV8rm;
 196     RC  = X86::GR8RegisterClass;
 197     break;
 198   case MVT::i16:
 199     Opc = X86::MOV16rm;
 200     RC  = X86::GR16RegisterClass;
 201     break;
 202   case MVT::i32:
 203     Opc = X86::MOV32rm;
 204     RC  = X86::GR32RegisterClass;
 205     break;
 206   case MVT::i64:
 207     // Must be in x86-64 mode.
 208     Opc = X86::MOV64rm;
 209     RC  = X86::GR64RegisterClass;
 210     break;
 211   case MVT::f32:
 212     if (Subtarget->hasSSE1()) {
 213       Opc = X86::MOVSSrm;
 214       RC  = X86::FR32RegisterClass;
 215     } else {
 216       Opc = X86::LD_Fp32m;
 217       RC  = X86::RFP32RegisterClass;
 218     }
 219     break;
 220   case MVT::f64:
 221     if (Subtarget->hasSSE2()) {
 222       Opc = X86::MOVSDrm;
 223       RC  = X86::FR64RegisterClass;
 224     } else {
 225       Opc = X86::LD_Fp64m;
 226       RC  = X86::RFP64RegisterClass;
 227     }
 228     break;
 229   case MVT::f80:
 230     // No f80 support yet.
 231     return false;
 232   }
 233
 234   ResultReg = createResultReg(RC);
 235   addFullAddress(BuildMI(MBB, DL, TII.get(Opc), ResultReg), AM);
 236   return true;
 237 }
 238
 239 /// X86FastEmitStore - Emit a machine instruction to store a value Val of
 240 /// type VT. The address is either pre-computed, consisted of a base ptr, Ptr
 241 /// and a displacement offset, or a GlobalAddress,
 242 /// i.e. V. Return true if it is possible.
 243 bool
 244 X86FastISel::X86FastEmitStore(MVT VT, unsigned Val,
 245                               const X86AddressMode &AM) {
 246   // Get opcode and regclass of the output for the given store instruction.
 247   unsigned Opc = 0;
 248   switch (VT.getSimpleVT()) {
 249   case MVT::f80: // No f80 support yet.
 250   default: return false;
 251   case MVT::i8:  Opc = X86::MOV8mr;  break;
 252   case MVT::i16: Opc = X86::MOV16mr; break;
 253   case MVT::i32: Opc = X86::MOV32mr; break;
 254   case MVT::i64: Opc = X86::MOV64mr; break; // Must be in x86-64 mode.
 255   case MVT::f32:
 256     Opc = Subtarget->hasSSE1() ? X86::MOVSSmr : X86::ST_Fp32m;
 257     break;
 258   case MVT::f64:
 259     Opc = Subtarget->hasSSE2() ? X86::MOVSDmr : X86::ST_Fp64m;
 260     break;
 261   }
 262
 263   addFullAddress(BuildMI(MBB, DL, TII.get(Opc)), AM).addReg(Val);
 264   return true;
 265 }
 266
 267 bool X86FastISel::X86FastEmitStore(MVT VT, Value *Val,
 268                                    const X86AddressMode &AM) {
 269   // Handle 'null' like i32/i64 0.
 270   if (isa<ConstantPointerNull>(Val))
 271     Val = Constant::getNullValue(TD.getIntPtrType());
 272
 273   // If this is a store of a simple constant, fold the constant into the store.
 274   if (ConstantInt *CI = dyn_cast<ConstantInt>(Val)) {
 275     unsigned Opc = 0;
 276     switch (VT.getSimpleVT()) {
 277     default: break;
 278     case MVT::i8:  Opc = X86::MOV8mi;  break;
 279     case MVT::i16: Opc = X86::MOV16mi; break;
 280     case MVT::i32: Opc = X86::MOV32mi; break;
 281     case MVT::i64:
 282       // Must be a 32-bit sign extended value.
 283       if ((int)CI->getSExtValue() == CI->getSExtValue())
 284         Opc = X86::MOV64mi32;
 285       break;
 286     }
 287
 288     if (Opc) {
 289       addFullAddress(BuildMI(MBB, DL, TII.get(Opc)), AM)
 290                              .addImm(CI->getSExtValue());
 291       return true;
 292     }
 293   }
 294
 295   unsigned ValReg = getRegForValue(Val);
 296   if (ValReg == 0)
 297     return false;
 298
 299   return X86FastEmitStore(VT, ValReg, AM);
 300 }
 301
 302 /// X86FastEmitExtend - Emit a machine instruction to extend a value Src of
 303 /// type SrcVT to type DstVT using the specified extension opcode Opc (e.g.
 304 /// ISD::SIGN_EXTEND).
 305 bool X86FastISel::X86FastEmitExtend(ISD::NodeType Opc, MVT DstVT,
 306                                     unsigned Src, MVT SrcVT,
 307                                     unsigned &ResultReg) {
 308   unsigned RR = FastEmit_r(SrcVT.getSimpleVT(), DstVT.getSimpleVT(), Opc, Src);
 309
 310   if (RR != 0) {
 311     ResultReg = RR;
 312     return true;
 313   } else
 314     return false;
 315 }
 316
 317 /// X86SelectAddress - Attempt to fill in an address from the given value.
 318 ///
 319 bool X86FastISel::X86SelectAddress(Value *V, X86AddressMode &AM, bool isCall) {
 320   User *U;
 321   unsigned Opcode = Instruction::UserOp1;
 322   if (Instruction *I = dyn_cast<Instruction>(V)) {
 323     Opcode = I->getOpcode();
 324     U = I;
 325   } else if (ConstantExpr *C = dyn_cast<ConstantExpr>(V)) {
 326     Opcode = C->getOpcode();
 327     U = C;
 328   }
 329
 330   switch (Opcode) {
 331   default: break;
 332   case Instruction::BitCast:
 333     // Look past bitcasts.
 334     return X86SelectAddress(U->getOperand(0), AM, isCall);
 335
 336   case Instruction::IntToPtr:
 337     // Look past no-op inttoptrs.
 338     if (TLI.getValueType(U->getOperand(0)->getType()) == TLI.getPointerTy())
 339       return X86SelectAddress(U->getOperand(0), AM, isCall);
 340     break;
 341
 342   case Instruction::PtrToInt:
 343     // Look past no-op ptrtoints.
 344     if (TLI.getValueType(U->getType()) == TLI.getPointerTy())
 345       return X86SelectAddress(U->getOperand(0), AM, isCall);
 346     break;
 347
 348   case Instruction::Alloca: {
 349     if (isCall) break;
 350     // Do static allocas.
 351     const AllocaInst *A = cast<AllocaInst>(V);
 352     DenseMap<const AllocaInst*, int>::iterator SI = StaticAllocaMap.find(A);
 353     if (SI != StaticAllocaMap.end()) {
 354       AM.BaseType = X86AddressMode::FrameIndexBase;
 355       AM.Base.FrameIndex = SI->second;
 356       return true;
 357     }
 358     break;
 359   }
 360
 361   case Instruction::Add: {
 362     if (isCall) break;
 363     // Adds of constants are common and easy enough.
 364     if (ConstantInt *CI = dyn_cast<ConstantInt>(U->getOperand(1))) {
 365       uint64_t Disp = (int32_t)AM.Disp + (uint64_t)CI->getSExtValue();
 366       // They have to fit in the 32-bit signed displacement field though.
 367       if (isInt32(Disp)) {
 368         AM.Disp = (uint32_t)Disp;
 369         return X86SelectAddress(U->getOperand(0), AM, isCall);
 370       }
 371     }
 372     break;
 373   }
 374
 375   case Instruction::GetElementPtr: {
 376     if (isCall) break;
 377     // Pattern-match simple GEPs.
 378     uint64_t Disp = (int32_t)AM.Disp;
 379     unsigned IndexReg = AM.IndexReg;
 380     unsigned Scale = AM.Scale;
 381     gep_type_iterator GTI = gep_type_begin(U);
 382     // Iterate through the indices, folding what we can. Constants can be
 383     // folded, and one dynamic index can be handled, if the scale is supported.
 384     for (User::op_iterator i = U->op_begin() + 1, e = U->op_end();
 385          i != e; ++i, ++GTI) {
 386       Value *Op = *i;
 387       if (const StructType *STy = dyn_cast<StructType>(*GTI)) {
 388         const StructLayout *SL = TD.getStructLayout(STy);
 389         unsigned Idx = cast<ConstantInt>(Op)->getZExtValue();
 390         Disp += SL->getElementOffset(Idx);
 391       } else {
 392         uint64_t S = TD.getTypePaddedSize(GTI.getIndexedType());
 393         if (ConstantInt *CI = dyn_cast<ConstantInt>(Op)) {
 394           // Constant-offset addressing.
 395           Disp += CI->getSExtValue() * S;
 396         } else if (IndexReg == 0 &&
 397                    (!AM.GV ||
 398                     !getTargetMachine()->symbolicAddressesAreRIPRel()) &&
 399                    (S == 1 || S == 2 || S == 4 || S == 8)) {
 400           // Scaled-index addressing.
 401           Scale = S;
 402           IndexReg = getRegForGEPIndex(Op);
 403           if (IndexReg == 0)
 404             return false;
 405         } else
 406           // Unsupported.
 407           goto unsupported_gep;
 408       }
 409     }
 410     // Check for displacement overflow.
 411     if (!isInt32(Disp))
 412       break;
 413     // Ok, the GEP indices were covered by constant-offset and scaled-index
 414     // addressing. Update the address state and move on to examining the base.
 415     AM.IndexReg = IndexReg;
 416     AM.Scale = Scale;
 417     AM.Disp = (uint32_t)Disp;
 418     return X86SelectAddress(U->getOperand(0), AM, isCall);
 419   unsupported_gep:
 420     // Ok, the GEP indices weren't all covered.
 421     break;
 422   }
 423   }
 424
 425   // Handle constant address.
 426   if (GlobalValue *GV = dyn_cast<GlobalValue>(V)) {
 427     // Can't handle alternate code models yet.
 428     if (TM.getCodeModel() != CodeModel::Default &&
 429         TM.getCodeModel() != CodeModel::Small)
 430       return false;
 431
 432     // RIP-relative addresses can't have additional register operands.
 433     if (getTargetMachine()->symbolicAddressesAreRIPRel() &&
 434         (AM.Base.Reg != 0 || AM.IndexReg != 0))
 435       return false;
 436
 437     // Can't handle TLS yet.
 438     if (GlobalVariable *GVar = dyn_cast<GlobalVariable>(GV))
 439       if (GVar->isThreadLocal())
 440         return false;
 441
 442     // Set up the basic address.
 443     AM.GV = GV;
 444     if (!isCall &&
 445         TM.getRelocationModel() == Reloc::PIC_ &&
 446         !Subtarget->is64Bit())
 447       AM.Base.Reg = getInstrInfo()->getGlobalBaseReg(&MF);
 448
 449     // Emit an extra load if the ABI requires it.
 450     if (Subtarget->GVRequiresExtraLoad(GV, TM, isCall)) {
 451       // Check to see if we've already materialized this
 452       // value in a register in this block.
 453       if (unsigned Reg = LocalValueMap[V]) {
 454         AM.Base.Reg = Reg;
 455         AM.GV = 0;
 456         return true;
 457       }
 458       // Issue load from stub if necessary.
 459       unsigned Opc = 0;
 460       const TargetRegisterClass *RC = NULL;
 461       if (TLI.getPointerTy() == MVT::i32) {
 462         Opc = X86::MOV32rm;
 463         RC  = X86::GR32RegisterClass;
 464       } else {
 465         Opc = X86::MOV64rm;
 466         RC  = X86::GR64RegisterClass;
 467       }
 468
 469       X86AddressMode StubAM;
 470       StubAM.Base.Reg = AM.Base.Reg;
 471       StubAM.GV = AM.GV;
 472       unsigned ResultReg = createResultReg(RC);
 473       addFullAddress(BuildMI(MBB, DL, TII.get(Opc), ResultReg), StubAM);
 474
 475       // Now construct the final address. Note that the Disp, Scale,
 476       // and Index values may already be set here.
 477       AM.Base.Reg = ResultReg;
 478       AM.GV = 0;
 479
 480       // Prevent loading GV stub multiple times in same MBB.
 481       LocalValueMap[V] = AM.Base.Reg;
 482     }
 483     return true;
 484   }
 485
 486   // If all else fails, try to materialize the value in a register.
 487   if (!AM.GV || !getTargetMachine()->symbolicAddressesAreRIPRel()) {
 488     if (AM.Base.Reg == 0) {
 489       AM.Base.Reg = getRegForValue(V);
 490       return AM.Base.Reg != 0;
 491     }
 492     if (AM.IndexReg == 0) {
 493       assert(AM.Scale == 1 && "Scale with no index!");
 494       AM.IndexReg = getRegForValue(V);
 495       return AM.IndexReg != 0;
 496     }
 497   }
 498
 499   return false;
 500 }
 501
 502 /// X86SelectStore - Select and emit code to implement store instructions.
 503 bool X86FastISel::X86SelectStore(Instruction* I) {
 504   MVT VT;
 505   if (!isTypeLegal(I->getOperand(0)->getType(), VT))
 506     return false;
 507
 508   X86AddressMode AM;
 509   if (!X86SelectAddress(I->getOperand(1), AM, false))
 510     return false;
 511
 512   return X86FastEmitStore(VT, I->getOperand(0), AM);
 513 }
 514
 515 /// X86SelectLoad - Select and emit code to implement load instructions.
 516 ///
 517 bool X86FastISel::X86SelectLoad(Instruction *I)  {
 518   MVT VT;
 519   if (!isTypeLegal(I->getType(), VT))
 520     return false;
 521
 522   X86AddressMode AM;
 523   if (!X86SelectAddress(I->getOperand(0), AM, false))
 524     return false;
 525
 526   unsigned ResultReg = 0;
 527   if (X86FastEmitLoad(VT, AM, ResultReg)) {
 528     UpdateValueMap(I, ResultReg);
 529     return true;
 530   }
 531   return false;
 532 }
 533
 534 static unsigned X86ChooseCmpOpcode(MVT VT) {
 535   switch (VT.getSimpleVT()) {
 536   default:       return 0;
 537   case MVT::i8:  return X86::CMP8rr;
 538   case MVT::i16: return X86::CMP16rr;
 539   case MVT::i32: return X86::CMP32rr;
 540   case MVT::i64: return X86::CMP64rr;
 541   case MVT::f32: return X86::UCOMISSrr;
 542   case MVT::f64: return X86::UCOMISDrr;
 543   }
 544 }
 545
 546 /// X86ChooseCmpImmediateOpcode - If we have a comparison with RHS as the RHS
 547 /// of the comparison, return an opcode that works for the compare (e.g.
 548 /// CMP32ri) otherwise return 0.
 549 static unsigned X86ChooseCmpImmediateOpcode(MVT VT, ConstantInt *RHSC) {
 550   switch (VT.getSimpleVT()) {
 551   // Otherwise, we can't fold the immediate into this comparison.
 552   default: return 0;
 553   case MVT::i8: return X86::CMP8ri;
 554   case MVT::i16: return X86::CMP16ri;
 555   case MVT::i32: return X86::CMP32ri;
 556   case MVT::i64:
 557     // 64-bit comparisons are only valid if the immediate fits in a 32-bit sext
 558     // field.
 559     if ((int)RHSC->getSExtValue() == RHSC->getSExtValue())
 560       return X86::CMP64ri32;
 561     return 0;
 562   }
 563 }
 564
 565 bool X86FastISel::X86FastEmitCompare(Value *Op0, Value *Op1, MVT VT) {
 566   unsigned Op0Reg = getRegForValue(Op0);
 567   if (Op0Reg == 0) return false;
 568
 569   // Handle 'null' like i32/i64 0.
 570   if (isa<ConstantPointerNull>(Op1))
 571     Op1 = Constant::getNullValue(TD.getIntPtrType());
 572
 573   // We have two options: compare with register or immediate.  If the RHS of
 574   // the compare is an immediate that we can fold into this compare, use
 575   // CMPri, otherwise use CMPrr.
 576   if (ConstantInt *Op1C = dyn_cast<ConstantInt>(Op1)) {
 577     if (unsigned CompareImmOpc = X86ChooseCmpImmediateOpcode(VT, Op1C)) {
 578       BuildMI(MBB, DL, TII.get(CompareImmOpc)).addReg(Op0Reg)
 579                                           .addImm(Op1C->getSExtValue());
 580       return true;
 581     }
 582   }
 583
 584   unsigned CompareOpc = X86ChooseCmpOpcode(VT);
 585   if (CompareOpc == 0) return false;
 586
 587   unsigned Op1Reg = getRegForValue(Op1);
 588   if (Op1Reg == 0) return false;
 589   BuildMI(MBB, DL, TII.get(CompareOpc)).addReg(Op0Reg).addReg(Op1Reg);
 590
 591   return true;
 592 }
 593
 594 bool X86FastISel::X86SelectCmp(Instruction *I) {
 595   CmpInst *CI = cast<CmpInst>(I);
 596
 597   MVT VT;
 598   if (!isTypeLegal(I->getOperand(0)->getType(), VT))
 599     return false;
 600
 601   unsigned ResultReg = createResultReg(&X86::GR8RegClass);
 602   unsigned SetCCOpc;
 603   bool SwapArgs;  // false -> compare Op0, Op1.  true -> compare Op1, Op0.
 604   switch (CI->getPredicate()) {
 605   case CmpInst::FCMP_OEQ: {
 606     if (!X86FastEmitCompare(CI->getOperand(0), CI->getOperand(1), VT))
 607       return false;
 608
 609     unsigned EReg = createResultReg(&X86::GR8RegClass);
 610     unsigned NPReg = createResultReg(&X86::GR8RegClass);
 611     BuildMI(MBB, DL, TII.get(X86::SETEr), EReg);
 612     BuildMI(MBB, DL, TII.get(X86::SETNPr), NPReg);
 613     BuildMI(MBB, DL,
 614             TII.get(X86::AND8rr), ResultReg).addReg(NPReg).addReg(EReg);
 615     UpdateValueMap(I, ResultReg);
 616     return true;
 617   }
 618   case CmpInst::FCMP_UNE: {
 619     if (!X86FastEmitCompare(CI->getOperand(0), CI->getOperand(1), VT))
 620       return false;
 621
 622     unsigned NEReg = createResultReg(&X86::GR8RegClass);
 623     unsigned PReg = createResultReg(&X86::GR8RegClass);
 624     BuildMI(MBB, DL, TII.get(X86::SETNEr), NEReg);
 625     BuildMI(MBB, DL, TII.get(X86::SETPr), PReg);
 626     BuildMI(MBB, DL, TII.get(X86::OR8rr), ResultReg).addReg(PReg).addReg(NEReg);
 627     UpdateValueMap(I, ResultReg);
 628     return true;
 629   }
 630   case CmpInst::FCMP_OGT: SwapArgs = false; SetCCOpc = X86::SETAr;  break;
 631   case CmpInst::FCMP_OGE: SwapArgs = false; SetCCOpc = X86::SETAEr; break;
 632   case CmpInst::FCMP_OLT: SwapArgs = true;  SetCCOpc = X86::SETAr;  break;
 633   case CmpInst::FCMP_OLE: SwapArgs = true;  SetCCOpc = X86::SETAEr; break;
 634   case CmpInst::FCMP_ONE: SwapArgs = false; SetCCOpc = X86::SETNEr; break;
 635   case CmpInst::FCMP_ORD: SwapArgs = false; SetCCOpc = X86::SETNPr; break;
 636   case CmpInst::FCMP_UNO: SwapArgs = false; SetCCOpc = X86::SETPr;  break;
 637   case CmpInst::FCMP_UEQ: SwapArgs = false; SetCCOpc = X86::SETEr;  break;
 638   case CmpInst::FCMP_UGT: SwapArgs = true;  SetCCOpc = X86::SETBr;  break;
 639   case CmpInst::FCMP_UGE: SwapArgs = true;  SetCCOpc = X86::SETBEr; break;
 640   case CmpInst::FCMP_ULT: SwapArgs = false; SetCCOpc = X86::SETBr;  break;
 641   case CmpInst::FCMP_ULE: SwapArgs = false; SetCCOpc = X86::SETBEr; break;
 642
 643   case CmpInst::ICMP_EQ:  SwapArgs = false; SetCCOpc = X86::SETEr;  break;
 644   case CmpInst::ICMP_NE:  SwapArgs = false; SetCCOpc = X86::SETNEr; break;
 645   case CmpInst::ICMP_UGT: SwapArgs = false; SetCCOpc = X86::SETAr;  break;
 646   case CmpInst::ICMP_UGE: SwapArgs = false; SetCCOpc = X86::SETAEr; break;
 647   case CmpInst::ICMP_ULT: SwapArgs = false; SetCCOpc = X86::SETBr;  break;
 648   case CmpInst::ICMP_ULE: SwapArgs = false; SetCCOpc = X86::SETBEr; break;
 649   case CmpInst::ICMP_SGT: SwapArgs = false; SetCCOpc = X86::SETGr;  break;
 650   case CmpInst::ICMP_SGE: SwapArgs = false; SetCCOpc = X86::SETGEr; break;
 651   case CmpInst::ICMP_SLT: SwapArgs = false; SetCCOpc = X86::SETLr;  break;
 652   case CmpInst::ICMP_SLE: SwapArgs = false; SetCCOpc = X86::SETLEr; break;
 653   default:
 654     return false;
 655   }
 656
 657   Value *Op0 = CI->getOperand(0), *Op1 = CI->getOperand(1);
 658   if (SwapArgs)
 659     std::swap(Op0, Op1);
 660
 661   // Emit a compare of Op0/Op1.
 662   if (!X86FastEmitCompare(Op0, Op1, VT))
 663     return false;
 664
 665   BuildMI(MBB, DL, TII.get(SetCCOpc), ResultReg);
 666   UpdateValueMap(I, ResultReg);
 667   return true;
 668 }
 669
 670 bool X86FastISel::X86SelectZExt(Instruction *I) {
 671   // Special-case hack: The only i1 values we know how to produce currently
 672   // set the upper bits of an i8 value to zero.
 673   if (I->getType() == Type::Int8Ty &&
 674       I->getOperand(0)->getType() == Type::Int1Ty) {
 675     unsigned ResultReg = getRegForValue(I->getOperand(0));
 676     if (ResultReg == 0) return false;
 677     UpdateValueMap(I, ResultReg);
 678     return true;
 679   }
 680
 681   return false;
 682 }
 683
 684
 685 bool X86FastISel::X86SelectBranch(Instruction *I) {
 686   // Unconditional branches are selected by tablegen-generated code.
 687   // Handle a conditional branch.
 688   BranchInst *BI = cast<BranchInst>(I);
 689   MachineBasicBlock *TrueMBB = MBBMap[BI->getSuccessor(0)];
 690   MachineBasicBlock *FalseMBB = MBBMap[BI->getSuccessor(1)];
 691
 692   // Fold the common case of a conditional branch with a comparison.
 693   if (CmpInst *CI = dyn_cast<CmpInst>(BI->getCondition())) {
 694     if (CI->hasOneUse()) {
 695       MVT VT = TLI.getValueType(CI->getOperand(0)->getType());
 696
 697       // Try to take advantage of fallthrough opportunities.
 698       CmpInst::Predicate Predicate = CI->getPredicate();
 699       if (MBB->isLayoutSuccessor(TrueMBB)) {
 700         std::swap(TrueMBB, FalseMBB);
 701         Predicate = CmpInst::getInversePredicate(Predicate);
 702       }
 703
 704       bool SwapArgs;  // false -> compare Op0, Op1.  true -> compare Op1, Op0.
 705       unsigned BranchOpc; // Opcode to jump on, e.g. "X86::JA"
 706
 707       switch (Predicate) {
 708       case CmpInst::FCMP_OEQ:
 709         std::swap(TrueMBB, FalseMBB);
 710         Predicate = CmpInst::FCMP_UNE;
 711         // FALL THROUGH
 712       case CmpInst::FCMP_UNE: SwapArgs = false; BranchOpc = X86::JNE; break;
 713       case CmpInst::FCMP_OGT: SwapArgs = false; BranchOpc = X86::JA;  break;
 714       case CmpInst::FCMP_OGE: SwapArgs = false; BranchOpc = X86::JAE; break;
 715       case CmpInst::FCMP_OLT: SwapArgs = true;  BranchOpc = X86::JA;  break;
 716       case CmpInst::FCMP_OLE: SwapArgs = true;  BranchOpc = X86::JAE; break;
 717       case CmpInst::FCMP_ONE: SwapArgs = false; BranchOpc = X86::JNE; break;
 718       case CmpInst::FCMP_ORD: SwapArgs = false; BranchOpc = X86::JNP; break;
 719       case CmpInst::FCMP_UNO: SwapArgs = false; BranchOpc = X86::JP;  break;
 720       case CmpInst::FCMP_UEQ: SwapArgs = false; BranchOpc = X86::JE;  break;
 721       case CmpInst::FCMP_UGT: SwapArgs = true;  BranchOpc = X86::JB;  break;
 722       case CmpInst::FCMP_UGE: SwapArgs = true;  BranchOpc = X86::JBE; break;
 723       case CmpInst::FCMP_ULT: SwapArgs = false; BranchOpc = X86::JB;  break;
 724       case CmpInst::FCMP_ULE: SwapArgs = false; BranchOpc = X86::JBE; break;
 725
 726       case CmpInst::ICMP_EQ:  SwapArgs = false; BranchOpc = X86::JE;  break;
 727       case CmpInst::ICMP_NE:  SwapArgs = false; BranchOpc = X86::JNE; break;
 728       case CmpInst::ICMP_UGT: SwapArgs = false; BranchOpc = X86::JA;  break;
 729       case CmpInst::ICMP_UGE: SwapArgs = false; BranchOpc = X86::JAE; break;
 730       case CmpInst::ICMP_ULT: SwapArgs = false; BranchOpc = X86::JB;  break;
 731       case CmpInst::ICMP_ULE: SwapArgs = false; BranchOpc = X86::JBE; break;
 732       case CmpInst::ICMP_SGT: SwapArgs = false; BranchOpc = X86::JG;  break;
 733       case CmpInst::ICMP_SGE: SwapArgs = false; BranchOpc = X86::JGE; break;
 734       case CmpInst::ICMP_SLT: SwapArgs = false; BranchOpc = X86::JL;  break;
 735       case CmpInst::ICMP_SLE: SwapArgs = false; BranchOpc = X86::JLE; break;
 736       default:
 737         return false;
 738       }
 739
 740       Value *Op0 = CI->getOperand(0), *Op1 = CI->getOperand(1);
 741       if (SwapArgs)
 742         std::swap(Op0, Op1);
 743
 744       // Emit a compare of the LHS and RHS, setting the flags.
 745       if (!X86FastEmitCompare(Op0, Op1, VT))
 746         return false;
 747
 748       BuildMI(MBB, DL, TII.get(BranchOpc)).addMBB(TrueMBB);
 749
 750       if (Predicate == CmpInst::FCMP_UNE) {
 751         // X86 requires a second branch to handle UNE (and OEQ,
 752         // which is mapped to UNE above).
 753         BuildMI(MBB, DL, TII.get(X86::JP)).addMBB(TrueMBB);
 754       }
 755
 756       FastEmitBranch(FalseMBB);
 757       MBB->addSuccessor(TrueMBB);
 758       return true;
 759     }
 760   } else if (ExtractValueInst *EI =
 761              dyn_cast<ExtractValueInst>(BI->getCondition())) {
 762     // Check to see if the branch instruction is from an "arithmetic with
 763     // overflow" intrinsic. The main way these intrinsics are used is:
 764     //
 765     //   %t = call { i32, i1 } @llvm.sadd.with.overflow.i32(i32 %v1, i32 %v2)
 766     //   %sum = extractvalue { i32, i1 } %t, 0
 767     //   %obit = extractvalue { i32, i1 } %t, 1
 768     //   br i1 %obit, label %overflow, label %normal
 769     //
 770     // The %sum and %obit are converted in an ADD and a SETO/SETB before
 771     // reaching the branch. Therefore, we search backwards through the MBB
 772     // looking for the SETO/SETB instruction. If an instruction modifies the
 773     // EFLAGS register before we reach the SETO/SETB instruction, then we can't
 774     // convert the branch into a JO/JB instruction.
 775
 776     Value *Agg = EI->getAggregateOperand();
 777
 778     if (CallInst *CI = dyn_cast<CallInst>(Agg)) {
 779       Function *F = CI->getCalledFunction();
 780
 781       if (F && F->isDeclaration()) {
 782         switch (F->getIntrinsicID()) {
 783         default: break;
 784         case Intrinsic::sadd_with_overflow:
 785         case Intrinsic::uadd_with_overflow: {
 786           const MachineInstr *SetMI = 0;
 787           unsigned Reg = lookUpRegForValue(EI);
 788
 789           for (MachineBasicBlock::const_reverse_iterator
 790                  RI = MBB->rbegin(), RE = MBB->rend(); RI != RE; ++RI) {
 791             const MachineInstr &MI = *RI;
 792
 793             if (MI.modifiesRegister(Reg)) {
 794               unsigned Src, Dst, SrcSR, DstSR;
 795
 796               if (getInstrInfo()->isMoveInstr(MI, Src, Dst, SrcSR, DstSR)) {
 797                 Reg = Src;
 798                 continue;
 799               }
 800
 801               SetMI = &MI;
 802               break;
 803             }
 804
 805             const TargetInstrDesc &TID = MI.getDesc();
 806             const unsigned *ImpDefs = TID.getImplicitDefs();
 807
 808             if (TID.hasUnmodeledSideEffects()) break;
 809
 810             bool ModifiesEFlags = false;
 811
 812             if (ImpDefs) {
 813               for (unsigned u = 0; ImpDefs[u]; ++u)
 814                 if (ImpDefs[u] == X86::EFLAGS) {
 815                   ModifiesEFlags = true;
 816                   break;
 817                 }
 818             }
 819
 820             if (ModifiesEFlags) break;
 821           }
 822
 823           if (SetMI) {
 824             unsigned OpCode = SetMI->getOpcode();
 825
 826             if (OpCode == X86::SETOr || OpCode == X86::SETBr) {
 827               BuildMI(MBB, DL, TII.get((OpCode == X86::SETOr) ?
 828                                    X86::JO : X86::JB)).addMBB(TrueMBB);
 829               FastEmitBranch(FalseMBB);
 830               MBB->addSuccessor(TrueMBB);
 831               return true;
 832             }
 833           }
 834         }
 835         }
 836       }
 837     }
 838   }
 839
 840   // Otherwise do a clumsy setcc and re-test it.
 841   unsigned OpReg = getRegForValue(BI->getCondition());
 842   if (OpReg == 0) return false;
 843
 844   BuildMI(MBB, DL, TII.get(X86::TEST8rr)).addReg(OpReg).addReg(OpReg);
 845   BuildMI(MBB, DL, TII.get(X86::JNE)).addMBB(TrueMBB);
 846   FastEmitBranch(FalseMBB);
 847   MBB->addSuccessor(TrueMBB);
 848   return true;
 849 }
 850
 851 bool X86FastISel::X86SelectShift(Instruction *I) {
 852   unsigned CReg = 0, OpReg = 0, OpImm = 0;
 853   const TargetRegisterClass *RC = NULL;
 854   if (I->getType() == Type::Int8Ty) {
 855     CReg = X86::CL;
 856     RC = &X86::GR8RegClass;
 857     switch (I->getOpcode()) {
 858     case Instruction::LShr: OpReg = X86::SHR8rCL; OpImm = X86::SHR8ri; break;
 859     case Instruction::AShr: OpReg = X86::SAR8rCL; OpImm = X86::SAR8ri; break;
 860     case Instruction::Shl:  OpReg = X86::SHL8rCL; OpImm = X86::SHL8ri; break;
 861     default: return false;
 862     }
 863   } else if (I->getType() == Type::Int16Ty) {
 864     CReg = X86::CX;
 865     RC = &X86::GR16RegClass;
 866     switch (I->getOpcode()) {
 867     case Instruction::LShr: OpReg = X86::SHR16rCL; OpImm = X86::SHR16ri; break;
 868     case Instruction::AShr: OpReg = X86::SAR16rCL; OpImm = X86::SAR16ri; break;
 869     case Instruction::Shl:  OpReg = X86::SHL16rCL; OpImm = X86::SHL16ri; break;
 870     default: return false;
 871     }
 872   } else if (I->getType() == Type::Int32Ty) {
 873     CReg = X86::ECX;
 874     RC = &X86::GR32RegClass;
 875     switch (I->getOpcode()) {
 876     case Instruction::LShr: OpReg = X86::SHR32rCL; OpImm = X86::SHR32ri; break;
 877     case Instruction::AShr: OpReg = X86::SAR32rCL; OpImm = X86::SAR32ri; break;
 878     case Instruction::Shl:  OpReg = X86::SHL32rCL; OpImm = X86::SHL32ri; break;
 879     default: return false;
 880     }
 881   } else if (I->getType() == Type::Int64Ty) {
 882     CReg = X86::RCX;
 883     RC = &X86::GR64RegClass;
 884     switch (I->getOpcode()) {
 885     case Instruction::LShr: OpReg = X86::SHR64rCL; OpImm = X86::SHR64ri; break;
 886     case Instruction::AShr: OpReg = X86::SAR64rCL; OpImm = X86::SAR64ri; break;
 887     case Instruction::Shl:  OpReg = X86::SHL64rCL; OpImm = X86::SHL64ri; break;
 888     default: return false;
 889     }
 890   } else {
 891     return false;
 892   }
 893
 894   MVT VT = TLI.getValueType(I->getType(), /*HandleUnknown=*/true);
 895   if (VT == MVT::Other || !isTypeLegal(I->getType(), VT))
 896     return false;
 897
 898   unsigned Op0Reg = getRegForValue(I->getOperand(0));
 899   if (Op0Reg == 0) return false;
 900
 901   // Fold immediate in shl(x,3).
 902   if (ConstantInt *CI = dyn_cast<ConstantInt>(I->getOperand(1))) {
 903     unsigned ResultReg = createResultReg(RC);
 904     BuildMI(MBB, DL, TII.get(OpImm),
 905             ResultReg).addReg(Op0Reg).addImm(CI->getZExtValue() & 0xff);
 906     UpdateValueMap(I, ResultReg);
 907     return true;
 908   }
 909
 910   unsigned Op1Reg = getRegForValue(I->getOperand(1));
 911   if (Op1Reg == 0) return false;
 912   TII.copyRegToReg(*MBB, MBB->end(), CReg, Op1Reg, RC, RC);
 913
 914   // The shift instruction uses X86::CL. If we defined a super-register
 915   // of X86::CL, emit an EXTRACT_SUBREG to precisely describe what
 916   // we're doing here.
 917   if (CReg != X86::CL)
 918     BuildMI(MBB, DL, TII.get(TargetInstrInfo::EXTRACT_SUBREG), X86::CL)
 919       .addReg(CReg).addImm(X86::SUBREG_8BIT);
 920
 921   unsigned ResultReg = createResultReg(RC);
 922   BuildMI(MBB, DL, TII.get(OpReg), ResultReg).addReg(Op0Reg);
 923   UpdateValueMap(I, ResultReg);
 924   return true;
 925 }
 926
 927 bool X86FastISel::X86SelectSelect(Instruction *I) {
 928   MVT VT = TLI.getValueType(I->getType(), /*HandleUnknown=*/true);
 929   if (VT == MVT::Other || !isTypeLegal(I->getType(), VT))
 930     return false;
 931
 932   unsigned Opc = 0;
 933   const TargetRegisterClass *RC = NULL;
 934   if (VT.getSimpleVT() == MVT::i16) {
 935     Opc = X86::CMOVE16rr;
 936     RC = &X86::GR16RegClass;
 937   } else if (VT.getSimpleVT() == MVT::i32) {
 938     Opc = X86::CMOVE32rr;
 939     RC = &X86::GR32RegClass;
 940   } else if (VT.getSimpleVT() == MVT::i64) {
 941     Opc = X86::CMOVE64rr;
 942     RC = &X86::GR64RegClass;
 943   } else {
 944     return false;
 945   }
 946
 947   unsigned Op0Reg = getRegForValue(I->getOperand(0));
 948   if (Op0Reg == 0) return false;
 949   unsigned Op1Reg = getRegForValue(I->getOperand(1));
 950   if (Op1Reg == 0) return false;
 951   unsigned Op2Reg = getRegForValue(I->getOperand(2));
 952   if (Op2Reg == 0) return false;
 953
 954   BuildMI(MBB, DL, TII.get(X86::TEST8rr)).addReg(Op0Reg).addReg(Op0Reg);
 955   unsigned ResultReg = createResultReg(RC);
 956   BuildMI(MBB, DL, TII.get(Opc), ResultReg).addReg(Op1Reg).addReg(Op2Reg);
 957   UpdateValueMap(I, ResultReg);
 958   return true;
 959 }
 960
 961 bool X86FastISel::X86SelectFPExt(Instruction *I) {
 962   // fpext from float to double.
 963   if (Subtarget->hasSSE2() && I->getType() == Type::DoubleTy) {
 964     Value *V = I->getOperand(0);
 965     if (V->getType() == Type::FloatTy) {
 966       unsigned OpReg = getRegForValue(V);
 967       if (OpReg == 0) return false;
 968       unsigned ResultReg = createResultReg(X86::FR64RegisterClass);
 969       BuildMI(MBB, DL, TII.get(X86::CVTSS2SDrr), ResultReg).addReg(OpReg);
 970       UpdateValueMap(I, ResultReg);
 971       return true;
 972     }
 973   }
 974
 975   return false;
 976 }
 977
 978 bool X86FastISel::X86SelectFPTrunc(Instruction *I) {
 979   if (Subtarget->hasSSE2()) {
 980     if (I->getType() == Type::FloatTy) {
 981       Value *V = I->getOperand(0);
 982       if (V->getType() == Type::DoubleTy) {
 983         unsigned OpReg = getRegForValue(V);
 984         if (OpReg == 0) return false;
 985         unsigned ResultReg = createResultReg(X86::FR32RegisterClass);
 986         BuildMI(MBB, DL, TII.get(X86::CVTSD2SSrr), ResultReg).addReg(OpReg);
 987         UpdateValueMap(I, ResultReg);
 988         return true;
 989       }
 990     }
 991   }
 992
 993   return false;
 994 }
 995
 996 bool X86FastISel::X86SelectTrunc(Instruction *I) {
 997   if (Subtarget->is64Bit())
 998     // All other cases should be handled by the tblgen generated code.
 999     return false;
1000   MVT SrcVT = TLI.getValueType(I->getOperand(0)->getType());
1001   MVT DstVT = TLI.getValueType(I->getType());
1002   if (DstVT != MVT::i8)
1003     // All other cases should be handled by the tblgen generated code.
1004     return false;
1005   if (SrcVT != MVT::i16 && SrcVT != MVT::i32)
1006     // All other cases should be handled by the tblgen generated code.
1007     return false;
1008
1009   unsigned InputReg = getRegForValue(I->getOperand(0));
1010   if (!InputReg)
1011     // Unhandled operand.  Halt "fast" selection and bail.
1012     return false;
1013
1014   // First issue a copy to GR16_ or GR32_.
1015   unsigned CopyOpc = (SrcVT == MVT::i16) ? X86::MOV16to16_ : X86::MOV32to32_;
1016   const TargetRegisterClass *CopyRC = (SrcVT == MVT::i16)
1017     ? X86::GR16_RegisterClass : X86::GR32_RegisterClass;
1018   unsigned CopyReg = createResultReg(CopyRC);
1019   BuildMI(MBB, DL, TII.get(CopyOpc), CopyReg).addReg(InputReg);
1020
1021   // Then issue an extract_subreg.
1022   unsigned ResultReg = FastEmitInst_extractsubreg(DstVT.getSimpleVT(),
1023                                                   CopyReg, X86::SUBREG_8BIT);
1024   if (!ResultReg)
1025     return false;
1026
1027   UpdateValueMap(I, ResultReg);
1028   return true;
1029 }
1030
1031 bool X86FastISel::X86SelectExtractValue(Instruction *I) {
1032   ExtractValueInst *EI = cast<ExtractValueInst>(I);
1033   Value *Agg = EI->getAggregateOperand();
1034
1035   if (CallInst *CI = dyn_cast<CallInst>(Agg)) {
1036     Function *F = CI->getCalledFunction();
1037
1038     if (F && F->isDeclaration()) {
1039       switch (F->getIntrinsicID()) {
1040       default: break;
1041       case Intrinsic::sadd_with_overflow:
1042       case Intrinsic::uadd_with_overflow:
1043         // Cheat a little. We know that the registers for "add" and "seto" are
1044         // allocated sequentially. However, we only keep track of the register
1045         // for "add" in the value map. Use extractvalue's index to get the
1046         // correct register for "seto".
1047         UpdateValueMap(I, lookUpRegForValue(Agg) + *EI->idx_begin());
1048         return true;
1049       }
1050     }
1051   }
1052
1053   return false;
1054 }
1055
1056 bool X86FastISel::X86VisitIntrinsicCall(CallInst &I, unsigned Intrinsic) {
1057   // FIXME: Handle more intrinsics.
1058   switch (Intrinsic) {
1059   default: return false;
1060   case Intrinsic::sadd_with_overflow:
1061   case Intrinsic::uadd_with_overflow: {
1062     // Replace "add with overflow" intrinsics with an "add" instruction followed
1063     // by a seto/setc instruction. Later on, when the "extractvalue"
1064     // instructions are encountered, we use the fact that two registers were
1065     // created sequentially to get the correct registers for the "sum" and the
1066     // "overflow bit".
1067     MVT VT;
1068     const Function *Callee = I.getCalledFunction();
1069     const Type *RetTy =
1070       cast<StructType>(Callee->getReturnType())->getTypeAtIndex(unsigned(0));
1071
1072     if (!isTypeLegal(RetTy, VT))
1073       return false;
1074
1075     Value *Op1 = I.getOperand(1);
1076     Value *Op2 = I.getOperand(2);
1077     unsigned Reg1 = getRegForValue(Op1);
1078     unsigned Reg2 = getRegForValue(Op2);
1079
1080     if (Reg1 == 0 || Reg2 == 0)
1081       // FIXME: Handle values *not* in registers.
1082       return false;
1083
1084     unsigned OpC = 0;
1085
1086     if (VT == MVT::i32)
1087       OpC = X86::ADD32rr;
1088     else if (VT == MVT::i64)
1089       OpC = X86::ADD64rr;
1090     else
1091       return false;
1092
1093     unsigned ResultReg = createResultReg(TLI.getRegClassFor(VT));
1094     BuildMI(MBB, DL, TII.get(OpC), ResultReg).addReg(Reg1).addReg(Reg2);
1095     UpdateValueMap(&I, ResultReg);
1096
1097     ResultReg = createResultReg(TLI.getRegClassFor(MVT::i8));
1098     BuildMI(MBB, DL, TII.get((Intrinsic == Intrinsic::sadd_with_overflow) ?
1099                          X86::SETOr : X86::SETBr), ResultReg);
1100     return true;
1101   }
1102   }
1103 }
1104
1105 bool X86FastISel::X86SelectCall(Instruction *I) {
1106   CallInst *CI = cast<CallInst>(I);
1107   Value *Callee = I->getOperand(0);
1108
1109   // Can't handle inline asm yet.
1110   if (isa<InlineAsm>(Callee))
1111     return false;
1112
1113   // Handle intrinsic calls.
1114   if (Function *F = CI->getCalledFunction())
1115     if (F->isDeclaration())
1116       if (unsigned IID = F->getIntrinsicID())
1117         return X86VisitIntrinsicCall(*CI, IID);
1118
1119   // Handle only C and fastcc calling conventions for now.
1120   CallSite CS(CI);
1121   unsigned CC = CS.getCallingConv();
1122   if (CC != CallingConv::C &&
1123       CC != CallingConv::Fast &&
1124       CC != CallingConv::X86_FastCall)
1125     return false;
1126
1127   // Let SDISel handle vararg functions.
1128   const PointerType *PT = cast<PointerType>(CS.getCalledValue()->getType());
1129   const FunctionType *FTy = cast<FunctionType>(PT->getElementType());
1130   if (FTy->isVarArg())
1131     return false;
1132
1133   // Handle *simple* calls for now.
1134   const Type *RetTy = CS.getType();
1135   MVT RetVT;
1136   if (RetTy == Type::VoidTy)
1137     RetVT = MVT::isVoid;
1138   else if (!isTypeLegal(RetTy, RetVT, true))
1139     return false;
1140
1141   // Materialize callee address in a register. FIXME: GV address can be
1142   // handled with a CALLpcrel32 instead.
1143   X86AddressMode CalleeAM;
1144   if (!X86SelectAddress(Callee, CalleeAM, true))
1145     return false;
1146   unsigned CalleeOp = 0;
1147   GlobalValue *GV = 0;
1148   if (CalleeAM.Base.Reg != 0) {
1149     assert(CalleeAM.GV == 0);
1150     CalleeOp = CalleeAM.Base.Reg;
1151   } else if (CalleeAM.GV != 0) {
1152     assert(CalleeAM.GV != 0);
1153     GV = CalleeAM.GV;
1154   } else
1155     return false;
1156
1157   // Allow calls which produce i1 results.
1158   bool AndToI1 = false;
1159   if (RetVT == MVT::i1) {
1160     RetVT = MVT::i8;
1161     AndToI1 = true;
1162   }
1163
1164   // Deal with call operands first.
1165   SmallVector<Value*, 8> ArgVals;
1166   SmallVector<unsigned, 8> Args;
1167   SmallVector<MVT, 8> ArgVTs;
1168   SmallVector<ISD::ArgFlagsTy, 8> ArgFlags;
1169   Args.reserve(CS.arg_size());
1170   ArgVals.reserve(CS.arg_size());
1171   ArgVTs.reserve(CS.arg_size());
1172   ArgFlags.reserve(CS.arg_size());
1173   for (CallSite::arg_iterator i = CS.arg_begin(), e = CS.arg_end();
1174        i != e; ++i) {
1175     unsigned Arg = getRegForValue(*i);
1176     if (Arg == 0)
1177       return false;
1178     ISD::ArgFlagsTy Flags;
1179     unsigned AttrInd = i - CS.arg_begin() + 1;
1180     if (CS.paramHasAttr(AttrInd, Attribute::SExt))
1181       Flags.setSExt();
1182     if (CS.paramHasAttr(AttrInd, Attribute::ZExt))
1183       Flags.setZExt();
1184
1185     // FIXME: Only handle *easy* calls for now.
1186     if (CS.paramHasAttr(AttrInd, Attribute::InReg) ||
1187         CS.paramHasAttr(AttrInd, Attribute::StructRet) ||
1188         CS.paramHasAttr(AttrInd, Attribute::Nest) ||
1189         CS.paramHasAttr(AttrInd, Attribute::ByVal))
1190       return false;
1191
1192     const Type *ArgTy = (*i)->getType();
1193     MVT ArgVT;
1194     if (!isTypeLegal(ArgTy, ArgVT))
1195       return false;
1196     unsigned OriginalAlignment = TD.getABITypeAlignment(ArgTy);
1197     Flags.setOrigAlign(OriginalAlignment);
1198
1199     Args.push_back(Arg);
1200     ArgVals.push_back(*i);
1201     ArgVTs.push_back(ArgVT);
1202     ArgFlags.push_back(Flags);
1203   }
1204
1205   // Analyze operands of the call, assigning locations to each operand.
1206   SmallVector<CCValAssign, 16> ArgLocs;
1207   CCState CCInfo(CC, false, TM, ArgLocs);
1208   CCInfo.AnalyzeCallOperands(ArgVTs, ArgFlags, CCAssignFnForCall(CC));
1209
1210   // Get a count of how many bytes are to be pushed on the stack.
1211   unsigned NumBytes = CCInfo.getNextStackOffset();
1212
1213   // Issue CALLSEQ_START
1214   unsigned AdjStackDown = TM.getRegisterInfo()->getCallFrameSetupOpcode();
1215   BuildMI(MBB, DL, TII.get(AdjStackDown)).addImm(NumBytes);
1216
1217   // Process argument: walk the register/memloc assignments, inserting
1218   // copies / loads.
1219   SmallVector<unsigned, 4> RegArgs;
1220   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1221     CCValAssign &VA = ArgLocs[i];
1222     unsigned Arg = Args[VA.getValNo()];
1223     MVT ArgVT = ArgVTs[VA.getValNo()];
1224
1225     // Promote the value if needed.
1226     switch (VA.getLocInfo()) {
1227     default: assert(0 && "Unknown loc info!");
1228     case CCValAssign::Full: break;
1229     case CCValAssign::SExt: {
1230       bool Emitted = X86FastEmitExtend(ISD::SIGN_EXTEND, VA.getLocVT(),
1231                                        Arg, ArgVT, Arg);
1232       assert(Emitted && "Failed to emit a sext!"); Emitted=Emitted;
1233       Emitted = true;
1234       ArgVT = VA.getLocVT();
1235       break;
1236     }
1237     case CCValAssign::ZExt: {
1238       bool Emitted = X86FastEmitExtend(ISD::ZERO_EXTEND, VA.getLocVT(),
1239                                        Arg, ArgVT, Arg);
1240       assert(Emitted && "Failed to emit a zext!"); Emitted=Emitted;
1241       Emitted = true;
1242       ArgVT = VA.getLocVT();
1243       break;
1244     }
1245     case CCValAssign::AExt: {
1246       bool Emitted = X86FastEmitExtend(ISD::ANY_EXTEND, VA.getLocVT(),
1247                                        Arg, ArgVT, Arg);
1248       if (!Emitted)
1249         Emitted = X86FastEmitExtend(ISD::ZERO_EXTEND, VA.getLocVT(),
1250                                     Arg, ArgVT, Arg);
1251       if (!Emitted)
1252         Emitted = X86FastEmitExtend(ISD::SIGN_EXTEND, VA.getLocVT(),
1253                                     Arg, ArgVT, Arg);
1254
1255       assert(Emitted && "Failed to emit a aext!"); Emitted=Emitted;
1256       ArgVT = VA.getLocVT();
1257       break;
1258     }
1259     }
1260
1261     if (VA.isRegLoc()) {
1262       TargetRegisterClass* RC = TLI.getRegClassFor(ArgVT);
1263       bool Emitted = TII.copyRegToReg(*MBB, MBB->end(), VA.getLocReg(),
1264                                       Arg, RC, RC);
1265       assert(Emitted && "Failed to emit a copy instruction!"); Emitted=Emitted;
1266       Emitted = true;
1267       RegArgs.push_back(VA.getLocReg());
1268     } else {
1269       unsigned LocMemOffset = VA.getLocMemOffset();
1270       X86AddressMode AM;
1271       AM.Base.Reg = StackPtr;
1272       AM.Disp = LocMemOffset;
1273       Value *ArgVal = ArgVals[VA.getValNo()];
1274
1275       // If this is a really simple value, emit this with the Value* version of
1276       // X86FastEmitStore.  If it isn't simple, we don't want to do this, as it
1277       // can cause us to reevaluate the argument.
1278       if (isa<ConstantInt>(ArgVal) || isa<ConstantPointerNull>(ArgVal))
1279         X86FastEmitStore(ArgVT, ArgVal, AM);
1280       else
1281         X86FastEmitStore(ArgVT, Arg, AM);
1282     }
1283   }
1284
1285   // ELF / PIC requires GOT in the EBX register before function calls via PLT
1286   // GOT pointer.
1287   if (!Subtarget->is64Bit() &&
1288       TM.getRelocationModel() == Reloc::PIC_ &&
1289       Subtarget->isPICStyleGOT()) {
1290     TargetRegisterClass *RC = X86::GR32RegisterClass;
1291     unsigned Base = getInstrInfo()->getGlobalBaseReg(&MF);
1292     bool Emitted = TII.copyRegToReg(*MBB, MBB->end(), X86::EBX, Base, RC, RC);
1293     assert(Emitted && "Failed to emit a copy instruction!"); Emitted=Emitted;
1294     Emitted = true;
1295   }
1296
1297   // Issue the call.
1298   unsigned CallOpc = CalleeOp
1299     ? (Subtarget->is64Bit() ? X86::CALL64r       : X86::CALL32r)
1300     : (Subtarget->is64Bit() ? X86::CALL64pcrel32 : X86::CALLpcrel32);
1301   MachineInstrBuilder MIB = CalleeOp
1302     ? BuildMI(MBB, DL, TII.get(CallOpc)).addReg(CalleeOp)
1303     : BuildMI(MBB, DL, TII.get(CallOpc)).addGlobalAddress(GV);
1304
1305   // Add an implicit use GOT pointer in EBX.
1306   if (!Subtarget->is64Bit() &&
1307       TM.getRelocationModel() == Reloc::PIC_ &&
1308       Subtarget->isPICStyleGOT())
1309     MIB.addReg(X86::EBX);
1310
1311   // Add implicit physical register uses to the call.
1312   for (unsigned i = 0, e = RegArgs.size(); i != e; ++i)
1313     MIB.addReg(RegArgs[i]);
1314
1315   // Issue CALLSEQ_END
1316   unsigned AdjStackUp = TM.getRegisterInfo()->getCallFrameDestroyOpcode();
1317   BuildMI(MBB, DL, TII.get(AdjStackUp)).addImm(NumBytes).addImm(0);
1318
1319   // Now handle call return value (if any).
1320   if (RetVT.getSimpleVT() != MVT::isVoid) {
1321     SmallVector<CCValAssign, 16> RVLocs;
1322     CCState CCInfo(CC, false, TM, RVLocs);
1323     CCInfo.AnalyzeCallResult(RetVT, RetCC_X86);
1324
1325     // Copy all of the result registers out of their specified physreg.
1326     assert(RVLocs.size() == 1 && "Can't handle multi-value calls!");
1327     MVT CopyVT = RVLocs[0].getValVT();
1328     TargetRegisterClass* DstRC = TLI.getRegClassFor(CopyVT);
1329     TargetRegisterClass *SrcRC = DstRC;
1330
1331     // If this is a call to a function that returns an fp value on the x87 fp
1332     // stack, but where we prefer to use the value in xmm registers, copy it
1333     // out as F80 and use a truncate to move it from fp stack reg to xmm reg.
1334     if ((RVLocs[0].getLocReg() == X86::ST0 ||
1335          RVLocs[0].getLocReg() == X86::ST1) &&
1336         isScalarFPTypeInSSEReg(RVLocs[0].getValVT())) {
1337       CopyVT = MVT::f80;
1338       SrcRC = X86::RSTRegisterClass;
1339       DstRC = X86::RFP80RegisterClass;
1340     }
1341
1342     unsigned ResultReg = createResultReg(DstRC);
1343     bool Emitted = TII.copyRegToReg(*MBB, MBB->end(), ResultReg,
1344                                     RVLocs[0].getLocReg(), DstRC, SrcRC);
1345     assert(Emitted && "Failed to emit a copy instruction!"); Emitted=Emitted;
1346     Emitted = true;
1347     if (CopyVT != RVLocs[0].getValVT()) {
1348       // Round the F80 the right size, which also moves to the appropriate xmm
1349       // register. This is accomplished by storing the F80 value in memory and
1350       // then loading it back. Ewww...
1351       MVT ResVT = RVLocs[0].getValVT();
1352       unsigned Opc = ResVT == MVT::f32 ? X86::ST_Fp80m32 : X86::ST_Fp80m64;
1353       unsigned MemSize = ResVT.getSizeInBits()/8;
1354       int FI = MFI.CreateStackObject(MemSize, MemSize);
1355       addFrameReference(BuildMI(MBB, DL, TII.get(Opc)), FI).addReg(ResultReg);
1356       DstRC = ResVT == MVT::f32
1357         ? X86::FR32RegisterClass : X86::FR64RegisterClass;
1358       Opc = ResVT == MVT::f32 ? X86::MOVSSrm : X86::MOVSDrm;
1359       ResultReg = createResultReg(DstRC);
1360       addFrameReference(BuildMI(MBB, DL, TII.get(Opc), ResultReg), FI);
1361     }
1362
1363     if (AndToI1) {
1364       // Mask out all but lowest bit for some call which produces an i1.
1365       unsigned AndResult = createResultReg(X86::GR8RegisterClass);
1366       BuildMI(MBB, DL,
1367               TII.get(X86::AND8ri), AndResult).addReg(ResultReg).addImm(1);
1368       ResultReg = AndResult;
1369     }
1370
1371     UpdateValueMap(I, ResultReg);
1372   }
1373
1374   return true;
1375 }
1376
1377
1378 bool
1379 X86FastISel::TargetSelectInstruction(Instruction *I)  {
1380   switch (I->getOpcode()) {
1381   default: break;
1382   case Instruction::Load:
1383     return X86SelectLoad(I);
1384   case Instruction::Store:
1385     return X86SelectStore(I);
1386   case Instruction::ICmp:
1387   case Instruction::FCmp:
1388     return X86SelectCmp(I);
1389   case Instruction::ZExt:
1390     return X86SelectZExt(I);
1391   case Instruction::Br:
1392     return X86SelectBranch(I);
1393   case Instruction::Call:
1394     return X86SelectCall(I);
1395   case Instruction::LShr:
1396   case Instruction::AShr:
1397   case Instruction::Shl:
1398     return X86SelectShift(I);
1399   case Instruction::Select:
1400     return X86SelectSelect(I);
1401   case Instruction::Trunc:
1402     return X86SelectTrunc(I);
1403   case Instruction::FPExt:
1404     return X86SelectFPExt(I);
1405   case Instruction::FPTrunc:
1406     return X86SelectFPTrunc(I);
1407   case Instruction::ExtractValue:
1408     return X86SelectExtractValue(I);
1409   }
1410
1411   return false;
1412 }
1413
1414 unsigned X86FastISel::TargetMaterializeConstant(Constant *C) {
1415   MVT VT;
1416   if (!isTypeLegal(C->getType(), VT))
1417     return false;
1418
1419   // Get opcode and regclass of the output for the given load instruction.
1420   unsigned Opc = 0;
1421   const TargetRegisterClass *RC = NULL;
1422   switch (VT.getSimpleVT()) {
1423   default: return false;
1424   case MVT::i8:
1425     Opc = X86::MOV8rm;
1426     RC  = X86::GR8RegisterClass;
1427     break;
1428   case MVT::i16:
1429     Opc = X86::MOV16rm;
1430     RC  = X86::GR16RegisterClass;
1431     break;
1432   case MVT::i32:
1433     Opc = X86::MOV32rm;
1434     RC  = X86::GR32RegisterClass;
1435     break;
1436   case MVT::i64:
1437     // Must be in x86-64 mode.
1438     Opc = X86::MOV64rm;
1439     RC  = X86::GR64RegisterClass;
1440     break;
1441   case MVT::f32:
1442     if (Subtarget->hasSSE1()) {
1443       Opc = X86::MOVSSrm;
1444       RC  = X86::FR32RegisterClass;
1445     } else {
1446       Opc = X86::LD_Fp32m;
1447       RC  = X86::RFP32RegisterClass;
1448     }
1449     break;
1450   case MVT::f64:
1451     if (Subtarget->hasSSE2()) {
1452       Opc = X86::MOVSDrm;
1453       RC  = X86::FR64RegisterClass;
1454     } else {
1455       Opc = X86::LD_Fp64m;
1456       RC  = X86::RFP64RegisterClass;
1457     }
1458     break;
1459   case MVT::f80:
1460     // No f80 support yet.
1461     return false;
1462   }
1463
1464   // Materialize addresses with LEA instructions.
1465   if (isa<GlobalValue>(C)) {
1466     X86AddressMode AM;
1467     if (X86SelectAddress(C, AM, false)) {
1468       if (TLI.getPointerTy() == MVT::i32)
1469         Opc = X86::LEA32r;
1470       else
1471         Opc = X86::LEA64r;
1472       unsigned ResultReg = createResultReg(RC);
1473       addFullAddress(BuildMI(MBB, DL, TII.get(Opc), ResultReg), AM);
1474       return ResultReg;
1475     }
1476     return 0;
1477   }
1478
1479   // MachineConstantPool wants an explicit alignment.
1480   unsigned Align = TD.getPreferredTypeAlignmentShift(C->getType());
1481   if (Align == 0) {
1482     // Alignment of vector types.  FIXME!
1483     Align = TD.getTypePaddedSize(C->getType());
1484     Align = Log2_64(Align);
1485   }
1486
1487   // x86-32 PIC requires a PIC base register for constant pools.
1488   unsigned PICBase = 0;
1489   if (TM.getRelocationModel() == Reloc::PIC_ &&
1490       !Subtarget->is64Bit())
1491     PICBase = getInstrInfo()->getGlobalBaseReg(&MF);
1492
1493   // Create the load from the constant pool.
1494   unsigned MCPOffset = MCP.getConstantPoolIndex(C, Align);
1495   unsigned ResultReg = createResultReg(RC);
1496   addConstantPoolReference(BuildMI(MBB, DL, TII.get(Opc), ResultReg), MCPOffset,
1497                            PICBase);
1498
1499   return ResultReg;
1500 }
1501
1502 unsigned X86FastISel::TargetMaterializeAlloca(AllocaInst *C) {
1503   // Fail on dynamic allocas. At this point, getRegForValue has already
1504   // checked its CSE maps, so if we're here trying to handle a dynamic
1505   // alloca, we're not going to succeed. X86SelectAddress has a
1506   // check for dynamic allocas, because it's called directly from
1507   // various places, but TargetMaterializeAlloca also needs a check
1508   // in order to avoid recursion between getRegForValue,
1509   // X86SelectAddrss, and TargetMaterializeAlloca.
1510   if (!StaticAllocaMap.count(C))
1511     return 0;
1512
1513   X86AddressMode AM;
1514   if (!X86SelectAddress(C, AM, false))
1515     return 0;
1516   unsigned Opc = Subtarget->is64Bit() ? X86::LEA64r : X86::LEA32r;
1517   TargetRegisterClass* RC = TLI.getRegClassFor(TLI.getPointerTy());
1518   unsigned ResultReg = createResultReg(RC);
1519   addFullAddress(BuildMI(MBB, DL, TII.get(Opc), ResultReg), AM);
1520   return ResultReg;
1521 }
1522
1523 namespace llvm {
1524   llvm::FastISel *X86::createFastISel(MachineFunction &mf,
1525                         MachineModuleInfo *mmi,
1526                         DwarfWriter *dw,
1527                         DenseMap<const Value *, unsigned> &vm,
1528                         DenseMap<const BasicBlock *, MachineBasicBlock *> &bm,
1529                         DenseMap<const AllocaInst *, int> &am
1530 #ifndef NDEBUG
1531                         , SmallSet<Instruction*, 8> &cil
1532 #endif
1533                         ) {
1534     return new X86FastISel(mf, mmi, dw, vm, bm, am
1535 #ifndef NDEBUG
1536                            , cil
1537 #endif
1538                            );
1539   }
1540 }