lib/Target/X86/AsmParser/X86AsmParser.cpp

   1 //===-- X86AsmParser.cpp - Parse X86 assembly to MCInst instructions ------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9
  10 #include "MCTargetDesc/X86BaseInfo.h"
  11 #include "llvm/MC/MCTargetAsmParser.h"
  12 #include "llvm/MC/MCStreamer.h"
  13 #include "llvm/MC/MCExpr.h"
  14 #include "llvm/MC/MCInst.h"
  15 #include "llvm/MC/MCRegisterInfo.h"
  16 #include "llvm/MC/MCSubtargetInfo.h"
  17 #include "llvm/MC/MCParser/MCAsmLexer.h"
  18 #include "llvm/MC/MCParser/MCAsmParser.h"
  19 #include "llvm/MC/MCParser/MCParsedAsmOperand.h"
  20 #include "llvm/ADT/SmallString.h"
  21 #include "llvm/ADT/SmallVector.h"
  22 #include "llvm/ADT/StringSwitch.h"
  23 #include "llvm/ADT/Twine.h"
  24 #include "llvm/Support/SourceMgr.h"
  25 #include "llvm/Support/TargetRegistry.h"
  26 #include "llvm/Support/raw_ostream.h"
  27
  28 using namespace llvm;
  29
  30 namespace {
  31 struct X86Operand;
  32
  33 class X86AsmParser : public MCTargetAsmParser {
  34   MCSubtargetInfo &STI;
  35   MCAsmParser &Parser;
  36 private:
  37   MCAsmParser &getParser() const { return Parser; }
  38
  39   MCAsmLexer &getLexer() const { return Parser.getLexer(); }
  40
  41   bool Error(SMLoc L, const Twine &Msg,
  42              ArrayRef<SMRange> Ranges = ArrayRef<SMRange>(),
  43              bool MatchingInlineAsm = false) {
  44     if (MatchingInlineAsm) return true;
  45     return Parser.Error(L, Msg, Ranges);
  46   }
  47
  48   X86Operand *ErrorOperand(SMLoc Loc, StringRef Msg) {
  49     Error(Loc, Msg);
  50     return 0;
  51   }
  52
  53   X86Operand *ParseOperand();
  54   X86Operand *ParseATTOperand();
  55   X86Operand *ParseIntelOperand();
  56   X86Operand *ParseIntelMemOperand(unsigned SegReg, SMLoc StartLoc);
  57   X86Operand *ParseIntelBracExpression(unsigned SegReg, unsigned Size);
  58   X86Operand *ParseMemOperand(unsigned SegReg, SMLoc StartLoc);
  59
  60   bool ParseDirectiveWord(unsigned Size, SMLoc L);
  61   bool ParseDirectiveCode(StringRef IDVal, SMLoc L);
  62
  63   bool processInstruction(MCInst &Inst,
  64                           const SmallVectorImpl<MCParsedAsmOperand*> &Ops);
  65
  66   bool MatchAndEmitInstruction(SMLoc IDLoc, unsigned &Opcode,
  67                                SmallVectorImpl<MCParsedAsmOperand*> &Operands,
  68                                MCStreamer &Out, unsigned &ErrorInfo,
  69                                bool MatchingInlineAsm);
  70
  71   /// isSrcOp - Returns true if operand is either (%rsi) or %ds:%(rsi)
  72   /// in 64bit mode or (%esi) or %es:(%esi) in 32bit mode.
  73   bool isSrcOp(X86Operand &Op);
  74
  75   /// isDstOp - Returns true if operand is either (%rdi) or %es:(%rdi)
  76   /// in 64bit mode or (%edi) or %es:(%edi) in 32bit mode.
  77   bool isDstOp(X86Operand &Op);
  78
  79   bool is64BitMode() const {
  80     // FIXME: Can tablegen auto-generate this?
  81     return (STI.getFeatureBits() & X86::Mode64Bit) != 0;
  82   }
  83   void SwitchMode() {
  84     unsigned FB = ComputeAvailableFeatures(STI.ToggleFeature(X86::Mode64Bit));
  85     setAvailableFeatures(FB);
  86   }
  87
  88   /// @name Auto-generated Matcher Functions
  89   /// {
  90
  91 #define GET_ASSEMBLER_HEADER
  92 #include "X86GenAsmMatcher.inc"
  93
  94   /// }
  95
  96 public:
  97   X86AsmParser(MCSubtargetInfo &sti, MCAsmParser &parser)
  98     : MCTargetAsmParser(), STI(sti), Parser(parser) {
  99
 100     // Initialize the set of available features.
 101     setAvailableFeatures(ComputeAvailableFeatures(STI.getFeatureBits()));
 102   }
 103   virtual bool ParseRegister(unsigned &RegNo, SMLoc &StartLoc, SMLoc &EndLoc);
 104
 105   virtual bool ParseInstruction(StringRef Name, SMLoc NameLoc,
 106                                 SmallVectorImpl<MCParsedAsmOperand*> &Operands);
 107
 108   virtual bool ParseDirective(AsmToken DirectiveID);
 109
 110   bool isParsingIntelSyntax() {
 111     return getParser().getAssemblerDialect();
 112   }
 113 };
 114 } // end anonymous namespace
 115
 116 /// @name Auto-generated Match Functions
 117 /// {
 118
 119 static unsigned MatchRegisterName(StringRef Name);
 120
 121 /// }
 122
 123 static bool isImmSExti16i8Value(uint64_t Value) {
 124   return ((                                  Value <= 0x000000000000007FULL)||
 125           (0x000000000000FF80ULL <= Value && Value <= 0x000000000000FFFFULL)||
 126           (0xFFFFFFFFFFFFFF80ULL <= Value && Value <= 0xFFFFFFFFFFFFFFFFULL));
 127 }
 128
 129 static bool isImmSExti32i8Value(uint64_t Value) {
 130   return ((                                  Value <= 0x000000000000007FULL)||
 131           (0x00000000FFFFFF80ULL <= Value && Value <= 0x00000000FFFFFFFFULL)||
 132           (0xFFFFFFFFFFFFFF80ULL <= Value && Value <= 0xFFFFFFFFFFFFFFFFULL));
 133 }
 134
 135 static bool isImmZExtu32u8Value(uint64_t Value) {
 136     return (Value <= 0x00000000000000FFULL);
 137 }
 138
 139 static bool isImmSExti64i8Value(uint64_t Value) {
 140   return ((                                  Value <= 0x000000000000007FULL)||
 141           (0xFFFFFFFFFFFFFF80ULL <= Value && Value <= 0xFFFFFFFFFFFFFFFFULL));
 142 }
 143
 144 static bool isImmSExti64i32Value(uint64_t Value) {
 145   return ((                                  Value <= 0x000000007FFFFFFFULL)||
 146           (0xFFFFFFFF80000000ULL <= Value && Value <= 0xFFFFFFFFFFFFFFFFULL));
 147 }
 148 namespace {
 149
 150 /// X86Operand - Instances of this class represent a parsed X86 machine
 151 /// instruction.
 152 struct X86Operand : public MCParsedAsmOperand {
 153   enum KindTy {
 154     Token,
 155     Register,
 156     Immediate,
 157     Memory
 158   } Kind;
 159
 160   SMLoc StartLoc, EndLoc;
 161
 162   union {
 163     struct {
 164       const char *Data;
 165       unsigned Length;
 166     } Tok;
 167
 168     struct {
 169       unsigned RegNo;
 170     } Reg;
 171
 172     struct {
 173       const MCExpr *Val;
 174     } Imm;
 175
 176     struct {
 177       unsigned SegReg;
 178       const MCExpr *Disp;
 179       unsigned BaseReg;
 180       unsigned IndexReg;
 181       unsigned Scale;
 182       unsigned Size;
 183     } Mem;
 184   };
 185
 186   X86Operand(KindTy K, SMLoc Start, SMLoc End)
 187     : Kind(K), StartLoc(Start), EndLoc(End) {}
 188
 189   /// getStartLoc - Get the location of the first token of this operand.
 190   SMLoc getStartLoc() const { return StartLoc; }
 191   /// getEndLoc - Get the location of the last token of this operand.
 192   SMLoc getEndLoc() const { return EndLoc; }
 193   /// getLocRange - Get the range between the first and last token of this
 194   /// operand.
 195   SMRange getLocRange() const { return SMRange(StartLoc, EndLoc); }
 196
 197   virtual void print(raw_ostream &OS) const {}
 198
 199   StringRef getToken() const {
 200     assert(Kind == Token && "Invalid access!");
 201     return StringRef(Tok.Data, Tok.Length);
 202   }
 203   void setTokenValue(StringRef Value) {
 204     assert(Kind == Token && "Invalid access!");
 205     Tok.Data = Value.data();
 206     Tok.Length = Value.size();
 207   }
 208
 209   unsigned getReg() const {
 210     assert(Kind == Register && "Invalid access!");
 211     return Reg.RegNo;
 212   }
 213
 214   const MCExpr *getImm() const {
 215     assert(Kind == Immediate && "Invalid access!");
 216     return Imm.Val;
 217   }
 218
 219   const MCExpr *getMemDisp() const {
 220     assert(Kind == Memory && "Invalid access!");
 221     return Mem.Disp;
 222   }
 223   unsigned getMemSegReg() const {
 224     assert(Kind == Memory && "Invalid access!");
 225     return Mem.SegReg;
 226   }
 227   unsigned getMemBaseReg() const {
 228     assert(Kind == Memory && "Invalid access!");
 229     return Mem.BaseReg;
 230   }
 231   unsigned getMemIndexReg() const {
 232     assert(Kind == Memory && "Invalid access!");
 233     return Mem.IndexReg;
 234   }
 235   unsigned getMemScale() const {
 236     assert(Kind == Memory && "Invalid access!");
 237     return Mem.Scale;
 238   }
 239
 240   bool isToken() const {return Kind == Token; }
 241
 242   bool isImm() const { return Kind == Immediate; }
 243
 244   bool isImmSExti16i8() const {
 245     if (!isImm())
 246       return false;
 247
 248     // If this isn't a constant expr, just assume it fits and let relaxation
 249     // handle it.
 250     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
 251     if (!CE)
 252       return true;
 253
 254     // Otherwise, check the value is in a range that makes sense for this
 255     // extension.
 256     return isImmSExti16i8Value(CE->getValue());
 257   }
 258   bool isImmSExti32i8() const {
 259     if (!isImm())
 260       return false;
 261
 262     // If this isn't a constant expr, just assume it fits and let relaxation
 263     // handle it.
 264     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
 265     if (!CE)
 266       return true;
 267
 268     // Otherwise, check the value is in a range that makes sense for this
 269     // extension.
 270     return isImmSExti32i8Value(CE->getValue());
 271   }
 272   bool isImmZExtu32u8() const {
 273     if (!isImm())
 274       return false;
 275
 276     // If this isn't a constant expr, just assume it fits and let relaxation
 277     // handle it.
 278     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
 279     if (!CE)
 280       return true;
 281
 282     // Otherwise, check the value is in a range that makes sense for this
 283     // extension.
 284     return isImmZExtu32u8Value(CE->getValue());
 285   }
 286   bool isImmSExti64i8() const {
 287     if (!isImm())
 288       return false;
 289
 290     // If this isn't a constant expr, just assume it fits and let relaxation
 291     // handle it.
 292     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
 293     if (!CE)
 294       return true;
 295
 296     // Otherwise, check the value is in a range that makes sense for this
 297     // extension.
 298     return isImmSExti64i8Value(CE->getValue());
 299   }
 300   bool isImmSExti64i32() const {
 301     if (!isImm())
 302       return false;
 303
 304     // If this isn't a constant expr, just assume it fits and let relaxation
 305     // handle it.
 306     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
 307     if (!CE)
 308       return true;
 309
 310     // Otherwise, check the value is in a range that makes sense for this
 311     // extension.
 312     return isImmSExti64i32Value(CE->getValue());
 313   }
 314
 315   bool isMem() const { return Kind == Memory; }
 316   bool isMem8() const {
 317     return Kind == Memory && (!Mem.Size || Mem.Size == 8);
 318   }
 319   bool isMem16() const {
 320     return Kind == Memory && (!Mem.Size || Mem.Size == 16);
 321   }
 322   bool isMem32() const {
 323     return Kind == Memory && (!Mem.Size || Mem.Size == 32);
 324   }
 325   bool isMem64() const {
 326     return Kind == Memory && (!Mem.Size || Mem.Size == 64);
 327   }
 328   bool isMem80() const {
 329     return Kind == Memory && (!Mem.Size || Mem.Size == 80);
 330   }
 331   bool isMem128() const {
 332     return Kind == Memory && (!Mem.Size || Mem.Size == 128);
 333   }
 334   bool isMem256() const {
 335     return Kind == Memory && (!Mem.Size || Mem.Size == 256);
 336   }
 337
 338   bool isMemVX32() const {
 339     return Kind == Memory && (!Mem.Size || Mem.Size == 32) &&
 340       getMemIndexReg() >= X86::XMM0 && getMemIndexReg() <= X86::XMM15;
 341   }
 342   bool isMemVY32() const {
 343     return Kind == Memory && (!Mem.Size || Mem.Size == 32) &&
 344       getMemIndexReg() >= X86::YMM0 && getMemIndexReg() <= X86::YMM15;
 345   }
 346   bool isMemVX64() const {
 347     return Kind == Memory && (!Mem.Size || Mem.Size == 64) &&
 348       getMemIndexReg() >= X86::XMM0 && getMemIndexReg() <= X86::XMM15;
 349   }
 350   bool isMemVY64() const {
 351     return Kind == Memory && (!Mem.Size || Mem.Size == 64) &&
 352       getMemIndexReg() >= X86::YMM0 && getMemIndexReg() <= X86::YMM15;
 353   }
 354
 355   bool isAbsMem() const {
 356     return Kind == Memory && !getMemSegReg() && !getMemBaseReg() &&
 357       !getMemIndexReg() && getMemScale() == 1;
 358   }
 359
 360   bool isReg() const { return Kind == Register; }
 361
 362   void addExpr(MCInst &Inst, const MCExpr *Expr) const {
 363     // Add as immediates when possible.
 364     if (const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(Expr))
 365       Inst.addOperand(MCOperand::CreateImm(CE->getValue()));
 366     else
 367       Inst.addOperand(MCOperand::CreateExpr(Expr));
 368   }
 369
 370   void addRegOperands(MCInst &Inst, unsigned N) const {
 371     assert(N == 1 && "Invalid number of operands!");
 372     Inst.addOperand(MCOperand::CreateReg(getReg()));
 373   }
 374
 375   void addImmOperands(MCInst &Inst, unsigned N) const {
 376     assert(N == 1 && "Invalid number of operands!");
 377     addExpr(Inst, getImm());
 378   }
 379
 380   void addMem8Operands(MCInst &Inst, unsigned N) const {
 381     addMemOperands(Inst, N);
 382   }
 383   void addMem16Operands(MCInst &Inst, unsigned N) const {
 384     addMemOperands(Inst, N);
 385   }
 386   void addMem32Operands(MCInst &Inst, unsigned N) const {
 387     addMemOperands(Inst, N);
 388   }
 389   void addMem64Operands(MCInst &Inst, unsigned N) const {
 390     addMemOperands(Inst, N);
 391   }
 392   void addMem80Operands(MCInst &Inst, unsigned N) const {
 393     addMemOperands(Inst, N);
 394   }
 395   void addMem128Operands(MCInst &Inst, unsigned N) const {
 396     addMemOperands(Inst, N);
 397   }
 398   void addMem256Operands(MCInst &Inst, unsigned N) const {
 399     addMemOperands(Inst, N);
 400   }
 401   void addMemVX32Operands(MCInst &Inst, unsigned N) const {
 402     addMemOperands(Inst, N);
 403   }
 404   void addMemVY32Operands(MCInst &Inst, unsigned N) const {
 405     addMemOperands(Inst, N);
 406   }
 407   void addMemVX64Operands(MCInst &Inst, unsigned N) const {
 408     addMemOperands(Inst, N);
 409   }
 410   void addMemVY64Operands(MCInst &Inst, unsigned N) const {
 411     addMemOperands(Inst, N);
 412   }
 413
 414   void addMemOperands(MCInst &Inst, unsigned N) const {
 415     assert((N == 5) && "Invalid number of operands!");
 416     Inst.addOperand(MCOperand::CreateReg(getMemBaseReg()));
 417     Inst.addOperand(MCOperand::CreateImm(getMemScale()));
 418     Inst.addOperand(MCOperand::CreateReg(getMemIndexReg()));
 419     addExpr(Inst, getMemDisp());
 420     Inst.addOperand(MCOperand::CreateReg(getMemSegReg()));
 421   }
 422
 423   void addAbsMemOperands(MCInst &Inst, unsigned N) const {
 424     assert((N == 1) && "Invalid number of operands!");
 425     // Add as immediates when possible.
 426     if (const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getMemDisp()))
 427       Inst.addOperand(MCOperand::CreateImm(CE->getValue()));
 428     else
 429       Inst.addOperand(MCOperand::CreateExpr(getMemDisp()));
 430   }
 431
 432   static X86Operand *CreateToken(StringRef Str, SMLoc Loc) {
 433     SMLoc EndLoc = SMLoc::getFromPointer(Loc.getPointer() + Str.size() - 1);
 434     X86Operand *Res = new X86Operand(Token, Loc, EndLoc);
 435     Res->Tok.Data = Str.data();
 436     Res->Tok.Length = Str.size();
 437     return Res;
 438   }
 439
 440   static X86Operand *CreateReg(unsigned RegNo, SMLoc StartLoc, SMLoc EndLoc) {
 441     X86Operand *Res = new X86Operand(Register, StartLoc, EndLoc);
 442     Res->Reg.RegNo = RegNo;
 443     return Res;
 444   }
 445
 446   static X86Operand *CreateImm(const MCExpr *Val, SMLoc StartLoc, SMLoc EndLoc){
 447     X86Operand *Res = new X86Operand(Immediate, StartLoc, EndLoc);
 448     Res->Imm.Val = Val;
 449     return Res;
 450   }
 451
 452   /// Create an absolute memory operand.
 453   static X86Operand *CreateMem(const MCExpr *Disp, SMLoc StartLoc,
 454                                SMLoc EndLoc, unsigned Size = 0) {
 455     X86Operand *Res = new X86Operand(Memory, StartLoc, EndLoc);
 456     Res->Mem.SegReg   = 0;
 457     Res->Mem.Disp     = Disp;
 458     Res->Mem.BaseReg  = 0;
 459     Res->Mem.IndexReg = 0;
 460     Res->Mem.Scale    = 1;
 461     Res->Mem.Size     = Size;
 462     return Res;
 463   }
 464
 465   /// Create a generalized memory operand.
 466   static X86Operand *CreateMem(unsigned SegReg, const MCExpr *Disp,
 467                                unsigned BaseReg, unsigned IndexReg,
 468                                unsigned Scale, SMLoc StartLoc, SMLoc EndLoc,
 469                                unsigned Size = 0) {
 470     // We should never just have a displacement, that should be parsed as an
 471     // absolute memory operand.
 472     assert((SegReg || BaseReg || IndexReg) && "Invalid memory operand!");
 473
 474     // The scale should always be one of {1,2,4,8}.
 475     assert(((Scale == 1 || Scale == 2 || Scale == 4 || Scale == 8)) &&
 476            "Invalid scale!");
 477     X86Operand *Res = new X86Operand(Memory, StartLoc, EndLoc);
 478     Res->Mem.SegReg   = SegReg;
 479     Res->Mem.Disp     = Disp;
 480     Res->Mem.BaseReg  = BaseReg;
 481     Res->Mem.IndexReg = IndexReg;
 482     Res->Mem.Scale    = Scale;
 483     Res->Mem.Size     = Size;
 484     return Res;
 485   }
 486 };
 487
 488 } // end anonymous namespace.
 489
 490 bool X86AsmParser::isSrcOp(X86Operand &Op) {
 491   unsigned basereg = is64BitMode() ? X86::RSI : X86::ESI;
 492
 493   return (Op.isMem() &&
 494     (Op.Mem.SegReg == 0 || Op.Mem.SegReg == X86::DS) &&
 495     isa<MCConstantExpr>(Op.Mem.Disp) &&
 496     cast<MCConstantExpr>(Op.Mem.Disp)->getValue() == 0 &&
 497     Op.Mem.BaseReg == basereg && Op.Mem.IndexReg == 0);
 498 }
 499
 500 bool X86AsmParser::isDstOp(X86Operand &Op) {
 501   unsigned basereg = is64BitMode() ? X86::RDI : X86::EDI;
 502
 503   return Op.isMem() &&
 504     (Op.Mem.SegReg == 0 || Op.Mem.SegReg == X86::ES) &&
 505     isa<MCConstantExpr>(Op.Mem.Disp) &&
 506     cast<MCConstantExpr>(Op.Mem.Disp)->getValue() == 0 &&
 507     Op.Mem.BaseReg == basereg && Op.Mem.IndexReg == 0;
 508 }
 509
 510 bool X86AsmParser::ParseRegister(unsigned &RegNo,
 511                                  SMLoc &StartLoc, SMLoc &EndLoc) {
 512   RegNo = 0;
 513   const AsmToken &PercentTok = Parser.getTok();
 514   StartLoc = PercentTok.getLoc();
 515
 516   // If we encounter a %, ignore it. This code handles registers with and
 517   // without the prefix, unprefixed registers can occur in cfi directives.
 518   if (!isParsingIntelSyntax() && PercentTok.is(AsmToken::Percent))
 519     Parser.Lex(); // Eat percent token.
 520
 521   const AsmToken &Tok = Parser.getTok();
 522   if (Tok.isNot(AsmToken::Identifier)) {
 523     if (isParsingIntelSyntax()) return true;
 524     return Error(StartLoc, "invalid register name",
 525                  SMRange(StartLoc, Tok.getEndLoc()));
 526   }
 527
 528   RegNo = MatchRegisterName(Tok.getString());
 529
 530   // If the match failed, try the register name as lowercase.
 531   if (RegNo == 0)
 532     RegNo = MatchRegisterName(Tok.getString().lower());
 533
 534   if (!is64BitMode()) {
 535     // FIXME: This should be done using Requires<In32BitMode> and
 536     // Requires<In64BitMode> so "eiz" usage in 64-bit instructions can be also
 537     // checked.
 538     // FIXME: Check AH, CH, DH, BH cannot be used in an instruction requiring a
 539     // REX prefix.
 540     if (RegNo == X86::RIZ ||
 541         X86MCRegisterClasses[X86::GR64RegClassID].contains(RegNo) ||
 542         X86II::isX86_64NonExtLowByteReg(RegNo) ||
 543         X86II::isX86_64ExtendedReg(RegNo))
 544       return Error(StartLoc, "register %"
 545                    + Tok.getString() + " is only available in 64-bit mode",
 546                    SMRange(StartLoc, Tok.getEndLoc()));
 547   }
 548
 549   // Parse "%st" as "%st(0)" and "%st(1)", which is multiple tokens.
 550   if (RegNo == 0 && (Tok.getString() == "st" || Tok.getString() == "ST")) {
 551     RegNo = X86::ST0;
 552     EndLoc = Tok.getLoc();
 553     Parser.Lex(); // Eat 'st'
 554
 555     // Check to see if we have '(4)' after %st.
 556     if (getLexer().isNot(AsmToken::LParen))
 557       return false;
 558     // Lex the paren.
 559     getParser().Lex();
 560
 561     const AsmToken &IntTok = Parser.getTok();
 562     if (IntTok.isNot(AsmToken::Integer))
 563       return Error(IntTok.getLoc(), "expected stack index");
 564     switch (IntTok.getIntVal()) {
 565     case 0: RegNo = X86::ST0; break;
 566     case 1: RegNo = X86::ST1; break;
 567     case 2: RegNo = X86::ST2; break;
 568     case 3: RegNo = X86::ST3; break;
 569     case 4: RegNo = X86::ST4; break;
 570     case 5: RegNo = X86::ST5; break;
 571     case 6: RegNo = X86::ST6; break;
 572     case 7: RegNo = X86::ST7; break;
 573     default: return Error(IntTok.getLoc(), "invalid stack index");
 574     }
 575
 576     if (getParser().Lex().isNot(AsmToken::RParen))
 577       return Error(Parser.getTok().getLoc(), "expected ')'");
 578
 579     EndLoc = Tok.getLoc();
 580     Parser.Lex(); // Eat ')'
 581     return false;
 582   }
 583
 584   // If this is "db[0-7]", match it as an alias
 585   // for dr[0-7].
 586   if (RegNo == 0 && Tok.getString().size() == 3 &&
 587       Tok.getString().startswith("db")) {
 588     switch (Tok.getString()[2]) {
 589     case '0': RegNo = X86::DR0; break;
 590     case '1': RegNo = X86::DR1; break;
 591     case '2': RegNo = X86::DR2; break;
 592     case '3': RegNo = X86::DR3; break;
 593     case '4': RegNo = X86::DR4; break;
 594     case '5': RegNo = X86::DR5; break;
 595     case '6': RegNo = X86::DR6; break;
 596     case '7': RegNo = X86::DR7; break;
 597     }
 598
 599     if (RegNo != 0) {
 600       EndLoc = Tok.getLoc();
 601       Parser.Lex(); // Eat it.
 602       return false;
 603     }
 604   }
 605
 606   if (RegNo == 0) {
 607     if (isParsingIntelSyntax()) return true;
 608     return Error(StartLoc, "invalid register name",
 609                  SMRange(StartLoc, Tok.getEndLoc()));
 610   }
 611
 612   EndLoc = Tok.getEndLoc();
 613   Parser.Lex(); // Eat identifier token.
 614   return false;
 615 }
 616
 617 X86Operand *X86AsmParser::ParseOperand() {
 618   if (isParsingIntelSyntax())
 619     return ParseIntelOperand();
 620   return ParseATTOperand();
 621 }
 622
 623 /// getIntelMemOperandSize - Return intel memory operand size.
 624 static unsigned getIntelMemOperandSize(StringRef OpStr) {
 625   unsigned Size = StringSwitch<unsigned>(OpStr)
 626     .Cases("BYTE", "byte", 8)
 627     .Cases("WORD", "word", 16)
 628     .Cases("DWORD", "dword", 32)
 629     .Cases("QWORD", "qword", 64)
 630     .Cases("XWORD", "xword", 80)
 631     .Cases("XMMWORD", "xmmword", 128)
 632     .Cases("YMMWORD", "ymmword", 256)
 633     .Default(0);
 634   return Size;
 635 }
 636
 637 X86Operand *X86AsmParser::ParseIntelBracExpression(unsigned SegReg,
 638                                                    unsigned Size) {
 639   unsigned BaseReg = 0, IndexReg = 0, Scale = 1;
 640   SMLoc Start = Parser.getTok().getLoc(), End;
 641
 642   const MCExpr *Disp = MCConstantExpr::Create(0, getParser().getContext());
 643   // Parse [ BaseReg + Scale*IndexReg + Disp ] or [ symbol ]
 644
 645   // Eat '['
 646   if (getLexer().isNot(AsmToken::LBrac))
 647     return ErrorOperand(Start, "Expected '[' token!");
 648   Parser.Lex();
 649
 650   if (getLexer().is(AsmToken::Identifier)) {
 651     // Parse BaseReg
 652     if (ParseRegister(BaseReg, Start, End)) {
 653       // Handle '[' 'symbol' ']'
 654       if (getParser().ParseExpression(Disp, End)) return 0;
 655       if (getLexer().isNot(AsmToken::RBrac))
 656         return ErrorOperand(Start, "Expected ']' token!");
 657       Parser.Lex();
 658       return X86Operand::CreateMem(Disp, Start, End, Size);
 659     }
 660   } else if (getLexer().is(AsmToken::Integer)) {
 661       int64_t Val = Parser.getTok().getIntVal();
 662       Parser.Lex();
 663       SMLoc Loc = Parser.getTok().getLoc();
 664       if (getLexer().is(AsmToken::RBrac)) {
 665         // Handle '[' number ']'
 666         Parser.Lex();
 667         const MCExpr *Disp = MCConstantExpr::Create(Val, getContext());
 668         if (SegReg)
 669           return X86Operand::CreateMem(SegReg, Disp, 0, 0, Scale,
 670                                        Start, End, Size);
 671         return X86Operand::CreateMem(Disp, Start, End, Size);
 672       } else if (getLexer().is(AsmToken::Star)) {
 673         // Handle '[' Scale*IndexReg ']'
 674         Parser.Lex();
 675         SMLoc IdxRegLoc = Parser.getTok().getLoc();
 676         if (ParseRegister(IndexReg, IdxRegLoc, End))
 677           return ErrorOperand(IdxRegLoc, "Expected register");
 678         Scale = Val;
 679       } else
 680         return ErrorOperand(Loc, "Unexpected token");
 681   }
 682
 683   if (getLexer().is(AsmToken::Plus) || getLexer().is(AsmToken::Minus)) {
 684     bool isPlus = getLexer().is(AsmToken::Plus);
 685     Parser.Lex();
 686     SMLoc PlusLoc = Parser.getTok().getLoc();
 687     if (getLexer().is(AsmToken::Integer)) {
 688       int64_t Val = Parser.getTok().getIntVal();
 689       Parser.Lex();
 690       if (getLexer().is(AsmToken::Star)) {
 691         Parser.Lex();
 692         SMLoc IdxRegLoc = Parser.getTok().getLoc();
 693         if (ParseRegister(IndexReg, IdxRegLoc, End))
 694           return ErrorOperand(IdxRegLoc, "Expected register");
 695         Scale = Val;
 696       } else if (getLexer().is(AsmToken::RBrac)) {
 697         const MCExpr *ValExpr = MCConstantExpr::Create(Val, getContext());
 698         Disp = isPlus ? ValExpr : MCConstantExpr::Create(0-Val, getContext());
 699       } else
 700         return ErrorOperand(PlusLoc, "unexpected token after +");
 701     } else if (getLexer().is(AsmToken::Identifier)) {
 702       // This could be an index register or a displacement expression.
 703       End = Parser.getTok().getLoc();
 704       if (!IndexReg)
 705         ParseRegister(IndexReg, Start, End);
 706       else if (getParser().ParseExpression(Disp, End)) return 0;
 707     }
 708   }
 709
 710   if (getLexer().isNot(AsmToken::RBrac))
 711     if (getParser().ParseExpression(Disp, End)) return 0;
 712
 713   End = Parser.getTok().getLoc();
 714   if (getLexer().isNot(AsmToken::RBrac))
 715     return ErrorOperand(End, "expected ']' token!");
 716   Parser.Lex();
 717   End = Parser.getTok().getLoc();
 718
 719   // handle [-42]
 720   if (!BaseReg && !IndexReg)
 721     return X86Operand::CreateMem(Disp, Start, End, Size);
 722
 723   return X86Operand::CreateMem(SegReg, Disp, BaseReg, IndexReg, Scale,
 724                                Start, End, Size);
 725 }
 726
 727 /// ParseIntelMemOperand - Parse intel style memory operand.
 728 X86Operand *X86AsmParser::ParseIntelMemOperand(unsigned SegReg, SMLoc Start) {
 729   const AsmToken &Tok = Parser.getTok();
 730   SMLoc End;
 731
 732   unsigned Size = getIntelMemOperandSize(Tok.getString());
 733   if (Size) {
 734     Parser.Lex();
 735     assert ((Tok.getString() == "PTR" || Tok.getString() == "ptr") &&
 736             "Unexpected token!");
 737     Parser.Lex();
 738   }
 739
 740   if (getLexer().is(AsmToken::LBrac))
 741     return ParseIntelBracExpression(SegReg, Size);
 742
 743   if (!ParseRegister(SegReg, Start, End)) {
 744     // Handel SegReg : [ ... ]
 745     if (getLexer().isNot(AsmToken::Colon))
 746       return ErrorOperand(Start, "Expected ':' token!");
 747     Parser.Lex(); // Eat :
 748     if (getLexer().isNot(AsmToken::LBrac))
 749       return ErrorOperand(Start, "Expected '[' token!");
 750     return ParseIntelBracExpression(SegReg, Size);
 751   }
 752
 753   const MCExpr *Disp = MCConstantExpr::Create(0, getParser().getContext());
 754   if (getParser().ParseExpression(Disp, End)) return 0;
 755   return X86Operand::CreateMem(Disp, Start, End, Size);
 756 }
 757
 758 X86Operand *X86AsmParser::ParseIntelOperand() {
 759   SMLoc Start = Parser.getTok().getLoc(), End;
 760
 761   // immediate.
 762   if (getLexer().is(AsmToken::Integer) || getLexer().is(AsmToken::Real) ||
 763       getLexer().is(AsmToken::Minus)) {
 764     const MCExpr *Val;
 765     if (!getParser().ParseExpression(Val, End)) {
 766       End = Parser.getTok().getLoc();
 767       return X86Operand::CreateImm(Val, Start, End);
 768     }
 769   }
 770
 771   // register
 772   unsigned RegNo = 0;
 773   if (!ParseRegister(RegNo, Start, End)) {
 774     // If this is a segment register followed by a ':', then this is the start
 775     // of a memory reference, otherwise this is a normal register reference.
 776     if (getLexer().isNot(AsmToken::Colon))
 777       return X86Operand::CreateReg(RegNo, Start, Parser.getTok().getLoc());
 778
 779     getParser().Lex(); // Eat the colon.
 780     return ParseIntelMemOperand(RegNo, Start);
 781   }
 782
 783   // mem operand
 784   return ParseIntelMemOperand(0, Start);
 785 }
 786
 787 X86Operand *X86AsmParser::ParseATTOperand() {
 788   switch (getLexer().getKind()) {
 789   default:
 790     // Parse a memory operand with no segment register.
 791     return ParseMemOperand(0, Parser.getTok().getLoc());
 792   case AsmToken::Percent: {
 793     // Read the register.
 794     unsigned RegNo;
 795     SMLoc Start, End;
 796     if (ParseRegister(RegNo, Start, End)) return 0;
 797     if (RegNo == X86::EIZ || RegNo == X86::RIZ) {
 798       Error(Start, "%eiz and %riz can only be used as index registers",
 799             SMRange(Start, End));
 800       return 0;
 801     }
 802
 803     // If this is a segment register followed by a ':', then this is the start
 804     // of a memory reference, otherwise this is a normal register reference.
 805     if (getLexer().isNot(AsmToken::Colon))
 806       return X86Operand::CreateReg(RegNo, Start, End);
 807
 808
 809     getParser().Lex(); // Eat the colon.
 810     return ParseMemOperand(RegNo, Start);
 811   }
 812   case AsmToken::Dollar: {
 813     // $42 -> immediate.
 814     SMLoc Start = Parser.getTok().getLoc(), End;
 815     Parser.Lex();
 816     const MCExpr *Val;
 817     if (getParser().ParseExpression(Val, End))
 818       return 0;
 819     return X86Operand::CreateImm(Val, Start, End);
 820   }
 821   }
 822 }
 823
 824 /// ParseMemOperand: segment: disp(basereg, indexreg, scale).  The '%ds:' prefix
 825 /// has already been parsed if present.
 826 X86Operand *X86AsmParser::ParseMemOperand(unsigned SegReg, SMLoc MemStart) {
 827
 828   // We have to disambiguate a parenthesized expression "(4+5)" from the start
 829   // of a memory operand with a missing displacement "(%ebx)" or "(,%eax)".  The
 830   // only way to do this without lookahead is to eat the '(' and see what is
 831   // after it.
 832   const MCExpr *Disp = MCConstantExpr::Create(0, getParser().getContext());
 833   if (getLexer().isNot(AsmToken::LParen)) {
 834     SMLoc ExprEnd;
 835     if (getParser().ParseExpression(Disp, ExprEnd)) return 0;
 836
 837     // After parsing the base expression we could either have a parenthesized
 838     // memory address or not.  If not, return now.  If so, eat the (.
 839     if (getLexer().isNot(AsmToken::LParen)) {
 840       // Unless we have a segment register, treat this as an immediate.
 841       if (SegReg == 0)
 842         return X86Operand::CreateMem(Disp, MemStart, ExprEnd);
 843       return X86Operand::CreateMem(SegReg, Disp, 0, 0, 1, MemStart, ExprEnd);
 844     }
 845
 846     // Eat the '('.
 847     Parser.Lex();
 848   } else {
 849     // Okay, we have a '('.  We don't know if this is an expression or not, but
 850     // so we have to eat the ( to see beyond it.
 851     SMLoc LParenLoc = Parser.getTok().getLoc();
 852     Parser.Lex(); // Eat the '('.
 853
 854     if (getLexer().is(AsmToken::Percent) || getLexer().is(AsmToken::Comma)) {
 855       // Nothing to do here, fall into the code below with the '(' part of the
 856       // memory operand consumed.
 857     } else {
 858       SMLoc ExprEnd;
 859
 860       // It must be an parenthesized expression, parse it now.
 861       if (getParser().ParseParenExpression(Disp, ExprEnd))
 862         return 0;
 863
 864       // After parsing the base expression we could either have a parenthesized
 865       // memory address or not.  If not, return now.  If so, eat the (.
 866       if (getLexer().isNot(AsmToken::LParen)) {
 867         // Unless we have a segment register, treat this as an immediate.
 868         if (SegReg == 0)
 869           return X86Operand::CreateMem(Disp, LParenLoc, ExprEnd);
 870         return X86Operand::CreateMem(SegReg, Disp, 0, 0, 1, MemStart, ExprEnd);
 871       }
 872
 873       // Eat the '('.
 874       Parser.Lex();
 875     }
 876   }
 877
 878   // If we reached here, then we just ate the ( of the memory operand.  Process
 879   // the rest of the memory operand.
 880   unsigned BaseReg = 0, IndexReg = 0, Scale = 1;
 881   SMLoc IndexLoc;
 882
 883   if (getLexer().is(AsmToken::Percent)) {
 884     SMLoc StartLoc, EndLoc;
 885     if (ParseRegister(BaseReg, StartLoc, EndLoc)) return 0;
 886     if (BaseReg == X86::EIZ || BaseReg == X86::RIZ) {
 887       Error(StartLoc, "eiz and riz can only be used as index registers",
 888             SMRange(StartLoc, EndLoc));
 889       return 0;
 890     }
 891   }
 892
 893   if (getLexer().is(AsmToken::Comma)) {
 894     Parser.Lex(); // Eat the comma.
 895     IndexLoc = Parser.getTok().getLoc();
 896
 897     // Following the comma we should have either an index register, or a scale
 898     // value. We don't support the later form, but we want to parse it
 899     // correctly.
 900     //
 901     // Not that even though it would be completely consistent to support syntax
 902     // like "1(%eax,,1)", the assembler doesn't. Use "eiz" or "riz" for this.
 903     if (getLexer().is(AsmToken::Percent)) {
 904       SMLoc L;
 905       if (ParseRegister(IndexReg, L, L)) return 0;
 906
 907       if (getLexer().isNot(AsmToken::RParen)) {
 908         // Parse the scale amount:
 909         //  ::= ',' [scale-expression]
 910         if (getLexer().isNot(AsmToken::Comma)) {
 911           Error(Parser.getTok().getLoc(),
 912                 "expected comma in scale expression");
 913           return 0;
 914         }
 915         Parser.Lex(); // Eat the comma.
 916
 917         if (getLexer().isNot(AsmToken::RParen)) {
 918           SMLoc Loc = Parser.getTok().getLoc();
 919
 920           int64_t ScaleVal;
 921           if (getParser().ParseAbsoluteExpression(ScaleVal)){
 922             Error(Loc, "expected scale expression");
 923             return 0;
 924           }
 925
 926           // Validate the scale amount.
 927           if (ScaleVal != 1 && ScaleVal != 2 && ScaleVal != 4 && ScaleVal != 8){
 928             Error(Loc, "scale factor in address must be 1, 2, 4 or 8");
 929             return 0;
 930           }
 931           Scale = (unsigned)ScaleVal;
 932         }
 933       }
 934     } else if (getLexer().isNot(AsmToken::RParen)) {
 935       // A scale amount without an index is ignored.
 936       // index.
 937       SMLoc Loc = Parser.getTok().getLoc();
 938
 939       int64_t Value;
 940       if (getParser().ParseAbsoluteExpression(Value))
 941         return 0;
 942
 943       if (Value != 1)
 944         Warning(Loc, "scale factor without index register is ignored");
 945       Scale = 1;
 946     }
 947   }
 948
 949   // Ok, we've eaten the memory operand, verify we have a ')' and eat it too.
 950   if (getLexer().isNot(AsmToken::RParen)) {
 951     Error(Parser.getTok().getLoc(), "unexpected token in memory operand");
 952     return 0;
 953   }
 954   SMLoc MemEnd = Parser.getTok().getLoc();
 955   Parser.Lex(); // Eat the ')'.
 956
 957   // If we have both a base register and an index register make sure they are
 958   // both 64-bit or 32-bit registers.
 959   // To support VSIB, IndexReg can be 128-bit or 256-bit registers.
 960   if (BaseReg != 0 && IndexReg != 0) {
 961     if (X86MCRegisterClasses[X86::GR64RegClassID].contains(BaseReg) &&
 962         (X86MCRegisterClasses[X86::GR16RegClassID].contains(IndexReg) ||
 963          X86MCRegisterClasses[X86::GR32RegClassID].contains(IndexReg)) &&
 964         IndexReg != X86::RIZ) {
 965       Error(IndexLoc, "index register is 32-bit, but base register is 64-bit");
 966       return 0;
 967     }
 968     if (X86MCRegisterClasses[X86::GR32RegClassID].contains(BaseReg) &&
 969         (X86MCRegisterClasses[X86::GR16RegClassID].contains(IndexReg) ||
 970          X86MCRegisterClasses[X86::GR64RegClassID].contains(IndexReg)) &&
 971         IndexReg != X86::EIZ){
 972       Error(IndexLoc, "index register is 64-bit, but base register is 32-bit");
 973       return 0;
 974     }
 975   }
 976
 977   return X86Operand::CreateMem(SegReg, Disp, BaseReg, IndexReg, Scale,
 978                                MemStart, MemEnd);
 979 }
 980
 981 bool X86AsmParser::
 982 ParseInstruction(StringRef Name, SMLoc NameLoc,
 983                  SmallVectorImpl<MCParsedAsmOperand*> &Operands) {
 984   StringRef PatchedName = Name;
 985
 986   // FIXME: Hack to recognize setneb as setne.
 987   if (PatchedName.startswith("set") && PatchedName.endswith("b") &&
 988       PatchedName != "setb" && PatchedName != "setnb")
 989     PatchedName = PatchedName.substr(0, Name.size()-1);
 990
 991   // FIXME: Hack to recognize cmp<comparison code>{ss,sd,ps,pd}.
 992   const MCExpr *ExtraImmOp = 0;
 993   if ((PatchedName.startswith("cmp") || PatchedName.startswith("vcmp")) &&
 994       (PatchedName.endswith("ss") || PatchedName.endswith("sd") ||
 995        PatchedName.endswith("ps") || PatchedName.endswith("pd"))) {
 996     bool IsVCMP = PatchedName[0] == 'v';
 997     unsigned SSECCIdx = IsVCMP ? 4 : 3;
 998     unsigned SSEComparisonCode = StringSwitch<unsigned>(
 999       PatchedName.slice(SSECCIdx, PatchedName.size() - 2))
1000       .Case("eq",       0x00)
1001       .Case("lt",       0x01)
1002       .Case("le",       0x02)
1003       .Case("unord",    0x03)
1004       .Case("neq",      0x04)
1005       .Case("nlt",      0x05)
1006       .Case("nle",      0x06)
1007       .Case("ord",      0x07)
1008       /* AVX only from here */
1009       .Case("eq_uq",    0x08)
1010       .Case("nge",      0x09)
1011       .Case("ngt",      0x0A)
1012       .Case("false",    0x0B)
1013       .Case("neq_oq",   0x0C)
1014       .Case("ge",       0x0D)
1015       .Case("gt",       0x0E)
1016       .Case("true",     0x0F)
1017       .Case("eq_os",    0x10)
1018       .Case("lt_oq",    0x11)
1019       .Case("le_oq",    0x12)
1020       .Case("unord_s",  0x13)
1021       .Case("neq_us",   0x14)
1022       .Case("nlt_uq",   0x15)
1023       .Case("nle_uq",   0x16)
1024       .Case("ord_s",    0x17)
1025       .Case("eq_us",    0x18)
1026       .Case("nge_uq",   0x19)
1027       .Case("ngt_uq",   0x1A)
1028       .Case("false_os", 0x1B)
1029       .Case("neq_os",   0x1C)
1030       .Case("ge_oq",    0x1D)
1031       .Case("gt_oq",    0x1E)
1032       .Case("true_us",  0x1F)
1033       .Default(~0U);
1034     if (SSEComparisonCode != ~0U && (IsVCMP || SSEComparisonCode < 8)) {
1035       ExtraImmOp = MCConstantExpr::Create(SSEComparisonCode,
1036                                           getParser().getContext());
1037       if (PatchedName.endswith("ss")) {
1038         PatchedName = IsVCMP ? "vcmpss" : "cmpss";
1039       } else if (PatchedName.endswith("sd")) {
1040         PatchedName = IsVCMP ? "vcmpsd" : "cmpsd";
1041       } else if (PatchedName.endswith("ps")) {
1042         PatchedName = IsVCMP ? "vcmpps" : "cmpps";
1043       } else {
1044         assert(PatchedName.endswith("pd") && "Unexpected mnemonic!");
1045         PatchedName = IsVCMP ? "vcmppd" : "cmppd";
1046       }
1047     }
1048   }
1049
1050   Operands.push_back(X86Operand::CreateToken(PatchedName, NameLoc));
1051
1052   if (ExtraImmOp && !isParsingIntelSyntax())
1053     Operands.push_back(X86Operand::CreateImm(ExtraImmOp, NameLoc, NameLoc));
1054
1055   // Determine whether this is an instruction prefix.
1056   bool isPrefix =
1057     Name == "lock" || Name == "rep" ||
1058     Name == "repe" || Name == "repz" ||
1059     Name == "repne" || Name == "repnz" ||
1060     Name == "rex64" || Name == "data16";
1061
1062
1063   // This does the actual operand parsing.  Don't parse any more if we have a
1064   // prefix juxtaposed with an operation like "lock incl 4(%rax)", because we
1065   // just want to parse the "lock" as the first instruction and the "incl" as
1066   // the next one.
1067   if (getLexer().isNot(AsmToken::EndOfStatement) && !isPrefix) {
1068
1069     // Parse '*' modifier.
1070     if (getLexer().is(AsmToken::Star)) {
1071       SMLoc Loc = Parser.getTok().getLoc();
1072       Operands.push_back(X86Operand::CreateToken("*", Loc));
1073       Parser.Lex(); // Eat the star.
1074     }
1075
1076     // Read the first operand.
1077     if (X86Operand *Op = ParseOperand())
1078       Operands.push_back(Op);
1079     else {
1080       Parser.EatToEndOfStatement();
1081       return true;
1082     }
1083
1084     while (getLexer().is(AsmToken::Comma)) {
1085       Parser.Lex();  // Eat the comma.
1086
1087       // Parse and remember the operand.
1088       if (X86Operand *Op = ParseOperand())
1089         Operands.push_back(Op);
1090       else {
1091         Parser.EatToEndOfStatement();
1092         return true;
1093       }
1094     }
1095
1096     if (getLexer().isNot(AsmToken::EndOfStatement)) {
1097       SMLoc Loc = getLexer().getLoc();
1098       Parser.EatToEndOfStatement();
1099       return Error(Loc, "unexpected token in argument list");
1100     }
1101   }
1102
1103   if (getLexer().is(AsmToken::EndOfStatement))
1104     Parser.Lex(); // Consume the EndOfStatement
1105   else if (isPrefix && getLexer().is(AsmToken::Slash))
1106     Parser.Lex(); // Consume the prefix separator Slash
1107
1108   if (ExtraImmOp && isParsingIntelSyntax())
1109     Operands.push_back(X86Operand::CreateImm(ExtraImmOp, NameLoc, NameLoc));
1110
1111   // This is a terrible hack to handle "out[bwl]? %al, (%dx)" ->
1112   // "outb %al, %dx".  Out doesn't take a memory form, but this is a widely
1113   // documented form in various unofficial manuals, so a lot of code uses it.
1114   if ((Name == "outb" || Name == "outw" || Name == "outl" || Name == "out") &&
1115       Operands.size() == 3) {
1116     X86Operand &Op = *(X86Operand*)Operands.back();
1117     if (Op.isMem() && Op.Mem.SegReg == 0 &&
1118         isa<MCConstantExpr>(Op.Mem.Disp) &&
1119         cast<MCConstantExpr>(Op.Mem.Disp)->getValue() == 0 &&
1120         Op.Mem.BaseReg == MatchRegisterName("dx") && Op.Mem.IndexReg == 0) {
1121       SMLoc Loc = Op.getEndLoc();
1122       Operands.back() = X86Operand::CreateReg(Op.Mem.BaseReg, Loc, Loc);
1123       delete &Op;
1124     }
1125   }
1126   // Same hack for "in[bwl]? (%dx), %al" -> "inb %dx, %al".
1127   if ((Name == "inb" || Name == "inw" || Name == "inl" || Name == "in") &&
1128       Operands.size() == 3) {
1129     X86Operand &Op = *(X86Operand*)Operands.begin()[1];
1130     if (Op.isMem() && Op.Mem.SegReg == 0 &&
1131         isa<MCConstantExpr>(Op.Mem.Disp) &&
1132         cast<MCConstantExpr>(Op.Mem.Disp)->getValue() == 0 &&
1133         Op.Mem.BaseReg == MatchRegisterName("dx") && Op.Mem.IndexReg == 0) {
1134       SMLoc Loc = Op.getEndLoc();
1135       Operands.begin()[1] = X86Operand::CreateReg(Op.Mem.BaseReg, Loc, Loc);
1136       delete &Op;
1137     }
1138   }
1139   // Transform "ins[bwl] %dx, %es:(%edi)" into "ins[bwl]"
1140   if (Name.startswith("ins") && Operands.size() == 3 &&
1141       (Name == "insb" || Name == "insw" || Name == "insl")) {
1142     X86Operand &Op = *(X86Operand*)Operands.begin()[1];
1143     X86Operand &Op2 = *(X86Operand*)Operands.begin()[2];
1144     if (Op.isReg() && Op.getReg() == X86::DX && isDstOp(Op2)) {
1145       Operands.pop_back();
1146       Operands.pop_back();
1147       delete &Op;
1148       delete &Op2;
1149     }
1150   }
1151
1152   // Transform "outs[bwl] %ds:(%esi), %dx" into "out[bwl]"
1153   if (Name.startswith("outs") && Operands.size() == 3 &&
1154       (Name == "outsb" || Name == "outsw" || Name == "outsl")) {
1155     X86Operand &Op = *(X86Operand*)Operands.begin()[1];
1156     X86Operand &Op2 = *(X86Operand*)Operands.begin()[2];
1157     if (isSrcOp(Op) && Op2.isReg() && Op2.getReg() == X86::DX) {
1158       Operands.pop_back();
1159       Operands.pop_back();
1160       delete &Op;
1161       delete &Op2;
1162     }
1163   }
1164
1165   // Transform "movs[bwl] %ds:(%esi), %es:(%edi)" into "movs[bwl]"
1166   if (Name.startswith("movs") && Operands.size() == 3 &&
1167       (Name == "movsb" || Name == "movsw" || Name == "movsl" ||
1168        (is64BitMode() && Name == "movsq"))) {
1169     X86Operand &Op = *(X86Operand*)Operands.begin()[1];
1170     X86Operand &Op2 = *(X86Operand*)Operands.begin()[2];
1171     if (isSrcOp(Op) && isDstOp(Op2)) {
1172       Operands.pop_back();
1173       Operands.pop_back();
1174       delete &Op;
1175       delete &Op2;
1176     }
1177   }
1178   // Transform "lods[bwl] %ds:(%esi),{%al,%ax,%eax,%rax}" into "lods[bwl]"
1179   if (Name.startswith("lods") && Operands.size() == 3 &&
1180       (Name == "lods" || Name == "lodsb" || Name == "lodsw" ||
1181        Name == "lodsl" || (is64BitMode() && Name == "lodsq"))) {
1182     X86Operand *Op1 = static_cast<X86Operand*>(Operands[1]);
1183     X86Operand *Op2 = static_cast<X86Operand*>(Operands[2]);
1184     if (isSrcOp(*Op1) && Op2->isReg()) {
1185       const char *ins;
1186       unsigned reg = Op2->getReg();
1187       bool isLods = Name == "lods";
1188       if (reg == X86::AL && (isLods || Name == "lodsb"))
1189         ins = "lodsb";
1190       else if (reg == X86::AX && (isLods || Name == "lodsw"))
1191         ins = "lodsw";
1192       else if (reg == X86::EAX && (isLods || Name == "lodsl"))
1193         ins = "lodsl";
1194       else if (reg == X86::RAX && (isLods || Name == "lodsq"))
1195         ins = "lodsq";
1196       else
1197         ins = NULL;
1198       if (ins != NULL) {
1199         Operands.pop_back();
1200         Operands.pop_back();
1201         delete Op1;
1202         delete Op2;
1203         if (Name != ins)
1204           static_cast<X86Operand*>(Operands[0])->setTokenValue(ins);
1205       }
1206     }
1207   }
1208   // Transform "stos[bwl] {%al,%ax,%eax,%rax},%es:(%edi)" into "stos[bwl]"
1209   if (Name.startswith("stos") && Operands.size() == 3 &&
1210       (Name == "stos" || Name == "stosb" || Name == "stosw" ||
1211        Name == "stosl" || (is64BitMode() && Name == "stosq"))) {
1212     X86Operand *Op1 = static_cast<X86Operand*>(Operands[1]);
1213     X86Operand *Op2 = static_cast<X86Operand*>(Operands[2]);
1214     if (isDstOp(*Op2) && Op1->isReg()) {
1215       const char *ins;
1216       unsigned reg = Op1->getReg();
1217       bool isStos = Name == "stos";
1218       if (reg == X86::AL && (isStos || Name == "stosb"))
1219         ins = "stosb";
1220       else if (reg == X86::AX && (isStos || Name == "stosw"))
1221         ins = "stosw";
1222       else if (reg == X86::EAX && (isStos || Name == "stosl"))
1223         ins = "stosl";
1224       else if (reg == X86::RAX && (isStos || Name == "stosq"))
1225         ins = "stosq";
1226       else
1227         ins = NULL;
1228       if (ins != NULL) {
1229         Operands.pop_back();
1230         Operands.pop_back();
1231         delete Op1;
1232         delete Op2;
1233         if (Name != ins)
1234           static_cast<X86Operand*>(Operands[0])->setTokenValue(ins);
1235       }
1236     }
1237   }
1238
1239   // FIXME: Hack to handle recognize s{hr,ar,hl} $1, <op>.  Canonicalize to
1240   // "shift <op>".
1241   if ((Name.startswith("shr") || Name.startswith("sar") ||
1242        Name.startswith("shl") || Name.startswith("sal") ||
1243        Name.startswith("rcl") || Name.startswith("rcr") ||
1244        Name.startswith("rol") || Name.startswith("ror")) &&
1245       Operands.size() == 3) {
1246     if (isParsingIntelSyntax()) {
1247       // Intel syntax
1248       X86Operand *Op1 = static_cast<X86Operand*>(Operands[2]);
1249       if (Op1->isImm() && isa<MCConstantExpr>(Op1->getImm()) &&
1250           cast<MCConstantExpr>(Op1->getImm())->getValue() == 1) {
1251         delete Operands[2];
1252         Operands.pop_back();
1253       }
1254     } else {
1255       X86Operand *Op1 = static_cast<X86Operand*>(Operands[1]);
1256       if (Op1->isImm() && isa<MCConstantExpr>(Op1->getImm()) &&
1257           cast<MCConstantExpr>(Op1->getImm())->getValue() == 1) {
1258         delete Operands[1];
1259         Operands.erase(Operands.begin() + 1);
1260       }
1261     }
1262   }
1263
1264   // Transforms "int $3" into "int3" as a size optimization.  We can't write an
1265   // instalias with an immediate operand yet.
1266   if (Name == "int" && Operands.size() == 2) {
1267     X86Operand *Op1 = static_cast<X86Operand*>(Operands[1]);
1268     if (Op1->isImm() && isa<MCConstantExpr>(Op1->getImm()) &&
1269         cast<MCConstantExpr>(Op1->getImm())->getValue() == 3) {
1270       delete Operands[1];
1271       Operands.erase(Operands.begin() + 1);
1272       static_cast<X86Operand*>(Operands[0])->setTokenValue("int3");
1273     }
1274   }
1275
1276   return false;
1277 }
1278
1279 bool X86AsmParser::
1280 processInstruction(MCInst &Inst,
1281                    const SmallVectorImpl<MCParsedAsmOperand*> &Ops) {
1282   switch (Inst.getOpcode()) {
1283   default: return false;
1284   case X86::AND16i16: {
1285     if (!Inst.getOperand(0).isImm() ||
1286         !isImmSExti16i8Value(Inst.getOperand(0).getImm()))
1287       return false;
1288
1289     MCInst TmpInst;
1290     TmpInst.setOpcode(X86::AND16ri8);
1291     TmpInst.addOperand(MCOperand::CreateReg(X86::AX));
1292     TmpInst.addOperand(MCOperand::CreateReg(X86::AX));
1293     TmpInst.addOperand(Inst.getOperand(0));
1294     Inst = TmpInst;
1295     return true;
1296   }
1297   case X86::AND32i32: {
1298     if (!Inst.getOperand(0).isImm() ||
1299         !isImmSExti32i8Value(Inst.getOperand(0).getImm()))
1300       return false;
1301
1302     MCInst TmpInst;
1303     TmpInst.setOpcode(X86::AND32ri8);
1304     TmpInst.addOperand(MCOperand::CreateReg(X86::EAX));
1305     TmpInst.addOperand(MCOperand::CreateReg(X86::EAX));
1306     TmpInst.addOperand(Inst.getOperand(0));
1307     Inst = TmpInst;
1308     return true;
1309   }
1310   case X86::AND64i32: {
1311     if (!Inst.getOperand(0).isImm() ||
1312         !isImmSExti64i8Value(Inst.getOperand(0).getImm()))
1313       return false;
1314
1315     MCInst TmpInst;
1316     TmpInst.setOpcode(X86::AND64ri8);
1317     TmpInst.addOperand(MCOperand::CreateReg(X86::RAX));
1318     TmpInst.addOperand(MCOperand::CreateReg(X86::RAX));
1319     TmpInst.addOperand(Inst.getOperand(0));
1320     Inst = TmpInst;
1321     return true;
1322   }
1323   case X86::XOR16i16: {
1324     if (!Inst.getOperand(0).isImm() ||
1325         !isImmSExti16i8Value(Inst.getOperand(0).getImm()))
1326       return false;
1327
1328     MCInst TmpInst;
1329     TmpInst.setOpcode(X86::XOR16ri8);
1330     TmpInst.addOperand(MCOperand::CreateReg(X86::AX));
1331     TmpInst.addOperand(MCOperand::CreateReg(X86::AX));
1332     TmpInst.addOperand(Inst.getOperand(0));
1333     Inst = TmpInst;
1334     return true;
1335   }
1336   case X86::XOR32i32: {
1337     if (!Inst.getOperand(0).isImm() ||
1338         !isImmSExti32i8Value(Inst.getOperand(0).getImm()))
1339       return false;
1340
1341     MCInst TmpInst;
1342     TmpInst.setOpcode(X86::XOR32ri8);
1343     TmpInst.addOperand(MCOperand::CreateReg(X86::EAX));
1344     TmpInst.addOperand(MCOperand::CreateReg(X86::EAX));
1345     TmpInst.addOperand(Inst.getOperand(0));
1346     Inst = TmpInst;
1347     return true;
1348   }
1349   case X86::XOR64i32: {
1350     if (!Inst.getOperand(0).isImm() ||
1351         !isImmSExti64i8Value(Inst.getOperand(0).getImm()))
1352       return false;
1353
1354     MCInst TmpInst;
1355     TmpInst.setOpcode(X86::XOR64ri8);
1356     TmpInst.addOperand(MCOperand::CreateReg(X86::RAX));
1357     TmpInst.addOperand(MCOperand::CreateReg(X86::RAX));
1358     TmpInst.addOperand(Inst.getOperand(0));
1359     Inst = TmpInst;
1360     return true;
1361   }
1362   case X86::OR16i16: {
1363     if (!Inst.getOperand(0).isImm() ||
1364         !isImmSExti16i8Value(Inst.getOperand(0).getImm()))
1365       return false;
1366
1367     MCInst TmpInst;
1368     TmpInst.setOpcode(X86::OR16ri8);
1369     TmpInst.addOperand(MCOperand::CreateReg(X86::AX));
1370     TmpInst.addOperand(MCOperand::CreateReg(X86::AX));
1371     TmpInst.addOperand(Inst.getOperand(0));
1372     Inst = TmpInst;
1373     return true;
1374   }
1375   case X86::OR32i32: {
1376     if (!Inst.getOperand(0).isImm() ||
1377         !isImmSExti32i8Value(Inst.getOperand(0).getImm()))
1378       return false;
1379
1380     MCInst TmpInst;
1381     TmpInst.setOpcode(X86::OR32ri8);
1382     TmpInst.addOperand(MCOperand::CreateReg(X86::EAX));
1383     TmpInst.addOperand(MCOperand::CreateReg(X86::EAX));
1384     TmpInst.addOperand(Inst.getOperand(0));
1385     Inst = TmpInst;
1386     return true;
1387   }
1388   case X86::OR64i32: {
1389     if (!Inst.getOperand(0).isImm() ||
1390         !isImmSExti64i8Value(Inst.getOperand(0).getImm()))
1391       return false;
1392
1393     MCInst TmpInst;
1394     TmpInst.setOpcode(X86::OR64ri8);
1395     TmpInst.addOperand(MCOperand::CreateReg(X86::RAX));
1396     TmpInst.addOperand(MCOperand::CreateReg(X86::RAX));
1397     TmpInst.addOperand(Inst.getOperand(0));
1398     Inst = TmpInst;
1399     return true;
1400   }
1401   case X86::CMP16i16: {
1402     if (!Inst.getOperand(0).isImm() ||
1403         !isImmSExti16i8Value(Inst.getOperand(0).getImm()))
1404       return false;
1405
1406     MCInst TmpInst;
1407     TmpInst.setOpcode(X86::CMP16ri8);
1408     TmpInst.addOperand(MCOperand::CreateReg(X86::AX));
1409     TmpInst.addOperand(Inst.getOperand(0));
1410     Inst = TmpInst;
1411     return true;
1412   }
1413   case X86::CMP32i32: {
1414     if (!Inst.getOperand(0).isImm() ||
1415         !isImmSExti32i8Value(Inst.getOperand(0).getImm()))
1416       return false;
1417
1418     MCInst TmpInst;
1419     TmpInst.setOpcode(X86::CMP32ri8);
1420     TmpInst.addOperand(MCOperand::CreateReg(X86::EAX));
1421     TmpInst.addOperand(Inst.getOperand(0));
1422     Inst = TmpInst;
1423     return true;
1424   }
1425   case X86::CMP64i32: {
1426     if (!Inst.getOperand(0).isImm() ||
1427         !isImmSExti64i8Value(Inst.getOperand(0).getImm()))
1428       return false;
1429
1430     MCInst TmpInst;
1431     TmpInst.setOpcode(X86::CMP64ri8);
1432     TmpInst.addOperand(MCOperand::CreateReg(X86::RAX));
1433     TmpInst.addOperand(Inst.getOperand(0));
1434     Inst = TmpInst;
1435     return true;
1436   }
1437   case X86::ADD16i16: {
1438     if (!Inst.getOperand(0).isImm() ||
1439         !isImmSExti16i8Value(Inst.getOperand(0).getImm()))
1440       return false;
1441
1442     MCInst TmpInst;
1443     TmpInst.setOpcode(X86::ADD16ri8);
1444     TmpInst.addOperand(MCOperand::CreateReg(X86::AX));
1445     TmpInst.addOperand(MCOperand::CreateReg(X86::AX));
1446     TmpInst.addOperand(Inst.getOperand(0));
1447     Inst = TmpInst;
1448     return true;
1449   }
1450   case X86::ADD32i32: {
1451     if (!Inst.getOperand(0).isImm() ||
1452         !isImmSExti32i8Value(Inst.getOperand(0).getImm()))
1453       return false;
1454
1455     MCInst TmpInst;
1456     TmpInst.setOpcode(X86::ADD32ri8);
1457     TmpInst.addOperand(MCOperand::CreateReg(X86::EAX));
1458     TmpInst.addOperand(MCOperand::CreateReg(X86::EAX));
1459     TmpInst.addOperand(Inst.getOperand(0));
1460     Inst = TmpInst;
1461     return true;
1462   }
1463   case X86::ADD64i32: {
1464     if (!Inst.getOperand(0).isImm() ||
1465         !isImmSExti64i8Value(Inst.getOperand(0).getImm()))
1466       return false;
1467
1468     MCInst TmpInst;
1469     TmpInst.setOpcode(X86::ADD64ri8);
1470     TmpInst.addOperand(MCOperand::CreateReg(X86::RAX));
1471     TmpInst.addOperand(MCOperand::CreateReg(X86::RAX));
1472     TmpInst.addOperand(Inst.getOperand(0));
1473     Inst = TmpInst;
1474     return true;
1475   }
1476   case X86::SUB16i16: {
1477     if (!Inst.getOperand(0).isImm() ||
1478         !isImmSExti16i8Value(Inst.getOperand(0).getImm()))
1479       return false;
1480
1481     MCInst TmpInst;
1482     TmpInst.setOpcode(X86::SUB16ri8);
1483     TmpInst.addOperand(MCOperand::CreateReg(X86::AX));
1484     TmpInst.addOperand(MCOperand::CreateReg(X86::AX));
1485     TmpInst.addOperand(Inst.getOperand(0));
1486     Inst = TmpInst;
1487     return true;
1488   }
1489   case X86::SUB32i32: {
1490     if (!Inst.getOperand(0).isImm() ||
1491         !isImmSExti32i8Value(Inst.getOperand(0).getImm()))
1492       return false;
1493
1494     MCInst TmpInst;
1495     TmpInst.setOpcode(X86::SUB32ri8);
1496     TmpInst.addOperand(MCOperand::CreateReg(X86::EAX));
1497     TmpInst.addOperand(MCOperand::CreateReg(X86::EAX));
1498     TmpInst.addOperand(Inst.getOperand(0));
1499     Inst = TmpInst;
1500     return true;
1501   }
1502   case X86::SUB64i32: {
1503     if (!Inst.getOperand(0).isImm() ||
1504         !isImmSExti64i8Value(Inst.getOperand(0).getImm()))
1505       return false;
1506
1507     MCInst TmpInst;
1508     TmpInst.setOpcode(X86::SUB64ri8);
1509     TmpInst.addOperand(MCOperand::CreateReg(X86::RAX));
1510     TmpInst.addOperand(MCOperand::CreateReg(X86::RAX));
1511     TmpInst.addOperand(Inst.getOperand(0));
1512     Inst = TmpInst;
1513     return true;
1514   }
1515   }
1516 }
1517
1518 bool X86AsmParser::
1519 MatchAndEmitInstruction(SMLoc IDLoc, unsigned &Opcode,
1520                         SmallVectorImpl<MCParsedAsmOperand*> &Operands,
1521                         MCStreamer &Out, unsigned &ErrorInfo,
1522                         bool MatchingInlineAsm) {
1523   assert(!Operands.empty() && "Unexpect empty operand list!");
1524   X86Operand *Op = static_cast<X86Operand*>(Operands[0]);
1525   assert(Op->isToken() && "Leading operand should always be a mnemonic!");
1526   ArrayRef<SMRange> EmptyRanges = ArrayRef<SMRange>();
1527
1528   // First, handle aliases that expand to multiple instructions.
1529   // FIXME: This should be replaced with a real .td file alias mechanism.
1530   // Also, MatchInstructionImpl should actually *do* the EmitInstruction
1531   // call.
1532   if (Op->getToken() == "fstsw" || Op->getToken() == "fstcw" ||
1533       Op->getToken() == "fstsww" || Op->getToken() == "fstcww" ||
1534       Op->getToken() == "finit" || Op->getToken() == "fsave" ||
1535       Op->getToken() == "fstenv" || Op->getToken() == "fclex") {
1536     MCInst Inst;
1537     Inst.setOpcode(X86::WAIT);
1538     Inst.setLoc(IDLoc);
1539     if (!MatchingInlineAsm)
1540       Out.EmitInstruction(Inst);
1541
1542     const char *Repl =
1543       StringSwitch<const char*>(Op->getToken())
1544         .Case("finit",  "fninit")
1545         .Case("fsave",  "fnsave")
1546         .Case("fstcw",  "fnstcw")
1547         .Case("fstcww",  "fnstcw")
1548         .Case("fstenv", "fnstenv")
1549         .Case("fstsw",  "fnstsw")
1550         .Case("fstsww", "fnstsw")
1551         .Case("fclex",  "fnclex")
1552         .Default(0);
1553     assert(Repl && "Unknown wait-prefixed instruction");
1554     delete Operands[0];
1555     Operands[0] = X86Operand::CreateToken(Repl, IDLoc);
1556   }
1557
1558   bool WasOriginallyInvalidOperand = false;
1559   MCInst Inst;
1560
1561   // First, try a direct match.
1562   switch (MatchInstructionImpl(Operands, Inst,
1563                                ErrorInfo, MatchingInlineAsm,
1564                                isParsingIntelSyntax())) {
1565   default: break;
1566   case Match_Success:
1567     // Some instructions need post-processing to, for example, tweak which
1568     // encoding is selected. Loop on it while changes happen so the
1569     // individual transformations can chain off each other.
1570     if (!MatchingInlineAsm)
1571       while (processInstruction(Inst, Operands))
1572         ;
1573
1574     Inst.setLoc(IDLoc);
1575     if (!MatchingInlineAsm)
1576       Out.EmitInstruction(Inst);
1577     Opcode = Inst.getOpcode();
1578     return false;
1579   case Match_MissingFeature:
1580     Error(IDLoc, "instruction requires a CPU feature not currently enabled",
1581           EmptyRanges, MatchingInlineAsm);
1582     return true;
1583   case Match_InvalidOperand:
1584     WasOriginallyInvalidOperand = true;
1585     break;
1586   case Match_MnemonicFail:
1587     break;
1588   }
1589
1590   // FIXME: Ideally, we would only attempt suffix matches for things which are
1591   // valid prefixes, and we could just infer the right unambiguous
1592   // type. However, that requires substantially more matcher support than the
1593   // following hack.
1594
1595   // Change the operand to point to a temporary token.
1596   StringRef Base = Op->getToken();
1597   SmallString<16> Tmp;
1598   Tmp += Base;
1599   Tmp += ' ';
1600   Op->setTokenValue(Tmp.str());
1601
1602   // If this instruction starts with an 'f', then it is a floating point stack
1603   // instruction.  These come in up to three forms for 32-bit, 64-bit, and
1604   // 80-bit floating point, which use the suffixes s,l,t respectively.
1605   //
1606   // Otherwise, we assume that this may be an integer instruction, which comes
1607   // in 8/16/32/64-bit forms using the b,w,l,q suffixes respectively.
1608   const char *Suffixes = Base[0] != 'f' ? "bwlq" : "slt\0";
1609
1610   // Check for the various suffix matches.
1611   Tmp[Base.size()] = Suffixes[0];
1612   unsigned ErrorInfoIgnore;
1613   unsigned Match1, Match2, Match3, Match4;
1614
1615   Match1 = MatchInstructionImpl(Operands, Inst, ErrorInfoIgnore,
1616                                 isParsingIntelSyntax());
1617   Tmp[Base.size()] = Suffixes[1];
1618   Match2 = MatchInstructionImpl(Operands, Inst, ErrorInfoIgnore,
1619                                 isParsingIntelSyntax());
1620   Tmp[Base.size()] = Suffixes[2];
1621   Match3 = MatchInstructionImpl(Operands, Inst, ErrorInfoIgnore,
1622                                 isParsingIntelSyntax());
1623   Tmp[Base.size()] = Suffixes[3];
1624   Match4 = MatchInstructionImpl(Operands, Inst, ErrorInfoIgnore,
1625                                 isParsingIntelSyntax());
1626
1627   // Restore the old token.
1628   Op->setTokenValue(Base);
1629
1630   // If exactly one matched, then we treat that as a successful match (and the
1631   // instruction will already have been filled in correctly, since the failing
1632   // matches won't have modified it).
1633   unsigned NumSuccessfulMatches =
1634     (Match1 == Match_Success) + (Match2 == Match_Success) +
1635     (Match3 == Match_Success) + (Match4 == Match_Success);
1636   if (NumSuccessfulMatches == 1) {
1637     Inst.setLoc(IDLoc);
1638     if (!MatchingInlineAsm)
1639       Out.EmitInstruction(Inst);
1640     Opcode = Inst.getOpcode();
1641     return false;
1642   }
1643
1644   // Otherwise, the match failed, try to produce a decent error message.
1645
1646   // If we had multiple suffix matches, then identify this as an ambiguous
1647   // match.
1648   if (NumSuccessfulMatches > 1) {
1649     char MatchChars[4];
1650     unsigned NumMatches = 0;
1651     if (Match1 == Match_Success) MatchChars[NumMatches++] = Suffixes[0];
1652     if (Match2 == Match_Success) MatchChars[NumMatches++] = Suffixes[1];
1653     if (Match3 == Match_Success) MatchChars[NumMatches++] = Suffixes[2];
1654     if (Match4 == Match_Success) MatchChars[NumMatches++] = Suffixes[3];
1655
1656     SmallString<126> Msg;
1657     raw_svector_ostream OS(Msg);
1658     OS << "ambiguous instructions require an explicit suffix (could be ";
1659     for (unsigned i = 0; i != NumMatches; ++i) {
1660       if (i != 0)
1661         OS << ", ";
1662       if (i + 1 == NumMatches)
1663         OS << "or ";
1664       OS << "'" << Base << MatchChars[i] << "'";
1665     }
1666     OS << ")";
1667     Error(IDLoc, OS.str(), EmptyRanges, MatchingInlineAsm);
1668     return true;
1669   }
1670
1671   // Okay, we know that none of the variants matched successfully.
1672
1673   // If all of the instructions reported an invalid mnemonic, then the original
1674   // mnemonic was invalid.
1675   if ((Match1 == Match_MnemonicFail) && (Match2 == Match_MnemonicFail) &&
1676       (Match3 == Match_MnemonicFail) && (Match4 == Match_MnemonicFail)) {
1677     if (!WasOriginallyInvalidOperand) {
1678       ArrayRef<SMRange> Ranges = MatchingInlineAsm ? EmptyRanges :
1679         Op->getLocRange();
1680       return Error(IDLoc, "invalid instruction mnemonic '" + Base + "'",
1681                    Ranges, MatchingInlineAsm);
1682     }
1683
1684     // Recover location info for the operand if we know which was the problem.
1685     if (ErrorInfo != ~0U) {
1686       if (ErrorInfo >= Operands.size())
1687         return Error(IDLoc, "too few operands for instruction",
1688                      EmptyRanges, MatchingInlineAsm);
1689
1690       X86Operand *Operand = (X86Operand*)Operands[ErrorInfo];
1691       if (Operand->getStartLoc().isValid()) {
1692         SMRange OperandRange = Operand->getLocRange();
1693         return Error(Operand->getStartLoc(), "invalid operand for instruction",
1694                      OperandRange, MatchingInlineAsm);
1695       }
1696     }
1697
1698     return Error(IDLoc, "invalid operand for instruction", EmptyRanges,
1699                  MatchingInlineAsm);
1700   }
1701
1702   // If one instruction matched with a missing feature, report this as a
1703   // missing feature.
1704   if ((Match1 == Match_MissingFeature) + (Match2 == Match_MissingFeature) +
1705       (Match3 == Match_MissingFeature) + (Match4 == Match_MissingFeature) == 1){
1706     Error(IDLoc, "instruction requires a CPU feature not currently enabled",
1707           EmptyRanges, MatchingInlineAsm);
1708     return true;
1709   }
1710
1711   // If one instruction matched with an invalid operand, report this as an
1712   // operand failure.
1713   if ((Match1 == Match_InvalidOperand) + (Match2 == Match_InvalidOperand) +
1714       (Match3 == Match_InvalidOperand) + (Match4 == Match_InvalidOperand) == 1){
1715     Error(IDLoc, "invalid operand for instruction", EmptyRanges,
1716           MatchingInlineAsm);
1717     return true;
1718   }
1719
1720   // If all of these were an outright failure, report it in a useless way.
1721   Error(IDLoc, "unknown use of instruction mnemonic without a size suffix",
1722         EmptyRanges, MatchingInlineAsm);
1723   return true;
1724 }
1725
1726
1727 bool X86AsmParser::ParseDirective(AsmToken DirectiveID) {
1728   StringRef IDVal = DirectiveID.getIdentifier();
1729   if (IDVal == ".word")
1730     return ParseDirectiveWord(2, DirectiveID.getLoc());
1731   else if (IDVal.startswith(".code"))
1732     return ParseDirectiveCode(IDVal, DirectiveID.getLoc());
1733   else if (IDVal.startswith(".att_syntax")) {
1734     getParser().setAssemblerDialect(0);
1735     return false;
1736   } else if (IDVal.startswith(".intel_syntax")) {
1737     getParser().setAssemblerDialect(1);
1738     if (getLexer().isNot(AsmToken::EndOfStatement)) {
1739       if(Parser.getTok().getString() == "noprefix") {
1740         // FIXME : Handle noprefix
1741         Parser.Lex();
1742       } else
1743         return true;
1744     }
1745     return false;
1746   }
1747   return true;
1748 }
1749
1750 /// ParseDirectiveWord
1751 ///  ::= .word [ expression (, expression)* ]
1752 bool X86AsmParser::ParseDirectiveWord(unsigned Size, SMLoc L) {
1753   if (getLexer().isNot(AsmToken::EndOfStatement)) {
1754     for (;;) {
1755       const MCExpr *Value;
1756       if (getParser().ParseExpression(Value))
1757         return true;
1758
1759       getParser().getStreamer().EmitValue(Value, Size, 0 /*addrspace*/);
1760
1761       if (getLexer().is(AsmToken::EndOfStatement))
1762         break;
1763
1764       // FIXME: Improve diagnostic.
1765       if (getLexer().isNot(AsmToken::Comma))
1766         return Error(L, "unexpected token in directive");
1767       Parser.Lex();
1768     }
1769   }
1770
1771   Parser.Lex();
1772   return false;
1773 }
1774
1775 /// ParseDirectiveCode
1776 ///  ::= .code32 | .code64
1777 bool X86AsmParser::ParseDirectiveCode(StringRef IDVal, SMLoc L) {
1778   if (IDVal == ".code32") {
1779     Parser.Lex();
1780     if (is64BitMode()) {
1781       SwitchMode();
1782       getParser().getStreamer().EmitAssemblerFlag(MCAF_Code32);
1783     }
1784   } else if (IDVal == ".code64") {
1785     Parser.Lex();
1786     if (!is64BitMode()) {
1787       SwitchMode();
1788       getParser().getStreamer().EmitAssemblerFlag(MCAF_Code64);
1789     }
1790   } else {
1791     return Error(L, "unexpected directive " + IDVal);
1792   }
1793
1794   return false;
1795 }
1796
1797
1798 extern "C" void LLVMInitializeX86AsmLexer();
1799
1800 // Force static initialization.
1801 extern "C" void LLVMInitializeX86AsmParser() {
1802   RegisterMCAsmParser<X86AsmParser> X(TheX86_32Target);
1803   RegisterMCAsmParser<X86AsmParser> Y(TheX86_64Target);
1804   LLVMInitializeX86AsmLexer();
1805 }
1806
1807 #define GET_REGISTER_MATCHER
1808 #define GET_MATCHER_IMPLEMENTATION
1809 #include "X86GenAsmMatcher.inc"