lib/Target/SystemZ/SystemZInstrInfo.td

   1 //===-- SystemZInstrInfo.td - General SystemZ instructions ----*- tblgen-*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9
  10 //===----------------------------------------------------------------------===//
  11 // Stack allocation
  12 //===----------------------------------------------------------------------===//
  13
  14 def ADJCALLSTACKDOWN : Pseudo<(outs), (ins i64imm:$amt),
  15                               [(callseq_start timm:$amt)]>;
  16 def ADJCALLSTACKUP   : Pseudo<(outs), (ins i64imm:$amt1, i64imm:$amt2),
  17                               [(callseq_end timm:$amt1, timm:$amt2)]>;
  18
  19 let neverHasSideEffects = 1 in {
  20   // Takes as input the value of the stack pointer after a dynamic allocation
  21   // has been made.  Sets the output to the address of the dynamically-
  22   // allocated area itself, skipping the outgoing arguments.
  23   //
  24   // This expands to an LA or LAY instruction.  We restrict the offset
  25   // to the range of LA and keep the LAY range in reserve for when
  26   // the size of the outgoing arguments is added.
  27   def ADJDYNALLOC : Pseudo<(outs GR64:$dst), (ins dynalloc12only:$src),
  28                            [(set GR64:$dst, dynalloc12only:$src)]>;
  29 }
  30
  31 //===----------------------------------------------------------------------===//
  32 // Control flow instructions
  33 //===----------------------------------------------------------------------===//
  34
  35 // A return instruction.  R1 is the condition-code mask (all 1s)
  36 // and R2 is the target address, which is always stored in %r14.
  37 let isReturn = 1, isTerminator = 1, isBarrier = 1, hasCtrlDep = 1,
  38     R1 = 15, R2 = 14, isCodeGenOnly = 1 in {
  39   def RET : InstRR<0x07, (outs), (ins), "br\t%r14", [(z_retflag)]>;
  40 }
  41
  42 // Unconditional branches.  R1 is the condition-code mask (all 1s).
  43 let isBranch = 1, isTerminator = 1, isBarrier = 1, R1 = 15 in {
  44   let isIndirectBranch = 1 in
  45     def BR : InstRR<0x07, (outs), (ins ADDR64:$R2),
  46                     "br\t$R2", [(brind ADDR64:$R2)]>;
  47
  48   // An assembler extended mnemonic for BRC.
  49   def J : InstRI<0xA74, (outs), (ins brtarget16:$I2), "j\t$I2",
  50                  [(br bb:$I2)]>;
  51
  52   // An assembler extended mnemonic for BRCL.  (The extension is "G"
  53   // rather than "L" because "JL" is "Jump if Less".)
  54   def JG : InstRIL<0xC04, (outs), (ins brtarget32:$I2), "jg\t$I2", []>;
  55 }
  56
  57 // Conditional branches.  It's easier for LLVM to handle these branches
  58 // in their raw BRC/BRCL form, with the 4-bit condition-code mask being
  59 // the first operand.  It seems friendlier to use mnemonic forms like
  60 // JE and JLH when writing out the assembly though.
  61 //
  62 // Using a custom inserter for BRC gives us a chance to convert the BRC
  63 // and a preceding compare into a single compare-and-branch instruction.
  64 // The inserter makes no change in cases where a separate branch really
  65 // is needed.
  66 multiclass CondBranches<Operand ccmask, string short, string long> {
  67   let isBranch = 1, isTerminator = 1, Uses = [CC] in {
  68     def "" : InstRI<0xA74, (outs), (ins ccmask:$R1, brtarget16:$I2), short, []>;
  69     def L  : InstRIL<0xC04, (outs), (ins ccmask:$R1, brtarget32:$I2), long, []>;
  70   }
  71 }
  72 let isCodeGenOnly = 1, usesCustomInserter = 1 in
  73   defm BRC : CondBranches<cond4, "j$R1\t$I2", "jg$R1\t$I2">;
  74 defm AsmBRC : CondBranches<uimm8zx4, "brc\t$R1, $I2", "brcl\t$R1, $I2">;
  75
  76 def : Pat<(z_br_ccmask cond4:$cond, bb:$dst), (BRC cond4:$cond, bb:$dst)>;
  77
  78 // Fused compare-and-branch instructions.  As for normal branches,
  79 // we handle these instructions internally in their raw CRJ-like form,
  80 // but use assembly macros like CRJE when writing them out.
  81 //
  82 // These instructions do not use or clobber the condition codes.
  83 // We nevertheless pretend that they clobber CC, so that we can lower
  84 // them to separate comparisons and BRCLs if the branch ends up being
  85 // out of range.
  86 multiclass CompareBranches<Operand ccmask, string pos1, string pos2> {
  87   let isBranch = 1, isTerminator = 1, Defs = [CC] in {
  88     def RJ  : InstRIEb<0xEC76, (outs), (ins GR32:$R1, GR32:$R2, ccmask:$M3,
  89                                             brtarget16:$RI4),
  90                        "crj"##pos1##"\t$R1, $R2, "##pos2##"$RI4", []>;
  91     def GRJ : InstRIEb<0xEC64, (outs), (ins GR64:$R1, GR64:$R2, ccmask:$M3,
  92                                             brtarget16:$RI4),
  93                        "cgrj"##pos1##"\t$R1, $R2, "##pos2##"$RI4", []>;
  94     def IJ  : InstRIEc<0xEC7E, (outs), (ins GR32:$R1, imm32sx8:$I2, ccmask:$M3,
  95                                             brtarget16:$RI4),
  96                        "cij"##pos1##"\t$R1, $I2, "##pos2##"$RI4", []>;
  97     def GIJ : InstRIEc<0xEC7C, (outs), (ins GR64:$R1, imm64sx8:$I2, ccmask:$M3,
  98                                             brtarget16:$RI4),
  99                        "cgij"##pos1##"\t$R1, $I2, "##pos2##"$RI4", []>;
 100   }
 101 }
 102 let isCodeGenOnly = 1 in
 103   defm C : CompareBranches<cond4, "$M3", "">;
 104 defm AsmC : CompareBranches<uimm8zx4, "", "$M3, ">;
 105
 106 // Define AsmParser mnemonics for each general condition-code mask
 107 // (integer or floating-point)
 108 multiclass CondExtendedMnemonic<bits<4> ccmask, string name> {
 109   let R1 = ccmask in {
 110     def "" : InstRI<0xA74, (outs), (ins brtarget16:$I2),
 111                     "j"##name##"\t$I2", []>;
 112     def L  : InstRIL<0xC04, (outs), (ins brtarget32:$I2),
 113                      "jg"##name##"\t$I2", []>;
 114   }
 115 }
 116 defm AsmJO   : CondExtendedMnemonic<1,  "o">;
 117 defm AsmJH   : CondExtendedMnemonic<2,  "h">;
 118 defm AsmJNLE : CondExtendedMnemonic<3,  "nle">;
 119 defm AsmJL   : CondExtendedMnemonic<4,  "l">;
 120 defm AsmJNHE : CondExtendedMnemonic<5,  "nhe">;
 121 defm AsmJLH  : CondExtendedMnemonic<6,  "lh">;
 122 defm AsmJNE  : CondExtendedMnemonic<7,  "ne">;
 123 defm AsmJE   : CondExtendedMnemonic<8,  "e">;
 124 defm AsmJNLH : CondExtendedMnemonic<9,  "nlh">;
 125 defm AsmJHE  : CondExtendedMnemonic<10, "he">;
 126 defm AsmJNL  : CondExtendedMnemonic<11, "nl">;
 127 defm AsmJLE  : CondExtendedMnemonic<12, "le">;
 128 defm AsmJNH  : CondExtendedMnemonic<13, "nh">;
 129 defm AsmJNO  : CondExtendedMnemonic<14, "no">;
 130
 131 // Define AsmParser mnemonics for each integer condition-code mask.
 132 // This is like the list above, except that condition 3 is not possible
 133 // and that the low bit of the mask is therefore always 0.  This means
 134 // that each condition has two names.  Conditions "o" and "no" are not used.
 135 //
 136 // We don't make one of the two names an alias of the other because
 137 // we need the custom parsing routines to select the correct register class.
 138 multiclass IntCondExtendedMnemonicA<bits<4> ccmask, string name> {
 139   let M3 = ccmask in {
 140     def CR  : InstRIEb<0xEC76, (outs), (ins GR32:$R1, GR32:$R2,
 141                                             brtarget16:$RI4),
 142                        "crj"##name##"\t$R1, $R2, $RI4", []>;
 143     def CGR : InstRIEb<0xEC64, (outs), (ins GR64:$R1, GR64:$R2,
 144                                             brtarget16:$RI4),
 145                        "cgrj"##name##"\t$R1, $R2, $RI4", []>;
 146     def CI  : InstRIEc<0xEC7E, (outs), (ins GR32:$R1, imm32sx8:$I2,
 147                                             brtarget16:$RI4),
 148                        "cij"##name##"\t$R1, $I2, $RI4", []>;
 149     def CGI : InstRIEc<0xEC7C, (outs), (ins GR64:$R1, imm64sx8:$I2,
 150                                             brtarget16:$RI4),
 151                        "cgij"##name##"\t$R1, $I2, $RI4", []>;
 152   }
 153 }
 154 multiclass IntCondExtendedMnemonic<bits<4> ccmask, string name1, string name2>
 155   : IntCondExtendedMnemonicA<ccmask, name1> {
 156   let isAsmParserOnly = 1 in
 157     defm Alt : IntCondExtendedMnemonicA<ccmask, name2>;
 158 }
 159 defm AsmJH   : IntCondExtendedMnemonic<2,  "h",  "nle">;
 160 defm AsmJL   : IntCondExtendedMnemonic<4,  "l",  "nhe">;
 161 defm AsmJLH  : IntCondExtendedMnemonic<6,  "lh", "ne">;
 162 defm AsmJE   : IntCondExtendedMnemonic<8,  "e",  "nlh">;
 163 defm AsmJHE  : IntCondExtendedMnemonic<10, "he", "nl">;
 164 defm AsmJLE  : IntCondExtendedMnemonic<12, "le", "nh">;
 165
 166 //===----------------------------------------------------------------------===//
 167 // Select instructions
 168 //===----------------------------------------------------------------------===//
 169
 170 def Select32 : SelectWrapper<GR32>;
 171 def Select64 : SelectWrapper<GR64>;
 172
 173 defm CondStore8_32  : CondStores<GR32, nonvolatile_truncstorei8,
 174                                  nonvolatile_anyextloadi8, bdxaddr20only>;
 175 defm CondStore16_32 : CondStores<GR32, nonvolatile_truncstorei16,
 176                                  nonvolatile_anyextloadi16, bdxaddr20only>;
 177 defm CondStore32_32 : CondStores<GR32, nonvolatile_store,
 178                                  nonvolatile_load, bdxaddr20only>;
 179
 180 defm CondStore8  : CondStores<GR64, nonvolatile_truncstorei8,
 181                               nonvolatile_anyextloadi8, bdxaddr20only>;
 182 defm CondStore16 : CondStores<GR64, nonvolatile_truncstorei16,
 183                               nonvolatile_anyextloadi16, bdxaddr20only>;
 184 defm CondStore32 : CondStores<GR64, nonvolatile_truncstorei32,
 185                               nonvolatile_anyextloadi32, bdxaddr20only>;
 186 defm CondStore64 : CondStores<GR64, nonvolatile_store,
 187                               nonvolatile_load, bdxaddr20only>;
 188
 189 //===----------------------------------------------------------------------===//
 190 // Call instructions
 191 //===----------------------------------------------------------------------===//
 192
 193 // The definitions here are for the call-clobbered registers.
 194 let isCall = 1, Defs = [R0D, R1D, R2D, R3D, R4D, R5D, R14D,
 195                         F0D, F1D, F2D, F3D, F4D, F5D, F6D, F7D],
 196     R1 = 14, isCodeGenOnly = 1 in {
 197   def BRAS  : InstRI<0xA75, (outs), (ins pcrel16call:$I2, variable_ops),
 198                      "bras\t%r14, $I2", []>;
 199   def BRASL : InstRIL<0xC05, (outs), (ins pcrel32call:$I2, variable_ops),
 200                       "brasl\t%r14, $I2", [(z_call pcrel32call:$I2)]>;
 201   def BASR  : InstRR<0x0D, (outs), (ins ADDR64:$R2, variable_ops),
 202                      "basr\t%r14, $R2", [(z_call ADDR64:$R2)]>;
 203 }
 204
 205 // Define the general form of the call instructions for the asm parser.
 206 // These instructions don't hard-code %r14 as the return address register.
 207 def AsmBRAS  : InstRI<0xA75, (outs), (ins GR64:$R1, brtarget16:$I2),
 208                       "bras\t$R1, $I2", []>;
 209 def AsmBRASL : InstRIL<0xC05, (outs), (ins GR64:$R1, brtarget32:$I2),
 210                        "brasl\t$R1, $I2", []>;
 211 def AsmBASR  : InstRR<0x0D, (outs), (ins GR64:$R1, ADDR64:$R2),
 212                       "basr\t$R1, $R2", []>;
 213
 214 //===----------------------------------------------------------------------===//
 215 // Move instructions
 216 //===----------------------------------------------------------------------===//
 217
 218 // Register moves.
 219 let neverHasSideEffects = 1 in {
 220   def LR  : UnaryRR <"lr",  0x18,   null_frag, GR32, GR32>;
 221   def LGR : UnaryRRE<"lgr", 0xB904, null_frag, GR64, GR64>;
 222 }
 223
 224 // Immediate moves.
 225 let neverHasSideEffects = 1, isAsCheapAsAMove = 1, isMoveImm = 1,
 226     isReMaterializable = 1 in {
 227   // 16-bit sign-extended immediates.
 228   def LHI  : UnaryRI<"lhi",  0xA78, bitconvert, GR32, imm32sx16>;
 229   def LGHI : UnaryRI<"lghi", 0xA79, bitconvert, GR64, imm64sx16>;
 230
 231   // Other 16-bit immediates.
 232   def LLILL : UnaryRI<"llill", 0xA5F, bitconvert, GR64, imm64ll16>;
 233   def LLILH : UnaryRI<"llilh", 0xA5E, bitconvert, GR64, imm64lh16>;
 234   def LLIHL : UnaryRI<"llihl", 0xA5D, bitconvert, GR64, imm64hl16>;
 235   def LLIHH : UnaryRI<"llihh", 0xA5C, bitconvert, GR64, imm64hh16>;
 236
 237   // 32-bit immediates.
 238   def LGFI  : UnaryRIL<"lgfi",  0xC01, bitconvert, GR64, imm64sx32>;
 239   def LLILF : UnaryRIL<"llilf", 0xC0F, bitconvert, GR64, imm64lf32>;
 240   def LLIHF : UnaryRIL<"llihf", 0xC0E, bitconvert, GR64, imm64hf32>;
 241 }
 242
 243 // Register loads.
 244 let canFoldAsLoad = 1, SimpleBDXLoad = 1 in {
 245   defm L   : UnaryRXPair<"l", 0x58, 0xE358, load, GR32>;
 246   def  LRL : UnaryRILPC<"lrl", 0xC4D, aligned_load, GR32>;
 247
 248   def LG   : UnaryRXY<"lg", 0xE304, load, GR64>;
 249   def LGRL : UnaryRILPC<"lgrl", 0xC48, aligned_load, GR64>;
 250
 251   // These instructions are split after register allocation, so we don't
 252   // want a custom inserter.
 253   let Has20BitOffset = 1, HasIndex = 1, Is128Bit = 1 in {
 254     def L128 : Pseudo<(outs GR128:$dst), (ins bdxaddr20only128:$src),
 255                       [(set GR128:$dst, (load bdxaddr20only128:$src))]>;
 256   }
 257 }
 258
 259 // Register stores.
 260 let SimpleBDXStore = 1 in {
 261   let isCodeGenOnly = 1 in {
 262     defm ST32   : StoreRXPair<"st", 0x50, 0xE350, store, GR32>;
 263     def  STRL32 : StoreRILPC<"strl", 0xC4F, aligned_store, GR32>;
 264   }
 265
 266   def STG   : StoreRXY<"stg", 0xE324, store, GR64>;
 267   def STGRL : StoreRILPC<"stgrl", 0xC4B, aligned_store, GR64>;
 268
 269   // These instructions are split after register allocation, so we don't
 270   // want a custom inserter.
 271   let Has20BitOffset = 1, HasIndex = 1, Is128Bit = 1 in {
 272     def ST128 : Pseudo<(outs), (ins GR128:$src, bdxaddr20only128:$dst),
 273                        [(store GR128:$src, bdxaddr20only128:$dst)]>;
 274   }
 275 }
 276
 277 // 8-bit immediate stores to 8-bit fields.
 278 defm MVI : StoreSIPair<"mvi", 0x92, 0xEB52, truncstorei8, imm32zx8trunc>;
 279
 280 // 16-bit immediate stores to 16-, 32- or 64-bit fields.
 281 def MVHHI : StoreSIL<"mvhhi", 0xE544, truncstorei16, imm32sx16trunc>;
 282 def MVHI  : StoreSIL<"mvhi",  0xE54C, store,         imm32sx16>;
 283 def MVGHI : StoreSIL<"mvghi", 0xE548, store,         imm64sx16>;
 284
 285 //===----------------------------------------------------------------------===//
 286 // Sign extensions
 287 //===----------------------------------------------------------------------===//
 288
 289 // 32-bit extensions from registers.
 290 let neverHasSideEffects = 1 in {
 291   def LBR : UnaryRRE<"lbr", 0xB926, sext8,  GR32, GR32>;
 292   def LHR : UnaryRRE<"lhr", 0xB927, sext16, GR32, GR32>;
 293 }
 294
 295 // 64-bit extensions from registers.
 296 let neverHasSideEffects = 1 in {
 297   def LGBR : UnaryRRE<"lgbr", 0xB906, sext8,  GR64, GR64>;
 298   def LGHR : UnaryRRE<"lghr", 0xB907, sext16, GR64, GR64>;
 299   def LGFR : UnaryRRE<"lgfr", 0xB914, sext32, GR64, GR32>;
 300 }
 301
 302 // Match 32-to-64-bit sign extensions in which the source is already
 303 // in a 64-bit register.
 304 def : Pat<(sext_inreg GR64:$src, i32),
 305           (LGFR (EXTRACT_SUBREG GR64:$src, subreg_32bit))>;
 306
 307 // 32-bit extensions from memory.
 308 def  LB   : UnaryRXY<"lb", 0xE376, sextloadi8, GR32>;
 309 defm LH   : UnaryRXPair<"lh", 0x48, 0xE378, sextloadi16, GR32>;
 310 def  LHRL : UnaryRILPC<"lhrl", 0xC45, aligned_sextloadi16, GR32>;
 311
 312 // 64-bit extensions from memory.
 313 def LGB   : UnaryRXY<"lgb", 0xE377, sextloadi8,  GR64>;
 314 def LGH   : UnaryRXY<"lgh", 0xE315, sextloadi16, GR64>;
 315 def LGF   : UnaryRXY<"lgf", 0xE314, sextloadi32, GR64>;
 316 def LGHRL : UnaryRILPC<"lghrl", 0xC44, aligned_sextloadi16, GR64>;
 317 def LGFRL : UnaryRILPC<"lgfrl", 0xC4C, aligned_sextloadi32, GR64>;
 318
 319 // If the sign of a load-extend operation doesn't matter, use the signed ones.
 320 // There's not really much to choose between the sign and zero extensions,
 321 // but LH is more compact than LLH for small offsets.
 322 def : Pat<(i32 (extloadi8  bdxaddr20only:$src)), (LB  bdxaddr20only:$src)>;
 323 def : Pat<(i32 (extloadi16 bdxaddr12pair:$src)), (LH  bdxaddr12pair:$src)>;
 324 def : Pat<(i32 (extloadi16 bdxaddr20pair:$src)), (LHY bdxaddr20pair:$src)>;
 325
 326 def : Pat<(i64 (extloadi8  bdxaddr20only:$src)), (LGB bdxaddr20only:$src)>;
 327 def : Pat<(i64 (extloadi16 bdxaddr20only:$src)), (LGH bdxaddr20only:$src)>;
 328 def : Pat<(i64 (extloadi32 bdxaddr20only:$src)), (LGF bdxaddr20only:$src)>;
 329
 330 //===----------------------------------------------------------------------===//
 331 // Zero extensions
 332 //===----------------------------------------------------------------------===//
 333
 334 // 32-bit extensions from registers.
 335 let neverHasSideEffects = 1 in {
 336   def LLCR : UnaryRRE<"llcr", 0xB994, zext8,  GR32, GR32>;
 337   def LLHR : UnaryRRE<"llhr", 0xB995, zext16, GR32, GR32>;
 338 }
 339
 340 // 64-bit extensions from registers.
 341 let neverHasSideEffects = 1 in {
 342   def LLGCR : UnaryRRE<"llgcr", 0xB984, zext8,  GR64, GR64>;
 343   def LLGHR : UnaryRRE<"llghr", 0xB985, zext16, GR64, GR64>;
 344   def LLGFR : UnaryRRE<"llgfr", 0xB916, zext32, GR64, GR32>;
 345 }
 346
 347 // Match 32-to-64-bit zero extensions in which the source is already
 348 // in a 64-bit register.
 349 def : Pat<(and GR64:$src, 0xffffffff),
 350           (LLGFR (EXTRACT_SUBREG GR64:$src, subreg_32bit))>;
 351
 352 // 32-bit extensions from memory.
 353 def LLC   : UnaryRXY<"llc", 0xE394, zextloadi8,  GR32>;
 354 def LLH   : UnaryRXY<"llh", 0xE395, zextloadi16, GR32>;
 355 def LLHRL : UnaryRILPC<"llhrl", 0xC42, aligned_zextloadi16, GR32>;
 356
 357 // 64-bit extensions from memory.
 358 def LLGC   : UnaryRXY<"llgc", 0xE390, zextloadi8,  GR64>;
 359 def LLGH   : UnaryRXY<"llgh", 0xE391, zextloadi16, GR64>;
 360 def LLGF   : UnaryRXY<"llgf", 0xE316, zextloadi32, GR64>;
 361 def LLGHRL : UnaryRILPC<"llghrl", 0xC46, aligned_zextloadi16, GR64>;
 362 def LLGFRL : UnaryRILPC<"llgfrl", 0xC4E, aligned_zextloadi32, GR64>;
 363
 364 //===----------------------------------------------------------------------===//
 365 // Truncations
 366 //===----------------------------------------------------------------------===//
 367
 368 // Truncations of 64-bit registers to 32-bit registers.
 369 def : Pat<(i32 (trunc GR64:$src)),
 370           (EXTRACT_SUBREG GR64:$src, subreg_32bit)>;
 371
 372 // Truncations of 32-bit registers to memory.
 373 let isCodeGenOnly = 1 in {
 374   defm STC32   : StoreRXPair<"stc", 0x42, 0xE372, truncstorei8,  GR32>;
 375   defm STH32   : StoreRXPair<"sth", 0x40, 0xE370, truncstorei16, GR32>;
 376   def  STHRL32 : StoreRILPC<"sthrl", 0xC47, aligned_truncstorei16, GR32>;
 377 }
 378
 379 // Truncations of 64-bit registers to memory.
 380 defm STC   : StoreRXPair<"stc", 0x42, 0xE372, truncstorei8,  GR64>;
 381 defm STH   : StoreRXPair<"sth", 0x40, 0xE370, truncstorei16, GR64>;
 382 def  STHRL : StoreRILPC<"sthrl", 0xC47, aligned_truncstorei16, GR64>;
 383 defm ST    : StoreRXPair<"st", 0x50, 0xE350, truncstorei32, GR64>;
 384 def  STRL  : StoreRILPC<"strl", 0xC4F, aligned_truncstorei32, GR64>;
 385
 386 //===----------------------------------------------------------------------===//
 387 // Multi-register moves
 388 //===----------------------------------------------------------------------===//
 389
 390 // Multi-register loads.
 391 def LMG : LoadMultipleRSY<"lmg", 0xEB04, GR64>;
 392
 393 // Multi-register stores.
 394 def STMG : StoreMultipleRSY<"stmg", 0xEB24, GR64>;
 395
 396 //===----------------------------------------------------------------------===//
 397 // Byte swaps
 398 //===----------------------------------------------------------------------===//
 399
 400 // Byte-swapping register moves.
 401 let neverHasSideEffects = 1 in {
 402   def LRVR  : UnaryRRE<"lrvr",  0xB91F, bswap, GR32, GR32>;
 403   def LRVGR : UnaryRRE<"lrvgr", 0xB90F, bswap, GR64, GR64>;
 404 }
 405
 406 // Byte-swapping loads.  Unlike normal loads, these instructions are
 407 // allowed to access storage more than once.
 408 def LRV  : UnaryRXY<"lrv",  0xE31E, loadu<bswap, nonvolatile_load>, GR32>;
 409 def LRVG : UnaryRXY<"lrvg", 0xE30F, loadu<bswap, nonvolatile_load>, GR64>;
 410
 411 // Likewise byte-swapping stores.
 412 def STRV  : StoreRXY<"strv",  0xE33E, storeu<bswap, nonvolatile_store>, GR32>;
 413 def STRVG : StoreRXY<"strvg", 0xE32F, storeu<bswap, nonvolatile_store>, GR64>;
 414
 415 //===----------------------------------------------------------------------===//
 416 // Load address instructions
 417 //===----------------------------------------------------------------------===//
 418
 419 // Load BDX-style addresses.
 420 let neverHasSideEffects = 1, Function = "la" in {
 421   let PairType = "12" in
 422     def LA : InstRX<0x41, (outs GR64:$R1), (ins laaddr12pair:$XBD2),
 423                     "la\t$R1, $XBD2",
 424                     [(set GR64:$R1, laaddr12pair:$XBD2)]>;
 425   let PairType = "20" in
 426     def LAY : InstRXY<0xE371, (outs GR64:$R1), (ins laaddr20pair:$XBD2),
 427                       "lay\t$R1, $XBD2",
 428                       [(set GR64:$R1, laaddr20pair:$XBD2)]>;
 429 }
 430
 431 // Load a PC-relative address.  There's no version of this instruction
 432 // with a 16-bit offset, so there's no relaxation.
 433 let neverHasSideEffects = 1 in {
 434   def LARL : InstRIL<0xC00, (outs GR64:$R1), (ins pcrel32:$I2),
 435                      "larl\t$R1, $I2",
 436                      [(set GR64:$R1, pcrel32:$I2)]>;
 437 }
 438
 439 //===----------------------------------------------------------------------===//
 440 // Negation
 441 //===----------------------------------------------------------------------===//
 442
 443 let Defs = [CC] in {
 444   def LCR   : UnaryRR <"lcr",   0x13,   ineg,      GR32, GR32>;
 445   def LCGR  : UnaryRRE<"lcgr",  0xB903, ineg,      GR64, GR64>;
 446   def LCGFR : UnaryRRE<"lcgfr", 0xB913, null_frag, GR64, GR32>;
 447 }
 448 defm : SXU<ineg, LCGFR>;
 449
 450 //===----------------------------------------------------------------------===//
 451 // Insertion
 452 //===----------------------------------------------------------------------===//
 453
 454 let isCodeGenOnly = 1 in
 455   defm IC32 : BinaryRXPair<"ic", 0x43, 0xE373, inserti8, GR32, zextloadi8>;
 456 defm IC : BinaryRXPair<"ic", 0x43, 0xE373, inserti8, GR64, zextloadi8>;
 457
 458 defm : InsertMem<"inserti8", IC32,  GR32, zextloadi8, bdxaddr12pair>;
 459 defm : InsertMem<"inserti8", IC32Y, GR32, zextloadi8, bdxaddr20pair>;
 460
 461 defm : InsertMem<"inserti8", IC,  GR64, zextloadi8, bdxaddr12pair>;
 462 defm : InsertMem<"inserti8", ICY, GR64, zextloadi8, bdxaddr20pair>;
 463
 464 // Insertions of a 16-bit immediate, leaving other bits unaffected.
 465 // We don't have or_as_insert equivalents of these operations because
 466 // OI is available instead.
 467 let isCodeGenOnly = 1 in {
 468   def IILL32 : BinaryRI<"iill", 0xA53, insertll, GR32, imm32ll16>;
 469   def IILH32 : BinaryRI<"iilh", 0xA52, insertlh, GR32, imm32lh16>;
 470 }
 471 def IILL : BinaryRI<"iill", 0xA53, insertll, GR64, imm64ll16>;
 472 def IILH : BinaryRI<"iilh", 0xA52, insertlh, GR64, imm64lh16>;
 473 def IIHL : BinaryRI<"iihl", 0xA51, inserthl, GR64, imm64hl16>;
 474 def IIHH : BinaryRI<"iihh", 0xA50, inserthh, GR64, imm64hh16>;
 475
 476 // ...likewise for 32-bit immediates.  For GR32s this is a general
 477 // full-width move.  (We use IILF rather than something like LLILF
 478 // for 32-bit moves because IILF leaves the upper 32 bits of the
 479 // GR64 unchanged.)
 480 let isCodeGenOnly = 1, isAsCheapAsAMove = 1, isMoveImm = 1,
 481     isReMaterializable = 1 in {
 482   def IILF32 : UnaryRIL<"iilf", 0xC09, bitconvert, GR32, uimm32>;
 483 }
 484 def IILF : BinaryRIL<"iilf", 0xC09, insertlf, GR64, imm64lf32>;
 485 def IIHF : BinaryRIL<"iihf", 0xC08, inserthf, GR64, imm64hf32>;
 486
 487 // An alternative model of inserthf, with the first operand being
 488 // a zero-extended value.
 489 def : Pat<(or (zext32 GR32:$src), imm64hf32:$imm),
 490           (IIHF (INSERT_SUBREG (i64 (IMPLICIT_DEF)), GR32:$src, subreg_32bit),
 491                 imm64hf32:$imm)>;
 492
 493 //===----------------------------------------------------------------------===//
 494 // Addition
 495 //===----------------------------------------------------------------------===//
 496
 497 // Plain addition.
 498 let Defs = [CC] in {
 499   // Addition of a register.
 500   let isCommutable = 1 in {
 501     def AR  : BinaryRR <"ar",  0x1A,   add, GR32, GR32>;
 502     def AGR : BinaryRRE<"agr", 0xB908, add, GR64, GR64>;
 503   }
 504   def AGFR : BinaryRRE<"agfr", 0xB918, null_frag, GR64, GR32>;
 505
 506   // Addition of signed 16-bit immediates.
 507   def AHI  : BinaryRI<"ahi",  0xA7A, add, GR32, imm32sx16>;
 508   def AGHI : BinaryRI<"aghi", 0xA7B, add, GR64, imm64sx16>;
 509
 510   // Addition of signed 32-bit immediates.
 511   def AFI  : BinaryRIL<"afi",  0xC29, add, GR32, simm32>;
 512   def AGFI : BinaryRIL<"agfi", 0xC28, add, GR64, imm64sx32>;
 513
 514   // Addition of memory.
 515   defm AH  : BinaryRXPair<"ah", 0x4A, 0xE37A, add, GR32, sextloadi16>;
 516   defm A   : BinaryRXPair<"a",  0x5A, 0xE35A, add, GR32, load>;
 517   def  AGF : BinaryRXY<"agf", 0xE318, add, GR64, sextloadi32>;
 518   def  AG  : BinaryRXY<"ag",  0xE308, add, GR64, load>;
 519
 520   // Addition to memory.
 521   def ASI  : BinarySIY<"asi",  0xEB6A, add, imm32sx8>;
 522   def AGSI : BinarySIY<"agsi", 0xEB7A, add, imm64sx8>;
 523 }
 524 defm : SXB<add, GR64, AGFR>;
 525
 526 // Addition producing a carry.
 527 let Defs = [CC] in {
 528   // Addition of a register.
 529   let isCommutable = 1 in {
 530     def ALR  : BinaryRR <"alr",  0x1E,   addc, GR32, GR32>;
 531     def ALGR : BinaryRRE<"algr", 0xB90A, addc, GR64, GR64>;
 532   }
 533   def ALGFR : BinaryRRE<"algfr", 0xB91A, null_frag, GR64, GR32>;
 534
 535   // Addition of unsigned 32-bit immediates.
 536   def ALFI  : BinaryRIL<"alfi",  0xC2B, addc, GR32, uimm32>;
 537   def ALGFI : BinaryRIL<"algfi", 0xC2A, addc, GR64, imm64zx32>;
 538
 539   // Addition of memory.
 540   defm AL   : BinaryRXPair<"al", 0x5E, 0xE35E, addc, GR32, load>;
 541   def  ALGF : BinaryRXY<"algf", 0xE31A, addc, GR64, zextloadi32>;
 542   def  ALG  : BinaryRXY<"alg",  0xE30A, addc, GR64, load>;
 543 }
 544 defm : ZXB<addc, GR64, ALGFR>;
 545
 546 // Addition producing and using a carry.
 547 let Defs = [CC], Uses = [CC] in {
 548   // Addition of a register.
 549   def ALCR  : BinaryRRE<"alcr",  0xB998, adde, GR32, GR32>;
 550   def ALCGR : BinaryRRE<"alcgr", 0xB988, adde, GR64, GR64>;
 551
 552   // Addition of memory.
 553   def ALC  : BinaryRXY<"alc",  0xE398, adde, GR32, load>;
 554   def ALCG : BinaryRXY<"alcg", 0xE388, adde, GR64, load>;
 555 }
 556
 557 //===----------------------------------------------------------------------===//
 558 // Subtraction
 559 //===----------------------------------------------------------------------===//
 560
 561 // Plain substraction.  Although immediate forms exist, we use the
 562 // add-immediate instruction instead.
 563 let Defs = [CC] in {
 564   // Subtraction of a register.
 565   def SR   : BinaryRR <"sr",   0x1B,   sub,       GR32, GR32>;
 566   def SGFR : BinaryRRE<"sgfr", 0xB919, null_frag, GR64, GR32>;
 567   def SGR  : BinaryRRE<"sgr",  0xB909, sub,       GR64, GR64>;
 568
 569   // Subtraction of memory.
 570   defm SH  : BinaryRXPair<"sh", 0x4B, 0xE37B, sub, GR32, sextloadi16>;
 571   defm S   : BinaryRXPair<"s", 0x5B, 0xE35B, sub, GR32, load>;
 572   def  SGF : BinaryRXY<"sgf", 0xE319, sub, GR64, sextloadi32>;
 573   def  SG  : BinaryRXY<"sg",  0xE309, sub, GR64, load>;
 574 }
 575 defm : SXB<sub, GR64, SGFR>;
 576
 577 // Subtraction producing a carry.
 578 let Defs = [CC] in {
 579   // Subtraction of a register.
 580   def SLR   : BinaryRR <"slr",   0x1F,   subc,      GR32, GR32>;
 581   def SLGFR : BinaryRRE<"slgfr", 0xB91B, null_frag, GR64, GR32>;
 582   def SLGR  : BinaryRRE<"slgr",  0xB90B, subc,      GR64, GR64>;
 583
 584   // Subtraction of unsigned 32-bit immediates.  These don't match
 585   // subc because we prefer addc for constants.
 586   def SLFI  : BinaryRIL<"slfi",  0xC25, null_frag, GR32, uimm32>;
 587   def SLGFI : BinaryRIL<"slgfi", 0xC24, null_frag, GR64, imm64zx32>;
 588
 589   // Subtraction of memory.
 590   defm SL   : BinaryRXPair<"sl", 0x5F, 0xE35F, subc, GR32, load>;
 591   def  SLGF : BinaryRXY<"slgf", 0xE31B, subc, GR64, zextloadi32>;
 592   def  SLG  : BinaryRXY<"slg",  0xE30B, subc, GR64, load>;
 593 }
 594 defm : ZXB<subc, GR64, SLGFR>;
 595
 596 // Subtraction producing and using a carry.
 597 let Defs = [CC], Uses = [CC] in {
 598   // Subtraction of a register.
 599   def SLBR  : BinaryRRE<"slbr",  0xB999, sube, GR32, GR32>;
 600   def SLGBR : BinaryRRE<"slbgr", 0xB989, sube, GR64, GR64>;
 601
 602   // Subtraction of memory.
 603   def SLB  : BinaryRXY<"slb",  0xE399, sube, GR32, load>;
 604   def SLBG : BinaryRXY<"slbg", 0xE389, sube, GR64, load>;
 605 }
 606
 607 //===----------------------------------------------------------------------===//
 608 // AND
 609 //===----------------------------------------------------------------------===//
 610
 611 let Defs = [CC] in {
 612   // ANDs of a register.
 613   let isCommutable = 1 in {
 614     def NR  : BinaryRR <"nr",  0x14,   and, GR32, GR32>;
 615     def NGR : BinaryRRE<"ngr", 0xB980, and, GR64, GR64>;
 616   }
 617
 618   // ANDs of a 16-bit immediate, leaving other bits unaffected.
 619   let isCodeGenOnly = 1 in {
 620     def NILL32 : BinaryRI<"nill", 0xA57, and, GR32, imm32ll16c>;
 621     def NILH32 : BinaryRI<"nilh", 0xA56, and, GR32, imm32lh16c>;
 622   }
 623   def NILL : BinaryRI<"nill", 0xA57, and, GR64, imm64ll16c>;
 624   def NILH : BinaryRI<"nilh", 0xA56, and, GR64, imm64lh16c>;
 625   def NIHL : BinaryRI<"nihl", 0xA55, and, GR64, imm64hl16c>;
 626   def NIHH : BinaryRI<"nihh", 0xA54, and, GR64, imm64hh16c>;
 627
 628   // ANDs of a 32-bit immediate, leaving other bits unaffected.
 629   let isCodeGenOnly = 1 in
 630     def NILF32 : BinaryRIL<"nilf", 0xC0B, and, GR32, uimm32>;
 631   def NILF : BinaryRIL<"nilf", 0xC0B, and, GR64, imm64lf32c>;
 632   def NIHF : BinaryRIL<"nihf", 0xC0A, and, GR64, imm64hf32c>;
 633
 634   // ANDs of memory.
 635   defm N  : BinaryRXPair<"n", 0x54, 0xE354, and, GR32, load>;
 636   def  NG : BinaryRXY<"ng", 0xE380, and, GR64, load>;
 637
 638   // AND to memory
 639   defm NI : BinarySIPair<"ni", 0x94, 0xEB54, null_frag, uimm8>;
 640 }
 641 defm : RMWIByte<and, bdaddr12pair, NI>;
 642 defm : RMWIByte<and, bdaddr20pair, NIY>;
 643
 644 //===----------------------------------------------------------------------===//
 645 // OR
 646 //===----------------------------------------------------------------------===//
 647
 648 let Defs = [CC] in {
 649   // ORs of a register.
 650   let isCommutable = 1 in {
 651     def OR  : BinaryRR <"or",  0x16,   or, GR32, GR32>;
 652     def OGR : BinaryRRE<"ogr", 0xB981, or, GR64, GR64>;
 653   }
 654
 655   // ORs of a 16-bit immediate, leaving other bits unaffected.
 656   let isCodeGenOnly = 1 in {
 657     def OILL32 : BinaryRI<"oill", 0xA5B, or, GR32, imm32ll16>;
 658     def OILH32 : BinaryRI<"oilh", 0xA5A, or, GR32, imm32lh16>;
 659   }
 660   def OILL : BinaryRI<"oill", 0xA5B, or, GR64, imm64ll16>;
 661   def OILH : BinaryRI<"oilh", 0xA5A, or, GR64, imm64lh16>;
 662   def OIHL : BinaryRI<"oihl", 0xA59, or, GR64, imm64hl16>;
 663   def OIHH : BinaryRI<"oihh", 0xA58, or, GR64, imm64hh16>;
 664
 665   // ORs of a 32-bit immediate, leaving other bits unaffected.
 666   let isCodeGenOnly = 1 in
 667     def OILF32 : BinaryRIL<"oilf", 0xC0D, or, GR32, uimm32>;
 668   def OILF : BinaryRIL<"oilf", 0xC0D, or, GR64, imm64lf32>;
 669   def OIHF : BinaryRIL<"oihf", 0xC0C, or, GR64, imm64hf32>;
 670
 671   // ORs of memory.
 672   defm O  : BinaryRXPair<"o", 0x56, 0xE356, or, GR32, load>;
 673   def  OG : BinaryRXY<"og", 0xE381, or, GR64, load>;
 674
 675   // OR to memory
 676   defm OI : BinarySIPair<"oi", 0x96, 0xEB56, null_frag, uimm8>;
 677 }
 678 defm : RMWIByte<or, bdaddr12pair, OI>;
 679 defm : RMWIByte<or, bdaddr20pair, OIY>;
 680
 681 //===----------------------------------------------------------------------===//
 682 // XOR
 683 //===----------------------------------------------------------------------===//
 684
 685 let Defs = [CC] in {
 686   // XORs of a register.
 687   let isCommutable = 1 in {
 688     def XR  : BinaryRR <"xr",  0x17,   xor, GR32, GR32>;
 689     def XGR : BinaryRRE<"xgr", 0xB982, xor, GR64, GR64>;
 690   }
 691
 692   // XORs of a 32-bit immediate, leaving other bits unaffected.
 693   let isCodeGenOnly = 1 in
 694     def XILF32 : BinaryRIL<"xilf", 0xC07, xor, GR32, uimm32>;
 695   def XILF : BinaryRIL<"xilf", 0xC07, xor, GR64, imm64lf32>;
 696   def XIHF : BinaryRIL<"xihf", 0xC06, xor, GR64, imm64hf32>;
 697
 698   // XORs of memory.
 699   defm X  : BinaryRXPair<"x",0x57, 0xE357, xor, GR32, load>;
 700   def  XG : BinaryRXY<"xg", 0xE382, xor, GR64, load>;
 701
 702   // XOR to memory
 703   defm XI : BinarySIPair<"xi", 0x97, 0xEB57, null_frag, uimm8>;
 704 }
 705 defm : RMWIByte<xor, bdaddr12pair, XI>;
 706 defm : RMWIByte<xor, bdaddr20pair, XIY>;
 707
 708 //===----------------------------------------------------------------------===//
 709 // Multiplication
 710 //===----------------------------------------------------------------------===//
 711
 712 // Multiplication of a register.
 713 let isCommutable = 1 in {
 714   def MSR  : BinaryRRE<"msr",  0xB252, mul, GR32, GR32>;
 715   def MSGR : BinaryRRE<"msgr", 0xB90C, mul, GR64, GR64>;
 716 }
 717 def MSGFR : BinaryRRE<"msgfr", 0xB91C, null_frag, GR64, GR32>;
 718 defm : SXB<mul, GR64, MSGFR>;
 719
 720 // Multiplication of a signed 16-bit immediate.
 721 def MHI  : BinaryRI<"mhi",  0xA7C, mul, GR32, imm32sx16>;
 722 def MGHI : BinaryRI<"mghi", 0xA7D, mul, GR64, imm64sx16>;
 723
 724 // Multiplication of a signed 32-bit immediate.
 725 def MSFI  : BinaryRIL<"msfi",  0xC21, mul, GR32, simm32>;
 726 def MSGFI : BinaryRIL<"msgfi", 0xC20, mul, GR64, imm64sx32>;
 727
 728 // Multiplication of memory.
 729 defm MH   : BinaryRXPair<"mh", 0x4C, 0xE37C, mul, GR32, sextloadi16>;
 730 defm MS   : BinaryRXPair<"ms", 0x71, 0xE351, mul, GR32, load>;
 731 def  MSGF : BinaryRXY<"msgf", 0xE31C, mul, GR64, sextloadi32>;
 732 def  MSG  : BinaryRXY<"msg",  0xE30C, mul, GR64, load>;
 733
 734 // Multiplication of a register, producing two results.
 735 def MLGR : BinaryRRE<"mlgr", 0xB986, z_umul_lohi64, GR128, GR64>;
 736
 737 // Multiplication of memory, producing two results.
 738 def MLG : BinaryRXY<"mlg", 0xE386, z_umul_lohi64, GR128, load>;
 739
 740 //===----------------------------------------------------------------------===//
 741 // Division and remainder
 742 //===----------------------------------------------------------------------===//
 743
 744 // Division and remainder, from registers.
 745 def DSGFR : BinaryRRE<"dsgfr", 0xB91D, null_frag,   GR128, GR32>;
 746 def DSGR  : BinaryRRE<"dsgr",  0xB90D, z_sdivrem64, GR128, GR64>;
 747 def DLR   : BinaryRRE<"dlr",   0xB997, z_udivrem32, GR128, GR32>;
 748 def DLGR  : BinaryRRE<"dlgr",  0xB987, z_udivrem64, GR128, GR64>;
 749 defm : SXB<z_sdivrem64, GR128, DSGFR>;
 750
 751 // Division and remainder, from memory.
 752 def DSGF : BinaryRXY<"dsgf", 0xE31D, z_sdivrem64, GR128, sextloadi32>;
 753 def DSG  : BinaryRXY<"dsg",  0xE30D, z_sdivrem64, GR128, load>;
 754 def DL   : BinaryRXY<"dl",   0xE397, z_udivrem32, GR128, load>;
 755 def DLG  : BinaryRXY<"dlg",  0xE387, z_udivrem64, GR128, load>;
 756
 757 //===----------------------------------------------------------------------===//
 758 // Shifts
 759 //===----------------------------------------------------------------------===//
 760
 761 // Shift left.
 762 let neverHasSideEffects = 1 in {
 763   def SLL  : ShiftRS <"sll",  0x89,   shl, GR32, shift12only>;
 764   def SLLG : ShiftRSY<"sllg", 0xEB0D, shl, GR64, shift20only>;
 765 }
 766
 767 // Logical shift right.
 768 let neverHasSideEffects = 1 in {
 769   def SRL  : ShiftRS <"srl",  0x88,   srl, GR32, shift12only>;
 770   def SRLG : ShiftRSY<"srlg", 0xEB0C, srl, GR64, shift20only>;
 771 }
 772
 773 // Arithmetic shift right.
 774 let Defs = [CC] in {
 775   def SRA  : ShiftRS <"sra",  0x8A,   sra, GR32, shift12only>;
 776   def SRAG : ShiftRSY<"srag", 0xEB0A, sra, GR64, shift20only>;
 777 }
 778
 779 // Rotate left.
 780 let neverHasSideEffects = 1 in {
 781   def RLL  : ShiftRSY<"rll",  0xEB1D, rotl, GR32, shift20only>;
 782   def RLLG : ShiftRSY<"rllg", 0xEB1C, rotl, GR64, shift20only>;
 783 }
 784
 785 // Rotate second operand left and inserted selected bits into first operand.
 786 // These can act like 32-bit operands provided that the constant start and
 787 // end bits (operands 2 and 3) are in the range [32, 64)
 788 let Defs = [CC] in {
 789   let isCodeGenOnly = 1 in
 790     def RISBG32 : RotateSelectRIEf<"risbg",  0xEC55, GR32, GR32>;
 791   def RISBG : RotateSelectRIEf<"risbg",  0xEC55, GR64, GR64>;
 792 }
 793
 794 //===----------------------------------------------------------------------===//
 795 // Comparison
 796 //===----------------------------------------------------------------------===//
 797
 798 // Signed comparisons.
 799 let Defs = [CC] in {
 800   // Comparison with a register.
 801   def CR   : CompareRR <"cr",   0x19,   z_cmp,     GR32, GR32>;
 802   def CGFR : CompareRRE<"cgfr", 0xB930, null_frag, GR64, GR32>;
 803   def CGR  : CompareRRE<"cgr",  0xB920, z_cmp,     GR64, GR64>;
 804
 805   // Comparison with a signed 16-bit immediate.
 806   def CHI  : CompareRI<"chi",  0xA7E, z_cmp, GR32, imm32sx16>;
 807   def CGHI : CompareRI<"cghi", 0xA7F, z_cmp, GR64, imm64sx16>;
 808
 809   // Comparison with a signed 32-bit immediate.
 810   def CFI  : CompareRIL<"cfi",  0xC2D, z_cmp, GR32, simm32>;
 811   def CGFI : CompareRIL<"cgfi", 0xC2C, z_cmp, GR64, imm64sx32>;
 812
 813   // Comparison with memory.
 814   defm CH    : CompareRXPair<"ch", 0x49, 0xE379, z_cmp, GR32, sextloadi16>;
 815   defm C     : CompareRXPair<"c",  0x59, 0xE359, z_cmp, GR32, load>;
 816   def  CGH   : CompareRXY<"cgh", 0xE334, z_cmp, GR64, sextloadi16>;
 817   def  CGF   : CompareRXY<"cgf", 0xE330, z_cmp, GR64, sextloadi32>;
 818   def  CG    : CompareRXY<"cg",  0xE320, z_cmp, GR64, load>;
 819   def  CHRL  : CompareRILPC<"chrl",  0xC65, z_cmp, GR32, aligned_sextloadi16>;
 820   def  CRL   : CompareRILPC<"crl",   0xC6D, z_cmp, GR32, aligned_load>;
 821   def  CGHRL : CompareRILPC<"cghrl", 0xC64, z_cmp, GR64, aligned_sextloadi16>;
 822   def  CGFRL : CompareRILPC<"cgfrl", 0xC6C, z_cmp, GR64, aligned_sextloadi32>;
 823   def  CGRL  : CompareRILPC<"cgrl",  0xC68, z_cmp, GR64, aligned_load>;
 824
 825   // Comparison between memory and a signed 16-bit immediate.
 826   def CHHSI : CompareSIL<"chhsi", 0xE554, z_cmp, sextloadi16, imm32sx16>;
 827   def CHSI  : CompareSIL<"chsi",  0xE55C, z_cmp, load,        imm32sx16>;
 828   def CGHSI : CompareSIL<"cghsi", 0xE558, z_cmp, load,        imm64sx16>;
 829 }
 830 defm : SXB<z_cmp, GR64, CGFR>;
 831
 832 // Unsigned comparisons.
 833 let Defs = [CC] in {
 834   // Comparison with a register.
 835   def CLR   : CompareRR <"clr",   0x15,   z_ucmp,    GR32, GR32>;
 836   def CLGFR : CompareRRE<"clgfr", 0xB931, null_frag, GR64, GR32>;
 837   def CLGR  : CompareRRE<"clgr",  0xB921, z_ucmp,    GR64, GR64>;
 838
 839   // Comparison with a signed 32-bit immediate.
 840   def CLFI  : CompareRIL<"clfi",  0xC2F, z_ucmp, GR32, uimm32>;
 841   def CLGFI : CompareRIL<"clgfi", 0xC2E, z_ucmp, GR64, imm64zx32>;
 842
 843   // Comparison with memory.
 844   defm CL     : CompareRXPair<"cl", 0x55, 0xE355, z_ucmp, GR32, load>;
 845   def  CLGF   : CompareRXY<"clgf", 0xE331, z_ucmp, GR64, zextloadi32>;
 846   def  CLG    : CompareRXY<"clg",  0xE321, z_ucmp, GR64, load>;
 847   def  CLHRL  : CompareRILPC<"clhrl",  0xC67, z_ucmp, GR32,
 848                              aligned_zextloadi16>;
 849   def  CLRL   : CompareRILPC<"clrl",   0xC6F, z_ucmp, GR32,
 850                              aligned_load>;
 851   def  CLGHRL : CompareRILPC<"clghrl", 0xC66, z_ucmp, GR64,
 852                              aligned_zextloadi16>;
 853   def  CLGFRL : CompareRILPC<"clgfrl", 0xC6E, z_ucmp, GR64,
 854                              aligned_zextloadi32>;
 855   def  CLGRL  : CompareRILPC<"clgrl",  0xC6A, z_ucmp, GR64,
 856                              aligned_load>;
 857
 858   // Comparison between memory and an unsigned 8-bit immediate.
 859   defm CLI : CompareSIPair<"cli", 0x95, 0xEB55, z_ucmp, zextloadi8, imm32zx8>;
 860
 861   // Comparison between memory and an unsigned 16-bit immediate.
 862   def CLHHSI : CompareSIL<"clhhsi", 0xE555, z_ucmp, zextloadi16, imm32zx16>;
 863   def CLFHSI : CompareSIL<"clfhsi", 0xE55D, z_ucmp, load,        imm32zx16>;
 864   def CLGHSI : CompareSIL<"clghsi", 0xE559, z_ucmp, load,        imm64zx16>;
 865 }
 866 defm : ZXB<z_ucmp, GR64, CLGFR>;
 867
 868 //===----------------------------------------------------------------------===//
 869 // Atomic operations
 870 //===----------------------------------------------------------------------===//
 871
 872 def ATOMIC_SWAPW        : AtomicLoadWBinaryReg<z_atomic_swapw>;
 873 def ATOMIC_SWAP_32      : AtomicLoadBinaryReg32<atomic_swap_32>;
 874 def ATOMIC_SWAP_64      : AtomicLoadBinaryReg64<atomic_swap_64>;
 875
 876 def ATOMIC_LOADW_AR     : AtomicLoadWBinaryReg<z_atomic_loadw_add>;
 877 def ATOMIC_LOADW_AFI    : AtomicLoadWBinaryImm<z_atomic_loadw_add, simm32>;
 878 def ATOMIC_LOAD_AR      : AtomicLoadBinaryReg32<atomic_load_add_32>;
 879 def ATOMIC_LOAD_AHI     : AtomicLoadBinaryImm32<atomic_load_add_32, imm32sx16>;
 880 def ATOMIC_LOAD_AFI     : AtomicLoadBinaryImm32<atomic_load_add_32, simm32>;
 881 def ATOMIC_LOAD_AGR     : AtomicLoadBinaryReg64<atomic_load_add_64>;
 882 def ATOMIC_LOAD_AGHI    : AtomicLoadBinaryImm64<atomic_load_add_64, imm64sx16>;
 883 def ATOMIC_LOAD_AGFI    : AtomicLoadBinaryImm64<atomic_load_add_64, imm64sx32>;
 884
 885 def ATOMIC_LOADW_SR     : AtomicLoadWBinaryReg<z_atomic_loadw_sub>;
 886 def ATOMIC_LOAD_SR      : AtomicLoadBinaryReg32<atomic_load_sub_32>;
 887 def ATOMIC_LOAD_SGR     : AtomicLoadBinaryReg64<atomic_load_sub_64>;
 888
 889 def ATOMIC_LOADW_NR     : AtomicLoadWBinaryReg<z_atomic_loadw_and>;
 890 def ATOMIC_LOADW_NILH   : AtomicLoadWBinaryImm<z_atomic_loadw_and, imm32lh16c>;
 891 def ATOMIC_LOAD_NR      : AtomicLoadBinaryReg32<atomic_load_and_32>;
 892 def ATOMIC_LOAD_NILL32  : AtomicLoadBinaryImm32<atomic_load_and_32, imm32ll16c>;
 893 def ATOMIC_LOAD_NILH32  : AtomicLoadBinaryImm32<atomic_load_and_32, imm32lh16c>;
 894 def ATOMIC_LOAD_NILF32  : AtomicLoadBinaryImm32<atomic_load_and_32, uimm32>;
 895 def ATOMIC_LOAD_NGR     : AtomicLoadBinaryReg64<atomic_load_and_64>;
 896 def ATOMIC_LOAD_NILL    : AtomicLoadBinaryImm64<atomic_load_and_64, imm64ll16c>;
 897 def ATOMIC_LOAD_NILH    : AtomicLoadBinaryImm64<atomic_load_and_64, imm64lh16c>;
 898 def ATOMIC_LOAD_NIHL    : AtomicLoadBinaryImm64<atomic_load_and_64, imm64hl16c>;
 899 def ATOMIC_LOAD_NIHH    : AtomicLoadBinaryImm64<atomic_load_and_64, imm64hh16c>;
 900 def ATOMIC_LOAD_NILF    : AtomicLoadBinaryImm64<atomic_load_and_64, imm64lf32c>;
 901 def ATOMIC_LOAD_NIHF    : AtomicLoadBinaryImm64<atomic_load_and_64, imm64hf32c>;
 902
 903 def ATOMIC_LOADW_OR     : AtomicLoadWBinaryReg<z_atomic_loadw_or>;
 904 def ATOMIC_LOADW_OILH   : AtomicLoadWBinaryImm<z_atomic_loadw_or, imm32lh16>;
 905 def ATOMIC_LOAD_OR      : AtomicLoadBinaryReg32<atomic_load_or_32>;
 906 def ATOMIC_LOAD_OILL32  : AtomicLoadBinaryImm32<atomic_load_or_32, imm32ll16>;
 907 def ATOMIC_LOAD_OILH32  : AtomicLoadBinaryImm32<atomic_load_or_32, imm32lh16>;
 908 def ATOMIC_LOAD_OILF32  : AtomicLoadBinaryImm32<atomic_load_or_32, uimm32>;
 909 def ATOMIC_LOAD_OGR     : AtomicLoadBinaryReg64<atomic_load_or_64>;
 910 def ATOMIC_LOAD_OILL    : AtomicLoadBinaryImm64<atomic_load_or_64, imm64ll16>;
 911 def ATOMIC_LOAD_OILH    : AtomicLoadBinaryImm64<atomic_load_or_64, imm64lh16>;
 912 def ATOMIC_LOAD_OIHL    : AtomicLoadBinaryImm64<atomic_load_or_64, imm64hl16>;
 913 def ATOMIC_LOAD_OIHH    : AtomicLoadBinaryImm64<atomic_load_or_64, imm64hh16>;
 914 def ATOMIC_LOAD_OILF    : AtomicLoadBinaryImm64<atomic_load_or_64, imm64lf32>;
 915 def ATOMIC_LOAD_OIHF    : AtomicLoadBinaryImm64<atomic_load_or_64, imm64hf32>;
 916
 917 def ATOMIC_LOADW_XR     : AtomicLoadWBinaryReg<z_atomic_loadw_xor>;
 918 def ATOMIC_LOADW_XILF   : AtomicLoadWBinaryImm<z_atomic_loadw_xor, uimm32>;
 919 def ATOMIC_LOAD_XR      : AtomicLoadBinaryReg32<atomic_load_xor_32>;
 920 def ATOMIC_LOAD_XILF32  : AtomicLoadBinaryImm32<atomic_load_xor_32, uimm32>;
 921 def ATOMIC_LOAD_XGR     : AtomicLoadBinaryReg64<atomic_load_xor_64>;
 922 def ATOMIC_LOAD_XILF    : AtomicLoadBinaryImm64<atomic_load_xor_64, imm64lf32>;
 923 def ATOMIC_LOAD_XIHF    : AtomicLoadBinaryImm64<atomic_load_xor_64, imm64hf32>;
 924
 925 def ATOMIC_LOADW_NRi    : AtomicLoadWBinaryReg<z_atomic_loadw_nand>;
 926 def ATOMIC_LOADW_NILHi  : AtomicLoadWBinaryImm<z_atomic_loadw_nand,
 927                                                imm32lh16c>;
 928 def ATOMIC_LOAD_NRi     : AtomicLoadBinaryReg32<atomic_load_nand_32>;
 929 def ATOMIC_LOAD_NILL32i : AtomicLoadBinaryImm32<atomic_load_nand_32,
 930                                                 imm32ll16c>;
 931 def ATOMIC_LOAD_NILH32i : AtomicLoadBinaryImm32<atomic_load_nand_32,
 932                                                 imm32lh16c>;
 933 def ATOMIC_LOAD_NILF32i : AtomicLoadBinaryImm32<atomic_load_nand_32, uimm32>;
 934 def ATOMIC_LOAD_NGRi    : AtomicLoadBinaryReg64<atomic_load_nand_64>;
 935 def ATOMIC_LOAD_NILLi   : AtomicLoadBinaryImm64<atomic_load_nand_64,
 936                                                 imm64ll16c>;
 937 def ATOMIC_LOAD_NILHi   : AtomicLoadBinaryImm64<atomic_load_nand_64,
 938                                                 imm64lh16c>;
 939 def ATOMIC_LOAD_NIHLi   : AtomicLoadBinaryImm64<atomic_load_nand_64,
 940                                                 imm64hl16c>;
 941 def ATOMIC_LOAD_NIHHi   : AtomicLoadBinaryImm64<atomic_load_nand_64,
 942                                                 imm64hh16c>;
 943 def ATOMIC_LOAD_NILFi   : AtomicLoadBinaryImm64<atomic_load_nand_64,
 944                                                 imm64lf32c>;
 945 def ATOMIC_LOAD_NIHFi   : AtomicLoadBinaryImm64<atomic_load_nand_64,
 946                                                 imm64hf32c>;
 947
 948 def ATOMIC_LOADW_MIN    : AtomicLoadWBinaryReg<z_atomic_loadw_min>;
 949 def ATOMIC_LOAD_MIN_32  : AtomicLoadBinaryReg32<atomic_load_min_32>;
 950 def ATOMIC_LOAD_MIN_64  : AtomicLoadBinaryReg64<atomic_load_min_64>;
 951
 952 def ATOMIC_LOADW_MAX    : AtomicLoadWBinaryReg<z_atomic_loadw_max>;
 953 def ATOMIC_LOAD_MAX_32  : AtomicLoadBinaryReg32<atomic_load_max_32>;
 954 def ATOMIC_LOAD_MAX_64  : AtomicLoadBinaryReg64<atomic_load_max_64>;
 955
 956 def ATOMIC_LOADW_UMIN   : AtomicLoadWBinaryReg<z_atomic_loadw_umin>;
 957 def ATOMIC_LOAD_UMIN_32 : AtomicLoadBinaryReg32<atomic_load_umin_32>;
 958 def ATOMIC_LOAD_UMIN_64 : AtomicLoadBinaryReg64<atomic_load_umin_64>;
 959
 960 def ATOMIC_LOADW_UMAX   : AtomicLoadWBinaryReg<z_atomic_loadw_umax>;
 961 def ATOMIC_LOAD_UMAX_32 : AtomicLoadBinaryReg32<atomic_load_umax_32>;
 962 def ATOMIC_LOAD_UMAX_64 : AtomicLoadBinaryReg64<atomic_load_umax_64>;
 963
 964 def ATOMIC_CMP_SWAPW
 965   : Pseudo<(outs GR32:$dst), (ins bdaddr20only:$addr, GR32:$cmp, GR32:$swap,
 966                                   ADDR32:$bitshift, ADDR32:$negbitshift,
 967                                   uimm32:$bitsize),
 968            [(set GR32:$dst,
 969                  (z_atomic_cmp_swapw bdaddr20only:$addr, GR32:$cmp, GR32:$swap,
 970                                      ADDR32:$bitshift, ADDR32:$negbitshift,
 971                                      uimm32:$bitsize))]> {
 972   let Defs = [CC];
 973   let mayLoad = 1;
 974   let mayStore = 1;
 975   let usesCustomInserter = 1;
 976 }
 977
 978 let Defs = [CC] in {
 979   defm CS  : CmpSwapRSPair<"cs", 0xBA, 0xEB14, atomic_cmp_swap_32, GR32>;
 980   def  CSG : CmpSwapRSY<"csg", 0xEB30, atomic_cmp_swap_64, GR64>;
 981 }
 982
 983 //===----------------------------------------------------------------------===//
 984 // Miscellaneous Instructions.
 985 //===----------------------------------------------------------------------===//
 986
 987 // Read a 32-bit access register into a GR32.  As with all GR32 operations,
 988 // the upper 32 bits of the enclosing GR64 remain unchanged, which is useful
 989 // when a 64-bit address is stored in a pair of access registers.
 990 def EAR : InstRRE<0xB24F, (outs GR32:$R1), (ins access_reg:$R2),
 991                   "ear\t$R1, $R2",
 992                   [(set GR32:$R1, (z_extract_access access_reg:$R2))]>;
 993
 994 // Find leftmost one, AKA count leading zeros.  The instruction actually
 995 // returns a pair of GR64s, the first giving the number of leading zeros
 996 // and the second giving a copy of the source with the leftmost one bit
 997 // cleared.  We only use the first result here.
 998 let Defs = [CC] in {
 999   def FLOGR : UnaryRRE<"flogr", 0xB983, null_frag, GR128, GR64>;
1000 }
1001 def : Pat<(ctlz GR64:$src),
1002           (EXTRACT_SUBREG (FLOGR GR64:$src), subreg_high)>;
1003
1004 // Use subregs to populate the "don't care" bits in a 32-bit to 64-bit anyext.
1005 def : Pat<(i64 (anyext GR32:$src)),
1006           (INSERT_SUBREG (i64 (IMPLICIT_DEF)), GR32:$src, subreg_32bit)>;
1007
1008 // There are no 32-bit equivalents of LLILL and LLILH, so use a full
1009 // 64-bit move followed by a subreg.  This preserves the invariant that
1010 // all GR32 operations only modify the low 32 bits.
1011 def : Pat<(i32 imm32ll16:$src),
1012           (EXTRACT_SUBREG (LLILL (LL16 imm:$src)), subreg_32bit)>;
1013 def : Pat<(i32 imm32lh16:$src),
1014           (EXTRACT_SUBREG (LLILH (LH16 imm:$src)), subreg_32bit)>;
1015
1016 // Extend GR32s and GR64s to GR128s.
1017 let usesCustomInserter = 1 in {
1018   def AEXT128_64 : Pseudo<(outs GR128:$dst), (ins GR64:$src), []>;
1019   def ZEXT128_32 : Pseudo<(outs GR128:$dst), (ins GR32:$src), []>;
1020   def ZEXT128_64 : Pseudo<(outs GR128:$dst), (ins GR64:$src), []>;
1021 }
1022
1023 //===----------------------------------------------------------------------===//
1024 // Peepholes.
1025 //===----------------------------------------------------------------------===//
1026
1027 // Use AL* for GR64 additions of unsigned 32-bit values.
1028 defm : ZXB<add, GR64, ALGFR>;
1029 def  : Pat<(add GR64:$src1, imm64zx32:$src2),
1030            (ALGFI GR64:$src1, imm64zx32:$src2)>;
1031 def  : Pat<(add GR64:$src1, (zextloadi32 bdxaddr20only:$addr)),
1032            (ALGF GR64:$src1, bdxaddr20only:$addr)>;
1033
1034 // Use SL* for GR64 subtractions of unsigned 32-bit values.
1035 defm : ZXB<sub, GR64, SLGFR>;
1036 def  : Pat<(add GR64:$src1, imm64zx32n:$src2),
1037            (SLGFI GR64:$src1, imm64zx32n:$src2)>;
1038 def  : Pat<(sub GR64:$src1, (zextloadi32 bdxaddr20only:$addr)),
1039            (SLGF GR64:$src1, bdxaddr20only:$addr)>;