lib/Target/SystemZ/SystemZInstrInfo.cpp

   1 //===-- SystemZInstrInfo.cpp - SystemZ instruction information ------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the SystemZ implementation of the TargetInstrInfo class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "SystemZInstrInfo.h"
  15 #include "SystemZInstrBuilder.h"
  16 #include "SystemZTargetMachine.h"
  17 #include "llvm/CodeGen/LiveVariables.h"
  18 #include "llvm/CodeGen/MachineRegisterInfo.h"
  19
  20 using namespace llvm;
  21
  22 #define GET_INSTRINFO_CTOR_DTOR
  23 #define GET_INSTRMAP_INFO
  24 #include "SystemZGenInstrInfo.inc"
  25
  26 // Return a mask with Count low bits set.
  27 static uint64_t allOnes(unsigned int Count) {
  28   return Count == 0 ? 0 : (uint64_t(1) << (Count - 1) << 1) - 1;
  29 }
  30
  31 // Reg should be a 32-bit GPR.  Return true if it is a high register rather
  32 // than a low register.
  33 static bool isHighReg(unsigned int Reg) {
  34   if (SystemZ::GRH32BitRegClass.contains(Reg))
  35     return true;
  36   assert(SystemZ::GR32BitRegClass.contains(Reg) && "Invalid GRX32");
  37   return false;
  38 }
  39
  40 // Pin the vtable to this file.
  41 void SystemZInstrInfo::anchor() {}
  42
  43 SystemZInstrInfo::SystemZInstrInfo(SystemZSubtarget &sti)
  44   : SystemZGenInstrInfo(SystemZ::ADJCALLSTACKDOWN, SystemZ::ADJCALLSTACKUP),
  45     RI(), STI(sti) {
  46 }
  47
  48 // MI is a 128-bit load or store.  Split it into two 64-bit loads or stores,
  49 // each having the opcode given by NewOpcode.
  50 void SystemZInstrInfo::splitMove(MachineBasicBlock::iterator MI,
  51                                  unsigned NewOpcode) const {
  52   MachineBasicBlock *MBB = MI->getParent();
  53   MachineFunction &MF = *MBB->getParent();
  54
  55   // Get two load or store instructions.  Use the original instruction for one
  56   // of them (arbitrarily the second here) and create a clone for the other.
  57   MachineInstr *EarlierMI = MF.CloneMachineInstr(MI);
  58   MBB->insert(MI, EarlierMI);
  59
  60   // Set up the two 64-bit registers.
  61   MachineOperand &HighRegOp = EarlierMI->getOperand(0);
  62   MachineOperand &LowRegOp = MI->getOperand(0);
  63   HighRegOp.setReg(RI.getSubReg(HighRegOp.getReg(), SystemZ::subreg_h64));
  64   LowRegOp.setReg(RI.getSubReg(LowRegOp.getReg(), SystemZ::subreg_l64));
  65
  66   // The address in the first (high) instruction is already correct.
  67   // Adjust the offset in the second (low) instruction.
  68   MachineOperand &HighOffsetOp = EarlierMI->getOperand(2);
  69   MachineOperand &LowOffsetOp = MI->getOperand(2);
  70   LowOffsetOp.setImm(LowOffsetOp.getImm() + 8);
  71
  72  // Clear the kill flags for the base and index registers in the first
  73  // instruction.
  74   EarlierMI->getOperand(1).setIsKill(false);
  75   EarlierMI->getOperand(3).setIsKill(false);
  76
  77   // Set the opcodes.
  78   unsigned HighOpcode = getOpcodeForOffset(NewOpcode, HighOffsetOp.getImm());
  79   unsigned LowOpcode = getOpcodeForOffset(NewOpcode, LowOffsetOp.getImm());
  80   assert(HighOpcode && LowOpcode && "Both offsets should be in range");
  81
  82   EarlierMI->setDesc(get(HighOpcode));
  83   MI->setDesc(get(LowOpcode));
  84 }
  85
  86 // Split ADJDYNALLOC instruction MI.
  87 void SystemZInstrInfo::splitAdjDynAlloc(MachineBasicBlock::iterator MI) const {
  88   MachineBasicBlock *MBB = MI->getParent();
  89   MachineFunction &MF = *MBB->getParent();
  90   MachineFrameInfo *MFFrame = MF.getFrameInfo();
  91   MachineOperand &OffsetMO = MI->getOperand(2);
  92
  93   uint64_t Offset = (MFFrame->getMaxCallFrameSize() +
  94                      SystemZMC::CallFrameSize +
  95                      OffsetMO.getImm());
  96   unsigned NewOpcode = getOpcodeForOffset(SystemZ::LA, Offset);
  97   assert(NewOpcode && "No support for huge argument lists yet");
  98   MI->setDesc(get(NewOpcode));
  99   OffsetMO.setImm(Offset);
 100 }
 101
 102 // MI is an RI-style pseudo instruction.  Replace it with LowOpcode
 103 // if the first operand is a low GR32 and HighOpcode if the first operand
 104 // is a high GR32.  ConvertHigh is true if LowOpcode takes a signed operand
 105 // and HighOpcode takes an unsigned 32-bit operand.  In those cases,
 106 // MI has the same kind of operand as LowOpcode, so needs to be converted
 107 // if HighOpcode is used.
 108 void SystemZInstrInfo::expandRIPseudo(MachineInstr *MI, unsigned LowOpcode,
 109                                       unsigned HighOpcode,
 110                                       bool ConvertHigh) const {
 111   unsigned Reg = MI->getOperand(0).getReg();
 112   bool IsHigh = isHighReg(Reg);
 113   MI->setDesc(get(IsHigh ? HighOpcode : LowOpcode));
 114   if (IsHigh && ConvertHigh)
 115     MI->getOperand(1).setImm(uint32_t(MI->getOperand(1).getImm()));
 116 }
 117
 118 // MI is a three-operand RIE-style pseudo instruction.  Replace it with
 119 // LowOpcodeK if the registers are both low GR32s, otherwise use a move
 120 // followed by HighOpcode or LowOpcode, depending on whether the target
 121 // is a high or low GR32.
 122 void SystemZInstrInfo::expandRIEPseudo(MachineInstr *MI, unsigned LowOpcode,
 123                                        unsigned LowOpcodeK,
 124                                        unsigned HighOpcode) const {
 125   unsigned DestReg = MI->getOperand(0).getReg();
 126   unsigned SrcReg = MI->getOperand(1).getReg();
 127   bool DestIsHigh = isHighReg(DestReg);
 128   bool SrcIsHigh = isHighReg(SrcReg);
 129   if (!DestIsHigh && !SrcIsHigh)
 130     MI->setDesc(get(LowOpcodeK));
 131   else {
 132     emitGRX32Move(*MI->getParent(), MI, MI->getDebugLoc(),
 133                   DestReg, SrcReg, SystemZ::LR, 32,
 134                   MI->getOperand(1).isKill());
 135     MI->setDesc(get(DestIsHigh ? HighOpcode : LowOpcode));
 136     MI->getOperand(1).setReg(DestReg);
 137     MI->tieOperands(0, 1);
 138   }
 139 }
 140
 141 // MI is an RXY-style pseudo instruction.  Replace it with LowOpcode
 142 // if the first operand is a low GR32 and HighOpcode if the first operand
 143 // is a high GR32.
 144 void SystemZInstrInfo::expandRXYPseudo(MachineInstr *MI, unsigned LowOpcode,
 145                                        unsigned HighOpcode) const {
 146   unsigned Reg = MI->getOperand(0).getReg();
 147   unsigned Opcode = getOpcodeForOffset(isHighReg(Reg) ? HighOpcode : LowOpcode,
 148                                        MI->getOperand(2).getImm());
 149   MI->setDesc(get(Opcode));
 150 }
 151
 152 // MI is an RR-style pseudo instruction that zero-extends the low Size bits
 153 // of one GRX32 into another.  Replace it with LowOpcode if both operands
 154 // are low registers, otherwise use RISB[LH]G.
 155 void SystemZInstrInfo::expandZExtPseudo(MachineInstr *MI, unsigned LowOpcode,
 156                                         unsigned Size) const {
 157   emitGRX32Move(*MI->getParent(), MI, MI->getDebugLoc(),
 158                 MI->getOperand(0).getReg(), MI->getOperand(1).getReg(),
 159                 LowOpcode, Size, MI->getOperand(1).isKill());
 160   MI->eraseFromParent();
 161 }
 162
 163 // Emit a zero-extending move from 32-bit GPR SrcReg to 32-bit GPR
 164 // DestReg before MBBI in MBB.  Use LowLowOpcode when both DestReg and SrcReg
 165 // are low registers, otherwise use RISB[LH]G.  Size is the number of bits
 166 // taken from the low end of SrcReg (8 for LLCR, 16 for LLHR and 32 for LR).
 167 // KillSrc is true if this move is the last use of SrcReg.
 168 void SystemZInstrInfo::emitGRX32Move(MachineBasicBlock &MBB,
 169                                      MachineBasicBlock::iterator MBBI,
 170                                      DebugLoc DL, unsigned DestReg,
 171                                      unsigned SrcReg, unsigned LowLowOpcode,
 172                                      unsigned Size, bool KillSrc) const {
 173   unsigned Opcode;
 174   bool DestIsHigh = isHighReg(DestReg);
 175   bool SrcIsHigh = isHighReg(SrcReg);
 176   if (DestIsHigh && SrcIsHigh)
 177     Opcode = SystemZ::RISBHH;
 178   else if (DestIsHigh && !SrcIsHigh)
 179     Opcode = SystemZ::RISBHL;
 180   else if (!DestIsHigh && SrcIsHigh)
 181     Opcode = SystemZ::RISBLH;
 182   else {
 183     BuildMI(MBB, MBBI, DL, get(LowLowOpcode), DestReg)
 184       .addReg(SrcReg, getKillRegState(KillSrc));
 185     return;
 186   }
 187   unsigned Rotate = (DestIsHigh != SrcIsHigh ? 32 : 0);
 188   BuildMI(MBB, MBBI, DL, get(Opcode), DestReg)
 189     .addReg(DestReg, RegState::Undef)
 190     .addReg(SrcReg, getKillRegState(KillSrc))
 191     .addImm(32 - Size).addImm(128 + 31).addImm(Rotate);
 192 }
 193
 194 // If MI is a simple load or store for a frame object, return the register
 195 // it loads or stores and set FrameIndex to the index of the frame object.
 196 // Return 0 otherwise.
 197 //
 198 // Flag is SimpleBDXLoad for loads and SimpleBDXStore for stores.
 199 static int isSimpleMove(const MachineInstr *MI, int &FrameIndex,
 200                         unsigned Flag) {
 201   const MCInstrDesc &MCID = MI->getDesc();
 202   if ((MCID.TSFlags & Flag) &&
 203       MI->getOperand(1).isFI() &&
 204       MI->getOperand(2).getImm() == 0 &&
 205       MI->getOperand(3).getReg() == 0) {
 206     FrameIndex = MI->getOperand(1).getIndex();
 207     return MI->getOperand(0).getReg();
 208   }
 209   return 0;
 210 }
 211
 212 unsigned SystemZInstrInfo::isLoadFromStackSlot(const MachineInstr *MI,
 213                                                int &FrameIndex) const {
 214   return isSimpleMove(MI, FrameIndex, SystemZII::SimpleBDXLoad);
 215 }
 216
 217 unsigned SystemZInstrInfo::isStoreToStackSlot(const MachineInstr *MI,
 218                                               int &FrameIndex) const {
 219   return isSimpleMove(MI, FrameIndex, SystemZII::SimpleBDXStore);
 220 }
 221
 222 bool SystemZInstrInfo::isStackSlotCopy(const MachineInstr *MI,
 223                                        int &DestFrameIndex,
 224                                        int &SrcFrameIndex) const {
 225   // Check for MVC 0(Length,FI1),0(FI2)
 226   const MachineFrameInfo *MFI = MI->getParent()->getParent()->getFrameInfo();
 227   if (MI->getOpcode() != SystemZ::MVC ||
 228       !MI->getOperand(0).isFI() ||
 229       MI->getOperand(1).getImm() != 0 ||
 230       !MI->getOperand(3).isFI() ||
 231       MI->getOperand(4).getImm() != 0)
 232     return false;
 233
 234   // Check that Length covers the full slots.
 235   int64_t Length = MI->getOperand(2).getImm();
 236   unsigned FI1 = MI->getOperand(0).getIndex();
 237   unsigned FI2 = MI->getOperand(3).getIndex();
 238   if (MFI->getObjectSize(FI1) != Length ||
 239       MFI->getObjectSize(FI2) != Length)
 240     return false;
 241
 242   DestFrameIndex = FI1;
 243   SrcFrameIndex = FI2;
 244   return true;
 245 }
 246
 247 bool SystemZInstrInfo::AnalyzeBranch(MachineBasicBlock &MBB,
 248                                      MachineBasicBlock *&TBB,
 249                                      MachineBasicBlock *&FBB,
 250                                      SmallVectorImpl<MachineOperand> &Cond,
 251                                      bool AllowModify) const {
 252   // Most of the code and comments here are boilerplate.
 253
 254   // Start from the bottom of the block and work up, examining the
 255   // terminator instructions.
 256   MachineBasicBlock::iterator I = MBB.end();
 257   while (I != MBB.begin()) {
 258     --I;
 259     if (I->isDebugValue())
 260       continue;
 261
 262     // Working from the bottom, when we see a non-terminator instruction, we're
 263     // done.
 264     if (!isUnpredicatedTerminator(I))
 265       break;
 266
 267     // A terminator that isn't a branch can't easily be handled by this
 268     // analysis.
 269     if (!I->isBranch())
 270       return true;
 271
 272     // Can't handle indirect branches.
 273     SystemZII::Branch Branch(getBranchInfo(I));
 274     if (!Branch.Target->isMBB())
 275       return true;
 276
 277     // Punt on compound branches.
 278     if (Branch.Type != SystemZII::BranchNormal)
 279       return true;
 280
 281     if (Branch.CCMask == SystemZ::CCMASK_ANY) {
 282       // Handle unconditional branches.
 283       if (!AllowModify) {
 284         TBB = Branch.Target->getMBB();
 285         continue;
 286       }
 287
 288       // If the block has any instructions after a JMP, delete them.
 289       while (std::next(I) != MBB.end())
 290         std::next(I)->eraseFromParent();
 291
 292       Cond.clear();
 293       FBB = nullptr;
 294
 295       // Delete the JMP if it's equivalent to a fall-through.
 296       if (MBB.isLayoutSuccessor(Branch.Target->getMBB())) {
 297         TBB = nullptr;
 298         I->eraseFromParent();
 299         I = MBB.end();
 300         continue;
 301       }
 302
 303       // TBB is used to indicate the unconditinal destination.
 304       TBB = Branch.Target->getMBB();
 305       continue;
 306     }
 307
 308     // Working from the bottom, handle the first conditional branch.
 309     if (Cond.empty()) {
 310       // FIXME: add X86-style branch swap
 311       FBB = TBB;
 312       TBB = Branch.Target->getMBB();
 313       Cond.push_back(MachineOperand::CreateImm(Branch.CCValid));
 314       Cond.push_back(MachineOperand::CreateImm(Branch.CCMask));
 315       continue;
 316     }
 317
 318     // Handle subsequent conditional branches.
 319     assert(Cond.size() == 2 && TBB && "Should have seen a conditional branch");
 320
 321     // Only handle the case where all conditional branches branch to the same
 322     // destination.
 323     if (TBB != Branch.Target->getMBB())
 324       return true;
 325
 326     // If the conditions are the same, we can leave them alone.
 327     unsigned OldCCValid = Cond[0].getImm();
 328     unsigned OldCCMask = Cond[1].getImm();
 329     if (OldCCValid == Branch.CCValid && OldCCMask == Branch.CCMask)
 330       continue;
 331
 332     // FIXME: Try combining conditions like X86 does.  Should be easy on Z!
 333     return false;
 334   }
 335
 336   return false;
 337 }
 338
 339 unsigned SystemZInstrInfo::RemoveBranch(MachineBasicBlock &MBB) const {
 340   // Most of the code and comments here are boilerplate.
 341   MachineBasicBlock::iterator I = MBB.end();
 342   unsigned Count = 0;
 343
 344   while (I != MBB.begin()) {
 345     --I;
 346     if (I->isDebugValue())
 347       continue;
 348     if (!I->isBranch())
 349       break;
 350     if (!getBranchInfo(I).Target->isMBB())
 351       break;
 352     // Remove the branch.
 353     I->eraseFromParent();
 354     I = MBB.end();
 355     ++Count;
 356   }
 357
 358   return Count;
 359 }
 360
 361 bool SystemZInstrInfo::
 362 ReverseBranchCondition(SmallVectorImpl<MachineOperand> &Cond) const {
 363   assert(Cond.size() == 2 && "Invalid condition");
 364   Cond[1].setImm(Cond[1].getImm() ^ Cond[0].getImm());
 365   return false;
 366 }
 367
 368 unsigned
 369 SystemZInstrInfo::InsertBranch(MachineBasicBlock &MBB, MachineBasicBlock *TBB,
 370                                MachineBasicBlock *FBB,
 371                                ArrayRef<MachineOperand> Cond,
 372                                DebugLoc DL) const {
 373   // In this function we output 32-bit branches, which should always
 374   // have enough range.  They can be shortened and relaxed by later code
 375   // in the pipeline, if desired.
 376
 377   // Shouldn't be a fall through.
 378   assert(TBB && "InsertBranch must not be told to insert a fallthrough");
 379   assert((Cond.size() == 2 || Cond.size() == 0) &&
 380          "SystemZ branch conditions have one component!");
 381
 382   if (Cond.empty()) {
 383     // Unconditional branch?
 384     assert(!FBB && "Unconditional branch with multiple successors!");
 385     BuildMI(&MBB, DL, get(SystemZ::J)).addMBB(TBB);
 386     return 1;
 387   }
 388
 389   // Conditional branch.
 390   unsigned Count = 0;
 391   unsigned CCValid = Cond[0].getImm();
 392   unsigned CCMask = Cond[1].getImm();
 393   BuildMI(&MBB, DL, get(SystemZ::BRC))
 394     .addImm(CCValid).addImm(CCMask).addMBB(TBB);
 395   ++Count;
 396
 397   if (FBB) {
 398     // Two-way Conditional branch. Insert the second branch.
 399     BuildMI(&MBB, DL, get(SystemZ::J)).addMBB(FBB);
 400     ++Count;
 401   }
 402   return Count;
 403 }
 404
 405 bool SystemZInstrInfo::analyzeCompare(const MachineInstr *MI,
 406                                       unsigned &SrcReg, unsigned &SrcReg2,
 407                                       int &Mask, int &Value) const {
 408   assert(MI->isCompare() && "Caller should have checked for a comparison");
 409
 410   if (MI->getNumExplicitOperands() == 2 &&
 411       MI->getOperand(0).isReg() &&
 412       MI->getOperand(1).isImm()) {
 413     SrcReg = MI->getOperand(0).getReg();
 414     SrcReg2 = 0;
 415     Value = MI->getOperand(1).getImm();
 416     Mask = ~0;
 417     return true;
 418   }
 419
 420   return false;
 421 }
 422
 423 // If Reg is a virtual register, return its definition, otherwise return null.
 424 static MachineInstr *getDef(unsigned Reg,
 425                             const MachineRegisterInfo *MRI) {
 426   if (TargetRegisterInfo::isPhysicalRegister(Reg))
 427     return nullptr;
 428   return MRI->getUniqueVRegDef(Reg);
 429 }
 430
 431 // Return true if MI is a shift of type Opcode by Imm bits.
 432 static bool isShift(MachineInstr *MI, unsigned Opcode, int64_t Imm) {
 433   return (MI->getOpcode() == Opcode &&
 434           !MI->getOperand(2).getReg() &&
 435           MI->getOperand(3).getImm() == Imm);
 436 }
 437
 438 // If the destination of MI has no uses, delete it as dead.
 439 static void eraseIfDead(MachineInstr *MI, const MachineRegisterInfo *MRI) {
 440   if (MRI->use_nodbg_empty(MI->getOperand(0).getReg()))
 441     MI->eraseFromParent();
 442 }
 443
 444 // Compare compares SrcReg against zero.  Check whether SrcReg contains
 445 // the result of an IPM sequence whose input CC survives until Compare,
 446 // and whether Compare is therefore redundant.  Delete it and return
 447 // true if so.
 448 static bool removeIPMBasedCompare(MachineInstr *Compare, unsigned SrcReg,
 449                                   const MachineRegisterInfo *MRI,
 450                                   const TargetRegisterInfo *TRI) {
 451   MachineInstr *LGFR = nullptr;
 452   MachineInstr *RLL = getDef(SrcReg, MRI);
 453   if (RLL && RLL->getOpcode() == SystemZ::LGFR) {
 454     LGFR = RLL;
 455     RLL = getDef(LGFR->getOperand(1).getReg(), MRI);
 456   }
 457   if (!RLL || !isShift(RLL, SystemZ::RLL, 31))
 458     return false;
 459
 460   MachineInstr *SRL = getDef(RLL->getOperand(1).getReg(), MRI);
 461   if (!SRL || !isShift(SRL, SystemZ::SRL, SystemZ::IPM_CC))
 462     return false;
 463
 464   MachineInstr *IPM = getDef(SRL->getOperand(1).getReg(), MRI);
 465   if (!IPM || IPM->getOpcode() != SystemZ::IPM)
 466     return false;
 467
 468   // Check that there are no assignments to CC between the IPM and Compare,
 469   if (IPM->getParent() != Compare->getParent())
 470     return false;
 471   MachineBasicBlock::iterator MBBI = IPM, MBBE = Compare;
 472   for (++MBBI; MBBI != MBBE; ++MBBI) {
 473     MachineInstr *MI = MBBI;
 474     if (MI->modifiesRegister(SystemZ::CC, TRI))
 475       return false;
 476   }
 477
 478   Compare->eraseFromParent();
 479   if (LGFR)
 480     eraseIfDead(LGFR, MRI);
 481   eraseIfDead(RLL, MRI);
 482   eraseIfDead(SRL, MRI);
 483   eraseIfDead(IPM, MRI);
 484
 485   return true;
 486 }
 487
 488 bool
 489 SystemZInstrInfo::optimizeCompareInstr(MachineInstr *Compare,
 490                                        unsigned SrcReg, unsigned SrcReg2,
 491                                        int Mask, int Value,
 492                                        const MachineRegisterInfo *MRI) const {
 493   assert(!SrcReg2 && "Only optimizing constant comparisons so far");
 494   bool IsLogical = (Compare->getDesc().TSFlags & SystemZII::IsLogical) != 0;
 495   return Value == 0 && !IsLogical &&
 496          removeIPMBasedCompare(Compare, SrcReg, MRI, &RI);
 497 }
 498
 499 // If Opcode is a move that has a conditional variant, return that variant,
 500 // otherwise return 0.
 501 static unsigned getConditionalMove(unsigned Opcode) {
 502   switch (Opcode) {
 503   case SystemZ::LR:  return SystemZ::LOCR;
 504   case SystemZ::LGR: return SystemZ::LOCGR;
 505   default:           return 0;
 506   }
 507 }
 508
 509 bool SystemZInstrInfo::isPredicable(MachineInstr *MI) const {
 510   unsigned Opcode = MI->getOpcode();
 511   return STI.hasLoadStoreOnCond() && getConditionalMove(Opcode);
 512 }
 513
 514 bool SystemZInstrInfo::
 515 isProfitableToIfCvt(MachineBasicBlock &MBB,
 516                     unsigned NumCycles, unsigned ExtraPredCycles,
 517                     BranchProbability Probability) const {
 518   // For now only convert single instructions.
 519   return NumCycles == 1;
 520 }
 521
 522 bool SystemZInstrInfo::
 523 isProfitableToIfCvt(MachineBasicBlock &TMBB,
 524                     unsigned NumCyclesT, unsigned ExtraPredCyclesT,
 525                     MachineBasicBlock &FMBB,
 526                     unsigned NumCyclesF, unsigned ExtraPredCyclesF,
 527                     BranchProbability Probability) const {
 528   // For now avoid converting mutually-exclusive cases.
 529   return false;
 530 }
 531
 532 bool SystemZInstrInfo::
 533 PredicateInstruction(MachineInstr *MI, ArrayRef<MachineOperand> Pred) const {
 534   assert(Pred.size() == 2 && "Invalid condition");
 535   unsigned CCValid = Pred[0].getImm();
 536   unsigned CCMask = Pred[1].getImm();
 537   assert(CCMask > 0 && CCMask < 15 && "Invalid predicate");
 538   unsigned Opcode = MI->getOpcode();
 539   if (STI.hasLoadStoreOnCond()) {
 540     if (unsigned CondOpcode = getConditionalMove(Opcode)) {
 541       MI->setDesc(get(CondOpcode));
 542       MachineInstrBuilder(*MI->getParent()->getParent(), MI)
 543         .addImm(CCValid).addImm(CCMask)
 544         .addReg(SystemZ::CC, RegState::Implicit);
 545       return true;
 546     }
 547   }
 548   return false;
 549 }
 550
 551 void SystemZInstrInfo::copyPhysReg(MachineBasicBlock &MBB,
 552                                    MachineBasicBlock::iterator MBBI,
 553                                    DebugLoc DL, unsigned DestReg,
 554                                    unsigned SrcReg, bool KillSrc) const {
 555   // Split 128-bit GPR moves into two 64-bit moves.  This handles ADDR128 too.
 556   if (SystemZ::GR128BitRegClass.contains(DestReg, SrcReg)) {
 557     copyPhysReg(MBB, MBBI, DL, RI.getSubReg(DestReg, SystemZ::subreg_h64),
 558                 RI.getSubReg(SrcReg, SystemZ::subreg_h64), KillSrc);
 559     copyPhysReg(MBB, MBBI, DL, RI.getSubReg(DestReg, SystemZ::subreg_l64),
 560                 RI.getSubReg(SrcReg, SystemZ::subreg_l64), KillSrc);
 561     return;
 562   }
 563
 564   if (SystemZ::GRX32BitRegClass.contains(DestReg, SrcReg)) {
 565     emitGRX32Move(MBB, MBBI, DL, DestReg, SrcReg, SystemZ::LR, 32, KillSrc);
 566     return;
 567   }
 568
 569   // Everything else needs only one instruction.
 570   unsigned Opcode;
 571   if (SystemZ::GR64BitRegClass.contains(DestReg, SrcReg))
 572     Opcode = SystemZ::LGR;
 573   else if (SystemZ::FP32BitRegClass.contains(DestReg, SrcReg))
 574     Opcode = SystemZ::LER;
 575   else if (SystemZ::FP64BitRegClass.contains(DestReg, SrcReg))
 576     Opcode = SystemZ::LDR;
 577   else if (SystemZ::FP128BitRegClass.contains(DestReg, SrcReg))
 578     Opcode = SystemZ::LXR;
 579   else if (SystemZ::VR32BitRegClass.contains(DestReg, SrcReg))
 580     Opcode = SystemZ::VLR32;
 581   else if (SystemZ::VR64BitRegClass.contains(DestReg, SrcReg))
 582     Opcode = SystemZ::VLR64;
 583   else if (SystemZ::VR128BitRegClass.contains(DestReg, SrcReg))
 584     Opcode = SystemZ::VLR;
 585   else
 586     llvm_unreachable("Impossible reg-to-reg copy");
 587
 588   BuildMI(MBB, MBBI, DL, get(Opcode), DestReg)
 589     .addReg(SrcReg, getKillRegState(KillSrc));
 590 }
 591
 592 void SystemZInstrInfo::storeRegToStackSlot(
 593     MachineBasicBlock &MBB, MachineBasicBlock::iterator MBBI, unsigned SrcReg,
 594     bool isKill, int FrameIdx, const TargetRegisterClass *RC,
 595     const TargetRegisterInfo *TRI) const {
 596   DebugLoc DL = MBBI != MBB.end() ? MBBI->getDebugLoc() : DebugLoc();
 597
 598   // Callers may expect a single instruction, so keep 128-bit moves
 599   // together for now and lower them after register allocation.
 600   unsigned LoadOpcode, StoreOpcode;
 601   getLoadStoreOpcodes(RC, LoadOpcode, StoreOpcode);
 602   addFrameReference(BuildMI(MBB, MBBI, DL, get(StoreOpcode))
 603                         .addReg(SrcReg, getKillRegState(isKill)),
 604                     FrameIdx);
 605 }
 606
 607 void SystemZInstrInfo::loadRegFromStackSlot(
 608     MachineBasicBlock &MBB, MachineBasicBlock::iterator MBBI, unsigned DestReg,
 609     int FrameIdx, const TargetRegisterClass *RC,
 610     const TargetRegisterInfo *TRI) const {
 611   DebugLoc DL = MBBI != MBB.end() ? MBBI->getDebugLoc() : DebugLoc();
 612
 613   // Callers may expect a single instruction, so keep 128-bit moves
 614   // together for now and lower them after register allocation.
 615   unsigned LoadOpcode, StoreOpcode;
 616   getLoadStoreOpcodes(RC, LoadOpcode, StoreOpcode);
 617   addFrameReference(BuildMI(MBB, MBBI, DL, get(LoadOpcode), DestReg),
 618                     FrameIdx);
 619 }
 620
 621 // Return true if MI is a simple load or store with a 12-bit displacement
 622 // and no index.  Flag is SimpleBDXLoad for loads and SimpleBDXStore for stores.
 623 static bool isSimpleBD12Move(const MachineInstr *MI, unsigned Flag) {
 624   const MCInstrDesc &MCID = MI->getDesc();
 625   return ((MCID.TSFlags & Flag) &&
 626           isUInt<12>(MI->getOperand(2).getImm()) &&
 627           MI->getOperand(3).getReg() == 0);
 628 }
 629
 630 namespace {
 631 struct LogicOp {
 632   LogicOp() : RegSize(0), ImmLSB(0), ImmSize(0) {}
 633   LogicOp(unsigned regSize, unsigned immLSB, unsigned immSize)
 634     : RegSize(regSize), ImmLSB(immLSB), ImmSize(immSize) {}
 635
 636   explicit operator bool() const { return RegSize; }
 637
 638   unsigned RegSize, ImmLSB, ImmSize;
 639 };
 640 } // end anonymous namespace
 641
 642 static LogicOp interpretAndImmediate(unsigned Opcode) {
 643   switch (Opcode) {
 644   case SystemZ::NILMux: return LogicOp(32,  0, 16);
 645   case SystemZ::NIHMux: return LogicOp(32, 16, 16);
 646   case SystemZ::NILL64: return LogicOp(64,  0, 16);
 647   case SystemZ::NILH64: return LogicOp(64, 16, 16);
 648   case SystemZ::NIHL64: return LogicOp(64, 32, 16);
 649   case SystemZ::NIHH64: return LogicOp(64, 48, 16);
 650   case SystemZ::NIFMux: return LogicOp(32,  0, 32);
 651   case SystemZ::NILF64: return LogicOp(64,  0, 32);
 652   case SystemZ::NIHF64: return LogicOp(64, 32, 32);
 653   default:              return LogicOp();
 654   }
 655 }
 656
 657 // Used to return from convertToThreeAddress after replacing two-address
 658 // instruction OldMI with three-address instruction NewMI.
 659 static MachineInstr *finishConvertToThreeAddress(MachineInstr *OldMI,
 660                                                  MachineInstr *NewMI,
 661                                                  LiveVariables *LV) {
 662   if (LV) {
 663     unsigned NumOps = OldMI->getNumOperands();
 664     for (unsigned I = 1; I < NumOps; ++I) {
 665       MachineOperand &Op = OldMI->getOperand(I);
 666       if (Op.isReg() && Op.isKill())
 667         LV->replaceKillInstruction(Op.getReg(), OldMI, NewMI);
 668     }
 669   }
 670   return NewMI;
 671 }
 672
 673 MachineInstr *
 674 SystemZInstrInfo::convertToThreeAddress(MachineFunction::iterator &MFI,
 675                                         MachineBasicBlock::iterator &MBBI,
 676                                         LiveVariables *LV) const {
 677   MachineInstr *MI = MBBI;
 678   MachineBasicBlock *MBB = MI->getParent();
 679   MachineRegisterInfo &MRI = MBB->getParent()->getRegInfo();
 680
 681   unsigned Opcode = MI->getOpcode();
 682   unsigned NumOps = MI->getNumOperands();
 683
 684   // Try to convert something like SLL into SLLK, if supported.
 685   // We prefer to keep the two-operand form where possible both
 686   // because it tends to be shorter and because some instructions
 687   // have memory forms that can be used during spilling.
 688   if (STI.hasDistinctOps()) {
 689     MachineOperand &Dest = MI->getOperand(0);
 690     MachineOperand &Src = MI->getOperand(1);
 691     unsigned DestReg = Dest.getReg();
 692     unsigned SrcReg = Src.getReg();
 693     // AHIMux is only really a three-operand instruction when both operands
 694     // are low registers.  Try to constrain both operands to be low if
 695     // possible.
 696     if (Opcode == SystemZ::AHIMux &&
 697         TargetRegisterInfo::isVirtualRegister(DestReg) &&
 698         TargetRegisterInfo::isVirtualRegister(SrcReg) &&
 699         MRI.getRegClass(DestReg)->contains(SystemZ::R1L) &&
 700         MRI.getRegClass(SrcReg)->contains(SystemZ::R1L)) {
 701       MRI.constrainRegClass(DestReg, &SystemZ::GR32BitRegClass);
 702       MRI.constrainRegClass(SrcReg, &SystemZ::GR32BitRegClass);
 703     }
 704     int ThreeOperandOpcode = SystemZ::getThreeOperandOpcode(Opcode);
 705     if (ThreeOperandOpcode >= 0) {
 706       MachineInstrBuilder MIB =
 707         BuildMI(*MBB, MBBI, MI->getDebugLoc(), get(ThreeOperandOpcode))
 708         .addOperand(Dest);
 709       // Keep the kill state, but drop the tied flag.
 710       MIB.addReg(Src.getReg(), getKillRegState(Src.isKill()), Src.getSubReg());
 711       // Keep the remaining operands as-is.
 712       for (unsigned I = 2; I < NumOps; ++I)
 713         MIB.addOperand(MI->getOperand(I));
 714       return finishConvertToThreeAddress(MI, MIB, LV);
 715     }
 716   }
 717
 718   // Try to convert an AND into an RISBG-type instruction.
 719   if (LogicOp And = interpretAndImmediate(Opcode)) {
 720     uint64_t Imm = MI->getOperand(2).getImm() << And.ImmLSB;
 721     // AND IMMEDIATE leaves the other bits of the register unchanged.
 722     Imm |= allOnes(And.RegSize) & ~(allOnes(And.ImmSize) << And.ImmLSB);
 723     unsigned Start, End;
 724     if (isRxSBGMask(Imm, And.RegSize, Start, End)) {
 725       unsigned NewOpcode;
 726       if (And.RegSize == 64) {
 727         NewOpcode = SystemZ::RISBG;
 728         // Prefer RISBGN if available, since it does not clobber CC.
 729         if (STI.hasMiscellaneousExtensions())
 730           NewOpcode = SystemZ::RISBGN;
 731       } else {
 732         NewOpcode = SystemZ::RISBMux;
 733         Start &= 31;
 734         End &= 31;
 735       }
 736       MachineOperand &Dest = MI->getOperand(0);
 737       MachineOperand &Src = MI->getOperand(1);
 738       MachineInstrBuilder MIB =
 739         BuildMI(*MBB, MI, MI->getDebugLoc(), get(NewOpcode))
 740         .addOperand(Dest).addReg(0)
 741         .addReg(Src.getReg(), getKillRegState(Src.isKill()), Src.getSubReg())
 742         .addImm(Start).addImm(End + 128).addImm(0);
 743       return finishConvertToThreeAddress(MI, MIB, LV);
 744     }
 745   }
 746   return nullptr;
 747 }
 748
 749 MachineInstr *SystemZInstrInfo::foldMemoryOperandImpl(
 750     MachineFunction &MF, MachineInstr *MI, ArrayRef<unsigned> Ops,
 751     MachineBasicBlock::iterator InsertPt, int FrameIndex) const {
 752   const MachineFrameInfo *MFI = MF.getFrameInfo();
 753   unsigned Size = MFI->getObjectSize(FrameIndex);
 754   unsigned Opcode = MI->getOpcode();
 755
 756   if (Ops.size() == 2 && Ops[0] == 0 && Ops[1] == 1) {
 757     if ((Opcode == SystemZ::LA || Opcode == SystemZ::LAY) &&
 758         isInt<8>(MI->getOperand(2).getImm()) &&
 759         !MI->getOperand(3).getReg()) {
 760       // LA(Y) %reg, CONST(%reg) -> AGSI %mem, CONST
 761       return BuildMI(*InsertPt->getParent(), InsertPt, MI->getDebugLoc(),
 762                      get(SystemZ::AGSI))
 763           .addFrameIndex(FrameIndex)
 764           .addImm(0)
 765           .addImm(MI->getOperand(2).getImm());
 766     }
 767     return nullptr;
 768   }
 769
 770   // All other cases require a single operand.
 771   if (Ops.size() != 1)
 772     return nullptr;
 773
 774   unsigned OpNum = Ops[0];
 775   assert(Size == MF.getRegInfo()
 776          .getRegClass(MI->getOperand(OpNum).getReg())->getSize() &&
 777          "Invalid size combination");
 778
 779   if ((Opcode == SystemZ::AHI || Opcode == SystemZ::AGHI) &&
 780       OpNum == 0 &&
 781       isInt<8>(MI->getOperand(2).getImm())) {
 782     // A(G)HI %reg, CONST -> A(G)SI %mem, CONST
 783     Opcode = (Opcode == SystemZ::AHI ? SystemZ::ASI : SystemZ::AGSI);
 784     return BuildMI(*InsertPt->getParent(), InsertPt, MI->getDebugLoc(),
 785                    get(Opcode))
 786         .addFrameIndex(FrameIndex)
 787         .addImm(0)
 788         .addImm(MI->getOperand(2).getImm());
 789   }
 790
 791   if (Opcode == SystemZ::LGDR || Opcode == SystemZ::LDGR) {
 792     bool Op0IsGPR = (Opcode == SystemZ::LGDR);
 793     bool Op1IsGPR = (Opcode == SystemZ::LDGR);
 794     // If we're spilling the destination of an LDGR or LGDR, store the
 795     // source register instead.
 796     if (OpNum == 0) {
 797       unsigned StoreOpcode = Op1IsGPR ? SystemZ::STG : SystemZ::STD;
 798       return BuildMI(*InsertPt->getParent(), InsertPt, MI->getDebugLoc(),
 799                      get(StoreOpcode))
 800           .addOperand(MI->getOperand(1))
 801           .addFrameIndex(FrameIndex)
 802           .addImm(0)
 803           .addReg(0);
 804     }
 805     // If we're spilling the source of an LDGR or LGDR, load the
 806     // destination register instead.
 807     if (OpNum == 1) {
 808       unsigned LoadOpcode = Op0IsGPR ? SystemZ::LG : SystemZ::LD;
 809       unsigned Dest = MI->getOperand(0).getReg();
 810       return BuildMI(*InsertPt->getParent(), InsertPt, MI->getDebugLoc(),
 811                      get(LoadOpcode), Dest)
 812           .addFrameIndex(FrameIndex)
 813           .addImm(0)
 814           .addReg(0);
 815     }
 816   }
 817
 818   // Look for cases where the source of a simple store or the destination
 819   // of a simple load is being spilled.  Try to use MVC instead.
 820   //
 821   // Although MVC is in practice a fast choice in these cases, it is still
 822   // logically a bytewise copy.  This means that we cannot use it if the
 823   // load or store is volatile.  We also wouldn't be able to use MVC if
 824   // the two memories partially overlap, but that case cannot occur here,
 825   // because we know that one of the memories is a full frame index.
 826   //
 827   // For performance reasons, we also want to avoid using MVC if the addresses
 828   // might be equal.  We don't worry about that case here, because spill slot
 829   // coloring happens later, and because we have special code to remove
 830   // MVCs that turn out to be redundant.
 831   if (OpNum == 0 && MI->hasOneMemOperand()) {
 832     MachineMemOperand *MMO = *MI->memoperands_begin();
 833     if (MMO->getSize() == Size && !MMO->isVolatile()) {
 834       // Handle conversion of loads.
 835       if (isSimpleBD12Move(MI, SystemZII::SimpleBDXLoad)) {
 836         return BuildMI(*InsertPt->getParent(), InsertPt, MI->getDebugLoc(),
 837                        get(SystemZ::MVC))
 838             .addFrameIndex(FrameIndex)
 839             .addImm(0)
 840             .addImm(Size)
 841             .addOperand(MI->getOperand(1))
 842             .addImm(MI->getOperand(2).getImm())
 843             .addMemOperand(MMO);
 844       }
 845       // Handle conversion of stores.
 846       if (isSimpleBD12Move(MI, SystemZII::SimpleBDXStore)) {
 847         return BuildMI(*InsertPt->getParent(), InsertPt, MI->getDebugLoc(),
 848                        get(SystemZ::MVC))
 849             .addOperand(MI->getOperand(1))
 850             .addImm(MI->getOperand(2).getImm())
 851             .addImm(Size)
 852             .addFrameIndex(FrameIndex)
 853             .addImm(0)
 854             .addMemOperand(MMO);
 855       }
 856     }
 857   }
 858
 859   // If the spilled operand is the final one, try to change <INSN>R
 860   // into <INSN>.
 861   int MemOpcode = SystemZ::getMemOpcode(Opcode);
 862   if (MemOpcode >= 0) {
 863     unsigned NumOps = MI->getNumExplicitOperands();
 864     if (OpNum == NumOps - 1) {
 865       const MCInstrDesc &MemDesc = get(MemOpcode);
 866       uint64_t AccessBytes = SystemZII::getAccessSize(MemDesc.TSFlags);
 867       assert(AccessBytes != 0 && "Size of access should be known");
 868       assert(AccessBytes <= Size && "Access outside the frame index");
 869       uint64_t Offset = Size - AccessBytes;
 870       MachineInstrBuilder MIB = BuildMI(*InsertPt->getParent(), InsertPt,
 871                                         MI->getDebugLoc(), get(MemOpcode));
 872       for (unsigned I = 0; I < OpNum; ++I)
 873         MIB.addOperand(MI->getOperand(I));
 874       MIB.addFrameIndex(FrameIndex).addImm(Offset);
 875       if (MemDesc.TSFlags & SystemZII::HasIndex)
 876         MIB.addReg(0);
 877       return MIB;
 878     }
 879   }
 880
 881   return nullptr;
 882 }
 883
 884 MachineInstr *SystemZInstrInfo::foldMemoryOperandImpl(
 885     MachineFunction &MF, MachineInstr *MI, ArrayRef<unsigned> Ops,
 886     MachineBasicBlock::iterator InsertPt, MachineInstr *LoadMI) const {
 887   return nullptr;
 888 }
 889
 890 bool
 891 SystemZInstrInfo::expandPostRAPseudo(MachineBasicBlock::iterator MI) const {
 892   switch (MI->getOpcode()) {
 893   case SystemZ::L128:
 894     splitMove(MI, SystemZ::LG);
 895     return true;
 896
 897   case SystemZ::ST128:
 898     splitMove(MI, SystemZ::STG);
 899     return true;
 900
 901   case SystemZ::LX:
 902     splitMove(MI, SystemZ::LD);
 903     return true;
 904
 905   case SystemZ::STX:
 906     splitMove(MI, SystemZ::STD);
 907     return true;
 908
 909   case SystemZ::LBMux:
 910     expandRXYPseudo(MI, SystemZ::LB, SystemZ::LBH);
 911     return true;
 912
 913   case SystemZ::LHMux:
 914     expandRXYPseudo(MI, SystemZ::LH, SystemZ::LHH);
 915     return true;
 916
 917   case SystemZ::LLCRMux:
 918     expandZExtPseudo(MI, SystemZ::LLCR, 8);
 919     return true;
 920
 921   case SystemZ::LLHRMux:
 922     expandZExtPseudo(MI, SystemZ::LLHR, 16);
 923     return true;
 924
 925   case SystemZ::LLCMux:
 926     expandRXYPseudo(MI, SystemZ::LLC, SystemZ::LLCH);
 927     return true;
 928
 929   case SystemZ::LLHMux:
 930     expandRXYPseudo(MI, SystemZ::LLH, SystemZ::LLHH);
 931     return true;
 932
 933   case SystemZ::LMux:
 934     expandRXYPseudo(MI, SystemZ::L, SystemZ::LFH);
 935     return true;
 936
 937   case SystemZ::STCMux:
 938     expandRXYPseudo(MI, SystemZ::STC, SystemZ::STCH);
 939     return true;
 940
 941   case SystemZ::STHMux:
 942     expandRXYPseudo(MI, SystemZ::STH, SystemZ::STHH);
 943     return true;
 944
 945   case SystemZ::STMux:
 946     expandRXYPseudo(MI, SystemZ::ST, SystemZ::STFH);
 947     return true;
 948
 949   case SystemZ::LHIMux:
 950     expandRIPseudo(MI, SystemZ::LHI, SystemZ::IIHF, true);
 951     return true;
 952
 953   case SystemZ::IIFMux:
 954     expandRIPseudo(MI, SystemZ::IILF, SystemZ::IIHF, false);
 955     return true;
 956
 957   case SystemZ::IILMux:
 958     expandRIPseudo(MI, SystemZ::IILL, SystemZ::IIHL, false);
 959     return true;
 960
 961   case SystemZ::IIHMux:
 962     expandRIPseudo(MI, SystemZ::IILH, SystemZ::IIHH, false);
 963     return true;
 964
 965   case SystemZ::NIFMux:
 966     expandRIPseudo(MI, SystemZ::NILF, SystemZ::NIHF, false);
 967     return true;
 968
 969   case SystemZ::NILMux:
 970     expandRIPseudo(MI, SystemZ::NILL, SystemZ::NIHL, false);
 971     return true;
 972
 973   case SystemZ::NIHMux:
 974     expandRIPseudo(MI, SystemZ::NILH, SystemZ::NIHH, false);
 975     return true;
 976
 977   case SystemZ::OIFMux:
 978     expandRIPseudo(MI, SystemZ::OILF, SystemZ::OIHF, false);
 979     return true;
 980
 981   case SystemZ::OILMux:
 982     expandRIPseudo(MI, SystemZ::OILL, SystemZ::OIHL, false);
 983     return true;
 984
 985   case SystemZ::OIHMux:
 986     expandRIPseudo(MI, SystemZ::OILH, SystemZ::OIHH, false);
 987     return true;
 988
 989   case SystemZ::XIFMux:
 990     expandRIPseudo(MI, SystemZ::XILF, SystemZ::XIHF, false);
 991     return true;
 992
 993   case SystemZ::TMLMux:
 994     expandRIPseudo(MI, SystemZ::TMLL, SystemZ::TMHL, false);
 995     return true;
 996
 997   case SystemZ::TMHMux:
 998     expandRIPseudo(MI, SystemZ::TMLH, SystemZ::TMHH, false);
 999     return true;
1000
1001   case SystemZ::AHIMux:
1002     expandRIPseudo(MI, SystemZ::AHI, SystemZ::AIH, false);
1003     return true;
1004
1005   case SystemZ::AHIMuxK:
1006     expandRIEPseudo(MI, SystemZ::AHI, SystemZ::AHIK, SystemZ::AIH);
1007     return true;
1008
1009   case SystemZ::AFIMux:
1010     expandRIPseudo(MI, SystemZ::AFI, SystemZ::AIH, false);
1011     return true;
1012
1013   case SystemZ::CFIMux:
1014     expandRIPseudo(MI, SystemZ::CFI, SystemZ::CIH, false);
1015     return true;
1016
1017   case SystemZ::CLFIMux:
1018     expandRIPseudo(MI, SystemZ::CLFI, SystemZ::CLIH, false);
1019     return true;
1020
1021   case SystemZ::CMux:
1022     expandRXYPseudo(MI, SystemZ::C, SystemZ::CHF);
1023     return true;
1024
1025   case SystemZ::CLMux:
1026     expandRXYPseudo(MI, SystemZ::CL, SystemZ::CLHF);
1027     return true;
1028
1029   case SystemZ::RISBMux: {
1030     bool DestIsHigh = isHighReg(MI->getOperand(0).getReg());
1031     bool SrcIsHigh = isHighReg(MI->getOperand(2).getReg());
1032     if (SrcIsHigh == DestIsHigh)
1033       MI->setDesc(get(DestIsHigh ? SystemZ::RISBHH : SystemZ::RISBLL));
1034     else {
1035       MI->setDesc(get(DestIsHigh ? SystemZ::RISBHL : SystemZ::RISBLH));
1036       MI->getOperand(5).setImm(MI->getOperand(5).getImm() ^ 32);
1037     }
1038     return true;
1039   }
1040
1041   case SystemZ::ADJDYNALLOC:
1042     splitAdjDynAlloc(MI);
1043     return true;
1044
1045   default:
1046     return false;
1047   }
1048 }
1049
1050 uint64_t SystemZInstrInfo::getInstSizeInBytes(const MachineInstr *MI) const {
1051   if (MI->getOpcode() == TargetOpcode::INLINEASM) {
1052     const MachineFunction *MF = MI->getParent()->getParent();
1053     const char *AsmStr = MI->getOperand(0).getSymbolName();
1054     return getInlineAsmLength(AsmStr, *MF->getTarget().getMCAsmInfo());
1055   }
1056   return MI->getDesc().getSize();
1057 }
1058
1059 SystemZII::Branch
1060 SystemZInstrInfo::getBranchInfo(const MachineInstr *MI) const {
1061   switch (MI->getOpcode()) {
1062   case SystemZ::BR:
1063   case SystemZ::J:
1064   case SystemZ::JG:
1065     return SystemZII::Branch(SystemZII::BranchNormal, SystemZ::CCMASK_ANY,
1066                              SystemZ::CCMASK_ANY, &MI->getOperand(0));
1067
1068   case SystemZ::BRC:
1069   case SystemZ::BRCL:
1070     return SystemZII::Branch(SystemZII::BranchNormal,
1071                              MI->getOperand(0).getImm(),
1072                              MI->getOperand(1).getImm(), &MI->getOperand(2));
1073
1074   case SystemZ::BRCT:
1075     return SystemZII::Branch(SystemZII::BranchCT, SystemZ::CCMASK_ICMP,
1076                              SystemZ::CCMASK_CMP_NE, &MI->getOperand(2));
1077
1078   case SystemZ::BRCTG:
1079     return SystemZII::Branch(SystemZII::BranchCTG, SystemZ::CCMASK_ICMP,
1080                              SystemZ::CCMASK_CMP_NE, &MI->getOperand(2));
1081
1082   case SystemZ::CIJ:
1083   case SystemZ::CRJ:
1084     return SystemZII::Branch(SystemZII::BranchC, SystemZ::CCMASK_ICMP,
1085                              MI->getOperand(2).getImm(), &MI->getOperand(3));
1086
1087   case SystemZ::CLIJ:
1088   case SystemZ::CLRJ:
1089     return SystemZII::Branch(SystemZII::BranchCL, SystemZ::CCMASK_ICMP,
1090                              MI->getOperand(2).getImm(), &MI->getOperand(3));
1091
1092   case SystemZ::CGIJ:
1093   case SystemZ::CGRJ:
1094     return SystemZII::Branch(SystemZII::BranchCG, SystemZ::CCMASK_ICMP,
1095                              MI->getOperand(2).getImm(), &MI->getOperand(3));
1096
1097   case SystemZ::CLGIJ:
1098   case SystemZ::CLGRJ:
1099     return SystemZII::Branch(SystemZII::BranchCLG, SystemZ::CCMASK_ICMP,
1100                              MI->getOperand(2).getImm(), &MI->getOperand(3));
1101
1102   default:
1103     llvm_unreachable("Unrecognized branch opcode");
1104   }
1105 }
1106
1107 void SystemZInstrInfo::getLoadStoreOpcodes(const TargetRegisterClass *RC,
1108                                            unsigned &LoadOpcode,
1109                                            unsigned &StoreOpcode) const {
1110   if (RC == &SystemZ::GR32BitRegClass || RC == &SystemZ::ADDR32BitRegClass) {
1111     LoadOpcode = SystemZ::L;
1112     StoreOpcode = SystemZ::ST;
1113   } else if (RC == &SystemZ::GRH32BitRegClass) {
1114     LoadOpcode = SystemZ::LFH;
1115     StoreOpcode = SystemZ::STFH;
1116   } else if (RC == &SystemZ::GRX32BitRegClass) {
1117     LoadOpcode = SystemZ::LMux;
1118     StoreOpcode = SystemZ::STMux;
1119   } else if (RC == &SystemZ::GR64BitRegClass ||
1120              RC == &SystemZ::ADDR64BitRegClass) {
1121     LoadOpcode = SystemZ::LG;
1122     StoreOpcode = SystemZ::STG;
1123   } else if (RC == &SystemZ::GR128BitRegClass ||
1124              RC == &SystemZ::ADDR128BitRegClass) {
1125     LoadOpcode = SystemZ::L128;
1126     StoreOpcode = SystemZ::ST128;
1127   } else if (RC == &SystemZ::FP32BitRegClass) {
1128     LoadOpcode = SystemZ::LE;
1129     StoreOpcode = SystemZ::STE;
1130   } else if (RC == &SystemZ::FP64BitRegClass) {
1131     LoadOpcode = SystemZ::LD;
1132     StoreOpcode = SystemZ::STD;
1133   } else if (RC == &SystemZ::FP128BitRegClass) {
1134     LoadOpcode = SystemZ::LX;
1135     StoreOpcode = SystemZ::STX;
1136   } else if (RC == &SystemZ::VR32BitRegClass) {
1137     LoadOpcode = SystemZ::VL32;
1138     StoreOpcode = SystemZ::VST32;
1139   } else if (RC == &SystemZ::VR64BitRegClass) {
1140     LoadOpcode = SystemZ::VL64;
1141     StoreOpcode = SystemZ::VST64;
1142   } else if (RC == &SystemZ::VF128BitRegClass ||
1143              RC == &SystemZ::VR128BitRegClass) {
1144     LoadOpcode = SystemZ::VL;
1145     StoreOpcode = SystemZ::VST;
1146   } else
1147     llvm_unreachable("Unsupported regclass to load or store");
1148 }
1149
1150 unsigned SystemZInstrInfo::getOpcodeForOffset(unsigned Opcode,
1151                                               int64_t Offset) const {
1152   const MCInstrDesc &MCID = get(Opcode);
1153   int64_t Offset2 = (MCID.TSFlags & SystemZII::Is128Bit ? Offset + 8 : Offset);
1154   if (isUInt<12>(Offset) && isUInt<12>(Offset2)) {
1155     // Get the instruction to use for unsigned 12-bit displacements.
1156     int Disp12Opcode = SystemZ::getDisp12Opcode(Opcode);
1157     if (Disp12Opcode >= 0)
1158       return Disp12Opcode;
1159
1160     // All address-related instructions can use unsigned 12-bit
1161     // displacements.
1162     return Opcode;
1163   }
1164   if (isInt<20>(Offset) && isInt<20>(Offset2)) {
1165     // Get the instruction to use for signed 20-bit displacements.
1166     int Disp20Opcode = SystemZ::getDisp20Opcode(Opcode);
1167     if (Disp20Opcode >= 0)
1168       return Disp20Opcode;
1169
1170     // Check whether Opcode allows signed 20-bit displacements.
1171     if (MCID.TSFlags & SystemZII::Has20BitOffset)
1172       return Opcode;
1173   }
1174   return 0;
1175 }
1176
1177 unsigned SystemZInstrInfo::getLoadAndTest(unsigned Opcode) const {
1178   switch (Opcode) {
1179   case SystemZ::L:      return SystemZ::LT;
1180   case SystemZ::LY:     return SystemZ::LT;
1181   case SystemZ::LG:     return SystemZ::LTG;
1182   case SystemZ::LGF:    return SystemZ::LTGF;
1183   case SystemZ::LR:     return SystemZ::LTR;
1184   case SystemZ::LGFR:   return SystemZ::LTGFR;
1185   case SystemZ::LGR:    return SystemZ::LTGR;
1186   case SystemZ::LER:    return SystemZ::LTEBR;
1187   case SystemZ::LDR:    return SystemZ::LTDBR;
1188   case SystemZ::LXR:    return SystemZ::LTXBR;
1189   case SystemZ::LCDFR:  return SystemZ::LCDBR;
1190   case SystemZ::LPDFR:  return SystemZ::LPDBR;
1191   case SystemZ::LNDFR:  return SystemZ::LNDBR;
1192   case SystemZ::LCDFR_32:  return SystemZ::LCEBR;
1193   case SystemZ::LPDFR_32:  return SystemZ::LPEBR;
1194   case SystemZ::LNDFR_32:  return SystemZ::LNEBR;
1195   // On zEC12 we prefer to use RISBGN.  But if there is a chance to
1196   // actually use the condition code, we may turn it back into RISGB.
1197   // Note that RISBG is not really a "load-and-test" instruction,
1198   // but sets the same condition code values, so is OK to use here.
1199   case SystemZ::RISBGN: return SystemZ::RISBG;
1200   default:              return 0;
1201   }
1202 }
1203
1204 // Return true if Mask matches the regexp 0*1+0*, given that zero masks
1205 // have already been filtered out.  Store the first set bit in LSB and
1206 // the number of set bits in Length if so.
1207 static bool isStringOfOnes(uint64_t Mask, unsigned &LSB, unsigned &Length) {
1208   unsigned First = findFirstSet(Mask);
1209   uint64_t Top = (Mask >> First) + 1;
1210   if ((Top & -Top) == Top) {
1211     LSB = First;
1212     Length = findFirstSet(Top);
1213     return true;
1214   }
1215   return false;
1216 }
1217
1218 bool SystemZInstrInfo::isRxSBGMask(uint64_t Mask, unsigned BitSize,
1219                                    unsigned &Start, unsigned &End) const {
1220   // Reject trivial all-zero masks.
1221   Mask &= allOnes(BitSize);
1222   if (Mask == 0)
1223     return false;
1224
1225   // Handle the 1+0+ or 0+1+0* cases.  Start then specifies the index of
1226   // the msb and End specifies the index of the lsb.
1227   unsigned LSB, Length;
1228   if (isStringOfOnes(Mask, LSB, Length)) {
1229     Start = 63 - (LSB + Length - 1);
1230     End = 63 - LSB;
1231     return true;
1232   }
1233
1234   // Handle the wrap-around 1+0+1+ cases.  Start then specifies the msb
1235   // of the low 1s and End specifies the lsb of the high 1s.
1236   if (isStringOfOnes(Mask ^ allOnes(BitSize), LSB, Length)) {
1237     assert(LSB > 0 && "Bottom bit must be set");
1238     assert(LSB + Length < BitSize && "Top bit must be set");
1239     Start = 63 - (LSB - 1);
1240     End = 63 - (LSB + Length);
1241     return true;
1242   }
1243
1244   return false;
1245 }
1246
1247 unsigned SystemZInstrInfo::getCompareAndBranch(unsigned Opcode,
1248                                                const MachineInstr *MI) const {
1249   switch (Opcode) {
1250   case SystemZ::CR:
1251     return SystemZ::CRJ;
1252   case SystemZ::CGR:
1253     return SystemZ::CGRJ;
1254   case SystemZ::CHI:
1255     return MI && isInt<8>(MI->getOperand(1).getImm()) ? SystemZ::CIJ : 0;
1256   case SystemZ::CGHI:
1257     return MI && isInt<8>(MI->getOperand(1).getImm()) ? SystemZ::CGIJ : 0;
1258   case SystemZ::CLR:
1259     return SystemZ::CLRJ;
1260   case SystemZ::CLGR:
1261     return SystemZ::CLGRJ;
1262   case SystemZ::CLFI:
1263     return MI && isUInt<8>(MI->getOperand(1).getImm()) ? SystemZ::CLIJ : 0;
1264   case SystemZ::CLGFI:
1265     return MI && isUInt<8>(MI->getOperand(1).getImm()) ? SystemZ::CLGIJ : 0;
1266   default:
1267     return 0;
1268   }
1269 }
1270
1271 void SystemZInstrInfo::loadImmediate(MachineBasicBlock &MBB,
1272                                      MachineBasicBlock::iterator MBBI,
1273                                      unsigned Reg, uint64_t Value) const {
1274   DebugLoc DL = MBBI != MBB.end() ? MBBI->getDebugLoc() : DebugLoc();
1275   unsigned Opcode;
1276   if (isInt<16>(Value))
1277     Opcode = SystemZ::LGHI;
1278   else if (SystemZ::isImmLL(Value))
1279     Opcode = SystemZ::LLILL;
1280   else if (SystemZ::isImmLH(Value)) {
1281     Opcode = SystemZ::LLILH;
1282     Value >>= 16;
1283   } else {
1284     assert(isInt<32>(Value) && "Huge values not handled yet");
1285     Opcode = SystemZ::LGFI;
1286   }
1287   BuildMI(MBB, MBBI, DL, get(Opcode), Reg).addImm(Value);
1288 }