lib/Target/Sparc/SparcInstrInfo.td

   1 //===-- SparcInstrInfo.td - Target Description for Sparc Target -----------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the Sparc instructions in TableGen format.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 //===----------------------------------------------------------------------===//
  15 // Instruction format superclass
  16 //===----------------------------------------------------------------------===//
  17
  18 include "SparcInstrFormats.td"
  19
  20 //===----------------------------------------------------------------------===//
  21 // Feature predicates.
  22 //===----------------------------------------------------------------------===//
  23
  24 // True when generating 32-bit code.
  25 def Is32Bit : Predicate<"!Subtarget.is64Bit()">;
  26
  27 // True when generating 64-bit code. This also implies HasV9.
  28 def Is64Bit : Predicate<"Subtarget.is64Bit()">;
  29
  30 // HasV9 - This predicate is true when the target processor supports V9
  31 // instructions.  Note that the machine may be running in 32-bit mode.
  32 def HasV9   : Predicate<"Subtarget.isV9()">,
  33               AssemblerPredicate<"FeatureV9">;
  34
  35 // HasNoV9 - This predicate is true when the target doesn't have V9
  36 // instructions.  Use of this is just a hack for the isel not having proper
  37 // costs for V8 instructions that are more expensive than their V9 ones.
  38 def HasNoV9 : Predicate<"!Subtarget.isV9()">;
  39
  40 // HasVIS - This is true when the target processor has VIS extensions.
  41 def HasVIS : Predicate<"Subtarget.isVIS()">;
  42
  43 // HasHardQuad - This is true when the target processor supports quad floating
  44 // point instructions.
  45 def HasHardQuad : Predicate<"Subtarget.hasHardQuad()">;
  46
  47 // UseDeprecatedInsts - This predicate is true when the target processor is a
  48 // V8, or when it is V9 but the V8 deprecated instructions are efficient enough
  49 // to use when appropriate.  In either of these cases, the instruction selector
  50 // will pick deprecated instructions.
  51 def UseDeprecatedInsts : Predicate<"Subtarget.useDeprecatedV8Instructions()">;
  52
  53 //===----------------------------------------------------------------------===//
  54 // Instruction Pattern Stuff
  55 //===----------------------------------------------------------------------===//
  56
  57 def simm11  : PatLeaf<(imm), [{ return isInt<11>(N->getSExtValue()); }]>;
  58
  59 def simm13  : PatLeaf<(imm), [{ return isInt<13>(N->getSExtValue()); }]>;
  60
  61 def LO10 : SDNodeXForm<imm, [{
  62   return CurDAG->getTargetConstant((unsigned)N->getZExtValue() & 1023,
  63                                    MVT::i32);
  64 }]>;
  65
  66 def HI22 : SDNodeXForm<imm, [{
  67   // Transformation function: shift the immediate value down into the low bits.
  68   return CurDAG->getTargetConstant((unsigned)N->getZExtValue() >> 10, MVT::i32);
  69 }]>;
  70
  71 def SETHIimm : PatLeaf<(imm), [{
  72   return isShiftedUInt<22, 10>(N->getZExtValue());
  73 }], HI22>;
  74
  75 // Addressing modes.
  76 def ADDRrr : ComplexPattern<iPTR, 2, "SelectADDRrr", [], []>;
  77 def ADDRri : ComplexPattern<iPTR, 2, "SelectADDRri", [frameindex], []>;
  78
  79 // Address operands
  80 def SparcMEMrrAsmOperand : AsmOperandClass {
  81   let Name = "MEMrr";
  82   let ParserMethod = "parseMEMOperand";
  83 }
  84
  85 def SparcMEMriAsmOperand : AsmOperandClass {
  86   let Name = "MEMri";
  87   let ParserMethod = "parseMEMOperand";
  88 }
  89
  90 def MEMrr : Operand<iPTR> {
  91   let PrintMethod = "printMemOperand";
  92   let MIOperandInfo = (ops ptr_rc, ptr_rc);
  93   let ParserMatchClass = SparcMEMrrAsmOperand;
  94 }
  95 def MEMri : Operand<iPTR> {
  96   let PrintMethod = "printMemOperand";
  97   let MIOperandInfo = (ops ptr_rc, i32imm);
  98   let ParserMatchClass = SparcMEMriAsmOperand;
  99 }
 100
 101 def TLSSym : Operand<iPTR>;
 102
 103 // Branch targets have OtherVT type.
 104 def brtarget : Operand<OtherVT> {
 105   let EncoderMethod = "getBranchTargetOpValue";
 106 }
 107
 108 def calltarget : Operand<i32> {
 109   let EncoderMethod = "getCallTargetOpValue";
 110   let DecoderMethod = "DecodeCall";
 111 }
 112
 113 def simm13Op : Operand<i32> {
 114   let DecoderMethod = "DecodeSIMM13";
 115 }
 116
 117 // Operand for printing out a condition code.
 118 let PrintMethod = "printCCOperand" in
 119   def CCOp : Operand<i32>;
 120
 121 def SDTSPcmpicc :
 122 SDTypeProfile<0, 2, [SDTCisInt<0>, SDTCisSameAs<0, 1>]>;
 123 def SDTSPcmpfcc :
 124 SDTypeProfile<0, 2, [SDTCisFP<0>, SDTCisSameAs<0, 1>]>;
 125 def SDTSPbrcc :
 126 SDTypeProfile<0, 2, [SDTCisVT<0, OtherVT>, SDTCisVT<1, i32>]>;
 127 def SDTSPselectcc :
 128 SDTypeProfile<1, 3, [SDTCisSameAs<0, 1>, SDTCisSameAs<1, 2>, SDTCisVT<3, i32>]>;
 129 def SDTSPFTOI :
 130 SDTypeProfile<1, 1, [SDTCisVT<0, f32>, SDTCisFP<1>]>;
 131 def SDTSPITOF :
 132 SDTypeProfile<1, 1, [SDTCisFP<0>, SDTCisVT<1, f32>]>;
 133 def SDTSPFTOX :
 134 SDTypeProfile<1, 1, [SDTCisVT<0, f64>, SDTCisFP<1>]>;
 135 def SDTSPXTOF :
 136 SDTypeProfile<1, 1, [SDTCisFP<0>, SDTCisVT<1, f64>]>;
 137
 138 def SDTSPtlsadd :
 139 SDTypeProfile<1, 3, [SDTCisInt<0>, SDTCisSameAs<0, 1>, SDTCisPtrTy<2>]>;
 140 def SDTSPtlsld :
 141 SDTypeProfile<1, 2, [SDTCisPtrTy<0>, SDTCisPtrTy<1>]>;
 142
 143 def SPcmpicc : SDNode<"SPISD::CMPICC", SDTSPcmpicc, [SDNPOutGlue]>;
 144 def SPcmpfcc : SDNode<"SPISD::CMPFCC", SDTSPcmpfcc, [SDNPOutGlue]>;
 145 def SPbricc : SDNode<"SPISD::BRICC", SDTSPbrcc, [SDNPHasChain, SDNPInGlue]>;
 146 def SPbrxcc : SDNode<"SPISD::BRXCC", SDTSPbrcc, [SDNPHasChain, SDNPInGlue]>;
 147 def SPbrfcc : SDNode<"SPISD::BRFCC", SDTSPbrcc, [SDNPHasChain, SDNPInGlue]>;
 148
 149 def SPhi    : SDNode<"SPISD::Hi", SDTIntUnaryOp>;
 150 def SPlo    : SDNode<"SPISD::Lo", SDTIntUnaryOp>;
 151
 152 def SPftoi  : SDNode<"SPISD::FTOI", SDTSPFTOI>;
 153 def SPitof  : SDNode<"SPISD::ITOF", SDTSPITOF>;
 154 def SPftox  : SDNode<"SPISD::FTOX", SDTSPFTOX>;
 155 def SPxtof  : SDNode<"SPISD::XTOF", SDTSPXTOF>;
 156
 157 def SPselecticc : SDNode<"SPISD::SELECT_ICC", SDTSPselectcc, [SDNPInGlue]>;
 158 def SPselectxcc : SDNode<"SPISD::SELECT_XCC", SDTSPselectcc, [SDNPInGlue]>;
 159 def SPselectfcc : SDNode<"SPISD::SELECT_FCC", SDTSPselectcc, [SDNPInGlue]>;
 160
 161 //  These are target-independent nodes, but have target-specific formats.
 162 def SDT_SPCallSeqStart : SDCallSeqStart<[ SDTCisVT<0, i32> ]>;
 163 def SDT_SPCallSeqEnd   : SDCallSeqEnd<[ SDTCisVT<0, i32>,
 164                                         SDTCisVT<1, i32> ]>;
 165
 166 def callseq_start : SDNode<"ISD::CALLSEQ_START", SDT_SPCallSeqStart,
 167                            [SDNPHasChain, SDNPOutGlue]>;
 168 def callseq_end   : SDNode<"ISD::CALLSEQ_END",   SDT_SPCallSeqEnd,
 169                            [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
 170
 171 def SDT_SPCall    : SDTypeProfile<0, -1, [SDTCisVT<0, i32>]>;
 172 def call          : SDNode<"SPISD::CALL", SDT_SPCall,
 173                            [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
 174                             SDNPVariadic]>;
 175
 176 def SDT_SPRet     : SDTypeProfile<0, 1, [SDTCisVT<0, i32>]>;
 177 def retflag       : SDNode<"SPISD::RET_FLAG", SDT_SPRet,
 178                            [SDNPHasChain, SDNPOptInGlue, SDNPVariadic]>;
 179
 180 def flushw        : SDNode<"SPISD::FLUSHW", SDTNone,
 181                            [SDNPHasChain, SDNPSideEffect, SDNPMayStore]>;
 182
 183 def tlsadd        : SDNode<"SPISD::TLS_ADD", SDTSPtlsadd>;
 184 def tlsld         : SDNode<"SPISD::TLS_LD",  SDTSPtlsld>;
 185 def tlscall       : SDNode<"SPISD::TLS_CALL", SDT_SPCall,
 186                             [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
 187                              SDNPVariadic]>;
 188
 189 def getPCX        : Operand<iPTR> {
 190   let PrintMethod = "printGetPCX";
 191 }
 192
 193 //===----------------------------------------------------------------------===//
 194 // SPARC Flag Conditions
 195 //===----------------------------------------------------------------------===//
 196
 197 // Note that these values must be kept in sync with the CCOp::CondCode enum
 198 // values.
 199 class ICC_VAL<int N> : PatLeaf<(i32 N)>;
 200 def ICC_NE  : ICC_VAL< 9>;  // Not Equal
 201 def ICC_E   : ICC_VAL< 1>;  // Equal
 202 def ICC_G   : ICC_VAL<10>;  // Greater
 203 def ICC_LE  : ICC_VAL< 2>;  // Less or Equal
 204 def ICC_GE  : ICC_VAL<11>;  // Greater or Equal
 205 def ICC_L   : ICC_VAL< 3>;  // Less
 206 def ICC_GU  : ICC_VAL<12>;  // Greater Unsigned
 207 def ICC_LEU : ICC_VAL< 4>;  // Less or Equal Unsigned
 208 def ICC_CC  : ICC_VAL<13>;  // Carry Clear/Great or Equal Unsigned
 209 def ICC_CS  : ICC_VAL< 5>;  // Carry Set/Less Unsigned
 210 def ICC_POS : ICC_VAL<14>;  // Positive
 211 def ICC_NEG : ICC_VAL< 6>;  // Negative
 212 def ICC_VC  : ICC_VAL<15>;  // Overflow Clear
 213 def ICC_VS  : ICC_VAL< 7>;  // Overflow Set
 214
 215 class FCC_VAL<int N> : PatLeaf<(i32 N)>;
 216 def FCC_U   : FCC_VAL<23>;  // Unordered
 217 def FCC_G   : FCC_VAL<22>;  // Greater
 218 def FCC_UG  : FCC_VAL<21>;  // Unordered or Greater
 219 def FCC_L   : FCC_VAL<20>;  // Less
 220 def FCC_UL  : FCC_VAL<19>;  // Unordered or Less
 221 def FCC_LG  : FCC_VAL<18>;  // Less or Greater
 222 def FCC_NE  : FCC_VAL<17>;  // Not Equal
 223 def FCC_E   : FCC_VAL<25>;  // Equal
 224 def FCC_UE  : FCC_VAL<24>;  // Unordered or Equal
 225 def FCC_GE  : FCC_VAL<25>;  // Greater or Equal
 226 def FCC_UGE : FCC_VAL<26>;  // Unordered or Greater or Equal
 227 def FCC_LE  : FCC_VAL<27>;  // Less or Equal
 228 def FCC_ULE : FCC_VAL<28>;  // Unordered or Less or Equal
 229 def FCC_O   : FCC_VAL<29>;  // Ordered
 230
 231 //===----------------------------------------------------------------------===//
 232 // Instruction Class Templates
 233 //===----------------------------------------------------------------------===//
 234
 235 /// F3_12 multiclass - Define a normal F3_1/F3_2 pattern in one shot.
 236 multiclass F3_12<string OpcStr, bits<6> Op3Val, SDNode OpNode,
 237                  RegisterClass RC, ValueType Ty, Operand immOp> {
 238   def rr  : F3_1<2, Op3Val,
 239                  (outs RC:$rd), (ins RC:$rs1, RC:$rs2),
 240                  !strconcat(OpcStr, " $rs1, $rs2, $rd"),
 241                  [(set Ty:$rd, (OpNode Ty:$rs1, Ty:$rs2))]>;
 242   def ri  : F3_2<2, Op3Val,
 243                  (outs RC:$rd), (ins RC:$rs1, immOp:$simm13),
 244                  !strconcat(OpcStr, " $rs1, $simm13, $rd"),
 245                  [(set Ty:$rd, (OpNode Ty:$rs1, (Ty simm13:$simm13)))]>;
 246 }
 247
 248 /// F3_12np multiclass - Define a normal F3_1/F3_2 pattern in one shot, with no
 249 /// pattern.
 250 multiclass F3_12np<string OpcStr, bits<6> Op3Val> {
 251   def rr  : F3_1<2, Op3Val,
 252                  (outs IntRegs:$rd), (ins IntRegs:$rs1, IntRegs:$rs2),
 253                  !strconcat(OpcStr, " $rs1, $rs2, $rd"), []>;
 254   def ri  : F3_2<2, Op3Val,
 255                  (outs IntRegs:$rd), (ins IntRegs:$rs1, simm13Op:$simm13),
 256                  !strconcat(OpcStr, " $rs1, $simm13, $rd"), []>;
 257 }
 258
 259 // Load multiclass - Define both Reg+Reg/Reg+Imm patterns in one shot.
 260 multiclass Load<string OpcStr, bits<6> Op3Val, SDPatternOperator OpNode,
 261            RegisterClass RC, ValueType Ty> {
 262   def rr  : F3_1<3, Op3Val,
 263                  (outs RC:$dst), (ins MEMrr:$addr),
 264                  !strconcat(OpcStr, " [$addr], $dst"),
 265                  [(set Ty:$dst, (OpNode ADDRrr:$addr))]>;
 266   def ri  : F3_2<3, Op3Val,
 267                  (outs RC:$dst), (ins MEMri:$addr),
 268                  !strconcat(OpcStr, " [$addr], $dst"),
 269                  [(set Ty:$dst, (OpNode ADDRri:$addr))]>;
 270 }
 271
 272 // Store multiclass - Define both Reg+Reg/Reg+Imm patterns in one shot.
 273 multiclass Store<string OpcStr, bits<6> Op3Val, SDPatternOperator OpNode,
 274            RegisterClass RC, ValueType Ty> {
 275   def rr  : F3_1<3, Op3Val,
 276                  (outs), (ins MEMrr:$addr, RC:$rd),
 277                  !strconcat(OpcStr, " $rd, [$addr]"),
 278                  [(OpNode Ty:$rd, ADDRrr:$addr)]>;
 279   def ri  : F3_2<3, Op3Val,
 280                  (outs), (ins MEMri:$addr, RC:$rd),
 281                  !strconcat(OpcStr, " $rd, [$addr]"),
 282                  [(OpNode Ty:$rd, ADDRri:$addr)]>;
 283 }
 284
 285 //===----------------------------------------------------------------------===//
 286 // Instructions
 287 //===----------------------------------------------------------------------===//
 288
 289 // Pseudo instructions.
 290 class Pseudo<dag outs, dag ins, string asmstr, list<dag> pattern>
 291    : InstSP<outs, ins, asmstr, pattern> {
 292   let isCodeGenOnly = 1;
 293   let isPseudo = 1;
 294 }
 295
 296 // GETPCX for PIC
 297 let Defs = [O7] in {
 298   def GETPCX : Pseudo<(outs getPCX:$getpcseq), (ins), "$getpcseq", [] >;
 299 }
 300
 301 let Defs = [O6], Uses = [O6] in {
 302 def ADJCALLSTACKDOWN : Pseudo<(outs), (ins i32imm:$amt),
 303                                "!ADJCALLSTACKDOWN $amt",
 304                                [(callseq_start timm:$amt)]>;
 305 def ADJCALLSTACKUP : Pseudo<(outs), (ins i32imm:$amt1, i32imm:$amt2),
 306                             "!ADJCALLSTACKUP $amt1",
 307                             [(callseq_end timm:$amt1, timm:$amt2)]>;
 308 }
 309
 310 let hasSideEffects = 1, mayStore = 1 in {
 311   let rd = 0, rs1 = 0, rs2 = 0 in
 312     def FLUSHW : F3_1<0b10, 0b101011, (outs), (ins),
 313                       "flushw",
 314                       [(flushw)]>, Requires<[HasV9]>;
 315   let rd = 0, rs1 = 1, simm13 = 3 in
 316     def TA3 : F3_2<0b10, 0b111010, (outs), (ins),
 317                    "ta 3",
 318                    [(flushw)]>;
 319 }
 320
 321 let isBarrier = 1, isTerminator = 1, rd = 0b1000, rs1 = 0, simm13 = 5 in
 322   def TA5 : F3_2<0b10, 0b111010, (outs), (ins), "ta 5", [(trap)]>;
 323
 324 let rd = 0 in
 325   def UNIMP : F2_1<0b000, (outs), (ins i32imm:$imm22),
 326                   "unimp $imm22", []>;
 327
 328 // SELECT_CC_* - Used to implement the SELECT_CC DAG operation.  Expanded after
 329 // instruction selection into a branch sequence.  This has to handle all
 330 // permutations of selection between i32/f32/f64 on ICC and FCC.
 331 // Expanded after instruction selection.
 332 let Uses = [ICC], usesCustomInserter = 1 in {
 333   def SELECT_CC_Int_ICC
 334    : Pseudo<(outs IntRegs:$dst), (ins IntRegs:$T, IntRegs:$F, i32imm:$Cond),
 335             "; SELECT_CC_Int_ICC PSEUDO!",
 336             [(set i32:$dst, (SPselecticc i32:$T, i32:$F, imm:$Cond))]>;
 337   def SELECT_CC_FP_ICC
 338    : Pseudo<(outs FPRegs:$dst), (ins FPRegs:$T, FPRegs:$F, i32imm:$Cond),
 339             "; SELECT_CC_FP_ICC PSEUDO!",
 340             [(set f32:$dst, (SPselecticc f32:$T, f32:$F, imm:$Cond))]>;
 341
 342   def SELECT_CC_DFP_ICC
 343    : Pseudo<(outs DFPRegs:$dst), (ins DFPRegs:$T, DFPRegs:$F, i32imm:$Cond),
 344             "; SELECT_CC_DFP_ICC PSEUDO!",
 345             [(set f64:$dst, (SPselecticc f64:$T, f64:$F, imm:$Cond))]>;
 346
 347   def SELECT_CC_QFP_ICC
 348    : Pseudo<(outs QFPRegs:$dst), (ins QFPRegs:$T, QFPRegs:$F, i32imm:$Cond),
 349             "; SELECT_CC_QFP_ICC PSEUDO!",
 350             [(set f128:$dst, (SPselecticc f128:$T, f128:$F, imm:$Cond))]>;
 351 }
 352
 353 let usesCustomInserter = 1, Uses = [FCC] in {
 354
 355   def SELECT_CC_Int_FCC
 356    : Pseudo<(outs IntRegs:$dst), (ins IntRegs:$T, IntRegs:$F, i32imm:$Cond),
 357             "; SELECT_CC_Int_FCC PSEUDO!",
 358             [(set i32:$dst, (SPselectfcc i32:$T, i32:$F, imm:$Cond))]>;
 359
 360   def SELECT_CC_FP_FCC
 361    : Pseudo<(outs FPRegs:$dst), (ins FPRegs:$T, FPRegs:$F, i32imm:$Cond),
 362             "; SELECT_CC_FP_FCC PSEUDO!",
 363             [(set f32:$dst, (SPselectfcc f32:$T, f32:$F, imm:$Cond))]>;
 364   def SELECT_CC_DFP_FCC
 365    : Pseudo<(outs DFPRegs:$dst), (ins DFPRegs:$T, DFPRegs:$F, i32imm:$Cond),
 366             "; SELECT_CC_DFP_FCC PSEUDO!",
 367             [(set f64:$dst, (SPselectfcc f64:$T, f64:$F, imm:$Cond))]>;
 368   def SELECT_CC_QFP_FCC
 369    : Pseudo<(outs QFPRegs:$dst), (ins QFPRegs:$T, QFPRegs:$F, i32imm:$Cond),
 370             "; SELECT_CC_QFP_FCC PSEUDO!",
 371             [(set f128:$dst, (SPselectfcc f128:$T, f128:$F, imm:$Cond))]>;
 372 }
 373
 374 // JMPL Instruction.
 375 let isTerminator = 1, hasDelaySlot = 1, isBarrier = 1 in {
 376   def JMPLrr: F3_1<2, 0b111000, (outs IntRegs:$dst), (ins MEMrr:$addr),
 377                   "jmpl $addr, $dst", []>;
 378   def JMPLri: F3_2<2, 0b111000, (outs IntRegs:$dst), (ins MEMri:$addr),
 379                   "jmpl $addr, $dst", []>;
 380 }
 381
 382 // Section A.3 - Synthetic Instructions, p. 85
 383 // special cases of JMPL:
 384 let isReturn = 1, isTerminator = 1, hasDelaySlot = 1, isBarrier = 1,
 385     isCodeGenOnly = 1 in {
 386   let rd = 0, rs1 = 15 in
 387     def RETL: F3_2<2, 0b111000, (outs), (ins i32imm:$val),
 388                    "jmp %o7+$val", [(retflag simm13:$val)]>;
 389
 390   let rd = 0, rs1 = 31 in
 391     def RET: F3_2<2, 0b111000, (outs), (ins i32imm:$val),
 392                   "jmp %i7+$val", []>;
 393 }
 394
 395 // Section B.1 - Load Integer Instructions, p. 90
 396 let DecoderMethod = "DecodeLoadInt" in {
 397   defm LDSB : Load<"ldsb", 0b001001, sextloadi8,  IntRegs, i32>;
 398   defm LDSH : Load<"ldsh", 0b001010, sextloadi16, IntRegs, i32>;
 399   defm LDUB : Load<"ldub", 0b000001, zextloadi8,  IntRegs, i32>;
 400   defm LDUH : Load<"lduh", 0b000010, zextloadi16, IntRegs, i32>;
 401   defm LD   : Load<"ld",   0b000000, load,        IntRegs, i32>;
 402 }
 403
 404 // Section B.2 - Load Floating-point Instructions, p. 92
 405 let DecoderMethod = "DecodeLoadFP" in
 406   defm LDF   : Load<"ld",  0b100000, load, FPRegs,  f32>;
 407 let DecoderMethod = "DecodeLoadDFP" in
 408   defm LDDF  : Load<"ldd", 0b100011, load, DFPRegs, f64>;
 409 let DecoderMethod = "DecodeLoadQFP" in
 410   defm LDQF  : Load<"ldq", 0b100010, load, QFPRegs, f128>,
 411                Requires<[HasV9, HasHardQuad]>;
 412
 413 // Section B.4 - Store Integer Instructions, p. 95
 414 let DecoderMethod = "DecodeStoreInt" in {
 415   defm STB   : Store<"stb", 0b000101, truncstorei8,  IntRegs, i32>;
 416   defm STH   : Store<"sth", 0b000110, truncstorei16, IntRegs, i32>;
 417   defm ST    : Store<"st",  0b000100, store,         IntRegs, i32>;
 418 }
 419
 420 // Section B.5 - Store Floating-point Instructions, p. 97
 421 let DecoderMethod = "DecodeStoreFP" in
 422   defm STF   : Store<"st",  0b100100, store,         FPRegs,  f32>;
 423 let DecoderMethod = "DecodeStoreDFP" in
 424   defm STDF  : Store<"std", 0b100111, store,         DFPRegs, f64>;
 425 let DecoderMethod = "DecodeStoreQFP" in
 426   defm STQF  : Store<"stq", 0b100110, store,         QFPRegs, f128>,
 427                Requires<[HasV9, HasHardQuad]>;
 428
 429 // Section B.9 - SETHI Instruction, p. 104
 430 def SETHIi: F2_1<0b100,
 431                  (outs IntRegs:$rd), (ins i32imm:$imm22),
 432                  "sethi $imm22, $rd",
 433                  [(set i32:$rd, SETHIimm:$imm22)]>;
 434
 435 // Section B.10 - NOP Instruction, p. 105
 436 // (It's a special case of SETHI)
 437 let rd = 0, imm22 = 0 in
 438   def NOP : F2_1<0b100, (outs), (ins), "nop", []>;
 439
 440 // Section B.11 - Logical Instructions, p. 106
 441 defm AND    : F3_12<"and", 0b000001, and, IntRegs, i32, simm13Op>;
 442
 443 def ANDNrr  : F3_1<2, 0b000101,
 444                    (outs IntRegs:$rd), (ins IntRegs:$rs1, IntRegs:$rs2),
 445                    "andn $rs1, $rs2, $rd",
 446                    [(set i32:$rd, (and i32:$rs1, (not i32:$rs2)))]>;
 447 def ANDNri  : F3_2<2, 0b000101,
 448                    (outs IntRegs:$rd), (ins IntRegs:$rs1, simm13Op:$simm13),
 449                    "andn $rs1, $simm13, $rd", []>;
 450
 451 defm OR     : F3_12<"or", 0b000010, or, IntRegs, i32, simm13Op>;
 452
 453 def ORNrr   : F3_1<2, 0b000110,
 454                    (outs IntRegs:$rd), (ins IntRegs:$rs1, IntRegs:$rs2),
 455                    "orn $rs1, $rs2, $rd",
 456                    [(set i32:$rd, (or i32:$rs1, (not i32:$rs2)))]>;
 457 def ORNri   : F3_2<2, 0b000110,
 458                    (outs IntRegs:$rd), (ins IntRegs:$rs1, simm13Op:$simm13),
 459                    "orn $rs1, $simm13, $rd", []>;
 460 defm XOR    : F3_12<"xor", 0b000011, xor, IntRegs, i32, simm13Op>;
 461
 462 def XNORrr  : F3_1<2, 0b000111,
 463                    (outs IntRegs:$rd), (ins IntRegs:$rs1, IntRegs:$rs2),
 464                    "xnor $rs1, $rs2, $rd",
 465                    [(set i32:$rd, (not (xor i32:$rs1, i32:$rs2)))]>;
 466 def XNORri  : F3_2<2, 0b000111,
 467                    (outs IntRegs:$rd), (ins IntRegs:$rs1, simm13Op:$simm13),
 468                    "xnor $rs1, $simm13, $rd", []>;
 469
 470 let Defs = [ICC] in {
 471   defm ANDCC  : F3_12np<"andcc",  0b010001>;
 472   defm ANDNCC : F3_12np<"andncc", 0b010101>;
 473   defm ORCC   : F3_12np<"orcc",   0b010010>;
 474   defm ORNCC  : F3_12np<"orncc",  0b010110>;
 475   defm XORCC  : F3_12np<"xorcc",  0b010011>;
 476   defm XNORCC : F3_12np<"xnorcc", 0b010111>;
 477 }
 478
 479 // Section B.12 - Shift Instructions, p. 107
 480 defm SLL : F3_12<"sll", 0b100101, shl, IntRegs, i32, simm13Op>;
 481 defm SRL : F3_12<"srl", 0b100110, srl, IntRegs, i32, simm13Op>;
 482 defm SRA : F3_12<"sra", 0b100111, sra, IntRegs, i32, simm13Op>;
 483
 484 // Section B.13 - Add Instructions, p. 108
 485 defm ADD   : F3_12<"add", 0b000000, add, IntRegs, i32, simm13Op>;
 486
 487 // "LEA" forms of add (patterns to make tblgen happy)
 488 let Predicates = [Is32Bit], isCodeGenOnly = 1 in
 489   def LEA_ADDri   : F3_2<2, 0b000000,
 490                      (outs IntRegs:$dst), (ins MEMri:$addr),
 491                      "add ${addr:arith}, $dst",
 492                      [(set iPTR:$dst, ADDRri:$addr)]>;
 493
 494 let Defs = [ICC] in
 495   defm ADDCC  : F3_12<"addcc", 0b010000, addc, IntRegs, i32, simm13Op>;
 496
 497 let Uses = [ICC] in
 498   defm ADDC   : F3_12np<"addx", 0b001000>;
 499
 500 let Uses = [ICC], Defs = [ICC] in
 501   defm ADDE  : F3_12<"addxcc", 0b011000, adde, IntRegs, i32, simm13Op>;
 502
 503 // Section B.15 - Subtract Instructions, p. 110
 504 defm SUB    : F3_12  <"sub"  , 0b000100, sub, IntRegs, i32, simm13Op>;
 505 let Uses = [ICC], Defs = [ICC] in
 506   defm SUBE   : F3_12  <"subxcc" , 0b011100, sube, IntRegs, i32, simm13Op>;
 507
 508 let Defs = [ICC] in
 509   defm SUBCC  : F3_12  <"subcc", 0b010100, subc, IntRegs, i32, simm13Op>;
 510
 511 let Uses = [ICC] in
 512   defm SUBC   : F3_12np <"subx", 0b001100>;
 513
 514 let Defs = [ICC], rd = 0 in {
 515   def CMPrr   : F3_1<2, 0b010100,
 516                      (outs), (ins IntRegs:$rs1, IntRegs:$rs2),
 517                      "cmp $rs1, $rs2",
 518                      [(SPcmpicc i32:$rs1, i32:$rs2)]>;
 519   def CMPri   : F3_2<2, 0b010100,
 520                      (outs), (ins IntRegs:$rs1, simm13Op:$simm13),
 521                      "cmp $rs1, $simm13",
 522                      [(SPcmpicc i32:$rs1, (i32 simm13:$simm13))]>;
 523 }
 524
 525 // Section B.18 - Multiply Instructions, p. 113
 526 let Defs = [Y] in {
 527   defm UMUL : F3_12np<"umul", 0b001010>;
 528   defm SMUL : F3_12  <"smul", 0b001011, mul, IntRegs, i32, simm13Op>;
 529 }
 530
 531 let Defs = [Y, ICC] in {
 532   defm UMULCC : F3_12np<"umulcc", 0b011010>;
 533   defm SMULCC : F3_12np<"smulcc", 0b011011>;
 534 }
 535
 536 // Section B.19 - Divide Instructions, p. 115
 537 let Defs = [Y] in {
 538   defm UDIV : F3_12np<"udiv", 0b001110>;
 539   defm SDIV : F3_12np<"sdiv", 0b001111>;
 540 }
 541
 542 let Defs = [Y, ICC] in {
 543   defm UDIVCC : F3_12np<"udivcc", 0b011110>;
 544   defm SDIVCC : F3_12np<"sdivcc", 0b011111>;
 545 }
 546
 547 // Section B.20 - SAVE and RESTORE, p. 117
 548 defm SAVE    : F3_12np<"save"   , 0b111100>;
 549 defm RESTORE : F3_12np<"restore", 0b111101>;
 550
 551 // Section B.21 - Branch on Integer Condition Codes Instructions, p. 119
 552
 553 // unconditional branch class.
 554 class BranchAlways<dag ins, string asmstr, list<dag> pattern>
 555   : F2_2<0b010, 0, (outs), ins, asmstr, pattern> {
 556   let isBranch     = 1;
 557   let isTerminator = 1;
 558   let hasDelaySlot = 1;
 559   let isBarrier    = 1;
 560 }
 561
 562 let cond = 8 in
 563   def BA : BranchAlways<(ins brtarget:$imm22), "ba $imm22", [(br bb:$imm22)]>;
 564
 565 // conditional branch class:
 566 class BranchSP<dag ins, string asmstr, list<dag> pattern>
 567  : F2_2<0b010, 0, (outs), ins, asmstr, pattern> {
 568   let isBranch = 1;
 569   let isTerminator = 1;
 570   let hasDelaySlot = 1;
 571 }
 572
 573 // conditional branch with annul class:
 574 class BranchSPA<dag ins, string asmstr, list<dag> pattern>
 575  : F2_2<0b010, 1, (outs), ins, asmstr, pattern> {
 576   let isBranch = 1;
 577   let isTerminator = 1;
 578   let hasDelaySlot = 1;
 579 }
 580
 581 // Indirect branch instructions.
 582 let isTerminator = 1, isBarrier = 1,  hasDelaySlot = 1, isBranch =1,
 583      isIndirectBranch = 1, rd = 0, isCodeGenOnly = 1 in {
 584   def BINDrr  : F3_1<2, 0b111000,
 585                    (outs), (ins MEMrr:$ptr),
 586                    "jmp $ptr",
 587                    [(brind ADDRrr:$ptr)]>;
 588   def BINDri  : F3_2<2, 0b111000,
 589                    (outs), (ins MEMri:$ptr),
 590                    "jmp $ptr",
 591                    [(brind ADDRri:$ptr)]>;
 592 }
 593
 594 let Uses = [ICC] in {
 595   def BCOND : BranchSP<(ins brtarget:$imm22, CCOp:$cond),
 596                          "b$cond $imm22",
 597                         [(SPbricc bb:$imm22, imm:$cond)]>;
 598   def BCONDA : BranchSPA<(ins brtarget:$imm22, CCOp:$cond),
 599                          "b$cond,a $imm22", []>;
 600 }
 601
 602 // Section B.22 - Branch on Floating-point Condition Codes Instructions, p. 121
 603
 604 // floating-point conditional branch class:
 605 class FPBranchSP<dag ins, string asmstr, list<dag> pattern>
 606  : F2_2<0b110, 0, (outs), ins, asmstr, pattern> {
 607   let isBranch = 1;
 608   let isTerminator = 1;
 609   let hasDelaySlot = 1;
 610 }
 611
 612 // floating-point conditional branch with annul class:
 613 class FPBranchSPA<dag ins, string asmstr, list<dag> pattern>
 614  : F2_2<0b110, 1, (outs), ins, asmstr, pattern> {
 615   let isBranch = 1;
 616   let isTerminator = 1;
 617   let hasDelaySlot = 1;
 618 }
 619
 620 let Uses = [FCC] in {
 621   def FBCOND  : FPBranchSP<(ins brtarget:$imm22, CCOp:$cond),
 622                               "fb$cond $imm22",
 623                               [(SPbrfcc bb:$imm22, imm:$cond)]>;
 624   def FBCONDA : FPBranchSPA<(ins brtarget:$imm22, CCOp:$cond),
 625                              "fb$cond,a $imm22", []>;
 626 }
 627
 628 // Section B.24 - Call and Link Instruction, p. 125
 629 // This is the only Format 1 instruction
 630 let Uses = [O6],
 631     hasDelaySlot = 1, isCall = 1 in {
 632   def CALL : InstSP<(outs), (ins calltarget:$disp, variable_ops),
 633                     "call $disp", []> {
 634     bits<30> disp;
 635     let op = 1;
 636     let Inst{29-0} = disp;
 637   }
 638
 639   // indirect calls: special cases of JMPL.
 640   let isCodeGenOnly = 1, rd = 15 in {
 641     def CALLrr : F3_1<2, 0b111000,
 642                       (outs), (ins MEMrr:$ptr, variable_ops),
 643                       "call $ptr",
 644                       [(call ADDRrr:$ptr)]>;
 645     def CALLri : F3_2<2, 0b111000,
 646                       (outs), (ins MEMri:$ptr, variable_ops),
 647                       "call $ptr",
 648                       [(call ADDRri:$ptr)]>;
 649   }
 650 }
 651
 652 // Section B.28 - Read State Register Instructions
 653 let Uses = [Y], rs1 = 0, rs2 = 0 in
 654   def RDY : F3_1<2, 0b101000,
 655                  (outs IntRegs:$dst), (ins),
 656                  "rd %y, $dst", []>;
 657
 658 // Section B.29 - Write State Register Instructions
 659 let Defs = [Y], rd = 0 in {
 660   def WRYrr : F3_1<2, 0b110000,
 661                    (outs), (ins IntRegs:$rs1, IntRegs:$rs2),
 662                    "wr $rs1, $rs2, %y", []>;
 663   def WRYri : F3_2<2, 0b110000,
 664                    (outs), (ins IntRegs:$rs1, simm13Op:$simm13),
 665                    "wr $rs1, $simm13, %y", []>;
 666 }
 667 // Convert Integer to Floating-point Instructions, p. 141
 668 def FITOS : F3_3u<2, 0b110100, 0b011000100,
 669                  (outs FPRegs:$rd), (ins FPRegs:$rs2),
 670                  "fitos $rs2, $rd",
 671                  [(set FPRegs:$rd, (SPitof FPRegs:$rs2))]>;
 672 def FITOD : F3_3u<2, 0b110100, 0b011001000,
 673                  (outs DFPRegs:$rd), (ins FPRegs:$rs2),
 674                  "fitod $rs2, $rd",
 675                  [(set DFPRegs:$rd, (SPitof FPRegs:$rs2))]>;
 676 def FITOQ : F3_3u<2, 0b110100, 0b011001100,
 677                  (outs QFPRegs:$rd), (ins FPRegs:$rs2),
 678                  "fitoq $rs2, $rd",
 679                  [(set QFPRegs:$rd, (SPitof FPRegs:$rs2))]>,
 680                  Requires<[HasHardQuad]>;
 681
 682 // Convert Floating-point to Integer Instructions, p. 142
 683 def FSTOI : F3_3u<2, 0b110100, 0b011010001,
 684                  (outs FPRegs:$rd), (ins FPRegs:$rs2),
 685                  "fstoi $rs2, $rd",
 686                  [(set FPRegs:$rd, (SPftoi FPRegs:$rs2))]>;
 687 def FDTOI : F3_3u<2, 0b110100, 0b011010010,
 688                  (outs FPRegs:$rd), (ins DFPRegs:$rs2),
 689                  "fdtoi $rs2, $rd",
 690                  [(set FPRegs:$rd, (SPftoi DFPRegs:$rs2))]>;
 691 def FQTOI : F3_3u<2, 0b110100, 0b011010011,
 692                  (outs FPRegs:$rd), (ins QFPRegs:$rs2),
 693                  "fqtoi $rs2, $rd",
 694                  [(set FPRegs:$rd, (SPftoi QFPRegs:$rs2))]>,
 695                  Requires<[HasHardQuad]>;
 696
 697 // Convert between Floating-point Formats Instructions, p. 143
 698 def FSTOD : F3_3u<2, 0b110100, 0b011001001,
 699                  (outs DFPRegs:$rd), (ins FPRegs:$rs2),
 700                  "fstod $rs2, $rd",
 701                  [(set f64:$rd, (fextend f32:$rs2))]>;
 702 def FSTOQ : F3_3u<2, 0b110100, 0b011001101,
 703                  (outs QFPRegs:$rd), (ins FPRegs:$rs2),
 704                  "fstoq $rs2, $rd",
 705                  [(set f128:$rd, (fextend f32:$rs2))]>,
 706                  Requires<[HasHardQuad]>;
 707 def FDTOS : F3_3u<2, 0b110100, 0b011000110,
 708                  (outs FPRegs:$rd), (ins DFPRegs:$rs2),
 709                  "fdtos $rs2, $rd",
 710                  [(set f32:$rd, (fround f64:$rs2))]>;
 711 def FDTOQ : F3_3u<2, 0b110100, 0b011001110,
 712                  (outs QFPRegs:$rd), (ins DFPRegs:$rs2),
 713                  "fdtoq $rs2, $rd",
 714                  [(set f128:$rd, (fextend f64:$rs2))]>,
 715                  Requires<[HasHardQuad]>;
 716 def FQTOS : F3_3u<2, 0b110100, 0b011000111,
 717                  (outs FPRegs:$rd), (ins QFPRegs:$rs2),
 718                  "fqtos $rs2, $rd",
 719                  [(set f32:$rd, (fround f128:$rs2))]>,
 720                  Requires<[HasHardQuad]>;
 721 def FQTOD : F3_3u<2, 0b110100, 0b011001011,
 722                  (outs DFPRegs:$rd), (ins QFPRegs:$rs2),
 723                  "fqtod $rs2, $rd",
 724                  [(set f64:$rd, (fround f128:$rs2))]>,
 725                  Requires<[HasHardQuad]>;
 726
 727 // Floating-point Move Instructions, p. 144
 728 def FMOVS : F3_3u<2, 0b110100, 0b000000001,
 729                  (outs FPRegs:$rd), (ins FPRegs:$rs2),
 730                  "fmovs $rs2, $rd", []>;
 731 def FNEGS : F3_3u<2, 0b110100, 0b000000101,
 732                  (outs FPRegs:$rd), (ins FPRegs:$rs2),
 733                  "fnegs $rs2, $rd",
 734                  [(set f32:$rd, (fneg f32:$rs2))]>;
 735 def FABSS : F3_3u<2, 0b110100, 0b000001001,
 736                  (outs FPRegs:$rd), (ins FPRegs:$rs2),
 737                  "fabss $rs2, $rd",
 738                  [(set f32:$rd, (fabs f32:$rs2))]>;
 739
 740
 741 // Floating-point Square Root Instructions, p.145
 742 def FSQRTS : F3_3u<2, 0b110100, 0b000101001,
 743                   (outs FPRegs:$rd), (ins FPRegs:$rs2),
 744                   "fsqrts $rs2, $rd",
 745                   [(set f32:$rd, (fsqrt f32:$rs2))]>;
 746 def FSQRTD : F3_3u<2, 0b110100, 0b000101010,
 747                   (outs DFPRegs:$rd), (ins DFPRegs:$rs2),
 748                   "fsqrtd $rs2, $rd",
 749                   [(set f64:$rd, (fsqrt f64:$rs2))]>;
 750 def FSQRTQ : F3_3u<2, 0b110100, 0b000101011,
 751                   (outs QFPRegs:$rd), (ins QFPRegs:$rs2),
 752                   "fsqrtq $rs2, $rd",
 753                   [(set f128:$rd, (fsqrt f128:$rs2))]>,
 754                   Requires<[HasHardQuad]>;
 755
 756
 757
 758 // Floating-point Add and Subtract Instructions, p. 146
 759 def FADDS  : F3_3<2, 0b110100, 0b001000001,
 760                   (outs FPRegs:$rd), (ins FPRegs:$rs1, FPRegs:$rs2),
 761                   "fadds $rs1, $rs2, $rd",
 762                   [(set f32:$rd, (fadd f32:$rs1, f32:$rs2))]>;
 763 def FADDD  : F3_3<2, 0b110100, 0b001000010,
 764                   (outs DFPRegs:$rd), (ins DFPRegs:$rs1, DFPRegs:$rs2),
 765                   "faddd $rs1, $rs2, $rd",
 766                   [(set f64:$rd, (fadd f64:$rs1, f64:$rs2))]>;
 767 def FADDQ  : F3_3<2, 0b110100, 0b001000011,
 768                   (outs QFPRegs:$rd), (ins QFPRegs:$rs1, QFPRegs:$rs2),
 769                   "faddq $rs1, $rs2, $rd",
 770                   [(set f128:$rd, (fadd f128:$rs1, f128:$rs2))]>,
 771                   Requires<[HasHardQuad]>;
 772
 773 def FSUBS  : F3_3<2, 0b110100, 0b001000101,
 774                   (outs FPRegs:$rd), (ins FPRegs:$rs1, FPRegs:$rs2),
 775                   "fsubs $rs1, $rs2, $rd",
 776                   [(set f32:$rd, (fsub f32:$rs1, f32:$rs2))]>;
 777 def FSUBD  : F3_3<2, 0b110100, 0b001000110,
 778                   (outs DFPRegs:$rd), (ins DFPRegs:$rs1, DFPRegs:$rs2),
 779                   "fsubd $rs1, $rs2, $rd",
 780                   [(set f64:$rd, (fsub f64:$rs1, f64:$rs2))]>;
 781 def FSUBQ  : F3_3<2, 0b110100, 0b001000111,
 782                   (outs QFPRegs:$rd), (ins QFPRegs:$rs1, QFPRegs:$rs2),
 783                   "fsubq $rs1, $rs2, $rd",
 784                   [(set f128:$rd, (fsub f128:$rs1, f128:$rs2))]>,
 785                   Requires<[HasHardQuad]>;
 786
 787
 788 // Floating-point Multiply and Divide Instructions, p. 147
 789 def FMULS  : F3_3<2, 0b110100, 0b001001001,
 790                   (outs FPRegs:$rd), (ins FPRegs:$rs1, FPRegs:$rs2),
 791                   "fmuls $rs1, $rs2, $rd",
 792                   [(set f32:$rd, (fmul f32:$rs1, f32:$rs2))]>;
 793 def FMULD  : F3_3<2, 0b110100, 0b001001010,
 794                   (outs DFPRegs:$rd), (ins DFPRegs:$rs1, DFPRegs:$rs2),
 795                   "fmuld $rs1, $rs2, $rd",
 796                   [(set f64:$rd, (fmul f64:$rs1, f64:$rs2))]>;
 797 def FMULQ  : F3_3<2, 0b110100, 0b001001011,
 798                   (outs QFPRegs:$rd), (ins QFPRegs:$rs1, QFPRegs:$rs2),
 799                   "fmulq $rs1, $rs2, $rd",
 800                   [(set f128:$rd, (fmul f128:$rs1, f128:$rs2))]>,
 801                   Requires<[HasHardQuad]>;
 802
 803 def FSMULD : F3_3<2, 0b110100, 0b001101001,
 804                   (outs DFPRegs:$rd), (ins FPRegs:$rs1, FPRegs:$rs2),
 805                   "fsmuld $rs1, $rs2, $rd",
 806                   [(set f64:$rd, (fmul (fextend f32:$rs1),
 807                                         (fextend f32:$rs2)))]>;
 808 def FDMULQ : F3_3<2, 0b110100, 0b001101110,
 809                   (outs QFPRegs:$rd), (ins DFPRegs:$rs1, DFPRegs:$rs2),
 810                   "fdmulq $rs1, $rs2, $rd",
 811                   [(set f128:$rd, (fmul (fextend f64:$rs1),
 812                                          (fextend f64:$rs2)))]>,
 813                   Requires<[HasHardQuad]>;
 814
 815 def FDIVS  : F3_3<2, 0b110100, 0b001001101,
 816                  (outs FPRegs:$rd), (ins FPRegs:$rs1, FPRegs:$rs2),
 817                  "fdivs $rs1, $rs2, $rd",
 818                  [(set f32:$rd, (fdiv f32:$rs1, f32:$rs2))]>;
 819 def FDIVD  : F3_3<2, 0b110100, 0b001001110,
 820                  (outs DFPRegs:$rd), (ins DFPRegs:$rs1, DFPRegs:$rs2),
 821                  "fdivd $rs1, $rs2, $rd",
 822                  [(set f64:$rd, (fdiv f64:$rs1, f64:$rs2))]>;
 823 def FDIVQ  : F3_3<2, 0b110100, 0b001001111,
 824                  (outs QFPRegs:$rd), (ins QFPRegs:$rs1, QFPRegs:$rs2),
 825                  "fdivq $rs1, $rs2, $rd",
 826                  [(set f128:$rd, (fdiv f128:$rs1, f128:$rs2))]>,
 827                  Requires<[HasHardQuad]>;
 828
 829 // Floating-point Compare Instructions, p. 148
 830 // Note: the 2nd template arg is different for these guys.
 831 // Note 2: the result of a FCMP is not available until the 2nd cycle
 832 // after the instr is retired, but there is no interlock in Sparc V8.
 833 // This behavior is modeled with a forced noop after the instruction in
 834 // DelaySlotFiller.
 835
 836 let Defs = [FCC] in {
 837   def FCMPS  : F3_3c<2, 0b110101, 0b001010001,
 838                    (outs), (ins FPRegs:$rs1, FPRegs:$rs2),
 839                    "fcmps $rs1, $rs2",
 840                    [(SPcmpfcc f32:$rs1, f32:$rs2)]>;
 841   def FCMPD  : F3_3c<2, 0b110101, 0b001010010,
 842                    (outs), (ins DFPRegs:$rs1, DFPRegs:$rs2),
 843                    "fcmpd $rs1, $rs2",
 844                    [(SPcmpfcc f64:$rs1, f64:$rs2)]>;
 845   def FCMPQ  : F3_3c<2, 0b110101, 0b001010011,
 846                    (outs), (ins QFPRegs:$rs1, QFPRegs:$rs2),
 847                    "fcmpq $rs1, $rs2",
 848                    [(SPcmpfcc f128:$rs1, f128:$rs2)]>,
 849                    Requires<[HasHardQuad]>;
 850 }
 851
 852 //===----------------------------------------------------------------------===//
 853 // Instructions for Thread Local Storage(TLS).
 854 //===----------------------------------------------------------------------===//
 855 let isCodeGenOnly = 1, isAsmParserOnly = 1 in {
 856 def TLS_ADDrr : F3_1<2, 0b000000,
 857                     (outs IntRegs:$rd),
 858                     (ins IntRegs:$rs1, IntRegs:$rs2, TLSSym:$sym),
 859                     "add $rs1, $rs2, $rd, $sym",
 860                     [(set i32:$rd,
 861                         (tlsadd i32:$rs1, i32:$rs2, tglobaltlsaddr:$sym))]>;
 862
 863 let mayLoad = 1 in
 864   def TLS_LDrr : F3_1<3, 0b000000,
 865                       (outs IntRegs:$dst), (ins MEMrr:$addr, TLSSym:$sym),
 866                       "ld [$addr], $dst, $sym",
 867                       [(set i32:$dst,
 868                           (tlsld ADDRrr:$addr, tglobaltlsaddr:$sym))]>;
 869
 870 let Uses = [O6], isCall = 1, hasDelaySlot = 1 in
 871   def TLS_CALL : InstSP<(outs),
 872                         (ins calltarget:$disp, TLSSym:$sym, variable_ops),
 873                         "call $disp, $sym",
 874                         [(tlscall texternalsym:$disp, tglobaltlsaddr:$sym)]> {
 875   bits<30> disp;
 876   let op = 1;
 877   let Inst{29-0} = disp;
 878 }
 879 }
 880
 881 //===----------------------------------------------------------------------===//
 882 // V9 Instructions
 883 //===----------------------------------------------------------------------===//
 884
 885 // V9 Conditional Moves.
 886 let Predicates = [HasV9], Constraints = "$f = $rd" in {
 887   // Move Integer Register on Condition (MOVcc) p. 194 of the V9 manual.
 888   let Uses = [ICC], cc = 0b100 in {
 889     def MOVICCrr
 890       : F4_1<0b101100, (outs IntRegs:$rd),
 891              (ins IntRegs:$rs2, IntRegs:$f, CCOp:$cond),
 892              "mov$cond %icc, $rs2, $rd",
 893              [(set i32:$rd, (SPselecticc i32:$rs2, i32:$f, imm:$cond))]>;
 894
 895     def MOVICCri
 896       : F4_2<0b101100, (outs IntRegs:$rd),
 897              (ins i32imm:$simm11, IntRegs:$f, CCOp:$cond),
 898              "mov$cond %icc, $simm11, $rd",
 899              [(set i32:$rd,
 900                     (SPselecticc simm11:$simm11, i32:$f, imm:$cond))]>;
 901   }
 902
 903   let Uses = [FCC], cc = 0b000 in {
 904     def MOVFCCrr
 905       : F4_1<0b101100, (outs IntRegs:$rd),
 906              (ins IntRegs:$rs2, IntRegs:$f, CCOp:$cond),
 907              "mov$cond %fcc0, $rs2, $rd",
 908              [(set i32:$rd, (SPselectfcc i32:$rs2, i32:$f, imm:$cond))]>;
 909     def MOVFCCri
 910       : F4_2<0b101100, (outs IntRegs:$rd),
 911              (ins i32imm:$simm11, IntRegs:$f, CCOp:$cond),
 912              "mov$cond %fcc0, $simm11, $rd",
 913              [(set i32:$rd,
 914                     (SPselectfcc simm11:$simm11, i32:$f, imm:$cond))]>;
 915   }
 916
 917   let Uses = [ICC], opf_cc = 0b100 in {
 918     def FMOVS_ICC
 919       : F4_3<0b110101, 0b000001, (outs FPRegs:$rd),
 920              (ins FPRegs:$rs2, FPRegs:$f, CCOp:$cond),
 921              "fmovs$cond %icc, $rs2, $rd",
 922              [(set f32:$rd, (SPselecticc f32:$rs2, f32:$f, imm:$cond))]>;
 923     def FMOVD_ICC
 924       : F4_3<0b110101, 0b000010, (outs DFPRegs:$rd),
 925                (ins DFPRegs:$rs2, DFPRegs:$f, CCOp:$cond),
 926                "fmovd$cond %icc, $rs2, $rd",
 927                [(set f64:$rd, (SPselecticc f64:$rs2, f64:$f, imm:$cond))]>;
 928     def FMOVQ_ICC
 929       : F4_3<0b110101, 0b000011, (outs QFPRegs:$rd),
 930                (ins QFPRegs:$rs2, QFPRegs:$f, CCOp:$cond),
 931                "fmovq$cond %icc, $rs2, $rd",
 932                [(set f128:$rd, (SPselecticc f128:$rs2, f128:$f, imm:$cond))]>,
 933                Requires<[HasHardQuad]>;
 934   }
 935
 936   let Uses = [FCC], opf_cc = 0b000 in {
 937     def FMOVS_FCC
 938       : F4_3<0b110101, 0b000001, (outs FPRegs:$rd),
 939              (ins FPRegs:$rs2, FPRegs:$f, CCOp:$cond),
 940              "fmovs$cond %fcc0, $rs2, $rd",
 941              [(set f32:$rd, (SPselectfcc f32:$rs2, f32:$f, imm:$cond))]>;
 942     def FMOVD_FCC
 943       : F4_3<0b110101, 0b000010, (outs DFPRegs:$rd),
 944              (ins DFPRegs:$rs2, DFPRegs:$f, CCOp:$cond),
 945              "fmovd$cond %fcc0, $rs2, $rd",
 946              [(set f64:$rd, (SPselectfcc f64:$rs2, f64:$f, imm:$cond))]>;
 947     def FMOVQ_FCC
 948       : F4_3<0b110101, 0b000011, (outs QFPRegs:$rd),
 949              (ins QFPRegs:$rs2, QFPRegs:$f, CCOp:$cond),
 950              "fmovq$cond %fcc0, $rs2, $rd",
 951              [(set f128:$rd, (SPselectfcc f128:$rs2, f128:$f, imm:$cond))]>,
 952              Requires<[HasHardQuad]>;
 953   }
 954
 955 }
 956
 957 // Floating-Point Move Instructions, p. 164 of the V9 manual.
 958 let Predicates = [HasV9] in {
 959   def FMOVD : F3_3u<2, 0b110100, 0b000000010,
 960                    (outs DFPRegs:$rd), (ins DFPRegs:$rs2),
 961                    "fmovd $rs2, $rd", []>;
 962   def FMOVQ : F3_3u<2, 0b110100, 0b000000011,
 963                    (outs QFPRegs:$rd), (ins QFPRegs:$rs2),
 964                    "fmovq $rs2, $rd", []>,
 965                    Requires<[HasHardQuad]>;
 966   def FNEGD : F3_3u<2, 0b110100, 0b000000110,
 967                    (outs DFPRegs:$rd), (ins DFPRegs:$rs2),
 968                    "fnegd $rs2, $rd",
 969                    [(set f64:$rd, (fneg f64:$rs2))]>;
 970   def FNEGQ : F3_3u<2, 0b110100, 0b000000111,
 971                    (outs QFPRegs:$rd), (ins QFPRegs:$rs2),
 972                    "fnegq $rs2, $rd",
 973                    [(set f128:$rd, (fneg f128:$rs2))]>,
 974                    Requires<[HasHardQuad]>;
 975   def FABSD : F3_3u<2, 0b110100, 0b000001010,
 976                    (outs DFPRegs:$rd), (ins DFPRegs:$rs2),
 977                    "fabsd $rs2, $rd",
 978                    [(set f64:$rd, (fabs f64:$rs2))]>;
 979   def FABSQ : F3_3u<2, 0b110100, 0b000001011,
 980                    (outs QFPRegs:$rd), (ins QFPRegs:$rs2),
 981                    "fabsq $rs2, $rd",
 982                    [(set f128:$rd, (fabs f128:$rs2))]>,
 983                    Requires<[HasHardQuad]>;
 984 }
 985
 986 // POPCrr - This does a ctpop of a 64-bit register.  As such, we have to clear
 987 // the top 32-bits before using it.  To do this clearing, we use a SRLri X,0.
 988 let rs1 = 0 in
 989   def POPCrr : F3_1<2, 0b101110,
 990                     (outs IntRegs:$dst), (ins IntRegs:$src),
 991                     "popc $src, $dst", []>, Requires<[HasV9]>;
 992 def : Pat<(ctpop i32:$src),
 993           (POPCrr (SRLri $src, 0))>;
 994
 995 // Atomic swap.
 996 let hasSideEffects =1, rd = 0, rs1 = 0b01111, rs2 = 0 in
 997   def STBAR : F3_1<2, 0b101000, (outs), (ins), "stbar", []>;
 998
 999 let Predicates = [HasV9], hasSideEffects = 1, rd = 0, rs1 = 0b01111 in
1000  def MEMBARi : F3_2<2, 0b101000, (outs), (ins simm13Op:$simm13),
1001                     "membar $simm13", []>;
1002
1003 let Constraints = "$val = $dst" in {
1004   def SWAPrr : F3_1<3, 0b001111,
1005                  (outs IntRegs:$dst), (ins MEMrr:$addr, IntRegs:$val),
1006                  "swap [$addr], $dst",
1007                  [(set i32:$dst, (atomic_swap_32 ADDRrr:$addr, i32:$val))]>;
1008   def SWAPri : F3_2<3, 0b001111,
1009                  (outs IntRegs:$dst), (ins MEMri:$addr, IntRegs:$val),
1010                  "swap [$addr], $dst",
1011                  [(set i32:$dst, (atomic_swap_32 ADDRri:$addr, i32:$val))]>;
1012 }
1013
1014 let Predicates = [HasV9], Constraints = "$swap = $rd" in
1015   def CASrr: F3_1_asi<3, 0b111100, 0b10000000,
1016                 (outs IntRegs:$rd), (ins IntRegs:$rs1, IntRegs:$rs2,
1017                                      IntRegs:$swap),
1018                  "cas [$rs1], $rs2, $rd",
1019                  [(set i32:$rd,
1020                      (atomic_cmp_swap iPTR:$rs1, i32:$rs2, i32:$swap))]>;
1021
1022 let Defs = [ICC] in {
1023 defm TADDCC   : F3_12np<"taddcc",   0b100000>;
1024 defm TSUBCC   : F3_12np<"tsubcc",   0b100001>;
1025
1026 let hasSideEffects = 1 in {
1027   defm TADDCCTV : F3_12np<"taddcctv", 0b100010>;
1028   defm TSUBCCTV : F3_12np<"tsubcctv", 0b100011>;
1029 }
1030 }
1031
1032 //===----------------------------------------------------------------------===//
1033 // Non-Instruction Patterns
1034 //===----------------------------------------------------------------------===//
1035
1036 // Small immediates.
1037 def : Pat<(i32 simm13:$val),
1038           (ORri (i32 G0), imm:$val)>;
1039 // Arbitrary immediates.
1040 def : Pat<(i32 imm:$val),
1041           (ORri (SETHIi (HI22 imm:$val)), (LO10 imm:$val))>;
1042
1043
1044 // Global addresses, constant pool entries
1045 let Predicates = [Is32Bit] in {
1046
1047 def : Pat<(SPhi tglobaladdr:$in), (SETHIi tglobaladdr:$in)>;
1048 def : Pat<(SPlo tglobaladdr:$in), (ORri (i32 G0), tglobaladdr:$in)>;
1049 def : Pat<(SPhi tconstpool:$in), (SETHIi tconstpool:$in)>;
1050 def : Pat<(SPlo tconstpool:$in), (ORri (i32 G0), tconstpool:$in)>;
1051
1052 // GlobalTLS addresses
1053 def : Pat<(SPhi tglobaltlsaddr:$in), (SETHIi tglobaltlsaddr:$in)>;
1054 def : Pat<(SPlo tglobaltlsaddr:$in), (ORri (i32 G0), tglobaltlsaddr:$in)>;
1055 def : Pat<(add (SPhi tglobaltlsaddr:$in1), (SPlo tglobaltlsaddr:$in2)),
1056           (ADDri (SETHIi tglobaltlsaddr:$in1), (tglobaltlsaddr:$in2))>;
1057 def : Pat<(xor (SPhi tglobaltlsaddr:$in1), (SPlo tglobaltlsaddr:$in2)),
1058           (XORri (SETHIi tglobaltlsaddr:$in1), (tglobaltlsaddr:$in2))>;
1059
1060 // Blockaddress
1061 def : Pat<(SPhi tblockaddress:$in), (SETHIi tblockaddress:$in)>;
1062 def : Pat<(SPlo tblockaddress:$in), (ORri (i32 G0), tblockaddress:$in)>;
1063
1064 // Add reg, lo.  This is used when taking the addr of a global/constpool entry.
1065 def : Pat<(add iPTR:$r, (SPlo tglobaladdr:$in)), (ADDri $r, tglobaladdr:$in)>;
1066 def : Pat<(add iPTR:$r, (SPlo tconstpool:$in)),  (ADDri $r, tconstpool:$in)>;
1067 def : Pat<(add iPTR:$r, (SPlo tblockaddress:$in)),
1068                         (ADDri $r, tblockaddress:$in)>;
1069 }
1070
1071 // Calls:
1072 def : Pat<(call tglobaladdr:$dst),
1073           (CALL tglobaladdr:$dst)>;
1074 def : Pat<(call texternalsym:$dst),
1075           (CALL texternalsym:$dst)>;
1076
1077 // Map integer extload's to zextloads.
1078 def : Pat<(i32 (extloadi1 ADDRrr:$src)), (LDUBrr ADDRrr:$src)>;
1079 def : Pat<(i32 (extloadi1 ADDRri:$src)), (LDUBri ADDRri:$src)>;
1080 def : Pat<(i32 (extloadi8 ADDRrr:$src)), (LDUBrr ADDRrr:$src)>;
1081 def : Pat<(i32 (extloadi8 ADDRri:$src)), (LDUBri ADDRri:$src)>;
1082 def : Pat<(i32 (extloadi16 ADDRrr:$src)), (LDUHrr ADDRrr:$src)>;
1083 def : Pat<(i32 (extloadi16 ADDRri:$src)), (LDUHri ADDRri:$src)>;
1084
1085 // zextload bool -> zextload byte
1086 def : Pat<(i32 (zextloadi1 ADDRrr:$src)), (LDUBrr ADDRrr:$src)>;
1087 def : Pat<(i32 (zextloadi1 ADDRri:$src)), (LDUBri ADDRri:$src)>;
1088
1089 // store 0, addr -> store %g0, addr
1090 def : Pat<(store (i32 0), ADDRrr:$dst), (STrr ADDRrr:$dst, (i32 G0))>;
1091 def : Pat<(store (i32 0), ADDRri:$dst), (STri ADDRri:$dst, (i32 G0))>;
1092
1093 // store bar for all atomic_fence in V8.
1094 let Predicates = [HasNoV9] in
1095   def : Pat<(atomic_fence imm, imm), (STBAR)>;
1096
1097 // atomic_load_32 addr -> load addr
1098 def : Pat<(i32 (atomic_load ADDRrr:$src)), (LDrr ADDRrr:$src)>;
1099 def : Pat<(i32 (atomic_load ADDRri:$src)), (LDri ADDRri:$src)>;
1100
1101 // atomic_store_32 val, addr -> store val, addr
1102 def : Pat<(atomic_store ADDRrr:$dst, i32:$val), (STrr ADDRrr:$dst, $val)>;
1103 def : Pat<(atomic_store ADDRri:$dst, i32:$val), (STri ADDRri:$dst, $val)>;
1104
1105
1106 include "SparcInstr64Bit.td"
1107 include "SparcInstrAliases.td"