lib/Target/Sparc/SparcInstrInfo.td

   1 //===-- SparcInstrInfo.td - Target Description for Sparc Target -----------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the Sparc instructions in TableGen format.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 //===----------------------------------------------------------------------===//
  15 // Instruction format superclass
  16 //===----------------------------------------------------------------------===//
  17
  18 include "SparcInstrFormats.td"
  19
  20 //===----------------------------------------------------------------------===//
  21 // Feature predicates.
  22 //===----------------------------------------------------------------------===//
  23
  24 // True when generating 32-bit code.
  25 def Is32Bit : Predicate<"!Subtarget.is64Bit()">;
  26
  27 // True when generating 64-bit code. This also implies HasV9.
  28 def Is64Bit : Predicate<"Subtarget.is64Bit()">;
  29
  30 // HasV9 - This predicate is true when the target processor supports V9
  31 // instructions.  Note that the machine may be running in 32-bit mode.
  32 def HasV9   : Predicate<"Subtarget.isV9()">;
  33
  34 // HasNoV9 - This predicate is true when the target doesn't have V9
  35 // instructions.  Use of this is just a hack for the isel not having proper
  36 // costs for V8 instructions that are more expensive than their V9 ones.
  37 def HasNoV9 : Predicate<"!Subtarget.isV9()">;
  38
  39 // HasVIS - This is true when the target processor has VIS extensions.
  40 def HasVIS : Predicate<"Subtarget.isVIS()">;
  41
  42 // HasHardQuad - This is true when the target processor supports quad floating
  43 // point instructions.
  44 def HasHardQuad : Predicate<"Subtarget.hasHardQuad()">;
  45
  46 // UseDeprecatedInsts - This predicate is true when the target processor is a
  47 // V8, or when it is V9 but the V8 deprecated instructions are efficient enough
  48 // to use when appropriate.  In either of these cases, the instruction selector
  49 // will pick deprecated instructions.
  50 def UseDeprecatedInsts : Predicate<"Subtarget.useDeprecatedV8Instructions()">;
  51
  52 //===----------------------------------------------------------------------===//
  53 // Instruction Pattern Stuff
  54 //===----------------------------------------------------------------------===//
  55
  56 def simm11  : PatLeaf<(imm), [{ return isInt<11>(N->getSExtValue()); }]>;
  57
  58 def simm13  : PatLeaf<(imm), [{ return isInt<13>(N->getSExtValue()); }]>;
  59
  60 def LO10 : SDNodeXForm<imm, [{
  61   return CurDAG->getTargetConstant((unsigned)N->getZExtValue() & 1023,
  62                                    MVT::i32);
  63 }]>;
  64
  65 def HI22 : SDNodeXForm<imm, [{
  66   // Transformation function: shift the immediate value down into the low bits.
  67   return CurDAG->getTargetConstant((unsigned)N->getZExtValue() >> 10, MVT::i32);
  68 }]>;
  69
  70 def SETHIimm : PatLeaf<(imm), [{
  71   return isShiftedUInt<22, 10>(N->getZExtValue());
  72 }], HI22>;
  73
  74 // Addressing modes.
  75 def ADDRrr : ComplexPattern<iPTR, 2, "SelectADDRrr", [], []>;
  76 def ADDRri : ComplexPattern<iPTR, 2, "SelectADDRri", [frameindex], []>;
  77
  78 // Address operands
  79 def SparcMEMrrAsmOperand : AsmOperandClass {
  80   let Name = "MEMrr";
  81   let ParserMethod = "parseMEMrrOperand";
  82 }
  83
  84 def SparcMEMriAsmOperand : AsmOperandClass {
  85   let Name = "MEMri";
  86   let ParserMethod = "parseMEMriOperand";
  87 }
  88
  89 def MEMrr : Operand<iPTR> {
  90   let PrintMethod = "printMemOperand";
  91   let MIOperandInfo = (ops ptr_rc, ptr_rc);
  92   let ParserMatchClass = SparcMEMrrAsmOperand;
  93 }
  94 def MEMri : Operand<iPTR> {
  95   let PrintMethod = "printMemOperand";
  96   let MIOperandInfo = (ops ptr_rc, i32imm);
  97   let ParserMatchClass = SparcMEMriAsmOperand;
  98 }
  99
 100 def TLSSym : Operand<iPTR>;
 101
 102 // Branch targets have OtherVT type.
 103 def brtarget : Operand<OtherVT>;
 104 def calltarget : Operand<i32>;
 105
 106 // Operand for printing out a condition code.
 107 let PrintMethod = "printCCOperand" in
 108   def CCOp : Operand<i32>;
 109
 110 def SDTSPcmpicc :
 111 SDTypeProfile<0, 2, [SDTCisInt<0>, SDTCisSameAs<0, 1>]>;
 112 def SDTSPcmpfcc :
 113 SDTypeProfile<0, 2, [SDTCisFP<0>, SDTCisSameAs<0, 1>]>;
 114 def SDTSPbrcc :
 115 SDTypeProfile<0, 2, [SDTCisVT<0, OtherVT>, SDTCisVT<1, i32>]>;
 116 def SDTSPselectcc :
 117 SDTypeProfile<1, 3, [SDTCisSameAs<0, 1>, SDTCisSameAs<1, 2>, SDTCisVT<3, i32>]>;
 118 def SDTSPFTOI :
 119 SDTypeProfile<1, 1, [SDTCisVT<0, f32>, SDTCisFP<1>]>;
 120 def SDTSPITOF :
 121 SDTypeProfile<1, 1, [SDTCisFP<0>, SDTCisVT<1, f32>]>;
 122 def SDTSPFTOX :
 123 SDTypeProfile<1, 1, [SDTCisVT<0, f64>, SDTCisFP<1>]>;
 124 def SDTSPXTOF :
 125 SDTypeProfile<1, 1, [SDTCisFP<0>, SDTCisVT<1, f64>]>;
 126
 127 def SDTSPtlsadd :
 128 SDTypeProfile<1, 3, [SDTCisInt<0>, SDTCisSameAs<0, 1>, SDTCisPtrTy<2>]>;
 129 def SDTSPtlsld :
 130 SDTypeProfile<1, 2, [SDTCisPtrTy<0>, SDTCisPtrTy<1>]>;
 131
 132 def SPcmpicc : SDNode<"SPISD::CMPICC", SDTSPcmpicc, [SDNPOutGlue]>;
 133 def SPcmpfcc : SDNode<"SPISD::CMPFCC", SDTSPcmpfcc, [SDNPOutGlue]>;
 134 def SPbricc : SDNode<"SPISD::BRICC", SDTSPbrcc, [SDNPHasChain, SDNPInGlue]>;
 135 def SPbrxcc : SDNode<"SPISD::BRXCC", SDTSPbrcc, [SDNPHasChain, SDNPInGlue]>;
 136 def SPbrfcc : SDNode<"SPISD::BRFCC", SDTSPbrcc, [SDNPHasChain, SDNPInGlue]>;
 137
 138 def SPhi    : SDNode<"SPISD::Hi", SDTIntUnaryOp>;
 139 def SPlo    : SDNode<"SPISD::Lo", SDTIntUnaryOp>;
 140
 141 def SPftoi  : SDNode<"SPISD::FTOI", SDTSPFTOI>;
 142 def SPitof  : SDNode<"SPISD::ITOF", SDTSPITOF>;
 143 def SPftox  : SDNode<"SPISD::FTOX", SDTSPFTOX>;
 144 def SPxtof  : SDNode<"SPISD::XTOF", SDTSPXTOF>;
 145
 146 def SPselecticc : SDNode<"SPISD::SELECT_ICC", SDTSPselectcc, [SDNPInGlue]>;
 147 def SPselectxcc : SDNode<"SPISD::SELECT_XCC", SDTSPselectcc, [SDNPInGlue]>;
 148 def SPselectfcc : SDNode<"SPISD::SELECT_FCC", SDTSPselectcc, [SDNPInGlue]>;
 149
 150 //  These are target-independent nodes, but have target-specific formats.
 151 def SDT_SPCallSeqStart : SDCallSeqStart<[ SDTCisVT<0, i32> ]>;
 152 def SDT_SPCallSeqEnd   : SDCallSeqEnd<[ SDTCisVT<0, i32>,
 153                                         SDTCisVT<1, i32> ]>;
 154
 155 def callseq_start : SDNode<"ISD::CALLSEQ_START", SDT_SPCallSeqStart,
 156                            [SDNPHasChain, SDNPOutGlue]>;
 157 def callseq_end   : SDNode<"ISD::CALLSEQ_END",   SDT_SPCallSeqEnd,
 158                            [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
 159
 160 def SDT_SPCall    : SDTypeProfile<0, -1, [SDTCisVT<0, i32>]>;
 161 def call          : SDNode<"SPISD::CALL", SDT_SPCall,
 162                            [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
 163                             SDNPVariadic]>;
 164
 165 def SDT_SPRet     : SDTypeProfile<0, 1, [SDTCisVT<0, i32>]>;
 166 def retflag       : SDNode<"SPISD::RET_FLAG", SDT_SPRet,
 167                            [SDNPHasChain, SDNPOptInGlue, SDNPVariadic]>;
 168
 169 def flushw        : SDNode<"SPISD::FLUSHW", SDTNone,
 170                            [SDNPHasChain, SDNPSideEffect, SDNPMayStore]>;
 171
 172 def tlsadd        : SDNode<"SPISD::TLS_ADD", SDTSPtlsadd>;
 173 def tlsld         : SDNode<"SPISD::TLS_LD",  SDTSPtlsld>;
 174 def tlscall       : SDNode<"SPISD::TLS_CALL", SDT_SPCall,
 175                             [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
 176                              SDNPVariadic]>;
 177
 178 def getPCX        : Operand<i32> {
 179   let PrintMethod = "printGetPCX";
 180 }
 181
 182 //===----------------------------------------------------------------------===//
 183 // SPARC Flag Conditions
 184 //===----------------------------------------------------------------------===//
 185
 186 // Note that these values must be kept in sync with the CCOp::CondCode enum
 187 // values.
 188 class ICC_VAL<int N> : PatLeaf<(i32 N)>;
 189 def ICC_NE  : ICC_VAL< 9>;  // Not Equal
 190 def ICC_E   : ICC_VAL< 1>;  // Equal
 191 def ICC_G   : ICC_VAL<10>;  // Greater
 192 def ICC_LE  : ICC_VAL< 2>;  // Less or Equal
 193 def ICC_GE  : ICC_VAL<11>;  // Greater or Equal
 194 def ICC_L   : ICC_VAL< 3>;  // Less
 195 def ICC_GU  : ICC_VAL<12>;  // Greater Unsigned
 196 def ICC_LEU : ICC_VAL< 4>;  // Less or Equal Unsigned
 197 def ICC_CC  : ICC_VAL<13>;  // Carry Clear/Great or Equal Unsigned
 198 def ICC_CS  : ICC_VAL< 5>;  // Carry Set/Less Unsigned
 199 def ICC_POS : ICC_VAL<14>;  // Positive
 200 def ICC_NEG : ICC_VAL< 6>;  // Negative
 201 def ICC_VC  : ICC_VAL<15>;  // Overflow Clear
 202 def ICC_VS  : ICC_VAL< 7>;  // Overflow Set
 203
 204 class FCC_VAL<int N> : PatLeaf<(i32 N)>;
 205 def FCC_U   : FCC_VAL<23>;  // Unordered
 206 def FCC_G   : FCC_VAL<22>;  // Greater
 207 def FCC_UG  : FCC_VAL<21>;  // Unordered or Greater
 208 def FCC_L   : FCC_VAL<20>;  // Less
 209 def FCC_UL  : FCC_VAL<19>;  // Unordered or Less
 210 def FCC_LG  : FCC_VAL<18>;  // Less or Greater
 211 def FCC_NE  : FCC_VAL<17>;  // Not Equal
 212 def FCC_E   : FCC_VAL<25>;  // Equal
 213 def FCC_UE  : FCC_VAL<24>;  // Unordered or Equal
 214 def FCC_GE  : FCC_VAL<25>;  // Greater or Equal
 215 def FCC_UGE : FCC_VAL<26>;  // Unordered or Greater or Equal
 216 def FCC_LE  : FCC_VAL<27>;  // Less or Equal
 217 def FCC_ULE : FCC_VAL<28>;  // Unordered or Less or Equal
 218 def FCC_O   : FCC_VAL<29>;  // Ordered
 219
 220 //===----------------------------------------------------------------------===//
 221 // Instruction Class Templates
 222 //===----------------------------------------------------------------------===//
 223
 224 /// F3_12 multiclass - Define a normal F3_1/F3_2 pattern in one shot.
 225 multiclass F3_12<string OpcStr, bits<6> Op3Val, SDNode OpNode,
 226                  RegisterClass RC, ValueType Ty, Operand immOp> {
 227   def rr  : F3_1<2, Op3Val,
 228                  (outs RC:$dst), (ins RC:$b, RC:$c),
 229                  !strconcat(OpcStr, " $b, $c, $dst"),
 230                  [(set Ty:$dst, (OpNode Ty:$b, Ty:$c))]>;
 231   def ri  : F3_2<2, Op3Val,
 232                  (outs RC:$dst), (ins RC:$b, immOp:$c),
 233                  !strconcat(OpcStr, " $b, $c, $dst"),
 234                  [(set Ty:$dst, (OpNode Ty:$b, (Ty simm13:$c)))]>;
 235 }
 236
 237 /// F3_12np multiclass - Define a normal F3_1/F3_2 pattern in one shot, with no
 238 /// pattern.
 239 multiclass F3_12np<string OpcStr, bits<6> Op3Val> {
 240   def rr  : F3_1<2, Op3Val,
 241                  (outs IntRegs:$dst), (ins IntRegs:$b, IntRegs:$c),
 242                  !strconcat(OpcStr, " $b, $c, $dst"), []>;
 243   def ri  : F3_2<2, Op3Val,
 244                  (outs IntRegs:$dst), (ins IntRegs:$b, i32imm:$c),
 245                  !strconcat(OpcStr, " $b, $c, $dst"), []>;
 246 }
 247
 248 //===----------------------------------------------------------------------===//
 249 // Instructions
 250 //===----------------------------------------------------------------------===//
 251
 252 // Pseudo instructions.
 253 class Pseudo<dag outs, dag ins, string asmstr, list<dag> pattern>
 254    : InstSP<outs, ins, asmstr, pattern> {
 255   let isCodeGenOnly = 1;
 256   let isPseudo = 1;
 257 }
 258
 259 // GETPCX for PIC
 260 let Defs = [O7] in {
 261   def GETPCX : Pseudo<(outs getPCX:$getpcseq), (ins), "$getpcseq", [] >;
 262 }
 263
 264 let Defs = [O6], Uses = [O6] in {
 265 def ADJCALLSTACKDOWN : Pseudo<(outs), (ins i32imm:$amt),
 266                                "!ADJCALLSTACKDOWN $amt",
 267                                [(callseq_start timm:$amt)]>;
 268 def ADJCALLSTACKUP : Pseudo<(outs), (ins i32imm:$amt1, i32imm:$amt2),
 269                             "!ADJCALLSTACKUP $amt1",
 270                             [(callseq_end timm:$amt1, timm:$amt2)]>;
 271 }
 272
 273 let hasSideEffects = 1, mayStore = 1 in {
 274   let rd = 0, rs1 = 0, rs2 = 0 in
 275     def FLUSHW : F3_1<0b10, 0b101011, (outs), (ins),
 276                       "flushw",
 277                       [(flushw)]>, Requires<[HasV9]>;
 278   let rd = 0, rs1 = 1, simm13 = 3 in
 279     def TA3 : F3_2<0b10, 0b111010, (outs), (ins),
 280                    "ta 3",
 281                    [(flushw)]>;
 282 }
 283
 284 let rd = 0 in
 285   def UNIMP : F2_1<0b000, (outs), (ins i32imm:$val),
 286                   "unimp $val", []>;
 287
 288 // SELECT_CC_* - Used to implement the SELECT_CC DAG operation.  Expanded after
 289 // instruction selection into a branch sequence.  This has to handle all
 290 // permutations of selection between i32/f32/f64 on ICC and FCC.
 291 // Expanded after instruction selection.
 292 let Uses = [ICC], usesCustomInserter = 1 in {
 293   def SELECT_CC_Int_ICC
 294    : Pseudo<(outs IntRegs:$dst), (ins IntRegs:$T, IntRegs:$F, i32imm:$Cond),
 295             "; SELECT_CC_Int_ICC PSEUDO!",
 296             [(set i32:$dst, (SPselecticc i32:$T, i32:$F, imm:$Cond))]>;
 297   def SELECT_CC_FP_ICC
 298    : Pseudo<(outs FPRegs:$dst), (ins FPRegs:$T, FPRegs:$F, i32imm:$Cond),
 299             "; SELECT_CC_FP_ICC PSEUDO!",
 300             [(set f32:$dst, (SPselecticc f32:$T, f32:$F, imm:$Cond))]>;
 301
 302   def SELECT_CC_DFP_ICC
 303    : Pseudo<(outs DFPRegs:$dst), (ins DFPRegs:$T, DFPRegs:$F, i32imm:$Cond),
 304             "; SELECT_CC_DFP_ICC PSEUDO!",
 305             [(set f64:$dst, (SPselecticc f64:$T, f64:$F, imm:$Cond))]>;
 306
 307   def SELECT_CC_QFP_ICC
 308    : Pseudo<(outs QFPRegs:$dst), (ins QFPRegs:$T, QFPRegs:$F, i32imm:$Cond),
 309             "; SELECT_CC_QFP_ICC PSEUDO!",
 310             [(set f128:$dst, (SPselecticc f128:$T, f128:$F, imm:$Cond))]>;
 311 }
 312
 313 let usesCustomInserter = 1, Uses = [FCC] in {
 314
 315   def SELECT_CC_Int_FCC
 316    : Pseudo<(outs IntRegs:$dst), (ins IntRegs:$T, IntRegs:$F, i32imm:$Cond),
 317             "; SELECT_CC_Int_FCC PSEUDO!",
 318             [(set i32:$dst, (SPselectfcc i32:$T, i32:$F, imm:$Cond))]>;
 319
 320   def SELECT_CC_FP_FCC
 321    : Pseudo<(outs FPRegs:$dst), (ins FPRegs:$T, FPRegs:$F, i32imm:$Cond),
 322             "; SELECT_CC_FP_FCC PSEUDO!",
 323             [(set f32:$dst, (SPselectfcc f32:$T, f32:$F, imm:$Cond))]>;
 324   def SELECT_CC_DFP_FCC
 325    : Pseudo<(outs DFPRegs:$dst), (ins DFPRegs:$T, DFPRegs:$F, i32imm:$Cond),
 326             "; SELECT_CC_DFP_FCC PSEUDO!",
 327             [(set f64:$dst, (SPselectfcc f64:$T, f64:$F, imm:$Cond))]>;
 328   def SELECT_CC_QFP_FCC
 329    : Pseudo<(outs QFPRegs:$dst), (ins QFPRegs:$T, QFPRegs:$F, i32imm:$Cond),
 330             "; SELECT_CC_QFP_FCC PSEUDO!",
 331             [(set f128:$dst, (SPselectfcc f128:$T, f128:$F, imm:$Cond))]>;
 332 }
 333
 334
 335 // Section A.3 - Synthetic Instructions, p. 85
 336 // special cases of JMPL:
 337 let isReturn = 1, isTerminator = 1, hasDelaySlot = 1, isBarrier = 1 in {
 338   let rd = 0, rs1 = 15 in
 339     def RETL: F3_2<2, 0b111000, (outs), (ins i32imm:$val),
 340                    "jmp %o7+$val", [(retflag simm13:$val)]>;
 341
 342   let rd = 0, rs1 = 31 in
 343     def RET: F3_2<2, 0b111000, (outs), (ins i32imm:$val),
 344                   "jmp %i7+$val", []>;
 345 }
 346
 347 // Section B.1 - Load Integer Instructions, p. 90
 348 def LDSBrr : F3_1<3, 0b001001,
 349                   (outs IntRegs:$dst), (ins MEMrr:$addr),
 350                   "ldsb [$addr], $dst",
 351                   [(set i32:$dst, (sextloadi8 ADDRrr:$addr))]>;
 352 def LDSBri : F3_2<3, 0b001001,
 353                   (outs IntRegs:$dst), (ins MEMri:$addr),
 354                   "ldsb [$addr], $dst",
 355                   [(set i32:$dst, (sextloadi8 ADDRri:$addr))]>;
 356 def LDSHrr : F3_1<3, 0b001010,
 357                   (outs IntRegs:$dst), (ins MEMrr:$addr),
 358                   "ldsh [$addr], $dst",
 359                   [(set i32:$dst, (sextloadi16 ADDRrr:$addr))]>;
 360 def LDSHri : F3_2<3, 0b001010,
 361                   (outs IntRegs:$dst), (ins MEMri:$addr),
 362                   "ldsh [$addr], $dst",
 363                   [(set i32:$dst, (sextloadi16 ADDRri:$addr))]>;
 364 def LDUBrr : F3_1<3, 0b000001,
 365                   (outs IntRegs:$dst), (ins MEMrr:$addr),
 366                   "ldub [$addr], $dst",
 367                   [(set i32:$dst, (zextloadi8 ADDRrr:$addr))]>;
 368 def LDUBri : F3_2<3, 0b000001,
 369                   (outs IntRegs:$dst), (ins MEMri:$addr),
 370                   "ldub [$addr], $dst",
 371                   [(set i32:$dst, (zextloadi8 ADDRri:$addr))]>;
 372 def LDUHrr : F3_1<3, 0b000010,
 373                   (outs IntRegs:$dst), (ins MEMrr:$addr),
 374                   "lduh [$addr], $dst",
 375                   [(set i32:$dst, (zextloadi16 ADDRrr:$addr))]>;
 376 def LDUHri : F3_2<3, 0b000010,
 377                   (outs IntRegs:$dst), (ins MEMri:$addr),
 378                   "lduh [$addr], $dst",
 379                   [(set i32:$dst, (zextloadi16 ADDRri:$addr))]>;
 380 def LDrr   : F3_1<3, 0b000000,
 381                   (outs IntRegs:$dst), (ins MEMrr:$addr),
 382                   "ld [$addr], $dst",
 383                   [(set i32:$dst, (load ADDRrr:$addr))]>;
 384 def LDri   : F3_2<3, 0b000000,
 385                   (outs IntRegs:$dst), (ins MEMri:$addr),
 386                   "ld [$addr], $dst",
 387                   [(set i32:$dst, (load ADDRri:$addr))]>;
 388
 389 // Section B.2 - Load Floating-point Instructions, p. 92
 390 def LDFrr  : F3_1<3, 0b100000,
 391                   (outs FPRegs:$dst), (ins MEMrr:$addr),
 392                   "ld [$addr], $dst",
 393                   [(set f32:$dst, (load ADDRrr:$addr))]>;
 394 def LDFri  : F3_2<3, 0b100000,
 395                   (outs FPRegs:$dst), (ins MEMri:$addr),
 396                   "ld [$addr], $dst",
 397                   [(set f32:$dst, (load ADDRri:$addr))]>;
 398 def LDDFrr : F3_1<3, 0b100011,
 399                   (outs DFPRegs:$dst), (ins MEMrr:$addr),
 400                   "ldd [$addr], $dst",
 401                   [(set f64:$dst, (load ADDRrr:$addr))]>;
 402 def LDDFri : F3_2<3, 0b100011,
 403                   (outs DFPRegs:$dst), (ins MEMri:$addr),
 404                   "ldd [$addr], $dst",
 405                   [(set f64:$dst, (load ADDRri:$addr))]>;
 406 def LDQFrr : F3_1<3, 0b100010,
 407                   (outs QFPRegs:$dst), (ins MEMrr:$addr),
 408                   "ldq [$addr], $dst",
 409                   [(set f128:$dst, (load ADDRrr:$addr))]>,
 410                   Requires<[HasV9, HasHardQuad]>;
 411 def LDQFri : F3_2<3, 0b100010,
 412                   (outs QFPRegs:$dst), (ins MEMri:$addr),
 413                   "ldq [$addr], $dst",
 414                   [(set f128:$dst, (load ADDRri:$addr))]>,
 415                   Requires<[HasV9, HasHardQuad]>;
 416
 417 // Section B.4 - Store Integer Instructions, p. 95
 418 def STBrr : F3_1<3, 0b000101,
 419                  (outs), (ins MEMrr:$addr, IntRegs:$rd),
 420                  "stb $rd, [$addr]",
 421                  [(truncstorei8 i32:$rd, ADDRrr:$addr)]>;
 422 def STBri : F3_2<3, 0b000101,
 423                  (outs), (ins MEMri:$addr, IntRegs:$rd),
 424                  "stb $rd, [$addr]",
 425                  [(truncstorei8 i32:$rd, ADDRri:$addr)]>;
 426 def STHrr : F3_1<3, 0b000110,
 427                  (outs), (ins MEMrr:$addr, IntRegs:$rd),
 428                  "sth $rd, [$addr]",
 429                  [(truncstorei16 i32:$rd, ADDRrr:$addr)]>;
 430 def STHri : F3_2<3, 0b000110,
 431                  (outs), (ins MEMri:$addr, IntRegs:$rd),
 432                  "sth $rd, [$addr]",
 433                  [(truncstorei16 i32:$rd, ADDRri:$addr)]>;
 434 def STrr  : F3_1<3, 0b000100,
 435                  (outs), (ins MEMrr:$addr, IntRegs:$rd),
 436                  "st $rd, [$addr]",
 437                  [(store i32:$rd, ADDRrr:$addr)]>;
 438 def STri  : F3_2<3, 0b000100,
 439                  (outs), (ins MEMri:$addr, IntRegs:$rd),
 440                  "st $rd, [$addr]",
 441                  [(store i32:$rd, ADDRri:$addr)]>;
 442
 443 // Section B.5 - Store Floating-point Instructions, p. 97
 444 def STFrr   : F3_1<3, 0b100100,
 445                    (outs), (ins MEMrr:$addr, FPRegs:$rd),
 446                    "st $rd, [$addr]",
 447                    [(store f32:$rd, ADDRrr:$addr)]>;
 448 def STFri   : F3_2<3, 0b100100,
 449                    (outs), (ins MEMri:$addr, FPRegs:$rd),
 450                    "st $rd, [$addr]",
 451                    [(store f32:$rd, ADDRri:$addr)]>;
 452 def STDFrr  : F3_1<3, 0b100111,
 453                    (outs), (ins MEMrr:$addr, DFPRegs:$rd),
 454                    "std  $rd, [$addr]",
 455                    [(store f64:$rd, ADDRrr:$addr)]>;
 456 def STDFri  : F3_2<3, 0b100111,
 457                    (outs), (ins MEMri:$addr, DFPRegs:$rd),
 458                    "std $rd, [$addr]",
 459                    [(store f64:$rd, ADDRri:$addr)]>;
 460 def STQFrr  : F3_1<3, 0b100110,
 461                    (outs), (ins MEMrr:$addr, QFPRegs:$rd),
 462                    "stq  $rd, [$addr]",
 463                    [(store f128:$rd, ADDRrr:$addr)]>,
 464                    Requires<[HasV9, HasHardQuad]>;
 465 def STQFri  : F3_2<3, 0b100110,
 466                    (outs), (ins MEMri:$addr, QFPRegs:$rd),
 467                    "stq $rd, [$addr]",
 468                    [(store f128:$rd, ADDRri:$addr)]>,
 469                    Requires<[HasV9, HasHardQuad]>;
 470
 471 // Section B.9 - SETHI Instruction, p. 104
 472 def SETHIi: F2_1<0b100,
 473                  (outs IntRegs:$rd), (ins i32imm:$imm22),
 474                  "sethi $imm22, $rd",
 475                  [(set i32:$rd, SETHIimm:$imm22)]>;
 476
 477 // Section B.10 - NOP Instruction, p. 105
 478 // (It's a special case of SETHI)
 479 let rd = 0, imm22 = 0 in
 480   def NOP : F2_1<0b100, (outs), (ins), "nop", []>;
 481
 482 // Section B.11 - Logical Instructions, p. 106
 483 defm AND    : F3_12<"and", 0b000001, and, IntRegs, i32, i32imm>;
 484
 485 def ANDNrr  : F3_1<2, 0b000101,
 486                    (outs IntRegs:$dst), (ins IntRegs:$b, IntRegs:$c),
 487                    "andn $b, $c, $dst",
 488                    [(set i32:$dst, (and i32:$b, (not i32:$c)))]>;
 489 def ANDNri  : F3_2<2, 0b000101,
 490                    (outs IntRegs:$dst), (ins IntRegs:$b, i32imm:$c),
 491                    "andn $b, $c, $dst", []>;
 492
 493 defm OR     : F3_12<"or", 0b000010, or, IntRegs, i32, i32imm>;
 494
 495 def ORNrr   : F3_1<2, 0b000110,
 496                    (outs IntRegs:$dst), (ins IntRegs:$b, IntRegs:$c),
 497                    "orn $b, $c, $dst",
 498                    [(set i32:$dst, (or i32:$b, (not i32:$c)))]>;
 499 def ORNri   : F3_2<2, 0b000110,
 500                    (outs IntRegs:$dst), (ins IntRegs:$b, i32imm:$c),
 501                    "orn $b, $c, $dst", []>;
 502 defm XOR    : F3_12<"xor", 0b000011, xor, IntRegs, i32, i32imm>;
 503
 504 def XNORrr  : F3_1<2, 0b000111,
 505                    (outs IntRegs:$dst), (ins IntRegs:$b, IntRegs:$c),
 506                    "xnor $b, $c, $dst",
 507                    [(set i32:$dst, (not (xor i32:$b, i32:$c)))]>;
 508 def XNORri  : F3_2<2, 0b000111,
 509                    (outs IntRegs:$dst), (ins IntRegs:$b, i32imm:$c),
 510                    "xnor $b, $c, $dst", []>;
 511
 512 // Section B.12 - Shift Instructions, p. 107
 513 defm SLL : F3_12<"sll", 0b100101, shl, IntRegs, i32, i32imm>;
 514 defm SRL : F3_12<"srl", 0b100110, srl, IntRegs, i32, i32imm>;
 515 defm SRA : F3_12<"sra", 0b100111, sra, IntRegs, i32, i32imm>;
 516
 517 // Section B.13 - Add Instructions, p. 108
 518 defm ADD   : F3_12<"add", 0b000000, add, IntRegs, i32, i32imm>;
 519
 520 // "LEA" forms of add (patterns to make tblgen happy)
 521 let Predicates = [Is32Bit], isCodeGenOnly = 1 in
 522   def LEA_ADDri   : F3_2<2, 0b000000,
 523                      (outs IntRegs:$dst), (ins MEMri:$addr),
 524                      "add ${addr:arith}, $dst",
 525                      [(set iPTR:$dst, ADDRri:$addr)]>;
 526
 527 let Defs = [ICC] in
 528   defm ADDCC  : F3_12<"addcc", 0b010000, addc, IntRegs, i32, i32imm>;
 529
 530 let Uses = [ICC], Defs = [ICC] in
 531   defm ADDE  : F3_12<"addxcc", 0b011000, adde, IntRegs, i32, i32imm>;
 532
 533 // Section B.15 - Subtract Instructions, p. 110
 534 defm SUB    : F3_12  <"sub"  , 0b000100, sub, IntRegs, i32, i32imm>;
 535 let Uses = [ICC], Defs = [ICC] in
 536   defm SUBE   : F3_12  <"subxcc" , 0b011100, sube, IntRegs, i32, i32imm>;
 537
 538 let Defs = [ICC] in
 539   defm SUBCC  : F3_12  <"subcc", 0b010100, subc, IntRegs, i32, i32imm>;
 540
 541 let Defs = [ICC], rd = 0 in {
 542   def CMPrr   : F3_1<2, 0b010100,
 543                      (outs), (ins IntRegs:$b, IntRegs:$c),
 544                      "cmp $b, $c",
 545                      [(SPcmpicc i32:$b, i32:$c)]>;
 546   def CMPri   : F3_2<2, 0b010100,
 547                      (outs), (ins IntRegs:$b, i32imm:$c),
 548                      "cmp $b, $c",
 549                      [(SPcmpicc i32:$b, (i32 simm13:$c))]>;
 550 }
 551
 552 let Uses = [ICC], Defs = [ICC] in
 553   def SUBXCCrr: F3_1<2, 0b011100,
 554                 (outs IntRegs:$dst), (ins IntRegs:$b, IntRegs:$c),
 555                 "subxcc $b, $c, $dst", []>;
 556
 557
 558 // Section B.18 - Multiply Instructions, p. 113
 559 let Defs = [Y] in {
 560   defm UMUL : F3_12np<"umul", 0b001010>;
 561   defm SMUL : F3_12  <"smul", 0b001011, mul, IntRegs, i32, i32imm>;
 562 }
 563
 564 // Section B.19 - Divide Instructions, p. 115
 565 let Defs = [Y] in {
 566   defm UDIV : F3_12np<"udiv", 0b001110>;
 567   defm SDIV : F3_12np<"sdiv", 0b001111>;
 568 }
 569
 570 // Section B.20 - SAVE and RESTORE, p. 117
 571 defm SAVE    : F3_12np<"save"   , 0b111100>;
 572 defm RESTORE : F3_12np<"restore", 0b111101>;
 573
 574 // Section B.21 - Branch on Integer Condition Codes Instructions, p. 119
 575
 576 // unconditional branch class.
 577 class BranchAlways<dag ins, string asmstr, list<dag> pattern>
 578   : F2_2<0b010, (outs), ins, asmstr, pattern> {
 579   let isBranch     = 1;
 580   let isTerminator = 1;
 581   let hasDelaySlot = 1;
 582   let isBarrier    = 1;
 583 }
 584
 585 let cond = 8 in
 586   def BA : BranchAlways<(ins brtarget:$imm22), "ba $imm22", [(br bb:$imm22)]>;
 587
 588 // conditional branch class:
 589 class BranchSP<dag ins, string asmstr, list<dag> pattern>
 590  : F2_2<0b010, (outs), ins, asmstr, pattern> {
 591   let isBranch = 1;
 592   let isTerminator = 1;
 593   let hasDelaySlot = 1;
 594 }
 595
 596 // Indirect branch instructions.
 597 let isTerminator = 1, isBarrier = 1,
 598      hasDelaySlot = 1, isBranch =1,
 599      isIndirectBranch = 1, rd = 0 in {
 600   def BINDrr  : F3_1<2, 0b111000,
 601                    (outs), (ins MEMrr:$ptr),
 602                    "jmp $ptr",
 603                    [(brind ADDRrr:$ptr)]>;
 604   def BINDri  : F3_2<2, 0b111000,
 605                    (outs), (ins MEMri:$ptr),
 606                    "jmp $ptr",
 607                    [(brind ADDRri:$ptr)]>;
 608 }
 609
 610 let Uses = [ICC] in
 611   def BCOND : BranchSP<(ins brtarget:$imm22, CCOp:$cond),
 612                          "b$cond $imm22",
 613                         [(SPbricc bb:$imm22, imm:$cond)]>;
 614
 615 // Section B.22 - Branch on Floating-point Condition Codes Instructions, p. 121
 616
 617 // floating-point conditional branch class:
 618 class FPBranchSP<dag ins, string asmstr, list<dag> pattern>
 619  : F2_2<0b110, (outs), ins, asmstr, pattern> {
 620   let isBranch = 1;
 621   let isTerminator = 1;
 622   let hasDelaySlot = 1;
 623 }
 624
 625 let Uses = [FCC] in
 626   def FBCOND  : FPBranchSP<(ins brtarget:$imm22, CCOp:$cond),
 627                               "fb$cond $imm22",
 628                               [(SPbrfcc bb:$imm22, imm:$cond)]>;
 629
 630
 631 // Section B.24 - Call and Link Instruction, p. 125
 632 // This is the only Format 1 instruction
 633 let Uses = [O6],
 634     hasDelaySlot = 1, isCall = 1 in {
 635   def CALL : InstSP<(outs), (ins calltarget:$dst, variable_ops),
 636                     "call $dst", []> {
 637     bits<30> disp;
 638     let op = 1;
 639     let Inst{29-0} = disp;
 640   }
 641
 642   // indirect calls
 643   def JMPLrr : F3_1<2, 0b111000,
 644                     (outs), (ins MEMrr:$ptr, variable_ops),
 645                     "call $ptr",
 646                     [(call ADDRrr:$ptr)]> { let rd = 15; }
 647   def JMPLri : F3_2<2, 0b111000,
 648                     (outs), (ins MEMri:$ptr, variable_ops),
 649                     "call $ptr",
 650                     [(call ADDRri:$ptr)]> { let rd = 15; }
 651 }
 652
 653 // Section B.28 - Read State Register Instructions
 654 let Uses = [Y], rs1 = 0, rs2 = 0 in
 655   def RDY : F3_1<2, 0b101000,
 656                  (outs IntRegs:$dst), (ins),
 657                  "rd %y, $dst", []>;
 658
 659 // Section B.29 - Write State Register Instructions
 660 let Defs = [Y], rd = 0 in {
 661   def WRYrr : F3_1<2, 0b110000,
 662                    (outs), (ins IntRegs:$b, IntRegs:$c),
 663                    "wr $b, $c, %y", []>;
 664   def WRYri : F3_2<2, 0b110000,
 665                    (outs), (ins IntRegs:$b, i32imm:$c),
 666                    "wr $b, $c, %y", []>;
 667 }
 668 // Convert Integer to Floating-point Instructions, p. 141
 669 def FITOS : F3_3u<2, 0b110100, 0b011000100,
 670                  (outs FPRegs:$dst), (ins FPRegs:$src),
 671                  "fitos $src, $dst",
 672                  [(set FPRegs:$dst, (SPitof FPRegs:$src))]>;
 673 def FITOD : F3_3u<2, 0b110100, 0b011001000,
 674                  (outs DFPRegs:$dst), (ins FPRegs:$src),
 675                  "fitod $src, $dst",
 676                  [(set DFPRegs:$dst, (SPitof FPRegs:$src))]>;
 677 def FITOQ : F3_3u<2, 0b110100, 0b011001100,
 678                  (outs QFPRegs:$dst), (ins FPRegs:$src),
 679                  "fitoq $src, $dst",
 680                  [(set QFPRegs:$dst, (SPitof FPRegs:$src))]>,
 681                  Requires<[HasHardQuad]>;
 682
 683 // Convert Floating-point to Integer Instructions, p. 142
 684 def FSTOI : F3_3u<2, 0b110100, 0b011010001,
 685                  (outs FPRegs:$dst), (ins FPRegs:$src),
 686                  "fstoi $src, $dst",
 687                  [(set FPRegs:$dst, (SPftoi FPRegs:$src))]>;
 688 def FDTOI : F3_3u<2, 0b110100, 0b011010010,
 689                  (outs FPRegs:$dst), (ins DFPRegs:$src),
 690                  "fdtoi $src, $dst",
 691                  [(set FPRegs:$dst, (SPftoi DFPRegs:$src))]>;
 692 def FQTOI : F3_3u<2, 0b110100, 0b011010011,
 693                  (outs FPRegs:$dst), (ins QFPRegs:$src),
 694                  "fqtoi $src, $dst",
 695                  [(set FPRegs:$dst, (SPftoi QFPRegs:$src))]>,
 696                  Requires<[HasHardQuad]>;
 697
 698 // Convert between Floating-point Formats Instructions, p. 143
 699 def FSTOD : F3_3u<2, 0b110100, 0b011001001,
 700                  (outs DFPRegs:$dst), (ins FPRegs:$src),
 701                  "fstod $src, $dst",
 702                  [(set f64:$dst, (fextend f32:$src))]>;
 703 def FSTOQ : F3_3u<2, 0b110100, 0b011001101,
 704                  (outs QFPRegs:$dst), (ins FPRegs:$src),
 705                  "fstoq $src, $dst",
 706                  [(set f128:$dst, (fextend f32:$src))]>,
 707                  Requires<[HasHardQuad]>;
 708 def FDTOS : F3_3u<2, 0b110100, 0b011000110,
 709                  (outs FPRegs:$dst), (ins DFPRegs:$src),
 710                  "fdtos $src, $dst",
 711                  [(set f32:$dst, (fround f64:$src))]>;
 712 def FDTOQ : F3_3u<2, 0b110100, 0b01101110,
 713                  (outs QFPRegs:$dst), (ins DFPRegs:$src),
 714                  "fdtoq $src, $dst",
 715                  [(set f128:$dst, (fextend f64:$src))]>,
 716                  Requires<[HasHardQuad]>;
 717 def FQTOS : F3_3u<2, 0b110100, 0b011000111,
 718                  (outs FPRegs:$dst), (ins QFPRegs:$src),
 719                  "fqtos $src, $dst",
 720                  [(set f32:$dst, (fround f128:$src))]>,
 721                  Requires<[HasHardQuad]>;
 722 def FQTOD : F3_3u<2, 0b110100, 0b011001011,
 723                  (outs DFPRegs:$dst), (ins QFPRegs:$src),
 724                  "fqtod $src, $dst",
 725                  [(set f64:$dst, (fround f128:$src))]>,
 726                  Requires<[HasHardQuad]>;
 727
 728 // Floating-point Move Instructions, p. 144
 729 def FMOVS : F3_3u<2, 0b110100, 0b000000001,
 730                  (outs FPRegs:$dst), (ins FPRegs:$src),
 731                  "fmovs $src, $dst", []>;
 732 def FNEGS : F3_3u<2, 0b110100, 0b000000101,
 733                  (outs FPRegs:$dst), (ins FPRegs:$src),
 734                  "fnegs $src, $dst",
 735                  [(set f32:$dst, (fneg f32:$src))]>;
 736 def FABSS : F3_3u<2, 0b110100, 0b000001001,
 737                  (outs FPRegs:$dst), (ins FPRegs:$src),
 738                  "fabss $src, $dst",
 739                  [(set f32:$dst, (fabs f32:$src))]>;
 740
 741
 742 // Floating-point Square Root Instructions, p.145
 743 def FSQRTS : F3_3u<2, 0b110100, 0b000101001,
 744                   (outs FPRegs:$dst), (ins FPRegs:$src),
 745                   "fsqrts $src, $dst",
 746                   [(set f32:$dst, (fsqrt f32:$src))]>;
 747 def FSQRTD : F3_3u<2, 0b110100, 0b000101010,
 748                   (outs DFPRegs:$dst), (ins DFPRegs:$src),
 749                   "fsqrtd $src, $dst",
 750                   [(set f64:$dst, (fsqrt f64:$src))]>;
 751 def FSQRTQ : F3_3u<2, 0b110100, 0b000101011,
 752                   (outs QFPRegs:$dst), (ins QFPRegs:$src),
 753                   "fsqrtq $src, $dst",
 754                   [(set f128:$dst, (fsqrt f128:$src))]>,
 755                   Requires<[HasHardQuad]>;
 756
 757
 758
 759 // Floating-point Add and Subtract Instructions, p. 146
 760 def FADDS  : F3_3<2, 0b110100, 0b001000001,
 761                   (outs FPRegs:$dst), (ins FPRegs:$src1, FPRegs:$src2),
 762                   "fadds $src1, $src2, $dst",
 763                   [(set f32:$dst, (fadd f32:$src1, f32:$src2))]>;
 764 def FADDD  : F3_3<2, 0b110100, 0b001000010,
 765                   (outs DFPRegs:$dst), (ins DFPRegs:$src1, DFPRegs:$src2),
 766                   "faddd $src1, $src2, $dst",
 767                   [(set f64:$dst, (fadd f64:$src1, f64:$src2))]>;
 768 def FADDQ  : F3_3<2, 0b110100, 0b001000011,
 769                   (outs QFPRegs:$dst), (ins QFPRegs:$src1, QFPRegs:$src2),
 770                   "faddq $src1, $src2, $dst",
 771                   [(set f128:$dst, (fadd f128:$src1, f128:$src2))]>,
 772                   Requires<[HasHardQuad]>;
 773
 774 def FSUBS  : F3_3<2, 0b110100, 0b001000101,
 775                   (outs FPRegs:$dst), (ins FPRegs:$src1, FPRegs:$src2),
 776                   "fsubs $src1, $src2, $dst",
 777                   [(set f32:$dst, (fsub f32:$src1, f32:$src2))]>;
 778 def FSUBD  : F3_3<2, 0b110100, 0b001000110,
 779                   (outs DFPRegs:$dst), (ins DFPRegs:$src1, DFPRegs:$src2),
 780                   "fsubd $src1, $src2, $dst",
 781                   [(set f64:$dst, (fsub f64:$src1, f64:$src2))]>;
 782 def FSUBQ  : F3_3<2, 0b110100, 0b001000111,
 783                   (outs QFPRegs:$dst), (ins QFPRegs:$src1, QFPRegs:$src2),
 784                   "fsubq $src1, $src2, $dst",
 785                   [(set f128:$dst, (fsub f128:$src1, f128:$src2))]>,
 786                   Requires<[HasHardQuad]>;
 787
 788
 789 // Floating-point Multiply and Divide Instructions, p. 147
 790 def FMULS  : F3_3<2, 0b110100, 0b001001001,
 791                   (outs FPRegs:$dst), (ins FPRegs:$src1, FPRegs:$src2),
 792                   "fmuls $src1, $src2, $dst",
 793                   [(set f32:$dst, (fmul f32:$src1, f32:$src2))]>;
 794 def FMULD  : F3_3<2, 0b110100, 0b001001010,
 795                   (outs DFPRegs:$dst), (ins DFPRegs:$src1, DFPRegs:$src2),
 796                   "fmuld $src1, $src2, $dst",
 797                   [(set f64:$dst, (fmul f64:$src1, f64:$src2))]>;
 798 def FMULQ  : F3_3<2, 0b110100, 0b001001011,
 799                   (outs QFPRegs:$dst), (ins QFPRegs:$src1, QFPRegs:$src2),
 800                   "fmulq $src1, $src2, $dst",
 801                   [(set f128:$dst, (fmul f128:$src1, f128:$src2))]>,
 802                   Requires<[HasHardQuad]>;
 803
 804 def FSMULD : F3_3<2, 0b110100, 0b001101001,
 805                   (outs DFPRegs:$dst), (ins FPRegs:$src1, FPRegs:$src2),
 806                   "fsmuld $src1, $src2, $dst",
 807                   [(set f64:$dst, (fmul (fextend f32:$src1),
 808                                         (fextend f32:$src2)))]>;
 809 def FDMULQ : F3_3<2, 0b110100, 0b001101110,
 810                   (outs QFPRegs:$dst), (ins DFPRegs:$src1, DFPRegs:$src2),
 811                   "fdmulq $src1, $src2, $dst",
 812                   [(set f128:$dst, (fmul (fextend f64:$src1),
 813                                          (fextend f64:$src2)))]>,
 814                   Requires<[HasHardQuad]>;
 815
 816 def FDIVS  : F3_3<2, 0b110100, 0b001001101,
 817                  (outs FPRegs:$dst), (ins FPRegs:$src1, FPRegs:$src2),
 818                  "fdivs $src1, $src2, $dst",
 819                  [(set f32:$dst, (fdiv f32:$src1, f32:$src2))]>;
 820 def FDIVD  : F3_3<2, 0b110100, 0b001001110,
 821                  (outs DFPRegs:$dst), (ins DFPRegs:$src1, DFPRegs:$src2),
 822                  "fdivd $src1, $src2, $dst",
 823                  [(set f64:$dst, (fdiv f64:$src1, f64:$src2))]>;
 824 def FDIVQ  : F3_3<2, 0b110100, 0b001001111,
 825                  (outs QFPRegs:$dst), (ins QFPRegs:$src1, QFPRegs:$src2),
 826                  "fdivq $src1, $src2, $dst",
 827                  [(set f128:$dst, (fdiv f128:$src1, f128:$src2))]>,
 828                  Requires<[HasHardQuad]>;
 829
 830 // Floating-point Compare Instructions, p. 148
 831 // Note: the 2nd template arg is different for these guys.
 832 // Note 2: the result of a FCMP is not available until the 2nd cycle
 833 // after the instr is retired, but there is no interlock in Sparc V8.
 834 // This behavior is modeled with a forced noop after the instruction in
 835 // DelaySlotFiller.
 836
 837 let Defs = [FCC] in {
 838   def FCMPS  : F3_3c<2, 0b110101, 0b001010001,
 839                    (outs), (ins FPRegs:$src1, FPRegs:$src2),
 840                    "fcmps $src1, $src2",
 841                    [(SPcmpfcc f32:$src1, f32:$src2)]>;
 842   def FCMPD  : F3_3c<2, 0b110101, 0b001010010,
 843                    (outs), (ins DFPRegs:$src1, DFPRegs:$src2),
 844                    "fcmpd $src1, $src2",
 845                    [(SPcmpfcc f64:$src1, f64:$src2)]>;
 846   def FCMPQ  : F3_3c<2, 0b110101, 0b001010011,
 847                    (outs), (ins QFPRegs:$src1, QFPRegs:$src2),
 848                    "fcmpq $src1, $src2",
 849                    [(SPcmpfcc f128:$src1, f128:$src2)]>,
 850                    Requires<[HasHardQuad]>;
 851 }
 852
 853 //===----------------------------------------------------------------------===//
 854 // Instructions for Thread Local Storage(TLS).
 855 //===----------------------------------------------------------------------===//
 856
 857 def TLS_ADDrr : F3_1<2, 0b000000,
 858                     (outs IntRegs:$rd),
 859                     (ins IntRegs:$rs1, IntRegs:$rs2, TLSSym:$sym),
 860                     "add $rs1, $rs2, $rd, $sym",
 861                     [(set i32:$rd,
 862                         (tlsadd i32:$rs1, i32:$rs2, tglobaltlsaddr:$sym))]>;
 863
 864 let mayLoad = 1 in
 865   def TLS_LDrr : F3_1<3, 0b000000,
 866                       (outs IntRegs:$dst), (ins MEMrr:$addr, TLSSym:$sym),
 867                       "ld [$addr], $dst, $sym",
 868                       [(set i32:$dst,
 869                           (tlsld ADDRrr:$addr, tglobaltlsaddr:$sym))]>;
 870
 871 let Uses = [O6], isCall = 1, hasDelaySlot = 1 in
 872   def TLS_CALL : InstSP<(outs),
 873                         (ins calltarget:$disp, TLSSym:$sym, variable_ops),
 874                         "call $disp, $sym",
 875                         [(tlscall texternalsym:$disp, tglobaltlsaddr:$sym)]> {
 876   bits<30> disp;
 877   let op = 1;
 878   let Inst{29-0} = disp;
 879 }
 880
 881 //===----------------------------------------------------------------------===//
 882 // V9 Instructions
 883 //===----------------------------------------------------------------------===//
 884
 885 // V9 Conditional Moves.
 886 let Predicates = [HasV9], Constraints = "$f = $rd" in {
 887   // Move Integer Register on Condition (MOVcc) p. 194 of the V9 manual.
 888   let Uses = [ICC], cc = 0b100 in {
 889     def MOVICCrr
 890       : F4_1<0b101100, (outs IntRegs:$rd),
 891              (ins IntRegs:$rs2, IntRegs:$f, CCOp:$cond),
 892              "mov$cond %icc, $rs2, $rd",
 893              [(set i32:$rd, (SPselecticc i32:$rs2, i32:$f, imm:$cond))]>;
 894
 895     def MOVICCri
 896       : F4_2<0b101100, (outs IntRegs:$rd),
 897              (ins i32imm:$simm11, IntRegs:$f, CCOp:$cond),
 898              "mov$cond %icc, $simm11, $rd",
 899              [(set i32:$rd,
 900                     (SPselecticc simm11:$simm11, i32:$f, imm:$cond))]>;
 901   }
 902
 903   let Uses = [FCC], cc = 0b000 in {
 904     def MOVFCCrr
 905       : F4_1<0b101100, (outs IntRegs:$rd),
 906              (ins IntRegs:$rs2, IntRegs:$f, CCOp:$cond),
 907              "mov$cond %fcc0, $rs2, $rd",
 908              [(set i32:$rd, (SPselectfcc i32:$rs2, i32:$f, imm:$cond))]>;
 909     def MOVFCCri
 910       : F4_2<0b101100, (outs IntRegs:$rd),
 911              (ins i32imm:$simm11, IntRegs:$f, CCOp:$cond),
 912              "mov$cond %fcc0, $simm11, $rd",
 913              [(set i32:$rd,
 914                     (SPselectfcc simm11:$simm11, i32:$f, imm:$cond))]>;
 915   }
 916
 917   let Uses = [ICC], opf_cc = 0b100 in {
 918     def FMOVS_ICC
 919       : F4_3<0b110101, 0b000001, (outs FPRegs:$rd),
 920              (ins FPRegs:$rs2, FPRegs:$f, CCOp:$cond),
 921              "fmovs$cond %icc, $rs2, $rd",
 922              [(set f32:$rd, (SPselecticc f32:$rs2, f32:$f, imm:$cond))]>;
 923     def FMOVD_ICC
 924       : F4_3<0b110101, 0b000010, (outs DFPRegs:$rd),
 925                (ins DFPRegs:$rs2, DFPRegs:$f, CCOp:$cond),
 926                "fmovd$cond %icc, $rs2, $rd",
 927                [(set f64:$rd, (SPselecticc f64:$rs2, f64:$f, imm:$cond))]>;
 928     def FMOVQ_ICC
 929       : F4_3<0b110101, 0b000011, (outs QFPRegs:$rd),
 930                (ins QFPRegs:$rs2, QFPRegs:$f, CCOp:$cond),
 931                "fmovd$cond %icc, $rs2, $rd",
 932                [(set f128:$rd, (SPselecticc f128:$rs2, f128:$f, imm:$cond))]>;
 933   }
 934
 935   let Uses = [FCC], opf_cc = 0b000 in {
 936     def FMOVS_FCC
 937       : F4_3<0b110101, 0b000001, (outs FPRegs:$rd),
 938              (ins FPRegs:$rs2, FPRegs:$f, CCOp:$cond),
 939              "fmovs$cond %fcc0, $rs2, $rd",
 940              [(set f32:$rd, (SPselectfcc f32:$rs2, f32:$f, imm:$cond))]>;
 941     def FMOVD_FCC
 942       : F4_3<0b110101, 0b000010, (outs DFPRegs:$rd),
 943              (ins DFPRegs:$rs2, DFPRegs:$f, CCOp:$cond),
 944              "fmovd$cond %fcc0, $rs2, $rd",
 945              [(set f64:$rd, (SPselectfcc f64:$rs2, f64:$f, imm:$cond))]>;
 946     def FMOVQ_FCC
 947       : F4_3<0b110101, 0b000011, (outs QFPRegs:$rd),
 948              (ins QFPRegs:$rs2, QFPRegs:$f, CCOp:$cond),
 949              "fmovd$cond %fcc0, $rs2, $rd",
 950              [(set f128:$rd, (SPselectfcc f128:$rs2, f128:$f, imm:$cond))]>;
 951   }
 952
 953 }
 954
 955 // Floating-Point Move Instructions, p. 164 of the V9 manual.
 956 let Predicates = [HasV9] in {
 957   def FMOVD : F3_3u<2, 0b110100, 0b000000010,
 958                    (outs DFPRegs:$dst), (ins DFPRegs:$src),
 959                    "fmovd $src, $dst", []>;
 960   def FMOVQ : F3_3u<2, 0b110100, 0b000000011,
 961                    (outs QFPRegs:$dst), (ins QFPRegs:$src),
 962                    "fmovq $src, $dst", []>,
 963                    Requires<[HasHardQuad]>;
 964   def FNEGD : F3_3u<2, 0b110100, 0b000000110,
 965                    (outs DFPRegs:$dst), (ins DFPRegs:$src),
 966                    "fnegd $src, $dst",
 967                    [(set f64:$dst, (fneg f64:$src))]>;
 968   def FNEGQ : F3_3u<2, 0b110100, 0b000000111,
 969                    (outs QFPRegs:$dst), (ins QFPRegs:$src),
 970                    "fnegq $src, $dst",
 971                    [(set f128:$dst, (fneg f128:$src))]>,
 972                    Requires<[HasHardQuad]>;
 973   def FABSD : F3_3u<2, 0b110100, 0b000001010,
 974                    (outs DFPRegs:$dst), (ins DFPRegs:$src),
 975                    "fabsd $src, $dst",
 976                    [(set f64:$dst, (fabs f64:$src))]>;
 977   def FABSQ : F3_3u<2, 0b110100, 0b000001011,
 978                    (outs QFPRegs:$dst), (ins QFPRegs:$src),
 979                    "fabsq $src, $dst",
 980                    [(set f128:$dst, (fabs f128:$src))]>,
 981                    Requires<[HasHardQuad]>;
 982 }
 983
 984 // POPCrr - This does a ctpop of a 64-bit register.  As such, we have to clear
 985 // the top 32-bits before using it.  To do this clearing, we use a SRLri X,0.
 986 let rs1 = 0 in
 987   def POPCrr : F3_1<2, 0b101110,
 988                     (outs IntRegs:$dst), (ins IntRegs:$src),
 989                     "popc $src, $dst", []>, Requires<[HasV9]>;
 990 def : Pat<(ctpop i32:$src),
 991           (POPCrr (SRLri $src, 0))>;
 992
 993 // Atomic swap.
 994 let hasSideEffects =1, rd = 0, rs1 = 0b01111, rs2 = 0 in
 995   def STBAR : F3_1<2, 0b101000, (outs), (ins), "stbar", []>;
 996
 997 let Predicates = [HasV9], hasSideEffects = 1, rd = 0, rs1 = 0b01111 in
 998  def MEMBARi : F3_2<2, 0b101000, (outs), (ins i32imm:$simm13),
 999                     "membar $simm13", []>;
1000
1001 let Constraints = "$val = $rd" in {
1002   def SWAPrr : F3_1<3, 0b001111,
1003                  (outs IntRegs:$rd), (ins IntRegs:$val, MEMrr:$addr),
1004                  "swap [$addr], $rd",
1005                  [(set i32:$rd, (atomic_swap_32 ADDRrr:$addr, i32:$val))]>;
1006   def SWAPri : F3_2<3, 0b001111,
1007                  (outs IntRegs:$rd), (ins IntRegs:$val, MEMri:$addr),
1008                  "swap [$addr], $rd",
1009                  [(set i32:$rd, (atomic_swap_32 ADDRri:$addr, i32:$val))]>;
1010 }
1011
1012 let Predicates = [HasV9], Constraints = "$swap = $rd" in
1013   def CASrr: F3_1<3, 0b111100,
1014                 (outs IntRegs:$rd), (ins IntRegs:$rs1, IntRegs:$rs2,
1015                                      IntRegs:$swap),
1016                  "cas [$rs1], $rs2, $rd",
1017                  [(set i32:$rd,
1018                      (atomic_cmp_swap iPTR:$rs1, i32:$rs2, i32:$swap))]>;
1019
1020 //===----------------------------------------------------------------------===//
1021 // Non-Instruction Patterns
1022 //===----------------------------------------------------------------------===//
1023
1024 // Small immediates.
1025 def : Pat<(i32 simm13:$val),
1026           (ORri (i32 G0), imm:$val)>;
1027 // Arbitrary immediates.
1028 def : Pat<(i32 imm:$val),
1029           (ORri (SETHIi (HI22 imm:$val)), (LO10 imm:$val))>;
1030
1031
1032 // Global addresses, constant pool entries
1033 let Predicates = [Is32Bit] in {
1034
1035 def : Pat<(SPhi tglobaladdr:$in), (SETHIi tglobaladdr:$in)>;
1036 def : Pat<(SPlo tglobaladdr:$in), (ORri (i32 G0), tglobaladdr:$in)>;
1037 def : Pat<(SPhi tconstpool:$in), (SETHIi tconstpool:$in)>;
1038 def : Pat<(SPlo tconstpool:$in), (ORri (i32 G0), tconstpool:$in)>;
1039
1040 // GlobalTLS addresses
1041 def : Pat<(SPhi tglobaltlsaddr:$in), (SETHIi tglobaltlsaddr:$in)>;
1042 def : Pat<(SPlo tglobaltlsaddr:$in), (ORri (i32 G0), tglobaltlsaddr:$in)>;
1043 def : Pat<(add (SPhi tglobaltlsaddr:$in1), (SPlo tglobaltlsaddr:$in2)),
1044           (ADDri (SETHIi tglobaltlsaddr:$in1), (tglobaltlsaddr:$in2))>;
1045 def : Pat<(xor (SPhi tglobaltlsaddr:$in1), (SPlo tglobaltlsaddr:$in2)),
1046           (XORri (SETHIi tglobaltlsaddr:$in1), (tglobaltlsaddr:$in2))>;
1047
1048 // Blockaddress
1049 def : Pat<(SPhi tblockaddress:$in), (SETHIi tblockaddress:$in)>;
1050 def : Pat<(SPlo tblockaddress:$in), (ORri (i32 G0), tblockaddress:$in)>;
1051
1052 // Add reg, lo.  This is used when taking the addr of a global/constpool entry.
1053 def : Pat<(add iPTR:$r, (SPlo tglobaladdr:$in)), (ADDri $r, tglobaladdr:$in)>;
1054 def : Pat<(add iPTR:$r, (SPlo tconstpool:$in)),  (ADDri $r, tconstpool:$in)>;
1055 def : Pat<(add iPTR:$r, (SPlo tblockaddress:$in)),
1056                         (ADDri $r, tblockaddress:$in)>;
1057 }
1058
1059 // Calls:
1060 def : Pat<(call tglobaladdr:$dst),
1061           (CALL tglobaladdr:$dst)>;
1062 def : Pat<(call texternalsym:$dst),
1063           (CALL texternalsym:$dst)>;
1064
1065 // Map integer extload's to zextloads.
1066 def : Pat<(i32 (extloadi1 ADDRrr:$src)), (LDUBrr ADDRrr:$src)>;
1067 def : Pat<(i32 (extloadi1 ADDRri:$src)), (LDUBri ADDRri:$src)>;
1068 def : Pat<(i32 (extloadi8 ADDRrr:$src)), (LDUBrr ADDRrr:$src)>;
1069 def : Pat<(i32 (extloadi8 ADDRri:$src)), (LDUBri ADDRri:$src)>;
1070 def : Pat<(i32 (extloadi16 ADDRrr:$src)), (LDUHrr ADDRrr:$src)>;
1071 def : Pat<(i32 (extloadi16 ADDRri:$src)), (LDUHri ADDRri:$src)>;
1072
1073 // zextload bool -> zextload byte
1074 def : Pat<(i32 (zextloadi1 ADDRrr:$src)), (LDUBrr ADDRrr:$src)>;
1075 def : Pat<(i32 (zextloadi1 ADDRri:$src)), (LDUBri ADDRri:$src)>;
1076
1077 // store 0, addr -> store %g0, addr
1078 def : Pat<(store (i32 0), ADDRrr:$dst), (STrr ADDRrr:$dst, (i32 G0))>;
1079 def : Pat<(store (i32 0), ADDRri:$dst), (STri ADDRri:$dst, (i32 G0))>;
1080
1081 // store bar for all atomic_fence in V8.
1082 let Predicates = [HasNoV9] in
1083   def : Pat<(atomic_fence imm, imm), (STBAR)>;
1084
1085 // atomic_load_32 addr -> load addr
1086 def : Pat<(i32 (atomic_load ADDRrr:$src)), (LDrr ADDRrr:$src)>;
1087 def : Pat<(i32 (atomic_load ADDRri:$src)), (LDri ADDRri:$src)>;
1088
1089 // atomic_store_32 val, addr -> store val, addr
1090 def : Pat<(atomic_store ADDRrr:$dst, i32:$val), (STrr ADDRrr:$dst, $val)>;
1091 def : Pat<(atomic_store ADDRri:$dst, i32:$val), (STri ADDRri:$dst, $val)>;
1092
1093
1094 include "SparcInstr64Bit.td"