lib/Target/Sparc/SparcInstrInfo.td

   1 //===- SparcV8Instrs.td - Target Description for SparcV8 Target -----------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file was developed by the LLVM research group and is distributed under
   6 // the University of Illinois Open Source License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the SparcV8 instructions in TableGen format.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 //===----------------------------------------------------------------------===//
  15 // Instruction format superclass
  16 //===----------------------------------------------------------------------===//
  17
  18 include "SparcV8InstrFormats.td"
  19
  20 //===----------------------------------------------------------------------===//
  21 // Instruction Pattern Stuff
  22 //===----------------------------------------------------------------------===//
  23
  24 def simm13  : PatLeaf<(imm), [{
  25   // simm13 predicate - True if the imm fits in a 13-bit sign extended field.
  26   return (((int)N->getValue() << (32-13)) >> (32-13)) == (int)N->getValue();
  27 }]>;
  28
  29 def LO10 : SDNodeXForm<imm, [{
  30   return CurDAG->getTargetConstant((unsigned)N->getValue() & 1023, MVT::i32);
  31 }]>;
  32
  33 def HI22 : SDNodeXForm<imm, [{
  34   // Transformation function: shift the immediate value down into the low bits.
  35   return CurDAG->getTargetConstant((unsigned)N->getValue() >> 10, MVT::i32);
  36 }]>;
  37
  38 def SETHIimm : PatLeaf<(imm), [{
  39   return (((unsigned)N->getValue() >> 10) << 10) == (unsigned)N->getValue();
  40 }], HI22>;
  41
  42 // Addressing modes.
  43 def ADDRrr : ComplexPattern<i32, 2, "SelectADDRrr", []>;
  44 def ADDRri : ComplexPattern<i32, 2, "SelectADDRri", []>;
  45
  46 // Address operands
  47 def MEMrr : Operand<i32> {
  48   let PrintMethod = "printMemOperand";
  49   let NumMIOperands = 2;
  50   let MIOperandInfo = (ops IntRegs, IntRegs);
  51 }
  52 def MEMri : Operand<i32> {
  53   let PrintMethod = "printMemOperand";
  54   let NumMIOperands = 2;
  55   let MIOperandInfo = (ops IntRegs, i32imm);
  56 }
  57
  58 // Branch targets have OtherVT type.
  59 def brtarget : Operand<OtherVT>;
  60 def calltarget : Operand<i32>;
  61
  62 def SDTV8cmpfcc :
  63 SDTypeProfile<1, 2, [SDTCisVT<0, FlagVT>, SDTCisFP<1>, SDTCisSameAs<1, 2>]>;
  64 def SDTV8brcc :
  65 SDTypeProfile<0, 3, [SDTCisVT<0, OtherVT>, SDTCisVT<1, OtherVT>,
  66                      SDTCisVT<2, FlagVT>]>;
  67 def SDTV8selectcc :
  68 SDTypeProfile<1, 4, [SDTCisSameAs<0, 1>, SDTCisSameAs<1, 2>,
  69                      SDTCisVT<3, i32>, SDTCisVT<4, FlagVT>]>;
  70 def SDTV8FTOI :
  71 SDTypeProfile<1, 1, [SDTCisVT<0, f32>, SDTCisFP<1>]>;
  72 def SDTV8ITOF :
  73 SDTypeProfile<1, 1, [SDTCisFP<0>, SDTCisVT<1, f32>]>;
  74
  75 def V8cmpicc : SDNode<"V8ISD::CMPICC", SDTIntBinOp,
  76                       [SDNPCommutative, SDNPOutFlag]>;
  77 def V8cmpfcc : SDNode<"V8ISD::CMPFCC", SDTV8cmpfcc>;
  78 def V8bricc : SDNode<"V8ISD::BRICC", SDTV8brcc, [SDNPHasChain]>;
  79 def V8brfcc : SDNode<"V8ISD::BRFCC", SDTV8brcc, [SDNPHasChain]>;
  80
  81 def V8hi    : SDNode<"V8ISD::Hi", SDTIntUnaryOp>;
  82 def V8lo    : SDNode<"V8ISD::Lo", SDTIntUnaryOp>;
  83
  84 def V8ftoi  : SDNode<"V8ISD::FTOI", SDTV8FTOI>;
  85 def V8itof  : SDNode<"V8ISD::ITOF", SDTV8ITOF>;
  86
  87 def V8selecticc : SDNode<"V8ISD::SELECT_ICC", SDTV8selectcc>;
  88 def V8selectfcc : SDNode<"V8ISD::SELECT_FCC", SDTV8selectcc>;
  89
  90 // These are target-independent nodes, but have target-specific formats.
  91 def SDT_V8CallSeq : SDTypeProfile<0, 1, [ SDTCisVT<0, i32> ]>;
  92 def callseq_start : SDNode<"ISD::CALLSEQ_START", SDT_V8CallSeq, [SDNPHasChain]>;
  93 def callseq_end   : SDNode<"ISD::CALLSEQ_END",   SDT_V8CallSeq, [SDNPHasChain]>;
  94
  95 def SDT_V8Call    : SDTypeProfile<0, 1, [SDTCisVT<0, i32>]>;
  96 def call          : SDNode<"ISD::CALL", SDT_V8Call,
  97                            [SDNPHasChain, SDNPOptInFlag, SDNPOutFlag]>;
  98
  99 def SDT_V8RetFlag : SDTypeProfile<0, 0, []>;
 100 def retflag       : SDNode<"V8ISD::RET_FLAG", SDT_V8RetFlag,
 101                            [SDNPHasChain, SDNPOptInFlag]>;
 102
 103 //===----------------------------------------------------------------------===//
 104 // Instructions
 105 //===----------------------------------------------------------------------===//
 106
 107 // Pseudo instructions.
 108 class Pseudo<dag ops, string asmstr, list<dag> pattern>
 109    : InstV8<ops, asmstr, pattern>;
 110
 111 def PHI : Pseudo<(ops variable_ops), "PHI", []>;
 112 def ADJCALLSTACKDOWN : Pseudo<(ops i32imm:$amt),
 113                                "!ADJCALLSTACKDOWN $amt",
 114                                [(callseq_start imm:$amt)]>;
 115 def ADJCALLSTACKUP : Pseudo<(ops i32imm:$amt),
 116                             "!ADJCALLSTACKUP $amt",
 117                             [(callseq_end imm:$amt)]>;
 118 def IMPLICIT_DEF_Int : Pseudo<(ops IntRegs:$dst),
 119                               "!IMPLICIT_DEF $dst",
 120                               [(set IntRegs:$dst, (undef))]>;
 121 def IMPLICIT_DEF_FP  : Pseudo<(ops FPRegs:$dst), "!IMPLICIT_DEF $dst",
 122                               [(set FPRegs:$dst, (undef))]>;
 123 def IMPLICIT_DEF_DFP : Pseudo<(ops DFPRegs:$dst), "!IMPLICIT_DEF $dst",
 124                               [(set DFPRegs:$dst, (undef))]>;
 125
 126 // FpMOVD/FpNEGD/FpABSD - These are lowered to single-precision ops by the
 127 // fpmover pass.
 128 def FpMOVD : Pseudo<(ops DFPRegs:$dst, DFPRegs:$src),
 129                     "!FpMOVD $src, $dst", []>;   // pseudo 64-bit double move
 130 def FpNEGD : Pseudo<(ops DFPRegs:$dst, DFPRegs:$src),
 131                     "!FpNEGD $src, $dst",
 132                     [(set DFPRegs:$dst, (fneg DFPRegs:$src))]>;
 133 def FpABSD : Pseudo<(ops DFPRegs:$dst, DFPRegs:$src),
 134                     "!FpABSD $src, $dst",
 135                     [(set DFPRegs:$dst, (fabs DFPRegs:$src))]>;
 136
 137 // SELECT_CC_* - Used to implement the SELECT_CC DAG operation.  Expanded by the
 138 // scheduler into a branch sequence.  This has to handle all permutations of
 139 // selection between i32/f32/f64 on ICC and FCC.
 140 let usesCustomDAGSchedInserter = 1 in {  // Expanded by the scheduler.
 141   def SELECT_CC_Int_ICC
 142    : Pseudo<(ops IntRegs:$dst, IntRegs:$T, IntRegs:$F, i32imm:$Cond),
 143             "; SELECT_CC_Int_ICC PSEUDO!",
 144             [(set IntRegs:$dst, (V8selecticc IntRegs:$T, IntRegs:$F,
 145                                              imm:$Cond, ICC))]>;
 146   def SELECT_CC_Int_FCC
 147    : Pseudo<(ops IntRegs:$dst, IntRegs:$T, IntRegs:$F, i32imm:$Cond),
 148             "; SELECT_CC_Int_FCC PSEUDO!",
 149             [(set IntRegs:$dst, (V8selectfcc IntRegs:$T, IntRegs:$F,
 150                                              imm:$Cond, FCC))]>;
 151   def SELECT_CC_FP_ICC
 152    : Pseudo<(ops FPRegs:$dst, FPRegs:$T, FPRegs:$F, i32imm:$Cond),
 153             "; SELECT_CC_FP_ICC PSEUDO!",
 154             [(set FPRegs:$dst, (V8selecticc FPRegs:$T, FPRegs:$F,
 155                                             imm:$Cond, ICC))]>;
 156   def SELECT_CC_FP_FCC
 157    : Pseudo<(ops FPRegs:$dst, FPRegs:$T, FPRegs:$F, i32imm:$Cond),
 158             "; SELECT_CC_FP_FCC PSEUDO!",
 159             [(set FPRegs:$dst, (V8selectfcc FPRegs:$T, FPRegs:$F,
 160                                             imm:$Cond, FCC))]>;
 161   def SELECT_CC_DFP_ICC
 162    : Pseudo<(ops DFPRegs:$dst, DFPRegs:$T, DFPRegs:$F, i32imm:$Cond),
 163             "; SELECT_CC_DFP_ICC PSEUDO!",
 164             [(set DFPRegs:$dst, (V8selecticc DFPRegs:$T, DFPRegs:$F,
 165                                              imm:$Cond, ICC))]>;
 166   def SELECT_CC_DFP_FCC
 167    : Pseudo<(ops DFPRegs:$dst, DFPRegs:$T, DFPRegs:$F, i32imm:$Cond),
 168             "; SELECT_CC_DFP_FCC PSEUDO!",
 169             [(set DFPRegs:$dst, (V8selectfcc DFPRegs:$T, DFPRegs:$F,
 170                                              imm:$Cond, FCC))]>;
 171 }
 172
 173 // Section A.3 - Synthetic Instructions, p. 85
 174 // special cases of JMPL:
 175 let isReturn = 1, isTerminator = 1, hasDelaySlot = 1, noResults = 1 in {
 176   let rd = O7.Num, rs1 = G0.Num, simm13 = 8 in
 177     def RETL: F3_2<2, 0b111000, (ops), "retl", [(retflag)]>;
 178 }
 179
 180 // Section B.1 - Load Integer Instructions, p. 90
 181 def LDSBrr : F3_1<3, 0b001001,
 182                   (ops IntRegs:$dst, MEMrr:$addr),
 183                   "ldsb [$addr], $dst",
 184                   [(set IntRegs:$dst, (sextload ADDRrr:$addr, i8))]>;
 185 def LDSBri : F3_2<3, 0b001001,
 186                   (ops IntRegs:$dst, MEMri:$addr),
 187                   "ldsb [$addr], $dst",
 188                   [(set IntRegs:$dst, (sextload ADDRri:$addr, i8))]>;
 189 def LDSHrr : F3_1<3, 0b001010,
 190                   (ops IntRegs:$dst, MEMrr:$addr),
 191                   "ldsh [$addr], $dst",
 192                   [(set IntRegs:$dst, (sextload ADDRrr:$addr, i16))]>;
 193 def LDSHri : F3_2<3, 0b001010,
 194                   (ops IntRegs:$dst, MEMri:$addr),
 195                   "ldsh [$addr], $dst",
 196                   [(set IntRegs:$dst, (sextload ADDRri:$addr, i16))]>;
 197 def LDUBrr : F3_1<3, 0b000001,
 198                   (ops IntRegs:$dst, MEMrr:$addr),
 199                   "ldub [$addr], $dst",
 200                   [(set IntRegs:$dst, (zextload ADDRrr:$addr, i8))]>;
 201 def LDUBri : F3_2<3, 0b000001,
 202                   (ops IntRegs:$dst, MEMri:$addr),
 203                   "ldub [$addr], $dst",
 204                   [(set IntRegs:$dst, (zextload ADDRri:$addr, i8))]>;
 205 def LDUHrr : F3_1<3, 0b000010,
 206                   (ops IntRegs:$dst, MEMrr:$addr),
 207                   "lduh [$addr], $dst",
 208                   [(set IntRegs:$dst, (zextload ADDRrr:$addr, i16))]>;
 209 def LDUHri : F3_2<3, 0b000010,
 210                   (ops IntRegs:$dst, MEMri:$addr),
 211                   "lduh [$addr], $dst",
 212                   [(set IntRegs:$dst, (zextload ADDRri:$addr, i16))]>;
 213 def LDrr   : F3_1<3, 0b000000,
 214                   (ops IntRegs:$dst, MEMrr:$addr),
 215                   "ld [$addr], $dst",
 216                   [(set IntRegs:$dst, (load ADDRrr:$addr))]>;
 217 def LDri   : F3_2<3, 0b000000,
 218                   (ops IntRegs:$dst, MEMri:$addr),
 219                   "ld [$addr], $dst",
 220                   [(set IntRegs:$dst, (load ADDRri:$addr))]>;
 221
 222 // Section B.2 - Load Floating-point Instructions, p. 92
 223 def LDFrr  : F3_1<3, 0b100000,
 224                   (ops FPRegs:$dst, MEMrr:$addr),
 225                   "ld [$addr], $dst",
 226                   [(set FPRegs:$dst, (load ADDRrr:$addr))]>;
 227 def LDFri  : F3_2<3, 0b100000,
 228                   (ops FPRegs:$dst, MEMri:$addr),
 229                   "ld [$addr], $dst",
 230                   [(set FPRegs:$dst, (load ADDRri:$addr))]>;
 231 def LDDFrr : F3_1<3, 0b100011,
 232                   (ops DFPRegs:$dst, MEMrr:$addr),
 233                   "ldd [$addr], $dst",
 234                   [(set DFPRegs:$dst, (load ADDRrr:$addr))]>;
 235 def LDDFri : F3_2<3, 0b100011,
 236                   (ops DFPRegs:$dst, MEMri:$addr),
 237                   "ldd [$addr], $dst",
 238                   [(set DFPRegs:$dst, (load ADDRri:$addr))]>;
 239
 240 // Section B.4 - Store Integer Instructions, p. 95
 241 def STBrr : F3_1<3, 0b000101,
 242                  (ops MEMrr:$addr, IntRegs:$src),
 243                  "stb $src, [$addr]",
 244                  [(truncstore IntRegs:$src, ADDRrr:$addr, i8)]>;
 245 def STBri : F3_2<3, 0b000101,
 246                  (ops MEMri:$addr, IntRegs:$src),
 247                  "stb $src, [$addr]",
 248                  [(truncstore IntRegs:$src, ADDRri:$addr, i8)]>;
 249 def STHrr : F3_1<3, 0b000110,
 250                  (ops MEMrr:$addr, IntRegs:$src),
 251                  "sth $src, [$addr]",
 252                  [(truncstore IntRegs:$src, ADDRrr:$addr, i16)]>;
 253 def STHri : F3_2<3, 0b000110,
 254                  (ops MEMri:$addr, IntRegs:$src),
 255                  "sth $src, [$addr]",
 256                  [(truncstore IntRegs:$src, ADDRri:$addr, i16)]>;
 257 def STrr  : F3_1<3, 0b000100,
 258                  (ops MEMrr:$addr, IntRegs:$src),
 259                  "st $src, [$addr]",
 260                  [(store IntRegs:$src, ADDRrr:$addr)]>;
 261 def STri  : F3_2<3, 0b000100,
 262                  (ops MEMri:$addr, IntRegs:$src),
 263                  "st $src, [$addr]",
 264                  [(store IntRegs:$src, ADDRri:$addr)]>;
 265
 266 // Section B.5 - Store Floating-point Instructions, p. 97
 267 def STFrr   : F3_1<3, 0b100100,
 268                    (ops MEMrr:$addr, FPRegs:$src),
 269                    "st $src, [$addr]",
 270                    [(store FPRegs:$src, ADDRrr:$addr)]>;
 271 def STFri   : F3_2<3, 0b100100,
 272                    (ops MEMri:$addr, FPRegs:$src),
 273                    "st $src, [$addr]",
 274                    [(store FPRegs:$src, ADDRri:$addr)]>;
 275 def STDFrr  : F3_1<3, 0b100111,
 276                    (ops MEMrr:$addr, DFPRegs:$src),
 277                    "std  $src, [$addr]",
 278                    [(store DFPRegs:$src, ADDRrr:$addr)]>;
 279 def STDFri  : F3_2<3, 0b100111,
 280                    (ops MEMri:$addr, DFPRegs:$src),
 281                    "std $src, [$addr]",
 282                    [(store DFPRegs:$src, ADDRri:$addr)]>;
 283
 284 // Section B.9 - SETHI Instruction, p. 104
 285 def SETHIi: F2_1<0b100,
 286                  (ops IntRegs:$dst, i32imm:$src),
 287                  "sethi $src, $dst",
 288                  [(set IntRegs:$dst, SETHIimm:$src)]>;
 289
 290 // Section B.10 - NOP Instruction, p. 105
 291 // (It's a special case of SETHI)
 292 let rd = 0, imm22 = 0 in
 293   def NOP : F2_1<0b100, (ops), "nop", []>;
 294
 295 // Section B.11 - Logical Instructions, p. 106
 296 def ANDrr   : F3_1<2, 0b000001,
 297                    (ops IntRegs:$dst, IntRegs:$b, IntRegs:$c),
 298                    "and $b, $c, $dst",
 299                    [(set IntRegs:$dst, (and IntRegs:$b, IntRegs:$c))]>;
 300 def ANDri   : F3_2<2, 0b000001,
 301                    (ops IntRegs:$dst, IntRegs:$b, i32imm:$c),
 302                    "and $b, $c, $dst",
 303                    [(set IntRegs:$dst, (and IntRegs:$b, simm13:$c))]>;
 304 def ANDNrr  : F3_1<2, 0b000101,
 305                    (ops IntRegs:$dst, IntRegs:$b, IntRegs:$c),
 306                    "andn $b, $c, $dst",
 307                    [(set IntRegs:$dst, (and IntRegs:$b, (not IntRegs:$c)))]>;
 308 def ANDNri  : F3_2<2, 0b000101,
 309                    (ops IntRegs:$dst, IntRegs:$b, i32imm:$c),
 310                    "andn $b, $c, $dst", []>;
 311 def ORrr    : F3_1<2, 0b000010,
 312                    (ops IntRegs:$dst, IntRegs:$b, IntRegs:$c),
 313                    "or $b, $c, $dst",
 314                    [(set IntRegs:$dst, (or IntRegs:$b, IntRegs:$c))]>;
 315 def ORri    : F3_2<2, 0b000010,
 316                    (ops IntRegs:$dst, IntRegs:$b, i32imm:$c),
 317                    "or $b, $c, $dst",
 318                    [(set IntRegs:$dst, (or IntRegs:$b, simm13:$c))]>;
 319 def ORNrr   : F3_1<2, 0b000110,
 320                    (ops IntRegs:$dst, IntRegs:$b, IntRegs:$c),
 321                    "orn $b, $c, $dst",
 322                    [(set IntRegs:$dst, (or IntRegs:$b, (not IntRegs:$c)))]>;
 323 def ORNri   : F3_2<2, 0b000110,
 324                    (ops IntRegs:$dst, IntRegs:$b, i32imm:$c),
 325                    "orn $b, $c, $dst", []>;
 326 def XORrr   : F3_1<2, 0b000011,
 327                    (ops IntRegs:$dst, IntRegs:$b, IntRegs:$c),
 328                    "xor $b, $c, $dst",
 329                    [(set IntRegs:$dst, (xor IntRegs:$b, IntRegs:$c))]>;
 330 def XORri   : F3_2<2, 0b000011,
 331                    (ops IntRegs:$dst, IntRegs:$b, i32imm:$c),
 332                    "xor $b, $c, $dst",
 333                    [(set IntRegs:$dst, (xor IntRegs:$b, simm13:$c))]>;
 334 def XNORrr  : F3_1<2, 0b000111,
 335                    (ops IntRegs:$dst, IntRegs:$b, IntRegs:$c),
 336                    "xnor $b, $c, $dst",
 337                    [(set IntRegs:$dst, (not (xor IntRegs:$b, IntRegs:$c)))]>;
 338 def XNORri  : F3_2<2, 0b000111,
 339                    (ops IntRegs:$dst, IntRegs:$b, i32imm:$c),
 340                    "xnor $b, $c, $dst", []>;
 341
 342 // Section B.12 - Shift Instructions, p. 107
 343 def SLLrr : F3_1<2, 0b100101,
 344                  (ops IntRegs:$dst, IntRegs:$b, IntRegs:$c),
 345                  "sll $b, $c, $dst",
 346                  [(set IntRegs:$dst, (shl IntRegs:$b, IntRegs:$c))]>;
 347 def SLLri : F3_2<2, 0b100101,
 348                  (ops IntRegs:$dst, IntRegs:$b, i32imm:$c),
 349                  "sll $b, $c, $dst",
 350                  [(set IntRegs:$dst, (shl IntRegs:$b, simm13:$c))]>;
 351 def SRLrr : F3_1<2, 0b100110,
 352                  (ops IntRegs:$dst, IntRegs:$b, IntRegs:$c),
 353                   "srl $b, $c, $dst",
 354                   [(set IntRegs:$dst, (srl IntRegs:$b, IntRegs:$c))]>;
 355 def SRLri : F3_2<2, 0b100110,
 356                  (ops IntRegs:$dst, IntRegs:$b, i32imm:$c),
 357                  "srl $b, $c, $dst",
 358                  [(set IntRegs:$dst, (srl IntRegs:$b, simm13:$c))]>;
 359 def SRArr : F3_1<2, 0b100111,
 360                  (ops IntRegs:$dst, IntRegs:$b, IntRegs:$c),
 361                   "sra $b, $c, $dst",
 362                   [(set IntRegs:$dst, (sra IntRegs:$b, IntRegs:$c))]>;
 363 def SRAri : F3_2<2, 0b100111,
 364                  (ops IntRegs:$dst, IntRegs:$b, i32imm:$c),
 365                  "sra $b, $c, $dst",
 366                  [(set IntRegs:$dst, (sra IntRegs:$b, simm13:$c))]>;
 367
 368 // Section B.13 - Add Instructions, p. 108
 369 def ADDrr   : F3_1<2, 0b000000,
 370                   (ops IntRegs:$dst, IntRegs:$b, IntRegs:$c),
 371                   "add $b, $c, $dst",
 372                    [(set IntRegs:$dst, (add IntRegs:$b, IntRegs:$c))]>;
 373 def ADDri   : F3_2<2, 0b000000,
 374                    (ops IntRegs:$dst, IntRegs:$b, i32imm:$c),
 375                    "add $b, $c, $dst",
 376                    [(set IntRegs:$dst, (add IntRegs:$b, simm13:$c))]>;
 377 def ADDCCrr : F3_1<2, 0b010000,
 378                    (ops IntRegs:$dst, IntRegs:$b, IntRegs:$c),
 379                    "addcc $b, $c, $dst", []>;
 380 def ADDCCri : F3_2<2, 0b010000,
 381                    (ops IntRegs:$dst, IntRegs:$b, i32imm:$c),
 382                    "addcc $b, $c, $dst", []>;
 383 def ADDXrr  : F3_1<2, 0b001000,
 384                    (ops IntRegs:$dst, IntRegs:$b, IntRegs:$c),
 385                    "addx $b, $c, $dst", []>;
 386 def ADDXri  : F3_2<2, 0b001000,
 387                    (ops IntRegs:$dst, IntRegs:$b, i32imm:$c),
 388                    "addx $b, $c, $dst", []>;
 389
 390 // Section B.15 - Subtract Instructions, p. 110
 391 def SUBrr   : F3_1<2, 0b000100,
 392                    (ops IntRegs:$dst, IntRegs:$b, IntRegs:$c),
 393                    "sub $b, $c, $dst",
 394                    [(set IntRegs:$dst, (sub IntRegs:$b, IntRegs:$c))]>;
 395 def SUBri   : F3_2<2, 0b000100,
 396                    (ops IntRegs:$dst, IntRegs:$b, i32imm:$c),
 397                    "sub $b, $c, $dst",
 398                    [(set IntRegs:$dst, (sub IntRegs:$b, simm13:$c))]>;
 399 def SUBXrr  : F3_1<2, 0b001100,
 400                    (ops IntRegs:$dst, IntRegs:$b, IntRegs:$c),
 401                    "subx $b, $c, $dst", []>;
 402 def SUBXri  : F3_2<2, 0b001100,
 403                    (ops IntRegs:$dst, IntRegs:$b, i32imm:$c),
 404                    "subx $b, $c, $dst", []>;
 405 def SUBCCrr : F3_1<2, 0b010100,
 406                    (ops IntRegs:$dst, IntRegs:$b, IntRegs:$c),
 407                    "subcc $b, $c, $dst",
 408                    [(set IntRegs:$dst, (V8cmpicc IntRegs:$b, IntRegs:$c))]>;
 409 def SUBCCri : F3_2<2, 0b010100,
 410                    (ops IntRegs:$dst, IntRegs:$b, i32imm:$c),
 411                    "subcc $b, $c, $dst",
 412                    [(set IntRegs:$dst, (V8cmpicc IntRegs:$b, simm13:$c))]>;
 413 def SUBXCCrr: F3_1<2, 0b011100,
 414                    (ops IntRegs:$dst, IntRegs:$b, IntRegs:$c),
 415                    "subxcc $b, $c, $dst", []>;
 416
 417 // Section B.18 - Multiply Instructions, p. 113
 418 def UMULrr  : F3_1<2, 0b001010,
 419                    (ops IntRegs:$dst, IntRegs:$b, IntRegs:$c),
 420                    "umul $b, $c, $dst", []>;
 421 def UMULri  : F3_2<2, 0b001010,
 422                    (ops IntRegs:$dst, IntRegs:$b, i32imm:$c),
 423                    "umul $b, $c, $dst", []>;
 424 def SMULrr  : F3_1<2, 0b001011,
 425                    (ops IntRegs:$dst, IntRegs:$b, IntRegs:$c),
 426                    "smul $b, $c, $dst",
 427                    [(set IntRegs:$dst, (mul IntRegs:$b, IntRegs:$c))]>;
 428 def SMULri  : F3_2<2, 0b001011,
 429                    (ops IntRegs:$dst, IntRegs:$b, i32imm:$c),
 430                    "smul $b, $c, $dst",
 431                    [(set IntRegs:$dst, (mul IntRegs:$b, simm13:$c))]>;
 432
 433 // Section B.19 - Divide Instructions, p. 115
 434 def UDIVrr   : F3_1<2, 0b001110,
 435                     (ops IntRegs:$dst, IntRegs:$b, IntRegs:$c),
 436                     "udiv $b, $c, $dst", []>;
 437 def UDIVri   : F3_2<2, 0b001110,
 438                     (ops IntRegs:$dst, IntRegs:$b, i32imm:$c),
 439                     "udiv $b, $c, $dst", []>;
 440 def SDIVrr   : F3_1<2, 0b001111,
 441                     (ops IntRegs:$dst, IntRegs:$b, IntRegs:$c),
 442                     "sdiv $b, $c, $dst", []>;
 443 def SDIVri   : F3_2<2, 0b001111,
 444                     (ops IntRegs:$dst, IntRegs:$b, i32imm:$c),
 445                     "sdiv $b, $c, $dst", []>;
 446
 447 // Section B.20 - SAVE and RESTORE, p. 117
 448 def SAVErr    : F3_1<2, 0b111100,
 449                      (ops IntRegs:$dst, IntRegs:$b, IntRegs:$c),
 450                      "save $b, $c, $dst", []>;
 451 def SAVEri    : F3_2<2, 0b111100,
 452                      (ops IntRegs:$dst, IntRegs:$b, i32imm:$c),
 453                      "save $b, $c, $dst", []>;
 454 def RESTORErr : F3_1<2, 0b111101,
 455                      (ops IntRegs:$dst, IntRegs:$b, IntRegs:$c),
 456                      "restore $b, $c, $dst", []>;
 457 def RESTOREri : F3_2<2, 0b111101,
 458                      (ops IntRegs:$dst, IntRegs:$b, i32imm:$c),
 459                      "restore $b, $c, $dst", []>;
 460
 461 // Section B.21 - Branch on Integer Condition Codes Instructions, p. 119
 462
 463 // conditional branch class:
 464 class BranchV8<bits<4> cc, dag ops, string asmstr, list<dag> pattern>
 465  : F2_2<cc, 0b010, ops, asmstr, pattern> {
 466   let isBranch = 1;
 467   let isTerminator = 1;
 468   let hasDelaySlot = 1;
 469   let noResults = 1;
 470 }
 471
 472 let isBarrier = 1 in
 473   def BA   : BranchV8<0b1000, (ops brtarget:$dst),
 474                       "ba $dst",
 475                       [(br bb:$dst)]>;
 476 def BNE  : BranchV8<0b1001, (ops brtarget:$dst),
 477                     "bne $dst",
 478                     [(V8bricc bb:$dst, SETNE, ICC)]>;
 479 def BE   : BranchV8<0b0001, (ops brtarget:$dst),
 480                     "be $dst",
 481                     [(V8bricc bb:$dst, SETEQ, ICC)]>;
 482 def BG   : BranchV8<0b1010, (ops brtarget:$dst),
 483                     "bg $dst",
 484                     [(V8bricc bb:$dst, SETGT, ICC)]>;
 485 def BLE  : BranchV8<0b0010, (ops brtarget:$dst),
 486                     "ble $dst",
 487                     [(V8bricc bb:$dst, SETLE, ICC)]>;
 488 def BGE  : BranchV8<0b1011, (ops brtarget:$dst),
 489                     "bge $dst",
 490                     [(V8bricc bb:$dst, SETGE, ICC)]>;
 491 def BL   : BranchV8<0b0011, (ops brtarget:$dst),
 492                     "bl $dst",
 493                     [(V8bricc bb:$dst, SETLT, ICC)]>;
 494 def BGU  : BranchV8<0b1100, (ops brtarget:$dst),
 495                     "bgu $dst",
 496                     [(V8bricc bb:$dst, SETUGT, ICC)]>;
 497 def BLEU : BranchV8<0b0100, (ops brtarget:$dst),
 498                     "bleu $dst",
 499                     [(V8bricc bb:$dst, SETULE, ICC)]>;
 500 def BCC  : BranchV8<0b1101, (ops brtarget:$dst),
 501                     "bcc $dst",
 502                     [(V8bricc bb:$dst, SETUGE, ICC)]>;
 503 def BCS  : BranchV8<0b0101, (ops brtarget:$dst),
 504                     "bcs $dst",
 505                     [(V8bricc bb:$dst, SETULT, ICC)]>;
 506
 507 // Section B.22 - Branch on Floating-point Condition Codes Instructions, p. 121
 508
 509 // floating-point conditional branch class:
 510 class FPBranchV8<bits<4> cc, dag ops, string asmstr, list<dag> pattern>
 511  : F2_2<cc, 0b110, ops, asmstr, pattern> {
 512   let isBranch = 1;
 513   let isTerminator = 1;
 514   let hasDelaySlot = 1;
 515   let noResults = 1;
 516 }
 517
 518 def FBU  : FPBranchV8<0b0111, (ops brtarget:$dst),
 519                       "fbu $dst",
 520                       [(V8brfcc bb:$dst, SETUO, FCC)]>;
 521 def FBG  : FPBranchV8<0b0110, (ops brtarget:$dst),
 522                       "fbg $dst",
 523                       [(V8brfcc bb:$dst, SETGT, FCC)]>;
 524 def FBUG : FPBranchV8<0b0101, (ops brtarget:$dst),
 525                       "fbug $dst",
 526                       [(V8brfcc bb:$dst, SETUGT, FCC)]>;
 527 def FBL  : FPBranchV8<0b0100, (ops brtarget:$dst),
 528                       "fbl $dst",
 529                       [(V8brfcc bb:$dst, SETLT, FCC)]>;
 530 def FBUL : FPBranchV8<0b0011, (ops brtarget:$dst),
 531                       "fbul $dst",
 532                       [(V8brfcc bb:$dst, SETULT, FCC)]>;
 533 def FBLG : FPBranchV8<0b0010, (ops brtarget:$dst),
 534                       "fblg $dst",
 535                       [(V8brfcc bb:$dst, SETONE, FCC)]>;
 536 def FBNE : FPBranchV8<0b0001, (ops brtarget:$dst),
 537                       "fbne $dst",
 538                       [(V8brfcc bb:$dst, SETNE, FCC)]>;
 539 def FBE  : FPBranchV8<0b1001, (ops brtarget:$dst),
 540                       "fbe $dst",
 541                       [(V8brfcc bb:$dst, SETEQ, FCC)]>;
 542 def FBUE : FPBranchV8<0b1010, (ops brtarget:$dst),
 543                       "fbue $dst",
 544                       [(V8brfcc bb:$dst, SETUEQ, FCC)]>;
 545 def FBGE : FPBranchV8<0b1011, (ops brtarget:$dst),
 546                       "fbge $dst",
 547                       [(V8brfcc bb:$dst, SETGE, FCC)]>;
 548 def FBUGE: FPBranchV8<0b1100, (ops brtarget:$dst),
 549                       "fbuge $dst",
 550                       [(V8brfcc bb:$dst, SETUGE, FCC)]>;
 551 def FBLE : FPBranchV8<0b1101, (ops brtarget:$dst),
 552                       "fble $dst",
 553                       [(V8brfcc bb:$dst, SETLE, FCC)]>;
 554 def FBULE: FPBranchV8<0b1110, (ops brtarget:$dst),
 555                       "fbule $dst",
 556                       [(V8brfcc bb:$dst, SETULE, FCC)]>;
 557 def FBO  : FPBranchV8<0b1111, (ops brtarget:$dst),
 558                       "fbo $dst",
 559                       [(V8brfcc bb:$dst, SETO, FCC)]>;
 560
 561
 562
 563 // Section B.24 - Call and Link Instruction, p. 125
 564 // This is the only Format 1 instruction
 565 let Uses = [O0, O1, O2, O3, O4, O5],
 566     hasDelaySlot = 1, isCall = 1, noResults = 1,
 567     Defs = [O0, O1, O2, O3, O4, O5, O7, G1, G2, G3, G4, G5, G6, G7,
 568     D0, D1, D2, D3, D4, D5, D6, D7, D8, D9, D10, D11, D12, D13, D14, D15] in {
 569   def CALL : InstV8<(ops calltarget:$dst),
 570                     "call $dst", []> {
 571     bits<30> disp;
 572     let op = 1;
 573     let Inst{29-0} = disp;
 574   }
 575
 576   // indirect calls
 577   def JMPLrr : F3_1<2, 0b111000,
 578                     (ops MEMrr:$ptr),
 579                     "call $ptr",
 580                     [(call  ADDRrr:$ptr)]>;
 581   def JMPLri : F3_2<2, 0b111000,
 582                     (ops MEMri:$ptr),
 583                     "call $ptr",
 584                     [(call  ADDRri:$ptr)]>;
 585 }
 586
 587 // Section B.28 - Read State Register Instructions
 588 def RDY : F3_1<2, 0b101000,
 589                (ops IntRegs:$dst),
 590                "rd %y, $dst", []>;
 591
 592 // Section B.29 - Write State Register Instructions
 593 def WRYrr : F3_1<2, 0b110000,
 594                  (ops IntRegs:$b, IntRegs:$c),
 595                  "wr $b, $c, %y", []>;
 596 def WRYri : F3_2<2, 0b110000,
 597                  (ops IntRegs:$b, i32imm:$c),
 598                  "wr $b, $c, %y", []>;
 599
 600 // Convert Integer to Floating-point Instructions, p. 141
 601 def FITOS : F3_3<2, 0b110100, 0b011000100,
 602                  (ops FPRegs:$dst, FPRegs:$src),
 603                  "fitos $src, $dst",
 604                  [(set FPRegs:$dst, (V8itof FPRegs:$src))]>;
 605 def FITOD : F3_3<2, 0b110100, 0b011001000,
 606                  (ops DFPRegs:$dst, FPRegs:$src),
 607                  "fitod $src, $dst",
 608                  [(set DFPRegs:$dst, (V8itof FPRegs:$src))]>;
 609
 610 // Convert Floating-point to Integer Instructions, p. 142
 611 def FSTOI : F3_3<2, 0b110100, 0b011010001,
 612                  (ops FPRegs:$dst, FPRegs:$src),
 613                  "fstoi $src, $dst",
 614                  [(set FPRegs:$dst, (V8ftoi FPRegs:$src))]>;
 615 def FDTOI : F3_3<2, 0b110100, 0b011010010,
 616                  (ops FPRegs:$dst, DFPRegs:$src),
 617                  "fdtoi $src, $dst",
 618                  [(set FPRegs:$dst, (V8ftoi DFPRegs:$src))]>;
 619
 620 // Convert between Floating-point Formats Instructions, p. 143
 621 def FSTOD : F3_3<2, 0b110100, 0b011001001,
 622                  (ops DFPRegs:$dst, FPRegs:$src),
 623                  "fstod $src, $dst",
 624                  [(set DFPRegs:$dst, (fextend FPRegs:$src))]>;
 625 def FDTOS : F3_3<2, 0b110100, 0b011000110,
 626                  (ops FPRegs:$dst, DFPRegs:$src),
 627                  "fdtos $src, $dst",
 628                  [(set FPRegs:$dst, (fround DFPRegs:$src))]>;
 629
 630 // Floating-point Move Instructions, p. 144
 631 def FMOVS : F3_3<2, 0b110100, 0b000000001,
 632                  (ops FPRegs:$dst, FPRegs:$src),
 633                  "fmovs $src, $dst", []>;
 634 def FNEGS : F3_3<2, 0b110100, 0b000000101,
 635                  (ops FPRegs:$dst, FPRegs:$src),
 636                  "fnegs $src, $dst",
 637                  [(set FPRegs:$dst, (fneg FPRegs:$src))]>;
 638 def FABSS : F3_3<2, 0b110100, 0b000001001,
 639                  (ops FPRegs:$dst, FPRegs:$src),
 640                  "fabss $src, $dst",
 641                  [(set FPRegs:$dst, (fabs FPRegs:$src))]>;
 642
 643
 644 // Floating-point Square Root Instructions, p.145
 645 def FSQRTS : F3_3<2, 0b110100, 0b000101001,
 646                   (ops FPRegs:$dst, FPRegs:$src),
 647                   "fsqrts $src, $dst",
 648                   [(set FPRegs:$dst, (fsqrt FPRegs:$src))]>;
 649 def FSQRTD : F3_3<2, 0b110100, 0b000101010,
 650                   (ops DFPRegs:$dst, DFPRegs:$src),
 651                   "fsqrtd $src, $dst",
 652                   [(set DFPRegs:$dst, (fsqrt DFPRegs:$src))]>;
 653
 654
 655
 656 // Floating-point Add and Subtract Instructions, p. 146
 657 def FADDS  : F3_3<2, 0b110100, 0b001000001,
 658                   (ops FPRegs:$dst, FPRegs:$src1, FPRegs:$src2),
 659                   "fadds $src1, $src2, $dst",
 660                   [(set FPRegs:$dst, (fadd FPRegs:$src1, FPRegs:$src2))]>;
 661 def FADDD  : F3_3<2, 0b110100, 0b001000010,
 662                   (ops DFPRegs:$dst, DFPRegs:$src1, DFPRegs:$src2),
 663                   "faddd $src1, $src2, $dst",
 664                   [(set DFPRegs:$dst, (fadd DFPRegs:$src1, DFPRegs:$src2))]>;
 665 def FSUBS  : F3_3<2, 0b110100, 0b001000101,
 666                   (ops FPRegs:$dst, FPRegs:$src1, FPRegs:$src2),
 667                   "fsubs $src1, $src2, $dst",
 668                   [(set FPRegs:$dst, (fsub FPRegs:$src1, FPRegs:$src2))]>;
 669 def FSUBD  : F3_3<2, 0b110100, 0b001000110,
 670                   (ops DFPRegs:$dst, DFPRegs:$src1, DFPRegs:$src2),
 671                   "fsubd $src1, $src2, $dst",
 672                   [(set DFPRegs:$dst, (fsub DFPRegs:$src1, DFPRegs:$src2))]>;
 673
 674 // Floating-point Multiply and Divide Instructions, p. 147
 675 def FMULS  : F3_3<2, 0b110100, 0b001001001,
 676                   (ops FPRegs:$dst, FPRegs:$src1, FPRegs:$src2),
 677                   "fmuls $src1, $src2, $dst",
 678                   [(set FPRegs:$dst, (fmul FPRegs:$src1, FPRegs:$src2))]>;
 679 def FMULD  : F3_3<2, 0b110100, 0b001001010,
 680                   (ops DFPRegs:$dst, DFPRegs:$src1, DFPRegs:$src2),
 681                   "fmuld $src1, $src2, $dst",
 682                   [(set DFPRegs:$dst, (fmul DFPRegs:$src1, DFPRegs:$src2))]>;
 683 def FSMULD : F3_3<2, 0b110100, 0b001101001,
 684                   (ops DFPRegs:$dst, FPRegs:$src1, FPRegs:$src2),
 685                   "fsmuld $src1, $src2, $dst",
 686                   [(set DFPRegs:$dst, (fmul (fextend FPRegs:$src1),
 687                                             (fextend FPRegs:$src2)))]>;
 688 def FDIVS  : F3_3<2, 0b110100, 0b001001101,
 689                  (ops FPRegs:$dst, FPRegs:$src1, FPRegs:$src2),
 690                  "fdivs $src1, $src2, $dst",
 691                  [(set FPRegs:$dst, (fdiv FPRegs:$src1, FPRegs:$src2))]>;
 692 def FDIVD  : F3_3<2, 0b110100, 0b001001110,
 693                  (ops DFPRegs:$dst, DFPRegs:$src1, DFPRegs:$src2),
 694                  "fdivd $src1, $src2, $dst",
 695                  [(set DFPRegs:$dst, (fdiv DFPRegs:$src1, DFPRegs:$src2))]>;
 696
 697 // Floating-point Compare Instructions, p. 148
 698 // Note: the 2nd template arg is different for these guys.
 699 // Note 2: the result of a FCMP is not available until the 2nd cycle
 700 // after the instr is retired, but there is no interlock. This behavior
 701 // is modelled with a forced noop after the instruction.
 702 def FCMPS  : F3_3<2, 0b110101, 0b001010001,
 703                   (ops FPRegs:$src1, FPRegs:$src2),
 704                   "fcmps $src1, $src2\n\tnop",
 705                   [(set FCC, (V8cmpfcc FPRegs:$src1, FPRegs:$src2))]>;
 706 def FCMPD  : F3_3<2, 0b110101, 0b001010010,
 707                   (ops DFPRegs:$src1, DFPRegs:$src2),
 708                   "fcmpd $src1, $src2\n\tnop",
 709                   [(set FCC, (V8cmpfcc DFPRegs:$src1, DFPRegs:$src2))]>;
 710
 711 //===----------------------------------------------------------------------===//
 712 // Non-Instruction Patterns
 713 //===----------------------------------------------------------------------===//
 714
 715 // Small immediates.
 716 def : Pat<(i32 simm13:$val),
 717           (ORri G0, imm:$val)>;
 718 // Arbitrary immediates.
 719 def : Pat<(i32 imm:$val),
 720           (ORri (SETHIi (HI22 imm:$val)), (LO10 imm:$val))>;
 721
 722 // Global addresses, constant pool entries
 723 def : Pat<(V8hi tglobaladdr:$in), (SETHIi tglobaladdr:$in)>;
 724 def : Pat<(V8lo tglobaladdr:$in), (ORri G0, tglobaladdr:$in)>;
 725 def : Pat<(V8hi tconstpool:$in), (SETHIi tconstpool:$in)>;
 726 def : Pat<(V8lo tconstpool:$in), (ORri G0, tconstpool:$in)>;
 727
 728 // Calls:
 729 def : Pat<(call tglobaladdr:$dst),
 730           (CALL tglobaladdr:$dst)>;
 731 def : Pat<(call externalsym:$dst),
 732           (CALL externalsym:$dst)>;
 733
 734 def : Pat<(ret), (RETL)>;
 735
 736 // Map integer extload's to zextloads.
 737 def : Pat<(i32 (extload ADDRrr:$src, i1)), (LDUBrr ADDRrr:$src)>;
 738 def : Pat<(i32 (extload ADDRri:$src, i1)), (LDUBri ADDRri:$src)>;
 739 def : Pat<(i32 (extload ADDRrr:$src, i8)), (LDUBrr ADDRrr:$src)>;
 740 def : Pat<(i32 (extload ADDRri:$src, i8)), (LDUBri ADDRri:$src)>;
 741 def : Pat<(i32 (extload ADDRrr:$src, i16)), (LDUHrr ADDRrr:$src)>;
 742 def : Pat<(i32 (extload ADDRri:$src, i16)), (LDUHri ADDRri:$src)>;
 743
 744 // zextload bool -> zextload byte
 745 def : Pat<(i32 (zextload ADDRrr:$src, i1)), (LDUBrr ADDRrr:$src)>;
 746 def : Pat<(i32 (zextload ADDRri:$src, i1)), (LDUBri ADDRri:$src)>;
 747
 748 // truncstore bool -> truncstore byte.
 749 def : Pat<(truncstore IntRegs:$src, ADDRrr:$addr, i1),
 750           (STBrr ADDRrr:$addr, IntRegs:$src)>;
 751 def : Pat<(truncstore IntRegs:$src, ADDRri:$addr, i1),
 752           (STBri ADDRri:$addr, IntRegs:$src)>;