lib/Target/R600/SIInstructions.td

   1 //===-- SIInstructions.td - SI Instruction Defintions ---------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 // This file was originally auto-generated from a GPU register header file and
  10 // all the instruction definitions were originally commented out.  Instructions
  11 // that are not yet supported remain commented out.
  12 //===----------------------------------------------------------------------===//
  13
  14 class InterpSlots {
  15 int P0 = 2;
  16 int P10 = 0;
  17 int P20 = 1;
  18 }
  19 def INTERP : InterpSlots;
  20
  21 def InterpSlot : Operand<i32> {
  22   let PrintMethod = "printInterpSlot";
  23 }
  24
  25 def SendMsgImm : Operand<i32> {
  26   let PrintMethod = "printSendMsg";
  27 }
  28
  29 def isSI : Predicate<"Subtarget.getGeneration() "
  30                       ">= AMDGPUSubtarget::SOUTHERN_ISLANDS">;
  31
  32 def isCI : Predicate<"Subtarget.getGeneration() "
  33                       ">= AMDGPUSubtarget::SEA_ISLANDS">;
  34
  35 def isCFDepth0 : Predicate<"isCFDepth0()">;
  36
  37 def WAIT_FLAG : InstFlag<"printWaitFlag">;
  38
  39 let SubtargetPredicate = isSI in {
  40 let OtherPredicates  = [isCFDepth0] in {
  41
  42 //===----------------------------------------------------------------------===//
  43 // SMRD Instructions
  44 //===----------------------------------------------------------------------===//
  45
  46 let mayLoad = 1 in {
  47
  48 // We are using the SGPR_32 and not the SReg_32 register class for 32-bit
  49 // SMRD instructions, because the SGPR_32 register class does not include M0
  50 // and writing to M0 from an SMRD instruction will hang the GPU.
  51 defm S_LOAD_DWORD : SMRD_Helper <0x00, "S_LOAD_DWORD", SReg_64, SGPR_32>;
  52 defm S_LOAD_DWORDX2 : SMRD_Helper <0x01, "S_LOAD_DWORDX2", SReg_64, SReg_64>;
  53 defm S_LOAD_DWORDX4 : SMRD_Helper <0x02, "S_LOAD_DWORDX4", SReg_64, SReg_128>;
  54 defm S_LOAD_DWORDX8 : SMRD_Helper <0x03, "S_LOAD_DWORDX8", SReg_64, SReg_256>;
  55 defm S_LOAD_DWORDX16 : SMRD_Helper <0x04, "S_LOAD_DWORDX16", SReg_64, SReg_512>;
  56
  57 defm S_BUFFER_LOAD_DWORD : SMRD_Helper <
  58   0x08, "S_BUFFER_LOAD_DWORD", SReg_128, SGPR_32
  59 >;
  60
  61 defm S_BUFFER_LOAD_DWORDX2 : SMRD_Helper <
  62   0x09, "S_BUFFER_LOAD_DWORDX2", SReg_128, SReg_64
  63 >;
  64
  65 defm S_BUFFER_LOAD_DWORDX4 : SMRD_Helper <
  66   0x0a, "S_BUFFER_LOAD_DWORDX4", SReg_128, SReg_128
  67 >;
  68
  69 defm S_BUFFER_LOAD_DWORDX8 : SMRD_Helper <
  70   0x0b, "S_BUFFER_LOAD_DWORDX8", SReg_128, SReg_256
  71 >;
  72
  73 defm S_BUFFER_LOAD_DWORDX16 : SMRD_Helper <
  74   0x0c, "S_BUFFER_LOAD_DWORDX16", SReg_128, SReg_512
  75 >;
  76
  77 } // mayLoad = 1
  78
  79 //def S_MEMTIME : SMRD_ <0x0000001e, "S_MEMTIME", []>;
  80 //def S_DCACHE_INV : SMRD_ <0x0000001f, "S_DCACHE_INV", []>;
  81
  82 //===----------------------------------------------------------------------===//
  83 // SOP1 Instructions
  84 //===----------------------------------------------------------------------===//
  85
  86 let neverHasSideEffects = 1 in {
  87
  88 let isMoveImm = 1 in {
  89 def S_MOV_B32 : SOP1_32 <0x00000003, "S_MOV_B32", []>;
  90 def S_MOV_B64 : SOP1_64 <0x00000004, "S_MOV_B64", []>;
  91 def S_CMOV_B32 : SOP1_32 <0x00000005, "S_CMOV_B32", []>;
  92 def S_CMOV_B64 : SOP1_64 <0x00000006, "S_CMOV_B64", []>;
  93 } // End isMoveImm = 1
  94
  95 def S_NOT_B32 : SOP1_32 <0x00000007, "S_NOT_B32",
  96   [(set i32:$dst, (not i32:$src0))]
  97 >;
  98
  99 def S_NOT_B64 : SOP1_64 <0x00000008, "S_NOT_B64",
 100   [(set i64:$dst, (not i64:$src0))]
 101 >;
 102 def S_WQM_B32 : SOP1_32 <0x00000009, "S_WQM_B32", []>;
 103 def S_WQM_B64 : SOP1_64 <0x0000000a, "S_WQM_B64", []>;
 104 def S_BREV_B32 : SOP1_32 <0x0000000b, "S_BREV_B32", []>;
 105 def S_BREV_B64 : SOP1_64 <0x0000000c, "S_BREV_B64", []>;
 106 } // End neverHasSideEffects = 1
 107
 108 ////def S_BCNT0_I32_B32 : SOP1_BCNT0 <0x0000000d, "S_BCNT0_I32_B32", []>;
 109 ////def S_BCNT0_I32_B64 : SOP1_BCNT0 <0x0000000e, "S_BCNT0_I32_B64", []>;
 110 def S_BCNT1_I32_B32 : SOP1_32 <0x0000000f, "S_BCNT1_I32_B32",
 111   [(set i32:$dst, (ctpop i32:$src0))]
 112 >;
 113 ////def S_BCNT1_I32_B64 : SOP1_BCNT1 <0x00000010, "S_BCNT1_I32_B64", []>;
 114 ////def S_FF0_I32_B32 : SOP1_FF0 <0x00000011, "S_FF0_I32_B32", []>;
 115 ////def S_FF0_I32_B64 : SOP1_FF0 <0x00000012, "S_FF0_I32_B64", []>;
 116 ////def S_FF1_I32_B32 : SOP1_FF1 <0x00000013, "S_FF1_I32_B32", []>;
 117 ////def S_FF1_I32_B64 : SOP1_FF1 <0x00000014, "S_FF1_I32_B64", []>;
 118 //def S_FLBIT_I32_B32 : SOP1_32 <0x00000015, "S_FLBIT_I32_B32", []>;
 119 //def S_FLBIT_I32_B64 : SOP1_32 <0x00000016, "S_FLBIT_I32_B64", []>;
 120 def S_FLBIT_I32 : SOP1_32 <0x00000017, "S_FLBIT_I32", []>;
 121 //def S_FLBIT_I32_I64 : SOP1_32 <0x00000018, "S_FLBIT_I32_I64", []>;
 122 def S_SEXT_I32_I8 : SOP1_32 <0x00000019, "S_SEXT_I32_I8",
 123   [(set i32:$dst, (sext_inreg i32:$src0, i8))]
 124 >;
 125 def S_SEXT_I32_I16 : SOP1_32 <0x0000001a, "S_SEXT_I32_I16",
 126   [(set i32:$dst, (sext_inreg i32:$src0, i16))]
 127 >;
 128
 129 ////def S_BITSET0_B32 : SOP1_BITSET0 <0x0000001b, "S_BITSET0_B32", []>;
 130 ////def S_BITSET0_B64 : SOP1_BITSET0 <0x0000001c, "S_BITSET0_B64", []>;
 131 ////def S_BITSET1_B32 : SOP1_BITSET1 <0x0000001d, "S_BITSET1_B32", []>;
 132 ////def S_BITSET1_B64 : SOP1_BITSET1 <0x0000001e, "S_BITSET1_B64", []>;
 133 def S_GETPC_B64 : SOP1_64 <0x0000001f, "S_GETPC_B64", []>;
 134 def S_SETPC_B64 : SOP1_64 <0x00000020, "S_SETPC_B64", []>;
 135 def S_SWAPPC_B64 : SOP1_64 <0x00000021, "S_SWAPPC_B64", []>;
 136 def S_RFE_B64 : SOP1_64 <0x00000022, "S_RFE_B64", []>;
 137
 138 let hasSideEffects = 1, Uses = [EXEC], Defs = [EXEC] in {
 139
 140 def S_AND_SAVEEXEC_B64 : SOP1_64 <0x00000024, "S_AND_SAVEEXEC_B64", []>;
 141 def S_OR_SAVEEXEC_B64 : SOP1_64 <0x00000025, "S_OR_SAVEEXEC_B64", []>;
 142 def S_XOR_SAVEEXEC_B64 : SOP1_64 <0x00000026, "S_XOR_SAVEEXEC_B64", []>;
 143 def S_ANDN2_SAVEEXEC_B64 : SOP1_64 <0x00000027, "S_ANDN2_SAVEEXEC_B64", []>;
 144 def S_ORN2_SAVEEXEC_B64 : SOP1_64 <0x00000028, "S_ORN2_SAVEEXEC_B64", []>;
 145 def S_NAND_SAVEEXEC_B64 : SOP1_64 <0x00000029, "S_NAND_SAVEEXEC_B64", []>;
 146 def S_NOR_SAVEEXEC_B64 : SOP1_64 <0x0000002a, "S_NOR_SAVEEXEC_B64", []>;
 147 def S_XNOR_SAVEEXEC_B64 : SOP1_64 <0x0000002b, "S_XNOR_SAVEEXEC_B64", []>;
 148
 149 } // End hasSideEffects = 1
 150
 151 def S_QUADMASK_B32 : SOP1_32 <0x0000002c, "S_QUADMASK_B32", []>;
 152 def S_QUADMASK_B64 : SOP1_64 <0x0000002d, "S_QUADMASK_B64", []>;
 153 def S_MOVRELS_B32 : SOP1_32 <0x0000002e, "S_MOVRELS_B32", []>;
 154 def S_MOVRELS_B64 : SOP1_64 <0x0000002f, "S_MOVRELS_B64", []>;
 155 def S_MOVRELD_B32 : SOP1_32 <0x00000030, "S_MOVRELD_B32", []>;
 156 def S_MOVRELD_B64 : SOP1_64 <0x00000031, "S_MOVRELD_B64", []>;
 157 //def S_CBRANCH_JOIN : SOP1_ <0x00000032, "S_CBRANCH_JOIN", []>;
 158 def S_MOV_REGRD_B32 : SOP1_32 <0x00000033, "S_MOV_REGRD_B32", []>;
 159 def S_ABS_I32 : SOP1_32 <0x00000034, "S_ABS_I32", []>;
 160 def S_MOV_FED_B32 : SOP1_32 <0x00000035, "S_MOV_FED_B32", []>;
 161
 162 //===----------------------------------------------------------------------===//
 163 // SOP2 Instructions
 164 //===----------------------------------------------------------------------===//
 165
 166 let Defs = [SCC] in { // Carry out goes to SCC
 167 let isCommutable = 1 in {
 168 def S_ADD_U32 : SOP2_32 <0x00000000, "S_ADD_U32", []>;
 169 def S_ADD_I32 : SOP2_32 <0x00000002, "S_ADD_I32",
 170   [(set i32:$dst, (add SSrc_32:$src0, SSrc_32:$src1))]
 171 >;
 172 } // End isCommutable = 1
 173
 174 def S_SUB_U32 : SOP2_32 <0x00000001, "S_SUB_U32", []>;
 175 def S_SUB_I32 : SOP2_32 <0x00000003, "S_SUB_I32",
 176   [(set i32:$dst, (sub SSrc_32:$src0, SSrc_32:$src1))]
 177 >;
 178
 179 let Uses = [SCC] in { // Carry in comes from SCC
 180 let isCommutable = 1 in {
 181 def S_ADDC_U32 : SOP2_32 <0x00000004, "S_ADDC_U32",
 182   [(set i32:$dst, (adde (i32 SSrc_32:$src0), (i32 SSrc_32:$src1)))]>;
 183 } // End isCommutable = 1
 184
 185 def S_SUBB_U32 : SOP2_32 <0x00000005, "S_SUBB_U32",
 186   [(set i32:$dst, (sube (i32 SSrc_32:$src0), (i32 SSrc_32:$src1)))]>;
 187 } // End Uses = [SCC]
 188 } // End Defs = [SCC]
 189
 190 def S_MIN_I32 : SOP2_32 <0x00000006, "S_MIN_I32",
 191   [(set i32:$dst, (AMDGPUsmin i32:$src0, i32:$src1))]
 192 >;
 193 def S_MIN_U32 : SOP2_32 <0x00000007, "S_MIN_U32",
 194   [(set i32:$dst, (AMDGPUumin i32:$src0, i32:$src1))]
 195 >;
 196 def S_MAX_I32 : SOP2_32 <0x00000008, "S_MAX_I32",
 197   [(set i32:$dst, (AMDGPUsmax i32:$src0, i32:$src1))]
 198 >;
 199 def S_MAX_U32 : SOP2_32 <0x00000009, "S_MAX_U32",
 200   [(set i32:$dst, (AMDGPUumax i32:$src0, i32:$src1))]
 201 >;
 202
 203 def S_CSELECT_B32 : SOP2 <
 204   0x0000000a, (outs SReg_32:$dst),
 205   (ins SReg_32:$src0, SReg_32:$src1, SCCReg:$scc), "S_CSELECT_B32",
 206   []
 207 >;
 208
 209 def S_CSELECT_B64 : SOP2_64 <0x0000000b, "S_CSELECT_B64", []>;
 210
 211 def S_AND_B32 : SOP2_32 <0x0000000e, "S_AND_B32",
 212   [(set i32:$dst, (and i32:$src0, i32:$src1))]
 213 >;
 214
 215 def S_AND_B64 : SOP2_64 <0x0000000f, "S_AND_B64",
 216   [(set i64:$dst, (and i64:$src0, i64:$src1))]
 217 >;
 218
 219 def S_OR_B32 : SOP2_32 <0x00000010, "S_OR_B32",
 220   [(set i32:$dst, (or i32:$src0, i32:$src1))]
 221 >;
 222
 223 def S_OR_B64 : SOP2_64 <0x00000011, "S_OR_B64",
 224   [(set i64:$dst, (or i64:$src0, i64:$src1))]
 225 >;
 226
 227 def S_XOR_B32 : SOP2_32 <0x00000012, "S_XOR_B32",
 228   [(set i32:$dst, (xor i32:$src0, i32:$src1))]
 229 >;
 230
 231 def S_XOR_B64 : SOP2_64 <0x00000013, "S_XOR_B64",
 232   [(set i64:$dst, (xor i64:$src0, i64:$src1))]
 233 >;
 234 def S_ANDN2_B32 : SOP2_32 <0x00000014, "S_ANDN2_B32", []>;
 235 def S_ANDN2_B64 : SOP2_64 <0x00000015, "S_ANDN2_B64", []>;
 236 def S_ORN2_B32 : SOP2_32 <0x00000016, "S_ORN2_B32", []>;
 237 def S_ORN2_B64 : SOP2_64 <0x00000017, "S_ORN2_B64", []>;
 238 def S_NAND_B32 : SOP2_32 <0x00000018, "S_NAND_B32", []>;
 239 def S_NAND_B64 : SOP2_64 <0x00000019, "S_NAND_B64", []>;
 240 def S_NOR_B32 : SOP2_32 <0x0000001a, "S_NOR_B32", []>;
 241 def S_NOR_B64 : SOP2_64 <0x0000001b, "S_NOR_B64", []>;
 242 def S_XNOR_B32 : SOP2_32 <0x0000001c, "S_XNOR_B32", []>;
 243 def S_XNOR_B64 : SOP2_64 <0x0000001d, "S_XNOR_B64", []>;
 244
 245 // Use added complexity so these patterns are preferred to the VALU patterns.
 246 let AddedComplexity = 1 in {
 247
 248 def S_LSHL_B32 : SOP2_32 <0x0000001e, "S_LSHL_B32",
 249   [(set i32:$dst, (shl i32:$src0, i32:$src1))]
 250 >;
 251 def S_LSHL_B64 : SOP2_SHIFT_64 <0x0000001f, "S_LSHL_B64",
 252   [(set i64:$dst, (shl i64:$src0, i32:$src1))]
 253 >;
 254 def S_LSHR_B32 : SOP2_32 <0x00000020, "S_LSHR_B32",
 255   [(set i32:$dst, (srl i32:$src0, i32:$src1))]
 256 >;
 257 def S_LSHR_B64 : SOP2_SHIFT_64 <0x00000021, "S_LSHR_B64",
 258   [(set i64:$dst, (srl i64:$src0, i32:$src1))]
 259 >;
 260 def S_ASHR_I32 : SOP2_32 <0x00000022, "S_ASHR_I32",
 261   [(set i32:$dst, (sra i32:$src0, i32:$src1))]
 262 >;
 263 def S_ASHR_I64 : SOP2_SHIFT_64 <0x00000023, "S_ASHR_I64",
 264   [(set i64:$dst, (sra i64:$src0, i32:$src1))]
 265 >;
 266
 267 } // End AddedComplexity = 1
 268
 269 def S_BFM_B32 : SOP2_32 <0x00000024, "S_BFM_B32", []>;
 270 def S_BFM_B64 : SOP2_64 <0x00000025, "S_BFM_B64", []>;
 271 def S_MUL_I32 : SOP2_32 <0x00000026, "S_MUL_I32", []>;
 272 def S_BFE_U32 : SOP2_32 <0x00000027, "S_BFE_U32", []>;
 273 def S_BFE_I32 : SOP2_32 <0x00000028, "S_BFE_I32", []>;
 274 def S_BFE_U64 : SOP2_64 <0x00000029, "S_BFE_U64", []>;
 275 def S_BFE_I64 : SOP2_64 <0x0000002a, "S_BFE_I64", []>;
 276 //def S_CBRANCH_G_FORK : SOP2_ <0x0000002b, "S_CBRANCH_G_FORK", []>;
 277 def S_ABSDIFF_I32 : SOP2_32 <0x0000002c, "S_ABSDIFF_I32", []>;
 278
 279 //===----------------------------------------------------------------------===//
 280 // SOPC Instructions
 281 //===----------------------------------------------------------------------===//
 282
 283 def S_CMP_EQ_I32 : SOPC_32 <0x00000000, "S_CMP_EQ_I32">;
 284 def S_CMP_LG_I32 : SOPC_32 <0x00000001, "S_CMP_LG_I32">;
 285 def S_CMP_GT_I32 : SOPC_32 <0x00000002, "S_CMP_GT_I32">;
 286 def S_CMP_GE_I32 : SOPC_32 <0x00000003, "S_CMP_GE_I32">;
 287 def S_CMP_LT_I32 : SOPC_32 <0x00000004, "S_CMP_LT_I32">;
 288 def S_CMP_LE_I32 : SOPC_32 <0x00000005, "S_CMP_LE_I32">;
 289 def S_CMP_EQ_U32 : SOPC_32 <0x00000006, "S_CMP_EQ_U32">;
 290 def S_CMP_LG_U32 : SOPC_32 <0x00000007, "S_CMP_LG_U32">;
 291 def S_CMP_GT_U32 : SOPC_32 <0x00000008, "S_CMP_GT_U32">;
 292 def S_CMP_GE_U32 : SOPC_32 <0x00000009, "S_CMP_GE_U32">;
 293 def S_CMP_LT_U32 : SOPC_32 <0x0000000a, "S_CMP_LT_U32">;
 294 def S_CMP_LE_U32 : SOPC_32 <0x0000000b, "S_CMP_LE_U32">;
 295 ////def S_BITCMP0_B32 : SOPC_BITCMP0 <0x0000000c, "S_BITCMP0_B32", []>;
 296 ////def S_BITCMP1_B32 : SOPC_BITCMP1 <0x0000000d, "S_BITCMP1_B32", []>;
 297 ////def S_BITCMP0_B64 : SOPC_BITCMP0 <0x0000000e, "S_BITCMP0_B64", []>;
 298 ////def S_BITCMP1_B64 : SOPC_BITCMP1 <0x0000000f, "S_BITCMP1_B64", []>;
 299 //def S_SETVSKIP : SOPC_ <0x00000010, "S_SETVSKIP", []>;
 300
 301 //===----------------------------------------------------------------------===//
 302 // SOPK Instructions
 303 //===----------------------------------------------------------------------===//
 304
 305 def S_MOVK_I32 : SOPK_32 <0x00000000, "S_MOVK_I32", []>;
 306 def S_CMOVK_I32 : SOPK_32 <0x00000002, "S_CMOVK_I32", []>;
 307
 308 /*
 309 This instruction is disabled for now until we can figure out how to teach
 310 the instruction selector to correctly use the  S_CMP* vs V_CMP*
 311 instructions.
 312
 313 When this instruction is enabled the code generator sometimes produces this
 314 invalid sequence:
 315
 316 SCC = S_CMPK_EQ_I32 SGPR0, imm
 317 VCC = COPY SCC
 318 VGPR0 = V_CNDMASK VCC, VGPR0, VGPR1
 319
 320 def S_CMPK_EQ_I32 : SOPK <
 321   0x00000003, (outs SCCReg:$dst), (ins SReg_32:$src0, i32imm:$src1),
 322   "S_CMPK_EQ_I32",
 323   [(set i1:$dst, (setcc i32:$src0, imm:$src1, SETEQ))]
 324 >;
 325 */
 326
 327 let isCompare = 1 in {
 328 def S_CMPK_LG_I32 : SOPK_32 <0x00000004, "S_CMPK_LG_I32", []>;
 329 def S_CMPK_GT_I32 : SOPK_32 <0x00000005, "S_CMPK_GT_I32", []>;
 330 def S_CMPK_GE_I32 : SOPK_32 <0x00000006, "S_CMPK_GE_I32", []>;
 331 def S_CMPK_LT_I32 : SOPK_32 <0x00000007, "S_CMPK_LT_I32", []>;
 332 def S_CMPK_LE_I32 : SOPK_32 <0x00000008, "S_CMPK_LE_I32", []>;
 333 def S_CMPK_EQ_U32 : SOPK_32 <0x00000009, "S_CMPK_EQ_U32", []>;
 334 def S_CMPK_LG_U32 : SOPK_32 <0x0000000a, "S_CMPK_LG_U32", []>;
 335 def S_CMPK_GT_U32 : SOPK_32 <0x0000000b, "S_CMPK_GT_U32", []>;
 336 def S_CMPK_GE_U32 : SOPK_32 <0x0000000c, "S_CMPK_GE_U32", []>;
 337 def S_CMPK_LT_U32 : SOPK_32 <0x0000000d, "S_CMPK_LT_U32", []>;
 338 def S_CMPK_LE_U32 : SOPK_32 <0x0000000e, "S_CMPK_LE_U32", []>;
 339 } // End isCompare = 1
 340
 341 let Defs = [SCC], isCommutable = 1 in {
 342   def S_ADDK_I32 : SOPK_32 <0x0000000f, "S_ADDK_I32", []>;
 343   def S_MULK_I32 : SOPK_32 <0x00000010, "S_MULK_I32", []>;
 344 }
 345
 346 //def S_CBRANCH_I_FORK : SOPK_ <0x00000011, "S_CBRANCH_I_FORK", []>;
 347 def S_GETREG_B32 : SOPK_32 <0x00000012, "S_GETREG_B32", []>;
 348 def S_SETREG_B32 : SOPK_32 <0x00000013, "S_SETREG_B32", []>;
 349 def S_GETREG_REGRD_B32 : SOPK_32 <0x00000014, "S_GETREG_REGRD_B32", []>;
 350 //def S_SETREG_IMM32_B32 : SOPK_32 <0x00000015, "S_SETREG_IMM32_B32", []>;
 351 //def EXP : EXP_ <0x00000000, "EXP", []>;
 352
 353 } // End let OtherPredicates = [isCFDepth0]
 354
 355 //===----------------------------------------------------------------------===//
 356 // SOPP Instructions
 357 //===----------------------------------------------------------------------===//
 358
 359 def S_NOP : SOPP <0x00000000, (ins i16imm:$SIMM16), "S_NOP $SIMM16", []>;
 360
 361 let isTerminator = 1 in {
 362
 363 def S_ENDPGM : SOPP <0x00000001, (ins), "S_ENDPGM",
 364   [(IL_retflag)]> {
 365   let SIMM16 = 0;
 366   let isBarrier = 1;
 367   let hasCtrlDep = 1;
 368 }
 369
 370 let isBranch = 1 in {
 371 def S_BRANCH : SOPP <
 372   0x00000002, (ins brtarget:$target), "S_BRANCH $target",
 373   [(br bb:$target)]> {
 374   let isBarrier = 1;
 375 }
 376
 377 let DisableEncoding = "$scc" in {
 378 def S_CBRANCH_SCC0 : SOPP <
 379   0x00000004, (ins brtarget:$target, SCCReg:$scc),
 380   "S_CBRANCH_SCC0 $target", []
 381 >;
 382 def S_CBRANCH_SCC1 : SOPP <
 383   0x00000005, (ins brtarget:$target, SCCReg:$scc),
 384   "S_CBRANCH_SCC1 $target",
 385   []
 386 >;
 387 } // End DisableEncoding = "$scc"
 388
 389 def S_CBRANCH_VCCZ : SOPP <
 390   0x00000006, (ins brtarget:$target, VCCReg:$vcc),
 391   "S_CBRANCH_VCCZ $target",
 392   []
 393 >;
 394 def S_CBRANCH_VCCNZ : SOPP <
 395   0x00000007, (ins brtarget:$target, VCCReg:$vcc),
 396   "S_CBRANCH_VCCNZ $target",
 397   []
 398 >;
 399
 400 let DisableEncoding = "$exec" in {
 401 def S_CBRANCH_EXECZ : SOPP <
 402   0x00000008, (ins brtarget:$target, EXECReg:$exec),
 403   "S_CBRANCH_EXECZ $target",
 404   []
 405 >;
 406 def S_CBRANCH_EXECNZ : SOPP <
 407   0x00000009, (ins brtarget:$target, EXECReg:$exec),
 408   "S_CBRANCH_EXECNZ $target",
 409   []
 410 >;
 411 } // End DisableEncoding = "$exec"
 412
 413
 414 } // End isBranch = 1
 415 } // End isTerminator = 1
 416
 417 let hasSideEffects = 1 in {
 418 def S_BARRIER : SOPP <0x0000000a, (ins), "S_BARRIER",
 419   [(int_AMDGPU_barrier_local)]
 420 > {
 421   let SIMM16 = 0;
 422   let isBarrier = 1;
 423   let hasCtrlDep = 1;
 424   let mayLoad = 1;
 425   let mayStore = 1;
 426 }
 427
 428 def S_WAITCNT : SOPP <0x0000000c, (ins WAIT_FLAG:$simm16), "S_WAITCNT $simm16",
 429   []
 430 >;
 431 //def S_SETHALT : SOPP_ <0x0000000d, "S_SETHALT", []>;
 432 //def S_SLEEP : SOPP_ <0x0000000e, "S_SLEEP", []>;
 433 //def S_SETPRIO : SOPP_ <0x0000000f, "S_SETPRIO", []>;
 434
 435 let Uses = [EXEC] in {
 436   def S_SENDMSG : SOPP <0x00000010, (ins SendMsgImm:$simm16, M0Reg:$m0), "S_SENDMSG $simm16",
 437       [(int_SI_sendmsg imm:$simm16, M0Reg:$m0)]
 438   > {
 439     let DisableEncoding = "$m0";
 440   }
 441 } // End Uses = [EXEC]
 442
 443 //def S_SENDMSGHALT : SOPP_ <0x00000011, "S_SENDMSGHALT", []>;
 444 //def S_TRAP : SOPP_ <0x00000012, "S_TRAP", []>;
 445 //def S_ICACHE_INV : SOPP_ <0x00000013, "S_ICACHE_INV", []>;
 446 //def S_INCPERFLEVEL : SOPP_ <0x00000014, "S_INCPERFLEVEL", []>;
 447 //def S_DECPERFLEVEL : SOPP_ <0x00000015, "S_DECPERFLEVEL", []>;
 448 //def S_TTRACEDATA : SOPP_ <0x00000016, "S_TTRACEDATA", []>;
 449 } // End hasSideEffects
 450
 451 //===----------------------------------------------------------------------===//
 452 // VOPC Instructions
 453 //===----------------------------------------------------------------------===//
 454
 455 let isCompare = 1 in {
 456
 457 defm V_CMP_F_F32 : VOPC_32 <0x00000000, "V_CMP_F_F32">;
 458 defm V_CMP_LT_F32 : VOPC_32 <0x00000001, "V_CMP_LT_F32", f32, COND_OLT>;
 459 defm V_CMP_EQ_F32 : VOPC_32 <0x00000002, "V_CMP_EQ_F32", f32, COND_OEQ>;
 460 defm V_CMP_LE_F32 : VOPC_32 <0x00000003, "V_CMP_LE_F32", f32, COND_OLE>;
 461 defm V_CMP_GT_F32 : VOPC_32 <0x00000004, "V_CMP_GT_F32", f32, COND_OGT>;
 462 defm V_CMP_LG_F32 : VOPC_32 <0x00000005, "V_CMP_LG_F32">;
 463 defm V_CMP_GE_F32 : VOPC_32 <0x00000006, "V_CMP_GE_F32", f32, COND_OGE>;
 464 defm V_CMP_O_F32 : VOPC_32 <0x00000007, "V_CMP_O_F32", f32, COND_O>;
 465 defm V_CMP_U_F32 : VOPC_32 <0x00000008, "V_CMP_U_F32", f32, COND_UO>;
 466 defm V_CMP_NGE_F32 : VOPC_32 <0x00000009, "V_CMP_NGE_F32">;
 467 defm V_CMP_NLG_F32 : VOPC_32 <0x0000000a, "V_CMP_NLG_F32">;
 468 defm V_CMP_NGT_F32 : VOPC_32 <0x0000000b, "V_CMP_NGT_F32">;
 469 defm V_CMP_NLE_F32 : VOPC_32 <0x0000000c, "V_CMP_NLE_F32">;
 470 defm V_CMP_NEQ_F32 : VOPC_32 <0x0000000d, "V_CMP_NEQ_F32", f32, COND_UNE>;
 471 defm V_CMP_NLT_F32 : VOPC_32 <0x0000000e, "V_CMP_NLT_F32">;
 472 defm V_CMP_TRU_F32 : VOPC_32 <0x0000000f, "V_CMP_TRU_F32">;
 473
 474 let hasSideEffects = 1, Defs = [EXEC] in {
 475
 476 defm V_CMPX_F_F32 : VOPC_32 <0x00000010, "V_CMPX_F_F32">;
 477 defm V_CMPX_LT_F32 : VOPC_32 <0x00000011, "V_CMPX_LT_F32">;
 478 defm V_CMPX_EQ_F32 : VOPC_32 <0x00000012, "V_CMPX_EQ_F32">;
 479 defm V_CMPX_LE_F32 : VOPC_32 <0x00000013, "V_CMPX_LE_F32">;
 480 defm V_CMPX_GT_F32 : VOPC_32 <0x00000014, "V_CMPX_GT_F32">;
 481 defm V_CMPX_LG_F32 : VOPC_32 <0x00000015, "V_CMPX_LG_F32">;
 482 defm V_CMPX_GE_F32 : VOPC_32 <0x00000016, "V_CMPX_GE_F32">;
 483 defm V_CMPX_O_F32 : VOPC_32 <0x00000017, "V_CMPX_O_F32">;
 484 defm V_CMPX_U_F32 : VOPC_32 <0x00000018, "V_CMPX_U_F32">;
 485 defm V_CMPX_NGE_F32 : VOPC_32 <0x00000019, "V_CMPX_NGE_F32">;
 486 defm V_CMPX_NLG_F32 : VOPC_32 <0x0000001a, "V_CMPX_NLG_F32">;
 487 defm V_CMPX_NGT_F32 : VOPC_32 <0x0000001b, "V_CMPX_NGT_F32">;
 488 defm V_CMPX_NLE_F32 : VOPC_32 <0x0000001c, "V_CMPX_NLE_F32">;
 489 defm V_CMPX_NEQ_F32 : VOPC_32 <0x0000001d, "V_CMPX_NEQ_F32">;
 490 defm V_CMPX_NLT_F32 : VOPC_32 <0x0000001e, "V_CMPX_NLT_F32">;
 491 defm V_CMPX_TRU_F32 : VOPC_32 <0x0000001f, "V_CMPX_TRU_F32">;
 492
 493 } // End hasSideEffects = 1, Defs = [EXEC]
 494
 495 defm V_CMP_F_F64 : VOPC_64 <0x00000020, "V_CMP_F_F64">;
 496 defm V_CMP_LT_F64 : VOPC_64 <0x00000021, "V_CMP_LT_F64", f64, COND_OLT>;
 497 defm V_CMP_EQ_F64 : VOPC_64 <0x00000022, "V_CMP_EQ_F64", f64, COND_OEQ>;
 498 defm V_CMP_LE_F64 : VOPC_64 <0x00000023, "V_CMP_LE_F64", f64, COND_OLE>;
 499 defm V_CMP_GT_F64 : VOPC_64 <0x00000024, "V_CMP_GT_F64", f64, COND_OGT>;
 500 defm V_CMP_LG_F64 : VOPC_64 <0x00000025, "V_CMP_LG_F64">;
 501 defm V_CMP_GE_F64 : VOPC_64 <0x00000026, "V_CMP_GE_F64", f64, COND_OGE>;
 502 defm V_CMP_O_F64 : VOPC_64 <0x00000027, "V_CMP_O_F64", f64, COND_O>;
 503 defm V_CMP_U_F64 : VOPC_64 <0x00000028, "V_CMP_U_F64", f64, COND_UO>;
 504 defm V_CMP_NGE_F64 : VOPC_64 <0x00000029, "V_CMP_NGE_F64">;
 505 defm V_CMP_NLG_F64 : VOPC_64 <0x0000002a, "V_CMP_NLG_F64">;
 506 defm V_CMP_NGT_F64 : VOPC_64 <0x0000002b, "V_CMP_NGT_F64">;
 507 defm V_CMP_NLE_F64 : VOPC_64 <0x0000002c, "V_CMP_NLE_F64">;
 508 defm V_CMP_NEQ_F64 : VOPC_64 <0x0000002d, "V_CMP_NEQ_F64", f64, COND_UNE>;
 509 defm V_CMP_NLT_F64 : VOPC_64 <0x0000002e, "V_CMP_NLT_F64">;
 510 defm V_CMP_TRU_F64 : VOPC_64 <0x0000002f, "V_CMP_TRU_F64">;
 511
 512 let hasSideEffects = 1, Defs = [EXEC] in {
 513
 514 defm V_CMPX_F_F64 : VOPC_64 <0x00000030, "V_CMPX_F_F64">;
 515 defm V_CMPX_LT_F64 : VOPC_64 <0x00000031, "V_CMPX_LT_F64">;
 516 defm V_CMPX_EQ_F64 : VOPC_64 <0x00000032, "V_CMPX_EQ_F64">;
 517 defm V_CMPX_LE_F64 : VOPC_64 <0x00000033, "V_CMPX_LE_F64">;
 518 defm V_CMPX_GT_F64 : VOPC_64 <0x00000034, "V_CMPX_GT_F64">;
 519 defm V_CMPX_LG_F64 : VOPC_64 <0x00000035, "V_CMPX_LG_F64">;
 520 defm V_CMPX_GE_F64 : VOPC_64 <0x00000036, "V_CMPX_GE_F64">;
 521 defm V_CMPX_O_F64 : VOPC_64 <0x00000037, "V_CMPX_O_F64">;
 522 defm V_CMPX_U_F64 : VOPC_64 <0x00000038, "V_CMPX_U_F64">;
 523 defm V_CMPX_NGE_F64 : VOPC_64 <0x00000039, "V_CMPX_NGE_F64">;
 524 defm V_CMPX_NLG_F64 : VOPC_64 <0x0000003a, "V_CMPX_NLG_F64">;
 525 defm V_CMPX_NGT_F64 : VOPC_64 <0x0000003b, "V_CMPX_NGT_F64">;
 526 defm V_CMPX_NLE_F64 : VOPC_64 <0x0000003c, "V_CMPX_NLE_F64">;
 527 defm V_CMPX_NEQ_F64 : VOPC_64 <0x0000003d, "V_CMPX_NEQ_F64">;
 528 defm V_CMPX_NLT_F64 : VOPC_64 <0x0000003e, "V_CMPX_NLT_F64">;
 529 defm V_CMPX_TRU_F64 : VOPC_64 <0x0000003f, "V_CMPX_TRU_F64">;
 530
 531 } // End hasSideEffects = 1, Defs = [EXEC]
 532
 533 defm V_CMPS_F_F32 : VOPC_32 <0x00000040, "V_CMPS_F_F32">;
 534 defm V_CMPS_LT_F32 : VOPC_32 <0x00000041, "V_CMPS_LT_F32">;
 535 defm V_CMPS_EQ_F32 : VOPC_32 <0x00000042, "V_CMPS_EQ_F32">;
 536 defm V_CMPS_LE_F32 : VOPC_32 <0x00000043, "V_CMPS_LE_F32">;
 537 defm V_CMPS_GT_F32 : VOPC_32 <0x00000044, "V_CMPS_GT_F32">;
 538 defm V_CMPS_LG_F32 : VOPC_32 <0x00000045, "V_CMPS_LG_F32">;
 539 defm V_CMPS_GE_F32 : VOPC_32 <0x00000046, "V_CMPS_GE_F32">;
 540 defm V_CMPS_O_F32 : VOPC_32 <0x00000047, "V_CMPS_O_F32">;
 541 defm V_CMPS_U_F32 : VOPC_32 <0x00000048, "V_CMPS_U_F32">;
 542 defm V_CMPS_NGE_F32 : VOPC_32 <0x00000049, "V_CMPS_NGE_F32">;
 543 defm V_CMPS_NLG_F32 : VOPC_32 <0x0000004a, "V_CMPS_NLG_F32">;
 544 defm V_CMPS_NGT_F32 : VOPC_32 <0x0000004b, "V_CMPS_NGT_F32">;
 545 defm V_CMPS_NLE_F32 : VOPC_32 <0x0000004c, "V_CMPS_NLE_F32">;
 546 defm V_CMPS_NEQ_F32 : VOPC_32 <0x0000004d, "V_CMPS_NEQ_F32">;
 547 defm V_CMPS_NLT_F32 : VOPC_32 <0x0000004e, "V_CMPS_NLT_F32">;
 548 defm V_CMPS_TRU_F32 : VOPC_32 <0x0000004f, "V_CMPS_TRU_F32">;
 549
 550 let hasSideEffects = 1, Defs = [EXEC] in {
 551
 552 defm V_CMPSX_F_F32 : VOPC_32 <0x00000050, "V_CMPSX_F_F32">;
 553 defm V_CMPSX_LT_F32 : VOPC_32 <0x00000051, "V_CMPSX_LT_F32">;
 554 defm V_CMPSX_EQ_F32 : VOPC_32 <0x00000052, "V_CMPSX_EQ_F32">;
 555 defm V_CMPSX_LE_F32 : VOPC_32 <0x00000053, "V_CMPSX_LE_F32">;
 556 defm V_CMPSX_GT_F32 : VOPC_32 <0x00000054, "V_CMPSX_GT_F32">;
 557 defm V_CMPSX_LG_F32 : VOPC_32 <0x00000055, "V_CMPSX_LG_F32">;
 558 defm V_CMPSX_GE_F32 : VOPC_32 <0x00000056, "V_CMPSX_GE_F32">;
 559 defm V_CMPSX_O_F32 : VOPC_32 <0x00000057, "V_CMPSX_O_F32">;
 560 defm V_CMPSX_U_F32 : VOPC_32 <0x00000058, "V_CMPSX_U_F32">;
 561 defm V_CMPSX_NGE_F32 : VOPC_32 <0x00000059, "V_CMPSX_NGE_F32">;
 562 defm V_CMPSX_NLG_F32 : VOPC_32 <0x0000005a, "V_CMPSX_NLG_F32">;
 563 defm V_CMPSX_NGT_F32 : VOPC_32 <0x0000005b, "V_CMPSX_NGT_F32">;
 564 defm V_CMPSX_NLE_F32 : VOPC_32 <0x0000005c, "V_CMPSX_NLE_F32">;
 565 defm V_CMPSX_NEQ_F32 : VOPC_32 <0x0000005d, "V_CMPSX_NEQ_F32">;
 566 defm V_CMPSX_NLT_F32 : VOPC_32 <0x0000005e, "V_CMPSX_NLT_F32">;
 567 defm V_CMPSX_TRU_F32 : VOPC_32 <0x0000005f, "V_CMPSX_TRU_F32">;
 568
 569 } // End hasSideEffects = 1, Defs = [EXEC]
 570
 571 defm V_CMPS_F_F64 : VOPC_64 <0x00000060, "V_CMPS_F_F64">;
 572 defm V_CMPS_LT_F64 : VOPC_64 <0x00000061, "V_CMPS_LT_F64">;
 573 defm V_CMPS_EQ_F64 : VOPC_64 <0x00000062, "V_CMPS_EQ_F64">;
 574 defm V_CMPS_LE_F64 : VOPC_64 <0x00000063, "V_CMPS_LE_F64">;
 575 defm V_CMPS_GT_F64 : VOPC_64 <0x00000064, "V_CMPS_GT_F64">;
 576 defm V_CMPS_LG_F64 : VOPC_64 <0x00000065, "V_CMPS_LG_F64">;
 577 defm V_CMPS_GE_F64 : VOPC_64 <0x00000066, "V_CMPS_GE_F64">;
 578 defm V_CMPS_O_F64 : VOPC_64 <0x00000067, "V_CMPS_O_F64">;
 579 defm V_CMPS_U_F64 : VOPC_64 <0x00000068, "V_CMPS_U_F64">;
 580 defm V_CMPS_NGE_F64 : VOPC_64 <0x00000069, "V_CMPS_NGE_F64">;
 581 defm V_CMPS_NLG_F64 : VOPC_64 <0x0000006a, "V_CMPS_NLG_F64">;
 582 defm V_CMPS_NGT_F64 : VOPC_64 <0x0000006b, "V_CMPS_NGT_F64">;
 583 defm V_CMPS_NLE_F64 : VOPC_64 <0x0000006c, "V_CMPS_NLE_F64">;
 584 defm V_CMPS_NEQ_F64 : VOPC_64 <0x0000006d, "V_CMPS_NEQ_F64">;
 585 defm V_CMPS_NLT_F64 : VOPC_64 <0x0000006e, "V_CMPS_NLT_F64">;
 586 defm V_CMPS_TRU_F64 : VOPC_64 <0x0000006f, "V_CMPS_TRU_F64">;
 587
 588 let hasSideEffects = 1, Defs = [EXEC] in {
 589
 590 defm V_CMPSX_F_F64 : VOPC_64 <0x00000070, "V_CMPSX_F_F64">;
 591 defm V_CMPSX_LT_F64 : VOPC_64 <0x00000071, "V_CMPSX_LT_F64">;
 592 defm V_CMPSX_EQ_F64 : VOPC_64 <0x00000072, "V_CMPSX_EQ_F64">;
 593 defm V_CMPSX_LE_F64 : VOPC_64 <0x00000073, "V_CMPSX_LE_F64">;
 594 defm V_CMPSX_GT_F64 : VOPC_64 <0x00000074, "V_CMPSX_GT_F64">;
 595 defm V_CMPSX_LG_F64 : VOPC_64 <0x00000075, "V_CMPSX_LG_F64">;
 596 defm V_CMPSX_GE_F64 : VOPC_64 <0x00000076, "V_CMPSX_GE_F64">;
 597 defm V_CMPSX_O_F64 : VOPC_64 <0x00000077, "V_CMPSX_O_F64">;
 598 defm V_CMPSX_U_F64 : VOPC_64 <0x00000078, "V_CMPSX_U_F64">;
 599 defm V_CMPSX_NGE_F64 : VOPC_64 <0x00000079, "V_CMPSX_NGE_F64">;
 600 defm V_CMPSX_NLG_F64 : VOPC_64 <0x0000007a, "V_CMPSX_NLG_F64">;
 601 defm V_CMPSX_NGT_F64 : VOPC_64 <0x0000007b, "V_CMPSX_NGT_F64">;
 602 defm V_CMPSX_NLE_F64 : VOPC_64 <0x0000007c, "V_CMPSX_NLE_F64">;
 603 defm V_CMPSX_NEQ_F64 : VOPC_64 <0x0000007d, "V_CMPSX_NEQ_F64">;
 604 defm V_CMPSX_NLT_F64 : VOPC_64 <0x0000007e, "V_CMPSX_NLT_F64">;
 605 defm V_CMPSX_TRU_F64 : VOPC_64 <0x0000007f, "V_CMPSX_TRU_F64">;
 606
 607 } // End hasSideEffects = 1, Defs = [EXEC]
 608
 609 defm V_CMP_F_I32 : VOPC_32 <0x00000080, "V_CMP_F_I32">;
 610 defm V_CMP_LT_I32 : VOPC_32 <0x00000081, "V_CMP_LT_I32", i32, COND_SLT>;
 611 defm V_CMP_EQ_I32 : VOPC_32 <0x00000082, "V_CMP_EQ_I32", i32, COND_EQ>;
 612 defm V_CMP_LE_I32 : VOPC_32 <0x00000083, "V_CMP_LE_I32", i32, COND_SLE>;
 613 defm V_CMP_GT_I32 : VOPC_32 <0x00000084, "V_CMP_GT_I32", i32, COND_SGT>;
 614 defm V_CMP_NE_I32 : VOPC_32 <0x00000085, "V_CMP_NE_I32", i32, COND_NE>;
 615 defm V_CMP_GE_I32 : VOPC_32 <0x00000086, "V_CMP_GE_I32", i32, COND_SGE>;
 616 defm V_CMP_T_I32 : VOPC_32 <0x00000087, "V_CMP_T_I32">;
 617
 618 let hasSideEffects = 1, Defs = [EXEC] in {
 619
 620 defm V_CMPX_F_I32 : VOPC_32 <0x00000090, "V_CMPX_F_I32">;
 621 defm V_CMPX_LT_I32 : VOPC_32 <0x00000091, "V_CMPX_LT_I32">;
 622 defm V_CMPX_EQ_I32 : VOPC_32 <0x00000092, "V_CMPX_EQ_I32">;
 623 defm V_CMPX_LE_I32 : VOPC_32 <0x00000093, "V_CMPX_LE_I32">;
 624 defm V_CMPX_GT_I32 : VOPC_32 <0x00000094, "V_CMPX_GT_I32">;
 625 defm V_CMPX_NE_I32 : VOPC_32 <0x00000095, "V_CMPX_NE_I32">;
 626 defm V_CMPX_GE_I32 : VOPC_32 <0x00000096, "V_CMPX_GE_I32">;
 627 defm V_CMPX_T_I32 : VOPC_32 <0x00000097, "V_CMPX_T_I32">;
 628
 629 } // End hasSideEffects = 1, Defs = [EXEC]
 630
 631 defm V_CMP_F_I64 : VOPC_64 <0x000000a0, "V_CMP_F_I64">;
 632 defm V_CMP_LT_I64 : VOPC_64 <0x000000a1, "V_CMP_LT_I64", i64, COND_SLT>;
 633 defm V_CMP_EQ_I64 : VOPC_64 <0x000000a2, "V_CMP_EQ_I64", i64, COND_EQ>;
 634 defm V_CMP_LE_I64 : VOPC_64 <0x000000a3, "V_CMP_LE_I64", i64, COND_SLE>;
 635 defm V_CMP_GT_I64 : VOPC_64 <0x000000a4, "V_CMP_GT_I64", i64, COND_SGT>;
 636 defm V_CMP_NE_I64 : VOPC_64 <0x000000a5, "V_CMP_NE_I64", i64, COND_NE>;
 637 defm V_CMP_GE_I64 : VOPC_64 <0x000000a6, "V_CMP_GE_I64", i64, COND_SGE>;
 638 defm V_CMP_T_I64 : VOPC_64 <0x000000a7, "V_CMP_T_I64">;
 639
 640 let hasSideEffects = 1, Defs = [EXEC] in {
 641
 642 defm V_CMPX_F_I64 : VOPC_64 <0x000000b0, "V_CMPX_F_I64">;
 643 defm V_CMPX_LT_I64 : VOPC_64 <0x000000b1, "V_CMPX_LT_I64">;
 644 defm V_CMPX_EQ_I64 : VOPC_64 <0x000000b2, "V_CMPX_EQ_I64">;
 645 defm V_CMPX_LE_I64 : VOPC_64 <0x000000b3, "V_CMPX_LE_I64">;
 646 defm V_CMPX_GT_I64 : VOPC_64 <0x000000b4, "V_CMPX_GT_I64">;
 647 defm V_CMPX_NE_I64 : VOPC_64 <0x000000b5, "V_CMPX_NE_I64">;
 648 defm V_CMPX_GE_I64 : VOPC_64 <0x000000b6, "V_CMPX_GE_I64">;
 649 defm V_CMPX_T_I64 : VOPC_64 <0x000000b7, "V_CMPX_T_I64">;
 650
 651 } // End hasSideEffects = 1, Defs = [EXEC]
 652
 653 defm V_CMP_F_U32 : VOPC_32 <0x000000c0, "V_CMP_F_U32">;
 654 defm V_CMP_LT_U32 : VOPC_32 <0x000000c1, "V_CMP_LT_U32", i32, COND_ULT>;
 655 defm V_CMP_EQ_U32 : VOPC_32 <0x000000c2, "V_CMP_EQ_U32", i32, COND_EQ>;
 656 defm V_CMP_LE_U32 : VOPC_32 <0x000000c3, "V_CMP_LE_U32", i32, COND_ULE>;
 657 defm V_CMP_GT_U32 : VOPC_32 <0x000000c4, "V_CMP_GT_U32", i32, COND_UGT>;
 658 defm V_CMP_NE_U32 : VOPC_32 <0x000000c5, "V_CMP_NE_U32", i32, COND_NE>;
 659 defm V_CMP_GE_U32 : VOPC_32 <0x000000c6, "V_CMP_GE_U32", i32, COND_UGE>;
 660 defm V_CMP_T_U32 : VOPC_32 <0x000000c7, "V_CMP_T_U32">;
 661
 662 let hasSideEffects = 1, Defs = [EXEC] in {
 663
 664 defm V_CMPX_F_U32 : VOPC_32 <0x000000d0, "V_CMPX_F_U32">;
 665 defm V_CMPX_LT_U32 : VOPC_32 <0x000000d1, "V_CMPX_LT_U32">;
 666 defm V_CMPX_EQ_U32 : VOPC_32 <0x000000d2, "V_CMPX_EQ_U32">;
 667 defm V_CMPX_LE_U32 : VOPC_32 <0x000000d3, "V_CMPX_LE_U32">;
 668 defm V_CMPX_GT_U32 : VOPC_32 <0x000000d4, "V_CMPX_GT_U32">;
 669 defm V_CMPX_NE_U32 : VOPC_32 <0x000000d5, "V_CMPX_NE_U32">;
 670 defm V_CMPX_GE_U32 : VOPC_32 <0x000000d6, "V_CMPX_GE_U32">;
 671 defm V_CMPX_T_U32 : VOPC_32 <0x000000d7, "V_CMPX_T_U32">;
 672
 673 } // End hasSideEffects = 1, Defs = [EXEC]
 674
 675 defm V_CMP_F_U64 : VOPC_64 <0x000000e0, "V_CMP_F_U64">;
 676 defm V_CMP_LT_U64 : VOPC_64 <0x000000e1, "V_CMP_LT_U64", i64, COND_ULT>;
 677 defm V_CMP_EQ_U64 : VOPC_64 <0x000000e2, "V_CMP_EQ_U64", i64, COND_EQ>;
 678 defm V_CMP_LE_U64 : VOPC_64 <0x000000e3, "V_CMP_LE_U64", i64, COND_ULE>;
 679 defm V_CMP_GT_U64 : VOPC_64 <0x000000e4, "V_CMP_GT_U64", i64, COND_UGT>;
 680 defm V_CMP_NE_U64 : VOPC_64 <0x000000e5, "V_CMP_NE_U64", i64, COND_NE>;
 681 defm V_CMP_GE_U64 : VOPC_64 <0x000000e6, "V_CMP_GE_U64", i64, COND_UGE>;
 682 defm V_CMP_T_U64 : VOPC_64 <0x000000e7, "V_CMP_T_U64">;
 683
 684 let hasSideEffects = 1, Defs = [EXEC] in {
 685
 686 defm V_CMPX_F_U64 : VOPC_64 <0x000000f0, "V_CMPX_F_U64">;
 687 defm V_CMPX_LT_U64 : VOPC_64 <0x000000f1, "V_CMPX_LT_U64">;
 688 defm V_CMPX_EQ_U64 : VOPC_64 <0x000000f2, "V_CMPX_EQ_U64">;
 689 defm V_CMPX_LE_U64 : VOPC_64 <0x000000f3, "V_CMPX_LE_U64">;
 690 defm V_CMPX_GT_U64 : VOPC_64 <0x000000f4, "V_CMPX_GT_U64">;
 691 defm V_CMPX_NE_U64 : VOPC_64 <0x000000f5, "V_CMPX_NE_U64">;
 692 defm V_CMPX_GE_U64 : VOPC_64 <0x000000f6, "V_CMPX_GE_U64">;
 693 defm V_CMPX_T_U64 : VOPC_64 <0x000000f7, "V_CMPX_T_U64">;
 694
 695 } // End hasSideEffects = 1, Defs = [EXEC]
 696
 697 defm V_CMP_CLASS_F32 : VOPC_32 <0x00000088, "V_CMP_CLASS_F32">;
 698
 699 let hasSideEffects = 1, Defs = [EXEC] in {
 700 defm V_CMPX_CLASS_F32 : VOPC_32 <0x00000098, "V_CMPX_CLASS_F32">;
 701 } // End hasSideEffects = 1, Defs = [EXEC]
 702
 703 defm V_CMP_CLASS_F64 : VOPC_64 <0x000000a8, "V_CMP_CLASS_F64">;
 704
 705 let hasSideEffects = 1, Defs = [EXEC] in {
 706 defm V_CMPX_CLASS_F64 : VOPC_64 <0x000000b8, "V_CMPX_CLASS_F64">;
 707 } // End hasSideEffects = 1, Defs = [EXEC]
 708
 709 } // End isCompare = 1
 710
 711 //===----------------------------------------------------------------------===//
 712 // DS Instructions
 713 //===----------------------------------------------------------------------===//
 714
 715 def DS_ADD_U32_RTN : DS_1A1D_RET <0x20, "DS_ADD_U32_RTN", VReg_32>;
 716 def DS_SUB_U32_RTN : DS_1A1D_RET <0x21, "DS_SUB_U32_RTN", VReg_32>;
 717 def DS_WRITE_B32 : DS_Store_Helper <0x0000000d, "DS_WRITE_B32", VReg_32>;
 718 def DS_WRITE_B8 : DS_Store_Helper <0x00000001e, "DS_WRITE_B8", VReg_32>;
 719 def DS_WRITE_B16 : DS_Store_Helper <0x00000001f, "DS_WRITE_B16", VReg_32>;
 720 def DS_WRITE_B64 : DS_Store_Helper <0x00000004d, "DS_WRITE_B64", VReg_64>;
 721
 722 def DS_READ_B32 : DS_Load_Helper <0x00000036, "DS_READ_B32", VReg_32>;
 723 def DS_READ_I8 : DS_Load_Helper <0x00000039, "DS_READ_I8", VReg_32>;
 724 def DS_READ_U8 : DS_Load_Helper <0x0000003a, "DS_READ_U8", VReg_32>;
 725 def DS_READ_I16 : DS_Load_Helper <0x0000003b, "DS_READ_I16", VReg_32>;
 726 def DS_READ_U16 : DS_Load_Helper <0x0000003c, "DS_READ_U16", VReg_32>;
 727 def DS_READ_B64 : DS_Load_Helper <0x00000076, "DS_READ_B64", VReg_64>;
 728
 729 // 2 forms.
 730 def DS_WRITE2_B32 : DS_Load2_Helper <0x0000000E, "DS_WRITE2_B32", VReg_64>;
 731 def DS_WRITE2_B64 : DS_Load2_Helper <0x0000004E, "DS_WRITE2_B64", VReg_128>;
 732
 733 def DS_READ2_B32 : DS_Load2_Helper <0x00000037, "DS_READ2_B32", VReg_64>;
 734 def DS_READ2_B64 : DS_Load2_Helper <0x00000075, "DS_READ2_B64", VReg_128>;
 735
 736 // TODO: DS_READ2ST64_B32, DS_READ2ST64_B64,
 737 // DS_WRITE2ST64_B32, DS_WRITE2ST64_B64
 738
 739 //===----------------------------------------------------------------------===//
 740 // MUBUF Instructions
 741 //===----------------------------------------------------------------------===//
 742
 743 //def BUFFER_LOAD_FORMAT_X : MUBUF_ <0x00000000, "BUFFER_LOAD_FORMAT_X", []>;
 744 //def BUFFER_LOAD_FORMAT_XY : MUBUF_ <0x00000001, "BUFFER_LOAD_FORMAT_XY", []>;
 745 //def BUFFER_LOAD_FORMAT_XYZ : MUBUF_ <0x00000002, "BUFFER_LOAD_FORMAT_XYZ", []>;
 746 defm BUFFER_LOAD_FORMAT_XYZW : MUBUF_Load_Helper <0x00000003, "BUFFER_LOAD_FORMAT_XYZW", VReg_128>;
 747 //def BUFFER_STORE_FORMAT_X : MUBUF_ <0x00000004, "BUFFER_STORE_FORMAT_X", []>;
 748 //def BUFFER_STORE_FORMAT_XY : MUBUF_ <0x00000005, "BUFFER_STORE_FORMAT_XY", []>;
 749 //def BUFFER_STORE_FORMAT_XYZ : MUBUF_ <0x00000006, "BUFFER_STORE_FORMAT_XYZ", []>;
 750 //def BUFFER_STORE_FORMAT_XYZW : MUBUF_ <0x00000007, "BUFFER_STORE_FORMAT_XYZW", []>;
 751 defm BUFFER_LOAD_UBYTE : MUBUF_Load_Helper <0x00000008, "BUFFER_LOAD_UBYTE", VReg_32>;
 752 defm BUFFER_LOAD_SBYTE : MUBUF_Load_Helper <0x00000009, "BUFFER_LOAD_SBYTE", VReg_32>;
 753 defm BUFFER_LOAD_USHORT : MUBUF_Load_Helper <0x0000000a, "BUFFER_LOAD_USHORT", VReg_32>;
 754 defm BUFFER_LOAD_SSHORT : MUBUF_Load_Helper <0x0000000b, "BUFFER_LOAD_SSHORT", VReg_32>;
 755 defm BUFFER_LOAD_DWORD : MUBUF_Load_Helper <0x0000000c, "BUFFER_LOAD_DWORD", VReg_32>;
 756 defm BUFFER_LOAD_DWORDX2 : MUBUF_Load_Helper <0x0000000d, "BUFFER_LOAD_DWORDX2", VReg_64>;
 757 defm BUFFER_LOAD_DWORDX4 : MUBUF_Load_Helper <0x0000000e, "BUFFER_LOAD_DWORDX4", VReg_128>;
 758
 759 def BUFFER_STORE_BYTE : MUBUF_Store_Helper <
 760   0x00000018, "BUFFER_STORE_BYTE", VReg_32
 761 >;
 762
 763 def BUFFER_STORE_SHORT : MUBUF_Store_Helper <
 764   0x0000001a, "BUFFER_STORE_SHORT", VReg_32
 765 >;
 766
 767 def BUFFER_STORE_DWORD : MUBUF_Store_Helper <
 768   0x0000001c, "BUFFER_STORE_DWORD", VReg_32
 769 >;
 770
 771 def BUFFER_STORE_DWORDX2 : MUBUF_Store_Helper <
 772   0x0000001d, "BUFFER_STORE_DWORDX2", VReg_64
 773 >;
 774
 775 def BUFFER_STORE_DWORDX4 : MUBUF_Store_Helper <
 776   0x0000001e, "BUFFER_STORE_DWORDX4", VReg_128
 777 >;
 778 //def BUFFER_ATOMIC_SWAP : MUBUF_ <0x00000030, "BUFFER_ATOMIC_SWAP", []>;
 779 //def BUFFER_ATOMIC_CMPSWAP : MUBUF_ <0x00000031, "BUFFER_ATOMIC_CMPSWAP", []>;
 780 //def BUFFER_ATOMIC_ADD : MUBUF_ <0x00000032, "BUFFER_ATOMIC_ADD", []>;
 781 //def BUFFER_ATOMIC_SUB : MUBUF_ <0x00000033, "BUFFER_ATOMIC_SUB", []>;
 782 //def BUFFER_ATOMIC_RSUB : MUBUF_ <0x00000034, "BUFFER_ATOMIC_RSUB", []>;
 783 //def BUFFER_ATOMIC_SMIN : MUBUF_ <0x00000035, "BUFFER_ATOMIC_SMIN", []>;
 784 //def BUFFER_ATOMIC_UMIN : MUBUF_ <0x00000036, "BUFFER_ATOMIC_UMIN", []>;
 785 //def BUFFER_ATOMIC_SMAX : MUBUF_ <0x00000037, "BUFFER_ATOMIC_SMAX", []>;
 786 //def BUFFER_ATOMIC_UMAX : MUBUF_ <0x00000038, "BUFFER_ATOMIC_UMAX", []>;
 787 //def BUFFER_ATOMIC_AND : MUBUF_ <0x00000039, "BUFFER_ATOMIC_AND", []>;
 788 //def BUFFER_ATOMIC_OR : MUBUF_ <0x0000003a, "BUFFER_ATOMIC_OR", []>;
 789 //def BUFFER_ATOMIC_XOR : MUBUF_ <0x0000003b, "BUFFER_ATOMIC_XOR", []>;
 790 //def BUFFER_ATOMIC_INC : MUBUF_ <0x0000003c, "BUFFER_ATOMIC_INC", []>;
 791 //def BUFFER_ATOMIC_DEC : MUBUF_ <0x0000003d, "BUFFER_ATOMIC_DEC", []>;
 792 //def BUFFER_ATOMIC_FCMPSWAP : MUBUF_ <0x0000003e, "BUFFER_ATOMIC_FCMPSWAP", []>;
 793 //def BUFFER_ATOMIC_FMIN : MUBUF_ <0x0000003f, "BUFFER_ATOMIC_FMIN", []>;
 794 //def BUFFER_ATOMIC_FMAX : MUBUF_ <0x00000040, "BUFFER_ATOMIC_FMAX", []>;
 795 //def BUFFER_ATOMIC_SWAP_X2 : MUBUF_X2 <0x00000050, "BUFFER_ATOMIC_SWAP_X2", []>;
 796 //def BUFFER_ATOMIC_CMPSWAP_X2 : MUBUF_X2 <0x00000051, "BUFFER_ATOMIC_CMPSWAP_X2", []>;
 797 //def BUFFER_ATOMIC_ADD_X2 : MUBUF_X2 <0x00000052, "BUFFER_ATOMIC_ADD_X2", []>;
 798 //def BUFFER_ATOMIC_SUB_X2 : MUBUF_X2 <0x00000053, "BUFFER_ATOMIC_SUB_X2", []>;
 799 //def BUFFER_ATOMIC_RSUB_X2 : MUBUF_X2 <0x00000054, "BUFFER_ATOMIC_RSUB_X2", []>;
 800 //def BUFFER_ATOMIC_SMIN_X2 : MUBUF_X2 <0x00000055, "BUFFER_ATOMIC_SMIN_X2", []>;
 801 //def BUFFER_ATOMIC_UMIN_X2 : MUBUF_X2 <0x00000056, "BUFFER_ATOMIC_UMIN_X2", []>;
 802 //def BUFFER_ATOMIC_SMAX_X2 : MUBUF_X2 <0x00000057, "BUFFER_ATOMIC_SMAX_X2", []>;
 803 //def BUFFER_ATOMIC_UMAX_X2 : MUBUF_X2 <0x00000058, "BUFFER_ATOMIC_UMAX_X2", []>;
 804 //def BUFFER_ATOMIC_AND_X2 : MUBUF_X2 <0x00000059, "BUFFER_ATOMIC_AND_X2", []>;
 805 //def BUFFER_ATOMIC_OR_X2 : MUBUF_X2 <0x0000005a, "BUFFER_ATOMIC_OR_X2", []>;
 806 //def BUFFER_ATOMIC_XOR_X2 : MUBUF_X2 <0x0000005b, "BUFFER_ATOMIC_XOR_X2", []>;
 807 //def BUFFER_ATOMIC_INC_X2 : MUBUF_X2 <0x0000005c, "BUFFER_ATOMIC_INC_X2", []>;
 808 //def BUFFER_ATOMIC_DEC_X2 : MUBUF_X2 <0x0000005d, "BUFFER_ATOMIC_DEC_X2", []>;
 809 //def BUFFER_ATOMIC_FCMPSWAP_X2 : MUBUF_X2 <0x0000005e, "BUFFER_ATOMIC_FCMPSWAP_X2", []>;
 810 //def BUFFER_ATOMIC_FMIN_X2 : MUBUF_X2 <0x0000005f, "BUFFER_ATOMIC_FMIN_X2", []>;
 811 //def BUFFER_ATOMIC_FMAX_X2 : MUBUF_X2 <0x00000060, "BUFFER_ATOMIC_FMAX_X2", []>;
 812 //def BUFFER_WBINVL1_SC : MUBUF_WBINVL1 <0x00000070, "BUFFER_WBINVL1_SC", []>;
 813 //def BUFFER_WBINVL1 : MUBUF_WBINVL1 <0x00000071, "BUFFER_WBINVL1", []>;
 814
 815 //===----------------------------------------------------------------------===//
 816 // MTBUF Instructions
 817 //===----------------------------------------------------------------------===//
 818
 819 //def TBUFFER_LOAD_FORMAT_X : MTBUF_ <0x00000000, "TBUFFER_LOAD_FORMAT_X", []>;
 820 //def TBUFFER_LOAD_FORMAT_XY : MTBUF_ <0x00000001, "TBUFFER_LOAD_FORMAT_XY", []>;
 821 //def TBUFFER_LOAD_FORMAT_XYZ : MTBUF_ <0x00000002, "TBUFFER_LOAD_FORMAT_XYZ", []>;
 822 def TBUFFER_LOAD_FORMAT_XYZW : MTBUF_Load_Helper <0x00000003, "TBUFFER_LOAD_FORMAT_XYZW", VReg_128>;
 823 def TBUFFER_STORE_FORMAT_X : MTBUF_Store_Helper <0x00000004, "TBUFFER_STORE_FORMAT_X", VReg_32>;
 824 def TBUFFER_STORE_FORMAT_XY : MTBUF_Store_Helper <0x00000005, "TBUFFER_STORE_FORMAT_XY", VReg_64>;
 825 def TBUFFER_STORE_FORMAT_XYZ : MTBUF_Store_Helper <0x00000006, "TBUFFER_STORE_FORMAT_XYZ", VReg_128>;
 826 def TBUFFER_STORE_FORMAT_XYZW : MTBUF_Store_Helper <0x00000007, "TBUFFER_STORE_FORMAT_XYZW", VReg_128>;
 827
 828 //===----------------------------------------------------------------------===//
 829 // MIMG Instructions
 830 //===----------------------------------------------------------------------===//
 831
 832 defm IMAGE_LOAD : MIMG_NoSampler <0x00000000, "IMAGE_LOAD">;
 833 defm IMAGE_LOAD_MIP : MIMG_NoSampler <0x00000001, "IMAGE_LOAD_MIP">;
 834 //def IMAGE_LOAD_PCK : MIMG_NoPattern_ <"IMAGE_LOAD_PCK", 0x00000002>;
 835 //def IMAGE_LOAD_PCK_SGN : MIMG_NoPattern_ <"IMAGE_LOAD_PCK_SGN", 0x00000003>;
 836 //def IMAGE_LOAD_MIP_PCK : MIMG_NoPattern_ <"IMAGE_LOAD_MIP_PCK", 0x00000004>;
 837 //def IMAGE_LOAD_MIP_PCK_SGN : MIMG_NoPattern_ <"IMAGE_LOAD_MIP_PCK_SGN", 0x00000005>;
 838 //def IMAGE_STORE : MIMG_NoPattern_ <"IMAGE_STORE", 0x00000008>;
 839 //def IMAGE_STORE_MIP : MIMG_NoPattern_ <"IMAGE_STORE_MIP", 0x00000009>;
 840 //def IMAGE_STORE_PCK : MIMG_NoPattern_ <"IMAGE_STORE_PCK", 0x0000000a>;
 841 //def IMAGE_STORE_MIP_PCK : MIMG_NoPattern_ <"IMAGE_STORE_MIP_PCK", 0x0000000b>;
 842 defm IMAGE_GET_RESINFO : MIMG_NoSampler <0x0000000e, "IMAGE_GET_RESINFO">;
 843 //def IMAGE_ATOMIC_SWAP : MIMG_NoPattern_ <"IMAGE_ATOMIC_SWAP", 0x0000000f>;
 844 //def IMAGE_ATOMIC_CMPSWAP : MIMG_NoPattern_ <"IMAGE_ATOMIC_CMPSWAP", 0x00000010>;
 845 //def IMAGE_ATOMIC_ADD : MIMG_NoPattern_ <"IMAGE_ATOMIC_ADD", 0x00000011>;
 846 //def IMAGE_ATOMIC_SUB : MIMG_NoPattern_ <"IMAGE_ATOMIC_SUB", 0x00000012>;
 847 //def IMAGE_ATOMIC_RSUB : MIMG_NoPattern_ <"IMAGE_ATOMIC_RSUB", 0x00000013>;
 848 //def IMAGE_ATOMIC_SMIN : MIMG_NoPattern_ <"IMAGE_ATOMIC_SMIN", 0x00000014>;
 849 //def IMAGE_ATOMIC_UMIN : MIMG_NoPattern_ <"IMAGE_ATOMIC_UMIN", 0x00000015>;
 850 //def IMAGE_ATOMIC_SMAX : MIMG_NoPattern_ <"IMAGE_ATOMIC_SMAX", 0x00000016>;
 851 //def IMAGE_ATOMIC_UMAX : MIMG_NoPattern_ <"IMAGE_ATOMIC_UMAX", 0x00000017>;
 852 //def IMAGE_ATOMIC_AND : MIMG_NoPattern_ <"IMAGE_ATOMIC_AND", 0x00000018>;
 853 //def IMAGE_ATOMIC_OR : MIMG_NoPattern_ <"IMAGE_ATOMIC_OR", 0x00000019>;
 854 //def IMAGE_ATOMIC_XOR : MIMG_NoPattern_ <"IMAGE_ATOMIC_XOR", 0x0000001a>;
 855 //def IMAGE_ATOMIC_INC : MIMG_NoPattern_ <"IMAGE_ATOMIC_INC", 0x0000001b>;
 856 //def IMAGE_ATOMIC_DEC : MIMG_NoPattern_ <"IMAGE_ATOMIC_DEC", 0x0000001c>;
 857 //def IMAGE_ATOMIC_FCMPSWAP : MIMG_NoPattern_ <"IMAGE_ATOMIC_FCMPSWAP", 0x0000001d>;
 858 //def IMAGE_ATOMIC_FMIN : MIMG_NoPattern_ <"IMAGE_ATOMIC_FMIN", 0x0000001e>;
 859 //def IMAGE_ATOMIC_FMAX : MIMG_NoPattern_ <"IMAGE_ATOMIC_FMAX", 0x0000001f>;
 860 defm IMAGE_SAMPLE : MIMG_Sampler <0x00000020, "IMAGE_SAMPLE">;
 861 //def IMAGE_SAMPLE_CL : MIMG_NoPattern_ <"IMAGE_SAMPLE_CL", 0x00000021>;
 862 defm IMAGE_SAMPLE_D : MIMG_Sampler <0x00000022, "IMAGE_SAMPLE_D">;
 863 //def IMAGE_SAMPLE_D_CL : MIMG_NoPattern_ <"IMAGE_SAMPLE_D_CL", 0x00000023>;
 864 defm IMAGE_SAMPLE_L : MIMG_Sampler <0x00000024, "IMAGE_SAMPLE_L">;
 865 defm IMAGE_SAMPLE_B : MIMG_Sampler <0x00000025, "IMAGE_SAMPLE_B">;
 866 //def IMAGE_SAMPLE_B_CL : MIMG_NoPattern_ <"IMAGE_SAMPLE_B_CL", 0x00000026>;
 867 //def IMAGE_SAMPLE_LZ : MIMG_NoPattern_ <"IMAGE_SAMPLE_LZ", 0x00000027>;
 868 defm IMAGE_SAMPLE_C : MIMG_Sampler <0x00000028, "IMAGE_SAMPLE_C">;
 869 //def IMAGE_SAMPLE_C_CL : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_CL", 0x00000029>;
 870 defm IMAGE_SAMPLE_C_D : MIMG_Sampler <0x0000002a, "IMAGE_SAMPLE_C_D">;
 871 //def IMAGE_SAMPLE_C_D_CL : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_D_CL", 0x0000002b>;
 872 defm IMAGE_SAMPLE_C_L : MIMG_Sampler <0x0000002c, "IMAGE_SAMPLE_C_L">;
 873 defm IMAGE_SAMPLE_C_B : MIMG_Sampler <0x0000002d, "IMAGE_SAMPLE_C_B">;
 874 //def IMAGE_SAMPLE_C_B_CL : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_B_CL", 0x0000002e>;
 875 //def IMAGE_SAMPLE_C_LZ : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_LZ", 0x0000002f>;
 876 //def IMAGE_SAMPLE_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_O", 0x00000030>;
 877 //def IMAGE_SAMPLE_CL_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_CL_O", 0x00000031>;
 878 //def IMAGE_SAMPLE_D_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_D_O", 0x00000032>;
 879 //def IMAGE_SAMPLE_D_CL_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_D_CL_O", 0x00000033>;
 880 //def IMAGE_SAMPLE_L_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_L_O", 0x00000034>;
 881 //def IMAGE_SAMPLE_B_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_B_O", 0x00000035>;
 882 //def IMAGE_SAMPLE_B_CL_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_B_CL_O", 0x00000036>;
 883 //def IMAGE_SAMPLE_LZ_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_LZ_O", 0x00000037>;
 884 //def IMAGE_SAMPLE_C_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_O", 0x00000038>;
 885 //def IMAGE_SAMPLE_C_CL_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_CL_O", 0x00000039>;
 886 //def IMAGE_SAMPLE_C_D_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_D_O", 0x0000003a>;
 887 //def IMAGE_SAMPLE_C_D_CL_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_D_CL_O", 0x0000003b>;
 888 //def IMAGE_SAMPLE_C_L_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_L_O", 0x0000003c>;
 889 //def IMAGE_SAMPLE_C_B_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_B_O", 0x0000003d>;
 890 //def IMAGE_SAMPLE_C_B_CL_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_B_CL_O", 0x0000003e>;
 891 //def IMAGE_SAMPLE_C_LZ_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_LZ_O", 0x0000003f>;
 892 //def IMAGE_GATHER4 : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4", 0x00000040>;
 893 //def IMAGE_GATHER4_CL : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_CL", 0x00000041>;
 894 //def IMAGE_GATHER4_L : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_L", 0x00000044>;
 895 //def IMAGE_GATHER4_B : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_B", 0x00000045>;
 896 //def IMAGE_GATHER4_B_CL : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_B_CL", 0x00000046>;
 897 //def IMAGE_GATHER4_LZ : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_LZ", 0x00000047>;
 898 //def IMAGE_GATHER4_C : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_C", 0x00000048>;
 899 //def IMAGE_GATHER4_C_CL : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_C_CL", 0x00000049>;
 900 //def IMAGE_GATHER4_C_L : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_C_L", 0x0000004c>;
 901 //def IMAGE_GATHER4_C_B : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_C_B", 0x0000004d>;
 902 //def IMAGE_GATHER4_C_B_CL : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_C_B_CL", 0x0000004e>;
 903 //def IMAGE_GATHER4_C_LZ : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_C_LZ", 0x0000004f>;
 904 //def IMAGE_GATHER4_O : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_O", 0x00000050>;
 905 //def IMAGE_GATHER4_CL_O : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_CL_O", 0x00000051>;
 906 //def IMAGE_GATHER4_L_O : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_L_O", 0x00000054>;
 907 //def IMAGE_GATHER4_B_O : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_B_O", 0x00000055>;
 908 //def IMAGE_GATHER4_B_CL_O : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_B_CL_O", 0x00000056>;
 909 //def IMAGE_GATHER4_LZ_O : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_LZ_O", 0x00000057>;
 910 //def IMAGE_GATHER4_C_O : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_C_O", 0x00000058>;
 911 //def IMAGE_GATHER4_C_CL_O : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_C_CL_O", 0x00000059>;
 912 //def IMAGE_GATHER4_C_L_O : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_C_L_O", 0x0000005c>;
 913 //def IMAGE_GATHER4_C_B_O : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_C_B_O", 0x0000005d>;
 914 //def IMAGE_GATHER4_C_B_CL_O : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_C_B_CL_O", 0x0000005e>;
 915 //def IMAGE_GATHER4_C_LZ_O : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_C_LZ_O", 0x0000005f>;
 916 //def IMAGE_GET_LOD : MIMG_NoPattern_ <"IMAGE_GET_LOD", 0x00000060>;
 917 //def IMAGE_SAMPLE_CD : MIMG_NoPattern_ <"IMAGE_SAMPLE_CD", 0x00000068>;
 918 //def IMAGE_SAMPLE_CD_CL : MIMG_NoPattern_ <"IMAGE_SAMPLE_CD_CL", 0x00000069>;
 919 //def IMAGE_SAMPLE_C_CD : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_CD", 0x0000006a>;
 920 //def IMAGE_SAMPLE_C_CD_CL : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_CD_CL", 0x0000006b>;
 921 //def IMAGE_SAMPLE_CD_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_CD_O", 0x0000006c>;
 922 //def IMAGE_SAMPLE_CD_CL_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_CD_CL_O", 0x0000006d>;
 923 //def IMAGE_SAMPLE_C_CD_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_CD_O", 0x0000006e>;
 924 //def IMAGE_SAMPLE_C_CD_CL_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_CD_CL_O", 0x0000006f>;
 925 //def IMAGE_RSRC256 : MIMG_NoPattern_RSRC256 <"IMAGE_RSRC256", 0x0000007e>;
 926 //def IMAGE_SAMPLER : MIMG_NoPattern_ <"IMAGE_SAMPLER", 0x0000007f>;
 927
 928 //===----------------------------------------------------------------------===//
 929 // VOP1 Instructions
 930 //===----------------------------------------------------------------------===//
 931
 932 //def V_NOP : VOP1_ <0x00000000, "V_NOP", []>;
 933
 934 let neverHasSideEffects = 1, isMoveImm = 1 in {
 935 defm V_MOV_B32 : VOP1_32 <0x00000001, "V_MOV_B32", []>;
 936 } // End neverHasSideEffects = 1, isMoveImm = 1
 937
 938 let Uses = [EXEC] in {
 939
 940 def V_READFIRSTLANE_B32 : VOP1 <
 941   0x00000002,
 942   (outs SReg_32:$vdst),
 943   (ins VReg_32:$src0),
 944   "V_READFIRSTLANE_B32 $vdst, $src0",
 945   []
 946 >;
 947
 948 }
 949
 950 defm V_CVT_I32_F64 : VOP1_32_64 <0x00000003, "V_CVT_I32_F64",
 951   [(set i32:$dst, (fp_to_sint f64:$src0))]
 952 >;
 953 defm V_CVT_F64_I32 : VOP1_64_32 <0x00000004, "V_CVT_F64_I32",
 954   [(set f64:$dst, (sint_to_fp i32:$src0))]
 955 >;
 956 defm V_CVT_F32_I32 : VOP1_32 <0x00000005, "V_CVT_F32_I32",
 957   [(set f32:$dst, (sint_to_fp i32:$src0))]
 958 >;
 959 defm V_CVT_F32_U32 : VOP1_32 <0x00000006, "V_CVT_F32_U32",
 960   [(set f32:$dst, (uint_to_fp i32:$src0))]
 961 >;
 962 defm V_CVT_U32_F32 : VOP1_32 <0x00000007, "V_CVT_U32_F32",
 963   [(set i32:$dst, (fp_to_uint f32:$src0))]
 964 >;
 965 defm V_CVT_I32_F32 : VOP1_32 <0x00000008, "V_CVT_I32_F32",
 966   [(set i32:$dst, (fp_to_sint f32:$src0))]
 967 >;
 968 defm V_MOV_FED_B32 : VOP1_32 <0x00000009, "V_MOV_FED_B32", []>;
 969 ////def V_CVT_F16_F32 : VOP1_F16 <0x0000000a, "V_CVT_F16_F32", []>;
 970 //defm V_CVT_F32_F16 : VOP1_32 <0x0000000b, "V_CVT_F32_F16", []>;
 971 //defm V_CVT_RPI_I32_F32 : VOP1_32 <0x0000000c, "V_CVT_RPI_I32_F32", []>;
 972 //defm V_CVT_FLR_I32_F32 : VOP1_32 <0x0000000d, "V_CVT_FLR_I32_F32", []>;
 973 //defm V_CVT_OFF_F32_I4 : VOP1_32 <0x0000000e, "V_CVT_OFF_F32_I4", []>;
 974 defm V_CVT_F32_F64 : VOP1_32_64 <0x0000000f, "V_CVT_F32_F64",
 975   [(set f32:$dst, (fround f64:$src0))]
 976 >;
 977 defm V_CVT_F64_F32 : VOP1_64_32 <0x00000010, "V_CVT_F64_F32",
 978   [(set f64:$dst, (fextend f32:$src0))]
 979 >;
 980 //defm V_CVT_F32_UBYTE0 : VOP1_32 <0x00000011, "V_CVT_F32_UBYTE0", []>;
 981 //defm V_CVT_F32_UBYTE1 : VOP1_32 <0x00000012, "V_CVT_F32_UBYTE1", []>;
 982 //defm V_CVT_F32_UBYTE2 : VOP1_32 <0x00000013, "V_CVT_F32_UBYTE2", []>;
 983 //defm V_CVT_F32_UBYTE3 : VOP1_32 <0x00000014, "V_CVT_F32_UBYTE3", []>;
 984 defm V_CVT_U32_F64 : VOP1_32_64 <0x00000015, "V_CVT_U32_F64",
 985   [(set i32:$dst, (fp_to_uint f64:$src0))]
 986 >;
 987 defm V_CVT_F64_U32 : VOP1_64_32 <0x00000016, "V_CVT_F64_U32",
 988   [(set f64:$dst, (uint_to_fp i32:$src0))]
 989 >;
 990
 991 defm V_FRACT_F32 : VOP1_32 <0x00000020, "V_FRACT_F32",
 992   [(set f32:$dst, (AMDGPUfract f32:$src0))]
 993 >;
 994 defm V_TRUNC_F32 : VOP1_32 <0x00000021, "V_TRUNC_F32",
 995   [(set f32:$dst, (int_AMDGPU_trunc f32:$src0))]
 996 >;
 997 defm V_CEIL_F32 : VOP1_32 <0x00000022, "V_CEIL_F32",
 998   [(set f32:$dst, (fceil f32:$src0))]
 999 >;
1000 defm V_RNDNE_F32 : VOP1_32 <0x00000023, "V_RNDNE_F32",
1001   [(set f32:$dst, (frint f32:$src0))]
1002 >;
1003 defm V_FLOOR_F32 : VOP1_32 <0x00000024, "V_FLOOR_F32",
1004   [(set f32:$dst, (ffloor f32:$src0))]
1005 >;
1006 defm V_EXP_F32 : VOP1_32 <0x00000025, "V_EXP_F32",
1007   [(set f32:$dst, (fexp2 f32:$src0))]
1008 >;
1009 defm V_LOG_CLAMP_F32 : VOP1_32 <0x00000026, "V_LOG_CLAMP_F32", []>;
1010 defm V_LOG_F32 : VOP1_32 <0x00000027, "V_LOG_F32",
1011   [(set f32:$dst, (flog2 f32:$src0))]
1012 >;
1013 defm V_RCP_CLAMP_F32 : VOP1_32 <0x00000028, "V_RCP_CLAMP_F32", []>;
1014 defm V_RCP_LEGACY_F32 : VOP1_32 <0x00000029, "V_RCP_LEGACY_F32", []>;
1015 defm V_RCP_F32 : VOP1_32 <0x0000002a, "V_RCP_F32",
1016   [(set f32:$dst, (fdiv FP_ONE, f32:$src0))]
1017 >;
1018 defm V_RCP_IFLAG_F32 : VOP1_32 <0x0000002b, "V_RCP_IFLAG_F32", []>;
1019 defm V_RSQ_CLAMP_F32 : VOP1_32 <0x0000002c, "V_RSQ_CLAMP_F32", []>;
1020 defm V_RSQ_LEGACY_F32 : VOP1_32 <
1021   0x0000002d, "V_RSQ_LEGACY_F32",
1022   [(set f32:$dst, (int_AMDGPU_rsq f32:$src0))]
1023 >;
1024 defm V_RSQ_F32 : VOP1_32 <0x0000002e, "V_RSQ_F32",
1025   [(set f32:$dst, (fdiv FP_ONE, (fsqrt f32:$src0)))]
1026 >;
1027 defm V_RCP_F64 : VOP1_64 <0x0000002f, "V_RCP_F64",
1028   [(set f64:$dst, (fdiv FP_ONE, f64:$src0))]
1029 >;
1030 defm V_RCP_CLAMP_F64 : VOP1_64 <0x00000030, "V_RCP_CLAMP_F64", []>;
1031 defm V_RSQ_F64 : VOP1_64 <0x00000031, "V_RSQ_F64",
1032   [(set f64:$dst, (fdiv FP_ONE, (fsqrt f64:$src0)))]
1033 >;
1034 defm V_RSQ_CLAMP_F64 : VOP1_64 <0x00000032, "V_RSQ_CLAMP_F64", []>;
1035 defm V_SQRT_F32 : VOP1_32 <0x00000033, "V_SQRT_F32",
1036   [(set f32:$dst, (fsqrt f32:$src0))]
1037 >;
1038 defm V_SQRT_F64 : VOP1_64 <0x00000034, "V_SQRT_F64",
1039   [(set f64:$dst, (fsqrt f64:$src0))]
1040 >;
1041 defm V_SIN_F32 : VOP1_32 <0x00000035, "V_SIN_F32", []>;
1042 defm V_COS_F32 : VOP1_32 <0x00000036, "V_COS_F32", []>;
1043 defm V_NOT_B32 : VOP1_32 <0x00000037, "V_NOT_B32", []>;
1044 defm V_BFREV_B32 : VOP1_32 <0x00000038, "V_BFREV_B32", []>;
1045 defm V_FFBH_U32 : VOP1_32 <0x00000039, "V_FFBH_U32", []>;
1046 defm V_FFBL_B32 : VOP1_32 <0x0000003a, "V_FFBL_B32", []>;
1047 defm V_FFBH_I32 : VOP1_32 <0x0000003b, "V_FFBH_I32", []>;
1048 //defm V_FREXP_EXP_I32_F64 : VOP1_32 <0x0000003c, "V_FREXP_EXP_I32_F64", []>;
1049 defm V_FREXP_MANT_F64 : VOP1_64 <0x0000003d, "V_FREXP_MANT_F64", []>;
1050 defm V_FRACT_F64 : VOP1_64 <0x0000003e, "V_FRACT_F64", []>;
1051 //defm V_FREXP_EXP_I32_F32 : VOP1_32 <0x0000003f, "V_FREXP_EXP_I32_F32", []>;
1052 defm V_FREXP_MANT_F32 : VOP1_32 <0x00000040, "V_FREXP_MANT_F32", []>;
1053 //def V_CLREXCP : VOP1_ <0x00000041, "V_CLREXCP", []>;
1054 defm V_MOVRELD_B32 : VOP1_32 <0x00000042, "V_MOVRELD_B32", []>;
1055 defm V_MOVRELS_B32 : VOP1_32 <0x00000043, "V_MOVRELS_B32", []>;
1056 defm V_MOVRELSD_B32 : VOP1_32 <0x00000044, "V_MOVRELSD_B32", []>;
1057
1058
1059 //===----------------------------------------------------------------------===//
1060 // VINTRP Instructions
1061 //===----------------------------------------------------------------------===//
1062
1063 def V_INTERP_P1_F32 : VINTRP <
1064   0x00000000,
1065   (outs VReg_32:$dst),
1066   (ins VReg_32:$i, i32imm:$attr_chan, i32imm:$attr, M0Reg:$m0),
1067   "V_INTERP_P1_F32 $dst, $i, $attr_chan, $attr, [$m0]",
1068   []> {
1069   let DisableEncoding = "$m0";
1070 }
1071
1072 def V_INTERP_P2_F32 : VINTRP <
1073   0x00000001,
1074   (outs VReg_32:$dst),
1075   (ins VReg_32:$src0, VReg_32:$j, i32imm:$attr_chan, i32imm:$attr, M0Reg:$m0),
1076   "V_INTERP_P2_F32 $dst, [$src0], $j, $attr_chan, $attr, [$m0]",
1077   []> {
1078
1079   let Constraints = "$src0 = $dst";
1080   let DisableEncoding = "$src0,$m0";
1081
1082 }
1083
1084 def V_INTERP_MOV_F32 : VINTRP <
1085   0x00000002,
1086   (outs VReg_32:$dst),
1087   (ins InterpSlot:$src0, i32imm:$attr_chan, i32imm:$attr, M0Reg:$m0),
1088   "V_INTERP_MOV_F32 $dst, $src0, $attr_chan, $attr, [$m0]",
1089   []> {
1090   let DisableEncoding = "$m0";
1091 }
1092
1093 //===----------------------------------------------------------------------===//
1094 // VOP2 Instructions
1095 //===----------------------------------------------------------------------===//
1096
1097 def V_CNDMASK_B32_e32 : VOP2 <0x00000000, (outs VReg_32:$dst),
1098   (ins VSrc_32:$src0, VReg_32:$src1, VCCReg:$vcc),
1099   "V_CNDMASK_B32_e32 $dst, $src0, $src1, [$vcc]",
1100   []
1101 >{
1102   let DisableEncoding = "$vcc";
1103 }
1104
1105 def V_CNDMASK_B32_e64 : VOP3 <0x00000100, (outs VReg_32:$dst),
1106   (ins VSrc_32:$src0, VSrc_32:$src1, SSrc_64:$src2,
1107    InstFlag:$abs, InstFlag:$clamp, InstFlag:$omod, InstFlag:$neg),
1108   "V_CNDMASK_B32_e64 $dst, $src0, $src1, $src2, $abs, $clamp, $omod, $neg",
1109   [(set i32:$dst, (select i1:$src2, i32:$src1, i32:$src0))]
1110 > {
1111   let src0_modifiers = 0;
1112   let src1_modifiers = 0;
1113   let src2_modifiers = 0;
1114 }
1115
1116 def V_READLANE_B32 : VOP2 <
1117   0x00000001,
1118   (outs SReg_32:$vdst),
1119   (ins VReg_32:$src0, SSrc_32:$vsrc1),
1120   "V_READLANE_B32 $vdst, $src0, $vsrc1",
1121   []
1122 >;
1123
1124 def V_WRITELANE_B32 : VOP2 <
1125   0x00000002,
1126   (outs VReg_32:$vdst),
1127   (ins SReg_32:$src0, SSrc_32:$vsrc1),
1128   "V_WRITELANE_B32 $vdst, $src0, $vsrc1",
1129   []
1130 >;
1131
1132 let isCommutable = 1 in {
1133 defm V_ADD_F32 : VOP2_32 <0x00000003, "V_ADD_F32",
1134   [(set f32:$dst, (fadd f32:$src0, f32:$src1))]
1135 >;
1136
1137 defm V_SUB_F32 : VOP2_32 <0x00000004, "V_SUB_F32",
1138   [(set f32:$dst, (fsub f32:$src0, f32:$src1))]
1139 >;
1140 defm V_SUBREV_F32 : VOP2_32 <0x00000005, "V_SUBREV_F32", [], "V_SUB_F32">;
1141 } // End isCommutable = 1
1142
1143 defm V_MAC_LEGACY_F32 : VOP2_32 <0x00000006, "V_MAC_LEGACY_F32", []>;
1144
1145 let isCommutable = 1 in {
1146
1147 defm V_MUL_LEGACY_F32 : VOP2_32 <
1148   0x00000007, "V_MUL_LEGACY_F32",
1149   [(set f32:$dst, (int_AMDGPU_mul f32:$src0, f32:$src1))]
1150 >;
1151
1152 defm V_MUL_F32 : VOP2_32 <0x00000008, "V_MUL_F32",
1153   [(set f32:$dst, (fmul f32:$src0, f32:$src1))]
1154 >;
1155
1156
1157 defm V_MUL_I32_I24 : VOP2_32 <0x00000009, "V_MUL_I32_I24",
1158   [(set i32:$dst, (AMDGPUmul_i24 i32:$src0, i32:$src1))]
1159 >;
1160 //defm V_MUL_HI_I32_I24 : VOP2_32 <0x0000000a, "V_MUL_HI_I32_I24", []>;
1161 defm V_MUL_U32_U24 : VOP2_32 <0x0000000b, "V_MUL_U32_U24",
1162   [(set i32:$dst, (AMDGPUmul_u24 i32:$src0, i32:$src1))]
1163 >;
1164 //defm V_MUL_HI_U32_U24 : VOP2_32 <0x0000000c, "V_MUL_HI_U32_U24", []>;
1165
1166
1167 defm V_MIN_LEGACY_F32 : VOP2_32 <0x0000000d, "V_MIN_LEGACY_F32",
1168   [(set f32:$dst, (AMDGPUfmin f32:$src0, f32:$src1))]
1169 >;
1170
1171 defm V_MAX_LEGACY_F32 : VOP2_32 <0x0000000e, "V_MAX_LEGACY_F32",
1172   [(set f32:$dst, (AMDGPUfmax f32:$src0, f32:$src1))]
1173 >;
1174
1175 defm V_MIN_F32 : VOP2_32 <0x0000000f, "V_MIN_F32", []>;
1176 defm V_MAX_F32 : VOP2_32 <0x00000010, "V_MAX_F32", []>;
1177 defm V_MIN_I32 : VOP2_32 <0x00000011, "V_MIN_I32",
1178   [(set i32:$dst, (AMDGPUsmin i32:$src0, i32:$src1))]>;
1179 defm V_MAX_I32 : VOP2_32 <0x00000012, "V_MAX_I32",
1180   [(set i32:$dst, (AMDGPUsmax i32:$src0, i32:$src1))]>;
1181 defm V_MIN_U32 : VOP2_32 <0x00000013, "V_MIN_U32",
1182   [(set i32:$dst, (AMDGPUumin i32:$src0, i32:$src1))]>;
1183 defm V_MAX_U32 : VOP2_32 <0x00000014, "V_MAX_U32",
1184   [(set i32:$dst, (AMDGPUumax i32:$src0, i32:$src1))]>;
1185
1186 defm V_LSHR_B32 : VOP2_32 <0x00000015, "V_LSHR_B32",
1187   [(set i32:$dst, (srl i32:$src0, i32:$src1))]
1188 >;
1189
1190 defm V_LSHRREV_B32 : VOP2_32 <0x00000016, "V_LSHRREV_B32", [], "V_LSHR_B32">;
1191
1192 defm V_ASHR_I32 : VOP2_32 <0x00000017, "V_ASHR_I32",
1193   [(set i32:$dst, (sra i32:$src0, i32:$src1))]
1194 >;
1195 defm V_ASHRREV_I32 : VOP2_32 <0x00000018, "V_ASHRREV_I32", [], "V_ASHR_I32">;
1196
1197 let hasPostISelHook = 1 in {
1198
1199 defm V_LSHL_B32 : VOP2_32 <0x00000019, "V_LSHL_B32",
1200   [(set i32:$dst, (shl i32:$src0, i32:$src1))]
1201 >;
1202
1203 }
1204 defm V_LSHLREV_B32 : VOP2_32 <0x0000001a, "V_LSHLREV_B32", [], "V_LSHL_B32">;
1205
1206 defm V_AND_B32 : VOP2_32 <0x0000001b, "V_AND_B32",
1207   [(set i32:$dst, (and i32:$src0, i32:$src1))]>;
1208 defm V_OR_B32 : VOP2_32 <0x0000001c, "V_OR_B32",
1209   [(set i32:$dst, (or i32:$src0, i32:$src1))]
1210 >;
1211 defm V_XOR_B32 : VOP2_32 <0x0000001d, "V_XOR_B32",
1212   [(set i32:$dst, (xor i32:$src0, i32:$src1))]
1213 >;
1214
1215 } // End isCommutable = 1
1216
1217 defm V_BFM_B32 : VOP2_32 <0x0000001e, "V_BFM_B32",
1218   [(set i32:$dst, (AMDGPUbfm i32:$src0, i32:$src1))]>;
1219 defm V_MAC_F32 : VOP2_32 <0x0000001f, "V_MAC_F32", []>;
1220 defm V_MADMK_F32 : VOP2_32 <0x00000020, "V_MADMK_F32", []>;
1221 defm V_MADAK_F32 : VOP2_32 <0x00000021, "V_MADAK_F32", []>;
1222 defm V_BCNT_U32_B32 : VOP2_32 <0x00000022, "V_BCNT_U32_B32", []>;
1223 defm V_MBCNT_LO_U32_B32 : VOP2_32 <0x00000023, "V_MBCNT_LO_U32_B32", []>;
1224 defm V_MBCNT_HI_U32_B32 : VOP2_32 <0x00000024, "V_MBCNT_HI_U32_B32", []>;
1225
1226 let isCommutable = 1, Defs = [VCC] in { // Carry-out goes to VCC
1227 // No patterns so that the scalar instructions are always selected.
1228 // The scalar versions will be replaced with vector when needed later.
1229 defm V_ADD_I32 : VOP2b_32 <0x00000025, "V_ADD_I32",
1230   [(set i32:$dst, (add i32:$src0, i32:$src1))], VSrc_32>;
1231 defm V_SUB_I32 : VOP2b_32 <0x00000026, "V_SUB_I32",
1232   [(set i32:$dst, (sub i32:$src0, i32:$src1))], VSrc_32>;
1233 defm V_SUBREV_I32 : VOP2b_32 <0x00000027, "V_SUBREV_I32", [], VSrc_32,
1234                               "V_SUB_I32">;
1235
1236 let Uses = [VCC] in { // Carry-in comes from VCC
1237 defm V_ADDC_U32 : VOP2b_32 <0x00000028, "V_ADDC_U32",
1238   [(set i32:$dst, (adde i32:$src0, i32:$src1))], VReg_32>;
1239 defm V_SUBB_U32 : VOP2b_32 <0x00000029, "V_SUBB_U32",
1240   [(set i32:$dst, (sube i32:$src0, i32:$src1))], VReg_32>;
1241 defm V_SUBBREV_U32 : VOP2b_32 <0x0000002a, "V_SUBBREV_U32", [], VReg_32,
1242                                "V_SUBB_U32">;
1243 } // End Uses = [VCC]
1244 } // End isCommutable = 1, Defs = [VCC]
1245
1246 defm V_LDEXP_F32 : VOP2_32 <0x0000002b, "V_LDEXP_F32", []>;
1247 ////def V_CVT_PKACCUM_U8_F32 : VOP2_U8 <0x0000002c, "V_CVT_PKACCUM_U8_F32", []>;
1248 ////def V_CVT_PKNORM_I16_F32 : VOP2_I16 <0x0000002d, "V_CVT_PKNORM_I16_F32", []>;
1249 ////def V_CVT_PKNORM_U16_F32 : VOP2_U16 <0x0000002e, "V_CVT_PKNORM_U16_F32", []>;
1250 defm V_CVT_PKRTZ_F16_F32 : VOP2_32 <0x0000002f, "V_CVT_PKRTZ_F16_F32",
1251  [(set i32:$dst, (int_SI_packf16 f32:$src0, f32:$src1))]
1252 >;
1253 ////def V_CVT_PK_U16_U32 : VOP2_U16 <0x00000030, "V_CVT_PK_U16_U32", []>;
1254 ////def V_CVT_PK_I16_I32 : VOP2_I16 <0x00000031, "V_CVT_PK_I16_I32", []>;
1255
1256 //===----------------------------------------------------------------------===//
1257 // VOP3 Instructions
1258 //===----------------------------------------------------------------------===//
1259
1260 let neverHasSideEffects = 1 in {
1261
1262 defm V_MAD_LEGACY_F32 : VOP3_32 <0x00000140, "V_MAD_LEGACY_F32", []>;
1263 defm V_MAD_F32 : VOP3_32 <0x00000141, "V_MAD_F32",
1264   [(set f32:$dst, (fadd (fmul f32:$src0, f32:$src1), f32:$src2))]
1265 >;
1266 defm V_MAD_I32_I24 : VOP3_32 <0x00000142, "V_MAD_I32_I24",
1267   [(set i32:$dst, (AMDGPUmad_i24 i32:$src0, i32:$src1, i32:$src2))]
1268 >;
1269 defm V_MAD_U32_U24 : VOP3_32 <0x00000143, "V_MAD_U32_U24",
1270   [(set i32:$dst, (AMDGPUmad_u24 i32:$src0, i32:$src1, i32:$src2))]
1271 >;
1272
1273 } // End neverHasSideEffects
1274
1275 defm V_CUBEID_F32 : VOP3_32 <0x00000144, "V_CUBEID_F32", []>;
1276 defm V_CUBESC_F32 : VOP3_32 <0x00000145, "V_CUBESC_F32", []>;
1277 defm V_CUBETC_F32 : VOP3_32 <0x00000146, "V_CUBETC_F32", []>;
1278 defm V_CUBEMA_F32 : VOP3_32 <0x00000147, "V_CUBEMA_F32", []>;
1279
1280 let neverHasSideEffects = 1, mayLoad = 0, mayStore = 0 in {
1281 defm V_BFE_U32 : VOP3_32 <0x00000148, "V_BFE_U32",
1282   [(set i32:$dst, (AMDGPUbfe_u32 i32:$src0, i32:$src1, i32:$src2))]>;
1283 defm V_BFE_I32 : VOP3_32 <0x00000149, "V_BFE_I32",
1284   [(set i32:$dst, (AMDGPUbfe_i32 i32:$src0, i32:$src1, i32:$src2))]>;
1285 }
1286
1287 defm V_BFI_B32 : VOP3_32 <0x0000014a, "V_BFI_B32",
1288   [(set i32:$dst, (AMDGPUbfi i32:$src0, i32:$src1, i32:$src2))]>;
1289 defm V_FMA_F32 : VOP3_32 <0x0000014b, "V_FMA_F32",
1290   [(set f32:$dst, (fma f32:$src0, f32:$src1, f32:$src2))]
1291 >;
1292 def V_FMA_F64 : VOP3_64 <0x0000014c, "V_FMA_F64",
1293   [(set f64:$dst, (fma f64:$src0, f64:$src1, f64:$src2))]
1294 >;
1295 //def V_LERP_U8 : VOP3_U8 <0x0000014d, "V_LERP_U8", []>;
1296 defm V_ALIGNBIT_B32 : VOP3_32 <0x0000014e, "V_ALIGNBIT_B32", []>;
1297
1298 defm V_ALIGNBYTE_B32 : VOP3_32 <0x0000014f, "V_ALIGNBYTE_B32", []>;
1299 defm V_MULLIT_F32 : VOP3_32 <0x00000150, "V_MULLIT_F32", []>;
1300 ////def V_MIN3_F32 : VOP3_MIN3 <0x00000151, "V_MIN3_F32", []>;
1301 ////def V_MIN3_I32 : VOP3_MIN3 <0x00000152, "V_MIN3_I32", []>;
1302 ////def V_MIN3_U32 : VOP3_MIN3 <0x00000153, "V_MIN3_U32", []>;
1303 ////def V_MAX3_F32 : VOP3_MAX3 <0x00000154, "V_MAX3_F32", []>;
1304 ////def V_MAX3_I32 : VOP3_MAX3 <0x00000155, "V_MAX3_I32", []>;
1305 ////def V_MAX3_U32 : VOP3_MAX3 <0x00000156, "V_MAX3_U32", []>;
1306 ////def V_MED3_F32 : VOP3_MED3 <0x00000157, "V_MED3_F32", []>;
1307 ////def V_MED3_I32 : VOP3_MED3 <0x00000158, "V_MED3_I32", []>;
1308 ////def V_MED3_U32 : VOP3_MED3 <0x00000159, "V_MED3_U32", []>;
1309 //def V_SAD_U8 : VOP3_U8 <0x0000015a, "V_SAD_U8", []>;
1310 //def V_SAD_HI_U8 : VOP3_U8 <0x0000015b, "V_SAD_HI_U8", []>;
1311 //def V_SAD_U16 : VOP3_U16 <0x0000015c, "V_SAD_U16", []>;
1312 defm V_SAD_U32 : VOP3_32 <0x0000015d, "V_SAD_U32", []>;
1313 ////def V_CVT_PK_U8_F32 : VOP3_U8 <0x0000015e, "V_CVT_PK_U8_F32", []>;
1314 defm V_DIV_FIXUP_F32 : VOP3_32 <0x0000015f, "V_DIV_FIXUP_F32", []>;
1315 def V_DIV_FIXUP_F64 : VOP3_64 <0x00000160, "V_DIV_FIXUP_F64", []>;
1316
1317 def V_LSHL_B64 : VOP3_64_32 <0x00000161, "V_LSHL_B64",
1318   [(set i64:$dst, (shl i64:$src0, i32:$src1))]
1319 >;
1320 def V_LSHR_B64 : VOP3_64_32 <0x00000162, "V_LSHR_B64",
1321   [(set i64:$dst, (srl i64:$src0, i32:$src1))]
1322 >;
1323 def V_ASHR_I64 : VOP3_64_32 <0x00000163, "V_ASHR_I64",
1324   [(set i64:$dst, (sra i64:$src0, i32:$src1))]
1325 >;
1326
1327 let isCommutable = 1 in {
1328
1329 def V_ADD_F64 : VOP3_64 <0x00000164, "V_ADD_F64", []>;
1330 def V_MUL_F64 : VOP3_64 <0x00000165, "V_MUL_F64", []>;
1331 def V_MIN_F64 : VOP3_64 <0x00000166, "V_MIN_F64", []>;
1332 def V_MAX_F64 : VOP3_64 <0x00000167, "V_MAX_F64", []>;
1333
1334 } // isCommutable = 1
1335
1336 def V_LDEXP_F64 : VOP3_64 <0x00000168, "V_LDEXP_F64", []>;
1337
1338 let isCommutable = 1 in {
1339
1340 defm V_MUL_LO_U32 : VOP3_32 <0x00000169, "V_MUL_LO_U32", []>;
1341 defm V_MUL_HI_U32 : VOP3_32 <0x0000016a, "V_MUL_HI_U32", []>;
1342 defm V_MUL_LO_I32 : VOP3_32 <0x0000016b, "V_MUL_LO_I32", []>;
1343 defm V_MUL_HI_I32 : VOP3_32 <0x0000016c, "V_MUL_HI_I32", []>;
1344
1345 } // isCommutable = 1
1346
1347 defm V_DIV_SCALE_F32 : VOP3_32 <0x0000016d, "V_DIV_SCALE_F32", []>;
1348 def V_DIV_SCALE_F64 : VOP3_64 <0x0000016e, "V_DIV_SCALE_F64", []>;
1349 defm V_DIV_FMAS_F32 : VOP3_32 <0x0000016f, "V_DIV_FMAS_F32", []>;
1350 def V_DIV_FMAS_F64 : VOP3_64 <0x00000170, "V_DIV_FMAS_F64", []>;
1351 //def V_MSAD_U8 : VOP3_U8 <0x00000171, "V_MSAD_U8", []>;
1352 //def V_QSAD_U8 : VOP3_U8 <0x00000172, "V_QSAD_U8", []>;
1353 //def V_MQSAD_U8 : VOP3_U8 <0x00000173, "V_MQSAD_U8", []>;
1354 def V_TRIG_PREOP_F64 : VOP3_64 <0x00000174, "V_TRIG_PREOP_F64", []>;
1355
1356 //===----------------------------------------------------------------------===//
1357 // Pseudo Instructions
1358 //===----------------------------------------------------------------------===//
1359
1360 let isCodeGenOnly = 1, isPseudo = 1 in {
1361
1362 def V_MOV_I1 : InstSI <
1363   (outs VReg_1:$dst),
1364   (ins i1imm:$src),
1365   "", [(set i1:$dst, (imm:$src))]
1366 >;
1367
1368 def V_AND_I1 : InstSI <
1369    (outs VReg_1:$dst), (ins VReg_1:$src0, VReg_1:$src1), "",
1370    [(set i1:$dst, (and i1:$src0, i1:$src1))]
1371 >;
1372
1373 def V_OR_I1 : InstSI <
1374    (outs VReg_1:$dst), (ins VReg_1:$src0, VReg_1:$src1), "",
1375    [(set i1:$dst, (or i1:$src0, i1:$src1))]
1376 >;
1377
1378 // SI pseudo instructions. These are used by the CFG structurizer pass
1379 // and should be lowered to ISA instructions prior to codegen.
1380
1381 let mayLoad = 1, mayStore = 1, hasSideEffects = 1,
1382     Uses = [EXEC], Defs = [EXEC] in {
1383
1384 let isBranch = 1, isTerminator = 1 in {
1385
1386 def SI_IF: InstSI <
1387   (outs SReg_64:$dst),
1388   (ins SReg_64:$vcc, brtarget:$target),
1389   "",
1390   [(set i64:$dst, (int_SI_if i1:$vcc, bb:$target))]
1391 >;
1392
1393 def SI_ELSE : InstSI <
1394   (outs SReg_64:$dst),
1395   (ins SReg_64:$src, brtarget:$target),
1396   "",
1397   [(set i64:$dst, (int_SI_else i64:$src, bb:$target))]
1398 > {
1399   let Constraints = "$src = $dst";
1400 }
1401
1402 def SI_LOOP : InstSI <
1403   (outs),
1404   (ins SReg_64:$saved, brtarget:$target),
1405   "SI_LOOP $saved, $target",
1406   [(int_SI_loop i64:$saved, bb:$target)]
1407 >;
1408
1409 } // end isBranch = 1, isTerminator = 1
1410
1411 def SI_BREAK : InstSI <
1412   (outs SReg_64:$dst),
1413   (ins SReg_64:$src),
1414   "SI_ELSE $dst, $src",
1415   [(set i64:$dst, (int_SI_break i64:$src))]
1416 >;
1417
1418 def SI_IF_BREAK : InstSI <
1419   (outs SReg_64:$dst),
1420   (ins SReg_64:$vcc, SReg_64:$src),
1421   "SI_IF_BREAK $dst, $vcc, $src",
1422   [(set i64:$dst, (int_SI_if_break i1:$vcc, i64:$src))]
1423 >;
1424
1425 def SI_ELSE_BREAK : InstSI <
1426   (outs SReg_64:$dst),
1427   (ins SReg_64:$src0, SReg_64:$src1),
1428   "SI_ELSE_BREAK $dst, $src0, $src1",
1429   [(set i64:$dst, (int_SI_else_break i64:$src0, i64:$src1))]
1430 >;
1431
1432 def SI_END_CF : InstSI <
1433   (outs),
1434   (ins SReg_64:$saved),
1435   "SI_END_CF $saved",
1436   [(int_SI_end_cf i64:$saved)]
1437 >;
1438
1439 def SI_KILL : InstSI <
1440   (outs),
1441   (ins VSrc_32:$src),
1442   "SI_KILL $src",
1443   [(int_AMDGPU_kill f32:$src)]
1444 >;
1445
1446 } // end mayLoad = 1, mayStore = 1, hasSideEffects = 1
1447   // Uses = [EXEC], Defs = [EXEC]
1448
1449 let Uses = [EXEC], Defs = [EXEC,VCC,M0] in {
1450
1451 //defm SI_ : RegisterLoadStore <VReg_32, FRAMEri, ADDRIndirect>;
1452
1453 let UseNamedOperandTable = 1 in {
1454
1455 def SI_RegisterLoad : InstSI <
1456   (outs VReg_32:$dst, SReg_64:$temp),
1457   (ins FRAMEri32:$addr, i32imm:$chan),
1458   "", []
1459 > {
1460   let isRegisterLoad = 1;
1461   let mayLoad = 1;
1462 }
1463
1464 class SIRegStore<dag outs> : InstSI <
1465   outs,
1466   (ins VReg_32:$val, FRAMEri32:$addr, i32imm:$chan),
1467   "", []
1468 > {
1469   let isRegisterStore = 1;
1470   let mayStore = 1;
1471 }
1472
1473 let usesCustomInserter = 1 in {
1474 def SI_RegisterStorePseudo : SIRegStore<(outs)>;
1475 } // End usesCustomInserter = 1
1476 def SI_RegisterStore : SIRegStore<(outs SReg_64:$temp)>;
1477
1478
1479 } // End UseNamedOperandTable = 1
1480
1481 def SI_INDIRECT_SRC : InstSI <
1482   (outs VReg_32:$dst, SReg_64:$temp),
1483   (ins unknown:$src, VSrc_32:$idx, i32imm:$off),
1484   "SI_INDIRECT_SRC $dst, $temp, $src, $idx, $off",
1485   []
1486 >;
1487
1488 class SI_INDIRECT_DST<RegisterClass rc> : InstSI <
1489   (outs rc:$dst, SReg_64:$temp),
1490   (ins unknown:$src, VSrc_32:$idx, i32imm:$off, VReg_32:$val),
1491   "SI_INDIRECT_DST $dst, $temp, $src, $idx, $off, $val",
1492   []
1493 > {
1494   let Constraints = "$src = $dst";
1495 }
1496
1497 def SI_INDIRECT_DST_V1 : SI_INDIRECT_DST<VReg_32>;
1498 def SI_INDIRECT_DST_V2 : SI_INDIRECT_DST<VReg_64>;
1499 def SI_INDIRECT_DST_V4 : SI_INDIRECT_DST<VReg_128>;
1500 def SI_INDIRECT_DST_V8 : SI_INDIRECT_DST<VReg_256>;
1501 def SI_INDIRECT_DST_V16 : SI_INDIRECT_DST<VReg_512>;
1502
1503 } // Uses = [EXEC,VCC,M0], Defs = [EXEC,VCC,M0]
1504
1505 let usesCustomInserter = 1 in {
1506
1507 // This pseudo instruction takes a pointer as input and outputs a resource
1508 // constant that can be used with the ADDR64 MUBUF instructions.
1509 def SI_ADDR64_RSRC : InstSI <
1510   (outs SReg_128:$srsrc),
1511   (ins SReg_64:$ptr),
1512   "", []
1513 >;
1514
1515 def V_SUB_F64 : InstSI <
1516   (outs VReg_64:$dst),
1517   (ins VReg_64:$src0, VReg_64:$src1),
1518   "V_SUB_F64 $dst, $src0, $src1",
1519   []
1520 >;
1521
1522 } // end usesCustomInserter
1523
1524 multiclass SI_SPILL_SGPR <RegisterClass sgpr_class> {
1525
1526   def _SAVE : InstSI <
1527     (outs VReg_32:$dst),
1528     (ins sgpr_class:$src, i32imm:$frame_idx),
1529     "", []
1530   >;
1531
1532   def _RESTORE : InstSI <
1533     (outs sgpr_class:$dst),
1534     (ins VReg_32:$src, i32imm:$frame_idx),
1535     "", []
1536   >;
1537
1538 }
1539
1540 defm SI_SPILL_S64  : SI_SPILL_SGPR <SReg_64>;
1541 defm SI_SPILL_S128 : SI_SPILL_SGPR <SReg_128>;
1542 defm SI_SPILL_S256 : SI_SPILL_SGPR <SReg_256>;
1543 defm SI_SPILL_S512 : SI_SPILL_SGPR <SReg_512>;
1544
1545 } // end IsCodeGenOnly, isPseudo
1546
1547 } // end SubtargetPredicate = SI
1548
1549 let Predicates = [isSI] in {
1550
1551 def : Pat<
1552   (int_AMDGPU_cndlt f32:$src0, f32:$src1, f32:$src2),
1553   (V_CNDMASK_B32_e64 $src2, $src1, (V_CMP_GT_F32_e64 0, $src0))
1554 >;
1555
1556 def : Pat <
1557   (int_AMDGPU_kilp),
1558   (SI_KILL 0xbf800000)
1559 >;
1560
1561 /* int_SI_vs_load_input */
1562 def : Pat<
1563   (SIload_input v4i32:$tlst, IMM12bit:$attr_offset, i32:$buf_idx_vgpr),
1564   (BUFFER_LOAD_FORMAT_XYZW_IDXEN $tlst, $buf_idx_vgpr, imm:$attr_offset, 0, 0, 0, 0)
1565 >;
1566
1567 /* int_SI_export */
1568 def : Pat <
1569   (int_SI_export imm:$en, imm:$vm, imm:$done, imm:$tgt, imm:$compr,
1570                  f32:$src0, f32:$src1, f32:$src2, f32:$src3),
1571   (EXP imm:$en, imm:$tgt, imm:$compr, imm:$done, imm:$vm,
1572        $src0, $src1, $src2, $src3)
1573 >;
1574
1575 def : Pat <
1576   (f64 (fsub f64:$src0, f64:$src1)),
1577   (V_SUB_F64 $src0, $src1)
1578 >;
1579
1580 //===----------------------------------------------------------------------===//
1581 // SMRD Patterns
1582 //===----------------------------------------------------------------------===//
1583
1584 multiclass SMRD_Pattern <SMRD Instr_IMM, SMRD Instr_SGPR, ValueType vt> {
1585
1586   // 1. Offset as 8bit DWORD immediate
1587   def : Pat <
1588     (constant_load (add i64:$sbase, (i64 IMM8bitDWORD:$offset))),
1589     (vt (Instr_IMM $sbase, (as_dword_i32imm $offset)))
1590   >;
1591
1592   // 2. Offset loaded in an 32bit SGPR
1593   def : Pat <
1594     (constant_load (add i64:$sbase, (i64 IMM32bit:$offset))),
1595     (vt (Instr_SGPR $sbase, (S_MOV_B32 (i32 (as_i32imm $offset)))))
1596   >;
1597
1598   // 3. No offset at all
1599   def : Pat <
1600     (constant_load i64:$sbase),
1601     (vt (Instr_IMM $sbase, 0))
1602   >;
1603 }
1604
1605 defm : SMRD_Pattern <S_LOAD_DWORD_IMM, S_LOAD_DWORD_SGPR, f32>;
1606 defm : SMRD_Pattern <S_LOAD_DWORD_IMM, S_LOAD_DWORD_SGPR, i32>;
1607 defm : SMRD_Pattern <S_LOAD_DWORDX2_IMM, S_LOAD_DWORDX2_SGPR, i64>;
1608 defm : SMRD_Pattern <S_LOAD_DWORDX2_IMM, S_LOAD_DWORDX2_SGPR, v2i32>;
1609 defm : SMRD_Pattern <S_LOAD_DWORDX4_IMM, S_LOAD_DWORDX4_SGPR, v4i32>;
1610 defm : SMRD_Pattern <S_LOAD_DWORDX8_IMM, S_LOAD_DWORDX8_SGPR, v32i8>;
1611 defm : SMRD_Pattern <S_LOAD_DWORDX8_IMM, S_LOAD_DWORDX8_SGPR, v8i32>;
1612 defm : SMRD_Pattern <S_LOAD_DWORDX16_IMM, S_LOAD_DWORDX16_SGPR, v16i32>;
1613
1614 // 1. Offset as 8bit DWORD immediate
1615 def : Pat <
1616   (SIload_constant v4i32:$sbase, IMM8bitDWORD:$offset),
1617   (S_BUFFER_LOAD_DWORD_IMM $sbase, (as_dword_i32imm $offset))
1618 >;
1619
1620 // 2. Offset loaded in an 32bit SGPR
1621 def : Pat <
1622   (SIload_constant v4i32:$sbase, imm:$offset),
1623   (S_BUFFER_LOAD_DWORD_SGPR $sbase, (S_MOV_B32 imm:$offset))
1624 >;
1625
1626 //===----------------------------------------------------------------------===//
1627 // SOP2 Patterns
1628 //===----------------------------------------------------------------------===//
1629
1630 def : Pat <
1631   (i1 (xor i1:$src0, i1:$src1)),
1632   (S_XOR_B64 $src0, $src1)
1633 >;
1634
1635 //===----------------------------------------------------------------------===//
1636 // VOP2 Patterns
1637 //===----------------------------------------------------------------------===//
1638
1639 def : Pat <
1640   (or i64:$src0, i64:$src1),
1641   (INSERT_SUBREG (INSERT_SUBREG (i64 (IMPLICIT_DEF)),
1642     (V_OR_B32_e32 (EXTRACT_SUBREG i64:$src0, sub0),
1643                   (EXTRACT_SUBREG i64:$src1, sub0)), sub0),
1644     (V_OR_B32_e32 (EXTRACT_SUBREG i64:$src0, sub1),
1645                   (EXTRACT_SUBREG i64:$src1, sub1)), sub1)
1646 >;
1647
1648 class SextInReg <ValueType vt, int ShiftAmt> : Pat <
1649   (sext_inreg i32:$src0, vt),
1650   (V_ASHRREV_I32_e32 ShiftAmt, (V_LSHLREV_B32_e32 ShiftAmt, $src0))
1651 >;
1652
1653 def : SextInReg <i8, 24>;
1654 def : SextInReg <i16, 16>;
1655
1656 /********** ======================= **********/
1657 /********** Image sampling patterns **********/
1658 /********** ======================= **********/
1659
1660 /* SIsample for simple 1D texture lookup */
1661 def : Pat <
1662   (SIsample i32:$addr, v32i8:$rsrc, v4i32:$sampler, imm),
1663   (IMAGE_SAMPLE_V4_V1 0xf, 0, 0, 0, 0, 0, 0, 0, $addr, $rsrc, $sampler)
1664 >;
1665
1666 class SamplePattern<SDNode name, MIMG opcode, ValueType vt> : Pat <
1667     (name vt:$addr, v32i8:$rsrc, v4i32:$sampler, imm),
1668     (opcode 0xf, 0, 0, 0, 0, 0, 0, 0, $addr, $rsrc, $sampler)
1669 >;
1670
1671 class SampleRectPattern<SDNode name, MIMG opcode, ValueType vt> : Pat <
1672     (name vt:$addr, v32i8:$rsrc, v4i32:$sampler, TEX_RECT),
1673     (opcode 0xf, 1, 0, 0, 0, 0, 0, 0, $addr, $rsrc, $sampler)
1674 >;
1675
1676 class SampleArrayPattern<SDNode name, MIMG opcode, ValueType vt> : Pat <
1677     (name vt:$addr, v32i8:$rsrc, v4i32:$sampler, TEX_ARRAY),
1678     (opcode 0xf, 0, 0, 1, 0, 0, 0, 0, $addr, $rsrc, $sampler)
1679 >;
1680
1681 class SampleShadowPattern<SDNode name, MIMG opcode,
1682                           ValueType vt> : Pat <
1683     (name vt:$addr, v32i8:$rsrc, v4i32:$sampler, TEX_SHADOW),
1684     (opcode 0xf, 0, 0, 0, 0, 0, 0, 0, $addr, $rsrc, $sampler)
1685 >;
1686
1687 class SampleShadowArrayPattern<SDNode name, MIMG opcode,
1688                                ValueType vt> : Pat <
1689     (name vt:$addr, v32i8:$rsrc, v4i32:$sampler, TEX_SHADOW_ARRAY),
1690     (opcode 0xf, 0, 0, 1, 0, 0, 0, 0, $addr, $rsrc, $sampler)
1691 >;
1692
1693 /* SIsample* for texture lookups consuming more address parameters */
1694 multiclass SamplePatterns<MIMG sample, MIMG sample_c, MIMG sample_l,
1695                           MIMG sample_c_l, MIMG sample_b, MIMG sample_c_b,
1696 MIMG sample_d, MIMG sample_c_d, ValueType addr_type> {
1697   def : SamplePattern <SIsample, sample, addr_type>;
1698   def : SampleRectPattern <SIsample, sample, addr_type>;
1699   def : SampleArrayPattern <SIsample, sample, addr_type>;
1700   def : SampleShadowPattern <SIsample, sample_c, addr_type>;
1701   def : SampleShadowArrayPattern <SIsample, sample_c, addr_type>;
1702
1703   def : SamplePattern <SIsamplel, sample_l, addr_type>;
1704   def : SampleArrayPattern <SIsamplel, sample_l, addr_type>;
1705   def : SampleShadowPattern <SIsamplel, sample_c_l, addr_type>;
1706   def : SampleShadowArrayPattern <SIsamplel, sample_c_l, addr_type>;
1707
1708   def : SamplePattern <SIsampleb, sample_b, addr_type>;
1709   def : SampleArrayPattern <SIsampleb, sample_b, addr_type>;
1710   def : SampleShadowPattern <SIsampleb, sample_c_b, addr_type>;
1711   def : SampleShadowArrayPattern <SIsampleb, sample_c_b, addr_type>;
1712
1713   def : SamplePattern <SIsampled, sample_d, addr_type>;
1714   def : SampleArrayPattern <SIsampled, sample_d, addr_type>;
1715   def : SampleShadowPattern <SIsampled, sample_c_d, addr_type>;
1716   def : SampleShadowArrayPattern <SIsampled, sample_c_d, addr_type>;
1717 }
1718
1719 defm : SamplePatterns<IMAGE_SAMPLE_V4_V2, IMAGE_SAMPLE_C_V4_V2,
1720                       IMAGE_SAMPLE_L_V4_V2, IMAGE_SAMPLE_C_L_V4_V2,
1721                       IMAGE_SAMPLE_B_V4_V2, IMAGE_SAMPLE_C_B_V4_V2,
1722                       IMAGE_SAMPLE_D_V4_V2, IMAGE_SAMPLE_C_D_V4_V2,
1723                       v2i32>;
1724 defm : SamplePatterns<IMAGE_SAMPLE_V4_V4, IMAGE_SAMPLE_C_V4_V4,
1725                       IMAGE_SAMPLE_L_V4_V4, IMAGE_SAMPLE_C_L_V4_V4,
1726                       IMAGE_SAMPLE_B_V4_V4, IMAGE_SAMPLE_C_B_V4_V4,
1727                       IMAGE_SAMPLE_D_V4_V4, IMAGE_SAMPLE_C_D_V4_V4,
1728                       v4i32>;
1729 defm : SamplePatterns<IMAGE_SAMPLE_V4_V8, IMAGE_SAMPLE_C_V4_V8,
1730                       IMAGE_SAMPLE_L_V4_V8, IMAGE_SAMPLE_C_L_V4_V8,
1731                       IMAGE_SAMPLE_B_V4_V8, IMAGE_SAMPLE_C_B_V4_V8,
1732                       IMAGE_SAMPLE_D_V4_V8, IMAGE_SAMPLE_C_D_V4_V8,
1733                       v8i32>;
1734 defm : SamplePatterns<IMAGE_SAMPLE_V4_V16, IMAGE_SAMPLE_C_V4_V16,
1735                       IMAGE_SAMPLE_L_V4_V16, IMAGE_SAMPLE_C_L_V4_V16,
1736                       IMAGE_SAMPLE_B_V4_V16, IMAGE_SAMPLE_C_B_V4_V16,
1737                       IMAGE_SAMPLE_D_V4_V16, IMAGE_SAMPLE_C_D_V4_V16,
1738                       v16i32>;
1739
1740 /* int_SI_imageload for texture fetches consuming varying address parameters */
1741 class ImageLoadPattern<Intrinsic name, MIMG opcode, ValueType addr_type> : Pat <
1742     (name addr_type:$addr, v32i8:$rsrc, imm),
1743     (opcode 0xf, 0, 0, 0, 0, 0, 0, 0, $addr, $rsrc)
1744 >;
1745
1746 class ImageLoadArrayPattern<Intrinsic name, MIMG opcode, ValueType addr_type> : Pat <
1747     (name addr_type:$addr, v32i8:$rsrc, TEX_ARRAY),
1748     (opcode 0xf, 0, 0, 1, 0, 0, 0, 0, $addr, $rsrc)
1749 >;
1750
1751 class ImageLoadMSAAPattern<Intrinsic name, MIMG opcode, ValueType addr_type> : Pat <
1752     (name addr_type:$addr, v32i8:$rsrc, TEX_MSAA),
1753     (opcode 0xf, 0, 0, 0, 0, 0, 0, 0, $addr, $rsrc)
1754 >;
1755
1756 class ImageLoadArrayMSAAPattern<Intrinsic name, MIMG opcode, ValueType addr_type> : Pat <
1757     (name addr_type:$addr, v32i8:$rsrc, TEX_ARRAY_MSAA),
1758     (opcode 0xf, 0, 0, 1, 0, 0, 0, 0, $addr, $rsrc)
1759 >;
1760
1761 multiclass ImageLoadPatterns<MIMG opcode, ValueType addr_type> {
1762   def : ImageLoadPattern <int_SI_imageload, opcode, addr_type>;
1763   def : ImageLoadArrayPattern <int_SI_imageload, opcode, addr_type>;
1764 }
1765
1766 multiclass ImageLoadMSAAPatterns<MIMG opcode, ValueType addr_type> {
1767   def : ImageLoadMSAAPattern <int_SI_imageload, opcode, addr_type>;
1768   def : ImageLoadArrayMSAAPattern <int_SI_imageload, opcode, addr_type>;
1769 }
1770
1771 defm : ImageLoadPatterns<IMAGE_LOAD_MIP_V4_V2, v2i32>;
1772 defm : ImageLoadPatterns<IMAGE_LOAD_MIP_V4_V4, v4i32>;
1773
1774 defm : ImageLoadMSAAPatterns<IMAGE_LOAD_V4_V2, v2i32>;
1775 defm : ImageLoadMSAAPatterns<IMAGE_LOAD_V4_V4, v4i32>;
1776
1777 /* Image resource information */
1778 def : Pat <
1779   (int_SI_resinfo i32:$mipid, v32i8:$rsrc, imm),
1780   (IMAGE_GET_RESINFO_V4_V1 0xf, 0, 0, 0, 0, 0, 0, 0, (V_MOV_B32_e32 $mipid), $rsrc)
1781 >;
1782
1783 def : Pat <
1784   (int_SI_resinfo i32:$mipid, v32i8:$rsrc, TEX_ARRAY),
1785   (IMAGE_GET_RESINFO_V4_V1 0xf, 0, 0, 1, 0, 0, 0, 0, (V_MOV_B32_e32 $mipid), $rsrc)
1786 >;
1787
1788 def : Pat <
1789   (int_SI_resinfo i32:$mipid, v32i8:$rsrc, TEX_ARRAY_MSAA),
1790   (IMAGE_GET_RESINFO_V4_V1 0xf, 0, 0, 1, 0, 0, 0, 0, (V_MOV_B32_e32 $mipid), $rsrc)
1791 >;
1792
1793 /********** ============================================ **********/
1794 /********** Extraction, Insertion, Building and Casting  **********/
1795 /********** ============================================ **********/
1796
1797 foreach Index = 0-2 in {
1798   def Extract_Element_v2i32_#Index : Extract_Element <
1799     i32, v2i32, Index, !cast<SubRegIndex>(sub#Index)
1800   >;
1801   def Insert_Element_v2i32_#Index : Insert_Element <
1802     i32, v2i32, Index, !cast<SubRegIndex>(sub#Index)
1803   >;
1804
1805   def Extract_Element_v2f32_#Index : Extract_Element <
1806     f32, v2f32, Index, !cast<SubRegIndex>(sub#Index)
1807   >;
1808   def Insert_Element_v2f32_#Index : Insert_Element <
1809     f32, v2f32, Index, !cast<SubRegIndex>(sub#Index)
1810   >;
1811 }
1812
1813 foreach Index = 0-3 in {
1814   def Extract_Element_v4i32_#Index : Extract_Element <
1815     i32, v4i32, Index, !cast<SubRegIndex>(sub#Index)
1816   >;
1817   def Insert_Element_v4i32_#Index : Insert_Element <
1818     i32, v4i32, Index, !cast<SubRegIndex>(sub#Index)
1819   >;
1820
1821   def Extract_Element_v4f32_#Index : Extract_Element <
1822     f32, v4f32, Index, !cast<SubRegIndex>(sub#Index)
1823   >;
1824   def Insert_Element_v4f32_#Index : Insert_Element <
1825     f32, v4f32, Index, !cast<SubRegIndex>(sub#Index)
1826   >;
1827 }
1828
1829 foreach Index = 0-7 in {
1830   def Extract_Element_v8i32_#Index : Extract_Element <
1831     i32, v8i32, Index, !cast<SubRegIndex>(sub#Index)
1832   >;
1833   def Insert_Element_v8i32_#Index : Insert_Element <
1834     i32, v8i32, Index, !cast<SubRegIndex>(sub#Index)
1835   >;
1836
1837   def Extract_Element_v8f32_#Index : Extract_Element <
1838     f32, v8f32, Index, !cast<SubRegIndex>(sub#Index)
1839   >;
1840   def Insert_Element_v8f32_#Index : Insert_Element <
1841     f32, v8f32, Index, !cast<SubRegIndex>(sub#Index)
1842   >;
1843 }
1844
1845 foreach Index = 0-15 in {
1846   def Extract_Element_v16i32_#Index : Extract_Element <
1847     i32, v16i32, Index, !cast<SubRegIndex>(sub#Index)
1848   >;
1849   def Insert_Element_v16i32_#Index : Insert_Element <
1850     i32, v16i32, Index, !cast<SubRegIndex>(sub#Index)
1851   >;
1852
1853   def Extract_Element_v16f32_#Index : Extract_Element <
1854     f32, v16f32, Index, !cast<SubRegIndex>(sub#Index)
1855   >;
1856   def Insert_Element_v16f32_#Index : Insert_Element <
1857     f32, v16f32, Index, !cast<SubRegIndex>(sub#Index)
1858   >;
1859 }
1860
1861 def : BitConvert <i32, f32, SReg_32>;
1862 def : BitConvert <i32, f32, VReg_32>;
1863
1864 def : BitConvert <f32, i32, SReg_32>;
1865 def : BitConvert <f32, i32, VReg_32>;
1866
1867 def : BitConvert <i64, f64, VReg_64>;
1868
1869 def : BitConvert <f64, i64, VReg_64>;
1870
1871 def : BitConvert <v2f32, v2i32, VReg_64>;
1872 def : BitConvert <v2i32, v2f32, VReg_64>;
1873 def : BitConvert <v2i32, i64, VReg_64>;
1874 def : BitConvert <i64, v2i32, VReg_64>;
1875
1876 def : BitConvert <v4f32, v4i32, VReg_128>;
1877 def : BitConvert <v4i32, v4f32, VReg_128>;
1878
1879 def : BitConvert <v8f32, v8i32, SReg_256>;
1880 def : BitConvert <v8i32, v8f32, SReg_256>;
1881 def : BitConvert <v8i32, v32i8, SReg_256>;
1882 def : BitConvert <v32i8, v8i32, SReg_256>;
1883 def : BitConvert <v8i32, v32i8, VReg_256>;
1884 def : BitConvert <v8i32, v8f32, VReg_256>;
1885 def : BitConvert <v8f32, v8i32, VReg_256>;
1886 def : BitConvert <v32i8, v8i32, VReg_256>;
1887
1888 def : BitConvert <v16i32, v16f32, VReg_512>;
1889 def : BitConvert <v16f32, v16i32, VReg_512>;
1890
1891 /********** =================== **********/
1892 /********** Src & Dst modifiers **********/
1893 /********** =================== **********/
1894
1895 def FCLAMP_SI : AMDGPUShaderInst <
1896   (outs VReg_32:$dst),
1897   (ins VSrc_32:$src0),
1898   "FCLAMP_SI $dst, $src0",
1899   []
1900 > {
1901   let usesCustomInserter = 1;
1902 }
1903
1904 def : Pat <
1905   (int_AMDIL_clamp f32:$src, (f32 FP_ZERO), (f32 FP_ONE)),
1906   (FCLAMP_SI f32:$src)
1907 >;
1908
1909 /********** ================================ **********/
1910 /********** Floating point absolute/negative **********/
1911 /********** ================================ **********/
1912
1913 // Manipulate the sign bit directly, as e.g. using the source negation modifier
1914 // in V_ADD_F32_e64 $src, 0, [...] does not result in -0.0 for $src == +0.0,
1915 // breaking the piglit *s-floatBitsToInt-neg* tests
1916
1917 // TODO: Look into not implementing isFNegFree/isFAbsFree for SI, and possibly
1918 // removing these patterns
1919
1920 def : Pat <
1921   (fneg (fabs f32:$src)),
1922   (V_OR_B32_e32 $src, (V_MOV_B32_e32 0x80000000)) /* Set sign bit */
1923 >;
1924
1925 def FABS_SI : AMDGPUShaderInst <
1926   (outs VReg_32:$dst),
1927   (ins VSrc_32:$src0),
1928   "FABS_SI $dst, $src0",
1929   []
1930 > {
1931   let usesCustomInserter = 1;
1932 }
1933
1934 def : Pat <
1935   (fabs f32:$src),
1936   (FABS_SI f32:$src)
1937 >;
1938
1939 def FNEG_SI : AMDGPUShaderInst <
1940   (outs VReg_32:$dst),
1941   (ins VSrc_32:$src0),
1942   "FNEG_SI $dst, $src0",
1943   []
1944 > {
1945   let usesCustomInserter = 1;
1946 }
1947
1948 def : Pat <
1949   (fneg f32:$src),
1950   (FNEG_SI f32:$src)
1951 >;
1952
1953 /********** ================== **********/
1954 /********** Immediate Patterns **********/
1955 /********** ================== **********/
1956
1957 def : Pat <
1958   (SGPRImm<(i32 imm)>:$imm),
1959   (S_MOV_B32 imm:$imm)
1960 >;
1961
1962 def : Pat <
1963   (SGPRImm<(f32 fpimm)>:$imm),
1964   (S_MOV_B32 fpimm:$imm)
1965 >;
1966
1967 def : Pat <
1968   (i32 imm:$imm),
1969   (V_MOV_B32_e32 imm:$imm)
1970 >;
1971
1972 def : Pat <
1973   (f32 fpimm:$imm),
1974   (V_MOV_B32_e32 fpimm:$imm)
1975 >;
1976
1977 def : Pat <
1978   (i64 InlineImm<i64>:$imm),
1979   (S_MOV_B64 InlineImm<i64>:$imm)
1980 >;
1981
1982 /********** ===================== **********/
1983 /********** Interpolation Paterns **********/
1984 /********** ===================== **********/
1985
1986 def : Pat <
1987   (int_SI_fs_constant imm:$attr_chan, imm:$attr, i32:$params),
1988   (V_INTERP_MOV_F32 INTERP.P0, imm:$attr_chan, imm:$attr, $params)
1989 >;
1990
1991 def : Pat <
1992   (int_SI_fs_interp imm:$attr_chan, imm:$attr, M0Reg:$params, v2i32:$ij),
1993   (V_INTERP_P2_F32 (V_INTERP_P1_F32 (EXTRACT_SUBREG v2i32:$ij, sub0),
1994                                     imm:$attr_chan, imm:$attr, i32:$params),
1995                    (EXTRACT_SUBREG $ij, sub1),
1996                    imm:$attr_chan, imm:$attr, $params)
1997 >;
1998
1999 /********** ================== **********/
2000 /********** Intrinsic Patterns **********/
2001 /********** ================== **********/
2002
2003 /* llvm.AMDGPU.pow */
2004 def : POW_Common <V_LOG_F32_e32, V_EXP_F32_e32, V_MUL_LEGACY_F32_e32>;
2005
2006 def : Pat <
2007   (int_AMDGPU_div f32:$src0, f32:$src1),
2008   (V_MUL_LEGACY_F32_e32 $src0, (V_RCP_LEGACY_F32_e32 $src1))
2009 >;
2010
2011 def : Pat<
2012   (fdiv f32:$src0, f32:$src1),
2013   (V_MUL_F32_e32 $src0, (V_RCP_F32_e32 $src1))
2014 >;
2015
2016 def : Pat<
2017   (fdiv f64:$src0, f64:$src1),
2018   (V_MUL_F64 $src0, (V_RCP_F64_e32 $src1), (i64 0))
2019 >;
2020
2021 def : Pat <
2022   (fcos f32:$src0),
2023   (V_COS_F32_e32 (V_MUL_F32_e32 $src0, (V_MOV_B32_e32 CONST.TWO_PI_INV)))
2024 >;
2025
2026 def : Pat <
2027   (fsin f32:$src0),
2028   (V_SIN_F32_e32 (V_MUL_F32_e32 $src0, (V_MOV_B32_e32 CONST.TWO_PI_INV)))
2029 >;
2030
2031 def : Pat <
2032   (int_AMDGPU_cube v4f32:$src),
2033   (INSERT_SUBREG (INSERT_SUBREG (INSERT_SUBREG (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)),
2034     (V_CUBETC_F32 (EXTRACT_SUBREG $src, sub0),
2035                   (EXTRACT_SUBREG $src, sub1),
2036                   (EXTRACT_SUBREG $src, sub2)),
2037                    sub0),
2038     (V_CUBESC_F32 (EXTRACT_SUBREG $src, sub0),
2039                   (EXTRACT_SUBREG $src, sub1),
2040                   (EXTRACT_SUBREG $src, sub2)),
2041                    sub1),
2042     (V_CUBEMA_F32 (EXTRACT_SUBREG $src, sub0),
2043                   (EXTRACT_SUBREG $src, sub1),
2044                   (EXTRACT_SUBREG $src, sub2)),
2045                    sub2),
2046     (V_CUBEID_F32 (EXTRACT_SUBREG $src, sub0),
2047                   (EXTRACT_SUBREG $src, sub1),
2048                   (EXTRACT_SUBREG $src, sub2)),
2049                    sub3)
2050 >;
2051
2052 def : Pat <
2053   (i32 (sext i1:$src0)),
2054   (V_CNDMASK_B32_e64 (i32 0), (i32 -1), $src0)
2055 >;
2056
2057 class Ext32Pat <SDNode ext> : Pat <
2058   (i32 (ext i1:$src0)),
2059   (V_CNDMASK_B32_e64 (i32 0), (i32 1), $src0)
2060 >;
2061
2062 def : Ext32Pat <zext>;
2063 def : Ext32Pat <anyext>;
2064
2065 // Offset in an 32Bit VGPR
2066 def : Pat <
2067   (SIload_constant v4i32:$sbase, i32:$voff),
2068   (BUFFER_LOAD_DWORD_OFFEN $sbase, $voff, 0, 0, 0, 0)
2069 >;
2070
2071 // The multiplication scales from [0,1] to the unsigned integer range
2072 def : Pat <
2073   (AMDGPUurecip i32:$src0),
2074   (V_CVT_U32_F32_e32
2075     (V_MUL_F32_e32 CONST.FP_UINT_MAX_PLUS_1,
2076                    (V_RCP_IFLAG_F32_e32 (V_CVT_F32_U32_e32 $src0))))
2077 >;
2078
2079 def : Pat <
2080   (int_SI_tid),
2081   (V_MBCNT_HI_U32_B32_e32 0xffffffff,
2082                           (V_MBCNT_LO_U32_B32_e64 0xffffffff, 0, 0, 0))
2083 >;
2084
2085 //===----------------------------------------------------------------------===//
2086 // VOP3 Patterns
2087 //===----------------------------------------------------------------------===//
2088
2089 def : IMad24Pat<V_MAD_I32_I24>;
2090 def : UMad24Pat<V_MAD_U32_U24>;
2091
2092 def : Pat <
2093   (fadd f64:$src0, f64:$src1),
2094   (V_ADD_F64 $src0, $src1, (i64 0))
2095 >;
2096
2097 def : Pat <
2098   (fmul f64:$src0, f64:$src1),
2099   (V_MUL_F64 $src0, $src1, (i64 0))
2100 >;
2101
2102 def : Pat <
2103   (mul i32:$src0, i32:$src1),
2104   (V_MUL_LO_I32 $src0, $src1, (i32 0))
2105 >;
2106
2107 def : Pat <
2108   (mulhu i32:$src0, i32:$src1),
2109   (V_MUL_HI_U32 $src0, $src1, (i32 0))
2110 >;
2111
2112 def : Pat <
2113   (mulhs i32:$src0, i32:$src1),
2114   (V_MUL_HI_I32 $src0, $src1, (i32 0))
2115 >;
2116
2117 defm : BFIPatterns <V_BFI_B32, S_MOV_B32>;
2118 def : ROTRPattern <V_ALIGNBIT_B32>;
2119
2120 /********** ======================= **********/
2121 /**********   Load/Store Patterns   **********/
2122 /********** ======================= **********/
2123
2124 multiclass DSReadPat <DS inst, ValueType vt, PatFrag frag> {
2125   def : Pat <
2126     (vt (frag (add i32:$ptr, (i32 IMM16bit:$offset)))),
2127     (inst (i1 0), $ptr, (as_i16imm $offset))
2128   >;
2129
2130   def : Pat <
2131     (frag i32:$src0),
2132     (vt (inst 0, $src0, 0))
2133   >;
2134 }
2135
2136 defm : DSReadPat <DS_READ_I8,  i32, sextloadi8_local>;
2137 defm : DSReadPat <DS_READ_U8,  i32, az_extloadi8_local>;
2138 defm : DSReadPat <DS_READ_I16, i32, sextloadi16_local>;
2139 defm : DSReadPat <DS_READ_U16, i32, az_extloadi16_local>;
2140 defm : DSReadPat <DS_READ_B32, i32, local_load>;
2141 defm : DSReadPat <DS_READ_B64, i64, local_load>;
2142
2143 multiclass DSWritePat <DS inst, ValueType vt, PatFrag frag> {
2144   def : Pat <
2145     (frag vt:$value, (add i32:$ptr, (i32 IMM16bit:$offset))),
2146     (inst (i1 0), $ptr, $value, (as_i16imm $offset))
2147   >;
2148
2149   def : Pat <
2150     (frag vt:$val, i32:$ptr),
2151     (inst 0, $ptr, $val, 0)
2152   >;
2153 }
2154
2155 defm : DSWritePat <DS_WRITE_B8, i32, truncstorei8_local>;
2156 defm : DSWritePat <DS_WRITE_B16, i32, truncstorei16_local>;
2157 defm : DSWritePat <DS_WRITE_B32, i32, local_store>;
2158 defm : DSWritePat <DS_WRITE_B64, i64, local_store>;
2159
2160 def : Pat <(atomic_load_add_local i32:$ptr, i32:$val),
2161            (DS_ADD_U32_RTN 0, $ptr, $val, 0)>;
2162
2163 def : Pat <(atomic_load_sub_local i32:$ptr, i32:$val),
2164            (DS_SUB_U32_RTN 0, $ptr, $val, 0)>;
2165
2166 //===----------------------------------------------------------------------===//
2167 // MUBUF Patterns
2168 //===----------------------------------------------------------------------===//
2169
2170 multiclass MUBUFLoad_Pattern <MUBUF Instr_ADDR64, ValueType vt,
2171                               PatFrag global_ld, PatFrag constant_ld> {
2172   def : Pat <
2173     (vt (global_ld (mubuf_vaddr_offset i64:$ptr, i64:$offset, IMM12bit:$imm_offset))),
2174     (Instr_ADDR64 (SI_ADDR64_RSRC $ptr), $offset, (as_i16imm $imm_offset))
2175   >;
2176
2177   def : Pat <
2178     (vt (global_ld (add i64:$ptr, (i64 IMM12bit:$offset)))),
2179     (Instr_ADDR64 (SI_ADDR64_RSRC (i64 0)), $ptr, (as_i16imm $offset))
2180   >;
2181
2182   def : Pat <
2183     (vt (global_ld i64:$ptr)),
2184     (Instr_ADDR64 (SI_ADDR64_RSRC (i64 0)), $ptr, 0)
2185   >;
2186
2187   def : Pat <
2188      (vt (global_ld (add i64:$ptr, i64:$offset))),
2189      (Instr_ADDR64 (SI_ADDR64_RSRC $ptr), $offset, 0)
2190   >;
2191
2192   def : Pat <
2193      (vt (constant_ld (add i64:$ptr, i64:$offset))),
2194      (Instr_ADDR64 (SI_ADDR64_RSRC $ptr), $offset, 0)
2195   >;
2196 }
2197
2198 defm : MUBUFLoad_Pattern <BUFFER_LOAD_SBYTE_ADDR64, i32,
2199                           sextloadi8_global, sextloadi8_constant>;
2200 defm : MUBUFLoad_Pattern <BUFFER_LOAD_UBYTE_ADDR64, i32,
2201                           az_extloadi8_global, az_extloadi8_constant>;
2202 defm : MUBUFLoad_Pattern <BUFFER_LOAD_SSHORT_ADDR64, i32,
2203                           sextloadi16_global, sextloadi16_constant>;
2204 defm : MUBUFLoad_Pattern <BUFFER_LOAD_USHORT_ADDR64, i32,
2205                           az_extloadi16_global, az_extloadi16_constant>;
2206 defm : MUBUFLoad_Pattern <BUFFER_LOAD_DWORD_ADDR64, i32,
2207                           global_load, constant_load>;
2208 defm : MUBUFLoad_Pattern <BUFFER_LOAD_DWORDX2_ADDR64, i64,
2209                           global_load, constant_load>;
2210 defm : MUBUFLoad_Pattern <BUFFER_LOAD_DWORDX2_ADDR64, i64,
2211                           az_extloadi32_global, az_extloadi32_constant>;
2212 defm : MUBUFLoad_Pattern <BUFFER_LOAD_DWORDX2_ADDR64, v2i32,
2213                           global_load, constant_load>;
2214 defm : MUBUFLoad_Pattern <BUFFER_LOAD_DWORDX4_ADDR64, v4i32,
2215                           global_load, constant_load>;
2216
2217 multiclass MUBUFStore_Pattern <MUBUF Instr, ValueType vt, PatFrag st> {
2218
2219   def : Pat <
2220     (st vt:$value, (mubuf_vaddr_offset i64:$ptr, i64:$offset, IMM12bit:$imm_offset)),
2221     (Instr $value, (SI_ADDR64_RSRC $ptr), $offset, (as_i16imm $imm_offset))
2222   >;
2223
2224   def : Pat <
2225     (st vt:$value, (add i64:$ptr, IMM12bit:$offset)),
2226     (Instr $value, (SI_ADDR64_RSRC (i64 0)), $ptr, (as_i16imm $offset))
2227   >;
2228
2229   def : Pat <
2230     (st vt:$value, i64:$ptr),
2231     (Instr $value, (SI_ADDR64_RSRC (i64 0)), $ptr, 0)
2232   >;
2233
2234   def : Pat <
2235     (st vt:$value, (add i64:$ptr, i64:$offset)),
2236     (Instr $value, (SI_ADDR64_RSRC $ptr), $offset, 0)
2237    >;
2238 }
2239
2240 defm : MUBUFStore_Pattern <BUFFER_STORE_BYTE, i32, truncstorei8_global>;
2241 defm : MUBUFStore_Pattern <BUFFER_STORE_SHORT, i32, truncstorei16_global>;
2242 defm : MUBUFStore_Pattern <BUFFER_STORE_DWORD, i32, global_store>;
2243 defm : MUBUFStore_Pattern <BUFFER_STORE_DWORDX2, i64, global_store>;
2244 defm : MUBUFStore_Pattern <BUFFER_STORE_DWORDX2, v2i32, global_store>;
2245 defm : MUBUFStore_Pattern <BUFFER_STORE_DWORDX4, v4i32, global_store>;
2246
2247 // BUFFER_LOAD_DWORD*, addr64=0
2248 multiclass MUBUF_Load_Dword <ValueType vt, MUBUF offset, MUBUF offen, MUBUF idxen,
2249                              MUBUF bothen> {
2250
2251   def : Pat <
2252     (vt (int_SI_buffer_load_dword v4i32:$rsrc, i32:$vaddr, i32:$soffset,
2253                                   imm:$offset, 0, 0, imm:$glc, imm:$slc,
2254                                   imm:$tfe)),
2255     (offset $rsrc, $vaddr, (as_i16imm $offset), $soffset, (as_i1imm $glc),
2256             (as_i1imm $slc), (as_i1imm $tfe))
2257   >;
2258
2259   def : Pat <
2260     (vt (int_SI_buffer_load_dword v4i32:$rsrc, i32:$vaddr, i32:$soffset,
2261                                   imm, 1, 0, imm:$glc, imm:$slc,
2262                                   imm:$tfe)),
2263     (offen $rsrc, $vaddr, $soffset, (as_i1imm $glc), (as_i1imm $slc),
2264            (as_i1imm $tfe))
2265   >;
2266
2267   def : Pat <
2268     (vt (int_SI_buffer_load_dword v4i32:$rsrc, i32:$vaddr, i32:$soffset,
2269                                   imm:$offset, 0, 1, imm:$glc, imm:$slc,
2270                                   imm:$tfe)),
2271     (idxen $rsrc, $vaddr, (as_i16imm $offset), $soffset, (as_i1imm $glc),
2272            (as_i1imm $slc), (as_i1imm $tfe))
2273   >;
2274
2275   def : Pat <
2276     (vt (int_SI_buffer_load_dword v4i32:$rsrc, v2i32:$vaddr, i32:$soffset,
2277                                   imm, 1, 1, imm:$glc, imm:$slc,
2278                                   imm:$tfe)),
2279     (bothen $rsrc, $vaddr, $soffset, (as_i1imm $glc), (as_i1imm $slc),
2280             (as_i1imm $tfe))
2281   >;
2282 }
2283
2284 defm : MUBUF_Load_Dword <i32, BUFFER_LOAD_DWORD_OFFSET, BUFFER_LOAD_DWORD_OFFEN,
2285                          BUFFER_LOAD_DWORD_IDXEN, BUFFER_LOAD_DWORD_BOTHEN>;
2286 defm : MUBUF_Load_Dword <v2i32, BUFFER_LOAD_DWORDX2_OFFSET, BUFFER_LOAD_DWORDX2_OFFEN,
2287                          BUFFER_LOAD_DWORDX2_IDXEN, BUFFER_LOAD_DWORDX2_BOTHEN>;
2288 defm : MUBUF_Load_Dword <v4i32, BUFFER_LOAD_DWORDX4_OFFSET, BUFFER_LOAD_DWORDX4_OFFEN,
2289                          BUFFER_LOAD_DWORDX4_IDXEN, BUFFER_LOAD_DWORDX4_BOTHEN>;
2290
2291 //===----------------------------------------------------------------------===//
2292 // MTBUF Patterns
2293 //===----------------------------------------------------------------------===//
2294
2295 // TBUFFER_STORE_FORMAT_*, addr64=0
2296 class MTBUF_StoreResource <ValueType vt, int num_channels, MTBUF opcode> : Pat<
2297   (SItbuffer_store v4i32:$rsrc, vt:$vdata, num_channels, i32:$vaddr,
2298                    i32:$soffset, imm:$inst_offset, imm:$dfmt,
2299                    imm:$nfmt, imm:$offen, imm:$idxen,
2300                    imm:$glc, imm:$slc, imm:$tfe),
2301   (opcode
2302     $vdata, (as_i16imm $inst_offset), (as_i1imm $offen), (as_i1imm $idxen),
2303     (as_i1imm $glc), 0, (as_i8imm $dfmt), (as_i8imm $nfmt), $vaddr, $rsrc,
2304     (as_i1imm $slc), (as_i1imm $tfe), $soffset)
2305 >;
2306
2307 def : MTBUF_StoreResource <i32, 1, TBUFFER_STORE_FORMAT_X>;
2308 def : MTBUF_StoreResource <v2i32, 2, TBUFFER_STORE_FORMAT_XY>;
2309 def : MTBUF_StoreResource <v4i32, 3, TBUFFER_STORE_FORMAT_XYZ>;
2310 def : MTBUF_StoreResource <v4i32, 4, TBUFFER_STORE_FORMAT_XYZW>;
2311
2312 let Predicates = [isCI] in {
2313
2314 // Sea island new arithmetic instructinos
2315 let neverHasSideEffects = 1 in {
2316 defm V_TRUNC_F64 : VOP1_64 <0x00000017, "V_TRUNC_F64",
2317   [(set f64:$dst, (ftrunc f64:$src0))]
2318 >;
2319 defm V_CEIL_F64 : VOP1_64 <0x00000018, "V_CEIL_F64",
2320   [(set f64:$dst, (fceil f64:$src0))]
2321 >;
2322 defm V_FLOOR_F64 : VOP1_64 <0x0000001A, "V_FLOOR_F64",
2323   [(set f64:$dst, (ffloor f64:$src0))]
2324 >;
2325 defm V_RNDNE_F64 : VOP1_64 <0x00000019, "V_RNDNE_F64",
2326   [(set f64:$dst, (frint f64:$src0))]
2327 >;
2328
2329 defm V_QSAD_PK_U16_U8 : VOP3_32 <0x00000173, "V_QSAD_PK_U16_U8", []>;
2330 defm V_MQSAD_U16_U8 : VOP3_32 <0x000000172, "V_MQSAD_U16_U8", []>;
2331 defm V_MQSAD_U32_U8 : VOP3_32 <0x00000175, "V_MQSAD_U32_U8", []>;
2332 def V_MAD_U64_U32 : VOP3_64 <0x00000176, "V_MAD_U64_U32", []>;
2333
2334 // XXX - Does this set VCC?
2335 def V_MAD_I64_I32 : VOP3_64 <0x00000177, "V_MAD_I64_I32", []>;
2336 } // End neverHasSideEffects = 1
2337
2338 // Remaining instructions:
2339 // FLAT_*
2340 // S_CBRANCH_CDBGUSER
2341 // S_CBRANCH_CDBGSYS
2342 // S_CBRANCH_CDBGSYS_OR_USER
2343 // S_CBRANCH_CDBGSYS_AND_USER
2344 // S_DCACHE_INV_VOL
2345 // V_EXP_LEGACY_F32
2346 // V_LOG_LEGACY_F32
2347 // DS_NOP
2348 // DS_GWS_SEMA_RELEASE_ALL
2349 // DS_WRAP_RTN_B32
2350 // DS_CNDXCHG32_RTN_B64
2351 // DS_WRITE_B96
2352 // DS_WRITE_B128
2353 // DS_CONDXCHG32_RTN_B128
2354 // DS_READ_B96
2355 // DS_READ_B128
2356 // BUFFER_LOAD_DWORDX3
2357 // BUFFER_STORE_DWORDX3
2358
2359 } // End Predicates = [isCI]
2360
2361
2362 /********** ====================== **********/
2363 /**********   Indirect adressing   **********/
2364 /********** ====================== **********/
2365
2366 multiclass SI_INDIRECT_Pattern <ValueType vt, ValueType eltvt, SI_INDIRECT_DST IndDst> {
2367
2368   // 1. Extract with offset
2369   def : Pat<
2370     (vector_extract vt:$vec, (add i32:$idx, imm:$off)),
2371     (f32 (SI_INDIRECT_SRC (IMPLICIT_DEF), $vec, $idx, imm:$off))
2372   >;
2373
2374   // 2. Extract without offset
2375   def : Pat<
2376     (vector_extract vt:$vec, i32:$idx),
2377     (f32 (SI_INDIRECT_SRC (IMPLICIT_DEF), $vec, $idx, 0))
2378   >;
2379
2380   // 3. Insert with offset
2381   def : Pat<
2382     (vector_insert vt:$vec, eltvt:$val, (add i32:$idx, imm:$off)),
2383     (IndDst (IMPLICIT_DEF), $vec, $idx, imm:$off, $val)
2384   >;
2385
2386   // 4. Insert without offset
2387   def : Pat<
2388     (vector_insert vt:$vec, eltvt:$val, i32:$idx),
2389     (IndDst (IMPLICIT_DEF), $vec, $idx, 0, $val)
2390   >;
2391 }
2392
2393 defm : SI_INDIRECT_Pattern <v2f32, f32, SI_INDIRECT_DST_V2>;
2394 defm : SI_INDIRECT_Pattern <v4f32, f32, SI_INDIRECT_DST_V4>;
2395 defm : SI_INDIRECT_Pattern <v8f32, f32, SI_INDIRECT_DST_V8>;
2396 defm : SI_INDIRECT_Pattern <v16f32, f32, SI_INDIRECT_DST_V16>;
2397
2398 defm : SI_INDIRECT_Pattern <v2i32, i32, SI_INDIRECT_DST_V2>;
2399 defm : SI_INDIRECT_Pattern <v4i32, i32, SI_INDIRECT_DST_V4>;
2400 defm : SI_INDIRECT_Pattern <v8i32, i32, SI_INDIRECT_DST_V8>;
2401 defm : SI_INDIRECT_Pattern <v16i32, i32, SI_INDIRECT_DST_V16>;
2402
2403 //===----------------------------------------------------------------------===//
2404 // Conversion Patterns
2405 //===----------------------------------------------------------------------===//
2406
2407 def : Pat<(i32 (sext_inreg i32:$src, i1)),
2408   (S_BFE_I32 i32:$src, 65536)>; // 0 | 1 << 16
2409
2410 // TODO: Match 64-bit BFE. SI has a 64-bit BFE, but it's scalar only so it
2411 // might not be worth the effort, and will need to expand to shifts when
2412 // fixing SGPR copies.
2413
2414 // Handle sext_inreg in i64
2415 def : Pat <
2416   (i64 (sext_inreg i64:$src, i1)),
2417   (INSERT_SUBREG (INSERT_SUBREG (i64 (IMPLICIT_DEF)),
2418     (S_BFE_I32 (EXTRACT_SUBREG i64:$src, sub0), 65536), sub0), // 0 | 1 << 16
2419     (S_MOV_B32 -1), sub1)
2420 >;
2421
2422 def : Pat <
2423   (i64 (sext_inreg i64:$src, i8)),
2424   (INSERT_SUBREG (INSERT_SUBREG (i64 (IMPLICIT_DEF)),
2425     (S_SEXT_I32_I8 (EXTRACT_SUBREG i64:$src, sub0)), sub0),
2426     (S_MOV_B32 -1), sub1)
2427 >;
2428
2429 def : Pat <
2430   (i64 (sext_inreg i64:$src, i16)),
2431   (INSERT_SUBREG (INSERT_SUBREG (i64 (IMPLICIT_DEF)),
2432     (S_SEXT_I32_I16 (EXTRACT_SUBREG i64:$src, sub0)), sub0),
2433     (S_MOV_B32 -1), sub1)
2434 >;
2435
2436 class ZExt_i64_i32_Pat <SDNode ext> : Pat <
2437   (i64 (ext i32:$src)),
2438   (INSERT_SUBREG (INSERT_SUBREG (i64 (IMPLICIT_DEF)), $src, sub0),
2439     (S_MOV_B32 0), sub1)
2440 >;
2441
2442 class ZExt_i64_i1_Pat <SDNode ext> : Pat <
2443   (i64 (ext i1:$src)),
2444   (INSERT_SUBREG
2445     (INSERT_SUBREG (i64 (IMPLICIT_DEF)),
2446       (V_CNDMASK_B32_e64 (i32 0), (i32 1), $src), sub0),
2447     (S_MOV_B32 0), sub1)
2448 >;
2449
2450
2451 def : ZExt_i64_i32_Pat<zext>;
2452 def : ZExt_i64_i32_Pat<anyext>;
2453 def : ZExt_i64_i1_Pat<zext>;
2454 def : ZExt_i64_i1_Pat<anyext>;
2455
2456 def : Pat <
2457   (i64 (sext i32:$src)),
2458     (INSERT_SUBREG
2459       (INSERT_SUBREG (i64 (IMPLICIT_DEF)), $src, sub0),
2460       (S_ASHR_I32 $src, 31), sub1)
2461 >;
2462
2463 def : Pat <
2464   (i64 (sext i1:$src)),
2465   (INSERT_SUBREG
2466     (INSERT_SUBREG
2467       (i64 (IMPLICIT_DEF)),
2468       (V_CNDMASK_B32_e64 0, -1, $src), sub0),
2469     (V_CNDMASK_B32_e64 0, -1, $src), sub1)
2470 >;
2471
2472 def : Pat <
2473   (f32 (sint_to_fp i1:$src)),
2474   (V_CNDMASK_B32_e64 (i32 0), CONST.FP32_NEG_ONE, $src)
2475 >;
2476
2477 def : Pat <
2478   (f32 (uint_to_fp i1:$src)),
2479   (V_CNDMASK_B32_e64 (i32 0), CONST.FP32_ONE, $src)
2480 >;
2481
2482 def : Pat <
2483   (f64 (sint_to_fp i1:$src)),
2484     (V_CVT_F64_I32_e32 (V_CNDMASK_B32_e64 (i32 0), (i32 -1), $src))
2485 >;
2486
2487 def : Pat <
2488   (f64 (uint_to_fp i1:$src)),
2489   (V_CVT_F64_U32_e32 (V_CNDMASK_B32_e64 (i32 0), (i32 1), $src))
2490 >;
2491
2492 //===----------------------------------------------------------------------===//
2493 // Miscellaneous Patterns
2494 //===----------------------------------------------------------------------===//
2495
2496 def : Pat <
2497   (i32 (trunc i64:$a)),
2498   (EXTRACT_SUBREG $a, sub0)
2499 >;
2500
2501 def : Pat <
2502   (i1 (trunc i32:$a)),
2503   (V_CMP_EQ_I32_e64 (V_AND_B32_e32 (i32 1), $a), 1)
2504 >;
2505
2506 // V_ADD_I32_e32/S_ADD_I32 produces carry in VCC/SCC. For the vector
2507 // case, the sgpr-copies pass will fix this to use the vector version.
2508 def : Pat <
2509   (i32 (addc i32:$src0, i32:$src1)),
2510   (S_ADD_I32 $src0, $src1)
2511 >;
2512
2513 def : Pat <
2514   (i32 (add (i32 (ctpop i32:$popcnt)), i32:$val)),
2515   (V_BCNT_U32_B32_e32 $popcnt, $val)
2516 >;
2517
2518 //============================================================================//
2519 // Miscellaneous Optimization Patterns
2520 //============================================================================//
2521
2522 def : SHA256MaPattern <V_BFI_B32, V_XOR_B32_e32>;
2523
2524 } // End isSI predicate