lib/Target/R600/SIInstructions.td

   1 //===-- SIInstructions.td - SI Instruction Defintions ---------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 // This file was originally auto-generated from a GPU register header file and
  10 // all the instruction definitions were originally commented out.  Instructions
  11 // that are not yet supported remain commented out.
  12 //===----------------------------------------------------------------------===//
  13
  14 class InterpSlots {
  15 int P0 = 2;
  16 int P10 = 0;
  17 int P20 = 1;
  18 }
  19 def INTERP : InterpSlots;
  20
  21 def InterpSlot : Operand<i32> {
  22   let PrintMethod = "printInterpSlot";
  23 }
  24
  25 def isSI : Predicate<"Subtarget.getGeneration() "
  26                       "== AMDGPUSubtarget::SOUTHERN_ISLANDS">;
  27
  28 let Predicates = [isSI] in {
  29
  30 let neverHasSideEffects = 1 in {
  31
  32 let isMoveImm = 1 in {
  33 def S_MOV_B32 : SOP1_32 <0x00000003, "S_MOV_B32", []>;
  34 def S_MOV_B64 : SOP1_64 <0x00000004, "S_MOV_B64", []>;
  35 def S_CMOV_B32 : SOP1_32 <0x00000005, "S_CMOV_B32", []>;
  36 def S_CMOV_B64 : SOP1_64 <0x00000006, "S_CMOV_B64", []>;
  37 } // End isMoveImm = 1
  38
  39 def S_NOT_B32 : SOP1_32 <0x00000007, "S_NOT_B32", []>;
  40 def S_NOT_B64 : SOP1_64 <0x00000008, "S_NOT_B64", []>;
  41 def S_WQM_B32 : SOP1_32 <0x00000009, "S_WQM_B32", []>;
  42 def S_WQM_B64 : SOP1_64 <0x0000000a, "S_WQM_B64", []>;
  43 def S_BREV_B32 : SOP1_32 <0x0000000b, "S_BREV_B32", []>;
  44 def S_BREV_B64 : SOP1_64 <0x0000000c, "S_BREV_B64", []>;
  45 } // End neverHasSideEffects = 1
  46
  47 ////def S_BCNT0_I32_B32 : SOP1_BCNT0 <0x0000000d, "S_BCNT0_I32_B32", []>;
  48 ////def S_BCNT0_I32_B64 : SOP1_BCNT0 <0x0000000e, "S_BCNT0_I32_B64", []>;
  49 ////def S_BCNT1_I32_B32 : SOP1_BCNT1 <0x0000000f, "S_BCNT1_I32_B32", []>;
  50 ////def S_BCNT1_I32_B64 : SOP1_BCNT1 <0x00000010, "S_BCNT1_I32_B64", []>;
  51 ////def S_FF0_I32_B32 : SOP1_FF0 <0x00000011, "S_FF0_I32_B32", []>;
  52 ////def S_FF0_I32_B64 : SOP1_FF0 <0x00000012, "S_FF0_I32_B64", []>;
  53 ////def S_FF1_I32_B32 : SOP1_FF1 <0x00000013, "S_FF1_I32_B32", []>;
  54 ////def S_FF1_I32_B64 : SOP1_FF1 <0x00000014, "S_FF1_I32_B64", []>;
  55 //def S_FLBIT_I32_B32 : SOP1_32 <0x00000015, "S_FLBIT_I32_B32", []>;
  56 //def S_FLBIT_I32_B64 : SOP1_32 <0x00000016, "S_FLBIT_I32_B64", []>;
  57 def S_FLBIT_I32 : SOP1_32 <0x00000017, "S_FLBIT_I32", []>;
  58 //def S_FLBIT_I32_I64 : SOP1_32 <0x00000018, "S_FLBIT_I32_I64", []>;
  59 //def S_SEXT_I32_I8 : SOP1_32 <0x00000019, "S_SEXT_I32_I8", []>;
  60 //def S_SEXT_I32_I16 : SOP1_32 <0x0000001a, "S_SEXT_I32_I16", []>;
  61 ////def S_BITSET0_B32 : SOP1_BITSET0 <0x0000001b, "S_BITSET0_B32", []>;
  62 ////def S_BITSET0_B64 : SOP1_BITSET0 <0x0000001c, "S_BITSET0_B64", []>;
  63 ////def S_BITSET1_B32 : SOP1_BITSET1 <0x0000001d, "S_BITSET1_B32", []>;
  64 ////def S_BITSET1_B64 : SOP1_BITSET1 <0x0000001e, "S_BITSET1_B64", []>;
  65 def S_GETPC_B64 : SOP1_64 <0x0000001f, "S_GETPC_B64", []>;
  66 def S_SETPC_B64 : SOP1_64 <0x00000020, "S_SETPC_B64", []>;
  67 def S_SWAPPC_B64 : SOP1_64 <0x00000021, "S_SWAPPC_B64", []>;
  68 def S_RFE_B64 : SOP1_64 <0x00000022, "S_RFE_B64", []>;
  69
  70 let hasSideEffects = 1, Uses = [EXEC], Defs = [EXEC] in {
  71
  72 def S_AND_SAVEEXEC_B64 : SOP1_64 <0x00000024, "S_AND_SAVEEXEC_B64", []>;
  73 def S_OR_SAVEEXEC_B64 : SOP1_64 <0x00000025, "S_OR_SAVEEXEC_B64", []>;
  74 def S_XOR_SAVEEXEC_B64 : SOP1_64 <0x00000026, "S_XOR_SAVEEXEC_B64", []>;
  75 def S_ANDN2_SAVEEXEC_B64 : SOP1_64 <0x00000027, "S_ANDN2_SAVEEXEC_B64", []>;
  76 def S_ORN2_SAVEEXEC_B64 : SOP1_64 <0x00000028, "S_ORN2_SAVEEXEC_B64", []>;
  77 def S_NAND_SAVEEXEC_B64 : SOP1_64 <0x00000029, "S_NAND_SAVEEXEC_B64", []>;
  78 def S_NOR_SAVEEXEC_B64 : SOP1_64 <0x0000002a, "S_NOR_SAVEEXEC_B64", []>;
  79 def S_XNOR_SAVEEXEC_B64 : SOP1_64 <0x0000002b, "S_XNOR_SAVEEXEC_B64", []>;
  80
  81 } // End hasSideEffects = 1
  82
  83 def S_QUADMASK_B32 : SOP1_32 <0x0000002c, "S_QUADMASK_B32", []>;
  84 def S_QUADMASK_B64 : SOP1_64 <0x0000002d, "S_QUADMASK_B64", []>;
  85 def S_MOVRELS_B32 : SOP1_32 <0x0000002e, "S_MOVRELS_B32", []>;
  86 def S_MOVRELS_B64 : SOP1_64 <0x0000002f, "S_MOVRELS_B64", []>;
  87 def S_MOVRELD_B32 : SOP1_32 <0x00000030, "S_MOVRELD_B32", []>;
  88 def S_MOVRELD_B64 : SOP1_64 <0x00000031, "S_MOVRELD_B64", []>;
  89 //def S_CBRANCH_JOIN : SOP1_ <0x00000032, "S_CBRANCH_JOIN", []>;
  90 def S_MOV_REGRD_B32 : SOP1_32 <0x00000033, "S_MOV_REGRD_B32", []>;
  91 def S_ABS_I32 : SOP1_32 <0x00000034, "S_ABS_I32", []>;
  92 def S_MOV_FED_B32 : SOP1_32 <0x00000035, "S_MOV_FED_B32", []>;
  93 def S_MOVK_I32 : SOPK_32 <0x00000000, "S_MOVK_I32", []>;
  94 def S_CMOVK_I32 : SOPK_32 <0x00000002, "S_CMOVK_I32", []>;
  95
  96 /*
  97 This instruction is disabled for now until we can figure out how to teach
  98 the instruction selector to correctly use the  S_CMP* vs V_CMP*
  99 instructions.
 100
 101 When this instruction is enabled the code generator sometimes produces this
 102 invalid sequence:
 103
 104 SCC = S_CMPK_EQ_I32 SGPR0, imm
 105 VCC = COPY SCC
 106 VGPR0 = V_CNDMASK VCC, VGPR0, VGPR1
 107
 108 def S_CMPK_EQ_I32 : SOPK <
 109   0x00000003, (outs SCCReg:$dst), (ins SReg_32:$src0, i32imm:$src1),
 110   "S_CMPK_EQ_I32",
 111   [(set i1:$dst, (setcc i32:$src0, imm:$src1, SETEQ))]
 112 >;
 113 */
 114
 115 let isCompare = 1 in {
 116 def S_CMPK_LG_I32 : SOPK_32 <0x00000004, "S_CMPK_LG_I32", []>;
 117 def S_CMPK_GT_I32 : SOPK_32 <0x00000005, "S_CMPK_GT_I32", []>;
 118 def S_CMPK_GE_I32 : SOPK_32 <0x00000006, "S_CMPK_GE_I32", []>;
 119 def S_CMPK_LT_I32 : SOPK_32 <0x00000007, "S_CMPK_LT_I32", []>;
 120 def S_CMPK_LE_I32 : SOPK_32 <0x00000008, "S_CMPK_LE_I32", []>;
 121 def S_CMPK_EQ_U32 : SOPK_32 <0x00000009, "S_CMPK_EQ_U32", []>;
 122 def S_CMPK_LG_U32 : SOPK_32 <0x0000000a, "S_CMPK_LG_U32", []>;
 123 def S_CMPK_GT_U32 : SOPK_32 <0x0000000b, "S_CMPK_GT_U32", []>;
 124 def S_CMPK_GE_U32 : SOPK_32 <0x0000000c, "S_CMPK_GE_U32", []>;
 125 def S_CMPK_LT_U32 : SOPK_32 <0x0000000d, "S_CMPK_LT_U32", []>;
 126 def S_CMPK_LE_U32 : SOPK_32 <0x0000000e, "S_CMPK_LE_U32", []>;
 127 } // End isCompare = 1
 128
 129 def S_ADDK_I32 : SOPK_32 <0x0000000f, "S_ADDK_I32", []>;
 130 def S_MULK_I32 : SOPK_32 <0x00000010, "S_MULK_I32", []>;
 131 //def S_CBRANCH_I_FORK : SOPK_ <0x00000011, "S_CBRANCH_I_FORK", []>;
 132 def S_GETREG_B32 : SOPK_32 <0x00000012, "S_GETREG_B32", []>;
 133 def S_SETREG_B32 : SOPK_32 <0x00000013, "S_SETREG_B32", []>;
 134 def S_GETREG_REGRD_B32 : SOPK_32 <0x00000014, "S_GETREG_REGRD_B32", []>;
 135 //def S_SETREG_IMM32_B32 : SOPK_32 <0x00000015, "S_SETREG_IMM32_B32", []>;
 136 //def EXP : EXP_ <0x00000000, "EXP", []>;
 137
 138 let isCompare = 1 in {
 139
 140 defm V_CMP_F_F32 : VOPC_32 <0x00000000, "V_CMP_F_F32">;
 141 defm V_CMP_LT_F32 : VOPC_32 <0x00000001, "V_CMP_LT_F32", f32, COND_LT>;
 142 defm V_CMP_EQ_F32 : VOPC_32 <0x00000002, "V_CMP_EQ_F32", f32, COND_EQ>;
 143 defm V_CMP_LE_F32 : VOPC_32 <0x00000003, "V_CMP_LE_F32", f32, COND_LE>;
 144 defm V_CMP_GT_F32 : VOPC_32 <0x00000004, "V_CMP_GT_F32", f32, COND_GT>;
 145 defm V_CMP_LG_F32 : VOPC_32 <0x00000005, "V_CMP_LG_F32", f32, COND_NE>;
 146 defm V_CMP_GE_F32 : VOPC_32 <0x00000006, "V_CMP_GE_F32", f32, COND_GE>;
 147 defm V_CMP_O_F32 : VOPC_32 <0x00000007, "V_CMP_O_F32">;
 148 defm V_CMP_U_F32 : VOPC_32 <0x00000008, "V_CMP_U_F32">;
 149 defm V_CMP_NGE_F32 : VOPC_32 <0x00000009, "V_CMP_NGE_F32">;
 150 defm V_CMP_NLG_F32 : VOPC_32 <0x0000000a, "V_CMP_NLG_F32">;
 151 defm V_CMP_NGT_F32 : VOPC_32 <0x0000000b, "V_CMP_NGT_F32">;
 152 defm V_CMP_NLE_F32 : VOPC_32 <0x0000000c, "V_CMP_NLE_F32">;
 153 defm V_CMP_NEQ_F32 : VOPC_32 <0x0000000d, "V_CMP_NEQ_F32", f32, COND_NE>;
 154 defm V_CMP_NLT_F32 : VOPC_32 <0x0000000e, "V_CMP_NLT_F32">;
 155 defm V_CMP_TRU_F32 : VOPC_32 <0x0000000f, "V_CMP_TRU_F32">;
 156
 157 let hasSideEffects = 1, Defs = [EXEC] in {
 158
 159 defm V_CMPX_F_F32 : VOPC_32 <0x00000010, "V_CMPX_F_F32">;
 160 defm V_CMPX_LT_F32 : VOPC_32 <0x00000011, "V_CMPX_LT_F32">;
 161 defm V_CMPX_EQ_F32 : VOPC_32 <0x00000012, "V_CMPX_EQ_F32">;
 162 defm V_CMPX_LE_F32 : VOPC_32 <0x00000013, "V_CMPX_LE_F32">;
 163 defm V_CMPX_GT_F32 : VOPC_32 <0x00000014, "V_CMPX_GT_F32">;
 164 defm V_CMPX_LG_F32 : VOPC_32 <0x00000015, "V_CMPX_LG_F32">;
 165 defm V_CMPX_GE_F32 : VOPC_32 <0x00000016, "V_CMPX_GE_F32">;
 166 defm V_CMPX_O_F32 : VOPC_32 <0x00000017, "V_CMPX_O_F32">;
 167 defm V_CMPX_U_F32 : VOPC_32 <0x00000018, "V_CMPX_U_F32">;
 168 defm V_CMPX_NGE_F32 : VOPC_32 <0x00000019, "V_CMPX_NGE_F32">;
 169 defm V_CMPX_NLG_F32 : VOPC_32 <0x0000001a, "V_CMPX_NLG_F32">;
 170 defm V_CMPX_NGT_F32 : VOPC_32 <0x0000001b, "V_CMPX_NGT_F32">;
 171 defm V_CMPX_NLE_F32 : VOPC_32 <0x0000001c, "V_CMPX_NLE_F32">;
 172 defm V_CMPX_NEQ_F32 : VOPC_32 <0x0000001d, "V_CMPX_NEQ_F32">;
 173 defm V_CMPX_NLT_F32 : VOPC_32 <0x0000001e, "V_CMPX_NLT_F32">;
 174 defm V_CMPX_TRU_F32 : VOPC_32 <0x0000001f, "V_CMPX_TRU_F32">;
 175
 176 } // End hasSideEffects = 1, Defs = [EXEC]
 177
 178 defm V_CMP_F_F64 : VOPC_64 <0x00000020, "V_CMP_F_F64">;
 179 defm V_CMP_LT_F64 : VOPC_64 <0x00000021, "V_CMP_LT_F64", f64, COND_LT>;
 180 defm V_CMP_EQ_F64 : VOPC_64 <0x00000022, "V_CMP_EQ_F64", f64, COND_EQ>;
 181 defm V_CMP_LE_F64 : VOPC_64 <0x00000023, "V_CMP_LE_F64", f64, COND_LE>;
 182 defm V_CMP_GT_F64 : VOPC_64 <0x00000024, "V_CMP_GT_F64", f64, COND_GT>;
 183 defm V_CMP_LG_F64 : VOPC_64 <0x00000025, "V_CMP_LG_F64">;
 184 defm V_CMP_GE_F64 : VOPC_64 <0x00000026, "V_CMP_GE_F64", f64, COND_GE>;
 185 defm V_CMP_O_F64 : VOPC_64 <0x00000027, "V_CMP_O_F64">;
 186 defm V_CMP_U_F64 : VOPC_64 <0x00000028, "V_CMP_U_F64">;
 187 defm V_CMP_NGE_F64 : VOPC_64 <0x00000029, "V_CMP_NGE_F64">;
 188 defm V_CMP_NLG_F64 : VOPC_64 <0x0000002a, "V_CMP_NLG_F64">;
 189 defm V_CMP_NGT_F64 : VOPC_64 <0x0000002b, "V_CMP_NGT_F64">;
 190 defm V_CMP_NLE_F64 : VOPC_64 <0x0000002c, "V_CMP_NLE_F64">;
 191 defm V_CMP_NEQ_F64 : VOPC_64 <0x0000002d, "V_CMP_NEQ_F64", f64, COND_NE>;
 192 defm V_CMP_NLT_F64 : VOPC_64 <0x0000002e, "V_CMP_NLT_F64">;
 193 defm V_CMP_TRU_F64 : VOPC_64 <0x0000002f, "V_CMP_TRU_F64">;
 194
 195 let hasSideEffects = 1, Defs = [EXEC] in {
 196
 197 defm V_CMPX_F_F64 : VOPC_64 <0x00000030, "V_CMPX_F_F64">;
 198 defm V_CMPX_LT_F64 : VOPC_64 <0x00000031, "V_CMPX_LT_F64">;
 199 defm V_CMPX_EQ_F64 : VOPC_64 <0x00000032, "V_CMPX_EQ_F64">;
 200 defm V_CMPX_LE_F64 : VOPC_64 <0x00000033, "V_CMPX_LE_F64">;
 201 defm V_CMPX_GT_F64 : VOPC_64 <0x00000034, "V_CMPX_GT_F64">;
 202 defm V_CMPX_LG_F64 : VOPC_64 <0x00000035, "V_CMPX_LG_F64">;
 203 defm V_CMPX_GE_F64 : VOPC_64 <0x00000036, "V_CMPX_GE_F64">;
 204 defm V_CMPX_O_F64 : VOPC_64 <0x00000037, "V_CMPX_O_F64">;
 205 defm V_CMPX_U_F64 : VOPC_64 <0x00000038, "V_CMPX_U_F64">;
 206 defm V_CMPX_NGE_F64 : VOPC_64 <0x00000039, "V_CMPX_NGE_F64">;
 207 defm V_CMPX_NLG_F64 : VOPC_64 <0x0000003a, "V_CMPX_NLG_F64">;
 208 defm V_CMPX_NGT_F64 : VOPC_64 <0x0000003b, "V_CMPX_NGT_F64">;
 209 defm V_CMPX_NLE_F64 : VOPC_64 <0x0000003c, "V_CMPX_NLE_F64">;
 210 defm V_CMPX_NEQ_F64 : VOPC_64 <0x0000003d, "V_CMPX_NEQ_F64">;
 211 defm V_CMPX_NLT_F64 : VOPC_64 <0x0000003e, "V_CMPX_NLT_F64">;
 212 defm V_CMPX_TRU_F64 : VOPC_64 <0x0000003f, "V_CMPX_TRU_F64">;
 213
 214 } // End hasSideEffects = 1, Defs = [EXEC]
 215
 216 defm V_CMPS_F_F32 : VOPC_32 <0x00000040, "V_CMPS_F_F32">;
 217 defm V_CMPS_LT_F32 : VOPC_32 <0x00000041, "V_CMPS_LT_F32">;
 218 defm V_CMPS_EQ_F32 : VOPC_32 <0x00000042, "V_CMPS_EQ_F32">;
 219 defm V_CMPS_LE_F32 : VOPC_32 <0x00000043, "V_CMPS_LE_F32">;
 220 defm V_CMPS_GT_F32 : VOPC_32 <0x00000044, "V_CMPS_GT_F32">;
 221 defm V_CMPS_LG_F32 : VOPC_32 <0x00000045, "V_CMPS_LG_F32">;
 222 defm V_CMPS_GE_F32 : VOPC_32 <0x00000046, "V_CMPS_GE_F32">;
 223 defm V_CMPS_O_F32 : VOPC_32 <0x00000047, "V_CMPS_O_F32">;
 224 defm V_CMPS_U_F32 : VOPC_32 <0x00000048, "V_CMPS_U_F32">;
 225 defm V_CMPS_NGE_F32 : VOPC_32 <0x00000049, "V_CMPS_NGE_F32">;
 226 defm V_CMPS_NLG_F32 : VOPC_32 <0x0000004a, "V_CMPS_NLG_F32">;
 227 defm V_CMPS_NGT_F32 : VOPC_32 <0x0000004b, "V_CMPS_NGT_F32">;
 228 defm V_CMPS_NLE_F32 : VOPC_32 <0x0000004c, "V_CMPS_NLE_F32">;
 229 defm V_CMPS_NEQ_F32 : VOPC_32 <0x0000004d, "V_CMPS_NEQ_F32">;
 230 defm V_CMPS_NLT_F32 : VOPC_32 <0x0000004e, "V_CMPS_NLT_F32">;
 231 defm V_CMPS_TRU_F32 : VOPC_32 <0x0000004f, "V_CMPS_TRU_F32">;
 232
 233 let hasSideEffects = 1, Defs = [EXEC] in {
 234
 235 defm V_CMPSX_F_F32 : VOPC_32 <0x00000050, "V_CMPSX_F_F32">;
 236 defm V_CMPSX_LT_F32 : VOPC_32 <0x00000051, "V_CMPSX_LT_F32">;
 237 defm V_CMPSX_EQ_F32 : VOPC_32 <0x00000052, "V_CMPSX_EQ_F32">;
 238 defm V_CMPSX_LE_F32 : VOPC_32 <0x00000053, "V_CMPSX_LE_F32">;
 239 defm V_CMPSX_GT_F32 : VOPC_32 <0x00000054, "V_CMPSX_GT_F32">;
 240 defm V_CMPSX_LG_F32 : VOPC_32 <0x00000055, "V_CMPSX_LG_F32">;
 241 defm V_CMPSX_GE_F32 : VOPC_32 <0x00000056, "V_CMPSX_GE_F32">;
 242 defm V_CMPSX_O_F32 : VOPC_32 <0x00000057, "V_CMPSX_O_F32">;
 243 defm V_CMPSX_U_F32 : VOPC_32 <0x00000058, "V_CMPSX_U_F32">;
 244 defm V_CMPSX_NGE_F32 : VOPC_32 <0x00000059, "V_CMPSX_NGE_F32">;
 245 defm V_CMPSX_NLG_F32 : VOPC_32 <0x0000005a, "V_CMPSX_NLG_F32">;
 246 defm V_CMPSX_NGT_F32 : VOPC_32 <0x0000005b, "V_CMPSX_NGT_F32">;
 247 defm V_CMPSX_NLE_F32 : VOPC_32 <0x0000005c, "V_CMPSX_NLE_F32">;
 248 defm V_CMPSX_NEQ_F32 : VOPC_32 <0x0000005d, "V_CMPSX_NEQ_F32">;
 249 defm V_CMPSX_NLT_F32 : VOPC_32 <0x0000005e, "V_CMPSX_NLT_F32">;
 250 defm V_CMPSX_TRU_F32 : VOPC_32 <0x0000005f, "V_CMPSX_TRU_F32">;
 251
 252 } // End hasSideEffects = 1, Defs = [EXEC]
 253
 254 defm V_CMPS_F_F64 : VOPC_64 <0x00000060, "V_CMPS_F_F64">;
 255 defm V_CMPS_LT_F64 : VOPC_64 <0x00000061, "V_CMPS_LT_F64">;
 256 defm V_CMPS_EQ_F64 : VOPC_64 <0x00000062, "V_CMPS_EQ_F64">;
 257 defm V_CMPS_LE_F64 : VOPC_64 <0x00000063, "V_CMPS_LE_F64">;
 258 defm V_CMPS_GT_F64 : VOPC_64 <0x00000064, "V_CMPS_GT_F64">;
 259 defm V_CMPS_LG_F64 : VOPC_64 <0x00000065, "V_CMPS_LG_F64">;
 260 defm V_CMPS_GE_F64 : VOPC_64 <0x00000066, "V_CMPS_GE_F64">;
 261 defm V_CMPS_O_F64 : VOPC_64 <0x00000067, "V_CMPS_O_F64">;
 262 defm V_CMPS_U_F64 : VOPC_64 <0x00000068, "V_CMPS_U_F64">;
 263 defm V_CMPS_NGE_F64 : VOPC_64 <0x00000069, "V_CMPS_NGE_F64">;
 264 defm V_CMPS_NLG_F64 : VOPC_64 <0x0000006a, "V_CMPS_NLG_F64">;
 265 defm V_CMPS_NGT_F64 : VOPC_64 <0x0000006b, "V_CMPS_NGT_F64">;
 266 defm V_CMPS_NLE_F64 : VOPC_64 <0x0000006c, "V_CMPS_NLE_F64">;
 267 defm V_CMPS_NEQ_F64 : VOPC_64 <0x0000006d, "V_CMPS_NEQ_F64">;
 268 defm V_CMPS_NLT_F64 : VOPC_64 <0x0000006e, "V_CMPS_NLT_F64">;
 269 defm V_CMPS_TRU_F64 : VOPC_64 <0x0000006f, "V_CMPS_TRU_F64">;
 270
 271 let hasSideEffects = 1, Defs = [EXEC] in {
 272
 273 defm V_CMPSX_F_F64 : VOPC_64 <0x00000070, "V_CMPSX_F_F64">;
 274 defm V_CMPSX_LT_F64 : VOPC_64 <0x00000071, "V_CMPSX_LT_F64">;
 275 defm V_CMPSX_EQ_F64 : VOPC_64 <0x00000072, "V_CMPSX_EQ_F64">;
 276 defm V_CMPSX_LE_F64 : VOPC_64 <0x00000073, "V_CMPSX_LE_F64">;
 277 defm V_CMPSX_GT_F64 : VOPC_64 <0x00000074, "V_CMPSX_GT_F64">;
 278 defm V_CMPSX_LG_F64 : VOPC_64 <0x00000075, "V_CMPSX_LG_F64">;
 279 defm V_CMPSX_GE_F64 : VOPC_64 <0x00000076, "V_CMPSX_GE_F64">;
 280 defm V_CMPSX_O_F64 : VOPC_64 <0x00000077, "V_CMPSX_O_F64">;
 281 defm V_CMPSX_U_F64 : VOPC_64 <0x00000078, "V_CMPSX_U_F64">;
 282 defm V_CMPSX_NGE_F64 : VOPC_64 <0x00000079, "V_CMPSX_NGE_F64">;
 283 defm V_CMPSX_NLG_F64 : VOPC_64 <0x0000007a, "V_CMPSX_NLG_F64">;
 284 defm V_CMPSX_NGT_F64 : VOPC_64 <0x0000007b, "V_CMPSX_NGT_F64">;
 285 defm V_CMPSX_NLE_F64 : VOPC_64 <0x0000007c, "V_CMPSX_NLE_F64">;
 286 defm V_CMPSX_NEQ_F64 : VOPC_64 <0x0000007d, "V_CMPSX_NEQ_F64">;
 287 defm V_CMPSX_NLT_F64 : VOPC_64 <0x0000007e, "V_CMPSX_NLT_F64">;
 288 defm V_CMPSX_TRU_F64 : VOPC_64 <0x0000007f, "V_CMPSX_TRU_F64">;
 289
 290 } // End hasSideEffects = 1, Defs = [EXEC]
 291
 292 defm V_CMP_F_I32 : VOPC_32 <0x00000080, "V_CMP_F_I32">;
 293 defm V_CMP_LT_I32 : VOPC_32 <0x00000081, "V_CMP_LT_I32", i32, COND_LT>;
 294 defm V_CMP_EQ_I32 : VOPC_32 <0x00000082, "V_CMP_EQ_I32", i32, COND_EQ>;
 295 defm V_CMP_LE_I32 : VOPC_32 <0x00000083, "V_CMP_LE_I32", i32, COND_LE>;
 296 defm V_CMP_GT_I32 : VOPC_32 <0x00000084, "V_CMP_GT_I32", i32, COND_GT>;
 297 defm V_CMP_NE_I32 : VOPC_32 <0x00000085, "V_CMP_NE_I32", i32, COND_NE>;
 298 defm V_CMP_GE_I32 : VOPC_32 <0x00000086, "V_CMP_GE_I32", i32, COND_GE>;
 299 defm V_CMP_T_I32 : VOPC_32 <0x00000087, "V_CMP_T_I32">;
 300
 301 let hasSideEffects = 1, Defs = [EXEC] in {
 302
 303 defm V_CMPX_F_I32 : VOPC_32 <0x00000090, "V_CMPX_F_I32">;
 304 defm V_CMPX_LT_I32 : VOPC_32 <0x00000091, "V_CMPX_LT_I32">;
 305 defm V_CMPX_EQ_I32 : VOPC_32 <0x00000092, "V_CMPX_EQ_I32">;
 306 defm V_CMPX_LE_I32 : VOPC_32 <0x00000093, "V_CMPX_LE_I32">;
 307 defm V_CMPX_GT_I32 : VOPC_32 <0x00000094, "V_CMPX_GT_I32">;
 308 defm V_CMPX_NE_I32 : VOPC_32 <0x00000095, "V_CMPX_NE_I32">;
 309 defm V_CMPX_GE_I32 : VOPC_32 <0x00000096, "V_CMPX_GE_I32">;
 310 defm V_CMPX_T_I32 : VOPC_32 <0x00000097, "V_CMPX_T_I32">;
 311
 312 } // End hasSideEffects = 1, Defs = [EXEC]
 313
 314 defm V_CMP_F_I64 : VOPC_64 <0x000000a0, "V_CMP_F_I64">;
 315 defm V_CMP_LT_I64 : VOPC_64 <0x000000a1, "V_CMP_LT_I64">;
 316 defm V_CMP_EQ_I64 : VOPC_64 <0x000000a2, "V_CMP_EQ_I64">;
 317 defm V_CMP_LE_I64 : VOPC_64 <0x000000a3, "V_CMP_LE_I64">;
 318 defm V_CMP_GT_I64 : VOPC_64 <0x000000a4, "V_CMP_GT_I64">;
 319 defm V_CMP_NE_I64 : VOPC_64 <0x000000a5, "V_CMP_NE_I64">;
 320 defm V_CMP_GE_I64 : VOPC_64 <0x000000a6, "V_CMP_GE_I64">;
 321 defm V_CMP_T_I64 : VOPC_64 <0x000000a7, "V_CMP_T_I64">;
 322
 323 let hasSideEffects = 1, Defs = [EXEC] in {
 324
 325 defm V_CMPX_F_I64 : VOPC_64 <0x000000b0, "V_CMPX_F_I64">;
 326 defm V_CMPX_LT_I64 : VOPC_64 <0x000000b1, "V_CMPX_LT_I64">;
 327 defm V_CMPX_EQ_I64 : VOPC_64 <0x000000b2, "V_CMPX_EQ_I64">;
 328 defm V_CMPX_LE_I64 : VOPC_64 <0x000000b3, "V_CMPX_LE_I64">;
 329 defm V_CMPX_GT_I64 : VOPC_64 <0x000000b4, "V_CMPX_GT_I64">;
 330 defm V_CMPX_NE_I64 : VOPC_64 <0x000000b5, "V_CMPX_NE_I64">;
 331 defm V_CMPX_GE_I64 : VOPC_64 <0x000000b6, "V_CMPX_GE_I64">;
 332 defm V_CMPX_T_I64 : VOPC_64 <0x000000b7, "V_CMPX_T_I64">;
 333
 334 } // End hasSideEffects = 1, Defs = [EXEC]
 335
 336 defm V_CMP_F_U32 : VOPC_32 <0x000000c0, "V_CMP_F_U32">;
 337 defm V_CMP_LT_U32 : VOPC_32 <0x000000c1, "V_CMP_LT_U32">;
 338 defm V_CMP_EQ_U32 : VOPC_32 <0x000000c2, "V_CMP_EQ_U32">;
 339 defm V_CMP_LE_U32 : VOPC_32 <0x000000c3, "V_CMP_LE_U32">;
 340 defm V_CMP_GT_U32 : VOPC_32 <0x000000c4, "V_CMP_GT_U32">;
 341 defm V_CMP_NE_U32 : VOPC_32 <0x000000c5, "V_CMP_NE_U32">;
 342 defm V_CMP_GE_U32 : VOPC_32 <0x000000c6, "V_CMP_GE_U32">;
 343 defm V_CMP_T_U32 : VOPC_32 <0x000000c7, "V_CMP_T_U32">;
 344
 345 let hasSideEffects = 1, Defs = [EXEC] in {
 346
 347 defm V_CMPX_F_U32 : VOPC_32 <0x000000d0, "V_CMPX_F_U32">;
 348 defm V_CMPX_LT_U32 : VOPC_32 <0x000000d1, "V_CMPX_LT_U32">;
 349 defm V_CMPX_EQ_U32 : VOPC_32 <0x000000d2, "V_CMPX_EQ_U32">;
 350 defm V_CMPX_LE_U32 : VOPC_32 <0x000000d3, "V_CMPX_LE_U32">;
 351 defm V_CMPX_GT_U32 : VOPC_32 <0x000000d4, "V_CMPX_GT_U32">;
 352 defm V_CMPX_NE_U32 : VOPC_32 <0x000000d5, "V_CMPX_NE_U32">;
 353 defm V_CMPX_GE_U32 : VOPC_32 <0x000000d6, "V_CMPX_GE_U32">;
 354 defm V_CMPX_T_U32 : VOPC_32 <0x000000d7, "V_CMPX_T_U32">;
 355
 356 } // End hasSideEffects = 1, Defs = [EXEC]
 357
 358 defm V_CMP_F_U64 : VOPC_64 <0x000000e0, "V_CMP_F_U64">;
 359 defm V_CMP_LT_U64 : VOPC_64 <0x000000e1, "V_CMP_LT_U64">;
 360 defm V_CMP_EQ_U64 : VOPC_64 <0x000000e2, "V_CMP_EQ_U64">;
 361 defm V_CMP_LE_U64 : VOPC_64 <0x000000e3, "V_CMP_LE_U64">;
 362 defm V_CMP_GT_U64 : VOPC_64 <0x000000e4, "V_CMP_GT_U64">;
 363 defm V_CMP_NE_U64 : VOPC_64 <0x000000e5, "V_CMP_NE_U64">;
 364 defm V_CMP_GE_U64 : VOPC_64 <0x000000e6, "V_CMP_GE_U64">;
 365 defm V_CMP_T_U64 : VOPC_64 <0x000000e7, "V_CMP_T_U64">;
 366
 367 let hasSideEffects = 1, Defs = [EXEC] in {
 368
 369 defm V_CMPX_F_U64 : VOPC_64 <0x000000f0, "V_CMPX_F_U64">;
 370 defm V_CMPX_LT_U64 : VOPC_64 <0x000000f1, "V_CMPX_LT_U64">;
 371 defm V_CMPX_EQ_U64 : VOPC_64 <0x000000f2, "V_CMPX_EQ_U64">;
 372 defm V_CMPX_LE_U64 : VOPC_64 <0x000000f3, "V_CMPX_LE_U64">;
 373 defm V_CMPX_GT_U64 : VOPC_64 <0x000000f4, "V_CMPX_GT_U64">;
 374 defm V_CMPX_NE_U64 : VOPC_64 <0x000000f5, "V_CMPX_NE_U64">;
 375 defm V_CMPX_GE_U64 : VOPC_64 <0x000000f6, "V_CMPX_GE_U64">;
 376 defm V_CMPX_T_U64 : VOPC_64 <0x000000f7, "V_CMPX_T_U64">;
 377
 378 } // End hasSideEffects = 1, Defs = [EXEC]
 379
 380 defm V_CMP_CLASS_F32 : VOPC_32 <0x00000088, "V_CMP_CLASS_F32">;
 381
 382 let hasSideEffects = 1, Defs = [EXEC] in {
 383 defm V_CMPX_CLASS_F32 : VOPC_32 <0x00000098, "V_CMPX_CLASS_F32">;
 384 } // End hasSideEffects = 1, Defs = [EXEC]
 385
 386 defm V_CMP_CLASS_F64 : VOPC_64 <0x000000a8, "V_CMP_CLASS_F64">;
 387
 388 let hasSideEffects = 1, Defs = [EXEC] in {
 389 defm V_CMPX_CLASS_F64 : VOPC_64 <0x000000b8, "V_CMPX_CLASS_F64">;
 390 } // End hasSideEffects = 1, Defs = [EXEC]
 391
 392 } // End isCompare = 1
 393
 394 def DS_WRITE_B32 : DS_Store_Helper <0x0000000d, "DS_WRITE_B32", VReg_32>;
 395 def DS_READ_B32 : DS_Load_Helper <0x00000036, "DS_READ_B32", VReg_32>;
 396
 397 //def BUFFER_LOAD_FORMAT_X : MUBUF_ <0x00000000, "BUFFER_LOAD_FORMAT_X", []>;
 398 //def BUFFER_LOAD_FORMAT_XY : MUBUF_ <0x00000001, "BUFFER_LOAD_FORMAT_XY", []>;
 399 //def BUFFER_LOAD_FORMAT_XYZ : MUBUF_ <0x00000002, "BUFFER_LOAD_FORMAT_XYZ", []>;
 400 defm BUFFER_LOAD_FORMAT_XYZW : MUBUF_Load_Helper <0x00000003, "BUFFER_LOAD_FORMAT_XYZW", VReg_128>;
 401 //def BUFFER_STORE_FORMAT_X : MUBUF_ <0x00000004, "BUFFER_STORE_FORMAT_X", []>;
 402 //def BUFFER_STORE_FORMAT_XY : MUBUF_ <0x00000005, "BUFFER_STORE_FORMAT_XY", []>;
 403 //def BUFFER_STORE_FORMAT_XYZ : MUBUF_ <0x00000006, "BUFFER_STORE_FORMAT_XYZ", []>;
 404 //def BUFFER_STORE_FORMAT_XYZW : MUBUF_ <0x00000007, "BUFFER_STORE_FORMAT_XYZW", []>;
 405 defm BUFFER_LOAD_UBYTE : MUBUF_Load_Helper <0x00000008, "BUFFER_LOAD_UBYTE", VReg_32>;
 406 defm BUFFER_LOAD_SBYTE : MUBUF_Load_Helper <0x00000009, "BUFFER_LOAD_SBYTE", VReg_32>;
 407 defm BUFFER_LOAD_USHORT : MUBUF_Load_Helper <0x0000000a, "BUFFER_LOAD_USHORT", VReg_32>;
 408 defm BUFFER_LOAD_SSHORT : MUBUF_Load_Helper <0x0000000b, "BUFFER_LOAD_SSHORT", VReg_32>;
 409 defm BUFFER_LOAD_DWORD : MUBUF_Load_Helper <0x0000000c, "BUFFER_LOAD_DWORD", VReg_32>;
 410 defm BUFFER_LOAD_DWORDX2 : MUBUF_Load_Helper <0x0000000d, "BUFFER_LOAD_DWORDX2", VReg_64>;
 411 defm BUFFER_LOAD_DWORDX4 : MUBUF_Load_Helper <0x0000000e, "BUFFER_LOAD_DWORDX4", VReg_128>;
 412
 413 def BUFFER_STORE_BYTE : MUBUF_Store_Helper <
 414   0x00000018, "BUFFER_STORE_BYTE", VReg_32
 415 >;
 416
 417 def BUFFER_STORE_SHORT : MUBUF_Store_Helper <
 418   0x0000001a, "BUFFER_STORE_SHORT", VReg_32
 419 >;
 420
 421 def BUFFER_STORE_DWORD : MUBUF_Store_Helper <
 422   0x0000001c, "BUFFER_STORE_DWORD", VReg_32
 423 >;
 424
 425 def BUFFER_STORE_DWORDX2 : MUBUF_Store_Helper <
 426   0x0000001d, "BUFFER_STORE_DWORDX2", VReg_64
 427 >;
 428
 429 def BUFFER_STORE_DWORDX4 : MUBUF_Store_Helper <
 430   0x0000001e, "BUFFER_STORE_DWORDX4", VReg_128
 431 >;
 432 //def BUFFER_ATOMIC_SWAP : MUBUF_ <0x00000030, "BUFFER_ATOMIC_SWAP", []>;
 433 //def BUFFER_ATOMIC_CMPSWAP : MUBUF_ <0x00000031, "BUFFER_ATOMIC_CMPSWAP", []>;
 434 //def BUFFER_ATOMIC_ADD : MUBUF_ <0x00000032, "BUFFER_ATOMIC_ADD", []>;
 435 //def BUFFER_ATOMIC_SUB : MUBUF_ <0x00000033, "BUFFER_ATOMIC_SUB", []>;
 436 //def BUFFER_ATOMIC_RSUB : MUBUF_ <0x00000034, "BUFFER_ATOMIC_RSUB", []>;
 437 //def BUFFER_ATOMIC_SMIN : MUBUF_ <0x00000035, "BUFFER_ATOMIC_SMIN", []>;
 438 //def BUFFER_ATOMIC_UMIN : MUBUF_ <0x00000036, "BUFFER_ATOMIC_UMIN", []>;
 439 //def BUFFER_ATOMIC_SMAX : MUBUF_ <0x00000037, "BUFFER_ATOMIC_SMAX", []>;
 440 //def BUFFER_ATOMIC_UMAX : MUBUF_ <0x00000038, "BUFFER_ATOMIC_UMAX", []>;
 441 //def BUFFER_ATOMIC_AND : MUBUF_ <0x00000039, "BUFFER_ATOMIC_AND", []>;
 442 //def BUFFER_ATOMIC_OR : MUBUF_ <0x0000003a, "BUFFER_ATOMIC_OR", []>;
 443 //def BUFFER_ATOMIC_XOR : MUBUF_ <0x0000003b, "BUFFER_ATOMIC_XOR", []>;
 444 //def BUFFER_ATOMIC_INC : MUBUF_ <0x0000003c, "BUFFER_ATOMIC_INC", []>;
 445 //def BUFFER_ATOMIC_DEC : MUBUF_ <0x0000003d, "BUFFER_ATOMIC_DEC", []>;
 446 //def BUFFER_ATOMIC_FCMPSWAP : MUBUF_ <0x0000003e, "BUFFER_ATOMIC_FCMPSWAP", []>;
 447 //def BUFFER_ATOMIC_FMIN : MUBUF_ <0x0000003f, "BUFFER_ATOMIC_FMIN", []>;
 448 //def BUFFER_ATOMIC_FMAX : MUBUF_ <0x00000040, "BUFFER_ATOMIC_FMAX", []>;
 449 //def BUFFER_ATOMIC_SWAP_X2 : MUBUF_X2 <0x00000050, "BUFFER_ATOMIC_SWAP_X2", []>;
 450 //def BUFFER_ATOMIC_CMPSWAP_X2 : MUBUF_X2 <0x00000051, "BUFFER_ATOMIC_CMPSWAP_X2", []>;
 451 //def BUFFER_ATOMIC_ADD_X2 : MUBUF_X2 <0x00000052, "BUFFER_ATOMIC_ADD_X2", []>;
 452 //def BUFFER_ATOMIC_SUB_X2 : MUBUF_X2 <0x00000053, "BUFFER_ATOMIC_SUB_X2", []>;
 453 //def BUFFER_ATOMIC_RSUB_X2 : MUBUF_X2 <0x00000054, "BUFFER_ATOMIC_RSUB_X2", []>;
 454 //def BUFFER_ATOMIC_SMIN_X2 : MUBUF_X2 <0x00000055, "BUFFER_ATOMIC_SMIN_X2", []>;
 455 //def BUFFER_ATOMIC_UMIN_X2 : MUBUF_X2 <0x00000056, "BUFFER_ATOMIC_UMIN_X2", []>;
 456 //def BUFFER_ATOMIC_SMAX_X2 : MUBUF_X2 <0x00000057, "BUFFER_ATOMIC_SMAX_X2", []>;
 457 //def BUFFER_ATOMIC_UMAX_X2 : MUBUF_X2 <0x00000058, "BUFFER_ATOMIC_UMAX_X2", []>;
 458 //def BUFFER_ATOMIC_AND_X2 : MUBUF_X2 <0x00000059, "BUFFER_ATOMIC_AND_X2", []>;
 459 //def BUFFER_ATOMIC_OR_X2 : MUBUF_X2 <0x0000005a, "BUFFER_ATOMIC_OR_X2", []>;
 460 //def BUFFER_ATOMIC_XOR_X2 : MUBUF_X2 <0x0000005b, "BUFFER_ATOMIC_XOR_X2", []>;
 461 //def BUFFER_ATOMIC_INC_X2 : MUBUF_X2 <0x0000005c, "BUFFER_ATOMIC_INC_X2", []>;
 462 //def BUFFER_ATOMIC_DEC_X2 : MUBUF_X2 <0x0000005d, "BUFFER_ATOMIC_DEC_X2", []>;
 463 //def BUFFER_ATOMIC_FCMPSWAP_X2 : MUBUF_X2 <0x0000005e, "BUFFER_ATOMIC_FCMPSWAP_X2", []>;
 464 //def BUFFER_ATOMIC_FMIN_X2 : MUBUF_X2 <0x0000005f, "BUFFER_ATOMIC_FMIN_X2", []>;
 465 //def BUFFER_ATOMIC_FMAX_X2 : MUBUF_X2 <0x00000060, "BUFFER_ATOMIC_FMAX_X2", []>;
 466 //def BUFFER_WBINVL1_SC : MUBUF_WBINVL1 <0x00000070, "BUFFER_WBINVL1_SC", []>;
 467 //def BUFFER_WBINVL1 : MUBUF_WBINVL1 <0x00000071, "BUFFER_WBINVL1", []>;
 468 //def TBUFFER_LOAD_FORMAT_X : MTBUF_ <0x00000000, "TBUFFER_LOAD_FORMAT_X", []>;
 469 //def TBUFFER_LOAD_FORMAT_XY : MTBUF_ <0x00000001, "TBUFFER_LOAD_FORMAT_XY", []>;
 470 //def TBUFFER_LOAD_FORMAT_XYZ : MTBUF_ <0x00000002, "TBUFFER_LOAD_FORMAT_XYZ", []>;
 471 def TBUFFER_LOAD_FORMAT_XYZW : MTBUF_Load_Helper <0x00000003, "TBUFFER_LOAD_FORMAT_XYZW", VReg_128>;
 472 //def TBUFFER_STORE_FORMAT_X : MTBUF_ <0x00000004, "TBUFFER_STORE_FORMAT_X", []>;
 473 //def TBUFFER_STORE_FORMAT_XY : MTBUF_ <0x00000005, "TBUFFER_STORE_FORMAT_XY", []>;
 474 //def TBUFFER_STORE_FORMAT_XYZ : MTBUF_ <0x00000006, "TBUFFER_STORE_FORMAT_XYZ", []>;
 475 //def TBUFFER_STORE_FORMAT_XYZW : MTBUF_ <0x00000007, "TBUFFER_STORE_FORMAT_XYZW", []>;
 476
 477 let mayLoad = 1 in {
 478
 479 defm S_LOAD_DWORD : SMRD_Helper <0x00, "S_LOAD_DWORD", SReg_64, SReg_32>;
 480 defm S_LOAD_DWORDX2 : SMRD_Helper <0x01, "S_LOAD_DWORDX2", SReg_64, SReg_64>;
 481 defm S_LOAD_DWORDX4 : SMRD_Helper <0x02, "S_LOAD_DWORDX4", SReg_64, SReg_128>;
 482 defm S_LOAD_DWORDX8 : SMRD_Helper <0x03, "S_LOAD_DWORDX8", SReg_64, SReg_256>;
 483 defm S_LOAD_DWORDX16 : SMRD_Helper <0x04, "S_LOAD_DWORDX16", SReg_64, SReg_512>;
 484
 485 defm S_BUFFER_LOAD_DWORD : SMRD_Helper <
 486   0x08, "S_BUFFER_LOAD_DWORD", SReg_128, SReg_32
 487 >;
 488
 489 defm S_BUFFER_LOAD_DWORDX2 : SMRD_Helper <
 490   0x09, "S_BUFFER_LOAD_DWORDX2", SReg_128, SReg_64
 491 >;
 492
 493 defm S_BUFFER_LOAD_DWORDX4 : SMRD_Helper <
 494   0x0a, "S_BUFFER_LOAD_DWORDX4", SReg_128, SReg_128
 495 >;
 496
 497 defm S_BUFFER_LOAD_DWORDX8 : SMRD_Helper <
 498   0x0b, "S_BUFFER_LOAD_DWORDX8", SReg_128, SReg_256
 499 >;
 500
 501 defm S_BUFFER_LOAD_DWORDX16 : SMRD_Helper <
 502   0x0c, "S_BUFFER_LOAD_DWORDX16", SReg_128, SReg_512
 503 >;
 504
 505 } // mayLoad = 1
 506
 507 //def S_MEMTIME : SMRD_ <0x0000001e, "S_MEMTIME", []>;
 508 //def S_DCACHE_INV : SMRD_ <0x0000001f, "S_DCACHE_INV", []>;
 509 defm IMAGE_LOAD : MIMG_NoSampler <0x00000000, "IMAGE_LOAD">;
 510 defm IMAGE_LOAD_MIP : MIMG_NoSampler <0x00000001, "IMAGE_LOAD_MIP">;
 511 //def IMAGE_LOAD_PCK : MIMG_NoPattern_ <"IMAGE_LOAD_PCK", 0x00000002>;
 512 //def IMAGE_LOAD_PCK_SGN : MIMG_NoPattern_ <"IMAGE_LOAD_PCK_SGN", 0x00000003>;
 513 //def IMAGE_LOAD_MIP_PCK : MIMG_NoPattern_ <"IMAGE_LOAD_MIP_PCK", 0x00000004>;
 514 //def IMAGE_LOAD_MIP_PCK_SGN : MIMG_NoPattern_ <"IMAGE_LOAD_MIP_PCK_SGN", 0x00000005>;
 515 //def IMAGE_STORE : MIMG_NoPattern_ <"IMAGE_STORE", 0x00000008>;
 516 //def IMAGE_STORE_MIP : MIMG_NoPattern_ <"IMAGE_STORE_MIP", 0x00000009>;
 517 //def IMAGE_STORE_PCK : MIMG_NoPattern_ <"IMAGE_STORE_PCK", 0x0000000a>;
 518 //def IMAGE_STORE_MIP_PCK : MIMG_NoPattern_ <"IMAGE_STORE_MIP_PCK", 0x0000000b>;
 519 def IMAGE_GET_RESINFO : MIMG_NoSampler_Helper <0x0000000e, "IMAGE_GET_RESINFO", VReg_32>;
 520 //def IMAGE_ATOMIC_SWAP : MIMG_NoPattern_ <"IMAGE_ATOMIC_SWAP", 0x0000000f>;
 521 //def IMAGE_ATOMIC_CMPSWAP : MIMG_NoPattern_ <"IMAGE_ATOMIC_CMPSWAP", 0x00000010>;
 522 //def IMAGE_ATOMIC_ADD : MIMG_NoPattern_ <"IMAGE_ATOMIC_ADD", 0x00000011>;
 523 //def IMAGE_ATOMIC_SUB : MIMG_NoPattern_ <"IMAGE_ATOMIC_SUB", 0x00000012>;
 524 //def IMAGE_ATOMIC_RSUB : MIMG_NoPattern_ <"IMAGE_ATOMIC_RSUB", 0x00000013>;
 525 //def IMAGE_ATOMIC_SMIN : MIMG_NoPattern_ <"IMAGE_ATOMIC_SMIN", 0x00000014>;
 526 //def IMAGE_ATOMIC_UMIN : MIMG_NoPattern_ <"IMAGE_ATOMIC_UMIN", 0x00000015>;
 527 //def IMAGE_ATOMIC_SMAX : MIMG_NoPattern_ <"IMAGE_ATOMIC_SMAX", 0x00000016>;
 528 //def IMAGE_ATOMIC_UMAX : MIMG_NoPattern_ <"IMAGE_ATOMIC_UMAX", 0x00000017>;
 529 //def IMAGE_ATOMIC_AND : MIMG_NoPattern_ <"IMAGE_ATOMIC_AND", 0x00000018>;
 530 //def IMAGE_ATOMIC_OR : MIMG_NoPattern_ <"IMAGE_ATOMIC_OR", 0x00000019>;
 531 //def IMAGE_ATOMIC_XOR : MIMG_NoPattern_ <"IMAGE_ATOMIC_XOR", 0x0000001a>;
 532 //def IMAGE_ATOMIC_INC : MIMG_NoPattern_ <"IMAGE_ATOMIC_INC", 0x0000001b>;
 533 //def IMAGE_ATOMIC_DEC : MIMG_NoPattern_ <"IMAGE_ATOMIC_DEC", 0x0000001c>;
 534 //def IMAGE_ATOMIC_FCMPSWAP : MIMG_NoPattern_ <"IMAGE_ATOMIC_FCMPSWAP", 0x0000001d>;
 535 //def IMAGE_ATOMIC_FMIN : MIMG_NoPattern_ <"IMAGE_ATOMIC_FMIN", 0x0000001e>;
 536 //def IMAGE_ATOMIC_FMAX : MIMG_NoPattern_ <"IMAGE_ATOMIC_FMAX", 0x0000001f>;
 537 defm IMAGE_SAMPLE : MIMG_Sampler <0x00000020, "IMAGE_SAMPLE">;
 538 //def IMAGE_SAMPLE_CL : MIMG_NoPattern_ <"IMAGE_SAMPLE_CL", 0x00000021>;
 539 defm IMAGE_SAMPLE_D : MIMG_Sampler <0x00000022, "IMAGE_SAMPLE_D">;
 540 //def IMAGE_SAMPLE_D_CL : MIMG_NoPattern_ <"IMAGE_SAMPLE_D_CL", 0x00000023>;
 541 defm IMAGE_SAMPLE_L : MIMG_Sampler <0x00000024, "IMAGE_SAMPLE_L">;
 542 defm IMAGE_SAMPLE_B : MIMG_Sampler <0x00000025, "IMAGE_SAMPLE_B">;
 543 //def IMAGE_SAMPLE_B_CL : MIMG_NoPattern_ <"IMAGE_SAMPLE_B_CL", 0x00000026>;
 544 //def IMAGE_SAMPLE_LZ : MIMG_NoPattern_ <"IMAGE_SAMPLE_LZ", 0x00000027>;
 545 defm IMAGE_SAMPLE_C : MIMG_Sampler <0x00000028, "IMAGE_SAMPLE_C">;
 546 //def IMAGE_SAMPLE_C_CL : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_CL", 0x00000029>;
 547 defm IMAGE_SAMPLE_C_D : MIMG_Sampler <0x0000002a, "IMAGE_SAMPLE_C_D">;
 548 //def IMAGE_SAMPLE_C_D_CL : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_D_CL", 0x0000002b>;
 549 defm IMAGE_SAMPLE_C_L : MIMG_Sampler <0x0000002c, "IMAGE_SAMPLE_C_L">;
 550 defm IMAGE_SAMPLE_C_B : MIMG_Sampler <0x0000002d, "IMAGE_SAMPLE_C_B">;
 551 //def IMAGE_SAMPLE_C_B_CL : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_B_CL", 0x0000002e>;
 552 //def IMAGE_SAMPLE_C_LZ : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_LZ", 0x0000002f>;
 553 //def IMAGE_SAMPLE_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_O", 0x00000030>;
 554 //def IMAGE_SAMPLE_CL_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_CL_O", 0x00000031>;
 555 //def IMAGE_SAMPLE_D_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_D_O", 0x00000032>;
 556 //def IMAGE_SAMPLE_D_CL_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_D_CL_O", 0x00000033>;
 557 //def IMAGE_SAMPLE_L_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_L_O", 0x00000034>;
 558 //def IMAGE_SAMPLE_B_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_B_O", 0x00000035>;
 559 //def IMAGE_SAMPLE_B_CL_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_B_CL_O", 0x00000036>;
 560 //def IMAGE_SAMPLE_LZ_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_LZ_O", 0x00000037>;
 561 //def IMAGE_SAMPLE_C_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_O", 0x00000038>;
 562 //def IMAGE_SAMPLE_C_CL_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_CL_O", 0x00000039>;
 563 //def IMAGE_SAMPLE_C_D_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_D_O", 0x0000003a>;
 564 //def IMAGE_SAMPLE_C_D_CL_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_D_CL_O", 0x0000003b>;
 565 //def IMAGE_SAMPLE_C_L_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_L_O", 0x0000003c>;
 566 //def IMAGE_SAMPLE_C_B_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_B_O", 0x0000003d>;
 567 //def IMAGE_SAMPLE_C_B_CL_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_B_CL_O", 0x0000003e>;
 568 //def IMAGE_SAMPLE_C_LZ_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_LZ_O", 0x0000003f>;
 569 //def IMAGE_GATHER4 : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4", 0x00000040>;
 570 //def IMAGE_GATHER4_CL : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_CL", 0x00000041>;
 571 //def IMAGE_GATHER4_L : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_L", 0x00000044>;
 572 //def IMAGE_GATHER4_B : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_B", 0x00000045>;
 573 //def IMAGE_GATHER4_B_CL : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_B_CL", 0x00000046>;
 574 //def IMAGE_GATHER4_LZ : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_LZ", 0x00000047>;
 575 //def IMAGE_GATHER4_C : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_C", 0x00000048>;
 576 //def IMAGE_GATHER4_C_CL : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_C_CL", 0x00000049>;
 577 //def IMAGE_GATHER4_C_L : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_C_L", 0x0000004c>;
 578 //def IMAGE_GATHER4_C_B : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_C_B", 0x0000004d>;
 579 //def IMAGE_GATHER4_C_B_CL : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_C_B_CL", 0x0000004e>;
 580 //def IMAGE_GATHER4_C_LZ : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_C_LZ", 0x0000004f>;
 581 //def IMAGE_GATHER4_O : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_O", 0x00000050>;
 582 //def IMAGE_GATHER4_CL_O : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_CL_O", 0x00000051>;
 583 //def IMAGE_GATHER4_L_O : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_L_O", 0x00000054>;
 584 //def IMAGE_GATHER4_B_O : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_B_O", 0x00000055>;
 585 //def IMAGE_GATHER4_B_CL_O : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_B_CL_O", 0x00000056>;
 586 //def IMAGE_GATHER4_LZ_O : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_LZ_O", 0x00000057>;
 587 //def IMAGE_GATHER4_C_O : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_C_O", 0x00000058>;
 588 //def IMAGE_GATHER4_C_CL_O : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_C_CL_O", 0x00000059>;
 589 //def IMAGE_GATHER4_C_L_O : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_C_L_O", 0x0000005c>;
 590 //def IMAGE_GATHER4_C_B_O : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_C_B_O", 0x0000005d>;
 591 //def IMAGE_GATHER4_C_B_CL_O : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_C_B_CL_O", 0x0000005e>;
 592 //def IMAGE_GATHER4_C_LZ_O : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_C_LZ_O", 0x0000005f>;
 593 //def IMAGE_GET_LOD : MIMG_NoPattern_ <"IMAGE_GET_LOD", 0x00000060>;
 594 //def IMAGE_SAMPLE_CD : MIMG_NoPattern_ <"IMAGE_SAMPLE_CD", 0x00000068>;
 595 //def IMAGE_SAMPLE_CD_CL : MIMG_NoPattern_ <"IMAGE_SAMPLE_CD_CL", 0x00000069>;
 596 //def IMAGE_SAMPLE_C_CD : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_CD", 0x0000006a>;
 597 //def IMAGE_SAMPLE_C_CD_CL : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_CD_CL", 0x0000006b>;
 598 //def IMAGE_SAMPLE_CD_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_CD_O", 0x0000006c>;
 599 //def IMAGE_SAMPLE_CD_CL_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_CD_CL_O", 0x0000006d>;
 600 //def IMAGE_SAMPLE_C_CD_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_CD_O", 0x0000006e>;
 601 //def IMAGE_SAMPLE_C_CD_CL_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_CD_CL_O", 0x0000006f>;
 602 //def IMAGE_RSRC256 : MIMG_NoPattern_RSRC256 <"IMAGE_RSRC256", 0x0000007e>;
 603 //def IMAGE_SAMPLER : MIMG_NoPattern_ <"IMAGE_SAMPLER", 0x0000007f>;
 604 //def V_NOP : VOP1_ <0x00000000, "V_NOP", []>;
 605
 606
 607 let neverHasSideEffects = 1, isMoveImm = 1 in {
 608 defm V_MOV_B32 : VOP1_32 <0x00000001, "V_MOV_B32", []>;
 609 } // End neverHasSideEffects = 1, isMoveImm = 1
 610
 611 defm V_READFIRSTLANE_B32 : VOP1_32 <0x00000002, "V_READFIRSTLANE_B32", []>;
 612 defm V_CVT_I32_F64 : VOP1_32_64 <0x00000003, "V_CVT_I32_F64",
 613   [(set i32:$dst, (fp_to_sint f64:$src0))]
 614 >;
 615 defm V_CVT_F64_I32 : VOP1_64_32 <0x00000004, "V_CVT_F64_I32",
 616   [(set f64:$dst, (sint_to_fp i32:$src0))]
 617 >;
 618 defm V_CVT_F32_I32 : VOP1_32 <0x00000005, "V_CVT_F32_I32",
 619   [(set f32:$dst, (sint_to_fp i32:$src0))]
 620 >;
 621 defm V_CVT_F32_U32 : VOP1_32 <0x00000006, "V_CVT_F32_U32",
 622   [(set f32:$dst, (uint_to_fp i32:$src0))]
 623 >;
 624 defm V_CVT_U32_F32 : VOP1_32 <0x00000007, "V_CVT_U32_F32",
 625   [(set i32:$dst, (fp_to_uint f32:$src0))]
 626 >;
 627 defm V_CVT_I32_F32 : VOP1_32 <0x00000008, "V_CVT_I32_F32",
 628   [(set i32:$dst, (fp_to_sint f32:$src0))]
 629 >;
 630 defm V_MOV_FED_B32 : VOP1_32 <0x00000009, "V_MOV_FED_B32", []>;
 631 ////def V_CVT_F16_F32 : VOP1_F16 <0x0000000a, "V_CVT_F16_F32", []>;
 632 //defm V_CVT_F32_F16 : VOP1_32 <0x0000000b, "V_CVT_F32_F16", []>;
 633 //defm V_CVT_RPI_I32_F32 : VOP1_32 <0x0000000c, "V_CVT_RPI_I32_F32", []>;
 634 //defm V_CVT_FLR_I32_F32 : VOP1_32 <0x0000000d, "V_CVT_FLR_I32_F32", []>;
 635 //defm V_CVT_OFF_F32_I4 : VOP1_32 <0x0000000e, "V_CVT_OFF_F32_I4", []>;
 636 defm V_CVT_F32_F64 : VOP1_32_64 <0x0000000f, "V_CVT_F32_F64",
 637   [(set f32:$dst, (fround f64:$src0))]
 638 >;
 639 defm V_CVT_F64_F32 : VOP1_64_32 <0x00000010, "V_CVT_F64_F32",
 640   [(set f64:$dst, (fextend f32:$src0))]
 641 >;
 642 //defm V_CVT_F32_UBYTE0 : VOP1_32 <0x00000011, "V_CVT_F32_UBYTE0", []>;
 643 //defm V_CVT_F32_UBYTE1 : VOP1_32 <0x00000012, "V_CVT_F32_UBYTE1", []>;
 644 //defm V_CVT_F32_UBYTE2 : VOP1_32 <0x00000013, "V_CVT_F32_UBYTE2", []>;
 645 //defm V_CVT_F32_UBYTE3 : VOP1_32 <0x00000014, "V_CVT_F32_UBYTE3", []>;
 646 //defm V_CVT_U32_F64 : VOP1_32 <0x00000015, "V_CVT_U32_F64", []>;
 647 //defm V_CVT_F64_U32 : VOP1_64 <0x00000016, "V_CVT_F64_U32", []>;
 648 defm V_FRACT_F32 : VOP1_32 <0x00000020, "V_FRACT_F32",
 649   [(set f32:$dst, (AMDGPUfract f32:$src0))]
 650 >;
 651 defm V_TRUNC_F32 : VOP1_32 <0x00000021, "V_TRUNC_F32",
 652   [(set f32:$dst, (int_AMDGPU_trunc f32:$src0))]
 653 >;
 654 defm V_CEIL_F32 : VOP1_32 <0x00000022, "V_CEIL_F32",
 655   [(set f32:$dst, (fceil f32:$src0))]
 656 >;
 657 defm V_RNDNE_F32 : VOP1_32 <0x00000023, "V_RNDNE_F32",
 658   [(set f32:$dst, (frint f32:$src0))]
 659 >;
 660 defm V_FLOOR_F32 : VOP1_32 <0x00000024, "V_FLOOR_F32",
 661   [(set f32:$dst, (ffloor f32:$src0))]
 662 >;
 663 defm V_EXP_F32 : VOP1_32 <0x00000025, "V_EXP_F32",
 664   [(set f32:$dst, (fexp2 f32:$src0))]
 665 >;
 666 defm V_LOG_CLAMP_F32 : VOP1_32 <0x00000026, "V_LOG_CLAMP_F32", []>;
 667 defm V_LOG_F32 : VOP1_32 <0x00000027, "V_LOG_F32",
 668   [(set f32:$dst, (flog2 f32:$src0))]
 669 >;
 670 defm V_RCP_CLAMP_F32 : VOP1_32 <0x00000028, "V_RCP_CLAMP_F32", []>;
 671 defm V_RCP_LEGACY_F32 : VOP1_32 <0x00000029, "V_RCP_LEGACY_F32", []>;
 672 defm V_RCP_F32 : VOP1_32 <0x0000002a, "V_RCP_F32",
 673   [(set f32:$dst, (fdiv FP_ONE, f32:$src0))]
 674 >;
 675 defm V_RCP_IFLAG_F32 : VOP1_32 <0x0000002b, "V_RCP_IFLAG_F32", []>;
 676 defm V_RSQ_CLAMP_F32 : VOP1_32 <0x0000002c, "V_RSQ_CLAMP_F32", []>;
 677 defm V_RSQ_LEGACY_F32 : VOP1_32 <
 678   0x0000002d, "V_RSQ_LEGACY_F32",
 679   [(set f32:$dst, (int_AMDGPU_rsq f32:$src0))]
 680 >;
 681 defm V_RSQ_F32 : VOP1_32 <0x0000002e, "V_RSQ_F32", []>;
 682 defm V_RCP_F64 : VOP1_64 <0x0000002f, "V_RCP_F64",
 683   [(set f64:$dst, (fdiv FP_ONE, f64:$src0))]
 684 >;
 685 defm V_RCP_CLAMP_F64 : VOP1_64 <0x00000030, "V_RCP_CLAMP_F64", []>;
 686 defm V_RSQ_F64 : VOP1_64 <0x00000031, "V_RSQ_F64", []>;
 687 defm V_RSQ_CLAMP_F64 : VOP1_64 <0x00000032, "V_RSQ_CLAMP_F64", []>;
 688 defm V_SQRT_F32 : VOP1_32 <0x00000033, "V_SQRT_F32",
 689   [(set f32:$dst, (fsqrt f32:$src0))]
 690 >;
 691 defm V_SQRT_F64 : VOP1_64 <0x00000034, "V_SQRT_F64",
 692   [(set f64:$dst, (fsqrt f64:$src0))]
 693 >;
 694 defm V_SIN_F32 : VOP1_32 <0x00000035, "V_SIN_F32", []>;
 695 defm V_COS_F32 : VOP1_32 <0x00000036, "V_COS_F32", []>;
 696 defm V_NOT_B32 : VOP1_32 <0x00000037, "V_NOT_B32", []>;
 697 defm V_BFREV_B32 : VOP1_32 <0x00000038, "V_BFREV_B32", []>;
 698 defm V_FFBH_U32 : VOP1_32 <0x00000039, "V_FFBH_U32", []>;
 699 defm V_FFBL_B32 : VOP1_32 <0x0000003a, "V_FFBL_B32", []>;
 700 defm V_FFBH_I32 : VOP1_32 <0x0000003b, "V_FFBH_I32", []>;
 701 //defm V_FREXP_EXP_I32_F64 : VOP1_32 <0x0000003c, "V_FREXP_EXP_I32_F64", []>;
 702 defm V_FREXP_MANT_F64 : VOP1_64 <0x0000003d, "V_FREXP_MANT_F64", []>;
 703 defm V_FRACT_F64 : VOP1_64 <0x0000003e, "V_FRACT_F64", []>;
 704 //defm V_FREXP_EXP_I32_F32 : VOP1_32 <0x0000003f, "V_FREXP_EXP_I32_F32", []>;
 705 defm V_FREXP_MANT_F32 : VOP1_32 <0x00000040, "V_FREXP_MANT_F32", []>;
 706 //def V_CLREXCP : VOP1_ <0x00000041, "V_CLREXCP", []>;
 707 defm V_MOVRELD_B32 : VOP1_32 <0x00000042, "V_MOVRELD_B32", []>;
 708 defm V_MOVRELS_B32 : VOP1_32 <0x00000043, "V_MOVRELS_B32", []>;
 709 defm V_MOVRELSD_B32 : VOP1_32 <0x00000044, "V_MOVRELSD_B32", []>;
 710
 711 def V_INTERP_P1_F32 : VINTRP <
 712   0x00000000,
 713   (outs VReg_32:$dst),
 714   (ins VReg_32:$i, i32imm:$attr_chan, i32imm:$attr, M0Reg:$m0),
 715   "V_INTERP_P1_F32 $dst, $i, $attr_chan, $attr, [$m0]",
 716   []> {
 717   let DisableEncoding = "$m0";
 718 }
 719
 720 def V_INTERP_P2_F32 : VINTRP <
 721   0x00000001,
 722   (outs VReg_32:$dst),
 723   (ins VReg_32:$src0, VReg_32:$j, i32imm:$attr_chan, i32imm:$attr, M0Reg:$m0),
 724   "V_INTERP_P2_F32 $dst, [$src0], $j, $attr_chan, $attr, [$m0]",
 725   []> {
 726
 727   let Constraints = "$src0 = $dst";
 728   let DisableEncoding = "$src0,$m0";
 729
 730 }
 731
 732 def V_INTERP_MOV_F32 : VINTRP <
 733   0x00000002,
 734   (outs VReg_32:$dst),
 735   (ins InterpSlot:$src0, i32imm:$attr_chan, i32imm:$attr, M0Reg:$m0),
 736   "V_INTERP_MOV_F32 $dst, $src0, $attr_chan, $attr, [$m0]",
 737   []> {
 738   let DisableEncoding = "$m0";
 739 }
 740
 741 //def S_NOP : SOPP_ <0x00000000, "S_NOP", []>;
 742
 743 let isTerminator = 1 in {
 744
 745 def S_ENDPGM : SOPP <0x00000001, (ins), "S_ENDPGM",
 746   [(IL_retflag)]> {
 747   let SIMM16 = 0;
 748   let isBarrier = 1;
 749   let hasCtrlDep = 1;
 750 }
 751
 752 let isBranch = 1 in {
 753 def S_BRANCH : SOPP <
 754   0x00000002, (ins brtarget:$target), "S_BRANCH $target",
 755   [(br bb:$target)]> {
 756   let isBarrier = 1;
 757 }
 758
 759 let DisableEncoding = "$scc" in {
 760 def S_CBRANCH_SCC0 : SOPP <
 761   0x00000004, (ins brtarget:$target, SCCReg:$scc),
 762   "S_CBRANCH_SCC0 $target", []
 763 >;
 764 def S_CBRANCH_SCC1 : SOPP <
 765   0x00000005, (ins brtarget:$target, SCCReg:$scc),
 766   "S_CBRANCH_SCC1 $target",
 767   []
 768 >;
 769 } // End DisableEncoding = "$scc"
 770
 771 def S_CBRANCH_VCCZ : SOPP <
 772   0x00000006, (ins brtarget:$target, VCCReg:$vcc),
 773   "S_CBRANCH_VCCZ $target",
 774   []
 775 >;
 776 def S_CBRANCH_VCCNZ : SOPP <
 777   0x00000007, (ins brtarget:$target, VCCReg:$vcc),
 778   "S_CBRANCH_VCCNZ $target",
 779   []
 780 >;
 781
 782 let DisableEncoding = "$exec" in {
 783 def S_CBRANCH_EXECZ : SOPP <
 784   0x00000008, (ins brtarget:$target, EXECReg:$exec),
 785   "S_CBRANCH_EXECZ $target",
 786   []
 787 >;
 788 def S_CBRANCH_EXECNZ : SOPP <
 789   0x00000009, (ins brtarget:$target, EXECReg:$exec),
 790   "S_CBRANCH_EXECNZ $target",
 791   []
 792 >;
 793 } // End DisableEncoding = "$exec"
 794
 795
 796 } // End isBranch = 1
 797 } // End isTerminator = 1
 798
 799 let hasSideEffects = 1 in {
 800 def S_BARRIER : SOPP <0x0000000a, (ins), "S_BARRIER",
 801   [(int_AMDGPU_barrier_local)]
 802 > {
 803   let SIMM16 = 0;
 804   let isBarrier = 1;
 805   let hasCtrlDep = 1;
 806   let mayLoad = 1;
 807   let mayStore = 1;
 808 }
 809
 810 def S_WAITCNT : SOPP <0x0000000c, (ins i32imm:$simm16), "S_WAITCNT $simm16",
 811   []
 812 >;
 813 } // End hasSideEffects
 814 //def S_SETHALT : SOPP_ <0x0000000d, "S_SETHALT", []>;
 815 //def S_SLEEP : SOPP_ <0x0000000e, "S_SLEEP", []>;
 816 //def S_SETPRIO : SOPP_ <0x0000000f, "S_SETPRIO", []>;
 817 //def S_SENDMSG : SOPP_ <0x00000010, "S_SENDMSG", []>;
 818 //def S_SENDMSGHALT : SOPP_ <0x00000011, "S_SENDMSGHALT", []>;
 819 //def S_TRAP : SOPP_ <0x00000012, "S_TRAP", []>;
 820 //def S_ICACHE_INV : SOPP_ <0x00000013, "S_ICACHE_INV", []>;
 821 //def S_INCPERFLEVEL : SOPP_ <0x00000014, "S_INCPERFLEVEL", []>;
 822 //def S_DECPERFLEVEL : SOPP_ <0x00000015, "S_DECPERFLEVEL", []>;
 823 //def S_TTRACEDATA : SOPP_ <0x00000016, "S_TTRACEDATA", []>;
 824
 825 def V_CNDMASK_B32_e32 : VOP2 <0x00000000, (outs VReg_32:$dst),
 826   (ins VSrc_32:$src0, VReg_32:$src1, VCCReg:$vcc),
 827   "V_CNDMASK_B32_e32 $dst, $src0, $src1, [$vcc]",
 828   []
 829 >{
 830   let DisableEncoding = "$vcc";
 831 }
 832
 833 def V_CNDMASK_B32_e64 : VOP3 <0x00000100, (outs VReg_32:$dst),
 834   (ins VSrc_32:$src0, VSrc_32:$src1, SSrc_64:$src2,
 835    InstFlag:$abs, InstFlag:$clamp, InstFlag:$omod, InstFlag:$neg),
 836   "V_CNDMASK_B32_e64 $dst, $src0, $src1, $src2, $abs, $clamp, $omod, $neg",
 837   [(set i32:$dst, (select i1:$src2, i32:$src1, i32:$src0))]
 838 >;
 839
 840 //f32 pattern for V_CNDMASK_B32_e64
 841 def : Pat <
 842   (f32 (select i1:$src2, f32:$src1, f32:$src0)),
 843   (V_CNDMASK_B32_e64 $src0, $src1, $src2)
 844 >;
 845
 846 //use two V_CNDMASK_B32_e64 instructions for f64
 847 def : Pat <
 848   (f64 (select i1:$src2, f64:$src1, f64:$src0)),
 849   (INSERT_SUBREG (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
 850   (V_CNDMASK_B32_e64 (EXTRACT_SUBREG $src0, sub0),
 851                      (EXTRACT_SUBREG $src1, sub0),
 852                      $src2), sub0),
 853   (V_CNDMASK_B32_e64 (EXTRACT_SUBREG $src0, sub1),
 854                      (EXTRACT_SUBREG $src1, sub1),
 855                      $src2), sub1)
 856 >;
 857
 858 defm V_READLANE_B32 : VOP2_32 <0x00000001, "V_READLANE_B32", []>;
 859 defm V_WRITELANE_B32 : VOP2_32 <0x00000002, "V_WRITELANE_B32", []>;
 860
 861 let isCommutable = 1 in {
 862 defm V_ADD_F32 : VOP2_32 <0x00000003, "V_ADD_F32",
 863   [(set f32:$dst, (fadd f32:$src0, f32:$src1))]
 864 >;
 865
 866 defm V_SUB_F32 : VOP2_32 <0x00000004, "V_SUB_F32",
 867   [(set f32:$dst, (fsub f32:$src0, f32:$src1))]
 868 >;
 869 defm V_SUBREV_F32 : VOP2_32 <0x00000005, "V_SUBREV_F32", [], "V_SUB_F32">;
 870 } // End isCommutable = 1
 871
 872 defm V_MAC_LEGACY_F32 : VOP2_32 <0x00000006, "V_MAC_LEGACY_F32", []>;
 873
 874 let isCommutable = 1 in {
 875
 876 defm V_MUL_LEGACY_F32 : VOP2_32 <
 877   0x00000007, "V_MUL_LEGACY_F32",
 878   [(set f32:$dst, (int_AMDGPU_mul f32:$src0, f32:$src1))]
 879 >;
 880
 881 defm V_MUL_F32 : VOP2_32 <0x00000008, "V_MUL_F32",
 882   [(set f32:$dst, (fmul f32:$src0, f32:$src1))]
 883 >;
 884
 885
 886 defm V_MUL_I32_I24 : VOP2_32 <0x00000009, "V_MUL_I32_I24",
 887   [(set i32:$dst, (mul I24:$src0, I24:$src1))]
 888 >;
 889 //defm V_MUL_HI_I32_I24 : VOP2_32 <0x0000000a, "V_MUL_HI_I32_I24", []>;
 890 defm V_MUL_U32_U24 : VOP2_32 <0x0000000b, "V_MUL_U32_U24",
 891   [(set i32:$dst, (mul U24:$src0, U24:$src1))]
 892 >;
 893 //defm V_MUL_HI_U32_U24 : VOP2_32 <0x0000000c, "V_MUL_HI_U32_U24", []>;
 894
 895
 896 defm V_MIN_LEGACY_F32 : VOP2_32 <0x0000000d, "V_MIN_LEGACY_F32",
 897   [(set f32:$dst, (AMDGPUfmin f32:$src0, f32:$src1))]
 898 >;
 899
 900 defm V_MAX_LEGACY_F32 : VOP2_32 <0x0000000e, "V_MAX_LEGACY_F32",
 901   [(set f32:$dst, (AMDGPUfmax f32:$src0, f32:$src1))]
 902 >;
 903
 904 defm V_MIN_F32 : VOP2_32 <0x0000000f, "V_MIN_F32", []>;
 905 defm V_MAX_F32 : VOP2_32 <0x00000010, "V_MAX_F32", []>;
 906 defm V_MIN_I32 : VOP2_32 <0x00000011, "V_MIN_I32",
 907   [(set i32:$dst, (AMDGPUsmin i32:$src0, i32:$src1))]
 908 >;
 909 defm V_MAX_I32 : VOP2_32 <0x00000012, "V_MAX_I32",
 910   [(set i32:$dst, (AMDGPUsmax i32:$src0, i32:$src1))]
 911 >;
 912 defm V_MIN_U32 : VOP2_32 <0x00000013, "V_MIN_U32",
 913   [(set i32:$dst, (AMDGPUumin i32:$src0, i32:$src1))]
 914 >;
 915 defm V_MAX_U32 : VOP2_32 <0x00000014, "V_MAX_U32",
 916   [(set i32:$dst, (AMDGPUumax i32:$src0, i32:$src1))]
 917 >;
 918
 919 defm V_LSHR_B32 : VOP2_32 <0x00000015, "V_LSHR_B32",
 920   [(set i32:$dst, (srl i32:$src0, i32:$src1))]
 921 >;
 922 defm V_LSHRREV_B32 : VOP2_32 <0x00000016, "V_LSHRREV_B32", [], "V_LSHR_B32">;
 923
 924 defm V_ASHR_I32 : VOP2_32 <0x00000017, "V_ASHR_I32",
 925   [(set i32:$dst, (sra i32:$src0, i32:$src1))]
 926 >;
 927 defm V_ASHRREV_I32 : VOP2_32 <0x00000018, "V_ASHRREV_I32", [], "V_ASHR_I32">;
 928
 929 defm V_LSHL_B32 : VOP2_32 <0x00000019, "V_LSHL_B32",
 930   [(set i32:$dst, (shl i32:$src0, i32:$src1))]
 931 >;
 932 defm V_LSHLREV_B32 : VOP2_32 <0x0000001a, "V_LSHLREV_B32", [], "V_LSHL_B32">;
 933
 934 defm V_AND_B32 : VOP2_32 <0x0000001b, "V_AND_B32",
 935   [(set i32:$dst, (and i32:$src0, i32:$src1))]
 936 >;
 937 defm V_OR_B32 : VOP2_32 <0x0000001c, "V_OR_B32",
 938   [(set i32:$dst, (or i32:$src0, i32:$src1))]
 939 >;
 940 defm V_XOR_B32 : VOP2_32 <0x0000001d, "V_XOR_B32",
 941   [(set i32:$dst, (xor i32:$src0, i32:$src1))]
 942 >;
 943
 944 } // End isCommutable = 1
 945
 946 defm V_BFM_B32 : VOP2_32 <0x0000001e, "V_BFM_B32", []>;
 947 defm V_MAC_F32 : VOP2_32 <0x0000001f, "V_MAC_F32", []>;
 948 defm V_MADMK_F32 : VOP2_32 <0x00000020, "V_MADMK_F32", []>;
 949 defm V_MADAK_F32 : VOP2_32 <0x00000021, "V_MADAK_F32", []>;
 950 //defm V_BCNT_U32_B32 : VOP2_32 <0x00000022, "V_BCNT_U32_B32", []>;
 951 defm V_MBCNT_LO_U32_B32 : VOP2_32 <0x00000023, "V_MBCNT_LO_U32_B32", []>;
 952 defm V_MBCNT_HI_U32_B32 : VOP2_32 <0x00000024, "V_MBCNT_HI_U32_B32", []>;
 953
 954 let isCommutable = 1, Defs = [VCC] in { // Carry-out goes to VCC
 955 defm V_ADD_I32 : VOP2b_32 <0x00000025, "V_ADD_I32",
 956   [(set i32:$dst, (add (i32 VSrc_32:$src0), (i32 VReg_32:$src1)))]
 957 >;
 958
 959 defm V_SUB_I32 : VOP2b_32 <0x00000026, "V_SUB_I32",
 960   [(set i32:$dst, (sub i32:$src0, i32:$src1))]
 961 >;
 962 defm V_SUBREV_I32 : VOP2b_32 <0x00000027, "V_SUBREV_I32", [], "V_SUB_I32">;
 963
 964 let Uses = [VCC] in { // Carry-out comes from VCC
 965 defm V_ADDC_U32 : VOP2b_32 <0x00000028, "V_ADDC_U32", []>;
 966 defm V_SUBB_U32 : VOP2b_32 <0x00000029, "V_SUBB_U32", []>;
 967 defm V_SUBBREV_U32 : VOP2b_32 <0x0000002a, "V_SUBBREV_U32", [], "V_SUBB_U32">;
 968 } // End Uses = [VCC]
 969 } // End isCommutable = 1, Defs = [VCC]
 970
 971 defm V_LDEXP_F32 : VOP2_32 <0x0000002b, "V_LDEXP_F32", []>;
 972 ////def V_CVT_PKACCUM_U8_F32 : VOP2_U8 <0x0000002c, "V_CVT_PKACCUM_U8_F32", []>;
 973 ////def V_CVT_PKNORM_I16_F32 : VOP2_I16 <0x0000002d, "V_CVT_PKNORM_I16_F32", []>;
 974 ////def V_CVT_PKNORM_U16_F32 : VOP2_U16 <0x0000002e, "V_CVT_PKNORM_U16_F32", []>;
 975 defm V_CVT_PKRTZ_F16_F32 : VOP2_32 <0x0000002f, "V_CVT_PKRTZ_F16_F32",
 976  [(set i32:$dst, (int_SI_packf16 f32:$src0, f32:$src1))]
 977 >;
 978 ////def V_CVT_PK_U16_U32 : VOP2_U16 <0x00000030, "V_CVT_PK_U16_U32", []>;
 979 ////def V_CVT_PK_I16_I32 : VOP2_I16 <0x00000031, "V_CVT_PK_I16_I32", []>;
 980 def S_CMP_EQ_I32 : SOPC_32 <0x00000000, "S_CMP_EQ_I32", []>;
 981 def S_CMP_LG_I32 : SOPC_32 <0x00000001, "S_CMP_LG_I32", []>;
 982 def S_CMP_GT_I32 : SOPC_32 <0x00000002, "S_CMP_GT_I32", []>;
 983 def S_CMP_GE_I32 : SOPC_32 <0x00000003, "S_CMP_GE_I32", []>;
 984 def S_CMP_LT_I32 : SOPC_32 <0x00000004, "S_CMP_LT_I32", []>;
 985 def S_CMP_LE_I32 : SOPC_32 <0x00000005, "S_CMP_LE_I32", []>;
 986 def S_CMP_EQ_U32 : SOPC_32 <0x00000006, "S_CMP_EQ_U32", []>;
 987 def S_CMP_LG_U32 : SOPC_32 <0x00000007, "S_CMP_LG_U32", []>;
 988 def S_CMP_GT_U32 : SOPC_32 <0x00000008, "S_CMP_GT_U32", []>;
 989 def S_CMP_GE_U32 : SOPC_32 <0x00000009, "S_CMP_GE_U32", []>;
 990 def S_CMP_LT_U32 : SOPC_32 <0x0000000a, "S_CMP_LT_U32", []>;
 991 def S_CMP_LE_U32 : SOPC_32 <0x0000000b, "S_CMP_LE_U32", []>;
 992 ////def S_BITCMP0_B32 : SOPC_BITCMP0 <0x0000000c, "S_BITCMP0_B32", []>;
 993 ////def S_BITCMP1_B32 : SOPC_BITCMP1 <0x0000000d, "S_BITCMP1_B32", []>;
 994 ////def S_BITCMP0_B64 : SOPC_BITCMP0 <0x0000000e, "S_BITCMP0_B64", []>;
 995 ////def S_BITCMP1_B64 : SOPC_BITCMP1 <0x0000000f, "S_BITCMP1_B64", []>;
 996 //def S_SETVSKIP : SOPC_ <0x00000010, "S_SETVSKIP", []>;
 997
 998 let neverHasSideEffects = 1 in {
 999
1000 def V_MAD_LEGACY_F32 : VOP3_32 <0x00000140, "V_MAD_LEGACY_F32", []>;
1001 def V_MAD_F32 : VOP3_32 <0x00000141, "V_MAD_F32", []>;
1002 def V_MAD_I32_I24 : VOP3_32 <0x00000142, "V_MAD_I32_I24",
1003   [(set i32:$dst, (add (mul I24:$src0, I24:$src1), i32:$src2))]
1004 >;
1005 def V_MAD_U32_U24 : VOP3_32 <0x00000143, "V_MAD_U32_U24",
1006   [(set i32:$dst, (add (mul U24:$src0, U24:$src1), i32:$src2))]
1007 >;
1008
1009 } // End neverHasSideEffects
1010 def V_CUBEID_F32 : VOP3_32 <0x00000144, "V_CUBEID_F32", []>;
1011 def V_CUBESC_F32 : VOP3_32 <0x00000145, "V_CUBESC_F32", []>;
1012 def V_CUBETC_F32 : VOP3_32 <0x00000146, "V_CUBETC_F32", []>;
1013 def V_CUBEMA_F32 : VOP3_32 <0x00000147, "V_CUBEMA_F32", []>;
1014 def V_BFE_U32 : VOP3_32 <0x00000148, "V_BFE_U32", []>;
1015 def V_BFE_I32 : VOP3_32 <0x00000149, "V_BFE_I32", []>;
1016 def V_BFI_B32 : VOP3_32 <0x0000014a, "V_BFI_B32", []>;
1017 defm : BFIPatterns <V_BFI_B32>;
1018 def V_FMA_F32 : VOP3_32 <0x0000014b, "V_FMA_F32",
1019   [(set f32:$dst, (fma f32:$src0, f32:$src1, f32:$src2))]
1020 >;
1021 def V_FMA_F64 : VOP3_64 <0x0000014c, "V_FMA_F64",
1022   [(set f64:$dst, (fma f64:$src0, f64:$src1, f64:$src2))]
1023 >;
1024 //def V_LERP_U8 : VOP3_U8 <0x0000014d, "V_LERP_U8", []>;
1025 def V_ALIGNBIT_B32 : VOP3_32 <0x0000014e, "V_ALIGNBIT_B32", []>;
1026 def : ROTRPattern <V_ALIGNBIT_B32>;
1027
1028 def V_ALIGNBYTE_B32 : VOP3_32 <0x0000014f, "V_ALIGNBYTE_B32", []>;
1029 def V_MULLIT_F32 : VOP3_32 <0x00000150, "V_MULLIT_F32", []>;
1030 ////def V_MIN3_F32 : VOP3_MIN3 <0x00000151, "V_MIN3_F32", []>;
1031 ////def V_MIN3_I32 : VOP3_MIN3 <0x00000152, "V_MIN3_I32", []>;
1032 ////def V_MIN3_U32 : VOP3_MIN3 <0x00000153, "V_MIN3_U32", []>;
1033 ////def V_MAX3_F32 : VOP3_MAX3 <0x00000154, "V_MAX3_F32", []>;
1034 ////def V_MAX3_I32 : VOP3_MAX3 <0x00000155, "V_MAX3_I32", []>;
1035 ////def V_MAX3_U32 : VOP3_MAX3 <0x00000156, "V_MAX3_U32", []>;
1036 ////def V_MED3_F32 : VOP3_MED3 <0x00000157, "V_MED3_F32", []>;
1037 ////def V_MED3_I32 : VOP3_MED3 <0x00000158, "V_MED3_I32", []>;
1038 ////def V_MED3_U32 : VOP3_MED3 <0x00000159, "V_MED3_U32", []>;
1039 //def V_SAD_U8 : VOP3_U8 <0x0000015a, "V_SAD_U8", []>;
1040 //def V_SAD_HI_U8 : VOP3_U8 <0x0000015b, "V_SAD_HI_U8", []>;
1041 //def V_SAD_U16 : VOP3_U16 <0x0000015c, "V_SAD_U16", []>;
1042 def V_SAD_U32 : VOP3_32 <0x0000015d, "V_SAD_U32", []>;
1043 ////def V_CVT_PK_U8_F32 : VOP3_U8 <0x0000015e, "V_CVT_PK_U8_F32", []>;
1044 def V_DIV_FIXUP_F32 : VOP3_32 <0x0000015f, "V_DIV_FIXUP_F32", []>;
1045 def V_DIV_FIXUP_F64 : VOP3_64 <0x00000160, "V_DIV_FIXUP_F64", []>;
1046
1047 def V_LSHL_B64 : VOP3_64_Shift <0x00000161, "V_LSHL_B64",
1048   [(set i64:$dst, (shl i64:$src0, i32:$src1))]
1049 >;
1050 def V_LSHR_B64 : VOP3_64_Shift <0x00000162, "V_LSHR_B64",
1051   [(set i64:$dst, (srl i64:$src0, i32:$src1))]
1052 >;
1053 def V_ASHR_I64 : VOP3_64_Shift <0x00000163, "V_ASHR_I64",
1054   [(set i64:$dst, (sra i64:$src0, i32:$src1))]
1055 >;
1056
1057 let isCommutable = 1 in {
1058
1059 def V_ADD_F64 : VOP3_64 <0x00000164, "V_ADD_F64", []>;
1060 def V_MUL_F64 : VOP3_64 <0x00000165, "V_MUL_F64", []>;
1061 def V_MIN_F64 : VOP3_64 <0x00000166, "V_MIN_F64", []>;
1062 def V_MAX_F64 : VOP3_64 <0x00000167, "V_MAX_F64", []>;
1063
1064 } // isCommutable = 1
1065
1066 def : Pat <
1067   (fadd f64:$src0, f64:$src1),
1068   (V_ADD_F64 $src0, $src1, (i64 0))
1069 >;
1070
1071 def : Pat <
1072   (fmul f64:$src0, f64:$src1),
1073   (V_MUL_F64 $src0, $src1, (i64 0))
1074 >;
1075
1076 def V_LDEXP_F64 : VOP3_64 <0x00000168, "V_LDEXP_F64", []>;
1077
1078 let isCommutable = 1 in {
1079
1080 def V_MUL_LO_U32 : VOP3_32 <0x00000169, "V_MUL_LO_U32", []>;
1081 def V_MUL_HI_U32 : VOP3_32 <0x0000016a, "V_MUL_HI_U32", []>;
1082 def V_MUL_LO_I32 : VOP3_32 <0x0000016b, "V_MUL_LO_I32", []>;
1083 def V_MUL_HI_I32 : VOP3_32 <0x0000016c, "V_MUL_HI_I32", []>;
1084
1085 } // isCommutable = 1
1086
1087 def : Pat <
1088   (mul i32:$src0, i32:$src1),
1089   (V_MUL_LO_I32 $src0, $src1, (i32 0))
1090 >;
1091
1092 def : Pat <
1093   (mulhu i32:$src0, i32:$src1),
1094   (V_MUL_HI_U32 $src0, $src1, (i32 0))
1095 >;
1096
1097 def : Pat <
1098   (mulhs i32:$src0, i32:$src1),
1099   (V_MUL_HI_I32 $src0, $src1, (i32 0))
1100 >;
1101
1102 def V_DIV_SCALE_F32 : VOP3_32 <0x0000016d, "V_DIV_SCALE_F32", []>;
1103 def V_DIV_SCALE_F64 : VOP3_64 <0x0000016e, "V_DIV_SCALE_F64", []>;
1104 def V_DIV_FMAS_F32 : VOP3_32 <0x0000016f, "V_DIV_FMAS_F32", []>;
1105 def V_DIV_FMAS_F64 : VOP3_64 <0x00000170, "V_DIV_FMAS_F64", []>;
1106 //def V_MSAD_U8 : VOP3_U8 <0x00000171, "V_MSAD_U8", []>;
1107 //def V_QSAD_U8 : VOP3_U8 <0x00000172, "V_QSAD_U8", []>;
1108 //def V_MQSAD_U8 : VOP3_U8 <0x00000173, "V_MQSAD_U8", []>;
1109 def V_TRIG_PREOP_F64 : VOP3_64 <0x00000174, "V_TRIG_PREOP_F64", []>;
1110 def S_ADD_U32 : SOP2_32 <0x00000000, "S_ADD_U32", []>;
1111 def S_SUB_U32 : SOP2_32 <0x00000001, "S_SUB_U32", []>;
1112 def S_ADD_I32 : SOP2_32 <0x00000002, "S_ADD_I32", []>;
1113 def S_SUB_I32 : SOP2_32 <0x00000003, "S_SUB_I32", []>;
1114 def S_ADDC_U32 : SOP2_32 <0x00000004, "S_ADDC_U32", []>;
1115 def S_SUBB_U32 : SOP2_32 <0x00000005, "S_SUBB_U32", []>;
1116 def S_MIN_I32 : SOP2_32 <0x00000006, "S_MIN_I32", []>;
1117 def S_MIN_U32 : SOP2_32 <0x00000007, "S_MIN_U32", []>;
1118 def S_MAX_I32 : SOP2_32 <0x00000008, "S_MAX_I32", []>;
1119 def S_MAX_U32 : SOP2_32 <0x00000009, "S_MAX_U32", []>;
1120
1121 def S_CSELECT_B32 : SOP2 <
1122   0x0000000a, (outs SReg_32:$dst),
1123   (ins SReg_32:$src0, SReg_32:$src1, SCCReg:$scc), "S_CSELECT_B32",
1124   []
1125 >;
1126
1127 def S_CSELECT_B64 : SOP2_64 <0x0000000b, "S_CSELECT_B64", []>;
1128
1129 def S_AND_B32 : SOP2_32 <0x0000000e, "S_AND_B32", []>;
1130
1131 def S_AND_B64 : SOP2_64 <0x0000000f, "S_AND_B64",
1132   [(set i64:$dst, (and i64:$src0, i64:$src1))]
1133 >;
1134
1135 def : Pat <
1136   (i1 (and i1:$src0, i1:$src1)),
1137   (S_AND_B64 $src0, $src1)
1138 >;
1139
1140 def S_OR_B32 : SOP2_32 <0x00000010, "S_OR_B32", []>;
1141 def S_OR_B64 : SOP2_64 <0x00000011, "S_OR_B64", []>;
1142 def : Pat <
1143   (i1 (or i1:$src0, i1:$src1)),
1144   (S_OR_B64 $src0, $src1)
1145 >;
1146 def S_XOR_B32 : SOP2_32 <0x00000012, "S_XOR_B32", []>;
1147 def S_XOR_B64 : SOP2_64 <0x00000013, "S_XOR_B64", []>;
1148 def S_ANDN2_B32 : SOP2_32 <0x00000014, "S_ANDN2_B32", []>;
1149 def S_ANDN2_B64 : SOP2_64 <0x00000015, "S_ANDN2_B64", []>;
1150 def S_ORN2_B32 : SOP2_32 <0x00000016, "S_ORN2_B32", []>;
1151 def S_ORN2_B64 : SOP2_64 <0x00000017, "S_ORN2_B64", []>;
1152 def S_NAND_B32 : SOP2_32 <0x00000018, "S_NAND_B32", []>;
1153 def S_NAND_B64 : SOP2_64 <0x00000019, "S_NAND_B64", []>;
1154 def S_NOR_B32 : SOP2_32 <0x0000001a, "S_NOR_B32", []>;
1155 def S_NOR_B64 : SOP2_64 <0x0000001b, "S_NOR_B64", []>;
1156 def S_XNOR_B32 : SOP2_32 <0x0000001c, "S_XNOR_B32", []>;
1157 def S_XNOR_B64 : SOP2_64 <0x0000001d, "S_XNOR_B64", []>;
1158 def S_LSHL_B32 : SOP2_32 <0x0000001e, "S_LSHL_B32", []>;
1159 def S_LSHL_B64 : SOP2_64 <0x0000001f, "S_LSHL_B64", []>;
1160 def S_LSHR_B32 : SOP2_32 <0x00000020, "S_LSHR_B32", []>;
1161 def S_LSHR_B64 : SOP2_64 <0x00000021, "S_LSHR_B64", []>;
1162 def S_ASHR_I32 : SOP2_32 <0x00000022, "S_ASHR_I32", []>;
1163 def S_ASHR_I64 : SOP2_64 <0x00000023, "S_ASHR_I64", []>;
1164 def S_BFM_B32 : SOP2_32 <0x00000024, "S_BFM_B32", []>;
1165 def S_BFM_B64 : SOP2_64 <0x00000025, "S_BFM_B64", []>;
1166 def S_MUL_I32 : SOP2_32 <0x00000026, "S_MUL_I32", []>;
1167 def S_BFE_U32 : SOP2_32 <0x00000027, "S_BFE_U32", []>;
1168 def S_BFE_I32 : SOP2_32 <0x00000028, "S_BFE_I32", []>;
1169 def S_BFE_U64 : SOP2_64 <0x00000029, "S_BFE_U64", []>;
1170 def S_BFE_I64 : SOP2_64 <0x0000002a, "S_BFE_I64", []>;
1171 //def S_CBRANCH_G_FORK : SOP2_ <0x0000002b, "S_CBRANCH_G_FORK", []>;
1172 def S_ABSDIFF_I32 : SOP2_32 <0x0000002c, "S_ABSDIFF_I32", []>;
1173
1174 let isCodeGenOnly = 1, isPseudo = 1 in {
1175
1176 def LOAD_CONST : AMDGPUShaderInst <
1177   (outs GPRF32:$dst),
1178   (ins i32imm:$src),
1179   "LOAD_CONST $dst, $src",
1180   [(set GPRF32:$dst, (int_AMDGPU_load_const imm:$src))]
1181 >;
1182
1183 // SI Psuedo instructions. These are used by the CFG structurizer pass
1184 // and should be lowered to ISA instructions prior to codegen.
1185
1186 let mayLoad = 1, mayStore = 1, hasSideEffects = 1,
1187     Uses = [EXEC], Defs = [EXEC] in {
1188
1189 let isBranch = 1, isTerminator = 1 in {
1190
1191 def SI_IF : InstSI <
1192   (outs SReg_64:$dst),
1193   (ins SReg_64:$vcc, brtarget:$target),
1194   "SI_IF $dst, $vcc, $target",
1195   [(set i64:$dst, (int_SI_if i1:$vcc, bb:$target))]
1196 >;
1197
1198 def SI_ELSE : InstSI <
1199   (outs SReg_64:$dst),
1200   (ins SReg_64:$src, brtarget:$target),
1201   "SI_ELSE $dst, $src, $target",
1202   [(set i64:$dst, (int_SI_else i64:$src, bb:$target))]> {
1203
1204   let Constraints = "$src = $dst";
1205 }
1206
1207 def SI_LOOP : InstSI <
1208   (outs),
1209   (ins SReg_64:$saved, brtarget:$target),
1210   "SI_LOOP $saved, $target",
1211   [(int_SI_loop i64:$saved, bb:$target)]
1212 >;
1213
1214 } // end isBranch = 1, isTerminator = 1
1215
1216 def SI_BREAK : InstSI <
1217   (outs SReg_64:$dst),
1218   (ins SReg_64:$src),
1219   "SI_ELSE $dst, $src",
1220   [(set i64:$dst, (int_SI_break i64:$src))]
1221 >;
1222
1223 def SI_IF_BREAK : InstSI <
1224   (outs SReg_64:$dst),
1225   (ins SReg_64:$vcc, SReg_64:$src),
1226   "SI_IF_BREAK $dst, $vcc, $src",
1227   [(set i64:$dst, (int_SI_if_break i1:$vcc, i64:$src))]
1228 >;
1229
1230 def SI_ELSE_BREAK : InstSI <
1231   (outs SReg_64:$dst),
1232   (ins SReg_64:$src0, SReg_64:$src1),
1233   "SI_ELSE_BREAK $dst, $src0, $src1",
1234   [(set i64:$dst, (int_SI_else_break i64:$src0, i64:$src1))]
1235 >;
1236
1237 def SI_END_CF : InstSI <
1238   (outs),
1239   (ins SReg_64:$saved),
1240   "SI_END_CF $saved",
1241   [(int_SI_end_cf i64:$saved)]
1242 >;
1243
1244 def SI_KILL : InstSI <
1245   (outs),
1246   (ins VReg_32:$src),
1247   "SI_KIL $src",
1248   [(int_AMDGPU_kill f32:$src)]
1249 >;
1250
1251 } // end mayLoad = 1, mayStore = 1, hasSideEffects = 1
1252   // Uses = [EXEC], Defs = [EXEC]
1253
1254 let Uses = [EXEC], Defs = [EXEC,VCC,M0] in {
1255
1256 def SI_INDIRECT_SRC : InstSI <
1257   (outs VReg_32:$dst, SReg_64:$temp),
1258   (ins unknown:$src, VSrc_32:$idx, i32imm:$off),
1259   "SI_INDIRECT_SRC $dst, $temp, $src, $idx, $off",
1260   []
1261 >;
1262
1263 class SI_INDIRECT_DST<RegisterClass rc> : InstSI <
1264   (outs rc:$dst, SReg_64:$temp),
1265   (ins unknown:$src, VSrc_32:$idx, i32imm:$off, VReg_32:$val),
1266   "SI_INDIRECT_DST $dst, $temp, $src, $idx, $off, $val",
1267   []
1268 > {
1269   let Constraints = "$src = $dst";
1270 }
1271
1272 def SI_INDIRECT_DST_V2 : SI_INDIRECT_DST<VReg_64>;
1273 def SI_INDIRECT_DST_V4 : SI_INDIRECT_DST<VReg_128>;
1274 def SI_INDIRECT_DST_V8 : SI_INDIRECT_DST<VReg_256>;
1275 def SI_INDIRECT_DST_V16 : SI_INDIRECT_DST<VReg_512>;
1276
1277 } // Uses = [EXEC,VCC,M0], Defs = [EXEC,VCC,M0]
1278
1279 let usesCustomInserter = 1 in {
1280
1281 // This psuedo instruction takes a pointer as input and outputs a resource
1282 // constant that can be used with the ADDR64 MUBUF instructions.
1283 def SI_ADDR64_RSRC : InstSI <
1284   (outs SReg_128:$srsrc),
1285   (ins SReg_64:$ptr),
1286   "", []
1287 >;
1288
1289 def V_SUB_F64 : InstSI <
1290   (outs VReg_64:$dst),
1291   (ins VReg_64:$src0, VReg_64:$src1),
1292   "V_SUB_F64 $dst, $src0, $src1",
1293   []
1294 >;
1295
1296 } // end usesCustomInserter
1297
1298 } // end IsCodeGenOnly, isPseudo
1299
1300 def : Pat<
1301   (int_AMDGPU_cndlt f32:$src0, f32:$src1, f32:$src2),
1302   (V_CNDMASK_B32_e64 $src2, $src1, (V_CMP_GT_F32_e64 0, $src0))
1303 >;
1304
1305 def : Pat <
1306   (int_AMDGPU_kilp),
1307   (SI_KILL (V_MOV_B32_e32 0xbf800000))
1308 >;
1309
1310 /* int_SI_vs_load_input */
1311 def : Pat<
1312   (SIload_input i128:$tlst, IMM12bit:$attr_offset, i32:$buf_idx_vgpr),
1313   (BUFFER_LOAD_FORMAT_XYZW_IDXEN $tlst, $buf_idx_vgpr, imm:$attr_offset)
1314 >;
1315
1316 /* int_SI_export */
1317 def : Pat <
1318   (int_SI_export imm:$en, imm:$vm, imm:$done, imm:$tgt, imm:$compr,
1319                  f32:$src0, f32:$src1, f32:$src2, f32:$src3),
1320   (EXP imm:$en, imm:$tgt, imm:$compr, imm:$done, imm:$vm,
1321        $src0, $src1, $src2, $src3)
1322 >;
1323
1324 def : Pat <
1325   (f64 (fsub f64:$src0, f64:$src1)),
1326   (V_SUB_F64 $src0, $src1)
1327 >;
1328
1329 /********** ======================= **********/
1330 /********** Image sampling patterns **********/
1331 /********** ======================= **********/
1332
1333 /* SIsample for simple 1D texture lookup */
1334 def : Pat <
1335   (SIsample i32:$addr, v32i8:$rsrc, i128:$sampler, imm),
1336   (IMAGE_SAMPLE_V1 0xf, 0, 0, 0, 0, 0, 0, 0, $addr, $rsrc, $sampler)
1337 >;
1338
1339 class SamplePattern<SDNode name, MIMG opcode, ValueType vt> : Pat <
1340     (name vt:$addr, v32i8:$rsrc, i128:$sampler, imm),
1341     (opcode 0xf, 0, 0, 0, 0, 0, 0, 0, $addr, $rsrc, $sampler)
1342 >;
1343
1344 class SampleRectPattern<SDNode name, MIMG opcode, ValueType vt> : Pat <
1345     (name vt:$addr, v32i8:$rsrc, i128:$sampler, TEX_RECT),
1346     (opcode 0xf, 1, 0, 0, 0, 0, 0, 0, $addr, $rsrc, $sampler)
1347 >;
1348
1349 class SampleArrayPattern<SDNode name, MIMG opcode, ValueType vt> : Pat <
1350     (name vt:$addr, v32i8:$rsrc, i128:$sampler, TEX_ARRAY),
1351     (opcode 0xf, 0, 0, 1, 0, 0, 0, 0, $addr, $rsrc, $sampler)
1352 >;
1353
1354 class SampleShadowPattern<SDNode name, MIMG opcode,
1355                           ValueType vt> : Pat <
1356     (name vt:$addr, v32i8:$rsrc, i128:$sampler, TEX_SHADOW),
1357     (opcode 0xf, 0, 0, 0, 0, 0, 0, 0, $addr, $rsrc, $sampler)
1358 >;
1359
1360 class SampleShadowArrayPattern<SDNode name, MIMG opcode,
1361                                ValueType vt> : Pat <
1362     (name vt:$addr, v32i8:$rsrc, i128:$sampler, TEX_SHADOW_ARRAY),
1363     (opcode 0xf, 0, 0, 1, 0, 0, 0, 0, $addr, $rsrc, $sampler)
1364 >;
1365
1366 /* SIsample* for texture lookups consuming more address parameters */
1367 multiclass SamplePatterns<MIMG sample, MIMG sample_c, MIMG sample_l,
1368                           MIMG sample_c_l, MIMG sample_b, MIMG sample_c_b,
1369 MIMG sample_d, MIMG sample_c_d, ValueType addr_type> {
1370   def : SamplePattern <SIsample, sample, addr_type>;
1371   def : SampleRectPattern <SIsample, sample, addr_type>;
1372   def : SampleArrayPattern <SIsample, sample, addr_type>;
1373   def : SampleShadowPattern <SIsample, sample_c, addr_type>;
1374   def : SampleShadowArrayPattern <SIsample, sample_c, addr_type>;
1375
1376   def : SamplePattern <SIsamplel, sample_l, addr_type>;
1377   def : SampleArrayPattern <SIsamplel, sample_l, addr_type>;
1378   def : SampleShadowPattern <SIsamplel, sample_c_l, addr_type>;
1379   def : SampleShadowArrayPattern <SIsamplel, sample_c_l, addr_type>;
1380
1381   def : SamplePattern <SIsampleb, sample_b, addr_type>;
1382   def : SampleArrayPattern <SIsampleb, sample_b, addr_type>;
1383   def : SampleShadowPattern <SIsampleb, sample_c_b, addr_type>;
1384   def : SampleShadowArrayPattern <SIsampleb, sample_c_b, addr_type>;
1385
1386   def : SamplePattern <SIsampled, sample_d, addr_type>;
1387   def : SampleArrayPattern <SIsampled, sample_d, addr_type>;
1388   def : SampleShadowPattern <SIsampled, sample_c_d, addr_type>;
1389   def : SampleShadowArrayPattern <SIsampled, sample_c_d, addr_type>;
1390 }
1391
1392 defm : SamplePatterns<IMAGE_SAMPLE_V2, IMAGE_SAMPLE_C_V2,
1393                       IMAGE_SAMPLE_L_V2, IMAGE_SAMPLE_C_L_V2,
1394                       IMAGE_SAMPLE_B_V2, IMAGE_SAMPLE_C_B_V2,
1395                       IMAGE_SAMPLE_D_V2, IMAGE_SAMPLE_C_D_V2,
1396                       v2i32>;
1397 defm : SamplePatterns<IMAGE_SAMPLE_V4, IMAGE_SAMPLE_C_V4,
1398                       IMAGE_SAMPLE_L_V4, IMAGE_SAMPLE_C_L_V4,
1399                       IMAGE_SAMPLE_B_V4, IMAGE_SAMPLE_C_B_V4,
1400                       IMAGE_SAMPLE_D_V4, IMAGE_SAMPLE_C_D_V4,
1401                       v4i32>;
1402 defm : SamplePatterns<IMAGE_SAMPLE_V8, IMAGE_SAMPLE_C_V8,
1403                       IMAGE_SAMPLE_L_V8, IMAGE_SAMPLE_C_L_V8,
1404                       IMAGE_SAMPLE_B_V8, IMAGE_SAMPLE_C_B_V8,
1405                       IMAGE_SAMPLE_D_V8, IMAGE_SAMPLE_C_D_V8,
1406                       v8i32>;
1407 defm : SamplePatterns<IMAGE_SAMPLE_V16, IMAGE_SAMPLE_C_V16,
1408                       IMAGE_SAMPLE_L_V16, IMAGE_SAMPLE_C_L_V16,
1409                       IMAGE_SAMPLE_B_V16, IMAGE_SAMPLE_C_B_V16,
1410                       IMAGE_SAMPLE_D_V16, IMAGE_SAMPLE_C_D_V16,
1411                       v16i32>;
1412
1413 /* int_SI_imageload for texture fetches consuming varying address parameters */
1414 class ImageLoadPattern<Intrinsic name, MIMG opcode, ValueType addr_type> : Pat <
1415     (name addr_type:$addr, v32i8:$rsrc, imm),
1416     (opcode 0xf, 0, 0, 0, 0, 0, 0, 0, $addr, $rsrc)
1417 >;
1418
1419 class ImageLoadArrayPattern<Intrinsic name, MIMG opcode, ValueType addr_type> : Pat <
1420     (name addr_type:$addr, v32i8:$rsrc, TEX_ARRAY),
1421     (opcode 0xf, 0, 0, 1, 0, 0, 0, 0, $addr, $rsrc)
1422 >;
1423
1424 class ImageLoadMSAAPattern<Intrinsic name, MIMG opcode, ValueType addr_type> : Pat <
1425     (name addr_type:$addr, v32i8:$rsrc, TEX_MSAA),
1426     (opcode 0xf, 0, 0, 0, 0, 0, 0, 0, $addr, $rsrc)
1427 >;
1428
1429 class ImageLoadArrayMSAAPattern<Intrinsic name, MIMG opcode, ValueType addr_type> : Pat <
1430     (name addr_type:$addr, v32i8:$rsrc, TEX_ARRAY_MSAA),
1431     (opcode 0xf, 0, 0, 1, 0, 0, 0, 0, $addr, $rsrc)
1432 >;
1433
1434 multiclass ImageLoadPatterns<MIMG opcode, ValueType addr_type> {
1435   def : ImageLoadPattern <int_SI_imageload, opcode, addr_type>;
1436   def : ImageLoadArrayPattern <int_SI_imageload, opcode, addr_type>;
1437 }
1438
1439 multiclass ImageLoadMSAAPatterns<MIMG opcode, ValueType addr_type> {
1440   def : ImageLoadMSAAPattern <int_SI_imageload, opcode, addr_type>;
1441   def : ImageLoadArrayMSAAPattern <int_SI_imageload, opcode, addr_type>;
1442 }
1443
1444 defm : ImageLoadPatterns<IMAGE_LOAD_MIP_V2, v2i32>;
1445 defm : ImageLoadPatterns<IMAGE_LOAD_MIP_V4, v4i32>;
1446
1447 defm : ImageLoadMSAAPatterns<IMAGE_LOAD_V2, v2i32>;
1448 defm : ImageLoadMSAAPatterns<IMAGE_LOAD_V4, v4i32>;
1449
1450 /* Image resource information */
1451 def : Pat <
1452   (int_SI_resinfo i32:$mipid, v32i8:$rsrc, imm),
1453   (IMAGE_GET_RESINFO 0xf, 0, 0, 0, 0, 0, 0, 0, (V_MOV_B32_e32 $mipid), $rsrc)
1454 >;
1455
1456 def : Pat <
1457   (int_SI_resinfo i32:$mipid, v32i8:$rsrc, TEX_ARRAY),
1458   (IMAGE_GET_RESINFO 0xf, 0, 0, 1, 0, 0, 0, 0, (V_MOV_B32_e32 $mipid), $rsrc)
1459 >;
1460
1461 def : Pat <
1462   (int_SI_resinfo i32:$mipid, v32i8:$rsrc, TEX_ARRAY_MSAA),
1463   (IMAGE_GET_RESINFO 0xf, 0, 0, 1, 0, 0, 0, 0, (V_MOV_B32_e32 $mipid), $rsrc)
1464 >;
1465
1466 /********** ============================================ **********/
1467 /********** Extraction, Insertion, Building and Casting  **********/
1468 /********** ============================================ **********/
1469
1470 foreach Index = 0-2 in {
1471   def Extract_Element_v2i32_#Index : Extract_Element <
1472     i32, v2i32, Index, !cast<SubRegIndex>(sub#Index)
1473   >;
1474   def Insert_Element_v2i32_#Index : Insert_Element <
1475     i32, v2i32, Index, !cast<SubRegIndex>(sub#Index)
1476   >;
1477
1478   def Extract_Element_v2f32_#Index : Extract_Element <
1479     f32, v2f32, Index, !cast<SubRegIndex>(sub#Index)
1480   >;
1481   def Insert_Element_v2f32_#Index : Insert_Element <
1482     f32, v2f32, Index, !cast<SubRegIndex>(sub#Index)
1483   >;
1484 }
1485
1486 foreach Index = 0-3 in {
1487   def Extract_Element_v4i32_#Index : Extract_Element <
1488     i32, v4i32, Index, !cast<SubRegIndex>(sub#Index)
1489   >;
1490   def Insert_Element_v4i32_#Index : Insert_Element <
1491     i32, v4i32, Index, !cast<SubRegIndex>(sub#Index)
1492   >;
1493
1494   def Extract_Element_v4f32_#Index : Extract_Element <
1495     f32, v4f32, Index, !cast<SubRegIndex>(sub#Index)
1496   >;
1497   def Insert_Element_v4f32_#Index : Insert_Element <
1498     f32, v4f32, Index, !cast<SubRegIndex>(sub#Index)
1499   >;
1500 }
1501
1502 foreach Index = 0-7 in {
1503   def Extract_Element_v8i32_#Index : Extract_Element <
1504     i32, v8i32, Index, !cast<SubRegIndex>(sub#Index)
1505   >;
1506   def Insert_Element_v8i32_#Index : Insert_Element <
1507     i32, v8i32, Index, !cast<SubRegIndex>(sub#Index)
1508   >;
1509
1510   def Extract_Element_v8f32_#Index : Extract_Element <
1511     f32, v8f32, Index, !cast<SubRegIndex>(sub#Index)
1512   >;
1513   def Insert_Element_v8f32_#Index : Insert_Element <
1514     f32, v8f32, Index, !cast<SubRegIndex>(sub#Index)
1515   >;
1516 }
1517
1518 foreach Index = 0-15 in {
1519   def Extract_Element_v16i32_#Index : Extract_Element <
1520     i32, v16i32, Index, !cast<SubRegIndex>(sub#Index)
1521   >;
1522   def Insert_Element_v16i32_#Index : Insert_Element <
1523     i32, v16i32, Index, !cast<SubRegIndex>(sub#Index)
1524   >;
1525
1526   def Extract_Element_v16f32_#Index : Extract_Element <
1527     f32, v16f32, Index, !cast<SubRegIndex>(sub#Index)
1528   >;
1529   def Insert_Element_v16f32_#Index : Insert_Element <
1530     f32, v16f32, Index, !cast<SubRegIndex>(sub#Index)
1531   >;
1532 }
1533
1534 def : BitConvert <i32, f32, SReg_32>;
1535 def : BitConvert <i32, f32, VReg_32>;
1536
1537 def : BitConvert <f32, i32, SReg_32>;
1538 def : BitConvert <f32, i32, VReg_32>;
1539
1540 def : BitConvert <i64, f64, VReg_64>;
1541
1542 def : BitConvert <f64, i64, VReg_64>;
1543
1544 def : BitConvert <v2f32, v2i32, VReg_64>;
1545 def : BitConvert <v2i32, v2f32, VReg_64>;
1546
1547 def : BitConvert <v4f32, v4i32, VReg_128>;
1548 def : BitConvert <v4i32, v4f32, VReg_128>;
1549
1550 def : BitConvert <v8i32, v32i8, SReg_256>;
1551 def : BitConvert <v32i8, v8i32, SReg_256>;
1552 def : BitConvert <v8i32, v32i8, VReg_256>;
1553 def : BitConvert <v32i8, v8i32, VReg_256>;
1554
1555 /********** =================== **********/
1556 /********** Src & Dst modifiers **********/
1557 /********** =================== **********/
1558
1559 def : Pat <
1560   (int_AMDIL_clamp f32:$src, (f32 FP_ZERO), (f32 FP_ONE)),
1561   (V_ADD_F32_e64 $src, (i32 0 /* SRC1 */),
1562    0 /* ABS */, 1 /* CLAMP */, 0 /* OMOD */, 0 /* NEG */)
1563 >;
1564
1565 def : Pat <
1566   (fabs f32:$src),
1567   (V_ADD_F32_e64 $src, (i32 0 /* SRC1 */),
1568    1 /* ABS */, 0 /* CLAMP */, 0 /* OMOD */, 0 /* NEG */)
1569 >;
1570
1571 def : Pat <
1572   (fneg f32:$src),
1573   (V_ADD_F32_e64 $src, (i32 0 /* SRC1 */),
1574    0 /* ABS */, 0 /* CLAMP */, 0 /* OMOD */, 1 /* NEG */)
1575 >;
1576
1577 /********** ================== **********/
1578 /********** Immediate Patterns **********/
1579 /********** ================== **********/
1580
1581 def : Pat <
1582   (SGPRImm<(i32 imm)>:$imm),
1583   (S_MOV_B32 imm:$imm)
1584 >;
1585
1586 def : Pat <
1587   (SGPRImm<(f32 fpimm)>:$imm),
1588   (S_MOV_B32 fpimm:$imm)
1589 >;
1590
1591 def : Pat <
1592   (i32 imm:$imm),
1593   (V_MOV_B32_e32 imm:$imm)
1594 >;
1595
1596 def : Pat <
1597   (f32 fpimm:$imm),
1598   (V_MOV_B32_e32 fpimm:$imm)
1599 >;
1600
1601 def : Pat <
1602   (i1 imm:$imm),
1603   (S_MOV_B64 imm:$imm)
1604 >;
1605
1606 def : Pat <
1607   (i64 InlineImm<i64>:$imm),
1608   (S_MOV_B64 InlineImm<i64>:$imm)
1609 >;
1610
1611 // i64 immediates aren't supported in hardware, split it into two 32bit values
1612 def : Pat <
1613   (i64 imm:$imm),
1614   (INSERT_SUBREG (INSERT_SUBREG (i64 (IMPLICIT_DEF)),
1615     (S_MOV_B32 (i32 (LO32 imm:$imm))), sub0),
1616     (S_MOV_B32 (i32 (HI32 imm:$imm))), sub1)
1617 >;
1618
1619 def : Pat <
1620   (f64 fpimm:$imm),
1621   (INSERT_SUBREG (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
1622     (V_MOV_B32_e32 (f32 (LO32f fpimm:$imm))), sub0),
1623     (V_MOV_B32_e32 (f32 (HI32f fpimm:$imm))), sub1)
1624 >;
1625
1626 /********** ===================== **********/
1627 /********** Interpolation Paterns **********/
1628 /********** ===================== **********/
1629
1630 def : Pat <
1631   (int_SI_fs_constant imm:$attr_chan, imm:$attr, i32:$params),
1632   (V_INTERP_MOV_F32 INTERP.P0, imm:$attr_chan, imm:$attr, $params)
1633 >;
1634
1635 def : Pat <
1636   (int_SI_fs_interp imm:$attr_chan, imm:$attr, M0Reg:$params, v2i32:$ij),
1637   (V_INTERP_P2_F32 (V_INTERP_P1_F32 (EXTRACT_SUBREG v2i32:$ij, sub0),
1638                                     imm:$attr_chan, imm:$attr, i32:$params),
1639                    (EXTRACT_SUBREG $ij, sub1),
1640                    imm:$attr_chan, imm:$attr, $params)
1641 >;
1642
1643 /********** ================== **********/
1644 /********** Intrinsic Patterns **********/
1645 /********** ================== **********/
1646
1647 /* llvm.AMDGPU.pow */
1648 def : POW_Common <V_LOG_F32_e32, V_EXP_F32_e32, V_MUL_LEGACY_F32_e32>;
1649
1650 def : Pat <
1651   (int_AMDGPU_div f32:$src0, f32:$src1),
1652   (V_MUL_LEGACY_F32_e32 $src0, (V_RCP_LEGACY_F32_e32 $src1))
1653 >;
1654
1655 def : Pat<
1656   (fdiv f32:$src0, f32:$src1),
1657   (V_MUL_F32_e32 $src0, (V_RCP_F32_e32 $src1))
1658 >;
1659
1660 def : Pat<
1661   (fdiv f64:$src0, f64:$src1),
1662   (V_MUL_F64 $src0, (V_RCP_F64_e32 $src1), (i64 0))
1663 >;
1664
1665 def : Pat <
1666   (fcos f32:$src0),
1667   (V_COS_F32_e32 (V_MUL_F32_e32 $src0, (V_MOV_B32_e32 CONST.TWO_PI_INV)))
1668 >;
1669
1670 def : Pat <
1671   (fsin f32:$src0),
1672   (V_SIN_F32_e32 (V_MUL_F32_e32 $src0, (V_MOV_B32_e32 CONST.TWO_PI_INV)))
1673 >;
1674
1675 def : Pat <
1676   (int_AMDGPU_cube v4f32:$src),
1677   (INSERT_SUBREG (INSERT_SUBREG (INSERT_SUBREG (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)),
1678     (V_CUBETC_F32 (EXTRACT_SUBREG $src, sub0),
1679                   (EXTRACT_SUBREG $src, sub1),
1680                   (EXTRACT_SUBREG $src, sub2)),
1681                    sub0),
1682     (V_CUBESC_F32 (EXTRACT_SUBREG $src, sub0),
1683                   (EXTRACT_SUBREG $src, sub1),
1684                   (EXTRACT_SUBREG $src, sub2)),
1685                    sub1),
1686     (V_CUBEMA_F32 (EXTRACT_SUBREG $src, sub0),
1687                   (EXTRACT_SUBREG $src, sub1),
1688                   (EXTRACT_SUBREG $src, sub2)),
1689                    sub2),
1690     (V_CUBEID_F32 (EXTRACT_SUBREG $src, sub0),
1691                   (EXTRACT_SUBREG $src, sub1),
1692                   (EXTRACT_SUBREG $src, sub2)),
1693                    sub3)
1694 >;
1695
1696 def : Pat <
1697   (i32 (sext i1:$src0)),
1698   (V_CNDMASK_B32_e64 (i32 0), (i32 -1), $src0)
1699 >;
1700
1701 // 1. Offset as 8bit DWORD immediate
1702 def : Pat <
1703   (SIload_constant i128:$sbase, IMM8bitDWORD:$offset),
1704   (S_BUFFER_LOAD_DWORD_IMM $sbase, IMM8bitDWORD:$offset)
1705 >;
1706
1707 // 2. Offset loaded in an 32bit SGPR
1708 def : Pat <
1709   (SIload_constant i128:$sbase, imm:$offset),
1710   (S_BUFFER_LOAD_DWORD_SGPR $sbase, (S_MOV_B32 imm:$offset))
1711 >;
1712
1713 // 3. Offset in an 32Bit VGPR
1714 def : Pat <
1715   (SIload_constant i128:$sbase, i32:$voff),
1716   (BUFFER_LOAD_DWORD_OFFEN $sbase, $voff)
1717 >;
1718
1719 // The multiplication scales from [0,1] to the unsigned integer range
1720 def : Pat <
1721   (AMDGPUurecip i32:$src0),
1722   (V_CVT_U32_F32_e32
1723     (V_MUL_F32_e32 CONST.FP_UINT_MAX_PLUS_1,
1724                    (V_RCP_IFLAG_F32_e32 (V_CVT_F32_U32_e32 $src0))))
1725 >;
1726
1727 def : Pat <
1728   (int_SI_tid),
1729   (V_MBCNT_HI_U32_B32_e32 0xffffffff,
1730                           (V_MBCNT_LO_U32_B32_e64 0xffffffff, 0, 0, 0, 0, 0))
1731 >;
1732
1733 /********** ================== **********/
1734 /**********   VOP3 Patterns    **********/
1735 /********** ================== **********/
1736
1737 def : Pat <
1738   (f32 (fadd (fmul f32:$src0, f32:$src1), f32:$src2)),
1739   (V_MAD_F32 $src0, $src1, $src2)
1740 >;
1741
1742 /********** ======================= **********/
1743 /**********   Load/Store Patterns   **********/
1744 /********** ======================= **********/
1745
1746 def : Pat <
1747     (local_load i64:$src0),
1748     (i32 (DS_READ_B32 0, (EXTRACT_SUBREG $src0, sub0),
1749                       (EXTRACT_SUBREG $src0, sub0), (EXTRACT_SUBREG $src0, sub0), 0, 0))
1750 >;
1751
1752 def : Pat <
1753     (local_store i32:$src1, i64:$src0),
1754     (DS_WRITE_B32 0, (EXTRACT_SUBREG $src0, sub0), $src1, $src1, 0, 0)
1755 >;
1756
1757 /********** ================== **********/
1758 /**********   SMRD Patterns    **********/
1759 /********** ================== **********/
1760
1761 multiclass SMRD_Pattern <SMRD Instr_IMM, SMRD Instr_SGPR, ValueType vt> {
1762
1763   // 1. Offset as 8bit DWORD immediate
1764   def : Pat <
1765     (constant_load (SIadd64bit32bit i64:$sbase, IMM8bitDWORD:$offset)),
1766     (vt (Instr_IMM $sbase, IMM8bitDWORD:$offset))
1767   >;
1768
1769   // 2. Offset loaded in an 32bit SGPR
1770   def : Pat <
1771     (constant_load (SIadd64bit32bit i64:$sbase, imm:$offset)),
1772     (vt (Instr_SGPR $sbase, (S_MOV_B32 imm:$offset)))
1773   >;
1774
1775   // 3. No offset at all
1776   def : Pat <
1777     (constant_load i64:$sbase),
1778     (vt (Instr_IMM $sbase, 0))
1779   >;
1780 }
1781
1782 defm : SMRD_Pattern <S_LOAD_DWORD_IMM, S_LOAD_DWORD_SGPR, f32>;
1783 defm : SMRD_Pattern <S_LOAD_DWORD_IMM, S_LOAD_DWORD_SGPR, i32>;
1784 defm : SMRD_Pattern <S_LOAD_DWORDX2_IMM, S_LOAD_DWORDX2_SGPR, i64>;
1785 defm : SMRD_Pattern <S_LOAD_DWORDX2_IMM, S_LOAD_DWORDX2_SGPR, v2i32>;
1786 defm : SMRD_Pattern <S_LOAD_DWORDX4_IMM, S_LOAD_DWORDX4_SGPR, i128>;
1787 defm : SMRD_Pattern <S_LOAD_DWORDX8_IMM, S_LOAD_DWORDX8_SGPR, v32i8>;
1788
1789 //===----------------------------------------------------------------------===//
1790 // MUBUF Patterns
1791 //===----------------------------------------------------------------------===//
1792
1793 multiclass MUBUFLoad_Pattern <MUBUF Instr_ADDR64, ValueType vt,
1794                               PatFrag global_ld, PatFrag constant_ld> {
1795   def : Pat <
1796     (vt (global_ld (add i64:$ptr, (i64 IMM12bit:$offset)))),
1797     (Instr_ADDR64 (SI_ADDR64_RSRC (i64 0)), $ptr, (as_i16imm $offset))
1798   >;
1799
1800   def : Pat <
1801     (vt (global_ld i64:$ptr)),
1802     (Instr_ADDR64 (SI_ADDR64_RSRC (i64 0)), $ptr, 0)
1803   >;
1804
1805   def : Pat <
1806      (vt (global_ld (add i64:$ptr, i64:$offset))),
1807      (Instr_ADDR64 (SI_ADDR64_RSRC $ptr), $offset, 0)
1808   >;
1809
1810   def : Pat <
1811      (vt (constant_ld (add i64:$ptr, i64:$offset))),
1812      (Instr_ADDR64 (SI_ADDR64_RSRC $ptr), $offset, 0)
1813   >;
1814 }
1815
1816 defm : MUBUFLoad_Pattern <BUFFER_LOAD_SBYTE_ADDR64, i32,
1817                           sextloadi8_global, sextloadi8_constant>;
1818 defm : MUBUFLoad_Pattern <BUFFER_LOAD_UBYTE_ADDR64, i32,
1819                           az_extloadi8_global, az_extloadi8_constant>;
1820 defm : MUBUFLoad_Pattern <BUFFER_LOAD_SSHORT_ADDR64, i32,
1821                           sextloadi16_global, sextloadi16_constant>;
1822 defm : MUBUFLoad_Pattern <BUFFER_LOAD_USHORT_ADDR64, i32,
1823                           az_extloadi16_global, az_extloadi16_constant>;
1824 defm : MUBUFLoad_Pattern <BUFFER_LOAD_DWORD_ADDR64, i32,
1825                           global_load, constant_load>;
1826 defm : MUBUFLoad_Pattern <BUFFER_LOAD_DWORDX2_ADDR64, i64,
1827                           global_load, constant_load>;
1828 defm : MUBUFLoad_Pattern <BUFFER_LOAD_DWORDX2_ADDR64, i64,
1829                           az_extloadi32_global, az_extloadi32_constant>;
1830 defm : MUBUFLoad_Pattern <BUFFER_LOAD_DWORDX2_ADDR64, v2i32,
1831                           global_load, constant_load>;
1832 defm : MUBUFLoad_Pattern <BUFFER_LOAD_DWORDX4_ADDR64, v4i32,
1833                           global_load, constant_load>;
1834
1835 multiclass MUBUFStore_Pattern <MUBUF Instr, ValueType vt, PatFrag st> {
1836
1837   def : Pat <
1838     (st vt:$value, i64:$ptr),
1839     (Instr $value, (SI_ADDR64_RSRC (i64 0)), $ptr, 0)
1840   >;
1841
1842   def : Pat <
1843     (st vt:$value, (add i64:$ptr, i64:$offset)),
1844     (Instr $value, (SI_ADDR64_RSRC $ptr), $offset, 0)
1845    >;
1846 }
1847
1848 defm : MUBUFStore_Pattern <BUFFER_STORE_BYTE, i32, truncstorei8_global>;
1849 defm : MUBUFStore_Pattern <BUFFER_STORE_SHORT, i32, truncstorei16_global>;
1850 defm : MUBUFStore_Pattern <BUFFER_STORE_DWORD, i32, global_store>;
1851 defm : MUBUFStore_Pattern <BUFFER_STORE_DWORDX2, i64, global_store>;
1852 defm : MUBUFStore_Pattern <BUFFER_STORE_DWORDX2, v2i32, global_store>;
1853 defm : MUBUFStore_Pattern <BUFFER_STORE_DWORDX4, v4i32, global_store>;
1854
1855 /********** ====================== **********/
1856 /**********   Indirect adressing   **********/
1857 /********** ====================== **********/
1858
1859 multiclass SI_INDIRECT_Pattern <ValueType vt, SI_INDIRECT_DST IndDst> {
1860
1861   // 1. Extract with offset
1862   def : Pat<
1863     (vector_extract vt:$vec, (add i32:$idx, imm:$off)),
1864     (f32 (SI_INDIRECT_SRC (IMPLICIT_DEF), $vec, $idx, imm:$off))
1865   >;
1866
1867   // 2. Extract without offset
1868   def : Pat<
1869     (vector_extract vt:$vec, i32:$idx),
1870     (f32 (SI_INDIRECT_SRC (IMPLICIT_DEF), $vec, $idx, 0))
1871   >;
1872
1873   // 3. Insert with offset
1874   def : Pat<
1875     (vector_insert vt:$vec, f32:$val, (add i32:$idx, imm:$off)),
1876     (IndDst (IMPLICIT_DEF), $vec, $idx, imm:$off, $val)
1877   >;
1878
1879   // 4. Insert without offset
1880   def : Pat<
1881     (vector_insert vt:$vec, f32:$val, i32:$idx),
1882     (IndDst (IMPLICIT_DEF), $vec, $idx, 0, $val)
1883   >;
1884 }
1885
1886 defm : SI_INDIRECT_Pattern <v2f32, SI_INDIRECT_DST_V2>;
1887 defm : SI_INDIRECT_Pattern <v4f32, SI_INDIRECT_DST_V4>;
1888 defm : SI_INDIRECT_Pattern <v8f32, SI_INDIRECT_DST_V8>;
1889 defm : SI_INDIRECT_Pattern <v16f32, SI_INDIRECT_DST_V16>;
1890
1891 /********** =============== **********/
1892 /**********   Conditions    **********/
1893 /********** =============== **********/
1894
1895 def : Pat<
1896   (i1 (setcc f32:$src0, f32:$src1, SETO)),
1897   (V_CMP_O_F32_e64 $src0, $src1)
1898 >;
1899
1900 def : Pat<
1901   (i1 (setcc f32:$src0, f32:$src1, SETUO)),
1902   (V_CMP_U_F32_e64 $src0, $src1)
1903 >;
1904
1905 //============================================================================//
1906 // Miscellaneous Optimization Patterns
1907 //============================================================================//
1908
1909 def : SHA256MaPattern <V_BFI_B32, V_XOR_B32_e32>;
1910
1911 } // End isSI predicate