lib/Target/R600/SIInstructions.td

   1 //===-- SIInstructions.td - SI Instruction Defintions ---------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 // This file was originally auto-generated from a GPU register header file and
  10 // all the instruction definitions were originally commented out.  Instructions
  11 // that are not yet supported remain commented out.
  12 //===----------------------------------------------------------------------===//
  13
  14 class InterpSlots {
  15 int P0 = 2;
  16 int P10 = 0;
  17 int P20 = 1;
  18 }
  19 def INTERP : InterpSlots;
  20
  21 def InterpSlot : Operand<i32> {
  22   let PrintMethod = "printInterpSlot";
  23 }
  24
  25 def SendMsgImm : Operand<i32> {
  26   let PrintMethod = "printSendMsg";
  27 }
  28
  29 def isSI : Predicate<"Subtarget.getGeneration() "
  30                       ">= AMDGPUSubtarget::SOUTHERN_ISLANDS">;
  31
  32 def isCI : Predicate<"Subtarget.getGeneration() "
  33                       ">= AMDGPUSubtarget::SEA_ISLANDS">;
  34
  35 def isCFDepth0 : Predicate<"isCFDepth0()">;
  36
  37 def WAIT_FLAG : InstFlag<"printWaitFlag">;
  38
  39 //===----------------------------------------------------------------------===//
  40 // SMRD Instructions
  41 //===----------------------------------------------------------------------===//
  42
  43 let Predicates = [isSI, isCFDepth0] in {
  44
  45 let mayLoad = 1 in {
  46
  47 // We are using the SGPR_32 and not the SReg_32 register class for 32-bit
  48 // SMRD instructions, because the SGPR_32 register class does not include M0
  49 // and writing to M0 from an SMRD instruction will hang the GPU.
  50 defm S_LOAD_DWORD : SMRD_Helper <0x00, "S_LOAD_DWORD", SReg_64, SGPR_32>;
  51 defm S_LOAD_DWORDX2 : SMRD_Helper <0x01, "S_LOAD_DWORDX2", SReg_64, SReg_64>;
  52 defm S_LOAD_DWORDX4 : SMRD_Helper <0x02, "S_LOAD_DWORDX4", SReg_64, SReg_128>;
  53 defm S_LOAD_DWORDX8 : SMRD_Helper <0x03, "S_LOAD_DWORDX8", SReg_64, SReg_256>;
  54 defm S_LOAD_DWORDX16 : SMRD_Helper <0x04, "S_LOAD_DWORDX16", SReg_64, SReg_512>;
  55
  56 defm S_BUFFER_LOAD_DWORD : SMRD_Helper <
  57   0x08, "S_BUFFER_LOAD_DWORD", SReg_128, SGPR_32
  58 >;
  59
  60 defm S_BUFFER_LOAD_DWORDX2 : SMRD_Helper <
  61   0x09, "S_BUFFER_LOAD_DWORDX2", SReg_128, SReg_64
  62 >;
  63
  64 defm S_BUFFER_LOAD_DWORDX4 : SMRD_Helper <
  65   0x0a, "S_BUFFER_LOAD_DWORDX4", SReg_128, SReg_128
  66 >;
  67
  68 defm S_BUFFER_LOAD_DWORDX8 : SMRD_Helper <
  69   0x0b, "S_BUFFER_LOAD_DWORDX8", SReg_128, SReg_256
  70 >;
  71
  72 defm S_BUFFER_LOAD_DWORDX16 : SMRD_Helper <
  73   0x0c, "S_BUFFER_LOAD_DWORDX16", SReg_128, SReg_512
  74 >;
  75
  76 } // mayLoad = 1
  77
  78 //def S_MEMTIME : SMRD_ <0x0000001e, "S_MEMTIME", []>;
  79 //def S_DCACHE_INV : SMRD_ <0x0000001f, "S_DCACHE_INV", []>;
  80
  81 } // let Predicates = [isSI, isCFDepth0]
  82
  83 //===----------------------------------------------------------------------===//
  84 // SOP1 Instructions
  85 //===----------------------------------------------------------------------===//
  86
  87 let Predicates = [isSI, isCFDepth0] in {
  88
  89 let neverHasSideEffects = 1 in {
  90
  91 let isMoveImm = 1 in {
  92 def S_MOV_B32 : SOP1_32 <0x00000003, "S_MOV_B32", []>;
  93 def S_MOV_B64 : SOP1_64 <0x00000004, "S_MOV_B64", []>;
  94 def S_CMOV_B32 : SOP1_32 <0x00000005, "S_CMOV_B32", []>;
  95 def S_CMOV_B64 : SOP1_64 <0x00000006, "S_CMOV_B64", []>;
  96 } // End isMoveImm = 1
  97
  98 def S_NOT_B32 : SOP1_32 <0x00000007, "S_NOT_B32",
  99   [(set i32:$dst, (not i32:$src0))]
 100 >;
 101
 102 def S_NOT_B64 : SOP1_64 <0x00000008, "S_NOT_B64", []>;
 103 def S_WQM_B32 : SOP1_32 <0x00000009, "S_WQM_B32", []>;
 104 def S_WQM_B64 : SOP1_64 <0x0000000a, "S_WQM_B64", []>;
 105 def S_BREV_B32 : SOP1_32 <0x0000000b, "S_BREV_B32", []>;
 106 def S_BREV_B64 : SOP1_64 <0x0000000c, "S_BREV_B64", []>;
 107 } // End neverHasSideEffects = 1
 108
 109 ////def S_BCNT0_I32_B32 : SOP1_BCNT0 <0x0000000d, "S_BCNT0_I32_B32", []>;
 110 ////def S_BCNT0_I32_B64 : SOP1_BCNT0 <0x0000000e, "S_BCNT0_I32_B64", []>;
 111 ////def S_BCNT1_I32_B32 : SOP1_BCNT1 <0x0000000f, "S_BCNT1_I32_B32", []>;
 112 ////def S_BCNT1_I32_B64 : SOP1_BCNT1 <0x00000010, "S_BCNT1_I32_B64", []>;
 113 ////def S_FF0_I32_B32 : SOP1_FF0 <0x00000011, "S_FF0_I32_B32", []>;
 114 ////def S_FF0_I32_B64 : SOP1_FF0 <0x00000012, "S_FF0_I32_B64", []>;
 115 ////def S_FF1_I32_B32 : SOP1_FF1 <0x00000013, "S_FF1_I32_B32", []>;
 116 ////def S_FF1_I32_B64 : SOP1_FF1 <0x00000014, "S_FF1_I32_B64", []>;
 117 //def S_FLBIT_I32_B32 : SOP1_32 <0x00000015, "S_FLBIT_I32_B32", []>;
 118 //def S_FLBIT_I32_B64 : SOP1_32 <0x00000016, "S_FLBIT_I32_B64", []>;
 119 def S_FLBIT_I32 : SOP1_32 <0x00000017, "S_FLBIT_I32", []>;
 120 //def S_FLBIT_I32_I64 : SOP1_32 <0x00000018, "S_FLBIT_I32_I64", []>;
 121 def S_SEXT_I32_I8 : SOP1_32 <0x00000019, "S_SEXT_I32_I8",
 122   [(set i32:$dst, (sext_inreg i32:$src0, i8))]
 123 >;
 124 def S_SEXT_I32_I16 : SOP1_32 <0x0000001a, "S_SEXT_I32_I16",
 125   [(set i32:$dst, (sext_inreg i32:$src0, i16))]
 126 >;
 127
 128 ////def S_BITSET0_B32 : SOP1_BITSET0 <0x0000001b, "S_BITSET0_B32", []>;
 129 ////def S_BITSET0_B64 : SOP1_BITSET0 <0x0000001c, "S_BITSET0_B64", []>;
 130 ////def S_BITSET1_B32 : SOP1_BITSET1 <0x0000001d, "S_BITSET1_B32", []>;
 131 ////def S_BITSET1_B64 : SOP1_BITSET1 <0x0000001e, "S_BITSET1_B64", []>;
 132 def S_GETPC_B64 : SOP1_64 <0x0000001f, "S_GETPC_B64", []>;
 133 def S_SETPC_B64 : SOP1_64 <0x00000020, "S_SETPC_B64", []>;
 134 def S_SWAPPC_B64 : SOP1_64 <0x00000021, "S_SWAPPC_B64", []>;
 135 def S_RFE_B64 : SOP1_64 <0x00000022, "S_RFE_B64", []>;
 136
 137 let hasSideEffects = 1, Uses = [EXEC], Defs = [EXEC] in {
 138
 139 def S_AND_SAVEEXEC_B64 : SOP1_64 <0x00000024, "S_AND_SAVEEXEC_B64", []>;
 140 def S_OR_SAVEEXEC_B64 : SOP1_64 <0x00000025, "S_OR_SAVEEXEC_B64", []>;
 141 def S_XOR_SAVEEXEC_B64 : SOP1_64 <0x00000026, "S_XOR_SAVEEXEC_B64", []>;
 142 def S_ANDN2_SAVEEXEC_B64 : SOP1_64 <0x00000027, "S_ANDN2_SAVEEXEC_B64", []>;
 143 def S_ORN2_SAVEEXEC_B64 : SOP1_64 <0x00000028, "S_ORN2_SAVEEXEC_B64", []>;
 144 def S_NAND_SAVEEXEC_B64 : SOP1_64 <0x00000029, "S_NAND_SAVEEXEC_B64", []>;
 145 def S_NOR_SAVEEXEC_B64 : SOP1_64 <0x0000002a, "S_NOR_SAVEEXEC_B64", []>;
 146 def S_XNOR_SAVEEXEC_B64 : SOP1_64 <0x0000002b, "S_XNOR_SAVEEXEC_B64", []>;
 147
 148 } // End hasSideEffects = 1
 149
 150 def S_QUADMASK_B32 : SOP1_32 <0x0000002c, "S_QUADMASK_B32", []>;
 151 def S_QUADMASK_B64 : SOP1_64 <0x0000002d, "S_QUADMASK_B64", []>;
 152 def S_MOVRELS_B32 : SOP1_32 <0x0000002e, "S_MOVRELS_B32", []>;
 153 def S_MOVRELS_B64 : SOP1_64 <0x0000002f, "S_MOVRELS_B64", []>;
 154 def S_MOVRELD_B32 : SOP1_32 <0x00000030, "S_MOVRELD_B32", []>;
 155 def S_MOVRELD_B64 : SOP1_64 <0x00000031, "S_MOVRELD_B64", []>;
 156 //def S_CBRANCH_JOIN : SOP1_ <0x00000032, "S_CBRANCH_JOIN", []>;
 157 def S_MOV_REGRD_B32 : SOP1_32 <0x00000033, "S_MOV_REGRD_B32", []>;
 158 def S_ABS_I32 : SOP1_32 <0x00000034, "S_ABS_I32", []>;
 159 def S_MOV_FED_B32 : SOP1_32 <0x00000035, "S_MOV_FED_B32", []>;
 160
 161 } // let Predicates = [isSI, isCFDepth0]
 162
 163 //===----------------------------------------------------------------------===//
 164 // SOP2 Instructions
 165 //===----------------------------------------------------------------------===//
 166
 167 let Predicates = [isSI, isCFDepth0] in {
 168
 169 let Defs = [SCC] in { // Carry out goes to SCC
 170 let isCommutable = 1 in {
 171 def S_ADD_U32 : SOP2_32 <0x00000000, "S_ADD_U32", []>;
 172 def S_ADD_I32 : SOP2_32 <0x00000002, "S_ADD_I32",
 173   [(set i32:$dst, (add SSrc_32:$src0, SSrc_32:$src1))]
 174 >;
 175 } // End isCommutable = 1
 176
 177 def S_SUB_U32 : SOP2_32 <0x00000001, "S_SUB_U32", []>;
 178 def S_SUB_I32 : SOP2_32 <0x00000003, "S_SUB_I32",
 179   [(set i32:$dst, (sub SSrc_32:$src0, SSrc_32:$src1))]
 180 >;
 181
 182 let Uses = [SCC] in { // Carry in comes from SCC
 183 let isCommutable = 1 in {
 184 def S_ADDC_U32 : SOP2_32 <0x00000004, "S_ADDC_U32",
 185   [(set i32:$dst, (adde (i32 SSrc_32:$src0), (i32 SSrc_32:$src1)))]>;
 186 } // End isCommutable = 1
 187
 188 def S_SUBB_U32 : SOP2_32 <0x00000005, "S_SUBB_U32",
 189   [(set i32:$dst, (sube (i32 SSrc_32:$src0), (i32 SSrc_32:$src1)))]>;
 190 } // End Uses = [SCC]
 191 } // End Defs = [SCC]
 192
 193 def S_MIN_I32 : SOP2_32 <0x00000006, "S_MIN_I32",
 194   [(set i32:$dst, (AMDGPUsmin i32:$src0, i32:$src1))]
 195 >;
 196 def S_MIN_U32 : SOP2_32 <0x00000007, "S_MIN_U32",
 197   [(set i32:$dst, (AMDGPUumin i32:$src0, i32:$src1))]
 198 >;
 199 def S_MAX_I32 : SOP2_32 <0x00000008, "S_MAX_I32",
 200   [(set i32:$dst, (AMDGPUsmax i32:$src0, i32:$src1))]
 201 >;
 202 def S_MAX_U32 : SOP2_32 <0x00000009, "S_MAX_U32",
 203   [(set i32:$dst, (AMDGPUumax i32:$src0, i32:$src1))]
 204 >;
 205
 206 def S_CSELECT_B32 : SOP2 <
 207   0x0000000a, (outs SReg_32:$dst),
 208   (ins SReg_32:$src0, SReg_32:$src1, SCCReg:$scc), "S_CSELECT_B32",
 209   []
 210 >;
 211
 212 def S_CSELECT_B64 : SOP2_64 <0x0000000b, "S_CSELECT_B64", []>;
 213
 214 def S_AND_B32 : SOP2_32 <0x0000000e, "S_AND_B32",
 215   [(set i32:$dst, (and i32:$src0, i32:$src1))]
 216 >;
 217
 218 def S_AND_B64 : SOP2_64 <0x0000000f, "S_AND_B64",
 219   [(set i64:$dst, (and i64:$src0, i64:$src1))]
 220 >;
 221
 222 def S_OR_B32 : SOP2_32 <0x00000010, "S_OR_B32",
 223   [(set i32:$dst, (or i32:$src0, i32:$src1))]
 224 >;
 225
 226 def S_OR_B64 : SOP2_64 <0x00000011, "S_OR_B64",
 227   [(set i64:$dst, (or i64:$src0, i64:$src1))]
 228 >;
 229
 230 def S_XOR_B32 : SOP2_32 <0x00000012, "S_XOR_B32",
 231   [(set i32:$dst, (xor i32:$src0, i32:$src1))]
 232 >;
 233
 234 def S_XOR_B64 : SOP2_64 <0x00000013, "S_XOR_B64",
 235   [(set i64:$dst, (xor i64:$src0, i64:$src1))]
 236 >;
 237 def S_ANDN2_B32 : SOP2_32 <0x00000014, "S_ANDN2_B32", []>;
 238 def S_ANDN2_B64 : SOP2_64 <0x00000015, "S_ANDN2_B64", []>;
 239 def S_ORN2_B32 : SOP2_32 <0x00000016, "S_ORN2_B32", []>;
 240 def S_ORN2_B64 : SOP2_64 <0x00000017, "S_ORN2_B64", []>;
 241 def S_NAND_B32 : SOP2_32 <0x00000018, "S_NAND_B32", []>;
 242 def S_NAND_B64 : SOP2_64 <0x00000019, "S_NAND_B64", []>;
 243 def S_NOR_B32 : SOP2_32 <0x0000001a, "S_NOR_B32", []>;
 244 def S_NOR_B64 : SOP2_64 <0x0000001b, "S_NOR_B64", []>;
 245 def S_XNOR_B32 : SOP2_32 <0x0000001c, "S_XNOR_B32", []>;
 246 def S_XNOR_B64 : SOP2_64 <0x0000001d, "S_XNOR_B64", []>;
 247
 248 // Use added complexity so these patterns are preferred to the VALU patterns.
 249 let AddedComplexity = 1 in {
 250
 251 def S_LSHL_B32 : SOP2_32 <0x0000001e, "S_LSHL_B32",
 252   [(set i32:$dst, (shl i32:$src0, i32:$src1))]
 253 >;
 254 def S_LSHL_B64 : SOP2_SHIFT_64 <0x0000001f, "S_LSHL_B64",
 255   [(set i64:$dst, (shl i64:$src0, i32:$src1))]
 256 >;
 257 def S_LSHR_B32 : SOP2_32 <0x00000020, "S_LSHR_B32",
 258   [(set i32:$dst, (srl i32:$src0, i32:$src1))]
 259 >;
 260 def S_LSHR_B64 : SOP2_SHIFT_64 <0x00000021, "S_LSHR_B64",
 261   [(set i64:$dst, (srl i64:$src0, i32:$src1))]
 262 >;
 263 def S_ASHR_I32 : SOP2_32 <0x00000022, "S_ASHR_I32",
 264   [(set i32:$dst, (sra i32:$src0, i32:$src1))]
 265 >;
 266 def S_ASHR_I64 : SOP2_SHIFT_64 <0x00000023, "S_ASHR_I64",
 267   [(set i64:$dst, (sra i64:$src0, i32:$src1))]
 268 >;
 269
 270 } // End AddedComplexity = 1
 271
 272 def S_BFM_B32 : SOP2_32 <0x00000024, "S_BFM_B32", []>;
 273 def S_BFM_B64 : SOP2_64 <0x00000025, "S_BFM_B64", []>;
 274 def S_MUL_I32 : SOP2_32 <0x00000026, "S_MUL_I32", []>;
 275 def S_BFE_U32 : SOP2_32 <0x00000027, "S_BFE_U32", []>;
 276 def S_BFE_I32 : SOP2_32 <0x00000028, "S_BFE_I32", []>;
 277 def S_BFE_U64 : SOP2_64 <0x00000029, "S_BFE_U64", []>;
 278 def S_BFE_I64 : SOP2_64 <0x0000002a, "S_BFE_I64", []>;
 279 //def S_CBRANCH_G_FORK : SOP2_ <0x0000002b, "S_CBRANCH_G_FORK", []>;
 280 def S_ABSDIFF_I32 : SOP2_32 <0x0000002c, "S_ABSDIFF_I32", []>;
 281
 282 } // let Predicates = [isSI, isCFDepth0]
 283
 284 //===----------------------------------------------------------------------===//
 285 // SOPC Instructions
 286 //===----------------------------------------------------------------------===//
 287
 288 let Predicates = [isSI, isCFDepth0] in {
 289
 290 def S_CMP_EQ_I32 : SOPC_32 <0x00000000, "S_CMP_EQ_I32">;
 291 def S_CMP_LG_I32 : SOPC_32 <0x00000001, "S_CMP_LG_I32">;
 292 def S_CMP_GT_I32 : SOPC_32 <0x00000002, "S_CMP_GT_I32">;
 293 def S_CMP_GE_I32 : SOPC_32 <0x00000003, "S_CMP_GE_I32">;
 294 def S_CMP_LT_I32 : SOPC_32 <0x00000004, "S_CMP_LT_I32">;
 295 def S_CMP_LE_I32 : SOPC_32 <0x00000005, "S_CMP_LE_I32">;
 296 def S_CMP_EQ_U32 : SOPC_32 <0x00000006, "S_CMP_EQ_U32">;
 297 def S_CMP_LG_U32 : SOPC_32 <0x00000007, "S_CMP_LG_U32">;
 298 def S_CMP_GT_U32 : SOPC_32 <0x00000008, "S_CMP_GT_U32">;
 299 def S_CMP_GE_U32 : SOPC_32 <0x00000009, "S_CMP_GE_U32">;
 300 def S_CMP_LT_U32 : SOPC_32 <0x0000000a, "S_CMP_LT_U32">;
 301 def S_CMP_LE_U32 : SOPC_32 <0x0000000b, "S_CMP_LE_U32">;
 302 ////def S_BITCMP0_B32 : SOPC_BITCMP0 <0x0000000c, "S_BITCMP0_B32", []>;
 303 ////def S_BITCMP1_B32 : SOPC_BITCMP1 <0x0000000d, "S_BITCMP1_B32", []>;
 304 ////def S_BITCMP0_B64 : SOPC_BITCMP0 <0x0000000e, "S_BITCMP0_B64", []>;
 305 ////def S_BITCMP1_B64 : SOPC_BITCMP1 <0x0000000f, "S_BITCMP1_B64", []>;
 306 //def S_SETVSKIP : SOPC_ <0x00000010, "S_SETVSKIP", []>;
 307
 308 } // let Predicates = [isSI, isCFDepth0]
 309
 310 //===----------------------------------------------------------------------===//
 311 // SOPK Instructions
 312 //===----------------------------------------------------------------------===//
 313
 314 let Predicates = [isSI, isCFDepth0] in {
 315
 316 def S_MOVK_I32 : SOPK_32 <0x00000000, "S_MOVK_I32", []>;
 317 def S_CMOVK_I32 : SOPK_32 <0x00000002, "S_CMOVK_I32", []>;
 318
 319 /*
 320 This instruction is disabled for now until we can figure out how to teach
 321 the instruction selector to correctly use the  S_CMP* vs V_CMP*
 322 instructions.
 323
 324 When this instruction is enabled the code generator sometimes produces this
 325 invalid sequence:
 326
 327 SCC = S_CMPK_EQ_I32 SGPR0, imm
 328 VCC = COPY SCC
 329 VGPR0 = V_CNDMASK VCC, VGPR0, VGPR1
 330
 331 def S_CMPK_EQ_I32 : SOPK <
 332   0x00000003, (outs SCCReg:$dst), (ins SReg_32:$src0, i32imm:$src1),
 333   "S_CMPK_EQ_I32",
 334   [(set i1:$dst, (setcc i32:$src0, imm:$src1, SETEQ))]
 335 >;
 336 */
 337
 338 let isCompare = 1 in {
 339 def S_CMPK_LG_I32 : SOPK_32 <0x00000004, "S_CMPK_LG_I32", []>;
 340 def S_CMPK_GT_I32 : SOPK_32 <0x00000005, "S_CMPK_GT_I32", []>;
 341 def S_CMPK_GE_I32 : SOPK_32 <0x00000006, "S_CMPK_GE_I32", []>;
 342 def S_CMPK_LT_I32 : SOPK_32 <0x00000007, "S_CMPK_LT_I32", []>;
 343 def S_CMPK_LE_I32 : SOPK_32 <0x00000008, "S_CMPK_LE_I32", []>;
 344 def S_CMPK_EQ_U32 : SOPK_32 <0x00000009, "S_CMPK_EQ_U32", []>;
 345 def S_CMPK_LG_U32 : SOPK_32 <0x0000000a, "S_CMPK_LG_U32", []>;
 346 def S_CMPK_GT_U32 : SOPK_32 <0x0000000b, "S_CMPK_GT_U32", []>;
 347 def S_CMPK_GE_U32 : SOPK_32 <0x0000000c, "S_CMPK_GE_U32", []>;
 348 def S_CMPK_LT_U32 : SOPK_32 <0x0000000d, "S_CMPK_LT_U32", []>;
 349 def S_CMPK_LE_U32 : SOPK_32 <0x0000000e, "S_CMPK_LE_U32", []>;
 350 } // End isCompare = 1
 351
 352 let Defs = [SCC], isCommutable = 1 in {
 353   def S_ADDK_I32 : SOPK_32 <0x0000000f, "S_ADDK_I32", []>;
 354   def S_MULK_I32 : SOPK_32 <0x00000010, "S_MULK_I32", []>;
 355 }
 356
 357 //def S_CBRANCH_I_FORK : SOPK_ <0x00000011, "S_CBRANCH_I_FORK", []>;
 358 def S_GETREG_B32 : SOPK_32 <0x00000012, "S_GETREG_B32", []>;
 359 def S_SETREG_B32 : SOPK_32 <0x00000013, "S_SETREG_B32", []>;
 360 def S_GETREG_REGRD_B32 : SOPK_32 <0x00000014, "S_GETREG_REGRD_B32", []>;
 361 //def S_SETREG_IMM32_B32 : SOPK_32 <0x00000015, "S_SETREG_IMM32_B32", []>;
 362 //def EXP : EXP_ <0x00000000, "EXP", []>;
 363
 364 } // let Predicates = [isSI, isCFDepth0]
 365
 366 //===----------------------------------------------------------------------===//
 367 // SOPP Instructions
 368 //===----------------------------------------------------------------------===//
 369
 370 let Predicates = [isSI] in {
 371
 372 def S_NOP : SOPP <0x00000000, (ins i16imm:$SIMM16), "S_NOP $SIMM16", []>;
 373
 374 let isTerminator = 1 in {
 375
 376 def S_ENDPGM : SOPP <0x00000001, (ins), "S_ENDPGM",
 377   [(IL_retflag)]> {
 378   let SIMM16 = 0;
 379   let isBarrier = 1;
 380   let hasCtrlDep = 1;
 381 }
 382
 383 let isBranch = 1 in {
 384 def S_BRANCH : SOPP <
 385   0x00000002, (ins brtarget:$target), "S_BRANCH $target",
 386   [(br bb:$target)]> {
 387   let isBarrier = 1;
 388 }
 389
 390 let DisableEncoding = "$scc" in {
 391 def S_CBRANCH_SCC0 : SOPP <
 392   0x00000004, (ins brtarget:$target, SCCReg:$scc),
 393   "S_CBRANCH_SCC0 $target", []
 394 >;
 395 def S_CBRANCH_SCC1 : SOPP <
 396   0x00000005, (ins brtarget:$target, SCCReg:$scc),
 397   "S_CBRANCH_SCC1 $target",
 398   []
 399 >;
 400 } // End DisableEncoding = "$scc"
 401
 402 def S_CBRANCH_VCCZ : SOPP <
 403   0x00000006, (ins brtarget:$target, VCCReg:$vcc),
 404   "S_CBRANCH_VCCZ $target",
 405   []
 406 >;
 407 def S_CBRANCH_VCCNZ : SOPP <
 408   0x00000007, (ins brtarget:$target, VCCReg:$vcc),
 409   "S_CBRANCH_VCCNZ $target",
 410   []
 411 >;
 412
 413 let DisableEncoding = "$exec" in {
 414 def S_CBRANCH_EXECZ : SOPP <
 415   0x00000008, (ins brtarget:$target, EXECReg:$exec),
 416   "S_CBRANCH_EXECZ $target",
 417   []
 418 >;
 419 def S_CBRANCH_EXECNZ : SOPP <
 420   0x00000009, (ins brtarget:$target, EXECReg:$exec),
 421   "S_CBRANCH_EXECNZ $target",
 422   []
 423 >;
 424 } // End DisableEncoding = "$exec"
 425
 426
 427 } // End isBranch = 1
 428 } // End isTerminator = 1
 429
 430 let hasSideEffects = 1 in {
 431 def S_BARRIER : SOPP <0x0000000a, (ins), "S_BARRIER",
 432   [(int_AMDGPU_barrier_local)]
 433 > {
 434   let SIMM16 = 0;
 435   let isBarrier = 1;
 436   let hasCtrlDep = 1;
 437   let mayLoad = 1;
 438   let mayStore = 1;
 439 }
 440
 441 def S_WAITCNT : SOPP <0x0000000c, (ins WAIT_FLAG:$simm16), "S_WAITCNT $simm16",
 442   []
 443 >;
 444 //def S_SETHALT : SOPP_ <0x0000000d, "S_SETHALT", []>;
 445 //def S_SLEEP : SOPP_ <0x0000000e, "S_SLEEP", []>;
 446 //def S_SETPRIO : SOPP_ <0x0000000f, "S_SETPRIO", []>;
 447
 448 let Uses = [EXEC] in {
 449   def S_SENDMSG : SOPP <0x00000010, (ins SendMsgImm:$simm16, M0Reg:$m0), "S_SENDMSG $simm16",
 450       [(int_SI_sendmsg imm:$simm16, M0Reg:$m0)]
 451   > {
 452     let DisableEncoding = "$m0";
 453   }
 454 } // End Uses = [EXEC]
 455
 456 //def S_SENDMSGHALT : SOPP_ <0x00000011, "S_SENDMSGHALT", []>;
 457 //def S_TRAP : SOPP_ <0x00000012, "S_TRAP", []>;
 458 //def S_ICACHE_INV : SOPP_ <0x00000013, "S_ICACHE_INV", []>;
 459 //def S_INCPERFLEVEL : SOPP_ <0x00000014, "S_INCPERFLEVEL", []>;
 460 //def S_DECPERFLEVEL : SOPP_ <0x00000015, "S_DECPERFLEVEL", []>;
 461 //def S_TTRACEDATA : SOPP_ <0x00000016, "S_TTRACEDATA", []>;
 462 } // End hasSideEffects
 463
 464 } // let Predicates = [isSI, isCFDepth0]
 465
 466 let Predicates = [isSI] in {
 467
 468 //===----------------------------------------------------------------------===//
 469 // VOPC Instructions
 470 //===----------------------------------------------------------------------===//
 471
 472 let isCompare = 1 in {
 473
 474 defm V_CMP_F_F32 : VOPC_32 <0x00000000, "V_CMP_F_F32">;
 475 defm V_CMP_LT_F32 : VOPC_32 <0x00000001, "V_CMP_LT_F32", f32, COND_OLT>;
 476 defm V_CMP_EQ_F32 : VOPC_32 <0x00000002, "V_CMP_EQ_F32", f32, COND_OEQ>;
 477 defm V_CMP_LE_F32 : VOPC_32 <0x00000003, "V_CMP_LE_F32", f32, COND_OLE>;
 478 defm V_CMP_GT_F32 : VOPC_32 <0x00000004, "V_CMP_GT_F32", f32, COND_OGT>;
 479 defm V_CMP_LG_F32 : VOPC_32 <0x00000005, "V_CMP_LG_F32">;
 480 defm V_CMP_GE_F32 : VOPC_32 <0x00000006, "V_CMP_GE_F32", f32, COND_OGE>;
 481 defm V_CMP_O_F32 : VOPC_32 <0x00000007, "V_CMP_O_F32", f32, COND_O>;
 482 defm V_CMP_U_F32 : VOPC_32 <0x00000008, "V_CMP_U_F32", f32, COND_UO>;
 483 defm V_CMP_NGE_F32 : VOPC_32 <0x00000009, "V_CMP_NGE_F32">;
 484 defm V_CMP_NLG_F32 : VOPC_32 <0x0000000a, "V_CMP_NLG_F32">;
 485 defm V_CMP_NGT_F32 : VOPC_32 <0x0000000b, "V_CMP_NGT_F32">;
 486 defm V_CMP_NLE_F32 : VOPC_32 <0x0000000c, "V_CMP_NLE_F32">;
 487 defm V_CMP_NEQ_F32 : VOPC_32 <0x0000000d, "V_CMP_NEQ_F32", f32, COND_UNE>;
 488 defm V_CMP_NLT_F32 : VOPC_32 <0x0000000e, "V_CMP_NLT_F32">;
 489 defm V_CMP_TRU_F32 : VOPC_32 <0x0000000f, "V_CMP_TRU_F32">;
 490
 491 let hasSideEffects = 1, Defs = [EXEC] in {
 492
 493 defm V_CMPX_F_F32 : VOPC_32 <0x00000010, "V_CMPX_F_F32">;
 494 defm V_CMPX_LT_F32 : VOPC_32 <0x00000011, "V_CMPX_LT_F32">;
 495 defm V_CMPX_EQ_F32 : VOPC_32 <0x00000012, "V_CMPX_EQ_F32">;
 496 defm V_CMPX_LE_F32 : VOPC_32 <0x00000013, "V_CMPX_LE_F32">;
 497 defm V_CMPX_GT_F32 : VOPC_32 <0x00000014, "V_CMPX_GT_F32">;
 498 defm V_CMPX_LG_F32 : VOPC_32 <0x00000015, "V_CMPX_LG_F32">;
 499 defm V_CMPX_GE_F32 : VOPC_32 <0x00000016, "V_CMPX_GE_F32">;
 500 defm V_CMPX_O_F32 : VOPC_32 <0x00000017, "V_CMPX_O_F32">;
 501 defm V_CMPX_U_F32 : VOPC_32 <0x00000018, "V_CMPX_U_F32">;
 502 defm V_CMPX_NGE_F32 : VOPC_32 <0x00000019, "V_CMPX_NGE_F32">;
 503 defm V_CMPX_NLG_F32 : VOPC_32 <0x0000001a, "V_CMPX_NLG_F32">;
 504 defm V_CMPX_NGT_F32 : VOPC_32 <0x0000001b, "V_CMPX_NGT_F32">;
 505 defm V_CMPX_NLE_F32 : VOPC_32 <0x0000001c, "V_CMPX_NLE_F32">;
 506 defm V_CMPX_NEQ_F32 : VOPC_32 <0x0000001d, "V_CMPX_NEQ_F32">;
 507 defm V_CMPX_NLT_F32 : VOPC_32 <0x0000001e, "V_CMPX_NLT_F32">;
 508 defm V_CMPX_TRU_F32 : VOPC_32 <0x0000001f, "V_CMPX_TRU_F32">;
 509
 510 } // End hasSideEffects = 1, Defs = [EXEC]
 511
 512 defm V_CMP_F_F64 : VOPC_64 <0x00000020, "V_CMP_F_F64">;
 513 defm V_CMP_LT_F64 : VOPC_64 <0x00000021, "V_CMP_LT_F64", f64, COND_OLT>;
 514 defm V_CMP_EQ_F64 : VOPC_64 <0x00000022, "V_CMP_EQ_F64", f64, COND_OEQ>;
 515 defm V_CMP_LE_F64 : VOPC_64 <0x00000023, "V_CMP_LE_F64", f64, COND_OLE>;
 516 defm V_CMP_GT_F64 : VOPC_64 <0x00000024, "V_CMP_GT_F64", f64, COND_OGT>;
 517 defm V_CMP_LG_F64 : VOPC_64 <0x00000025, "V_CMP_LG_F64">;
 518 defm V_CMP_GE_F64 : VOPC_64 <0x00000026, "V_CMP_GE_F64", f64, COND_OGE>;
 519 defm V_CMP_O_F64 : VOPC_64 <0x00000027, "V_CMP_O_F64", f64, COND_O>;
 520 defm V_CMP_U_F64 : VOPC_64 <0x00000028, "V_CMP_U_F64", f64, COND_UO>;
 521 defm V_CMP_NGE_F64 : VOPC_64 <0x00000029, "V_CMP_NGE_F64">;
 522 defm V_CMP_NLG_F64 : VOPC_64 <0x0000002a, "V_CMP_NLG_F64">;
 523 defm V_CMP_NGT_F64 : VOPC_64 <0x0000002b, "V_CMP_NGT_F64">;
 524 defm V_CMP_NLE_F64 : VOPC_64 <0x0000002c, "V_CMP_NLE_F64">;
 525 defm V_CMP_NEQ_F64 : VOPC_64 <0x0000002d, "V_CMP_NEQ_F64", f64, COND_UNE>;
 526 defm V_CMP_NLT_F64 : VOPC_64 <0x0000002e, "V_CMP_NLT_F64">;
 527 defm V_CMP_TRU_F64 : VOPC_64 <0x0000002f, "V_CMP_TRU_F64">;
 528
 529 let hasSideEffects = 1, Defs = [EXEC] in {
 530
 531 defm V_CMPX_F_F64 : VOPC_64 <0x00000030, "V_CMPX_F_F64">;
 532 defm V_CMPX_LT_F64 : VOPC_64 <0x00000031, "V_CMPX_LT_F64">;
 533 defm V_CMPX_EQ_F64 : VOPC_64 <0x00000032, "V_CMPX_EQ_F64">;
 534 defm V_CMPX_LE_F64 : VOPC_64 <0x00000033, "V_CMPX_LE_F64">;
 535 defm V_CMPX_GT_F64 : VOPC_64 <0x00000034, "V_CMPX_GT_F64">;
 536 defm V_CMPX_LG_F64 : VOPC_64 <0x00000035, "V_CMPX_LG_F64">;
 537 defm V_CMPX_GE_F64 : VOPC_64 <0x00000036, "V_CMPX_GE_F64">;
 538 defm V_CMPX_O_F64 : VOPC_64 <0x00000037, "V_CMPX_O_F64">;
 539 defm V_CMPX_U_F64 : VOPC_64 <0x00000038, "V_CMPX_U_F64">;
 540 defm V_CMPX_NGE_F64 : VOPC_64 <0x00000039, "V_CMPX_NGE_F64">;
 541 defm V_CMPX_NLG_F64 : VOPC_64 <0x0000003a, "V_CMPX_NLG_F64">;
 542 defm V_CMPX_NGT_F64 : VOPC_64 <0x0000003b, "V_CMPX_NGT_F64">;
 543 defm V_CMPX_NLE_F64 : VOPC_64 <0x0000003c, "V_CMPX_NLE_F64">;
 544 defm V_CMPX_NEQ_F64 : VOPC_64 <0x0000003d, "V_CMPX_NEQ_F64">;
 545 defm V_CMPX_NLT_F64 : VOPC_64 <0x0000003e, "V_CMPX_NLT_F64">;
 546 defm V_CMPX_TRU_F64 : VOPC_64 <0x0000003f, "V_CMPX_TRU_F64">;
 547
 548 } // End hasSideEffects = 1, Defs = [EXEC]
 549
 550 defm V_CMPS_F_F32 : VOPC_32 <0x00000040, "V_CMPS_F_F32">;
 551 defm V_CMPS_LT_F32 : VOPC_32 <0x00000041, "V_CMPS_LT_F32">;
 552 defm V_CMPS_EQ_F32 : VOPC_32 <0x00000042, "V_CMPS_EQ_F32">;
 553 defm V_CMPS_LE_F32 : VOPC_32 <0x00000043, "V_CMPS_LE_F32">;
 554 defm V_CMPS_GT_F32 : VOPC_32 <0x00000044, "V_CMPS_GT_F32">;
 555 defm V_CMPS_LG_F32 : VOPC_32 <0x00000045, "V_CMPS_LG_F32">;
 556 defm V_CMPS_GE_F32 : VOPC_32 <0x00000046, "V_CMPS_GE_F32">;
 557 defm V_CMPS_O_F32 : VOPC_32 <0x00000047, "V_CMPS_O_F32">;
 558 defm V_CMPS_U_F32 : VOPC_32 <0x00000048, "V_CMPS_U_F32">;
 559 defm V_CMPS_NGE_F32 : VOPC_32 <0x00000049, "V_CMPS_NGE_F32">;
 560 defm V_CMPS_NLG_F32 : VOPC_32 <0x0000004a, "V_CMPS_NLG_F32">;
 561 defm V_CMPS_NGT_F32 : VOPC_32 <0x0000004b, "V_CMPS_NGT_F32">;
 562 defm V_CMPS_NLE_F32 : VOPC_32 <0x0000004c, "V_CMPS_NLE_F32">;
 563 defm V_CMPS_NEQ_F32 : VOPC_32 <0x0000004d, "V_CMPS_NEQ_F32">;
 564 defm V_CMPS_NLT_F32 : VOPC_32 <0x0000004e, "V_CMPS_NLT_F32">;
 565 defm V_CMPS_TRU_F32 : VOPC_32 <0x0000004f, "V_CMPS_TRU_F32">;
 566
 567 let hasSideEffects = 1, Defs = [EXEC] in {
 568
 569 defm V_CMPSX_F_F32 : VOPC_32 <0x00000050, "V_CMPSX_F_F32">;
 570 defm V_CMPSX_LT_F32 : VOPC_32 <0x00000051, "V_CMPSX_LT_F32">;
 571 defm V_CMPSX_EQ_F32 : VOPC_32 <0x00000052, "V_CMPSX_EQ_F32">;
 572 defm V_CMPSX_LE_F32 : VOPC_32 <0x00000053, "V_CMPSX_LE_F32">;
 573 defm V_CMPSX_GT_F32 : VOPC_32 <0x00000054, "V_CMPSX_GT_F32">;
 574 defm V_CMPSX_LG_F32 : VOPC_32 <0x00000055, "V_CMPSX_LG_F32">;
 575 defm V_CMPSX_GE_F32 : VOPC_32 <0x00000056, "V_CMPSX_GE_F32">;
 576 defm V_CMPSX_O_F32 : VOPC_32 <0x00000057, "V_CMPSX_O_F32">;
 577 defm V_CMPSX_U_F32 : VOPC_32 <0x00000058, "V_CMPSX_U_F32">;
 578 defm V_CMPSX_NGE_F32 : VOPC_32 <0x00000059, "V_CMPSX_NGE_F32">;
 579 defm V_CMPSX_NLG_F32 : VOPC_32 <0x0000005a, "V_CMPSX_NLG_F32">;
 580 defm V_CMPSX_NGT_F32 : VOPC_32 <0x0000005b, "V_CMPSX_NGT_F32">;
 581 defm V_CMPSX_NLE_F32 : VOPC_32 <0x0000005c, "V_CMPSX_NLE_F32">;
 582 defm V_CMPSX_NEQ_F32 : VOPC_32 <0x0000005d, "V_CMPSX_NEQ_F32">;
 583 defm V_CMPSX_NLT_F32 : VOPC_32 <0x0000005e, "V_CMPSX_NLT_F32">;
 584 defm V_CMPSX_TRU_F32 : VOPC_32 <0x0000005f, "V_CMPSX_TRU_F32">;
 585
 586 } // End hasSideEffects = 1, Defs = [EXEC]
 587
 588 defm V_CMPS_F_F64 : VOPC_64 <0x00000060, "V_CMPS_F_F64">;
 589 defm V_CMPS_LT_F64 : VOPC_64 <0x00000061, "V_CMPS_LT_F64">;
 590 defm V_CMPS_EQ_F64 : VOPC_64 <0x00000062, "V_CMPS_EQ_F64">;
 591 defm V_CMPS_LE_F64 : VOPC_64 <0x00000063, "V_CMPS_LE_F64">;
 592 defm V_CMPS_GT_F64 : VOPC_64 <0x00000064, "V_CMPS_GT_F64">;
 593 defm V_CMPS_LG_F64 : VOPC_64 <0x00000065, "V_CMPS_LG_F64">;
 594 defm V_CMPS_GE_F64 : VOPC_64 <0x00000066, "V_CMPS_GE_F64">;
 595 defm V_CMPS_O_F64 : VOPC_64 <0x00000067, "V_CMPS_O_F64">;
 596 defm V_CMPS_U_F64 : VOPC_64 <0x00000068, "V_CMPS_U_F64">;
 597 defm V_CMPS_NGE_F64 : VOPC_64 <0x00000069, "V_CMPS_NGE_F64">;
 598 defm V_CMPS_NLG_F64 : VOPC_64 <0x0000006a, "V_CMPS_NLG_F64">;
 599 defm V_CMPS_NGT_F64 : VOPC_64 <0x0000006b, "V_CMPS_NGT_F64">;
 600 defm V_CMPS_NLE_F64 : VOPC_64 <0x0000006c, "V_CMPS_NLE_F64">;
 601 defm V_CMPS_NEQ_F64 : VOPC_64 <0x0000006d, "V_CMPS_NEQ_F64">;
 602 defm V_CMPS_NLT_F64 : VOPC_64 <0x0000006e, "V_CMPS_NLT_F64">;
 603 defm V_CMPS_TRU_F64 : VOPC_64 <0x0000006f, "V_CMPS_TRU_F64">;
 604
 605 let hasSideEffects = 1, Defs = [EXEC] in {
 606
 607 defm V_CMPSX_F_F64 : VOPC_64 <0x00000070, "V_CMPSX_F_F64">;
 608 defm V_CMPSX_LT_F64 : VOPC_64 <0x00000071, "V_CMPSX_LT_F64">;
 609 defm V_CMPSX_EQ_F64 : VOPC_64 <0x00000072, "V_CMPSX_EQ_F64">;
 610 defm V_CMPSX_LE_F64 : VOPC_64 <0x00000073, "V_CMPSX_LE_F64">;
 611 defm V_CMPSX_GT_F64 : VOPC_64 <0x00000074, "V_CMPSX_GT_F64">;
 612 defm V_CMPSX_LG_F64 : VOPC_64 <0x00000075, "V_CMPSX_LG_F64">;
 613 defm V_CMPSX_GE_F64 : VOPC_64 <0x00000076, "V_CMPSX_GE_F64">;
 614 defm V_CMPSX_O_F64 : VOPC_64 <0x00000077, "V_CMPSX_O_F64">;
 615 defm V_CMPSX_U_F64 : VOPC_64 <0x00000078, "V_CMPSX_U_F64">;
 616 defm V_CMPSX_NGE_F64 : VOPC_64 <0x00000079, "V_CMPSX_NGE_F64">;
 617 defm V_CMPSX_NLG_F64 : VOPC_64 <0x0000007a, "V_CMPSX_NLG_F64">;
 618 defm V_CMPSX_NGT_F64 : VOPC_64 <0x0000007b, "V_CMPSX_NGT_F64">;
 619 defm V_CMPSX_NLE_F64 : VOPC_64 <0x0000007c, "V_CMPSX_NLE_F64">;
 620 defm V_CMPSX_NEQ_F64 : VOPC_64 <0x0000007d, "V_CMPSX_NEQ_F64">;
 621 defm V_CMPSX_NLT_F64 : VOPC_64 <0x0000007e, "V_CMPSX_NLT_F64">;
 622 defm V_CMPSX_TRU_F64 : VOPC_64 <0x0000007f, "V_CMPSX_TRU_F64">;
 623
 624 } // End hasSideEffects = 1, Defs = [EXEC]
 625
 626 defm V_CMP_F_I32 : VOPC_32 <0x00000080, "V_CMP_F_I32">;
 627 defm V_CMP_LT_I32 : VOPC_32 <0x00000081, "V_CMP_LT_I32", i32, COND_SLT>;
 628 defm V_CMP_EQ_I32 : VOPC_32 <0x00000082, "V_CMP_EQ_I32", i32, COND_EQ>;
 629 defm V_CMP_LE_I32 : VOPC_32 <0x00000083, "V_CMP_LE_I32", i32, COND_SLE>;
 630 defm V_CMP_GT_I32 : VOPC_32 <0x00000084, "V_CMP_GT_I32", i32, COND_SGT>;
 631 defm V_CMP_NE_I32 : VOPC_32 <0x00000085, "V_CMP_NE_I32", i32, COND_NE>;
 632 defm V_CMP_GE_I32 : VOPC_32 <0x00000086, "V_CMP_GE_I32", i32, COND_SGE>;
 633 defm V_CMP_T_I32 : VOPC_32 <0x00000087, "V_CMP_T_I32">;
 634
 635 let hasSideEffects = 1, Defs = [EXEC] in {
 636
 637 defm V_CMPX_F_I32 : VOPC_32 <0x00000090, "V_CMPX_F_I32">;
 638 defm V_CMPX_LT_I32 : VOPC_32 <0x00000091, "V_CMPX_LT_I32">;
 639 defm V_CMPX_EQ_I32 : VOPC_32 <0x00000092, "V_CMPX_EQ_I32">;
 640 defm V_CMPX_LE_I32 : VOPC_32 <0x00000093, "V_CMPX_LE_I32">;
 641 defm V_CMPX_GT_I32 : VOPC_32 <0x00000094, "V_CMPX_GT_I32">;
 642 defm V_CMPX_NE_I32 : VOPC_32 <0x00000095, "V_CMPX_NE_I32">;
 643 defm V_CMPX_GE_I32 : VOPC_32 <0x00000096, "V_CMPX_GE_I32">;
 644 defm V_CMPX_T_I32 : VOPC_32 <0x00000097, "V_CMPX_T_I32">;
 645
 646 } // End hasSideEffects = 1, Defs = [EXEC]
 647
 648 defm V_CMP_F_I64 : VOPC_64 <0x000000a0, "V_CMP_F_I64">;
 649 defm V_CMP_LT_I64 : VOPC_64 <0x000000a1, "V_CMP_LT_I64", i64, COND_SLT>;
 650 defm V_CMP_EQ_I64 : VOPC_64 <0x000000a2, "V_CMP_EQ_I64", i64, COND_EQ>;
 651 defm V_CMP_LE_I64 : VOPC_64 <0x000000a3, "V_CMP_LE_I64", i64, COND_SLE>;
 652 defm V_CMP_GT_I64 : VOPC_64 <0x000000a4, "V_CMP_GT_I64", i64, COND_SGT>;
 653 defm V_CMP_NE_I64 : VOPC_64 <0x000000a5, "V_CMP_NE_I64", i64, COND_NE>;
 654 defm V_CMP_GE_I64 : VOPC_64 <0x000000a6, "V_CMP_GE_I64", i64, COND_SGE>;
 655 defm V_CMP_T_I64 : VOPC_64 <0x000000a7, "V_CMP_T_I64">;
 656
 657 let hasSideEffects = 1, Defs = [EXEC] in {
 658
 659 defm V_CMPX_F_I64 : VOPC_64 <0x000000b0, "V_CMPX_F_I64">;
 660 defm V_CMPX_LT_I64 : VOPC_64 <0x000000b1, "V_CMPX_LT_I64">;
 661 defm V_CMPX_EQ_I64 : VOPC_64 <0x000000b2, "V_CMPX_EQ_I64">;
 662 defm V_CMPX_LE_I64 : VOPC_64 <0x000000b3, "V_CMPX_LE_I64">;
 663 defm V_CMPX_GT_I64 : VOPC_64 <0x000000b4, "V_CMPX_GT_I64">;
 664 defm V_CMPX_NE_I64 : VOPC_64 <0x000000b5, "V_CMPX_NE_I64">;
 665 defm V_CMPX_GE_I64 : VOPC_64 <0x000000b6, "V_CMPX_GE_I64">;
 666 defm V_CMPX_T_I64 : VOPC_64 <0x000000b7, "V_CMPX_T_I64">;
 667
 668 } // End hasSideEffects = 1, Defs = [EXEC]
 669
 670 defm V_CMP_F_U32 : VOPC_32 <0x000000c0, "V_CMP_F_U32">;
 671 defm V_CMP_LT_U32 : VOPC_32 <0x000000c1, "V_CMP_LT_U32", i32, COND_ULT>;
 672 defm V_CMP_EQ_U32 : VOPC_32 <0x000000c2, "V_CMP_EQ_U32", i32, COND_EQ>;
 673 defm V_CMP_LE_U32 : VOPC_32 <0x000000c3, "V_CMP_LE_U32", i32, COND_ULE>;
 674 defm V_CMP_GT_U32 : VOPC_32 <0x000000c4, "V_CMP_GT_U32", i32, COND_UGT>;
 675 defm V_CMP_NE_U32 : VOPC_32 <0x000000c5, "V_CMP_NE_U32", i32, COND_NE>;
 676 defm V_CMP_GE_U32 : VOPC_32 <0x000000c6, "V_CMP_GE_U32", i32, COND_UGE>;
 677 defm V_CMP_T_U32 : VOPC_32 <0x000000c7, "V_CMP_T_U32">;
 678
 679 let hasSideEffects = 1, Defs = [EXEC] in {
 680
 681 defm V_CMPX_F_U32 : VOPC_32 <0x000000d0, "V_CMPX_F_U32">;
 682 defm V_CMPX_LT_U32 : VOPC_32 <0x000000d1, "V_CMPX_LT_U32">;
 683 defm V_CMPX_EQ_U32 : VOPC_32 <0x000000d2, "V_CMPX_EQ_U32">;
 684 defm V_CMPX_LE_U32 : VOPC_32 <0x000000d3, "V_CMPX_LE_U32">;
 685 defm V_CMPX_GT_U32 : VOPC_32 <0x000000d4, "V_CMPX_GT_U32">;
 686 defm V_CMPX_NE_U32 : VOPC_32 <0x000000d5, "V_CMPX_NE_U32">;
 687 defm V_CMPX_GE_U32 : VOPC_32 <0x000000d6, "V_CMPX_GE_U32">;
 688 defm V_CMPX_T_U32 : VOPC_32 <0x000000d7, "V_CMPX_T_U32">;
 689
 690 } // End hasSideEffects = 1, Defs = [EXEC]
 691
 692 defm V_CMP_F_U64 : VOPC_64 <0x000000e0, "V_CMP_F_U64">;
 693 defm V_CMP_LT_U64 : VOPC_64 <0x000000e1, "V_CMP_LT_U64", i64, COND_ULT>;
 694 defm V_CMP_EQ_U64 : VOPC_64 <0x000000e2, "V_CMP_EQ_U64", i64, COND_EQ>;
 695 defm V_CMP_LE_U64 : VOPC_64 <0x000000e3, "V_CMP_LE_U64", i64, COND_ULE>;
 696 defm V_CMP_GT_U64 : VOPC_64 <0x000000e4, "V_CMP_GT_U64", i64, COND_UGT>;
 697 defm V_CMP_NE_U64 : VOPC_64 <0x000000e5, "V_CMP_NE_U64", i64, COND_NE>;
 698 defm V_CMP_GE_U64 : VOPC_64 <0x000000e6, "V_CMP_GE_U64", i64, COND_UGE>;
 699 defm V_CMP_T_U64 : VOPC_64 <0x000000e7, "V_CMP_T_U64">;
 700
 701 let hasSideEffects = 1, Defs = [EXEC] in {
 702
 703 defm V_CMPX_F_U64 : VOPC_64 <0x000000f0, "V_CMPX_F_U64">;
 704 defm V_CMPX_LT_U64 : VOPC_64 <0x000000f1, "V_CMPX_LT_U64">;
 705 defm V_CMPX_EQ_U64 : VOPC_64 <0x000000f2, "V_CMPX_EQ_U64">;
 706 defm V_CMPX_LE_U64 : VOPC_64 <0x000000f3, "V_CMPX_LE_U64">;
 707 defm V_CMPX_GT_U64 : VOPC_64 <0x000000f4, "V_CMPX_GT_U64">;
 708 defm V_CMPX_NE_U64 : VOPC_64 <0x000000f5, "V_CMPX_NE_U64">;
 709 defm V_CMPX_GE_U64 : VOPC_64 <0x000000f6, "V_CMPX_GE_U64">;
 710 defm V_CMPX_T_U64 : VOPC_64 <0x000000f7, "V_CMPX_T_U64">;
 711
 712 } // End hasSideEffects = 1, Defs = [EXEC]
 713
 714 defm V_CMP_CLASS_F32 : VOPC_32 <0x00000088, "V_CMP_CLASS_F32">;
 715
 716 let hasSideEffects = 1, Defs = [EXEC] in {
 717 defm V_CMPX_CLASS_F32 : VOPC_32 <0x00000098, "V_CMPX_CLASS_F32">;
 718 } // End hasSideEffects = 1, Defs = [EXEC]
 719
 720 defm V_CMP_CLASS_F64 : VOPC_64 <0x000000a8, "V_CMP_CLASS_F64">;
 721
 722 let hasSideEffects = 1, Defs = [EXEC] in {
 723 defm V_CMPX_CLASS_F64 : VOPC_64 <0x000000b8, "V_CMPX_CLASS_F64">;
 724 } // End hasSideEffects = 1, Defs = [EXEC]
 725
 726 } // End isCompare = 1
 727
 728 //===----------------------------------------------------------------------===//
 729 // DS Instructions
 730 //===----------------------------------------------------------------------===//
 731
 732 def DS_ADD_U32_RTN : DS_1A1D_RET <0x20, "DS_ADD_U32_RTN", VReg_32>;
 733 def DS_SUB_U32_RTN : DS_1A1D_RET <0x21, "DS_SUB_U32_RTN", VReg_32>;
 734 def DS_WRITE_B32 : DS_Store_Helper <0x0000000d, "DS_WRITE_B32", VReg_32>;
 735 def DS_WRITE_B8 : DS_Store_Helper <0x00000001e, "DS_WRITE_B8", VReg_32>;
 736 def DS_WRITE_B16 : DS_Store_Helper <0x00000001f, "DS_WRITE_B16", VReg_32>;
 737 def DS_WRITE_B64 : DS_Store_Helper <0x00000004d, "DS_WRITE_B64", VReg_64>;
 738
 739 def DS_READ_B32 : DS_Load_Helper <0x00000036, "DS_READ_B32", VReg_32>;
 740 def DS_READ_I8 : DS_Load_Helper <0x00000039, "DS_READ_I8", VReg_32>;
 741 def DS_READ_U8 : DS_Load_Helper <0x0000003a, "DS_READ_U8", VReg_32>;
 742 def DS_READ_I16 : DS_Load_Helper <0x0000003b, "DS_READ_I16", VReg_32>;
 743 def DS_READ_U16 : DS_Load_Helper <0x0000003c, "DS_READ_U16", VReg_32>;
 744 def DS_READ_B64 : DS_Load_Helper <0x00000076, "DS_READ_B64", VReg_64>;
 745
 746 // 2 forms.
 747 def DS_WRITE2_B32 : DS_Load2_Helper <0x0000000E, "DS_WRITE2_B32", VReg_64>;
 748 def DS_WRITE2_B64 : DS_Load2_Helper <0x0000004E, "DS_WRITE2_B64", VReg_128>;
 749
 750 def DS_READ2_B32 : DS_Load2_Helper <0x00000037, "DS_READ2_B32", VReg_64>;
 751 def DS_READ2_B64 : DS_Load2_Helper <0x00000075, "DS_READ2_B64", VReg_128>;
 752
 753 // TODO: DS_READ2ST64_B32, DS_READ2ST64_B64,
 754 // DS_WRITE2ST64_B32, DS_WRITE2ST64_B64
 755
 756 //===----------------------------------------------------------------------===//
 757 // MUBUF Instructions
 758 //===----------------------------------------------------------------------===//
 759
 760 //def BUFFER_LOAD_FORMAT_X : MUBUF_ <0x00000000, "BUFFER_LOAD_FORMAT_X", []>;
 761 //def BUFFER_LOAD_FORMAT_XY : MUBUF_ <0x00000001, "BUFFER_LOAD_FORMAT_XY", []>;
 762 //def BUFFER_LOAD_FORMAT_XYZ : MUBUF_ <0x00000002, "BUFFER_LOAD_FORMAT_XYZ", []>;
 763 defm BUFFER_LOAD_FORMAT_XYZW : MUBUF_Load_Helper <0x00000003, "BUFFER_LOAD_FORMAT_XYZW", VReg_128>;
 764 //def BUFFER_STORE_FORMAT_X : MUBUF_ <0x00000004, "BUFFER_STORE_FORMAT_X", []>;
 765 //def BUFFER_STORE_FORMAT_XY : MUBUF_ <0x00000005, "BUFFER_STORE_FORMAT_XY", []>;
 766 //def BUFFER_STORE_FORMAT_XYZ : MUBUF_ <0x00000006, "BUFFER_STORE_FORMAT_XYZ", []>;
 767 //def BUFFER_STORE_FORMAT_XYZW : MUBUF_ <0x00000007, "BUFFER_STORE_FORMAT_XYZW", []>;
 768 defm BUFFER_LOAD_UBYTE : MUBUF_Load_Helper <0x00000008, "BUFFER_LOAD_UBYTE", VReg_32>;
 769 defm BUFFER_LOAD_SBYTE : MUBUF_Load_Helper <0x00000009, "BUFFER_LOAD_SBYTE", VReg_32>;
 770 defm BUFFER_LOAD_USHORT : MUBUF_Load_Helper <0x0000000a, "BUFFER_LOAD_USHORT", VReg_32>;
 771 defm BUFFER_LOAD_SSHORT : MUBUF_Load_Helper <0x0000000b, "BUFFER_LOAD_SSHORT", VReg_32>;
 772 defm BUFFER_LOAD_DWORD : MUBUF_Load_Helper <0x0000000c, "BUFFER_LOAD_DWORD", VReg_32>;
 773 defm BUFFER_LOAD_DWORDX2 : MUBUF_Load_Helper <0x0000000d, "BUFFER_LOAD_DWORDX2", VReg_64>;
 774 defm BUFFER_LOAD_DWORDX4 : MUBUF_Load_Helper <0x0000000e, "BUFFER_LOAD_DWORDX4", VReg_128>;
 775
 776 def BUFFER_STORE_BYTE : MUBUF_Store_Helper <
 777   0x00000018, "BUFFER_STORE_BYTE", VReg_32
 778 >;
 779
 780 def BUFFER_STORE_SHORT : MUBUF_Store_Helper <
 781   0x0000001a, "BUFFER_STORE_SHORT", VReg_32
 782 >;
 783
 784 def BUFFER_STORE_DWORD : MUBUF_Store_Helper <
 785   0x0000001c, "BUFFER_STORE_DWORD", VReg_32
 786 >;
 787
 788 def BUFFER_STORE_DWORDX2 : MUBUF_Store_Helper <
 789   0x0000001d, "BUFFER_STORE_DWORDX2", VReg_64
 790 >;
 791
 792 def BUFFER_STORE_DWORDX4 : MUBUF_Store_Helper <
 793   0x0000001e, "BUFFER_STORE_DWORDX4", VReg_128
 794 >;
 795 //def BUFFER_ATOMIC_SWAP : MUBUF_ <0x00000030, "BUFFER_ATOMIC_SWAP", []>;
 796 //def BUFFER_ATOMIC_CMPSWAP : MUBUF_ <0x00000031, "BUFFER_ATOMIC_CMPSWAP", []>;
 797 //def BUFFER_ATOMIC_ADD : MUBUF_ <0x00000032, "BUFFER_ATOMIC_ADD", []>;
 798 //def BUFFER_ATOMIC_SUB : MUBUF_ <0x00000033, "BUFFER_ATOMIC_SUB", []>;
 799 //def BUFFER_ATOMIC_RSUB : MUBUF_ <0x00000034, "BUFFER_ATOMIC_RSUB", []>;
 800 //def BUFFER_ATOMIC_SMIN : MUBUF_ <0x00000035, "BUFFER_ATOMIC_SMIN", []>;
 801 //def BUFFER_ATOMIC_UMIN : MUBUF_ <0x00000036, "BUFFER_ATOMIC_UMIN", []>;
 802 //def BUFFER_ATOMIC_SMAX : MUBUF_ <0x00000037, "BUFFER_ATOMIC_SMAX", []>;
 803 //def BUFFER_ATOMIC_UMAX : MUBUF_ <0x00000038, "BUFFER_ATOMIC_UMAX", []>;
 804 //def BUFFER_ATOMIC_AND : MUBUF_ <0x00000039, "BUFFER_ATOMIC_AND", []>;
 805 //def BUFFER_ATOMIC_OR : MUBUF_ <0x0000003a, "BUFFER_ATOMIC_OR", []>;
 806 //def BUFFER_ATOMIC_XOR : MUBUF_ <0x0000003b, "BUFFER_ATOMIC_XOR", []>;
 807 //def BUFFER_ATOMIC_INC : MUBUF_ <0x0000003c, "BUFFER_ATOMIC_INC", []>;
 808 //def BUFFER_ATOMIC_DEC : MUBUF_ <0x0000003d, "BUFFER_ATOMIC_DEC", []>;
 809 //def BUFFER_ATOMIC_FCMPSWAP : MUBUF_ <0x0000003e, "BUFFER_ATOMIC_FCMPSWAP", []>;
 810 //def BUFFER_ATOMIC_FMIN : MUBUF_ <0x0000003f, "BUFFER_ATOMIC_FMIN", []>;
 811 //def BUFFER_ATOMIC_FMAX : MUBUF_ <0x00000040, "BUFFER_ATOMIC_FMAX", []>;
 812 //def BUFFER_ATOMIC_SWAP_X2 : MUBUF_X2 <0x00000050, "BUFFER_ATOMIC_SWAP_X2", []>;
 813 //def BUFFER_ATOMIC_CMPSWAP_X2 : MUBUF_X2 <0x00000051, "BUFFER_ATOMIC_CMPSWAP_X2", []>;
 814 //def BUFFER_ATOMIC_ADD_X2 : MUBUF_X2 <0x00000052, "BUFFER_ATOMIC_ADD_X2", []>;
 815 //def BUFFER_ATOMIC_SUB_X2 : MUBUF_X2 <0x00000053, "BUFFER_ATOMIC_SUB_X2", []>;
 816 //def BUFFER_ATOMIC_RSUB_X2 : MUBUF_X2 <0x00000054, "BUFFER_ATOMIC_RSUB_X2", []>;
 817 //def BUFFER_ATOMIC_SMIN_X2 : MUBUF_X2 <0x00000055, "BUFFER_ATOMIC_SMIN_X2", []>;
 818 //def BUFFER_ATOMIC_UMIN_X2 : MUBUF_X2 <0x00000056, "BUFFER_ATOMIC_UMIN_X2", []>;
 819 //def BUFFER_ATOMIC_SMAX_X2 : MUBUF_X2 <0x00000057, "BUFFER_ATOMIC_SMAX_X2", []>;
 820 //def BUFFER_ATOMIC_UMAX_X2 : MUBUF_X2 <0x00000058, "BUFFER_ATOMIC_UMAX_X2", []>;
 821 //def BUFFER_ATOMIC_AND_X2 : MUBUF_X2 <0x00000059, "BUFFER_ATOMIC_AND_X2", []>;
 822 //def BUFFER_ATOMIC_OR_X2 : MUBUF_X2 <0x0000005a, "BUFFER_ATOMIC_OR_X2", []>;
 823 //def BUFFER_ATOMIC_XOR_X2 : MUBUF_X2 <0x0000005b, "BUFFER_ATOMIC_XOR_X2", []>;
 824 //def BUFFER_ATOMIC_INC_X2 : MUBUF_X2 <0x0000005c, "BUFFER_ATOMIC_INC_X2", []>;
 825 //def BUFFER_ATOMIC_DEC_X2 : MUBUF_X2 <0x0000005d, "BUFFER_ATOMIC_DEC_X2", []>;
 826 //def BUFFER_ATOMIC_FCMPSWAP_X2 : MUBUF_X2 <0x0000005e, "BUFFER_ATOMIC_FCMPSWAP_X2", []>;
 827 //def BUFFER_ATOMIC_FMIN_X2 : MUBUF_X2 <0x0000005f, "BUFFER_ATOMIC_FMIN_X2", []>;
 828 //def BUFFER_ATOMIC_FMAX_X2 : MUBUF_X2 <0x00000060, "BUFFER_ATOMIC_FMAX_X2", []>;
 829 //def BUFFER_WBINVL1_SC : MUBUF_WBINVL1 <0x00000070, "BUFFER_WBINVL1_SC", []>;
 830 //def BUFFER_WBINVL1 : MUBUF_WBINVL1 <0x00000071, "BUFFER_WBINVL1", []>;
 831
 832 //===----------------------------------------------------------------------===//
 833 // MTBUF Instructions
 834 //===----------------------------------------------------------------------===//
 835
 836 //def TBUFFER_LOAD_FORMAT_X : MTBUF_ <0x00000000, "TBUFFER_LOAD_FORMAT_X", []>;
 837 //def TBUFFER_LOAD_FORMAT_XY : MTBUF_ <0x00000001, "TBUFFER_LOAD_FORMAT_XY", []>;
 838 //def TBUFFER_LOAD_FORMAT_XYZ : MTBUF_ <0x00000002, "TBUFFER_LOAD_FORMAT_XYZ", []>;
 839 def TBUFFER_LOAD_FORMAT_XYZW : MTBUF_Load_Helper <0x00000003, "TBUFFER_LOAD_FORMAT_XYZW", VReg_128>;
 840 def TBUFFER_STORE_FORMAT_X : MTBUF_Store_Helper <0x00000004, "TBUFFER_STORE_FORMAT_X", VReg_32>;
 841 def TBUFFER_STORE_FORMAT_XY : MTBUF_Store_Helper <0x00000005, "TBUFFER_STORE_FORMAT_XY", VReg_64>;
 842 def TBUFFER_STORE_FORMAT_XYZ : MTBUF_Store_Helper <0x00000006, "TBUFFER_STORE_FORMAT_XYZ", VReg_128>;
 843 def TBUFFER_STORE_FORMAT_XYZW : MTBUF_Store_Helper <0x00000007, "TBUFFER_STORE_FORMAT_XYZW", VReg_128>;
 844
 845 //===----------------------------------------------------------------------===//
 846 // MIMG Instructions
 847 //===----------------------------------------------------------------------===//
 848
 849 defm IMAGE_LOAD : MIMG_NoSampler <0x00000000, "IMAGE_LOAD">;
 850 defm IMAGE_LOAD_MIP : MIMG_NoSampler <0x00000001, "IMAGE_LOAD_MIP">;
 851 //def IMAGE_LOAD_PCK : MIMG_NoPattern_ <"IMAGE_LOAD_PCK", 0x00000002>;
 852 //def IMAGE_LOAD_PCK_SGN : MIMG_NoPattern_ <"IMAGE_LOAD_PCK_SGN", 0x00000003>;
 853 //def IMAGE_LOAD_MIP_PCK : MIMG_NoPattern_ <"IMAGE_LOAD_MIP_PCK", 0x00000004>;
 854 //def IMAGE_LOAD_MIP_PCK_SGN : MIMG_NoPattern_ <"IMAGE_LOAD_MIP_PCK_SGN", 0x00000005>;
 855 //def IMAGE_STORE : MIMG_NoPattern_ <"IMAGE_STORE", 0x00000008>;
 856 //def IMAGE_STORE_MIP : MIMG_NoPattern_ <"IMAGE_STORE_MIP", 0x00000009>;
 857 //def IMAGE_STORE_PCK : MIMG_NoPattern_ <"IMAGE_STORE_PCK", 0x0000000a>;
 858 //def IMAGE_STORE_MIP_PCK : MIMG_NoPattern_ <"IMAGE_STORE_MIP_PCK", 0x0000000b>;
 859 defm IMAGE_GET_RESINFO : MIMG_NoSampler <0x0000000e, "IMAGE_GET_RESINFO">;
 860 //def IMAGE_ATOMIC_SWAP : MIMG_NoPattern_ <"IMAGE_ATOMIC_SWAP", 0x0000000f>;
 861 //def IMAGE_ATOMIC_CMPSWAP : MIMG_NoPattern_ <"IMAGE_ATOMIC_CMPSWAP", 0x00000010>;
 862 //def IMAGE_ATOMIC_ADD : MIMG_NoPattern_ <"IMAGE_ATOMIC_ADD", 0x00000011>;
 863 //def IMAGE_ATOMIC_SUB : MIMG_NoPattern_ <"IMAGE_ATOMIC_SUB", 0x00000012>;
 864 //def IMAGE_ATOMIC_RSUB : MIMG_NoPattern_ <"IMAGE_ATOMIC_RSUB", 0x00000013>;
 865 //def IMAGE_ATOMIC_SMIN : MIMG_NoPattern_ <"IMAGE_ATOMIC_SMIN", 0x00000014>;
 866 //def IMAGE_ATOMIC_UMIN : MIMG_NoPattern_ <"IMAGE_ATOMIC_UMIN", 0x00000015>;
 867 //def IMAGE_ATOMIC_SMAX : MIMG_NoPattern_ <"IMAGE_ATOMIC_SMAX", 0x00000016>;
 868 //def IMAGE_ATOMIC_UMAX : MIMG_NoPattern_ <"IMAGE_ATOMIC_UMAX", 0x00000017>;
 869 //def IMAGE_ATOMIC_AND : MIMG_NoPattern_ <"IMAGE_ATOMIC_AND", 0x00000018>;
 870 //def IMAGE_ATOMIC_OR : MIMG_NoPattern_ <"IMAGE_ATOMIC_OR", 0x00000019>;
 871 //def IMAGE_ATOMIC_XOR : MIMG_NoPattern_ <"IMAGE_ATOMIC_XOR", 0x0000001a>;
 872 //def IMAGE_ATOMIC_INC : MIMG_NoPattern_ <"IMAGE_ATOMIC_INC", 0x0000001b>;
 873 //def IMAGE_ATOMIC_DEC : MIMG_NoPattern_ <"IMAGE_ATOMIC_DEC", 0x0000001c>;
 874 //def IMAGE_ATOMIC_FCMPSWAP : MIMG_NoPattern_ <"IMAGE_ATOMIC_FCMPSWAP", 0x0000001d>;
 875 //def IMAGE_ATOMIC_FMIN : MIMG_NoPattern_ <"IMAGE_ATOMIC_FMIN", 0x0000001e>;
 876 //def IMAGE_ATOMIC_FMAX : MIMG_NoPattern_ <"IMAGE_ATOMIC_FMAX", 0x0000001f>;
 877 defm IMAGE_SAMPLE : MIMG_Sampler <0x00000020, "IMAGE_SAMPLE">;
 878 //def IMAGE_SAMPLE_CL : MIMG_NoPattern_ <"IMAGE_SAMPLE_CL", 0x00000021>;
 879 defm IMAGE_SAMPLE_D : MIMG_Sampler <0x00000022, "IMAGE_SAMPLE_D">;
 880 //def IMAGE_SAMPLE_D_CL : MIMG_NoPattern_ <"IMAGE_SAMPLE_D_CL", 0x00000023>;
 881 defm IMAGE_SAMPLE_L : MIMG_Sampler <0x00000024, "IMAGE_SAMPLE_L">;
 882 defm IMAGE_SAMPLE_B : MIMG_Sampler <0x00000025, "IMAGE_SAMPLE_B">;
 883 //def IMAGE_SAMPLE_B_CL : MIMG_NoPattern_ <"IMAGE_SAMPLE_B_CL", 0x00000026>;
 884 //def IMAGE_SAMPLE_LZ : MIMG_NoPattern_ <"IMAGE_SAMPLE_LZ", 0x00000027>;
 885 defm IMAGE_SAMPLE_C : MIMG_Sampler <0x00000028, "IMAGE_SAMPLE_C">;
 886 //def IMAGE_SAMPLE_C_CL : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_CL", 0x00000029>;
 887 defm IMAGE_SAMPLE_C_D : MIMG_Sampler <0x0000002a, "IMAGE_SAMPLE_C_D">;
 888 //def IMAGE_SAMPLE_C_D_CL : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_D_CL", 0x0000002b>;
 889 defm IMAGE_SAMPLE_C_L : MIMG_Sampler <0x0000002c, "IMAGE_SAMPLE_C_L">;
 890 defm IMAGE_SAMPLE_C_B : MIMG_Sampler <0x0000002d, "IMAGE_SAMPLE_C_B">;
 891 //def IMAGE_SAMPLE_C_B_CL : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_B_CL", 0x0000002e>;
 892 //def IMAGE_SAMPLE_C_LZ : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_LZ", 0x0000002f>;
 893 //def IMAGE_SAMPLE_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_O", 0x00000030>;
 894 //def IMAGE_SAMPLE_CL_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_CL_O", 0x00000031>;
 895 //def IMAGE_SAMPLE_D_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_D_O", 0x00000032>;
 896 //def IMAGE_SAMPLE_D_CL_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_D_CL_O", 0x00000033>;
 897 //def IMAGE_SAMPLE_L_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_L_O", 0x00000034>;
 898 //def IMAGE_SAMPLE_B_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_B_O", 0x00000035>;
 899 //def IMAGE_SAMPLE_B_CL_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_B_CL_O", 0x00000036>;
 900 //def IMAGE_SAMPLE_LZ_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_LZ_O", 0x00000037>;
 901 //def IMAGE_SAMPLE_C_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_O", 0x00000038>;
 902 //def IMAGE_SAMPLE_C_CL_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_CL_O", 0x00000039>;
 903 //def IMAGE_SAMPLE_C_D_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_D_O", 0x0000003a>;
 904 //def IMAGE_SAMPLE_C_D_CL_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_D_CL_O", 0x0000003b>;
 905 //def IMAGE_SAMPLE_C_L_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_L_O", 0x0000003c>;
 906 //def IMAGE_SAMPLE_C_B_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_B_O", 0x0000003d>;
 907 //def IMAGE_SAMPLE_C_B_CL_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_B_CL_O", 0x0000003e>;
 908 //def IMAGE_SAMPLE_C_LZ_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_LZ_O", 0x0000003f>;
 909 //def IMAGE_GATHER4 : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4", 0x00000040>;
 910 //def IMAGE_GATHER4_CL : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_CL", 0x00000041>;
 911 //def IMAGE_GATHER4_L : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_L", 0x00000044>;
 912 //def IMAGE_GATHER4_B : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_B", 0x00000045>;
 913 //def IMAGE_GATHER4_B_CL : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_B_CL", 0x00000046>;
 914 //def IMAGE_GATHER4_LZ : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_LZ", 0x00000047>;
 915 //def IMAGE_GATHER4_C : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_C", 0x00000048>;
 916 //def IMAGE_GATHER4_C_CL : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_C_CL", 0x00000049>;
 917 //def IMAGE_GATHER4_C_L : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_C_L", 0x0000004c>;
 918 //def IMAGE_GATHER4_C_B : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_C_B", 0x0000004d>;
 919 //def IMAGE_GATHER4_C_B_CL : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_C_B_CL", 0x0000004e>;
 920 //def IMAGE_GATHER4_C_LZ : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_C_LZ", 0x0000004f>;
 921 //def IMAGE_GATHER4_O : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_O", 0x00000050>;
 922 //def IMAGE_GATHER4_CL_O : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_CL_O", 0x00000051>;
 923 //def IMAGE_GATHER4_L_O : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_L_O", 0x00000054>;
 924 //def IMAGE_GATHER4_B_O : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_B_O", 0x00000055>;
 925 //def IMAGE_GATHER4_B_CL_O : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_B_CL_O", 0x00000056>;
 926 //def IMAGE_GATHER4_LZ_O : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_LZ_O", 0x00000057>;
 927 //def IMAGE_GATHER4_C_O : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_C_O", 0x00000058>;
 928 //def IMAGE_GATHER4_C_CL_O : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_C_CL_O", 0x00000059>;
 929 //def IMAGE_GATHER4_C_L_O : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_C_L_O", 0x0000005c>;
 930 //def IMAGE_GATHER4_C_B_O : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_C_B_O", 0x0000005d>;
 931 //def IMAGE_GATHER4_C_B_CL_O : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_C_B_CL_O", 0x0000005e>;
 932 //def IMAGE_GATHER4_C_LZ_O : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_C_LZ_O", 0x0000005f>;
 933 //def IMAGE_GET_LOD : MIMG_NoPattern_ <"IMAGE_GET_LOD", 0x00000060>;
 934 //def IMAGE_SAMPLE_CD : MIMG_NoPattern_ <"IMAGE_SAMPLE_CD", 0x00000068>;
 935 //def IMAGE_SAMPLE_CD_CL : MIMG_NoPattern_ <"IMAGE_SAMPLE_CD_CL", 0x00000069>;
 936 //def IMAGE_SAMPLE_C_CD : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_CD", 0x0000006a>;
 937 //def IMAGE_SAMPLE_C_CD_CL : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_CD_CL", 0x0000006b>;
 938 //def IMAGE_SAMPLE_CD_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_CD_O", 0x0000006c>;
 939 //def IMAGE_SAMPLE_CD_CL_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_CD_CL_O", 0x0000006d>;
 940 //def IMAGE_SAMPLE_C_CD_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_CD_O", 0x0000006e>;
 941 //def IMAGE_SAMPLE_C_CD_CL_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_CD_CL_O", 0x0000006f>;
 942 //def IMAGE_RSRC256 : MIMG_NoPattern_RSRC256 <"IMAGE_RSRC256", 0x0000007e>;
 943 //def IMAGE_SAMPLER : MIMG_NoPattern_ <"IMAGE_SAMPLER", 0x0000007f>;
 944
 945 //===----------------------------------------------------------------------===//
 946 // VOP1 Instructions
 947 //===----------------------------------------------------------------------===//
 948
 949 //def V_NOP : VOP1_ <0x00000000, "V_NOP", []>;
 950
 951 let neverHasSideEffects = 1, isMoveImm = 1 in {
 952 defm V_MOV_B32 : VOP1_32 <0x00000001, "V_MOV_B32", []>;
 953 } // End neverHasSideEffects = 1, isMoveImm = 1
 954
 955 let Uses = [EXEC] in {
 956
 957 def V_READFIRSTLANE_B32 : VOP1 <
 958   0x00000002,
 959   (outs SReg_32:$vdst),
 960   (ins VReg_32:$src0),
 961   "V_READFIRSTLANE_B32 $vdst, $src0",
 962   []
 963 >;
 964
 965 }
 966
 967 defm V_CVT_I32_F64 : VOP1_32_64 <0x00000003, "V_CVT_I32_F64",
 968   [(set i32:$dst, (fp_to_sint f64:$src0))]
 969 >;
 970 defm V_CVT_F64_I32 : VOP1_64_32 <0x00000004, "V_CVT_F64_I32",
 971   [(set f64:$dst, (sint_to_fp i32:$src0))]
 972 >;
 973 defm V_CVT_F32_I32 : VOP1_32 <0x00000005, "V_CVT_F32_I32",
 974   [(set f32:$dst, (sint_to_fp i32:$src0))]
 975 >;
 976 defm V_CVT_F32_U32 : VOP1_32 <0x00000006, "V_CVT_F32_U32",
 977   [(set f32:$dst, (uint_to_fp i32:$src0))]
 978 >;
 979 defm V_CVT_U32_F32 : VOP1_32 <0x00000007, "V_CVT_U32_F32",
 980   [(set i32:$dst, (fp_to_uint f32:$src0))]
 981 >;
 982 defm V_CVT_I32_F32 : VOP1_32 <0x00000008, "V_CVT_I32_F32",
 983   [(set i32:$dst, (fp_to_sint f32:$src0))]
 984 >;
 985 defm V_MOV_FED_B32 : VOP1_32 <0x00000009, "V_MOV_FED_B32", []>;
 986 ////def V_CVT_F16_F32 : VOP1_F16 <0x0000000a, "V_CVT_F16_F32", []>;
 987 //defm V_CVT_F32_F16 : VOP1_32 <0x0000000b, "V_CVT_F32_F16", []>;
 988 //defm V_CVT_RPI_I32_F32 : VOP1_32 <0x0000000c, "V_CVT_RPI_I32_F32", []>;
 989 //defm V_CVT_FLR_I32_F32 : VOP1_32 <0x0000000d, "V_CVT_FLR_I32_F32", []>;
 990 //defm V_CVT_OFF_F32_I4 : VOP1_32 <0x0000000e, "V_CVT_OFF_F32_I4", []>;
 991 defm V_CVT_F32_F64 : VOP1_32_64 <0x0000000f, "V_CVT_F32_F64",
 992   [(set f32:$dst, (fround f64:$src0))]
 993 >;
 994 defm V_CVT_F64_F32 : VOP1_64_32 <0x00000010, "V_CVT_F64_F32",
 995   [(set f64:$dst, (fextend f32:$src0))]
 996 >;
 997 //defm V_CVT_F32_UBYTE0 : VOP1_32 <0x00000011, "V_CVT_F32_UBYTE0", []>;
 998 //defm V_CVT_F32_UBYTE1 : VOP1_32 <0x00000012, "V_CVT_F32_UBYTE1", []>;
 999 //defm V_CVT_F32_UBYTE2 : VOP1_32 <0x00000013, "V_CVT_F32_UBYTE2", []>;
1000 //defm V_CVT_F32_UBYTE3 : VOP1_32 <0x00000014, "V_CVT_F32_UBYTE3", []>;
1001 //defm V_CVT_U32_F64 : VOP1_32 <0x00000015, "V_CVT_U32_F64", []>;
1002 //defm V_CVT_F64_U32 : VOP1_64 <0x00000016, "V_CVT_F64_U32", []>;
1003 defm V_FRACT_F32 : VOP1_32 <0x00000020, "V_FRACT_F32",
1004   [(set f32:$dst, (AMDGPUfract f32:$src0))]
1005 >;
1006 defm V_TRUNC_F32 : VOP1_32 <0x00000021, "V_TRUNC_F32",
1007   [(set f32:$dst, (int_AMDGPU_trunc f32:$src0))]
1008 >;
1009 defm V_CEIL_F32 : VOP1_32 <0x00000022, "V_CEIL_F32",
1010   [(set f32:$dst, (fceil f32:$src0))]
1011 >;
1012 defm V_RNDNE_F32 : VOP1_32 <0x00000023, "V_RNDNE_F32",
1013   [(set f32:$dst, (frint f32:$src0))]
1014 >;
1015 defm V_FLOOR_F32 : VOP1_32 <0x00000024, "V_FLOOR_F32",
1016   [(set f32:$dst, (ffloor f32:$src0))]
1017 >;
1018 defm V_EXP_F32 : VOP1_32 <0x00000025, "V_EXP_F32",
1019   [(set f32:$dst, (fexp2 f32:$src0))]
1020 >;
1021 defm V_LOG_CLAMP_F32 : VOP1_32 <0x00000026, "V_LOG_CLAMP_F32", []>;
1022 defm V_LOG_F32 : VOP1_32 <0x00000027, "V_LOG_F32",
1023   [(set f32:$dst, (flog2 f32:$src0))]
1024 >;
1025 defm V_RCP_CLAMP_F32 : VOP1_32 <0x00000028, "V_RCP_CLAMP_F32", []>;
1026 defm V_RCP_LEGACY_F32 : VOP1_32 <0x00000029, "V_RCP_LEGACY_F32", []>;
1027 defm V_RCP_F32 : VOP1_32 <0x0000002a, "V_RCP_F32",
1028   [(set f32:$dst, (fdiv FP_ONE, f32:$src0))]
1029 >;
1030 defm V_RCP_IFLAG_F32 : VOP1_32 <0x0000002b, "V_RCP_IFLAG_F32", []>;
1031 defm V_RSQ_CLAMP_F32 : VOP1_32 <0x0000002c, "V_RSQ_CLAMP_F32", []>;
1032 defm V_RSQ_LEGACY_F32 : VOP1_32 <
1033   0x0000002d, "V_RSQ_LEGACY_F32",
1034   [(set f32:$dst, (int_AMDGPU_rsq f32:$src0))]
1035 >;
1036 defm V_RSQ_F32 : VOP1_32 <0x0000002e, "V_RSQ_F32", []>;
1037 defm V_RCP_F64 : VOP1_64 <0x0000002f, "V_RCP_F64",
1038   [(set f64:$dst, (fdiv FP_ONE, f64:$src0))]
1039 >;
1040 defm V_RCP_CLAMP_F64 : VOP1_64 <0x00000030, "V_RCP_CLAMP_F64", []>;
1041 defm V_RSQ_F64 : VOP1_64 <0x00000031, "V_RSQ_F64", []>;
1042 defm V_RSQ_CLAMP_F64 : VOP1_64 <0x00000032, "V_RSQ_CLAMP_F64", []>;
1043 defm V_SQRT_F32 : VOP1_32 <0x00000033, "V_SQRT_F32",
1044   [(set f32:$dst, (fsqrt f32:$src0))]
1045 >;
1046 defm V_SQRT_F64 : VOP1_64 <0x00000034, "V_SQRT_F64",
1047   [(set f64:$dst, (fsqrt f64:$src0))]
1048 >;
1049 defm V_SIN_F32 : VOP1_32 <0x00000035, "V_SIN_F32", []>;
1050 defm V_COS_F32 : VOP1_32 <0x00000036, "V_COS_F32", []>;
1051 defm V_NOT_B32 : VOP1_32 <0x00000037, "V_NOT_B32", []>;
1052 defm V_BFREV_B32 : VOP1_32 <0x00000038, "V_BFREV_B32", []>;
1053 defm V_FFBH_U32 : VOP1_32 <0x00000039, "V_FFBH_U32", []>;
1054 defm V_FFBL_B32 : VOP1_32 <0x0000003a, "V_FFBL_B32", []>;
1055 defm V_FFBH_I32 : VOP1_32 <0x0000003b, "V_FFBH_I32", []>;
1056 //defm V_FREXP_EXP_I32_F64 : VOP1_32 <0x0000003c, "V_FREXP_EXP_I32_F64", []>;
1057 defm V_FREXP_MANT_F64 : VOP1_64 <0x0000003d, "V_FREXP_MANT_F64", []>;
1058 defm V_FRACT_F64 : VOP1_64 <0x0000003e, "V_FRACT_F64", []>;
1059 //defm V_FREXP_EXP_I32_F32 : VOP1_32 <0x0000003f, "V_FREXP_EXP_I32_F32", []>;
1060 defm V_FREXP_MANT_F32 : VOP1_32 <0x00000040, "V_FREXP_MANT_F32", []>;
1061 //def V_CLREXCP : VOP1_ <0x00000041, "V_CLREXCP", []>;
1062 defm V_MOVRELD_B32 : VOP1_32 <0x00000042, "V_MOVRELD_B32", []>;
1063 defm V_MOVRELS_B32 : VOP1_32 <0x00000043, "V_MOVRELS_B32", []>;
1064 defm V_MOVRELSD_B32 : VOP1_32 <0x00000044, "V_MOVRELSD_B32", []>;
1065
1066
1067 //===----------------------------------------------------------------------===//
1068 // VINTRP Instructions
1069 //===----------------------------------------------------------------------===//
1070
1071 def V_INTERP_P1_F32 : VINTRP <
1072   0x00000000,
1073   (outs VReg_32:$dst),
1074   (ins VReg_32:$i, i32imm:$attr_chan, i32imm:$attr, M0Reg:$m0),
1075   "V_INTERP_P1_F32 $dst, $i, $attr_chan, $attr, [$m0]",
1076   []> {
1077   let DisableEncoding = "$m0";
1078 }
1079
1080 def V_INTERP_P2_F32 : VINTRP <
1081   0x00000001,
1082   (outs VReg_32:$dst),
1083   (ins VReg_32:$src0, VReg_32:$j, i32imm:$attr_chan, i32imm:$attr, M0Reg:$m0),
1084   "V_INTERP_P2_F32 $dst, [$src0], $j, $attr_chan, $attr, [$m0]",
1085   []> {
1086
1087   let Constraints = "$src0 = $dst";
1088   let DisableEncoding = "$src0,$m0";
1089
1090 }
1091
1092 def V_INTERP_MOV_F32 : VINTRP <
1093   0x00000002,
1094   (outs VReg_32:$dst),
1095   (ins InterpSlot:$src0, i32imm:$attr_chan, i32imm:$attr, M0Reg:$m0),
1096   "V_INTERP_MOV_F32 $dst, $src0, $attr_chan, $attr, [$m0]",
1097   []> {
1098   let DisableEncoding = "$m0";
1099 }
1100
1101 //===----------------------------------------------------------------------===//
1102 // VOP2 Instructions
1103 //===----------------------------------------------------------------------===//
1104
1105 def V_CNDMASK_B32_e32 : VOP2 <0x00000000, (outs VReg_32:$dst),
1106   (ins VSrc_32:$src0, VReg_32:$src1, VCCReg:$vcc),
1107   "V_CNDMASK_B32_e32 $dst, $src0, $src1, [$vcc]",
1108   []
1109 >{
1110   let DisableEncoding = "$vcc";
1111 }
1112
1113 def V_CNDMASK_B32_e64 : VOP3 <0x00000100, (outs VReg_32:$dst),
1114   (ins VSrc_32:$src0, VSrc_32:$src1, SSrc_64:$src2,
1115    InstFlag:$abs, InstFlag:$clamp, InstFlag:$omod, InstFlag:$neg),
1116   "V_CNDMASK_B32_e64 $dst, $src0, $src1, $src2, $abs, $clamp, $omod, $neg",
1117   [(set i32:$dst, (select i1:$src2, i32:$src1, i32:$src0))]
1118 > {
1119   let src0_modifiers = 0;
1120   let src1_modifiers = 0;
1121   let src2_modifiers = 0;
1122 }
1123
1124 def V_READLANE_B32 : VOP2 <
1125   0x00000001,
1126   (outs SReg_32:$vdst),
1127   (ins VReg_32:$src0, SSrc_32:$vsrc1),
1128   "V_READLANE_B32 $vdst, $src0, $vsrc1",
1129   []
1130 >;
1131
1132 def V_WRITELANE_B32 : VOP2 <
1133   0x00000002,
1134   (outs VReg_32:$vdst),
1135   (ins SReg_32:$src0, SSrc_32:$vsrc1),
1136   "V_WRITELANE_B32 $vdst, $src0, $vsrc1",
1137   []
1138 >;
1139
1140 let isCommutable = 1 in {
1141 defm V_ADD_F32 : VOP2_32 <0x00000003, "V_ADD_F32",
1142   [(set f32:$dst, (fadd f32:$src0, f32:$src1))]
1143 >;
1144
1145 defm V_SUB_F32 : VOP2_32 <0x00000004, "V_SUB_F32",
1146   [(set f32:$dst, (fsub f32:$src0, f32:$src1))]
1147 >;
1148 defm V_SUBREV_F32 : VOP2_32 <0x00000005, "V_SUBREV_F32", [], "V_SUB_F32">;
1149 } // End isCommutable = 1
1150
1151 defm V_MAC_LEGACY_F32 : VOP2_32 <0x00000006, "V_MAC_LEGACY_F32", []>;
1152
1153 let isCommutable = 1 in {
1154
1155 defm V_MUL_LEGACY_F32 : VOP2_32 <
1156   0x00000007, "V_MUL_LEGACY_F32",
1157   [(set f32:$dst, (int_AMDGPU_mul f32:$src0, f32:$src1))]
1158 >;
1159
1160 defm V_MUL_F32 : VOP2_32 <0x00000008, "V_MUL_F32",
1161   [(set f32:$dst, (fmul f32:$src0, f32:$src1))]
1162 >;
1163
1164
1165 defm V_MUL_I32_I24 : VOP2_32 <0x00000009, "V_MUL_I32_I24",
1166   [(set i32:$dst, (AMDGPUmul_i24 i32:$src0, i32:$src1))]
1167 >;
1168 //defm V_MUL_HI_I32_I24 : VOP2_32 <0x0000000a, "V_MUL_HI_I32_I24", []>;
1169 defm V_MUL_U32_U24 : VOP2_32 <0x0000000b, "V_MUL_U32_U24",
1170   [(set i32:$dst, (AMDGPUmul_u24 i32:$src0, i32:$src1))]
1171 >;
1172 //defm V_MUL_HI_U32_U24 : VOP2_32 <0x0000000c, "V_MUL_HI_U32_U24", []>;
1173
1174
1175 defm V_MIN_LEGACY_F32 : VOP2_32 <0x0000000d, "V_MIN_LEGACY_F32",
1176   [(set f32:$dst, (AMDGPUfmin f32:$src0, f32:$src1))]
1177 >;
1178
1179 defm V_MAX_LEGACY_F32 : VOP2_32 <0x0000000e, "V_MAX_LEGACY_F32",
1180   [(set f32:$dst, (AMDGPUfmax f32:$src0, f32:$src1))]
1181 >;
1182
1183 defm V_MIN_F32 : VOP2_32 <0x0000000f, "V_MIN_F32", []>;
1184 defm V_MAX_F32 : VOP2_32 <0x00000010, "V_MAX_F32", []>;
1185 defm V_MIN_I32 : VOP2_32 <0x00000011, "V_MIN_I32",
1186   [(set i32:$dst, (AMDGPUsmin i32:$src0, i32:$src1))]>;
1187 defm V_MAX_I32 : VOP2_32 <0x00000012, "V_MAX_I32",
1188   [(set i32:$dst, (AMDGPUsmax i32:$src0, i32:$src1))]>;
1189 defm V_MIN_U32 : VOP2_32 <0x00000013, "V_MIN_U32",
1190   [(set i32:$dst, (AMDGPUumin i32:$src0, i32:$src1))]>;
1191 defm V_MAX_U32 : VOP2_32 <0x00000014, "V_MAX_U32",
1192   [(set i32:$dst, (AMDGPUumax i32:$src0, i32:$src1))]>;
1193
1194 defm V_LSHR_B32 : VOP2_32 <0x00000015, "V_LSHR_B32",
1195   [(set i32:$dst, (srl i32:$src0, i32:$src1))]
1196 >;
1197
1198 defm V_LSHRREV_B32 : VOP2_32 <0x00000016, "V_LSHRREV_B32", [], "V_LSHR_B32">;
1199
1200 defm V_ASHR_I32 : VOP2_32 <0x00000017, "V_ASHR_I32",
1201   [(set i32:$dst, (sra i32:$src0, i32:$src1))]
1202 >;
1203 defm V_ASHRREV_I32 : VOP2_32 <0x00000018, "V_ASHRREV_I32", [], "V_ASHR_I32">;
1204
1205 let hasPostISelHook = 1 in {
1206
1207 defm V_LSHL_B32 : VOP2_32 <0x00000019, "V_LSHL_B32",
1208   [(set i32:$dst, (shl i32:$src0, i32:$src1))]
1209 >;
1210
1211 }
1212 defm V_LSHLREV_B32 : VOP2_32 <0x0000001a, "V_LSHLREV_B32", [], "V_LSHL_B32">;
1213
1214 defm V_AND_B32 : VOP2_32 <0x0000001b, "V_AND_B32",
1215   [(set i32:$dst, (and i32:$src0, i32:$src1))]>;
1216 defm V_OR_B32 : VOP2_32 <0x0000001c, "V_OR_B32",
1217   [(set i32:$dst, (or i32:$src0, i32:$src1))]
1218 >;
1219 defm V_XOR_B32 : VOP2_32 <0x0000001d, "V_XOR_B32",
1220   [(set i32:$dst, (xor i32:$src0, i32:$src1))]
1221 >;
1222
1223 } // End isCommutable = 1
1224
1225 defm V_BFM_B32 : VOP2_32 <0x0000001e, "V_BFM_B32",
1226   [(set i32:$dst, (AMDGPUbfm i32:$src0, i32:$src1))]>;
1227 defm V_MAC_F32 : VOP2_32 <0x0000001f, "V_MAC_F32", []>;
1228 defm V_MADMK_F32 : VOP2_32 <0x00000020, "V_MADMK_F32", []>;
1229 defm V_MADAK_F32 : VOP2_32 <0x00000021, "V_MADAK_F32", []>;
1230 //defm V_BCNT_U32_B32 : VOP2_32 <0x00000022, "V_BCNT_U32_B32", []>;
1231 defm V_MBCNT_LO_U32_B32 : VOP2_32 <0x00000023, "V_MBCNT_LO_U32_B32", []>;
1232 defm V_MBCNT_HI_U32_B32 : VOP2_32 <0x00000024, "V_MBCNT_HI_U32_B32", []>;
1233
1234 let isCommutable = 1, Defs = [VCC] in { // Carry-out goes to VCC
1235 // No patterns so that the scalar instructions are always selected.
1236 // The scalar versions will be replaced with vector when needed later.
1237 defm V_ADD_I32 : VOP2b_32 <0x00000025, "V_ADD_I32",
1238   [(set i32:$dst, (add i32:$src0, i32:$src1))], VSrc_32>;
1239 defm V_SUB_I32 : VOP2b_32 <0x00000026, "V_SUB_I32",
1240   [(set i32:$dst, (sub i32:$src0, i32:$src1))], VSrc_32>;
1241 defm V_SUBREV_I32 : VOP2b_32 <0x00000027, "V_SUBREV_I32", [], VSrc_32,
1242                               "V_SUB_I32">;
1243
1244 let Uses = [VCC] in { // Carry-in comes from VCC
1245 defm V_ADDC_U32 : VOP2b_32 <0x00000028, "V_ADDC_U32",
1246   [(set i32:$dst, (adde i32:$src0, i32:$src1))], VReg_32>;
1247 defm V_SUBB_U32 : VOP2b_32 <0x00000029, "V_SUBB_U32",
1248   [(set i32:$dst, (sube i32:$src0, i32:$src1))], VReg_32>;
1249 defm V_SUBBREV_U32 : VOP2b_32 <0x0000002a, "V_SUBBREV_U32", [], VReg_32,
1250                                "V_SUBB_U32">;
1251 } // End Uses = [VCC]
1252 } // End isCommutable = 1, Defs = [VCC]
1253
1254 defm V_LDEXP_F32 : VOP2_32 <0x0000002b, "V_LDEXP_F32", []>;
1255 ////def V_CVT_PKACCUM_U8_F32 : VOP2_U8 <0x0000002c, "V_CVT_PKACCUM_U8_F32", []>;
1256 ////def V_CVT_PKNORM_I16_F32 : VOP2_I16 <0x0000002d, "V_CVT_PKNORM_I16_F32", []>;
1257 ////def V_CVT_PKNORM_U16_F32 : VOP2_U16 <0x0000002e, "V_CVT_PKNORM_U16_F32", []>;
1258 defm V_CVT_PKRTZ_F16_F32 : VOP2_32 <0x0000002f, "V_CVT_PKRTZ_F16_F32",
1259  [(set i32:$dst, (int_SI_packf16 f32:$src0, f32:$src1))]
1260 >;
1261 ////def V_CVT_PK_U16_U32 : VOP2_U16 <0x00000030, "V_CVT_PK_U16_U32", []>;
1262 ////def V_CVT_PK_I16_I32 : VOP2_I16 <0x00000031, "V_CVT_PK_I16_I32", []>;
1263
1264 //===----------------------------------------------------------------------===//
1265 // VOP3 Instructions
1266 //===----------------------------------------------------------------------===//
1267
1268 let neverHasSideEffects = 1 in {
1269
1270 def V_MAD_LEGACY_F32 : VOP3_32 <0x00000140, "V_MAD_LEGACY_F32", []>;
1271 def V_MAD_F32 : VOP3_32 <0x00000141, "V_MAD_F32", []>;
1272 def V_MAD_I32_I24 : VOP3_32 <0x00000142, "V_MAD_I32_I24",
1273   [(set i32:$dst, (add (AMDGPUmul_i24 i32:$src0, i32:$src1), i32:$src2))]
1274 >;
1275 def V_MAD_U32_U24 : VOP3_32 <0x00000143, "V_MAD_U32_U24",
1276   [(set i32:$dst, (add (AMDGPUmul_u24 i32:$src0, i32:$src1), i32:$src2))]
1277 >;
1278
1279 } // End neverHasSideEffects
1280 def V_CUBEID_F32 : VOP3_32 <0x00000144, "V_CUBEID_F32", []>;
1281 def V_CUBESC_F32 : VOP3_32 <0x00000145, "V_CUBESC_F32", []>;
1282 def V_CUBETC_F32 : VOP3_32 <0x00000146, "V_CUBETC_F32", []>;
1283 def V_CUBEMA_F32 : VOP3_32 <0x00000147, "V_CUBEMA_F32", []>;
1284
1285 let neverHasSideEffects = 1, mayLoad = 0, mayStore = 0 in {
1286 def V_BFE_U32 : VOP3_32 <0x00000148, "V_BFE_U32",
1287   [(set i32:$dst, (AMDGPUbfe_u32 i32:$src0, i32:$src1, i32:$src2))]>;
1288 def V_BFE_I32 : VOP3_32 <0x00000149, "V_BFE_I32",
1289   [(set i32:$dst, (AMDGPUbfe_i32 i32:$src0, i32:$src1, i32:$src2))]>;
1290 }
1291
1292 def V_BFI_B32 : VOP3_32 <0x0000014a, "V_BFI_B32",
1293   [(set i32:$dst, (AMDGPUbfi i32:$src0, i32:$src1, i32:$src2))]>;
1294 def V_FMA_F32 : VOP3_32 <0x0000014b, "V_FMA_F32",
1295   [(set f32:$dst, (fma f32:$src0, f32:$src1, f32:$src2))]
1296 >;
1297 def V_FMA_F64 : VOP3_64 <0x0000014c, "V_FMA_F64",
1298   [(set f64:$dst, (fma f64:$src0, f64:$src1, f64:$src2))]
1299 >;
1300 //def V_LERP_U8 : VOP3_U8 <0x0000014d, "V_LERP_U8", []>;
1301 def V_ALIGNBIT_B32 : VOP3_32 <0x0000014e, "V_ALIGNBIT_B32", []>;
1302
1303 def V_ALIGNBYTE_B32 : VOP3_32 <0x0000014f, "V_ALIGNBYTE_B32", []>;
1304 def V_MULLIT_F32 : VOP3_32 <0x00000150, "V_MULLIT_F32", []>;
1305 ////def V_MIN3_F32 : VOP3_MIN3 <0x00000151, "V_MIN3_F32", []>;
1306 ////def V_MIN3_I32 : VOP3_MIN3 <0x00000152, "V_MIN3_I32", []>;
1307 ////def V_MIN3_U32 : VOP3_MIN3 <0x00000153, "V_MIN3_U32", []>;
1308 ////def V_MAX3_F32 : VOP3_MAX3 <0x00000154, "V_MAX3_F32", []>;
1309 ////def V_MAX3_I32 : VOP3_MAX3 <0x00000155, "V_MAX3_I32", []>;
1310 ////def V_MAX3_U32 : VOP3_MAX3 <0x00000156, "V_MAX3_U32", []>;
1311 ////def V_MED3_F32 : VOP3_MED3 <0x00000157, "V_MED3_F32", []>;
1312 ////def V_MED3_I32 : VOP3_MED3 <0x00000158, "V_MED3_I32", []>;
1313 ////def V_MED3_U32 : VOP3_MED3 <0x00000159, "V_MED3_U32", []>;
1314 //def V_SAD_U8 : VOP3_U8 <0x0000015a, "V_SAD_U8", []>;
1315 //def V_SAD_HI_U8 : VOP3_U8 <0x0000015b, "V_SAD_HI_U8", []>;
1316 //def V_SAD_U16 : VOP3_U16 <0x0000015c, "V_SAD_U16", []>;
1317 def V_SAD_U32 : VOP3_32 <0x0000015d, "V_SAD_U32", []>;
1318 ////def V_CVT_PK_U8_F32 : VOP3_U8 <0x0000015e, "V_CVT_PK_U8_F32", []>;
1319 def V_DIV_FIXUP_F32 : VOP3_32 <0x0000015f, "V_DIV_FIXUP_F32", []>;
1320 def V_DIV_FIXUP_F64 : VOP3_64 <0x00000160, "V_DIV_FIXUP_F64", []>;
1321
1322 def V_LSHL_B64 : VOP3_64_Shift <0x00000161, "V_LSHL_B64",
1323   [(set i64:$dst, (shl i64:$src0, i32:$src1))]
1324 >;
1325 def V_LSHR_B64 : VOP3_64_Shift <0x00000162, "V_LSHR_B64",
1326   [(set i64:$dst, (srl i64:$src0, i32:$src1))]
1327 >;
1328 def V_ASHR_I64 : VOP3_64_Shift <0x00000163, "V_ASHR_I64",
1329   [(set i64:$dst, (sra i64:$src0, i32:$src1))]
1330 >;
1331
1332 let isCommutable = 1 in {
1333
1334 def V_ADD_F64 : VOP3_64 <0x00000164, "V_ADD_F64", []>;
1335 def V_MUL_F64 : VOP3_64 <0x00000165, "V_MUL_F64", []>;
1336 def V_MIN_F64 : VOP3_64 <0x00000166, "V_MIN_F64", []>;
1337 def V_MAX_F64 : VOP3_64 <0x00000167, "V_MAX_F64", []>;
1338
1339 } // isCommutable = 1
1340
1341 def V_LDEXP_F64 : VOP3_64 <0x00000168, "V_LDEXP_F64", []>;
1342
1343 let isCommutable = 1 in {
1344
1345 def V_MUL_LO_U32 : VOP3_32 <0x00000169, "V_MUL_LO_U32", []>;
1346 def V_MUL_HI_U32 : VOP3_32 <0x0000016a, "V_MUL_HI_U32", []>;
1347 def V_MUL_LO_I32 : VOP3_32 <0x0000016b, "V_MUL_LO_I32", []>;
1348 def V_MUL_HI_I32 : VOP3_32 <0x0000016c, "V_MUL_HI_I32", []>;
1349
1350 } // isCommutable = 1
1351
1352 def V_DIV_SCALE_F32 : VOP3_32 <0x0000016d, "V_DIV_SCALE_F32", []>;
1353 def V_DIV_SCALE_F64 : VOP3_64 <0x0000016e, "V_DIV_SCALE_F64", []>;
1354 def V_DIV_FMAS_F32 : VOP3_32 <0x0000016f, "V_DIV_FMAS_F32", []>;
1355 def V_DIV_FMAS_F64 : VOP3_64 <0x00000170, "V_DIV_FMAS_F64", []>;
1356 //def V_MSAD_U8 : VOP3_U8 <0x00000171, "V_MSAD_U8", []>;
1357 //def V_QSAD_U8 : VOP3_U8 <0x00000172, "V_QSAD_U8", []>;
1358 //def V_MQSAD_U8 : VOP3_U8 <0x00000173, "V_MQSAD_U8", []>;
1359 def V_TRIG_PREOP_F64 : VOP3_64 <0x00000174, "V_TRIG_PREOP_F64", []>;
1360
1361 //===----------------------------------------------------------------------===//
1362 // Pseudo Instructions
1363 //===----------------------------------------------------------------------===//
1364
1365 let isCodeGenOnly = 1, isPseudo = 1 in {
1366
1367 def V_MOV_I1 : InstSI <
1368   (outs VReg_1:$dst),
1369   (ins i1imm:$src),
1370   "", [(set i1:$dst, (imm:$src))]
1371 >;
1372
1373 def V_AND_I1 : InstSI <
1374    (outs VReg_1:$dst), (ins VReg_1:$src0, VReg_1:$src1), "",
1375    [(set i1:$dst, (and i1:$src0, i1:$src1))]
1376 >;
1377
1378 def V_OR_I1 : InstSI <
1379    (outs VReg_1:$dst), (ins VReg_1:$src0, VReg_1:$src1), "",
1380    [(set i1:$dst, (or i1:$src0, i1:$src1))]
1381 >;
1382
1383 // SI pseudo instructions. These are used by the CFG structurizer pass
1384 // and should be lowered to ISA instructions prior to codegen.
1385
1386 let mayLoad = 1, mayStore = 1, hasSideEffects = 1,
1387     Uses = [EXEC], Defs = [EXEC] in {
1388
1389 let isBranch = 1, isTerminator = 1 in {
1390
1391 def SI_IF: InstSI <
1392   (outs SReg_64:$dst),
1393   (ins SReg_64:$vcc, brtarget:$target),
1394   "",
1395   [(set i64:$dst, (int_SI_if i1:$vcc, bb:$target))]
1396 >;
1397
1398 def SI_ELSE : InstSI <
1399   (outs SReg_64:$dst),
1400   (ins SReg_64:$src, brtarget:$target),
1401   "",
1402   [(set i64:$dst, (int_SI_else i64:$src, bb:$target))]
1403 > {
1404   let Constraints = "$src = $dst";
1405 }
1406
1407 def SI_LOOP : InstSI <
1408   (outs),
1409   (ins SReg_64:$saved, brtarget:$target),
1410   "SI_LOOP $saved, $target",
1411   [(int_SI_loop i64:$saved, bb:$target)]
1412 >;
1413
1414 } // end isBranch = 1, isTerminator = 1
1415
1416 def SI_BREAK : InstSI <
1417   (outs SReg_64:$dst),
1418   (ins SReg_64:$src),
1419   "SI_ELSE $dst, $src",
1420   [(set i64:$dst, (int_SI_break i64:$src))]
1421 >;
1422
1423 def SI_IF_BREAK : InstSI <
1424   (outs SReg_64:$dst),
1425   (ins SReg_64:$vcc, SReg_64:$src),
1426   "SI_IF_BREAK $dst, $vcc, $src",
1427   [(set i64:$dst, (int_SI_if_break i1:$vcc, i64:$src))]
1428 >;
1429
1430 def SI_ELSE_BREAK : InstSI <
1431   (outs SReg_64:$dst),
1432   (ins SReg_64:$src0, SReg_64:$src1),
1433   "SI_ELSE_BREAK $dst, $src0, $src1",
1434   [(set i64:$dst, (int_SI_else_break i64:$src0, i64:$src1))]
1435 >;
1436
1437 def SI_END_CF : InstSI <
1438   (outs),
1439   (ins SReg_64:$saved),
1440   "SI_END_CF $saved",
1441   [(int_SI_end_cf i64:$saved)]
1442 >;
1443
1444 def SI_KILL : InstSI <
1445   (outs),
1446   (ins VSrc_32:$src),
1447   "SI_KILL $src",
1448   [(int_AMDGPU_kill f32:$src)]
1449 >;
1450
1451 } // end mayLoad = 1, mayStore = 1, hasSideEffects = 1
1452   // Uses = [EXEC], Defs = [EXEC]
1453
1454 let Uses = [EXEC], Defs = [EXEC,VCC,M0] in {
1455
1456 //defm SI_ : RegisterLoadStore <VReg_32, FRAMEri, ADDRIndirect>;
1457
1458 let UseNamedOperandTable = 1 in {
1459
1460 def SI_RegisterLoad : AMDGPUShaderInst <
1461   (outs VReg_32:$dst, SReg_64:$temp),
1462   (ins FRAMEri32:$addr, i32imm:$chan),
1463   "", []
1464 > {
1465   let isRegisterLoad = 1;
1466   let mayLoad = 1;
1467 }
1468
1469 class SIRegStore<dag outs> : AMDGPUShaderInst <
1470   outs,
1471   (ins VReg_32:$val, FRAMEri32:$addr, i32imm:$chan),
1472   "", []
1473 > {
1474   let isRegisterStore = 1;
1475   let mayStore = 1;
1476 }
1477
1478 let usesCustomInserter = 1 in {
1479 def SI_RegisterStorePseudo : SIRegStore<(outs)>;
1480 } // End usesCustomInserter = 1
1481 def SI_RegisterStore : SIRegStore<(outs SReg_64:$temp)>;
1482
1483
1484 } // End UseNamedOperandTable = 1
1485
1486 def SI_INDIRECT_SRC : InstSI <
1487   (outs VReg_32:$dst, SReg_64:$temp),
1488   (ins unknown:$src, VSrc_32:$idx, i32imm:$off),
1489   "SI_INDIRECT_SRC $dst, $temp, $src, $idx, $off",
1490   []
1491 >;
1492
1493 class SI_INDIRECT_DST<RegisterClass rc> : InstSI <
1494   (outs rc:$dst, SReg_64:$temp),
1495   (ins unknown:$src, VSrc_32:$idx, i32imm:$off, VReg_32:$val),
1496   "SI_INDIRECT_DST $dst, $temp, $src, $idx, $off, $val",
1497   []
1498 > {
1499   let Constraints = "$src = $dst";
1500 }
1501
1502 def SI_INDIRECT_DST_V1 : SI_INDIRECT_DST<VReg_32>;
1503 def SI_INDIRECT_DST_V2 : SI_INDIRECT_DST<VReg_64>;
1504 def SI_INDIRECT_DST_V4 : SI_INDIRECT_DST<VReg_128>;
1505 def SI_INDIRECT_DST_V8 : SI_INDIRECT_DST<VReg_256>;
1506 def SI_INDIRECT_DST_V16 : SI_INDIRECT_DST<VReg_512>;
1507
1508 } // Uses = [EXEC,VCC,M0], Defs = [EXEC,VCC,M0]
1509
1510 let usesCustomInserter = 1 in {
1511
1512 // This pseudo instruction takes a pointer as input and outputs a resource
1513 // constant that can be used with the ADDR64 MUBUF instructions.
1514 def SI_ADDR64_RSRC : InstSI <
1515   (outs SReg_128:$srsrc),
1516   (ins SReg_64:$ptr),
1517   "", []
1518 >;
1519
1520 def V_SUB_F64 : InstSI <
1521   (outs VReg_64:$dst),
1522   (ins VReg_64:$src0, VReg_64:$src1),
1523   "V_SUB_F64 $dst, $src0, $src1",
1524   []
1525 >;
1526
1527 } // end usesCustomInserter
1528
1529 multiclass SI_SPILL_SGPR <RegisterClass sgpr_class> {
1530
1531   def _SAVE : InstSI <
1532     (outs VReg_32:$dst),
1533     (ins sgpr_class:$src, i32imm:$frame_idx),
1534     "", []
1535   >;
1536
1537   def _RESTORE : InstSI <
1538     (outs sgpr_class:$dst),
1539     (ins VReg_32:$src, i32imm:$frame_idx),
1540     "", []
1541   >;
1542
1543 }
1544
1545 defm SI_SPILL_S64  : SI_SPILL_SGPR <SReg_64>;
1546 defm SI_SPILL_S128 : SI_SPILL_SGPR <SReg_128>;
1547 defm SI_SPILL_S256 : SI_SPILL_SGPR <SReg_256>;
1548 defm SI_SPILL_S512 : SI_SPILL_SGPR <SReg_512>;
1549
1550 } // end IsCodeGenOnly, isPseudo
1551
1552 def : Pat<
1553   (int_AMDGPU_cndlt f32:$src0, f32:$src1, f32:$src2),
1554   (V_CNDMASK_B32_e64 $src2, $src1, (V_CMP_GT_F32_e64 0, $src0))
1555 >;
1556
1557 def : Pat <
1558   (int_AMDGPU_kilp),
1559   (SI_KILL 0xbf800000)
1560 >;
1561
1562 /* int_SI_vs_load_input */
1563 def : Pat<
1564   (SIload_input v4i32:$tlst, IMM12bit:$attr_offset, i32:$buf_idx_vgpr),
1565   (BUFFER_LOAD_FORMAT_XYZW_IDXEN $tlst, $buf_idx_vgpr, imm:$attr_offset, 0, 0, 0, 0)
1566 >;
1567
1568 /* int_SI_export */
1569 def : Pat <
1570   (int_SI_export imm:$en, imm:$vm, imm:$done, imm:$tgt, imm:$compr,
1571                  f32:$src0, f32:$src1, f32:$src2, f32:$src3),
1572   (EXP imm:$en, imm:$tgt, imm:$compr, imm:$done, imm:$vm,
1573        $src0, $src1, $src2, $src3)
1574 >;
1575
1576 def : Pat <
1577   (f64 (fsub f64:$src0, f64:$src1)),
1578   (V_SUB_F64 $src0, $src1)
1579 >;
1580
1581 //===----------------------------------------------------------------------===//
1582 // SMRD Patterns
1583 //===----------------------------------------------------------------------===//
1584
1585 multiclass SMRD_Pattern <SMRD Instr_IMM, SMRD Instr_SGPR, ValueType vt> {
1586
1587   // 1. Offset as 8bit DWORD immediate
1588   def : Pat <
1589     (constant_load (add i64:$sbase, (i64 IMM8bitDWORD:$offset))),
1590     (vt (Instr_IMM $sbase, (as_dword_i32imm $offset)))
1591   >;
1592
1593   // 2. Offset loaded in an 32bit SGPR
1594   def : Pat <
1595     (constant_load (add i64:$sbase, (i64 IMM32bit:$offset))),
1596     (vt (Instr_SGPR $sbase, (S_MOV_B32 (i32 (as_i32imm $offset)))))
1597   >;
1598
1599   // 3. No offset at all
1600   def : Pat <
1601     (constant_load i64:$sbase),
1602     (vt (Instr_IMM $sbase, 0))
1603   >;
1604 }
1605
1606 defm : SMRD_Pattern <S_LOAD_DWORD_IMM, S_LOAD_DWORD_SGPR, f32>;
1607 defm : SMRD_Pattern <S_LOAD_DWORD_IMM, S_LOAD_DWORD_SGPR, i32>;
1608 defm : SMRD_Pattern <S_LOAD_DWORDX2_IMM, S_LOAD_DWORDX2_SGPR, i64>;
1609 defm : SMRD_Pattern <S_LOAD_DWORDX2_IMM, S_LOAD_DWORDX2_SGPR, v2i32>;
1610 defm : SMRD_Pattern <S_LOAD_DWORDX4_IMM, S_LOAD_DWORDX4_SGPR, v4i32>;
1611 defm : SMRD_Pattern <S_LOAD_DWORDX8_IMM, S_LOAD_DWORDX8_SGPR, v32i8>;
1612 defm : SMRD_Pattern <S_LOAD_DWORDX8_IMM, S_LOAD_DWORDX8_SGPR, v8i32>;
1613 defm : SMRD_Pattern <S_LOAD_DWORDX16_IMM, S_LOAD_DWORDX16_SGPR, v16i32>;
1614
1615 // 1. Offset as 8bit DWORD immediate
1616 def : Pat <
1617   (SIload_constant v4i32:$sbase, IMM8bitDWORD:$offset),
1618   (S_BUFFER_LOAD_DWORD_IMM $sbase, (as_dword_i32imm $offset))
1619 >;
1620
1621 // 2. Offset loaded in an 32bit SGPR
1622 def : Pat <
1623   (SIload_constant v4i32:$sbase, imm:$offset),
1624   (S_BUFFER_LOAD_DWORD_SGPR $sbase, (S_MOV_B32 imm:$offset))
1625 >;
1626
1627 //===----------------------------------------------------------------------===//
1628 // SOP2 Patterns
1629 //===----------------------------------------------------------------------===//
1630
1631 def : Pat <
1632   (i1 (xor i1:$src0, i1:$src1)),
1633   (S_XOR_B64 $src0, $src1)
1634 >;
1635
1636 //===----------------------------------------------------------------------===//
1637 // VOP2 Patterns
1638 //===----------------------------------------------------------------------===//
1639
1640 def : Pat <
1641   (or i64:$src0, i64:$src1),
1642   (INSERT_SUBREG (INSERT_SUBREG (i64 (IMPLICIT_DEF)),
1643     (V_OR_B32_e32 (EXTRACT_SUBREG i64:$src0, sub0),
1644                   (EXTRACT_SUBREG i64:$src1, sub0)), sub0),
1645     (V_OR_B32_e32 (EXTRACT_SUBREG i64:$src0, sub1),
1646                   (EXTRACT_SUBREG i64:$src1, sub1)), sub1)
1647 >;
1648
1649 class SextInReg <ValueType vt, int ShiftAmt> : Pat <
1650   (sext_inreg i32:$src0, vt),
1651   (V_ASHRREV_I32_e32 ShiftAmt, (V_LSHLREV_B32_e32 ShiftAmt, $src0))
1652 >;
1653
1654 def : SextInReg <i8, 24>;
1655 def : SextInReg <i16, 16>;
1656
1657 /********** ======================= **********/
1658 /********** Image sampling patterns **********/
1659 /********** ======================= **********/
1660
1661 /* SIsample for simple 1D texture lookup */
1662 def : Pat <
1663   (SIsample i32:$addr, v32i8:$rsrc, v4i32:$sampler, imm),
1664   (IMAGE_SAMPLE_V4_V1 0xf, 0, 0, 0, 0, 0, 0, 0, $addr, $rsrc, $sampler)
1665 >;
1666
1667 class SamplePattern<SDNode name, MIMG opcode, ValueType vt> : Pat <
1668     (name vt:$addr, v32i8:$rsrc, v4i32:$sampler, imm),
1669     (opcode 0xf, 0, 0, 0, 0, 0, 0, 0, $addr, $rsrc, $sampler)
1670 >;
1671
1672 class SampleRectPattern<SDNode name, MIMG opcode, ValueType vt> : Pat <
1673     (name vt:$addr, v32i8:$rsrc, v4i32:$sampler, TEX_RECT),
1674     (opcode 0xf, 1, 0, 0, 0, 0, 0, 0, $addr, $rsrc, $sampler)
1675 >;
1676
1677 class SampleArrayPattern<SDNode name, MIMG opcode, ValueType vt> : Pat <
1678     (name vt:$addr, v32i8:$rsrc, v4i32:$sampler, TEX_ARRAY),
1679     (opcode 0xf, 0, 0, 1, 0, 0, 0, 0, $addr, $rsrc, $sampler)
1680 >;
1681
1682 class SampleShadowPattern<SDNode name, MIMG opcode,
1683                           ValueType vt> : Pat <
1684     (name vt:$addr, v32i8:$rsrc, v4i32:$sampler, TEX_SHADOW),
1685     (opcode 0xf, 0, 0, 0, 0, 0, 0, 0, $addr, $rsrc, $sampler)
1686 >;
1687
1688 class SampleShadowArrayPattern<SDNode name, MIMG opcode,
1689                                ValueType vt> : Pat <
1690     (name vt:$addr, v32i8:$rsrc, v4i32:$sampler, TEX_SHADOW_ARRAY),
1691     (opcode 0xf, 0, 0, 1, 0, 0, 0, 0, $addr, $rsrc, $sampler)
1692 >;
1693
1694 /* SIsample* for texture lookups consuming more address parameters */
1695 multiclass SamplePatterns<MIMG sample, MIMG sample_c, MIMG sample_l,
1696                           MIMG sample_c_l, MIMG sample_b, MIMG sample_c_b,
1697 MIMG sample_d, MIMG sample_c_d, ValueType addr_type> {
1698   def : SamplePattern <SIsample, sample, addr_type>;
1699   def : SampleRectPattern <SIsample, sample, addr_type>;
1700   def : SampleArrayPattern <SIsample, sample, addr_type>;
1701   def : SampleShadowPattern <SIsample, sample_c, addr_type>;
1702   def : SampleShadowArrayPattern <SIsample, sample_c, addr_type>;
1703
1704   def : SamplePattern <SIsamplel, sample_l, addr_type>;
1705   def : SampleArrayPattern <SIsamplel, sample_l, addr_type>;
1706   def : SampleShadowPattern <SIsamplel, sample_c_l, addr_type>;
1707   def : SampleShadowArrayPattern <SIsamplel, sample_c_l, addr_type>;
1708
1709   def : SamplePattern <SIsampleb, sample_b, addr_type>;
1710   def : SampleArrayPattern <SIsampleb, sample_b, addr_type>;
1711   def : SampleShadowPattern <SIsampleb, sample_c_b, addr_type>;
1712   def : SampleShadowArrayPattern <SIsampleb, sample_c_b, addr_type>;
1713
1714   def : SamplePattern <SIsampled, sample_d, addr_type>;
1715   def : SampleArrayPattern <SIsampled, sample_d, addr_type>;
1716   def : SampleShadowPattern <SIsampled, sample_c_d, addr_type>;
1717   def : SampleShadowArrayPattern <SIsampled, sample_c_d, addr_type>;
1718 }
1719
1720 defm : SamplePatterns<IMAGE_SAMPLE_V4_V2, IMAGE_SAMPLE_C_V4_V2,
1721                       IMAGE_SAMPLE_L_V4_V2, IMAGE_SAMPLE_C_L_V4_V2,
1722                       IMAGE_SAMPLE_B_V4_V2, IMAGE_SAMPLE_C_B_V4_V2,
1723                       IMAGE_SAMPLE_D_V4_V2, IMAGE_SAMPLE_C_D_V4_V2,
1724                       v2i32>;
1725 defm : SamplePatterns<IMAGE_SAMPLE_V4_V4, IMAGE_SAMPLE_C_V4_V4,
1726                       IMAGE_SAMPLE_L_V4_V4, IMAGE_SAMPLE_C_L_V4_V4,
1727                       IMAGE_SAMPLE_B_V4_V4, IMAGE_SAMPLE_C_B_V4_V4,
1728                       IMAGE_SAMPLE_D_V4_V4, IMAGE_SAMPLE_C_D_V4_V4,
1729                       v4i32>;
1730 defm : SamplePatterns<IMAGE_SAMPLE_V4_V8, IMAGE_SAMPLE_C_V4_V8,
1731                       IMAGE_SAMPLE_L_V4_V8, IMAGE_SAMPLE_C_L_V4_V8,
1732                       IMAGE_SAMPLE_B_V4_V8, IMAGE_SAMPLE_C_B_V4_V8,
1733                       IMAGE_SAMPLE_D_V4_V8, IMAGE_SAMPLE_C_D_V4_V8,
1734                       v8i32>;
1735 defm : SamplePatterns<IMAGE_SAMPLE_V4_V16, IMAGE_SAMPLE_C_V4_V16,
1736                       IMAGE_SAMPLE_L_V4_V16, IMAGE_SAMPLE_C_L_V4_V16,
1737                       IMAGE_SAMPLE_B_V4_V16, IMAGE_SAMPLE_C_B_V4_V16,
1738                       IMAGE_SAMPLE_D_V4_V16, IMAGE_SAMPLE_C_D_V4_V16,
1739                       v16i32>;
1740
1741 /* int_SI_imageload for texture fetches consuming varying address parameters */
1742 class ImageLoadPattern<Intrinsic name, MIMG opcode, ValueType addr_type> : Pat <
1743     (name addr_type:$addr, v32i8:$rsrc, imm),
1744     (opcode 0xf, 0, 0, 0, 0, 0, 0, 0, $addr, $rsrc)
1745 >;
1746
1747 class ImageLoadArrayPattern<Intrinsic name, MIMG opcode, ValueType addr_type> : Pat <
1748     (name addr_type:$addr, v32i8:$rsrc, TEX_ARRAY),
1749     (opcode 0xf, 0, 0, 1, 0, 0, 0, 0, $addr, $rsrc)
1750 >;
1751
1752 class ImageLoadMSAAPattern<Intrinsic name, MIMG opcode, ValueType addr_type> : Pat <
1753     (name addr_type:$addr, v32i8:$rsrc, TEX_MSAA),
1754     (opcode 0xf, 0, 0, 0, 0, 0, 0, 0, $addr, $rsrc)
1755 >;
1756
1757 class ImageLoadArrayMSAAPattern<Intrinsic name, MIMG opcode, ValueType addr_type> : Pat <
1758     (name addr_type:$addr, v32i8:$rsrc, TEX_ARRAY_MSAA),
1759     (opcode 0xf, 0, 0, 1, 0, 0, 0, 0, $addr, $rsrc)
1760 >;
1761
1762 multiclass ImageLoadPatterns<MIMG opcode, ValueType addr_type> {
1763   def : ImageLoadPattern <int_SI_imageload, opcode, addr_type>;
1764   def : ImageLoadArrayPattern <int_SI_imageload, opcode, addr_type>;
1765 }
1766
1767 multiclass ImageLoadMSAAPatterns<MIMG opcode, ValueType addr_type> {
1768   def : ImageLoadMSAAPattern <int_SI_imageload, opcode, addr_type>;
1769   def : ImageLoadArrayMSAAPattern <int_SI_imageload, opcode, addr_type>;
1770 }
1771
1772 defm : ImageLoadPatterns<IMAGE_LOAD_MIP_V4_V2, v2i32>;
1773 defm : ImageLoadPatterns<IMAGE_LOAD_MIP_V4_V4, v4i32>;
1774
1775 defm : ImageLoadMSAAPatterns<IMAGE_LOAD_V4_V2, v2i32>;
1776 defm : ImageLoadMSAAPatterns<IMAGE_LOAD_V4_V4, v4i32>;
1777
1778 /* Image resource information */
1779 def : Pat <
1780   (int_SI_resinfo i32:$mipid, v32i8:$rsrc, imm),
1781   (IMAGE_GET_RESINFO_V4_V1 0xf, 0, 0, 0, 0, 0, 0, 0, (V_MOV_B32_e32 $mipid), $rsrc)
1782 >;
1783
1784 def : Pat <
1785   (int_SI_resinfo i32:$mipid, v32i8:$rsrc, TEX_ARRAY),
1786   (IMAGE_GET_RESINFO_V4_V1 0xf, 0, 0, 1, 0, 0, 0, 0, (V_MOV_B32_e32 $mipid), $rsrc)
1787 >;
1788
1789 def : Pat <
1790   (int_SI_resinfo i32:$mipid, v32i8:$rsrc, TEX_ARRAY_MSAA),
1791   (IMAGE_GET_RESINFO_V4_V1 0xf, 0, 0, 1, 0, 0, 0, 0, (V_MOV_B32_e32 $mipid), $rsrc)
1792 >;
1793
1794 /********** ============================================ **********/
1795 /********** Extraction, Insertion, Building and Casting  **********/
1796 /********** ============================================ **********/
1797
1798 foreach Index = 0-2 in {
1799   def Extract_Element_v2i32_#Index : Extract_Element <
1800     i32, v2i32, Index, !cast<SubRegIndex>(sub#Index)
1801   >;
1802   def Insert_Element_v2i32_#Index : Insert_Element <
1803     i32, v2i32, Index, !cast<SubRegIndex>(sub#Index)
1804   >;
1805
1806   def Extract_Element_v2f32_#Index : Extract_Element <
1807     f32, v2f32, Index, !cast<SubRegIndex>(sub#Index)
1808   >;
1809   def Insert_Element_v2f32_#Index : Insert_Element <
1810     f32, v2f32, Index, !cast<SubRegIndex>(sub#Index)
1811   >;
1812 }
1813
1814 foreach Index = 0-3 in {
1815   def Extract_Element_v4i32_#Index : Extract_Element <
1816     i32, v4i32, Index, !cast<SubRegIndex>(sub#Index)
1817   >;
1818   def Insert_Element_v4i32_#Index : Insert_Element <
1819     i32, v4i32, Index, !cast<SubRegIndex>(sub#Index)
1820   >;
1821
1822   def Extract_Element_v4f32_#Index : Extract_Element <
1823     f32, v4f32, Index, !cast<SubRegIndex>(sub#Index)
1824   >;
1825   def Insert_Element_v4f32_#Index : Insert_Element <
1826     f32, v4f32, Index, !cast<SubRegIndex>(sub#Index)
1827   >;
1828 }
1829
1830 foreach Index = 0-7 in {
1831   def Extract_Element_v8i32_#Index : Extract_Element <
1832     i32, v8i32, Index, !cast<SubRegIndex>(sub#Index)
1833   >;
1834   def Insert_Element_v8i32_#Index : Insert_Element <
1835     i32, v8i32, Index, !cast<SubRegIndex>(sub#Index)
1836   >;
1837
1838   def Extract_Element_v8f32_#Index : Extract_Element <
1839     f32, v8f32, Index, !cast<SubRegIndex>(sub#Index)
1840   >;
1841   def Insert_Element_v8f32_#Index : Insert_Element <
1842     f32, v8f32, Index, !cast<SubRegIndex>(sub#Index)
1843   >;
1844 }
1845
1846 foreach Index = 0-15 in {
1847   def Extract_Element_v16i32_#Index : Extract_Element <
1848     i32, v16i32, Index, !cast<SubRegIndex>(sub#Index)
1849   >;
1850   def Insert_Element_v16i32_#Index : Insert_Element <
1851     i32, v16i32, Index, !cast<SubRegIndex>(sub#Index)
1852   >;
1853
1854   def Extract_Element_v16f32_#Index : Extract_Element <
1855     f32, v16f32, Index, !cast<SubRegIndex>(sub#Index)
1856   >;
1857   def Insert_Element_v16f32_#Index : Insert_Element <
1858     f32, v16f32, Index, !cast<SubRegIndex>(sub#Index)
1859   >;
1860 }
1861
1862 def : BitConvert <i32, f32, SReg_32>;
1863 def : BitConvert <i32, f32, VReg_32>;
1864
1865 def : BitConvert <f32, i32, SReg_32>;
1866 def : BitConvert <f32, i32, VReg_32>;
1867
1868 def : BitConvert <i64, f64, VReg_64>;
1869
1870 def : BitConvert <f64, i64, VReg_64>;
1871
1872 def : BitConvert <v2f32, v2i32, VReg_64>;
1873 def : BitConvert <v2i32, v2f32, VReg_64>;
1874 def : BitConvert <v2i32, i64, VReg_64>;
1875 def : BitConvert <i64, v2i32, VReg_64>;
1876
1877 def : BitConvert <v4f32, v4i32, VReg_128>;
1878 def : BitConvert <v4i32, v4f32, VReg_128>;
1879
1880 def : BitConvert <v8f32, v8i32, SReg_256>;
1881 def : BitConvert <v8i32, v8f32, SReg_256>;
1882 def : BitConvert <v8i32, v32i8, SReg_256>;
1883 def : BitConvert <v32i8, v8i32, SReg_256>;
1884 def : BitConvert <v8i32, v32i8, VReg_256>;
1885 def : BitConvert <v8i32, v8f32, VReg_256>;
1886 def : BitConvert <v8f32, v8i32, VReg_256>;
1887 def : BitConvert <v32i8, v8i32, VReg_256>;
1888
1889 def : BitConvert <v16i32, v16f32, VReg_512>;
1890 def : BitConvert <v16f32, v16i32, VReg_512>;
1891
1892 /********** =================== **********/
1893 /********** Src & Dst modifiers **********/
1894 /********** =================== **********/
1895
1896 def FCLAMP_SI : AMDGPUShaderInst <
1897   (outs VReg_32:$dst),
1898   (ins VSrc_32:$src0),
1899   "FCLAMP_SI $dst, $src0",
1900   []
1901 > {
1902   let usesCustomInserter = 1;
1903 }
1904
1905 def : Pat <
1906   (int_AMDIL_clamp f32:$src, (f32 FP_ZERO), (f32 FP_ONE)),
1907   (FCLAMP_SI f32:$src)
1908 >;
1909
1910 /********** ================================ **********/
1911 /********** Floating point absolute/negative **********/
1912 /********** ================================ **********/
1913
1914 // Manipulate the sign bit directly, as e.g. using the source negation modifier
1915 // in V_ADD_F32_e64 $src, 0, [...] does not result in -0.0 for $src == +0.0,
1916 // breaking the piglit *s-floatBitsToInt-neg* tests
1917
1918 // TODO: Look into not implementing isFNegFree/isFAbsFree for SI, and possibly
1919 // removing these patterns
1920
1921 def : Pat <
1922   (fneg (fabs f32:$src)),
1923   (V_OR_B32_e32 $src, (V_MOV_B32_e32 0x80000000)) /* Set sign bit */
1924 >;
1925
1926 def FABS_SI : AMDGPUShaderInst <
1927   (outs VReg_32:$dst),
1928   (ins VSrc_32:$src0),
1929   "FABS_SI $dst, $src0",
1930   []
1931 > {
1932   let usesCustomInserter = 1;
1933 }
1934
1935 def : Pat <
1936   (fabs f32:$src),
1937   (FABS_SI f32:$src)
1938 >;
1939
1940 def FNEG_SI : AMDGPUShaderInst <
1941   (outs VReg_32:$dst),
1942   (ins VSrc_32:$src0),
1943   "FNEG_SI $dst, $src0",
1944   []
1945 > {
1946   let usesCustomInserter = 1;
1947 }
1948
1949 def : Pat <
1950   (fneg f32:$src),
1951   (FNEG_SI f32:$src)
1952 >;
1953
1954 /********** ================== **********/
1955 /********** Immediate Patterns **********/
1956 /********** ================== **********/
1957
1958 def : Pat <
1959   (SGPRImm<(i32 imm)>:$imm),
1960   (S_MOV_B32 imm:$imm)
1961 >;
1962
1963 def : Pat <
1964   (SGPRImm<(f32 fpimm)>:$imm),
1965   (S_MOV_B32 fpimm:$imm)
1966 >;
1967
1968 def : Pat <
1969   (i32 imm:$imm),
1970   (V_MOV_B32_e32 imm:$imm)
1971 >;
1972
1973 def : Pat <
1974   (f32 fpimm:$imm),
1975   (V_MOV_B32_e32 fpimm:$imm)
1976 >;
1977
1978 def : Pat <
1979   (i64 InlineImm<i64>:$imm),
1980   (S_MOV_B64 InlineImm<i64>:$imm)
1981 >;
1982
1983 /********** ===================== **********/
1984 /********** Interpolation Paterns **********/
1985 /********** ===================== **********/
1986
1987 def : Pat <
1988   (int_SI_fs_constant imm:$attr_chan, imm:$attr, i32:$params),
1989   (V_INTERP_MOV_F32 INTERP.P0, imm:$attr_chan, imm:$attr, $params)
1990 >;
1991
1992 def : Pat <
1993   (int_SI_fs_interp imm:$attr_chan, imm:$attr, M0Reg:$params, v2i32:$ij),
1994   (V_INTERP_P2_F32 (V_INTERP_P1_F32 (EXTRACT_SUBREG v2i32:$ij, sub0),
1995                                     imm:$attr_chan, imm:$attr, i32:$params),
1996                    (EXTRACT_SUBREG $ij, sub1),
1997                    imm:$attr_chan, imm:$attr, $params)
1998 >;
1999
2000 /********** ================== **********/
2001 /********** Intrinsic Patterns **********/
2002 /********** ================== **********/
2003
2004 /* llvm.AMDGPU.pow */
2005 def : POW_Common <V_LOG_F32_e32, V_EXP_F32_e32, V_MUL_LEGACY_F32_e32>;
2006
2007 def : Pat <
2008   (int_AMDGPU_div f32:$src0, f32:$src1),
2009   (V_MUL_LEGACY_F32_e32 $src0, (V_RCP_LEGACY_F32_e32 $src1))
2010 >;
2011
2012 def : Pat<
2013   (fdiv f32:$src0, f32:$src1),
2014   (V_MUL_F32_e32 $src0, (V_RCP_F32_e32 $src1))
2015 >;
2016
2017 def : Pat<
2018   (fdiv f64:$src0, f64:$src1),
2019   (V_MUL_F64 $src0, (V_RCP_F64_e32 $src1), (i64 0))
2020 >;
2021
2022 def : Pat <
2023   (fcos f32:$src0),
2024   (V_COS_F32_e32 (V_MUL_F32_e32 $src0, (V_MOV_B32_e32 CONST.TWO_PI_INV)))
2025 >;
2026
2027 def : Pat <
2028   (fsin f32:$src0),
2029   (V_SIN_F32_e32 (V_MUL_F32_e32 $src0, (V_MOV_B32_e32 CONST.TWO_PI_INV)))
2030 >;
2031
2032 def : Pat <
2033   (int_AMDGPU_cube v4f32:$src),
2034   (INSERT_SUBREG (INSERT_SUBREG (INSERT_SUBREG (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)),
2035     (V_CUBETC_F32 (EXTRACT_SUBREG $src, sub0),
2036                   (EXTRACT_SUBREG $src, sub1),
2037                   (EXTRACT_SUBREG $src, sub2)),
2038                    sub0),
2039     (V_CUBESC_F32 (EXTRACT_SUBREG $src, sub0),
2040                   (EXTRACT_SUBREG $src, sub1),
2041                   (EXTRACT_SUBREG $src, sub2)),
2042                    sub1),
2043     (V_CUBEMA_F32 (EXTRACT_SUBREG $src, sub0),
2044                   (EXTRACT_SUBREG $src, sub1),
2045                   (EXTRACT_SUBREG $src, sub2)),
2046                    sub2),
2047     (V_CUBEID_F32 (EXTRACT_SUBREG $src, sub0),
2048                   (EXTRACT_SUBREG $src, sub1),
2049                   (EXTRACT_SUBREG $src, sub2)),
2050                    sub3)
2051 >;
2052
2053 def : Pat <
2054   (i32 (sext i1:$src0)),
2055   (V_CNDMASK_B32_e64 (i32 0), (i32 -1), $src0)
2056 >;
2057
2058 class Ext32Pat <SDNode ext> : Pat <
2059   (i32 (ext i1:$src0)),
2060   (V_CNDMASK_B32_e64 (i32 0), (i32 1), $src0)
2061 >;
2062
2063 def : Ext32Pat <zext>;
2064 def : Ext32Pat <anyext>;
2065
2066 // Offset in an 32Bit VGPR
2067 def : Pat <
2068   (SIload_constant v4i32:$sbase, i32:$voff),
2069   (BUFFER_LOAD_DWORD_OFFEN $sbase, $voff, 0, 0, 0, 0)
2070 >;
2071
2072 // The multiplication scales from [0,1] to the unsigned integer range
2073 def : Pat <
2074   (AMDGPUurecip i32:$src0),
2075   (V_CVT_U32_F32_e32
2076     (V_MUL_F32_e32 CONST.FP_UINT_MAX_PLUS_1,
2077                    (V_RCP_IFLAG_F32_e32 (V_CVT_F32_U32_e32 $src0))))
2078 >;
2079
2080 def : Pat <
2081   (int_SI_tid),
2082   (V_MBCNT_HI_U32_B32_e32 0xffffffff,
2083                           (V_MBCNT_LO_U32_B32_e64 0xffffffff, 0, 0, 0))
2084 >;
2085
2086 //===----------------------------------------------------------------------===//
2087 // VOP3 Patterns
2088 //===----------------------------------------------------------------------===//
2089
2090 def : Pat <
2091   (f32 (fadd (fmul f32:$src0, f32:$src1), f32:$src2)),
2092   (V_MAD_F32 $src0, $src1, $src2)
2093 >;
2094
2095 def : Pat <
2096   (fadd f64:$src0, f64:$src1),
2097   (V_ADD_F64 $src0, $src1, (i64 0))
2098 >;
2099
2100 def : Pat <
2101   (fmul f64:$src0, f64:$src1),
2102   (V_MUL_F64 $src0, $src1, (i64 0))
2103 >;
2104
2105 def : Pat <
2106   (mul i32:$src0, i32:$src1),
2107   (V_MUL_LO_I32 $src0, $src1, (i32 0))
2108 >;
2109
2110 def : Pat <
2111   (mulhu i32:$src0, i32:$src1),
2112   (V_MUL_HI_U32 $src0, $src1, (i32 0))
2113 >;
2114
2115 def : Pat <
2116   (mulhs i32:$src0, i32:$src1),
2117   (V_MUL_HI_I32 $src0, $src1, (i32 0))
2118 >;
2119
2120 defm : BFIPatterns <V_BFI_B32>;
2121 def : ROTRPattern <V_ALIGNBIT_B32>;
2122
2123 /********** ======================= **********/
2124 /**********   Load/Store Patterns   **********/
2125 /********** ======================= **********/
2126
2127 multiclass DSReadPat <DS inst, ValueType vt, PatFrag frag> {
2128   def : Pat <
2129     (vt (frag (add i32:$ptr, (i32 IMM16bit:$offset)))),
2130     (inst (i1 0), $ptr, (as_i16imm $offset))
2131   >;
2132
2133   def : Pat <
2134     (frag i32:$src0),
2135     (vt (inst 0, $src0, 0))
2136   >;
2137 }
2138
2139 defm : DSReadPat <DS_READ_I8,  i32, sextloadi8_local>;
2140 defm : DSReadPat <DS_READ_U8,  i32, az_extloadi8_local>;
2141 defm : DSReadPat <DS_READ_I16, i32, sextloadi16_local>;
2142 defm : DSReadPat <DS_READ_U16, i32, az_extloadi16_local>;
2143 defm : DSReadPat <DS_READ_B32, i32, local_load>;
2144 defm : DSReadPat <DS_READ_B64, i64, local_load>;
2145
2146 multiclass DSWritePat <DS inst, ValueType vt, PatFrag frag> {
2147   def : Pat <
2148     (frag vt:$value, (add i32:$ptr, (i32 IMM16bit:$offset))),
2149     (inst (i1 0), $ptr, $value, (as_i16imm $offset))
2150   >;
2151
2152   def : Pat <
2153     (frag vt:$src1, i32:$src0),
2154     (inst 0, $src0, $src1, 0)
2155   >;
2156 }
2157
2158 defm : DSWritePat <DS_WRITE_B8, i32, truncstorei8_local>;
2159 defm : DSWritePat <DS_WRITE_B16, i32, truncstorei16_local>;
2160 defm : DSWritePat <DS_WRITE_B32, i32, local_store>;
2161 defm : DSWritePat <DS_WRITE_B64, i64, local_store>;
2162
2163 def : Pat <(atomic_load_add_local i32:$ptr, i32:$val),
2164            (DS_ADD_U32_RTN 0, $ptr, $val, 0)>;
2165
2166 def : Pat <(atomic_load_sub_local i32:$ptr, i32:$val),
2167            (DS_SUB_U32_RTN 0, $ptr, $val, 0)>;
2168
2169 //===----------------------------------------------------------------------===//
2170 // MUBUF Patterns
2171 //===----------------------------------------------------------------------===//
2172
2173 multiclass MUBUFLoad_Pattern <MUBUF Instr_ADDR64, ValueType vt,
2174                               PatFrag global_ld, PatFrag constant_ld> {
2175   def : Pat <
2176     (vt (global_ld (mubuf_vaddr_offset i64:$ptr, i64:$offset, IMM12bit:$imm_offset))),
2177     (Instr_ADDR64 (SI_ADDR64_RSRC $ptr), $offset, (as_i16imm $imm_offset))
2178   >;
2179
2180   def : Pat <
2181     (vt (global_ld (add i64:$ptr, (i64 IMM12bit:$offset)))),
2182     (Instr_ADDR64 (SI_ADDR64_RSRC (i64 0)), $ptr, (as_i16imm $offset))
2183   >;
2184
2185   def : Pat <
2186     (vt (global_ld i64:$ptr)),
2187     (Instr_ADDR64 (SI_ADDR64_RSRC (i64 0)), $ptr, 0)
2188   >;
2189
2190   def : Pat <
2191      (vt (global_ld (add i64:$ptr, i64:$offset))),
2192      (Instr_ADDR64 (SI_ADDR64_RSRC $ptr), $offset, 0)
2193   >;
2194
2195   def : Pat <
2196      (vt (constant_ld (add i64:$ptr, i64:$offset))),
2197      (Instr_ADDR64 (SI_ADDR64_RSRC $ptr), $offset, 0)
2198   >;
2199 }
2200
2201 defm : MUBUFLoad_Pattern <BUFFER_LOAD_SBYTE_ADDR64, i32,
2202                           sextloadi8_global, sextloadi8_constant>;
2203 defm : MUBUFLoad_Pattern <BUFFER_LOAD_UBYTE_ADDR64, i32,
2204                           az_extloadi8_global, az_extloadi8_constant>;
2205 defm : MUBUFLoad_Pattern <BUFFER_LOAD_SSHORT_ADDR64, i32,
2206                           sextloadi16_global, sextloadi16_constant>;
2207 defm : MUBUFLoad_Pattern <BUFFER_LOAD_USHORT_ADDR64, i32,
2208                           az_extloadi16_global, az_extloadi16_constant>;
2209 defm : MUBUFLoad_Pattern <BUFFER_LOAD_DWORD_ADDR64, i32,
2210                           global_load, constant_load>;
2211 defm : MUBUFLoad_Pattern <BUFFER_LOAD_DWORDX2_ADDR64, i64,
2212                           global_load, constant_load>;
2213 defm : MUBUFLoad_Pattern <BUFFER_LOAD_DWORDX2_ADDR64, i64,
2214                           az_extloadi32_global, az_extloadi32_constant>;
2215 defm : MUBUFLoad_Pattern <BUFFER_LOAD_DWORDX2_ADDR64, v2i32,
2216                           global_load, constant_load>;
2217 defm : MUBUFLoad_Pattern <BUFFER_LOAD_DWORDX4_ADDR64, v4i32,
2218                           global_load, constant_load>;
2219
2220 multiclass MUBUFStore_Pattern <MUBUF Instr, ValueType vt, PatFrag st> {
2221
2222   def : Pat <
2223     (st vt:$value, (mubuf_vaddr_offset i64:$ptr, i64:$offset, IMM12bit:$imm_offset)),
2224     (Instr $value, (SI_ADDR64_RSRC $ptr), $offset, (as_i16imm $imm_offset))
2225   >;
2226
2227   def : Pat <
2228     (st vt:$value, (add i64:$ptr, IMM12bit:$offset)),
2229     (Instr $value, (SI_ADDR64_RSRC (i64 0)), $ptr, (as_i16imm $offset))
2230   >;
2231
2232   def : Pat <
2233     (st vt:$value, i64:$ptr),
2234     (Instr $value, (SI_ADDR64_RSRC (i64 0)), $ptr, 0)
2235   >;
2236
2237   def : Pat <
2238     (st vt:$value, (add i64:$ptr, i64:$offset)),
2239     (Instr $value, (SI_ADDR64_RSRC $ptr), $offset, 0)
2240    >;
2241 }
2242
2243 defm : MUBUFStore_Pattern <BUFFER_STORE_BYTE, i32, truncstorei8_global>;
2244 defm : MUBUFStore_Pattern <BUFFER_STORE_SHORT, i32, truncstorei16_global>;
2245 defm : MUBUFStore_Pattern <BUFFER_STORE_DWORD, i32, global_store>;
2246 defm : MUBUFStore_Pattern <BUFFER_STORE_DWORDX2, i64, global_store>;
2247 defm : MUBUFStore_Pattern <BUFFER_STORE_DWORDX2, v2i32, global_store>;
2248 defm : MUBUFStore_Pattern <BUFFER_STORE_DWORDX4, v4i32, global_store>;
2249
2250 // BUFFER_LOAD_DWORD*, addr64=0
2251 multiclass MUBUF_Load_Dword <ValueType vt, MUBUF offset, MUBUF offen, MUBUF idxen,
2252                              MUBUF bothen> {
2253
2254   def : Pat <
2255     (vt (int_SI_buffer_load_dword v4i32:$rsrc, i32:$vaddr, i32:$soffset,
2256                                   imm:$offset, 0, 0, imm:$glc, imm:$slc,
2257                                   imm:$tfe)),
2258     (offset $rsrc, $vaddr, (as_i16imm $offset), $soffset, (as_i1imm $glc),
2259             (as_i1imm $slc), (as_i1imm $tfe))
2260   >;
2261
2262   def : Pat <
2263     (vt (int_SI_buffer_load_dword v4i32:$rsrc, i32:$vaddr, i32:$soffset,
2264                                   imm, 1, 0, imm:$glc, imm:$slc,
2265                                   imm:$tfe)),
2266     (offen $rsrc, $vaddr, $soffset, (as_i1imm $glc), (as_i1imm $slc),
2267            (as_i1imm $tfe))
2268   >;
2269
2270   def : Pat <
2271     (vt (int_SI_buffer_load_dword v4i32:$rsrc, i32:$vaddr, i32:$soffset,
2272                                   imm:$offset, 0, 1, imm:$glc, imm:$slc,
2273                                   imm:$tfe)),
2274     (idxen $rsrc, $vaddr, (as_i16imm $offset), $soffset, (as_i1imm $glc),
2275            (as_i1imm $slc), (as_i1imm $tfe))
2276   >;
2277
2278   def : Pat <
2279     (vt (int_SI_buffer_load_dword v4i32:$rsrc, v2i32:$vaddr, i32:$soffset,
2280                                   imm, 1, 1, imm:$glc, imm:$slc,
2281                                   imm:$tfe)),
2282     (bothen $rsrc, $vaddr, $soffset, (as_i1imm $glc), (as_i1imm $slc),
2283             (as_i1imm $tfe))
2284   >;
2285 }
2286
2287 defm : MUBUF_Load_Dword <i32, BUFFER_LOAD_DWORD_OFFSET, BUFFER_LOAD_DWORD_OFFEN,
2288                          BUFFER_LOAD_DWORD_IDXEN, BUFFER_LOAD_DWORD_BOTHEN>;
2289 defm : MUBUF_Load_Dword <v2i32, BUFFER_LOAD_DWORDX2_OFFSET, BUFFER_LOAD_DWORDX2_OFFEN,
2290                          BUFFER_LOAD_DWORDX2_IDXEN, BUFFER_LOAD_DWORDX2_BOTHEN>;
2291 defm : MUBUF_Load_Dword <v4i32, BUFFER_LOAD_DWORDX4_OFFSET, BUFFER_LOAD_DWORDX4_OFFEN,
2292                          BUFFER_LOAD_DWORDX4_IDXEN, BUFFER_LOAD_DWORDX4_BOTHEN>;
2293
2294 //===----------------------------------------------------------------------===//
2295 // MTBUF Patterns
2296 //===----------------------------------------------------------------------===//
2297
2298 // TBUFFER_STORE_FORMAT_*, addr64=0
2299 class MTBUF_StoreResource <ValueType vt, int num_channels, MTBUF opcode> : Pat<
2300   (SItbuffer_store v4i32:$rsrc, vt:$vdata, num_channels, i32:$vaddr,
2301                    i32:$soffset, imm:$inst_offset, imm:$dfmt,
2302                    imm:$nfmt, imm:$offen, imm:$idxen,
2303                    imm:$glc, imm:$slc, imm:$tfe),
2304   (opcode
2305     $vdata, (as_i16imm $inst_offset), (as_i1imm $offen), (as_i1imm $idxen),
2306     (as_i1imm $glc), 0, (as_i8imm $dfmt), (as_i8imm $nfmt), $vaddr, $rsrc,
2307     (as_i1imm $slc), (as_i1imm $tfe), $soffset)
2308 >;
2309
2310 def : MTBUF_StoreResource <i32, 1, TBUFFER_STORE_FORMAT_X>;
2311 def : MTBUF_StoreResource <v2i32, 2, TBUFFER_STORE_FORMAT_XY>;
2312 def : MTBUF_StoreResource <v4i32, 3, TBUFFER_STORE_FORMAT_XYZ>;
2313 def : MTBUF_StoreResource <v4i32, 4, TBUFFER_STORE_FORMAT_XYZW>;
2314
2315 let Predicates = [isCI] in {
2316
2317 // Sea island new arithmetic instructinos
2318 let neverHasSideEffects = 1 in {
2319 defm V_TRUNC_F64 : VOP1_64 <0x00000017, "V_TRUNC_F64",
2320   [(set f64:$dst, (ftrunc f64:$src0))]
2321 >;
2322 defm V_CEIL_F64 : VOP1_64 <0x00000018, "V_CEIL_F64",
2323   [(set f64:$dst, (fceil f64:$src0))]
2324 >;
2325 defm V_FLOOR_F64 : VOP1_64 <0x0000001A, "V_FLOOR_F64",
2326   [(set f64:$dst, (ffloor f64:$src0))]
2327 >;
2328 defm V_RNDNE_F64 : VOP1_64 <0x00000019, "V_RNDNE_F64",
2329   [(set f64:$dst, (frint f64:$src0))]
2330 >;
2331
2332 def V_QSAD_PK_U16_U8 : VOP3_32 <0x00000173, "V_QSAD_PK_U16_U8", []>;
2333 def V_MQSAD_U16_U8 : VOP3_32 <0x000000172, "V_MQSAD_U16_U8", []>;
2334 def V_MQSAD_U32_U8 : VOP3_32 <0x00000175, "V_MQSAD_U32_U8", []>;
2335 def V_MAD_U64_U32 : VOP3_64 <0x00000176, "V_MAD_U64_U32", []>;
2336
2337 // XXX - Does this set VCC?
2338 def V_MAD_I64_I32 : VOP3_64 <0x00000177, "V_MAD_I64_I32", []>;
2339 } // End neverHasSideEffects = 1
2340
2341 // Remaining instructions:
2342 // FLAT_*
2343 // S_CBRANCH_CDBGUSER
2344 // S_CBRANCH_CDBGSYS
2345 // S_CBRANCH_CDBGSYS_OR_USER
2346 // S_CBRANCH_CDBGSYS_AND_USER
2347 // S_DCACHE_INV_VOL
2348 // V_EXP_LEGACY_F32
2349 // V_LOG_LEGACY_F32
2350 // DS_NOP
2351 // DS_GWS_SEMA_RELEASE_ALL
2352 // DS_WRAP_RTN_B32
2353 // DS_CNDXCHG32_RTN_B64
2354 // DS_WRITE_B96
2355 // DS_WRITE_B128
2356 // DS_CONDXCHG32_RTN_B128
2357 // DS_READ_B96
2358 // DS_READ_B128
2359 // BUFFER_LOAD_DWORDX3
2360 // BUFFER_STORE_DWORDX3
2361
2362 } // End Predicates = [isCI]
2363
2364
2365 /********** ====================== **********/
2366 /**********   Indirect adressing   **********/
2367 /********** ====================== **********/
2368
2369 multiclass SI_INDIRECT_Pattern <ValueType vt, ValueType eltvt, SI_INDIRECT_DST IndDst> {
2370
2371   // 1. Extract with offset
2372   def : Pat<
2373     (vector_extract vt:$vec, (add i32:$idx, imm:$off)),
2374     (f32 (SI_INDIRECT_SRC (IMPLICIT_DEF), $vec, $idx, imm:$off))
2375   >;
2376
2377   // 2. Extract without offset
2378   def : Pat<
2379     (vector_extract vt:$vec, i32:$idx),
2380     (f32 (SI_INDIRECT_SRC (IMPLICIT_DEF), $vec, $idx, 0))
2381   >;
2382
2383   // 3. Insert with offset
2384   def : Pat<
2385     (vector_insert vt:$vec, eltvt:$val, (add i32:$idx, imm:$off)),
2386     (IndDst (IMPLICIT_DEF), $vec, $idx, imm:$off, $val)
2387   >;
2388
2389   // 4. Insert without offset
2390   def : Pat<
2391     (vector_insert vt:$vec, eltvt:$val, i32:$idx),
2392     (IndDst (IMPLICIT_DEF), $vec, $idx, 0, $val)
2393   >;
2394 }
2395
2396 defm : SI_INDIRECT_Pattern <v2f32, f32, SI_INDIRECT_DST_V2>;
2397 defm : SI_INDIRECT_Pattern <v4f32, f32, SI_INDIRECT_DST_V4>;
2398 defm : SI_INDIRECT_Pattern <v8f32, f32, SI_INDIRECT_DST_V8>;
2399 defm : SI_INDIRECT_Pattern <v16f32, f32, SI_INDIRECT_DST_V16>;
2400
2401 defm : SI_INDIRECT_Pattern <v2i32, i32, SI_INDIRECT_DST_V2>;
2402 defm : SI_INDIRECT_Pattern <v4i32, i32, SI_INDIRECT_DST_V4>;
2403 defm : SI_INDIRECT_Pattern <v8i32, i32, SI_INDIRECT_DST_V8>;
2404 defm : SI_INDIRECT_Pattern <v16i32, i32, SI_INDIRECT_DST_V16>;
2405
2406 /********** =============== **********/
2407 /**********   Conditions    **********/
2408 /********** =============== **********/
2409
2410 def : Pat<
2411   (i1 (setcc f32:$src0, f32:$src1, SETO)),
2412   (V_CMP_O_F32_e64 $src0, $src1)
2413 >;
2414
2415 def : Pat<
2416   (i1 (setcc f32:$src0, f32:$src1, SETUO)),
2417   (V_CMP_U_F32_e64 $src0, $src1)
2418 >;
2419
2420 //===----------------------------------------------------------------------===//
2421 // Conversion Patterns
2422 //===----------------------------------------------------------------------===//
2423
2424 def : Pat<(i32 (sext_inreg i32:$src, i1)),
2425   (S_BFE_I32 i32:$src, 65536)>; // 0 | 1 << 16
2426
2427 // TODO: Match 64-bit BFE. SI has a 64-bit BFE, but it's scalar only so it
2428 // might not be worth the effort, and will need to expand to shifts when
2429 // fixing SGPR copies.
2430
2431 // Handle sext_inreg in i64
2432 def : Pat <
2433   (i64 (sext_inreg i64:$src, i1)),
2434   (INSERT_SUBREG (INSERT_SUBREG (i64 (IMPLICIT_DEF)),
2435     (S_BFE_I32 (EXTRACT_SUBREG i64:$src, sub0), 65536), sub0), // 0 | 1 << 16
2436     (S_MOV_B32 -1), sub1)
2437 >;
2438
2439 def : Pat <
2440   (i64 (sext_inreg i64:$src, i8)),
2441   (INSERT_SUBREG (INSERT_SUBREG (i64 (IMPLICIT_DEF)),
2442     (S_SEXT_I32_I8 (EXTRACT_SUBREG i64:$src, sub0)), sub0),
2443     (S_MOV_B32 -1), sub1)
2444 >;
2445
2446 def : Pat <
2447   (i64 (sext_inreg i64:$src, i16)),
2448   (INSERT_SUBREG (INSERT_SUBREG (i64 (IMPLICIT_DEF)),
2449     (S_SEXT_I32_I16 (EXTRACT_SUBREG i64:$src, sub0)), sub0),
2450     (S_MOV_B32 -1), sub1)
2451 >;
2452
2453 //===----------------------------------------------------------------------===//
2454 // Miscellaneous Patterns
2455 //===----------------------------------------------------------------------===//
2456
2457 def : Pat <
2458   (i32 (trunc i64:$a)),
2459   (EXTRACT_SUBREG $a, sub0)
2460 >;
2461
2462 def : Pat <
2463   (i1 (trunc i32:$a)),
2464   (V_CMP_EQ_I32_e64 (V_AND_B32_e32 (i32 1), $a), 1)
2465 >;
2466
2467 // V_ADD_I32_e32/S_ADD_I32 produces carry in VCC/SCC. For the vector
2468 // case, the sgpr-copies pass will fix this to use the vector version.
2469 def : Pat <
2470   (i32 (addc i32:$src0, i32:$src1)),
2471   (S_ADD_I32 $src0, $src1)
2472 >;
2473
2474 //============================================================================//
2475 // Miscellaneous Optimization Patterns
2476 //============================================================================//
2477
2478 def : SHA256MaPattern <V_BFI_B32, V_XOR_B32_e32>;
2479
2480 } // End isSI predicate