lib/Target/R600/SIInstructions.td

   1 //===-- SIInstructions.td - SI Instruction Defintions ---------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 // This file was originally auto-generated from a GPU register header file and
  10 // all the instruction definitions were originally commented out.  Instructions
  11 // that are not yet supported remain commented out.
  12 //===----------------------------------------------------------------------===//
  13
  14 class InterpSlots {
  15 int P0 = 2;
  16 int P10 = 0;
  17 int P20 = 1;
  18 }
  19 def INTERP : InterpSlots;
  20
  21 def InterpSlot : Operand<i32> {
  22   let PrintMethod = "printInterpSlot";
  23 }
  24
  25 def SendMsgImm : Operand<i32> {
  26   let PrintMethod = "printSendMsg";
  27 }
  28
  29 def isSI : Predicate<"Subtarget.getGeneration() "
  30                       ">= AMDGPUSubtarget::SOUTHERN_ISLANDS">;
  31
  32 def isCI : Predicate<"Subtarget.getGeneration() "
  33                       ">= AMDGPUSubtarget::SEA_ISLANDS">;
  34 def HasFlatAddressSpace : Predicate<"Subtarget.hasFlatAddressSpace()">;
  35
  36 def WAIT_FLAG : InstFlag<"printWaitFlag">;
  37
  38 let SubtargetPredicate = isSI in {
  39
  40 //===----------------------------------------------------------------------===//
  41 // EXP Instructions
  42 //===----------------------------------------------------------------------===//
  43
  44 defm EXP : EXP_m;
  45
  46 //===----------------------------------------------------------------------===//
  47 // SMRD Instructions
  48 //===----------------------------------------------------------------------===//
  49
  50 let mayLoad = 1 in {
  51
  52 // We are using the SGPR_32 and not the SReg_32 register class for 32-bit
  53 // SMRD instructions, because the SGPR_32 register class does not include M0
  54 // and writing to M0 from an SMRD instruction will hang the GPU.
  55 defm S_LOAD_DWORD : SMRD_Helper <0x00, "s_load_dword", SReg_64, SGPR_32>;
  56 defm S_LOAD_DWORDX2 : SMRD_Helper <0x01, "s_load_dwordx2", SReg_64, SReg_64>;
  57 defm S_LOAD_DWORDX4 : SMRD_Helper <0x02, "s_load_dwordx4", SReg_64, SReg_128>;
  58 defm S_LOAD_DWORDX8 : SMRD_Helper <0x03, "s_load_dwordx8", SReg_64, SReg_256>;
  59 defm S_LOAD_DWORDX16 : SMRD_Helper <0x04, "s_load_dwordx16", SReg_64, SReg_512>;
  60
  61 defm S_BUFFER_LOAD_DWORD : SMRD_Helper <
  62   0x08, "s_buffer_load_dword", SReg_128, SGPR_32
  63 >;
  64
  65 defm S_BUFFER_LOAD_DWORDX2 : SMRD_Helper <
  66   0x09, "s_buffer_load_dwordx2", SReg_128, SReg_64
  67 >;
  68
  69 defm S_BUFFER_LOAD_DWORDX4 : SMRD_Helper <
  70   0x0a, "s_buffer_load_dwordx4", SReg_128, SReg_128
  71 >;
  72
  73 defm S_BUFFER_LOAD_DWORDX8 : SMRD_Helper <
  74   0x0b, "s_buffer_load_dwordx8", SReg_128, SReg_256
  75 >;
  76
  77 defm S_BUFFER_LOAD_DWORDX16 : SMRD_Helper <
  78   0x0c, "s_buffer_load_dwordx16", SReg_128, SReg_512
  79 >;
  80
  81 } // mayLoad = 1
  82
  83 //def S_MEMTIME : SMRD_ <0x0000001e, "s_memtime", []>;
  84 //def S_DCACHE_INV : SMRD_ <0x0000001f, "s_dcache_inv", []>;
  85
  86 //===----------------------------------------------------------------------===//
  87 // SOP1 Instructions
  88 //===----------------------------------------------------------------------===//
  89
  90 let isMoveImm = 1 in {
  91 def S_MOV_B32 : SOP1_32 <0x00000003, "s_mov_b32", []>;
  92 def S_MOV_B64 : SOP1_64 <0x00000004, "s_mov_b64", []>;
  93 def S_CMOV_B32 : SOP1_32 <0x00000005, "s_cmov_b32", []>;
  94 def S_CMOV_B64 : SOP1_64 <0x00000006, "s_cmov_b64", []>;
  95 } // End isMoveImm = 1
  96
  97 def S_NOT_B32 : SOP1_32 <0x00000007, "s_not_b32",
  98   [(set i32:$dst, (not i32:$src0))]
  99 >;
 100
 101 def S_NOT_B64 : SOP1_64 <0x00000008, "s_not_b64",
 102   [(set i64:$dst, (not i64:$src0))]
 103 >;
 104 def S_WQM_B32 : SOP1_32 <0x00000009, "s_wqm_b32", []>;
 105 def S_WQM_B64 : SOP1_64 <0x0000000a, "s_wqm_b64", []>;
 106 def S_BREV_B32 : SOP1_32 <0x0000000b, "s_brev_b32",
 107   [(set i32:$dst, (AMDGPUbrev i32:$src0))]
 108 >;
 109 def S_BREV_B64 : SOP1_64 <0x0000000c, "s_brev_b64", []>;
 110
 111 ////def S_BCNT0_I32_B32 : SOP1_BCNT0 <0x0000000d, "s_bcnt0_i32_b32", []>;
 112 ////def S_BCNT0_I32_B64 : SOP1_BCNT0 <0x0000000e, "s_bcnt0_i32_b64", []>;
 113 def S_BCNT1_I32_B32 : SOP1_32 <0x0000000f, "s_bcnt1_i32_b32",
 114   [(set i32:$dst, (ctpop i32:$src0))]
 115 >;
 116 def S_BCNT1_I32_B64 : SOP1_32_64 <0x00000010, "s_bcnt1_i32_b64", []>;
 117
 118 ////def S_FF0_I32_B32 : SOP1_32 <0x00000011, "s_ff0_i32_b32", []>;
 119 ////def S_FF0_I32_B64 : SOP1_FF0 <0x00000012, "s_ff0_i32_b64", []>;
 120 def S_FF1_I32_B32 : SOP1_32 <0x00000013, "s_ff1_i32_b32",
 121   [(set i32:$dst, (cttz_zero_undef i32:$src0))]
 122 >;
 123 ////def S_FF1_I32_B64 : SOP1_FF1 <0x00000014, "s_ff1_i32_b64", []>;
 124
 125 def S_FLBIT_I32_B32 : SOP1_32 <0x00000015, "s_flbit_i32_b32",
 126   [(set i32:$dst, (ctlz_zero_undef i32:$src0))]
 127 >;
 128
 129 //def S_FLBIT_I32_B64 : SOP1_32 <0x00000016, "s_flbit_i32_b64", []>;
 130 def S_FLBIT_I32 : SOP1_32 <0x00000017, "s_flbit_i32", []>;
 131 //def S_FLBIT_I32_I64 : SOP1_32 <0x00000018, "s_flbit_i32_i64", []>;
 132 def S_SEXT_I32_I8 : SOP1_32 <0x00000019, "s_sext_i32_i8",
 133   [(set i32:$dst, (sext_inreg i32:$src0, i8))]
 134 >;
 135 def S_SEXT_I32_I16 : SOP1_32 <0x0000001a, "s_sext_i32_i16",
 136   [(set i32:$dst, (sext_inreg i32:$src0, i16))]
 137 >;
 138
 139 ////def S_BITSET0_B32 : SOP1_BITSET0 <0x0000001b, "s_bitset0_b32", []>;
 140 ////def S_BITSET0_B64 : SOP1_BITSET0 <0x0000001c, "s_bitset0_b64", []>;
 141 ////def S_BITSET1_B32 : SOP1_BITSET1 <0x0000001d, "s_bitset1_b32", []>;
 142 ////def S_BITSET1_B64 : SOP1_BITSET1 <0x0000001e, "s_bitset1_b64", []>;
 143 def S_GETPC_B64 : SOP1 <
 144   0x0000001f, (outs SReg_64:$dst), (ins), "s_getpc_b64 $dst", []
 145 > {
 146   let SSRC0 = 0;
 147 }
 148 def S_SETPC_B64 : SOP1_64 <0x00000020, "s_setpc_b64", []>;
 149 def S_SWAPPC_B64 : SOP1_64 <0x00000021, "s_swappc_b64", []>;
 150 def S_RFE_B64 : SOP1_64 <0x00000022, "s_rfe_b64", []>;
 151
 152 let hasSideEffects = 1, Uses = [EXEC], Defs = [EXEC] in {
 153
 154 def S_AND_SAVEEXEC_B64 : SOP1_64 <0x00000024, "s_and_saveexec_b64", []>;
 155 def S_OR_SAVEEXEC_B64 : SOP1_64 <0x00000025, "s_or_saveexec_b64", []>;
 156 def S_XOR_SAVEEXEC_B64 : SOP1_64 <0x00000026, "s_xor_saveexec_b64", []>;
 157 def S_ANDN2_SAVEEXEC_B64 : SOP1_64 <0x00000027, "s_andn2_saveexec_b64", []>;
 158 def S_ORN2_SAVEEXEC_B64 : SOP1_64 <0x00000028, "s_orn2_saveexec_b64", []>;
 159 def S_NAND_SAVEEXEC_B64 : SOP1_64 <0x00000029, "s_nand_saveexec_b64", []>;
 160 def S_NOR_SAVEEXEC_B64 : SOP1_64 <0x0000002a, "s_nor_saveexec_b64", []>;
 161 def S_XNOR_SAVEEXEC_B64 : SOP1_64 <0x0000002b, "s_xnor_saveexec_b64", []>;
 162
 163 } // End hasSideEffects = 1
 164
 165 def S_QUADMASK_B32 : SOP1_32 <0x0000002c, "s_quadmask_b32", []>;
 166 def S_QUADMASK_B64 : SOP1_64 <0x0000002d, "s_quadmask_b64", []>;
 167 def S_MOVRELS_B32 : SOP1_32 <0x0000002e, "s_movrels_b32", []>;
 168 def S_MOVRELS_B64 : SOP1_64 <0x0000002f, "s_movrels_b64", []>;
 169 def S_MOVRELD_B32 : SOP1_32 <0x00000030, "s_movreld_b32", []>;
 170 def S_MOVRELD_B64 : SOP1_64 <0x00000031, "s_movreld_b64", []>;
 171 //def S_CBRANCH_JOIN : SOP1_ <0x00000032, "s_cbranch_join", []>;
 172 def S_MOV_REGRD_B32 : SOP1_32 <0x00000033, "s_mov_regrd_b32", []>;
 173 def S_ABS_I32 : SOP1_32 <0x00000034, "s_abs_i32", []>;
 174 def S_MOV_FED_B32 : SOP1_32 <0x00000035, "s_mov_fed_b32", []>;
 175
 176 //===----------------------------------------------------------------------===//
 177 // SOP2 Instructions
 178 //===----------------------------------------------------------------------===//
 179
 180 let Defs = [SCC] in { // Carry out goes to SCC
 181 let isCommutable = 1 in {
 182 def S_ADD_U32 : SOP2_32 <0x00000000, "s_add_u32", []>;
 183 def S_ADD_I32 : SOP2_32 <0x00000002, "s_add_i32",
 184   [(set i32:$dst, (add SSrc_32:$src0, SSrc_32:$src1))]
 185 >;
 186 } // End isCommutable = 1
 187
 188 def S_SUB_U32 : SOP2_32 <0x00000001, "s_sub_u32", []>;
 189 def S_SUB_I32 : SOP2_32 <0x00000003, "s_sub_i32",
 190   [(set i32:$dst, (sub SSrc_32:$src0, SSrc_32:$src1))]
 191 >;
 192
 193 let Uses = [SCC] in { // Carry in comes from SCC
 194 let isCommutable = 1 in {
 195 def S_ADDC_U32 : SOP2_32 <0x00000004, "s_addc_u32",
 196   [(set i32:$dst, (adde (i32 SSrc_32:$src0), (i32 SSrc_32:$src1)))]>;
 197 } // End isCommutable = 1
 198
 199 def S_SUBB_U32 : SOP2_32 <0x00000005, "s_subb_u32",
 200   [(set i32:$dst, (sube (i32 SSrc_32:$src0), (i32 SSrc_32:$src1)))]>;
 201 } // End Uses = [SCC]
 202 } // End Defs = [SCC]
 203
 204 def S_MIN_I32 : SOP2_32 <0x00000006, "s_min_i32",
 205   [(set i32:$dst, (AMDGPUsmin i32:$src0, i32:$src1))]
 206 >;
 207 def S_MIN_U32 : SOP2_32 <0x00000007, "s_min_u32",
 208   [(set i32:$dst, (AMDGPUumin i32:$src0, i32:$src1))]
 209 >;
 210 def S_MAX_I32 : SOP2_32 <0x00000008, "s_max_i32",
 211   [(set i32:$dst, (AMDGPUsmax i32:$src0, i32:$src1))]
 212 >;
 213 def S_MAX_U32 : SOP2_32 <0x00000009, "s_max_u32",
 214   [(set i32:$dst, (AMDGPUumax i32:$src0, i32:$src1))]
 215 >;
 216
 217 def S_CSELECT_B32 : SOP2_SELECT_32 <
 218   0x0000000a, "s_cselect_b32",
 219   []
 220 >;
 221
 222 def S_CSELECT_B64 : SOP2_64 <0x0000000b, "s_cselect_b64", []>;
 223
 224 def S_AND_B32 : SOP2_32 <0x0000000e, "s_and_b32",
 225   [(set i32:$dst, (and i32:$src0, i32:$src1))]
 226 >;
 227
 228 def S_AND_B64 : SOP2_64 <0x0000000f, "s_and_b64",
 229   [(set i64:$dst, (and i64:$src0, i64:$src1))]
 230 >;
 231
 232 def S_OR_B32 : SOP2_32 <0x00000010, "s_or_b32",
 233   [(set i32:$dst, (or i32:$src0, i32:$src1))]
 234 >;
 235
 236 def S_OR_B64 : SOP2_64 <0x00000011, "s_or_b64",
 237   [(set i64:$dst, (or i64:$src0, i64:$src1))]
 238 >;
 239
 240 def S_XOR_B32 : SOP2_32 <0x00000012, "s_xor_b32",
 241   [(set i32:$dst, (xor i32:$src0, i32:$src1))]
 242 >;
 243
 244 def S_XOR_B64 : SOP2_64 <0x00000013, "s_xor_b64",
 245   [(set i64:$dst, (xor i64:$src0, i64:$src1))]
 246 >;
 247 def S_ANDN2_B32 : SOP2_32 <0x00000014, "s_andn2_b32", []>;
 248 def S_ANDN2_B64 : SOP2_64 <0x00000015, "s_andn2_b64", []>;
 249 def S_ORN2_B32 : SOP2_32 <0x00000016, "s_orn2_b32", []>;
 250 def S_ORN2_B64 : SOP2_64 <0x00000017, "s_orn2_b64", []>;
 251 def S_NAND_B32 : SOP2_32 <0x00000018, "s_nand_b32", []>;
 252 def S_NAND_B64 : SOP2_64 <0x00000019, "s_nand_b64", []>;
 253 def S_NOR_B32 : SOP2_32 <0x0000001a, "s_nor_b32", []>;
 254 def S_NOR_B64 : SOP2_64 <0x0000001b, "s_nor_b64", []>;
 255 def S_XNOR_B32 : SOP2_32 <0x0000001c, "s_xnor_b32", []>;
 256 def S_XNOR_B64 : SOP2_64 <0x0000001d, "s_xnor_b64", []>;
 257
 258 // Use added complexity so these patterns are preferred to the VALU patterns.
 259 let AddedComplexity = 1 in {
 260
 261 def S_LSHL_B32 : SOP2_32 <0x0000001e, "s_lshl_b32",
 262   [(set i32:$dst, (shl i32:$src0, i32:$src1))]
 263 >;
 264 def S_LSHL_B64 : SOP2_SHIFT_64 <0x0000001f, "s_lshl_b64",
 265   [(set i64:$dst, (shl i64:$src0, i32:$src1))]
 266 >;
 267 def S_LSHR_B32 : SOP2_32 <0x00000020, "s_lshr_b32",
 268   [(set i32:$dst, (srl i32:$src0, i32:$src1))]
 269 >;
 270 def S_LSHR_B64 : SOP2_SHIFT_64 <0x00000021, "s_lshr_b64",
 271   [(set i64:$dst, (srl i64:$src0, i32:$src1))]
 272 >;
 273 def S_ASHR_I32 : SOP2_32 <0x00000022, "s_ashr_i32",
 274   [(set i32:$dst, (sra i32:$src0, i32:$src1))]
 275 >;
 276 def S_ASHR_I64 : SOP2_SHIFT_64 <0x00000023, "s_ashr_i64",
 277   [(set i64:$dst, (sra i64:$src0, i32:$src1))]
 278 >;
 279
 280
 281 def S_BFM_B32 : SOP2_32 <0x00000024, "s_bfm_b32", []>;
 282 def S_BFM_B64 : SOP2_64 <0x00000025, "s_bfm_b64", []>;
 283 def S_MUL_I32 : SOP2_32 <0x00000026, "s_mul_i32",
 284   [(set i32:$dst, (mul i32:$src0, i32:$src1))]
 285 >;
 286
 287 } // End AddedComplexity = 1
 288
 289 def S_BFE_U32 : SOP2_32 <0x00000027, "s_bfe_u32", []>;
 290 def S_BFE_I32 : SOP2_32 <0x00000028, "s_bfe_i32", []>;
 291 def S_BFE_U64 : SOP2_64 <0x00000029, "s_bfe_u64", []>;
 292 def S_BFE_I64 : SOP2_64 <0x0000002a, "s_bfe_i64", []>;
 293 //def S_CBRANCH_G_FORK : SOP2_ <0x0000002b, "s_cbranch_g_fork", []>;
 294 def S_ABSDIFF_I32 : SOP2_32 <0x0000002c, "s_absdiff_i32", []>;
 295
 296 //===----------------------------------------------------------------------===//
 297 // SOPC Instructions
 298 //===----------------------------------------------------------------------===//
 299
 300 def S_CMP_EQ_I32 : SOPC_32 <0x00000000, "s_cmp_eq_i32">;
 301 def S_CMP_LG_I32 : SOPC_32 <0x00000001, "s_cmp_lg_i32">;
 302 def S_CMP_GT_I32 : SOPC_32 <0x00000002, "s_cmp_gt_i32">;
 303 def S_CMP_GE_I32 : SOPC_32 <0x00000003, "s_cmp_ge_i32">;
 304 def S_CMP_LT_I32 : SOPC_32 <0x00000004, "s_cmp_lt_i32">;
 305 def S_CMP_LE_I32 : SOPC_32 <0x00000005, "s_cmp_le_i32">;
 306 def S_CMP_EQ_U32 : SOPC_32 <0x00000006, "s_cmp_eq_u32">;
 307 def S_CMP_LG_U32 : SOPC_32 <0x00000007, "s_cmp_lg_u32">;
 308 def S_CMP_GT_U32 : SOPC_32 <0x00000008, "s_cmp_gt_u32">;
 309 def S_CMP_GE_U32 : SOPC_32 <0x00000009, "s_cmp_ge_u32">;
 310 def S_CMP_LT_U32 : SOPC_32 <0x0000000a, "s_cmp_lt_u32">;
 311 def S_CMP_LE_U32 : SOPC_32 <0x0000000b, "s_cmp_le_u32">;
 312 ////def S_BITCMP0_B32 : SOPC_BITCMP0 <0x0000000c, "s_bitcmp0_b32", []>;
 313 ////def S_BITCMP1_B32 : SOPC_BITCMP1 <0x0000000d, "s_bitcmp1_b32", []>;
 314 ////def S_BITCMP0_B64 : SOPC_BITCMP0 <0x0000000e, "s_bitcmp0_b64", []>;
 315 ////def S_BITCMP1_B64 : SOPC_BITCMP1 <0x0000000f, "s_bitcmp1_b64", []>;
 316 //def S_SETVSKIP : SOPC_ <0x00000010, "s_setvskip", []>;
 317
 318 //===----------------------------------------------------------------------===//
 319 // SOPK Instructions
 320 //===----------------------------------------------------------------------===//
 321
 322 def S_MOVK_I32 : SOPK_32 <0x00000000, "s_movk_i32", []>;
 323 def S_CMOVK_I32 : SOPK_32 <0x00000002, "s_cmovk_i32", []>;
 324
 325 /*
 326 This instruction is disabled for now until we can figure out how to teach
 327 the instruction selector to correctly use the  S_CMP* vs V_CMP*
 328 instructions.
 329
 330 When this instruction is enabled the code generator sometimes produces this
 331 invalid sequence:
 332
 333 SCC = S_CMPK_EQ_I32 SGPR0, imm
 334 VCC = COPY SCC
 335 VGPR0 = V_CNDMASK VCC, VGPR0, VGPR1
 336
 337 def S_CMPK_EQ_I32 : SOPK <
 338   0x00000003, (outs SCCReg:$dst), (ins SReg_32:$src0, i32imm:$src1),
 339   "s_cmpk_eq_i32",
 340   [(set i1:$dst, (setcc i32:$src0, imm:$src1, SETEQ))]
 341 >;
 342 */
 343
 344 let isCompare = 1, Defs = [SCC] in {
 345 def S_CMPK_LG_I32 : SOPK_32 <0x00000004, "s_cmpk_lg_i32", []>;
 346 def S_CMPK_GT_I32 : SOPK_32 <0x00000005, "s_cmpk_gt_i32", []>;
 347 def S_CMPK_GE_I32 : SOPK_32 <0x00000006, "s_cmpk_ge_i32", []>;
 348 def S_CMPK_LT_I32 : SOPK_32 <0x00000007, "s_cmpk_lt_i32", []>;
 349 def S_CMPK_LE_I32 : SOPK_32 <0x00000008, "s_cmpk_le_i32", []>;
 350 def S_CMPK_EQ_U32 : SOPK_32 <0x00000009, "s_cmpk_eq_u32", []>;
 351 def S_CMPK_LG_U32 : SOPK_32 <0x0000000a, "s_cmpk_lg_u32", []>;
 352 def S_CMPK_GT_U32 : SOPK_32 <0x0000000b, "s_cmpk_gt_u32", []>;
 353 def S_CMPK_GE_U32 : SOPK_32 <0x0000000c, "s_cmpk_ge_u32", []>;
 354 def S_CMPK_LT_U32 : SOPK_32 <0x0000000d, "s_cmpk_lt_u32", []>;
 355 def S_CMPK_LE_U32 : SOPK_32 <0x0000000e, "s_cmpk_le_u32", []>;
 356 } // End isCompare = 1, Defs = [SCC]
 357
 358 let Defs = [SCC], isCommutable = 1 in {
 359   def S_ADDK_I32 : SOPK_32 <0x0000000f, "s_addk_i32", []>;
 360   def S_MULK_I32 : SOPK_32 <0x00000010, "s_mulk_i32", []>;
 361 }
 362
 363 //def S_CBRANCH_I_FORK : SOPK_ <0x00000011, "s_cbranch_i_fork", []>;
 364 def S_GETREG_B32 : SOPK_32 <0x00000012, "s_getreg_b32", []>;
 365 def S_SETREG_B32 : SOPK_32 <0x00000013, "s_setreg_b32", []>;
 366 def S_GETREG_REGRD_B32 : SOPK_32 <0x00000014, "s_getreg_regrd_b32", []>;
 367 //def S_SETREG_IMM32_B32 : SOPK_32 <0x00000015, "s_setreg_imm32_b32", []>;
 368 //def EXP : EXP_ <0x00000000, "exp", []>;
 369
 370 //===----------------------------------------------------------------------===//
 371 // SOPP Instructions
 372 //===----------------------------------------------------------------------===//
 373
 374 def S_NOP : SOPP <0x00000000, (ins i16imm:$simm16), "s_nop $simm16", []>;
 375
 376 let isTerminator = 1 in {
 377
 378 def S_ENDPGM : SOPP <0x00000001, (ins), "s_endpgm",
 379   [(IL_retflag)]> {
 380   let simm16 = 0;
 381   let isBarrier = 1;
 382   let hasCtrlDep = 1;
 383 }
 384
 385 let isBranch = 1 in {
 386 def S_BRANCH : SOPP <
 387   0x00000002, (ins sopp_brtarget:$simm16), "s_branch $simm16",
 388   [(br bb:$simm16)]> {
 389   let isBarrier = 1;
 390 }
 391
 392 let DisableEncoding = "$scc" in {
 393 def S_CBRANCH_SCC0 : SOPP <
 394   0x00000004, (ins sopp_brtarget:$simm16, SCCReg:$scc),
 395   "s_cbranch_scc0 $simm16", []
 396 >;
 397 def S_CBRANCH_SCC1 : SOPP <
 398   0x00000005, (ins sopp_brtarget:$simm16, SCCReg:$scc),
 399   "s_cbranch_scc1 $simm16",
 400   []
 401 >;
 402 } // End DisableEncoding = "$scc"
 403
 404 def S_CBRANCH_VCCZ : SOPP <
 405   0x00000006, (ins sopp_brtarget:$simm16, VCCReg:$vcc),
 406   "s_cbranch_vccz $simm16",
 407   []
 408 >;
 409 def S_CBRANCH_VCCNZ : SOPP <
 410   0x00000007, (ins sopp_brtarget:$simm16, VCCReg:$vcc),
 411   "s_cbranch_vccnz $simm16",
 412   []
 413 >;
 414
 415 let DisableEncoding = "$exec" in {
 416 def S_CBRANCH_EXECZ : SOPP <
 417   0x00000008, (ins sopp_brtarget:$simm16, EXECReg:$exec),
 418   "s_cbranch_execz $simm16",
 419   []
 420 >;
 421 def S_CBRANCH_EXECNZ : SOPP <
 422   0x00000009, (ins sopp_brtarget:$simm16, EXECReg:$exec),
 423   "s_cbranch_execnz $simm16",
 424   []
 425 >;
 426 } // End DisableEncoding = "$exec"
 427
 428
 429 } // End isBranch = 1
 430 } // End isTerminator = 1
 431
 432 let hasSideEffects = 1 in {
 433 def S_BARRIER : SOPP <0x0000000a, (ins), "s_barrier",
 434   [(int_AMDGPU_barrier_local)]
 435 > {
 436   let simm16 = 0;
 437   let isBarrier = 1;
 438   let hasCtrlDep = 1;
 439   let mayLoad = 1;
 440   let mayStore = 1;
 441 }
 442
 443 def S_WAITCNT : SOPP <0x0000000c, (ins WAIT_FLAG:$simm16), "s_waitcnt $simm16",
 444   []
 445 >;
 446 //def S_SETHALT : SOPP_ <0x0000000d, "s_sethalt", []>;
 447 //def S_SLEEP : SOPP_ <0x0000000e, "s_sleep", []>;
 448 //def S_SETPRIO : SOPP_ <0x0000000f, "s_setprio", []>;
 449
 450 let Uses = [EXEC] in {
 451   def S_SENDMSG : SOPP <0x00000010, (ins SendMsgImm:$simm16, M0Reg:$m0), "s_sendmsg $simm16",
 452       [(int_SI_sendmsg imm:$simm16, M0Reg:$m0)]
 453   > {
 454     let DisableEncoding = "$m0";
 455   }
 456 } // End Uses = [EXEC]
 457
 458 //def S_SENDMSGHALT : SOPP_ <0x00000011, "s_sendmsghalt", []>;
 459 //def S_TRAP : SOPP_ <0x00000012, "s_trap", []>;
 460 //def S_ICACHE_INV : SOPP_ <0x00000013, "s_icache_inv", []>;
 461 //def S_INCPERFLEVEL : SOPP_ <0x00000014, "s_incperflevel", []>;
 462 //def S_DECPERFLEVEL : SOPP_ <0x00000015, "s_decperflevel", []>;
 463 //def S_TTRACEDATA : SOPP_ <0x00000016, "s_ttracedata", []>;
 464 } // End hasSideEffects
 465
 466 //===----------------------------------------------------------------------===//
 467 // VOPC Instructions
 468 //===----------------------------------------------------------------------===//
 469
 470 let isCompare = 1 in {
 471
 472 defm V_CMP_F_F32 : VOPC_F32 <vopc<0x0>, "v_cmp_f_f32">;
 473 defm V_CMP_LT_F32 : VOPC_F32 <vopc<0x1>, "v_cmp_lt_f32", COND_OLT>;
 474 defm V_CMP_EQ_F32 : VOPC_F32 <vopc<0x2>, "v_cmp_eq_f32", COND_OEQ>;
 475 defm V_CMP_LE_F32 : VOPC_F32 <vopc<0x3>, "v_cmp_le_f32", COND_OLE>;
 476 defm V_CMP_GT_F32 : VOPC_F32 <vopc<0x4>, "v_cmp_gt_f32", COND_OGT>;
 477 defm V_CMP_LG_F32 : VOPC_F32 <vopc<0x5>, "v_cmp_lg_f32">;
 478 defm V_CMP_GE_F32 : VOPC_F32 <vopc<0x6>, "v_cmp_ge_f32", COND_OGE>;
 479 defm V_CMP_O_F32 : VOPC_F32 <vopc<0x7>, "v_cmp_o_f32", COND_O>;
 480 defm V_CMP_U_F32 : VOPC_F32 <vopc<0x8>, "v_cmp_u_f32", COND_UO>;
 481 defm V_CMP_NGE_F32 : VOPC_F32 <vopc<0x9>, "v_cmp_nge_f32">;
 482 defm V_CMP_NLG_F32 : VOPC_F32 <vopc<0xa>, "v_cmp_nlg_f32">;
 483 defm V_CMP_NGT_F32 : VOPC_F32 <vopc<0xb>, "v_cmp_ngt_f32">;
 484 defm V_CMP_NLE_F32 : VOPC_F32 <vopc<0xc>, "v_cmp_nle_f32">;
 485 defm V_CMP_NEQ_F32 : VOPC_F32 <vopc<0xd>, "v_cmp_neq_f32", COND_UNE>;
 486 defm V_CMP_NLT_F32 : VOPC_F32 <vopc<0xe>, "v_cmp_nlt_f32">;
 487 defm V_CMP_TRU_F32 : VOPC_F32 <vopc<0xf>, "v_cmp_tru_f32">;
 488
 489 let hasSideEffects = 1 in {
 490
 491 defm V_CMPX_F_F32 : VOPCX_F32 <vopc<0x10>, "v_cmpx_f_f32">;
 492 defm V_CMPX_LT_F32 : VOPCX_F32 <vopc<0x11>, "v_cmpx_lt_f32">;
 493 defm V_CMPX_EQ_F32 : VOPCX_F32 <vopc<0x12>, "v_cmpx_eq_f32">;
 494 defm V_CMPX_LE_F32 : VOPCX_F32 <vopc<0x13>, "v_cmpx_le_f32">;
 495 defm V_CMPX_GT_F32 : VOPCX_F32 <vopc<0x14>, "v_cmpx_gt_f32">;
 496 defm V_CMPX_LG_F32 : VOPCX_F32 <vopc<0x15>, "v_cmpx_lg_f32">;
 497 defm V_CMPX_GE_F32 : VOPCX_F32 <vopc<0x16>, "v_cmpx_ge_f32">;
 498 defm V_CMPX_O_F32 : VOPCX_F32 <vopc<0x17>, "v_cmpx_o_f32">;
 499 defm V_CMPX_U_F32 : VOPCX_F32 <vopc<0x18>, "v_cmpx_u_f32">;
 500 defm V_CMPX_NGE_F32 : VOPCX_F32 <vopc<0x19>, "v_cmpx_nge_f32">;
 501 defm V_CMPX_NLG_F32 : VOPCX_F32 <vopc<0x1a>, "v_cmpx_nlg_f32">;
 502 defm V_CMPX_NGT_F32 : VOPCX_F32 <vopc<0x1b>, "v_cmpx_ngt_f32">;
 503 defm V_CMPX_NLE_F32 : VOPCX_F32 <vopc<0x1c>, "v_cmpx_nle_f32">;
 504 defm V_CMPX_NEQ_F32 : VOPCX_F32 <vopc<0x1d>, "v_cmpx_neq_f32">;
 505 defm V_CMPX_NLT_F32 : VOPCX_F32 <vopc<0x1e>, "v_cmpx_nlt_f32">;
 506 defm V_CMPX_TRU_F32 : VOPCX_F32 <vopc<0x1f>, "v_cmpx_tru_f32">;
 507
 508 } // End hasSideEffects = 1
 509
 510 defm V_CMP_F_F64 : VOPC_F64 <vopc<0x20>, "v_cmp_f_f64">;
 511 defm V_CMP_LT_F64 : VOPC_F64 <vopc<0x21>, "v_cmp_lt_f64", COND_OLT>;
 512 defm V_CMP_EQ_F64 : VOPC_F64 <vopc<0x22>, "v_cmp_eq_f64", COND_OEQ>;
 513 defm V_CMP_LE_F64 : VOPC_F64 <vopc<0x23>, "v_cmp_le_f64", COND_OLE>;
 514 defm V_CMP_GT_F64 : VOPC_F64 <vopc<0x24>, "v_cmp_gt_f64", COND_OGT>;
 515 defm V_CMP_LG_F64 : VOPC_F64 <vopc<0x25>, "v_cmp_lg_f64">;
 516 defm V_CMP_GE_F64 : VOPC_F64 <vopc<0x26>, "v_cmp_ge_f64", COND_OGE>;
 517 defm V_CMP_O_F64 : VOPC_F64 <vopc<0x27>, "v_cmp_o_f64", COND_O>;
 518 defm V_CMP_U_F64 : VOPC_F64 <vopc<0x28>, "v_cmp_u_f64", COND_UO>;
 519 defm V_CMP_NGE_F64 : VOPC_F64 <vopc<0x29>, "v_cmp_nge_f64">;
 520 defm V_CMP_NLG_F64 : VOPC_F64 <vopc<0x2a>, "v_cmp_nlg_f64">;
 521 defm V_CMP_NGT_F64 : VOPC_F64 <vopc<0x2b>, "v_cmp_ngt_f64">;
 522 defm V_CMP_NLE_F64 : VOPC_F64 <vopc<0x2c>, "v_cmp_nle_f64">;
 523 defm V_CMP_NEQ_F64 : VOPC_F64 <vopc<0x2d>, "v_cmp_neq_f64", COND_UNE>;
 524 defm V_CMP_NLT_F64 : VOPC_F64 <vopc<0x2e>, "v_cmp_nlt_f64">;
 525 defm V_CMP_TRU_F64 : VOPC_F64 <vopc<0x2f>, "v_cmp_tru_f64">;
 526
 527 let hasSideEffects = 1 in {
 528
 529 defm V_CMPX_F_F64 : VOPCX_F64 <vopc<0x30>, "v_cmpx_f_f64">;
 530 defm V_CMPX_LT_F64 : VOPCX_F64 <vopc<0x31>, "v_cmpx_lt_f64">;
 531 defm V_CMPX_EQ_F64 : VOPCX_F64 <vopc<0x32>, "v_cmpx_eq_f64">;
 532 defm V_CMPX_LE_F64 : VOPCX_F64 <vopc<0x33>, "v_cmpx_le_f64">;
 533 defm V_CMPX_GT_F64 : VOPCX_F64 <vopc<0x34>, "v_cmpx_gt_f64">;
 534 defm V_CMPX_LG_F64 : VOPCX_F64 <vopc<0x35>, "v_cmpx_lg_f64">;
 535 defm V_CMPX_GE_F64 : VOPCX_F64 <vopc<0x36>, "v_cmpx_ge_f64">;
 536 defm V_CMPX_O_F64 : VOPCX_F64 <vopc<0x37>, "v_cmpx_o_f64">;
 537 defm V_CMPX_U_F64 : VOPCX_F64 <vopc<0x38>, "v_cmpx_u_f64">;
 538 defm V_CMPX_NGE_F64 : VOPCX_F64 <vopc<0x39>, "v_cmpx_nge_f64">;
 539 defm V_CMPX_NLG_F64 : VOPCX_F64 <vopc<0x3a>, "v_cmpx_nlg_f64">;
 540 defm V_CMPX_NGT_F64 : VOPCX_F64 <vopc<0x3b>, "v_cmpx_ngt_f64">;
 541 defm V_CMPX_NLE_F64 : VOPCX_F64 <vopc<0x3c>, "v_cmpx_nle_f64">;
 542 defm V_CMPX_NEQ_F64 : VOPCX_F64 <vopc<0x3d>, "v_cmpx_neq_f64">;
 543 defm V_CMPX_NLT_F64 : VOPCX_F64 <vopc<0x3e>, "v_cmpx_nlt_f64">;
 544 defm V_CMPX_TRU_F64 : VOPCX_F64 <vopc<0x3f>, "v_cmpx_tru_f64">;
 545
 546 } // End hasSideEffects = 1
 547
 548 defm V_CMPS_F_F32 : VOPC_F32 <vopc<0x40>, "v_cmps_f_f32">;
 549 defm V_CMPS_LT_F32 : VOPC_F32 <vopc<0x41>, "v_cmps_lt_f32">;
 550 defm V_CMPS_EQ_F32 : VOPC_F32 <vopc<0x42>, "v_cmps_eq_f32">;
 551 defm V_CMPS_LE_F32 : VOPC_F32 <vopc<0x43>, "v_cmps_le_f32">;
 552 defm V_CMPS_GT_F32 : VOPC_F32 <vopc<0x44>, "v_cmps_gt_f32">;
 553 defm V_CMPS_LG_F32 : VOPC_F32 <vopc<0x45>, "v_cmps_lg_f32">;
 554 defm V_CMPS_GE_F32 : VOPC_F32 <vopc<0x46>, "v_cmps_ge_f32">;
 555 defm V_CMPS_O_F32 : VOPC_F32 <vopc<0x47>, "v_cmps_o_f32">;
 556 defm V_CMPS_U_F32 : VOPC_F32 <vopc<0x48>, "v_cmps_u_f32">;
 557 defm V_CMPS_NGE_F32 : VOPC_F32 <vopc<0x49>, "v_cmps_nge_f32">;
 558 defm V_CMPS_NLG_F32 : VOPC_F32 <vopc<0x4a>, "v_cmps_nlg_f32">;
 559 defm V_CMPS_NGT_F32 : VOPC_F32 <vopc<0x4b>, "v_cmps_ngt_f32">;
 560 defm V_CMPS_NLE_F32 : VOPC_F32 <vopc<0x4c>, "v_cmps_nle_f32">;
 561 defm V_CMPS_NEQ_F32 : VOPC_F32 <vopc<0x4d>, "v_cmps_neq_f32">;
 562 defm V_CMPS_NLT_F32 : VOPC_F32 <vopc<0x4e>, "v_cmps_nlt_f32">;
 563 defm V_CMPS_TRU_F32 : VOPC_F32 <vopc<0x4f>, "v_cmps_tru_f32">;
 564
 565 let hasSideEffects = 1 in {
 566
 567 defm V_CMPSX_F_F32 : VOPCX_F32 <vopc<0x50>, "v_cmpsx_f_f32">;
 568 defm V_CMPSX_LT_F32 : VOPCX_F32 <vopc<0x51>, "v_cmpsx_lt_f32">;
 569 defm V_CMPSX_EQ_F32 : VOPCX_F32 <vopc<0x52>, "v_cmpsx_eq_f32">;
 570 defm V_CMPSX_LE_F32 : VOPCX_F32 <vopc<0x53>, "v_cmpsx_le_f32">;
 571 defm V_CMPSX_GT_F32 : VOPCX_F32 <vopc<0x54>, "v_cmpsx_gt_f32">;
 572 defm V_CMPSX_LG_F32 : VOPCX_F32 <vopc<0x55>, "v_cmpsx_lg_f32">;
 573 defm V_CMPSX_GE_F32 : VOPCX_F32 <vopc<0x56>, "v_cmpsx_ge_f32">;
 574 defm V_CMPSX_O_F32 : VOPCX_F32 <vopc<0x57>, "v_cmpsx_o_f32">;
 575 defm V_CMPSX_U_F32 : VOPCX_F32 <vopc<0x58>, "v_cmpsx_u_f32">;
 576 defm V_CMPSX_NGE_F32 : VOPCX_F32 <vopc<0x59>, "v_cmpsx_nge_f32">;
 577 defm V_CMPSX_NLG_F32 : VOPCX_F32 <vopc<0x5a>, "v_cmpsx_nlg_f32">;
 578 defm V_CMPSX_NGT_F32 : VOPCX_F32 <vopc<0x5b>, "v_cmpsx_ngt_f32">;
 579 defm V_CMPSX_NLE_F32 : VOPCX_F32 <vopc<0x5c>, "v_cmpsx_nle_f32">;
 580 defm V_CMPSX_NEQ_F32 : VOPCX_F32 <vopc<0x5d>, "v_cmpsx_neq_f32">;
 581 defm V_CMPSX_NLT_F32 : VOPCX_F32 <vopc<0x5e>, "v_cmpsx_nlt_f32">;
 582 defm V_CMPSX_TRU_F32 : VOPCX_F32 <vopc<0x5f>, "v_cmpsx_tru_f32">;
 583
 584 } // End hasSideEffects = 1
 585
 586 defm V_CMPS_F_F64 : VOPC_F64 <vopc<0x60>, "v_cmps_f_f64">;
 587 defm V_CMPS_LT_F64 : VOPC_F64 <vopc<0x61>, "v_cmps_lt_f64">;
 588 defm V_CMPS_EQ_F64 : VOPC_F64 <vopc<0x62>, "v_cmps_eq_f64">;
 589 defm V_CMPS_LE_F64 : VOPC_F64 <vopc<0x63>, "v_cmps_le_f64">;
 590 defm V_CMPS_GT_F64 : VOPC_F64 <vopc<0x64>, "v_cmps_gt_f64">;
 591 defm V_CMPS_LG_F64 : VOPC_F64 <vopc<0x65>, "v_cmps_lg_f64">;
 592 defm V_CMPS_GE_F64 : VOPC_F64 <vopc<0x66>, "v_cmps_ge_f64">;
 593 defm V_CMPS_O_F64 : VOPC_F64 <vopc<0x67>, "v_cmps_o_f64">;
 594 defm V_CMPS_U_F64 : VOPC_F64 <vopc<0x68>, "v_cmps_u_f64">;
 595 defm V_CMPS_NGE_F64 : VOPC_F64 <vopc<0x69>, "v_cmps_nge_f64">;
 596 defm V_CMPS_NLG_F64 : VOPC_F64 <vopc<0x6a>, "v_cmps_nlg_f64">;
 597 defm V_CMPS_NGT_F64 : VOPC_F64 <vopc<0x6b>, "v_cmps_ngt_f64">;
 598 defm V_CMPS_NLE_F64 : VOPC_F64 <vopc<0x6c>, "v_cmps_nle_f64">;
 599 defm V_CMPS_NEQ_F64 : VOPC_F64 <vopc<0x6d>, "v_cmps_neq_f64">;
 600 defm V_CMPS_NLT_F64 : VOPC_F64 <vopc<0x6e>, "v_cmps_nlt_f64">;
 601 defm V_CMPS_TRU_F64 : VOPC_F64 <vopc<0x6f>, "v_cmps_tru_f64">;
 602
 603 let hasSideEffects = 1, Defs = [EXEC] in {
 604
 605 defm V_CMPSX_F_F64 : VOPC_F64 <vopc<0x70>, "v_cmpsx_f_f64">;
 606 defm V_CMPSX_LT_F64 : VOPC_F64 <vopc<0x71>, "v_cmpsx_lt_f64">;
 607 defm V_CMPSX_EQ_F64 : VOPC_F64 <vopc<0x72>, "v_cmpsx_eq_f64">;
 608 defm V_CMPSX_LE_F64 : VOPC_F64 <vopc<0x73>, "v_cmpsx_le_f64">;
 609 defm V_CMPSX_GT_F64 : VOPC_F64 <vopc<0x74>, "v_cmpsx_gt_f64">;
 610 defm V_CMPSX_LG_F64 : VOPC_F64 <vopc<0x75>, "v_cmpsx_lg_f64">;
 611 defm V_CMPSX_GE_F64 : VOPC_F64 <vopc<0x76>, "v_cmpsx_ge_f64">;
 612 defm V_CMPSX_O_F64 : VOPC_F64 <vopc<0x77>, "v_cmpsx_o_f64">;
 613 defm V_CMPSX_U_F64 : VOPC_F64 <vopc<0x78>, "v_cmpsx_u_f64">;
 614 defm V_CMPSX_NGE_F64 : VOPC_F64 <vopc<0x79>, "v_cmpsx_nge_f64">;
 615 defm V_CMPSX_NLG_F64 : VOPC_F64 <vopc<0x7a>, "v_cmpsx_nlg_f64">;
 616 defm V_CMPSX_NGT_F64 : VOPC_F64 <vopc<0x7b>, "v_cmpsx_ngt_f64">;
 617 defm V_CMPSX_NLE_F64 : VOPC_F64 <vopc<0x7c>, "v_cmpsx_nle_f64">;
 618 defm V_CMPSX_NEQ_F64 : VOPC_F64 <vopc<0x7d>, "v_cmpsx_neq_f64">;
 619 defm V_CMPSX_NLT_F64 : VOPC_F64 <vopc<0x7e>, "v_cmpsx_nlt_f64">;
 620 defm V_CMPSX_TRU_F64 : VOPC_F64 <vopc<0x7f>, "v_cmpsx_tru_f64">;
 621
 622 } // End hasSideEffects = 1, Defs = [EXEC]
 623
 624 defm V_CMP_F_I32 : VOPC_I32 <vopc<0x80>, "v_cmp_f_i32">;
 625 defm V_CMP_LT_I32 : VOPC_I32 <vopc<0x81>, "v_cmp_lt_i32", COND_SLT>;
 626 defm V_CMP_EQ_I32 : VOPC_I32 <vopc<0x82>, "v_cmp_eq_i32", COND_EQ>;
 627 defm V_CMP_LE_I32 : VOPC_I32 <vopc<0x83>, "v_cmp_le_i32", COND_SLE>;
 628 defm V_CMP_GT_I32 : VOPC_I32 <vopc<0x84>, "v_cmp_gt_i32", COND_SGT>;
 629 defm V_CMP_NE_I32 : VOPC_I32 <vopc<0x85>, "v_cmp_ne_i32", COND_NE>;
 630 defm V_CMP_GE_I32 : VOPC_I32 <vopc<0x86>, "v_cmp_ge_i32", COND_SGE>;
 631 defm V_CMP_T_I32 : VOPC_I32 <vopc<0x87>, "v_cmp_t_i32">;
 632
 633 let hasSideEffects = 1 in {
 634
 635 defm V_CMPX_F_I32 : VOPCX_I32 <vopc<0x90>, "v_cmpx_f_i32">;
 636 defm V_CMPX_LT_I32 : VOPCX_I32 <vopc<0x91>, "v_cmpx_lt_i32">;
 637 defm V_CMPX_EQ_I32 : VOPCX_I32 <vopc<0x92>, "v_cmpx_eq_i32">;
 638 defm V_CMPX_LE_I32 : VOPCX_I32 <vopc<0x93>, "v_cmpx_le_i32">;
 639 defm V_CMPX_GT_I32 : VOPCX_I32 <vopc<0x94>, "v_cmpx_gt_i32">;
 640 defm V_CMPX_NE_I32 : VOPCX_I32 <vopc<0x95>, "v_cmpx_ne_i32">;
 641 defm V_CMPX_GE_I32 : VOPCX_I32 <vopc<0x96>, "v_cmpx_ge_i32">;
 642 defm V_CMPX_T_I32 : VOPCX_I32 <vopc<0x97>, "v_cmpx_t_i32">;
 643
 644 } // End hasSideEffects = 1
 645
 646 defm V_CMP_F_I64 : VOPC_I64 <vopc<0xa0>, "v_cmp_f_i64">;
 647 defm V_CMP_LT_I64 : VOPC_I64 <vopc<0xa1>, "v_cmp_lt_i64", COND_SLT>;
 648 defm V_CMP_EQ_I64 : VOPC_I64 <vopc<0xa2>, "v_cmp_eq_i64", COND_EQ>;
 649 defm V_CMP_LE_I64 : VOPC_I64 <vopc<0xa3>, "v_cmp_le_i64", COND_SLE>;
 650 defm V_CMP_GT_I64 : VOPC_I64 <vopc<0xa4>, "v_cmp_gt_i64", COND_SGT>;
 651 defm V_CMP_NE_I64 : VOPC_I64 <vopc<0xa5>, "v_cmp_ne_i64", COND_NE>;
 652 defm V_CMP_GE_I64 : VOPC_I64 <vopc<0xa6>, "v_cmp_ge_i64", COND_SGE>;
 653 defm V_CMP_T_I64 : VOPC_I64 <vopc<0xa7>, "v_cmp_t_i64">;
 654
 655 let hasSideEffects = 1 in {
 656
 657 defm V_CMPX_F_I64 : VOPCX_I64 <vopc<0xb0>, "v_cmpx_f_i64">;
 658 defm V_CMPX_LT_I64 : VOPCX_I64 <vopc<0xb1>, "v_cmpx_lt_i64">;
 659 defm V_CMPX_EQ_I64 : VOPCX_I64 <vopc<0xb2>, "v_cmpx_eq_i64">;
 660 defm V_CMPX_LE_I64 : VOPCX_I64 <vopc<0xb3>, "v_cmpx_le_i64">;
 661 defm V_CMPX_GT_I64 : VOPCX_I64 <vopc<0xb4>, "v_cmpx_gt_i64">;
 662 defm V_CMPX_NE_I64 : VOPCX_I64 <vopc<0xb5>, "v_cmpx_ne_i64">;
 663 defm V_CMPX_GE_I64 : VOPCX_I64 <vopc<0xb6>, "v_cmpx_ge_i64">;
 664 defm V_CMPX_T_I64 : VOPCX_I64 <vopc<0xb7>, "v_cmpx_t_i64">;
 665
 666 } // End hasSideEffects = 1
 667
 668 defm V_CMP_F_U32 : VOPC_I32 <vopc<0xc0>, "v_cmp_f_u32">;
 669 defm V_CMP_LT_U32 : VOPC_I32 <vopc<0xc1>, "v_cmp_lt_u32", COND_ULT>;
 670 defm V_CMP_EQ_U32 : VOPC_I32 <vopc<0xc2>, "v_cmp_eq_u32", COND_EQ>;
 671 defm V_CMP_LE_U32 : VOPC_I32 <vopc<0xc3>, "v_cmp_le_u32", COND_ULE>;
 672 defm V_CMP_GT_U32 : VOPC_I32 <vopc<0xc4>, "v_cmp_gt_u32", COND_UGT>;
 673 defm V_CMP_NE_U32 : VOPC_I32 <vopc<0xc5>, "v_cmp_ne_u32", COND_NE>;
 674 defm V_CMP_GE_U32 : VOPC_I32 <vopc<0xc6>, "v_cmp_ge_u32", COND_UGE>;
 675 defm V_CMP_T_U32 : VOPC_I32 <vopc<0xc7>, "v_cmp_t_u32">;
 676
 677 let hasSideEffects = 1 in {
 678
 679 defm V_CMPX_F_U32 : VOPCX_I32 <vopc<0xd0>, "v_cmpx_f_u32">;
 680 defm V_CMPX_LT_U32 : VOPCX_I32 <vopc<0xd1>, "v_cmpx_lt_u32">;
 681 defm V_CMPX_EQ_U32 : VOPCX_I32 <vopc<0xd2>, "v_cmpx_eq_u32">;
 682 defm V_CMPX_LE_U32 : VOPCX_I32 <vopc<0xd3>, "v_cmpx_le_u32">;
 683 defm V_CMPX_GT_U32 : VOPCX_I32 <vopc<0xd4>, "v_cmpx_gt_u32">;
 684 defm V_CMPX_NE_U32 : VOPCX_I32 <vopc<0xd5>, "v_cmpx_ne_u32">;
 685 defm V_CMPX_GE_U32 : VOPCX_I32 <vopc<0xd6>, "v_cmpx_ge_u32">;
 686 defm V_CMPX_T_U32 : VOPCX_I32 <vopc<0xd7>, "v_cmpx_t_u32">;
 687
 688 } // End hasSideEffects = 1
 689
 690 defm V_CMP_F_U64 : VOPC_I64 <vopc<0xe0>, "v_cmp_f_u64">;
 691 defm V_CMP_LT_U64 : VOPC_I64 <vopc<0xe1>, "v_cmp_lt_u64", COND_ULT>;
 692 defm V_CMP_EQ_U64 : VOPC_I64 <vopc<0xe2>, "v_cmp_eq_u64", COND_EQ>;
 693 defm V_CMP_LE_U64 : VOPC_I64 <vopc<0xe3>, "v_cmp_le_u64", COND_ULE>;
 694 defm V_CMP_GT_U64 : VOPC_I64 <vopc<0xe4>, "v_cmp_gt_u64", COND_UGT>;
 695 defm V_CMP_NE_U64 : VOPC_I64 <vopc<0xe5>, "v_cmp_ne_u64", COND_NE>;
 696 defm V_CMP_GE_U64 : VOPC_I64 <vopc<0xe6>, "v_cmp_ge_u64", COND_UGE>;
 697 defm V_CMP_T_U64 : VOPC_I64 <vopc<0xe7>, "v_cmp_t_u64">;
 698
 699 let hasSideEffects = 1 in {
 700
 701 defm V_CMPX_F_U64 : VOPCX_I64 <vopc<0xf0>, "v_cmpx_f_u64">;
 702 defm V_CMPX_LT_U64 : VOPCX_I64 <vopc<0xf1>, "v_cmpx_lt_u64">;
 703 defm V_CMPX_EQ_U64 : VOPCX_I64 <vopc<0xf2>, "v_cmpx_eq_u64">;
 704 defm V_CMPX_LE_U64 : VOPCX_I64 <vopc<0xf3>, "v_cmpx_le_u64">;
 705 defm V_CMPX_GT_U64 : VOPCX_I64 <vopc<0xf4>, "v_cmpx_gt_u64">;
 706 defm V_CMPX_NE_U64 : VOPCX_I64 <vopc<0xf5>, "v_cmpx_ne_u64">;
 707 defm V_CMPX_GE_U64 : VOPCX_I64 <vopc<0xf6>, "v_cmpx_ge_u64">;
 708 defm V_CMPX_T_U64 : VOPCX_I64 <vopc<0xf7>, "v_cmpx_t_u64">;
 709
 710 } // End hasSideEffects = 1
 711
 712 defm V_CMP_CLASS_F32 : VOPC_F32 <vopc<0x88>, "v_cmp_class_f32">;
 713
 714 let hasSideEffects = 1 in {
 715 defm V_CMPX_CLASS_F32 : VOPCX_F32 <vopc<0x98>, "v_cmpx_class_f32">;
 716 } // End hasSideEffects = 1
 717
 718 defm V_CMP_CLASS_F64 : VOPC_F64 <vopc<0xa8>, "v_cmp_class_f64">;
 719
 720 let hasSideEffects = 1 in {
 721 defm V_CMPX_CLASS_F64 : VOPCX_F64 <vopc<0xb8>, "v_cmpx_class_f64">;
 722 } // End hasSideEffects = 1
 723
 724 } // End isCompare = 1
 725
 726 //===----------------------------------------------------------------------===//
 727 // DS Instructions
 728 //===----------------------------------------------------------------------===//
 729
 730
 731 def DS_ADD_U32 : DS_1A1D_NORET <0x0, "ds_add_u32", VReg_32>;
 732 def DS_SUB_U32 : DS_1A1D_NORET <0x1, "ds_sub_u32", VReg_32>;
 733 def DS_RSUB_U32 : DS_1A1D_NORET <0x2, "ds_rsub_u32", VReg_32>;
 734 def DS_INC_U32 : DS_1A1D_NORET <0x3, "ds_inc_u32", VReg_32>;
 735 def DS_DEC_U32 : DS_1A1D_NORET <0x4, "ds_dec_u32", VReg_32>;
 736 def DS_MIN_I32 : DS_1A1D_NORET <0x5, "ds_min_i32", VReg_32>;
 737 def DS_MAX_I32 : DS_1A1D_NORET <0x6, "ds_max_i32", VReg_32>;
 738 def DS_MIN_U32 : DS_1A1D_NORET <0x7, "ds_min_u32", VReg_32>;
 739 def DS_MAX_U32 : DS_1A1D_NORET <0x8, "ds_max_u32", VReg_32>;
 740 def DS_AND_B32 : DS_1A1D_NORET <0x9, "ds_and_b32", VReg_32>;
 741 def DS_OR_B32 : DS_1A1D_NORET <0xa, "ds_or_b32", VReg_32>;
 742 def DS_XOR_B32 : DS_1A1D_NORET <0xb, "ds_xor_b32", VReg_32>;
 743 def DS_MSKOR_B32 : DS_1A1D_NORET <0xc, "ds_mskor_b32", VReg_32>;
 744 def DS_CMPST_B32 : DS_1A2D_NORET <0x10, "ds_cmpst_b32", VReg_32>;
 745 def DS_CMPST_F32 : DS_1A2D_NORET <0x11, "ds_cmpst_f32", VReg_32>;
 746 def DS_MIN_F32 : DS_1A1D_NORET <0x12, "ds_min_f32", VReg_32>;
 747 def DS_MAX_F32 : DS_1A1D_NORET <0x13, "ds_max_f32", VReg_32>;
 748
 749 def DS_ADD_RTN_U32 : DS_1A1D_RET <0x20, "ds_add_rtn_u32", VReg_32, "ds_add_u32">;
 750 def DS_SUB_RTN_U32 : DS_1A1D_RET <0x21, "ds_sub_rtn_u32", VReg_32, "ds_sub_u32">;
 751 def DS_RSUB_RTN_U32 : DS_1A1D_RET <0x22, "ds_rsub_rtn_u32", VReg_32, "ds_rsub_u32">;
 752 def DS_INC_RTN_U32 : DS_1A1D_RET <0x23, "ds_inc_rtn_u32", VReg_32, "ds_inc_u32">;
 753 def DS_DEC_RTN_U32 : DS_1A1D_RET <0x24, "ds_dec_rtn_u32", VReg_32, "ds_dec_u32">;
 754 def DS_MIN_RTN_I32 : DS_1A1D_RET <0x25, "ds_min_rtn_i32", VReg_32, "ds_min_i32">;
 755 def DS_MAX_RTN_I32 : DS_1A1D_RET <0x26, "ds_max_rtn_i32", VReg_32, "ds_max_i32">;
 756 def DS_MIN_RTN_U32 : DS_1A1D_RET <0x27, "ds_min_rtn_u32", VReg_32, "ds_min_u32">;
 757 def DS_MAX_RTN_U32 : DS_1A1D_RET <0x28, "ds_max_rtn_u32", VReg_32, "ds_max_u32">;
 758 def DS_AND_RTN_B32 : DS_1A1D_RET <0x29, "ds_and_rtn_b32", VReg_32, "ds_and_b32">;
 759 def DS_OR_RTN_B32 : DS_1A1D_RET <0x2a, "ds_or_rtn_b32", VReg_32, "ds_or_b32">;
 760 def DS_XOR_RTN_B32 : DS_1A1D_RET <0x2b, "ds_xor_rtn_b32", VReg_32, "ds_xor_b32">;
 761 def DS_MSKOR_RTN_B32 : DS_1A1D_RET <0x2c, "ds_mskor_rtn_b32", VReg_32, "ds_mskor_b32">;
 762 def DS_WRXCHG_RTN_B32 : DS_1A1D_RET <0x2d, "ds_wrxchg_rtn_b32", VReg_32>;
 763 //def DS_WRXCHG2_RTN_B32 : DS_2A0D_RET <0x2e, "ds_wrxchg2_rtn_b32", VReg_32, "ds_wrxchg2_b32">;
 764 //def DS_WRXCHG2ST64_RTN_B32 : DS_2A0D_RET <0x2f, "ds_wrxchg2_rtn_b32", VReg_32, "ds_wrxchg2st64_b32">;
 765 def DS_CMPST_RTN_B32 : DS_1A2D_RET <0x30, "ds_cmpst_rtn_b32", VReg_32, "ds_cmpst_b32">;
 766 def DS_CMPST_RTN_F32 : DS_1A2D_RET <0x31, "ds_cmpst_rtn_f32", VReg_32, "ds_cmpst_f32">;
 767 def DS_MIN_RTN_F32 : DS_1A1D_RET <0x32, "ds_min_rtn_f32", VReg_32, "ds_min_f32">;
 768 def DS_MAX_RTN_F32 : DS_1A1D_RET <0x33, "ds_max_rtn_f32", VReg_32, "ds_max_f32">;
 769
 770 let SubtargetPredicate = isCI in {
 771 def DS_WRAP_RTN_F32 : DS_1A1D_RET <0x34, "ds_wrap_rtn_f32", VReg_32, "ds_wrap_f32">;
 772 } // End isCI
 773
 774
 775 def DS_ADD_U64 : DS_1A1D_NORET <0x40, "ds_add_u64", VReg_64>;
 776 def DS_SUB_U64 : DS_1A1D_NORET <0x41, "ds_sub_u64", VReg_64>;
 777 def DS_RSUB_U64 : DS_1A1D_NORET <0x42, "ds_rsub_u64", VReg_64>;
 778 def DS_INC_U64 : DS_1A1D_NORET <0x43, "ds_inc_u64", VReg_64>;
 779 def DS_DEC_U64 : DS_1A1D_NORET <0x44, "ds_dec_u64", VReg_64>;
 780 def DS_MIN_I64 : DS_1A1D_NORET <0x45, "ds_min_i64", VReg_64>;
 781 def DS_MAX_I64 : DS_1A1D_NORET <0x46, "ds_max_i64", VReg_64>;
 782 def DS_MIN_U64 : DS_1A1D_NORET <0x47, "ds_min_u64", VReg_64>;
 783 def DS_MAX_U64 : DS_1A1D_NORET <0x48, "ds_max_u64", VReg_64>;
 784 def DS_AND_B64 : DS_1A1D_NORET <0x49, "ds_and_b64", VReg_64>;
 785 def DS_OR_B64 : DS_1A1D_NORET <0x4a, "ds_or_b64", VReg_64>;
 786 def DS_XOR_B64 : DS_1A1D_NORET <0x4b, "ds_xor_b64", VReg_64>;
 787 def DS_MSKOR_B64 : DS_1A1D_NORET <0x4c, "ds_mskor_b64", VReg_64>;
 788 def DS_CMPST_B64 : DS_1A2D_NORET <0x50, "ds_cmpst_b64", VReg_64>;
 789 def DS_CMPST_F64 : DS_1A2D_NORET <0x51, "ds_cmpst_f64", VReg_64>;
 790 def DS_MIN_F64 : DS_1A1D_NORET <0x52, "ds_min_f64", VReg_64>;
 791 def DS_MAX_F64 : DS_1A1D_NORET <0x53, "ds_max_f64", VReg_64>;
 792
 793 def DS_ADD_RTN_U64 : DS_1A1D_RET <0x60, "ds_add_rtn_u64", VReg_64, "ds_add_u64">;
 794 def DS_SUB_RTN_U64 : DS_1A1D_RET <0x61, "ds_sub_rtn_u64", VReg_64, "ds_sub_u64">;
 795 def DS_RSUB_RTN_U64 : DS_1A1D_RET <0x62, "ds_rsub_rtn_u64", VReg_64, "ds_rsub_u64">;
 796 def DS_INC_RTN_U64 : DS_1A1D_RET <0x63, "ds_inc_rtn_u64", VReg_64, "ds_inc_u64">;
 797 def DS_DEC_RTN_U64 : DS_1A1D_RET <0x64, "ds_dec_rtn_u64", VReg_64, "ds_dec_u64">;
 798 def DS_MIN_RTN_I64 : DS_1A1D_RET <0x65, "ds_min_rtn_i64", VReg_64, "ds_min_i64">;
 799 def DS_MAX_RTN_I64 : DS_1A1D_RET <0x66, "ds_max_rtn_i64", VReg_64, "ds_max_i64">;
 800 def DS_MIN_RTN_U64 : DS_1A1D_RET <0x67, "ds_min_rtn_u64", VReg_64, "ds_min_u64">;
 801 def DS_MAX_RTN_U64 : DS_1A1D_RET <0x68, "ds_max_rtn_u64", VReg_64, "ds_max_u64">;
 802 def DS_AND_RTN_B64 : DS_1A1D_RET <0x69, "ds_and_rtn_b64", VReg_64, "ds_and_b64">;
 803 def DS_OR_RTN_B64 : DS_1A1D_RET <0x6a, "ds_or_rtn_b64", VReg_64, "ds_or_b64">;
 804 def DS_XOR_RTN_B64 : DS_1A1D_RET <0x6b, "ds_xor_rtn_b64", VReg_64, "ds_xor_b64">;
 805 def DS_MSKOR_RTN_B64 : DS_1A1D_RET <0x6c, "ds_mskor_rtn_b64", VReg_64, "ds_mskor_b64">;
 806 def DS_WRXCHG_RTN_B64 : DS_1A1D_RET <0x6d, "ds_wrxchg_rtn_b64", VReg_64, "ds_wrxchg_b64">;
 807 //def DS_WRXCHG2_RTN_B64 : DS_2A0D_RET <0x6e, "ds_wrxchg2_rtn_b64", VReg_64, "ds_wrxchg2_b64">;
 808 //def DS_WRXCHG2ST64_RTN_B64 : DS_2A0D_RET <0x6f, "ds_wrxchg2_rtn_b64", VReg_64, "ds_wrxchg2st64_b64">;
 809 def DS_CMPST_RTN_B64 : DS_1A2D_RET <0x70, "ds_cmpst_rtn_b64", VReg_64, "ds_cmpst_b64">;
 810 def DS_CMPST_RTN_F64 : DS_1A2D_RET <0x71, "ds_cmpst_rtn_f64", VReg_64, "ds_cmpst_f64">;
 811 def DS_MIN_RTN_F64 : DS_1A1D_RET <0x72, "ds_min_f64", VReg_64, "ds_min_f64">;
 812 def DS_MAX_RTN_F64 : DS_1A1D_RET <0x73, "ds_max_f64", VReg_64, "ds_max_f64">;
 813
 814 //let SubtargetPredicate = isCI in {
 815 // DS_CONDXCHG32_RTN_B64
 816 // DS_CONDXCHG32_RTN_B128
 817 //} // End isCI
 818
 819 // TODO: _SRC2_* forms
 820
 821 def DS_WRITE_B32 : DS_Store_Helper <0x0000000d, "ds_write_b32", VReg_32>;
 822 def DS_WRITE_B8 : DS_Store_Helper <0x00000001e, "ds_write_b8", VReg_32>;
 823 def DS_WRITE_B16 : DS_Store_Helper <0x00000001f, "ds_write_b16", VReg_32>;
 824 def DS_WRITE_B64 : DS_Store_Helper <0x00000004d, "ds_write_b64", VReg_64>;
 825
 826 def DS_READ_B32 : DS_Load_Helper <0x00000036, "ds_read_b32", VReg_32>;
 827 def DS_READ_I8 : DS_Load_Helper <0x00000039, "ds_read_i8", VReg_32>;
 828 def DS_READ_U8 : DS_Load_Helper <0x0000003a, "ds_read_u8", VReg_32>;
 829 def DS_READ_I16 : DS_Load_Helper <0x0000003b, "ds_read_i16", VReg_32>;
 830 def DS_READ_U16 : DS_Load_Helper <0x0000003c, "ds_read_u16", VReg_32>;
 831 def DS_READ_B64 : DS_Load_Helper <0x00000076, "ds_read_b64", VReg_64>;
 832
 833 // 2 forms.
 834 def DS_WRITE2_B32 : DS_Store2_Helper <0x0000000E, "ds_write2_b32", VReg_32>;
 835 def DS_WRITE2ST64_B32 : DS_Store2_Helper <0x0000000F, "ds_write2st64_b32", VReg_32>;
 836 def DS_WRITE2_B64 : DS_Store2_Helper <0x0000004E, "ds_write2_b64", VReg_64>;
 837 def DS_WRITE2ST64_B64 : DS_Store2_Helper <0x0000004F, "ds_write2st64_b64", VReg_64>;
 838
 839 def DS_READ2_B32 : DS_Load2_Helper <0x00000037, "ds_read2_b32", VReg_64>;
 840 def DS_READ2ST64_B32 : DS_Load2_Helper <0x00000038, "ds_read2st64_b32", VReg_64>;
 841 def DS_READ2_B64 : DS_Load2_Helper <0x00000075, "ds_read2_b64", VReg_128>;
 842 def DS_READ2ST64_B64 : DS_Load2_Helper <0x00000076, "ds_read2st64_b64", VReg_128>;
 843
 844 //===----------------------------------------------------------------------===//
 845 // MUBUF Instructions
 846 //===----------------------------------------------------------------------===//
 847
 848 //def BUFFER_LOAD_FORMAT_X : MUBUF_ <0x00000000, "buffer_load_format_x", []>;
 849 //def BUFFER_LOAD_FORMAT_XY : MUBUF_ <0x00000001, "buffer_load_format_xy", []>;
 850 //def BUFFER_LOAD_FORMAT_XYZ : MUBUF_ <0x00000002, "buffer_load_format_xyz", []>;
 851 defm BUFFER_LOAD_FORMAT_XYZW : MUBUF_Load_Helper <0x00000003, "buffer_load_format_xyzw", VReg_128>;
 852 //def BUFFER_STORE_FORMAT_X : MUBUF_ <0x00000004, "buffer_store_format_x", []>;
 853 //def BUFFER_STORE_FORMAT_XY : MUBUF_ <0x00000005, "buffer_store_format_xy", []>;
 854 //def BUFFER_STORE_FORMAT_XYZ : MUBUF_ <0x00000006, "buffer_store_format_xyz", []>;
 855 //def BUFFER_STORE_FORMAT_XYZW : MUBUF_ <0x00000007, "buffer_store_format_xyzw", []>;
 856 defm BUFFER_LOAD_UBYTE : MUBUF_Load_Helper <
 857   0x00000008, "buffer_load_ubyte", VReg_32, i32, az_extloadi8_global
 858 >;
 859 defm BUFFER_LOAD_SBYTE : MUBUF_Load_Helper <
 860   0x00000009, "buffer_load_sbyte", VReg_32, i32, sextloadi8_global
 861 >;
 862 defm BUFFER_LOAD_USHORT : MUBUF_Load_Helper <
 863   0x0000000a, "buffer_load_ushort", VReg_32, i32, az_extloadi16_global
 864 >;
 865 defm BUFFER_LOAD_SSHORT : MUBUF_Load_Helper <
 866   0x0000000b, "buffer_load_sshort", VReg_32, i32, sextloadi16_global
 867 >;
 868 defm BUFFER_LOAD_DWORD : MUBUF_Load_Helper <
 869   0x0000000c, "buffer_load_dword", VReg_32, i32, global_load
 870 >;
 871 defm BUFFER_LOAD_DWORDX2 : MUBUF_Load_Helper <
 872   0x0000000d, "buffer_load_dwordx2", VReg_64, v2i32, global_load
 873 >;
 874 defm BUFFER_LOAD_DWORDX4 : MUBUF_Load_Helper <
 875   0x0000000e, "buffer_load_dwordx4", VReg_128, v4i32, global_load
 876 >;
 877
 878 defm BUFFER_STORE_BYTE : MUBUF_Store_Helper <
 879   0x00000018, "buffer_store_byte", VReg_32, i32, truncstorei8_global
 880 >;
 881
 882 defm BUFFER_STORE_SHORT : MUBUF_Store_Helper <
 883   0x0000001a, "buffer_store_short", VReg_32, i32, truncstorei16_global
 884 >;
 885
 886 defm BUFFER_STORE_DWORD : MUBUF_Store_Helper <
 887   0x0000001c, "buffer_store_dword", VReg_32, i32, global_store
 888 >;
 889
 890 defm BUFFER_STORE_DWORDX2 : MUBUF_Store_Helper <
 891   0x0000001d, "buffer_store_dwordx2", VReg_64, v2i32, global_store
 892 >;
 893
 894 defm BUFFER_STORE_DWORDX4 : MUBUF_Store_Helper <
 895   0x0000001e, "buffer_store_dwordx4", VReg_128, v4i32, global_store
 896 >;
 897 //def BUFFER_ATOMIC_SWAP : MUBUF_ <0x00000030, "buffer_atomic_swap", []>;
 898 defm BUFFER_ATOMIC_SWAP : MUBUF_Atomic <
 899   0x00000030, "buffer_atomic_swap", VReg_32, i32, atomic_swap_global
 900 >;
 901 //def BUFFER_ATOMIC_CMPSWAP : MUBUF_ <0x00000031, "buffer_atomic_cmpswap", []>;
 902 defm BUFFER_ATOMIC_ADD : MUBUF_Atomic <
 903   0x00000032, "buffer_atomic_add", VReg_32, i32, atomic_add_global
 904 >;
 905 defm BUFFER_ATOMIC_SUB : MUBUF_Atomic <
 906   0x00000033, "buffer_atomic_sub", VReg_32, i32, atomic_sub_global
 907 >;
 908 //def BUFFER_ATOMIC_RSUB : MUBUF_ <0x00000034, "buffer_atomic_rsub", []>;
 909 defm BUFFER_ATOMIC_SMIN : MUBUF_Atomic <
 910   0x00000035, "buffer_atomic_smin", VReg_32, i32, atomic_min_global
 911 >;
 912 defm BUFFER_ATOMIC_UMIN : MUBUF_Atomic <
 913   0x00000036, "buffer_atomic_umin", VReg_32, i32, atomic_umin_global
 914 >;
 915 defm BUFFER_ATOMIC_SMAX : MUBUF_Atomic <
 916   0x00000037, "buffer_atomic_smax", VReg_32, i32, atomic_max_global
 917 >;
 918 defm BUFFER_ATOMIC_UMAX : MUBUF_Atomic <
 919   0x00000038, "buffer_atomic_umax", VReg_32, i32, atomic_umax_global
 920 >;
 921 defm BUFFER_ATOMIC_AND : MUBUF_Atomic <
 922   0x00000039, "buffer_atomic_and", VReg_32, i32, atomic_and_global
 923 >;
 924 defm BUFFER_ATOMIC_OR : MUBUF_Atomic <
 925   0x0000003a, "buffer_atomic_or", VReg_32, i32, atomic_or_global
 926 >;
 927 defm BUFFER_ATOMIC_XOR : MUBUF_Atomic <
 928   0x0000003b, "buffer_atomic_xor", VReg_32, i32, atomic_xor_global
 929 >;
 930 //def BUFFER_ATOMIC_INC : MUBUF_ <0x0000003c, "buffer_atomic_inc", []>;
 931 //def BUFFER_ATOMIC_DEC : MUBUF_ <0x0000003d, "buffer_atomic_dec", []>;
 932 //def BUFFER_ATOMIC_FCMPSWAP : MUBUF_ <0x0000003e, "buffer_atomic_fcmpswap", []>;
 933 //def BUFFER_ATOMIC_FMIN : MUBUF_ <0x0000003f, "buffer_atomic_fmin", []>;
 934 //def BUFFER_ATOMIC_FMAX : MUBUF_ <0x00000040, "buffer_atomic_fmax", []>;
 935 //def BUFFER_ATOMIC_SWAP_X2 : MUBUF_X2 <0x00000050, "buffer_atomic_swap_x2", []>;
 936 //def BUFFER_ATOMIC_CMPSWAP_X2 : MUBUF_X2 <0x00000051, "buffer_atomic_cmpswap_x2", []>;
 937 //def BUFFER_ATOMIC_ADD_X2 : MUBUF_X2 <0x00000052, "buffer_atomic_add_x2", []>;
 938 //def BUFFER_ATOMIC_SUB_X2 : MUBUF_X2 <0x00000053, "buffer_atomic_sub_x2", []>;
 939 //def BUFFER_ATOMIC_RSUB_X2 : MUBUF_X2 <0x00000054, "buffer_atomic_rsub_x2", []>;
 940 //def BUFFER_ATOMIC_SMIN_X2 : MUBUF_X2 <0x00000055, "buffer_atomic_smin_x2", []>;
 941 //def BUFFER_ATOMIC_UMIN_X2 : MUBUF_X2 <0x00000056, "buffer_atomic_umin_x2", []>;
 942 //def BUFFER_ATOMIC_SMAX_X2 : MUBUF_X2 <0x00000057, "buffer_atomic_smax_x2", []>;
 943 //def BUFFER_ATOMIC_UMAX_X2 : MUBUF_X2 <0x00000058, "buffer_atomic_umax_x2", []>;
 944 //def BUFFER_ATOMIC_AND_X2 : MUBUF_X2 <0x00000059, "buffer_atomic_and_x2", []>;
 945 //def BUFFER_ATOMIC_OR_X2 : MUBUF_X2 <0x0000005a, "buffer_atomic_or_x2", []>;
 946 //def BUFFER_ATOMIC_XOR_X2 : MUBUF_X2 <0x0000005b, "buffer_atomic_xor_x2", []>;
 947 //def BUFFER_ATOMIC_INC_X2 : MUBUF_X2 <0x0000005c, "buffer_atomic_inc_x2", []>;
 948 //def BUFFER_ATOMIC_DEC_X2 : MUBUF_X2 <0x0000005d, "buffer_atomic_dec_x2", []>;
 949 //def BUFFER_ATOMIC_FCMPSWAP_X2 : MUBUF_X2 <0x0000005e, "buffer_atomic_fcmpswap_x2", []>;
 950 //def BUFFER_ATOMIC_FMIN_X2 : MUBUF_X2 <0x0000005f, "buffer_atomic_fmin_x2", []>;
 951 //def BUFFER_ATOMIC_FMAX_X2 : MUBUF_X2 <0x00000060, "buffer_atomic_fmax_x2", []>;
 952 //def BUFFER_WBINVL1_SC : MUBUF_WBINVL1 <0x00000070, "buffer_wbinvl1_sc", []>;
 953 //def BUFFER_WBINVL1 : MUBUF_WBINVL1 <0x00000071, "buffer_wbinvl1", []>;
 954
 955 //===----------------------------------------------------------------------===//
 956 // MTBUF Instructions
 957 //===----------------------------------------------------------------------===//
 958
 959 //def TBUFFER_LOAD_FORMAT_X : MTBUF_ <0x00000000, "tbuffer_load_format_x", []>;
 960 //def TBUFFER_LOAD_FORMAT_XY : MTBUF_ <0x00000001, "tbuffer_load_format_xy", []>;
 961 //def TBUFFER_LOAD_FORMAT_XYZ : MTBUF_ <0x00000002, "tbuffer_load_format_xyz", []>;
 962 defm TBUFFER_LOAD_FORMAT_XYZW : MTBUF_Load_Helper <0x00000003, "tbuffer_load_format_xyzw", VReg_128>;
 963 defm TBUFFER_STORE_FORMAT_X : MTBUF_Store_Helper <0x00000004, "tbuffer_store_format_x", VReg_32>;
 964 defm TBUFFER_STORE_FORMAT_XY : MTBUF_Store_Helper <0x00000005, "tbuffer_store_format_xy", VReg_64>;
 965 defm TBUFFER_STORE_FORMAT_XYZ : MTBUF_Store_Helper <0x00000006, "tbuffer_store_format_xyz", VReg_128>;
 966 defm TBUFFER_STORE_FORMAT_XYZW : MTBUF_Store_Helper <0x00000007, "tbuffer_store_format_xyzw", VReg_128>;
 967
 968 //===----------------------------------------------------------------------===//
 969 // MIMG Instructions
 970 //===----------------------------------------------------------------------===//
 971
 972 defm IMAGE_LOAD : MIMG_NoSampler <0x00000000, "image_load">;
 973 defm IMAGE_LOAD_MIP : MIMG_NoSampler <0x00000001, "image_load_mip">;
 974 //def IMAGE_LOAD_PCK : MIMG_NoPattern_ <"image_load_pck", 0x00000002>;
 975 //def IMAGE_LOAD_PCK_SGN : MIMG_NoPattern_ <"image_load_pck_sgn", 0x00000003>;
 976 //def IMAGE_LOAD_MIP_PCK : MIMG_NoPattern_ <"image_load_mip_pck", 0x00000004>;
 977 //def IMAGE_LOAD_MIP_PCK_SGN : MIMG_NoPattern_ <"image_load_mip_pck_sgn", 0x00000005>;
 978 //def IMAGE_STORE : MIMG_NoPattern_ <"image_store", 0x00000008>;
 979 //def IMAGE_STORE_MIP : MIMG_NoPattern_ <"image_store_mip", 0x00000009>;
 980 //def IMAGE_STORE_PCK : MIMG_NoPattern_ <"image_store_pck", 0x0000000a>;
 981 //def IMAGE_STORE_MIP_PCK : MIMG_NoPattern_ <"image_store_mip_pck", 0x0000000b>;
 982 defm IMAGE_GET_RESINFO : MIMG_NoSampler <0x0000000e, "image_get_resinfo">;
 983 //def IMAGE_ATOMIC_SWAP : MIMG_NoPattern_ <"image_atomic_swap", 0x0000000f>;
 984 //def IMAGE_ATOMIC_CMPSWAP : MIMG_NoPattern_ <"image_atomic_cmpswap", 0x00000010>;
 985 //def IMAGE_ATOMIC_ADD : MIMG_NoPattern_ <"image_atomic_add", 0x00000011>;
 986 //def IMAGE_ATOMIC_SUB : MIMG_NoPattern_ <"image_atomic_sub", 0x00000012>;
 987 //def IMAGE_ATOMIC_RSUB : MIMG_NoPattern_ <"image_atomic_rsub", 0x00000013>;
 988 //def IMAGE_ATOMIC_SMIN : MIMG_NoPattern_ <"image_atomic_smin", 0x00000014>;
 989 //def IMAGE_ATOMIC_UMIN : MIMG_NoPattern_ <"image_atomic_umin", 0x00000015>;
 990 //def IMAGE_ATOMIC_SMAX : MIMG_NoPattern_ <"image_atomic_smax", 0x00000016>;
 991 //def IMAGE_ATOMIC_UMAX : MIMG_NoPattern_ <"image_atomic_umax", 0x00000017>;
 992 //def IMAGE_ATOMIC_AND : MIMG_NoPattern_ <"image_atomic_and", 0x00000018>;
 993 //def IMAGE_ATOMIC_OR : MIMG_NoPattern_ <"image_atomic_or", 0x00000019>;
 994 //def IMAGE_ATOMIC_XOR : MIMG_NoPattern_ <"image_atomic_xor", 0x0000001a>;
 995 //def IMAGE_ATOMIC_INC : MIMG_NoPattern_ <"image_atomic_inc", 0x0000001b>;
 996 //def IMAGE_ATOMIC_DEC : MIMG_NoPattern_ <"image_atomic_dec", 0x0000001c>;
 997 //def IMAGE_ATOMIC_FCMPSWAP : MIMG_NoPattern_ <"image_atomic_fcmpswap", 0x0000001d>;
 998 //def IMAGE_ATOMIC_FMIN : MIMG_NoPattern_ <"image_atomic_fmin", 0x0000001e>;
 999 //def IMAGE_ATOMIC_FMAX : MIMG_NoPattern_ <"image_atomic_fmax", 0x0000001f>;
1000 defm IMAGE_SAMPLE           : MIMG_Sampler <0x00000020, "image_sample">;
1001 defm IMAGE_SAMPLE_CL        : MIMG_Sampler <0x00000021, "image_sample_cl">;
1002 defm IMAGE_SAMPLE_D         : MIMG_Sampler <0x00000022, "image_sample_d">;
1003 defm IMAGE_SAMPLE_D_CL      : MIMG_Sampler <0x00000023, "image_sample_d_cl">;
1004 defm IMAGE_SAMPLE_L         : MIMG_Sampler <0x00000024, "image_sample_l">;
1005 defm IMAGE_SAMPLE_B         : MIMG_Sampler <0x00000025, "image_sample_b">;
1006 defm IMAGE_SAMPLE_B_CL      : MIMG_Sampler <0x00000026, "image_sample_b_cl">;
1007 defm IMAGE_SAMPLE_LZ        : MIMG_Sampler <0x00000027, "image_sample_lz">;
1008 defm IMAGE_SAMPLE_C         : MIMG_Sampler <0x00000028, "image_sample_c">;
1009 defm IMAGE_SAMPLE_C_CL      : MIMG_Sampler <0x00000029, "image_sample_c_cl">;
1010 defm IMAGE_SAMPLE_C_D       : MIMG_Sampler <0x0000002a, "image_sample_c_d">;
1011 defm IMAGE_SAMPLE_C_D_CL    : MIMG_Sampler <0x0000002b, "image_sample_c_d_cl">;
1012 defm IMAGE_SAMPLE_C_L       : MIMG_Sampler <0x0000002c, "image_sample_c_l">;
1013 defm IMAGE_SAMPLE_C_B       : MIMG_Sampler <0x0000002d, "image_sample_c_b">;
1014 defm IMAGE_SAMPLE_C_B_CL    : MIMG_Sampler <0x0000002e, "image_sample_c_b_cl">;
1015 defm IMAGE_SAMPLE_C_LZ      : MIMG_Sampler <0x0000002f, "image_sample_c_lz">;
1016 defm IMAGE_SAMPLE_O         : MIMG_Sampler <0x00000030, "image_sample_o">;
1017 defm IMAGE_SAMPLE_CL_O      : MIMG_Sampler <0x00000031, "image_sample_cl_o">;
1018 defm IMAGE_SAMPLE_D_O       : MIMG_Sampler <0x00000032, "image_sample_d_o">;
1019 defm IMAGE_SAMPLE_D_CL_O    : MIMG_Sampler <0x00000033, "image_sample_d_cl_o">;
1020 defm IMAGE_SAMPLE_L_O       : MIMG_Sampler <0x00000034, "image_sample_l_o">;
1021 defm IMAGE_SAMPLE_B_O       : MIMG_Sampler <0x00000035, "image_sample_b_o">;
1022 defm IMAGE_SAMPLE_B_CL_O    : MIMG_Sampler <0x00000036, "image_sample_b_cl_o">;
1023 defm IMAGE_SAMPLE_LZ_O      : MIMG_Sampler <0x00000037, "image_sample_lz_o">;
1024 defm IMAGE_SAMPLE_C_O       : MIMG_Sampler <0x00000038, "image_sample_c_o">;
1025 defm IMAGE_SAMPLE_C_CL_O    : MIMG_Sampler <0x00000039, "image_sample_c_cl_o">;
1026 defm IMAGE_SAMPLE_C_D_O     : MIMG_Sampler <0x0000003a, "image_sample_c_d_o">;
1027 defm IMAGE_SAMPLE_C_D_CL_O  : MIMG_Sampler <0x0000003b, "image_sample_c_d_cl_o">;
1028 defm IMAGE_SAMPLE_C_L_O     : MIMG_Sampler <0x0000003c, "image_sample_c_l_o">;
1029 defm IMAGE_SAMPLE_C_B_O     : MIMG_Sampler <0x0000003d, "image_sample_c_b_o">;
1030 defm IMAGE_SAMPLE_C_B_CL_O  : MIMG_Sampler <0x0000003e, "image_sample_c_b_cl_o">;
1031 defm IMAGE_SAMPLE_C_LZ_O    : MIMG_Sampler <0x0000003f, "image_sample_c_lz_o">;
1032 defm IMAGE_GATHER4          : MIMG_Gather <0x00000040, "image_gather4">;
1033 defm IMAGE_GATHER4_CL       : MIMG_Gather <0x00000041, "image_gather4_cl">;
1034 defm IMAGE_GATHER4_L        : MIMG_Gather <0x00000044, "image_gather4_l">;
1035 defm IMAGE_GATHER4_B        : MIMG_Gather <0x00000045, "image_gather4_b">;
1036 defm IMAGE_GATHER4_B_CL     : MIMG_Gather <0x00000046, "image_gather4_b_cl">;
1037 defm IMAGE_GATHER4_LZ       : MIMG_Gather <0x00000047, "image_gather4_lz">;
1038 defm IMAGE_GATHER4_C        : MIMG_Gather <0x00000048, "image_gather4_c">;
1039 defm IMAGE_GATHER4_C_CL     : MIMG_Gather <0x00000049, "image_gather4_c_cl">;
1040 defm IMAGE_GATHER4_C_L      : MIMG_Gather <0x0000004c, "image_gather4_c_l">;
1041 defm IMAGE_GATHER4_C_B      : MIMG_Gather <0x0000004d, "image_gather4_c_b">;
1042 defm IMAGE_GATHER4_C_B_CL   : MIMG_Gather <0x0000004e, "image_gather4_c_b_cl">;
1043 defm IMAGE_GATHER4_C_LZ     : MIMG_Gather <0x0000004f, "image_gather4_c_lz">;
1044 defm IMAGE_GATHER4_O        : MIMG_Gather <0x00000050, "image_gather4_o">;
1045 defm IMAGE_GATHER4_CL_O     : MIMG_Gather <0x00000051, "image_gather4_cl_o">;
1046 defm IMAGE_GATHER4_L_O      : MIMG_Gather <0x00000054, "image_gather4_l_o">;
1047 defm IMAGE_GATHER4_B_O      : MIMG_Gather <0x00000055, "image_gather4_b_o">;
1048 defm IMAGE_GATHER4_B_CL_O   : MIMG_Gather <0x00000056, "image_gather4_b_cl_o">;
1049 defm IMAGE_GATHER4_LZ_O     : MIMG_Gather <0x00000057, "image_gather4_lz_o">;
1050 defm IMAGE_GATHER4_C_O      : MIMG_Gather <0x00000058, "image_gather4_c_o">;
1051 defm IMAGE_GATHER4_C_CL_O   : MIMG_Gather <0x00000059, "image_gather4_c_cl_o">;
1052 defm IMAGE_GATHER4_C_L_O    : MIMG_Gather <0x0000005c, "image_gather4_c_l_o">;
1053 defm IMAGE_GATHER4_C_B_O    : MIMG_Gather <0x0000005d, "image_gather4_c_b_o">;
1054 defm IMAGE_GATHER4_C_B_CL_O : MIMG_Gather <0x0000005e, "image_gather4_c_b_cl_o">;
1055 defm IMAGE_GATHER4_C_LZ_O   : MIMG_Gather <0x0000005f, "image_gather4_c_lz_o">;
1056 defm IMAGE_GET_LOD          : MIMG_Sampler <0x00000060, "image_get_lod">;
1057 defm IMAGE_SAMPLE_CD        : MIMG_Sampler <0x00000068, "image_sample_cd">;
1058 defm IMAGE_SAMPLE_CD_CL     : MIMG_Sampler <0x00000069, "image_sample_cd_cl">;
1059 defm IMAGE_SAMPLE_C_CD      : MIMG_Sampler <0x0000006a, "image_sample_c_cd">;
1060 defm IMAGE_SAMPLE_C_CD_CL   : MIMG_Sampler <0x0000006b, "image_sample_c_cd_cl">;
1061 defm IMAGE_SAMPLE_CD_O      : MIMG_Sampler <0x0000006c, "image_sample_cd_o">;
1062 defm IMAGE_SAMPLE_CD_CL_O   : MIMG_Sampler <0x0000006d, "image_sample_cd_cl_o">;
1063 defm IMAGE_SAMPLE_C_CD_O    : MIMG_Sampler <0x0000006e, "image_sample_c_cd_o">;
1064 defm IMAGE_SAMPLE_C_CD_CL_O : MIMG_Sampler <0x0000006f, "image_sample_c_cd_cl_o">;
1065 //def IMAGE_RSRC256 : MIMG_NoPattern_RSRC256 <"image_rsrc256", 0x0000007e>;
1066 //def IMAGE_SAMPLER : MIMG_NoPattern_ <"image_sampler", 0x0000007f>;
1067
1068 //===----------------------------------------------------------------------===//
1069 // Flat Instructions
1070 //===----------------------------------------------------------------------===//
1071
1072 let Predicates = [HasFlatAddressSpace] in {
1073 def FLAT_LOAD_UBYTE : FLAT_Load_Helper <0x00000008, "flat_load_ubyte", VReg_32>;
1074 def FLAT_LOAD_SBYTE : FLAT_Load_Helper <0x00000009, "flat_load_sbyte", VReg_32>;
1075 def FLAT_LOAD_USHORT : FLAT_Load_Helper <0x0000000a, "flat_load_ushort", VReg_32>;
1076 def FLAT_LOAD_SSHORT : FLAT_Load_Helper <0x0000000b, "flat_load_sshort", VReg_32>;
1077 def FLAT_LOAD_DWORD : FLAT_Load_Helper <0x0000000c, "flat_load_dword", VReg_32>;
1078 def FLAT_LOAD_DWORDX2 : FLAT_Load_Helper <0x0000000d, "flat_load_dwordx2", VReg_64>;
1079 def FLAT_LOAD_DWORDX4 : FLAT_Load_Helper <0x0000000e, "flat_load_dwordx4", VReg_128>;
1080 def FLAT_LOAD_DWORDX3 : FLAT_Load_Helper <0x00000010, "flat_load_dwordx3", VReg_96>;
1081
1082 def FLAT_STORE_BYTE : FLAT_Store_Helper <
1083   0x00000018, "flat_store_byte", VReg_32
1084 >;
1085
1086 def FLAT_STORE_SHORT : FLAT_Store_Helper <
1087   0x0000001a, "flat_store_short", VReg_32
1088 >;
1089
1090 def FLAT_STORE_DWORD : FLAT_Store_Helper <
1091   0x0000001c, "flat_store_dword", VReg_32
1092 >;
1093
1094 def FLAT_STORE_DWORDX2 : FLAT_Store_Helper <
1095   0x0000001d, "flat_store_dwordx2", VReg_64
1096 >;
1097
1098 def FLAT_STORE_DWORDX4 : FLAT_Store_Helper <
1099   0x0000001e, "flat_store_dwordx4", VReg_128
1100 >;
1101
1102 def FLAT_STORE_DWORDX3 : FLAT_Store_Helper <
1103   0x0000001e, "flat_store_dwordx3", VReg_96
1104 >;
1105
1106 //def FLAT_ATOMIC_SWAP : FLAT_ <0x00000030, "flat_atomic_swap", []>;
1107 //def FLAT_ATOMIC_CMPSWAP : FLAT_ <0x00000031, "flat_atomic_cmpswap", []>;
1108 //def FLAT_ATOMIC_ADD : FLAT_ <0x00000032, "flat_atomic_add", []>;
1109 //def FLAT_ATOMIC_SUB : FLAT_ <0x00000033, "flat_atomic_sub", []>;
1110 //def FLAT_ATOMIC_RSUB : FLAT_ <0x00000034, "flat_atomic_rsub", []>;
1111 //def FLAT_ATOMIC_SMIN : FLAT_ <0x00000035, "flat_atomic_smin", []>;
1112 //def FLAT_ATOMIC_UMIN : FLAT_ <0x00000036, "flat_atomic_umin", []>;
1113 //def FLAT_ATOMIC_SMAX : FLAT_ <0x00000037, "flat_atomic_smax", []>;
1114 //def FLAT_ATOMIC_UMAX : FLAT_ <0x00000038, "flat_atomic_umax", []>;
1115 //def FLAT_ATOMIC_AND : FLAT_ <0x00000039, "flat_atomic_and", []>;
1116 //def FLAT_ATOMIC_OR : FLAT_ <0x0000003a, "flat_atomic_or", []>;
1117 //def FLAT_ATOMIC_XOR : FLAT_ <0x0000003b, "flat_atomic_xor", []>;
1118 //def FLAT_ATOMIC_INC : FLAT_ <0x0000003c, "flat_atomic_inc", []>;
1119 //def FLAT_ATOMIC_DEC : FLAT_ <0x0000003d, "flat_atomic_dec", []>;
1120 //def FLAT_ATOMIC_FCMPSWAP : FLAT_ <0x0000003e, "flat_atomic_fcmpswap", []>;
1121 //def FLAT_ATOMIC_FMIN : FLAT_ <0x0000003f, "flat_atomic_fmin", []>;
1122 //def FLAT_ATOMIC_FMAX : FLAT_ <0x00000040, "flat_atomic_fmax", []>;
1123 //def FLAT_ATOMIC_SWAP_X2 : FLAT_X2 <0x00000050, "flat_atomic_swap_x2", []>;
1124 //def FLAT_ATOMIC_CMPSWAP_X2 : FLAT_X2 <0x00000051, "flat_atomic_cmpswap_x2", []>;
1125 //def FLAT_ATOMIC_ADD_X2 : FLAT_X2 <0x00000052, "flat_atomic_add_x2", []>;
1126 //def FLAT_ATOMIC_SUB_X2 : FLAT_X2 <0x00000053, "flat_atomic_sub_x2", []>;
1127 //def FLAT_ATOMIC_RSUB_X2 : FLAT_X2 <0x00000054, "flat_atomic_rsub_x2", []>;
1128 //def FLAT_ATOMIC_SMIN_X2 : FLAT_X2 <0x00000055, "flat_atomic_smin_x2", []>;
1129 //def FLAT_ATOMIC_UMIN_X2 : FLAT_X2 <0x00000056, "flat_atomic_umin_x2", []>;
1130 //def FLAT_ATOMIC_SMAX_X2 : FLAT_X2 <0x00000057, "flat_atomic_smax_x2", []>;
1131 //def FLAT_ATOMIC_UMAX_X2 : FLAT_X2 <0x00000058, "flat_atomic_umax_x2", []>;
1132 //def FLAT_ATOMIC_AND_X2 : FLAT_X2 <0x00000059, "flat_atomic_and_x2", []>;
1133 //def FLAT_ATOMIC_OR_X2 : FLAT_X2 <0x0000005a, "flat_atomic_or_x2", []>;
1134 //def FLAT_ATOMIC_XOR_X2 : FLAT_X2 <0x0000005b, "flat_atomic_xor_x2", []>;
1135 //def FLAT_ATOMIC_INC_X2 : FLAT_X2 <0x0000005c, "flat_atomic_inc_x2", []>;
1136 //def FLAT_ATOMIC_DEC_X2 : FLAT_X2 <0x0000005d, "flat_atomic_dec_x2", []>;
1137 //def FLAT_ATOMIC_FCMPSWAP_X2 : FLAT_X2 <0x0000005e, "flat_atomic_fcmpswap_x2", []>;
1138 //def FLAT_ATOMIC_FMIN_X2 : FLAT_X2 <0x0000005f, "flat_atomic_fmin_x2", []>;
1139 //def FLAT_ATOMIC_FMAX_X2 : FLAT_X2 <0x00000060, "flat_atomic_fmax_x2", []>;
1140
1141 } // End HasFlatAddressSpace predicate
1142 //===----------------------------------------------------------------------===//
1143 // VOP1 Instructions
1144 //===----------------------------------------------------------------------===//
1145
1146 //def V_NOP : VOP1_ <0x00000000, "v_nop", []>;
1147
1148 let isMoveImm = 1 in {
1149 defm V_MOV_B32 : VOP1Inst <vop1<0x1>, "v_mov_b32", VOP_I32_I32>;
1150 } // End isMoveImm = 1
1151
1152 let Uses = [EXEC] in {
1153
1154 def V_READFIRSTLANE_B32 : VOP1 <
1155   0x00000002,
1156   (outs SReg_32:$vdst),
1157   (ins VReg_32:$src0),
1158   "v_readfirstlane_b32 $vdst, $src0",
1159   []
1160 >;
1161
1162 }
1163
1164 defm V_CVT_I32_F64 : VOP1Inst <vop1<0x3>, "v_cvt_i32_f64",
1165   VOP_I32_F64, fp_to_sint
1166 >;
1167 defm V_CVT_F64_I32 : VOP1Inst <vop1<0x4>, "v_cvt_f64_i32",
1168   VOP_F64_I32, sint_to_fp
1169 >;
1170 defm V_CVT_F32_I32 : VOP1Inst <vop1<0x5>, "v_cvt_f32_i32",
1171   VOP_F32_I32, sint_to_fp
1172 >;
1173 defm V_CVT_F32_U32 : VOP1Inst <vop1<0x6>, "v_cvt_f32_u32",
1174   VOP_F32_I32, uint_to_fp
1175 >;
1176 defm V_CVT_U32_F32 : VOP1Inst <vop1<0x7>, "v_cvt_u32_f32",
1177   VOP_I32_F32, fp_to_uint
1178 >;
1179 defm V_CVT_I32_F32 : VOP1Inst <vop1<0x8>, "v_cvt_i32_f32",
1180   VOP_I32_F32, fp_to_sint
1181 >;
1182 defm V_MOV_FED_B32 : VOP1Inst <vop1<0x9>, "v_mov_fed_b32", VOP_I32_I32>;
1183 defm V_CVT_F16_F32 : VOP1Inst <vop1<0xa>, "v_cvt_f16_f32",
1184   VOP_I32_F32, fp_to_f16
1185 >;
1186 defm V_CVT_F32_F16 : VOP1Inst <vop1<0xb>, "v_cvt_f32_f16",
1187   VOP_F32_I32, f16_to_fp
1188 >;
1189 //defm V_CVT_RPI_I32_F32 : VOP1_32 <0x0000000c, "v_cvt_rpi_i32_f32", []>;
1190 //defm V_CVT_FLR_I32_F32 : VOP1_32 <0x0000000d, "v_cvt_flr_i32_f32", []>;
1191 //defm V_CVT_OFF_F32_I4 : VOP1_32 <0x0000000e, "v_cvt_off_f32_i4", []>;
1192 defm V_CVT_F32_F64 : VOP1Inst <vop1<0xf>, "v_cvt_f32_f64",
1193   VOP_F32_F64, fround
1194 >;
1195 defm V_CVT_F64_F32 : VOP1Inst <vop1<0x10>, "v_cvt_f64_f32",
1196   VOP_F64_F32, fextend
1197 >;
1198 defm V_CVT_F32_UBYTE0 : VOP1Inst <vop1<0x11>, "v_cvt_f32_ubyte0",
1199   VOP_F32_I32, AMDGPUcvt_f32_ubyte0
1200 >;
1201 defm V_CVT_F32_UBYTE1 : VOP1Inst <vop1<0x12>, "v_cvt_f32_ubyte1",
1202   VOP_F32_I32, AMDGPUcvt_f32_ubyte1
1203 >;
1204 defm V_CVT_F32_UBYTE2 : VOP1Inst <vop1<0x13>, "v_cvt_f32_ubyte2",
1205   VOP_F32_I32, AMDGPUcvt_f32_ubyte2
1206 >;
1207 defm V_CVT_F32_UBYTE3 : VOP1Inst <vop1<0x14>, "v_cvt_f32_ubyte3",
1208   VOP_F32_I32, AMDGPUcvt_f32_ubyte3
1209 >;
1210 defm V_CVT_U32_F64 : VOP1Inst <vop1<0x15>, "v_cvt_u32_f64",
1211   VOP_I32_F64, fp_to_uint
1212 >;
1213 defm V_CVT_F64_U32 : VOP1Inst <vop1<0x16>, "v_cvt_f64_u32",
1214   VOP_F64_I32, uint_to_fp
1215 >;
1216
1217 defm V_FRACT_F32 : VOP1Inst <vop1<0x20>, "v_fract_f32",
1218   VOP_F32_F32, AMDGPUfract
1219 >;
1220 defm V_TRUNC_F32 : VOP1Inst <vop1<0x21>, "v_trunc_f32",
1221   VOP_F32_F32, ftrunc
1222 >;
1223 defm V_CEIL_F32 : VOP1Inst <vop1<0x22>, "v_ceil_f32",
1224   VOP_F32_F32, fceil
1225 >;
1226 defm V_RNDNE_F32 : VOP1Inst <vop1<0x23>, "v_rndne_f32",
1227   VOP_F32_F32, frint
1228 >;
1229 defm V_FLOOR_F32 : VOP1Inst <vop1<0x24>, "v_floor_f32",
1230   VOP_F32_F32, ffloor
1231 >;
1232 defm V_EXP_F32 : VOP1Inst <vop1<0x25>, "v_exp_f32",
1233   VOP_F32_F32, fexp2
1234 >;
1235 defm V_LOG_CLAMP_F32 : VOP1Inst <vop1<0x26>, "v_log_clamp_f32", VOP_F32_F32>;
1236 defm V_LOG_F32 : VOP1Inst <vop1<0x27>, "v_log_f32",
1237   VOP_F32_F32, flog2
1238 >;
1239
1240 defm V_RCP_CLAMP_F32 : VOP1Inst <vop1<0x28>, "v_rcp_clamp_f32", VOP_F32_F32>;
1241 defm V_RCP_LEGACY_F32 : VOP1Inst <vop1<0x29>, "v_rcp_legacy_f32", VOP_F32_F32>;
1242 defm V_RCP_F32 : VOP1Inst <vop1<0x2a>, "v_rcp_f32",
1243   VOP_F32_F32, AMDGPUrcp
1244 >;
1245 defm V_RCP_IFLAG_F32 : VOP1Inst <vop1<0x2b>, "v_rcp_iflag_f32", VOP_F32_F32>;
1246 defm V_RSQ_CLAMP_F32 : VOP1Inst <vop1<0x2c>, "v_rsq_clamp_f32",
1247   VOP_F32_F32, AMDGPUrsq_clamped
1248 >;
1249 defm V_RSQ_LEGACY_F32 : VOP1Inst <vop1<0x2d>, "v_rsq_legacy_f32",
1250   VOP_F32_F32, AMDGPUrsq_legacy
1251 >;
1252 defm V_RSQ_F32 : VOP1Inst <vop1<0x2e>, "v_rsq_f32",
1253   VOP_F32_F32, AMDGPUrsq
1254 >;
1255 defm V_RCP_F64 : VOP1Inst <vop1<0x2f>, "v_rcp_f64",
1256   VOP_F64_F64, AMDGPUrcp
1257 >;
1258 defm V_RCP_CLAMP_F64 : VOP1Inst <vop1<0x30>, "v_rcp_clamp_f64", VOP_F64_F64>;
1259 defm V_RSQ_F64 : VOP1Inst <vop1<0x31>, "v_rsq_f64",
1260   VOP_F64_F64, AMDGPUrsq
1261 >;
1262 defm V_RSQ_CLAMP_F64 : VOP1Inst <vop1<0x32>, "v_rsq_clamp_f64",
1263   VOP_F64_F64, AMDGPUrsq_clamped
1264 >;
1265 defm V_SQRT_F32 : VOP1Inst <vop1<0x33>, "v_sqrt_f32",
1266   VOP_F32_F32, fsqrt
1267 >;
1268 defm V_SQRT_F64 : VOP1Inst <vop1<0x34>, "v_sqrt_f64",
1269   VOP_F64_F64, fsqrt
1270 >;
1271 defm V_SIN_F32 : VOP1Inst <vop1<0x35>, "v_sin_f32",
1272   VOP_F32_F32, AMDGPUsin
1273 >;
1274 defm V_COS_F32 : VOP1Inst <vop1<0x36>, "v_cos_f32",
1275   VOP_F32_F32, AMDGPUcos
1276 >;
1277 defm V_NOT_B32 : VOP1Inst <vop1<0x37>, "v_not_b32", VOP_I32_I32>;
1278 defm V_BFREV_B32 : VOP1Inst <vop1<0x38>, "v_bfrev_b32", VOP_I32_I32>;
1279 defm V_FFBH_U32 : VOP1Inst <vop1<0x39>, "v_ffbh_u32", VOP_I32_I32>;
1280 defm V_FFBL_B32 : VOP1Inst <vop1<0x3a>, "v_ffbl_b32", VOP_I32_I32>;
1281 defm V_FFBH_I32 : VOP1Inst <vop1<0x3b>, "v_ffbh_i32", VOP_I32_I32>;
1282 //defm V_FREXP_EXP_I32_F64 : VOPInst <0x0000003c, "v_frexp_exp_i32_f64", VOP_I32_F32>;
1283 defm V_FREXP_MANT_F64 : VOP1Inst <vop1<0x3d>, "v_frexp_mant_f64", VOP_F64_F64>;
1284 defm V_FRACT_F64 : VOP1Inst <vop1<0x3e>, "v_fract_f64", VOP_F64_F64>;
1285 //defm V_FREXP_EXP_I32_F32 : VOPInst <0x0000003f, "v_frexp_exp_i32_f32", VOP_I32_F32>;
1286 defm V_FREXP_MANT_F32 : VOP1Inst <vop1<0x40>, "v_frexp_mant_f32", VOP_F32_F32>;
1287 //def V_CLREXCP : VOP1_ <0x00000041, "v_clrexcp", []>;
1288 defm V_MOVRELD_B32 : VOP1Inst <vop1<0x42>, "v_movreld_b32", VOP_I32_I32>;
1289 defm V_MOVRELS_B32 : VOP1Inst <vop1<0x43>, "v_movrels_b32", VOP_I32_I32>;
1290 defm V_MOVRELSD_B32 : VOP1Inst <vop1<0x44>, "v_movrelsd_b32", VOP_I32_I32>;
1291
1292
1293 //===----------------------------------------------------------------------===//
1294 // VINTRP Instructions
1295 //===----------------------------------------------------------------------===//
1296
1297 def V_INTERP_P1_F32 : VINTRP <
1298   0x00000000,
1299   (outs VReg_32:$dst),
1300   (ins VReg_32:$i, i32imm:$attr_chan, i32imm:$attr, M0Reg:$m0),
1301   "v_interp_p1_f32 $dst, $i, $attr_chan, $attr, [$m0]",
1302   []> {
1303   let DisableEncoding = "$m0";
1304 }
1305
1306 def V_INTERP_P2_F32 : VINTRP <
1307   0x00000001,
1308   (outs VReg_32:$dst),
1309   (ins VReg_32:$src0, VReg_32:$j, i32imm:$attr_chan, i32imm:$attr, M0Reg:$m0),
1310   "v_interp_p2_f32 $dst, [$src0], $j, $attr_chan, $attr, [$m0]",
1311   []> {
1312
1313   let Constraints = "$src0 = $dst";
1314   let DisableEncoding = "$src0,$m0";
1315
1316 }
1317
1318 def V_INTERP_MOV_F32 : VINTRP <
1319   0x00000002,
1320   (outs VReg_32:$dst),
1321   (ins InterpSlot:$src0, i32imm:$attr_chan, i32imm:$attr, M0Reg:$m0),
1322   "v_interp_mov_f32 $dst, $src0, $attr_chan, $attr, [$m0]",
1323   []> {
1324   let DisableEncoding = "$m0";
1325 }
1326
1327 //===----------------------------------------------------------------------===//
1328 // VOP2 Instructions
1329 //===----------------------------------------------------------------------===//
1330
1331 def V_CNDMASK_B32_e32 : VOP2 <0x00000000, (outs VReg_32:$dst),
1332   (ins VSrc_32:$src0, VReg_32:$src1, VCCReg:$vcc),
1333   "v_cndmask_b32_e32 $dst, $src0, $src1, [$vcc]",
1334   []
1335 >{
1336   let DisableEncoding = "$vcc";
1337 }
1338
1339 def V_CNDMASK_B32_e64 : VOP3 <0x00000100, (outs VReg_32:$dst),
1340   (ins VSrc_32:$src0, VSrc_32:$src1, SSrc_64:$src2),
1341   "v_cndmask_b32_e64 $dst, $src0, $src1, $src2",
1342   [(set i32:$dst, (select i1:$src2, i32:$src1, i32:$src0))]
1343 > {
1344   let src0_modifiers = 0;
1345   let src1_modifiers = 0;
1346   let src2_modifiers = 0;
1347 }
1348
1349 def V_READLANE_B32 : VOP2 <
1350   0x00000001,
1351   (outs SReg_32:$vdst),
1352   (ins VReg_32:$src0, SSrc_32:$vsrc1),
1353   "v_readlane_b32 $vdst, $src0, $vsrc1",
1354   []
1355 >;
1356
1357 def V_WRITELANE_B32 : VOP2 <
1358   0x00000002,
1359   (outs VReg_32:$vdst),
1360   (ins SReg_32:$src0, SSrc_32:$vsrc1),
1361   "v_writelane_b32 $vdst, $src0, $vsrc1",
1362   []
1363 >;
1364
1365 let isCommutable = 1 in {
1366 defm V_ADD_F32 : VOP2Inst <vop2<0x3>, "v_add_f32",
1367   VOP_F32_F32_F32, fadd
1368 >;
1369
1370 defm V_SUB_F32 : VOP2Inst <vop2<0x4>, "v_sub_f32", VOP_F32_F32_F32, fsub>;
1371 defm V_SUBREV_F32 : VOP2Inst <vop2<0x5>, "v_subrev_f32",
1372   VOP_F32_F32_F32, null_frag, "v_sub_f32"
1373 >;
1374 } // End isCommutable = 1
1375
1376 let isCommutable = 1 in {
1377
1378 defm V_MAC_LEGACY_F32 : VOP2Inst <vop2<0x6>, "v_mac_legacy_f32",
1379   VOP_F32_F32_F32
1380 >;
1381
1382 defm V_MUL_LEGACY_F32 : VOP2Inst <vop2<0x7>, "v_mul_legacy_f32",
1383   VOP_F32_F32_F32, int_AMDGPU_mul
1384 >;
1385
1386 defm V_MUL_F32 : VOP2Inst <vop2<0x8>, "v_mul_f32",
1387   VOP_F32_F32_F32, fmul
1388 >;
1389
1390 defm V_MUL_I32_I24 : VOP2Inst <vop2<0x9>, "v_mul_i32_i24",
1391   VOP_I32_I32_I32, AMDGPUmul_i24
1392 >;
1393 //defm V_MUL_HI_I32_I24 : VOP2_32 <0x0000000a, "v_mul_hi_i32_i24", []>;
1394 defm V_MUL_U32_U24 : VOP2Inst <vop2<0xb>, "v_mul_u32_u24",
1395   VOP_I32_I32_I32, AMDGPUmul_u24
1396 >;
1397 //defm V_MUL_HI_U32_U24 : VOP2_32 <0x0000000c, "v_mul_hi_u32_u24", []>;
1398
1399
1400 defm V_MIN_LEGACY_F32 : VOP2Inst <vop2<0xd>, "v_min_legacy_f32",
1401   VOP_F32_F32_F32, AMDGPUfmin
1402 >;
1403
1404 defm V_MAX_LEGACY_F32 : VOP2Inst <vop2<0xe>, "v_max_legacy_f32",
1405   VOP_F32_F32_F32, AMDGPUfmax
1406 >;
1407
1408 defm V_MIN_F32 : VOP2Inst <vop2<0xf>, "v_min_f32", VOP_F32_F32_F32, fminnum>;
1409 defm V_MAX_F32 : VOP2Inst <vop2<0x10>, "v_max_f32", VOP_F32_F32_F32, fmaxnum>;
1410 defm V_MIN_I32 : VOP2Inst <vop2<0x11>, "v_min_i32", VOP_I32_I32_I32, AMDGPUsmin>;
1411 defm V_MAX_I32 : VOP2Inst <vop2<0x12>, "v_max_i32", VOP_I32_I32_I32, AMDGPUsmax>;
1412 defm V_MIN_U32 : VOP2Inst <vop2<0x13>, "v_min_u32", VOP_I32_I32_I32, AMDGPUumin>;
1413 defm V_MAX_U32 : VOP2Inst <vop2<0x14>, "v_max_u32", VOP_I32_I32_I32, AMDGPUumax>;
1414
1415 defm V_LSHR_B32 : VOP2Inst <vop2<0x15>, "v_lshr_b32", VOP_I32_I32_I32, srl>;
1416
1417 defm V_LSHRREV_B32 : VOP2Inst <
1418   vop2<0x16>, "v_lshrrev_b32", VOP_I32_I32_I32, null_frag, "v_lshr_b32"
1419 >;
1420
1421 defm V_ASHR_I32 : VOP2Inst <vop2<0x17>, "v_ashr_i32",
1422   VOP_I32_I32_I32, sra
1423 >;
1424 defm V_ASHRREV_I32 : VOP2Inst <
1425   vop2<0x18>, "v_ashrrev_i32", VOP_I32_I32_I32, null_frag, "v_ashr_i32"
1426 >;
1427
1428 let hasPostISelHook = 1 in {
1429
1430 defm V_LSHL_B32 : VOP2Inst <vop2<0x19>, "v_lshl_b32", VOP_I32_I32_I32, shl>;
1431
1432 }
1433 defm V_LSHLREV_B32 : VOP2Inst <
1434   vop2<0x1a>, "v_lshlrev_b32", VOP_I32_I32_I32, null_frag, "v_lshl_b32"
1435 >;
1436
1437 defm V_AND_B32 : VOP2Inst <vop2<0x1b>, "v_and_b32",
1438   VOP_I32_I32_I32, and>;
1439 defm V_OR_B32 : VOP2Inst <vop2<0x1c>, "v_or_b32",
1440   VOP_I32_I32_I32, or
1441 >;
1442 defm V_XOR_B32 : VOP2Inst <vop2<0x1d>, "v_xor_b32",
1443   VOP_I32_I32_I32, xor
1444 >;
1445
1446 } // End isCommutable = 1
1447
1448 defm V_BFM_B32 : VOP2Inst <vop2<0x1e>, "v_bfm_b32",
1449   VOP_I32_I32_I32, AMDGPUbfm>;
1450
1451 let isCommutable = 1 in {
1452 defm V_MAC_F32 : VOP2Inst <vop2<0x1f>, "v_mac_f32", VOP_F32_F32_F32>;
1453 } // End isCommutable = 1
1454
1455 defm V_MADMK_F32 : VOP2Inst <vop2<0x20>, "v_madmk_f32", VOP_F32_F32_F32>;
1456
1457 let isCommutable = 1 in {
1458 defm V_MADAK_F32 : VOP2Inst <vop2<0x21>, "v_madak_f32", VOP_F32_F32_F32>;
1459 } // End isCommutable = 1
1460
1461
1462 defm V_BCNT_U32_B32 : VOP2Inst <vop2<0x22>, "v_bcnt_u32_b32", VOP_I32_I32_I32>;
1463 defm V_MBCNT_LO_U32_B32 : VOP2Inst <vop2<0x23>, "v_mbcnt_lo_u32_b32",
1464
1465   VOP_I32_I32_I32
1466 >;
1467 defm V_MBCNT_HI_U32_B32 : VOP2Inst <vop2<0x24>, "v_mbcnt_hi_u32_b32",
1468   VOP_I32_I32_I32
1469 >;
1470
1471 let isCommutable = 1, Defs = [VCC] in { // Carry-out goes to VCC
1472 // No patterns so that the scalar instructions are always selected.
1473 // The scalar versions will be replaced with vector when needed later.
1474 defm V_ADD_I32 : VOP2bInst <vop2<0x25>, "v_add_i32",
1475   VOP_I32_I32_I32, add
1476 >;
1477 defm V_SUB_I32 : VOP2bInst <vop2<0x26>, "v_sub_i32",
1478   VOP_I32_I32_I32, sub
1479 >;
1480 defm V_SUBREV_I32 : VOP2bInst <vop2<0x27>, "v_subrev_i32",
1481   VOP_I32_I32_I32, null_frag, "v_sub_i32"
1482 >;
1483
1484 let Uses = [VCC] in { // Carry-in comes from VCC
1485 defm V_ADDC_U32 : VOP2bInst <vop2<0x28>, "v_addc_u32",
1486   VOP_I32_I32_I32_VCC, adde
1487 >;
1488 defm V_SUBB_U32 : VOP2bInst <vop2<0x29>, "v_subb_u32",
1489   VOP_I32_I32_I32_VCC, sube
1490 >;
1491 defm V_SUBBREV_U32 : VOP2bInst <vop2<0x2a>, "v_subbrev_u32",
1492   VOP_I32_I32_I32_VCC, null_frag, "v_subb_u32"
1493 >;
1494
1495 } // End Uses = [VCC]
1496 } // End isCommutable = 1, Defs = [VCC]
1497
1498 defm V_LDEXP_F32 : VOP2Inst <vop2<0x2b>, "v_ldexp_f32",
1499   VOP_F32_F32_I32, AMDGPUldexp
1500 >;
1501 ////def V_CVT_PKACCUM_U8_F32 : VOP2_U8 <0x0000002c, "v_cvt_pkaccum_u8_f32", []>;
1502 ////def V_CVT_PKNORM_I16_F32 : VOP2_I16 <0x0000002d, "v_cvt_pknorm_i16_f32", []>;
1503 ////def V_CVT_PKNORM_U16_F32 : VOP2_U16 <0x0000002e, "v_cvt_pknorm_u16_f32", []>;
1504 defm V_CVT_PKRTZ_F16_F32 : VOP2Inst <vop2<0x2f>, "v_cvt_pkrtz_f16_f32",
1505  VOP_I32_F32_F32, int_SI_packf16
1506 >;
1507 ////def V_CVT_PK_U16_U32 : VOP2_U16 <0x00000030, "v_cvt_pk_u16_u32", []>;
1508 ////def V_CVT_PK_I16_I32 : VOP2_I16 <0x00000031, "v_cvt_pk_i16_i32", []>;
1509
1510 //===----------------------------------------------------------------------===//
1511 // VOP3 Instructions
1512 //===----------------------------------------------------------------------===//
1513
1514 let isCommutable = 1 in {
1515 defm V_MAD_LEGACY_F32 : VOP3Inst <vop3<0x140>, "v_mad_legacy_f32",
1516   VOP_F32_F32_F32_F32
1517 >;
1518
1519 defm V_MAD_F32 : VOP3Inst <vop3<0x141>, "v_mad_f32",
1520   VOP_F32_F32_F32_F32, fmad
1521 >;
1522
1523 defm V_MAD_I32_I24 : VOP3Inst <vop3<0x142>, "v_mad_i32_i24",
1524   VOP_I32_I32_I32_I32, AMDGPUmad_i24
1525 >;
1526 defm V_MAD_U32_U24 : VOP3Inst <vop3<0x143>, "v_mad_u32_u24",
1527   VOP_I32_I32_I32_I32, AMDGPUmad_u24
1528 >;
1529 } // End isCommutable = 1
1530
1531 defm V_CUBEID_F32 : VOP3Inst <vop3<0x144>, "v_cubeid_f32",
1532   VOP_F32_F32_F32_F32
1533 >;
1534 defm V_CUBESC_F32 : VOP3Inst <vop3<0x145>, "v_cubesc_f32",
1535   VOP_F32_F32_F32_F32
1536 >;
1537 defm V_CUBETC_F32 : VOP3Inst <vop3<0x146>, "v_cubetc_f32",
1538   VOP_F32_F32_F32_F32
1539 >;
1540 defm V_CUBEMA_F32 : VOP3Inst <vop3<0x147>, "v_cubema_f32",
1541   VOP_F32_F32_F32_F32
1542 >;
1543 defm V_BFE_U32 : VOP3Inst <vop3<0x148>, "v_bfe_u32",
1544   VOP_I32_I32_I32_I32, AMDGPUbfe_u32
1545 >;
1546 defm V_BFE_I32 : VOP3Inst <vop3<0x149>, "v_bfe_i32",
1547   VOP_I32_I32_I32_I32, AMDGPUbfe_i32
1548 >;
1549 defm V_BFI_B32 : VOP3Inst <vop3<0x14a>, "v_bfi_b32",
1550   VOP_I32_I32_I32_I32, AMDGPUbfi
1551 >;
1552
1553 let isCommutable = 1 in {
1554 defm V_FMA_F32 : VOP3Inst <vop3<0x14b>, "v_fma_f32",
1555   VOP_F32_F32_F32_F32, fma
1556 >;
1557 defm V_FMA_F64 : VOP3Inst <vop3<0x14c>, "v_fma_f64",
1558   VOP_F64_F64_F64_F64, fma
1559 >;
1560 } // End isCommutable = 1
1561
1562 //def V_LERP_U8 : VOP3_U8 <0x0000014d, "v_lerp_u8", []>;
1563 defm V_ALIGNBIT_B32 : VOP3Inst <vop3<0x14e>, "v_alignbit_b32",
1564   VOP_I32_I32_I32_I32
1565 >;
1566 defm V_ALIGNBYTE_B32 : VOP3Inst <vop3<0x14f>, "v_alignbyte_b32",
1567   VOP_I32_I32_I32_I32
1568 >;
1569 defm V_MULLIT_F32 : VOP3Inst <vop3<0x150>, "v_mullit_f32",
1570   VOP_F32_F32_F32_F32>;
1571 ////def V_MIN3_F32 : VOP3_MIN3 <0x00000151, "v_min3_f32", []>;
1572 ////def V_MIN3_I32 : VOP3_MIN3 <0x00000152, "v_min3_i32", []>;
1573 ////def V_MIN3_U32 : VOP3_MIN3 <0x00000153, "v_min3_u32", []>;
1574 ////def V_MAX3_F32 : VOP3_MAX3 <0x00000154, "v_max3_f32", []>;
1575 ////def V_MAX3_I32 : VOP3_MAX3 <0x00000155, "v_max3_i32", []>;
1576 ////def V_MAX3_U32 : VOP3_MAX3 <0x00000156, "v_max3_u32", []>;
1577 ////def V_MED3_F32 : VOP3_MED3 <0x00000157, "v_med3_f32", []>;
1578 ////def V_MED3_I32 : VOP3_MED3 <0x00000158, "v_med3_i32", []>;
1579 ////def V_MED3_U32 : VOP3_MED3 <0x00000159, "v_med3_u32", []>;
1580 //def V_SAD_U8 : VOP3_U8 <0x0000015a, "v_sad_u8", []>;
1581 //def V_SAD_HI_U8 : VOP3_U8 <0x0000015b, "v_sad_hi_u8", []>;
1582 //def V_SAD_U16 : VOP3_U16 <0x0000015c, "v_sad_u16", []>;
1583 defm V_SAD_U32 : VOP3Inst <vop3<0x15d>, "v_sad_u32",
1584   VOP_I32_I32_I32_I32
1585 >;
1586 ////def V_CVT_PK_U8_F32 : VOP3_U8 <0x0000015e, "v_cvt_pk_u8_f32", []>;
1587 defm V_DIV_FIXUP_F32 : VOP3Inst <
1588   vop3<0x15f>, "v_div_fixup_f32", VOP_F32_F32_F32_F32, AMDGPUdiv_fixup
1589 >;
1590 defm V_DIV_FIXUP_F64 : VOP3Inst <
1591   vop3<0x160>, "v_div_fixup_f64", VOP_F64_F64_F64_F64, AMDGPUdiv_fixup
1592 >;
1593
1594 defm V_LSHL_B64 : VOP3Inst <vop3<0x161>, "v_lshl_b64",
1595   VOP_I64_I64_I32, shl
1596 >;
1597 defm V_LSHR_B64 : VOP3Inst <vop3<0x162>, "v_lshr_b64",
1598   VOP_I64_I64_I32, srl
1599 >;
1600 defm V_ASHR_I64 : VOP3Inst <vop3<0x163>, "v_ashr_i64",
1601   VOP_I64_I64_I32, sra
1602 >;
1603
1604 let isCommutable = 1 in {
1605
1606 defm V_ADD_F64 : VOP3Inst <vop3<0x164>, "v_add_f64",
1607   VOP_F64_F64_F64, fadd
1608 >;
1609 defm V_MUL_F64 : VOP3Inst <vop3<0x165>, "v_mul_f64",
1610   VOP_F64_F64_F64, fmul
1611 >;
1612
1613 defm V_MIN_F64 : VOP3Inst <vop3<0x166>, "v_min_f64",
1614   VOP_F64_F64_F64, fminnum
1615 >;
1616 defm V_MAX_F64 : VOP3Inst <vop3<0x167>, "v_max_f64",
1617   VOP_F64_F64_F64, fmaxnum
1618 >;
1619
1620 } // isCommutable = 1
1621
1622 defm V_LDEXP_F64 : VOP3Inst <vop3<0x168>, "v_ldexp_f64",
1623   VOP_F64_F64_I32, AMDGPUldexp
1624 >;
1625
1626 let isCommutable = 1 in {
1627
1628 defm V_MUL_LO_U32 : VOP3Inst <vop3<0x169>, "v_mul_lo_u32",
1629   VOP_I32_I32_I32
1630 >;
1631 defm V_MUL_HI_U32 : VOP3Inst <vop3<0x16a>, "v_mul_hi_u32",
1632   VOP_I32_I32_I32
1633 >;
1634 defm V_MUL_LO_I32 : VOP3Inst <vop3<0x16b>, "v_mul_lo_i32",
1635   VOP_I32_I32_I32
1636 >;
1637 defm V_MUL_HI_I32 : VOP3Inst <vop3<0x16c>, "v_mul_hi_i32",
1638   VOP_I32_I32_I32
1639 >;
1640
1641 } // isCommutable = 1
1642
1643 defm V_DIV_SCALE_F32 : VOP3b_32 <vop3<0x16d>, "v_div_scale_f32", []>;
1644
1645 // Double precision division pre-scale.
1646 defm V_DIV_SCALE_F64 : VOP3b_64 <vop3<0x16e>, "v_div_scale_f64", []>;
1647
1648 let isCommutable = 1 in {
1649 defm V_DIV_FMAS_F32 : VOP3Inst <vop3<0x16f>, "v_div_fmas_f32",
1650   VOP_F32_F32_F32_F32, AMDGPUdiv_fmas
1651 >;
1652 defm V_DIV_FMAS_F64 : VOP3Inst <vop3<0x170>, "v_div_fmas_f64",
1653   VOP_F64_F64_F64_F64, AMDGPUdiv_fmas
1654 >;
1655 } // End isCommutable = 1
1656
1657 //def V_MSAD_U8 : VOP3_U8 <0x00000171, "v_msad_u8", []>;
1658 //def V_QSAD_U8 : VOP3_U8 <0x00000172, "v_qsad_u8", []>;
1659 //def V_MQSAD_U8 : VOP3_U8 <0x00000173, "v_mqsad_u8", []>;
1660
1661 defm V_TRIG_PREOP_F64 : VOP3Inst <
1662   vop3<0x174>, "v_trig_preop_f64", VOP_F64_F64_I32, AMDGPUtrig_preop
1663 >;
1664
1665 //===----------------------------------------------------------------------===//
1666 // Pseudo Instructions
1667 //===----------------------------------------------------------------------===//
1668
1669 let isCodeGenOnly = 1, isPseudo = 1 in {
1670
1671 def V_MOV_I1 : InstSI <
1672   (outs VReg_1:$dst),
1673   (ins i1imm:$src),
1674   "", [(set i1:$dst, (imm:$src))]
1675 >;
1676
1677 def V_AND_I1 : InstSI <
1678    (outs VReg_1:$dst), (ins VReg_1:$src0, VReg_1:$src1), "",
1679    [(set i1:$dst, (and i1:$src0, i1:$src1))]
1680 >;
1681
1682 def V_OR_I1 : InstSI <
1683    (outs VReg_1:$dst), (ins VReg_1:$src0, VReg_1:$src1), "",
1684    [(set i1:$dst, (or i1:$src0, i1:$src1))]
1685 >;
1686
1687 def V_XOR_I1 : InstSI <
1688   (outs VReg_1:$dst), (ins VReg_1:$src0, VReg_1:$src1), "",
1689   [(set i1:$dst, (xor i1:$src0, i1:$src1))]
1690 >;
1691
1692 let hasSideEffects = 1 in {
1693 def SGPR_USE : InstSI <(outs),(ins), "", []>;
1694 }
1695
1696 // SI pseudo instructions. These are used by the CFG structurizer pass
1697 // and should be lowered to ISA instructions prior to codegen.
1698
1699 let mayLoad = 1, mayStore = 1, hasSideEffects = 1,
1700     Uses = [EXEC], Defs = [EXEC] in {
1701
1702 let isBranch = 1, isTerminator = 1 in {
1703
1704 def SI_IF: InstSI <
1705   (outs SReg_64:$dst),
1706   (ins SReg_64:$vcc, brtarget:$target),
1707   "",
1708   [(set i64:$dst, (int_SI_if i1:$vcc, bb:$target))]
1709 >;
1710
1711 def SI_ELSE : InstSI <
1712   (outs SReg_64:$dst),
1713   (ins SReg_64:$src, brtarget:$target),
1714   "",
1715   [(set i64:$dst, (int_SI_else i64:$src, bb:$target))]
1716 > {
1717   let Constraints = "$src = $dst";
1718 }
1719
1720 def SI_LOOP : InstSI <
1721   (outs),
1722   (ins SReg_64:$saved, brtarget:$target),
1723   "si_loop $saved, $target",
1724   [(int_SI_loop i64:$saved, bb:$target)]
1725 >;
1726
1727 } // end isBranch = 1, isTerminator = 1
1728
1729 def SI_BREAK : InstSI <
1730   (outs SReg_64:$dst),
1731   (ins SReg_64:$src),
1732   "si_else $dst, $src",
1733   [(set i64:$dst, (int_SI_break i64:$src))]
1734 >;
1735
1736 def SI_IF_BREAK : InstSI <
1737   (outs SReg_64:$dst),
1738   (ins SReg_64:$vcc, SReg_64:$src),
1739   "si_if_break $dst, $vcc, $src",
1740   [(set i64:$dst, (int_SI_if_break i1:$vcc, i64:$src))]
1741 >;
1742
1743 def SI_ELSE_BREAK : InstSI <
1744   (outs SReg_64:$dst),
1745   (ins SReg_64:$src0, SReg_64:$src1),
1746   "si_else_break $dst, $src0, $src1",
1747   [(set i64:$dst, (int_SI_else_break i64:$src0, i64:$src1))]
1748 >;
1749
1750 def SI_END_CF : InstSI <
1751   (outs),
1752   (ins SReg_64:$saved),
1753   "si_end_cf $saved",
1754   [(int_SI_end_cf i64:$saved)]
1755 >;
1756
1757 def SI_KILL : InstSI <
1758   (outs),
1759   (ins VSrc_32:$src),
1760   "si_kill $src",
1761   [(int_AMDGPU_kill f32:$src)]
1762 >;
1763
1764 } // end mayLoad = 1, mayStore = 1, hasSideEffects = 1
1765   // Uses = [EXEC], Defs = [EXEC]
1766
1767 let Uses = [EXEC], Defs = [EXEC,VCC,M0] in {
1768
1769 //defm SI_ : RegisterLoadStore <VReg_32, FRAMEri, ADDRIndirect>;
1770
1771 let UseNamedOperandTable = 1 in {
1772
1773 def SI_RegisterLoad : InstSI <
1774   (outs VReg_32:$dst, SReg_64:$temp),
1775   (ins FRAMEri32:$addr, i32imm:$chan),
1776   "", []
1777 > {
1778   let isRegisterLoad = 1;
1779   let mayLoad = 1;
1780 }
1781
1782 class SIRegStore<dag outs> : InstSI <
1783   outs,
1784   (ins VReg_32:$val, FRAMEri32:$addr, i32imm:$chan),
1785   "", []
1786 > {
1787   let isRegisterStore = 1;
1788   let mayStore = 1;
1789 }
1790
1791 let usesCustomInserter = 1 in {
1792 def SI_RegisterStorePseudo : SIRegStore<(outs)>;
1793 } // End usesCustomInserter = 1
1794 def SI_RegisterStore : SIRegStore<(outs SReg_64:$temp)>;
1795
1796
1797 } // End UseNamedOperandTable = 1
1798
1799 def SI_INDIRECT_SRC : InstSI <
1800   (outs VReg_32:$dst, SReg_64:$temp),
1801   (ins unknown:$src, VSrc_32:$idx, i32imm:$off),
1802   "si_indirect_src $dst, $temp, $src, $idx, $off",
1803   []
1804 >;
1805
1806 class SI_INDIRECT_DST<RegisterClass rc> : InstSI <
1807   (outs rc:$dst, SReg_64:$temp),
1808   (ins unknown:$src, VSrc_32:$idx, i32imm:$off, VReg_32:$val),
1809   "si_indirect_dst $dst, $temp, $src, $idx, $off, $val",
1810   []
1811 > {
1812   let Constraints = "$src = $dst";
1813 }
1814
1815 def SI_INDIRECT_DST_V1 : SI_INDIRECT_DST<VReg_32>;
1816 def SI_INDIRECT_DST_V2 : SI_INDIRECT_DST<VReg_64>;
1817 def SI_INDIRECT_DST_V4 : SI_INDIRECT_DST<VReg_128>;
1818 def SI_INDIRECT_DST_V8 : SI_INDIRECT_DST<VReg_256>;
1819 def SI_INDIRECT_DST_V16 : SI_INDIRECT_DST<VReg_512>;
1820
1821 } // Uses = [EXEC,VCC,M0], Defs = [EXEC,VCC,M0]
1822
1823 let usesCustomInserter = 1 in {
1824
1825 def V_SUB_F64 : InstSI <
1826   (outs VReg_64:$dst),
1827   (ins VReg_64:$src0, VReg_64:$src1),
1828   "v_sub_f64 $dst, $src0, $src1",
1829   [(set f64:$dst, (fsub f64:$src0, f64:$src1))]
1830 >;
1831
1832 } // end usesCustomInserter
1833
1834 multiclass SI_SPILL_SGPR <RegisterClass sgpr_class> {
1835
1836   def _SAVE : InstSI <
1837     (outs),
1838     (ins sgpr_class:$src, i32imm:$frame_idx),
1839     "", []
1840   >;
1841
1842   def _RESTORE : InstSI <
1843     (outs sgpr_class:$dst),
1844     (ins i32imm:$frame_idx),
1845     "", []
1846   >;
1847
1848 }
1849
1850 defm SI_SPILL_S32  : SI_SPILL_SGPR <SReg_32>;
1851 defm SI_SPILL_S64  : SI_SPILL_SGPR <SReg_64>;
1852 defm SI_SPILL_S128 : SI_SPILL_SGPR <SReg_128>;
1853 defm SI_SPILL_S256 : SI_SPILL_SGPR <SReg_256>;
1854 defm SI_SPILL_S512 : SI_SPILL_SGPR <SReg_512>;
1855
1856 multiclass SI_SPILL_VGPR <RegisterClass vgpr_class> {
1857   def _SAVE : InstSI <
1858     (outs),
1859     (ins vgpr_class:$src, i32imm:$frame_idx),
1860     "", []
1861   >;
1862
1863   def _RESTORE : InstSI <
1864     (outs vgpr_class:$dst),
1865     (ins i32imm:$frame_idx),
1866     "", []
1867   >;
1868 }
1869
1870 defm SI_SPILL_V32  : SI_SPILL_VGPR <VReg_32>;
1871 defm SI_SPILL_V64  : SI_SPILL_VGPR <VReg_64>;
1872 defm SI_SPILL_V96  : SI_SPILL_VGPR <VReg_96>;
1873 defm SI_SPILL_V128 : SI_SPILL_VGPR <VReg_128>;
1874 defm SI_SPILL_V256 : SI_SPILL_VGPR <VReg_256>;
1875 defm SI_SPILL_V512 : SI_SPILL_VGPR <VReg_512>;
1876
1877 let Defs = [SCC] in {
1878
1879 def SI_CONSTDATA_PTR : InstSI <
1880   (outs SReg_64:$dst),
1881   (ins),
1882   "", [(set SReg_64:$dst, (i64 SIconstdata_ptr))]
1883 >;
1884
1885 } // End Defs = [SCC]
1886
1887 } // end IsCodeGenOnly, isPseudo
1888
1889 } // end SubtargetPredicate = SI
1890
1891 let Predicates = [isSI] in {
1892
1893 def : Pat<
1894   (int_AMDGPU_cndlt f32:$src0, f32:$src1, f32:$src2),
1895   (V_CNDMASK_B32_e64 $src2, $src1,
1896                      (V_CMP_GT_F32_e64 SRCMODS.NONE, 0, SRCMODS.NONE, $src0,
1897                                        DSTCLAMP.NONE, DSTOMOD.NONE))
1898 >;
1899
1900 def : Pat <
1901   (int_AMDGPU_kilp),
1902   (SI_KILL 0xbf800000)
1903 >;
1904
1905 /* int_SI_vs_load_input */
1906 def : Pat<
1907   (SIload_input v4i32:$tlst, imm:$attr_offset, i32:$buf_idx_vgpr),
1908   (BUFFER_LOAD_FORMAT_XYZW_IDXEN $tlst, $buf_idx_vgpr, imm:$attr_offset, 0, 0, 0, 0)
1909 >;
1910
1911 /* int_SI_export */
1912 def : Pat <
1913   (int_SI_export imm:$en, imm:$vm, imm:$done, imm:$tgt, imm:$compr,
1914                  f32:$src0, f32:$src1, f32:$src2, f32:$src3),
1915   (EXP imm:$en, imm:$tgt, imm:$compr, imm:$done, imm:$vm,
1916        $src0, $src1, $src2, $src3)
1917 >;
1918
1919 //===----------------------------------------------------------------------===//
1920 // SMRD Patterns
1921 //===----------------------------------------------------------------------===//
1922
1923 multiclass SMRD_Pattern <SMRD Instr_IMM, SMRD Instr_SGPR, ValueType vt> {
1924
1925   // 1. Offset as 8bit DWORD immediate
1926   def : Pat <
1927     (constant_load (add i64:$sbase, (i64 IMM8bitDWORD:$offset))),
1928     (vt (Instr_IMM $sbase, (as_dword_i32imm $offset)))
1929   >;
1930
1931   // 2. Offset loaded in an 32bit SGPR
1932   def : Pat <
1933     (constant_load (add i64:$sbase, (i64 IMM32bit:$offset))),
1934     (vt (Instr_SGPR $sbase, (S_MOV_B32 (i32 (as_i32imm $offset)))))
1935   >;
1936
1937   // 3. No offset at all
1938   def : Pat <
1939     (constant_load i64:$sbase),
1940     (vt (Instr_IMM $sbase, 0))
1941   >;
1942 }
1943
1944 defm : SMRD_Pattern <S_LOAD_DWORD_IMM, S_LOAD_DWORD_SGPR, f32>;
1945 defm : SMRD_Pattern <S_LOAD_DWORD_IMM, S_LOAD_DWORD_SGPR, i32>;
1946 defm : SMRD_Pattern <S_LOAD_DWORDX2_IMM, S_LOAD_DWORDX2_SGPR, v2i32>;
1947 defm : SMRD_Pattern <S_LOAD_DWORDX4_IMM, S_LOAD_DWORDX4_SGPR, v4i32>;
1948 defm : SMRD_Pattern <S_LOAD_DWORDX8_IMM, S_LOAD_DWORDX8_SGPR, v32i8>;
1949 defm : SMRD_Pattern <S_LOAD_DWORDX8_IMM, S_LOAD_DWORDX8_SGPR, v8i32>;
1950 defm : SMRD_Pattern <S_LOAD_DWORDX16_IMM, S_LOAD_DWORDX16_SGPR, v16i32>;
1951
1952 // 1. Offset as 8bit DWORD immediate
1953 def : Pat <
1954   (SIload_constant v4i32:$sbase, IMM8bitDWORD:$offset),
1955   (S_BUFFER_LOAD_DWORD_IMM $sbase, (as_dword_i32imm $offset))
1956 >;
1957
1958 // 2. Offset loaded in an 32bit SGPR
1959 def : Pat <
1960   (SIload_constant v4i32:$sbase, imm:$offset),
1961   (S_BUFFER_LOAD_DWORD_SGPR $sbase, (S_MOV_B32 imm:$offset))
1962 >;
1963
1964 } // Predicates = [isSI] in {
1965
1966 //===----------------------------------------------------------------------===//
1967 // SOP1 Patterns
1968 //===----------------------------------------------------------------------===//
1969
1970 def : Pat <
1971   (i64 (ctpop i64:$src)),
1972     (i64 (REG_SEQUENCE SReg_64,
1973      (S_BCNT1_I32_B64 $src), sub0,
1974      (S_MOV_B32 0), sub1))
1975 >;
1976
1977 //===----------------------------------------------------------------------===//
1978 // SOP2 Patterns
1979 //===----------------------------------------------------------------------===//
1980
1981 // V_ADD_I32_e32/S_ADD_U32 produces carry in VCC/SCC. For the vector
1982 // case, the sgpr-copies pass will fix this to use the vector version.
1983 def : Pat <
1984   (i32 (addc i32:$src0, i32:$src1)),
1985   (S_ADD_U32 $src0, $src1)
1986 >;
1987
1988 let  Predicates = [isSI] in {
1989
1990 //===----------------------------------------------------------------------===//
1991 // SOPP Patterns
1992 //===----------------------------------------------------------------------===//
1993
1994 def : Pat <
1995   (int_AMDGPU_barrier_global),
1996   (S_BARRIER)
1997 >;
1998
1999 //===----------------------------------------------------------------------===//
2000 // VOP1 Patterns
2001 //===----------------------------------------------------------------------===//
2002
2003 let Predicates = [UnsafeFPMath] in {
2004 def : RcpPat<V_RCP_F64_e32, f64>;
2005 defm : RsqPat<V_RSQ_F64_e32, f64>;
2006 defm : RsqPat<V_RSQ_F32_e32, f32>;
2007 }
2008
2009 //===----------------------------------------------------------------------===//
2010 // VOP2 Patterns
2011 //===----------------------------------------------------------------------===//
2012
2013 def : Pat <
2014   (i32 (add (i32 (ctpop i32:$popcnt)), i32:$val)),
2015   (V_BCNT_U32_B32_e64 $popcnt, $val)
2016 >;
2017
2018 /********** ======================= **********/
2019 /********** Image sampling patterns **********/
2020 /********** ======================= **********/
2021
2022 // Image + sampler
2023 class SampleRawPattern<SDPatternOperator name, MIMG opcode, ValueType vt> : Pat <
2024   (name vt:$addr, v8i32:$rsrc, v4i32:$sampler, i32:$dmask, i32:$unorm,
2025         i32:$r128, i32:$da, i32:$glc, i32:$slc, i32:$tfe, i32:$lwe),
2026   (opcode (as_i32imm $dmask), (as_i1imm $unorm), (as_i1imm $glc), (as_i1imm $da),
2027           (as_i1imm $r128), (as_i1imm $tfe), (as_i1imm $lwe), (as_i1imm $slc),
2028           $addr, $rsrc, $sampler)
2029 >;
2030
2031 multiclass SampleRawPatterns<SDPatternOperator name, string opcode> {
2032   def : SampleRawPattern<name, !cast<MIMG>(opcode # _V4_V1), i32>;
2033   def : SampleRawPattern<name, !cast<MIMG>(opcode # _V4_V2), v2i32>;
2034   def : SampleRawPattern<name, !cast<MIMG>(opcode # _V4_V4), v4i32>;
2035   def : SampleRawPattern<name, !cast<MIMG>(opcode # _V4_V8), v8i32>;
2036   def : SampleRawPattern<name, !cast<MIMG>(opcode # _V4_V16), v16i32>;
2037 }
2038
2039 // Image only
2040 class ImagePattern<SDPatternOperator name, MIMG opcode, ValueType vt> : Pat <
2041   (name vt:$addr, v8i32:$rsrc, i32:$dmask, i32:$unorm,
2042         i32:$r128, i32:$da, i32:$glc, i32:$slc, i32:$tfe, i32:$lwe),
2043   (opcode (as_i32imm $dmask), (as_i1imm $unorm), (as_i1imm $glc), (as_i1imm $da),
2044           (as_i1imm $r128), (as_i1imm $tfe), (as_i1imm $lwe), (as_i1imm $slc),
2045           $addr, $rsrc)
2046 >;
2047
2048 multiclass ImagePatterns<SDPatternOperator name, string opcode> {
2049   def : ImagePattern<name, !cast<MIMG>(opcode # _V4_V1), i32>;
2050   def : ImagePattern<name, !cast<MIMG>(opcode # _V4_V2), v2i32>;
2051   def : ImagePattern<name, !cast<MIMG>(opcode # _V4_V4), v4i32>;
2052 }
2053
2054 // Basic sample
2055 defm : SampleRawPatterns<int_SI_image_sample,           "IMAGE_SAMPLE">;
2056 defm : SampleRawPatterns<int_SI_image_sample_cl,        "IMAGE_SAMPLE_CL">;
2057 defm : SampleRawPatterns<int_SI_image_sample_d,         "IMAGE_SAMPLE_D">;
2058 defm : SampleRawPatterns<int_SI_image_sample_d_cl,      "IMAGE_SAMPLE_D_CL">;
2059 defm : SampleRawPatterns<int_SI_image_sample_l,         "IMAGE_SAMPLE_L">;
2060 defm : SampleRawPatterns<int_SI_image_sample_b,         "IMAGE_SAMPLE_B">;
2061 defm : SampleRawPatterns<int_SI_image_sample_b_cl,      "IMAGE_SAMPLE_B_CL">;
2062 defm : SampleRawPatterns<int_SI_image_sample_lz,        "IMAGE_SAMPLE_LZ">;
2063 defm : SampleRawPatterns<int_SI_image_sample_cd,        "IMAGE_SAMPLE_CD">;
2064 defm : SampleRawPatterns<int_SI_image_sample_cd_cl,     "IMAGE_SAMPLE_CD_CL">;
2065
2066 // Sample with comparison
2067 defm : SampleRawPatterns<int_SI_image_sample_c,         "IMAGE_SAMPLE_C">;
2068 defm : SampleRawPatterns<int_SI_image_sample_c_cl,      "IMAGE_SAMPLE_C_CL">;
2069 defm : SampleRawPatterns<int_SI_image_sample_c_d,       "IMAGE_SAMPLE_C_D">;
2070 defm : SampleRawPatterns<int_SI_image_sample_c_d_cl,    "IMAGE_SAMPLE_C_D_CL">;
2071 defm : SampleRawPatterns<int_SI_image_sample_c_l,       "IMAGE_SAMPLE_C_L">;
2072 defm : SampleRawPatterns<int_SI_image_sample_c_b,       "IMAGE_SAMPLE_C_B">;
2073 defm : SampleRawPatterns<int_SI_image_sample_c_b_cl,    "IMAGE_SAMPLE_C_B_CL">;
2074 defm : SampleRawPatterns<int_SI_image_sample_c_lz,      "IMAGE_SAMPLE_C_LZ">;
2075 defm : SampleRawPatterns<int_SI_image_sample_c_cd,      "IMAGE_SAMPLE_C_CD">;
2076 defm : SampleRawPatterns<int_SI_image_sample_c_cd_cl,   "IMAGE_SAMPLE_C_CD_CL">;
2077
2078 // Sample with offsets
2079 defm : SampleRawPatterns<int_SI_image_sample_o,         "IMAGE_SAMPLE_O">;
2080 defm : SampleRawPatterns<int_SI_image_sample_cl_o,      "IMAGE_SAMPLE_CL_O">;
2081 defm : SampleRawPatterns<int_SI_image_sample_d_o,       "IMAGE_SAMPLE_D_O">;
2082 defm : SampleRawPatterns<int_SI_image_sample_d_cl_o,    "IMAGE_SAMPLE_D_CL_O">;
2083 defm : SampleRawPatterns<int_SI_image_sample_l_o,       "IMAGE_SAMPLE_L_O">;
2084 defm : SampleRawPatterns<int_SI_image_sample_b_o,       "IMAGE_SAMPLE_B_O">;
2085 defm : SampleRawPatterns<int_SI_image_sample_b_cl_o,    "IMAGE_SAMPLE_B_CL_O">;
2086 defm : SampleRawPatterns<int_SI_image_sample_lz_o,      "IMAGE_SAMPLE_LZ_O">;
2087 defm : SampleRawPatterns<int_SI_image_sample_cd_o,      "IMAGE_SAMPLE_CD_O">;
2088 defm : SampleRawPatterns<int_SI_image_sample_cd_cl_o,   "IMAGE_SAMPLE_CD_CL_O">;
2089
2090 // Sample with comparison and offsets
2091 defm : SampleRawPatterns<int_SI_image_sample_c_o,       "IMAGE_SAMPLE_C_O">;
2092 defm : SampleRawPatterns<int_SI_image_sample_c_cl_o,    "IMAGE_SAMPLE_C_CL_O">;
2093 defm : SampleRawPatterns<int_SI_image_sample_c_d_o,     "IMAGE_SAMPLE_C_D_O">;
2094 defm : SampleRawPatterns<int_SI_image_sample_c_d_cl_o,  "IMAGE_SAMPLE_C_D_CL_O">;
2095 defm : SampleRawPatterns<int_SI_image_sample_c_l_o,     "IMAGE_SAMPLE_C_L_O">;
2096 defm : SampleRawPatterns<int_SI_image_sample_c_b_o,     "IMAGE_SAMPLE_C_B_O">;
2097 defm : SampleRawPatterns<int_SI_image_sample_c_b_cl_o,  "IMAGE_SAMPLE_C_B_CL_O">;
2098 defm : SampleRawPatterns<int_SI_image_sample_c_lz_o,    "IMAGE_SAMPLE_C_LZ_O">;
2099 defm : SampleRawPatterns<int_SI_image_sample_c_cd_o,    "IMAGE_SAMPLE_C_CD_O">;
2100 defm : SampleRawPatterns<int_SI_image_sample_c_cd_cl_o, "IMAGE_SAMPLE_C_CD_CL_O">;
2101
2102 // Gather opcodes
2103 // Only the variants which make sense are defined.
2104 def : SampleRawPattern<int_SI_gather4,           IMAGE_GATHER4_V4_V2,        v2i32>;
2105 def : SampleRawPattern<int_SI_gather4,           IMAGE_GATHER4_V4_V4,        v4i32>;
2106 def : SampleRawPattern<int_SI_gather4_cl,        IMAGE_GATHER4_CL_V4_V4,     v4i32>;
2107 def : SampleRawPattern<int_SI_gather4_l,         IMAGE_GATHER4_L_V4_V4,      v4i32>;
2108 def : SampleRawPattern<int_SI_gather4_b,         IMAGE_GATHER4_B_V4_V4,      v4i32>;
2109 def : SampleRawPattern<int_SI_gather4_b_cl,      IMAGE_GATHER4_B_CL_V4_V4,   v4i32>;
2110 def : SampleRawPattern<int_SI_gather4_b_cl,      IMAGE_GATHER4_B_CL_V4_V8,   v8i32>;
2111 def : SampleRawPattern<int_SI_gather4_lz,        IMAGE_GATHER4_LZ_V4_V2,     v2i32>;
2112 def : SampleRawPattern<int_SI_gather4_lz,        IMAGE_GATHER4_LZ_V4_V4,     v4i32>;
2113
2114 def : SampleRawPattern<int_SI_gather4_c,         IMAGE_GATHER4_C_V4_V4,      v4i32>;
2115 def : SampleRawPattern<int_SI_gather4_c_cl,      IMAGE_GATHER4_C_CL_V4_V4,   v4i32>;
2116 def : SampleRawPattern<int_SI_gather4_c_cl,      IMAGE_GATHER4_C_CL_V4_V8,   v8i32>;
2117 def : SampleRawPattern<int_SI_gather4_c_l,       IMAGE_GATHER4_C_L_V4_V4,    v4i32>;
2118 def : SampleRawPattern<int_SI_gather4_c_l,       IMAGE_GATHER4_C_L_V4_V8,    v8i32>;
2119 def : SampleRawPattern<int_SI_gather4_c_b,       IMAGE_GATHER4_C_B_V4_V4,    v4i32>;
2120 def : SampleRawPattern<int_SI_gather4_c_b,       IMAGE_GATHER4_C_B_V4_V8,    v8i32>;
2121 def : SampleRawPattern<int_SI_gather4_c_b_cl,    IMAGE_GATHER4_C_B_CL_V4_V8, v8i32>;
2122 def : SampleRawPattern<int_SI_gather4_c_lz,      IMAGE_GATHER4_C_LZ_V4_V4,   v4i32>;
2123
2124 def : SampleRawPattern<int_SI_gather4_o,         IMAGE_GATHER4_O_V4_V4,      v4i32>;
2125 def : SampleRawPattern<int_SI_gather4_cl_o,      IMAGE_GATHER4_CL_O_V4_V4,   v4i32>;
2126 def : SampleRawPattern<int_SI_gather4_cl_o,      IMAGE_GATHER4_CL_O_V4_V8,   v8i32>;
2127 def : SampleRawPattern<int_SI_gather4_l_o,       IMAGE_GATHER4_L_O_V4_V4,    v4i32>;
2128 def : SampleRawPattern<int_SI_gather4_l_o,       IMAGE_GATHER4_L_O_V4_V8,    v8i32>;
2129 def : SampleRawPattern<int_SI_gather4_b_o,       IMAGE_GATHER4_B_O_V4_V4,    v4i32>;
2130 def : SampleRawPattern<int_SI_gather4_b_o,       IMAGE_GATHER4_B_O_V4_V8,    v8i32>;
2131 def : SampleRawPattern<int_SI_gather4_b_cl_o,    IMAGE_GATHER4_B_CL_O_V4_V8, v8i32>;
2132 def : SampleRawPattern<int_SI_gather4_lz_o,      IMAGE_GATHER4_LZ_O_V4_V4,   v4i32>;
2133
2134 def : SampleRawPattern<int_SI_gather4_c_o,       IMAGE_GATHER4_C_O_V4_V4,    v4i32>;
2135 def : SampleRawPattern<int_SI_gather4_c_o,       IMAGE_GATHER4_C_O_V4_V8,    v8i32>;
2136 def : SampleRawPattern<int_SI_gather4_c_cl_o,    IMAGE_GATHER4_C_CL_O_V4_V8, v8i32>;
2137 def : SampleRawPattern<int_SI_gather4_c_l_o,     IMAGE_GATHER4_C_L_O_V4_V8,  v8i32>;
2138 def : SampleRawPattern<int_SI_gather4_c_b_o,     IMAGE_GATHER4_C_B_O_V4_V8,  v8i32>;
2139 def : SampleRawPattern<int_SI_gather4_c_b_cl_o,  IMAGE_GATHER4_C_B_CL_O_V4_V8, v8i32>;
2140 def : SampleRawPattern<int_SI_gather4_c_lz_o,    IMAGE_GATHER4_C_LZ_O_V4_V4, v4i32>;
2141 def : SampleRawPattern<int_SI_gather4_c_lz_o,    IMAGE_GATHER4_C_LZ_O_V4_V8, v8i32>;
2142
2143 def : SampleRawPattern<int_SI_getlod, IMAGE_GET_LOD_V4_V1, i32>;
2144 def : SampleRawPattern<int_SI_getlod, IMAGE_GET_LOD_V4_V2, v2i32>;
2145 def : SampleRawPattern<int_SI_getlod, IMAGE_GET_LOD_V4_V4, v4i32>;
2146
2147 def : ImagePattern<int_SI_getresinfo, IMAGE_GET_RESINFO_V4_V1, i32>;
2148 defm : ImagePatterns<int_SI_image_load, "IMAGE_LOAD">;
2149 defm : ImagePatterns<int_SI_image_load_mip, "IMAGE_LOAD_MIP">;
2150
2151 /* SIsample for simple 1D texture lookup */
2152 def : Pat <
2153   (SIsample i32:$addr, v32i8:$rsrc, v4i32:$sampler, imm),
2154   (IMAGE_SAMPLE_V4_V1 0xf, 0, 0, 0, 0, 0, 0, 0, $addr, $rsrc, $sampler)
2155 >;
2156
2157 class SamplePattern<SDNode name, MIMG opcode, ValueType vt> : Pat <
2158     (name vt:$addr, v32i8:$rsrc, v4i32:$sampler, imm),
2159     (opcode 0xf, 0, 0, 0, 0, 0, 0, 0, $addr, $rsrc, $sampler)
2160 >;
2161
2162 class SampleRectPattern<SDNode name, MIMG opcode, ValueType vt> : Pat <
2163     (name vt:$addr, v32i8:$rsrc, v4i32:$sampler, TEX_RECT),
2164     (opcode 0xf, 1, 0, 0, 0, 0, 0, 0, $addr, $rsrc, $sampler)
2165 >;
2166
2167 class SampleArrayPattern<SDNode name, MIMG opcode, ValueType vt> : Pat <
2168     (name vt:$addr, v32i8:$rsrc, v4i32:$sampler, TEX_ARRAY),
2169     (opcode 0xf, 0, 0, 1, 0, 0, 0, 0, $addr, $rsrc, $sampler)
2170 >;
2171
2172 class SampleShadowPattern<SDNode name, MIMG opcode,
2173                           ValueType vt> : Pat <
2174     (name vt:$addr, v32i8:$rsrc, v4i32:$sampler, TEX_SHADOW),
2175     (opcode 0xf, 0, 0, 0, 0, 0, 0, 0, $addr, $rsrc, $sampler)
2176 >;
2177
2178 class SampleShadowArrayPattern<SDNode name, MIMG opcode,
2179                                ValueType vt> : Pat <
2180     (name vt:$addr, v32i8:$rsrc, v4i32:$sampler, TEX_SHADOW_ARRAY),
2181     (opcode 0xf, 0, 0, 1, 0, 0, 0, 0, $addr, $rsrc, $sampler)
2182 >;
2183
2184 /* SIsample* for texture lookups consuming more address parameters */
2185 multiclass SamplePatterns<MIMG sample, MIMG sample_c, MIMG sample_l,
2186                           MIMG sample_c_l, MIMG sample_b, MIMG sample_c_b,
2187 MIMG sample_d, MIMG sample_c_d, ValueType addr_type> {
2188   def : SamplePattern <SIsample, sample, addr_type>;
2189   def : SampleRectPattern <SIsample, sample, addr_type>;
2190   def : SampleArrayPattern <SIsample, sample, addr_type>;
2191   def : SampleShadowPattern <SIsample, sample_c, addr_type>;
2192   def : SampleShadowArrayPattern <SIsample, sample_c, addr_type>;
2193
2194   def : SamplePattern <SIsamplel, sample_l, addr_type>;
2195   def : SampleArrayPattern <SIsamplel, sample_l, addr_type>;
2196   def : SampleShadowPattern <SIsamplel, sample_c_l, addr_type>;
2197   def : SampleShadowArrayPattern <SIsamplel, sample_c_l, addr_type>;
2198
2199   def : SamplePattern <SIsampleb, sample_b, addr_type>;
2200   def : SampleArrayPattern <SIsampleb, sample_b, addr_type>;
2201   def : SampleShadowPattern <SIsampleb, sample_c_b, addr_type>;
2202   def : SampleShadowArrayPattern <SIsampleb, sample_c_b, addr_type>;
2203
2204   def : SamplePattern <SIsampled, sample_d, addr_type>;
2205   def : SampleArrayPattern <SIsampled, sample_d, addr_type>;
2206   def : SampleShadowPattern <SIsampled, sample_c_d, addr_type>;
2207   def : SampleShadowArrayPattern <SIsampled, sample_c_d, addr_type>;
2208 }
2209
2210 defm : SamplePatterns<IMAGE_SAMPLE_V4_V2, IMAGE_SAMPLE_C_V4_V2,
2211                       IMAGE_SAMPLE_L_V4_V2, IMAGE_SAMPLE_C_L_V4_V2,
2212                       IMAGE_SAMPLE_B_V4_V2, IMAGE_SAMPLE_C_B_V4_V2,
2213                       IMAGE_SAMPLE_D_V4_V2, IMAGE_SAMPLE_C_D_V4_V2,
2214                       v2i32>;
2215 defm : SamplePatterns<IMAGE_SAMPLE_V4_V4, IMAGE_SAMPLE_C_V4_V4,
2216                       IMAGE_SAMPLE_L_V4_V4, IMAGE_SAMPLE_C_L_V4_V4,
2217                       IMAGE_SAMPLE_B_V4_V4, IMAGE_SAMPLE_C_B_V4_V4,
2218                       IMAGE_SAMPLE_D_V4_V4, IMAGE_SAMPLE_C_D_V4_V4,
2219                       v4i32>;
2220 defm : SamplePatterns<IMAGE_SAMPLE_V4_V8, IMAGE_SAMPLE_C_V4_V8,
2221                       IMAGE_SAMPLE_L_V4_V8, IMAGE_SAMPLE_C_L_V4_V8,
2222                       IMAGE_SAMPLE_B_V4_V8, IMAGE_SAMPLE_C_B_V4_V8,
2223                       IMAGE_SAMPLE_D_V4_V8, IMAGE_SAMPLE_C_D_V4_V8,
2224                       v8i32>;
2225 defm : SamplePatterns<IMAGE_SAMPLE_V4_V16, IMAGE_SAMPLE_C_V4_V16,
2226                       IMAGE_SAMPLE_L_V4_V16, IMAGE_SAMPLE_C_L_V4_V16,
2227                       IMAGE_SAMPLE_B_V4_V16, IMAGE_SAMPLE_C_B_V4_V16,
2228                       IMAGE_SAMPLE_D_V4_V16, IMAGE_SAMPLE_C_D_V4_V16,
2229                       v16i32>;
2230
2231 /* int_SI_imageload for texture fetches consuming varying address parameters */
2232 class ImageLoadPattern<Intrinsic name, MIMG opcode, ValueType addr_type> : Pat <
2233     (name addr_type:$addr, v32i8:$rsrc, imm),
2234     (opcode 0xf, 0, 0, 0, 0, 0, 0, 0, $addr, $rsrc)
2235 >;
2236
2237 class ImageLoadArrayPattern<Intrinsic name, MIMG opcode, ValueType addr_type> : Pat <
2238     (name addr_type:$addr, v32i8:$rsrc, TEX_ARRAY),
2239     (opcode 0xf, 0, 0, 1, 0, 0, 0, 0, $addr, $rsrc)
2240 >;
2241
2242 class ImageLoadMSAAPattern<Intrinsic name, MIMG opcode, ValueType addr_type> : Pat <
2243     (name addr_type:$addr, v32i8:$rsrc, TEX_MSAA),
2244     (opcode 0xf, 0, 0, 0, 0, 0, 0, 0, $addr, $rsrc)
2245 >;
2246
2247 class ImageLoadArrayMSAAPattern<Intrinsic name, MIMG opcode, ValueType addr_type> : Pat <
2248     (name addr_type:$addr, v32i8:$rsrc, TEX_ARRAY_MSAA),
2249     (opcode 0xf, 0, 0, 1, 0, 0, 0, 0, $addr, $rsrc)
2250 >;
2251
2252 multiclass ImageLoadPatterns<MIMG opcode, ValueType addr_type> {
2253   def : ImageLoadPattern <int_SI_imageload, opcode, addr_type>;
2254   def : ImageLoadArrayPattern <int_SI_imageload, opcode, addr_type>;
2255 }
2256
2257 multiclass ImageLoadMSAAPatterns<MIMG opcode, ValueType addr_type> {
2258   def : ImageLoadMSAAPattern <int_SI_imageload, opcode, addr_type>;
2259   def : ImageLoadArrayMSAAPattern <int_SI_imageload, opcode, addr_type>;
2260 }
2261
2262 defm : ImageLoadPatterns<IMAGE_LOAD_MIP_V4_V2, v2i32>;
2263 defm : ImageLoadPatterns<IMAGE_LOAD_MIP_V4_V4, v4i32>;
2264
2265 defm : ImageLoadMSAAPatterns<IMAGE_LOAD_V4_V2, v2i32>;
2266 defm : ImageLoadMSAAPatterns<IMAGE_LOAD_V4_V4, v4i32>;
2267
2268 /* Image resource information */
2269 def : Pat <
2270   (int_SI_resinfo i32:$mipid, v32i8:$rsrc, imm),
2271   (IMAGE_GET_RESINFO_V4_V1 0xf, 0, 0, 0, 0, 0, 0, 0, (V_MOV_B32_e32 $mipid), $rsrc)
2272 >;
2273
2274 def : Pat <
2275   (int_SI_resinfo i32:$mipid, v32i8:$rsrc, TEX_ARRAY),
2276   (IMAGE_GET_RESINFO_V4_V1 0xf, 0, 0, 1, 0, 0, 0, 0, (V_MOV_B32_e32 $mipid), $rsrc)
2277 >;
2278
2279 def : Pat <
2280   (int_SI_resinfo i32:$mipid, v32i8:$rsrc, TEX_ARRAY_MSAA),
2281   (IMAGE_GET_RESINFO_V4_V1 0xf, 0, 0, 1, 0, 0, 0, 0, (V_MOV_B32_e32 $mipid), $rsrc)
2282 >;
2283
2284 /********** ============================================ **********/
2285 /********** Extraction, Insertion, Building and Casting  **********/
2286 /********** ============================================ **********/
2287
2288 foreach Index = 0-2 in {
2289   def Extract_Element_v2i32_#Index : Extract_Element <
2290     i32, v2i32, Index, !cast<SubRegIndex>(sub#Index)
2291   >;
2292   def Insert_Element_v2i32_#Index : Insert_Element <
2293     i32, v2i32, Index, !cast<SubRegIndex>(sub#Index)
2294   >;
2295
2296   def Extract_Element_v2f32_#Index : Extract_Element <
2297     f32, v2f32, Index, !cast<SubRegIndex>(sub#Index)
2298   >;
2299   def Insert_Element_v2f32_#Index : Insert_Element <
2300     f32, v2f32, Index, !cast<SubRegIndex>(sub#Index)
2301   >;
2302 }
2303
2304 foreach Index = 0-3 in {
2305   def Extract_Element_v4i32_#Index : Extract_Element <
2306     i32, v4i32, Index, !cast<SubRegIndex>(sub#Index)
2307   >;
2308   def Insert_Element_v4i32_#Index : Insert_Element <
2309     i32, v4i32, Index, !cast<SubRegIndex>(sub#Index)
2310   >;
2311
2312   def Extract_Element_v4f32_#Index : Extract_Element <
2313     f32, v4f32, Index, !cast<SubRegIndex>(sub#Index)
2314   >;
2315   def Insert_Element_v4f32_#Index : Insert_Element <
2316     f32, v4f32, Index, !cast<SubRegIndex>(sub#Index)
2317   >;
2318 }
2319
2320 foreach Index = 0-7 in {
2321   def Extract_Element_v8i32_#Index : Extract_Element <
2322     i32, v8i32, Index, !cast<SubRegIndex>(sub#Index)
2323   >;
2324   def Insert_Element_v8i32_#Index : Insert_Element <
2325     i32, v8i32, Index, !cast<SubRegIndex>(sub#Index)
2326   >;
2327
2328   def Extract_Element_v8f32_#Index : Extract_Element <
2329     f32, v8f32, Index, !cast<SubRegIndex>(sub#Index)
2330   >;
2331   def Insert_Element_v8f32_#Index : Insert_Element <
2332     f32, v8f32, Index, !cast<SubRegIndex>(sub#Index)
2333   >;
2334 }
2335
2336 foreach Index = 0-15 in {
2337   def Extract_Element_v16i32_#Index : Extract_Element <
2338     i32, v16i32, Index, !cast<SubRegIndex>(sub#Index)
2339   >;
2340   def Insert_Element_v16i32_#Index : Insert_Element <
2341     i32, v16i32, Index, !cast<SubRegIndex>(sub#Index)
2342   >;
2343
2344   def Extract_Element_v16f32_#Index : Extract_Element <
2345     f32, v16f32, Index, !cast<SubRegIndex>(sub#Index)
2346   >;
2347   def Insert_Element_v16f32_#Index : Insert_Element <
2348     f32, v16f32, Index, !cast<SubRegIndex>(sub#Index)
2349   >;
2350 }
2351
2352 def : BitConvert <i32, f32, SReg_32>;
2353 def : BitConvert <i32, f32, VReg_32>;
2354
2355 def : BitConvert <f32, i32, SReg_32>;
2356 def : BitConvert <f32, i32, VReg_32>;
2357
2358 def : BitConvert <i64, f64, VReg_64>;
2359
2360 def : BitConvert <f64, i64, VReg_64>;
2361
2362 def : BitConvert <v2f32, v2i32, VReg_64>;
2363 def : BitConvert <v2i32, v2f32, VReg_64>;
2364 def : BitConvert <v2i32, i64, VReg_64>;
2365 def : BitConvert <i64, v2i32, VReg_64>;
2366 def : BitConvert <v2f32, i64, VReg_64>;
2367 def : BitConvert <i64, v2f32, VReg_64>;
2368 def : BitConvert <v2i32, f64, VReg_64>;
2369 def : BitConvert <f64, v2i32, VReg_64>;
2370 def : BitConvert <v4f32, v4i32, VReg_128>;
2371 def : BitConvert <v4i32, v4f32, VReg_128>;
2372
2373 def : BitConvert <v8f32, v8i32, SReg_256>;
2374 def : BitConvert <v8i32, v8f32, SReg_256>;
2375 def : BitConvert <v8i32, v32i8, SReg_256>;
2376 def : BitConvert <v32i8, v8i32, SReg_256>;
2377 def : BitConvert <v8i32, v32i8, VReg_256>;
2378 def : BitConvert <v8i32, v8f32, VReg_256>;
2379 def : BitConvert <v8f32, v8i32, VReg_256>;
2380 def : BitConvert <v32i8, v8i32, VReg_256>;
2381
2382 def : BitConvert <v16i32, v16f32, VReg_512>;
2383 def : BitConvert <v16f32, v16i32, VReg_512>;
2384
2385 /********** =================== **********/
2386 /********** Src & Dst modifiers **********/
2387 /********** =================== **********/
2388
2389 def : Pat <
2390   (AMDGPUclamp (VOP3Mods0Clamp f32:$src0, i32:$src0_modifiers, i32:$omod),
2391                (f32 FP_ZERO), (f32 FP_ONE)),
2392   (V_ADD_F32_e64 $src0_modifiers, $src0, 0, 0, 1, $omod)
2393 >;
2394
2395 /********** ================================ **********/
2396 /********** Floating point absolute/negative **********/
2397 /********** ================================ **********/
2398
2399 // Prevent expanding both fneg and fabs.
2400
2401 // FIXME: Should use S_OR_B32
2402 def : Pat <
2403   (fneg (fabs f32:$src)),
2404   (V_OR_B32_e32 $src, (V_MOV_B32_e32 0x80000000)) /* Set sign bit */
2405 >;
2406
2407 // FIXME: Should use S_OR_B32
2408 def : Pat <
2409   (fneg (fabs f64:$src)),
2410   (REG_SEQUENCE VReg_64,
2411     (i32 (EXTRACT_SUBREG f64:$src, sub0)),
2412     sub0,
2413     (V_OR_B32_e32 (EXTRACT_SUBREG f64:$src, sub1),
2414                   (V_MOV_B32_e32 0x80000000)), // Set sign bit.
2415     sub1)
2416 >;
2417
2418 def : Pat <
2419   (fabs f32:$src),
2420   (V_AND_B32_e32 $src, (V_MOV_B32_e32 0x7fffffff))
2421 >;
2422
2423 def : Pat <
2424   (fneg f32:$src),
2425   (V_XOR_B32_e32 $src, (V_MOV_B32_e32 0x80000000))
2426 >;
2427
2428 def : Pat <
2429   (fabs f64:$src),
2430   (REG_SEQUENCE VReg_64,
2431     (i32 (EXTRACT_SUBREG f64:$src, sub0)),
2432     sub0,
2433     (V_AND_B32_e32 (EXTRACT_SUBREG f64:$src, sub1),
2434                    (V_MOV_B32_e32 0x7fffffff)), // Set sign bit.
2435      sub1)
2436 >;
2437
2438 def : Pat <
2439   (fneg f64:$src),
2440   (REG_SEQUENCE VReg_64,
2441     (i32 (EXTRACT_SUBREG f64:$src, sub0)),
2442     sub0,
2443     (V_XOR_B32_e32 (EXTRACT_SUBREG f64:$src, sub1),
2444                    (V_MOV_B32_e32 0x80000000)),
2445     sub1)
2446 >;
2447
2448 /********** ================== **********/
2449 /********** Immediate Patterns **********/
2450 /********** ================== **********/
2451
2452 def : Pat <
2453   (SGPRImm<(i32 imm)>:$imm),
2454   (S_MOV_B32 imm:$imm)
2455 >;
2456
2457 def : Pat <
2458   (SGPRImm<(f32 fpimm)>:$imm),
2459   (S_MOV_B32 fpimm:$imm)
2460 >;
2461
2462 def : Pat <
2463   (i32 imm:$imm),
2464   (V_MOV_B32_e32 imm:$imm)
2465 >;
2466
2467 def : Pat <
2468   (f32 fpimm:$imm),
2469   (V_MOV_B32_e32 fpimm:$imm)
2470 >;
2471
2472 def : Pat <
2473   (i64 InlineImm<i64>:$imm),
2474   (S_MOV_B64 InlineImm<i64>:$imm)
2475 >;
2476
2477 /********** ===================== **********/
2478 /********** Interpolation Paterns **********/
2479 /********** ===================== **********/
2480
2481 def : Pat <
2482   (int_SI_fs_constant imm:$attr_chan, imm:$attr, i32:$params),
2483   (V_INTERP_MOV_F32 INTERP.P0, imm:$attr_chan, imm:$attr, $params)
2484 >;
2485
2486 def : Pat <
2487   (int_SI_fs_interp imm:$attr_chan, imm:$attr, M0Reg:$params, v2i32:$ij),
2488   (V_INTERP_P2_F32 (V_INTERP_P1_F32 (EXTRACT_SUBREG v2i32:$ij, sub0),
2489                                     imm:$attr_chan, imm:$attr, i32:$params),
2490                    (EXTRACT_SUBREG $ij, sub1),
2491                    imm:$attr_chan, imm:$attr, $params)
2492 >;
2493
2494 /********** ================== **********/
2495 /********** Intrinsic Patterns **********/
2496 /********** ================== **********/
2497
2498 /* llvm.AMDGPU.pow */
2499 def : POW_Common <V_LOG_F32_e32, V_EXP_F32_e32, V_MUL_LEGACY_F32_e32>;
2500
2501 def : Pat <
2502   (int_AMDGPU_div f32:$src0, f32:$src1),
2503   (V_MUL_LEGACY_F32_e32 $src0, (V_RCP_LEGACY_F32_e32 $src1))
2504 >;
2505
2506 def : Pat<
2507   (fdiv f64:$src0, f64:$src1),
2508   (V_MUL_F64 0 /* src0_modifiers */, $src0,
2509              0 /* src1_modifiers */, (V_RCP_F64_e32 $src1),
2510              0 /* clamp */, 0 /* omod */)
2511 >;
2512
2513 def : Pat <
2514   (int_AMDGPU_cube v4f32:$src),
2515   (REG_SEQUENCE VReg_128,
2516     (V_CUBETC_F32 0 /* src0_modifiers */, (EXTRACT_SUBREG $src, sub0),
2517                   0 /* src1_modifiers */, (EXTRACT_SUBREG $src, sub1),
2518                   0 /* src2_modifiers */, (EXTRACT_SUBREG $src, sub2),
2519                   0 /* clamp */, 0 /* omod */), sub0,
2520     (V_CUBESC_F32 0 /* src0_modifiers */, (EXTRACT_SUBREG $src, sub0),
2521                   0 /* src1_modifiers */,(EXTRACT_SUBREG $src, sub1),
2522                   0 /* src2_modifiers */,(EXTRACT_SUBREG $src, sub2),
2523                   0 /* clamp */, 0 /* omod */), sub1,
2524     (V_CUBEMA_F32 0 /* src1_modifiers */,(EXTRACT_SUBREG $src, sub0),
2525                   0 /* src1_modifiers */,(EXTRACT_SUBREG $src, sub1),
2526                   0 /* src1_modifiers */,(EXTRACT_SUBREG $src, sub2),
2527                   0 /* clamp */, 0 /* omod */), sub2,
2528     (V_CUBEID_F32 0 /* src1_modifiers */,(EXTRACT_SUBREG $src, sub0),
2529                   0 /* src1_modifiers */,(EXTRACT_SUBREG $src, sub1),
2530                   0 /* src1_modifiers */,(EXTRACT_SUBREG $src, sub2),
2531                   0 /* clamp */, 0 /* omod */), sub3)
2532 >;
2533
2534 def : Pat <
2535   (i32 (sext i1:$src0)),
2536   (V_CNDMASK_B32_e64 (i32 0), (i32 -1), $src0)
2537 >;
2538
2539 class Ext32Pat <SDNode ext> : Pat <
2540   (i32 (ext i1:$src0)),
2541   (V_CNDMASK_B32_e64 (i32 0), (i32 1), $src0)
2542 >;
2543
2544 def : Ext32Pat <zext>;
2545 def : Ext32Pat <anyext>;
2546
2547 // Offset in an 32Bit VGPR
2548 def : Pat <
2549   (SIload_constant v4i32:$sbase, i32:$voff),
2550   (BUFFER_LOAD_DWORD_OFFEN $sbase, $voff, 0, 0, 0, 0, 0)
2551 >;
2552
2553 // The multiplication scales from [0,1] to the unsigned integer range
2554 def : Pat <
2555   (AMDGPUurecip i32:$src0),
2556   (V_CVT_U32_F32_e32
2557     (V_MUL_F32_e32 CONST.FP_UINT_MAX_PLUS_1,
2558                    (V_RCP_IFLAG_F32_e32 (V_CVT_F32_U32_e32 $src0))))
2559 >;
2560
2561 def : Pat <
2562   (int_SI_tid),
2563   (V_MBCNT_HI_U32_B32_e32 0xffffffff,
2564                           (V_MBCNT_LO_U32_B32_e64 0xffffffff, 0))
2565 >;
2566
2567 //===----------------------------------------------------------------------===//
2568 // VOP3 Patterns
2569 //===----------------------------------------------------------------------===//
2570
2571 def : IMad24Pat<V_MAD_I32_I24>;
2572 def : UMad24Pat<V_MAD_U32_U24>;
2573
2574 def : Pat <
2575   (mulhu i32:$src0, i32:$src1),
2576   (V_MUL_HI_U32 $src0, $src1)
2577 >;
2578
2579 def : Pat <
2580   (mulhs i32:$src0, i32:$src1),
2581   (V_MUL_HI_I32 $src0, $src1)
2582 >;
2583
2584 def : Vop3ModPat<V_MAD_F32, VOP_F32_F32_F32_F32, AMDGPUmad>;
2585
2586
2587 defm : BFIPatterns <V_BFI_B32, S_MOV_B32, SReg_64>;
2588 def : ROTRPattern <V_ALIGNBIT_B32>;
2589
2590 /********** ======================= **********/
2591 /**********   Load/Store Patterns   **********/
2592 /********** ======================= **********/
2593
2594 class DSReadPat <DS inst, ValueType vt, PatFrag frag> : Pat <
2595   (vt (frag (DS1Addr1Offset i32:$ptr, i32:$offset))),
2596   (inst (i1 0), $ptr, (as_i16imm $offset))
2597 >;
2598
2599 def : DSReadPat <DS_READ_I8,  i32, sextloadi8_local>;
2600 def : DSReadPat <DS_READ_U8,  i32, az_extloadi8_local>;
2601 def : DSReadPat <DS_READ_I16, i32, sextloadi16_local>;
2602 def : DSReadPat <DS_READ_U16, i32, az_extloadi16_local>;
2603 def : DSReadPat <DS_READ_B32, i32, local_load>;
2604
2605 let AddedComplexity = 100 in {
2606
2607 def : DSReadPat <DS_READ_B64, v2i32, local_load_aligned8bytes>;
2608
2609 } // End AddedComplexity = 100
2610
2611 def : Pat <
2612   (v2i32 (local_load (DS64Bit4ByteAligned i32:$ptr, i8:$offset0,
2613                                                     i8:$offset1))),
2614   (DS_READ2_B32 (i1 0), $ptr, $offset0, $offset1)
2615 >;
2616
2617 class DSWritePat <DS inst, ValueType vt, PatFrag frag> : Pat <
2618   (frag vt:$value, (DS1Addr1Offset i32:$ptr, i32:$offset)),
2619   (inst (i1 0), $ptr, $value, (as_i16imm $offset))
2620 >;
2621
2622 def : DSWritePat <DS_WRITE_B8, i32, truncstorei8_local>;
2623 def : DSWritePat <DS_WRITE_B16, i32, truncstorei16_local>;
2624 def : DSWritePat <DS_WRITE_B32, i32, local_store>;
2625
2626 let AddedComplexity = 100 in {
2627
2628 def : DSWritePat <DS_WRITE_B64, v2i32, local_store_aligned8bytes>;
2629 } // End AddedComplexity = 100
2630
2631 def : Pat <
2632   (local_store v2i32:$value, (DS64Bit4ByteAligned i32:$ptr, i8:$offset0,
2633                                                             i8:$offset1)),
2634   (DS_WRITE2_B32 (i1 0), $ptr, (EXTRACT_SUBREG $value, sub0),
2635                         (EXTRACT_SUBREG $value, sub1), $offset0, $offset1)
2636 >;
2637
2638 class DSAtomicRetPat<DS inst, ValueType vt, PatFrag frag> : Pat <
2639   (frag (DS1Addr1Offset i32:$ptr, i32:$offset), vt:$value),
2640   (inst (i1 0), $ptr, $value, (as_i16imm $offset))
2641 >;
2642
2643 // Special case of DSAtomicRetPat for add / sub 1 -> inc / dec
2644 //
2645 // We need to use something for the data0, so we set a register to
2646 // -1. For the non-rtn variants, the manual says it does
2647 // DS[A] = (DS[A] >= D0) ? 0 : DS[A] + 1, and setting D0 to uint_max
2648 // will always do the increment so I'm assuming it's the same.
2649 //
2650 // We also load this -1 with s_mov_b32 / s_mov_b64 even though this
2651 // needs to be a VGPR. The SGPR copy pass will fix this, and it's
2652 // easier since there is no v_mov_b64.
2653 class DSAtomicIncRetPat<DS inst, ValueType vt,
2654                         Instruction LoadImm, PatFrag frag> : Pat <
2655   (frag (DS1Addr1Offset i32:$ptr, i32:$offset), (vt 1)),
2656   (inst (i1 0), $ptr, (LoadImm (vt -1)), (as_i16imm $offset))
2657 >;
2658
2659
2660 class DSAtomicCmpXChg <DS inst, ValueType vt, PatFrag frag> : Pat <
2661   (frag (DS1Addr1Offset i32:$ptr, i32:$offset), vt:$cmp, vt:$swap),
2662   (inst (i1 0), $ptr, $cmp, $swap, (as_i16imm $offset))
2663 >;
2664
2665
2666 // 32-bit atomics.
2667 def : DSAtomicIncRetPat<DS_INC_RTN_U32, i32,
2668                         S_MOV_B32, atomic_load_add_local>;
2669 def : DSAtomicIncRetPat<DS_DEC_RTN_U32, i32,
2670                         S_MOV_B32, atomic_load_sub_local>;
2671
2672 def : DSAtomicRetPat<DS_WRXCHG_RTN_B32, i32, atomic_swap_local>;
2673 def : DSAtomicRetPat<DS_ADD_RTN_U32, i32, atomic_load_add_local>;
2674 def : DSAtomicRetPat<DS_SUB_RTN_U32, i32, atomic_load_sub_local>;
2675 def : DSAtomicRetPat<DS_AND_RTN_B32, i32, atomic_load_and_local>;
2676 def : DSAtomicRetPat<DS_OR_RTN_B32, i32, atomic_load_or_local>;
2677 def : DSAtomicRetPat<DS_XOR_RTN_B32, i32, atomic_load_xor_local>;
2678 def : DSAtomicRetPat<DS_MIN_RTN_I32, i32, atomic_load_min_local>;
2679 def : DSAtomicRetPat<DS_MAX_RTN_I32, i32, atomic_load_max_local>;
2680 def : DSAtomicRetPat<DS_MIN_RTN_U32, i32, atomic_load_umin_local>;
2681 def : DSAtomicRetPat<DS_MAX_RTN_U32, i32, atomic_load_umax_local>;
2682
2683 def : DSAtomicCmpXChg<DS_CMPST_RTN_B32, i32, atomic_cmp_swap_32_local>;
2684
2685 // 64-bit atomics.
2686 def : DSAtomicIncRetPat<DS_INC_RTN_U64, i64,
2687                         S_MOV_B64, atomic_load_add_local>;
2688 def : DSAtomicIncRetPat<DS_DEC_RTN_U64, i64,
2689                         S_MOV_B64, atomic_load_sub_local>;
2690
2691 def : DSAtomicRetPat<DS_WRXCHG_RTN_B64, i64, atomic_swap_local>;
2692 def : DSAtomicRetPat<DS_ADD_RTN_U64, i64, atomic_load_add_local>;
2693 def : DSAtomicRetPat<DS_SUB_RTN_U64, i64, atomic_load_sub_local>;
2694 def : DSAtomicRetPat<DS_AND_RTN_B64, i64, atomic_load_and_local>;
2695 def : DSAtomicRetPat<DS_OR_RTN_B64, i64, atomic_load_or_local>;
2696 def : DSAtomicRetPat<DS_XOR_RTN_B64, i64, atomic_load_xor_local>;
2697 def : DSAtomicRetPat<DS_MIN_RTN_I64, i64, atomic_load_min_local>;
2698 def : DSAtomicRetPat<DS_MAX_RTN_I64, i64, atomic_load_max_local>;
2699 def : DSAtomicRetPat<DS_MIN_RTN_U64, i64, atomic_load_umin_local>;
2700 def : DSAtomicRetPat<DS_MAX_RTN_U64, i64, atomic_load_umax_local>;
2701
2702 def : DSAtomicCmpXChg<DS_CMPST_RTN_B64, i64, atomic_cmp_swap_64_local>;
2703
2704
2705 //===----------------------------------------------------------------------===//
2706 // MUBUF Patterns
2707 //===----------------------------------------------------------------------===//
2708
2709 multiclass MUBUFLoad_Pattern <MUBUF Instr_ADDR64, ValueType vt,
2710                               PatFrag constant_ld> {
2711   def : Pat <
2712      (vt (constant_ld (MUBUFAddr64 v4i32:$srsrc, i64:$vaddr, i16:$offset))),
2713      (Instr_ADDR64 $srsrc, $vaddr, $offset)
2714   >;
2715 }
2716
2717 defm : MUBUFLoad_Pattern <BUFFER_LOAD_SBYTE_ADDR64, i32, sextloadi8_constant>;
2718 defm : MUBUFLoad_Pattern <BUFFER_LOAD_UBYTE_ADDR64, i32, az_extloadi8_constant>;
2719 defm : MUBUFLoad_Pattern <BUFFER_LOAD_SSHORT_ADDR64, i32, sextloadi16_constant>;
2720 defm : MUBUFLoad_Pattern <BUFFER_LOAD_USHORT_ADDR64, i32, az_extloadi16_constant>;
2721 defm : MUBUFLoad_Pattern <BUFFER_LOAD_DWORD_ADDR64, i32, constant_load>;
2722 defm : MUBUFLoad_Pattern <BUFFER_LOAD_DWORDX2_ADDR64, v2i32, constant_load>;
2723 defm : MUBUFLoad_Pattern <BUFFER_LOAD_DWORDX4_ADDR64, v4i32, constant_load>;
2724
2725 class MUBUFScratchLoadPat <MUBUF Instr, ValueType vt, PatFrag ld> : Pat <
2726   (vt (ld (MUBUFScratch v4i32:$srsrc, i32:$vaddr,
2727                         i32:$soffset, u16imm:$offset))),
2728   (Instr $srsrc, $vaddr, $soffset, $offset, 0, 0, 0)
2729 >;
2730
2731 def : MUBUFScratchLoadPat <BUFFER_LOAD_SBYTE_OFFEN, i32, sextloadi8_private>;
2732 def : MUBUFScratchLoadPat <BUFFER_LOAD_UBYTE_OFFEN, i32, extloadi8_private>;
2733 def : MUBUFScratchLoadPat <BUFFER_LOAD_SSHORT_OFFEN, i32, sextloadi16_private>;
2734 def : MUBUFScratchLoadPat <BUFFER_LOAD_USHORT_OFFEN, i32, extloadi16_private>;
2735 def : MUBUFScratchLoadPat <BUFFER_LOAD_DWORD_OFFEN, i32, load_private>;
2736 def : MUBUFScratchLoadPat <BUFFER_LOAD_DWORDX2_OFFEN, v2i32, load_private>;
2737 def : MUBUFScratchLoadPat <BUFFER_LOAD_DWORDX4_OFFEN, v4i32, load_private>;
2738
2739 // BUFFER_LOAD_DWORD*, addr64=0
2740 multiclass MUBUF_Load_Dword <ValueType vt, MUBUF offset, MUBUF offen, MUBUF idxen,
2741                              MUBUF bothen> {
2742
2743   def : Pat <
2744     (vt (int_SI_buffer_load_dword v4i32:$rsrc, (i32 imm), i32:$soffset,
2745                                   imm:$offset, 0, 0, imm:$glc, imm:$slc,
2746                                   imm:$tfe)),
2747     (offset $rsrc, (as_i16imm $offset), $soffset, (as_i1imm $glc),
2748             (as_i1imm $slc), (as_i1imm $tfe))
2749   >;
2750
2751   def : Pat <
2752     (vt (int_SI_buffer_load_dword v4i32:$rsrc, i32:$vaddr, i32:$soffset,
2753                                   imm:$offset, 1, 0, imm:$glc, imm:$slc,
2754                                   imm:$tfe)),
2755     (offen $rsrc, $vaddr, $soffset, (as_i16imm $offset), (as_i1imm $glc), (as_i1imm $slc),
2756            (as_i1imm $tfe))
2757   >;
2758
2759   def : Pat <
2760     (vt (int_SI_buffer_load_dword v4i32:$rsrc, i32:$vaddr, i32:$soffset,
2761                                   imm:$offset, 0, 1, imm:$glc, imm:$slc,
2762                                   imm:$tfe)),
2763     (idxen $rsrc, $vaddr, (as_i16imm $offset), $soffset, (as_i1imm $glc),
2764            (as_i1imm $slc), (as_i1imm $tfe))
2765   >;
2766
2767   def : Pat <
2768     (vt (int_SI_buffer_load_dword v4i32:$rsrc, v2i32:$vaddr, i32:$soffset,
2769                                   imm, 1, 1, imm:$glc, imm:$slc,
2770                                   imm:$tfe)),
2771     (bothen $rsrc, $vaddr, $soffset, (as_i1imm $glc), (as_i1imm $slc),
2772             (as_i1imm $tfe))
2773   >;
2774 }
2775
2776 defm : MUBUF_Load_Dword <i32, BUFFER_LOAD_DWORD_OFFSET, BUFFER_LOAD_DWORD_OFFEN,
2777                          BUFFER_LOAD_DWORD_IDXEN, BUFFER_LOAD_DWORD_BOTHEN>;
2778 defm : MUBUF_Load_Dword <v2i32, BUFFER_LOAD_DWORDX2_OFFSET, BUFFER_LOAD_DWORDX2_OFFEN,
2779                          BUFFER_LOAD_DWORDX2_IDXEN, BUFFER_LOAD_DWORDX2_BOTHEN>;
2780 defm : MUBUF_Load_Dword <v4i32, BUFFER_LOAD_DWORDX4_OFFSET, BUFFER_LOAD_DWORDX4_OFFEN,
2781                          BUFFER_LOAD_DWORDX4_IDXEN, BUFFER_LOAD_DWORDX4_BOTHEN>;
2782
2783 class MUBUFScratchStorePat <MUBUF Instr, ValueType vt, PatFrag st> : Pat <
2784   (st vt:$value, (MUBUFScratch v4i32:$srsrc, i32:$vaddr, i32:$soffset,
2785                                u16imm:$offset)),
2786   (Instr $value, $srsrc, $vaddr, $soffset, $offset, 0, 0, 0)
2787 >;
2788
2789 def : MUBUFScratchStorePat <BUFFER_STORE_BYTE_OFFEN, i32, truncstorei8_private>;
2790 def : MUBUFScratchStorePat <BUFFER_STORE_SHORT_OFFEN, i32, truncstorei16_private>;
2791 def : MUBUFScratchStorePat <BUFFER_STORE_DWORD_OFFEN, i32, store_private>;
2792 def : MUBUFScratchStorePat <BUFFER_STORE_DWORDX2_OFFEN, v2i32, store_private>;
2793 def : MUBUFScratchStorePat <BUFFER_STORE_DWORDX4_OFFEN, v4i32, store_private>;
2794
2795 /*
2796 class MUBUFStore_Pattern <MUBUF Instr, ValueType vt, PatFrag st> : Pat <
2797   (st vt:$value, (MUBUFScratch v4i32:$srsrc, i64:$vaddr, u16imm:$offset)),
2798   (Instr $value, $srsrc, $vaddr, $offset)
2799 >;
2800
2801 def : MUBUFStore_Pattern <BUFFER_STORE_BYTE_ADDR64, i32, truncstorei8_private>;
2802 def : MUBUFStore_Pattern <BUFFER_STORE_SHORT_ADDR64, i32, truncstorei16_private>;
2803 def : MUBUFStore_Pattern <BUFFER_STORE_DWORD_ADDR64, i32, store_private>;
2804 def : MUBUFStore_Pattern <BUFFER_STORE_DWORDX2_ADDR64, v2i32, store_private>;
2805 def : MUBUFStore_Pattern <BUFFER_STORE_DWORDX4_ADDR64, v4i32, store_private>;
2806
2807 */
2808
2809 //===----------------------------------------------------------------------===//
2810 // MTBUF Patterns
2811 //===----------------------------------------------------------------------===//
2812
2813 // TBUFFER_STORE_FORMAT_*, addr64=0
2814 class MTBUF_StoreResource <ValueType vt, int num_channels, MTBUF opcode> : Pat<
2815   (SItbuffer_store v4i32:$rsrc, vt:$vdata, num_channels, i32:$vaddr,
2816                    i32:$soffset, imm:$inst_offset, imm:$dfmt,
2817                    imm:$nfmt, imm:$offen, imm:$idxen,
2818                    imm:$glc, imm:$slc, imm:$tfe),
2819   (opcode
2820     $vdata, (as_i16imm $inst_offset), (as_i1imm $offen), (as_i1imm $idxen),
2821     (as_i1imm $glc), 0, (as_i8imm $dfmt), (as_i8imm $nfmt), $vaddr, $rsrc,
2822     (as_i1imm $slc), (as_i1imm $tfe), $soffset)
2823 >;
2824
2825 def : MTBUF_StoreResource <i32, 1, TBUFFER_STORE_FORMAT_X>;
2826 def : MTBUF_StoreResource <v2i32, 2, TBUFFER_STORE_FORMAT_XY>;
2827 def : MTBUF_StoreResource <v4i32, 3, TBUFFER_STORE_FORMAT_XYZ>;
2828 def : MTBUF_StoreResource <v4i32, 4, TBUFFER_STORE_FORMAT_XYZW>;
2829
2830 let SubtargetPredicate = isCI in {
2831
2832 // Sea island new arithmetic instructinos
2833 defm V_TRUNC_F64 : VOP1Inst <vop1<0x17>, "v_trunc_f64",
2834   VOP_F64_F64, ftrunc
2835 >;
2836 defm V_CEIL_F64 : VOP1Inst <vop1<0x18>, "v_ceil_f64",
2837   VOP_F64_F64, fceil
2838 >;
2839 defm V_FLOOR_F64 : VOP1Inst <vop1<0x1A>, "v_floor_f64",
2840   VOP_F64_F64, ffloor
2841 >;
2842 defm V_RNDNE_F64 : VOP1Inst <vop1<0x19>, "v_rndne_f64",
2843   VOP_F64_F64, frint
2844 >;
2845
2846 defm V_QSAD_PK_U16_U8 : VOP3Inst <vop3<0x173>, "v_qsad_pk_u16_u8",
2847   VOP_I32_I32_I32
2848 >;
2849 defm V_MQSAD_U16_U8 : VOP3Inst <vop3<0x172>, "v_mqsad_u16_u8",
2850   VOP_I32_I32_I32
2851 >;
2852 defm V_MQSAD_U32_U8 : VOP3Inst <vop3<0x175>, "v_mqsad_u32_u8",
2853   VOP_I32_I32_I32
2854 >;
2855
2856 let isCommutable = 1 in {
2857 defm V_MAD_U64_U32 : VOP3Inst <vop3<0x176>, "v_mad_u64_u32",
2858   VOP_I64_I32_I32_I64
2859 >;
2860
2861 // XXX - Does this set VCC?
2862 defm V_MAD_I64_I32 : VOP3Inst <vop3<0x177>, "v_mad_i64_i32",
2863   VOP_I64_I32_I32_I64
2864 >;
2865 } // End isCommutable = 1
2866
2867 // Remaining instructions:
2868 // FLAT_*
2869 // S_CBRANCH_CDBGUSER
2870 // S_CBRANCH_CDBGSYS
2871 // S_CBRANCH_CDBGSYS_OR_USER
2872 // S_CBRANCH_CDBGSYS_AND_USER
2873 // S_DCACHE_INV_VOL
2874 // V_EXP_LEGACY_F32
2875 // V_LOG_LEGACY_F32
2876 // DS_NOP
2877 // DS_GWS_SEMA_RELEASE_ALL
2878 // DS_WRAP_RTN_B32
2879 // DS_CNDXCHG32_RTN_B64
2880 // DS_WRITE_B96
2881 // DS_WRITE_B128
2882 // DS_CONDXCHG32_RTN_B128
2883 // DS_READ_B96
2884 // DS_READ_B128
2885 // BUFFER_LOAD_DWORDX3
2886 // BUFFER_STORE_DWORDX3
2887
2888 } // End iSCI
2889
2890 //===----------------------------------------------------------------------===//
2891 // Flat Patterns
2892 //===----------------------------------------------------------------------===//
2893
2894 class FLATLoad_Pattern <FLAT Instr_ADDR64, ValueType vt,
2895                              PatFrag flat_ld> :
2896   Pat <(vt (flat_ld i64:$ptr)),
2897        (Instr_ADDR64 $ptr)
2898 >;
2899
2900 def : FLATLoad_Pattern <FLAT_LOAD_SBYTE, i32, sextloadi8_flat>;
2901 def : FLATLoad_Pattern <FLAT_LOAD_UBYTE, i32, az_extloadi8_flat>;
2902 def : FLATLoad_Pattern <FLAT_LOAD_SSHORT, i32, sextloadi16_flat>;
2903 def : FLATLoad_Pattern <FLAT_LOAD_USHORT, i32, az_extloadi16_flat>;
2904 def : FLATLoad_Pattern <FLAT_LOAD_DWORD, i32, flat_load>;
2905 def : FLATLoad_Pattern <FLAT_LOAD_DWORDX2, i64, flat_load>;
2906 def : FLATLoad_Pattern <FLAT_LOAD_DWORDX2, i64, az_extloadi32_flat>;
2907 def : FLATLoad_Pattern <FLAT_LOAD_DWORDX2, v2i32, flat_load>;
2908 def : FLATLoad_Pattern <FLAT_LOAD_DWORDX4, v4i32, flat_load>;
2909
2910 class FLATStore_Pattern <FLAT Instr, ValueType vt, PatFrag st> :
2911   Pat <(st vt:$value, i64:$ptr),
2912         (Instr $value, $ptr)
2913   >;
2914
2915 def : FLATStore_Pattern <FLAT_STORE_BYTE, i32, truncstorei8_flat>;
2916 def : FLATStore_Pattern <FLAT_STORE_SHORT, i32, truncstorei16_flat>;
2917 def : FLATStore_Pattern <FLAT_STORE_DWORD, i32, flat_store>;
2918 def : FLATStore_Pattern <FLAT_STORE_DWORDX2, i64, flat_store>;
2919 def : FLATStore_Pattern <FLAT_STORE_DWORDX2, v2i32, flat_store>;
2920 def : FLATStore_Pattern <FLAT_STORE_DWORDX4, v4i32, flat_store>;
2921
2922 /********** ====================== **********/
2923 /**********   Indirect adressing   **********/
2924 /********** ====================== **********/
2925
2926 multiclass SI_INDIRECT_Pattern <ValueType vt, ValueType eltvt, SI_INDIRECT_DST IndDst> {
2927
2928   // 1. Extract with offset
2929   def : Pat<
2930     (vector_extract vt:$vec, (add i32:$idx, imm:$off)),
2931     (eltvt (SI_INDIRECT_SRC (IMPLICIT_DEF), $vec, $idx, imm:$off))
2932   >;
2933
2934   // 2. Extract without offset
2935   def : Pat<
2936     (vector_extract vt:$vec, i32:$idx),
2937     (eltvt (SI_INDIRECT_SRC (IMPLICIT_DEF), $vec, $idx, 0))
2938   >;
2939
2940   // 3. Insert with offset
2941   def : Pat<
2942     (vector_insert vt:$vec, eltvt:$val, (add i32:$idx, imm:$off)),
2943     (IndDst (IMPLICIT_DEF), $vec, $idx, imm:$off, $val)
2944   >;
2945
2946   // 4. Insert without offset
2947   def : Pat<
2948     (vector_insert vt:$vec, eltvt:$val, i32:$idx),
2949     (IndDst (IMPLICIT_DEF), $vec, $idx, 0, $val)
2950   >;
2951 }
2952
2953 defm : SI_INDIRECT_Pattern <v2f32, f32, SI_INDIRECT_DST_V2>;
2954 defm : SI_INDIRECT_Pattern <v4f32, f32, SI_INDIRECT_DST_V4>;
2955 defm : SI_INDIRECT_Pattern <v8f32, f32, SI_INDIRECT_DST_V8>;
2956 defm : SI_INDIRECT_Pattern <v16f32, f32, SI_INDIRECT_DST_V16>;
2957
2958 defm : SI_INDIRECT_Pattern <v2i32, i32, SI_INDIRECT_DST_V2>;
2959 defm : SI_INDIRECT_Pattern <v4i32, i32, SI_INDIRECT_DST_V4>;
2960 defm : SI_INDIRECT_Pattern <v8i32, i32, SI_INDIRECT_DST_V8>;
2961 defm : SI_INDIRECT_Pattern <v16i32, i32, SI_INDIRECT_DST_V16>;
2962
2963 //===----------------------------------------------------------------------===//
2964 // Conversion Patterns
2965 //===----------------------------------------------------------------------===//
2966
2967 def : Pat<(i32 (sext_inreg i32:$src, i1)),
2968   (S_BFE_I32 i32:$src, 65536)>; // 0 | 1 << 16
2969
2970 // TODO: Match 64-bit BFE. SI has a 64-bit BFE, but it's scalar only so it
2971 // might not be worth the effort, and will need to expand to shifts when
2972 // fixing SGPR copies.
2973
2974 // Handle sext_inreg in i64
2975 def : Pat <
2976   (i64 (sext_inreg i64:$src, i1)),
2977   (REG_SEQUENCE SReg_64,
2978     (S_BFE_I32 (EXTRACT_SUBREG i64:$src, sub0), 65536), sub0, // 0 | 1 << 16
2979     (S_MOV_B32 -1), sub1)
2980 >;
2981
2982 def : Pat <
2983   (i64 (sext_inreg i64:$src, i8)),
2984   (REG_SEQUENCE SReg_64,
2985     (S_SEXT_I32_I8 (EXTRACT_SUBREG i64:$src, sub0)), sub0,
2986     (S_MOV_B32 -1), sub1)
2987 >;
2988
2989 def : Pat <
2990   (i64 (sext_inreg i64:$src, i16)),
2991   (REG_SEQUENCE SReg_64,
2992     (S_SEXT_I32_I16 (EXTRACT_SUBREG i64:$src, sub0)), sub0,
2993     (S_MOV_B32 -1), sub1)
2994 >;
2995
2996 class ZExt_i64_i32_Pat <SDNode ext> : Pat <
2997   (i64 (ext i32:$src)),
2998   (REG_SEQUENCE SReg_64, $src, sub0, (S_MOV_B32 0), sub1)
2999 >;
3000
3001 class ZExt_i64_i1_Pat <SDNode ext> : Pat <
3002   (i64 (ext i1:$src)),
3003     (REG_SEQUENCE VReg_64,
3004       (V_CNDMASK_B32_e64 (i32 0), (i32 1), $src), sub0,
3005       (S_MOV_B32 0), sub1)
3006 >;
3007
3008
3009 def : ZExt_i64_i32_Pat<zext>;
3010 def : ZExt_i64_i32_Pat<anyext>;
3011 def : ZExt_i64_i1_Pat<zext>;
3012 def : ZExt_i64_i1_Pat<anyext>;
3013
3014 def : Pat <
3015   (i64 (sext i32:$src)),
3016     (REG_SEQUENCE SReg_64, $src, sub0,
3017     (S_ASHR_I32 $src, 31), sub1)
3018 >;
3019
3020 def : Pat <
3021   (i64 (sext i1:$src)),
3022   (REG_SEQUENCE VReg_64,
3023     (V_CNDMASK_B32_e64 0, -1, $src), sub0,
3024     (V_CNDMASK_B32_e64 0, -1, $src), sub1)
3025 >;
3026
3027 def : Pat <
3028   (f32 (sint_to_fp i1:$src)),
3029   (V_CNDMASK_B32_e64 (i32 0), CONST.FP32_NEG_ONE, $src)
3030 >;
3031
3032 def : Pat <
3033   (f32 (uint_to_fp i1:$src)),
3034   (V_CNDMASK_B32_e64 (i32 0), CONST.FP32_ONE, $src)
3035 >;
3036
3037 def : Pat <
3038   (f64 (sint_to_fp i1:$src)),
3039     (V_CVT_F64_I32_e32 (V_CNDMASK_B32_e64 (i32 0), (i32 -1), $src))
3040 >;
3041
3042 def : Pat <
3043   (f64 (uint_to_fp i1:$src)),
3044   (V_CVT_F64_U32_e32 (V_CNDMASK_B32_e64 (i32 0), (i32 1), $src))
3045 >;
3046
3047 //===----------------------------------------------------------------------===//
3048 // Miscellaneous Patterns
3049 //===----------------------------------------------------------------------===//
3050
3051 def : Pat <
3052   (i32 (trunc i64:$a)),
3053   (EXTRACT_SUBREG $a, sub0)
3054 >;
3055
3056 def : Pat <
3057   (i1 (trunc i32:$a)),
3058   (V_CMP_EQ_I32_e64 (V_AND_B32_e64 (i32 1), $a), 1)
3059 >;
3060
3061 def : Pat <
3062   (i32 (bswap i32:$a)),
3063   (V_BFI_B32 (S_MOV_B32 0x00ff00ff),
3064              (V_ALIGNBIT_B32 $a, $a, 24),
3065              (V_ALIGNBIT_B32 $a, $a, 8))
3066 >;
3067
3068 //============================================================================//
3069 // Miscellaneous Optimization Patterns
3070 //============================================================================//
3071
3072 def : SHA256MaPattern <V_BFI_B32, V_XOR_B32_e64>;
3073
3074 } // End isSI predicate