lib/Target/R600/SIInstrInfo.td

   1 //===-- SIInstrInfo.td - SI Instruction Encodings ---------*- tablegen -*--===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9
  10 //===----------------------------------------------------------------------===//
  11 // SI DAG Nodes
  12 //===----------------------------------------------------------------------===//
  13
  14 // SMRD takes a 64bit memory address and can only add an 32bit offset
  15 def SIadd64bit32bit : SDNode<"ISD::ADD",
  16   SDTypeProfile<1, 2, [SDTCisSameAs<0, 1>, SDTCisVT<0, i64>, SDTCisVT<2, i32>]>
  17 >;
  18
  19 // Transformation function, extract the lower 32bit of a 64bit immediate
  20 def LO32 : SDNodeXForm<imm, [{
  21   return CurDAG->getTargetConstant(N->getZExtValue() & 0xffffffff, MVT::i32);
  22 }]>;
  23
  24 // Transformation function, extract the upper 32bit of a 64bit immediate
  25 def HI32 : SDNodeXForm<imm, [{
  26   return CurDAG->getTargetConstant(N->getZExtValue() >> 32, MVT::i32);
  27 }]>;
  28
  29 def IMM8bitDWORD : ImmLeaf <
  30   i32, [{
  31     return (Imm & ~0x3FC) == 0;
  32   }], SDNodeXForm<imm, [{
  33     return CurDAG->getTargetConstant(
  34       N->getZExtValue() >> 2, MVT::i32);
  35   }]>
  36 >;
  37
  38 def IMM12bit : ImmLeaf <
  39   i16,
  40   [{return isUInt<12>(Imm);}]
  41 >;
  42
  43 class InlineImm <ValueType vt> : ImmLeaf <vt, [{
  44   return -16 <= Imm && Imm <= 64;
  45 }]>;
  46
  47 class InstSI <dag outs, dag ins, string asm, list<dag> pattern> :
  48     AMDGPUInst<outs, ins, asm, pattern> {
  49
  50   field bits<1> VM_CNT = 0;
  51   field bits<1> EXP_CNT = 0;
  52   field bits<1> LGKM_CNT = 0;
  53
  54   let TSFlags{0} = VM_CNT;
  55   let TSFlags{1} = EXP_CNT;
  56   let TSFlags{2} = LGKM_CNT;
  57 }
  58
  59 class Enc32 <dag outs, dag ins, string asm, list<dag> pattern> :
  60     InstSI <outs, ins, asm, pattern> {
  61
  62   field bits<32> Inst;
  63   let Size = 4;
  64 }
  65
  66 class Enc64 <dag outs, dag ins, string asm, list<dag> pattern> :
  67     InstSI <outs, ins, asm, pattern> {
  68
  69   field bits<64> Inst;
  70   let Size = 8;
  71 }
  72
  73 class SIOperand <ValueType vt, dag opInfo>: Operand <vt> {
  74   let EncoderMethod = "encodeOperand";
  75   let MIOperandInfo = opInfo;
  76 }
  77
  78 class GPR4Align <RegisterClass rc> : Operand <vAny> {
  79   let EncoderMethod = "GPR4AlignEncode";
  80   let MIOperandInfo = (ops rc:$reg);
  81 }
  82
  83 class GPR2Align <RegisterClass rc> : Operand <iPTR> {
  84   let EncoderMethod = "GPR2AlignEncode";
  85   let MIOperandInfo = (ops rc:$reg);
  86 }
  87
  88 let Uses = [EXEC] in {
  89
  90 def EXP : Enc64<
  91   (outs),
  92   (ins i32imm:$en, i32imm:$tgt, i32imm:$compr, i32imm:$done, i32imm:$vm,
  93        VReg_32:$src0, VReg_32:$src1, VReg_32:$src2, VReg_32:$src3),
  94   "EXP $en, $tgt, $compr, $done, $vm, $src0, $src1, $src2, $src3",
  95   [] > {
  96
  97   bits<4> EN;
  98   bits<6> TGT;
  99   bits<1> COMPR;
 100   bits<1> DONE;
 101   bits<1> VM;
 102   bits<8> VSRC0;
 103   bits<8> VSRC1;
 104   bits<8> VSRC2;
 105   bits<8> VSRC3;
 106
 107   let Inst{3-0} = EN;
 108   let Inst{9-4} = TGT;
 109   let Inst{10} = COMPR;
 110   let Inst{11} = DONE;
 111   let Inst{12} = VM;
 112   let Inst{31-26} = 0x3e;
 113   let Inst{39-32} = VSRC0;
 114   let Inst{47-40} = VSRC1;
 115   let Inst{55-48} = VSRC2;
 116   let Inst{63-56} = VSRC3;
 117
 118   let EXP_CNT = 1;
 119 }
 120
 121 class MIMG <bits<7> op, dag outs, dag ins, string asm, list<dag> pattern> :
 122     Enc64 <outs, ins, asm, pattern> {
 123
 124   bits<8> VDATA;
 125   bits<4> DMASK;
 126   bits<1> UNORM;
 127   bits<1> GLC;
 128   bits<1> DA;
 129   bits<1> R128;
 130   bits<1> TFE;
 131   bits<1> LWE;
 132   bits<1> SLC;
 133   bits<8> VADDR;
 134   bits<5> SRSRC;
 135   bits<5> SSAMP;
 136
 137   let Inst{11-8} = DMASK;
 138   let Inst{12} = UNORM;
 139   let Inst{13} = GLC;
 140   let Inst{14} = DA;
 141   let Inst{15} = R128;
 142   let Inst{16} = TFE;
 143   let Inst{17} = LWE;
 144   let Inst{24-18} = op;
 145   let Inst{25} = SLC;
 146   let Inst{31-26} = 0x3c;
 147   let Inst{39-32} = VADDR;
 148   let Inst{47-40} = VDATA;
 149   let Inst{52-48} = SRSRC;
 150   let Inst{57-53} = SSAMP;
 151
 152   let VM_CNT = 1;
 153   let EXP_CNT = 1;
 154 }
 155
 156 class MTBUF <bits<3> op, dag outs, dag ins, string asm, list<dag> pattern> :
 157     Enc64<outs, ins, asm, pattern> {
 158
 159   bits<8> VDATA;
 160   bits<12> OFFSET;
 161   bits<1> OFFEN;
 162   bits<1> IDXEN;
 163   bits<1> GLC;
 164   bits<1> ADDR64;
 165   bits<4> DFMT;
 166   bits<3> NFMT;
 167   bits<8> VADDR;
 168   bits<5> SRSRC;
 169   bits<1> SLC;
 170   bits<1> TFE;
 171   bits<8> SOFFSET;
 172
 173   let Inst{11-0} = OFFSET;
 174   let Inst{12} = OFFEN;
 175   let Inst{13} = IDXEN;
 176   let Inst{14} = GLC;
 177   let Inst{15} = ADDR64;
 178   let Inst{18-16} = op;
 179   let Inst{22-19} = DFMT;
 180   let Inst{25-23} = NFMT;
 181   let Inst{31-26} = 0x3a; //encoding
 182   let Inst{39-32} = VADDR;
 183   let Inst{47-40} = VDATA;
 184   let Inst{52-48} = SRSRC;
 185   let Inst{54} = SLC;
 186   let Inst{55} = TFE;
 187   let Inst{63-56} = SOFFSET;
 188
 189   let VM_CNT = 1;
 190   let EXP_CNT = 1;
 191
 192   let neverHasSideEffects = 1;
 193 }
 194
 195 class MUBUF <bits<7> op, dag outs, dag ins, string asm, list<dag> pattern> :
 196     Enc64<outs, ins, asm, pattern> {
 197
 198   bits<8> VDATA;
 199   bits<12> OFFSET;
 200   bits<1> OFFEN;
 201   bits<1> IDXEN;
 202   bits<1> GLC;
 203   bits<1> ADDR64;
 204   bits<1> LDS;
 205   bits<8> VADDR;
 206   bits<5> SRSRC;
 207   bits<1> SLC;
 208   bits<1> TFE;
 209   bits<8> SOFFSET;
 210
 211   let Inst{11-0} = OFFSET;
 212   let Inst{12} = OFFEN;
 213   let Inst{13} = IDXEN;
 214   let Inst{14} = GLC;
 215   let Inst{15} = ADDR64;
 216   let Inst{16} = LDS;
 217   let Inst{24-18} = op;
 218   let Inst{31-26} = 0x38; //encoding
 219   let Inst{39-32} = VADDR;
 220   let Inst{47-40} = VDATA;
 221   let Inst{52-48} = SRSRC;
 222   let Inst{54} = SLC;
 223   let Inst{55} = TFE;
 224   let Inst{63-56} = SOFFSET;
 225
 226   let VM_CNT = 1;
 227   let EXP_CNT = 1;
 228
 229   let neverHasSideEffects = 1;
 230 }
 231
 232 } // End Uses = [EXEC]
 233
 234 class SMRD <bits<5> op, bits<1> imm, dag outs, dag ins, string asm,
 235             list<dag> pattern> : Enc32<outs, ins, asm, pattern> {
 236
 237   bits<7> SDST;
 238   bits<6> SBASE;
 239   bits<8> OFFSET;
 240
 241   let Inst{7-0} = OFFSET;
 242   let Inst{8} = imm;
 243   let Inst{14-9} = SBASE;
 244   let Inst{21-15} = SDST;
 245   let Inst{26-22} = op;
 246   let Inst{31-27} = 0x18; //encoding
 247
 248   let LGKM_CNT = 1;
 249 }
 250
 251 class SOP1 <bits<8> op, dag outs, dag ins, string asm, list<dag> pattern> :
 252     Enc32<outs, ins, asm, pattern> {
 253
 254   bits<7> SDST;
 255   bits<8> SSRC0;
 256
 257   let Inst{7-0} = SSRC0;
 258   let Inst{15-8} = op;
 259   let Inst{22-16} = SDST;
 260   let Inst{31-23} = 0x17d; //encoding;
 261
 262   let mayLoad = 0;
 263   let mayStore = 0;
 264   let hasSideEffects = 0;
 265 }
 266
 267 class SOP2 <bits<7> op, dag outs, dag ins, string asm, list<dag> pattern> :
 268     Enc32 <outs, ins, asm, pattern> {
 269
 270   bits<7> SDST;
 271   bits<8> SSRC0;
 272   bits<8> SSRC1;
 273
 274   let Inst{7-0} = SSRC0;
 275   let Inst{15-8} = SSRC1;
 276   let Inst{22-16} = SDST;
 277   let Inst{29-23} = op;
 278   let Inst{31-30} = 0x2; // encoding
 279
 280   let mayLoad = 0;
 281   let mayStore = 0;
 282   let hasSideEffects = 0;
 283 }
 284
 285 class SOPC <bits<7> op, dag outs, dag ins, string asm, list<dag> pattern> :
 286   Enc32<outs, ins, asm, pattern> {
 287
 288   bits<8> SSRC0;
 289   bits<8> SSRC1;
 290
 291   let Inst{7-0} = SSRC0;
 292   let Inst{15-8} = SSRC1;
 293   let Inst{22-16} = op;
 294   let Inst{31-23} = 0x17e;
 295
 296   let DisableEncoding = "$dst";
 297   let mayLoad = 0;
 298   let mayStore = 0;
 299   let hasSideEffects = 0;
 300 }
 301
 302 class SOPK <bits<5> op, dag outs, dag ins, string asm, list<dag> pattern> :
 303    Enc32 <outs, ins , asm, pattern> {
 304
 305   bits <7> SDST;
 306   bits <16> SIMM16;
 307
 308   let Inst{15-0} = SIMM16;
 309   let Inst{22-16} = SDST;
 310   let Inst{27-23} = op;
 311   let Inst{31-28} = 0xb; //encoding
 312
 313   let mayLoad = 0;
 314   let mayStore = 0;
 315   let hasSideEffects = 0;
 316 }
 317
 318 class SOPP <bits<7> op, dag ins, string asm, list<dag> pattern> : Enc32 <
 319   (outs),
 320   ins,
 321   asm,
 322   pattern > {
 323
 324   bits <16> SIMM16;
 325
 326   let Inst{15-0} = SIMM16;
 327   let Inst{22-16} = op;
 328   let Inst{31-23} = 0x17f; // encoding
 329
 330   let mayLoad = 0;
 331   let mayStore = 0;
 332   let hasSideEffects = 0;
 333 }
 334
 335 let Uses = [EXEC] in {
 336
 337 class VINTRP <bits <2> op, dag outs, dag ins, string asm, list<dag> pattern> :
 338     Enc32 <outs, ins, asm, pattern> {
 339
 340   bits<8> VDST;
 341   bits<8> VSRC;
 342   bits<2> ATTRCHAN;
 343   bits<6> ATTR;
 344
 345   let Inst{7-0} = VSRC;
 346   let Inst{9-8} = ATTRCHAN;
 347   let Inst{15-10} = ATTR;
 348   let Inst{17-16} = op;
 349   let Inst{25-18} = VDST;
 350   let Inst{31-26} = 0x32; // encoding
 351
 352   let neverHasSideEffects = 1;
 353   let mayLoad = 1;
 354   let mayStore = 0;
 355 }
 356
 357 class VOP1 <bits<8> op, dag outs, dag ins, string asm, list<dag> pattern> :
 358     Enc32 <outs, ins, asm, pattern> {
 359
 360   bits<8> VDST;
 361   bits<9> SRC0;
 362
 363   let Inst{8-0} = SRC0;
 364   let Inst{16-9} = op;
 365   let Inst{24-17} = VDST;
 366   let Inst{31-25} = 0x3f; //encoding
 367
 368   let mayLoad = 0;
 369   let mayStore = 0;
 370   let hasSideEffects = 0;
 371 }
 372
 373 class VOP2 <bits<6> op, dag outs, dag ins, string asm, list<dag> pattern> :
 374     Enc32 <outs, ins, asm, pattern> {
 375
 376   bits<8> VDST;
 377   bits<9> SRC0;
 378   bits<8> VSRC1;
 379
 380   let Inst{8-0} = SRC0;
 381   let Inst{16-9} = VSRC1;
 382   let Inst{24-17} = VDST;
 383   let Inst{30-25} = op;
 384   let Inst{31} = 0x0; //encoding
 385
 386   let mayLoad = 0;
 387   let mayStore = 0;
 388   let hasSideEffects = 0;
 389 }
 390
 391 class VOP3 <bits<9> op, dag outs, dag ins, string asm, list<dag> pattern> :
 392     Enc64 <outs, ins, asm, pattern> {
 393
 394   bits<8> VDST;
 395   bits<9> SRC0;
 396   bits<9> SRC1;
 397   bits<9> SRC2;
 398   bits<3> ABS;
 399   bits<1> CLAMP;
 400   bits<2> OMOD;
 401   bits<3> NEG;
 402
 403   let Inst{7-0} = VDST;
 404   let Inst{10-8} = ABS;
 405   let Inst{11} = CLAMP;
 406   let Inst{25-17} = op;
 407   let Inst{31-26} = 0x34; //encoding
 408   let Inst{40-32} = SRC0;
 409   let Inst{49-41} = SRC1;
 410   let Inst{58-50} = SRC2;
 411   let Inst{60-59} = OMOD;
 412   let Inst{63-61} = NEG;
 413
 414   let mayLoad = 0;
 415   let mayStore = 0;
 416   let hasSideEffects = 0;
 417 }
 418
 419 class VOP3b <bits<9> op, dag outs, dag ins, string asm, list<dag> pattern> :
 420     Enc64 <outs, ins, asm, pattern> {
 421
 422   bits<8> VDST;
 423   bits<9> SRC0;
 424   bits<9> SRC1;
 425   bits<9> SRC2;
 426   bits<7> SDST;
 427   bits<2> OMOD;
 428   bits<3> NEG;
 429
 430   let Inst{7-0} = VDST;
 431   let Inst{14-8} = SDST;
 432   let Inst{25-17} = op;
 433   let Inst{31-26} = 0x34; //encoding
 434   let Inst{40-32} = SRC0;
 435   let Inst{49-41} = SRC1;
 436   let Inst{58-50} = SRC2;
 437   let Inst{60-59} = OMOD;
 438   let Inst{63-61} = NEG;
 439
 440   let mayLoad = 0;
 441   let mayStore = 0;
 442   let hasSideEffects = 0;
 443 }
 444
 445 class VOPC <bits<8> op, dag ins, string asm, list<dag> pattern> :
 446     Enc32 <(outs VCCReg:$dst), ins, asm, pattern> {
 447
 448   bits<9> SRC0;
 449   bits<8> VSRC1;
 450
 451   let Inst{8-0} = SRC0;
 452   let Inst{16-9} = VSRC1;
 453   let Inst{24-17} = op;
 454   let Inst{31-25} = 0x3e;
 455
 456   let DisableEncoding = "$dst";
 457   let mayLoad = 0;
 458   let mayStore = 0;
 459   let hasSideEffects = 0;
 460 }
 461
 462 } // End Uses = [EXEC]
 463
 464 include "SIInstrFormats.td"
 465 include "SIInstructions.td"