lib/Target/R600/SIInstrInfo.cpp

   1 //===-- SIInstrInfo.cpp - SI Instruction Information  ---------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 /// \file
  11 /// \brief SI Implementation of TargetInstrInfo.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15
  16 #include "SIInstrInfo.h"
  17 #include "AMDGPUTargetMachine.h"
  18 #include "SIDefines.h"
  19 #include "SIMachineFunctionInfo.h"
  20 #include "llvm/CodeGen/MachineFrameInfo.h"
  21 #include "llvm/CodeGen/MachineInstrBuilder.h"
  22 #include "llvm/CodeGen/MachineRegisterInfo.h"
  23 #include "llvm/IR/Function.h"
  24 #include "llvm/MC/MCInstrDesc.h"
  25
  26 using namespace llvm;
  27
  28 SIInstrInfo::SIInstrInfo(const AMDGPUSubtarget &st)
  29   : AMDGPUInstrInfo(st),
  30     RI(st) { }
  31
  32 //===----------------------------------------------------------------------===//
  33 // TargetInstrInfo callbacks
  34 //===----------------------------------------------------------------------===//
  35
  36 static unsigned getNumOperandsNoGlue(SDNode *Node) {
  37   unsigned N = Node->getNumOperands();
  38   while (N && Node->getOperand(N - 1).getValueType() == MVT::Glue)
  39     --N;
  40   return N;
  41 }
  42
  43 static SDValue findChainOperand(SDNode *Load) {
  44   SDValue LastOp = Load->getOperand(getNumOperandsNoGlue(Load) - 1);
  45   assert(LastOp.getValueType() == MVT::Other && "Chain missing from load node");
  46   return LastOp;
  47 }
  48
  49 /// \brief Returns true if both nodes have the same value for the given
  50 ///        operand \p Op, or if both nodes do not have this operand.
  51 static bool nodesHaveSameOperandValue(SDNode *N0, SDNode* N1, unsigned OpName) {
  52   unsigned Opc0 = N0->getMachineOpcode();
  53   unsigned Opc1 = N1->getMachineOpcode();
  54
  55   int Op0Idx = AMDGPU::getNamedOperandIdx(Opc0, OpName);
  56   int Op1Idx = AMDGPU::getNamedOperandIdx(Opc1, OpName);
  57
  58   if (Op0Idx == -1 && Op1Idx == -1)
  59     return true;
  60
  61
  62   if ((Op0Idx == -1 && Op1Idx != -1) ||
  63       (Op1Idx == -1 && Op0Idx != -1))
  64     return false;
  65
  66   // getNamedOperandIdx returns the index for the MachineInstr's operands,
  67   // which includes the result as the first operand. We are indexing into the
  68   // MachineSDNode's operands, so we need to skip the result operand to get
  69   // the real index.
  70   --Op0Idx;
  71   --Op1Idx;
  72
  73   return N0->getOperand(Op0Idx) == N1->getOperand(Op1Idx);
  74 }
  75
  76 bool SIInstrInfo::areLoadsFromSameBasePtr(SDNode *Load0, SDNode *Load1,
  77                                           int64_t &Offset0,
  78                                           int64_t &Offset1) const {
  79   if (!Load0->isMachineOpcode() || !Load1->isMachineOpcode())
  80     return false;
  81
  82   unsigned Opc0 = Load0->getMachineOpcode();
  83   unsigned Opc1 = Load1->getMachineOpcode();
  84
  85   // Make sure both are actually loads.
  86   if (!get(Opc0).mayLoad() || !get(Opc1).mayLoad())
  87     return false;
  88
  89   if (isDS(Opc0) && isDS(Opc1)) {
  90     assert(getNumOperandsNoGlue(Load0) == getNumOperandsNoGlue(Load1));
  91
  92     // Check base reg.
  93     if (Load0->getOperand(1) != Load1->getOperand(1))
  94       return false;
  95
  96     // Check chain.
  97     if (findChainOperand(Load0) != findChainOperand(Load1))
  98       return false;
  99
 100     // Skip read2 / write2 variants for simplicity.
 101     // TODO: We should report true if the used offsets are adjacent (excluded
 102     // st64 versions).
 103     if (AMDGPU::getNamedOperandIdx(Opc0, AMDGPU::OpName::data1) != -1 ||
 104         AMDGPU::getNamedOperandIdx(Opc1, AMDGPU::OpName::data1) != -1)
 105       return false;
 106
 107     Offset0 = cast<ConstantSDNode>(Load0->getOperand(2))->getZExtValue();
 108     Offset1 = cast<ConstantSDNode>(Load1->getOperand(2))->getZExtValue();
 109     return true;
 110   }
 111
 112   if (isSMRD(Opc0) && isSMRD(Opc1)) {
 113     assert(getNumOperandsNoGlue(Load0) == getNumOperandsNoGlue(Load1));
 114
 115     // Check base reg.
 116     if (Load0->getOperand(0) != Load1->getOperand(0))
 117       return false;
 118
 119     // Check chain.
 120     if (findChainOperand(Load0) != findChainOperand(Load1))
 121       return false;
 122
 123     Offset0 = cast<ConstantSDNode>(Load0->getOperand(1))->getZExtValue();
 124     Offset1 = cast<ConstantSDNode>(Load1->getOperand(1))->getZExtValue();
 125     return true;
 126   }
 127
 128   // MUBUF and MTBUF can access the same addresses.
 129   if ((isMUBUF(Opc0) || isMTBUF(Opc0)) && (isMUBUF(Opc1) || isMTBUF(Opc1))) {
 130
 131     // MUBUF and MTBUF have vaddr at different indices.
 132     if (!nodesHaveSameOperandValue(Load0, Load1, AMDGPU::OpName::soffset) ||
 133         findChainOperand(Load0) != findChainOperand(Load1) ||
 134         !nodesHaveSameOperandValue(Load0, Load1, AMDGPU::OpName::vaddr) ||
 135         !nodesHaveSameOperandValue(Load0, Load1, AMDGPU::OpName::srsrc))
 136       return false;
 137
 138     int OffIdx0 = AMDGPU::getNamedOperandIdx(Opc0, AMDGPU::OpName::offset);
 139     int OffIdx1 = AMDGPU::getNamedOperandIdx(Opc1, AMDGPU::OpName::offset);
 140
 141     if (OffIdx0 == -1 || OffIdx1 == -1)
 142       return false;
 143
 144     // getNamedOperandIdx returns the index for MachineInstrs.  Since they
 145     // inlcude the output in the operand list, but SDNodes don't, we need to
 146     // subtract the index by one.
 147     --OffIdx0;
 148     --OffIdx1;
 149
 150     SDValue Off0 = Load0->getOperand(OffIdx0);
 151     SDValue Off1 = Load1->getOperand(OffIdx1);
 152
 153     // The offset might be a FrameIndexSDNode.
 154     if (!isa<ConstantSDNode>(Off0) || !isa<ConstantSDNode>(Off1))
 155       return false;
 156
 157     Offset0 = cast<ConstantSDNode>(Off0)->getZExtValue();
 158     Offset1 = cast<ConstantSDNode>(Off1)->getZExtValue();
 159     return true;
 160   }
 161
 162   return false;
 163 }
 164
 165 static bool isStride64(unsigned Opc) {
 166   switch (Opc) {
 167   case AMDGPU::DS_READ2ST64_B32:
 168   case AMDGPU::DS_READ2ST64_B64:
 169   case AMDGPU::DS_WRITE2ST64_B32:
 170   case AMDGPU::DS_WRITE2ST64_B64:
 171     return true;
 172   default:
 173     return false;
 174   }
 175 }
 176
 177 bool SIInstrInfo::getLdStBaseRegImmOfs(MachineInstr *LdSt,
 178                                        unsigned &BaseReg, unsigned &Offset,
 179                                        const TargetRegisterInfo *TRI) const {
 180   unsigned Opc = LdSt->getOpcode();
 181   if (isDS(Opc)) {
 182     const MachineOperand *OffsetImm = getNamedOperand(*LdSt,
 183                                                       AMDGPU::OpName::offset);
 184     if (OffsetImm) {
 185       // Normal, single offset LDS instruction.
 186       const MachineOperand *AddrReg = getNamedOperand(*LdSt,
 187                                                       AMDGPU::OpName::addr);
 188
 189       BaseReg = AddrReg->getReg();
 190       Offset = OffsetImm->getImm();
 191       return true;
 192     }
 193
 194     // The 2 offset instructions use offset0 and offset1 instead. We can treat
 195     // these as a load with a single offset if the 2 offsets are consecutive. We
 196     // will use this for some partially aligned loads.
 197     const MachineOperand *Offset0Imm = getNamedOperand(*LdSt,
 198                                                        AMDGPU::OpName::offset0);
 199     const MachineOperand *Offset1Imm = getNamedOperand(*LdSt,
 200                                                        AMDGPU::OpName::offset1);
 201
 202     uint8_t Offset0 = Offset0Imm->getImm();
 203     uint8_t Offset1 = Offset1Imm->getImm();
 204     assert(Offset1 > Offset0);
 205
 206     if (Offset1 - Offset0 == 1) {
 207       // Each of these offsets is in element sized units, so we need to convert
 208       // to bytes of the individual reads.
 209
 210       unsigned EltSize;
 211       if (LdSt->mayLoad())
 212         EltSize = getOpRegClass(*LdSt, 0)->getSize() / 2;
 213       else {
 214         assert(LdSt->mayStore());
 215         int Data0Idx = AMDGPU::getNamedOperandIdx(Opc, AMDGPU::OpName::data0);
 216         EltSize = getOpRegClass(*LdSt, Data0Idx)->getSize();
 217       }
 218
 219       if (isStride64(Opc))
 220         EltSize *= 64;
 221
 222       const MachineOperand *AddrReg = getNamedOperand(*LdSt,
 223                                                       AMDGPU::OpName::addr);
 224       BaseReg = AddrReg->getReg();
 225       Offset = EltSize * Offset0;
 226       return true;
 227     }
 228
 229     return false;
 230   }
 231
 232   if (isMUBUF(Opc) || isMTBUF(Opc)) {
 233     if (AMDGPU::getNamedOperandIdx(Opc, AMDGPU::OpName::soffset) != -1)
 234       return false;
 235
 236     const MachineOperand *AddrReg = getNamedOperand(*LdSt,
 237                                                     AMDGPU::OpName::vaddr);
 238     if (!AddrReg)
 239       return false;
 240
 241     const MachineOperand *OffsetImm = getNamedOperand(*LdSt,
 242                                                       AMDGPU::OpName::offset);
 243     BaseReg = AddrReg->getReg();
 244     Offset = OffsetImm->getImm();
 245     return true;
 246   }
 247
 248   if (isSMRD(Opc)) {
 249     const MachineOperand *OffsetImm = getNamedOperand(*LdSt,
 250                                                       AMDGPU::OpName::offset);
 251     if (!OffsetImm)
 252       return false;
 253
 254     const MachineOperand *SBaseReg = getNamedOperand(*LdSt,
 255                                                      AMDGPU::OpName::sbase);
 256     BaseReg = SBaseReg->getReg();
 257     Offset = OffsetImm->getImm();
 258     return true;
 259   }
 260
 261   return false;
 262 }
 263
 264 bool SIInstrInfo::shouldClusterLoads(MachineInstr *FirstLdSt,
 265                                      MachineInstr *SecondLdSt,
 266                                      unsigned NumLoads) const {
 267   unsigned Opc0 = FirstLdSt->getOpcode();
 268   unsigned Opc1 = SecondLdSt->getOpcode();
 269
 270   // TODO: This needs finer tuning
 271   if (NumLoads > 4)
 272     return false;
 273
 274   if (isDS(Opc0) && isDS(Opc1))
 275     return true;
 276
 277   if (isSMRD(Opc0) && isSMRD(Opc1))
 278     return true;
 279
 280   if ((isMUBUF(Opc0) || isMTBUF(Opc0)) && (isMUBUF(Opc1) || isMTBUF(Opc1)))
 281     return true;
 282
 283   return false;
 284 }
 285
 286 void
 287 SIInstrInfo::copyPhysReg(MachineBasicBlock &MBB,
 288                          MachineBasicBlock::iterator MI, DebugLoc DL,
 289                          unsigned DestReg, unsigned SrcReg,
 290                          bool KillSrc) const {
 291
 292   // If we are trying to copy to or from SCC, there is a bug somewhere else in
 293   // the backend.  While it may be theoretically possible to do this, it should
 294   // never be necessary.
 295   assert(DestReg != AMDGPU::SCC && SrcReg != AMDGPU::SCC);
 296
 297   static const int16_t Sub0_15[] = {
 298     AMDGPU::sub0, AMDGPU::sub1, AMDGPU::sub2, AMDGPU::sub3,
 299     AMDGPU::sub4, AMDGPU::sub5, AMDGPU::sub6, AMDGPU::sub7,
 300     AMDGPU::sub8, AMDGPU::sub9, AMDGPU::sub10, AMDGPU::sub11,
 301     AMDGPU::sub12, AMDGPU::sub13, AMDGPU::sub14, AMDGPU::sub15, 0
 302   };
 303
 304   static const int16_t Sub0_7[] = {
 305     AMDGPU::sub0, AMDGPU::sub1, AMDGPU::sub2, AMDGPU::sub3,
 306     AMDGPU::sub4, AMDGPU::sub5, AMDGPU::sub6, AMDGPU::sub7, 0
 307   };
 308
 309   static const int16_t Sub0_3[] = {
 310     AMDGPU::sub0, AMDGPU::sub1, AMDGPU::sub2, AMDGPU::sub3, 0
 311   };
 312
 313   static const int16_t Sub0_2[] = {
 314     AMDGPU::sub0, AMDGPU::sub1, AMDGPU::sub2, 0
 315   };
 316
 317   static const int16_t Sub0_1[] = {
 318     AMDGPU::sub0, AMDGPU::sub1, 0
 319   };
 320
 321   unsigned Opcode;
 322   const int16_t *SubIndices;
 323
 324   if (AMDGPU::M0 == DestReg) {
 325     // Check if M0 isn't already set to this value
 326     for (MachineBasicBlock::reverse_iterator E = MBB.rend(),
 327       I = MachineBasicBlock::reverse_iterator(MI); I != E; ++I) {
 328
 329       if (!I->definesRegister(AMDGPU::M0))
 330         continue;
 331
 332       unsigned Opc = I->getOpcode();
 333       if (Opc != TargetOpcode::COPY && Opc != AMDGPU::S_MOV_B32)
 334         break;
 335
 336       if (!I->readsRegister(SrcReg))
 337         break;
 338
 339       // The copy isn't necessary
 340       return;
 341     }
 342   }
 343
 344   if (AMDGPU::SReg_32RegClass.contains(DestReg)) {
 345     assert(AMDGPU::SReg_32RegClass.contains(SrcReg));
 346     BuildMI(MBB, MI, DL, get(AMDGPU::S_MOV_B32), DestReg)
 347             .addReg(SrcReg, getKillRegState(KillSrc));
 348     return;
 349
 350   } else if (AMDGPU::SReg_64RegClass.contains(DestReg)) {
 351     assert(AMDGPU::SReg_64RegClass.contains(SrcReg));
 352     BuildMI(MBB, MI, DL, get(AMDGPU::S_MOV_B64), DestReg)
 353             .addReg(SrcReg, getKillRegState(KillSrc));
 354     return;
 355
 356   } else if (AMDGPU::SReg_128RegClass.contains(DestReg)) {
 357     assert(AMDGPU::SReg_128RegClass.contains(SrcReg));
 358     Opcode = AMDGPU::S_MOV_B32;
 359     SubIndices = Sub0_3;
 360
 361   } else if (AMDGPU::SReg_256RegClass.contains(DestReg)) {
 362     assert(AMDGPU::SReg_256RegClass.contains(SrcReg));
 363     Opcode = AMDGPU::S_MOV_B32;
 364     SubIndices = Sub0_7;
 365
 366   } else if (AMDGPU::SReg_512RegClass.contains(DestReg)) {
 367     assert(AMDGPU::SReg_512RegClass.contains(SrcReg));
 368     Opcode = AMDGPU::S_MOV_B32;
 369     SubIndices = Sub0_15;
 370
 371   } else if (AMDGPU::VReg_32RegClass.contains(DestReg)) {
 372     assert(AMDGPU::VReg_32RegClass.contains(SrcReg) ||
 373            AMDGPU::SReg_32RegClass.contains(SrcReg));
 374     BuildMI(MBB, MI, DL, get(AMDGPU::V_MOV_B32_e32), DestReg)
 375             .addReg(SrcReg, getKillRegState(KillSrc));
 376     return;
 377
 378   } else if (AMDGPU::VReg_64RegClass.contains(DestReg)) {
 379     assert(AMDGPU::VReg_64RegClass.contains(SrcReg) ||
 380            AMDGPU::SReg_64RegClass.contains(SrcReg));
 381     Opcode = AMDGPU::V_MOV_B32_e32;
 382     SubIndices = Sub0_1;
 383
 384   } else if (AMDGPU::VReg_96RegClass.contains(DestReg)) {
 385     assert(AMDGPU::VReg_96RegClass.contains(SrcReg));
 386     Opcode = AMDGPU::V_MOV_B32_e32;
 387     SubIndices = Sub0_2;
 388
 389   } else if (AMDGPU::VReg_128RegClass.contains(DestReg)) {
 390     assert(AMDGPU::VReg_128RegClass.contains(SrcReg) ||
 391            AMDGPU::SReg_128RegClass.contains(SrcReg));
 392     Opcode = AMDGPU::V_MOV_B32_e32;
 393     SubIndices = Sub0_3;
 394
 395   } else if (AMDGPU::VReg_256RegClass.contains(DestReg)) {
 396     assert(AMDGPU::VReg_256RegClass.contains(SrcReg) ||
 397            AMDGPU::SReg_256RegClass.contains(SrcReg));
 398     Opcode = AMDGPU::V_MOV_B32_e32;
 399     SubIndices = Sub0_7;
 400
 401   } else if (AMDGPU::VReg_512RegClass.contains(DestReg)) {
 402     assert(AMDGPU::VReg_512RegClass.contains(SrcReg) ||
 403            AMDGPU::SReg_512RegClass.contains(SrcReg));
 404     Opcode = AMDGPU::V_MOV_B32_e32;
 405     SubIndices = Sub0_15;
 406
 407   } else {
 408     llvm_unreachable("Can't copy register!");
 409   }
 410
 411   while (unsigned SubIdx = *SubIndices++) {
 412     MachineInstrBuilder Builder = BuildMI(MBB, MI, DL,
 413       get(Opcode), RI.getSubReg(DestReg, SubIdx));
 414
 415     Builder.addReg(RI.getSubReg(SrcReg, SubIdx), getKillRegState(KillSrc));
 416
 417     if (*SubIndices)
 418       Builder.addReg(DestReg, RegState::Define | RegState::Implicit);
 419   }
 420 }
 421
 422 unsigned SIInstrInfo::commuteOpcode(unsigned Opcode) const {
 423   int NewOpc;
 424
 425   // Try to map original to commuted opcode
 426   if ((NewOpc = AMDGPU::getCommuteRev(Opcode)) != -1)
 427     return NewOpc;
 428
 429   // Try to map commuted to original opcode
 430   if ((NewOpc = AMDGPU::getCommuteOrig(Opcode)) != -1)
 431     return NewOpc;
 432
 433   return Opcode;
 434 }
 435
 436 void SIInstrInfo::storeRegToStackSlot(MachineBasicBlock &MBB,
 437                                       MachineBasicBlock::iterator MI,
 438                                       unsigned SrcReg, bool isKill,
 439                                       int FrameIndex,
 440                                       const TargetRegisterClass *RC,
 441                                       const TargetRegisterInfo *TRI) const {
 442   MachineFunction *MF = MBB.getParent();
 443   MachineFrameInfo *FrameInfo = MF->getFrameInfo();
 444   DebugLoc DL = MBB.findDebugLoc(MI);
 445
 446   if (RI.hasVGPRs(RC)) {
 447     LLVMContext &Ctx = MF->getFunction()->getContext();
 448     Ctx.emitError("SIInstrInfo::storeRegToStackSlot - Can't spill VGPR!");
 449     BuildMI(MBB, MI, DL, get(AMDGPU::V_MOV_B32_e32), AMDGPU::VGPR0)
 450             .addReg(SrcReg);
 451   } else if (RI.isSGPRClass(RC)) {
 452     // We are only allowed to create one new instruction when spilling
 453     // registers, so we need to use pseudo instruction for spilling
 454     // SGPRs.
 455     unsigned Opcode;
 456     switch (RC->getSize() * 8) {
 457     case 32:  Opcode = AMDGPU::SI_SPILL_S32_SAVE;  break;
 458     case 64:  Opcode = AMDGPU::SI_SPILL_S64_SAVE;  break;
 459     case 128: Opcode = AMDGPU::SI_SPILL_S128_SAVE; break;
 460     case 256: Opcode = AMDGPU::SI_SPILL_S256_SAVE; break;
 461     case 512: Opcode = AMDGPU::SI_SPILL_S512_SAVE; break;
 462     default: llvm_unreachable("Cannot spill register class");
 463     }
 464
 465     FrameInfo->setObjectAlignment(FrameIndex, 4);
 466     BuildMI(MBB, MI, DL, get(Opcode))
 467             .addReg(SrcReg)
 468             .addFrameIndex(FrameIndex);
 469   } else {
 470     llvm_unreachable("VGPR spilling not supported");
 471   }
 472 }
 473
 474 void SIInstrInfo::loadRegFromStackSlot(MachineBasicBlock &MBB,
 475                                        MachineBasicBlock::iterator MI,
 476                                        unsigned DestReg, int FrameIndex,
 477                                        const TargetRegisterClass *RC,
 478                                        const TargetRegisterInfo *TRI) const {
 479   MachineFunction *MF = MBB.getParent();
 480   MachineFrameInfo *FrameInfo = MF->getFrameInfo();
 481   DebugLoc DL = MBB.findDebugLoc(MI);
 482
 483   if (RI.hasVGPRs(RC)) {
 484     LLVMContext &Ctx = MF->getFunction()->getContext();
 485     Ctx.emitError("SIInstrInfo::loadRegToStackSlot - Can't retrieve spilled VGPR!");
 486     BuildMI(MBB, MI, DL, get(AMDGPU::V_MOV_B32_e32), DestReg)
 487             .addImm(0);
 488   } else if (RI.isSGPRClass(RC)){
 489     unsigned Opcode;
 490     switch(RC->getSize() * 8) {
 491     case 32:  Opcode = AMDGPU::SI_SPILL_S32_RESTORE; break;
 492     case 64:  Opcode = AMDGPU::SI_SPILL_S64_RESTORE;  break;
 493     case 128: Opcode = AMDGPU::SI_SPILL_S128_RESTORE; break;
 494     case 256: Opcode = AMDGPU::SI_SPILL_S256_RESTORE; break;
 495     case 512: Opcode = AMDGPU::SI_SPILL_S512_RESTORE; break;
 496     default: llvm_unreachable("Cannot spill register class");
 497     }
 498
 499     FrameInfo->setObjectAlignment(FrameIndex, 4);
 500     BuildMI(MBB, MI, DL, get(Opcode), DestReg)
 501             .addFrameIndex(FrameIndex);
 502   } else {
 503     llvm_unreachable("VGPR spilling not supported");
 504   }
 505 }
 506
 507 void SIInstrInfo::insertNOPs(MachineBasicBlock::iterator MI,
 508                              int Count) const {
 509   while (Count > 0) {
 510     int Arg;
 511     if (Count >= 8)
 512       Arg = 7;
 513     else
 514       Arg = Count - 1;
 515     Count -= 8;
 516     BuildMI(*MI->getParent(), MI, MI->getDebugLoc(), get(AMDGPU::S_NOP))
 517             .addImm(Arg);
 518   }
 519 }
 520
 521 bool SIInstrInfo::expandPostRAPseudo(MachineBasicBlock::iterator MI) const {
 522   MachineBasicBlock &MBB = *MI->getParent();
 523   DebugLoc DL = MBB.findDebugLoc(MI);
 524   switch (MI->getOpcode()) {
 525   default: return AMDGPUInstrInfo::expandPostRAPseudo(MI);
 526
 527   case AMDGPU::SI_CONSTDATA_PTR: {
 528     unsigned Reg = MI->getOperand(0).getReg();
 529     unsigned RegLo = RI.getSubReg(Reg, AMDGPU::sub0);
 530     unsigned RegHi = RI.getSubReg(Reg, AMDGPU::sub1);
 531
 532     BuildMI(MBB, MI, DL, get(AMDGPU::S_GETPC_B64), Reg);
 533
 534     // Add 32-bit offset from this instruction to the start of the constant data.
 535     BuildMI(MBB, MI, DL, get(AMDGPU::S_ADD_U32), RegLo)
 536             .addReg(RegLo)
 537             .addTargetIndex(AMDGPU::TI_CONSTDATA_START)
 538             .addReg(AMDGPU::SCC, RegState::Define | RegState::Implicit);
 539     BuildMI(MBB, MI, DL, get(AMDGPU::S_ADDC_U32), RegHi)
 540             .addReg(RegHi)
 541             .addImm(0)
 542             .addReg(AMDGPU::SCC, RegState::Define | RegState::Implicit)
 543             .addReg(AMDGPU::SCC, RegState::Implicit);
 544     MI->eraseFromParent();
 545     break;
 546   }
 547   }
 548   return true;
 549 }
 550
 551 MachineInstr *SIInstrInfo::commuteInstruction(MachineInstr *MI,
 552                                               bool NewMI) const {
 553
 554   if (MI->getNumOperands() < 3 || !MI->getOperand(1).isReg())
 555     return nullptr;
 556
 557   // Make sure it s legal to commute operands for VOP2.
 558   if (isVOP2(MI->getOpcode()) &&
 559       (!isOperandLegal(MI, 1, &MI->getOperand(2)) ||
 560        !isOperandLegal(MI, 2, &MI->getOperand(1))))
 561     return nullptr;
 562
 563   if (!MI->getOperand(2).isReg()) {
 564     // XXX: Commute instructions with FPImm operands
 565     if (NewMI || MI->getOperand(2).isFPImm() ||
 566        (!isVOP2(MI->getOpcode()) && !isVOP3(MI->getOpcode()))) {
 567       return nullptr;
 568     }
 569
 570     // XXX: Commute VOP3 instructions with abs and neg set .
 571     const MachineOperand *Abs = getNamedOperand(*MI, AMDGPU::OpName::abs);
 572     const MachineOperand *Neg = getNamedOperand(*MI, AMDGPU::OpName::neg);
 573     const MachineOperand *Src0Mods = getNamedOperand(*MI,
 574                                           AMDGPU::OpName::src0_modifiers);
 575     const MachineOperand *Src1Mods = getNamedOperand(*MI,
 576                                           AMDGPU::OpName::src1_modifiers);
 577     const MachineOperand *Src2Mods = getNamedOperand(*MI,
 578                                           AMDGPU::OpName::src2_modifiers);
 579
 580     if ((Abs && Abs->getImm()) || (Neg && Neg->getImm()) ||
 581         (Src0Mods && Src0Mods->getImm()) || (Src1Mods && Src1Mods->getImm()) ||
 582         (Src2Mods && Src2Mods->getImm()))
 583       return nullptr;
 584
 585     unsigned Reg = MI->getOperand(1).getReg();
 586     unsigned SubReg = MI->getOperand(1).getSubReg();
 587     MI->getOperand(1).ChangeToImmediate(MI->getOperand(2).getImm());
 588     MI->getOperand(2).ChangeToRegister(Reg, false);
 589     MI->getOperand(2).setSubReg(SubReg);
 590   } else {
 591     MI = TargetInstrInfo::commuteInstruction(MI, NewMI);
 592   }
 593
 594   if (MI)
 595     MI->setDesc(get(commuteOpcode(MI->getOpcode())));
 596
 597   return MI;
 598 }
 599
 600 MachineInstr *SIInstrInfo::buildMovInstr(MachineBasicBlock *MBB,
 601                                          MachineBasicBlock::iterator I,
 602                                          unsigned DstReg,
 603                                          unsigned SrcReg) const {
 604   return BuildMI(*MBB, I, MBB->findDebugLoc(I), get(AMDGPU::V_MOV_B32_e32),
 605                  DstReg) .addReg(SrcReg);
 606 }
 607
 608 bool SIInstrInfo::isMov(unsigned Opcode) const {
 609   switch(Opcode) {
 610   default: return false;
 611   case AMDGPU::S_MOV_B32:
 612   case AMDGPU::S_MOV_B64:
 613   case AMDGPU::V_MOV_B32_e32:
 614   case AMDGPU::V_MOV_B32_e64:
 615     return true;
 616   }
 617 }
 618
 619 bool
 620 SIInstrInfo::isSafeToMoveRegClassDefs(const TargetRegisterClass *RC) const {
 621   return RC != &AMDGPU::EXECRegRegClass;
 622 }
 623
 624 bool
 625 SIInstrInfo::isTriviallyReMaterializable(const MachineInstr *MI,
 626                                          AliasAnalysis *AA) const {
 627   switch(MI->getOpcode()) {
 628   default: return AMDGPUInstrInfo::isTriviallyReMaterializable(MI, AA);
 629   case AMDGPU::S_MOV_B32:
 630   case AMDGPU::S_MOV_B64:
 631   case AMDGPU::V_MOV_B32_e32:
 632     return MI->getOperand(1).isImm();
 633   }
 634 }
 635
 636 namespace llvm {
 637 namespace AMDGPU {
 638 // Helper function generated by tablegen.  We are wrapping this with
 639 // an SIInstrInfo function that returns bool rather than int.
 640 int isDS(uint16_t Opcode);
 641 }
 642 }
 643
 644 bool SIInstrInfo::isDS(uint16_t Opcode) const {
 645   return ::AMDGPU::isDS(Opcode) != -1;
 646 }
 647
 648 bool SIInstrInfo::isMIMG(uint16_t Opcode) const {
 649   return get(Opcode).TSFlags & SIInstrFlags::MIMG;
 650 }
 651
 652 bool SIInstrInfo::isSMRD(uint16_t Opcode) const {
 653   return get(Opcode).TSFlags & SIInstrFlags::SMRD;
 654 }
 655
 656 bool SIInstrInfo::isMUBUF(uint16_t Opcode) const {
 657   return get(Opcode).TSFlags & SIInstrFlags::MUBUF;
 658 }
 659
 660 bool SIInstrInfo::isMTBUF(uint16_t Opcode) const {
 661   return get(Opcode).TSFlags & SIInstrFlags::MTBUF;
 662 }
 663
 664 bool SIInstrInfo::isFLAT(uint16_t Opcode) const {
 665   return get(Opcode).TSFlags & SIInstrFlags::FLAT;
 666 }
 667
 668 bool SIInstrInfo::isVOP1(uint16_t Opcode) const {
 669   return get(Opcode).TSFlags & SIInstrFlags::VOP1;
 670 }
 671
 672 bool SIInstrInfo::isVOP2(uint16_t Opcode) const {
 673   return get(Opcode).TSFlags & SIInstrFlags::VOP2;
 674 }
 675
 676 bool SIInstrInfo::isVOP3(uint16_t Opcode) const {
 677   return get(Opcode).TSFlags & SIInstrFlags::VOP3;
 678 }
 679
 680 bool SIInstrInfo::isVOPC(uint16_t Opcode) const {
 681   return get(Opcode).TSFlags & SIInstrFlags::VOPC;
 682 }
 683
 684 bool SIInstrInfo::isSALUInstr(const MachineInstr &MI) const {
 685   return get(MI.getOpcode()).TSFlags & SIInstrFlags::SALU;
 686 }
 687
 688 bool SIInstrInfo::isInlineConstant(const APInt &Imm) const {
 689   int32_t Val = Imm.getSExtValue();
 690   if (Val >= -16 && Val <= 64)
 691     return true;
 692
 693   // The actual type of the operand does not seem to matter as long
 694   // as the bits match one of the inline immediate values.  For example:
 695   //
 696   // -nan has the hexadecimal encoding of 0xfffffffe which is -2 in decimal,
 697   // so it is a legal inline immediate.
 698   //
 699   // 1065353216 has the hexadecimal encoding 0x3f800000 which is 1.0f in
 700   // floating-point, so it is a legal inline immediate.
 701
 702   return (APInt::floatToBits(0.0f) == Imm) ||
 703          (APInt::floatToBits(1.0f) == Imm) ||
 704          (APInt::floatToBits(-1.0f) == Imm) ||
 705          (APInt::floatToBits(0.5f) == Imm) ||
 706          (APInt::floatToBits(-0.5f) == Imm) ||
 707          (APInt::floatToBits(2.0f) == Imm) ||
 708          (APInt::floatToBits(-2.0f) == Imm) ||
 709          (APInt::floatToBits(4.0f) == Imm) ||
 710          (APInt::floatToBits(-4.0f) == Imm);
 711 }
 712
 713 bool SIInstrInfo::isInlineConstant(const MachineOperand &MO) const {
 714   if (MO.isImm())
 715     return isInlineConstant(APInt(32, MO.getImm(), true));
 716
 717   if (MO.isFPImm()) {
 718     APFloat FpImm = MO.getFPImm()->getValueAPF();
 719     return isInlineConstant(FpImm.bitcastToAPInt());
 720   }
 721
 722   return false;
 723 }
 724
 725 bool SIInstrInfo::isLiteralConstant(const MachineOperand &MO) const {
 726   return (MO.isImm() || MO.isFPImm()) && !isInlineConstant(MO);
 727 }
 728
 729 static bool compareMachineOp(const MachineOperand &Op0,
 730                              const MachineOperand &Op1) {
 731   if (Op0.getType() != Op1.getType())
 732     return false;
 733
 734   switch (Op0.getType()) {
 735   case MachineOperand::MO_Register:
 736     return Op0.getReg() == Op1.getReg();
 737   case MachineOperand::MO_Immediate:
 738     return Op0.getImm() == Op1.getImm();
 739   case MachineOperand::MO_FPImmediate:
 740     return Op0.getFPImm() == Op1.getFPImm();
 741   default:
 742     llvm_unreachable("Didn't expect to be comparing these operand types");
 743   }
 744 }
 745
 746 bool SIInstrInfo::isImmOperandLegal(const MachineInstr *MI, unsigned OpNo,
 747                                  const MachineOperand &MO) const {
 748   const MCOperandInfo &OpInfo = get(MI->getOpcode()).OpInfo[OpNo];
 749
 750   assert(MO.isImm() || MO.isFPImm() || MO.isTargetIndex() || MO.isFI());
 751
 752   if (OpInfo.OperandType == MCOI::OPERAND_IMMEDIATE)
 753     return true;
 754
 755   if (OpInfo.RegClass < 0)
 756     return false;
 757
 758   if (isLiteralConstant(MO))
 759     return RI.regClassCanUseLiteralConstant(OpInfo.RegClass);
 760
 761   return RI.regClassCanUseInlineConstant(OpInfo.RegClass);
 762 }
 763
 764 bool SIInstrInfo::canFoldOffset(unsigned OffsetSize, unsigned AS) {
 765   switch (AS) {
 766   case AMDGPUAS::GLOBAL_ADDRESS: {
 767     // MUBUF instructions a 12-bit offset in bytes.
 768     return isUInt<12>(OffsetSize);
 769   }
 770   case AMDGPUAS::CONSTANT_ADDRESS: {
 771     // SMRD instructions have an 8-bit offset in dwords.
 772     return (OffsetSize % 4 == 0) && isUInt<8>(OffsetSize / 4);
 773   }
 774   case AMDGPUAS::LOCAL_ADDRESS:
 775   case AMDGPUAS::REGION_ADDRESS: {
 776     // The single offset versions have a 16-bit offset in bytes.
 777     return isUInt<16>(OffsetSize);
 778   }
 779   case AMDGPUAS::PRIVATE_ADDRESS:
 780     // Indirect register addressing does not use any offsets.
 781   default:
 782     return 0;
 783   }
 784 }
 785
 786 bool SIInstrInfo::hasVALU32BitEncoding(unsigned Opcode) const {
 787   return AMDGPU::getVOPe32(Opcode) != -1;
 788 }
 789
 790 bool SIInstrInfo::hasModifiers(unsigned Opcode) const {
 791   // The src0_modifier operand is present on all instructions
 792   // that have modifiers.
 793
 794   return AMDGPU::getNamedOperandIdx(Opcode,
 795                                     AMDGPU::OpName::src0_modifiers) != -1;
 796 }
 797
 798 bool SIInstrInfo::usesConstantBus(const MachineRegisterInfo &MRI,
 799                                   const MachineOperand &MO) const {
 800   // Literal constants use the constant bus.
 801   if (isLiteralConstant(MO))
 802     return true;
 803
 804   if (!MO.isReg() || !MO.isUse())
 805     return false;
 806
 807   if (TargetRegisterInfo::isVirtualRegister(MO.getReg()))
 808     return RI.isSGPRClass(MRI.getRegClass(MO.getReg()));
 809
 810   // FLAT_SCR is just an SGPR pair.
 811   if (!MO.isImplicit() && (MO.getReg() == AMDGPU::FLAT_SCR))
 812     return true;
 813
 814   // EXEC register uses the constant bus.
 815   if (!MO.isImplicit() && MO.getReg() == AMDGPU::EXEC)
 816     return true;
 817
 818   // SGPRs use the constant bus
 819   if (MO.getReg() == AMDGPU::M0 || MO.getReg() == AMDGPU::VCC ||
 820       (!MO.isImplicit() &&
 821       (AMDGPU::SGPR_32RegClass.contains(MO.getReg()) ||
 822        AMDGPU::SGPR_64RegClass.contains(MO.getReg())))) {
 823     return true;
 824   }
 825
 826   return false;
 827 }
 828
 829 bool SIInstrInfo::verifyInstruction(const MachineInstr *MI,
 830                                     StringRef &ErrInfo) const {
 831   uint16_t Opcode = MI->getOpcode();
 832   const MachineRegisterInfo &MRI = MI->getParent()->getParent()->getRegInfo();
 833   int Src0Idx = AMDGPU::getNamedOperandIdx(Opcode, AMDGPU::OpName::src0);
 834   int Src1Idx = AMDGPU::getNamedOperandIdx(Opcode, AMDGPU::OpName::src1);
 835   int Src2Idx = AMDGPU::getNamedOperandIdx(Opcode, AMDGPU::OpName::src2);
 836
 837   // Make sure the number of operands is correct.
 838   const MCInstrDesc &Desc = get(Opcode);
 839   if (!Desc.isVariadic() &&
 840       Desc.getNumOperands() != MI->getNumExplicitOperands()) {
 841      ErrInfo = "Instruction has wrong number of operands.";
 842      return false;
 843   }
 844
 845   // Make sure the register classes are correct
 846   for (int i = 0, e = Desc.getNumOperands(); i != e; ++i) {
 847     switch (Desc.OpInfo[i].OperandType) {
 848     case MCOI::OPERAND_REGISTER: {
 849       if ((MI->getOperand(i).isImm() || MI->getOperand(i).isFPImm()) &&
 850           !isImmOperandLegal(MI, i, MI->getOperand(i))) {
 851           ErrInfo = "Illegal immediate value for operand.";
 852           return false;
 853         }
 854       }
 855       break;
 856     case MCOI::OPERAND_IMMEDIATE:
 857       // Check if this operand is an immediate.
 858       // FrameIndex operands will be replaced by immediates, so they are
 859       // allowed.
 860       if (!MI->getOperand(i).isImm() && !MI->getOperand(i).isFPImm() &&
 861           !MI->getOperand(i).isFI()) {
 862         ErrInfo = "Expected immediate, but got non-immediate";
 863         return false;
 864       }
 865       // Fall-through
 866     default:
 867       continue;
 868     }
 869
 870     if (!MI->getOperand(i).isReg())
 871       continue;
 872
 873     int RegClass = Desc.OpInfo[i].RegClass;
 874     if (RegClass != -1) {
 875       unsigned Reg = MI->getOperand(i).getReg();
 876       if (TargetRegisterInfo::isVirtualRegister(Reg))
 877         continue;
 878
 879       const TargetRegisterClass *RC = RI.getRegClass(RegClass);
 880       if (!RC->contains(Reg)) {
 881         ErrInfo = "Operand has incorrect register class.";
 882         return false;
 883       }
 884     }
 885   }
 886
 887
 888   // Verify VOP*
 889   if (isVOP1(Opcode) || isVOP2(Opcode) || isVOP3(Opcode) || isVOPC(Opcode)) {
 890     unsigned ConstantBusCount = 0;
 891     unsigned SGPRUsed = AMDGPU::NoRegister;
 892     for (int i = 0, e = MI->getNumOperands(); i != e; ++i) {
 893       const MachineOperand &MO = MI->getOperand(i);
 894       if (usesConstantBus(MRI, MO)) {
 895         if (MO.isReg()) {
 896           if (MO.getReg() != SGPRUsed)
 897             ++ConstantBusCount;
 898           SGPRUsed = MO.getReg();
 899         } else {
 900           ++ConstantBusCount;
 901         }
 902       }
 903     }
 904     if (ConstantBusCount > 1) {
 905       ErrInfo = "VOP* instruction uses the constant bus more than once";
 906       return false;
 907     }
 908   }
 909
 910   // Verify SRC1 for VOP2 and VOPC
 911   if (Src1Idx != -1 && (isVOP2(Opcode) || isVOPC(Opcode))) {
 912     const MachineOperand &Src1 = MI->getOperand(Src1Idx);
 913     if (Src1.isImm() || Src1.isFPImm()) {
 914       ErrInfo = "VOP[2C] src1 cannot be an immediate.";
 915       return false;
 916     }
 917   }
 918
 919   // Verify VOP3
 920   if (isVOP3(Opcode)) {
 921     if (Src0Idx != -1 && isLiteralConstant(MI->getOperand(Src0Idx))) {
 922       ErrInfo = "VOP3 src0 cannot be a literal constant.";
 923       return false;
 924     }
 925     if (Src1Idx != -1 && isLiteralConstant(MI->getOperand(Src1Idx))) {
 926       ErrInfo = "VOP3 src1 cannot be a literal constant.";
 927       return false;
 928     }
 929     if (Src2Idx != -1 && isLiteralConstant(MI->getOperand(Src2Idx))) {
 930       ErrInfo = "VOP3 src2 cannot be a literal constant.";
 931       return false;
 932     }
 933   }
 934
 935   // Verify misc. restrictions on specific instructions.
 936   if (Desc.getOpcode() == AMDGPU::V_DIV_SCALE_F32 ||
 937       Desc.getOpcode() == AMDGPU::V_DIV_SCALE_F64) {
 938     MI->dump();
 939
 940     const MachineOperand &Src0 = MI->getOperand(2);
 941     const MachineOperand &Src1 = MI->getOperand(3);
 942     const MachineOperand &Src2 = MI->getOperand(4);
 943     if (Src0.isReg() && Src1.isReg() && Src2.isReg()) {
 944       if (!compareMachineOp(Src0, Src1) &&
 945           !compareMachineOp(Src0, Src2)) {
 946         ErrInfo = "v_div_scale_{f32|f64} require src0 = src1 or src2";
 947         return false;
 948       }
 949     }
 950   }
 951
 952   return true;
 953 }
 954
 955 unsigned SIInstrInfo::getVALUOp(const MachineInstr &MI) {
 956   switch (MI.getOpcode()) {
 957   default: return AMDGPU::INSTRUCTION_LIST_END;
 958   case AMDGPU::REG_SEQUENCE: return AMDGPU::REG_SEQUENCE;
 959   case AMDGPU::COPY: return AMDGPU::COPY;
 960   case AMDGPU::PHI: return AMDGPU::PHI;
 961   case AMDGPU::INSERT_SUBREG: return AMDGPU::INSERT_SUBREG;
 962   case AMDGPU::S_MOV_B32:
 963     return MI.getOperand(1).isReg() ?
 964            AMDGPU::COPY : AMDGPU::V_MOV_B32_e32;
 965   case AMDGPU::S_ADD_I32:
 966   case AMDGPU::S_ADD_U32: return AMDGPU::V_ADD_I32_e32;
 967   case AMDGPU::S_ADDC_U32: return AMDGPU::V_ADDC_U32_e32;
 968   case AMDGPU::S_SUB_I32:
 969   case AMDGPU::S_SUB_U32: return AMDGPU::V_SUB_I32_e32;
 970   case AMDGPU::S_SUBB_U32: return AMDGPU::V_SUBB_U32_e32;
 971   case AMDGPU::S_MUL_I32: return AMDGPU::V_MUL_LO_I32;
 972   case AMDGPU::S_AND_B32: return AMDGPU::V_AND_B32_e32;
 973   case AMDGPU::S_OR_B32: return AMDGPU::V_OR_B32_e32;
 974   case AMDGPU::S_XOR_B32: return AMDGPU::V_XOR_B32_e32;
 975   case AMDGPU::S_MIN_I32: return AMDGPU::V_MIN_I32_e32;
 976   case AMDGPU::S_MIN_U32: return AMDGPU::V_MIN_U32_e32;
 977   case AMDGPU::S_MAX_I32: return AMDGPU::V_MAX_I32_e32;
 978   case AMDGPU::S_MAX_U32: return AMDGPU::V_MAX_U32_e32;
 979   case AMDGPU::S_ASHR_I32: return AMDGPU::V_ASHR_I32_e32;
 980   case AMDGPU::S_ASHR_I64: return AMDGPU::V_ASHR_I64;
 981   case AMDGPU::S_LSHL_B32: return AMDGPU::V_LSHL_B32_e32;
 982   case AMDGPU::S_LSHL_B64: return AMDGPU::V_LSHL_B64;
 983   case AMDGPU::S_LSHR_B32: return AMDGPU::V_LSHR_B32_e32;
 984   case AMDGPU::S_LSHR_B64: return AMDGPU::V_LSHR_B64;
 985   case AMDGPU::S_SEXT_I32_I8: return AMDGPU::V_BFE_I32;
 986   case AMDGPU::S_SEXT_I32_I16: return AMDGPU::V_BFE_I32;
 987   case AMDGPU::S_BFE_U32: return AMDGPU::V_BFE_U32;
 988   case AMDGPU::S_BFE_I32: return AMDGPU::V_BFE_I32;
 989   case AMDGPU::S_BREV_B32: return AMDGPU::V_BFREV_B32_e32;
 990   case AMDGPU::S_NOT_B32: return AMDGPU::V_NOT_B32_e32;
 991   case AMDGPU::S_NOT_B64: return AMDGPU::V_NOT_B32_e32;
 992   case AMDGPU::S_CMP_EQ_I32: return AMDGPU::V_CMP_EQ_I32_e32;
 993   case AMDGPU::S_CMP_LG_I32: return AMDGPU::V_CMP_NE_I32_e32;
 994   case AMDGPU::S_CMP_GT_I32: return AMDGPU::V_CMP_GT_I32_e32;
 995   case AMDGPU::S_CMP_GE_I32: return AMDGPU::V_CMP_GE_I32_e32;
 996   case AMDGPU::S_CMP_LT_I32: return AMDGPU::V_CMP_LT_I32_e32;
 997   case AMDGPU::S_CMP_LE_I32: return AMDGPU::V_CMP_LE_I32_e32;
 998   case AMDGPU::S_LOAD_DWORD_IMM:
 999   case AMDGPU::S_LOAD_DWORD_SGPR: return AMDGPU::BUFFER_LOAD_DWORD_ADDR64;
1000   case AMDGPU::S_LOAD_DWORDX2_IMM:
1001   case AMDGPU::S_LOAD_DWORDX2_SGPR: return AMDGPU::BUFFER_LOAD_DWORDX2_ADDR64;
1002   case AMDGPU::S_LOAD_DWORDX4_IMM:
1003   case AMDGPU::S_LOAD_DWORDX4_SGPR: return AMDGPU::BUFFER_LOAD_DWORDX4_ADDR64;
1004   case AMDGPU::S_BCNT1_I32_B32: return AMDGPU::V_BCNT_U32_B32_e32;
1005   case AMDGPU::S_FF1_I32_B32: return AMDGPU::V_FFBL_B32_e32;
1006   case AMDGPU::S_FLBIT_I32_B32: return AMDGPU::V_FFBH_U32_e32;
1007   }
1008 }
1009
1010 bool SIInstrInfo::isSALUOpSupportedOnVALU(const MachineInstr &MI) const {
1011   return getVALUOp(MI) != AMDGPU::INSTRUCTION_LIST_END;
1012 }
1013
1014 const TargetRegisterClass *SIInstrInfo::getOpRegClass(const MachineInstr &MI,
1015                                                       unsigned OpNo) const {
1016   const MachineRegisterInfo &MRI = MI.getParent()->getParent()->getRegInfo();
1017   const MCInstrDesc &Desc = get(MI.getOpcode());
1018   if (MI.isVariadic() || OpNo >= Desc.getNumOperands() ||
1019       Desc.OpInfo[OpNo].RegClass == -1)
1020     return MRI.getRegClass(MI.getOperand(OpNo).getReg());
1021
1022   unsigned RCID = Desc.OpInfo[OpNo].RegClass;
1023   return RI.getRegClass(RCID);
1024 }
1025
1026 bool SIInstrInfo::canReadVGPR(const MachineInstr &MI, unsigned OpNo) const {
1027   switch (MI.getOpcode()) {
1028   case AMDGPU::COPY:
1029   case AMDGPU::REG_SEQUENCE:
1030   case AMDGPU::PHI:
1031   case AMDGPU::INSERT_SUBREG:
1032     return RI.hasVGPRs(getOpRegClass(MI, 0));
1033   default:
1034     return RI.hasVGPRs(getOpRegClass(MI, OpNo));
1035   }
1036 }
1037
1038 void SIInstrInfo::legalizeOpWithMove(MachineInstr *MI, unsigned OpIdx) const {
1039   MachineBasicBlock::iterator I = MI;
1040   MachineOperand &MO = MI->getOperand(OpIdx);
1041   MachineRegisterInfo &MRI = MI->getParent()->getParent()->getRegInfo();
1042   unsigned RCID = get(MI->getOpcode()).OpInfo[OpIdx].RegClass;
1043   const TargetRegisterClass *RC = RI.getRegClass(RCID);
1044   unsigned Opcode = AMDGPU::V_MOV_B32_e32;
1045   if (MO.isReg()) {
1046     Opcode = AMDGPU::COPY;
1047   } else if (RI.isSGPRClass(RC)) {
1048     Opcode = AMDGPU::S_MOV_B32;
1049   }
1050
1051   const TargetRegisterClass *VRC = RI.getEquivalentVGPRClass(RC);
1052   if (RI.getCommonSubClass(&AMDGPU::VReg_64RegClass, VRC)) {
1053     VRC = &AMDGPU::VReg_64RegClass;
1054   } else {
1055     VRC = &AMDGPU::VReg_32RegClass;
1056   }
1057   unsigned Reg = MRI.createVirtualRegister(VRC);
1058   BuildMI(*MI->getParent(), I, MI->getParent()->findDebugLoc(I), get(Opcode),
1059           Reg).addOperand(MO);
1060   MO.ChangeToRegister(Reg, false);
1061 }
1062
1063 unsigned SIInstrInfo::buildExtractSubReg(MachineBasicBlock::iterator MI,
1064                                          MachineRegisterInfo &MRI,
1065                                          MachineOperand &SuperReg,
1066                                          const TargetRegisterClass *SuperRC,
1067                                          unsigned SubIdx,
1068                                          const TargetRegisterClass *SubRC)
1069                                          const {
1070   assert(SuperReg.isReg());
1071
1072   unsigned NewSuperReg = MRI.createVirtualRegister(SuperRC);
1073   unsigned SubReg = MRI.createVirtualRegister(SubRC);
1074
1075   // Just in case the super register is itself a sub-register, copy it to a new
1076   // value so we don't need to worry about merging its subreg index with the
1077   // SubIdx passed to this function. The register coalescer should be able to
1078   // eliminate this extra copy.
1079   BuildMI(*MI->getParent(), MI, MI->getDebugLoc(), get(TargetOpcode::COPY),
1080           NewSuperReg)
1081           .addOperand(SuperReg);
1082
1083   BuildMI(*MI->getParent(), MI, MI->getDebugLoc(), get(TargetOpcode::COPY),
1084           SubReg)
1085           .addReg(NewSuperReg, 0, SubIdx);
1086   return SubReg;
1087 }
1088
1089 MachineOperand SIInstrInfo::buildExtractSubRegOrImm(
1090   MachineBasicBlock::iterator MII,
1091   MachineRegisterInfo &MRI,
1092   MachineOperand &Op,
1093   const TargetRegisterClass *SuperRC,
1094   unsigned SubIdx,
1095   const TargetRegisterClass *SubRC) const {
1096   if (Op.isImm()) {
1097     // XXX - Is there a better way to do this?
1098     if (SubIdx == AMDGPU::sub0)
1099       return MachineOperand::CreateImm(Op.getImm() & 0xFFFFFFFF);
1100     if (SubIdx == AMDGPU::sub1)
1101       return MachineOperand::CreateImm(Op.getImm() >> 32);
1102
1103     llvm_unreachable("Unhandled register index for immediate");
1104   }
1105
1106   unsigned SubReg = buildExtractSubReg(MII, MRI, Op, SuperRC,
1107                                        SubIdx, SubRC);
1108   return MachineOperand::CreateReg(SubReg, false);
1109 }
1110
1111 unsigned SIInstrInfo::split64BitImm(SmallVectorImpl<MachineInstr *> &Worklist,
1112                                     MachineBasicBlock::iterator MI,
1113                                     MachineRegisterInfo &MRI,
1114                                     const TargetRegisterClass *RC,
1115                                     const MachineOperand &Op) const {
1116   MachineBasicBlock *MBB = MI->getParent();
1117   DebugLoc DL = MI->getDebugLoc();
1118   unsigned LoDst = MRI.createVirtualRegister(&AMDGPU::SGPR_32RegClass);
1119   unsigned HiDst = MRI.createVirtualRegister(&AMDGPU::SGPR_32RegClass);
1120   unsigned Dst = MRI.createVirtualRegister(RC);
1121
1122   MachineInstr *Lo = BuildMI(*MBB, MI, DL, get(AMDGPU::S_MOV_B32),
1123                              LoDst)
1124     .addImm(Op.getImm() & 0xFFFFFFFF);
1125   MachineInstr *Hi = BuildMI(*MBB, MI, DL, get(AMDGPU::S_MOV_B32),
1126                              HiDst)
1127     .addImm(Op.getImm() >> 32);
1128
1129   BuildMI(*MBB, MI, DL, get(TargetOpcode::REG_SEQUENCE), Dst)
1130     .addReg(LoDst)
1131     .addImm(AMDGPU::sub0)
1132     .addReg(HiDst)
1133     .addImm(AMDGPU::sub1);
1134
1135   Worklist.push_back(Lo);
1136   Worklist.push_back(Hi);
1137
1138   return Dst;
1139 }
1140
1141 bool SIInstrInfo::isOperandLegal(const MachineInstr *MI, unsigned OpIdx,
1142                                  const MachineOperand *MO) const {
1143   const MachineRegisterInfo &MRI = MI->getParent()->getParent()->getRegInfo();
1144   const MCInstrDesc &InstDesc = get(MI->getOpcode());
1145   const MCOperandInfo &OpInfo = InstDesc.OpInfo[OpIdx];
1146   const TargetRegisterClass *DefinedRC =
1147       OpInfo.RegClass != -1 ? RI.getRegClass(OpInfo.RegClass) : nullptr;
1148   if (!MO)
1149     MO = &MI->getOperand(OpIdx);
1150
1151   if (usesConstantBus(MRI, *MO)) {
1152     unsigned SGPRUsed = MO->isReg() ? MO->getReg() : AMDGPU::NoRegister;
1153     for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
1154       if (i == OpIdx)
1155         continue;
1156       if (usesConstantBus(MRI, MI->getOperand(i)) &&
1157           MI->getOperand(i).isReg() && MI->getOperand(i).getReg() != SGPRUsed) {
1158         return false;
1159       }
1160     }
1161   }
1162
1163   if (MO->isReg()) {
1164     assert(DefinedRC);
1165     const TargetRegisterClass *RC = MRI.getRegClass(MO->getReg());
1166     return RI.getCommonSubClass(RC, RI.getRegClass(OpInfo.RegClass));
1167   }
1168
1169
1170   // Handle non-register types that are treated like immediates.
1171   assert(MO->isImm() || MO->isFPImm() || MO->isTargetIndex() || MO->isFI());
1172
1173   if (!DefinedRC) {
1174     // This operand expects an immediate.
1175     return true;
1176   }
1177
1178   return isImmOperandLegal(MI, OpIdx, *MO);
1179 }
1180
1181 void SIInstrInfo::legalizeOperands(MachineInstr *MI) const {
1182   MachineRegisterInfo &MRI = MI->getParent()->getParent()->getRegInfo();
1183
1184   int Src0Idx = AMDGPU::getNamedOperandIdx(MI->getOpcode(),
1185                                            AMDGPU::OpName::src0);
1186   int Src1Idx = AMDGPU::getNamedOperandIdx(MI->getOpcode(),
1187                                            AMDGPU::OpName::src1);
1188   int Src2Idx = AMDGPU::getNamedOperandIdx(MI->getOpcode(),
1189                                            AMDGPU::OpName::src2);
1190
1191   // Legalize VOP2
1192   if (isVOP2(MI->getOpcode()) && Src1Idx != -1) {
1193     // Legalize src0
1194     if (!isOperandLegal(MI, Src0Idx))
1195       legalizeOpWithMove(MI, Src0Idx);
1196
1197     // Legalize src1
1198     if (isOperandLegal(MI, Src1Idx))
1199       return;
1200
1201     // Usually src0 of VOP2 instructions allow more types of inputs
1202     // than src1, so try to commute the instruction to decrease our
1203     // chances of having to insert a MOV instruction to legalize src1.
1204     if (MI->isCommutable()) {
1205       if (commuteInstruction(MI))
1206         // If we are successful in commuting, then we know MI is legal, so
1207         // we are done.
1208         return;
1209     }
1210
1211     legalizeOpWithMove(MI, Src1Idx);
1212     return;
1213   }
1214
1215   // XXX - Do any VOP3 instructions read VCC?
1216   // Legalize VOP3
1217   if (isVOP3(MI->getOpcode())) {
1218     int VOP3Idx[3] = {Src0Idx, Src1Idx, Src2Idx};
1219     unsigned SGPRReg = AMDGPU::NoRegister;
1220     for (unsigned i = 0; i < 3; ++i) {
1221       int Idx = VOP3Idx[i];
1222       if (Idx == -1)
1223         continue;
1224       MachineOperand &MO = MI->getOperand(Idx);
1225
1226       if (MO.isReg()) {
1227         if (!RI.isSGPRClass(MRI.getRegClass(MO.getReg())))
1228           continue; // VGPRs are legal
1229
1230         assert(MO.getReg() != AMDGPU::SCC && "SCC operand to VOP3 instruction");
1231
1232         if (SGPRReg == AMDGPU::NoRegister || SGPRReg == MO.getReg()) {
1233           SGPRReg = MO.getReg();
1234           // We can use one SGPR in each VOP3 instruction.
1235           continue;
1236         }
1237       } else if (!isLiteralConstant(MO)) {
1238         // If it is not a register and not a literal constant, then it must be
1239         // an inline constant which is always legal.
1240         continue;
1241       }
1242       // If we make it this far, then the operand is not legal and we must
1243       // legalize it.
1244       legalizeOpWithMove(MI, Idx);
1245     }
1246   }
1247
1248   // Legalize REG_SEQUENCE and PHI
1249   // The register class of the operands much be the same type as the register
1250   // class of the output.
1251   if (MI->getOpcode() == AMDGPU::REG_SEQUENCE ||
1252       MI->getOpcode() == AMDGPU::PHI) {
1253     const TargetRegisterClass *RC = nullptr, *SRC = nullptr, *VRC = nullptr;
1254     for (unsigned i = 1, e = MI->getNumOperands(); i != e; i+=2) {
1255       if (!MI->getOperand(i).isReg() ||
1256           !TargetRegisterInfo::isVirtualRegister(MI->getOperand(i).getReg()))
1257         continue;
1258       const TargetRegisterClass *OpRC =
1259               MRI.getRegClass(MI->getOperand(i).getReg());
1260       if (RI.hasVGPRs(OpRC)) {
1261         VRC = OpRC;
1262       } else {
1263         SRC = OpRC;
1264       }
1265     }
1266
1267     // If any of the operands are VGPR registers, then they all most be
1268     // otherwise we will create illegal VGPR->SGPR copies when legalizing
1269     // them.
1270     if (VRC || !RI.isSGPRClass(getOpRegClass(*MI, 0))) {
1271       if (!VRC) {
1272         assert(SRC);
1273         VRC = RI.getEquivalentVGPRClass(SRC);
1274       }
1275       RC = VRC;
1276     } else {
1277       RC = SRC;
1278     }
1279
1280     // Update all the operands so they have the same type.
1281     for (unsigned i = 1, e = MI->getNumOperands(); i != e; i+=2) {
1282       if (!MI->getOperand(i).isReg() ||
1283           !TargetRegisterInfo::isVirtualRegister(MI->getOperand(i).getReg()))
1284         continue;
1285       unsigned DstReg = MRI.createVirtualRegister(RC);
1286       MachineBasicBlock *InsertBB;
1287       MachineBasicBlock::iterator Insert;
1288       if (MI->getOpcode() == AMDGPU::REG_SEQUENCE) {
1289         InsertBB = MI->getParent();
1290         Insert = MI;
1291       } else {
1292         // MI is a PHI instruction.
1293         InsertBB = MI->getOperand(i + 1).getMBB();
1294         Insert = InsertBB->getFirstTerminator();
1295       }
1296       BuildMI(*InsertBB, Insert, MI->getDebugLoc(),
1297               get(AMDGPU::COPY), DstReg)
1298               .addOperand(MI->getOperand(i));
1299       MI->getOperand(i).setReg(DstReg);
1300     }
1301   }
1302
1303   // Legalize INSERT_SUBREG
1304   // src0 must have the same register class as dst
1305   if (MI->getOpcode() == AMDGPU::INSERT_SUBREG) {
1306     unsigned Dst = MI->getOperand(0).getReg();
1307     unsigned Src0 = MI->getOperand(1).getReg();
1308     const TargetRegisterClass *DstRC = MRI.getRegClass(Dst);
1309     const TargetRegisterClass *Src0RC = MRI.getRegClass(Src0);
1310     if (DstRC != Src0RC) {
1311       MachineBasicBlock &MBB = *MI->getParent();
1312       unsigned NewSrc0 = MRI.createVirtualRegister(DstRC);
1313       BuildMI(MBB, MI, MI->getDebugLoc(), get(AMDGPU::COPY), NewSrc0)
1314               .addReg(Src0);
1315       MI->getOperand(1).setReg(NewSrc0);
1316     }
1317     return;
1318   }
1319
1320   // Legalize MUBUF* instructions
1321   // FIXME: If we start using the non-addr64 instructions for compute, we
1322   // may need to legalize them here.
1323   int SRsrcIdx =
1324       AMDGPU::getNamedOperandIdx(MI->getOpcode(), AMDGPU::OpName::srsrc);
1325   if (SRsrcIdx != -1) {
1326     // We have an MUBUF instruction
1327     MachineOperand *SRsrc = &MI->getOperand(SRsrcIdx);
1328     unsigned SRsrcRC = get(MI->getOpcode()).OpInfo[SRsrcIdx].RegClass;
1329     if (RI.getCommonSubClass(MRI.getRegClass(SRsrc->getReg()),
1330                                              RI.getRegClass(SRsrcRC))) {
1331       // The operands are legal.
1332       // FIXME: We may need to legalize operands besided srsrc.
1333       return;
1334     }
1335
1336     MachineBasicBlock &MBB = *MI->getParent();
1337     // Extract the the ptr from the resource descriptor.
1338
1339     // SRsrcPtrLo = srsrc:sub0
1340     unsigned SRsrcPtrLo = buildExtractSubReg(MI, MRI, *SRsrc,
1341         &AMDGPU::VReg_128RegClass, AMDGPU::sub0, &AMDGPU::VReg_32RegClass);
1342
1343     // SRsrcPtrHi = srsrc:sub1
1344     unsigned SRsrcPtrHi = buildExtractSubReg(MI, MRI, *SRsrc,
1345         &AMDGPU::VReg_128RegClass, AMDGPU::sub1, &AMDGPU::VReg_32RegClass);
1346
1347     // Create an empty resource descriptor
1348     unsigned Zero64 = MRI.createVirtualRegister(&AMDGPU::SReg_64RegClass);
1349     unsigned SRsrcFormatLo = MRI.createVirtualRegister(&AMDGPU::SGPR_32RegClass);
1350     unsigned SRsrcFormatHi = MRI.createVirtualRegister(&AMDGPU::SGPR_32RegClass);
1351     unsigned NewSRsrc = MRI.createVirtualRegister(&AMDGPU::SReg_128RegClass);
1352
1353     // Zero64 = 0
1354     BuildMI(MBB, MI, MI->getDebugLoc(), get(AMDGPU::S_MOV_B64),
1355             Zero64)
1356             .addImm(0);
1357
1358     // SRsrcFormatLo = RSRC_DATA_FORMAT{31-0}
1359     BuildMI(MBB, MI, MI->getDebugLoc(), get(AMDGPU::S_MOV_B32),
1360             SRsrcFormatLo)
1361             .addImm(AMDGPU::RSRC_DATA_FORMAT & 0xFFFFFFFF);
1362
1363     // SRsrcFormatHi = RSRC_DATA_FORMAT{63-32}
1364     BuildMI(MBB, MI, MI->getDebugLoc(), get(AMDGPU::S_MOV_B32),
1365             SRsrcFormatHi)
1366             .addImm(AMDGPU::RSRC_DATA_FORMAT >> 32);
1367
1368     // NewSRsrc = {Zero64, SRsrcFormat}
1369     BuildMI(MBB, MI, MI->getDebugLoc(), get(AMDGPU::REG_SEQUENCE),
1370             NewSRsrc)
1371             .addReg(Zero64)
1372             .addImm(AMDGPU::sub0_sub1)
1373             .addReg(SRsrcFormatLo)
1374             .addImm(AMDGPU::sub2)
1375             .addReg(SRsrcFormatHi)
1376             .addImm(AMDGPU::sub3);
1377
1378     MachineOperand *VAddr = getNamedOperand(*MI, AMDGPU::OpName::vaddr);
1379     unsigned NewVAddr = MRI.createVirtualRegister(&AMDGPU::VReg_64RegClass);
1380     unsigned NewVAddrLo;
1381     unsigned NewVAddrHi;
1382     if (VAddr) {
1383       // This is already an ADDR64 instruction so we need to add the pointer
1384       // extracted from the resource descriptor to the current value of VAddr.
1385       NewVAddrLo = MRI.createVirtualRegister(&AMDGPU::VReg_32RegClass);
1386       NewVAddrHi = MRI.createVirtualRegister(&AMDGPU::VReg_32RegClass);
1387
1388       // NewVaddrLo = SRsrcPtrLo + VAddr:sub0
1389       BuildMI(MBB, MI, MI->getDebugLoc(), get(AMDGPU::V_ADD_I32_e32),
1390               NewVAddrLo)
1391               .addReg(SRsrcPtrLo)
1392               .addReg(VAddr->getReg(), 0, AMDGPU::sub0)
1393               .addReg(AMDGPU::VCC, RegState::ImplicitDefine);
1394
1395       // NewVaddrHi = SRsrcPtrHi + VAddr:sub1
1396       BuildMI(MBB, MI, MI->getDebugLoc(), get(AMDGPU::V_ADDC_U32_e32),
1397               NewVAddrHi)
1398               .addReg(SRsrcPtrHi)
1399               .addReg(VAddr->getReg(), 0, AMDGPU::sub1)
1400               .addReg(AMDGPU::VCC, RegState::ImplicitDefine)
1401               .addReg(AMDGPU::VCC, RegState::Implicit);
1402
1403     } else {
1404       // This instructions is the _OFFSET variant, so we need to convert it to
1405       // ADDR64.
1406       MachineOperand *VData = getNamedOperand(*MI, AMDGPU::OpName::vdata);
1407       MachineOperand *Offset = getNamedOperand(*MI, AMDGPU::OpName::offset);
1408       MachineOperand *SOffset = getNamedOperand(*MI, AMDGPU::OpName::soffset);
1409       assert(SOffset->isImm() && SOffset->getImm() == 0 && "Legalizing MUBUF "
1410              "with non-zero soffset is not implemented");
1411       (void)SOffset;
1412
1413       // Create the new instruction.
1414       unsigned Addr64Opcode = AMDGPU::getAddr64Inst(MI->getOpcode());
1415       MachineInstr *Addr64 =
1416           BuildMI(MBB, MI, MI->getDebugLoc(), get(Addr64Opcode))
1417                   .addOperand(*VData)
1418                   .addOperand(*SRsrc)
1419                   .addReg(AMDGPU::NoRegister) // Dummy value for vaddr.
1420                                               // This will be replaced later
1421                                               // with the new value of vaddr.
1422                   .addOperand(*Offset);
1423
1424       MI->removeFromParent();
1425       MI = Addr64;
1426
1427       NewVAddrLo = SRsrcPtrLo;
1428       NewVAddrHi = SRsrcPtrHi;
1429       VAddr = getNamedOperand(*MI, AMDGPU::OpName::vaddr);
1430       SRsrc = getNamedOperand(*MI, AMDGPU::OpName::srsrc);
1431     }
1432
1433     // NewVaddr = {NewVaddrHi, NewVaddrLo}
1434     BuildMI(MBB, MI, MI->getDebugLoc(), get(AMDGPU::REG_SEQUENCE),
1435             NewVAddr)
1436             .addReg(NewVAddrLo)
1437             .addImm(AMDGPU::sub0)
1438             .addReg(NewVAddrHi)
1439             .addImm(AMDGPU::sub1);
1440
1441
1442     // Update the instruction to use NewVaddr
1443     VAddr->setReg(NewVAddr);
1444     // Update the instruction to use NewSRsrc
1445     SRsrc->setReg(NewSRsrc);
1446   }
1447 }
1448
1449 void SIInstrInfo::splitSMRD(MachineInstr *MI,
1450                             const TargetRegisterClass *HalfRC,
1451                             unsigned HalfImmOp, unsigned HalfSGPROp,
1452                             MachineInstr *&Lo, MachineInstr *&Hi) const {
1453
1454   DebugLoc DL = MI->getDebugLoc();
1455   MachineBasicBlock *MBB = MI->getParent();
1456   MachineRegisterInfo &MRI = MBB->getParent()->getRegInfo();
1457   unsigned RegLo = MRI.createVirtualRegister(HalfRC);
1458   unsigned RegHi = MRI.createVirtualRegister(HalfRC);
1459   unsigned HalfSize = HalfRC->getSize();
1460   const MachineOperand *OffOp =
1461       getNamedOperand(*MI, AMDGPU::OpName::offset);
1462   const MachineOperand *SBase = getNamedOperand(*MI, AMDGPU::OpName::sbase);
1463
1464   if (OffOp) {
1465     // Handle the _IMM variant
1466     unsigned LoOffset = OffOp->getImm();
1467     unsigned HiOffset = LoOffset + (HalfSize / 4);
1468     Lo = BuildMI(*MBB, MI, DL, get(HalfImmOp), RegLo)
1469                   .addOperand(*SBase)
1470                   .addImm(LoOffset);
1471
1472     if (!isUInt<8>(HiOffset)) {
1473       unsigned OffsetSGPR =
1474           MRI.createVirtualRegister(&AMDGPU::SReg_32RegClass);
1475       BuildMI(*MBB, MI, DL, get(AMDGPU::S_MOV_B32), OffsetSGPR)
1476               .addImm(HiOffset << 2);  // The immediate offset is in dwords,
1477                                        // but offset in register is in bytes.
1478       Hi = BuildMI(*MBB, MI, DL, get(HalfSGPROp), RegHi)
1479                     .addOperand(*SBase)
1480                     .addReg(OffsetSGPR);
1481     } else {
1482       Hi = BuildMI(*MBB, MI, DL, get(HalfImmOp), RegHi)
1483                      .addOperand(*SBase)
1484                      .addImm(HiOffset);
1485     }
1486   } else {
1487     // Handle the _SGPR variant
1488     MachineOperand *SOff = getNamedOperand(*MI, AMDGPU::OpName::soff);
1489     Lo = BuildMI(*MBB, MI, DL, get(HalfSGPROp), RegLo)
1490                   .addOperand(*SBase)
1491                   .addOperand(*SOff);
1492     unsigned OffsetSGPR = MRI.createVirtualRegister(&AMDGPU::SReg_32RegClass);
1493     BuildMI(*MBB, MI, DL, get(AMDGPU::S_ADD_I32), OffsetSGPR)
1494             .addOperand(*SOff)
1495             .addImm(HalfSize);
1496     Hi = BuildMI(*MBB, MI, DL, get(HalfSGPROp))
1497                   .addOperand(*SBase)
1498                   .addReg(OffsetSGPR);
1499   }
1500
1501   unsigned SubLo, SubHi;
1502   switch (HalfSize) {
1503     case 4:
1504       SubLo = AMDGPU::sub0;
1505       SubHi = AMDGPU::sub1;
1506       break;
1507     case 8:
1508       SubLo = AMDGPU::sub0_sub1;
1509       SubHi = AMDGPU::sub2_sub3;
1510       break;
1511     case 16:
1512       SubLo = AMDGPU::sub0_sub1_sub2_sub3;
1513       SubHi = AMDGPU::sub4_sub5_sub6_sub7;
1514       break;
1515     case 32:
1516       SubLo = AMDGPU::sub0_sub1_sub2_sub3_sub4_sub5_sub6_sub7;
1517       SubHi = AMDGPU::sub8_sub9_sub10_sub11_sub12_sub13_sub14_sub15;
1518       break;
1519     default:
1520       llvm_unreachable("Unhandled HalfSize");
1521   }
1522
1523   BuildMI(*MBB, MI, DL, get(AMDGPU::REG_SEQUENCE))
1524           .addOperand(MI->getOperand(0))
1525           .addReg(RegLo)
1526           .addImm(SubLo)
1527           .addReg(RegHi)
1528           .addImm(SubHi);
1529 }
1530
1531 void SIInstrInfo::moveSMRDToVALU(MachineInstr *MI, MachineRegisterInfo &MRI) const {
1532   MachineBasicBlock *MBB = MI->getParent();
1533   switch (MI->getOpcode()) {
1534     case AMDGPU::S_LOAD_DWORD_IMM:
1535     case AMDGPU::S_LOAD_DWORD_SGPR:
1536     case AMDGPU::S_LOAD_DWORDX2_IMM:
1537     case AMDGPU::S_LOAD_DWORDX2_SGPR:
1538     case AMDGPU::S_LOAD_DWORDX4_IMM:
1539     case AMDGPU::S_LOAD_DWORDX4_SGPR: {
1540       unsigned NewOpcode = getVALUOp(*MI);
1541       unsigned RegOffset;
1542       unsigned ImmOffset;
1543
1544       if (MI->getOperand(2).isReg()) {
1545         RegOffset = MI->getOperand(2).getReg();
1546         ImmOffset = 0;
1547       } else {
1548         assert(MI->getOperand(2).isImm());
1549         // SMRD instructions take a dword offsets and MUBUF instructions
1550         // take a byte offset.
1551         ImmOffset = MI->getOperand(2).getImm() << 2;
1552         RegOffset = MRI.createVirtualRegister(&AMDGPU::SGPR_32RegClass);
1553         if (isUInt<12>(ImmOffset)) {
1554           BuildMI(*MBB, MI, MI->getDebugLoc(), get(AMDGPU::S_MOV_B32),
1555                   RegOffset)
1556                   .addImm(0);
1557         } else {
1558           BuildMI(*MBB, MI, MI->getDebugLoc(), get(AMDGPU::S_MOV_B32),
1559                   RegOffset)
1560                   .addImm(ImmOffset);
1561           ImmOffset = 0;
1562         }
1563       }
1564
1565       unsigned SRsrc = MRI.createVirtualRegister(&AMDGPU::SReg_128RegClass);
1566       unsigned DWord0 = RegOffset;
1567       unsigned DWord1 = MRI.createVirtualRegister(&AMDGPU::SGPR_32RegClass);
1568       unsigned DWord2 = MRI.createVirtualRegister(&AMDGPU::SGPR_32RegClass);
1569       unsigned DWord3 = MRI.createVirtualRegister(&AMDGPU::SGPR_32RegClass);
1570
1571       BuildMI(*MBB, MI, MI->getDebugLoc(), get(AMDGPU::S_MOV_B32), DWord1)
1572               .addImm(0);
1573       BuildMI(*MBB, MI, MI->getDebugLoc(), get(AMDGPU::S_MOV_B32), DWord2)
1574               .addImm(AMDGPU::RSRC_DATA_FORMAT & 0xFFFFFFFF);
1575       BuildMI(*MBB, MI, MI->getDebugLoc(), get(AMDGPU::S_MOV_B32), DWord3)
1576               .addImm(AMDGPU::RSRC_DATA_FORMAT >> 32);
1577       BuildMI(*MBB, MI, MI->getDebugLoc(), get(AMDGPU::REG_SEQUENCE), SRsrc)
1578               .addReg(DWord0)
1579               .addImm(AMDGPU::sub0)
1580               .addReg(DWord1)
1581               .addImm(AMDGPU::sub1)
1582               .addReg(DWord2)
1583               .addImm(AMDGPU::sub2)
1584               .addReg(DWord3)
1585               .addImm(AMDGPU::sub3);
1586       MI->setDesc(get(NewOpcode));
1587       if (MI->getOperand(2).isReg()) {
1588         MI->getOperand(2).setReg(MI->getOperand(1).getReg());
1589       } else {
1590         MI->getOperand(2).ChangeToRegister(MI->getOperand(1).getReg(), false);
1591       }
1592       MI->getOperand(1).setReg(SRsrc);
1593       MI->addOperand(*MBB->getParent(), MachineOperand::CreateImm(ImmOffset));
1594
1595       const TargetRegisterClass *NewDstRC =
1596           RI.getRegClass(get(NewOpcode).OpInfo[0].RegClass);
1597
1598       unsigned DstReg = MI->getOperand(0).getReg();
1599       unsigned NewDstReg = MRI.createVirtualRegister(NewDstRC);
1600       MRI.replaceRegWith(DstReg, NewDstReg);
1601       break;
1602     }
1603     case AMDGPU::S_LOAD_DWORDX8_IMM:
1604     case AMDGPU::S_LOAD_DWORDX8_SGPR: {
1605       MachineInstr *Lo, *Hi;
1606       splitSMRD(MI, &AMDGPU::SReg_128RegClass, AMDGPU::S_LOAD_DWORDX4_IMM,
1607                 AMDGPU::S_LOAD_DWORDX4_SGPR, Lo, Hi);
1608       MI->eraseFromParent();
1609       moveSMRDToVALU(Lo, MRI);
1610       moveSMRDToVALU(Hi, MRI);
1611       break;
1612     }
1613
1614     case AMDGPU::S_LOAD_DWORDX16_IMM:
1615     case AMDGPU::S_LOAD_DWORDX16_SGPR: {
1616       MachineInstr *Lo, *Hi;
1617       splitSMRD(MI, &AMDGPU::SReg_256RegClass, AMDGPU::S_LOAD_DWORDX8_IMM,
1618                 AMDGPU::S_LOAD_DWORDX8_SGPR, Lo, Hi);
1619       MI->eraseFromParent();
1620       moveSMRDToVALU(Lo, MRI);
1621       moveSMRDToVALU(Hi, MRI);
1622       break;
1623     }
1624   }
1625 }
1626
1627 void SIInstrInfo::moveToVALU(MachineInstr &TopInst) const {
1628   SmallVector<MachineInstr *, 128> Worklist;
1629   Worklist.push_back(&TopInst);
1630
1631   while (!Worklist.empty()) {
1632     MachineInstr *Inst = Worklist.pop_back_val();
1633     MachineBasicBlock *MBB = Inst->getParent();
1634     MachineRegisterInfo &MRI = MBB->getParent()->getRegInfo();
1635
1636     unsigned Opcode = Inst->getOpcode();
1637     unsigned NewOpcode = getVALUOp(*Inst);
1638
1639     // Handle some special cases
1640     switch (Opcode) {
1641     default:
1642       if (isSMRD(Inst->getOpcode())) {
1643         moveSMRDToVALU(Inst, MRI);
1644       }
1645       break;
1646     case AMDGPU::S_MOV_B64: {
1647       DebugLoc DL = Inst->getDebugLoc();
1648
1649       // If the source operand is a register we can replace this with a
1650       // copy.
1651       if (Inst->getOperand(1).isReg()) {
1652         MachineInstr *Copy = BuildMI(*MBB, Inst, DL, get(TargetOpcode::COPY))
1653           .addOperand(Inst->getOperand(0))
1654           .addOperand(Inst->getOperand(1));
1655         Worklist.push_back(Copy);
1656       } else {
1657         // Otherwise, we need to split this into two movs, because there is
1658         // no 64-bit VALU move instruction.
1659         unsigned Reg = Inst->getOperand(0).getReg();
1660         unsigned Dst = split64BitImm(Worklist,
1661                                      Inst,
1662                                      MRI,
1663                                      MRI.getRegClass(Reg),
1664                                      Inst->getOperand(1));
1665         MRI.replaceRegWith(Reg, Dst);
1666       }
1667       Inst->eraseFromParent();
1668       continue;
1669     }
1670     case AMDGPU::S_AND_B64:
1671       splitScalar64BitBinaryOp(Worklist, Inst, AMDGPU::S_AND_B32);
1672       Inst->eraseFromParent();
1673       continue;
1674
1675     case AMDGPU::S_OR_B64:
1676       splitScalar64BitBinaryOp(Worklist, Inst, AMDGPU::S_OR_B32);
1677       Inst->eraseFromParent();
1678       continue;
1679
1680     case AMDGPU::S_XOR_B64:
1681       splitScalar64BitBinaryOp(Worklist, Inst, AMDGPU::S_XOR_B32);
1682       Inst->eraseFromParent();
1683       continue;
1684
1685     case AMDGPU::S_NOT_B64:
1686       splitScalar64BitUnaryOp(Worklist, Inst, AMDGPU::S_NOT_B32);
1687       Inst->eraseFromParent();
1688       continue;
1689
1690     case AMDGPU::S_BCNT1_I32_B64:
1691       splitScalar64BitBCNT(Worklist, Inst);
1692       Inst->eraseFromParent();
1693       continue;
1694
1695     case AMDGPU::S_BFE_U64:
1696     case AMDGPU::S_BFE_I64:
1697     case AMDGPU::S_BFM_B64:
1698       llvm_unreachable("Moving this op to VALU not implemented");
1699     }
1700
1701     if (NewOpcode == AMDGPU::INSTRUCTION_LIST_END) {
1702       // We cannot move this instruction to the VALU, so we should try to
1703       // legalize its operands instead.
1704       legalizeOperands(Inst);
1705       continue;
1706     }
1707
1708     // Use the new VALU Opcode.
1709     const MCInstrDesc &NewDesc = get(NewOpcode);
1710     Inst->setDesc(NewDesc);
1711
1712     // Remove any references to SCC. Vector instructions can't read from it, and
1713     // We're just about to add the implicit use / defs of VCC, and we don't want
1714     // both.
1715     for (unsigned i = Inst->getNumOperands() - 1; i > 0; --i) {
1716       MachineOperand &Op = Inst->getOperand(i);
1717       if (Op.isReg() && Op.getReg() == AMDGPU::SCC)
1718         Inst->RemoveOperand(i);
1719     }
1720
1721     if (Opcode == AMDGPU::S_SEXT_I32_I8 || Opcode == AMDGPU::S_SEXT_I32_I16) {
1722       // We are converting these to a BFE, so we need to add the missing
1723       // operands for the size and offset.
1724       unsigned Size = (Opcode == AMDGPU::S_SEXT_I32_I8) ? 8 : 16;
1725       Inst->addOperand(MachineOperand::CreateImm(0));
1726       Inst->addOperand(MachineOperand::CreateImm(Size));
1727
1728     } else if (Opcode == AMDGPU::S_BCNT1_I32_B32) {
1729       // The VALU version adds the second operand to the result, so insert an
1730       // extra 0 operand.
1731       Inst->addOperand(MachineOperand::CreateImm(0));
1732     }
1733
1734     addDescImplicitUseDef(NewDesc, Inst);
1735
1736     if (Opcode == AMDGPU::S_BFE_I32 || Opcode == AMDGPU::S_BFE_U32) {
1737       const MachineOperand &OffsetWidthOp = Inst->getOperand(2);
1738       // If we need to move this to VGPRs, we need to unpack the second operand
1739       // back into the 2 separate ones for bit offset and width.
1740       assert(OffsetWidthOp.isImm() &&
1741              "Scalar BFE is only implemented for constant width and offset");
1742       uint32_t Imm = OffsetWidthOp.getImm();
1743
1744       uint32_t Offset = Imm & 0x3f; // Extract bits [5:0].
1745       uint32_t BitWidth = (Imm & 0x7f0000) >> 16; // Extract bits [22:16].
1746       Inst->RemoveOperand(2); // Remove old immediate.
1747       Inst->addOperand(MachineOperand::CreateImm(Offset));
1748       Inst->addOperand(MachineOperand::CreateImm(BitWidth));
1749     }
1750
1751     // Update the destination register class.
1752
1753     const TargetRegisterClass *NewDstRC = getOpRegClass(*Inst, 0);
1754
1755     switch (Opcode) {
1756       // For target instructions, getOpRegClass just returns the virtual
1757       // register class associated with the operand, so we need to find an
1758       // equivalent VGPR register class in order to move the instruction to the
1759       // VALU.
1760     case AMDGPU::COPY:
1761     case AMDGPU::PHI:
1762     case AMDGPU::REG_SEQUENCE:
1763     case AMDGPU::INSERT_SUBREG:
1764       if (RI.hasVGPRs(NewDstRC))
1765         continue;
1766       NewDstRC = RI.getEquivalentVGPRClass(NewDstRC);
1767       if (!NewDstRC)
1768         continue;
1769       break;
1770     default:
1771       break;
1772     }
1773
1774     unsigned DstReg = Inst->getOperand(0).getReg();
1775     unsigned NewDstReg = MRI.createVirtualRegister(NewDstRC);
1776     MRI.replaceRegWith(DstReg, NewDstReg);
1777
1778     // Legalize the operands
1779     legalizeOperands(Inst);
1780
1781     for (MachineRegisterInfo::use_iterator I = MRI.use_begin(NewDstReg),
1782            E = MRI.use_end(); I != E; ++I) {
1783       MachineInstr &UseMI = *I->getParent();
1784       if (!canReadVGPR(UseMI, I.getOperandNo())) {
1785         Worklist.push_back(&UseMI);
1786       }
1787     }
1788   }
1789 }
1790
1791 //===----------------------------------------------------------------------===//
1792 // Indirect addressing callbacks
1793 //===----------------------------------------------------------------------===//
1794
1795 unsigned SIInstrInfo::calculateIndirectAddress(unsigned RegIndex,
1796                                                  unsigned Channel) const {
1797   assert(Channel == 0);
1798   return RegIndex;
1799 }
1800
1801 const TargetRegisterClass *SIInstrInfo::getIndirectAddrRegClass() const {
1802   return &AMDGPU::VReg_32RegClass;
1803 }
1804
1805 void SIInstrInfo::splitScalar64BitUnaryOp(
1806   SmallVectorImpl<MachineInstr *> &Worklist,
1807   MachineInstr *Inst,
1808   unsigned Opcode) const {
1809   MachineBasicBlock &MBB = *Inst->getParent();
1810   MachineRegisterInfo &MRI = MBB.getParent()->getRegInfo();
1811
1812   MachineOperand &Dest = Inst->getOperand(0);
1813   MachineOperand &Src0 = Inst->getOperand(1);
1814   DebugLoc DL = Inst->getDebugLoc();
1815
1816   MachineBasicBlock::iterator MII = Inst;
1817
1818   const MCInstrDesc &InstDesc = get(Opcode);
1819   const TargetRegisterClass *Src0RC = Src0.isReg() ?
1820     MRI.getRegClass(Src0.getReg()) :
1821     &AMDGPU::SGPR_32RegClass;
1822
1823   const TargetRegisterClass *Src0SubRC = RI.getSubRegClass(Src0RC, AMDGPU::sub0);
1824
1825   MachineOperand SrcReg0Sub0 = buildExtractSubRegOrImm(MII, MRI, Src0, Src0RC,
1826                                                        AMDGPU::sub0, Src0SubRC);
1827
1828   const TargetRegisterClass *DestRC = MRI.getRegClass(Dest.getReg());
1829   const TargetRegisterClass *DestSubRC = RI.getSubRegClass(DestRC, AMDGPU::sub0);
1830
1831   unsigned DestSub0 = MRI.createVirtualRegister(DestRC);
1832   MachineInstr *LoHalf = BuildMI(MBB, MII, DL, InstDesc, DestSub0)
1833     .addOperand(SrcReg0Sub0);
1834
1835   MachineOperand SrcReg0Sub1 = buildExtractSubRegOrImm(MII, MRI, Src0, Src0RC,
1836                                                        AMDGPU::sub1, Src0SubRC);
1837
1838   unsigned DestSub1 = MRI.createVirtualRegister(DestSubRC);
1839   MachineInstr *HiHalf = BuildMI(MBB, MII, DL, InstDesc, DestSub1)
1840     .addOperand(SrcReg0Sub1);
1841
1842   unsigned FullDestReg = MRI.createVirtualRegister(DestRC);
1843   BuildMI(MBB, MII, DL, get(TargetOpcode::REG_SEQUENCE), FullDestReg)
1844     .addReg(DestSub0)
1845     .addImm(AMDGPU::sub0)
1846     .addReg(DestSub1)
1847     .addImm(AMDGPU::sub1);
1848
1849   MRI.replaceRegWith(Dest.getReg(), FullDestReg);
1850
1851   // Try to legalize the operands in case we need to swap the order to keep it
1852   // valid.
1853   Worklist.push_back(LoHalf);
1854   Worklist.push_back(HiHalf);
1855 }
1856
1857 void SIInstrInfo::splitScalar64BitBinaryOp(
1858   SmallVectorImpl<MachineInstr *> &Worklist,
1859   MachineInstr *Inst,
1860   unsigned Opcode) const {
1861   MachineBasicBlock &MBB = *Inst->getParent();
1862   MachineRegisterInfo &MRI = MBB.getParent()->getRegInfo();
1863
1864   MachineOperand &Dest = Inst->getOperand(0);
1865   MachineOperand &Src0 = Inst->getOperand(1);
1866   MachineOperand &Src1 = Inst->getOperand(2);
1867   DebugLoc DL = Inst->getDebugLoc();
1868
1869   MachineBasicBlock::iterator MII = Inst;
1870
1871   const MCInstrDesc &InstDesc = get(Opcode);
1872   const TargetRegisterClass *Src0RC = Src0.isReg() ?
1873     MRI.getRegClass(Src0.getReg()) :
1874     &AMDGPU::SGPR_32RegClass;
1875
1876   const TargetRegisterClass *Src0SubRC = RI.getSubRegClass(Src0RC, AMDGPU::sub0);
1877   const TargetRegisterClass *Src1RC = Src1.isReg() ?
1878     MRI.getRegClass(Src1.getReg()) :
1879     &AMDGPU::SGPR_32RegClass;
1880
1881   const TargetRegisterClass *Src1SubRC = RI.getSubRegClass(Src1RC, AMDGPU::sub0);
1882
1883   MachineOperand SrcReg0Sub0 = buildExtractSubRegOrImm(MII, MRI, Src0, Src0RC,
1884                                                        AMDGPU::sub0, Src0SubRC);
1885   MachineOperand SrcReg1Sub0 = buildExtractSubRegOrImm(MII, MRI, Src1, Src1RC,
1886                                                        AMDGPU::sub0, Src1SubRC);
1887
1888   const TargetRegisterClass *DestRC = MRI.getRegClass(Dest.getReg());
1889   const TargetRegisterClass *DestSubRC = RI.getSubRegClass(DestRC, AMDGPU::sub0);
1890
1891   unsigned DestSub0 = MRI.createVirtualRegister(DestRC);
1892   MachineInstr *LoHalf = BuildMI(MBB, MII, DL, InstDesc, DestSub0)
1893     .addOperand(SrcReg0Sub0)
1894     .addOperand(SrcReg1Sub0);
1895
1896   MachineOperand SrcReg0Sub1 = buildExtractSubRegOrImm(MII, MRI, Src0, Src0RC,
1897                                                        AMDGPU::sub1, Src0SubRC);
1898   MachineOperand SrcReg1Sub1 = buildExtractSubRegOrImm(MII, MRI, Src1, Src1RC,
1899                                                        AMDGPU::sub1, Src1SubRC);
1900
1901   unsigned DestSub1 = MRI.createVirtualRegister(DestSubRC);
1902   MachineInstr *HiHalf = BuildMI(MBB, MII, DL, InstDesc, DestSub1)
1903     .addOperand(SrcReg0Sub1)
1904     .addOperand(SrcReg1Sub1);
1905
1906   unsigned FullDestReg = MRI.createVirtualRegister(DestRC);
1907   BuildMI(MBB, MII, DL, get(TargetOpcode::REG_SEQUENCE), FullDestReg)
1908     .addReg(DestSub0)
1909     .addImm(AMDGPU::sub0)
1910     .addReg(DestSub1)
1911     .addImm(AMDGPU::sub1);
1912
1913   MRI.replaceRegWith(Dest.getReg(), FullDestReg);
1914
1915   // Try to legalize the operands in case we need to swap the order to keep it
1916   // valid.
1917   Worklist.push_back(LoHalf);
1918   Worklist.push_back(HiHalf);
1919 }
1920
1921 void SIInstrInfo::splitScalar64BitBCNT(SmallVectorImpl<MachineInstr *> &Worklist,
1922                                        MachineInstr *Inst) const {
1923   MachineBasicBlock &MBB = *Inst->getParent();
1924   MachineRegisterInfo &MRI = MBB.getParent()->getRegInfo();
1925
1926   MachineBasicBlock::iterator MII = Inst;
1927   DebugLoc DL = Inst->getDebugLoc();
1928
1929   MachineOperand &Dest = Inst->getOperand(0);
1930   MachineOperand &Src = Inst->getOperand(1);
1931
1932   const MCInstrDesc &InstDesc = get(AMDGPU::V_BCNT_U32_B32_e32);
1933   const TargetRegisterClass *SrcRC = Src.isReg() ?
1934     MRI.getRegClass(Src.getReg()) :
1935     &AMDGPU::SGPR_32RegClass;
1936
1937   unsigned MidReg = MRI.createVirtualRegister(&AMDGPU::VGPR_32RegClass);
1938   unsigned ResultReg = MRI.createVirtualRegister(&AMDGPU::VGPR_32RegClass);
1939
1940   const TargetRegisterClass *SrcSubRC = RI.getSubRegClass(SrcRC, AMDGPU::sub0);
1941
1942   MachineOperand SrcRegSub0 = buildExtractSubRegOrImm(MII, MRI, Src, SrcRC,
1943                                                       AMDGPU::sub0, SrcSubRC);
1944   MachineOperand SrcRegSub1 = buildExtractSubRegOrImm(MII, MRI, Src, SrcRC,
1945                                                       AMDGPU::sub1, SrcSubRC);
1946
1947   MachineInstr *First = BuildMI(MBB, MII, DL, InstDesc, MidReg)
1948     .addOperand(SrcRegSub0)
1949     .addImm(0);
1950
1951   MachineInstr *Second = BuildMI(MBB, MII, DL, InstDesc, ResultReg)
1952     .addOperand(SrcRegSub1)
1953     .addReg(MidReg);
1954
1955   MRI.replaceRegWith(Dest.getReg(), ResultReg);
1956
1957   Worklist.push_back(First);
1958   Worklist.push_back(Second);
1959 }
1960
1961 void SIInstrInfo::addDescImplicitUseDef(const MCInstrDesc &NewDesc,
1962                                         MachineInstr *Inst) const {
1963   // Add the implict and explicit register definitions.
1964   if (NewDesc.ImplicitUses) {
1965     for (unsigned i = 0; NewDesc.ImplicitUses[i]; ++i) {
1966       unsigned Reg = NewDesc.ImplicitUses[i];
1967       Inst->addOperand(MachineOperand::CreateReg(Reg, false, true));
1968     }
1969   }
1970
1971   if (NewDesc.ImplicitDefs) {
1972     for (unsigned i = 0; NewDesc.ImplicitDefs[i]; ++i) {
1973       unsigned Reg = NewDesc.ImplicitDefs[i];
1974       Inst->addOperand(MachineOperand::CreateReg(Reg, true, true));
1975     }
1976   }
1977 }
1978
1979 MachineInstrBuilder SIInstrInfo::buildIndirectWrite(
1980                                    MachineBasicBlock *MBB,
1981                                    MachineBasicBlock::iterator I,
1982                                    unsigned ValueReg,
1983                                    unsigned Address, unsigned OffsetReg) const {
1984   const DebugLoc &DL = MBB->findDebugLoc(I);
1985   unsigned IndirectBaseReg = AMDGPU::VReg_32RegClass.getRegister(
1986                                       getIndirectIndexBegin(*MBB->getParent()));
1987
1988   return BuildMI(*MBB, I, DL, get(AMDGPU::SI_INDIRECT_DST_V1))
1989           .addReg(IndirectBaseReg, RegState::Define)
1990           .addOperand(I->getOperand(0))
1991           .addReg(IndirectBaseReg)
1992           .addReg(OffsetReg)
1993           .addImm(0)
1994           .addReg(ValueReg);
1995 }
1996
1997 MachineInstrBuilder SIInstrInfo::buildIndirectRead(
1998                                    MachineBasicBlock *MBB,
1999                                    MachineBasicBlock::iterator I,
2000                                    unsigned ValueReg,
2001                                    unsigned Address, unsigned OffsetReg) const {
2002   const DebugLoc &DL = MBB->findDebugLoc(I);
2003   unsigned IndirectBaseReg = AMDGPU::VReg_32RegClass.getRegister(
2004                                       getIndirectIndexBegin(*MBB->getParent()));
2005
2006   return BuildMI(*MBB, I, DL, get(AMDGPU::SI_INDIRECT_SRC))
2007           .addOperand(I->getOperand(0))
2008           .addOperand(I->getOperand(1))
2009           .addReg(IndirectBaseReg)
2010           .addReg(OffsetReg)
2011           .addImm(0);
2012
2013 }
2014
2015 void SIInstrInfo::reserveIndirectRegisters(BitVector &Reserved,
2016                                             const MachineFunction &MF) const {
2017   int End = getIndirectIndexEnd(MF);
2018   int Begin = getIndirectIndexBegin(MF);
2019
2020   if (End == -1)
2021     return;
2022
2023
2024   for (int Index = Begin; Index <= End; ++Index)
2025     Reserved.set(AMDGPU::VReg_32RegClass.getRegister(Index));
2026
2027   for (int Index = std::max(0, Begin - 1); Index <= End; ++Index)
2028     Reserved.set(AMDGPU::VReg_64RegClass.getRegister(Index));
2029
2030   for (int Index = std::max(0, Begin - 2); Index <= End; ++Index)
2031     Reserved.set(AMDGPU::VReg_96RegClass.getRegister(Index));
2032
2033   for (int Index = std::max(0, Begin - 3); Index <= End; ++Index)
2034     Reserved.set(AMDGPU::VReg_128RegClass.getRegister(Index));
2035
2036   for (int Index = std::max(0, Begin - 7); Index <= End; ++Index)
2037     Reserved.set(AMDGPU::VReg_256RegClass.getRegister(Index));
2038
2039   for (int Index = std::max(0, Begin - 15); Index <= End; ++Index)
2040     Reserved.set(AMDGPU::VReg_512RegClass.getRegister(Index));
2041 }
2042
2043 MachineOperand *SIInstrInfo::getNamedOperand(MachineInstr &MI,
2044                                                    unsigned OperandName) const {
2045   int Idx = AMDGPU::getNamedOperandIdx(MI.getOpcode(), OperandName);
2046   if (Idx == -1)
2047     return nullptr;
2048
2049   return &MI.getOperand(Idx);
2050 }