lib/Target/R600/SIInstrInfo.cpp

   1 //===-- SIInstrInfo.cpp - SI Instruction Information  ---------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 /// \file
  11 /// \brief SI Implementation of TargetInstrInfo.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15
  16 #include "SIInstrInfo.h"
  17 #include "AMDGPUTargetMachine.h"
  18 #include "SIDefines.h"
  19 #include "SIMachineFunctionInfo.h"
  20 #include "llvm/CodeGen/MachineInstrBuilder.h"
  21 #include "llvm/CodeGen/MachineRegisterInfo.h"
  22 #include "llvm/MC/MCInstrDesc.h"
  23
  24 using namespace llvm;
  25
  26 SIInstrInfo::SIInstrInfo(AMDGPUTargetMachine &tm)
  27   : AMDGPUInstrInfo(tm),
  28     RI(tm) { }
  29
  30 //===----------------------------------------------------------------------===//
  31 // TargetInstrInfo callbacks
  32 //===----------------------------------------------------------------------===//
  33
  34 void
  35 SIInstrInfo::copyPhysReg(MachineBasicBlock &MBB,
  36                          MachineBasicBlock::iterator MI, DebugLoc DL,
  37                          unsigned DestReg, unsigned SrcReg,
  38                          bool KillSrc) const {
  39
  40   // If we are trying to copy to or from SCC, there is a bug somewhere else in
  41   // the backend.  While it may be theoretically possible to do this, it should
  42   // never be necessary.
  43   assert(DestReg != AMDGPU::SCC && SrcReg != AMDGPU::SCC);
  44
  45   static const int16_t Sub0_15[] = {
  46     AMDGPU::sub0, AMDGPU::sub1, AMDGPU::sub2, AMDGPU::sub3,
  47     AMDGPU::sub4, AMDGPU::sub5, AMDGPU::sub6, AMDGPU::sub7,
  48     AMDGPU::sub8, AMDGPU::sub9, AMDGPU::sub10, AMDGPU::sub11,
  49     AMDGPU::sub12, AMDGPU::sub13, AMDGPU::sub14, AMDGPU::sub15, 0
  50   };
  51
  52   static const int16_t Sub0_7[] = {
  53     AMDGPU::sub0, AMDGPU::sub1, AMDGPU::sub2, AMDGPU::sub3,
  54     AMDGPU::sub4, AMDGPU::sub5, AMDGPU::sub6, AMDGPU::sub7, 0
  55   };
  56
  57   static const int16_t Sub0_3[] = {
  58     AMDGPU::sub0, AMDGPU::sub1, AMDGPU::sub2, AMDGPU::sub3, 0
  59   };
  60
  61   static const int16_t Sub0_2[] = {
  62     AMDGPU::sub0, AMDGPU::sub1, AMDGPU::sub2, 0
  63   };
  64
  65   static const int16_t Sub0_1[] = {
  66     AMDGPU::sub0, AMDGPU::sub1, 0
  67   };
  68
  69   unsigned Opcode;
  70   const int16_t *SubIndices;
  71
  72   if (AMDGPU::M0 == DestReg) {
  73     // Check if M0 isn't already set to this value
  74     for (MachineBasicBlock::reverse_iterator E = MBB.rend(),
  75       I = MachineBasicBlock::reverse_iterator(MI); I != E; ++I) {
  76
  77       if (!I->definesRegister(AMDGPU::M0))
  78         continue;
  79
  80       unsigned Opc = I->getOpcode();
  81       if (Opc != TargetOpcode::COPY && Opc != AMDGPU::S_MOV_B32)
  82         break;
  83
  84       if (!I->readsRegister(SrcReg))
  85         break;
  86
  87       // The copy isn't necessary
  88       return;
  89     }
  90   }
  91
  92   if (AMDGPU::SReg_32RegClass.contains(DestReg)) {
  93     assert(AMDGPU::SReg_32RegClass.contains(SrcReg));
  94     BuildMI(MBB, MI, DL, get(AMDGPU::S_MOV_B32), DestReg)
  95             .addReg(SrcReg, getKillRegState(KillSrc));
  96     return;
  97
  98   } else if (AMDGPU::SReg_64RegClass.contains(DestReg)) {
  99     assert(AMDGPU::SReg_64RegClass.contains(SrcReg));
 100     BuildMI(MBB, MI, DL, get(AMDGPU::S_MOV_B64), DestReg)
 101             .addReg(SrcReg, getKillRegState(KillSrc));
 102     return;
 103
 104   } else if (AMDGPU::SReg_128RegClass.contains(DestReg)) {
 105     assert(AMDGPU::SReg_128RegClass.contains(SrcReg));
 106     Opcode = AMDGPU::S_MOV_B32;
 107     SubIndices = Sub0_3;
 108
 109   } else if (AMDGPU::SReg_256RegClass.contains(DestReg)) {
 110     assert(AMDGPU::SReg_256RegClass.contains(SrcReg));
 111     Opcode = AMDGPU::S_MOV_B32;
 112     SubIndices = Sub0_7;
 113
 114   } else if (AMDGPU::SReg_512RegClass.contains(DestReg)) {
 115     assert(AMDGPU::SReg_512RegClass.contains(SrcReg));
 116     Opcode = AMDGPU::S_MOV_B32;
 117     SubIndices = Sub0_15;
 118
 119   } else if (AMDGPU::VReg_32RegClass.contains(DestReg)) {
 120     assert(AMDGPU::VReg_32RegClass.contains(SrcReg) ||
 121            AMDGPU::SReg_32RegClass.contains(SrcReg));
 122     BuildMI(MBB, MI, DL, get(AMDGPU::V_MOV_B32_e32), DestReg)
 123             .addReg(SrcReg, getKillRegState(KillSrc));
 124     return;
 125
 126   } else if (AMDGPU::VReg_64RegClass.contains(DestReg)) {
 127     assert(AMDGPU::VReg_64RegClass.contains(SrcReg) ||
 128            AMDGPU::SReg_64RegClass.contains(SrcReg));
 129     Opcode = AMDGPU::V_MOV_B32_e32;
 130     SubIndices = Sub0_1;
 131
 132   } else if (AMDGPU::VReg_96RegClass.contains(DestReg)) {
 133     assert(AMDGPU::VReg_96RegClass.contains(SrcReg));
 134     Opcode = AMDGPU::V_MOV_B32_e32;
 135     SubIndices = Sub0_2;
 136
 137   } else if (AMDGPU::VReg_128RegClass.contains(DestReg)) {
 138     assert(AMDGPU::VReg_128RegClass.contains(SrcReg) ||
 139            AMDGPU::SReg_128RegClass.contains(SrcReg));
 140     Opcode = AMDGPU::V_MOV_B32_e32;
 141     SubIndices = Sub0_3;
 142
 143   } else if (AMDGPU::VReg_256RegClass.contains(DestReg)) {
 144     assert(AMDGPU::VReg_256RegClass.contains(SrcReg) ||
 145            AMDGPU::SReg_256RegClass.contains(SrcReg));
 146     Opcode = AMDGPU::V_MOV_B32_e32;
 147     SubIndices = Sub0_7;
 148
 149   } else if (AMDGPU::VReg_512RegClass.contains(DestReg)) {
 150     assert(AMDGPU::VReg_512RegClass.contains(SrcReg) ||
 151            AMDGPU::SReg_512RegClass.contains(SrcReg));
 152     Opcode = AMDGPU::V_MOV_B32_e32;
 153     SubIndices = Sub0_15;
 154
 155   } else {
 156     llvm_unreachable("Can't copy register!");
 157   }
 158
 159   while (unsigned SubIdx = *SubIndices++) {
 160     MachineInstrBuilder Builder = BuildMI(MBB, MI, DL,
 161       get(Opcode), RI.getSubReg(DestReg, SubIdx));
 162
 163     Builder.addReg(RI.getSubReg(SrcReg, SubIdx), getKillRegState(KillSrc));
 164
 165     if (*SubIndices)
 166       Builder.addReg(DestReg, RegState::Define | RegState::Implicit);
 167   }
 168 }
 169
 170 unsigned SIInstrInfo::commuteOpcode(unsigned Opcode) const {
 171   int NewOpc;
 172
 173   // Try to map original to commuted opcode
 174   if ((NewOpc = AMDGPU::getCommuteRev(Opcode)) != -1)
 175     return NewOpc;
 176
 177   // Try to map commuted to original opcode
 178   if ((NewOpc = AMDGPU::getCommuteOrig(Opcode)) != -1)
 179     return NewOpc;
 180
 181   return Opcode;
 182 }
 183
 184 void SIInstrInfo::storeRegToStackSlot(MachineBasicBlock &MBB,
 185                                       MachineBasicBlock::iterator MI,
 186                                       unsigned SrcReg, bool isKill,
 187                                       int FrameIndex,
 188                                       const TargetRegisterClass *RC,
 189                                       const TargetRegisterInfo *TRI) const {
 190   MachineRegisterInfo &MRI = MBB.getParent()->getRegInfo();
 191   SIMachineFunctionInfo *MFI = MBB.getParent()->getInfo<SIMachineFunctionInfo>();
 192   DebugLoc DL = MBB.findDebugLoc(MI);
 193   unsigned KillFlag = isKill ? RegState::Kill : 0;
 194
 195   if (TRI->getCommonSubClass(RC, &AMDGPU::SGPR_32RegClass)) {
 196     unsigned Lane = MFI->SpillTracker.getNextLane(MRI);
 197     BuildMI(MBB, MI, DL, get(AMDGPU::V_WRITELANE_B32),
 198             MFI->SpillTracker.LaneVGPR)
 199             .addReg(SrcReg, KillFlag)
 200             .addImm(Lane);
 201     MFI->SpillTracker.addSpilledReg(FrameIndex, MFI->SpillTracker.LaneVGPR,
 202                                     Lane);
 203   } else {
 204     for (unsigned i = 0, e = RC->getSize() / 4; i != e; ++i) {
 205       unsigned SubReg = MRI.createVirtualRegister(&AMDGPU::SReg_32RegClass);
 206       BuildMI(MBB, MI, MBB.findDebugLoc(MI), get(AMDGPU::COPY), SubReg)
 207               .addReg(SrcReg, 0, RI.getSubRegFromChannel(i));
 208       storeRegToStackSlot(MBB, MI, SubReg, isKill, FrameIndex + i,
 209                           &AMDGPU::SReg_32RegClass, TRI);
 210     }
 211   }
 212 }
 213
 214 void SIInstrInfo::loadRegFromStackSlot(MachineBasicBlock &MBB,
 215                                        MachineBasicBlock::iterator MI,
 216                                        unsigned DestReg, int FrameIndex,
 217                                        const TargetRegisterClass *RC,
 218                                        const TargetRegisterInfo *TRI) const {
 219   MachineRegisterInfo &MRI = MBB.getParent()->getRegInfo();
 220   SIMachineFunctionInfo *MFI = MBB.getParent()->getInfo<SIMachineFunctionInfo>();
 221   DebugLoc DL = MBB.findDebugLoc(MI);
 222   if (TRI->getCommonSubClass(RC, &AMDGPU::SReg_32RegClass)) {
 223      SIMachineFunctionInfo::SpilledReg Spill =
 224         MFI->SpillTracker.getSpilledReg(FrameIndex);
 225     assert(Spill.VGPR);
 226     BuildMI(MBB, MI, DL, get(AMDGPU::V_READLANE_B32), DestReg)
 227             .addReg(Spill.VGPR)
 228             .addImm(Spill.Lane);
 229   } else {
 230     for (unsigned i = 0, e = RC->getSize() / 4; i != e; ++i) {
 231       unsigned Flags = RegState::Define;
 232       if (i == 0) {
 233         Flags |= RegState::Undef;
 234       }
 235       unsigned SubReg = MRI.createVirtualRegister(&AMDGPU::SReg_32RegClass);
 236       loadRegFromStackSlot(MBB, MI, SubReg, FrameIndex + i,
 237                            &AMDGPU::SReg_32RegClass, TRI);
 238       BuildMI(MBB, MI, DL, get(AMDGPU::COPY))
 239               .addReg(DestReg, Flags, RI.getSubRegFromChannel(i))
 240               .addReg(SubReg);
 241     }
 242   }
 243 }
 244
 245 MachineInstr *SIInstrInfo::commuteInstruction(MachineInstr *MI,
 246                                               bool NewMI) const {
 247
 248   MachineRegisterInfo &MRI = MI->getParent()->getParent()->getRegInfo();
 249   if (MI->getNumOperands() < 3 || !MI->getOperand(1).isReg())
 250     return 0;
 251
 252   // Cannot commute VOP2 if src0 is SGPR.
 253   if (isVOP2(MI->getOpcode()) && MI->getOperand(1).isReg() &&
 254       RI.isSGPRClass(MRI.getRegClass(MI->getOperand(1).getReg())))
 255    return 0;
 256
 257   if (!MI->getOperand(2).isReg()) {
 258     // XXX: Commute instructions with FPImm operands
 259     if (NewMI || MI->getOperand(2).isFPImm() ||
 260        (!isVOP2(MI->getOpcode()) && !isVOP3(MI->getOpcode()))) {
 261       return 0;
 262     }
 263
 264     // XXX: Commute VOP3 instructions with abs and neg set.
 265     if (isVOP3(MI->getOpcode()) &&
 266         (MI->getOperand(AMDGPU::getNamedOperandIdx(MI->getOpcode(),
 267                         AMDGPU::OpName::abs)).getImm() ||
 268          MI->getOperand(AMDGPU::getNamedOperandIdx(MI->getOpcode(),
 269                         AMDGPU::OpName::neg)).getImm()))
 270       return 0;
 271
 272     unsigned Reg = MI->getOperand(1).getReg();
 273     unsigned SubReg = MI->getOperand(1).getSubReg();
 274     MI->getOperand(1).ChangeToImmediate(MI->getOperand(2).getImm());
 275     MI->getOperand(2).ChangeToRegister(Reg, false);
 276     MI->getOperand(2).setSubReg(SubReg);
 277   } else {
 278     MI = TargetInstrInfo::commuteInstruction(MI, NewMI);
 279   }
 280
 281   if (MI)
 282     MI->setDesc(get(commuteOpcode(MI->getOpcode())));
 283
 284   return MI;
 285 }
 286
 287 MachineInstr *SIInstrInfo::buildMovInstr(MachineBasicBlock *MBB,
 288                                          MachineBasicBlock::iterator I,
 289                                          unsigned DstReg,
 290                                          unsigned SrcReg) const {
 291   return BuildMI(*MBB, I, MBB->findDebugLoc(I), get(AMDGPU::V_MOV_B32_e32),
 292                  DstReg) .addReg(SrcReg);
 293 }
 294
 295 bool SIInstrInfo::isMov(unsigned Opcode) const {
 296   switch(Opcode) {
 297   default: return false;
 298   case AMDGPU::S_MOV_B32:
 299   case AMDGPU::S_MOV_B64:
 300   case AMDGPU::V_MOV_B32_e32:
 301   case AMDGPU::V_MOV_B32_e64:
 302     return true;
 303   }
 304 }
 305
 306 bool
 307 SIInstrInfo::isSafeToMoveRegClassDefs(const TargetRegisterClass *RC) const {
 308   return RC != &AMDGPU::EXECRegRegClass;
 309 }
 310
 311 bool
 312 SIInstrInfo::isTriviallyReMaterializable(const MachineInstr *MI,
 313                                          AliasAnalysis *AA) const {
 314   switch(MI->getOpcode()) {
 315   default: return AMDGPUInstrInfo::isTriviallyReMaterializable(MI, AA);
 316   case AMDGPU::S_MOV_B32:
 317   case AMDGPU::S_MOV_B64:
 318   case AMDGPU::V_MOV_B32_e32:
 319     return MI->getOperand(1).isImm();
 320   }
 321 }
 322
 323 namespace llvm {
 324 namespace AMDGPU {
 325 // Helper function generated by tablegen.  We are wrapping this with
 326 // an SIInstrInfo function that reutrns bool rather than int.
 327 int isDS(uint16_t Opcode);
 328 }
 329 }
 330
 331 bool SIInstrInfo::isDS(uint16_t Opcode) const {
 332   return ::AMDGPU::isDS(Opcode) != -1;
 333 }
 334
 335 int SIInstrInfo::isMIMG(uint16_t Opcode) const {
 336   return get(Opcode).TSFlags & SIInstrFlags::MIMG;
 337 }
 338
 339 int SIInstrInfo::isSMRD(uint16_t Opcode) const {
 340   return get(Opcode).TSFlags & SIInstrFlags::SMRD;
 341 }
 342
 343 bool SIInstrInfo::isVOP1(uint16_t Opcode) const {
 344   return get(Opcode).TSFlags & SIInstrFlags::VOP1;
 345 }
 346
 347 bool SIInstrInfo::isVOP2(uint16_t Opcode) const {
 348   return get(Opcode).TSFlags & SIInstrFlags::VOP2;
 349 }
 350
 351 bool SIInstrInfo::isVOP3(uint16_t Opcode) const {
 352   return get(Opcode).TSFlags & SIInstrFlags::VOP3;
 353 }
 354
 355 bool SIInstrInfo::isVOPC(uint16_t Opcode) const {
 356   return get(Opcode).TSFlags & SIInstrFlags::VOPC;
 357 }
 358
 359 bool SIInstrInfo::isSALUInstr(const MachineInstr &MI) const {
 360   return get(MI.getOpcode()).TSFlags & SIInstrFlags::SALU;
 361 }
 362
 363 bool SIInstrInfo::isInlineConstant(const MachineOperand &MO) const {
 364
 365   union {
 366     int32_t I;
 367     float F;
 368   } Imm;
 369
 370   if (MO.isImm()) {
 371     Imm.I = MO.getImm();
 372   } else if (MO.isFPImm()) {
 373     Imm.F = MO.getFPImm()->getValueAPF().convertToFloat();
 374   } else {
 375     return false;
 376   }
 377
 378   // The actual type of the operand does not seem to matter as long
 379   // as the bits match one of the inline immediate values.  For example:
 380   //
 381   // -nan has the hexadecimal encoding of 0xfffffffe which is -2 in decimal,
 382   // so it is a legal inline immediate.
 383   //
 384   // 1065353216 has the hexadecimal encoding 0x3f800000 which is 1.0f in
 385   // floating-point, so it is a legal inline immediate.
 386   return (Imm.I >= -16 && Imm.I <= 64) ||
 387           Imm.F == 0.0f || Imm.F == 0.5f || Imm.F == -0.5f || Imm.F == 1.0f ||
 388           Imm.F == -1.0f || Imm.F == 2.0f || Imm.F == -2.0f || Imm.F == 4.0f ||
 389           Imm.F == -4.0f;
 390 }
 391
 392 bool SIInstrInfo::isLiteralConstant(const MachineOperand &MO) const {
 393   return (MO.isImm() || MO.isFPImm()) && !isInlineConstant(MO);
 394 }
 395
 396 bool SIInstrInfo::verifyInstruction(const MachineInstr *MI,
 397                                     StringRef &ErrInfo) const {
 398   uint16_t Opcode = MI->getOpcode();
 399   int Src0Idx = AMDGPU::getNamedOperandIdx(Opcode, AMDGPU::OpName::src0);
 400   int Src1Idx = AMDGPU::getNamedOperandIdx(Opcode, AMDGPU::OpName::src1);
 401   int Src2Idx = AMDGPU::getNamedOperandIdx(Opcode, AMDGPU::OpName::src2);
 402
 403   // Make sure the number of operands is correct.
 404   const MCInstrDesc &Desc = get(Opcode);
 405   if (!Desc.isVariadic() &&
 406       Desc.getNumOperands() != MI->getNumExplicitOperands()) {
 407      ErrInfo = "Instruction has wrong number of operands.";
 408      return false;
 409   }
 410
 411   // Make sure the register classes are correct
 412   for (unsigned i = 0, e = Desc.getNumOperands(); i != e; ++i) {
 413     switch (Desc.OpInfo[i].OperandType) {
 414     case MCOI::OPERAND_REGISTER:
 415       break;
 416     case MCOI::OPERAND_IMMEDIATE:
 417       if (!MI->getOperand(i).isImm() && !MI->getOperand(i).isFPImm()) {
 418         ErrInfo = "Expected immediate, but got non-immediate";
 419         return false;
 420       }
 421       // Fall-through
 422     default:
 423       continue;
 424     }
 425
 426     if (!MI->getOperand(i).isReg())
 427       continue;
 428
 429     int RegClass = Desc.OpInfo[i].RegClass;
 430     if (RegClass != -1) {
 431       unsigned Reg = MI->getOperand(i).getReg();
 432       if (TargetRegisterInfo::isVirtualRegister(Reg))
 433         continue;
 434
 435       const TargetRegisterClass *RC = RI.getRegClass(RegClass);
 436       if (!RC->contains(Reg)) {
 437         ErrInfo = "Operand has incorrect register class.";
 438         return false;
 439       }
 440     }
 441   }
 442
 443
 444   // Verify VOP*
 445   if (isVOP1(Opcode) || isVOP2(Opcode) || isVOP3(Opcode) || isVOPC(Opcode)) {
 446     unsigned ConstantBusCount = 0;
 447     unsigned SGPRUsed = AMDGPU::NoRegister;
 448     for (int i = 0, e = MI->getNumOperands(); i != e; ++i) {
 449       const MachineOperand &MO = MI->getOperand(i);
 450       if (MO.isReg() && MO.isUse() &&
 451           !TargetRegisterInfo::isVirtualRegister(MO.getReg())) {
 452
 453         // EXEC register uses the constant bus.
 454         if (!MO.isImplicit() && MO.getReg() == AMDGPU::EXEC)
 455           ++ConstantBusCount;
 456
 457         // SGPRs use the constant bus
 458         if (MO.getReg() == AMDGPU::M0 || MO.getReg() == AMDGPU::VCC ||
 459             (!MO.isImplicit() &&
 460             (AMDGPU::SGPR_32RegClass.contains(MO.getReg()) ||
 461             AMDGPU::SGPR_64RegClass.contains(MO.getReg())))) {
 462           if (SGPRUsed != MO.getReg()) {
 463             ++ConstantBusCount;
 464             SGPRUsed = MO.getReg();
 465           }
 466         }
 467       }
 468       // Literal constants use the constant bus.
 469       if (isLiteralConstant(MO))
 470         ++ConstantBusCount;
 471     }
 472     if (ConstantBusCount > 1) {
 473       ErrInfo = "VOP* instruction uses the constant bus more than once";
 474       return false;
 475     }
 476   }
 477
 478   // Verify SRC1 for VOP2 and VOPC
 479   if (Src1Idx != -1 && (isVOP2(Opcode) || isVOPC(Opcode))) {
 480     const MachineOperand &Src1 = MI->getOperand(Src1Idx);
 481     if (Src1.isImm() || Src1.isFPImm()) {
 482       ErrInfo = "VOP[2C] src1 cannot be an immediate.";
 483       return false;
 484     }
 485   }
 486
 487   // Verify VOP3
 488   if (isVOP3(Opcode)) {
 489     if (Src0Idx != -1 && isLiteralConstant(MI->getOperand(Src0Idx))) {
 490       ErrInfo = "VOP3 src0 cannot be a literal constant.";
 491       return false;
 492     }
 493     if (Src1Idx != -1 && isLiteralConstant(MI->getOperand(Src1Idx))) {
 494       ErrInfo = "VOP3 src1 cannot be a literal constant.";
 495       return false;
 496     }
 497     if (Src2Idx != -1 && isLiteralConstant(MI->getOperand(Src2Idx))) {
 498       ErrInfo = "VOP3 src2 cannot be a literal constant.";
 499       return false;
 500     }
 501   }
 502   return true;
 503 }
 504
 505 unsigned SIInstrInfo::getVALUOp(const MachineInstr &MI) {
 506   switch (MI.getOpcode()) {
 507   default: return AMDGPU::INSTRUCTION_LIST_END;
 508   case AMDGPU::REG_SEQUENCE: return AMDGPU::REG_SEQUENCE;
 509   case AMDGPU::COPY: return AMDGPU::COPY;
 510   case AMDGPU::PHI: return AMDGPU::PHI;
 511   case AMDGPU::S_MOV_B32:
 512     return MI.getOperand(1).isReg() ?
 513            AMDGPU::COPY : AMDGPU::V_MOV_B32_e32;
 514   case AMDGPU::S_ADD_I32: return AMDGPU::V_ADD_I32_e32;
 515   case AMDGPU::S_ADDC_U32: return AMDGPU::V_ADDC_U32_e32;
 516   case AMDGPU::S_SUB_I32: return AMDGPU::V_SUB_I32_e32;
 517   case AMDGPU::S_SUBB_U32: return AMDGPU::V_SUBB_U32_e32;
 518   case AMDGPU::S_AND_B32: return AMDGPU::V_AND_B32_e32;
 519   case AMDGPU::S_OR_B32: return AMDGPU::V_OR_B32_e32;
 520   case AMDGPU::S_XOR_B32: return AMDGPU::V_XOR_B32_e32;
 521   case AMDGPU::S_MIN_I32: return AMDGPU::V_MIN_I32_e32;
 522   case AMDGPU::S_MIN_U32: return AMDGPU::V_MIN_U32_e32;
 523   case AMDGPU::S_MAX_I32: return AMDGPU::V_MAX_I32_e32;
 524   case AMDGPU::S_MAX_U32: return AMDGPU::V_MAX_U32_e32;
 525   case AMDGPU::S_ASHR_I32: return AMDGPU::V_ASHR_I32_e32;
 526   case AMDGPU::S_ASHR_I64: return AMDGPU::V_ASHR_I64;
 527   case AMDGPU::S_LSHL_B32: return AMDGPU::V_LSHL_B32_e32;
 528   case AMDGPU::S_LSHL_B64: return AMDGPU::V_LSHL_B64;
 529   case AMDGPU::S_LSHR_B32: return AMDGPU::V_LSHR_B32_e32;
 530   case AMDGPU::S_LSHR_B64: return AMDGPU::V_LSHR_B64;
 531   }
 532 }
 533
 534 bool SIInstrInfo::isSALUOpSupportedOnVALU(const MachineInstr &MI) const {
 535   return getVALUOp(MI) != AMDGPU::INSTRUCTION_LIST_END;
 536 }
 537
 538 const TargetRegisterClass *SIInstrInfo::getOpRegClass(const MachineInstr &MI,
 539                                                       unsigned OpNo) const {
 540   const MachineRegisterInfo &MRI = MI.getParent()->getParent()->getRegInfo();
 541   const MCInstrDesc &Desc = get(MI.getOpcode());
 542   if (MI.isVariadic() || OpNo >= Desc.getNumOperands() ||
 543       Desc.OpInfo[OpNo].RegClass == -1)
 544     return MRI.getRegClass(MI.getOperand(OpNo).getReg());
 545
 546   unsigned RCID = Desc.OpInfo[OpNo].RegClass;
 547   return RI.getRegClass(RCID);
 548 }
 549
 550 bool SIInstrInfo::canReadVGPR(const MachineInstr &MI, unsigned OpNo) const {
 551   switch (MI.getOpcode()) {
 552   case AMDGPU::COPY:
 553   case AMDGPU::REG_SEQUENCE:
 554     return RI.hasVGPRs(getOpRegClass(MI, 0));
 555   default:
 556     return RI.hasVGPRs(getOpRegClass(MI, OpNo));
 557   }
 558 }
 559
 560 void SIInstrInfo::legalizeOpWithMove(MachineInstr *MI, unsigned OpIdx) const {
 561   MachineBasicBlock::iterator I = MI;
 562   MachineOperand &MO = MI->getOperand(OpIdx);
 563   MachineRegisterInfo &MRI = MI->getParent()->getParent()->getRegInfo();
 564   unsigned RCID = get(MI->getOpcode()).OpInfo[OpIdx].RegClass;
 565   const TargetRegisterClass *RC = RI.getRegClass(RCID);
 566   unsigned Opcode = AMDGPU::V_MOV_B32_e32;
 567   if (MO.isReg()) {
 568     Opcode = AMDGPU::COPY;
 569   } else if (RI.isSGPRClass(RC)) {
 570     Opcode = AMDGPU::S_MOV_B32;
 571   }
 572
 573   const TargetRegisterClass *VRC = RI.getEquivalentVGPRClass(RC);
 574   unsigned Reg = MRI.createVirtualRegister(VRC);
 575   BuildMI(*MI->getParent(), I, MI->getParent()->findDebugLoc(I), get(Opcode),
 576           Reg).addOperand(MO);
 577   MO.ChangeToRegister(Reg, false);
 578 }
 579
 580 unsigned SIInstrInfo::buildExtractSubReg(MachineBasicBlock::iterator MI,
 581                                          MachineRegisterInfo &MRI,
 582                                          MachineOperand &SuperReg,
 583                                          const TargetRegisterClass *SuperRC,
 584                                          unsigned SubIdx,
 585                                          const TargetRegisterClass *SubRC)
 586                                          const {
 587   assert(SuperReg.isReg());
 588
 589   unsigned NewSuperReg = MRI.createVirtualRegister(SuperRC);
 590   unsigned SubReg = MRI.createVirtualRegister(SubRC);
 591
 592   // Just in case the super register is itself a sub-register, copy it to a new
 593   // value so we don't need to wory about merging its subreg index with the
 594   // SubIdx passed to this function.  The register coalescer should be able to
 595   // eliminate this extra copy.
 596   BuildMI(*MI->getParent(), MI, MI->getDebugLoc(), get(TargetOpcode::COPY),
 597           NewSuperReg)
 598           .addOperand(SuperReg);
 599
 600   BuildMI(*MI->getParent(), MI, MI->getDebugLoc(), get(TargetOpcode::COPY),
 601           SubReg)
 602           .addReg(NewSuperReg, 0, SubIdx);
 603   return SubReg;
 604 }
 605
 606 MachineOperand SIInstrInfo::buildExtractSubRegOrImm(
 607   MachineBasicBlock::iterator MII,
 608   MachineRegisterInfo &MRI,
 609   MachineOperand &Op,
 610   const TargetRegisterClass *SuperRC,
 611   unsigned SubIdx,
 612   const TargetRegisterClass *SubRC) const {
 613   if (Op.isImm()) {
 614     // XXX - Is there a better way to do this?
 615     if (SubIdx == AMDGPU::sub0)
 616       return MachineOperand::CreateImm(Op.getImm() & 0xFFFFFFFF);
 617     if (SubIdx == AMDGPU::sub1)
 618       return MachineOperand::CreateImm(Op.getImm() >> 32);
 619
 620     llvm_unreachable("Unhandled register index for immediate");
 621   }
 622
 623   unsigned SubReg = buildExtractSubReg(MII, MRI, Op, SuperRC,
 624                                        SubIdx, SubRC);
 625   return MachineOperand::CreateReg(SubReg, false);
 626 }
 627
 628 unsigned SIInstrInfo::split64BitImm(SmallVectorImpl<MachineInstr *> &Worklist,
 629                                     MachineBasicBlock::iterator MI,
 630                                     MachineRegisterInfo &MRI,
 631                                     const TargetRegisterClass *RC,
 632                                     const MachineOperand &Op) const {
 633   MachineBasicBlock *MBB = MI->getParent();
 634   DebugLoc DL = MI->getDebugLoc();
 635   unsigned LoDst = MRI.createVirtualRegister(&AMDGPU::SGPR_32RegClass);
 636   unsigned HiDst = MRI.createVirtualRegister(&AMDGPU::SGPR_32RegClass);
 637   unsigned Dst = MRI.createVirtualRegister(RC);
 638
 639   MachineInstr *Lo = BuildMI(*MBB, MI, DL, get(AMDGPU::S_MOV_B32),
 640                              LoDst)
 641     .addImm(Op.getImm() & 0xFFFFFFFF);
 642   MachineInstr *Hi = BuildMI(*MBB, MI, DL, get(AMDGPU::S_MOV_B32),
 643                              HiDst)
 644     .addImm(Op.getImm() >> 32);
 645
 646   BuildMI(*MBB, MI, DL, get(TargetOpcode::REG_SEQUENCE), Dst)
 647     .addReg(LoDst)
 648     .addImm(AMDGPU::sub0)
 649     .addReg(HiDst)
 650     .addImm(AMDGPU::sub1);
 651
 652   Worklist.push_back(Lo);
 653   Worklist.push_back(Hi);
 654
 655   return Dst;
 656 }
 657
 658 void SIInstrInfo::legalizeOperands(MachineInstr *MI) const {
 659   MachineRegisterInfo &MRI = MI->getParent()->getParent()->getRegInfo();
 660   int Src0Idx = AMDGPU::getNamedOperandIdx(MI->getOpcode(),
 661                                            AMDGPU::OpName::src0);
 662   int Src1Idx = AMDGPU::getNamedOperandIdx(MI->getOpcode(),
 663                                            AMDGPU::OpName::src1);
 664   int Src2Idx = AMDGPU::getNamedOperandIdx(MI->getOpcode(),
 665                                            AMDGPU::OpName::src2);
 666
 667   // Legalize VOP2
 668   if (isVOP2(MI->getOpcode()) && Src1Idx != -1) {
 669     MachineOperand &Src0 = MI->getOperand(Src0Idx);
 670     MachineOperand &Src1 = MI->getOperand(Src1Idx);
 671
 672     // If the instruction implicitly reads VCC, we can't have any SGPR operands,
 673     // so move any.
 674     bool ReadsVCC = MI->readsRegister(AMDGPU::VCC, &RI);
 675     if (ReadsVCC && Src0.isReg() &&
 676         RI.isSGPRClass(MRI.getRegClass(Src0.getReg()))) {
 677       legalizeOpWithMove(MI, Src0Idx);
 678       return;
 679     }
 680
 681     if (ReadsVCC && Src1.isReg() &&
 682         RI.isSGPRClass(MRI.getRegClass(Src1.getReg()))) {
 683       legalizeOpWithMove(MI, Src1Idx);
 684       return;
 685     }
 686
 687     // Legalize VOP2 instructions where src1 is not a VGPR. An SGPR input must
 688     // be the first operand, and there can only be one.
 689     if (Src1.isImm() || Src1.isFPImm() ||
 690         (Src1.isReg() && RI.isSGPRClass(MRI.getRegClass(Src1.getReg())))) {
 691       if (MI->isCommutable()) {
 692         if (commuteInstruction(MI))
 693           return;
 694       }
 695       legalizeOpWithMove(MI, Src1Idx);
 696     }
 697   }
 698
 699   // XXX - Do any VOP3 instructions read VCC?
 700   // Legalize VOP3
 701   if (isVOP3(MI->getOpcode())) {
 702     int VOP3Idx[3] = {Src0Idx, Src1Idx, Src2Idx};
 703     unsigned SGPRReg = AMDGPU::NoRegister;
 704     for (unsigned i = 0; i < 3; ++i) {
 705       int Idx = VOP3Idx[i];
 706       if (Idx == -1)
 707         continue;
 708       MachineOperand &MO = MI->getOperand(Idx);
 709
 710       if (MO.isReg()) {
 711         if (!RI.isSGPRClass(MRI.getRegClass(MO.getReg())))
 712           continue; // VGPRs are legal
 713
 714         assert(MO.getReg() != AMDGPU::SCC && "SCC operand to VOP3 instruction");
 715
 716         if (SGPRReg == AMDGPU::NoRegister || SGPRReg == MO.getReg()) {
 717           SGPRReg = MO.getReg();
 718           // We can use one SGPR in each VOP3 instruction.
 719           continue;
 720         }
 721       } else if (!isLiteralConstant(MO)) {
 722         // If it is not a register and not a literal constant, then it must be
 723         // an inline constant which is always legal.
 724         continue;
 725       }
 726       // If we make it this far, then the operand is not legal and we must
 727       // legalize it.
 728       legalizeOpWithMove(MI, Idx);
 729     }
 730   }
 731
 732   // Legalize REG_SEQUENCE
 733   // The register class of the operands much be the same type as the register
 734   // class of the output.
 735   if (MI->getOpcode() == AMDGPU::REG_SEQUENCE) {
 736     const TargetRegisterClass *RC = NULL, *SRC = NULL, *VRC = NULL;
 737     for (unsigned i = 1, e = MI->getNumOperands(); i != e; i+=2) {
 738       if (!MI->getOperand(i).isReg() ||
 739           !TargetRegisterInfo::isVirtualRegister(MI->getOperand(i).getReg()))
 740         continue;
 741       const TargetRegisterClass *OpRC =
 742               MRI.getRegClass(MI->getOperand(i).getReg());
 743       if (RI.hasVGPRs(OpRC)) {
 744         VRC = OpRC;
 745       } else {
 746         SRC = OpRC;
 747       }
 748     }
 749
 750     // If any of the operands are VGPR registers, then they all most be
 751     // otherwise we will create illegal VGPR->SGPR copies when legalizing
 752     // them.
 753     if (VRC || !RI.isSGPRClass(getOpRegClass(*MI, 0))) {
 754       if (!VRC) {
 755         assert(SRC);
 756         VRC = RI.getEquivalentVGPRClass(SRC);
 757       }
 758       RC = VRC;
 759     } else {
 760       RC = SRC;
 761     }
 762
 763     // Update all the operands so they have the same type.
 764     for (unsigned i = 1, e = MI->getNumOperands(); i != e; i+=2) {
 765       if (!MI->getOperand(i).isReg() ||
 766           !TargetRegisterInfo::isVirtualRegister(MI->getOperand(i).getReg()))
 767         continue;
 768       unsigned DstReg = MRI.createVirtualRegister(RC);
 769       BuildMI(*MI->getParent(), MI, MI->getDebugLoc(),
 770               get(AMDGPU::COPY), DstReg)
 771               .addOperand(MI->getOperand(i));
 772       MI->getOperand(i).setReg(DstReg);
 773     }
 774   }
 775
 776   // Legalize MUBUF* instructions
 777   // FIXME: If we start using the non-addr64 instructions for compute, we
 778   // may need to legalize them here.
 779
 780   int SRsrcIdx = AMDGPU::getNamedOperandIdx(MI->getOpcode(),
 781                                             AMDGPU::OpName::srsrc);
 782   int VAddrIdx = AMDGPU::getNamedOperandIdx(MI->getOpcode(),
 783                                              AMDGPU::OpName::vaddr);
 784   if (SRsrcIdx != -1 && VAddrIdx != -1) {
 785     const TargetRegisterClass *VAddrRC =
 786         RI.getRegClass(get(MI->getOpcode()).OpInfo[VAddrIdx].RegClass);
 787
 788     if(VAddrRC->getSize() == 8 &&
 789        MRI.getRegClass(MI->getOperand(SRsrcIdx).getReg()) != VAddrRC) {
 790       // We have a MUBUF instruction that uses a 64-bit vaddr register and
 791       // srsrc has the incorrect register class.  In order to fix this, we
 792       // need to extract the pointer from the resource descriptor (srsrc),
 793       // add it to the value of vadd,  then store the result in the vaddr
 794       // operand.  Then, we need to set the pointer field of the resource
 795       // descriptor to zero.
 796
 797       MachineBasicBlock &MBB = *MI->getParent();
 798       MachineOperand &SRsrcOp = MI->getOperand(SRsrcIdx);
 799       MachineOperand &VAddrOp = MI->getOperand(VAddrIdx);
 800       unsigned SRsrcPtrLo, SRsrcPtrHi, VAddrLo, VAddrHi;
 801       unsigned NewVAddrLo = MRI.createVirtualRegister(&AMDGPU::VReg_32RegClass);
 802       unsigned NewVAddrHi = MRI.createVirtualRegister(&AMDGPU::VReg_32RegClass);
 803       unsigned NewVAddr = MRI.createVirtualRegister(&AMDGPU::VReg_64RegClass);
 804       unsigned Zero64 = MRI.createVirtualRegister(&AMDGPU::SReg_64RegClass);
 805       unsigned SRsrcFormatLo = MRI.createVirtualRegister(&AMDGPU::SGPR_32RegClass);
 806       unsigned SRsrcFormatHi = MRI.createVirtualRegister(&AMDGPU::SGPR_32RegClass);
 807       unsigned NewSRsrc = MRI.createVirtualRegister(&AMDGPU::SReg_128RegClass);
 808
 809       // SRsrcPtrLo = srsrc:sub0
 810       SRsrcPtrLo = buildExtractSubReg(MI, MRI, SRsrcOp,
 811           &AMDGPU::VReg_128RegClass, AMDGPU::sub0, &AMDGPU::VReg_32RegClass);
 812
 813       // SRsrcPtrHi = srsrc:sub1
 814       SRsrcPtrHi = buildExtractSubReg(MI, MRI, SRsrcOp,
 815           &AMDGPU::VReg_128RegClass, AMDGPU::sub1, &AMDGPU::VReg_32RegClass);
 816
 817       // VAddrLo = vaddr:sub0
 818       VAddrLo = buildExtractSubReg(MI, MRI, VAddrOp,
 819           &AMDGPU::VReg_64RegClass, AMDGPU::sub0, &AMDGPU::VReg_32RegClass);
 820
 821       // VAddrHi = vaddr:sub1
 822       VAddrHi = buildExtractSubReg(MI, MRI, VAddrOp,
 823           &AMDGPU::VReg_64RegClass, AMDGPU::sub1, &AMDGPU::VReg_32RegClass);
 824
 825       // NewVaddrLo = SRsrcPtrLo + VAddrLo
 826       BuildMI(MBB, MI, MI->getDebugLoc(), get(AMDGPU::V_ADD_I32_e32),
 827               NewVAddrLo)
 828               .addReg(SRsrcPtrLo)
 829               .addReg(VAddrLo)
 830               .addReg(AMDGPU::VCC, RegState::Define | RegState::Implicit);
 831
 832       // NewVaddrHi = SRsrcPtrHi + VAddrHi
 833       BuildMI(MBB, MI, MI->getDebugLoc(), get(AMDGPU::V_ADDC_U32_e32),
 834               NewVAddrHi)
 835               .addReg(SRsrcPtrHi)
 836               .addReg(VAddrHi)
 837               .addReg(AMDGPU::VCC, RegState::ImplicitDefine)
 838               .addReg(AMDGPU::VCC, RegState::Implicit);
 839
 840       // NewVaddr = {NewVaddrHi, NewVaddrLo}
 841       BuildMI(MBB, MI, MI->getDebugLoc(), get(AMDGPU::REG_SEQUENCE),
 842               NewVAddr)
 843               .addReg(NewVAddrLo)
 844               .addImm(AMDGPU::sub0)
 845               .addReg(NewVAddrHi)
 846               .addImm(AMDGPU::sub1);
 847
 848       // Zero64 = 0
 849       BuildMI(MBB, MI, MI->getDebugLoc(), get(AMDGPU::S_MOV_B64),
 850               Zero64)
 851               .addImm(0);
 852
 853       // SRsrcFormatLo = RSRC_DATA_FORMAT{31-0}
 854       BuildMI(MBB, MI, MI->getDebugLoc(), get(AMDGPU::S_MOV_B32),
 855               SRsrcFormatLo)
 856               .addImm(AMDGPU::RSRC_DATA_FORMAT & 0xFFFFFFFF);
 857
 858       // SRsrcFormatHi = RSRC_DATA_FORMAT{63-32}
 859       BuildMI(MBB, MI, MI->getDebugLoc(), get(AMDGPU::S_MOV_B32),
 860               SRsrcFormatHi)
 861               .addImm(AMDGPU::RSRC_DATA_FORMAT >> 32);
 862
 863       // NewSRsrc = {Zero64, SRsrcFormat}
 864       BuildMI(MBB, MI, MI->getDebugLoc(), get(AMDGPU::REG_SEQUENCE),
 865               NewSRsrc)
 866               .addReg(Zero64)
 867               .addImm(AMDGPU::sub0_sub1)
 868               .addReg(SRsrcFormatLo)
 869               .addImm(AMDGPU::sub2)
 870               .addReg(SRsrcFormatHi)
 871               .addImm(AMDGPU::sub3);
 872
 873       // Update the instruction to use NewVaddr
 874       MI->getOperand(VAddrIdx).setReg(NewVAddr);
 875       // Update the instruction to use NewSRsrc
 876       MI->getOperand(SRsrcIdx).setReg(NewSRsrc);
 877     }
 878   }
 879 }
 880
 881 void SIInstrInfo::moveToVALU(MachineInstr &TopInst) const {
 882   SmallVector<MachineInstr *, 128> Worklist;
 883   Worklist.push_back(&TopInst);
 884
 885   while (!Worklist.empty()) {
 886     MachineInstr *Inst = Worklist.pop_back_val();
 887     MachineBasicBlock *MBB = Inst->getParent();
 888     MachineRegisterInfo &MRI = MBB->getParent()->getRegInfo();
 889
 890     // Handle some special cases
 891     switch(Inst->getOpcode()) {
 892     case AMDGPU::S_MOV_B64: {
 893       DebugLoc DL = Inst->getDebugLoc();
 894
 895       // If the source operand is a register we can replace this with a
 896       // copy.
 897       if (Inst->getOperand(1).isReg()) {
 898         MachineInstr *Copy = BuildMI(*MBB, Inst, DL, get(TargetOpcode::COPY))
 899           .addOperand(Inst->getOperand(0))
 900           .addOperand(Inst->getOperand(1));
 901         Worklist.push_back(Copy);
 902       } else {
 903         // Otherwise, we need to split this into two movs, because there is
 904         // no 64-bit VALU move instruction.
 905         unsigned Reg = Inst->getOperand(0).getReg();
 906         unsigned Dst = split64BitImm(Worklist,
 907                                      Inst,
 908                                      MRI,
 909                                      MRI.getRegClass(Reg),
 910                                      Inst->getOperand(1));
 911         MRI.replaceRegWith(Reg, Dst);
 912       }
 913       Inst->eraseFromParent();
 914       continue;
 915     }
 916     case AMDGPU::S_AND_B64:
 917       splitScalar64BitOp(Worklist, Inst, AMDGPU::S_AND_B32);
 918       Inst->eraseFromParent();
 919       continue;
 920
 921     case AMDGPU::S_OR_B64:
 922       splitScalar64BitOp(Worklist, Inst, AMDGPU::S_OR_B32);
 923       Inst->eraseFromParent();
 924       continue;
 925
 926     case AMDGPU::S_XOR_B64:
 927       splitScalar64BitOp(Worklist, Inst, AMDGPU::S_XOR_B32);
 928       Inst->eraseFromParent();
 929       continue;
 930
 931     case AMDGPU::S_NOT_B64:
 932       splitScalar64BitOp(Worklist, Inst, AMDGPU::S_NOT_B32);
 933       Inst->eraseFromParent();
 934       continue;
 935
 936     case AMDGPU::S_BFE_U64:
 937     case AMDGPU::S_BFE_I64:
 938     case AMDGPU::S_BFM_B64:
 939       llvm_unreachable("Moving this op to VALU not implemented");
 940     }
 941
 942     unsigned NewOpcode = getVALUOp(*Inst);
 943     if (NewOpcode == AMDGPU::INSTRUCTION_LIST_END) {
 944       // We cannot move this instruction to the VALU, so we should try to
 945       // legalize its operands instead.
 946       legalizeOperands(Inst);
 947       continue;
 948     }
 949
 950     // Use the new VALU Opcode.
 951     const MCInstrDesc &NewDesc = get(NewOpcode);
 952     Inst->setDesc(NewDesc);
 953
 954     // Remove any references to SCC. Vector instructions can't read from it, and
 955     // We're just about to add the implicit use / defs of VCC, and we don't want
 956     // both.
 957     for (unsigned i = Inst->getNumOperands() - 1; i > 0; --i) {
 958       MachineOperand &Op = Inst->getOperand(i);
 959       if (Op.isReg() && Op.getReg() == AMDGPU::SCC)
 960         Inst->RemoveOperand(i);
 961     }
 962
 963     // Add the implict and explicit register definitions.
 964     if (NewDesc.ImplicitUses) {
 965       for (unsigned i = 0; NewDesc.ImplicitUses[i]; ++i) {
 966         unsigned Reg = NewDesc.ImplicitUses[i];
 967         Inst->addOperand(MachineOperand::CreateReg(Reg, false, true));
 968       }
 969     }
 970
 971     if (NewDesc.ImplicitDefs) {
 972       for (unsigned i = 0; NewDesc.ImplicitDefs[i]; ++i) {
 973         unsigned Reg = NewDesc.ImplicitDefs[i];
 974         Inst->addOperand(MachineOperand::CreateReg(Reg, true, true));
 975       }
 976     }
 977
 978     legalizeOperands(Inst);
 979
 980     // Update the destination register class.
 981     const TargetRegisterClass *NewDstRC = getOpRegClass(*Inst, 0);
 982
 983     switch (Inst->getOpcode()) {
 984       // For target instructions, getOpRegClass just returns the virtual
 985       // register class associated with the operand, so we need to find an
 986       // equivalent VGPR register class in order to move the instruction to the
 987       // VALU.
 988     case AMDGPU::COPY:
 989     case AMDGPU::PHI:
 990     case AMDGPU::REG_SEQUENCE:
 991       if (RI.hasVGPRs(NewDstRC))
 992         continue;
 993       NewDstRC = RI.getEquivalentVGPRClass(NewDstRC);
 994       if (!NewDstRC)
 995         continue;
 996       break;
 997     default:
 998       break;
 999     }
1000
1001     unsigned DstReg = Inst->getOperand(0).getReg();
1002     unsigned NewDstReg = MRI.createVirtualRegister(NewDstRC);
1003     MRI.replaceRegWith(DstReg, NewDstReg);
1004
1005     for (MachineRegisterInfo::use_iterator I = MRI.use_begin(NewDstReg),
1006            E = MRI.use_end(); I != E; ++I) {
1007       MachineInstr &UseMI = *I->getParent();
1008       if (!canReadVGPR(UseMI, I.getOperandNo())) {
1009         Worklist.push_back(&UseMI);
1010       }
1011     }
1012   }
1013 }
1014
1015 //===----------------------------------------------------------------------===//
1016 // Indirect addressing callbacks
1017 //===----------------------------------------------------------------------===//
1018
1019 unsigned SIInstrInfo::calculateIndirectAddress(unsigned RegIndex,
1020                                                  unsigned Channel) const {
1021   assert(Channel == 0);
1022   return RegIndex;
1023 }
1024
1025 const TargetRegisterClass *SIInstrInfo::getIndirectAddrRegClass() const {
1026   return &AMDGPU::VReg_32RegClass;
1027 }
1028
1029 void SIInstrInfo::splitScalar64BitOp(SmallVectorImpl<MachineInstr *> &Worklist,
1030                                      MachineInstr *Inst,
1031                                      unsigned Opcode) const {
1032   MachineBasicBlock &MBB = *Inst->getParent();
1033   MachineRegisterInfo &MRI = MBB.getParent()->getRegInfo();
1034
1035   MachineOperand &Dest = Inst->getOperand(0);
1036   MachineOperand &Src0 = Inst->getOperand(1);
1037   MachineOperand &Src1 = Inst->getOperand(2);
1038   DebugLoc DL = Inst->getDebugLoc();
1039
1040   MachineBasicBlock::iterator MII = Inst;
1041
1042   const MCInstrDesc &InstDesc = get(Opcode);
1043   const TargetRegisterClass *Src0RC = Src0.isReg() ?
1044     MRI.getRegClass(Src0.getReg()) :
1045     &AMDGPU::SGPR_32RegClass;
1046
1047   const TargetRegisterClass *Src0SubRC = RI.getSubRegClass(Src0RC, AMDGPU::sub0);
1048   const TargetRegisterClass *Src1RC = Src1.isReg() ?
1049     MRI.getRegClass(Src1.getReg()) :
1050     &AMDGPU::SGPR_32RegClass;
1051
1052   const TargetRegisterClass *Src1SubRC = RI.getSubRegClass(Src1RC, AMDGPU::sub0);
1053
1054   MachineOperand SrcReg0Sub0 = buildExtractSubRegOrImm(MII, MRI, Src0, Src0RC,
1055                                                        AMDGPU::sub0, Src0SubRC);
1056   MachineOperand SrcReg1Sub0 = buildExtractSubRegOrImm(MII, MRI, Src1, Src1RC,
1057                                                        AMDGPU::sub0, Src1SubRC);
1058
1059   const TargetRegisterClass *DestRC = MRI.getRegClass(Dest.getReg());
1060   const TargetRegisterClass *DestSubRC = RI.getSubRegClass(DestRC, AMDGPU::sub0);
1061
1062   unsigned DestSub0 = MRI.createVirtualRegister(DestRC);
1063   MachineInstr *LoHalf = BuildMI(MBB, MII, DL, InstDesc, DestSub0)
1064     .addOperand(SrcReg0Sub0)
1065     .addOperand(SrcReg1Sub0);
1066
1067   MachineOperand SrcReg0Sub1 = buildExtractSubRegOrImm(MII, MRI, Src0, Src0RC,
1068                                                        AMDGPU::sub1, Src0SubRC);
1069   MachineOperand SrcReg1Sub1 = buildExtractSubRegOrImm(MII, MRI, Src1, Src1RC,
1070                                                        AMDGPU::sub1, Src1SubRC);
1071
1072   unsigned DestSub1 = MRI.createVirtualRegister(DestSubRC);
1073   MachineInstr *HiHalf = BuildMI(MBB, MII, DL, InstDesc, DestSub1)
1074     .addOperand(SrcReg0Sub1)
1075     .addOperand(SrcReg1Sub1);
1076
1077   unsigned FullDestReg = MRI.createVirtualRegister(DestRC);
1078   BuildMI(MBB, MII, DL, get(TargetOpcode::REG_SEQUENCE), FullDestReg)
1079     .addReg(DestSub0)
1080     .addImm(AMDGPU::sub0)
1081     .addReg(DestSub1)
1082     .addImm(AMDGPU::sub1);
1083
1084   MRI.replaceRegWith(Dest.getReg(), FullDestReg);
1085
1086   // Try to legalize the operands in case we need to swap the order to keep it
1087   // valid.
1088   Worklist.push_back(LoHalf);
1089   Worklist.push_back(HiHalf);
1090 }
1091
1092 MachineInstrBuilder SIInstrInfo::buildIndirectWrite(
1093                                    MachineBasicBlock *MBB,
1094                                    MachineBasicBlock::iterator I,
1095                                    unsigned ValueReg,
1096                                    unsigned Address, unsigned OffsetReg) const {
1097   const DebugLoc &DL = MBB->findDebugLoc(I);
1098   unsigned IndirectBaseReg = AMDGPU::VReg_32RegClass.getRegister(
1099                                       getIndirectIndexBegin(*MBB->getParent()));
1100
1101   return BuildMI(*MBB, I, DL, get(AMDGPU::SI_INDIRECT_DST_V1))
1102           .addReg(IndirectBaseReg, RegState::Define)
1103           .addOperand(I->getOperand(0))
1104           .addReg(IndirectBaseReg)
1105           .addReg(OffsetReg)
1106           .addImm(0)
1107           .addReg(ValueReg);
1108 }
1109
1110 MachineInstrBuilder SIInstrInfo::buildIndirectRead(
1111                                    MachineBasicBlock *MBB,
1112                                    MachineBasicBlock::iterator I,
1113                                    unsigned ValueReg,
1114                                    unsigned Address, unsigned OffsetReg) const {
1115   const DebugLoc &DL = MBB->findDebugLoc(I);
1116   unsigned IndirectBaseReg = AMDGPU::VReg_32RegClass.getRegister(
1117                                       getIndirectIndexBegin(*MBB->getParent()));
1118
1119   return BuildMI(*MBB, I, DL, get(AMDGPU::SI_INDIRECT_SRC))
1120           .addOperand(I->getOperand(0))
1121           .addOperand(I->getOperand(1))
1122           .addReg(IndirectBaseReg)
1123           .addReg(OffsetReg)
1124           .addImm(0);
1125
1126 }
1127
1128 void SIInstrInfo::reserveIndirectRegisters(BitVector &Reserved,
1129                                             const MachineFunction &MF) const {
1130   int End = getIndirectIndexEnd(MF);
1131   int Begin = getIndirectIndexBegin(MF);
1132
1133   if (End == -1)
1134     return;
1135
1136
1137   for (int Index = Begin; Index <= End; ++Index)
1138     Reserved.set(AMDGPU::VReg_32RegClass.getRegister(Index));
1139
1140   for (int Index = std::max(0, Begin - 1); Index <= End; ++Index)
1141     Reserved.set(AMDGPU::VReg_64RegClass.getRegister(Index));
1142
1143   for (int Index = std::max(0, Begin - 2); Index <= End; ++Index)
1144     Reserved.set(AMDGPU::VReg_96RegClass.getRegister(Index));
1145
1146   for (int Index = std::max(0, Begin - 3); Index <= End; ++Index)
1147     Reserved.set(AMDGPU::VReg_128RegClass.getRegister(Index));
1148
1149   for (int Index = std::max(0, Begin - 7); Index <= End; ++Index)
1150     Reserved.set(AMDGPU::VReg_256RegClass.getRegister(Index));
1151
1152   for (int Index = std::max(0, Begin - 15); Index <= End; ++Index)
1153     Reserved.set(AMDGPU::VReg_512RegClass.getRegister(Index));
1154 }