lib/Target/R600/SIInstrInfo.cpp

   1 //===-- SIInstrInfo.cpp - SI Instruction Information  ---------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 /// \file
  11 /// \brief SI Implementation of TargetInstrInfo.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15
  16 #include "SIInstrInfo.h"
  17 #include "AMDGPUTargetMachine.h"
  18 #include "SIDefines.h"
  19 #include "llvm/CodeGen/MachineInstrBuilder.h"
  20 #include "llvm/CodeGen/MachineRegisterInfo.h"
  21 #include "llvm/MC/MCInstrDesc.h"
  22
  23 using namespace llvm;
  24
  25 SIInstrInfo::SIInstrInfo(AMDGPUTargetMachine &tm)
  26   : AMDGPUInstrInfo(tm),
  27     RI(tm)
  28     { }
  29
  30 const SIRegisterInfo &SIInstrInfo::getRegisterInfo() const {
  31   return RI;
  32 }
  33
  34 //===----------------------------------------------------------------------===//
  35 // TargetInstrInfo callbacks
  36 //===----------------------------------------------------------------------===//
  37
  38 void
  39 SIInstrInfo::copyPhysReg(MachineBasicBlock &MBB,
  40                          MachineBasicBlock::iterator MI, DebugLoc DL,
  41                          unsigned DestReg, unsigned SrcReg,
  42                          bool KillSrc) const {
  43
  44   // If we are trying to copy to or from SCC, there is a bug somewhere else in
  45   // the backend.  While it may be theoretically possible to do this, it should
  46   // never be necessary.
  47   assert(DestReg != AMDGPU::SCC && SrcReg != AMDGPU::SCC);
  48
  49   static const int16_t Sub0_15[] = {
  50     AMDGPU::sub0, AMDGPU::sub1, AMDGPU::sub2, AMDGPU::sub3,
  51     AMDGPU::sub4, AMDGPU::sub5, AMDGPU::sub6, AMDGPU::sub7,
  52     AMDGPU::sub8, AMDGPU::sub9, AMDGPU::sub10, AMDGPU::sub11,
  53     AMDGPU::sub12, AMDGPU::sub13, AMDGPU::sub14, AMDGPU::sub15, 0
  54   };
  55
  56   static const int16_t Sub0_7[] = {
  57     AMDGPU::sub0, AMDGPU::sub1, AMDGPU::sub2, AMDGPU::sub3,
  58     AMDGPU::sub4, AMDGPU::sub5, AMDGPU::sub6, AMDGPU::sub7, 0
  59   };
  60
  61   static const int16_t Sub0_3[] = {
  62     AMDGPU::sub0, AMDGPU::sub1, AMDGPU::sub2, AMDGPU::sub3, 0
  63   };
  64
  65   static const int16_t Sub0_2[] = {
  66     AMDGPU::sub0, AMDGPU::sub1, AMDGPU::sub2, 0
  67   };
  68
  69   static const int16_t Sub0_1[] = {
  70     AMDGPU::sub0, AMDGPU::sub1, 0
  71   };
  72
  73   unsigned Opcode;
  74   const int16_t *SubIndices;
  75
  76   if (AMDGPU::M0 == DestReg) {
  77     // Check if M0 isn't already set to this value
  78     for (MachineBasicBlock::reverse_iterator E = MBB.rend(),
  79       I = MachineBasicBlock::reverse_iterator(MI); I != E; ++I) {
  80
  81       if (!I->definesRegister(AMDGPU::M0))
  82         continue;
  83
  84       unsigned Opc = I->getOpcode();
  85       if (Opc != TargetOpcode::COPY && Opc != AMDGPU::S_MOV_B32)
  86         break;
  87
  88       if (!I->readsRegister(SrcReg))
  89         break;
  90
  91       // The copy isn't necessary
  92       return;
  93     }
  94   }
  95
  96   if (AMDGPU::SReg_32RegClass.contains(DestReg)) {
  97     assert(AMDGPU::SReg_32RegClass.contains(SrcReg));
  98     BuildMI(MBB, MI, DL, get(AMDGPU::S_MOV_B32), DestReg)
  99             .addReg(SrcReg, getKillRegState(KillSrc));
 100     return;
 101
 102   } else if (AMDGPU::SReg_64RegClass.contains(DestReg)) {
 103     assert(AMDGPU::SReg_64RegClass.contains(SrcReg));
 104     BuildMI(MBB, MI, DL, get(AMDGPU::S_MOV_B64), DestReg)
 105             .addReg(SrcReg, getKillRegState(KillSrc));
 106     return;
 107
 108   } else if (AMDGPU::SReg_128RegClass.contains(DestReg)) {
 109     assert(AMDGPU::SReg_128RegClass.contains(SrcReg));
 110     Opcode = AMDGPU::S_MOV_B32;
 111     SubIndices = Sub0_3;
 112
 113   } else if (AMDGPU::SReg_256RegClass.contains(DestReg)) {
 114     assert(AMDGPU::SReg_256RegClass.contains(SrcReg));
 115     Opcode = AMDGPU::S_MOV_B32;
 116     SubIndices = Sub0_7;
 117
 118   } else if (AMDGPU::SReg_512RegClass.contains(DestReg)) {
 119     assert(AMDGPU::SReg_512RegClass.contains(SrcReg));
 120     Opcode = AMDGPU::S_MOV_B32;
 121     SubIndices = Sub0_15;
 122
 123   } else if (AMDGPU::VReg_32RegClass.contains(DestReg)) {
 124     assert(AMDGPU::VReg_32RegClass.contains(SrcReg) ||
 125            AMDGPU::SReg_32RegClass.contains(SrcReg));
 126     BuildMI(MBB, MI, DL, get(AMDGPU::V_MOV_B32_e32), DestReg)
 127             .addReg(SrcReg, getKillRegState(KillSrc));
 128     return;
 129
 130   } else if (AMDGPU::VReg_64RegClass.contains(DestReg)) {
 131     assert(AMDGPU::VReg_64RegClass.contains(SrcReg) ||
 132            AMDGPU::SReg_64RegClass.contains(SrcReg));
 133     Opcode = AMDGPU::V_MOV_B32_e32;
 134     SubIndices = Sub0_1;
 135
 136   } else if (AMDGPU::VReg_96RegClass.contains(DestReg)) {
 137     assert(AMDGPU::VReg_96RegClass.contains(SrcReg));
 138     Opcode = AMDGPU::V_MOV_B32_e32;
 139     SubIndices = Sub0_2;
 140
 141   } else if (AMDGPU::VReg_128RegClass.contains(DestReg)) {
 142     assert(AMDGPU::VReg_128RegClass.contains(SrcReg) ||
 143            AMDGPU::SReg_128RegClass.contains(SrcReg));
 144     Opcode = AMDGPU::V_MOV_B32_e32;
 145     SubIndices = Sub0_3;
 146
 147   } else if (AMDGPU::VReg_256RegClass.contains(DestReg)) {
 148     assert(AMDGPU::VReg_256RegClass.contains(SrcReg) ||
 149            AMDGPU::SReg_256RegClass.contains(SrcReg));
 150     Opcode = AMDGPU::V_MOV_B32_e32;
 151     SubIndices = Sub0_7;
 152
 153   } else if (AMDGPU::VReg_512RegClass.contains(DestReg)) {
 154     assert(AMDGPU::VReg_512RegClass.contains(SrcReg) ||
 155            AMDGPU::SReg_512RegClass.contains(SrcReg));
 156     Opcode = AMDGPU::V_MOV_B32_e32;
 157     SubIndices = Sub0_15;
 158
 159   } else {
 160     llvm_unreachable("Can't copy register!");
 161   }
 162
 163   while (unsigned SubIdx = *SubIndices++) {
 164     MachineInstrBuilder Builder = BuildMI(MBB, MI, DL,
 165       get(Opcode), RI.getSubReg(DestReg, SubIdx));
 166
 167     Builder.addReg(RI.getSubReg(SrcReg, SubIdx), getKillRegState(KillSrc));
 168
 169     if (*SubIndices)
 170       Builder.addReg(DestReg, RegState::Define | RegState::Implicit);
 171   }
 172 }
 173
 174 unsigned SIInstrInfo::commuteOpcode(unsigned Opcode) const {
 175
 176   int NewOpc;
 177
 178   // Try to map original to commuted opcode
 179   if ((NewOpc = AMDGPU::getCommuteRev(Opcode)) != -1)
 180     return NewOpc;
 181
 182   // Try to map commuted to original opcode
 183   if ((NewOpc = AMDGPU::getCommuteOrig(Opcode)) != -1)
 184     return NewOpc;
 185
 186   return Opcode;
 187 }
 188
 189 MachineInstr *SIInstrInfo::commuteInstruction(MachineInstr *MI,
 190                                               bool NewMI) const {
 191
 192   MachineRegisterInfo &MRI = MI->getParent()->getParent()->getRegInfo();
 193   if (MI->getNumOperands() < 3 || !MI->getOperand(1).isReg())
 194     return 0;
 195
 196   // Cannot commute VOP2 if src0 is SGPR.
 197   if (isVOP2(MI->getOpcode()) && MI->getOperand(1).isReg() &&
 198       RI.isSGPRClass(MRI.getRegClass(MI->getOperand(1).getReg())))
 199    return 0;
 200
 201   if (!MI->getOperand(2).isReg()) {
 202     // XXX: Commute instructions with FPImm operands
 203     if (NewMI || MI->getOperand(2).isFPImm() ||
 204        (!isVOP2(MI->getOpcode()) && !isVOP3(MI->getOpcode()))) {
 205       return 0;
 206     }
 207
 208     // XXX: Commute VOP3 instructions with abs and neg set.
 209     if (isVOP3(MI->getOpcode()) &&
 210         (MI->getOperand(AMDGPU::getNamedOperandIdx(MI->getOpcode(),
 211                         AMDGPU::OpName::abs)).getImm() ||
 212          MI->getOperand(AMDGPU::getNamedOperandIdx(MI->getOpcode(),
 213                         AMDGPU::OpName::neg)).getImm()))
 214       return 0;
 215
 216     unsigned Reg = MI->getOperand(1).getReg();
 217     MI->getOperand(1).ChangeToImmediate(MI->getOperand(2).getImm());
 218     MI->getOperand(2).ChangeToRegister(Reg, false);
 219   } else {
 220     MI = TargetInstrInfo::commuteInstruction(MI, NewMI);
 221   }
 222
 223   if (MI)
 224     MI->setDesc(get(commuteOpcode(MI->getOpcode())));
 225
 226   return MI;
 227 }
 228
 229 MachineInstr *SIInstrInfo::buildMovInstr(MachineBasicBlock *MBB,
 230                                          MachineBasicBlock::iterator I,
 231                                          unsigned DstReg,
 232                                          unsigned SrcReg) const {
 233   llvm_unreachable("Not Implemented");
 234 }
 235
 236 bool SIInstrInfo::isMov(unsigned Opcode) const {
 237   switch(Opcode) {
 238   default: return false;
 239   case AMDGPU::S_MOV_B32:
 240   case AMDGPU::S_MOV_B64:
 241   case AMDGPU::V_MOV_B32_e32:
 242   case AMDGPU::V_MOV_B32_e64:
 243     return true;
 244   }
 245 }
 246
 247 bool
 248 SIInstrInfo::isSafeToMoveRegClassDefs(const TargetRegisterClass *RC) const {
 249   return RC != &AMDGPU::EXECRegRegClass;
 250 }
 251
 252 int SIInstrInfo::isMIMG(uint16_t Opcode) const {
 253   return get(Opcode).TSFlags & SIInstrFlags::MIMG;
 254 }
 255
 256 int SIInstrInfo::isSMRD(uint16_t Opcode) const {
 257   return get(Opcode).TSFlags & SIInstrFlags::SMRD;
 258 }
 259
 260 bool SIInstrInfo::isVOP1(uint16_t Opcode) const {
 261   return get(Opcode).TSFlags & SIInstrFlags::VOP1;
 262 }
 263
 264 bool SIInstrInfo::isVOP2(uint16_t Opcode) const {
 265   return get(Opcode).TSFlags & SIInstrFlags::VOP2;
 266 }
 267
 268 bool SIInstrInfo::isVOP3(uint16_t Opcode) const {
 269   return get(Opcode).TSFlags & SIInstrFlags::VOP3;
 270 }
 271
 272 bool SIInstrInfo::isVOPC(uint16_t Opcode) const {
 273   return get(Opcode).TSFlags & SIInstrFlags::VOPC;
 274 }
 275
 276 bool SIInstrInfo::isSALUInstr(const MachineInstr &MI) const {
 277   return get(MI.getOpcode()).TSFlags & SIInstrFlags::SALU;
 278 }
 279
 280 bool SIInstrInfo::isInlineConstant(const MachineOperand &MO) const {
 281   if(MO.isImm()) {
 282     return MO.getImm() >= -16 && MO.getImm() <= 64;
 283   }
 284   if (MO.isFPImm()) {
 285     return MO.getFPImm()->isExactlyValue(0.0)  ||
 286            MO.getFPImm()->isExactlyValue(0.5)  ||
 287            MO.getFPImm()->isExactlyValue(-0.5) ||
 288            MO.getFPImm()->isExactlyValue(1.0)  ||
 289            MO.getFPImm()->isExactlyValue(-1.0) ||
 290            MO.getFPImm()->isExactlyValue(2.0)  ||
 291            MO.getFPImm()->isExactlyValue(-2.0) ||
 292            MO.getFPImm()->isExactlyValue(4.0)  ||
 293            MO.getFPImm()->isExactlyValue(-4.0);
 294   }
 295   return false;
 296 }
 297
 298 bool SIInstrInfo::isLiteralConstant(const MachineOperand &MO) const {
 299   return (MO.isImm() || MO.isFPImm()) && !isInlineConstant(MO);
 300 }
 301
 302 bool SIInstrInfo::verifyInstruction(const MachineInstr *MI,
 303                                     StringRef &ErrInfo) const {
 304   uint16_t Opcode = MI->getOpcode();
 305   int Src0Idx = AMDGPU::getNamedOperandIdx(Opcode, AMDGPU::OpName::src0);
 306   int Src1Idx = AMDGPU::getNamedOperandIdx(Opcode, AMDGPU::OpName::src1);
 307   int Src2Idx = AMDGPU::getNamedOperandIdx(Opcode, AMDGPU::OpName::src2);
 308
 309   // Verify VOP*
 310   if (isVOP1(Opcode) || isVOP2(Opcode) || isVOP3(Opcode) || isVOPC(Opcode)) {
 311     unsigned ConstantBusCount = 0;
 312     unsigned SGPRUsed = AMDGPU::NoRegister;
 313     for (int i = 0, e = MI->getNumOperands(); i != e; ++i) {
 314       const MachineOperand &MO = MI->getOperand(i);
 315       if (MO.isReg() && MO.isUse() &&
 316           !TargetRegisterInfo::isVirtualRegister(MO.getReg())) {
 317
 318         // EXEC register uses the constant bus.
 319         if (!MO.isImplicit() && MO.getReg() == AMDGPU::EXEC)
 320           ++ConstantBusCount;
 321
 322         // SGPRs use the constant bus
 323         if (MO.getReg() == AMDGPU::M0 || MO.getReg() == AMDGPU::VCC ||
 324             (!MO.isImplicit() &&
 325             (AMDGPU::SGPR_32RegClass.contains(MO.getReg()) ||
 326             AMDGPU::SGPR_64RegClass.contains(MO.getReg())))) {
 327           if (SGPRUsed != MO.getReg()) {
 328             ++ConstantBusCount;
 329             SGPRUsed = MO.getReg();
 330           }
 331         }
 332       }
 333       // Literal constants use the constant bus.
 334       if (isLiteralConstant(MO))
 335         ++ConstantBusCount;
 336     }
 337     if (ConstantBusCount > 1) {
 338       ErrInfo = "VOP* instruction uses the constant bus more than once";
 339       return false;
 340     }
 341   }
 342
 343   // Verify SRC1 for VOP2 and VOPC
 344   if (Src1Idx != -1 && (isVOP2(Opcode) || isVOPC(Opcode))) {
 345     const MachineOperand &Src1 = MI->getOperand(Src1Idx);
 346     if (Src1.isImm() || Src1.isFPImm()) {
 347       ErrInfo = "VOP[2C] src1 cannot be an immediate.";
 348       return false;
 349     }
 350   }
 351
 352   // Verify VOP3
 353   if (isVOP3(Opcode)) {
 354     if (Src0Idx != -1 && isLiteralConstant(MI->getOperand(Src0Idx))) {
 355       ErrInfo = "VOP3 src0 cannot be a literal constant.";
 356       return false;
 357     }
 358     if (Src1Idx != -1 && isLiteralConstant(MI->getOperand(Src1Idx))) {
 359       ErrInfo = "VOP3 src1 cannot be a literal constant.";
 360       return false;
 361     }
 362     if (Src2Idx != -1 && isLiteralConstant(MI->getOperand(Src2Idx))) {
 363       ErrInfo = "VOP3 src2 cannot be a literal constant.";
 364       return false;
 365     }
 366   }
 367   return true;
 368 }
 369
 370 unsigned SIInstrInfo::getVALUOp(const MachineInstr &MI) const {
 371   switch (MI.getOpcode()) {
 372   default: return AMDGPU::INSTRUCTION_LIST_END;
 373   case AMDGPU::REG_SEQUENCE: return AMDGPU::REG_SEQUENCE;
 374   case AMDGPU::COPY: return AMDGPU::COPY;
 375   case AMDGPU::PHI: return AMDGPU::PHI;
 376   case AMDGPU::S_ASHR_I32: return AMDGPU::V_ASHR_I32_e32;
 377   case AMDGPU::S_ASHR_I64: return AMDGPU::V_ASHR_I64;
 378   case AMDGPU::S_LSHL_B32: return AMDGPU::V_LSHL_B32_e32;
 379   case AMDGPU::S_LSHL_B64: return AMDGPU::V_LSHL_B64;
 380   case AMDGPU::S_LSHR_B32: return AMDGPU::V_LSHR_B32_e32;
 381   case AMDGPU::S_LSHR_B64: return AMDGPU::V_LSHR_B64;
 382   }
 383 }
 384
 385 bool SIInstrInfo::isSALUOpSupportedOnVALU(const MachineInstr &MI) const {
 386   return getVALUOp(MI) != AMDGPU::INSTRUCTION_LIST_END;
 387 }
 388
 389 const TargetRegisterClass *SIInstrInfo::getOpRegClass(const MachineInstr &MI,
 390                                                       unsigned OpNo) const {
 391   const MachineRegisterInfo &MRI = MI.getParent()->getParent()->getRegInfo();
 392   const MCInstrDesc &Desc = get(MI.getOpcode());
 393   if (MI.isVariadic() || OpNo >= Desc.getNumOperands() ||
 394       Desc.OpInfo[OpNo].RegClass == -1)
 395     return MRI.getRegClass(MI.getOperand(OpNo).getReg());
 396
 397   unsigned RCID = Desc.OpInfo[OpNo].RegClass;
 398   return RI.getRegClass(RCID);
 399 }
 400
 401 bool SIInstrInfo::canReadVGPR(const MachineInstr &MI, unsigned OpNo) const {
 402   switch (MI.getOpcode()) {
 403   case AMDGPU::COPY:
 404   case AMDGPU::REG_SEQUENCE:
 405     return RI.hasVGPRs(getOpRegClass(MI, 0));
 406   default:
 407     return RI.hasVGPRs(getOpRegClass(MI, OpNo));
 408   }
 409 }
 410
 411 void SIInstrInfo::legalizeOpWithMove(MachineInstr *MI, unsigned OpIdx) const {
 412   MachineBasicBlock::iterator I = MI;
 413   MachineOperand &MO = MI->getOperand(OpIdx);
 414   MachineRegisterInfo &MRI = MI->getParent()->getParent()->getRegInfo();
 415   unsigned RCID = get(MI->getOpcode()).OpInfo[OpIdx].RegClass;
 416   const TargetRegisterClass *RC = RI.getRegClass(RCID);
 417   unsigned Opcode = AMDGPU::V_MOV_B32_e32;
 418   if (MO.isReg()) {
 419     Opcode = AMDGPU::COPY;
 420   } else if (RI.isSGPRClass(RC)) {
 421       Opcode = AMDGPU::S_MOV_B32;
 422   }
 423
 424   unsigned Reg = MRI.createVirtualRegister(RI.getRegClass(RCID));
 425   BuildMI(*MI->getParent(), I, MI->getParent()->findDebugLoc(I), get(Opcode),
 426           Reg).addOperand(MO);
 427   MO.ChangeToRegister(Reg, false);
 428 }
 429
 430 void SIInstrInfo::legalizeOperands(MachineInstr *MI) const {
 431   MachineRegisterInfo &MRI = MI->getParent()->getParent()->getRegInfo();
 432   int Src0Idx = AMDGPU::getNamedOperandIdx(MI->getOpcode(),
 433                                            AMDGPU::OpName::src0);
 434   int Src1Idx = AMDGPU::getNamedOperandIdx(MI->getOpcode(),
 435                                            AMDGPU::OpName::src1);
 436   int Src2Idx = AMDGPU::getNamedOperandIdx(MI->getOpcode(),
 437                                            AMDGPU::OpName::src2);
 438
 439   // Legalize VOP2
 440   if (isVOP2(MI->getOpcode()) && Src1Idx != -1) {
 441     MachineOperand &Src1 = MI->getOperand(Src1Idx);
 442     // Legalize VOP2 instructions where src1 is not a VGPR.
 443     if (Src1.isImm() || Src1.isFPImm() ||
 444         (Src1.isReg() && RI.isSGPRClass(MRI.getRegClass(Src1.getReg())))) {
 445       if (MI->isCommutable()) {
 446         if (commuteInstruction(MI))
 447           return;
 448       }
 449       legalizeOpWithMove(MI, Src1Idx);
 450     }
 451   }
 452
 453   // Legalize VOP3
 454   if (isVOP3(MI->getOpcode())) {
 455     int VOP3Idx[3] = {Src0Idx, Src1Idx, Src2Idx};
 456     unsigned SGPRReg = AMDGPU::NoRegister;
 457     for (unsigned i = 0; i < 3; ++i) {
 458       int Idx = VOP3Idx[i];
 459       if (Idx == -1)
 460         continue;
 461       MachineOperand &MO = MI->getOperand(Idx);
 462
 463       if (MO.isReg()) {
 464         if (!RI.isSGPRClass(MRI.getRegClass(MO.getReg())))
 465           continue; // VGPRs are legal
 466
 467         if (SGPRReg == AMDGPU::NoRegister || SGPRReg == MO.getReg()) {
 468           SGPRReg = MO.getReg();
 469           // We can use one SGPR in each VOP3 instruction.
 470           continue;
 471         }
 472       } else if (!isLiteralConstant(MO)) {
 473         // If it is not a register and not a literal constant, then it must be
 474         // an inline constant which is always legal.
 475         continue;
 476       }
 477       // If we make it this far, then the operand is not legal and we must
 478       // legalize it.
 479       legalizeOpWithMove(MI, Idx);
 480     }
 481   }
 482
 483   // Legalize REG_SEQUENCE
 484   // The register class of the operands much be the same type as the register
 485   // class of the output.
 486   if (MI->getOpcode() == AMDGPU::REG_SEQUENCE) {
 487     const TargetRegisterClass *RC = NULL, *SRC = NULL, *VRC = NULL;
 488     for (unsigned i = 1, e = MI->getNumOperands(); i != e; i+=2) {
 489       if (!MI->getOperand(i).isReg() ||
 490           !TargetRegisterInfo::isVirtualRegister(MI->getOperand(i).getReg()))
 491         continue;
 492       const TargetRegisterClass *OpRC =
 493               MRI.getRegClass(MI->getOperand(i).getReg());
 494       if (RI.hasVGPRs(OpRC)) {
 495         VRC = OpRC;
 496       } else {
 497         SRC = OpRC;
 498       }
 499     }
 500
 501     // If any of the operands are VGPR registers, then they all most be
 502     // otherwise we will create illegal VGPR->SGPR copies when legalizing
 503     // them.
 504     if (VRC || !RI.isSGPRClass(getOpRegClass(*MI, 0))) {
 505       if (!VRC) {
 506         assert(SRC);
 507         VRC = RI.getEquivalentVGPRClass(SRC);
 508       }
 509       RC = VRC;
 510     } else {
 511       RC = SRC;
 512     }
 513
 514     // Update all the operands so they have the same type.
 515     for (unsigned i = 1, e = MI->getNumOperands(); i != e; i+=2) {
 516       if (!MI->getOperand(i).isReg() ||
 517           !TargetRegisterInfo::isVirtualRegister(MI->getOperand(i).getReg()))
 518         continue;
 519       unsigned DstReg = MRI.createVirtualRegister(RC);
 520       BuildMI(*MI->getParent(), MI, MI->getDebugLoc(),
 521               get(AMDGPU::COPY), DstReg)
 522               .addOperand(MI->getOperand(i));
 523       MI->getOperand(i).setReg(DstReg);
 524     }
 525   }
 526 }
 527
 528 void SIInstrInfo::moveToVALU(MachineInstr &TopInst) const {
 529   SmallVector<MachineInstr *, 128> Worklist;
 530   Worklist.push_back(&TopInst);
 531
 532   while (!Worklist.empty()) {
 533     MachineInstr *Inst = Worklist.pop_back_val();
 534     unsigned NewOpcode = getVALUOp(*Inst);
 535     if (NewOpcode == AMDGPU::INSTRUCTION_LIST_END)
 536       continue;
 537
 538     MachineRegisterInfo &MRI = Inst->getParent()->getParent()->getRegInfo();
 539
 540     // Use the new VALU Opcode.
 541     const MCInstrDesc &NewDesc = get(NewOpcode);
 542     Inst->setDesc(NewDesc);
 543
 544     // Add the implict and explicit register definitions.
 545     if (NewDesc.ImplicitUses) {
 546       for (unsigned i = 0; NewDesc.ImplicitUses[i]; ++i) {
 547         Inst->addOperand(MachineOperand::CreateReg(NewDesc.ImplicitUses[i],
 548                                                    false, true));
 549       }
 550     }
 551
 552     if (NewDesc.ImplicitDefs) {
 553       for (unsigned i = 0; NewDesc.ImplicitDefs[i]; ++i) {
 554         Inst->addOperand(MachineOperand::CreateReg(NewDesc.ImplicitDefs[i],
 555                                                    true, true));
 556       }
 557     }
 558
 559     legalizeOperands(Inst);
 560
 561     // Update the destination register class.
 562     const TargetRegisterClass *NewDstRC = getOpRegClass(*Inst, 0);
 563
 564     switch (Inst->getOpcode()) {
 565       // For target instructions, getOpRegClass just returns the virtual
 566       // register class associated with the operand, so we need to find an
 567       // equivalent VGPR register class in order to move the instruction to the
 568       // VALU.
 569     case AMDGPU::COPY:
 570     case AMDGPU::PHI:
 571     case AMDGPU::REG_SEQUENCE:
 572       if (RI.hasVGPRs(NewDstRC))
 573         continue;
 574       NewDstRC = RI.getEquivalentVGPRClass(NewDstRC);
 575       if (!NewDstRC)
 576         continue;
 577       break;
 578     default:
 579       break;
 580     }
 581
 582     unsigned DstReg = Inst->getOperand(0).getReg();
 583     unsigned NewDstReg = MRI.createVirtualRegister(NewDstRC);
 584     MRI.replaceRegWith(DstReg, NewDstReg);
 585
 586     for (MachineRegisterInfo::use_iterator I = MRI.use_begin(NewDstReg),
 587            E = MRI.use_end(); I != E; ++I) {
 588       MachineInstr &UseMI = *I;
 589       if (!canReadVGPR(UseMI, I.getOperandNo())) {
 590         Worklist.push_back(&UseMI);
 591       }
 592     }
 593   }
 594 }
 595
 596 //===----------------------------------------------------------------------===//
 597 // Indirect addressing callbacks
 598 //===----------------------------------------------------------------------===//
 599
 600 unsigned SIInstrInfo::calculateIndirectAddress(unsigned RegIndex,
 601                                                  unsigned Channel) const {
 602   assert(Channel == 0);
 603   return RegIndex;
 604 }
 605
 606
 607 int SIInstrInfo::getIndirectIndexBegin(const MachineFunction &MF) const {
 608   llvm_unreachable("Unimplemented");
 609 }
 610
 611 int SIInstrInfo::getIndirectIndexEnd(const MachineFunction &MF) const {
 612   llvm_unreachable("Unimplemented");
 613 }
 614
 615 const TargetRegisterClass *SIInstrInfo::getIndirectAddrRegClass() const {
 616   llvm_unreachable("Unimplemented");
 617 }
 618
 619 MachineInstrBuilder SIInstrInfo::buildIndirectWrite(
 620                                    MachineBasicBlock *MBB,
 621                                    MachineBasicBlock::iterator I,
 622                                    unsigned ValueReg,
 623                                    unsigned Address, unsigned OffsetReg) const {
 624   llvm_unreachable("Unimplemented");
 625 }
 626
 627 MachineInstrBuilder SIInstrInfo::buildIndirectRead(
 628                                    MachineBasicBlock *MBB,
 629                                    MachineBasicBlock::iterator I,
 630                                    unsigned ValueReg,
 631                                    unsigned Address, unsigned OffsetReg) const {
 632   llvm_unreachable("Unimplemented");
 633 }