b0a0e9af4cc893e327665ad3fe8c5445de241f06
[oota-llvm.git] / lib / Target / R600 / SIInstrInfo.cpp
1 //===-- SIInstrInfo.cpp - SI Instruction Information  ---------------------===//
2 //
3 //                     The LLVM Compiler Infrastructure
4 //
5 // This file is distributed under the University of Illinois Open Source
6 // License. See LICENSE.TXT for details.
7 //
8 //===----------------------------------------------------------------------===//
9 //
10 /// \file
11 /// \brief SI Implementation of TargetInstrInfo.
12 //
13 //===----------------------------------------------------------------------===//
14
15
16 #include "SIInstrInfo.h"
17 #include "AMDGPUTargetMachine.h"
18 #include "SIDefines.h"
19 #include "SIMachineFunctionInfo.h"
20 #include "llvm/CodeGen/MachineInstrBuilder.h"
21 #include "llvm/CodeGen/MachineRegisterInfo.h"
22 #include "llvm/MC/MCInstrDesc.h"
23
24 using namespace llvm;
25
26 SIInstrInfo::SIInstrInfo(AMDGPUTargetMachine &tm)
27   : AMDGPUInstrInfo(tm),
28     RI(tm) { }
29
30 //===----------------------------------------------------------------------===//
31 // TargetInstrInfo callbacks
32 //===----------------------------------------------------------------------===//
33
34 void
35 SIInstrInfo::copyPhysReg(MachineBasicBlock &MBB,
36                          MachineBasicBlock::iterator MI, DebugLoc DL,
37                          unsigned DestReg, unsigned SrcReg,
38                          bool KillSrc) const {
39
40   // If we are trying to copy to or from SCC, there is a bug somewhere else in
41   // the backend.  While it may be theoretically possible to do this, it should
42   // never be necessary.
43   assert(DestReg != AMDGPU::SCC && SrcReg != AMDGPU::SCC);
44
45   static const int16_t Sub0_15[] = {
46     AMDGPU::sub0, AMDGPU::sub1, AMDGPU::sub2, AMDGPU::sub3,
47     AMDGPU::sub4, AMDGPU::sub5, AMDGPU::sub6, AMDGPU::sub7,
48     AMDGPU::sub8, AMDGPU::sub9, AMDGPU::sub10, AMDGPU::sub11,
49     AMDGPU::sub12, AMDGPU::sub13, AMDGPU::sub14, AMDGPU::sub15, 0
50   };
51
52   static const int16_t Sub0_7[] = {
53     AMDGPU::sub0, AMDGPU::sub1, AMDGPU::sub2, AMDGPU::sub3,
54     AMDGPU::sub4, AMDGPU::sub5, AMDGPU::sub6, AMDGPU::sub7, 0
55   };
56
57   static const int16_t Sub0_3[] = {
58     AMDGPU::sub0, AMDGPU::sub1, AMDGPU::sub2, AMDGPU::sub3, 0
59   };
60
61   static const int16_t Sub0_2[] = {
62     AMDGPU::sub0, AMDGPU::sub1, AMDGPU::sub2, 0
63   };
64
65   static const int16_t Sub0_1[] = {
66     AMDGPU::sub0, AMDGPU::sub1, 0
67   };
68
69   unsigned Opcode;
70   const int16_t *SubIndices;
71
72   if (AMDGPU::M0 == DestReg) {
73     // Check if M0 isn't already set to this value
74     for (MachineBasicBlock::reverse_iterator E = MBB.rend(),
75       I = MachineBasicBlock::reverse_iterator(MI); I != E; ++I) {
76
77       if (!I->definesRegister(AMDGPU::M0))
78         continue;
79
80       unsigned Opc = I->getOpcode();
81       if (Opc != TargetOpcode::COPY && Opc != AMDGPU::S_MOV_B32)
82         break;
83
84       if (!I->readsRegister(SrcReg))
85         break;
86
87       // The copy isn't necessary
88       return;
89     }
90   }
91
92   if (AMDGPU::SReg_32RegClass.contains(DestReg)) {
93     assert(AMDGPU::SReg_32RegClass.contains(SrcReg));
94     BuildMI(MBB, MI, DL, get(AMDGPU::S_MOV_B32), DestReg)
95             .addReg(SrcReg, getKillRegState(KillSrc));
96     return;
97
98   } else if (AMDGPU::SReg_64RegClass.contains(DestReg)) {
99     assert(AMDGPU::SReg_64RegClass.contains(SrcReg));
100     BuildMI(MBB, MI, DL, get(AMDGPU::S_MOV_B64), DestReg)
101             .addReg(SrcReg, getKillRegState(KillSrc));
102     return;
103
104   } else if (AMDGPU::SReg_128RegClass.contains(DestReg)) {
105     assert(AMDGPU::SReg_128RegClass.contains(SrcReg));
106     Opcode = AMDGPU::S_MOV_B32;
107     SubIndices = Sub0_3;
108
109   } else if (AMDGPU::SReg_256RegClass.contains(DestReg)) {
110     assert(AMDGPU::SReg_256RegClass.contains(SrcReg));
111     Opcode = AMDGPU::S_MOV_B32;
112     SubIndices = Sub0_7;
113
114   } else if (AMDGPU::SReg_512RegClass.contains(DestReg)) {
115     assert(AMDGPU::SReg_512RegClass.contains(SrcReg));
116     Opcode = AMDGPU::S_MOV_B32;
117     SubIndices = Sub0_15;
118
119   } else if (AMDGPU::VReg_32RegClass.contains(DestReg)) {
120     assert(AMDGPU::VReg_32RegClass.contains(SrcReg) ||
121            AMDGPU::SReg_32RegClass.contains(SrcReg));
122     BuildMI(MBB, MI, DL, get(AMDGPU::V_MOV_B32_e32), DestReg)
123             .addReg(SrcReg, getKillRegState(KillSrc));
124     return;
125
126   } else if (AMDGPU::VReg_64RegClass.contains(DestReg)) {
127     assert(AMDGPU::VReg_64RegClass.contains(SrcReg) ||
128            AMDGPU::SReg_64RegClass.contains(SrcReg));
129     Opcode = AMDGPU::V_MOV_B32_e32;
130     SubIndices = Sub0_1;
131
132   } else if (AMDGPU::VReg_96RegClass.contains(DestReg)) {
133     assert(AMDGPU::VReg_96RegClass.contains(SrcReg));
134     Opcode = AMDGPU::V_MOV_B32_e32;
135     SubIndices = Sub0_2;
136
137   } else if (AMDGPU::VReg_128RegClass.contains(DestReg)) {
138     assert(AMDGPU::VReg_128RegClass.contains(SrcReg) ||
139            AMDGPU::SReg_128RegClass.contains(SrcReg));
140     Opcode = AMDGPU::V_MOV_B32_e32;
141     SubIndices = Sub0_3;
142
143   } else if (AMDGPU::VReg_256RegClass.contains(DestReg)) {
144     assert(AMDGPU::VReg_256RegClass.contains(SrcReg) ||
145            AMDGPU::SReg_256RegClass.contains(SrcReg));
146     Opcode = AMDGPU::V_MOV_B32_e32;
147     SubIndices = Sub0_7;
148
149   } else if (AMDGPU::VReg_512RegClass.contains(DestReg)) {
150     assert(AMDGPU::VReg_512RegClass.contains(SrcReg) ||
151            AMDGPU::SReg_512RegClass.contains(SrcReg));
152     Opcode = AMDGPU::V_MOV_B32_e32;
153     SubIndices = Sub0_15;
154
155   } else {
156     llvm_unreachable("Can't copy register!");
157   }
158
159   while (unsigned SubIdx = *SubIndices++) {
160     MachineInstrBuilder Builder = BuildMI(MBB, MI, DL,
161       get(Opcode), RI.getSubReg(DestReg, SubIdx));
162
163     Builder.addReg(RI.getSubReg(SrcReg, SubIdx), getKillRegState(KillSrc));
164
165     if (*SubIndices)
166       Builder.addReg(DestReg, RegState::Define | RegState::Implicit);
167   }
168 }
169
170 unsigned SIInstrInfo::commuteOpcode(unsigned Opcode) const {
171   int NewOpc;
172
173   // Try to map original to commuted opcode
174   if ((NewOpc = AMDGPU::getCommuteRev(Opcode)) != -1)
175     return NewOpc;
176
177   // Try to map commuted to original opcode
178   if ((NewOpc = AMDGPU::getCommuteOrig(Opcode)) != -1)
179     return NewOpc;
180
181   return Opcode;
182 }
183
184 void SIInstrInfo::storeRegToStackSlot(MachineBasicBlock &MBB,
185                                       MachineBasicBlock::iterator MI,
186                                       unsigned SrcReg, bool isKill,
187                                       int FrameIndex,
188                                       const TargetRegisterClass *RC,
189                                       const TargetRegisterInfo *TRI) const {
190   MachineRegisterInfo &MRI = MBB.getParent()->getRegInfo();
191   SIMachineFunctionInfo *MFI = MBB.getParent()->getInfo<SIMachineFunctionInfo>();
192   DebugLoc DL = MBB.findDebugLoc(MI);
193   unsigned KillFlag = isKill ? RegState::Kill : 0;
194
195   if (TRI->getCommonSubClass(RC, &AMDGPU::SGPR_32RegClass)) {
196     unsigned Lane = MFI->SpillTracker.getNextLane(MRI);
197     BuildMI(MBB, MI, DL, get(AMDGPU::V_WRITELANE_B32),
198             MFI->SpillTracker.LaneVGPR)
199             .addReg(SrcReg, KillFlag)
200             .addImm(Lane);
201     MFI->SpillTracker.addSpilledReg(FrameIndex, MFI->SpillTracker.LaneVGPR,
202                                     Lane);
203   } else {
204     for (unsigned i = 0, e = RC->getSize() / 4; i != e; ++i) {
205       unsigned SubReg = MRI.createVirtualRegister(&AMDGPU::SReg_32RegClass);
206       BuildMI(MBB, MI, MBB.findDebugLoc(MI), get(AMDGPU::COPY), SubReg)
207               .addReg(SrcReg, 0, RI.getSubRegFromChannel(i));
208       storeRegToStackSlot(MBB, MI, SubReg, isKill, FrameIndex + i,
209                           &AMDGPU::SReg_32RegClass, TRI);
210     }
211   }
212 }
213
214 void SIInstrInfo::loadRegFromStackSlot(MachineBasicBlock &MBB,
215                                        MachineBasicBlock::iterator MI,
216                                        unsigned DestReg, int FrameIndex,
217                                        const TargetRegisterClass *RC,
218                                        const TargetRegisterInfo *TRI) const {
219   MachineRegisterInfo &MRI = MBB.getParent()->getRegInfo();
220   SIMachineFunctionInfo *MFI = MBB.getParent()->getInfo<SIMachineFunctionInfo>();
221   DebugLoc DL = MBB.findDebugLoc(MI);
222   if (TRI->getCommonSubClass(RC, &AMDGPU::SReg_32RegClass)) {
223      SIMachineFunctionInfo::SpilledReg Spill =
224         MFI->SpillTracker.getSpilledReg(FrameIndex);
225     assert(Spill.VGPR);
226     BuildMI(MBB, MI, DL, get(AMDGPU::V_READLANE_B32), DestReg)
227             .addReg(Spill.VGPR)
228             .addImm(Spill.Lane);
229   } else {
230     for (unsigned i = 0, e = RC->getSize() / 4; i != e; ++i) {
231       unsigned Flags = RegState::Define;
232       if (i == 0) {
233         Flags |= RegState::Undef;
234       }
235       unsigned SubReg = MRI.createVirtualRegister(&AMDGPU::SReg_32RegClass);
236       loadRegFromStackSlot(MBB, MI, SubReg, FrameIndex + i,
237                            &AMDGPU::SReg_32RegClass, TRI);
238       BuildMI(MBB, MI, DL, get(AMDGPU::COPY))
239               .addReg(DestReg, Flags, RI.getSubRegFromChannel(i))
240               .addReg(SubReg);
241     }
242   }
243 }
244
245 MachineInstr *SIInstrInfo::commuteInstruction(MachineInstr *MI,
246                                               bool NewMI) const {
247
248   MachineRegisterInfo &MRI = MI->getParent()->getParent()->getRegInfo();
249   if (MI->getNumOperands() < 3 || !MI->getOperand(1).isReg())
250     return 0;
251
252   // Cannot commute VOP2 if src0 is SGPR.
253   if (isVOP2(MI->getOpcode()) && MI->getOperand(1).isReg() &&
254       RI.isSGPRClass(MRI.getRegClass(MI->getOperand(1).getReg())))
255    return 0;
256
257   if (!MI->getOperand(2).isReg()) {
258     // XXX: Commute instructions with FPImm operands
259     if (NewMI || MI->getOperand(2).isFPImm() ||
260        (!isVOP2(MI->getOpcode()) && !isVOP3(MI->getOpcode()))) {
261       return 0;
262     }
263
264     // XXX: Commute VOP3 instructions with abs and neg set.
265     if (isVOP3(MI->getOpcode()) &&
266         (MI->getOperand(AMDGPU::getNamedOperandIdx(MI->getOpcode(),
267                         AMDGPU::OpName::abs)).getImm() ||
268          MI->getOperand(AMDGPU::getNamedOperandIdx(MI->getOpcode(),
269                         AMDGPU::OpName::neg)).getImm()))
270       return 0;
271
272     unsigned Reg = MI->getOperand(1).getReg();
273     unsigned SubReg = MI->getOperand(1).getSubReg();
274     MI->getOperand(1).ChangeToImmediate(MI->getOperand(2).getImm());
275     MI->getOperand(2).ChangeToRegister(Reg, false);
276     MI->getOperand(2).setSubReg(SubReg);
277   } else {
278     MI = TargetInstrInfo::commuteInstruction(MI, NewMI);
279   }
280
281   if (MI)
282     MI->setDesc(get(commuteOpcode(MI->getOpcode())));
283
284   return MI;
285 }
286
287 MachineInstr *SIInstrInfo::buildMovInstr(MachineBasicBlock *MBB,
288                                          MachineBasicBlock::iterator I,
289                                          unsigned DstReg,
290                                          unsigned SrcReg) const {
291   return BuildMI(*MBB, I, MBB->findDebugLoc(I), get(AMDGPU::V_MOV_B32_e32),
292                  DstReg) .addReg(SrcReg);
293 }
294
295 bool SIInstrInfo::isMov(unsigned Opcode) const {
296   switch(Opcode) {
297   default: return false;
298   case AMDGPU::S_MOV_B32:
299   case AMDGPU::S_MOV_B64:
300   case AMDGPU::V_MOV_B32_e32:
301   case AMDGPU::V_MOV_B32_e64:
302     return true;
303   }
304 }
305
306 bool
307 SIInstrInfo::isSafeToMoveRegClassDefs(const TargetRegisterClass *RC) const {
308   return RC != &AMDGPU::EXECRegRegClass;
309 }
310
311 namespace llvm {
312 namespace AMDGPU {
313 // Helper function generated by tablegen.  We are wrapping this with
314 // an SIInstrInfo function that reutrns bool rather than int.
315 int isDS(uint16_t Opcode);
316 }
317 }
318
319 bool SIInstrInfo::isDS(uint16_t Opcode) const {
320   return ::AMDGPU::isDS(Opcode) != -1;
321 }
322
323 int SIInstrInfo::isMIMG(uint16_t Opcode) const {
324   return get(Opcode).TSFlags & SIInstrFlags::MIMG;
325 }
326
327 int SIInstrInfo::isSMRD(uint16_t Opcode) const {
328   return get(Opcode).TSFlags & SIInstrFlags::SMRD;
329 }
330
331 bool SIInstrInfo::isVOP1(uint16_t Opcode) const {
332   return get(Opcode).TSFlags & SIInstrFlags::VOP1;
333 }
334
335 bool SIInstrInfo::isVOP2(uint16_t Opcode) const {
336   return get(Opcode).TSFlags & SIInstrFlags::VOP2;
337 }
338
339 bool SIInstrInfo::isVOP3(uint16_t Opcode) const {
340   return get(Opcode).TSFlags & SIInstrFlags::VOP3;
341 }
342
343 bool SIInstrInfo::isVOPC(uint16_t Opcode) const {
344   return get(Opcode).TSFlags & SIInstrFlags::VOPC;
345 }
346
347 bool SIInstrInfo::isSALUInstr(const MachineInstr &MI) const {
348   return get(MI.getOpcode()).TSFlags & SIInstrFlags::SALU;
349 }
350
351 bool SIInstrInfo::isInlineConstant(const MachineOperand &MO) const {
352
353   union {
354     int32_t I;
355     float F;
356   } Imm;
357
358   if (MO.isImm()) {
359     Imm.I = MO.getImm();
360   } else if (MO.isFPImm()) {
361     Imm.F = MO.getFPImm()->getValueAPF().convertToFloat();
362   } else {
363     return false;
364   }
365
366   // The actual type of the operand does not seem to matter as long
367   // as the bits match one of the inline immediate values.  For example:
368   //
369   // -nan has the hexadecimal encoding of 0xfffffffe which is -2 in decimal,
370   // so it is a legal inline immediate.
371   //
372   // 1065353216 has the hexadecimal encoding 0x3f800000 which is 1.0f in
373   // floating-point, so it is a legal inline immediate.
374   return (Imm.I >= -16 && Imm.I <= 64) ||
375           Imm.F == 0.0f || Imm.F == 0.5f || Imm.F == -0.5f || Imm.F == 1.0f ||
376           Imm.F == -1.0f || Imm.F == 2.0f || Imm.F == -2.0f || Imm.F == 4.0f ||
377           Imm.F == -4.0f;
378 }
379
380 bool SIInstrInfo::isLiteralConstant(const MachineOperand &MO) const {
381   return (MO.isImm() || MO.isFPImm()) && !isInlineConstant(MO);
382 }
383
384 bool SIInstrInfo::verifyInstruction(const MachineInstr *MI,
385                                     StringRef &ErrInfo) const {
386   uint16_t Opcode = MI->getOpcode();
387   int Src0Idx = AMDGPU::getNamedOperandIdx(Opcode, AMDGPU::OpName::src0);
388   int Src1Idx = AMDGPU::getNamedOperandIdx(Opcode, AMDGPU::OpName::src1);
389   int Src2Idx = AMDGPU::getNamedOperandIdx(Opcode, AMDGPU::OpName::src2);
390
391   // Make sure the number of operands is correct.
392   const MCInstrDesc &Desc = get(Opcode);
393   if (!Desc.isVariadic() &&
394       Desc.getNumOperands() != MI->getNumExplicitOperands()) {
395      ErrInfo = "Instruction has wrong number of operands.";
396      return false;
397   }
398
399   // Make sure the register classes are correct
400   for (unsigned i = 0, e = Desc.getNumOperands(); i != e; ++i) {
401     switch (Desc.OpInfo[i].OperandType) {
402     case MCOI::OPERAND_REGISTER:
403       break;
404     case MCOI::OPERAND_IMMEDIATE:
405       if (!MI->getOperand(i).isImm() && !MI->getOperand(i).isFPImm()) {
406         ErrInfo = "Expected immediate, but got non-immediate";
407         return false;
408       }
409       // Fall-through
410     default:
411       continue;
412     }
413
414     if (!MI->getOperand(i).isReg())
415       continue;
416
417     int RegClass = Desc.OpInfo[i].RegClass;
418     if (RegClass != -1) {
419       unsigned Reg = MI->getOperand(i).getReg();
420       if (TargetRegisterInfo::isVirtualRegister(Reg))
421         continue;
422
423       const TargetRegisterClass *RC = RI.getRegClass(RegClass);
424       if (!RC->contains(Reg)) {
425         ErrInfo = "Operand has incorrect register class.";
426         return false;
427       }
428     }
429   }
430
431
432   // Verify VOP*
433   if (isVOP1(Opcode) || isVOP2(Opcode) || isVOP3(Opcode) || isVOPC(Opcode)) {
434     unsigned ConstantBusCount = 0;
435     unsigned SGPRUsed = AMDGPU::NoRegister;
436     for (int i = 0, e = MI->getNumOperands(); i != e; ++i) {
437       const MachineOperand &MO = MI->getOperand(i);
438       if (MO.isReg() && MO.isUse() &&
439           !TargetRegisterInfo::isVirtualRegister(MO.getReg())) {
440
441         // EXEC register uses the constant bus.
442         if (!MO.isImplicit() && MO.getReg() == AMDGPU::EXEC)
443           ++ConstantBusCount;
444
445         // SGPRs use the constant bus
446         if (MO.getReg() == AMDGPU::M0 || MO.getReg() == AMDGPU::VCC ||
447             (!MO.isImplicit() &&
448             (AMDGPU::SGPR_32RegClass.contains(MO.getReg()) ||
449             AMDGPU::SGPR_64RegClass.contains(MO.getReg())))) {
450           if (SGPRUsed != MO.getReg()) {
451             ++ConstantBusCount;
452             SGPRUsed = MO.getReg();
453           }
454         }
455       }
456       // Literal constants use the constant bus.
457       if (isLiteralConstant(MO))
458         ++ConstantBusCount;
459     }
460     if (ConstantBusCount > 1) {
461       ErrInfo = "VOP* instruction uses the constant bus more than once";
462       return false;
463     }
464   }
465
466   // Verify SRC1 for VOP2 and VOPC
467   if (Src1Idx != -1 && (isVOP2(Opcode) || isVOPC(Opcode))) {
468     const MachineOperand &Src1 = MI->getOperand(Src1Idx);
469     if (Src1.isImm() || Src1.isFPImm()) {
470       ErrInfo = "VOP[2C] src1 cannot be an immediate.";
471       return false;
472     }
473   }
474
475   // Verify VOP3
476   if (isVOP3(Opcode)) {
477     if (Src0Idx != -1 && isLiteralConstant(MI->getOperand(Src0Idx))) {
478       ErrInfo = "VOP3 src0 cannot be a literal constant.";
479       return false;
480     }
481     if (Src1Idx != -1 && isLiteralConstant(MI->getOperand(Src1Idx))) {
482       ErrInfo = "VOP3 src1 cannot be a literal constant.";
483       return false;
484     }
485     if (Src2Idx != -1 && isLiteralConstant(MI->getOperand(Src2Idx))) {
486       ErrInfo = "VOP3 src2 cannot be a literal constant.";
487       return false;
488     }
489   }
490   return true;
491 }
492
493 unsigned SIInstrInfo::getVALUOp(const MachineInstr &MI) {
494   switch (MI.getOpcode()) {
495   default: return AMDGPU::INSTRUCTION_LIST_END;
496   case AMDGPU::REG_SEQUENCE: return AMDGPU::REG_SEQUENCE;
497   case AMDGPU::COPY: return AMDGPU::COPY;
498   case AMDGPU::PHI: return AMDGPU::PHI;
499   case AMDGPU::S_MOV_B32:
500     return MI.getOperand(1).isReg() ?
501            AMDGPU::COPY : AMDGPU::V_MOV_B32_e32;
502   case AMDGPU::S_ADD_I32: return AMDGPU::V_ADD_I32_e32;
503   case AMDGPU::S_ADDC_U32: return AMDGPU::V_ADDC_U32_e32;
504   case AMDGPU::S_SUB_I32: return AMDGPU::V_SUB_I32_e32;
505   case AMDGPU::S_SUBB_U32: return AMDGPU::V_SUBB_U32_e32;
506   case AMDGPU::S_AND_B32: return AMDGPU::V_AND_B32_e32;
507   case AMDGPU::S_OR_B32: return AMDGPU::V_OR_B32_e32;
508   case AMDGPU::S_XOR_B32: return AMDGPU::V_XOR_B32_e32;
509   case AMDGPU::S_MIN_I32: return AMDGPU::V_MIN_I32_e32;
510   case AMDGPU::S_MIN_U32: return AMDGPU::V_MIN_U32_e32;
511   case AMDGPU::S_MAX_I32: return AMDGPU::V_MAX_I32_e32;
512   case AMDGPU::S_MAX_U32: return AMDGPU::V_MAX_U32_e32;
513   case AMDGPU::S_ASHR_I32: return AMDGPU::V_ASHR_I32_e32;
514   case AMDGPU::S_ASHR_I64: return AMDGPU::V_ASHR_I64;
515   case AMDGPU::S_LSHL_B32: return AMDGPU::V_LSHL_B32_e32;
516   case AMDGPU::S_LSHL_B64: return AMDGPU::V_LSHL_B64;
517   case AMDGPU::S_LSHR_B32: return AMDGPU::V_LSHR_B32_e32;
518   case AMDGPU::S_LSHR_B64: return AMDGPU::V_LSHR_B64;
519   }
520 }
521
522 bool SIInstrInfo::isSALUOpSupportedOnVALU(const MachineInstr &MI) const {
523   return getVALUOp(MI) != AMDGPU::INSTRUCTION_LIST_END;
524 }
525
526 const TargetRegisterClass *SIInstrInfo::getOpRegClass(const MachineInstr &MI,
527                                                       unsigned OpNo) const {
528   const MachineRegisterInfo &MRI = MI.getParent()->getParent()->getRegInfo();
529   const MCInstrDesc &Desc = get(MI.getOpcode());
530   if (MI.isVariadic() || OpNo >= Desc.getNumOperands() ||
531       Desc.OpInfo[OpNo].RegClass == -1)
532     return MRI.getRegClass(MI.getOperand(OpNo).getReg());
533
534   unsigned RCID = Desc.OpInfo[OpNo].RegClass;
535   return RI.getRegClass(RCID);
536 }
537
538 bool SIInstrInfo::canReadVGPR(const MachineInstr &MI, unsigned OpNo) const {
539   switch (MI.getOpcode()) {
540   case AMDGPU::COPY:
541   case AMDGPU::REG_SEQUENCE:
542     return RI.hasVGPRs(getOpRegClass(MI, 0));
543   default:
544     return RI.hasVGPRs(getOpRegClass(MI, OpNo));
545   }
546 }
547
548 void SIInstrInfo::legalizeOpWithMove(MachineInstr *MI, unsigned OpIdx) const {
549   MachineBasicBlock::iterator I = MI;
550   MachineOperand &MO = MI->getOperand(OpIdx);
551   MachineRegisterInfo &MRI = MI->getParent()->getParent()->getRegInfo();
552   unsigned RCID = get(MI->getOpcode()).OpInfo[OpIdx].RegClass;
553   const TargetRegisterClass *RC = RI.getRegClass(RCID);
554   unsigned Opcode = AMDGPU::V_MOV_B32_e32;
555   if (MO.isReg()) {
556     Opcode = AMDGPU::COPY;
557   } else if (RI.isSGPRClass(RC)) {
558     Opcode = AMDGPU::S_MOV_B32;
559   }
560
561   const TargetRegisterClass *VRC = RI.getEquivalentVGPRClass(RC);
562   unsigned Reg = MRI.createVirtualRegister(VRC);
563   BuildMI(*MI->getParent(), I, MI->getParent()->findDebugLoc(I), get(Opcode),
564           Reg).addOperand(MO);
565   MO.ChangeToRegister(Reg, false);
566 }
567
568 unsigned SIInstrInfo::buildExtractSubReg(MachineBasicBlock::iterator MI,
569                                          MachineRegisterInfo &MRI,
570                                          MachineOperand &SuperReg,
571                                          const TargetRegisterClass *SuperRC,
572                                          unsigned SubIdx,
573                                          const TargetRegisterClass *SubRC)
574                                          const {
575   assert(SuperReg.isReg());
576
577   unsigned NewSuperReg = MRI.createVirtualRegister(SuperRC);
578   unsigned SubReg = MRI.createVirtualRegister(SubRC);
579
580   // Just in case the super register is itself a sub-register, copy it to a new
581   // value so we don't need to wory about merging its subreg index with the
582   // SubIdx passed to this function.  The register coalescer should be able to
583   // eliminate this extra copy.
584   BuildMI(*MI->getParent(), MI, MI->getDebugLoc(), get(TargetOpcode::COPY),
585           NewSuperReg)
586           .addOperand(SuperReg);
587
588   BuildMI(*MI->getParent(), MI, MI->getDebugLoc(), get(TargetOpcode::COPY),
589           SubReg)
590           .addReg(NewSuperReg, 0, SubIdx);
591   return SubReg;
592 }
593
594 unsigned SIInstrInfo::split64BitImm(SmallVectorImpl<MachineInstr *> &Worklist,
595                                     MachineBasicBlock::iterator MI,
596                                     MachineRegisterInfo &MRI,
597                                     const TargetRegisterClass *RC,
598                                     const MachineOperand &Op) const {
599   MachineBasicBlock *MBB = MI->getParent();
600   DebugLoc DL = MI->getDebugLoc();
601   unsigned LoDst = MRI.createVirtualRegister(&AMDGPU::SGPR_32RegClass);
602   unsigned HiDst = MRI.createVirtualRegister(&AMDGPU::SGPR_32RegClass);
603   unsigned Dst = MRI.createVirtualRegister(RC);
604
605   MachineInstr *Lo = BuildMI(*MBB, MI, DL, get(AMDGPU::S_MOV_B32),
606                              LoDst)
607     .addImm(Op.getImm() & 0xFFFFFFFF);
608   MachineInstr *Hi = BuildMI(*MBB, MI, DL, get(AMDGPU::S_MOV_B32),
609                              HiDst)
610     .addImm(Op.getImm() >> 32);
611
612   BuildMI(*MBB, MI, DL, get(TargetOpcode::REG_SEQUENCE), Dst)
613     .addReg(LoDst)
614     .addImm(AMDGPU::sub0)
615     .addReg(HiDst)
616     .addImm(AMDGPU::sub1);
617
618   Worklist.push_back(Lo);
619   Worklist.push_back(Hi);
620
621   return Dst;
622 }
623
624 void SIInstrInfo::legalizeOperands(MachineInstr *MI) const {
625   MachineRegisterInfo &MRI = MI->getParent()->getParent()->getRegInfo();
626   int Src0Idx = AMDGPU::getNamedOperandIdx(MI->getOpcode(),
627                                            AMDGPU::OpName::src0);
628   int Src1Idx = AMDGPU::getNamedOperandIdx(MI->getOpcode(),
629                                            AMDGPU::OpName::src1);
630   int Src2Idx = AMDGPU::getNamedOperandIdx(MI->getOpcode(),
631                                            AMDGPU::OpName::src2);
632
633   // Legalize VOP2
634   if (isVOP2(MI->getOpcode()) && Src1Idx != -1) {
635     MachineOperand &Src0 = MI->getOperand(Src0Idx);
636     MachineOperand &Src1 = MI->getOperand(Src1Idx);
637
638     // If the instruction implicitly reads VCC, we can't have any SGPR operands,
639     // so move any.
640     bool ReadsVCC = MI->readsRegister(AMDGPU::VCC, &RI);
641     if (ReadsVCC && Src0.isReg() &&
642         RI.isSGPRClass(MRI.getRegClass(Src0.getReg()))) {
643       legalizeOpWithMove(MI, Src0Idx);
644       return;
645     }
646
647     if (ReadsVCC && Src1.isReg() &&
648         RI.isSGPRClass(MRI.getRegClass(Src1.getReg()))) {
649       legalizeOpWithMove(MI, Src1Idx);
650       return;
651     }
652
653     // Legalize VOP2 instructions where src1 is not a VGPR. An SGPR input must
654     // be the first operand, and there can only be one.
655     if (Src1.isImm() || Src1.isFPImm() ||
656         (Src1.isReg() && RI.isSGPRClass(MRI.getRegClass(Src1.getReg())))) {
657       if (MI->isCommutable()) {
658         if (commuteInstruction(MI))
659           return;
660       }
661       legalizeOpWithMove(MI, Src1Idx);
662     }
663   }
664
665   // XXX - Do any VOP3 instructions read VCC?
666   // Legalize VOP3
667   if (isVOP3(MI->getOpcode())) {
668     int VOP3Idx[3] = {Src0Idx, Src1Idx, Src2Idx};
669     unsigned SGPRReg = AMDGPU::NoRegister;
670     for (unsigned i = 0; i < 3; ++i) {
671       int Idx = VOP3Idx[i];
672       if (Idx == -1)
673         continue;
674       MachineOperand &MO = MI->getOperand(Idx);
675
676       if (MO.isReg()) {
677         if (!RI.isSGPRClass(MRI.getRegClass(MO.getReg())))
678           continue; // VGPRs are legal
679
680         assert(MO.getReg() != AMDGPU::SCC && "SCC operand to VOP3 instruction");
681
682         if (SGPRReg == AMDGPU::NoRegister || SGPRReg == MO.getReg()) {
683           SGPRReg = MO.getReg();
684           // We can use one SGPR in each VOP3 instruction.
685           continue;
686         }
687       } else if (!isLiteralConstant(MO)) {
688         // If it is not a register and not a literal constant, then it must be
689         // an inline constant which is always legal.
690         continue;
691       }
692       // If we make it this far, then the operand is not legal and we must
693       // legalize it.
694       legalizeOpWithMove(MI, Idx);
695     }
696   }
697
698   // Legalize REG_SEQUENCE
699   // The register class of the operands much be the same type as the register
700   // class of the output.
701   if (MI->getOpcode() == AMDGPU::REG_SEQUENCE) {
702     const TargetRegisterClass *RC = NULL, *SRC = NULL, *VRC = NULL;
703     for (unsigned i = 1, e = MI->getNumOperands(); i != e; i+=2) {
704       if (!MI->getOperand(i).isReg() ||
705           !TargetRegisterInfo::isVirtualRegister(MI->getOperand(i).getReg()))
706         continue;
707       const TargetRegisterClass *OpRC =
708               MRI.getRegClass(MI->getOperand(i).getReg());
709       if (RI.hasVGPRs(OpRC)) {
710         VRC = OpRC;
711       } else {
712         SRC = OpRC;
713       }
714     }
715
716     // If any of the operands are VGPR registers, then they all most be
717     // otherwise we will create illegal VGPR->SGPR copies when legalizing
718     // them.
719     if (VRC || !RI.isSGPRClass(getOpRegClass(*MI, 0))) {
720       if (!VRC) {
721         assert(SRC);
722         VRC = RI.getEquivalentVGPRClass(SRC);
723       }
724       RC = VRC;
725     } else {
726       RC = SRC;
727     }
728
729     // Update all the operands so they have the same type.
730     for (unsigned i = 1, e = MI->getNumOperands(); i != e; i+=2) {
731       if (!MI->getOperand(i).isReg() ||
732           !TargetRegisterInfo::isVirtualRegister(MI->getOperand(i).getReg()))
733         continue;
734       unsigned DstReg = MRI.createVirtualRegister(RC);
735       BuildMI(*MI->getParent(), MI, MI->getDebugLoc(),
736               get(AMDGPU::COPY), DstReg)
737               .addOperand(MI->getOperand(i));
738       MI->getOperand(i).setReg(DstReg);
739     }
740   }
741
742   // Legalize MUBUF* instructions
743   // FIXME: If we start using the non-addr64 instructions for compute, we
744   // may need to legalize them here.
745
746   int SRsrcIdx = AMDGPU::getNamedOperandIdx(MI->getOpcode(),
747                                             AMDGPU::OpName::srsrc);
748   int VAddrIdx = AMDGPU::getNamedOperandIdx(MI->getOpcode(),
749                                              AMDGPU::OpName::vaddr);
750   if (SRsrcIdx != -1 && VAddrIdx != -1) {
751     const TargetRegisterClass *VAddrRC =
752         RI.getRegClass(get(MI->getOpcode()).OpInfo[VAddrIdx].RegClass);
753
754     if(VAddrRC->getSize() == 8 &&
755        MRI.getRegClass(MI->getOperand(SRsrcIdx).getReg()) != VAddrRC) {
756       // We have a MUBUF instruction that uses a 64-bit vaddr register and
757       // srsrc has the incorrect register class.  In order to fix this, we
758       // need to extract the pointer from the resource descriptor (srsrc),
759       // add it to the value of vadd,  then store the result in the vaddr
760       // operand.  Then, we need to set the pointer field of the resource
761       // descriptor to zero.
762
763       MachineBasicBlock &MBB = *MI->getParent();
764       MachineOperand &SRsrcOp = MI->getOperand(SRsrcIdx);
765       MachineOperand &VAddrOp = MI->getOperand(VAddrIdx);
766       unsigned SRsrcPtrLo, SRsrcPtrHi, VAddrLo, VAddrHi;
767       unsigned NewVAddrLo = MRI.createVirtualRegister(&AMDGPU::VReg_32RegClass);
768       unsigned NewVAddrHi = MRI.createVirtualRegister(&AMDGPU::VReg_32RegClass);
769       unsigned NewVAddr = MRI.createVirtualRegister(&AMDGPU::VReg_64RegClass);
770       unsigned Zero64 = MRI.createVirtualRegister(&AMDGPU::SReg_64RegClass);
771       unsigned SRsrcFormatLo = MRI.createVirtualRegister(&AMDGPU::SGPR_32RegClass);
772       unsigned SRsrcFormatHi = MRI.createVirtualRegister(&AMDGPU::SGPR_32RegClass);
773       unsigned NewSRsrc = MRI.createVirtualRegister(&AMDGPU::SReg_128RegClass);
774
775       // SRsrcPtrLo = srsrc:sub0
776       SRsrcPtrLo = buildExtractSubReg(MI, MRI, SRsrcOp,
777           &AMDGPU::VReg_128RegClass, AMDGPU::sub0, &AMDGPU::VReg_32RegClass);
778
779       // SRsrcPtrHi = srsrc:sub1
780       SRsrcPtrHi = buildExtractSubReg(MI, MRI, SRsrcOp,
781           &AMDGPU::VReg_128RegClass, AMDGPU::sub1, &AMDGPU::VReg_32RegClass);
782
783       // VAddrLo = vaddr:sub0
784       VAddrLo = buildExtractSubReg(MI, MRI, VAddrOp,
785           &AMDGPU::VReg_64RegClass, AMDGPU::sub0, &AMDGPU::VReg_32RegClass);
786
787       // VAddrHi = vaddr:sub1
788       VAddrHi = buildExtractSubReg(MI, MRI, VAddrOp,
789           &AMDGPU::VReg_64RegClass, AMDGPU::sub1, &AMDGPU::VReg_32RegClass);
790
791       // NewVaddrLo = SRsrcPtrLo + VAddrLo
792       BuildMI(MBB, MI, MI->getDebugLoc(), get(AMDGPU::V_ADD_I32_e32),
793               NewVAddrLo)
794               .addReg(SRsrcPtrLo)
795               .addReg(VAddrLo)
796               .addReg(AMDGPU::VCC, RegState::Define | RegState::Implicit);
797
798       // NewVaddrHi = SRsrcPtrHi + VAddrHi
799       BuildMI(MBB, MI, MI->getDebugLoc(), get(AMDGPU::V_ADDC_U32_e32),
800               NewVAddrHi)
801               .addReg(SRsrcPtrHi)
802               .addReg(VAddrHi)
803               .addReg(AMDGPU::VCC, RegState::ImplicitDefine)
804               .addReg(AMDGPU::VCC, RegState::Implicit);
805
806       // NewVaddr = {NewVaddrHi, NewVaddrLo}
807       BuildMI(MBB, MI, MI->getDebugLoc(), get(AMDGPU::REG_SEQUENCE),
808               NewVAddr)
809               .addReg(NewVAddrLo)
810               .addImm(AMDGPU::sub0)
811               .addReg(NewVAddrHi)
812               .addImm(AMDGPU::sub1);
813
814       // Zero64 = 0
815       BuildMI(MBB, MI, MI->getDebugLoc(), get(AMDGPU::S_MOV_B64),
816               Zero64)
817               .addImm(0);
818
819       // SRsrcFormatLo = RSRC_DATA_FORMAT{31-0}
820       BuildMI(MBB, MI, MI->getDebugLoc(), get(AMDGPU::S_MOV_B32),
821               SRsrcFormatLo)
822               .addImm(AMDGPU::RSRC_DATA_FORMAT & 0xFFFFFFFF);
823
824       // SRsrcFormatHi = RSRC_DATA_FORMAT{63-32}
825       BuildMI(MBB, MI, MI->getDebugLoc(), get(AMDGPU::S_MOV_B32),
826               SRsrcFormatHi)
827               .addImm(AMDGPU::RSRC_DATA_FORMAT >> 32);
828
829       // NewSRsrc = {Zero64, SRsrcFormat}
830       BuildMI(MBB, MI, MI->getDebugLoc(), get(AMDGPU::REG_SEQUENCE),
831               NewSRsrc)
832               .addReg(Zero64)
833               .addImm(AMDGPU::sub0_sub1)
834               .addReg(SRsrcFormatLo)
835               .addImm(AMDGPU::sub2)
836               .addReg(SRsrcFormatHi)
837               .addImm(AMDGPU::sub3);
838
839       // Update the instruction to use NewVaddr
840       MI->getOperand(VAddrIdx).setReg(NewVAddr);
841       // Update the instruction to use NewSRsrc
842       MI->getOperand(SRsrcIdx).setReg(NewSRsrc);
843     }
844   }
845 }
846
847 void SIInstrInfo::moveToVALU(MachineInstr &TopInst) const {
848   SmallVector<MachineInstr *, 128> Worklist;
849   Worklist.push_back(&TopInst);
850
851   while (!Worklist.empty()) {
852     MachineInstr *Inst = Worklist.pop_back_val();
853     MachineBasicBlock *MBB = Inst->getParent();
854     MachineRegisterInfo &MRI = MBB->getParent()->getRegInfo();
855
856     // Handle some special cases
857     switch(Inst->getOpcode()) {
858     case AMDGPU::S_MOV_B64: {
859       DebugLoc DL = Inst->getDebugLoc();
860
861       // If the source operand is a register we can replace this with a
862       // copy.
863       if (Inst->getOperand(1).isReg()) {
864         MachineInstr *Copy = BuildMI(*MBB, Inst, DL, get(TargetOpcode::COPY))
865           .addOperand(Inst->getOperand(0))
866           .addOperand(Inst->getOperand(1));
867         Worklist.push_back(Copy);
868       } else {
869         // Otherwise, we need to split this into two movs, because there is
870         // no 64-bit VALU move instruction.
871         unsigned Reg = Inst->getOperand(0).getReg();
872         unsigned Dst = split64BitImm(Worklist,
873                                      Inst,
874                                      MRI,
875                                      MRI.getRegClass(Reg),
876                                      Inst->getOperand(1));
877         MRI.replaceRegWith(Reg, Dst);
878       }
879       Inst->eraseFromParent();
880       continue;
881     }
882     }
883
884     unsigned NewOpcode = getVALUOp(*Inst);
885     if (NewOpcode == AMDGPU::INSTRUCTION_LIST_END) {
886       // We cannot move this instruction to the VALU, so we should try to
887       // legalize its operands instead.
888       legalizeOperands(Inst);
889       continue;
890     }
891
892     // Use the new VALU Opcode.
893     const MCInstrDesc &NewDesc = get(NewOpcode);
894     Inst->setDesc(NewDesc);
895
896     // Remove any references to SCC. Vector instructions can't read from it, and
897     // We're just about to add the implicit use / defs of VCC, and we don't want
898     // both.
899     for (unsigned i = Inst->getNumOperands() - 1; i > 0; --i) {
900       MachineOperand &Op = Inst->getOperand(i);
901       if (Op.isReg() && Op.getReg() == AMDGPU::SCC)
902         Inst->RemoveOperand(i);
903     }
904
905     // Add the implict and explicit register definitions.
906     if (NewDesc.ImplicitUses) {
907       for (unsigned i = 0; NewDesc.ImplicitUses[i]; ++i) {
908         unsigned Reg = NewDesc.ImplicitUses[i];
909         Inst->addOperand(MachineOperand::CreateReg(Reg, false, true));
910       }
911     }
912
913     if (NewDesc.ImplicitDefs) {
914       for (unsigned i = 0; NewDesc.ImplicitDefs[i]; ++i) {
915         unsigned Reg = NewDesc.ImplicitDefs[i];
916         Inst->addOperand(MachineOperand::CreateReg(Reg, true, true));
917       }
918     }
919
920     legalizeOperands(Inst);
921
922     // Update the destination register class.
923     const TargetRegisterClass *NewDstRC = getOpRegClass(*Inst, 0);
924
925     switch (Inst->getOpcode()) {
926       // For target instructions, getOpRegClass just returns the virtual
927       // register class associated with the operand, so we need to find an
928       // equivalent VGPR register class in order to move the instruction to the
929       // VALU.
930     case AMDGPU::COPY:
931     case AMDGPU::PHI:
932     case AMDGPU::REG_SEQUENCE:
933       if (RI.hasVGPRs(NewDstRC))
934         continue;
935       NewDstRC = RI.getEquivalentVGPRClass(NewDstRC);
936       if (!NewDstRC)
937         continue;
938       break;
939     default:
940       break;
941     }
942
943     unsigned DstReg = Inst->getOperand(0).getReg();
944     unsigned NewDstReg = MRI.createVirtualRegister(NewDstRC);
945     MRI.replaceRegWith(DstReg, NewDstReg);
946
947     for (MachineRegisterInfo::use_iterator I = MRI.use_begin(NewDstReg),
948            E = MRI.use_end(); I != E; ++I) {
949       MachineInstr &UseMI = *I->getParent();
950       if (!canReadVGPR(UseMI, I.getOperandNo())) {
951         Worklist.push_back(&UseMI);
952       }
953     }
954   }
955 }
956
957 //===----------------------------------------------------------------------===//
958 // Indirect addressing callbacks
959 //===----------------------------------------------------------------------===//
960
961 unsigned SIInstrInfo::calculateIndirectAddress(unsigned RegIndex,
962                                                  unsigned Channel) const {
963   assert(Channel == 0);
964   return RegIndex;
965 }
966
967 const TargetRegisterClass *SIInstrInfo::getIndirectAddrRegClass() const {
968   return &AMDGPU::VReg_32RegClass;
969 }
970
971 MachineInstrBuilder SIInstrInfo::buildIndirectWrite(
972                                    MachineBasicBlock *MBB,
973                                    MachineBasicBlock::iterator I,
974                                    unsigned ValueReg,
975                                    unsigned Address, unsigned OffsetReg) const {
976   const DebugLoc &DL = MBB->findDebugLoc(I);
977   unsigned IndirectBaseReg = AMDGPU::VReg_32RegClass.getRegister(
978                                       getIndirectIndexBegin(*MBB->getParent()));
979
980   return BuildMI(*MBB, I, DL, get(AMDGPU::SI_INDIRECT_DST_V1))
981           .addReg(IndirectBaseReg, RegState::Define)
982           .addOperand(I->getOperand(0))
983           .addReg(IndirectBaseReg)
984           .addReg(OffsetReg)
985           .addImm(0)
986           .addReg(ValueReg);
987 }
988
989 MachineInstrBuilder SIInstrInfo::buildIndirectRead(
990                                    MachineBasicBlock *MBB,
991                                    MachineBasicBlock::iterator I,
992                                    unsigned ValueReg,
993                                    unsigned Address, unsigned OffsetReg) const {
994   const DebugLoc &DL = MBB->findDebugLoc(I);
995   unsigned IndirectBaseReg = AMDGPU::VReg_32RegClass.getRegister(
996                                       getIndirectIndexBegin(*MBB->getParent()));
997
998   return BuildMI(*MBB, I, DL, get(AMDGPU::SI_INDIRECT_SRC))
999           .addOperand(I->getOperand(0))
1000           .addOperand(I->getOperand(1))
1001           .addReg(IndirectBaseReg)
1002           .addReg(OffsetReg)
1003           .addImm(0);
1004
1005 }
1006
1007 void SIInstrInfo::reserveIndirectRegisters(BitVector &Reserved,
1008                                             const MachineFunction &MF) const {
1009   int End = getIndirectIndexEnd(MF);
1010   int Begin = getIndirectIndexBegin(MF);
1011
1012   if (End == -1)
1013     return;
1014
1015
1016   for (int Index = Begin; Index <= End; ++Index)
1017     Reserved.set(AMDGPU::VReg_32RegClass.getRegister(Index));
1018
1019   for (int Index = std::max(0, Begin - 1); Index <= End; ++Index)
1020     Reserved.set(AMDGPU::VReg_64RegClass.getRegister(Index));
1021
1022   for (int Index = std::max(0, Begin - 2); Index <= End; ++Index)
1023     Reserved.set(AMDGPU::VReg_96RegClass.getRegister(Index));
1024
1025   for (int Index = std::max(0, Begin - 3); Index <= End; ++Index)
1026     Reserved.set(AMDGPU::VReg_128RegClass.getRegister(Index));
1027
1028   for (int Index = std::max(0, Begin - 7); Index <= End; ++Index)
1029     Reserved.set(AMDGPU::VReg_256RegClass.getRegister(Index));
1030
1031   for (int Index = std::max(0, Begin - 15); Index <= End; ++Index)
1032     Reserved.set(AMDGPU::VReg_512RegClass.getRegister(Index));
1033 }