lib/Target/R600/SIInstrInfo.cpp

   1 //===-- SIInstrInfo.cpp - SI Instruction Information  ---------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 /// \file
  11 /// \brief SI Implementation of TargetInstrInfo.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15
  16 #include "SIInstrInfo.h"
  17 #include "AMDGPUTargetMachine.h"
  18 #include "SIDefines.h"
  19 #include "SIMachineFunctionInfo.h"
  20 #include "llvm/CodeGen/MachineFrameInfo.h"
  21 #include "llvm/CodeGen/MachineInstrBuilder.h"
  22 #include "llvm/CodeGen/MachineRegisterInfo.h"
  23 #include "llvm/IR/Function.h"
  24 #include "llvm/CodeGen/RegisterScavenging.h"
  25 #include "llvm/MC/MCInstrDesc.h"
  26 #include "llvm/Support/Debug.h"
  27
  28 using namespace llvm;
  29
  30 SIInstrInfo::SIInstrInfo(const AMDGPUSubtarget &st)
  31     : AMDGPUInstrInfo(st), RI(st) {}
  32
  33 //===----------------------------------------------------------------------===//
  34 // TargetInstrInfo callbacks
  35 //===----------------------------------------------------------------------===//
  36
  37 static unsigned getNumOperandsNoGlue(SDNode *Node) {
  38   unsigned N = Node->getNumOperands();
  39   while (N && Node->getOperand(N - 1).getValueType() == MVT::Glue)
  40     --N;
  41   return N;
  42 }
  43
  44 static SDValue findChainOperand(SDNode *Load) {
  45   SDValue LastOp = Load->getOperand(getNumOperandsNoGlue(Load) - 1);
  46   assert(LastOp.getValueType() == MVT::Other && "Chain missing from load node");
  47   return LastOp;
  48 }
  49
  50 /// \brief Returns true if both nodes have the same value for the given
  51 ///        operand \p Op, or if both nodes do not have this operand.
  52 static bool nodesHaveSameOperandValue(SDNode *N0, SDNode* N1, unsigned OpName) {
  53   unsigned Opc0 = N0->getMachineOpcode();
  54   unsigned Opc1 = N1->getMachineOpcode();
  55
  56   int Op0Idx = AMDGPU::getNamedOperandIdx(Opc0, OpName);
  57   int Op1Idx = AMDGPU::getNamedOperandIdx(Opc1, OpName);
  58
  59   if (Op0Idx == -1 && Op1Idx == -1)
  60     return true;
  61
  62
  63   if ((Op0Idx == -1 && Op1Idx != -1) ||
  64       (Op1Idx == -1 && Op0Idx != -1))
  65     return false;
  66
  67   // getNamedOperandIdx returns the index for the MachineInstr's operands,
  68   // which includes the result as the first operand. We are indexing into the
  69   // MachineSDNode's operands, so we need to skip the result operand to get
  70   // the real index.
  71   --Op0Idx;
  72   --Op1Idx;
  73
  74   return N0->getOperand(Op0Idx) == N1->getOperand(Op1Idx);
  75 }
  76
  77 bool SIInstrInfo::areLoadsFromSameBasePtr(SDNode *Load0, SDNode *Load1,
  78                                           int64_t &Offset0,
  79                                           int64_t &Offset1) const {
  80   if (!Load0->isMachineOpcode() || !Load1->isMachineOpcode())
  81     return false;
  82
  83   unsigned Opc0 = Load0->getMachineOpcode();
  84   unsigned Opc1 = Load1->getMachineOpcode();
  85
  86   // Make sure both are actually loads.
  87   if (!get(Opc0).mayLoad() || !get(Opc1).mayLoad())
  88     return false;
  89
  90   if (isDS(Opc0) && isDS(Opc1)) {
  91
  92     // FIXME: Handle this case:
  93     if (getNumOperandsNoGlue(Load0) != getNumOperandsNoGlue(Load1))
  94       return false;
  95
  96     // Check base reg.
  97     if (Load0->getOperand(1) != Load1->getOperand(1))
  98       return false;
  99
 100     // Check chain.
 101     if (findChainOperand(Load0) != findChainOperand(Load1))
 102       return false;
 103
 104     // Skip read2 / write2 variants for simplicity.
 105     // TODO: We should report true if the used offsets are adjacent (excluded
 106     // st64 versions).
 107     if (AMDGPU::getNamedOperandIdx(Opc0, AMDGPU::OpName::data1) != -1 ||
 108         AMDGPU::getNamedOperandIdx(Opc1, AMDGPU::OpName::data1) != -1)
 109       return false;
 110
 111     Offset0 = cast<ConstantSDNode>(Load0->getOperand(2))->getZExtValue();
 112     Offset1 = cast<ConstantSDNode>(Load1->getOperand(2))->getZExtValue();
 113     return true;
 114   }
 115
 116   if (isSMRD(Opc0) && isSMRD(Opc1)) {
 117     assert(getNumOperandsNoGlue(Load0) == getNumOperandsNoGlue(Load1));
 118
 119     // Check base reg.
 120     if (Load0->getOperand(0) != Load1->getOperand(0))
 121       return false;
 122
 123     // Check chain.
 124     if (findChainOperand(Load0) != findChainOperand(Load1))
 125       return false;
 126
 127     Offset0 = cast<ConstantSDNode>(Load0->getOperand(1))->getZExtValue();
 128     Offset1 = cast<ConstantSDNode>(Load1->getOperand(1))->getZExtValue();
 129     return true;
 130   }
 131
 132   // MUBUF and MTBUF can access the same addresses.
 133   if ((isMUBUF(Opc0) || isMTBUF(Opc0)) && (isMUBUF(Opc1) || isMTBUF(Opc1))) {
 134
 135     // MUBUF and MTBUF have vaddr at different indices.
 136     if (!nodesHaveSameOperandValue(Load0, Load1, AMDGPU::OpName::soffset) ||
 137         findChainOperand(Load0) != findChainOperand(Load1) ||
 138         !nodesHaveSameOperandValue(Load0, Load1, AMDGPU::OpName::vaddr) ||
 139         !nodesHaveSameOperandValue(Load0, Load1, AMDGPU::OpName::srsrc))
 140       return false;
 141
 142     int OffIdx0 = AMDGPU::getNamedOperandIdx(Opc0, AMDGPU::OpName::offset);
 143     int OffIdx1 = AMDGPU::getNamedOperandIdx(Opc1, AMDGPU::OpName::offset);
 144
 145     if (OffIdx0 == -1 || OffIdx1 == -1)
 146       return false;
 147
 148     // getNamedOperandIdx returns the index for MachineInstrs.  Since they
 149     // inlcude the output in the operand list, but SDNodes don't, we need to
 150     // subtract the index by one.
 151     --OffIdx0;
 152     --OffIdx1;
 153
 154     SDValue Off0 = Load0->getOperand(OffIdx0);
 155     SDValue Off1 = Load1->getOperand(OffIdx1);
 156
 157     // The offset might be a FrameIndexSDNode.
 158     if (!isa<ConstantSDNode>(Off0) || !isa<ConstantSDNode>(Off1))
 159       return false;
 160
 161     Offset0 = cast<ConstantSDNode>(Off0)->getZExtValue();
 162     Offset1 = cast<ConstantSDNode>(Off1)->getZExtValue();
 163     return true;
 164   }
 165
 166   return false;
 167 }
 168
 169 static bool isStride64(unsigned Opc) {
 170   switch (Opc) {
 171   case AMDGPU::DS_READ2ST64_B32:
 172   case AMDGPU::DS_READ2ST64_B64:
 173   case AMDGPU::DS_WRITE2ST64_B32:
 174   case AMDGPU::DS_WRITE2ST64_B64:
 175     return true;
 176   default:
 177     return false;
 178   }
 179 }
 180
 181 bool SIInstrInfo::getLdStBaseRegImmOfs(MachineInstr *LdSt,
 182                                        unsigned &BaseReg, unsigned &Offset,
 183                                        const TargetRegisterInfo *TRI) const {
 184   unsigned Opc = LdSt->getOpcode();
 185   if (isDS(Opc)) {
 186     const MachineOperand *OffsetImm = getNamedOperand(*LdSt,
 187                                                       AMDGPU::OpName::offset);
 188     if (OffsetImm) {
 189       // Normal, single offset LDS instruction.
 190       const MachineOperand *AddrReg = getNamedOperand(*LdSt,
 191                                                       AMDGPU::OpName::addr);
 192
 193       BaseReg = AddrReg->getReg();
 194       Offset = OffsetImm->getImm();
 195       return true;
 196     }
 197
 198     // The 2 offset instructions use offset0 and offset1 instead. We can treat
 199     // these as a load with a single offset if the 2 offsets are consecutive. We
 200     // will use this for some partially aligned loads.
 201     const MachineOperand *Offset0Imm = getNamedOperand(*LdSt,
 202                                                        AMDGPU::OpName::offset0);
 203     const MachineOperand *Offset1Imm = getNamedOperand(*LdSt,
 204                                                        AMDGPU::OpName::offset1);
 205
 206     uint8_t Offset0 = Offset0Imm->getImm();
 207     uint8_t Offset1 = Offset1Imm->getImm();
 208     assert(Offset1 > Offset0);
 209
 210     if (Offset1 - Offset0 == 1) {
 211       // Each of these offsets is in element sized units, so we need to convert
 212       // to bytes of the individual reads.
 213
 214       unsigned EltSize;
 215       if (LdSt->mayLoad())
 216         EltSize = getOpRegClass(*LdSt, 0)->getSize() / 2;
 217       else {
 218         assert(LdSt->mayStore());
 219         int Data0Idx = AMDGPU::getNamedOperandIdx(Opc, AMDGPU::OpName::data0);
 220         EltSize = getOpRegClass(*LdSt, Data0Idx)->getSize();
 221       }
 222
 223       if (isStride64(Opc))
 224         EltSize *= 64;
 225
 226       const MachineOperand *AddrReg = getNamedOperand(*LdSt,
 227                                                       AMDGPU::OpName::addr);
 228       BaseReg = AddrReg->getReg();
 229       Offset = EltSize * Offset0;
 230       return true;
 231     }
 232
 233     return false;
 234   }
 235
 236   if (isMUBUF(Opc) || isMTBUF(Opc)) {
 237     if (AMDGPU::getNamedOperandIdx(Opc, AMDGPU::OpName::soffset) != -1)
 238       return false;
 239
 240     const MachineOperand *AddrReg = getNamedOperand(*LdSt,
 241                                                     AMDGPU::OpName::vaddr);
 242     if (!AddrReg)
 243       return false;
 244
 245     const MachineOperand *OffsetImm = getNamedOperand(*LdSt,
 246                                                       AMDGPU::OpName::offset);
 247     BaseReg = AddrReg->getReg();
 248     Offset = OffsetImm->getImm();
 249     return true;
 250   }
 251
 252   if (isSMRD(Opc)) {
 253     const MachineOperand *OffsetImm = getNamedOperand(*LdSt,
 254                                                       AMDGPU::OpName::offset);
 255     if (!OffsetImm)
 256       return false;
 257
 258     const MachineOperand *SBaseReg = getNamedOperand(*LdSt,
 259                                                      AMDGPU::OpName::sbase);
 260     BaseReg = SBaseReg->getReg();
 261     Offset = OffsetImm->getImm();
 262     return true;
 263   }
 264
 265   return false;
 266 }
 267
 268 bool SIInstrInfo::shouldClusterLoads(MachineInstr *FirstLdSt,
 269                                      MachineInstr *SecondLdSt,
 270                                      unsigned NumLoads) const {
 271   unsigned Opc0 = FirstLdSt->getOpcode();
 272   unsigned Opc1 = SecondLdSt->getOpcode();
 273
 274   // TODO: This needs finer tuning
 275   if (NumLoads > 4)
 276     return false;
 277
 278   if (isDS(Opc0) && isDS(Opc1))
 279     return true;
 280
 281   if (isSMRD(Opc0) && isSMRD(Opc1))
 282     return true;
 283
 284   if ((isMUBUF(Opc0) || isMTBUF(Opc0)) && (isMUBUF(Opc1) || isMTBUF(Opc1)))
 285     return true;
 286
 287   return false;
 288 }
 289
 290 void
 291 SIInstrInfo::copyPhysReg(MachineBasicBlock &MBB,
 292                          MachineBasicBlock::iterator MI, DebugLoc DL,
 293                          unsigned DestReg, unsigned SrcReg,
 294                          bool KillSrc) const {
 295
 296   // If we are trying to copy to or from SCC, there is a bug somewhere else in
 297   // the backend.  While it may be theoretically possible to do this, it should
 298   // never be necessary.
 299   assert(DestReg != AMDGPU::SCC && SrcReg != AMDGPU::SCC);
 300
 301   static const int16_t Sub0_15[] = {
 302     AMDGPU::sub0, AMDGPU::sub1, AMDGPU::sub2, AMDGPU::sub3,
 303     AMDGPU::sub4, AMDGPU::sub5, AMDGPU::sub6, AMDGPU::sub7,
 304     AMDGPU::sub8, AMDGPU::sub9, AMDGPU::sub10, AMDGPU::sub11,
 305     AMDGPU::sub12, AMDGPU::sub13, AMDGPU::sub14, AMDGPU::sub15, 0
 306   };
 307
 308   static const int16_t Sub0_7[] = {
 309     AMDGPU::sub0, AMDGPU::sub1, AMDGPU::sub2, AMDGPU::sub3,
 310     AMDGPU::sub4, AMDGPU::sub5, AMDGPU::sub6, AMDGPU::sub7, 0
 311   };
 312
 313   static const int16_t Sub0_3[] = {
 314     AMDGPU::sub0, AMDGPU::sub1, AMDGPU::sub2, AMDGPU::sub3, 0
 315   };
 316
 317   static const int16_t Sub0_2[] = {
 318     AMDGPU::sub0, AMDGPU::sub1, AMDGPU::sub2, 0
 319   };
 320
 321   static const int16_t Sub0_1[] = {
 322     AMDGPU::sub0, AMDGPU::sub1, 0
 323   };
 324
 325   unsigned Opcode;
 326   const int16_t *SubIndices;
 327
 328   if (AMDGPU::SReg_32RegClass.contains(DestReg)) {
 329     assert(AMDGPU::SReg_32RegClass.contains(SrcReg));
 330     BuildMI(MBB, MI, DL, get(AMDGPU::S_MOV_B32), DestReg)
 331             .addReg(SrcReg, getKillRegState(KillSrc));
 332     return;
 333
 334   } else if (AMDGPU::SReg_64RegClass.contains(DestReg)) {
 335     if (DestReg == AMDGPU::VCC) {
 336       if (AMDGPU::SReg_64RegClass.contains(SrcReg)) {
 337         BuildMI(MBB, MI, DL, get(AMDGPU::S_MOV_B64), AMDGPU::VCC)
 338           .addReg(SrcReg, getKillRegState(KillSrc));
 339       } else {
 340         // FIXME: Hack until VReg_1 removed.
 341         assert(AMDGPU::VGPR_32RegClass.contains(SrcReg));
 342         BuildMI(MBB, MI, DL, get(AMDGPU::V_CMP_NE_I32_e32), AMDGPU::VCC)
 343           .addImm(0)
 344           .addReg(SrcReg, getKillRegState(KillSrc));
 345       }
 346
 347       return;
 348     }
 349
 350     assert(AMDGPU::SReg_64RegClass.contains(SrcReg));
 351     BuildMI(MBB, MI, DL, get(AMDGPU::S_MOV_B64), DestReg)
 352             .addReg(SrcReg, getKillRegState(KillSrc));
 353     return;
 354
 355   } else if (AMDGPU::SReg_128RegClass.contains(DestReg)) {
 356     assert(AMDGPU::SReg_128RegClass.contains(SrcReg));
 357     Opcode = AMDGPU::S_MOV_B32;
 358     SubIndices = Sub0_3;
 359
 360   } else if (AMDGPU::SReg_256RegClass.contains(DestReg)) {
 361     assert(AMDGPU::SReg_256RegClass.contains(SrcReg));
 362     Opcode = AMDGPU::S_MOV_B32;
 363     SubIndices = Sub0_7;
 364
 365   } else if (AMDGPU::SReg_512RegClass.contains(DestReg)) {
 366     assert(AMDGPU::SReg_512RegClass.contains(SrcReg));
 367     Opcode = AMDGPU::S_MOV_B32;
 368     SubIndices = Sub0_15;
 369
 370   } else if (AMDGPU::VGPR_32RegClass.contains(DestReg)) {
 371     assert(AMDGPU::VGPR_32RegClass.contains(SrcReg) ||
 372            AMDGPU::SReg_32RegClass.contains(SrcReg));
 373     BuildMI(MBB, MI, DL, get(AMDGPU::V_MOV_B32_e32), DestReg)
 374             .addReg(SrcReg, getKillRegState(KillSrc));
 375     return;
 376
 377   } else if (AMDGPU::VReg_64RegClass.contains(DestReg)) {
 378     assert(AMDGPU::VReg_64RegClass.contains(SrcReg) ||
 379            AMDGPU::SReg_64RegClass.contains(SrcReg));
 380     Opcode = AMDGPU::V_MOV_B32_e32;
 381     SubIndices = Sub0_1;
 382
 383   } else if (AMDGPU::VReg_96RegClass.contains(DestReg)) {
 384     assert(AMDGPU::VReg_96RegClass.contains(SrcReg));
 385     Opcode = AMDGPU::V_MOV_B32_e32;
 386     SubIndices = Sub0_2;
 387
 388   } else if (AMDGPU::VReg_128RegClass.contains(DestReg)) {
 389     assert(AMDGPU::VReg_128RegClass.contains(SrcReg) ||
 390            AMDGPU::SReg_128RegClass.contains(SrcReg));
 391     Opcode = AMDGPU::V_MOV_B32_e32;
 392     SubIndices = Sub0_3;
 393
 394   } else if (AMDGPU::VReg_256RegClass.contains(DestReg)) {
 395     assert(AMDGPU::VReg_256RegClass.contains(SrcReg) ||
 396            AMDGPU::SReg_256RegClass.contains(SrcReg));
 397     Opcode = AMDGPU::V_MOV_B32_e32;
 398     SubIndices = Sub0_7;
 399
 400   } else if (AMDGPU::VReg_512RegClass.contains(DestReg)) {
 401     assert(AMDGPU::VReg_512RegClass.contains(SrcReg) ||
 402            AMDGPU::SReg_512RegClass.contains(SrcReg));
 403     Opcode = AMDGPU::V_MOV_B32_e32;
 404     SubIndices = Sub0_15;
 405
 406   } else {
 407     llvm_unreachable("Can't copy register!");
 408   }
 409
 410   while (unsigned SubIdx = *SubIndices++) {
 411     MachineInstrBuilder Builder = BuildMI(MBB, MI, DL,
 412       get(Opcode), RI.getSubReg(DestReg, SubIdx));
 413
 414     Builder.addReg(RI.getSubReg(SrcReg, SubIdx), getKillRegState(KillSrc));
 415
 416     if (*SubIndices)
 417       Builder.addReg(DestReg, RegState::Define | RegState::Implicit);
 418   }
 419 }
 420
 421 unsigned SIInstrInfo::commuteOpcode(unsigned Opcode) const {
 422   int NewOpc;
 423
 424   // Try to map original to commuted opcode
 425   NewOpc = AMDGPU::getCommuteRev(Opcode);
 426   // Check if the commuted (REV) opcode exists on the target.
 427   if (NewOpc != -1 && pseudoToMCOpcode(NewOpc) != -1)
 428     return NewOpc;
 429
 430   // Try to map commuted to original opcode
 431   NewOpc = AMDGPU::getCommuteOrig(Opcode);
 432   // Check if the original (non-REV) opcode exists on the target.
 433   if (NewOpc != -1 && pseudoToMCOpcode(NewOpc) != -1)
 434     return NewOpc;
 435
 436   return Opcode;
 437 }
 438
 439 unsigned SIInstrInfo::getMovOpcode(const TargetRegisterClass *DstRC) const {
 440
 441   if (DstRC->getSize() == 4) {
 442     return RI.isSGPRClass(DstRC) ? AMDGPU::S_MOV_B32 : AMDGPU::V_MOV_B32_e32;
 443   } else if (DstRC->getSize() == 8 && RI.isSGPRClass(DstRC)) {
 444     return AMDGPU::S_MOV_B64;
 445   } else if (DstRC->getSize() == 8 && !RI.isSGPRClass(DstRC)) {
 446     return  AMDGPU::V_MOV_B64_PSEUDO;
 447   }
 448   return AMDGPU::COPY;
 449 }
 450
 451 void SIInstrInfo::storeRegToStackSlot(MachineBasicBlock &MBB,
 452                                       MachineBasicBlock::iterator MI,
 453                                       unsigned SrcReg, bool isKill,
 454                                       int FrameIndex,
 455                                       const TargetRegisterClass *RC,
 456                                       const TargetRegisterInfo *TRI) const {
 457   MachineFunction *MF = MBB.getParent();
 458   SIMachineFunctionInfo *MFI = MF->getInfo<SIMachineFunctionInfo>();
 459   MachineFrameInfo *FrameInfo = MF->getFrameInfo();
 460   DebugLoc DL = MBB.findDebugLoc(MI);
 461   int Opcode = -1;
 462
 463   if (RI.isSGPRClass(RC)) {
 464     // We are only allowed to create one new instruction when spilling
 465     // registers, so we need to use pseudo instruction for spilling
 466     // SGPRs.
 467     switch (RC->getSize() * 8) {
 468       case 32:  Opcode = AMDGPU::SI_SPILL_S32_SAVE;  break;
 469       case 64:  Opcode = AMDGPU::SI_SPILL_S64_SAVE;  break;
 470       case 128: Opcode = AMDGPU::SI_SPILL_S128_SAVE; break;
 471       case 256: Opcode = AMDGPU::SI_SPILL_S256_SAVE; break;
 472       case 512: Opcode = AMDGPU::SI_SPILL_S512_SAVE; break;
 473     }
 474   } else if(RI.hasVGPRs(RC) && ST.isVGPRSpillingEnabled(MFI)) {
 475     MFI->setHasSpilledVGPRs();
 476
 477     switch(RC->getSize() * 8) {
 478       case 32: Opcode = AMDGPU::SI_SPILL_V32_SAVE; break;
 479       case 64: Opcode = AMDGPU::SI_SPILL_V64_SAVE; break;
 480       case 96: Opcode = AMDGPU::SI_SPILL_V96_SAVE; break;
 481       case 128: Opcode = AMDGPU::SI_SPILL_V128_SAVE; break;
 482       case 256: Opcode = AMDGPU::SI_SPILL_V256_SAVE; break;
 483       case 512: Opcode = AMDGPU::SI_SPILL_V512_SAVE; break;
 484     }
 485   }
 486
 487   if (Opcode != -1) {
 488     FrameInfo->setObjectAlignment(FrameIndex, 4);
 489     BuildMI(MBB, MI, DL, get(Opcode))
 490             .addReg(SrcReg)
 491             .addFrameIndex(FrameIndex)
 492             // Place-holder registers, these will be filled in by
 493             // SIPrepareScratchRegs.
 494             .addReg(AMDGPU::SGPR0_SGPR1_SGPR2_SGPR3, RegState::Undef)
 495             .addReg(AMDGPU::SGPR0, RegState::Undef);
 496   } else {
 497     LLVMContext &Ctx = MF->getFunction()->getContext();
 498     Ctx.emitError("SIInstrInfo::storeRegToStackSlot - Do not know how to"
 499                   " spill register");
 500     BuildMI(MBB, MI, DL, get(AMDGPU::KILL))
 501             .addReg(SrcReg);
 502   }
 503 }
 504
 505 void SIInstrInfo::loadRegFromStackSlot(MachineBasicBlock &MBB,
 506                                        MachineBasicBlock::iterator MI,
 507                                        unsigned DestReg, int FrameIndex,
 508                                        const TargetRegisterClass *RC,
 509                                        const TargetRegisterInfo *TRI) const {
 510   MachineFunction *MF = MBB.getParent();
 511   const SIMachineFunctionInfo *MFI = MF->getInfo<SIMachineFunctionInfo>();
 512   MachineFrameInfo *FrameInfo = MF->getFrameInfo();
 513   DebugLoc DL = MBB.findDebugLoc(MI);
 514   int Opcode = -1;
 515
 516   if (RI.isSGPRClass(RC)){
 517     switch(RC->getSize() * 8) {
 518       case 32:  Opcode = AMDGPU::SI_SPILL_S32_RESTORE; break;
 519       case 64:  Opcode = AMDGPU::SI_SPILL_S64_RESTORE;  break;
 520       case 128: Opcode = AMDGPU::SI_SPILL_S128_RESTORE; break;
 521       case 256: Opcode = AMDGPU::SI_SPILL_S256_RESTORE; break;
 522       case 512: Opcode = AMDGPU::SI_SPILL_S512_RESTORE; break;
 523     }
 524   } else if(RI.hasVGPRs(RC) && ST.isVGPRSpillingEnabled(MFI)) {
 525     switch(RC->getSize() * 8) {
 526       case 32: Opcode = AMDGPU::SI_SPILL_V32_RESTORE; break;
 527       case 64: Opcode = AMDGPU::SI_SPILL_V64_RESTORE; break;
 528       case 96: Opcode = AMDGPU::SI_SPILL_V96_RESTORE; break;
 529       case 128: Opcode = AMDGPU::SI_SPILL_V128_RESTORE; break;
 530       case 256: Opcode = AMDGPU::SI_SPILL_V256_RESTORE; break;
 531       case 512: Opcode = AMDGPU::SI_SPILL_V512_RESTORE; break;
 532     }
 533   }
 534
 535   if (Opcode != -1) {
 536     FrameInfo->setObjectAlignment(FrameIndex, 4);
 537     BuildMI(MBB, MI, DL, get(Opcode), DestReg)
 538             .addFrameIndex(FrameIndex)
 539             // Place-holder registers, these will be filled in by
 540             // SIPrepareScratchRegs.
 541             .addReg(AMDGPU::SGPR0_SGPR1_SGPR2_SGPR3, RegState::Undef)
 542             .addReg(AMDGPU::SGPR0, RegState::Undef);
 543
 544   } else {
 545     LLVMContext &Ctx = MF->getFunction()->getContext();
 546     Ctx.emitError("SIInstrInfo::loadRegFromStackSlot - Do not know how to"
 547                   " restore register");
 548     BuildMI(MBB, MI, DL, get(AMDGPU::IMPLICIT_DEF), DestReg);
 549   }
 550 }
 551
 552 /// \param @Offset Offset in bytes of the FrameIndex being spilled
 553 unsigned SIInstrInfo::calculateLDSSpillAddress(MachineBasicBlock &MBB,
 554                                                MachineBasicBlock::iterator MI,
 555                                                RegScavenger *RS, unsigned TmpReg,
 556                                                unsigned FrameOffset,
 557                                                unsigned Size) const {
 558   MachineFunction *MF = MBB.getParent();
 559   SIMachineFunctionInfo *MFI = MF->getInfo<SIMachineFunctionInfo>();
 560   const AMDGPUSubtarget &ST = MF->getSubtarget<AMDGPUSubtarget>();
 561   const SIRegisterInfo *TRI =
 562       static_cast<const SIRegisterInfo*>(ST.getRegisterInfo());
 563   DebugLoc DL = MBB.findDebugLoc(MI);
 564   unsigned WorkGroupSize = MFI->getMaximumWorkGroupSize(*MF);
 565   unsigned WavefrontSize = ST.getWavefrontSize();
 566
 567   unsigned TIDReg = MFI->getTIDReg();
 568   if (!MFI->hasCalculatedTID()) {
 569     MachineBasicBlock &Entry = MBB.getParent()->front();
 570     MachineBasicBlock::iterator Insert = Entry.front();
 571     DebugLoc DL = Insert->getDebugLoc();
 572
 573     TIDReg = RI.findUnusedRegister(MF->getRegInfo(), &AMDGPU::VGPR_32RegClass);
 574     if (TIDReg == AMDGPU::NoRegister)
 575       return TIDReg;
 576
 577
 578     if (MFI->getShaderType() == ShaderType::COMPUTE &&
 579         WorkGroupSize > WavefrontSize) {
 580
 581       unsigned TIDIGXReg = TRI->getPreloadedValue(*MF, SIRegisterInfo::TIDIG_X);
 582       unsigned TIDIGYReg = TRI->getPreloadedValue(*MF, SIRegisterInfo::TIDIG_Y);
 583       unsigned TIDIGZReg = TRI->getPreloadedValue(*MF, SIRegisterInfo::TIDIG_Z);
 584       unsigned InputPtrReg =
 585           TRI->getPreloadedValue(*MF, SIRegisterInfo::INPUT_PTR);
 586       static const unsigned TIDIGRegs[3] = {
 587         TIDIGXReg, TIDIGYReg, TIDIGZReg
 588       };
 589       for (unsigned Reg : TIDIGRegs) {
 590         if (!Entry.isLiveIn(Reg))
 591           Entry.addLiveIn(Reg);
 592       }
 593
 594       RS->enterBasicBlock(&Entry);
 595       unsigned STmp0 = RS->scavengeRegister(&AMDGPU::SGPR_32RegClass, 0);
 596       unsigned STmp1 = RS->scavengeRegister(&AMDGPU::SGPR_32RegClass, 0);
 597       BuildMI(Entry, Insert, DL, get(AMDGPU::S_LOAD_DWORD_IMM), STmp0)
 598               .addReg(InputPtrReg)
 599               .addImm(SI::KernelInputOffsets::NGROUPS_Z);
 600       BuildMI(Entry, Insert, DL, get(AMDGPU::S_LOAD_DWORD_IMM), STmp1)
 601               .addReg(InputPtrReg)
 602               .addImm(SI::KernelInputOffsets::NGROUPS_Y);
 603
 604       // NGROUPS.X * NGROUPS.Y
 605       BuildMI(Entry, Insert, DL, get(AMDGPU::S_MUL_I32), STmp1)
 606               .addReg(STmp1)
 607               .addReg(STmp0);
 608       // (NGROUPS.X * NGROUPS.Y) * TIDIG.X
 609       BuildMI(Entry, Insert, DL, get(AMDGPU::V_MUL_U32_U24_e32), TIDReg)
 610               .addReg(STmp1)
 611               .addReg(TIDIGXReg);
 612       // NGROUPS.Z * TIDIG.Y + (NGROUPS.X * NGROPUS.Y * TIDIG.X)
 613       BuildMI(Entry, Insert, DL, get(AMDGPU::V_MAD_U32_U24), TIDReg)
 614               .addReg(STmp0)
 615               .addReg(TIDIGYReg)
 616               .addReg(TIDReg);
 617       // (NGROUPS.Z * TIDIG.Y + (NGROUPS.X * NGROPUS.Y * TIDIG.X)) + TIDIG.Z
 618       BuildMI(Entry, Insert, DL, get(AMDGPU::V_ADD_I32_e32), TIDReg)
 619               .addReg(TIDReg)
 620               .addReg(TIDIGZReg);
 621     } else {
 622       // Get the wave id
 623       BuildMI(Entry, Insert, DL, get(AMDGPU::V_MBCNT_LO_U32_B32_e64),
 624               TIDReg)
 625               .addImm(-1)
 626               .addImm(0);
 627
 628       BuildMI(Entry, Insert, DL, get(AMDGPU::V_MBCNT_HI_U32_B32_e64),
 629               TIDReg)
 630               .addImm(-1)
 631               .addReg(TIDReg);
 632     }
 633
 634     BuildMI(Entry, Insert, DL, get(AMDGPU::V_LSHLREV_B32_e32),
 635             TIDReg)
 636             .addImm(2)
 637             .addReg(TIDReg);
 638     MFI->setTIDReg(TIDReg);
 639   }
 640
 641   // Add FrameIndex to LDS offset
 642   unsigned LDSOffset = MFI->LDSSize + (FrameOffset * WorkGroupSize);
 643   BuildMI(MBB, MI, DL, get(AMDGPU::V_ADD_I32_e32), TmpReg)
 644           .addImm(LDSOffset)
 645           .addReg(TIDReg);
 646
 647   return TmpReg;
 648 }
 649
 650 void SIInstrInfo::insertNOPs(MachineBasicBlock::iterator MI,
 651                              int Count) const {
 652   while (Count > 0) {
 653     int Arg;
 654     if (Count >= 8)
 655       Arg = 7;
 656     else
 657       Arg = Count - 1;
 658     Count -= 8;
 659     BuildMI(*MI->getParent(), MI, MI->getDebugLoc(), get(AMDGPU::S_NOP))
 660             .addImm(Arg);
 661   }
 662 }
 663
 664 bool SIInstrInfo::expandPostRAPseudo(MachineBasicBlock::iterator MI) const {
 665   MachineBasicBlock &MBB = *MI->getParent();
 666   DebugLoc DL = MBB.findDebugLoc(MI);
 667   switch (MI->getOpcode()) {
 668   default: return AMDGPUInstrInfo::expandPostRAPseudo(MI);
 669
 670   case AMDGPU::SI_CONSTDATA_PTR: {
 671     unsigned Reg = MI->getOperand(0).getReg();
 672     unsigned RegLo = RI.getSubReg(Reg, AMDGPU::sub0);
 673     unsigned RegHi = RI.getSubReg(Reg, AMDGPU::sub1);
 674
 675     BuildMI(MBB, MI, DL, get(AMDGPU::S_GETPC_B64), Reg);
 676
 677     // Add 32-bit offset from this instruction to the start of the constant data.
 678     BuildMI(MBB, MI, DL, get(AMDGPU::S_ADD_U32), RegLo)
 679             .addReg(RegLo)
 680             .addTargetIndex(AMDGPU::TI_CONSTDATA_START)
 681             .addReg(AMDGPU::SCC, RegState::Define | RegState::Implicit);
 682     BuildMI(MBB, MI, DL, get(AMDGPU::S_ADDC_U32), RegHi)
 683             .addReg(RegHi)
 684             .addImm(0)
 685             .addReg(AMDGPU::SCC, RegState::Define | RegState::Implicit)
 686             .addReg(AMDGPU::SCC, RegState::Implicit);
 687     MI->eraseFromParent();
 688     break;
 689   }
 690   case AMDGPU::SGPR_USE:
 691     // This is just a placeholder for register allocation.
 692     MI->eraseFromParent();
 693     break;
 694
 695   case AMDGPU::V_MOV_B64_PSEUDO: {
 696     unsigned Dst = MI->getOperand(0).getReg();
 697     unsigned DstLo = RI.getSubReg(Dst, AMDGPU::sub0);
 698     unsigned DstHi = RI.getSubReg(Dst, AMDGPU::sub1);
 699
 700     const MachineOperand &SrcOp = MI->getOperand(1);
 701     // FIXME: Will this work for 64-bit floating point immediates?
 702     assert(!SrcOp.isFPImm());
 703     if (SrcOp.isImm()) {
 704       APInt Imm(64, SrcOp.getImm());
 705       BuildMI(MBB, MI, DL, get(AMDGPU::V_MOV_B32_e32), DstLo)
 706               .addImm(Imm.getLoBits(32).getZExtValue())
 707               .addReg(Dst, RegState::Implicit);
 708       BuildMI(MBB, MI, DL, get(AMDGPU::V_MOV_B32_e32), DstHi)
 709               .addImm(Imm.getHiBits(32).getZExtValue())
 710               .addReg(Dst, RegState::Implicit);
 711     } else {
 712       assert(SrcOp.isReg());
 713       BuildMI(MBB, MI, DL, get(AMDGPU::V_MOV_B32_e32), DstLo)
 714               .addReg(RI.getSubReg(SrcOp.getReg(), AMDGPU::sub0))
 715               .addReg(Dst, RegState::Implicit);
 716       BuildMI(MBB, MI, DL, get(AMDGPU::V_MOV_B32_e32), DstHi)
 717               .addReg(RI.getSubReg(SrcOp.getReg(), AMDGPU::sub1))
 718               .addReg(Dst, RegState::Implicit);
 719     }
 720     MI->eraseFromParent();
 721     break;
 722   }
 723   }
 724   return true;
 725 }
 726
 727 MachineInstr *SIInstrInfo::commuteInstruction(MachineInstr *MI,
 728                                               bool NewMI) const {
 729
 730   if (MI->getNumOperands() < 3)
 731     return nullptr;
 732
 733   int Src0Idx = AMDGPU::getNamedOperandIdx(MI->getOpcode(),
 734                                            AMDGPU::OpName::src0);
 735   assert(Src0Idx != -1 && "Should always have src0 operand");
 736
 737   MachineOperand &Src0 = MI->getOperand(Src0Idx);
 738   if (!Src0.isReg())
 739     return nullptr;
 740
 741   int Src1Idx = AMDGPU::getNamedOperandIdx(MI->getOpcode(),
 742                                            AMDGPU::OpName::src1);
 743   if (Src1Idx == -1)
 744     return nullptr;
 745
 746   MachineOperand &Src1 = MI->getOperand(Src1Idx);
 747
 748   // Make sure it's legal to commute operands for VOP2.
 749   if (isVOP2(MI->getOpcode()) &&
 750       (!isOperandLegal(MI, Src0Idx, &Src1) ||
 751        !isOperandLegal(MI, Src1Idx, &Src0))) {
 752     return nullptr;
 753   }
 754
 755   if (!Src1.isReg()) {
 756     // Allow commuting instructions with Imm operands.
 757     if (NewMI || !Src1.isImm() ||
 758        (!isVOP2(MI->getOpcode()) && !isVOP3(MI->getOpcode()))) {
 759       return nullptr;
 760     }
 761
 762     // Be sure to copy the source modifiers to the right place.
 763     if (MachineOperand *Src0Mods
 764           = getNamedOperand(*MI, AMDGPU::OpName::src0_modifiers)) {
 765       MachineOperand *Src1Mods
 766         = getNamedOperand(*MI, AMDGPU::OpName::src1_modifiers);
 767
 768       int Src0ModsVal = Src0Mods->getImm();
 769       if (!Src1Mods && Src0ModsVal != 0)
 770         return nullptr;
 771
 772       // XXX - This assert might be a lie. It might be useful to have a neg
 773       // modifier with 0.0.
 774       int Src1ModsVal = Src1Mods->getImm();
 775       assert((Src1ModsVal == 0) && "Not expecting modifiers with immediates");
 776
 777       Src1Mods->setImm(Src0ModsVal);
 778       Src0Mods->setImm(Src1ModsVal);
 779     }
 780
 781     unsigned Reg = Src0.getReg();
 782     unsigned SubReg = Src0.getSubReg();
 783     if (Src1.isImm())
 784       Src0.ChangeToImmediate(Src1.getImm());
 785     else
 786       llvm_unreachable("Should only have immediates");
 787
 788     Src1.ChangeToRegister(Reg, false);
 789     Src1.setSubReg(SubReg);
 790   } else {
 791     MI = TargetInstrInfo::commuteInstruction(MI, NewMI);
 792   }
 793
 794   if (MI)
 795     MI->setDesc(get(commuteOpcode(MI->getOpcode())));
 796
 797   return MI;
 798 }
 799
 800 // This needs to be implemented because the source modifiers may be inserted
 801 // between the true commutable operands, and the base
 802 // TargetInstrInfo::commuteInstruction uses it.
 803 bool SIInstrInfo::findCommutedOpIndices(MachineInstr *MI,
 804                                         unsigned &SrcOpIdx1,
 805                                         unsigned &SrcOpIdx2) const {
 806   const MCInstrDesc &MCID = MI->getDesc();
 807   if (!MCID.isCommutable())
 808     return false;
 809
 810   unsigned Opc = MI->getOpcode();
 811   int Src0Idx = AMDGPU::getNamedOperandIdx(Opc, AMDGPU::OpName::src0);
 812   if (Src0Idx == -1)
 813     return false;
 814
 815   // FIXME: Workaround TargetInstrInfo::commuteInstruction asserting on
 816   // immediate.
 817   if (!MI->getOperand(Src0Idx).isReg())
 818     return false;
 819
 820   int Src1Idx = AMDGPU::getNamedOperandIdx(Opc, AMDGPU::OpName::src1);
 821   if (Src1Idx == -1)
 822     return false;
 823
 824   if (!MI->getOperand(Src1Idx).isReg())
 825     return false;
 826
 827   // If any source modifiers are set, the generic instruction commuting won't
 828   // understand how to copy the source modifiers.
 829   if (hasModifiersSet(*MI, AMDGPU::OpName::src0_modifiers) ||
 830       hasModifiersSet(*MI, AMDGPU::OpName::src1_modifiers))
 831     return false;
 832
 833   SrcOpIdx1 = Src0Idx;
 834   SrcOpIdx2 = Src1Idx;
 835   return true;
 836 }
 837
 838 MachineInstr *SIInstrInfo::buildMovInstr(MachineBasicBlock *MBB,
 839                                          MachineBasicBlock::iterator I,
 840                                          unsigned DstReg,
 841                                          unsigned SrcReg) const {
 842   return BuildMI(*MBB, I, MBB->findDebugLoc(I), get(AMDGPU::V_MOV_B32_e32),
 843                  DstReg) .addReg(SrcReg);
 844 }
 845
 846 bool SIInstrInfo::isMov(unsigned Opcode) const {
 847   switch(Opcode) {
 848   default: return false;
 849   case AMDGPU::S_MOV_B32:
 850   case AMDGPU::S_MOV_B64:
 851   case AMDGPU::V_MOV_B32_e32:
 852   case AMDGPU::V_MOV_B32_e64:
 853     return true;
 854   }
 855 }
 856
 857 bool
 858 SIInstrInfo::isSafeToMoveRegClassDefs(const TargetRegisterClass *RC) const {
 859   return RC != &AMDGPU::EXECRegRegClass;
 860 }
 861
 862 static void removeModOperands(MachineInstr &MI) {
 863   unsigned Opc = MI.getOpcode();
 864   int Src0ModIdx = AMDGPU::getNamedOperandIdx(Opc,
 865                                               AMDGPU::OpName::src0_modifiers);
 866   int Src1ModIdx = AMDGPU::getNamedOperandIdx(Opc,
 867                                               AMDGPU::OpName::src1_modifiers);
 868   int Src2ModIdx = AMDGPU::getNamedOperandIdx(Opc,
 869                                               AMDGPU::OpName::src2_modifiers);
 870
 871   MI.RemoveOperand(Src2ModIdx);
 872   MI.RemoveOperand(Src1ModIdx);
 873   MI.RemoveOperand(Src0ModIdx);
 874 }
 875
 876 bool SIInstrInfo::FoldImmediate(MachineInstr *UseMI, MachineInstr *DefMI,
 877                                 unsigned Reg, MachineRegisterInfo *MRI) const {
 878   if (!MRI->hasOneNonDBGUse(Reg))
 879     return false;
 880
 881   unsigned Opc = UseMI->getOpcode();
 882   if (Opc == AMDGPU::V_MAD_F32) {
 883     // Don't fold if we are using source modifiers. The new VOP2 instructions
 884     // don't have them.
 885     if (hasModifiersSet(*UseMI, AMDGPU::OpName::src0_modifiers) ||
 886         hasModifiersSet(*UseMI, AMDGPU::OpName::src1_modifiers) ||
 887         hasModifiersSet(*UseMI, AMDGPU::OpName::src2_modifiers)) {
 888       return false;
 889     }
 890
 891     MachineOperand *Src0 = getNamedOperand(*UseMI, AMDGPU::OpName::src0);
 892     MachineOperand *Src1 = getNamedOperand(*UseMI, AMDGPU::OpName::src1);
 893     MachineOperand *Src2 = getNamedOperand(*UseMI, AMDGPU::OpName::src2);
 894
 895     // Multiplied part is the constant: Use v_madmk_f32
 896     // We should only expect these to be on src0 due to canonicalizations.
 897     if (Src0->isReg() && Src0->getReg() == Reg) {
 898       if (!Src1->isReg() ||
 899           (Src1->isReg() && RI.isSGPRClass(MRI->getRegClass(Src1->getReg()))))
 900         return false;
 901
 902       if (!Src2->isReg() ||
 903           (Src2->isReg() && RI.isSGPRClass(MRI->getRegClass(Src2->getReg()))))
 904         return false;
 905
 906       // We need to do some weird looking operand shuffling since the madmk
 907       // operands are out of the normal expected order with the multiplied
 908       // constant as the last operand.
 909       //
 910       // v_mad_f32 src0, src1, src2 -> v_madmk_f32 src0 * src2K + src1
 911       // src0 -> src2 K
 912       // src1 -> src0
 913       // src2 -> src1
 914
 915       const int64_t Imm = DefMI->getOperand(1).getImm();
 916
 917       // FIXME: This would be a lot easier if we could return a new instruction
 918       // instead of having to modify in place.
 919
 920       // Remove these first since they are at the end.
 921       UseMI->RemoveOperand(AMDGPU::getNamedOperandIdx(AMDGPU::V_MAD_F32,
 922                                                       AMDGPU::OpName::omod));
 923       UseMI->RemoveOperand(AMDGPU::getNamedOperandIdx(AMDGPU::V_MAD_F32,
 924                                                       AMDGPU::OpName::clamp));
 925
 926       unsigned Src1Reg = Src1->getReg();
 927       unsigned Src1SubReg = Src1->getSubReg();
 928       unsigned Src2Reg = Src2->getReg();
 929       unsigned Src2SubReg = Src2->getSubReg();
 930       Src0->setReg(Src1Reg);
 931       Src0->setSubReg(Src1SubReg);
 932       Src1->setReg(Src2Reg);
 933       Src1->setSubReg(Src2SubReg);
 934
 935       Src2->ChangeToImmediate(Imm);
 936
 937       removeModOperands(*UseMI);
 938       UseMI->setDesc(get(AMDGPU::V_MADMK_F32));
 939
 940       bool DeleteDef = MRI->hasOneNonDBGUse(Reg);
 941       if (DeleteDef)
 942         DefMI->eraseFromParent();
 943
 944       return true;
 945     }
 946
 947     // Added part is the constant: Use v_madak_f32
 948     if (Src2->isReg() && Src2->getReg() == Reg) {
 949       // Not allowed to use constant bus for another operand.
 950       // We can however allow an inline immediate as src0.
 951       if (!Src0->isImm() &&
 952           (Src0->isReg() && RI.isSGPRClass(MRI->getRegClass(Src0->getReg()))))
 953         return false;
 954
 955       if (!Src1->isReg() ||
 956           (Src1->isReg() && RI.isSGPRClass(MRI->getRegClass(Src1->getReg()))))
 957         return false;
 958
 959       const int64_t Imm = DefMI->getOperand(1).getImm();
 960
 961       // FIXME: This would be a lot easier if we could return a new instruction
 962       // instead of having to modify in place.
 963
 964       // Remove these first since they are at the end.
 965       UseMI->RemoveOperand(AMDGPU::getNamedOperandIdx(AMDGPU::V_MAD_F32,
 966                                                       AMDGPU::OpName::omod));
 967       UseMI->RemoveOperand(AMDGPU::getNamedOperandIdx(AMDGPU::V_MAD_F32,
 968                                                       AMDGPU::OpName::clamp));
 969
 970       Src2->ChangeToImmediate(Imm);
 971
 972       // These come before src2.
 973       removeModOperands(*UseMI);
 974       UseMI->setDesc(get(AMDGPU::V_MADAK_F32));
 975
 976       bool DeleteDef = MRI->hasOneNonDBGUse(Reg);
 977       if (DeleteDef)
 978         DefMI->eraseFromParent();
 979
 980       return true;
 981     }
 982   }
 983
 984   return false;
 985 }
 986
 987 bool
 988 SIInstrInfo::isTriviallyReMaterializable(const MachineInstr *MI,
 989                                          AliasAnalysis *AA) const {
 990   switch(MI->getOpcode()) {
 991   default: return AMDGPUInstrInfo::isTriviallyReMaterializable(MI, AA);
 992   case AMDGPU::S_MOV_B32:
 993   case AMDGPU::S_MOV_B64:
 994   case AMDGPU::V_MOV_B32_e32:
 995     return MI->getOperand(1).isImm();
 996   }
 997 }
 998
 999 static bool offsetsDoNotOverlap(int WidthA, int OffsetA,
1000                                 int WidthB, int OffsetB) {
1001   int LowOffset = OffsetA < OffsetB ? OffsetA : OffsetB;
1002   int HighOffset = OffsetA < OffsetB ? OffsetB : OffsetA;
1003   int LowWidth = (LowOffset == OffsetA) ? WidthA : WidthB;
1004   return LowOffset + LowWidth <= HighOffset;
1005 }
1006
1007 bool SIInstrInfo::checkInstOffsetsDoNotOverlap(MachineInstr *MIa,
1008                                                MachineInstr *MIb) const {
1009   unsigned BaseReg0, Offset0;
1010   unsigned BaseReg1, Offset1;
1011
1012   if (getLdStBaseRegImmOfs(MIa, BaseReg0, Offset0, &RI) &&
1013       getLdStBaseRegImmOfs(MIb, BaseReg1, Offset1, &RI)) {
1014     assert(MIa->hasOneMemOperand() && MIb->hasOneMemOperand() &&
1015            "read2 / write2 not expected here yet");
1016     unsigned Width0 = (*MIa->memoperands_begin())->getSize();
1017     unsigned Width1 = (*MIb->memoperands_begin())->getSize();
1018     if (BaseReg0 == BaseReg1 &&
1019         offsetsDoNotOverlap(Width0, Offset0, Width1, Offset1)) {
1020       return true;
1021     }
1022   }
1023
1024   return false;
1025 }
1026
1027 bool SIInstrInfo::areMemAccessesTriviallyDisjoint(MachineInstr *MIa,
1028                                                   MachineInstr *MIb,
1029                                                   AliasAnalysis *AA) const {
1030   unsigned Opc0 = MIa->getOpcode();
1031   unsigned Opc1 = MIb->getOpcode();
1032
1033   assert(MIa && (MIa->mayLoad() || MIa->mayStore()) &&
1034          "MIa must load from or modify a memory location");
1035   assert(MIb && (MIb->mayLoad() || MIb->mayStore()) &&
1036          "MIb must load from or modify a memory location");
1037
1038   if (MIa->hasUnmodeledSideEffects() || MIb->hasUnmodeledSideEffects())
1039     return false;
1040
1041   // XXX - Can we relax this between address spaces?
1042   if (MIa->hasOrderedMemoryRef() || MIb->hasOrderedMemoryRef())
1043     return false;
1044
1045   // TODO: Should we check the address space from the MachineMemOperand? That
1046   // would allow us to distinguish objects we know don't alias based on the
1047   // underlying addres space, even if it was lowered to a different one,
1048   // e.g. private accesses lowered to use MUBUF instructions on a scratch
1049   // buffer.
1050   if (isDS(Opc0)) {
1051     if (isDS(Opc1))
1052       return checkInstOffsetsDoNotOverlap(MIa, MIb);
1053
1054     return !isFLAT(Opc1);
1055   }
1056
1057   if (isMUBUF(Opc0) || isMTBUF(Opc0)) {
1058     if (isMUBUF(Opc1) || isMTBUF(Opc1))
1059       return checkInstOffsetsDoNotOverlap(MIa, MIb);
1060
1061     return !isFLAT(Opc1) && !isSMRD(Opc1);
1062   }
1063
1064   if (isSMRD(Opc0)) {
1065     if (isSMRD(Opc1))
1066       return checkInstOffsetsDoNotOverlap(MIa, MIb);
1067
1068     return !isFLAT(Opc1) && !isMUBUF(Opc0) && !isMTBUF(Opc0);
1069   }
1070
1071   if (isFLAT(Opc0)) {
1072     if (isFLAT(Opc1))
1073       return checkInstOffsetsDoNotOverlap(MIa, MIb);
1074
1075     return false;
1076   }
1077
1078   return false;
1079 }
1080
1081 bool SIInstrInfo::isInlineConstant(const APInt &Imm) const {
1082   int64_t SVal = Imm.getSExtValue();
1083   if (SVal >= -16 && SVal <= 64)
1084     return true;
1085
1086   if (Imm.getBitWidth() == 64) {
1087     uint64_t Val = Imm.getZExtValue();
1088     return (DoubleToBits(0.0) == Val) ||
1089            (DoubleToBits(1.0) == Val) ||
1090            (DoubleToBits(-1.0) == Val) ||
1091            (DoubleToBits(0.5) == Val) ||
1092            (DoubleToBits(-0.5) == Val) ||
1093            (DoubleToBits(2.0) == Val) ||
1094            (DoubleToBits(-2.0) == Val) ||
1095            (DoubleToBits(4.0) == Val) ||
1096            (DoubleToBits(-4.0) == Val);
1097   }
1098
1099   // The actual type of the operand does not seem to matter as long
1100   // as the bits match one of the inline immediate values.  For example:
1101   //
1102   // -nan has the hexadecimal encoding of 0xfffffffe which is -2 in decimal,
1103   // so it is a legal inline immediate.
1104   //
1105   // 1065353216 has the hexadecimal encoding 0x3f800000 which is 1.0f in
1106   // floating-point, so it is a legal inline immediate.
1107   uint32_t Val = Imm.getZExtValue();
1108
1109   return (FloatToBits(0.0f) == Val) ||
1110          (FloatToBits(1.0f) == Val) ||
1111          (FloatToBits(-1.0f) == Val) ||
1112          (FloatToBits(0.5f) == Val) ||
1113          (FloatToBits(-0.5f) == Val) ||
1114          (FloatToBits(2.0f) == Val) ||
1115          (FloatToBits(-2.0f) == Val) ||
1116          (FloatToBits(4.0f) == Val) ||
1117          (FloatToBits(-4.0f) == Val);
1118 }
1119
1120 bool SIInstrInfo::isInlineConstant(const MachineOperand &MO,
1121                                    unsigned OpSize) const {
1122   if (MO.isImm()) {
1123     // MachineOperand provides no way to tell the true operand size, since it
1124     // only records a 64-bit value. We need to know the size to determine if a
1125     // 32-bit floating point immediate bit pattern is legal for an integer
1126     // immediate. It would be for any 32-bit integer operand, but would not be
1127     // for a 64-bit one.
1128
1129     unsigned BitSize = 8 * OpSize;
1130     return isInlineConstant(APInt(BitSize, MO.getImm(), true));
1131   }
1132
1133   return false;
1134 }
1135
1136 bool SIInstrInfo::isLiteralConstant(const MachineOperand &MO,
1137                                     unsigned OpSize) const {
1138   return MO.isImm() && !isInlineConstant(MO, OpSize);
1139 }
1140
1141 static bool compareMachineOp(const MachineOperand &Op0,
1142                              const MachineOperand &Op1) {
1143   if (Op0.getType() != Op1.getType())
1144     return false;
1145
1146   switch (Op0.getType()) {
1147   case MachineOperand::MO_Register:
1148     return Op0.getReg() == Op1.getReg();
1149   case MachineOperand::MO_Immediate:
1150     return Op0.getImm() == Op1.getImm();
1151   default:
1152     llvm_unreachable("Didn't expect to be comparing these operand types");
1153   }
1154 }
1155
1156 bool SIInstrInfo::isImmOperandLegal(const MachineInstr *MI, unsigned OpNo,
1157                                  const MachineOperand &MO) const {
1158   const MCOperandInfo &OpInfo = get(MI->getOpcode()).OpInfo[OpNo];
1159
1160   assert(MO.isImm() || MO.isTargetIndex() || MO.isFI());
1161
1162   if (OpInfo.OperandType == MCOI::OPERAND_IMMEDIATE)
1163     return true;
1164
1165   if (OpInfo.RegClass < 0)
1166     return false;
1167
1168   unsigned OpSize = RI.getRegClass(OpInfo.RegClass)->getSize();
1169   if (isLiteralConstant(MO, OpSize))
1170     return RI.opCanUseLiteralConstant(OpInfo.OperandType);
1171
1172   return RI.opCanUseInlineConstant(OpInfo.OperandType);
1173 }
1174
1175 bool SIInstrInfo::canFoldOffset(unsigned OffsetSize, unsigned AS) const {
1176   switch (AS) {
1177   case AMDGPUAS::GLOBAL_ADDRESS: {
1178     // MUBUF instructions a 12-bit offset in bytes.
1179     return isUInt<12>(OffsetSize);
1180   }
1181   case AMDGPUAS::CONSTANT_ADDRESS: {
1182     // SMRD instructions have an 8-bit offset in dwords on SI and
1183     // a 20-bit offset in bytes on VI.
1184     if (RI.ST.getGeneration() >= AMDGPUSubtarget::VOLCANIC_ISLANDS)
1185       return isUInt<20>(OffsetSize);
1186     else
1187       return (OffsetSize % 4 == 0) && isUInt<8>(OffsetSize / 4);
1188   }
1189   case AMDGPUAS::LOCAL_ADDRESS:
1190   case AMDGPUAS::REGION_ADDRESS: {
1191     // The single offset versions have a 16-bit offset in bytes.
1192     return isUInt<16>(OffsetSize);
1193   }
1194   case AMDGPUAS::PRIVATE_ADDRESS:
1195     // Indirect register addressing does not use any offsets.
1196   default:
1197     return 0;
1198   }
1199 }
1200
1201 bool SIInstrInfo::hasVALU32BitEncoding(unsigned Opcode) const {
1202   int Op32 = AMDGPU::getVOPe32(Opcode);
1203   if (Op32 == -1)
1204     return false;
1205
1206   return pseudoToMCOpcode(Op32) != -1;
1207 }
1208
1209 bool SIInstrInfo::hasModifiers(unsigned Opcode) const {
1210   // The src0_modifier operand is present on all instructions
1211   // that have modifiers.
1212
1213   return AMDGPU::getNamedOperandIdx(Opcode,
1214                                     AMDGPU::OpName::src0_modifiers) != -1;
1215 }
1216
1217 bool SIInstrInfo::hasModifiersSet(const MachineInstr &MI,
1218                                   unsigned OpName) const {
1219   const MachineOperand *Mods = getNamedOperand(MI, OpName);
1220   return Mods && Mods->getImm();
1221 }
1222
1223 bool SIInstrInfo::usesConstantBus(const MachineRegisterInfo &MRI,
1224                                   const MachineOperand &MO,
1225                                   unsigned OpSize) const {
1226   // Literal constants use the constant bus.
1227   if (isLiteralConstant(MO, OpSize))
1228     return true;
1229
1230   if (!MO.isReg() || !MO.isUse())
1231     return false;
1232
1233   if (TargetRegisterInfo::isVirtualRegister(MO.getReg()))
1234     return RI.isSGPRClass(MRI.getRegClass(MO.getReg()));
1235
1236   // FLAT_SCR is just an SGPR pair.
1237   if (!MO.isImplicit() && (MO.getReg() == AMDGPU::FLAT_SCR))
1238     return true;
1239
1240   // EXEC register uses the constant bus.
1241   if (!MO.isImplicit() && MO.getReg() == AMDGPU::EXEC)
1242     return true;
1243
1244   // SGPRs use the constant bus
1245   if (MO.getReg() == AMDGPU::M0 || MO.getReg() == AMDGPU::VCC ||
1246       (!MO.isImplicit() &&
1247       (AMDGPU::SGPR_32RegClass.contains(MO.getReg()) ||
1248        AMDGPU::SGPR_64RegClass.contains(MO.getReg())))) {
1249     return true;
1250   }
1251
1252   return false;
1253 }
1254
1255 bool SIInstrInfo::verifyInstruction(const MachineInstr *MI,
1256                                     StringRef &ErrInfo) const {
1257   uint16_t Opcode = MI->getOpcode();
1258   const MachineRegisterInfo &MRI = MI->getParent()->getParent()->getRegInfo();
1259   int Src0Idx = AMDGPU::getNamedOperandIdx(Opcode, AMDGPU::OpName::src0);
1260   int Src1Idx = AMDGPU::getNamedOperandIdx(Opcode, AMDGPU::OpName::src1);
1261   int Src2Idx = AMDGPU::getNamedOperandIdx(Opcode, AMDGPU::OpName::src2);
1262
1263   // Make sure the number of operands is correct.
1264   const MCInstrDesc &Desc = get(Opcode);
1265   if (!Desc.isVariadic() &&
1266       Desc.getNumOperands() != MI->getNumExplicitOperands()) {
1267      ErrInfo = "Instruction has wrong number of operands.";
1268      return false;
1269   }
1270
1271   // Make sure the register classes are correct
1272   for (int i = 0, e = Desc.getNumOperands(); i != e; ++i) {
1273     if (MI->getOperand(i).isFPImm()) {
1274       ErrInfo = "FPImm Machine Operands are not supported. ISel should bitcast "
1275                 "all fp values to integers.";
1276       return false;
1277     }
1278
1279     int RegClass = Desc.OpInfo[i].RegClass;
1280
1281     switch (Desc.OpInfo[i].OperandType) {
1282     case MCOI::OPERAND_REGISTER:
1283       if (MI->getOperand(i).isImm()) {
1284         ErrInfo = "Illegal immediate value for operand.";
1285         return false;
1286       }
1287       break;
1288     case AMDGPU::OPERAND_REG_IMM32:
1289       break;
1290     case AMDGPU::OPERAND_REG_INLINE_C:
1291       if (isLiteralConstant(MI->getOperand(i),
1292                             RI.getRegClass(RegClass)->getSize())) {
1293         ErrInfo = "Illegal immediate value for operand.";
1294         return false;
1295       }
1296       break;
1297     case MCOI::OPERAND_IMMEDIATE:
1298       // Check if this operand is an immediate.
1299       // FrameIndex operands will be replaced by immediates, so they are
1300       // allowed.
1301       if (!MI->getOperand(i).isImm() && !MI->getOperand(i).isFI()) {
1302         ErrInfo = "Expected immediate, but got non-immediate";
1303         return false;
1304       }
1305       // Fall-through
1306     default:
1307       continue;
1308     }
1309
1310     if (!MI->getOperand(i).isReg())
1311       continue;
1312
1313     if (RegClass != -1) {
1314       unsigned Reg = MI->getOperand(i).getReg();
1315       if (TargetRegisterInfo::isVirtualRegister(Reg))
1316         continue;
1317
1318       const TargetRegisterClass *RC = RI.getRegClass(RegClass);
1319       if (!RC->contains(Reg)) {
1320         ErrInfo = "Operand has incorrect register class.";
1321         return false;
1322       }
1323     }
1324   }
1325
1326
1327   // Verify VOP*
1328   if (isVOP1(Opcode) || isVOP2(Opcode) || isVOP3(Opcode) || isVOPC(Opcode)) {
1329     // Only look at the true operands. Only a real operand can use the constant
1330     // bus, and we don't want to check pseudo-operands like the source modifier
1331     // flags.
1332     const int OpIndices[] = { Src0Idx, Src1Idx, Src2Idx };
1333
1334     unsigned ConstantBusCount = 0;
1335     unsigned SGPRUsed = AMDGPU::NoRegister;
1336     for (int OpIdx : OpIndices) {
1337       if (OpIdx == -1)
1338         break;
1339       const MachineOperand &MO = MI->getOperand(OpIdx);
1340       if (usesConstantBus(MRI, MO, getOpSize(Opcode, OpIdx))) {
1341         if (MO.isReg()) {
1342           if (MO.getReg() != SGPRUsed)
1343             ++ConstantBusCount;
1344           SGPRUsed = MO.getReg();
1345         } else {
1346           ++ConstantBusCount;
1347         }
1348       }
1349     }
1350     if (ConstantBusCount > 1) {
1351       ErrInfo = "VOP* instruction uses the constant bus more than once";
1352       return false;
1353     }
1354   }
1355
1356   // Verify misc. restrictions on specific instructions.
1357   if (Desc.getOpcode() == AMDGPU::V_DIV_SCALE_F32 ||
1358       Desc.getOpcode() == AMDGPU::V_DIV_SCALE_F64) {
1359     const MachineOperand &Src0 = MI->getOperand(Src0Idx);
1360     const MachineOperand &Src1 = MI->getOperand(Src1Idx);
1361     const MachineOperand &Src2 = MI->getOperand(Src2Idx);
1362     if (Src0.isReg() && Src1.isReg() && Src2.isReg()) {
1363       if (!compareMachineOp(Src0, Src1) &&
1364           !compareMachineOp(Src0, Src2)) {
1365         ErrInfo = "v_div_scale_{f32|f64} require src0 = src1 or src2";
1366         return false;
1367       }
1368     }
1369   }
1370
1371   return true;
1372 }
1373
1374 unsigned SIInstrInfo::getVALUOp(const MachineInstr &MI) {
1375   switch (MI.getOpcode()) {
1376   default: return AMDGPU::INSTRUCTION_LIST_END;
1377   case AMDGPU::REG_SEQUENCE: return AMDGPU::REG_SEQUENCE;
1378   case AMDGPU::COPY: return AMDGPU::COPY;
1379   case AMDGPU::PHI: return AMDGPU::PHI;
1380   case AMDGPU::INSERT_SUBREG: return AMDGPU::INSERT_SUBREG;
1381   case AMDGPU::S_MOV_B32:
1382     return MI.getOperand(1).isReg() ?
1383            AMDGPU::COPY : AMDGPU::V_MOV_B32_e32;
1384   case AMDGPU::S_ADD_I32:
1385   case AMDGPU::S_ADD_U32: return AMDGPU::V_ADD_I32_e32;
1386   case AMDGPU::S_ADDC_U32: return AMDGPU::V_ADDC_U32_e32;
1387   case AMDGPU::S_SUB_I32:
1388   case AMDGPU::S_SUB_U32: return AMDGPU::V_SUB_I32_e32;
1389   case AMDGPU::S_SUBB_U32: return AMDGPU::V_SUBB_U32_e32;
1390   case AMDGPU::S_MUL_I32: return AMDGPU::V_MUL_LO_I32;
1391   case AMDGPU::S_AND_B32: return AMDGPU::V_AND_B32_e32;
1392   case AMDGPU::S_OR_B32: return AMDGPU::V_OR_B32_e32;
1393   case AMDGPU::S_XOR_B32: return AMDGPU::V_XOR_B32_e32;
1394   case AMDGPU::S_MIN_I32: return AMDGPU::V_MIN_I32_e32;
1395   case AMDGPU::S_MIN_U32: return AMDGPU::V_MIN_U32_e32;
1396   case AMDGPU::S_MAX_I32: return AMDGPU::V_MAX_I32_e32;
1397   case AMDGPU::S_MAX_U32: return AMDGPU::V_MAX_U32_e32;
1398   case AMDGPU::S_ASHR_I32: return AMDGPU::V_ASHR_I32_e32;
1399   case AMDGPU::S_ASHR_I64: return AMDGPU::V_ASHR_I64;
1400   case AMDGPU::S_LSHL_B32: return AMDGPU::V_LSHL_B32_e32;
1401   case AMDGPU::S_LSHL_B64: return AMDGPU::V_LSHL_B64;
1402   case AMDGPU::S_LSHR_B32: return AMDGPU::V_LSHR_B32_e32;
1403   case AMDGPU::S_LSHR_B64: return AMDGPU::V_LSHR_B64;
1404   case AMDGPU::S_SEXT_I32_I8: return AMDGPU::V_BFE_I32;
1405   case AMDGPU::S_SEXT_I32_I16: return AMDGPU::V_BFE_I32;
1406   case AMDGPU::S_BFE_U32: return AMDGPU::V_BFE_U32;
1407   case AMDGPU::S_BFE_I32: return AMDGPU::V_BFE_I32;
1408   case AMDGPU::S_BREV_B32: return AMDGPU::V_BFREV_B32_e32;
1409   case AMDGPU::S_NOT_B32: return AMDGPU::V_NOT_B32_e32;
1410   case AMDGPU::S_NOT_B64: return AMDGPU::V_NOT_B32_e32;
1411   case AMDGPU::S_CMP_EQ_I32: return AMDGPU::V_CMP_EQ_I32_e32;
1412   case AMDGPU::S_CMP_LG_I32: return AMDGPU::V_CMP_NE_I32_e32;
1413   case AMDGPU::S_CMP_GT_I32: return AMDGPU::V_CMP_GT_I32_e32;
1414   case AMDGPU::S_CMP_GE_I32: return AMDGPU::V_CMP_GE_I32_e32;
1415   case AMDGPU::S_CMP_LT_I32: return AMDGPU::V_CMP_LT_I32_e32;
1416   case AMDGPU::S_CMP_LE_I32: return AMDGPU::V_CMP_LE_I32_e32;
1417   case AMDGPU::S_LOAD_DWORD_IMM:
1418   case AMDGPU::S_LOAD_DWORD_SGPR: return AMDGPU::BUFFER_LOAD_DWORD_ADDR64;
1419   case AMDGPU::S_LOAD_DWORDX2_IMM:
1420   case AMDGPU::S_LOAD_DWORDX2_SGPR: return AMDGPU::BUFFER_LOAD_DWORDX2_ADDR64;
1421   case AMDGPU::S_LOAD_DWORDX4_IMM:
1422   case AMDGPU::S_LOAD_DWORDX4_SGPR: return AMDGPU::BUFFER_LOAD_DWORDX4_ADDR64;
1423   case AMDGPU::S_BCNT1_I32_B32: return AMDGPU::V_BCNT_U32_B32_e64;
1424   case AMDGPU::S_FF1_I32_B32: return AMDGPU::V_FFBL_B32_e32;
1425   case AMDGPU::S_FLBIT_I32_B32: return AMDGPU::V_FFBH_U32_e32;
1426   }
1427 }
1428
1429 bool SIInstrInfo::isSALUOpSupportedOnVALU(const MachineInstr &MI) const {
1430   return getVALUOp(MI) != AMDGPU::INSTRUCTION_LIST_END;
1431 }
1432
1433 const TargetRegisterClass *SIInstrInfo::getOpRegClass(const MachineInstr &MI,
1434                                                       unsigned OpNo) const {
1435   const MachineRegisterInfo &MRI = MI.getParent()->getParent()->getRegInfo();
1436   const MCInstrDesc &Desc = get(MI.getOpcode());
1437   if (MI.isVariadic() || OpNo >= Desc.getNumOperands() ||
1438       Desc.OpInfo[OpNo].RegClass == -1) {
1439     unsigned Reg = MI.getOperand(OpNo).getReg();
1440
1441     if (TargetRegisterInfo::isVirtualRegister(Reg))
1442       return MRI.getRegClass(Reg);
1443     return RI.getPhysRegClass(Reg);
1444   }
1445
1446   unsigned RCID = Desc.OpInfo[OpNo].RegClass;
1447   return RI.getRegClass(RCID);
1448 }
1449
1450 bool SIInstrInfo::canReadVGPR(const MachineInstr &MI, unsigned OpNo) const {
1451   switch (MI.getOpcode()) {
1452   case AMDGPU::COPY:
1453   case AMDGPU::REG_SEQUENCE:
1454   case AMDGPU::PHI:
1455   case AMDGPU::INSERT_SUBREG:
1456     return RI.hasVGPRs(getOpRegClass(MI, 0));
1457   default:
1458     return RI.hasVGPRs(getOpRegClass(MI, OpNo));
1459   }
1460 }
1461
1462 void SIInstrInfo::legalizeOpWithMove(MachineInstr *MI, unsigned OpIdx) const {
1463   MachineBasicBlock::iterator I = MI;
1464   MachineBasicBlock *MBB = MI->getParent();
1465   MachineOperand &MO = MI->getOperand(OpIdx);
1466   MachineRegisterInfo &MRI = MBB->getParent()->getRegInfo();
1467   unsigned RCID = get(MI->getOpcode()).OpInfo[OpIdx].RegClass;
1468   const TargetRegisterClass *RC = RI.getRegClass(RCID);
1469   unsigned Opcode = AMDGPU::V_MOV_B32_e32;
1470   if (MO.isReg())
1471     Opcode = AMDGPU::COPY;
1472   else if (RI.isSGPRClass(RC))
1473     Opcode = AMDGPU::S_MOV_B32;
1474
1475
1476   const TargetRegisterClass *VRC = RI.getEquivalentVGPRClass(RC);
1477   if (RI.getCommonSubClass(&AMDGPU::VReg_64RegClass, VRC))
1478     VRC = &AMDGPU::VReg_64RegClass;
1479   else
1480     VRC = &AMDGPU::VGPR_32RegClass;
1481
1482   unsigned Reg = MRI.createVirtualRegister(VRC);
1483   DebugLoc DL = MBB->findDebugLoc(I);
1484   BuildMI(*MI->getParent(), I, DL, get(Opcode), Reg)
1485     .addOperand(MO);
1486   MO.ChangeToRegister(Reg, false);
1487 }
1488
1489 unsigned SIInstrInfo::buildExtractSubReg(MachineBasicBlock::iterator MI,
1490                                          MachineRegisterInfo &MRI,
1491                                          MachineOperand &SuperReg,
1492                                          const TargetRegisterClass *SuperRC,
1493                                          unsigned SubIdx,
1494                                          const TargetRegisterClass *SubRC)
1495                                          const {
1496   assert(SuperReg.isReg());
1497
1498   unsigned NewSuperReg = MRI.createVirtualRegister(SuperRC);
1499   unsigned SubReg = MRI.createVirtualRegister(SubRC);
1500
1501   // Just in case the super register is itself a sub-register, copy it to a new
1502   // value so we don't need to worry about merging its subreg index with the
1503   // SubIdx passed to this function. The register coalescer should be able to
1504   // eliminate this extra copy.
1505   MachineBasicBlock *MBB = MI->getParent();
1506   DebugLoc DL = MI->getDebugLoc();
1507
1508   BuildMI(*MBB, MI, DL, get(TargetOpcode::COPY), NewSuperReg)
1509     .addReg(SuperReg.getReg(), 0, SuperReg.getSubReg());
1510
1511   BuildMI(*MBB, MI, DL, get(TargetOpcode::COPY), SubReg)
1512     .addReg(NewSuperReg, 0, SubIdx);
1513
1514   return SubReg;
1515 }
1516
1517 MachineOperand SIInstrInfo::buildExtractSubRegOrImm(
1518   MachineBasicBlock::iterator MII,
1519   MachineRegisterInfo &MRI,
1520   MachineOperand &Op,
1521   const TargetRegisterClass *SuperRC,
1522   unsigned SubIdx,
1523   const TargetRegisterClass *SubRC) const {
1524   if (Op.isImm()) {
1525     // XXX - Is there a better way to do this?
1526     if (SubIdx == AMDGPU::sub0)
1527       return MachineOperand::CreateImm(Op.getImm() & 0xFFFFFFFF);
1528     if (SubIdx == AMDGPU::sub1)
1529       return MachineOperand::CreateImm(Op.getImm() >> 32);
1530
1531     llvm_unreachable("Unhandled register index for immediate");
1532   }
1533
1534   unsigned SubReg = buildExtractSubReg(MII, MRI, Op, SuperRC,
1535                                        SubIdx, SubRC);
1536   return MachineOperand::CreateReg(SubReg, false);
1537 }
1538
1539 unsigned SIInstrInfo::split64BitImm(SmallVectorImpl<MachineInstr *> &Worklist,
1540                                     MachineBasicBlock::iterator MI,
1541                                     MachineRegisterInfo &MRI,
1542                                     const TargetRegisterClass *RC,
1543                                     const MachineOperand &Op) const {
1544   MachineBasicBlock *MBB = MI->getParent();
1545   DebugLoc DL = MI->getDebugLoc();
1546   unsigned LoDst = MRI.createVirtualRegister(&AMDGPU::SGPR_32RegClass);
1547   unsigned HiDst = MRI.createVirtualRegister(&AMDGPU::SGPR_32RegClass);
1548   unsigned Dst = MRI.createVirtualRegister(RC);
1549
1550   MachineInstr *Lo = BuildMI(*MBB, MI, DL, get(AMDGPU::S_MOV_B32),
1551                              LoDst)
1552     .addImm(Op.getImm() & 0xFFFFFFFF);
1553   MachineInstr *Hi = BuildMI(*MBB, MI, DL, get(AMDGPU::S_MOV_B32),
1554                              HiDst)
1555     .addImm(Op.getImm() >> 32);
1556
1557   BuildMI(*MBB, MI, DL, get(TargetOpcode::REG_SEQUENCE), Dst)
1558     .addReg(LoDst)
1559     .addImm(AMDGPU::sub0)
1560     .addReg(HiDst)
1561     .addImm(AMDGPU::sub1);
1562
1563   Worklist.push_back(Lo);
1564   Worklist.push_back(Hi);
1565
1566   return Dst;
1567 }
1568
1569 // Change the order of operands from (0, 1, 2) to (0, 2, 1)
1570 void SIInstrInfo::swapOperands(MachineBasicBlock::iterator Inst) const {
1571   assert(Inst->getNumExplicitOperands() == 3);
1572   MachineOperand Op1 = Inst->getOperand(1);
1573   Inst->RemoveOperand(1);
1574   Inst->addOperand(Op1);
1575 }
1576
1577 bool SIInstrInfo::isOperandLegal(const MachineInstr *MI, unsigned OpIdx,
1578                                  const MachineOperand *MO) const {
1579   const MachineRegisterInfo &MRI = MI->getParent()->getParent()->getRegInfo();
1580   const MCInstrDesc &InstDesc = get(MI->getOpcode());
1581   const MCOperandInfo &OpInfo = InstDesc.OpInfo[OpIdx];
1582   const TargetRegisterClass *DefinedRC =
1583       OpInfo.RegClass != -1 ? RI.getRegClass(OpInfo.RegClass) : nullptr;
1584   if (!MO)
1585     MO = &MI->getOperand(OpIdx);
1586
1587   if (isVALU(InstDesc.Opcode) &&
1588       usesConstantBus(MRI, *MO, DefinedRC->getSize())) {
1589     unsigned SGPRUsed =
1590         MO->isReg() ? MO->getReg() : (unsigned)AMDGPU::NoRegister;
1591     for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
1592       if (i == OpIdx)
1593         continue;
1594       const MachineOperand &Op = MI->getOperand(i);
1595       if (Op.isReg() && Op.getReg() != SGPRUsed &&
1596           usesConstantBus(MRI, Op, getOpSize(*MI, i))) {
1597         return false;
1598       }
1599     }
1600   }
1601
1602   if (MO->isReg()) {
1603     assert(DefinedRC);
1604     const TargetRegisterClass *RC = MRI.getRegClass(MO->getReg());
1605
1606     // In order to be legal, the common sub-class must be equal to the
1607     // class of the current operand.  For example:
1608     //
1609     // v_mov_b32 s0 ; Operand defined as vsrc_32
1610     //              ; RI.getCommonSubClass(s0,vsrc_32) = sgpr ; LEGAL
1611     //
1612     // s_sendmsg 0, s0 ; Operand defined as m0reg
1613     //                 ; RI.getCommonSubClass(s0,m0reg) = m0reg ; NOT LEGAL
1614
1615     return RI.getCommonSubClass(RC, RI.getRegClass(OpInfo.RegClass)) == RC;
1616   }
1617
1618
1619   // Handle non-register types that are treated like immediates.
1620   assert(MO->isImm() || MO->isTargetIndex() || MO->isFI());
1621
1622   if (!DefinedRC) {
1623     // This operand expects an immediate.
1624     return true;
1625   }
1626
1627   return isImmOperandLegal(MI, OpIdx, *MO);
1628 }
1629
1630 void SIInstrInfo::legalizeOperands(MachineInstr *MI) const {
1631   MachineRegisterInfo &MRI = MI->getParent()->getParent()->getRegInfo();
1632
1633   int Src0Idx = AMDGPU::getNamedOperandIdx(MI->getOpcode(),
1634                                            AMDGPU::OpName::src0);
1635   int Src1Idx = AMDGPU::getNamedOperandIdx(MI->getOpcode(),
1636                                            AMDGPU::OpName::src1);
1637   int Src2Idx = AMDGPU::getNamedOperandIdx(MI->getOpcode(),
1638                                            AMDGPU::OpName::src2);
1639
1640   // Legalize VOP2
1641   if (isVOP2(MI->getOpcode()) && Src1Idx != -1) {
1642     // Legalize src0
1643     if (!isOperandLegal(MI, Src0Idx))
1644       legalizeOpWithMove(MI, Src0Idx);
1645
1646     // Legalize src1
1647     if (isOperandLegal(MI, Src1Idx))
1648       return;
1649
1650     // Usually src0 of VOP2 instructions allow more types of inputs
1651     // than src1, so try to commute the instruction to decrease our
1652     // chances of having to insert a MOV instruction to legalize src1.
1653     if (MI->isCommutable()) {
1654       if (commuteInstruction(MI))
1655         // If we are successful in commuting, then we know MI is legal, so
1656         // we are done.
1657         return;
1658     }
1659
1660     legalizeOpWithMove(MI, Src1Idx);
1661     return;
1662   }
1663
1664   // XXX - Do any VOP3 instructions read VCC?
1665   // Legalize VOP3
1666   if (isVOP3(MI->getOpcode())) {
1667     int VOP3Idx[3] = { Src0Idx, Src1Idx, Src2Idx };
1668
1669     // Find the one SGPR operand we are allowed to use.
1670     unsigned SGPRReg = findUsedSGPR(MI, VOP3Idx);
1671
1672     for (unsigned i = 0; i < 3; ++i) {
1673       int Idx = VOP3Idx[i];
1674       if (Idx == -1)
1675         break;
1676       MachineOperand &MO = MI->getOperand(Idx);
1677
1678       if (MO.isReg()) {
1679         if (!RI.isSGPRClass(MRI.getRegClass(MO.getReg())))
1680           continue; // VGPRs are legal
1681
1682         assert(MO.getReg() != AMDGPU::SCC && "SCC operand to VOP3 instruction");
1683
1684         if (SGPRReg == AMDGPU::NoRegister || SGPRReg == MO.getReg()) {
1685           SGPRReg = MO.getReg();
1686           // We can use one SGPR in each VOP3 instruction.
1687           continue;
1688         }
1689       } else if (!isLiteralConstant(MO, getOpSize(MI->getOpcode(), Idx))) {
1690         // If it is not a register and not a literal constant, then it must be
1691         // an inline constant which is always legal.
1692         continue;
1693       }
1694       // If we make it this far, then the operand is not legal and we must
1695       // legalize it.
1696       legalizeOpWithMove(MI, Idx);
1697     }
1698   }
1699
1700   // Legalize REG_SEQUENCE and PHI
1701   // The register class of the operands much be the same type as the register
1702   // class of the output.
1703   if (MI->getOpcode() == AMDGPU::REG_SEQUENCE ||
1704       MI->getOpcode() == AMDGPU::PHI) {
1705     const TargetRegisterClass *RC = nullptr, *SRC = nullptr, *VRC = nullptr;
1706     for (unsigned i = 1, e = MI->getNumOperands(); i != e; i+=2) {
1707       if (!MI->getOperand(i).isReg() ||
1708           !TargetRegisterInfo::isVirtualRegister(MI->getOperand(i).getReg()))
1709         continue;
1710       const TargetRegisterClass *OpRC =
1711               MRI.getRegClass(MI->getOperand(i).getReg());
1712       if (RI.hasVGPRs(OpRC)) {
1713         VRC = OpRC;
1714       } else {
1715         SRC = OpRC;
1716       }
1717     }
1718
1719     // If any of the operands are VGPR registers, then they all most be
1720     // otherwise we will create illegal VGPR->SGPR copies when legalizing
1721     // them.
1722     if (VRC || !RI.isSGPRClass(getOpRegClass(*MI, 0))) {
1723       if (!VRC) {
1724         assert(SRC);
1725         VRC = RI.getEquivalentVGPRClass(SRC);
1726       }
1727       RC = VRC;
1728     } else {
1729       RC = SRC;
1730     }
1731
1732     // Update all the operands so they have the same type.
1733     for (unsigned i = 1, e = MI->getNumOperands(); i != e; i+=2) {
1734       if (!MI->getOperand(i).isReg() ||
1735           !TargetRegisterInfo::isVirtualRegister(MI->getOperand(i).getReg()))
1736         continue;
1737       unsigned DstReg = MRI.createVirtualRegister(RC);
1738       MachineBasicBlock *InsertBB;
1739       MachineBasicBlock::iterator Insert;
1740       if (MI->getOpcode() == AMDGPU::REG_SEQUENCE) {
1741         InsertBB = MI->getParent();
1742         Insert = MI;
1743       } else {
1744         // MI is a PHI instruction.
1745         InsertBB = MI->getOperand(i + 1).getMBB();
1746         Insert = InsertBB->getFirstTerminator();
1747       }
1748       BuildMI(*InsertBB, Insert, MI->getDebugLoc(),
1749               get(AMDGPU::COPY), DstReg)
1750               .addOperand(MI->getOperand(i));
1751       MI->getOperand(i).setReg(DstReg);
1752     }
1753   }
1754
1755   // Legalize INSERT_SUBREG
1756   // src0 must have the same register class as dst
1757   if (MI->getOpcode() == AMDGPU::INSERT_SUBREG) {
1758     unsigned Dst = MI->getOperand(0).getReg();
1759     unsigned Src0 = MI->getOperand(1).getReg();
1760     const TargetRegisterClass *DstRC = MRI.getRegClass(Dst);
1761     const TargetRegisterClass *Src0RC = MRI.getRegClass(Src0);
1762     if (DstRC != Src0RC) {
1763       MachineBasicBlock &MBB = *MI->getParent();
1764       unsigned NewSrc0 = MRI.createVirtualRegister(DstRC);
1765       BuildMI(MBB, MI, MI->getDebugLoc(), get(AMDGPU::COPY), NewSrc0)
1766               .addReg(Src0);
1767       MI->getOperand(1).setReg(NewSrc0);
1768     }
1769     return;
1770   }
1771
1772   // Legalize MUBUF* instructions
1773   // FIXME: If we start using the non-addr64 instructions for compute, we
1774   // may need to legalize them here.
1775   int SRsrcIdx =
1776       AMDGPU::getNamedOperandIdx(MI->getOpcode(), AMDGPU::OpName::srsrc);
1777   if (SRsrcIdx != -1) {
1778     // We have an MUBUF instruction
1779     MachineOperand *SRsrc = &MI->getOperand(SRsrcIdx);
1780     unsigned SRsrcRC = get(MI->getOpcode()).OpInfo[SRsrcIdx].RegClass;
1781     if (RI.getCommonSubClass(MRI.getRegClass(SRsrc->getReg()),
1782                                              RI.getRegClass(SRsrcRC))) {
1783       // The operands are legal.
1784       // FIXME: We may need to legalize operands besided srsrc.
1785       return;
1786     }
1787
1788     MachineBasicBlock &MBB = *MI->getParent();
1789     // Extract the the ptr from the resource descriptor.
1790
1791     // SRsrcPtrLo = srsrc:sub0
1792     unsigned SRsrcPtrLo = buildExtractSubReg(MI, MRI, *SRsrc,
1793         &AMDGPU::VReg_128RegClass, AMDGPU::sub0, &AMDGPU::VGPR_32RegClass);
1794
1795     // SRsrcPtrHi = srsrc:sub1
1796     unsigned SRsrcPtrHi = buildExtractSubReg(MI, MRI, *SRsrc,
1797         &AMDGPU::VReg_128RegClass, AMDGPU::sub1, &AMDGPU::VGPR_32RegClass);
1798
1799     // Create an empty resource descriptor
1800     unsigned Zero64 = MRI.createVirtualRegister(&AMDGPU::SReg_64RegClass);
1801     unsigned SRsrcFormatLo = MRI.createVirtualRegister(&AMDGPU::SGPR_32RegClass);
1802     unsigned SRsrcFormatHi = MRI.createVirtualRegister(&AMDGPU::SGPR_32RegClass);
1803     unsigned NewSRsrc = MRI.createVirtualRegister(&AMDGPU::SReg_128RegClass);
1804     uint64_t RsrcDataFormat = getDefaultRsrcDataFormat();
1805
1806     // Zero64 = 0
1807     BuildMI(MBB, MI, MI->getDebugLoc(), get(AMDGPU::S_MOV_B64),
1808             Zero64)
1809             .addImm(0);
1810
1811     // SRsrcFormatLo = RSRC_DATA_FORMAT{31-0}
1812     BuildMI(MBB, MI, MI->getDebugLoc(), get(AMDGPU::S_MOV_B32),
1813             SRsrcFormatLo)
1814             .addImm(RsrcDataFormat & 0xFFFFFFFF);
1815
1816     // SRsrcFormatHi = RSRC_DATA_FORMAT{63-32}
1817     BuildMI(MBB, MI, MI->getDebugLoc(), get(AMDGPU::S_MOV_B32),
1818             SRsrcFormatHi)
1819             .addImm(RsrcDataFormat >> 32);
1820
1821     // NewSRsrc = {Zero64, SRsrcFormat}
1822     BuildMI(MBB, MI, MI->getDebugLoc(), get(AMDGPU::REG_SEQUENCE),
1823             NewSRsrc)
1824             .addReg(Zero64)
1825             .addImm(AMDGPU::sub0_sub1)
1826             .addReg(SRsrcFormatLo)
1827             .addImm(AMDGPU::sub2)
1828             .addReg(SRsrcFormatHi)
1829             .addImm(AMDGPU::sub3);
1830
1831     MachineOperand *VAddr = getNamedOperand(*MI, AMDGPU::OpName::vaddr);
1832     unsigned NewVAddr = MRI.createVirtualRegister(&AMDGPU::VReg_64RegClass);
1833     unsigned NewVAddrLo;
1834     unsigned NewVAddrHi;
1835     if (VAddr) {
1836       // This is already an ADDR64 instruction so we need to add the pointer
1837       // extracted from the resource descriptor to the current value of VAddr.
1838       NewVAddrLo = MRI.createVirtualRegister(&AMDGPU::VGPR_32RegClass);
1839       NewVAddrHi = MRI.createVirtualRegister(&AMDGPU::VGPR_32RegClass);
1840
1841       // NewVaddrLo = SRsrcPtrLo + VAddr:sub0
1842       BuildMI(MBB, MI, MI->getDebugLoc(), get(AMDGPU::V_ADD_I32_e32),
1843               NewVAddrLo)
1844               .addReg(SRsrcPtrLo)
1845               .addReg(VAddr->getReg(), 0, AMDGPU::sub0)
1846               .addReg(AMDGPU::VCC, RegState::ImplicitDefine);
1847
1848       // NewVaddrHi = SRsrcPtrHi + VAddr:sub1
1849       BuildMI(MBB, MI, MI->getDebugLoc(), get(AMDGPU::V_ADDC_U32_e32),
1850               NewVAddrHi)
1851               .addReg(SRsrcPtrHi)
1852               .addReg(VAddr->getReg(), 0, AMDGPU::sub1)
1853               .addReg(AMDGPU::VCC, RegState::ImplicitDefine)
1854               .addReg(AMDGPU::VCC, RegState::Implicit);
1855
1856     } else {
1857       // This instructions is the _OFFSET variant, so we need to convert it to
1858       // ADDR64.
1859       MachineOperand *VData = getNamedOperand(*MI, AMDGPU::OpName::vdata);
1860       MachineOperand *Offset = getNamedOperand(*MI, AMDGPU::OpName::offset);
1861       MachineOperand *SOffset = getNamedOperand(*MI, AMDGPU::OpName::soffset);
1862
1863       // Create the new instruction.
1864       unsigned Addr64Opcode = AMDGPU::getAddr64Inst(MI->getOpcode());
1865       MachineInstr *Addr64 =
1866           BuildMI(MBB, MI, MI->getDebugLoc(), get(Addr64Opcode))
1867                   .addOperand(*VData)
1868                   .addOperand(*SRsrc)
1869                   .addReg(AMDGPU::NoRegister) // Dummy value for vaddr.
1870                                               // This will be replaced later
1871                                               // with the new value of vaddr.
1872                   .addOperand(*SOffset)
1873                   .addOperand(*Offset);
1874
1875       MI->removeFromParent();
1876       MI = Addr64;
1877
1878       NewVAddrLo = SRsrcPtrLo;
1879       NewVAddrHi = SRsrcPtrHi;
1880       VAddr = getNamedOperand(*MI, AMDGPU::OpName::vaddr);
1881       SRsrc = getNamedOperand(*MI, AMDGPU::OpName::srsrc);
1882     }
1883
1884     // NewVaddr = {NewVaddrHi, NewVaddrLo}
1885     BuildMI(MBB, MI, MI->getDebugLoc(), get(AMDGPU::REG_SEQUENCE),
1886             NewVAddr)
1887             .addReg(NewVAddrLo)
1888             .addImm(AMDGPU::sub0)
1889             .addReg(NewVAddrHi)
1890             .addImm(AMDGPU::sub1);
1891
1892
1893     // Update the instruction to use NewVaddr
1894     VAddr->setReg(NewVAddr);
1895     // Update the instruction to use NewSRsrc
1896     SRsrc->setReg(NewSRsrc);
1897   }
1898 }
1899
1900 void SIInstrInfo::splitSMRD(MachineInstr *MI,
1901                             const TargetRegisterClass *HalfRC,
1902                             unsigned HalfImmOp, unsigned HalfSGPROp,
1903                             MachineInstr *&Lo, MachineInstr *&Hi) const {
1904
1905   DebugLoc DL = MI->getDebugLoc();
1906   MachineBasicBlock *MBB = MI->getParent();
1907   MachineRegisterInfo &MRI = MBB->getParent()->getRegInfo();
1908   unsigned RegLo = MRI.createVirtualRegister(HalfRC);
1909   unsigned RegHi = MRI.createVirtualRegister(HalfRC);
1910   unsigned HalfSize = HalfRC->getSize();
1911   const MachineOperand *OffOp =
1912       getNamedOperand(*MI, AMDGPU::OpName::offset);
1913   const MachineOperand *SBase = getNamedOperand(*MI, AMDGPU::OpName::sbase);
1914
1915   // The SMRD has an 8-bit offset in dwords on SI and a 20-bit offset in bytes
1916   // on VI.
1917   if (OffOp) {
1918     bool isVI = RI.ST.getGeneration() >= AMDGPUSubtarget::VOLCANIC_ISLANDS;
1919     unsigned OffScale = isVI ? 1 : 4;
1920     // Handle the _IMM variant
1921     unsigned LoOffset = OffOp->getImm() * OffScale;
1922     unsigned HiOffset = LoOffset + HalfSize;
1923     Lo = BuildMI(*MBB, MI, DL, get(HalfImmOp), RegLo)
1924                   .addOperand(*SBase)
1925                   .addImm(LoOffset / OffScale);
1926
1927     if (!isUInt<20>(HiOffset) || (!isVI && !isUInt<8>(HiOffset / OffScale))) {
1928       unsigned OffsetSGPR =
1929           MRI.createVirtualRegister(&AMDGPU::SReg_32RegClass);
1930       BuildMI(*MBB, MI, DL, get(AMDGPU::S_MOV_B32), OffsetSGPR)
1931               .addImm(HiOffset); // The offset in register is in bytes.
1932       Hi = BuildMI(*MBB, MI, DL, get(HalfSGPROp), RegHi)
1933                     .addOperand(*SBase)
1934                     .addReg(OffsetSGPR);
1935     } else {
1936       Hi = BuildMI(*MBB, MI, DL, get(HalfImmOp), RegHi)
1937                      .addOperand(*SBase)
1938                      .addImm(HiOffset / OffScale);
1939     }
1940   } else {
1941     // Handle the _SGPR variant
1942     MachineOperand *SOff = getNamedOperand(*MI, AMDGPU::OpName::soff);
1943     Lo = BuildMI(*MBB, MI, DL, get(HalfSGPROp), RegLo)
1944                   .addOperand(*SBase)
1945                   .addOperand(*SOff);
1946     unsigned OffsetSGPR = MRI.createVirtualRegister(&AMDGPU::SReg_32RegClass);
1947     BuildMI(*MBB, MI, DL, get(AMDGPU::S_ADD_I32), OffsetSGPR)
1948             .addOperand(*SOff)
1949             .addImm(HalfSize);
1950     Hi = BuildMI(*MBB, MI, DL, get(HalfSGPROp))
1951                   .addOperand(*SBase)
1952                   .addReg(OffsetSGPR);
1953   }
1954
1955   unsigned SubLo, SubHi;
1956   switch (HalfSize) {
1957     case 4:
1958       SubLo = AMDGPU::sub0;
1959       SubHi = AMDGPU::sub1;
1960       break;
1961     case 8:
1962       SubLo = AMDGPU::sub0_sub1;
1963       SubHi = AMDGPU::sub2_sub3;
1964       break;
1965     case 16:
1966       SubLo = AMDGPU::sub0_sub1_sub2_sub3;
1967       SubHi = AMDGPU::sub4_sub5_sub6_sub7;
1968       break;
1969     case 32:
1970       SubLo = AMDGPU::sub0_sub1_sub2_sub3_sub4_sub5_sub6_sub7;
1971       SubHi = AMDGPU::sub8_sub9_sub10_sub11_sub12_sub13_sub14_sub15;
1972       break;
1973     default:
1974       llvm_unreachable("Unhandled HalfSize");
1975   }
1976
1977   BuildMI(*MBB, MI, DL, get(AMDGPU::REG_SEQUENCE))
1978           .addOperand(MI->getOperand(0))
1979           .addReg(RegLo)
1980           .addImm(SubLo)
1981           .addReg(RegHi)
1982           .addImm(SubHi);
1983 }
1984
1985 void SIInstrInfo::moveSMRDToVALU(MachineInstr *MI, MachineRegisterInfo &MRI) const {
1986   MachineBasicBlock *MBB = MI->getParent();
1987   switch (MI->getOpcode()) {
1988     case AMDGPU::S_LOAD_DWORD_IMM:
1989     case AMDGPU::S_LOAD_DWORD_SGPR:
1990     case AMDGPU::S_LOAD_DWORDX2_IMM:
1991     case AMDGPU::S_LOAD_DWORDX2_SGPR:
1992     case AMDGPU::S_LOAD_DWORDX4_IMM:
1993     case AMDGPU::S_LOAD_DWORDX4_SGPR: {
1994       unsigned NewOpcode = getVALUOp(*MI);
1995       unsigned RegOffset;
1996       unsigned ImmOffset;
1997
1998       if (MI->getOperand(2).isReg()) {
1999         RegOffset = MI->getOperand(2).getReg();
2000         ImmOffset = 0;
2001       } else {
2002         assert(MI->getOperand(2).isImm());
2003         // SMRD instructions take a dword offsets on SI and byte offset on VI
2004         // and MUBUF instructions always take a byte offset.
2005         ImmOffset = MI->getOperand(2).getImm();
2006         if (RI.ST.getGeneration() <= AMDGPUSubtarget::SEA_ISLANDS)
2007           ImmOffset <<= 2;
2008         RegOffset = MRI.createVirtualRegister(&AMDGPU::SGPR_32RegClass);
2009
2010         if (isUInt<12>(ImmOffset)) {
2011           BuildMI(*MBB, MI, MI->getDebugLoc(), get(AMDGPU::S_MOV_B32),
2012                   RegOffset)
2013                   .addImm(0);
2014         } else {
2015           BuildMI(*MBB, MI, MI->getDebugLoc(), get(AMDGPU::S_MOV_B32),
2016                   RegOffset)
2017                   .addImm(ImmOffset);
2018           ImmOffset = 0;
2019         }
2020       }
2021
2022       unsigned SRsrc = MRI.createVirtualRegister(&AMDGPU::SReg_128RegClass);
2023       unsigned DWord0 = RegOffset;
2024       unsigned DWord1 = MRI.createVirtualRegister(&AMDGPU::SGPR_32RegClass);
2025       unsigned DWord2 = MRI.createVirtualRegister(&AMDGPU::SGPR_32RegClass);
2026       unsigned DWord3 = MRI.createVirtualRegister(&AMDGPU::SGPR_32RegClass);
2027       uint64_t RsrcDataFormat = getDefaultRsrcDataFormat();
2028
2029       BuildMI(*MBB, MI, MI->getDebugLoc(), get(AMDGPU::S_MOV_B32), DWord1)
2030               .addImm(0);
2031       BuildMI(*MBB, MI, MI->getDebugLoc(), get(AMDGPU::S_MOV_B32), DWord2)
2032               .addImm(RsrcDataFormat & 0xFFFFFFFF);
2033       BuildMI(*MBB, MI, MI->getDebugLoc(), get(AMDGPU::S_MOV_B32), DWord3)
2034               .addImm(RsrcDataFormat >> 32);
2035       BuildMI(*MBB, MI, MI->getDebugLoc(), get(AMDGPU::REG_SEQUENCE), SRsrc)
2036               .addReg(DWord0)
2037               .addImm(AMDGPU::sub0)
2038               .addReg(DWord1)
2039               .addImm(AMDGPU::sub1)
2040               .addReg(DWord2)
2041               .addImm(AMDGPU::sub2)
2042               .addReg(DWord3)
2043               .addImm(AMDGPU::sub3);
2044       MI->setDesc(get(NewOpcode));
2045       if (MI->getOperand(2).isReg()) {
2046         MI->getOperand(2).setReg(MI->getOperand(1).getReg());
2047       } else {
2048         MI->getOperand(2).ChangeToRegister(MI->getOperand(1).getReg(), false);
2049       }
2050       MI->getOperand(1).setReg(SRsrc);
2051       MI->addOperand(*MBB->getParent(), MachineOperand::CreateImm(0));
2052       MI->addOperand(*MBB->getParent(), MachineOperand::CreateImm(ImmOffset));
2053
2054       const TargetRegisterClass *NewDstRC =
2055           RI.getRegClass(get(NewOpcode).OpInfo[0].RegClass);
2056
2057       unsigned DstReg = MI->getOperand(0).getReg();
2058       unsigned NewDstReg = MRI.createVirtualRegister(NewDstRC);
2059       MRI.replaceRegWith(DstReg, NewDstReg);
2060       break;
2061     }
2062     case AMDGPU::S_LOAD_DWORDX8_IMM:
2063     case AMDGPU::S_LOAD_DWORDX8_SGPR: {
2064       MachineInstr *Lo, *Hi;
2065       splitSMRD(MI, &AMDGPU::SReg_128RegClass, AMDGPU::S_LOAD_DWORDX4_IMM,
2066                 AMDGPU::S_LOAD_DWORDX4_SGPR, Lo, Hi);
2067       MI->eraseFromParent();
2068       moveSMRDToVALU(Lo, MRI);
2069       moveSMRDToVALU(Hi, MRI);
2070       break;
2071     }
2072
2073     case AMDGPU::S_LOAD_DWORDX16_IMM:
2074     case AMDGPU::S_LOAD_DWORDX16_SGPR: {
2075       MachineInstr *Lo, *Hi;
2076       splitSMRD(MI, &AMDGPU::SReg_256RegClass, AMDGPU::S_LOAD_DWORDX8_IMM,
2077                 AMDGPU::S_LOAD_DWORDX8_SGPR, Lo, Hi);
2078       MI->eraseFromParent();
2079       moveSMRDToVALU(Lo, MRI);
2080       moveSMRDToVALU(Hi, MRI);
2081       break;
2082     }
2083   }
2084 }
2085
2086 void SIInstrInfo::moveToVALU(MachineInstr &TopInst) const {
2087   SmallVector<MachineInstr *, 128> Worklist;
2088   Worklist.push_back(&TopInst);
2089
2090   while (!Worklist.empty()) {
2091     MachineInstr *Inst = Worklist.pop_back_val();
2092     MachineBasicBlock *MBB = Inst->getParent();
2093     MachineRegisterInfo &MRI = MBB->getParent()->getRegInfo();
2094
2095     unsigned Opcode = Inst->getOpcode();
2096     unsigned NewOpcode = getVALUOp(*Inst);
2097
2098     // Handle some special cases
2099     switch (Opcode) {
2100     default:
2101       if (isSMRD(Inst->getOpcode())) {
2102         moveSMRDToVALU(Inst, MRI);
2103       }
2104       break;
2105     case AMDGPU::S_MOV_B64: {
2106       DebugLoc DL = Inst->getDebugLoc();
2107
2108       // If the source operand is a register we can replace this with a
2109       // copy.
2110       if (Inst->getOperand(1).isReg()) {
2111         MachineInstr *Copy = BuildMI(*MBB, Inst, DL, get(TargetOpcode::COPY))
2112           .addOperand(Inst->getOperand(0))
2113           .addOperand(Inst->getOperand(1));
2114         Worklist.push_back(Copy);
2115       } else {
2116         // Otherwise, we need to split this into two movs, because there is
2117         // no 64-bit VALU move instruction.
2118         unsigned Reg = Inst->getOperand(0).getReg();
2119         unsigned Dst = split64BitImm(Worklist,
2120                                      Inst,
2121                                      MRI,
2122                                      MRI.getRegClass(Reg),
2123                                      Inst->getOperand(1));
2124         MRI.replaceRegWith(Reg, Dst);
2125       }
2126       Inst->eraseFromParent();
2127       continue;
2128     }
2129     case AMDGPU::S_AND_B64:
2130       splitScalar64BitBinaryOp(Worklist, Inst, AMDGPU::S_AND_B32);
2131       Inst->eraseFromParent();
2132       continue;
2133
2134     case AMDGPU::S_OR_B64:
2135       splitScalar64BitBinaryOp(Worklist, Inst, AMDGPU::S_OR_B32);
2136       Inst->eraseFromParent();
2137       continue;
2138
2139     case AMDGPU::S_XOR_B64:
2140       splitScalar64BitBinaryOp(Worklist, Inst, AMDGPU::S_XOR_B32);
2141       Inst->eraseFromParent();
2142       continue;
2143
2144     case AMDGPU::S_NOT_B64:
2145       splitScalar64BitUnaryOp(Worklist, Inst, AMDGPU::S_NOT_B32);
2146       Inst->eraseFromParent();
2147       continue;
2148
2149     case AMDGPU::S_BCNT1_I32_B64:
2150       splitScalar64BitBCNT(Worklist, Inst);
2151       Inst->eraseFromParent();
2152       continue;
2153
2154     case AMDGPU::S_BFE_I64: {
2155       splitScalar64BitBFE(Worklist, Inst);
2156       Inst->eraseFromParent();
2157       continue;
2158     }
2159
2160     case AMDGPU::S_LSHL_B32:
2161       if (ST.getGeneration() >= AMDGPUSubtarget::VOLCANIC_ISLANDS) {
2162         NewOpcode = AMDGPU::V_LSHLREV_B32_e64;
2163         swapOperands(Inst);
2164       }
2165       break;
2166     case AMDGPU::S_ASHR_I32:
2167       if (ST.getGeneration() >= AMDGPUSubtarget::VOLCANIC_ISLANDS) {
2168         NewOpcode = AMDGPU::V_ASHRREV_I32_e64;
2169         swapOperands(Inst);
2170       }
2171       break;
2172     case AMDGPU::S_LSHR_B32:
2173       if (ST.getGeneration() >= AMDGPUSubtarget::VOLCANIC_ISLANDS) {
2174         NewOpcode = AMDGPU::V_LSHRREV_B32_e64;
2175         swapOperands(Inst);
2176       }
2177       break;
2178     case AMDGPU::S_LSHL_B64:
2179       if (ST.getGeneration() >= AMDGPUSubtarget::VOLCANIC_ISLANDS) {
2180         NewOpcode = AMDGPU::V_LSHLREV_B64;
2181         swapOperands(Inst);
2182       }
2183       break;
2184     case AMDGPU::S_ASHR_I64:
2185       if (ST.getGeneration() >= AMDGPUSubtarget::VOLCANIC_ISLANDS) {
2186         NewOpcode = AMDGPU::V_ASHRREV_I64;
2187         swapOperands(Inst);
2188       }
2189       break;
2190     case AMDGPU::S_LSHR_B64:
2191       if (ST.getGeneration() >= AMDGPUSubtarget::VOLCANIC_ISLANDS) {
2192         NewOpcode = AMDGPU::V_LSHRREV_B64;
2193         swapOperands(Inst);
2194       }
2195       break;
2196
2197     case AMDGPU::S_BFE_U64:
2198     case AMDGPU::S_BFM_B64:
2199       llvm_unreachable("Moving this op to VALU not implemented");
2200     }
2201
2202     if (NewOpcode == AMDGPU::INSTRUCTION_LIST_END) {
2203       // We cannot move this instruction to the VALU, so we should try to
2204       // legalize its operands instead.
2205       legalizeOperands(Inst);
2206       continue;
2207     }
2208
2209     // Use the new VALU Opcode.
2210     const MCInstrDesc &NewDesc = get(NewOpcode);
2211     Inst->setDesc(NewDesc);
2212
2213     // Remove any references to SCC. Vector instructions can't read from it, and
2214     // We're just about to add the implicit use / defs of VCC, and we don't want
2215     // both.
2216     for (unsigned i = Inst->getNumOperands() - 1; i > 0; --i) {
2217       MachineOperand &Op = Inst->getOperand(i);
2218       if (Op.isReg() && Op.getReg() == AMDGPU::SCC)
2219         Inst->RemoveOperand(i);
2220     }
2221
2222     if (Opcode == AMDGPU::S_SEXT_I32_I8 || Opcode == AMDGPU::S_SEXT_I32_I16) {
2223       // We are converting these to a BFE, so we need to add the missing
2224       // operands for the size and offset.
2225       unsigned Size = (Opcode == AMDGPU::S_SEXT_I32_I8) ? 8 : 16;
2226       Inst->addOperand(MachineOperand::CreateImm(0));
2227       Inst->addOperand(MachineOperand::CreateImm(Size));
2228
2229     } else if (Opcode == AMDGPU::S_BCNT1_I32_B32) {
2230       // The VALU version adds the second operand to the result, so insert an
2231       // extra 0 operand.
2232       Inst->addOperand(MachineOperand::CreateImm(0));
2233     }
2234
2235     addDescImplicitUseDef(NewDesc, Inst);
2236
2237     if (Opcode == AMDGPU::S_BFE_I32 || Opcode == AMDGPU::S_BFE_U32) {
2238       const MachineOperand &OffsetWidthOp = Inst->getOperand(2);
2239       // If we need to move this to VGPRs, we need to unpack the second operand
2240       // back into the 2 separate ones for bit offset and width.
2241       assert(OffsetWidthOp.isImm() &&
2242              "Scalar BFE is only implemented for constant width and offset");
2243       uint32_t Imm = OffsetWidthOp.getImm();
2244
2245       uint32_t Offset = Imm & 0x3f; // Extract bits [5:0].
2246       uint32_t BitWidth = (Imm & 0x7f0000) >> 16; // Extract bits [22:16].
2247       Inst->RemoveOperand(2); // Remove old immediate.
2248       Inst->addOperand(MachineOperand::CreateImm(Offset));
2249       Inst->addOperand(MachineOperand::CreateImm(BitWidth));
2250     }
2251
2252     // Update the destination register class.
2253
2254     const TargetRegisterClass *NewDstRC = getOpRegClass(*Inst, 0);
2255
2256     switch (Opcode) {
2257       // For target instructions, getOpRegClass just returns the virtual
2258       // register class associated with the operand, so we need to find an
2259       // equivalent VGPR register class in order to move the instruction to the
2260       // VALU.
2261     case AMDGPU::COPY:
2262     case AMDGPU::PHI:
2263     case AMDGPU::REG_SEQUENCE:
2264     case AMDGPU::INSERT_SUBREG:
2265       if (RI.hasVGPRs(NewDstRC))
2266         continue;
2267       NewDstRC = RI.getEquivalentVGPRClass(NewDstRC);
2268       if (!NewDstRC)
2269         continue;
2270       break;
2271     default:
2272       break;
2273     }
2274
2275     unsigned DstReg = Inst->getOperand(0).getReg();
2276     unsigned NewDstReg = MRI.createVirtualRegister(NewDstRC);
2277     MRI.replaceRegWith(DstReg, NewDstReg);
2278
2279     // Legalize the operands
2280     legalizeOperands(Inst);
2281
2282     for (MachineRegisterInfo::use_iterator I = MRI.use_begin(NewDstReg),
2283            E = MRI.use_end(); I != E; ++I) {
2284       MachineInstr &UseMI = *I->getParent();
2285       if (!canReadVGPR(UseMI, I.getOperandNo())) {
2286         Worklist.push_back(&UseMI);
2287       }
2288     }
2289   }
2290 }
2291
2292 //===----------------------------------------------------------------------===//
2293 // Indirect addressing callbacks
2294 //===----------------------------------------------------------------------===//
2295
2296 unsigned SIInstrInfo::calculateIndirectAddress(unsigned RegIndex,
2297                                                  unsigned Channel) const {
2298   assert(Channel == 0);
2299   return RegIndex;
2300 }
2301
2302 const TargetRegisterClass *SIInstrInfo::getIndirectAddrRegClass() const {
2303   return &AMDGPU::VGPR_32RegClass;
2304 }
2305
2306 void SIInstrInfo::splitScalar64BitUnaryOp(
2307   SmallVectorImpl<MachineInstr *> &Worklist,
2308   MachineInstr *Inst,
2309   unsigned Opcode) const {
2310   MachineBasicBlock &MBB = *Inst->getParent();
2311   MachineRegisterInfo &MRI = MBB.getParent()->getRegInfo();
2312
2313   MachineOperand &Dest = Inst->getOperand(0);
2314   MachineOperand &Src0 = Inst->getOperand(1);
2315   DebugLoc DL = Inst->getDebugLoc();
2316
2317   MachineBasicBlock::iterator MII = Inst;
2318
2319   const MCInstrDesc &InstDesc = get(Opcode);
2320   const TargetRegisterClass *Src0RC = Src0.isReg() ?
2321     MRI.getRegClass(Src0.getReg()) :
2322     &AMDGPU::SGPR_32RegClass;
2323
2324   const TargetRegisterClass *Src0SubRC = RI.getSubRegClass(Src0RC, AMDGPU::sub0);
2325
2326   MachineOperand SrcReg0Sub0 = buildExtractSubRegOrImm(MII, MRI, Src0, Src0RC,
2327                                                        AMDGPU::sub0, Src0SubRC);
2328
2329   const TargetRegisterClass *DestRC = MRI.getRegClass(Dest.getReg());
2330   const TargetRegisterClass *DestSubRC = RI.getSubRegClass(DestRC, AMDGPU::sub0);
2331
2332   unsigned DestSub0 = MRI.createVirtualRegister(DestRC);
2333   MachineInstr *LoHalf = BuildMI(MBB, MII, DL, InstDesc, DestSub0)
2334     .addOperand(SrcReg0Sub0);
2335
2336   MachineOperand SrcReg0Sub1 = buildExtractSubRegOrImm(MII, MRI, Src0, Src0RC,
2337                                                        AMDGPU::sub1, Src0SubRC);
2338
2339   unsigned DestSub1 = MRI.createVirtualRegister(DestSubRC);
2340   MachineInstr *HiHalf = BuildMI(MBB, MII, DL, InstDesc, DestSub1)
2341     .addOperand(SrcReg0Sub1);
2342
2343   unsigned FullDestReg = MRI.createVirtualRegister(DestRC);
2344   BuildMI(MBB, MII, DL, get(TargetOpcode::REG_SEQUENCE), FullDestReg)
2345     .addReg(DestSub0)
2346     .addImm(AMDGPU::sub0)
2347     .addReg(DestSub1)
2348     .addImm(AMDGPU::sub1);
2349
2350   MRI.replaceRegWith(Dest.getReg(), FullDestReg);
2351
2352   // Try to legalize the operands in case we need to swap the order to keep it
2353   // valid.
2354   Worklist.push_back(LoHalf);
2355   Worklist.push_back(HiHalf);
2356 }
2357
2358 void SIInstrInfo::splitScalar64BitBinaryOp(
2359   SmallVectorImpl<MachineInstr *> &Worklist,
2360   MachineInstr *Inst,
2361   unsigned Opcode) const {
2362   MachineBasicBlock &MBB = *Inst->getParent();
2363   MachineRegisterInfo &MRI = MBB.getParent()->getRegInfo();
2364
2365   MachineOperand &Dest = Inst->getOperand(0);
2366   MachineOperand &Src0 = Inst->getOperand(1);
2367   MachineOperand &Src1 = Inst->getOperand(2);
2368   DebugLoc DL = Inst->getDebugLoc();
2369
2370   MachineBasicBlock::iterator MII = Inst;
2371
2372   const MCInstrDesc &InstDesc = get(Opcode);
2373   const TargetRegisterClass *Src0RC = Src0.isReg() ?
2374     MRI.getRegClass(Src0.getReg()) :
2375     &AMDGPU::SGPR_32RegClass;
2376
2377   const TargetRegisterClass *Src0SubRC = RI.getSubRegClass(Src0RC, AMDGPU::sub0);
2378   const TargetRegisterClass *Src1RC = Src1.isReg() ?
2379     MRI.getRegClass(Src1.getReg()) :
2380     &AMDGPU::SGPR_32RegClass;
2381
2382   const TargetRegisterClass *Src1SubRC = RI.getSubRegClass(Src1RC, AMDGPU::sub0);
2383
2384   MachineOperand SrcReg0Sub0 = buildExtractSubRegOrImm(MII, MRI, Src0, Src0RC,
2385                                                        AMDGPU::sub0, Src0SubRC);
2386   MachineOperand SrcReg1Sub0 = buildExtractSubRegOrImm(MII, MRI, Src1, Src1RC,
2387                                                        AMDGPU::sub0, Src1SubRC);
2388
2389   const TargetRegisterClass *DestRC = MRI.getRegClass(Dest.getReg());
2390   const TargetRegisterClass *DestSubRC = RI.getSubRegClass(DestRC, AMDGPU::sub0);
2391
2392   unsigned DestSub0 = MRI.createVirtualRegister(DestRC);
2393   MachineInstr *LoHalf = BuildMI(MBB, MII, DL, InstDesc, DestSub0)
2394     .addOperand(SrcReg0Sub0)
2395     .addOperand(SrcReg1Sub0);
2396
2397   MachineOperand SrcReg0Sub1 = buildExtractSubRegOrImm(MII, MRI, Src0, Src0RC,
2398                                                        AMDGPU::sub1, Src0SubRC);
2399   MachineOperand SrcReg1Sub1 = buildExtractSubRegOrImm(MII, MRI, Src1, Src1RC,
2400                                                        AMDGPU::sub1, Src1SubRC);
2401
2402   unsigned DestSub1 = MRI.createVirtualRegister(DestSubRC);
2403   MachineInstr *HiHalf = BuildMI(MBB, MII, DL, InstDesc, DestSub1)
2404     .addOperand(SrcReg0Sub1)
2405     .addOperand(SrcReg1Sub1);
2406
2407   unsigned FullDestReg = MRI.createVirtualRegister(DestRC);
2408   BuildMI(MBB, MII, DL, get(TargetOpcode::REG_SEQUENCE), FullDestReg)
2409     .addReg(DestSub0)
2410     .addImm(AMDGPU::sub0)
2411     .addReg(DestSub1)
2412     .addImm(AMDGPU::sub1);
2413
2414   MRI.replaceRegWith(Dest.getReg(), FullDestReg);
2415
2416   // Try to legalize the operands in case we need to swap the order to keep it
2417   // valid.
2418   Worklist.push_back(LoHalf);
2419   Worklist.push_back(HiHalf);
2420 }
2421
2422 void SIInstrInfo::splitScalar64BitBCNT(SmallVectorImpl<MachineInstr *> &Worklist,
2423                                        MachineInstr *Inst) const {
2424   MachineBasicBlock &MBB = *Inst->getParent();
2425   MachineRegisterInfo &MRI = MBB.getParent()->getRegInfo();
2426
2427   MachineBasicBlock::iterator MII = Inst;
2428   DebugLoc DL = Inst->getDebugLoc();
2429
2430   MachineOperand &Dest = Inst->getOperand(0);
2431   MachineOperand &Src = Inst->getOperand(1);
2432
2433   const MCInstrDesc &InstDesc = get(AMDGPU::V_BCNT_U32_B32_e64);
2434   const TargetRegisterClass *SrcRC = Src.isReg() ?
2435     MRI.getRegClass(Src.getReg()) :
2436     &AMDGPU::SGPR_32RegClass;
2437
2438   unsigned MidReg = MRI.createVirtualRegister(&AMDGPU::VGPR_32RegClass);
2439   unsigned ResultReg = MRI.createVirtualRegister(&AMDGPU::VGPR_32RegClass);
2440
2441   const TargetRegisterClass *SrcSubRC = RI.getSubRegClass(SrcRC, AMDGPU::sub0);
2442
2443   MachineOperand SrcRegSub0 = buildExtractSubRegOrImm(MII, MRI, Src, SrcRC,
2444                                                       AMDGPU::sub0, SrcSubRC);
2445   MachineOperand SrcRegSub1 = buildExtractSubRegOrImm(MII, MRI, Src, SrcRC,
2446                                                       AMDGPU::sub1, SrcSubRC);
2447
2448   MachineInstr *First = BuildMI(MBB, MII, DL, InstDesc, MidReg)
2449     .addOperand(SrcRegSub0)
2450     .addImm(0);
2451
2452   MachineInstr *Second = BuildMI(MBB, MII, DL, InstDesc, ResultReg)
2453     .addOperand(SrcRegSub1)
2454     .addReg(MidReg);
2455
2456   MRI.replaceRegWith(Dest.getReg(), ResultReg);
2457
2458   Worklist.push_back(First);
2459   Worklist.push_back(Second);
2460 }
2461
2462 void SIInstrInfo::splitScalar64BitBFE(SmallVectorImpl<MachineInstr *> &Worklist,
2463                                       MachineInstr *Inst) const {
2464   MachineBasicBlock &MBB = *Inst->getParent();
2465   MachineRegisterInfo &MRI = MBB.getParent()->getRegInfo();
2466   MachineBasicBlock::iterator MII = Inst;
2467   DebugLoc DL = Inst->getDebugLoc();
2468
2469   MachineOperand &Dest = Inst->getOperand(0);
2470   uint32_t Imm = Inst->getOperand(2).getImm();
2471   uint32_t Offset = Imm & 0x3f; // Extract bits [5:0].
2472   uint32_t BitWidth = (Imm & 0x7f0000) >> 16; // Extract bits [22:16].
2473
2474   (void) Offset;
2475
2476   // Only sext_inreg cases handled.
2477   assert(Inst->getOpcode() == AMDGPU::S_BFE_I64 &&
2478          BitWidth <= 32 &&
2479          Offset == 0 &&
2480          "Not implemented");
2481
2482   if (BitWidth < 32) {
2483     unsigned MidRegLo = MRI.createVirtualRegister(&AMDGPU::VGPR_32RegClass);
2484     unsigned MidRegHi = MRI.createVirtualRegister(&AMDGPU::VGPR_32RegClass);
2485     unsigned ResultReg = MRI.createVirtualRegister(&AMDGPU::VReg_64RegClass);
2486
2487     BuildMI(MBB, MII, DL, get(AMDGPU::V_BFE_I32), MidRegLo)
2488       .addReg(Inst->getOperand(1).getReg(), 0, AMDGPU::sub0)
2489       .addImm(0)
2490       .addImm(BitWidth);
2491
2492     BuildMI(MBB, MII, DL, get(AMDGPU::V_ASHRREV_I32_e32), MidRegHi)
2493       .addImm(31)
2494       .addReg(MidRegLo);
2495
2496     BuildMI(MBB, MII, DL, get(TargetOpcode::REG_SEQUENCE), ResultReg)
2497       .addReg(MidRegLo)
2498       .addImm(AMDGPU::sub0)
2499       .addReg(MidRegHi)
2500       .addImm(AMDGPU::sub1);
2501
2502     MRI.replaceRegWith(Dest.getReg(), ResultReg);
2503     return;
2504   }
2505
2506   MachineOperand &Src = Inst->getOperand(1);
2507   unsigned TmpReg = MRI.createVirtualRegister(&AMDGPU::VGPR_32RegClass);
2508   unsigned ResultReg = MRI.createVirtualRegister(&AMDGPU::VReg_64RegClass);
2509
2510   BuildMI(MBB, MII, DL, get(AMDGPU::V_ASHRREV_I32_e64), TmpReg)
2511     .addImm(31)
2512     .addReg(Src.getReg(), 0, AMDGPU::sub0);
2513
2514   BuildMI(MBB, MII, DL, get(TargetOpcode::REG_SEQUENCE), ResultReg)
2515     .addReg(Src.getReg(), 0, AMDGPU::sub0)
2516     .addImm(AMDGPU::sub0)
2517     .addReg(TmpReg)
2518     .addImm(AMDGPU::sub1);
2519
2520   MRI.replaceRegWith(Dest.getReg(), ResultReg);
2521 }
2522
2523 void SIInstrInfo::addDescImplicitUseDef(const MCInstrDesc &NewDesc,
2524                                         MachineInstr *Inst) const {
2525   // Add the implict and explicit register definitions.
2526   if (NewDesc.ImplicitUses) {
2527     for (unsigned i = 0; NewDesc.ImplicitUses[i]; ++i) {
2528       unsigned Reg = NewDesc.ImplicitUses[i];
2529       Inst->addOperand(MachineOperand::CreateReg(Reg, false, true));
2530     }
2531   }
2532
2533   if (NewDesc.ImplicitDefs) {
2534     for (unsigned i = 0; NewDesc.ImplicitDefs[i]; ++i) {
2535       unsigned Reg = NewDesc.ImplicitDefs[i];
2536       Inst->addOperand(MachineOperand::CreateReg(Reg, true, true));
2537     }
2538   }
2539 }
2540
2541 unsigned SIInstrInfo::findUsedSGPR(const MachineInstr *MI,
2542                                    int OpIndices[3]) const {
2543   const MCInstrDesc &Desc = get(MI->getOpcode());
2544
2545   // Find the one SGPR operand we are allowed to use.
2546   unsigned SGPRReg = AMDGPU::NoRegister;
2547
2548   // First we need to consider the instruction's operand requirements before
2549   // legalizing. Some operands are required to be SGPRs, such as implicit uses
2550   // of VCC, but we are still bound by the constant bus requirement to only use
2551   // one.
2552   //
2553   // If the operand's class is an SGPR, we can never move it.
2554
2555   for (const MachineOperand &MO : MI->implicit_operands()) {
2556     // We only care about reads.
2557     if (MO.isDef())
2558       continue;
2559
2560     if (MO.getReg() == AMDGPU::VCC)
2561       return AMDGPU::VCC;
2562
2563     if (MO.getReg() == AMDGPU::FLAT_SCR)
2564       return AMDGPU::FLAT_SCR;
2565   }
2566
2567   unsigned UsedSGPRs[3] = { AMDGPU::NoRegister };
2568   const MachineRegisterInfo &MRI = MI->getParent()->getParent()->getRegInfo();
2569
2570   for (unsigned i = 0; i < 3; ++i) {
2571     int Idx = OpIndices[i];
2572     if (Idx == -1)
2573       break;
2574
2575     const MachineOperand &MO = MI->getOperand(Idx);
2576     if (RI.isSGPRClassID(Desc.OpInfo[Idx].RegClass))
2577       SGPRReg = MO.getReg();
2578
2579     if (MO.isReg() && RI.isSGPRClass(MRI.getRegClass(MO.getReg())))
2580       UsedSGPRs[i] = MO.getReg();
2581   }
2582
2583   if (SGPRReg != AMDGPU::NoRegister)
2584     return SGPRReg;
2585
2586   // We don't have a required SGPR operand, so we have a bit more freedom in
2587   // selecting operands to move.
2588
2589   // Try to select the most used SGPR. If an SGPR is equal to one of the
2590   // others, we choose that.
2591   //
2592   // e.g.
2593   // V_FMA_F32 v0, s0, s0, s0 -> No moves
2594   // V_FMA_F32 v0, s0, s1, s0 -> Move s1
2595
2596   if (UsedSGPRs[0] != AMDGPU::NoRegister) {
2597     if (UsedSGPRs[0] == UsedSGPRs[1] || UsedSGPRs[0] == UsedSGPRs[2])
2598       SGPRReg = UsedSGPRs[0];
2599   }
2600
2601   if (SGPRReg == AMDGPU::NoRegister && UsedSGPRs[1] != AMDGPU::NoRegister) {
2602     if (UsedSGPRs[1] == UsedSGPRs[2])
2603       SGPRReg = UsedSGPRs[1];
2604   }
2605
2606   return SGPRReg;
2607 }
2608
2609 MachineInstrBuilder SIInstrInfo::buildIndirectWrite(
2610                                    MachineBasicBlock *MBB,
2611                                    MachineBasicBlock::iterator I,
2612                                    unsigned ValueReg,
2613                                    unsigned Address, unsigned OffsetReg) const {
2614   const DebugLoc &DL = MBB->findDebugLoc(I);
2615   unsigned IndirectBaseReg = AMDGPU::VGPR_32RegClass.getRegister(
2616                                       getIndirectIndexBegin(*MBB->getParent()));
2617
2618   return BuildMI(*MBB, I, DL, get(AMDGPU::SI_INDIRECT_DST_V1))
2619           .addReg(IndirectBaseReg, RegState::Define)
2620           .addOperand(I->getOperand(0))
2621           .addReg(IndirectBaseReg)
2622           .addReg(OffsetReg)
2623           .addImm(0)
2624           .addReg(ValueReg);
2625 }
2626
2627 MachineInstrBuilder SIInstrInfo::buildIndirectRead(
2628                                    MachineBasicBlock *MBB,
2629                                    MachineBasicBlock::iterator I,
2630                                    unsigned ValueReg,
2631                                    unsigned Address, unsigned OffsetReg) const {
2632   const DebugLoc &DL = MBB->findDebugLoc(I);
2633   unsigned IndirectBaseReg = AMDGPU::VGPR_32RegClass.getRegister(
2634                                       getIndirectIndexBegin(*MBB->getParent()));
2635
2636   return BuildMI(*MBB, I, DL, get(AMDGPU::SI_INDIRECT_SRC))
2637           .addOperand(I->getOperand(0))
2638           .addOperand(I->getOperand(1))
2639           .addReg(IndirectBaseReg)
2640           .addReg(OffsetReg)
2641           .addImm(0);
2642
2643 }
2644
2645 void SIInstrInfo::reserveIndirectRegisters(BitVector &Reserved,
2646                                             const MachineFunction &MF) const {
2647   int End = getIndirectIndexEnd(MF);
2648   int Begin = getIndirectIndexBegin(MF);
2649
2650   if (End == -1)
2651     return;
2652
2653
2654   for (int Index = Begin; Index <= End; ++Index)
2655     Reserved.set(AMDGPU::VGPR_32RegClass.getRegister(Index));
2656
2657   for (int Index = std::max(0, Begin - 1); Index <= End; ++Index)
2658     Reserved.set(AMDGPU::VReg_64RegClass.getRegister(Index));
2659
2660   for (int Index = std::max(0, Begin - 2); Index <= End; ++Index)
2661     Reserved.set(AMDGPU::VReg_96RegClass.getRegister(Index));
2662
2663   for (int Index = std::max(0, Begin - 3); Index <= End; ++Index)
2664     Reserved.set(AMDGPU::VReg_128RegClass.getRegister(Index));
2665
2666   for (int Index = std::max(0, Begin - 7); Index <= End; ++Index)
2667     Reserved.set(AMDGPU::VReg_256RegClass.getRegister(Index));
2668
2669   for (int Index = std::max(0, Begin - 15); Index <= End; ++Index)
2670     Reserved.set(AMDGPU::VReg_512RegClass.getRegister(Index));
2671 }
2672
2673 MachineOperand *SIInstrInfo::getNamedOperand(MachineInstr &MI,
2674                                              unsigned OperandName) const {
2675   int Idx = AMDGPU::getNamedOperandIdx(MI.getOpcode(), OperandName);
2676   if (Idx == -1)
2677     return nullptr;
2678
2679   return &MI.getOperand(Idx);
2680 }
2681
2682 uint64_t SIInstrInfo::getDefaultRsrcDataFormat() const {
2683   uint64_t RsrcDataFormat = AMDGPU::RSRC_DATA_FORMAT;
2684   if (ST.isAmdHsaOS())
2685     RsrcDataFormat |= (1ULL << 56);
2686
2687   return RsrcDataFormat;
2688 }