lib/Target/R600/SIInstrInfo.cpp

   1 //===-- SIInstrInfo.cpp - SI Instruction Information  ---------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 /// \file
  11 /// \brief SI Implementation of TargetInstrInfo.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15
  16 #include "SIInstrInfo.h"
  17 #include "AMDGPUTargetMachine.h"
  18 #include "SIDefines.h"
  19 #include "SIMachineFunctionInfo.h"
  20 #include "llvm/CodeGen/MachineFrameInfo.h"
  21 #include "llvm/CodeGen/MachineInstrBuilder.h"
  22 #include "llvm/CodeGen/MachineRegisterInfo.h"
  23 #include "llvm/IR/Function.h"
  24 #include "llvm/CodeGen/RegisterScavenging.h"
  25 #include "llvm/MC/MCInstrDesc.h"
  26 #include "llvm/Support/Debug.h"
  27
  28 using namespace llvm;
  29
  30 SIInstrInfo::SIInstrInfo(const AMDGPUSubtarget &st)
  31   : AMDGPUInstrInfo(st),
  32     RI(st) { }
  33
  34 //===----------------------------------------------------------------------===//
  35 // TargetInstrInfo callbacks
  36 //===----------------------------------------------------------------------===//
  37
  38 static unsigned getNumOperandsNoGlue(SDNode *Node) {
  39   unsigned N = Node->getNumOperands();
  40   while (N && Node->getOperand(N - 1).getValueType() == MVT::Glue)
  41     --N;
  42   return N;
  43 }
  44
  45 static SDValue findChainOperand(SDNode *Load) {
  46   SDValue LastOp = Load->getOperand(getNumOperandsNoGlue(Load) - 1);
  47   assert(LastOp.getValueType() == MVT::Other && "Chain missing from load node");
  48   return LastOp;
  49 }
  50
  51 /// \brief Returns true if both nodes have the same value for the given
  52 ///        operand \p Op, or if both nodes do not have this operand.
  53 static bool nodesHaveSameOperandValue(SDNode *N0, SDNode* N1, unsigned OpName) {
  54   unsigned Opc0 = N0->getMachineOpcode();
  55   unsigned Opc1 = N1->getMachineOpcode();
  56
  57   int Op0Idx = AMDGPU::getNamedOperandIdx(Opc0, OpName);
  58   int Op1Idx = AMDGPU::getNamedOperandIdx(Opc1, OpName);
  59
  60   if (Op0Idx == -1 && Op1Idx == -1)
  61     return true;
  62
  63
  64   if ((Op0Idx == -1 && Op1Idx != -1) ||
  65       (Op1Idx == -1 && Op0Idx != -1))
  66     return false;
  67
  68   // getNamedOperandIdx returns the index for the MachineInstr's operands,
  69   // which includes the result as the first operand. We are indexing into the
  70   // MachineSDNode's operands, so we need to skip the result operand to get
  71   // the real index.
  72   --Op0Idx;
  73   --Op1Idx;
  74
  75   return N0->getOperand(Op0Idx) == N1->getOperand(Op1Idx);
  76 }
  77
  78 bool SIInstrInfo::areLoadsFromSameBasePtr(SDNode *Load0, SDNode *Load1,
  79                                           int64_t &Offset0,
  80                                           int64_t &Offset1) const {
  81   if (!Load0->isMachineOpcode() || !Load1->isMachineOpcode())
  82     return false;
  83
  84   unsigned Opc0 = Load0->getMachineOpcode();
  85   unsigned Opc1 = Load1->getMachineOpcode();
  86
  87   // Make sure both are actually loads.
  88   if (!get(Opc0).mayLoad() || !get(Opc1).mayLoad())
  89     return false;
  90
  91   if (isDS(Opc0) && isDS(Opc1)) {
  92
  93     // FIXME: Handle this case:
  94     if (getNumOperandsNoGlue(Load0) != getNumOperandsNoGlue(Load1))
  95       return false;
  96
  97     // Check base reg.
  98     if (Load0->getOperand(1) != Load1->getOperand(1))
  99       return false;
 100
 101     // Check chain.
 102     if (findChainOperand(Load0) != findChainOperand(Load1))
 103       return false;
 104
 105     // Skip read2 / write2 variants for simplicity.
 106     // TODO: We should report true if the used offsets are adjacent (excluded
 107     // st64 versions).
 108     if (AMDGPU::getNamedOperandIdx(Opc0, AMDGPU::OpName::data1) != -1 ||
 109         AMDGPU::getNamedOperandIdx(Opc1, AMDGPU::OpName::data1) != -1)
 110       return false;
 111
 112     Offset0 = cast<ConstantSDNode>(Load0->getOperand(2))->getZExtValue();
 113     Offset1 = cast<ConstantSDNode>(Load1->getOperand(2))->getZExtValue();
 114     return true;
 115   }
 116
 117   if (isSMRD(Opc0) && isSMRD(Opc1)) {
 118     assert(getNumOperandsNoGlue(Load0) == getNumOperandsNoGlue(Load1));
 119
 120     // Check base reg.
 121     if (Load0->getOperand(0) != Load1->getOperand(0))
 122       return false;
 123
 124     // Check chain.
 125     if (findChainOperand(Load0) != findChainOperand(Load1))
 126       return false;
 127
 128     Offset0 = cast<ConstantSDNode>(Load0->getOperand(1))->getZExtValue();
 129     Offset1 = cast<ConstantSDNode>(Load1->getOperand(1))->getZExtValue();
 130     return true;
 131   }
 132
 133   // MUBUF and MTBUF can access the same addresses.
 134   if ((isMUBUF(Opc0) || isMTBUF(Opc0)) && (isMUBUF(Opc1) || isMTBUF(Opc1))) {
 135
 136     // MUBUF and MTBUF have vaddr at different indices.
 137     if (!nodesHaveSameOperandValue(Load0, Load1, AMDGPU::OpName::soffset) ||
 138         findChainOperand(Load0) != findChainOperand(Load1) ||
 139         !nodesHaveSameOperandValue(Load0, Load1, AMDGPU::OpName::vaddr) ||
 140         !nodesHaveSameOperandValue(Load0, Load1, AMDGPU::OpName::srsrc))
 141       return false;
 142
 143     int OffIdx0 = AMDGPU::getNamedOperandIdx(Opc0, AMDGPU::OpName::offset);
 144     int OffIdx1 = AMDGPU::getNamedOperandIdx(Opc1, AMDGPU::OpName::offset);
 145
 146     if (OffIdx0 == -1 || OffIdx1 == -1)
 147       return false;
 148
 149     // getNamedOperandIdx returns the index for MachineInstrs.  Since they
 150     // inlcude the output in the operand list, but SDNodes don't, we need to
 151     // subtract the index by one.
 152     --OffIdx0;
 153     --OffIdx1;
 154
 155     SDValue Off0 = Load0->getOperand(OffIdx0);
 156     SDValue Off1 = Load1->getOperand(OffIdx1);
 157
 158     // The offset might be a FrameIndexSDNode.
 159     if (!isa<ConstantSDNode>(Off0) || !isa<ConstantSDNode>(Off1))
 160       return false;
 161
 162     Offset0 = cast<ConstantSDNode>(Off0)->getZExtValue();
 163     Offset1 = cast<ConstantSDNode>(Off1)->getZExtValue();
 164     return true;
 165   }
 166
 167   return false;
 168 }
 169
 170 static bool isStride64(unsigned Opc) {
 171   switch (Opc) {
 172   case AMDGPU::DS_READ2ST64_B32:
 173   case AMDGPU::DS_READ2ST64_B64:
 174   case AMDGPU::DS_WRITE2ST64_B32:
 175   case AMDGPU::DS_WRITE2ST64_B64:
 176     return true;
 177   default:
 178     return false;
 179   }
 180 }
 181
 182 bool SIInstrInfo::getLdStBaseRegImmOfs(MachineInstr *LdSt,
 183                                        unsigned &BaseReg, unsigned &Offset,
 184                                        const TargetRegisterInfo *TRI) const {
 185   unsigned Opc = LdSt->getOpcode();
 186   if (isDS(Opc)) {
 187     const MachineOperand *OffsetImm = getNamedOperand(*LdSt,
 188                                                       AMDGPU::OpName::offset);
 189     if (OffsetImm) {
 190       // Normal, single offset LDS instruction.
 191       const MachineOperand *AddrReg = getNamedOperand(*LdSt,
 192                                                       AMDGPU::OpName::addr);
 193
 194       BaseReg = AddrReg->getReg();
 195       Offset = OffsetImm->getImm();
 196       return true;
 197     }
 198
 199     // The 2 offset instructions use offset0 and offset1 instead. We can treat
 200     // these as a load with a single offset if the 2 offsets are consecutive. We
 201     // will use this for some partially aligned loads.
 202     const MachineOperand *Offset0Imm = getNamedOperand(*LdSt,
 203                                                        AMDGPU::OpName::offset0);
 204     const MachineOperand *Offset1Imm = getNamedOperand(*LdSt,
 205                                                        AMDGPU::OpName::offset1);
 206
 207     uint8_t Offset0 = Offset0Imm->getImm();
 208     uint8_t Offset1 = Offset1Imm->getImm();
 209     assert(Offset1 > Offset0);
 210
 211     if (Offset1 - Offset0 == 1) {
 212       // Each of these offsets is in element sized units, so we need to convert
 213       // to bytes of the individual reads.
 214
 215       unsigned EltSize;
 216       if (LdSt->mayLoad())
 217         EltSize = getOpRegClass(*LdSt, 0)->getSize() / 2;
 218       else {
 219         assert(LdSt->mayStore());
 220         int Data0Idx = AMDGPU::getNamedOperandIdx(Opc, AMDGPU::OpName::data0);
 221         EltSize = getOpRegClass(*LdSt, Data0Idx)->getSize();
 222       }
 223
 224       if (isStride64(Opc))
 225         EltSize *= 64;
 226
 227       const MachineOperand *AddrReg = getNamedOperand(*LdSt,
 228                                                       AMDGPU::OpName::addr);
 229       BaseReg = AddrReg->getReg();
 230       Offset = EltSize * Offset0;
 231       return true;
 232     }
 233
 234     return false;
 235   }
 236
 237   if (isMUBUF(Opc) || isMTBUF(Opc)) {
 238     if (AMDGPU::getNamedOperandIdx(Opc, AMDGPU::OpName::soffset) != -1)
 239       return false;
 240
 241     const MachineOperand *AddrReg = getNamedOperand(*LdSt,
 242                                                     AMDGPU::OpName::vaddr);
 243     if (!AddrReg)
 244       return false;
 245
 246     const MachineOperand *OffsetImm = getNamedOperand(*LdSt,
 247                                                       AMDGPU::OpName::offset);
 248     BaseReg = AddrReg->getReg();
 249     Offset = OffsetImm->getImm();
 250     return true;
 251   }
 252
 253   if (isSMRD(Opc)) {
 254     const MachineOperand *OffsetImm = getNamedOperand(*LdSt,
 255                                                       AMDGPU::OpName::offset);
 256     if (!OffsetImm)
 257       return false;
 258
 259     const MachineOperand *SBaseReg = getNamedOperand(*LdSt,
 260                                                      AMDGPU::OpName::sbase);
 261     BaseReg = SBaseReg->getReg();
 262     Offset = OffsetImm->getImm();
 263     return true;
 264   }
 265
 266   return false;
 267 }
 268
 269 bool SIInstrInfo::shouldClusterLoads(MachineInstr *FirstLdSt,
 270                                      MachineInstr *SecondLdSt,
 271                                      unsigned NumLoads) const {
 272   unsigned Opc0 = FirstLdSt->getOpcode();
 273   unsigned Opc1 = SecondLdSt->getOpcode();
 274
 275   // TODO: This needs finer tuning
 276   if (NumLoads > 4)
 277     return false;
 278
 279   if (isDS(Opc0) && isDS(Opc1))
 280     return true;
 281
 282   if (isSMRD(Opc0) && isSMRD(Opc1))
 283     return true;
 284
 285   if ((isMUBUF(Opc0) || isMTBUF(Opc0)) && (isMUBUF(Opc1) || isMTBUF(Opc1)))
 286     return true;
 287
 288   return false;
 289 }
 290
 291 void
 292 SIInstrInfo::copyPhysReg(MachineBasicBlock &MBB,
 293                          MachineBasicBlock::iterator MI, DebugLoc DL,
 294                          unsigned DestReg, unsigned SrcReg,
 295                          bool KillSrc) const {
 296
 297   // If we are trying to copy to or from SCC, there is a bug somewhere else in
 298   // the backend.  While it may be theoretically possible to do this, it should
 299   // never be necessary.
 300   assert(DestReg != AMDGPU::SCC && SrcReg != AMDGPU::SCC);
 301
 302   static const int16_t Sub0_15[] = {
 303     AMDGPU::sub0, AMDGPU::sub1, AMDGPU::sub2, AMDGPU::sub3,
 304     AMDGPU::sub4, AMDGPU::sub5, AMDGPU::sub6, AMDGPU::sub7,
 305     AMDGPU::sub8, AMDGPU::sub9, AMDGPU::sub10, AMDGPU::sub11,
 306     AMDGPU::sub12, AMDGPU::sub13, AMDGPU::sub14, AMDGPU::sub15, 0
 307   };
 308
 309   static const int16_t Sub0_7[] = {
 310     AMDGPU::sub0, AMDGPU::sub1, AMDGPU::sub2, AMDGPU::sub3,
 311     AMDGPU::sub4, AMDGPU::sub5, AMDGPU::sub6, AMDGPU::sub7, 0
 312   };
 313
 314   static const int16_t Sub0_3[] = {
 315     AMDGPU::sub0, AMDGPU::sub1, AMDGPU::sub2, AMDGPU::sub3, 0
 316   };
 317
 318   static const int16_t Sub0_2[] = {
 319     AMDGPU::sub0, AMDGPU::sub1, AMDGPU::sub2, 0
 320   };
 321
 322   static const int16_t Sub0_1[] = {
 323     AMDGPU::sub0, AMDGPU::sub1, 0
 324   };
 325
 326   unsigned Opcode;
 327   const int16_t *SubIndices;
 328
 329   if (AMDGPU::SReg_32RegClass.contains(DestReg)) {
 330     assert(AMDGPU::SReg_32RegClass.contains(SrcReg));
 331     BuildMI(MBB, MI, DL, get(AMDGPU::S_MOV_B32), DestReg)
 332             .addReg(SrcReg, getKillRegState(KillSrc));
 333     return;
 334
 335   } else if (AMDGPU::SReg_64RegClass.contains(DestReg)) {
 336     assert(AMDGPU::SReg_64RegClass.contains(SrcReg));
 337     BuildMI(MBB, MI, DL, get(AMDGPU::S_MOV_B64), DestReg)
 338             .addReg(SrcReg, getKillRegState(KillSrc));
 339     return;
 340
 341   } else if (AMDGPU::SReg_128RegClass.contains(DestReg)) {
 342     assert(AMDGPU::SReg_128RegClass.contains(SrcReg));
 343     Opcode = AMDGPU::S_MOV_B32;
 344     SubIndices = Sub0_3;
 345
 346   } else if (AMDGPU::SReg_256RegClass.contains(DestReg)) {
 347     assert(AMDGPU::SReg_256RegClass.contains(SrcReg));
 348     Opcode = AMDGPU::S_MOV_B32;
 349     SubIndices = Sub0_7;
 350
 351   } else if (AMDGPU::SReg_512RegClass.contains(DestReg)) {
 352     assert(AMDGPU::SReg_512RegClass.contains(SrcReg));
 353     Opcode = AMDGPU::S_MOV_B32;
 354     SubIndices = Sub0_15;
 355
 356   } else if (AMDGPU::VReg_32RegClass.contains(DestReg)) {
 357     assert(AMDGPU::VReg_32RegClass.contains(SrcReg) ||
 358            AMDGPU::SReg_32RegClass.contains(SrcReg));
 359     BuildMI(MBB, MI, DL, get(AMDGPU::V_MOV_B32_e32), DestReg)
 360             .addReg(SrcReg, getKillRegState(KillSrc));
 361     return;
 362
 363   } else if (AMDGPU::VReg_64RegClass.contains(DestReg)) {
 364     assert(AMDGPU::VReg_64RegClass.contains(SrcReg) ||
 365            AMDGPU::SReg_64RegClass.contains(SrcReg));
 366     Opcode = AMDGPU::V_MOV_B32_e32;
 367     SubIndices = Sub0_1;
 368
 369   } else if (AMDGPU::VReg_96RegClass.contains(DestReg)) {
 370     assert(AMDGPU::VReg_96RegClass.contains(SrcReg));
 371     Opcode = AMDGPU::V_MOV_B32_e32;
 372     SubIndices = Sub0_2;
 373
 374   } else if (AMDGPU::VReg_128RegClass.contains(DestReg)) {
 375     assert(AMDGPU::VReg_128RegClass.contains(SrcReg) ||
 376            AMDGPU::SReg_128RegClass.contains(SrcReg));
 377     Opcode = AMDGPU::V_MOV_B32_e32;
 378     SubIndices = Sub0_3;
 379
 380   } else if (AMDGPU::VReg_256RegClass.contains(DestReg)) {
 381     assert(AMDGPU::VReg_256RegClass.contains(SrcReg) ||
 382            AMDGPU::SReg_256RegClass.contains(SrcReg));
 383     Opcode = AMDGPU::V_MOV_B32_e32;
 384     SubIndices = Sub0_7;
 385
 386   } else if (AMDGPU::VReg_512RegClass.contains(DestReg)) {
 387     assert(AMDGPU::VReg_512RegClass.contains(SrcReg) ||
 388            AMDGPU::SReg_512RegClass.contains(SrcReg));
 389     Opcode = AMDGPU::V_MOV_B32_e32;
 390     SubIndices = Sub0_15;
 391
 392   } else {
 393     llvm_unreachable("Can't copy register!");
 394   }
 395
 396   while (unsigned SubIdx = *SubIndices++) {
 397     MachineInstrBuilder Builder = BuildMI(MBB, MI, DL,
 398       get(Opcode), RI.getSubReg(DestReg, SubIdx));
 399
 400     Builder.addReg(RI.getSubReg(SrcReg, SubIdx), getKillRegState(KillSrc));
 401
 402     if (*SubIndices)
 403       Builder.addReg(DestReg, RegState::Define | RegState::Implicit);
 404   }
 405 }
 406
 407 unsigned SIInstrInfo::commuteOpcode(unsigned Opcode) const {
 408   int NewOpc;
 409
 410   // Try to map original to commuted opcode
 411   if ((NewOpc = AMDGPU::getCommuteRev(Opcode)) != -1)
 412     return NewOpc;
 413
 414   // Try to map commuted to original opcode
 415   if ((NewOpc = AMDGPU::getCommuteOrig(Opcode)) != -1)
 416     return NewOpc;
 417
 418   return Opcode;
 419 }
 420
 421 static bool shouldTryToSpillVGPRs(MachineFunction *MF) {
 422
 423   SIMachineFunctionInfo *MFI = MF->getInfo<SIMachineFunctionInfo>();
 424   const TargetMachine &TM = MF->getTarget();
 425
 426   // FIXME: Even though it can cause problems, we need to enable
 427   // spilling at -O0, since the fast register allocator always
 428   // spills registers that are live at the end of blocks.
 429   return MFI->getShaderType() == ShaderType::COMPUTE &&
 430          TM.getOptLevel() == CodeGenOpt::None;
 431
 432 }
 433
 434 void SIInstrInfo::storeRegToStackSlot(MachineBasicBlock &MBB,
 435                                       MachineBasicBlock::iterator MI,
 436                                       unsigned SrcReg, bool isKill,
 437                                       int FrameIndex,
 438                                       const TargetRegisterClass *RC,
 439                                       const TargetRegisterInfo *TRI) const {
 440   MachineFunction *MF = MBB.getParent();
 441   MachineFrameInfo *FrameInfo = MF->getFrameInfo();
 442   DebugLoc DL = MBB.findDebugLoc(MI);
 443   int Opcode = -1;
 444
 445   if (RI.isSGPRClass(RC)) {
 446     // We are only allowed to create one new instruction when spilling
 447     // registers, so we need to use pseudo instruction for spilling
 448     // SGPRs.
 449     switch (RC->getSize() * 8) {
 450       case 32:  Opcode = AMDGPU::SI_SPILL_S32_SAVE;  break;
 451       case 64:  Opcode = AMDGPU::SI_SPILL_S64_SAVE;  break;
 452       case 128: Opcode = AMDGPU::SI_SPILL_S128_SAVE; break;
 453       case 256: Opcode = AMDGPU::SI_SPILL_S256_SAVE; break;
 454       case 512: Opcode = AMDGPU::SI_SPILL_S512_SAVE; break;
 455     }
 456   } else if(shouldTryToSpillVGPRs(MF) && RI.hasVGPRs(RC)) {
 457     switch(RC->getSize() * 8) {
 458       case 32: Opcode = AMDGPU::SI_SPILL_V32_SAVE; break;
 459       case 64: Opcode = AMDGPU::SI_SPILL_V64_SAVE; break;
 460       case 96: Opcode = AMDGPU::SI_SPILL_V96_SAVE; break;
 461       case 128: Opcode = AMDGPU::SI_SPILL_V128_SAVE; break;
 462       case 256: Opcode = AMDGPU::SI_SPILL_V256_SAVE; break;
 463       case 512: Opcode = AMDGPU::SI_SPILL_V512_SAVE; break;
 464     }
 465   }
 466
 467   if (Opcode != -1) {
 468     FrameInfo->setObjectAlignment(FrameIndex, 4);
 469     BuildMI(MBB, MI, DL, get(Opcode))
 470             .addReg(SrcReg)
 471             .addFrameIndex(FrameIndex);
 472   } else {
 473     LLVMContext &Ctx = MF->getFunction()->getContext();
 474     Ctx.emitError("SIInstrInfo::storeRegToStackSlot - Do not know how to"
 475                   " spill register");
 476     BuildMI(MBB, MI, DL, get(AMDGPU::V_MOV_B32_e32), AMDGPU::VGPR0)
 477             .addReg(SrcReg);
 478   }
 479 }
 480
 481 void SIInstrInfo::loadRegFromStackSlot(MachineBasicBlock &MBB,
 482                                        MachineBasicBlock::iterator MI,
 483                                        unsigned DestReg, int FrameIndex,
 484                                        const TargetRegisterClass *RC,
 485                                        const TargetRegisterInfo *TRI) const {
 486   MachineFunction *MF = MBB.getParent();
 487   MachineFrameInfo *FrameInfo = MF->getFrameInfo();
 488   DebugLoc DL = MBB.findDebugLoc(MI);
 489   int Opcode = -1;
 490
 491   if (RI.isSGPRClass(RC)){
 492     switch(RC->getSize() * 8) {
 493       case 32:  Opcode = AMDGPU::SI_SPILL_S32_RESTORE; break;
 494       case 64:  Opcode = AMDGPU::SI_SPILL_S64_RESTORE;  break;
 495       case 128: Opcode = AMDGPU::SI_SPILL_S128_RESTORE; break;
 496       case 256: Opcode = AMDGPU::SI_SPILL_S256_RESTORE; break;
 497       case 512: Opcode = AMDGPU::SI_SPILL_S512_RESTORE; break;
 498     }
 499   } else if(shouldTryToSpillVGPRs(MF) && RI.hasVGPRs(RC)) {
 500     switch(RC->getSize() * 8) {
 501       case 32: Opcode = AMDGPU::SI_SPILL_V32_RESTORE; break;
 502       case 64: Opcode = AMDGPU::SI_SPILL_V64_RESTORE; break;
 503       case 96: Opcode = AMDGPU::SI_SPILL_V96_RESTORE; break;
 504       case 128: Opcode = AMDGPU::SI_SPILL_V128_RESTORE; break;
 505       case 256: Opcode = AMDGPU::SI_SPILL_V256_RESTORE; break;
 506       case 512: Opcode = AMDGPU::SI_SPILL_V512_RESTORE; break;
 507     }
 508   }
 509
 510   if (Opcode != -1) {
 511     FrameInfo->setObjectAlignment(FrameIndex, 4);
 512     BuildMI(MBB, MI, DL, get(Opcode), DestReg)
 513             .addFrameIndex(FrameIndex);
 514   } else {
 515     LLVMContext &Ctx = MF->getFunction()->getContext();
 516     Ctx.emitError("SIInstrInfo::loadRegFromStackSlot - Do not know how to"
 517                   " restore register");
 518     BuildMI(MBB, MI, DL, get(AMDGPU::V_MOV_B32_e32), DestReg)
 519             .addReg(AMDGPU::VGPR0);
 520   }
 521 }
 522
 523 /// \param @Offset Offset in bytes of the FrameIndex being spilled
 524 unsigned SIInstrInfo::calculateLDSSpillAddress(MachineBasicBlock &MBB,
 525                                                MachineBasicBlock::iterator MI,
 526                                                RegScavenger *RS, unsigned TmpReg,
 527                                                unsigned FrameOffset,
 528                                                unsigned Size) const {
 529   MachineFunction *MF = MBB.getParent();
 530   SIMachineFunctionInfo *MFI = MF->getInfo<SIMachineFunctionInfo>();
 531   const AMDGPUSubtarget &ST = MF->getTarget().getSubtarget<AMDGPUSubtarget>();
 532   const SIRegisterInfo *TRI =
 533       static_cast<const SIRegisterInfo*>(ST.getRegisterInfo());
 534   DebugLoc DL = MBB.findDebugLoc(MI);
 535   unsigned WorkGroupSize = MFI->getMaximumWorkGroupSize(*MF);
 536   unsigned WavefrontSize = ST.getWavefrontSize();
 537
 538   unsigned TIDReg = MFI->getTIDReg();
 539   if (!MFI->hasCalculatedTID()) {
 540     MachineBasicBlock &Entry = MBB.getParent()->front();
 541     MachineBasicBlock::iterator Insert = Entry.front();
 542     DebugLoc DL = Insert->getDebugLoc();
 543
 544     TIDReg = RI.findUnusedVGPR(MF->getRegInfo());
 545     if (TIDReg == AMDGPU::NoRegister)
 546       return TIDReg;
 547
 548
 549     if (MFI->getShaderType() == ShaderType::COMPUTE &&
 550         WorkGroupSize > WavefrontSize) {
 551
 552       unsigned TIDIGXReg = TRI->getPreloadedValue(*MF, SIRegisterInfo::TIDIG_X);
 553       unsigned TIDIGYReg = TRI->getPreloadedValue(*MF, SIRegisterInfo::TIDIG_Y);
 554       unsigned TIDIGZReg = TRI->getPreloadedValue(*MF, SIRegisterInfo::TIDIG_Z);
 555       unsigned InputPtrReg =
 556           TRI->getPreloadedValue(*MF, SIRegisterInfo::INPUT_PTR);
 557       static const unsigned TIDIGRegs[3] = {
 558         TIDIGXReg, TIDIGYReg, TIDIGZReg
 559       };
 560       for (unsigned Reg : TIDIGRegs) {
 561         if (!Entry.isLiveIn(Reg))
 562           Entry.addLiveIn(Reg);
 563       }
 564
 565       RS->enterBasicBlock(&Entry);
 566       unsigned STmp0 = RS->scavengeRegister(&AMDGPU::SGPR_32RegClass, 0);
 567       unsigned STmp1 = RS->scavengeRegister(&AMDGPU::SGPR_32RegClass, 0);
 568       BuildMI(Entry, Insert, DL, get(AMDGPU::S_LOAD_DWORD_IMM), STmp0)
 569               .addReg(InputPtrReg)
 570               .addImm(SI::KernelInputOffsets::NGROUPS_Z);
 571       BuildMI(Entry, Insert, DL, get(AMDGPU::S_LOAD_DWORD_IMM), STmp1)
 572               .addReg(InputPtrReg)
 573               .addImm(SI::KernelInputOffsets::NGROUPS_Y);
 574
 575       // NGROUPS.X * NGROUPS.Y
 576       BuildMI(Entry, Insert, DL, get(AMDGPU::S_MUL_I32), STmp1)
 577               .addReg(STmp1)
 578               .addReg(STmp0);
 579       // (NGROUPS.X * NGROUPS.Y) * TIDIG.X
 580       BuildMI(Entry, Insert, DL, get(AMDGPU::V_MUL_U32_U24_e32), TIDReg)
 581               .addReg(STmp1)
 582               .addReg(TIDIGXReg);
 583       // NGROUPS.Z * TIDIG.Y + (NGROUPS.X * NGROPUS.Y * TIDIG.X)
 584       BuildMI(Entry, Insert, DL, get(AMDGPU::V_MAD_U32_U24), TIDReg)
 585               .addReg(STmp0)
 586               .addReg(TIDIGYReg)
 587               .addReg(TIDReg);
 588       // (NGROUPS.Z * TIDIG.Y + (NGROUPS.X * NGROPUS.Y * TIDIG.X)) + TIDIG.Z
 589       BuildMI(Entry, Insert, DL, get(AMDGPU::V_ADD_I32_e32), TIDReg)
 590               .addReg(TIDReg)
 591               .addReg(TIDIGZReg);
 592     } else {
 593       // Get the wave id
 594       BuildMI(Entry, Insert, DL, get(AMDGPU::V_MBCNT_LO_U32_B32_e64),
 595               TIDReg)
 596               .addImm(-1)
 597               .addImm(0);
 598
 599       BuildMI(Entry, Insert, DL, get(AMDGPU::V_MBCNT_HI_U32_B32_e32),
 600               TIDReg)
 601               .addImm(-1)
 602               .addReg(TIDReg);
 603     }
 604
 605     BuildMI(Entry, Insert, DL, get(AMDGPU::V_LSHLREV_B32_e32),
 606             TIDReg)
 607             .addImm(2)
 608             .addReg(TIDReg);
 609     MFI->setTIDReg(TIDReg);
 610   }
 611
 612   // Add FrameIndex to LDS offset
 613   unsigned LDSOffset = MFI->LDSSize + (FrameOffset * WorkGroupSize);
 614   BuildMI(MBB, MI, DL, get(AMDGPU::V_ADD_I32_e32), TmpReg)
 615           .addImm(LDSOffset)
 616           .addReg(TIDReg);
 617
 618   return TmpReg;
 619 }
 620
 621 void SIInstrInfo::insertNOPs(MachineBasicBlock::iterator MI,
 622                              int Count) const {
 623   while (Count > 0) {
 624     int Arg;
 625     if (Count >= 8)
 626       Arg = 7;
 627     else
 628       Arg = Count - 1;
 629     Count -= 8;
 630     BuildMI(*MI->getParent(), MI, MI->getDebugLoc(), get(AMDGPU::S_NOP))
 631             .addImm(Arg);
 632   }
 633 }
 634
 635 bool SIInstrInfo::expandPostRAPseudo(MachineBasicBlock::iterator MI) const {
 636   MachineBasicBlock &MBB = *MI->getParent();
 637   DebugLoc DL = MBB.findDebugLoc(MI);
 638   switch (MI->getOpcode()) {
 639   default: return AMDGPUInstrInfo::expandPostRAPseudo(MI);
 640
 641   case AMDGPU::SI_CONSTDATA_PTR: {
 642     unsigned Reg = MI->getOperand(0).getReg();
 643     unsigned RegLo = RI.getSubReg(Reg, AMDGPU::sub0);
 644     unsigned RegHi = RI.getSubReg(Reg, AMDGPU::sub1);
 645
 646     BuildMI(MBB, MI, DL, get(AMDGPU::S_GETPC_B64), Reg);
 647
 648     // Add 32-bit offset from this instruction to the start of the constant data.
 649     BuildMI(MBB, MI, DL, get(AMDGPU::S_ADD_U32), RegLo)
 650             .addReg(RegLo)
 651             .addTargetIndex(AMDGPU::TI_CONSTDATA_START)
 652             .addReg(AMDGPU::SCC, RegState::Define | RegState::Implicit);
 653     BuildMI(MBB, MI, DL, get(AMDGPU::S_ADDC_U32), RegHi)
 654             .addReg(RegHi)
 655             .addImm(0)
 656             .addReg(AMDGPU::SCC, RegState::Define | RegState::Implicit)
 657             .addReg(AMDGPU::SCC, RegState::Implicit);
 658     MI->eraseFromParent();
 659     break;
 660   }
 661   case AMDGPU::SGPR_USE:
 662     // This is just a placeholder for register allocation.
 663     MI->eraseFromParent();
 664     break;
 665   }
 666   return true;
 667 }
 668
 669 MachineInstr *SIInstrInfo::commuteInstruction(MachineInstr *MI,
 670                                               bool NewMI) const {
 671   if (MI->getNumOperands() < 3)
 672     return nullptr;
 673
 674   int Src0Idx = AMDGPU::getNamedOperandIdx(MI->getOpcode(),
 675                                            AMDGPU::OpName::src0);
 676   assert(Src0Idx != -1 && "Should always have src0 operand");
 677
 678   MachineOperand &Src0 = MI->getOperand(Src0Idx);
 679   if (!Src0.isReg())
 680     return nullptr;
 681
 682   int Src1Idx = AMDGPU::getNamedOperandIdx(MI->getOpcode(),
 683                                            AMDGPU::OpName::src1);
 684   if (Src1Idx == -1)
 685     return nullptr;
 686
 687   MachineOperand &Src1 = MI->getOperand(Src1Idx);
 688
 689   // Make sure it's legal to commute operands for VOP2.
 690   if (isVOP2(MI->getOpcode()) &&
 691       (!isOperandLegal(MI, Src0Idx, &Src1) ||
 692        !isOperandLegal(MI, Src1Idx, &Src0)))
 693     return nullptr;
 694
 695   if (!Src1.isReg()) {
 696     // Allow commuting instructions with Imm or FPImm operands.
 697     if (NewMI || (!Src1.isImm() && !Src1.isFPImm()) ||
 698        (!isVOP2(MI->getOpcode()) && !isVOP3(MI->getOpcode()))) {
 699       return nullptr;
 700     }
 701
 702     // Be sure to copy the source modifiers to the right place.
 703     if (MachineOperand *Src0Mods
 704           = getNamedOperand(*MI, AMDGPU::OpName::src0_modifiers)) {
 705       MachineOperand *Src1Mods
 706         = getNamedOperand(*MI, AMDGPU::OpName::src1_modifiers);
 707
 708       int Src0ModsVal = Src0Mods->getImm();
 709       if (!Src1Mods && Src0ModsVal != 0)
 710         return nullptr;
 711
 712       // XXX - This assert might be a lie. It might be useful to have a neg
 713       // modifier with 0.0.
 714       int Src1ModsVal = Src1Mods->getImm();
 715       assert((Src1ModsVal == 0) && "Not expecting modifiers with immediates");
 716
 717       Src1Mods->setImm(Src0ModsVal);
 718       Src0Mods->setImm(Src1ModsVal);
 719     }
 720
 721     unsigned Reg = Src0.getReg();
 722     unsigned SubReg = Src0.getSubReg();
 723     if (Src1.isImm())
 724       Src0.ChangeToImmediate(Src1.getImm());
 725     else if (Src1.isFPImm())
 726       Src0.ChangeToFPImmediate(Src1.getFPImm());
 727     else
 728       llvm_unreachable("Should only have immediates");
 729
 730     Src1.ChangeToRegister(Reg, false);
 731     Src1.setSubReg(SubReg);
 732   } else {
 733     MI = TargetInstrInfo::commuteInstruction(MI, NewMI);
 734   }
 735
 736   if (MI)
 737     MI->setDesc(get(commuteOpcode(MI->getOpcode())));
 738
 739   return MI;
 740 }
 741
 742 // This needs to be implemented because the source modifiers may be inserted
 743 // between the true commutable operands, and the base
 744 // TargetInstrInfo::commuteInstruction uses it.
 745 bool SIInstrInfo::findCommutedOpIndices(MachineInstr *MI,
 746                                         unsigned &SrcOpIdx1,
 747                                         unsigned &SrcOpIdx2) const {
 748   const MCInstrDesc &MCID = MI->getDesc();
 749   if (!MCID.isCommutable())
 750     return false;
 751
 752   unsigned Opc = MI->getOpcode();
 753   int Src0Idx = AMDGPU::getNamedOperandIdx(Opc, AMDGPU::OpName::src0);
 754   if (Src0Idx == -1)
 755     return false;
 756
 757   // FIXME: Workaround TargetInstrInfo::commuteInstruction asserting on
 758   // immediate.
 759   if (!MI->getOperand(Src0Idx).isReg())
 760     return false;
 761
 762   int Src1Idx = AMDGPU::getNamedOperandIdx(Opc, AMDGPU::OpName::src1);
 763   if (Src1Idx == -1)
 764     return false;
 765
 766   if (!MI->getOperand(Src1Idx).isReg())
 767     return false;
 768
 769   // If any source modifiers are set, the generic instruction commuting won't
 770   // understand how to copy the source modifiers.
 771   if (hasModifiersSet(*MI, AMDGPU::OpName::src0_modifiers) ||
 772       hasModifiersSet(*MI, AMDGPU::OpName::src1_modifiers))
 773     return false;
 774
 775   SrcOpIdx1 = Src0Idx;
 776   SrcOpIdx2 = Src1Idx;
 777   return true;
 778 }
 779
 780 MachineInstr *SIInstrInfo::buildMovInstr(MachineBasicBlock *MBB,
 781                                          MachineBasicBlock::iterator I,
 782                                          unsigned DstReg,
 783                                          unsigned SrcReg) const {
 784   return BuildMI(*MBB, I, MBB->findDebugLoc(I), get(AMDGPU::V_MOV_B32_e32),
 785                  DstReg) .addReg(SrcReg);
 786 }
 787
 788 bool SIInstrInfo::isMov(unsigned Opcode) const {
 789   switch(Opcode) {
 790   default: return false;
 791   case AMDGPU::S_MOV_B32:
 792   case AMDGPU::S_MOV_B64:
 793   case AMDGPU::V_MOV_B32_e32:
 794   case AMDGPU::V_MOV_B32_e64:
 795     return true;
 796   }
 797 }
 798
 799 bool
 800 SIInstrInfo::isSafeToMoveRegClassDefs(const TargetRegisterClass *RC) const {
 801   return RC != &AMDGPU::EXECRegRegClass;
 802 }
 803
 804 bool
 805 SIInstrInfo::isTriviallyReMaterializable(const MachineInstr *MI,
 806                                          AliasAnalysis *AA) const {
 807   switch(MI->getOpcode()) {
 808   default: return AMDGPUInstrInfo::isTriviallyReMaterializable(MI, AA);
 809   case AMDGPU::S_MOV_B32:
 810   case AMDGPU::S_MOV_B64:
 811   case AMDGPU::V_MOV_B32_e32:
 812     return MI->getOperand(1).isImm();
 813   }
 814 }
 815
 816 static bool offsetsDoNotOverlap(int WidthA, int OffsetA,
 817                                 int WidthB, int OffsetB) {
 818   int LowOffset = OffsetA < OffsetB ? OffsetA : OffsetB;
 819   int HighOffset = OffsetA < OffsetB ? OffsetB : OffsetA;
 820   int LowWidth = (LowOffset == OffsetA) ? WidthA : WidthB;
 821   return LowOffset + LowWidth <= HighOffset;
 822 }
 823
 824 bool SIInstrInfo::checkInstOffsetsDoNotOverlap(MachineInstr *MIa,
 825                                                MachineInstr *MIb) const {
 826   unsigned BaseReg0, Offset0;
 827   unsigned BaseReg1, Offset1;
 828
 829   if (getLdStBaseRegImmOfs(MIa, BaseReg0, Offset0, &RI) &&
 830       getLdStBaseRegImmOfs(MIb, BaseReg1, Offset1, &RI)) {
 831     assert(MIa->hasOneMemOperand() && MIb->hasOneMemOperand() &&
 832            "read2 / write2 not expected here yet");
 833     unsigned Width0 = (*MIa->memoperands_begin())->getSize();
 834     unsigned Width1 = (*MIb->memoperands_begin())->getSize();
 835     if (BaseReg0 == BaseReg1 &&
 836         offsetsDoNotOverlap(Width0, Offset0, Width1, Offset1)) {
 837       return true;
 838     }
 839   }
 840
 841   return false;
 842 }
 843
 844 bool SIInstrInfo::areMemAccessesTriviallyDisjoint(MachineInstr *MIa,
 845                                                   MachineInstr *MIb,
 846                                                   AliasAnalysis *AA) const {
 847   unsigned Opc0 = MIa->getOpcode();
 848   unsigned Opc1 = MIb->getOpcode();
 849
 850   assert(MIa && (MIa->mayLoad() || MIa->mayStore()) &&
 851          "MIa must load from or modify a memory location");
 852   assert(MIb && (MIb->mayLoad() || MIb->mayStore()) &&
 853          "MIb must load from or modify a memory location");
 854
 855   if (MIa->hasUnmodeledSideEffects() || MIb->hasUnmodeledSideEffects())
 856     return false;
 857
 858   // XXX - Can we relax this between address spaces?
 859   if (MIa->hasOrderedMemoryRef() || MIb->hasOrderedMemoryRef())
 860     return false;
 861
 862   // TODO: Should we check the address space from the MachineMemOperand? That
 863   // would allow us to distinguish objects we know don't alias based on the
 864   // underlying addres space, even if it was lowered to a different one,
 865   // e.g. private accesses lowered to use MUBUF instructions on a scratch
 866   // buffer.
 867   if (isDS(Opc0)) {
 868     if (isDS(Opc1))
 869       return checkInstOffsetsDoNotOverlap(MIa, MIb);
 870
 871     return !isFLAT(Opc1);
 872   }
 873
 874   if (isMUBUF(Opc0) || isMTBUF(Opc0)) {
 875     if (isMUBUF(Opc1) || isMTBUF(Opc1))
 876       return checkInstOffsetsDoNotOverlap(MIa, MIb);
 877
 878     return !isFLAT(Opc1) && !isSMRD(Opc1);
 879   }
 880
 881   if (isSMRD(Opc0)) {
 882     if (isSMRD(Opc1))
 883       return checkInstOffsetsDoNotOverlap(MIa, MIb);
 884
 885     return !isFLAT(Opc1) && !isMUBUF(Opc0) && !isMTBUF(Opc0);
 886   }
 887
 888   if (isFLAT(Opc0)) {
 889     if (isFLAT(Opc1))
 890       return checkInstOffsetsDoNotOverlap(MIa, MIb);
 891
 892     return false;
 893   }
 894
 895   return false;
 896 }
 897
 898 bool SIInstrInfo::isInlineConstant(const APInt &Imm) const {
 899   int32_t Val = Imm.getSExtValue();
 900   if (Val >= -16 && Val <= 64)
 901     return true;
 902
 903   // The actual type of the operand does not seem to matter as long
 904   // as the bits match one of the inline immediate values.  For example:
 905   //
 906   // -nan has the hexadecimal encoding of 0xfffffffe which is -2 in decimal,
 907   // so it is a legal inline immediate.
 908   //
 909   // 1065353216 has the hexadecimal encoding 0x3f800000 which is 1.0f in
 910   // floating-point, so it is a legal inline immediate.
 911
 912   return (APInt::floatToBits(0.0f) == Imm) ||
 913          (APInt::floatToBits(1.0f) == Imm) ||
 914          (APInt::floatToBits(-1.0f) == Imm) ||
 915          (APInt::floatToBits(0.5f) == Imm) ||
 916          (APInt::floatToBits(-0.5f) == Imm) ||
 917          (APInt::floatToBits(2.0f) == Imm) ||
 918          (APInt::floatToBits(-2.0f) == Imm) ||
 919          (APInt::floatToBits(4.0f) == Imm) ||
 920          (APInt::floatToBits(-4.0f) == Imm);
 921 }
 922
 923 bool SIInstrInfo::isInlineConstant(const MachineOperand &MO) const {
 924   if (MO.isImm())
 925     return isInlineConstant(APInt(32, MO.getImm(), true));
 926
 927   if (MO.isFPImm()) {
 928     APFloat FpImm = MO.getFPImm()->getValueAPF();
 929     return isInlineConstant(FpImm.bitcastToAPInt());
 930   }
 931
 932   return false;
 933 }
 934
 935 bool SIInstrInfo::isLiteralConstant(const MachineOperand &MO) const {
 936   return (MO.isImm() || MO.isFPImm()) && !isInlineConstant(MO);
 937 }
 938
 939 static bool compareMachineOp(const MachineOperand &Op0,
 940                              const MachineOperand &Op1) {
 941   if (Op0.getType() != Op1.getType())
 942     return false;
 943
 944   switch (Op0.getType()) {
 945   case MachineOperand::MO_Register:
 946     return Op0.getReg() == Op1.getReg();
 947   case MachineOperand::MO_Immediate:
 948     return Op0.getImm() == Op1.getImm();
 949   case MachineOperand::MO_FPImmediate:
 950     return Op0.getFPImm() == Op1.getFPImm();
 951   default:
 952     llvm_unreachable("Didn't expect to be comparing these operand types");
 953   }
 954 }
 955
 956 bool SIInstrInfo::isImmOperandLegal(const MachineInstr *MI, unsigned OpNo,
 957                                  const MachineOperand &MO) const {
 958   const MCOperandInfo &OpInfo = get(MI->getOpcode()).OpInfo[OpNo];
 959
 960   assert(MO.isImm() || MO.isFPImm() || MO.isTargetIndex() || MO.isFI());
 961
 962   if (OpInfo.OperandType == MCOI::OPERAND_IMMEDIATE)
 963     return true;
 964
 965   if (OpInfo.RegClass < 0)
 966     return false;
 967
 968   if (isLiteralConstant(MO))
 969     return RI.regClassCanUseLiteralConstant(OpInfo.RegClass);
 970
 971   return RI.regClassCanUseInlineConstant(OpInfo.RegClass);
 972 }
 973
 974 bool SIInstrInfo::canFoldOffset(unsigned OffsetSize, unsigned AS) const {
 975   switch (AS) {
 976   case AMDGPUAS::GLOBAL_ADDRESS: {
 977     // MUBUF instructions a 12-bit offset in bytes.
 978     return isUInt<12>(OffsetSize);
 979   }
 980   case AMDGPUAS::CONSTANT_ADDRESS: {
 981     // SMRD instructions have an 8-bit offset in dwords on SI and
 982     // a 20-bit offset in bytes on VI.
 983     if (RI.ST.getGeneration() >= AMDGPUSubtarget::VOLCANIC_ISLANDS)
 984       return isUInt<20>(OffsetSize);
 985     else
 986       return (OffsetSize % 4 == 0) && isUInt<8>(OffsetSize / 4);
 987   }
 988   case AMDGPUAS::LOCAL_ADDRESS:
 989   case AMDGPUAS::REGION_ADDRESS: {
 990     // The single offset versions have a 16-bit offset in bytes.
 991     return isUInt<16>(OffsetSize);
 992   }
 993   case AMDGPUAS::PRIVATE_ADDRESS:
 994     // Indirect register addressing does not use any offsets.
 995   default:
 996     return 0;
 997   }
 998 }
 999
1000 bool SIInstrInfo::hasVALU32BitEncoding(unsigned Opcode) const {
1001   return AMDGPU::getVOPe32(Opcode) != -1;
1002 }
1003
1004 bool SIInstrInfo::hasModifiers(unsigned Opcode) const {
1005   // The src0_modifier operand is present on all instructions
1006   // that have modifiers.
1007
1008   return AMDGPU::getNamedOperandIdx(Opcode,
1009                                     AMDGPU::OpName::src0_modifiers) != -1;
1010 }
1011
1012 bool SIInstrInfo::hasModifiersSet(const MachineInstr &MI,
1013                                   unsigned OpName) const {
1014   const MachineOperand *Mods = getNamedOperand(MI, OpName);
1015   return Mods && Mods->getImm();
1016 }
1017
1018 bool SIInstrInfo::usesConstantBus(const MachineRegisterInfo &MRI,
1019                                   const MachineOperand &MO) const {
1020   // Literal constants use the constant bus.
1021   if (isLiteralConstant(MO))
1022     return true;
1023
1024   if (!MO.isReg() || !MO.isUse())
1025     return false;
1026
1027   if (TargetRegisterInfo::isVirtualRegister(MO.getReg()))
1028     return RI.isSGPRClass(MRI.getRegClass(MO.getReg()));
1029
1030   // FLAT_SCR is just an SGPR pair.
1031   if (!MO.isImplicit() && (MO.getReg() == AMDGPU::FLAT_SCR))
1032     return true;
1033
1034   // EXEC register uses the constant bus.
1035   if (!MO.isImplicit() && MO.getReg() == AMDGPU::EXEC)
1036     return true;
1037
1038   // SGPRs use the constant bus
1039   if (MO.getReg() == AMDGPU::M0 || MO.getReg() == AMDGPU::VCC ||
1040       (!MO.isImplicit() &&
1041       (AMDGPU::SGPR_32RegClass.contains(MO.getReg()) ||
1042        AMDGPU::SGPR_64RegClass.contains(MO.getReg())))) {
1043     return true;
1044   }
1045
1046   return false;
1047 }
1048
1049 bool SIInstrInfo::verifyInstruction(const MachineInstr *MI,
1050                                     StringRef &ErrInfo) const {
1051   uint16_t Opcode = MI->getOpcode();
1052   const MachineRegisterInfo &MRI = MI->getParent()->getParent()->getRegInfo();
1053   int Src0Idx = AMDGPU::getNamedOperandIdx(Opcode, AMDGPU::OpName::src0);
1054   int Src1Idx = AMDGPU::getNamedOperandIdx(Opcode, AMDGPU::OpName::src1);
1055   int Src2Idx = AMDGPU::getNamedOperandIdx(Opcode, AMDGPU::OpName::src2);
1056
1057   // Make sure the number of operands is correct.
1058   const MCInstrDesc &Desc = get(Opcode);
1059   if (!Desc.isVariadic() &&
1060       Desc.getNumOperands() != MI->getNumExplicitOperands()) {
1061      ErrInfo = "Instruction has wrong number of operands.";
1062      return false;
1063   }
1064
1065   // Make sure the register classes are correct
1066   for (int i = 0, e = Desc.getNumOperands(); i != e; ++i) {
1067     switch (Desc.OpInfo[i].OperandType) {
1068     case MCOI::OPERAND_REGISTER: {
1069       if ((MI->getOperand(i).isImm() || MI->getOperand(i).isFPImm()) &&
1070           !isImmOperandLegal(MI, i, MI->getOperand(i))) {
1071           ErrInfo = "Illegal immediate value for operand.";
1072           return false;
1073         }
1074       }
1075       break;
1076     case MCOI::OPERAND_IMMEDIATE:
1077       // Check if this operand is an immediate.
1078       // FrameIndex operands will be replaced by immediates, so they are
1079       // allowed.
1080       if (!MI->getOperand(i).isImm() && !MI->getOperand(i).isFPImm() &&
1081           !MI->getOperand(i).isFI()) {
1082         ErrInfo = "Expected immediate, but got non-immediate";
1083         return false;
1084       }
1085       // Fall-through
1086     default:
1087       continue;
1088     }
1089
1090     if (!MI->getOperand(i).isReg())
1091       continue;
1092
1093     int RegClass = Desc.OpInfo[i].RegClass;
1094     if (RegClass != -1) {
1095       unsigned Reg = MI->getOperand(i).getReg();
1096       if (TargetRegisterInfo::isVirtualRegister(Reg))
1097         continue;
1098
1099       const TargetRegisterClass *RC = RI.getRegClass(RegClass);
1100       if (!RC->contains(Reg)) {
1101         ErrInfo = "Operand has incorrect register class.";
1102         return false;
1103       }
1104     }
1105   }
1106
1107
1108   // Verify VOP*
1109   if (isVOP1(Opcode) || isVOP2(Opcode) || isVOP3(Opcode) || isVOPC(Opcode)) {
1110     unsigned ConstantBusCount = 0;
1111     unsigned SGPRUsed = AMDGPU::NoRegister;
1112     for (int i = 0, e = MI->getNumOperands(); i != e; ++i) {
1113       const MachineOperand &MO = MI->getOperand(i);
1114       if (usesConstantBus(MRI, MO)) {
1115         if (MO.isReg()) {
1116           if (MO.getReg() != SGPRUsed)
1117             ++ConstantBusCount;
1118           SGPRUsed = MO.getReg();
1119         } else {
1120           ++ConstantBusCount;
1121         }
1122       }
1123     }
1124     if (ConstantBusCount > 1) {
1125       ErrInfo = "VOP* instruction uses the constant bus more than once";
1126       return false;
1127     }
1128   }
1129
1130   // Verify SRC1 for VOP2 and VOPC
1131   if (Src1Idx != -1 && (isVOP2(Opcode) || isVOPC(Opcode))) {
1132     const MachineOperand &Src1 = MI->getOperand(Src1Idx);
1133     if (Src1.isImm() || Src1.isFPImm()) {
1134       ErrInfo = "VOP[2C] src1 cannot be an immediate.";
1135       return false;
1136     }
1137   }
1138
1139   // Verify VOP3
1140   if (isVOP3(Opcode)) {
1141     if (Src0Idx != -1 && isLiteralConstant(MI->getOperand(Src0Idx))) {
1142       ErrInfo = "VOP3 src0 cannot be a literal constant.";
1143       return false;
1144     }
1145     if (Src1Idx != -1 && isLiteralConstant(MI->getOperand(Src1Idx))) {
1146       ErrInfo = "VOP3 src1 cannot be a literal constant.";
1147       return false;
1148     }
1149     if (Src2Idx != -1 && isLiteralConstant(MI->getOperand(Src2Idx))) {
1150       ErrInfo = "VOP3 src2 cannot be a literal constant.";
1151       return false;
1152     }
1153   }
1154
1155   // Verify misc. restrictions on specific instructions.
1156   if (Desc.getOpcode() == AMDGPU::V_DIV_SCALE_F32 ||
1157       Desc.getOpcode() == AMDGPU::V_DIV_SCALE_F64) {
1158     const MachineOperand &Src0 = MI->getOperand(Src0Idx);
1159     const MachineOperand &Src1 = MI->getOperand(Src1Idx);
1160     const MachineOperand &Src2 = MI->getOperand(Src2Idx);
1161     if (Src0.isReg() && Src1.isReg() && Src2.isReg()) {
1162       if (!compareMachineOp(Src0, Src1) &&
1163           !compareMachineOp(Src0, Src2)) {
1164         ErrInfo = "v_div_scale_{f32|f64} require src0 = src1 or src2";
1165         return false;
1166       }
1167     }
1168   }
1169
1170   return true;
1171 }
1172
1173 unsigned SIInstrInfo::getVALUOp(const MachineInstr &MI) {
1174   switch (MI.getOpcode()) {
1175   default: return AMDGPU::INSTRUCTION_LIST_END;
1176   case AMDGPU::REG_SEQUENCE: return AMDGPU::REG_SEQUENCE;
1177   case AMDGPU::COPY: return AMDGPU::COPY;
1178   case AMDGPU::PHI: return AMDGPU::PHI;
1179   case AMDGPU::INSERT_SUBREG: return AMDGPU::INSERT_SUBREG;
1180   case AMDGPU::S_MOV_B32:
1181     return MI.getOperand(1).isReg() ?
1182            AMDGPU::COPY : AMDGPU::V_MOV_B32_e32;
1183   case AMDGPU::S_ADD_I32:
1184   case AMDGPU::S_ADD_U32: return AMDGPU::V_ADD_I32_e32;
1185   case AMDGPU::S_ADDC_U32: return AMDGPU::V_ADDC_U32_e32;
1186   case AMDGPU::S_SUB_I32:
1187   case AMDGPU::S_SUB_U32: return AMDGPU::V_SUB_I32_e32;
1188   case AMDGPU::S_SUBB_U32: return AMDGPU::V_SUBB_U32_e32;
1189   case AMDGPU::S_MUL_I32: return AMDGPU::V_MUL_LO_I32;
1190   case AMDGPU::S_AND_B32: return AMDGPU::V_AND_B32_e32;
1191   case AMDGPU::S_OR_B32: return AMDGPU::V_OR_B32_e32;
1192   case AMDGPU::S_XOR_B32: return AMDGPU::V_XOR_B32_e32;
1193   case AMDGPU::S_MIN_I32: return AMDGPU::V_MIN_I32_e32;
1194   case AMDGPU::S_MIN_U32: return AMDGPU::V_MIN_U32_e32;
1195   case AMDGPU::S_MAX_I32: return AMDGPU::V_MAX_I32_e32;
1196   case AMDGPU::S_MAX_U32: return AMDGPU::V_MAX_U32_e32;
1197   case AMDGPU::S_ASHR_I32: return AMDGPU::V_ASHR_I32_e32;
1198   case AMDGPU::S_ASHR_I64: return AMDGPU::V_ASHR_I64;
1199   case AMDGPU::S_LSHL_B32: return AMDGPU::V_LSHL_B32_e32;
1200   case AMDGPU::S_LSHL_B64: return AMDGPU::V_LSHL_B64;
1201   case AMDGPU::S_LSHR_B32: return AMDGPU::V_LSHR_B32_e32;
1202   case AMDGPU::S_LSHR_B64: return AMDGPU::V_LSHR_B64;
1203   case AMDGPU::S_SEXT_I32_I8: return AMDGPU::V_BFE_I32;
1204   case AMDGPU::S_SEXT_I32_I16: return AMDGPU::V_BFE_I32;
1205   case AMDGPU::S_BFE_U32: return AMDGPU::V_BFE_U32;
1206   case AMDGPU::S_BFE_I32: return AMDGPU::V_BFE_I32;
1207   case AMDGPU::S_BREV_B32: return AMDGPU::V_BFREV_B32_e32;
1208   case AMDGPU::S_NOT_B32: return AMDGPU::V_NOT_B32_e32;
1209   case AMDGPU::S_NOT_B64: return AMDGPU::V_NOT_B32_e32;
1210   case AMDGPU::S_CMP_EQ_I32: return AMDGPU::V_CMP_EQ_I32_e32;
1211   case AMDGPU::S_CMP_LG_I32: return AMDGPU::V_CMP_NE_I32_e32;
1212   case AMDGPU::S_CMP_GT_I32: return AMDGPU::V_CMP_GT_I32_e32;
1213   case AMDGPU::S_CMP_GE_I32: return AMDGPU::V_CMP_GE_I32_e32;
1214   case AMDGPU::S_CMP_LT_I32: return AMDGPU::V_CMP_LT_I32_e32;
1215   case AMDGPU::S_CMP_LE_I32: return AMDGPU::V_CMP_LE_I32_e32;
1216   case AMDGPU::S_LOAD_DWORD_IMM:
1217   case AMDGPU::S_LOAD_DWORD_SGPR: return AMDGPU::BUFFER_LOAD_DWORD_ADDR64;
1218   case AMDGPU::S_LOAD_DWORDX2_IMM:
1219   case AMDGPU::S_LOAD_DWORDX2_SGPR: return AMDGPU::BUFFER_LOAD_DWORDX2_ADDR64;
1220   case AMDGPU::S_LOAD_DWORDX4_IMM:
1221   case AMDGPU::S_LOAD_DWORDX4_SGPR: return AMDGPU::BUFFER_LOAD_DWORDX4_ADDR64;
1222   case AMDGPU::S_BCNT1_I32_B32: return AMDGPU::V_BCNT_U32_B32_e32;
1223   case AMDGPU::S_FF1_I32_B32: return AMDGPU::V_FFBL_B32_e32;
1224   case AMDGPU::S_FLBIT_I32_B32: return AMDGPU::V_FFBH_U32_e32;
1225   }
1226 }
1227
1228 bool SIInstrInfo::isSALUOpSupportedOnVALU(const MachineInstr &MI) const {
1229   return getVALUOp(MI) != AMDGPU::INSTRUCTION_LIST_END;
1230 }
1231
1232 const TargetRegisterClass *SIInstrInfo::getOpRegClass(const MachineInstr &MI,
1233                                                       unsigned OpNo) const {
1234   const MachineRegisterInfo &MRI = MI.getParent()->getParent()->getRegInfo();
1235   const MCInstrDesc &Desc = get(MI.getOpcode());
1236   if (MI.isVariadic() || OpNo >= Desc.getNumOperands() ||
1237       Desc.OpInfo[OpNo].RegClass == -1)
1238     return MRI.getRegClass(MI.getOperand(OpNo).getReg());
1239
1240   unsigned RCID = Desc.OpInfo[OpNo].RegClass;
1241   return RI.getRegClass(RCID);
1242 }
1243
1244 bool SIInstrInfo::canReadVGPR(const MachineInstr &MI, unsigned OpNo) const {
1245   switch (MI.getOpcode()) {
1246   case AMDGPU::COPY:
1247   case AMDGPU::REG_SEQUENCE:
1248   case AMDGPU::PHI:
1249   case AMDGPU::INSERT_SUBREG:
1250     return RI.hasVGPRs(getOpRegClass(MI, 0));
1251   default:
1252     return RI.hasVGPRs(getOpRegClass(MI, OpNo));
1253   }
1254 }
1255
1256 void SIInstrInfo::legalizeOpWithMove(MachineInstr *MI, unsigned OpIdx) const {
1257   MachineBasicBlock::iterator I = MI;
1258   MachineBasicBlock *MBB = MI->getParent();
1259   MachineOperand &MO = MI->getOperand(OpIdx);
1260   MachineRegisterInfo &MRI = MBB->getParent()->getRegInfo();
1261   unsigned RCID = get(MI->getOpcode()).OpInfo[OpIdx].RegClass;
1262   const TargetRegisterClass *RC = RI.getRegClass(RCID);
1263   unsigned Opcode = AMDGPU::V_MOV_B32_e32;
1264   if (MO.isReg())
1265     Opcode = AMDGPU::COPY;
1266   else if (RI.isSGPRClass(RC))
1267     Opcode = AMDGPU::S_MOV_B32;
1268
1269
1270   const TargetRegisterClass *VRC = RI.getEquivalentVGPRClass(RC);
1271   if (RI.getCommonSubClass(&AMDGPU::VReg_64RegClass, VRC))
1272     VRC = &AMDGPU::VReg_64RegClass;
1273   else
1274     VRC = &AMDGPU::VReg_32RegClass;
1275
1276   unsigned Reg = MRI.createVirtualRegister(VRC);
1277   DebugLoc DL = MBB->findDebugLoc(I);
1278   BuildMI(*MI->getParent(), I, DL, get(Opcode), Reg)
1279     .addOperand(MO);
1280   MO.ChangeToRegister(Reg, false);
1281 }
1282
1283 unsigned SIInstrInfo::buildExtractSubReg(MachineBasicBlock::iterator MI,
1284                                          MachineRegisterInfo &MRI,
1285                                          MachineOperand &SuperReg,
1286                                          const TargetRegisterClass *SuperRC,
1287                                          unsigned SubIdx,
1288                                          const TargetRegisterClass *SubRC)
1289                                          const {
1290   assert(SuperReg.isReg());
1291
1292   unsigned NewSuperReg = MRI.createVirtualRegister(SuperRC);
1293   unsigned SubReg = MRI.createVirtualRegister(SubRC);
1294
1295   // Just in case the super register is itself a sub-register, copy it to a new
1296   // value so we don't need to worry about merging its subreg index with the
1297   // SubIdx passed to this function. The register coalescer should be able to
1298   // eliminate this extra copy.
1299   MachineBasicBlock *MBB = MI->getParent();
1300   DebugLoc DL = MI->getDebugLoc();
1301
1302   BuildMI(*MBB, MI, DL, get(TargetOpcode::COPY), NewSuperReg)
1303     .addReg(SuperReg.getReg(), 0, SuperReg.getSubReg());
1304
1305   BuildMI(*MBB, MI, DL, get(TargetOpcode::COPY), SubReg)
1306     .addReg(NewSuperReg, 0, SubIdx);
1307
1308   return SubReg;
1309 }
1310
1311 MachineOperand SIInstrInfo::buildExtractSubRegOrImm(
1312   MachineBasicBlock::iterator MII,
1313   MachineRegisterInfo &MRI,
1314   MachineOperand &Op,
1315   const TargetRegisterClass *SuperRC,
1316   unsigned SubIdx,
1317   const TargetRegisterClass *SubRC) const {
1318   if (Op.isImm()) {
1319     // XXX - Is there a better way to do this?
1320     if (SubIdx == AMDGPU::sub0)
1321       return MachineOperand::CreateImm(Op.getImm() & 0xFFFFFFFF);
1322     if (SubIdx == AMDGPU::sub1)
1323       return MachineOperand::CreateImm(Op.getImm() >> 32);
1324
1325     llvm_unreachable("Unhandled register index for immediate");
1326   }
1327
1328   unsigned SubReg = buildExtractSubReg(MII, MRI, Op, SuperRC,
1329                                        SubIdx, SubRC);
1330   return MachineOperand::CreateReg(SubReg, false);
1331 }
1332
1333 unsigned SIInstrInfo::split64BitImm(SmallVectorImpl<MachineInstr *> &Worklist,
1334                                     MachineBasicBlock::iterator MI,
1335                                     MachineRegisterInfo &MRI,
1336                                     const TargetRegisterClass *RC,
1337                                     const MachineOperand &Op) const {
1338   MachineBasicBlock *MBB = MI->getParent();
1339   DebugLoc DL = MI->getDebugLoc();
1340   unsigned LoDst = MRI.createVirtualRegister(&AMDGPU::SGPR_32RegClass);
1341   unsigned HiDst = MRI.createVirtualRegister(&AMDGPU::SGPR_32RegClass);
1342   unsigned Dst = MRI.createVirtualRegister(RC);
1343
1344   MachineInstr *Lo = BuildMI(*MBB, MI, DL, get(AMDGPU::S_MOV_B32),
1345                              LoDst)
1346     .addImm(Op.getImm() & 0xFFFFFFFF);
1347   MachineInstr *Hi = BuildMI(*MBB, MI, DL, get(AMDGPU::S_MOV_B32),
1348                              HiDst)
1349     .addImm(Op.getImm() >> 32);
1350
1351   BuildMI(*MBB, MI, DL, get(TargetOpcode::REG_SEQUENCE), Dst)
1352     .addReg(LoDst)
1353     .addImm(AMDGPU::sub0)
1354     .addReg(HiDst)
1355     .addImm(AMDGPU::sub1);
1356
1357   Worklist.push_back(Lo);
1358   Worklist.push_back(Hi);
1359
1360   return Dst;
1361 }
1362
1363 // Change the order of operands from (0, 1, 2) to (0, 2, 1)
1364 void SIInstrInfo::swapOperands(MachineBasicBlock::iterator Inst) const {
1365   assert(Inst->getNumExplicitOperands() == 3);
1366   MachineOperand Op1 = Inst->getOperand(1);
1367   Inst->RemoveOperand(1);
1368   Inst->addOperand(Op1);
1369 }
1370
1371 bool SIInstrInfo::isOperandLegal(const MachineInstr *MI, unsigned OpIdx,
1372                                  const MachineOperand *MO) const {
1373   const MachineRegisterInfo &MRI = MI->getParent()->getParent()->getRegInfo();
1374   const MCInstrDesc &InstDesc = get(MI->getOpcode());
1375   const MCOperandInfo &OpInfo = InstDesc.OpInfo[OpIdx];
1376   const TargetRegisterClass *DefinedRC =
1377       OpInfo.RegClass != -1 ? RI.getRegClass(OpInfo.RegClass) : nullptr;
1378   if (!MO)
1379     MO = &MI->getOperand(OpIdx);
1380
1381   if (usesConstantBus(MRI, *MO)) {
1382     unsigned SGPRUsed =
1383         MO->isReg() ? MO->getReg() : (unsigned)AMDGPU::NoRegister;
1384     for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
1385       if (i == OpIdx)
1386         continue;
1387       if (usesConstantBus(MRI, MI->getOperand(i)) &&
1388           MI->getOperand(i).isReg() && MI->getOperand(i).getReg() != SGPRUsed) {
1389         return false;
1390       }
1391     }
1392   }
1393
1394   if (MO->isReg()) {
1395     assert(DefinedRC);
1396     const TargetRegisterClass *RC = MRI.getRegClass(MO->getReg());
1397
1398     // In order to be legal, the common sub-class must be equal to the
1399     // class of the current operand.  For example:
1400     //
1401     // v_mov_b32 s0 ; Operand defined as vsrc_32
1402     //              ; RI.getCommonSubClass(s0,vsrc_32) = sgpr ; LEGAL
1403     //
1404     // s_sendmsg 0, s0 ; Operand defined as m0reg
1405     //                 ; RI.getCommonSubClass(s0,m0reg) = m0reg ; NOT LEGAL
1406     return RI.getCommonSubClass(RC, RI.getRegClass(OpInfo.RegClass)) == RC;
1407   }
1408
1409
1410   // Handle non-register types that are treated like immediates.
1411   assert(MO->isImm() || MO->isFPImm() || MO->isTargetIndex() || MO->isFI());
1412
1413   if (!DefinedRC) {
1414     // This operand expects an immediate.
1415     return true;
1416   }
1417
1418   return isImmOperandLegal(MI, OpIdx, *MO);
1419 }
1420
1421 void SIInstrInfo::legalizeOperands(MachineInstr *MI) const {
1422   MachineRegisterInfo &MRI = MI->getParent()->getParent()->getRegInfo();
1423
1424   int Src0Idx = AMDGPU::getNamedOperandIdx(MI->getOpcode(),
1425                                            AMDGPU::OpName::src0);
1426   int Src1Idx = AMDGPU::getNamedOperandIdx(MI->getOpcode(),
1427                                            AMDGPU::OpName::src1);
1428   int Src2Idx = AMDGPU::getNamedOperandIdx(MI->getOpcode(),
1429                                            AMDGPU::OpName::src2);
1430
1431   // Legalize VOP2
1432   if (isVOP2(MI->getOpcode()) && Src1Idx != -1) {
1433     // Legalize src0
1434     if (!isOperandLegal(MI, Src0Idx))
1435       legalizeOpWithMove(MI, Src0Idx);
1436
1437     // Legalize src1
1438     if (isOperandLegal(MI, Src1Idx))
1439       return;
1440
1441     // Usually src0 of VOP2 instructions allow more types of inputs
1442     // than src1, so try to commute the instruction to decrease our
1443     // chances of having to insert a MOV instruction to legalize src1.
1444     if (MI->isCommutable()) {
1445       if (commuteInstruction(MI))
1446         // If we are successful in commuting, then we know MI is legal, so
1447         // we are done.
1448         return;
1449     }
1450
1451     legalizeOpWithMove(MI, Src1Idx);
1452     return;
1453   }
1454
1455   // XXX - Do any VOP3 instructions read VCC?
1456   // Legalize VOP3
1457   if (isVOP3(MI->getOpcode())) {
1458     int VOP3Idx[3] = { Src0Idx, Src1Idx, Src2Idx };
1459
1460     // Find the one SGPR operand we are allowed to use.
1461     unsigned SGPRReg = findUsedSGPR(MI, VOP3Idx);
1462
1463     for (unsigned i = 0; i < 3; ++i) {
1464       int Idx = VOP3Idx[i];
1465       if (Idx == -1)
1466         break;
1467       MachineOperand &MO = MI->getOperand(Idx);
1468
1469       if (MO.isReg()) {
1470         if (!RI.isSGPRClass(MRI.getRegClass(MO.getReg())))
1471           continue; // VGPRs are legal
1472
1473         assert(MO.getReg() != AMDGPU::SCC && "SCC operand to VOP3 instruction");
1474
1475         if (SGPRReg == AMDGPU::NoRegister || SGPRReg == MO.getReg()) {
1476           SGPRReg = MO.getReg();
1477           // We can use one SGPR in each VOP3 instruction.
1478           continue;
1479         }
1480       } else if (!isLiteralConstant(MO)) {
1481         // If it is not a register and not a literal constant, then it must be
1482         // an inline constant which is always legal.
1483         continue;
1484       }
1485       // If we make it this far, then the operand is not legal and we must
1486       // legalize it.
1487       legalizeOpWithMove(MI, Idx);
1488     }
1489   }
1490
1491   // Legalize REG_SEQUENCE and PHI
1492   // The register class of the operands much be the same type as the register
1493   // class of the output.
1494   if (MI->getOpcode() == AMDGPU::REG_SEQUENCE ||
1495       MI->getOpcode() == AMDGPU::PHI) {
1496     const TargetRegisterClass *RC = nullptr, *SRC = nullptr, *VRC = nullptr;
1497     for (unsigned i = 1, e = MI->getNumOperands(); i != e; i+=2) {
1498       if (!MI->getOperand(i).isReg() ||
1499           !TargetRegisterInfo::isVirtualRegister(MI->getOperand(i).getReg()))
1500         continue;
1501       const TargetRegisterClass *OpRC =
1502               MRI.getRegClass(MI->getOperand(i).getReg());
1503       if (RI.hasVGPRs(OpRC)) {
1504         VRC = OpRC;
1505       } else {
1506         SRC = OpRC;
1507       }
1508     }
1509
1510     // If any of the operands are VGPR registers, then they all most be
1511     // otherwise we will create illegal VGPR->SGPR copies when legalizing
1512     // them.
1513     if (VRC || !RI.isSGPRClass(getOpRegClass(*MI, 0))) {
1514       if (!VRC) {
1515         assert(SRC);
1516         VRC = RI.getEquivalentVGPRClass(SRC);
1517       }
1518       RC = VRC;
1519     } else {
1520       RC = SRC;
1521     }
1522
1523     // Update all the operands so they have the same type.
1524     for (unsigned i = 1, e = MI->getNumOperands(); i != e; i+=2) {
1525       if (!MI->getOperand(i).isReg() ||
1526           !TargetRegisterInfo::isVirtualRegister(MI->getOperand(i).getReg()))
1527         continue;
1528       unsigned DstReg = MRI.createVirtualRegister(RC);
1529       MachineBasicBlock *InsertBB;
1530       MachineBasicBlock::iterator Insert;
1531       if (MI->getOpcode() == AMDGPU::REG_SEQUENCE) {
1532         InsertBB = MI->getParent();
1533         Insert = MI;
1534       } else {
1535         // MI is a PHI instruction.
1536         InsertBB = MI->getOperand(i + 1).getMBB();
1537         Insert = InsertBB->getFirstTerminator();
1538       }
1539       BuildMI(*InsertBB, Insert, MI->getDebugLoc(),
1540               get(AMDGPU::COPY), DstReg)
1541               .addOperand(MI->getOperand(i));
1542       MI->getOperand(i).setReg(DstReg);
1543     }
1544   }
1545
1546   // Legalize INSERT_SUBREG
1547   // src0 must have the same register class as dst
1548   if (MI->getOpcode() == AMDGPU::INSERT_SUBREG) {
1549     unsigned Dst = MI->getOperand(0).getReg();
1550     unsigned Src0 = MI->getOperand(1).getReg();
1551     const TargetRegisterClass *DstRC = MRI.getRegClass(Dst);
1552     const TargetRegisterClass *Src0RC = MRI.getRegClass(Src0);
1553     if (DstRC != Src0RC) {
1554       MachineBasicBlock &MBB = *MI->getParent();
1555       unsigned NewSrc0 = MRI.createVirtualRegister(DstRC);
1556       BuildMI(MBB, MI, MI->getDebugLoc(), get(AMDGPU::COPY), NewSrc0)
1557               .addReg(Src0);
1558       MI->getOperand(1).setReg(NewSrc0);
1559     }
1560     return;
1561   }
1562
1563   // Legalize MUBUF* instructions
1564   // FIXME: If we start using the non-addr64 instructions for compute, we
1565   // may need to legalize them here.
1566   int SRsrcIdx =
1567       AMDGPU::getNamedOperandIdx(MI->getOpcode(), AMDGPU::OpName::srsrc);
1568   if (SRsrcIdx != -1) {
1569     // We have an MUBUF instruction
1570     MachineOperand *SRsrc = &MI->getOperand(SRsrcIdx);
1571     unsigned SRsrcRC = get(MI->getOpcode()).OpInfo[SRsrcIdx].RegClass;
1572     if (RI.getCommonSubClass(MRI.getRegClass(SRsrc->getReg()),
1573                                              RI.getRegClass(SRsrcRC))) {
1574       // The operands are legal.
1575       // FIXME: We may need to legalize operands besided srsrc.
1576       return;
1577     }
1578
1579     MachineBasicBlock &MBB = *MI->getParent();
1580     // Extract the the ptr from the resource descriptor.
1581
1582     // SRsrcPtrLo = srsrc:sub0
1583     unsigned SRsrcPtrLo = buildExtractSubReg(MI, MRI, *SRsrc,
1584         &AMDGPU::VReg_128RegClass, AMDGPU::sub0, &AMDGPU::VReg_32RegClass);
1585
1586     // SRsrcPtrHi = srsrc:sub1
1587     unsigned SRsrcPtrHi = buildExtractSubReg(MI, MRI, *SRsrc,
1588         &AMDGPU::VReg_128RegClass, AMDGPU::sub1, &AMDGPU::VReg_32RegClass);
1589
1590     // Create an empty resource descriptor
1591     unsigned Zero64 = MRI.createVirtualRegister(&AMDGPU::SReg_64RegClass);
1592     unsigned SRsrcFormatLo = MRI.createVirtualRegister(&AMDGPU::SGPR_32RegClass);
1593     unsigned SRsrcFormatHi = MRI.createVirtualRegister(&AMDGPU::SGPR_32RegClass);
1594     unsigned NewSRsrc = MRI.createVirtualRegister(&AMDGPU::SReg_128RegClass);
1595     uint64_t RsrcDataFormat = getDefaultRsrcDataFormat();
1596
1597     // Zero64 = 0
1598     BuildMI(MBB, MI, MI->getDebugLoc(), get(AMDGPU::S_MOV_B64),
1599             Zero64)
1600             .addImm(0);
1601
1602     // SRsrcFormatLo = RSRC_DATA_FORMAT{31-0}
1603     BuildMI(MBB, MI, MI->getDebugLoc(), get(AMDGPU::S_MOV_B32),
1604             SRsrcFormatLo)
1605             .addImm(RsrcDataFormat & 0xFFFFFFFF);
1606
1607     // SRsrcFormatHi = RSRC_DATA_FORMAT{63-32}
1608     BuildMI(MBB, MI, MI->getDebugLoc(), get(AMDGPU::S_MOV_B32),
1609             SRsrcFormatHi)
1610             .addImm(RsrcDataFormat >> 32);
1611
1612     // NewSRsrc = {Zero64, SRsrcFormat}
1613     BuildMI(MBB, MI, MI->getDebugLoc(), get(AMDGPU::REG_SEQUENCE),
1614             NewSRsrc)
1615             .addReg(Zero64)
1616             .addImm(AMDGPU::sub0_sub1)
1617             .addReg(SRsrcFormatLo)
1618             .addImm(AMDGPU::sub2)
1619             .addReg(SRsrcFormatHi)
1620             .addImm(AMDGPU::sub3);
1621
1622     MachineOperand *VAddr = getNamedOperand(*MI, AMDGPU::OpName::vaddr);
1623     unsigned NewVAddr = MRI.createVirtualRegister(&AMDGPU::VReg_64RegClass);
1624     unsigned NewVAddrLo;
1625     unsigned NewVAddrHi;
1626     if (VAddr) {
1627       // This is already an ADDR64 instruction so we need to add the pointer
1628       // extracted from the resource descriptor to the current value of VAddr.
1629       NewVAddrLo = MRI.createVirtualRegister(&AMDGPU::VReg_32RegClass);
1630       NewVAddrHi = MRI.createVirtualRegister(&AMDGPU::VReg_32RegClass);
1631
1632       // NewVaddrLo = SRsrcPtrLo + VAddr:sub0
1633       BuildMI(MBB, MI, MI->getDebugLoc(), get(AMDGPU::V_ADD_I32_e32),
1634               NewVAddrLo)
1635               .addReg(SRsrcPtrLo)
1636               .addReg(VAddr->getReg(), 0, AMDGPU::sub0)
1637               .addReg(AMDGPU::VCC, RegState::ImplicitDefine);
1638
1639       // NewVaddrHi = SRsrcPtrHi + VAddr:sub1
1640       BuildMI(MBB, MI, MI->getDebugLoc(), get(AMDGPU::V_ADDC_U32_e32),
1641               NewVAddrHi)
1642               .addReg(SRsrcPtrHi)
1643               .addReg(VAddr->getReg(), 0, AMDGPU::sub1)
1644               .addReg(AMDGPU::VCC, RegState::ImplicitDefine)
1645               .addReg(AMDGPU::VCC, RegState::Implicit);
1646
1647     } else {
1648       // This instructions is the _OFFSET variant, so we need to convert it to
1649       // ADDR64.
1650       MachineOperand *VData = getNamedOperand(*MI, AMDGPU::OpName::vdata);
1651       MachineOperand *Offset = getNamedOperand(*MI, AMDGPU::OpName::offset);
1652       MachineOperand *SOffset = getNamedOperand(*MI, AMDGPU::OpName::soffset);
1653       assert(SOffset->isImm() && SOffset->getImm() == 0 && "Legalizing MUBUF "
1654              "with non-zero soffset is not implemented");
1655       (void)SOffset;
1656
1657       // Create the new instruction.
1658       unsigned Addr64Opcode = AMDGPU::getAddr64Inst(MI->getOpcode());
1659       MachineInstr *Addr64 =
1660           BuildMI(MBB, MI, MI->getDebugLoc(), get(Addr64Opcode))
1661                   .addOperand(*VData)
1662                   .addOperand(*SRsrc)
1663                   .addReg(AMDGPU::NoRegister) // Dummy value for vaddr.
1664                                               // This will be replaced later
1665                                               // with the new value of vaddr.
1666                   .addOperand(*Offset);
1667
1668       MI->removeFromParent();
1669       MI = Addr64;
1670
1671       NewVAddrLo = SRsrcPtrLo;
1672       NewVAddrHi = SRsrcPtrHi;
1673       VAddr = getNamedOperand(*MI, AMDGPU::OpName::vaddr);
1674       SRsrc = getNamedOperand(*MI, AMDGPU::OpName::srsrc);
1675     }
1676
1677     // NewVaddr = {NewVaddrHi, NewVaddrLo}
1678     BuildMI(MBB, MI, MI->getDebugLoc(), get(AMDGPU::REG_SEQUENCE),
1679             NewVAddr)
1680             .addReg(NewVAddrLo)
1681             .addImm(AMDGPU::sub0)
1682             .addReg(NewVAddrHi)
1683             .addImm(AMDGPU::sub1);
1684
1685
1686     // Update the instruction to use NewVaddr
1687     VAddr->setReg(NewVAddr);
1688     // Update the instruction to use NewSRsrc
1689     SRsrc->setReg(NewSRsrc);
1690   }
1691 }
1692
1693 void SIInstrInfo::splitSMRD(MachineInstr *MI,
1694                             const TargetRegisterClass *HalfRC,
1695                             unsigned HalfImmOp, unsigned HalfSGPROp,
1696                             MachineInstr *&Lo, MachineInstr *&Hi) const {
1697
1698   DebugLoc DL = MI->getDebugLoc();
1699   MachineBasicBlock *MBB = MI->getParent();
1700   MachineRegisterInfo &MRI = MBB->getParent()->getRegInfo();
1701   unsigned RegLo = MRI.createVirtualRegister(HalfRC);
1702   unsigned RegHi = MRI.createVirtualRegister(HalfRC);
1703   unsigned HalfSize = HalfRC->getSize();
1704   const MachineOperand *OffOp =
1705       getNamedOperand(*MI, AMDGPU::OpName::offset);
1706   const MachineOperand *SBase = getNamedOperand(*MI, AMDGPU::OpName::sbase);
1707
1708   // The SMRD has an 8-bit offset in dwords on SI and a 20-bit offset in bytes
1709   // on VI.
1710   if (OffOp) {
1711     bool isVI = RI.ST.getGeneration() >= AMDGPUSubtarget::VOLCANIC_ISLANDS;
1712     unsigned OffScale = isVI ? 1 : 4;
1713     // Handle the _IMM variant
1714     unsigned LoOffset = OffOp->getImm() * OffScale;
1715     unsigned HiOffset = LoOffset + HalfSize;
1716     Lo = BuildMI(*MBB, MI, DL, get(HalfImmOp), RegLo)
1717                   .addOperand(*SBase)
1718                   .addImm(LoOffset / OffScale);
1719
1720     if (!isUInt<20>(HiOffset) || (!isVI && !isUInt<8>(HiOffset / OffScale))) {
1721       unsigned OffsetSGPR =
1722           MRI.createVirtualRegister(&AMDGPU::SReg_32RegClass);
1723       BuildMI(*MBB, MI, DL, get(AMDGPU::S_MOV_B32), OffsetSGPR)
1724               .addImm(HiOffset); // The offset in register is in bytes.
1725       Hi = BuildMI(*MBB, MI, DL, get(HalfSGPROp), RegHi)
1726                     .addOperand(*SBase)
1727                     .addReg(OffsetSGPR);
1728     } else {
1729       Hi = BuildMI(*MBB, MI, DL, get(HalfImmOp), RegHi)
1730                      .addOperand(*SBase)
1731                      .addImm(HiOffset / OffScale);
1732     }
1733   } else {
1734     // Handle the _SGPR variant
1735     MachineOperand *SOff = getNamedOperand(*MI, AMDGPU::OpName::soff);
1736     Lo = BuildMI(*MBB, MI, DL, get(HalfSGPROp), RegLo)
1737                   .addOperand(*SBase)
1738                   .addOperand(*SOff);
1739     unsigned OffsetSGPR = MRI.createVirtualRegister(&AMDGPU::SReg_32RegClass);
1740     BuildMI(*MBB, MI, DL, get(AMDGPU::S_ADD_I32), OffsetSGPR)
1741             .addOperand(*SOff)
1742             .addImm(HalfSize);
1743     Hi = BuildMI(*MBB, MI, DL, get(HalfSGPROp))
1744                   .addOperand(*SBase)
1745                   .addReg(OffsetSGPR);
1746   }
1747
1748   unsigned SubLo, SubHi;
1749   switch (HalfSize) {
1750     case 4:
1751       SubLo = AMDGPU::sub0;
1752       SubHi = AMDGPU::sub1;
1753       break;
1754     case 8:
1755       SubLo = AMDGPU::sub0_sub1;
1756       SubHi = AMDGPU::sub2_sub3;
1757       break;
1758     case 16:
1759       SubLo = AMDGPU::sub0_sub1_sub2_sub3;
1760       SubHi = AMDGPU::sub4_sub5_sub6_sub7;
1761       break;
1762     case 32:
1763       SubLo = AMDGPU::sub0_sub1_sub2_sub3_sub4_sub5_sub6_sub7;
1764       SubHi = AMDGPU::sub8_sub9_sub10_sub11_sub12_sub13_sub14_sub15;
1765       break;
1766     default:
1767       llvm_unreachable("Unhandled HalfSize");
1768   }
1769
1770   BuildMI(*MBB, MI, DL, get(AMDGPU::REG_SEQUENCE))
1771           .addOperand(MI->getOperand(0))
1772           .addReg(RegLo)
1773           .addImm(SubLo)
1774           .addReg(RegHi)
1775           .addImm(SubHi);
1776 }
1777
1778 void SIInstrInfo::moveSMRDToVALU(MachineInstr *MI, MachineRegisterInfo &MRI) const {
1779   MachineBasicBlock *MBB = MI->getParent();
1780   switch (MI->getOpcode()) {
1781     case AMDGPU::S_LOAD_DWORD_IMM:
1782     case AMDGPU::S_LOAD_DWORD_SGPR:
1783     case AMDGPU::S_LOAD_DWORDX2_IMM:
1784     case AMDGPU::S_LOAD_DWORDX2_SGPR:
1785     case AMDGPU::S_LOAD_DWORDX4_IMM:
1786     case AMDGPU::S_LOAD_DWORDX4_SGPR: {
1787       unsigned NewOpcode = getVALUOp(*MI);
1788       unsigned RegOffset;
1789       unsigned ImmOffset;
1790
1791       if (MI->getOperand(2).isReg()) {
1792         RegOffset = MI->getOperand(2).getReg();
1793         ImmOffset = 0;
1794       } else {
1795         assert(MI->getOperand(2).isImm());
1796         // SMRD instructions take a dword offsets on SI and byte offset on VI
1797         // and MUBUF instructions always take a byte offset.
1798         ImmOffset = MI->getOperand(2).getImm();
1799         if (RI.ST.getGeneration() <= AMDGPUSubtarget::SEA_ISLANDS)
1800           ImmOffset <<= 2;
1801         RegOffset = MRI.createVirtualRegister(&AMDGPU::SGPR_32RegClass);
1802
1803         if (isUInt<12>(ImmOffset)) {
1804           BuildMI(*MBB, MI, MI->getDebugLoc(), get(AMDGPU::S_MOV_B32),
1805                   RegOffset)
1806                   .addImm(0);
1807         } else {
1808           BuildMI(*MBB, MI, MI->getDebugLoc(), get(AMDGPU::S_MOV_B32),
1809                   RegOffset)
1810                   .addImm(ImmOffset);
1811           ImmOffset = 0;
1812         }
1813       }
1814
1815       unsigned SRsrc = MRI.createVirtualRegister(&AMDGPU::SReg_128RegClass);
1816       unsigned DWord0 = RegOffset;
1817       unsigned DWord1 = MRI.createVirtualRegister(&AMDGPU::SGPR_32RegClass);
1818       unsigned DWord2 = MRI.createVirtualRegister(&AMDGPU::SGPR_32RegClass);
1819       unsigned DWord3 = MRI.createVirtualRegister(&AMDGPU::SGPR_32RegClass);
1820       uint64_t RsrcDataFormat = getDefaultRsrcDataFormat();
1821
1822       BuildMI(*MBB, MI, MI->getDebugLoc(), get(AMDGPU::S_MOV_B32), DWord1)
1823               .addImm(0);
1824       BuildMI(*MBB, MI, MI->getDebugLoc(), get(AMDGPU::S_MOV_B32), DWord2)
1825               .addImm(RsrcDataFormat & 0xFFFFFFFF);
1826       BuildMI(*MBB, MI, MI->getDebugLoc(), get(AMDGPU::S_MOV_B32), DWord3)
1827               .addImm(RsrcDataFormat >> 32);
1828       BuildMI(*MBB, MI, MI->getDebugLoc(), get(AMDGPU::REG_SEQUENCE), SRsrc)
1829               .addReg(DWord0)
1830               .addImm(AMDGPU::sub0)
1831               .addReg(DWord1)
1832               .addImm(AMDGPU::sub1)
1833               .addReg(DWord2)
1834               .addImm(AMDGPU::sub2)
1835               .addReg(DWord3)
1836               .addImm(AMDGPU::sub3);
1837       MI->setDesc(get(NewOpcode));
1838       if (MI->getOperand(2).isReg()) {
1839         MI->getOperand(2).setReg(MI->getOperand(1).getReg());
1840       } else {
1841         MI->getOperand(2).ChangeToRegister(MI->getOperand(1).getReg(), false);
1842       }
1843       MI->getOperand(1).setReg(SRsrc);
1844       MI->addOperand(*MBB->getParent(), MachineOperand::CreateImm(ImmOffset));
1845
1846       const TargetRegisterClass *NewDstRC =
1847           RI.getRegClass(get(NewOpcode).OpInfo[0].RegClass);
1848
1849       unsigned DstReg = MI->getOperand(0).getReg();
1850       unsigned NewDstReg = MRI.createVirtualRegister(NewDstRC);
1851       MRI.replaceRegWith(DstReg, NewDstReg);
1852       break;
1853     }
1854     case AMDGPU::S_LOAD_DWORDX8_IMM:
1855     case AMDGPU::S_LOAD_DWORDX8_SGPR: {
1856       MachineInstr *Lo, *Hi;
1857       splitSMRD(MI, &AMDGPU::SReg_128RegClass, AMDGPU::S_LOAD_DWORDX4_IMM,
1858                 AMDGPU::S_LOAD_DWORDX4_SGPR, Lo, Hi);
1859       MI->eraseFromParent();
1860       moveSMRDToVALU(Lo, MRI);
1861       moveSMRDToVALU(Hi, MRI);
1862       break;
1863     }
1864
1865     case AMDGPU::S_LOAD_DWORDX16_IMM:
1866     case AMDGPU::S_LOAD_DWORDX16_SGPR: {
1867       MachineInstr *Lo, *Hi;
1868       splitSMRD(MI, &AMDGPU::SReg_256RegClass, AMDGPU::S_LOAD_DWORDX8_IMM,
1869                 AMDGPU::S_LOAD_DWORDX8_SGPR, Lo, Hi);
1870       MI->eraseFromParent();
1871       moveSMRDToVALU(Lo, MRI);
1872       moveSMRDToVALU(Hi, MRI);
1873       break;
1874     }
1875   }
1876 }
1877
1878 void SIInstrInfo::moveToVALU(MachineInstr &TopInst) const {
1879   SmallVector<MachineInstr *, 128> Worklist;
1880   Worklist.push_back(&TopInst);
1881
1882   while (!Worklist.empty()) {
1883     MachineInstr *Inst = Worklist.pop_back_val();
1884     MachineBasicBlock *MBB = Inst->getParent();
1885     MachineRegisterInfo &MRI = MBB->getParent()->getRegInfo();
1886
1887     unsigned Opcode = Inst->getOpcode();
1888     unsigned NewOpcode = getVALUOp(*Inst);
1889
1890     // Handle some special cases
1891     switch (Opcode) {
1892     default:
1893       if (isSMRD(Inst->getOpcode())) {
1894         moveSMRDToVALU(Inst, MRI);
1895       }
1896       break;
1897     case AMDGPU::S_MOV_B64: {
1898       DebugLoc DL = Inst->getDebugLoc();
1899
1900       // If the source operand is a register we can replace this with a
1901       // copy.
1902       if (Inst->getOperand(1).isReg()) {
1903         MachineInstr *Copy = BuildMI(*MBB, Inst, DL, get(TargetOpcode::COPY))
1904           .addOperand(Inst->getOperand(0))
1905           .addOperand(Inst->getOperand(1));
1906         Worklist.push_back(Copy);
1907       } else {
1908         // Otherwise, we need to split this into two movs, because there is
1909         // no 64-bit VALU move instruction.
1910         unsigned Reg = Inst->getOperand(0).getReg();
1911         unsigned Dst = split64BitImm(Worklist,
1912                                      Inst,
1913                                      MRI,
1914                                      MRI.getRegClass(Reg),
1915                                      Inst->getOperand(1));
1916         MRI.replaceRegWith(Reg, Dst);
1917       }
1918       Inst->eraseFromParent();
1919       continue;
1920     }
1921     case AMDGPU::S_AND_B64:
1922       splitScalar64BitBinaryOp(Worklist, Inst, AMDGPU::S_AND_B32);
1923       Inst->eraseFromParent();
1924       continue;
1925
1926     case AMDGPU::S_OR_B64:
1927       splitScalar64BitBinaryOp(Worklist, Inst, AMDGPU::S_OR_B32);
1928       Inst->eraseFromParent();
1929       continue;
1930
1931     case AMDGPU::S_XOR_B64:
1932       splitScalar64BitBinaryOp(Worklist, Inst, AMDGPU::S_XOR_B32);
1933       Inst->eraseFromParent();
1934       continue;
1935
1936     case AMDGPU::S_NOT_B64:
1937       splitScalar64BitUnaryOp(Worklist, Inst, AMDGPU::S_NOT_B32);
1938       Inst->eraseFromParent();
1939       continue;
1940
1941     case AMDGPU::S_BCNT1_I32_B64:
1942       splitScalar64BitBCNT(Worklist, Inst);
1943       Inst->eraseFromParent();
1944       continue;
1945
1946     case AMDGPU::S_BFE_I64: {
1947       splitScalar64BitBFE(Worklist, Inst);
1948       Inst->eraseFromParent();
1949       continue;
1950     }
1951
1952     case AMDGPU::S_LSHL_B32:
1953       if (ST.getGeneration() >= AMDGPUSubtarget::VOLCANIC_ISLANDS) {
1954         NewOpcode = AMDGPU::V_LSHLREV_B32_e64;
1955         swapOperands(Inst);
1956       }
1957       break;
1958     case AMDGPU::S_ASHR_I32:
1959       if (ST.getGeneration() >= AMDGPUSubtarget::VOLCANIC_ISLANDS) {
1960         NewOpcode = AMDGPU::V_ASHRREV_I32_e64;
1961         swapOperands(Inst);
1962       }
1963       break;
1964     case AMDGPU::S_LSHR_B32:
1965       if (ST.getGeneration() >= AMDGPUSubtarget::VOLCANIC_ISLANDS) {
1966         NewOpcode = AMDGPU::V_LSHRREV_B32_e64;
1967         swapOperands(Inst);
1968       }
1969       break;
1970
1971     case AMDGPU::S_BFE_U64:
1972     case AMDGPU::S_BFM_B64:
1973       llvm_unreachable("Moving this op to VALU not implemented");
1974     }
1975
1976     if (NewOpcode == AMDGPU::INSTRUCTION_LIST_END) {
1977       // We cannot move this instruction to the VALU, so we should try to
1978       // legalize its operands instead.
1979       legalizeOperands(Inst);
1980       continue;
1981     }
1982
1983     // Use the new VALU Opcode.
1984     const MCInstrDesc &NewDesc = get(NewOpcode);
1985     Inst->setDesc(NewDesc);
1986
1987     // Remove any references to SCC. Vector instructions can't read from it, and
1988     // We're just about to add the implicit use / defs of VCC, and we don't want
1989     // both.
1990     for (unsigned i = Inst->getNumOperands() - 1; i > 0; --i) {
1991       MachineOperand &Op = Inst->getOperand(i);
1992       if (Op.isReg() && Op.getReg() == AMDGPU::SCC)
1993         Inst->RemoveOperand(i);
1994     }
1995
1996     if (Opcode == AMDGPU::S_SEXT_I32_I8 || Opcode == AMDGPU::S_SEXT_I32_I16) {
1997       // We are converting these to a BFE, so we need to add the missing
1998       // operands for the size and offset.
1999       unsigned Size = (Opcode == AMDGPU::S_SEXT_I32_I8) ? 8 : 16;
2000       Inst->addOperand(MachineOperand::CreateImm(0));
2001       Inst->addOperand(MachineOperand::CreateImm(Size));
2002
2003     } else if (Opcode == AMDGPU::S_BCNT1_I32_B32) {
2004       // The VALU version adds the second operand to the result, so insert an
2005       // extra 0 operand.
2006       Inst->addOperand(MachineOperand::CreateImm(0));
2007     }
2008
2009     addDescImplicitUseDef(NewDesc, Inst);
2010
2011     if (Opcode == AMDGPU::S_BFE_I32 || Opcode == AMDGPU::S_BFE_U32) {
2012       const MachineOperand &OffsetWidthOp = Inst->getOperand(2);
2013       // If we need to move this to VGPRs, we need to unpack the second operand
2014       // back into the 2 separate ones for bit offset and width.
2015       assert(OffsetWidthOp.isImm() &&
2016              "Scalar BFE is only implemented for constant width and offset");
2017       uint32_t Imm = OffsetWidthOp.getImm();
2018
2019       uint32_t Offset = Imm & 0x3f; // Extract bits [5:0].
2020       uint32_t BitWidth = (Imm & 0x7f0000) >> 16; // Extract bits [22:16].
2021       Inst->RemoveOperand(2); // Remove old immediate.
2022       Inst->addOperand(MachineOperand::CreateImm(Offset));
2023       Inst->addOperand(MachineOperand::CreateImm(BitWidth));
2024     }
2025
2026     // Update the destination register class.
2027
2028     const TargetRegisterClass *NewDstRC = getOpRegClass(*Inst, 0);
2029
2030     switch (Opcode) {
2031       // For target instructions, getOpRegClass just returns the virtual
2032       // register class associated with the operand, so we need to find an
2033       // equivalent VGPR register class in order to move the instruction to the
2034       // VALU.
2035     case AMDGPU::COPY:
2036     case AMDGPU::PHI:
2037     case AMDGPU::REG_SEQUENCE:
2038     case AMDGPU::INSERT_SUBREG:
2039       if (RI.hasVGPRs(NewDstRC))
2040         continue;
2041       NewDstRC = RI.getEquivalentVGPRClass(NewDstRC);
2042       if (!NewDstRC)
2043         continue;
2044       break;
2045     default:
2046       break;
2047     }
2048
2049     unsigned DstReg = Inst->getOperand(0).getReg();
2050     unsigned NewDstReg = MRI.createVirtualRegister(NewDstRC);
2051     MRI.replaceRegWith(DstReg, NewDstReg);
2052
2053     // Legalize the operands
2054     legalizeOperands(Inst);
2055
2056     for (MachineRegisterInfo::use_iterator I = MRI.use_begin(NewDstReg),
2057            E = MRI.use_end(); I != E; ++I) {
2058       MachineInstr &UseMI = *I->getParent();
2059       if (!canReadVGPR(UseMI, I.getOperandNo())) {
2060         Worklist.push_back(&UseMI);
2061       }
2062     }
2063   }
2064 }
2065
2066 //===----------------------------------------------------------------------===//
2067 // Indirect addressing callbacks
2068 //===----------------------------------------------------------------------===//
2069
2070 unsigned SIInstrInfo::calculateIndirectAddress(unsigned RegIndex,
2071                                                  unsigned Channel) const {
2072   assert(Channel == 0);
2073   return RegIndex;
2074 }
2075
2076 const TargetRegisterClass *SIInstrInfo::getIndirectAddrRegClass() const {
2077   return &AMDGPU::VReg_32RegClass;
2078 }
2079
2080 void SIInstrInfo::splitScalar64BitUnaryOp(
2081   SmallVectorImpl<MachineInstr *> &Worklist,
2082   MachineInstr *Inst,
2083   unsigned Opcode) const {
2084   MachineBasicBlock &MBB = *Inst->getParent();
2085   MachineRegisterInfo &MRI = MBB.getParent()->getRegInfo();
2086
2087   MachineOperand &Dest = Inst->getOperand(0);
2088   MachineOperand &Src0 = Inst->getOperand(1);
2089   DebugLoc DL = Inst->getDebugLoc();
2090
2091   MachineBasicBlock::iterator MII = Inst;
2092
2093   const MCInstrDesc &InstDesc = get(Opcode);
2094   const TargetRegisterClass *Src0RC = Src0.isReg() ?
2095     MRI.getRegClass(Src0.getReg()) :
2096     &AMDGPU::SGPR_32RegClass;
2097
2098   const TargetRegisterClass *Src0SubRC = RI.getSubRegClass(Src0RC, AMDGPU::sub0);
2099
2100   MachineOperand SrcReg0Sub0 = buildExtractSubRegOrImm(MII, MRI, Src0, Src0RC,
2101                                                        AMDGPU::sub0, Src0SubRC);
2102
2103   const TargetRegisterClass *DestRC = MRI.getRegClass(Dest.getReg());
2104   const TargetRegisterClass *DestSubRC = RI.getSubRegClass(DestRC, AMDGPU::sub0);
2105
2106   unsigned DestSub0 = MRI.createVirtualRegister(DestRC);
2107   MachineInstr *LoHalf = BuildMI(MBB, MII, DL, InstDesc, DestSub0)
2108     .addOperand(SrcReg0Sub0);
2109
2110   MachineOperand SrcReg0Sub1 = buildExtractSubRegOrImm(MII, MRI, Src0, Src0RC,
2111                                                        AMDGPU::sub1, Src0SubRC);
2112
2113   unsigned DestSub1 = MRI.createVirtualRegister(DestSubRC);
2114   MachineInstr *HiHalf = BuildMI(MBB, MII, DL, InstDesc, DestSub1)
2115     .addOperand(SrcReg0Sub1);
2116
2117   unsigned FullDestReg = MRI.createVirtualRegister(DestRC);
2118   BuildMI(MBB, MII, DL, get(TargetOpcode::REG_SEQUENCE), FullDestReg)
2119     .addReg(DestSub0)
2120     .addImm(AMDGPU::sub0)
2121     .addReg(DestSub1)
2122     .addImm(AMDGPU::sub1);
2123
2124   MRI.replaceRegWith(Dest.getReg(), FullDestReg);
2125
2126   // Try to legalize the operands in case we need to swap the order to keep it
2127   // valid.
2128   Worklist.push_back(LoHalf);
2129   Worklist.push_back(HiHalf);
2130 }
2131
2132 void SIInstrInfo::splitScalar64BitBinaryOp(
2133   SmallVectorImpl<MachineInstr *> &Worklist,
2134   MachineInstr *Inst,
2135   unsigned Opcode) const {
2136   MachineBasicBlock &MBB = *Inst->getParent();
2137   MachineRegisterInfo &MRI = MBB.getParent()->getRegInfo();
2138
2139   MachineOperand &Dest = Inst->getOperand(0);
2140   MachineOperand &Src0 = Inst->getOperand(1);
2141   MachineOperand &Src1 = Inst->getOperand(2);
2142   DebugLoc DL = Inst->getDebugLoc();
2143
2144   MachineBasicBlock::iterator MII = Inst;
2145
2146   const MCInstrDesc &InstDesc = get(Opcode);
2147   const TargetRegisterClass *Src0RC = Src0.isReg() ?
2148     MRI.getRegClass(Src0.getReg()) :
2149     &AMDGPU::SGPR_32RegClass;
2150
2151   const TargetRegisterClass *Src0SubRC = RI.getSubRegClass(Src0RC, AMDGPU::sub0);
2152   const TargetRegisterClass *Src1RC = Src1.isReg() ?
2153     MRI.getRegClass(Src1.getReg()) :
2154     &AMDGPU::SGPR_32RegClass;
2155
2156   const TargetRegisterClass *Src1SubRC = RI.getSubRegClass(Src1RC, AMDGPU::sub0);
2157
2158   MachineOperand SrcReg0Sub0 = buildExtractSubRegOrImm(MII, MRI, Src0, Src0RC,
2159                                                        AMDGPU::sub0, Src0SubRC);
2160   MachineOperand SrcReg1Sub0 = buildExtractSubRegOrImm(MII, MRI, Src1, Src1RC,
2161                                                        AMDGPU::sub0, Src1SubRC);
2162
2163   const TargetRegisterClass *DestRC = MRI.getRegClass(Dest.getReg());
2164   const TargetRegisterClass *DestSubRC = RI.getSubRegClass(DestRC, AMDGPU::sub0);
2165
2166   unsigned DestSub0 = MRI.createVirtualRegister(DestRC);
2167   MachineInstr *LoHalf = BuildMI(MBB, MII, DL, InstDesc, DestSub0)
2168     .addOperand(SrcReg0Sub0)
2169     .addOperand(SrcReg1Sub0);
2170
2171   MachineOperand SrcReg0Sub1 = buildExtractSubRegOrImm(MII, MRI, Src0, Src0RC,
2172                                                        AMDGPU::sub1, Src0SubRC);
2173   MachineOperand SrcReg1Sub1 = buildExtractSubRegOrImm(MII, MRI, Src1, Src1RC,
2174                                                        AMDGPU::sub1, Src1SubRC);
2175
2176   unsigned DestSub1 = MRI.createVirtualRegister(DestSubRC);
2177   MachineInstr *HiHalf = BuildMI(MBB, MII, DL, InstDesc, DestSub1)
2178     .addOperand(SrcReg0Sub1)
2179     .addOperand(SrcReg1Sub1);
2180
2181   unsigned FullDestReg = MRI.createVirtualRegister(DestRC);
2182   BuildMI(MBB, MII, DL, get(TargetOpcode::REG_SEQUENCE), FullDestReg)
2183     .addReg(DestSub0)
2184     .addImm(AMDGPU::sub0)
2185     .addReg(DestSub1)
2186     .addImm(AMDGPU::sub1);
2187
2188   MRI.replaceRegWith(Dest.getReg(), FullDestReg);
2189
2190   // Try to legalize the operands in case we need to swap the order to keep it
2191   // valid.
2192   Worklist.push_back(LoHalf);
2193   Worklist.push_back(HiHalf);
2194 }
2195
2196 void SIInstrInfo::splitScalar64BitBCNT(SmallVectorImpl<MachineInstr *> &Worklist,
2197                                        MachineInstr *Inst) const {
2198   MachineBasicBlock &MBB = *Inst->getParent();
2199   MachineRegisterInfo &MRI = MBB.getParent()->getRegInfo();
2200
2201   MachineBasicBlock::iterator MII = Inst;
2202   DebugLoc DL = Inst->getDebugLoc();
2203
2204   MachineOperand &Dest = Inst->getOperand(0);
2205   MachineOperand &Src = Inst->getOperand(1);
2206
2207   const MCInstrDesc &InstDesc = get(AMDGPU::V_BCNT_U32_B32_e32);
2208   const TargetRegisterClass *SrcRC = Src.isReg() ?
2209     MRI.getRegClass(Src.getReg()) :
2210     &AMDGPU::SGPR_32RegClass;
2211
2212   unsigned MidReg = MRI.createVirtualRegister(&AMDGPU::VGPR_32RegClass);
2213   unsigned ResultReg = MRI.createVirtualRegister(&AMDGPU::VGPR_32RegClass);
2214
2215   const TargetRegisterClass *SrcSubRC = RI.getSubRegClass(SrcRC, AMDGPU::sub0);
2216
2217   MachineOperand SrcRegSub0 = buildExtractSubRegOrImm(MII, MRI, Src, SrcRC,
2218                                                       AMDGPU::sub0, SrcSubRC);
2219   MachineOperand SrcRegSub1 = buildExtractSubRegOrImm(MII, MRI, Src, SrcRC,
2220                                                       AMDGPU::sub1, SrcSubRC);
2221
2222   MachineInstr *First = BuildMI(MBB, MII, DL, InstDesc, MidReg)
2223     .addOperand(SrcRegSub0)
2224     .addImm(0);
2225
2226   MachineInstr *Second = BuildMI(MBB, MII, DL, InstDesc, ResultReg)
2227     .addOperand(SrcRegSub1)
2228     .addReg(MidReg);
2229
2230   MRI.replaceRegWith(Dest.getReg(), ResultReg);
2231
2232   Worklist.push_back(First);
2233   Worklist.push_back(Second);
2234 }
2235
2236 void SIInstrInfo::splitScalar64BitBFE(SmallVectorImpl<MachineInstr *> &Worklist,
2237                                       MachineInstr *Inst) const {
2238   MachineBasicBlock &MBB = *Inst->getParent();
2239   MachineRegisterInfo &MRI = MBB.getParent()->getRegInfo();
2240   MachineBasicBlock::iterator MII = Inst;
2241   DebugLoc DL = Inst->getDebugLoc();
2242
2243   MachineOperand &Dest = Inst->getOperand(0);
2244   uint32_t Imm = Inst->getOperand(2).getImm();
2245   uint32_t Offset = Imm & 0x3f; // Extract bits [5:0].
2246   uint32_t BitWidth = (Imm & 0x7f0000) >> 16; // Extract bits [22:16].
2247
2248   (void) Offset;
2249
2250   // Only sext_inreg cases handled.
2251   assert(Inst->getOpcode() == AMDGPU::S_BFE_I64 &&
2252          BitWidth <= 32 &&
2253          Offset == 0 &&
2254          "Not implemented");
2255
2256   if (BitWidth < 32) {
2257     unsigned MidRegLo = MRI.createVirtualRegister(&AMDGPU::VGPR_32RegClass);
2258     unsigned MidRegHi = MRI.createVirtualRegister(&AMDGPU::VGPR_32RegClass);
2259     unsigned ResultReg = MRI.createVirtualRegister(&AMDGPU::VReg_64RegClass);
2260
2261     BuildMI(MBB, MII, DL, get(AMDGPU::V_BFE_I32), MidRegLo)
2262       .addReg(Inst->getOperand(1).getReg(), 0, AMDGPU::sub0)
2263       .addImm(0)
2264       .addImm(BitWidth);
2265
2266     BuildMI(MBB, MII, DL, get(AMDGPU::V_ASHRREV_I32_e32), MidRegHi)
2267       .addImm(31)
2268       .addReg(MidRegLo);
2269
2270     BuildMI(MBB, MII, DL, get(TargetOpcode::REG_SEQUENCE), ResultReg)
2271       .addReg(MidRegLo)
2272       .addImm(AMDGPU::sub0)
2273       .addReg(MidRegHi)
2274       .addImm(AMDGPU::sub1);
2275
2276     MRI.replaceRegWith(Dest.getReg(), ResultReg);
2277     return;
2278   }
2279
2280   MachineOperand &Src = Inst->getOperand(1);
2281   unsigned TmpReg = MRI.createVirtualRegister(&AMDGPU::VGPR_32RegClass);
2282   unsigned ResultReg = MRI.createVirtualRegister(&AMDGPU::VReg_64RegClass);
2283
2284   BuildMI(MBB, MII, DL, get(AMDGPU::V_ASHRREV_I32_e64), TmpReg)
2285     .addImm(31)
2286     .addReg(Src.getReg(), 0, AMDGPU::sub0);
2287
2288   BuildMI(MBB, MII, DL, get(TargetOpcode::REG_SEQUENCE), ResultReg)
2289     .addReg(Src.getReg(), 0, AMDGPU::sub0)
2290     .addImm(AMDGPU::sub0)
2291     .addReg(TmpReg)
2292     .addImm(AMDGPU::sub1);
2293
2294   MRI.replaceRegWith(Dest.getReg(), ResultReg);
2295 }
2296
2297 void SIInstrInfo::addDescImplicitUseDef(const MCInstrDesc &NewDesc,
2298                                         MachineInstr *Inst) const {
2299   // Add the implict and explicit register definitions.
2300   if (NewDesc.ImplicitUses) {
2301     for (unsigned i = 0; NewDesc.ImplicitUses[i]; ++i) {
2302       unsigned Reg = NewDesc.ImplicitUses[i];
2303       Inst->addOperand(MachineOperand::CreateReg(Reg, false, true));
2304     }
2305   }
2306
2307   if (NewDesc.ImplicitDefs) {
2308     for (unsigned i = 0; NewDesc.ImplicitDefs[i]; ++i) {
2309       unsigned Reg = NewDesc.ImplicitDefs[i];
2310       Inst->addOperand(MachineOperand::CreateReg(Reg, true, true));
2311     }
2312   }
2313 }
2314
2315 unsigned SIInstrInfo::findUsedSGPR(const MachineInstr *MI,
2316                                    int OpIndices[3]) const {
2317   const MCInstrDesc &Desc = get(MI->getOpcode());
2318
2319   // Find the one SGPR operand we are allowed to use.
2320   unsigned SGPRReg = AMDGPU::NoRegister;
2321
2322   // First we need to consider the instruction's operand requirements before
2323   // legalizing. Some operands are required to be SGPRs, such as implicit uses
2324   // of VCC, but we are still bound by the constant bus requirement to only use
2325   // one.
2326   //
2327   // If the operand's class is an SGPR, we can never move it.
2328
2329   for (const MachineOperand &MO : MI->implicit_operands()) {
2330     // We only care about reads.
2331     if (MO.isDef())
2332       continue;
2333
2334     if (MO.getReg() == AMDGPU::VCC)
2335       return AMDGPU::VCC;
2336
2337     if (MO.getReg() == AMDGPU::FLAT_SCR)
2338       return AMDGPU::FLAT_SCR;
2339   }
2340
2341   unsigned UsedSGPRs[3] = { AMDGPU::NoRegister };
2342   const MachineRegisterInfo &MRI = MI->getParent()->getParent()->getRegInfo();
2343
2344   for (unsigned i = 0; i < 3; ++i) {
2345     int Idx = OpIndices[i];
2346     if (Idx == -1)
2347       break;
2348
2349     const MachineOperand &MO = MI->getOperand(Idx);
2350     if (RI.isSGPRClassID(Desc.OpInfo[Idx].RegClass))
2351       SGPRReg = MO.getReg();
2352
2353     if (MO.isReg() && RI.isSGPRClass(MRI.getRegClass(MO.getReg())))
2354       UsedSGPRs[i] = MO.getReg();
2355   }
2356
2357   if (SGPRReg != AMDGPU::NoRegister)
2358     return SGPRReg;
2359
2360   // We don't have a required SGPR operand, so we have a bit more freedom in
2361   // selecting operands to move.
2362
2363   // Try to select the most used SGPR. If an SGPR is equal to one of the
2364   // others, we choose that.
2365   //
2366   // e.g.
2367   // V_FMA_F32 v0, s0, s0, s0 -> No moves
2368   // V_FMA_F32 v0, s0, s1, s0 -> Move s1
2369
2370   if (UsedSGPRs[0] != AMDGPU::NoRegister) {
2371     if (UsedSGPRs[0] == UsedSGPRs[1] || UsedSGPRs[0] == UsedSGPRs[2])
2372       SGPRReg = UsedSGPRs[0];
2373   }
2374
2375   if (SGPRReg == AMDGPU::NoRegister && UsedSGPRs[1] != AMDGPU::NoRegister) {
2376     if (UsedSGPRs[1] == UsedSGPRs[2])
2377       SGPRReg = UsedSGPRs[1];
2378   }
2379
2380   return SGPRReg;
2381 }
2382
2383 MachineInstrBuilder SIInstrInfo::buildIndirectWrite(
2384                                    MachineBasicBlock *MBB,
2385                                    MachineBasicBlock::iterator I,
2386                                    unsigned ValueReg,
2387                                    unsigned Address, unsigned OffsetReg) const {
2388   const DebugLoc &DL = MBB->findDebugLoc(I);
2389   unsigned IndirectBaseReg = AMDGPU::VReg_32RegClass.getRegister(
2390                                       getIndirectIndexBegin(*MBB->getParent()));
2391
2392   return BuildMI(*MBB, I, DL, get(AMDGPU::SI_INDIRECT_DST_V1))
2393           .addReg(IndirectBaseReg, RegState::Define)
2394           .addOperand(I->getOperand(0))
2395           .addReg(IndirectBaseReg)
2396           .addReg(OffsetReg)
2397           .addImm(0)
2398           .addReg(ValueReg);
2399 }
2400
2401 MachineInstrBuilder SIInstrInfo::buildIndirectRead(
2402                                    MachineBasicBlock *MBB,
2403                                    MachineBasicBlock::iterator I,
2404                                    unsigned ValueReg,
2405                                    unsigned Address, unsigned OffsetReg) const {
2406   const DebugLoc &DL = MBB->findDebugLoc(I);
2407   unsigned IndirectBaseReg = AMDGPU::VReg_32RegClass.getRegister(
2408                                       getIndirectIndexBegin(*MBB->getParent()));
2409
2410   return BuildMI(*MBB, I, DL, get(AMDGPU::SI_INDIRECT_SRC))
2411           .addOperand(I->getOperand(0))
2412           .addOperand(I->getOperand(1))
2413           .addReg(IndirectBaseReg)
2414           .addReg(OffsetReg)
2415           .addImm(0);
2416
2417 }
2418
2419 void SIInstrInfo::reserveIndirectRegisters(BitVector &Reserved,
2420                                             const MachineFunction &MF) const {
2421   int End = getIndirectIndexEnd(MF);
2422   int Begin = getIndirectIndexBegin(MF);
2423
2424   if (End == -1)
2425     return;
2426
2427
2428   for (int Index = Begin; Index <= End; ++Index)
2429     Reserved.set(AMDGPU::VReg_32RegClass.getRegister(Index));
2430
2431   for (int Index = std::max(0, Begin - 1); Index <= End; ++Index)
2432     Reserved.set(AMDGPU::VReg_64RegClass.getRegister(Index));
2433
2434   for (int Index = std::max(0, Begin - 2); Index <= End; ++Index)
2435     Reserved.set(AMDGPU::VReg_96RegClass.getRegister(Index));
2436
2437   for (int Index = std::max(0, Begin - 3); Index <= End; ++Index)
2438     Reserved.set(AMDGPU::VReg_128RegClass.getRegister(Index));
2439
2440   for (int Index = std::max(0, Begin - 7); Index <= End; ++Index)
2441     Reserved.set(AMDGPU::VReg_256RegClass.getRegister(Index));
2442
2443   for (int Index = std::max(0, Begin - 15); Index <= End; ++Index)
2444     Reserved.set(AMDGPU::VReg_512RegClass.getRegister(Index));
2445 }
2446
2447 MachineOperand *SIInstrInfo::getNamedOperand(MachineInstr &MI,
2448                                              unsigned OperandName) const {
2449   int Idx = AMDGPU::getNamedOperandIdx(MI.getOpcode(), OperandName);
2450   if (Idx == -1)
2451     return nullptr;
2452
2453   return &MI.getOperand(Idx);
2454 }
2455
2456 uint64_t SIInstrInfo::getDefaultRsrcDataFormat() const {
2457   uint64_t RsrcDataFormat = AMDGPU::RSRC_DATA_FORMAT;
2458   if (ST.isAmdHsaOS())
2459     RsrcDataFormat |= (1ULL << 56);
2460
2461   return RsrcDataFormat;
2462 }