lib/Target/R600/SIInstrInfo.cpp

   1 //===-- SIInstrInfo.cpp - SI Instruction Information  ---------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 /// \file
  11 /// \brief SI Implementation of TargetInstrInfo.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15
  16 #include "SIInstrInfo.h"
  17 #include "AMDGPUTargetMachine.h"
  18 #include "SIDefines.h"
  19 #include "SIMachineFunctionInfo.h"
  20 #include "llvm/CodeGen/MachineFrameInfo.h"
  21 #include "llvm/CodeGen/MachineInstrBuilder.h"
  22 #include "llvm/CodeGen/MachineRegisterInfo.h"
  23 #include "llvm/IR/Function.h"
  24 #include "llvm/CodeGen/RegisterScavenging.h"
  25 #include "llvm/MC/MCInstrDesc.h"
  26
  27 using namespace llvm;
  28
  29 SIInstrInfo::SIInstrInfo(const AMDGPUSubtarget &st)
  30   : AMDGPUInstrInfo(st),
  31     RI(st) { }
  32
  33 //===----------------------------------------------------------------------===//
  34 // TargetInstrInfo callbacks
  35 //===----------------------------------------------------------------------===//
  36
  37 static unsigned getNumOperandsNoGlue(SDNode *Node) {
  38   unsigned N = Node->getNumOperands();
  39   while (N && Node->getOperand(N - 1).getValueType() == MVT::Glue)
  40     --N;
  41   return N;
  42 }
  43
  44 static SDValue findChainOperand(SDNode *Load) {
  45   SDValue LastOp = Load->getOperand(getNumOperandsNoGlue(Load) - 1);
  46   assert(LastOp.getValueType() == MVT::Other && "Chain missing from load node");
  47   return LastOp;
  48 }
  49
  50 /// \brief Returns true if both nodes have the same value for the given
  51 ///        operand \p Op, or if both nodes do not have this operand.
  52 static bool nodesHaveSameOperandValue(SDNode *N0, SDNode* N1, unsigned OpName) {
  53   unsigned Opc0 = N0->getMachineOpcode();
  54   unsigned Opc1 = N1->getMachineOpcode();
  55
  56   int Op0Idx = AMDGPU::getNamedOperandIdx(Opc0, OpName);
  57   int Op1Idx = AMDGPU::getNamedOperandIdx(Opc1, OpName);
  58
  59   if (Op0Idx == -1 && Op1Idx == -1)
  60     return true;
  61
  62
  63   if ((Op0Idx == -1 && Op1Idx != -1) ||
  64       (Op1Idx == -1 && Op0Idx != -1))
  65     return false;
  66
  67   // getNamedOperandIdx returns the index for the MachineInstr's operands,
  68   // which includes the result as the first operand. We are indexing into the
  69   // MachineSDNode's operands, so we need to skip the result operand to get
  70   // the real index.
  71   --Op0Idx;
  72   --Op1Idx;
  73
  74   return N0->getOperand(Op0Idx) == N1->getOperand(Op1Idx);
  75 }
  76
  77 bool SIInstrInfo::areLoadsFromSameBasePtr(SDNode *Load0, SDNode *Load1,
  78                                           int64_t &Offset0,
  79                                           int64_t &Offset1) const {
  80   if (!Load0->isMachineOpcode() || !Load1->isMachineOpcode())
  81     return false;
  82
  83   unsigned Opc0 = Load0->getMachineOpcode();
  84   unsigned Opc1 = Load1->getMachineOpcode();
  85
  86   // Make sure both are actually loads.
  87   if (!get(Opc0).mayLoad() || !get(Opc1).mayLoad())
  88     return false;
  89
  90   if (isDS(Opc0) && isDS(Opc1)) {
  91
  92     // FIXME: Handle this case:
  93     if (getNumOperandsNoGlue(Load0) != getNumOperandsNoGlue(Load1))
  94       return false;
  95
  96     // Check base reg.
  97     if (Load0->getOperand(1) != Load1->getOperand(1))
  98       return false;
  99
 100     // Check chain.
 101     if (findChainOperand(Load0) != findChainOperand(Load1))
 102       return false;
 103
 104     // Skip read2 / write2 variants for simplicity.
 105     // TODO: We should report true if the used offsets are adjacent (excluded
 106     // st64 versions).
 107     if (AMDGPU::getNamedOperandIdx(Opc0, AMDGPU::OpName::data1) != -1 ||
 108         AMDGPU::getNamedOperandIdx(Opc1, AMDGPU::OpName::data1) != -1)
 109       return false;
 110
 111     Offset0 = cast<ConstantSDNode>(Load0->getOperand(2))->getZExtValue();
 112     Offset1 = cast<ConstantSDNode>(Load1->getOperand(2))->getZExtValue();
 113     return true;
 114   }
 115
 116   if (isSMRD(Opc0) && isSMRD(Opc1)) {
 117     assert(getNumOperandsNoGlue(Load0) == getNumOperandsNoGlue(Load1));
 118
 119     // Check base reg.
 120     if (Load0->getOperand(0) != Load1->getOperand(0))
 121       return false;
 122
 123     // Check chain.
 124     if (findChainOperand(Load0) != findChainOperand(Load1))
 125       return false;
 126
 127     Offset0 = cast<ConstantSDNode>(Load0->getOperand(1))->getZExtValue();
 128     Offset1 = cast<ConstantSDNode>(Load1->getOperand(1))->getZExtValue();
 129     return true;
 130   }
 131
 132   // MUBUF and MTBUF can access the same addresses.
 133   if ((isMUBUF(Opc0) || isMTBUF(Opc0)) && (isMUBUF(Opc1) || isMTBUF(Opc1))) {
 134
 135     // MUBUF and MTBUF have vaddr at different indices.
 136     if (!nodesHaveSameOperandValue(Load0, Load1, AMDGPU::OpName::soffset) ||
 137         findChainOperand(Load0) != findChainOperand(Load1) ||
 138         !nodesHaveSameOperandValue(Load0, Load1, AMDGPU::OpName::vaddr) ||
 139         !nodesHaveSameOperandValue(Load0, Load1, AMDGPU::OpName::srsrc))
 140       return false;
 141
 142     int OffIdx0 = AMDGPU::getNamedOperandIdx(Opc0, AMDGPU::OpName::offset);
 143     int OffIdx1 = AMDGPU::getNamedOperandIdx(Opc1, AMDGPU::OpName::offset);
 144
 145     if (OffIdx0 == -1 || OffIdx1 == -1)
 146       return false;
 147
 148     // getNamedOperandIdx returns the index for MachineInstrs.  Since they
 149     // inlcude the output in the operand list, but SDNodes don't, we need to
 150     // subtract the index by one.
 151     --OffIdx0;
 152     --OffIdx1;
 153
 154     SDValue Off0 = Load0->getOperand(OffIdx0);
 155     SDValue Off1 = Load1->getOperand(OffIdx1);
 156
 157     // The offset might be a FrameIndexSDNode.
 158     if (!isa<ConstantSDNode>(Off0) || !isa<ConstantSDNode>(Off1))
 159       return false;
 160
 161     Offset0 = cast<ConstantSDNode>(Off0)->getZExtValue();
 162     Offset1 = cast<ConstantSDNode>(Off1)->getZExtValue();
 163     return true;
 164   }
 165
 166   return false;
 167 }
 168
 169 static bool isStride64(unsigned Opc) {
 170   switch (Opc) {
 171   case AMDGPU::DS_READ2ST64_B32:
 172   case AMDGPU::DS_READ2ST64_B64:
 173   case AMDGPU::DS_WRITE2ST64_B32:
 174   case AMDGPU::DS_WRITE2ST64_B64:
 175     return true;
 176   default:
 177     return false;
 178   }
 179 }
 180
 181 bool SIInstrInfo::getLdStBaseRegImmOfs(MachineInstr *LdSt,
 182                                        unsigned &BaseReg, unsigned &Offset,
 183                                        const TargetRegisterInfo *TRI) const {
 184   unsigned Opc = LdSt->getOpcode();
 185   if (isDS(Opc)) {
 186     const MachineOperand *OffsetImm = getNamedOperand(*LdSt,
 187                                                       AMDGPU::OpName::offset);
 188     if (OffsetImm) {
 189       // Normal, single offset LDS instruction.
 190       const MachineOperand *AddrReg = getNamedOperand(*LdSt,
 191                                                       AMDGPU::OpName::addr);
 192
 193       BaseReg = AddrReg->getReg();
 194       Offset = OffsetImm->getImm();
 195       return true;
 196     }
 197
 198     // The 2 offset instructions use offset0 and offset1 instead. We can treat
 199     // these as a load with a single offset if the 2 offsets are consecutive. We
 200     // will use this for some partially aligned loads.
 201     const MachineOperand *Offset0Imm = getNamedOperand(*LdSt,
 202                                                        AMDGPU::OpName::offset0);
 203     const MachineOperand *Offset1Imm = getNamedOperand(*LdSt,
 204                                                        AMDGPU::OpName::offset1);
 205
 206     uint8_t Offset0 = Offset0Imm->getImm();
 207     uint8_t Offset1 = Offset1Imm->getImm();
 208     assert(Offset1 > Offset0);
 209
 210     if (Offset1 - Offset0 == 1) {
 211       // Each of these offsets is in element sized units, so we need to convert
 212       // to bytes of the individual reads.
 213
 214       unsigned EltSize;
 215       if (LdSt->mayLoad())
 216         EltSize = getOpRegClass(*LdSt, 0)->getSize() / 2;
 217       else {
 218         assert(LdSt->mayStore());
 219         int Data0Idx = AMDGPU::getNamedOperandIdx(Opc, AMDGPU::OpName::data0);
 220         EltSize = getOpRegClass(*LdSt, Data0Idx)->getSize();
 221       }
 222
 223       if (isStride64(Opc))
 224         EltSize *= 64;
 225
 226       const MachineOperand *AddrReg = getNamedOperand(*LdSt,
 227                                                       AMDGPU::OpName::addr);
 228       BaseReg = AddrReg->getReg();
 229       Offset = EltSize * Offset0;
 230       return true;
 231     }
 232
 233     return false;
 234   }
 235
 236   if (isMUBUF(Opc) || isMTBUF(Opc)) {
 237     if (AMDGPU::getNamedOperandIdx(Opc, AMDGPU::OpName::soffset) != -1)
 238       return false;
 239
 240     const MachineOperand *AddrReg = getNamedOperand(*LdSt,
 241                                                     AMDGPU::OpName::vaddr);
 242     if (!AddrReg)
 243       return false;
 244
 245     const MachineOperand *OffsetImm = getNamedOperand(*LdSt,
 246                                                       AMDGPU::OpName::offset);
 247     BaseReg = AddrReg->getReg();
 248     Offset = OffsetImm->getImm();
 249     return true;
 250   }
 251
 252   if (isSMRD(Opc)) {
 253     const MachineOperand *OffsetImm = getNamedOperand(*LdSt,
 254                                                       AMDGPU::OpName::offset);
 255     if (!OffsetImm)
 256       return false;
 257
 258     const MachineOperand *SBaseReg = getNamedOperand(*LdSt,
 259                                                      AMDGPU::OpName::sbase);
 260     BaseReg = SBaseReg->getReg();
 261     Offset = OffsetImm->getImm();
 262     return true;
 263   }
 264
 265   return false;
 266 }
 267
 268 bool SIInstrInfo::shouldClusterLoads(MachineInstr *FirstLdSt,
 269                                      MachineInstr *SecondLdSt,
 270                                      unsigned NumLoads) const {
 271   unsigned Opc0 = FirstLdSt->getOpcode();
 272   unsigned Opc1 = SecondLdSt->getOpcode();
 273
 274   // TODO: This needs finer tuning
 275   if (NumLoads > 4)
 276     return false;
 277
 278   if (isDS(Opc0) && isDS(Opc1))
 279     return true;
 280
 281   if (isSMRD(Opc0) && isSMRD(Opc1))
 282     return true;
 283
 284   if ((isMUBUF(Opc0) || isMTBUF(Opc0)) && (isMUBUF(Opc1) || isMTBUF(Opc1)))
 285     return true;
 286
 287   return false;
 288 }
 289
 290 void
 291 SIInstrInfo::copyPhysReg(MachineBasicBlock &MBB,
 292                          MachineBasicBlock::iterator MI, DebugLoc DL,
 293                          unsigned DestReg, unsigned SrcReg,
 294                          bool KillSrc) const {
 295
 296   // If we are trying to copy to or from SCC, there is a bug somewhere else in
 297   // the backend.  While it may be theoretically possible to do this, it should
 298   // never be necessary.
 299   assert(DestReg != AMDGPU::SCC && SrcReg != AMDGPU::SCC);
 300
 301   static const int16_t Sub0_15[] = {
 302     AMDGPU::sub0, AMDGPU::sub1, AMDGPU::sub2, AMDGPU::sub3,
 303     AMDGPU::sub4, AMDGPU::sub5, AMDGPU::sub6, AMDGPU::sub7,
 304     AMDGPU::sub8, AMDGPU::sub9, AMDGPU::sub10, AMDGPU::sub11,
 305     AMDGPU::sub12, AMDGPU::sub13, AMDGPU::sub14, AMDGPU::sub15, 0
 306   };
 307
 308   static const int16_t Sub0_7[] = {
 309     AMDGPU::sub0, AMDGPU::sub1, AMDGPU::sub2, AMDGPU::sub3,
 310     AMDGPU::sub4, AMDGPU::sub5, AMDGPU::sub6, AMDGPU::sub7, 0
 311   };
 312
 313   static const int16_t Sub0_3[] = {
 314     AMDGPU::sub0, AMDGPU::sub1, AMDGPU::sub2, AMDGPU::sub3, 0
 315   };
 316
 317   static const int16_t Sub0_2[] = {
 318     AMDGPU::sub0, AMDGPU::sub1, AMDGPU::sub2, 0
 319   };
 320
 321   static const int16_t Sub0_1[] = {
 322     AMDGPU::sub0, AMDGPU::sub1, 0
 323   };
 324
 325   unsigned Opcode;
 326   const int16_t *SubIndices;
 327
 328   if (AMDGPU::M0 == DestReg) {
 329     // Check if M0 isn't already set to this value
 330     for (MachineBasicBlock::reverse_iterator E = MBB.rend(),
 331       I = MachineBasicBlock::reverse_iterator(MI); I != E; ++I) {
 332
 333       if (!I->definesRegister(AMDGPU::M0))
 334         continue;
 335
 336       unsigned Opc = I->getOpcode();
 337       if (Opc != TargetOpcode::COPY && Opc != AMDGPU::S_MOV_B32)
 338         break;
 339
 340       if (!I->readsRegister(SrcReg))
 341         break;
 342
 343       // The copy isn't necessary
 344       return;
 345     }
 346   }
 347
 348   if (AMDGPU::SReg_32RegClass.contains(DestReg)) {
 349     assert(AMDGPU::SReg_32RegClass.contains(SrcReg));
 350     BuildMI(MBB, MI, DL, get(AMDGPU::S_MOV_B32), DestReg)
 351             .addReg(SrcReg, getKillRegState(KillSrc));
 352     return;
 353
 354   } else if (AMDGPU::SReg_64RegClass.contains(DestReg)) {
 355     assert(AMDGPU::SReg_64RegClass.contains(SrcReg));
 356     BuildMI(MBB, MI, DL, get(AMDGPU::S_MOV_B64), DestReg)
 357             .addReg(SrcReg, getKillRegState(KillSrc));
 358     return;
 359
 360   } else if (AMDGPU::SReg_128RegClass.contains(DestReg)) {
 361     assert(AMDGPU::SReg_128RegClass.contains(SrcReg));
 362     Opcode = AMDGPU::S_MOV_B32;
 363     SubIndices = Sub0_3;
 364
 365   } else if (AMDGPU::SReg_256RegClass.contains(DestReg)) {
 366     assert(AMDGPU::SReg_256RegClass.contains(SrcReg));
 367     Opcode = AMDGPU::S_MOV_B32;
 368     SubIndices = Sub0_7;
 369
 370   } else if (AMDGPU::SReg_512RegClass.contains(DestReg)) {
 371     assert(AMDGPU::SReg_512RegClass.contains(SrcReg));
 372     Opcode = AMDGPU::S_MOV_B32;
 373     SubIndices = Sub0_15;
 374
 375   } else if (AMDGPU::VReg_32RegClass.contains(DestReg)) {
 376     assert(AMDGPU::VReg_32RegClass.contains(SrcReg) ||
 377            AMDGPU::SReg_32RegClass.contains(SrcReg));
 378     BuildMI(MBB, MI, DL, get(AMDGPU::V_MOV_B32_e32), DestReg)
 379             .addReg(SrcReg, getKillRegState(KillSrc));
 380     return;
 381
 382   } else if (AMDGPU::VReg_64RegClass.contains(DestReg)) {
 383     assert(AMDGPU::VReg_64RegClass.contains(SrcReg) ||
 384            AMDGPU::SReg_64RegClass.contains(SrcReg));
 385     Opcode = AMDGPU::V_MOV_B32_e32;
 386     SubIndices = Sub0_1;
 387
 388   } else if (AMDGPU::VReg_96RegClass.contains(DestReg)) {
 389     assert(AMDGPU::VReg_96RegClass.contains(SrcReg));
 390     Opcode = AMDGPU::V_MOV_B32_e32;
 391     SubIndices = Sub0_2;
 392
 393   } else if (AMDGPU::VReg_128RegClass.contains(DestReg)) {
 394     assert(AMDGPU::VReg_128RegClass.contains(SrcReg) ||
 395            AMDGPU::SReg_128RegClass.contains(SrcReg));
 396     Opcode = AMDGPU::V_MOV_B32_e32;
 397     SubIndices = Sub0_3;
 398
 399   } else if (AMDGPU::VReg_256RegClass.contains(DestReg)) {
 400     assert(AMDGPU::VReg_256RegClass.contains(SrcReg) ||
 401            AMDGPU::SReg_256RegClass.contains(SrcReg));
 402     Opcode = AMDGPU::V_MOV_B32_e32;
 403     SubIndices = Sub0_7;
 404
 405   } else if (AMDGPU::VReg_512RegClass.contains(DestReg)) {
 406     assert(AMDGPU::VReg_512RegClass.contains(SrcReg) ||
 407            AMDGPU::SReg_512RegClass.contains(SrcReg));
 408     Opcode = AMDGPU::V_MOV_B32_e32;
 409     SubIndices = Sub0_15;
 410
 411   } else {
 412     llvm_unreachable("Can't copy register!");
 413   }
 414
 415   while (unsigned SubIdx = *SubIndices++) {
 416     MachineInstrBuilder Builder = BuildMI(MBB, MI, DL,
 417       get(Opcode), RI.getSubReg(DestReg, SubIdx));
 418
 419     Builder.addReg(RI.getSubReg(SrcReg, SubIdx), getKillRegState(KillSrc));
 420
 421     if (*SubIndices)
 422       Builder.addReg(DestReg, RegState::Define | RegState::Implicit);
 423   }
 424 }
 425
 426 unsigned SIInstrInfo::commuteOpcode(unsigned Opcode) const {
 427   int NewOpc;
 428
 429   // Try to map original to commuted opcode
 430   if ((NewOpc = AMDGPU::getCommuteRev(Opcode)) != -1)
 431     return NewOpc;
 432
 433   // Try to map commuted to original opcode
 434   if ((NewOpc = AMDGPU::getCommuteOrig(Opcode)) != -1)
 435     return NewOpc;
 436
 437   return Opcode;
 438 }
 439
 440 static bool shouldTryToSpillVGPRs(MachineFunction *MF) {
 441
 442   SIMachineFunctionInfo *MFI = MF->getInfo<SIMachineFunctionInfo>();
 443   const TargetMachine &TM = MF->getTarget();
 444
 445   // FIXME: Even though it can cause problems, we need to enable
 446   // spilling at -O0, since the fast register allocator always
 447   // spills registers that are live at the end of blocks.
 448   return MFI->getShaderType() == ShaderType::COMPUTE &&
 449          TM.getOptLevel() == CodeGenOpt::None;
 450
 451 }
 452
 453 void SIInstrInfo::storeRegToStackSlot(MachineBasicBlock &MBB,
 454                                       MachineBasicBlock::iterator MI,
 455                                       unsigned SrcReg, bool isKill,
 456                                       int FrameIndex,
 457                                       const TargetRegisterClass *RC,
 458                                       const TargetRegisterInfo *TRI) const {
 459   MachineFunction *MF = MBB.getParent();
 460   MachineFrameInfo *FrameInfo = MF->getFrameInfo();
 461   DebugLoc DL = MBB.findDebugLoc(MI);
 462   int Opcode = -1;
 463
 464   if (RI.isSGPRClass(RC)) {
 465     // We are only allowed to create one new instruction when spilling
 466     // registers, so we need to use pseudo instruction for spilling
 467     // SGPRs.
 468     switch (RC->getSize() * 8) {
 469       case 32:  Opcode = AMDGPU::SI_SPILL_S32_SAVE;  break;
 470       case 64:  Opcode = AMDGPU::SI_SPILL_S64_SAVE;  break;
 471       case 128: Opcode = AMDGPU::SI_SPILL_S128_SAVE; break;
 472       case 256: Opcode = AMDGPU::SI_SPILL_S256_SAVE; break;
 473       case 512: Opcode = AMDGPU::SI_SPILL_S512_SAVE; break;
 474     }
 475   } else if(shouldTryToSpillVGPRs(MF) && RI.hasVGPRs(RC)) {
 476     switch(RC->getSize() * 8) {
 477       case 32: Opcode = AMDGPU::SI_SPILL_V32_SAVE; break;
 478       case 64: Opcode = AMDGPU::SI_SPILL_V64_SAVE; break;
 479       case 96: Opcode = AMDGPU::SI_SPILL_V96_SAVE; break;
 480       case 128: Opcode = AMDGPU::SI_SPILL_V128_SAVE; break;
 481       case 256: Opcode = AMDGPU::SI_SPILL_V256_SAVE; break;
 482       case 512: Opcode = AMDGPU::SI_SPILL_V512_SAVE; break;
 483     }
 484   }
 485
 486   if (Opcode != -1) {
 487     FrameInfo->setObjectAlignment(FrameIndex, 4);
 488     BuildMI(MBB, MI, DL, get(Opcode))
 489             .addReg(SrcReg)
 490             .addFrameIndex(FrameIndex);
 491   } else {
 492     LLVMContext &Ctx = MF->getFunction()->getContext();
 493     Ctx.emitError("SIInstrInfo::storeRegToStackSlot - Do not know how to"
 494                   " spill register");
 495     BuildMI(MBB, MI, DL, get(AMDGPU::V_MOV_B32_e32), AMDGPU::VGPR0)
 496             .addReg(SrcReg);
 497   }
 498 }
 499
 500 void SIInstrInfo::loadRegFromStackSlot(MachineBasicBlock &MBB,
 501                                        MachineBasicBlock::iterator MI,
 502                                        unsigned DestReg, int FrameIndex,
 503                                        const TargetRegisterClass *RC,
 504                                        const TargetRegisterInfo *TRI) const {
 505   MachineFunction *MF = MBB.getParent();
 506   MachineFrameInfo *FrameInfo = MF->getFrameInfo();
 507   DebugLoc DL = MBB.findDebugLoc(MI);
 508   int Opcode = -1;
 509
 510   if (RI.isSGPRClass(RC)){
 511     switch(RC->getSize() * 8) {
 512       case 32:  Opcode = AMDGPU::SI_SPILL_S32_RESTORE; break;
 513       case 64:  Opcode = AMDGPU::SI_SPILL_S64_RESTORE;  break;
 514       case 128: Opcode = AMDGPU::SI_SPILL_S128_RESTORE; break;
 515       case 256: Opcode = AMDGPU::SI_SPILL_S256_RESTORE; break;
 516       case 512: Opcode = AMDGPU::SI_SPILL_S512_RESTORE; break;
 517     }
 518   } else if(shouldTryToSpillVGPRs(MF) && RI.hasVGPRs(RC)) {
 519     switch(RC->getSize() * 8) {
 520       case 32: Opcode = AMDGPU::SI_SPILL_V32_RESTORE; break;
 521       case 64: Opcode = AMDGPU::SI_SPILL_V64_RESTORE; break;
 522       case 96: Opcode = AMDGPU::SI_SPILL_V96_RESTORE; break;
 523       case 128: Opcode = AMDGPU::SI_SPILL_V128_RESTORE; break;
 524       case 256: Opcode = AMDGPU::SI_SPILL_V256_RESTORE; break;
 525       case 512: Opcode = AMDGPU::SI_SPILL_V512_RESTORE; break;
 526     }
 527   }
 528
 529   if (Opcode != -1) {
 530     FrameInfo->setObjectAlignment(FrameIndex, 4);
 531     BuildMI(MBB, MI, DL, get(Opcode), DestReg)
 532             .addFrameIndex(FrameIndex);
 533   } else {
 534     LLVMContext &Ctx = MF->getFunction()->getContext();
 535     Ctx.emitError("SIInstrInfo::loadRegFromStackSlot - Do not know how to"
 536                   " restore register");
 537     BuildMI(MBB, MI, DL, get(AMDGPU::V_MOV_B32_e32), DestReg)
 538             .addReg(AMDGPU::VGPR0);
 539   }
 540 }
 541
 542 /// \param @Offset Offset in bytes of the FrameIndex being spilled
 543 unsigned SIInstrInfo::calculateLDSSpillAddress(MachineBasicBlock &MBB,
 544                                                MachineBasicBlock::iterator MI,
 545                                                RegScavenger *RS, unsigned TmpReg,
 546                                                unsigned FrameOffset,
 547                                                unsigned Size) const {
 548   MachineFunction *MF = MBB.getParent();
 549   SIMachineFunctionInfo *MFI = MF->getInfo<SIMachineFunctionInfo>();
 550   const AMDGPUSubtarget &ST = MF->getTarget().getSubtarget<AMDGPUSubtarget>();
 551   const SIRegisterInfo *TRI =
 552       static_cast<const SIRegisterInfo*>(ST.getRegisterInfo());
 553   DebugLoc DL = MBB.findDebugLoc(MI);
 554   unsigned WorkGroupSize = MFI->getMaximumWorkGroupSize(*MF);
 555   unsigned WavefrontSize = ST.getWavefrontSize();
 556
 557   unsigned TIDReg = MFI->getTIDReg();
 558   if (!MFI->hasCalculatedTID()) {
 559     MachineBasicBlock &Entry = MBB.getParent()->front();
 560     MachineBasicBlock::iterator Insert = Entry.front();
 561     DebugLoc DL = Insert->getDebugLoc();
 562
 563     TIDReg = RI.findUnusedVGPR(MF->getRegInfo());
 564     if (TIDReg == AMDGPU::NoRegister)
 565       return TIDReg;
 566
 567
 568     if (MFI->getShaderType() == ShaderType::COMPUTE &&
 569         WorkGroupSize > WavefrontSize) {
 570
 571       unsigned TIDIGXReg = TRI->getPreloadedValue(*MF, SIRegisterInfo::TIDIG_X);
 572       unsigned TIDIGYReg = TRI->getPreloadedValue(*MF, SIRegisterInfo::TIDIG_Y);
 573       unsigned TIDIGZReg = TRI->getPreloadedValue(*MF, SIRegisterInfo::TIDIG_Z);
 574       unsigned InputPtrReg =
 575           TRI->getPreloadedValue(*MF, SIRegisterInfo::INPUT_PTR);
 576       static const unsigned TIDIGRegs[3] = {
 577         TIDIGXReg, TIDIGYReg, TIDIGZReg
 578       };
 579       for (unsigned Reg : TIDIGRegs) {
 580         if (!Entry.isLiveIn(Reg))
 581           Entry.addLiveIn(Reg);
 582       }
 583
 584       RS->enterBasicBlock(&Entry);
 585       unsigned STmp0 = RS->scavengeRegister(&AMDGPU::SGPR_32RegClass, 0);
 586       unsigned STmp1 = RS->scavengeRegister(&AMDGPU::SGPR_32RegClass, 0);
 587       BuildMI(Entry, Insert, DL, get(AMDGPU::S_LOAD_DWORD_IMM), STmp0)
 588               .addReg(InputPtrReg)
 589               .addImm(SI::KernelInputOffsets::NGROUPS_Z);
 590       BuildMI(Entry, Insert, DL, get(AMDGPU::S_LOAD_DWORD_IMM), STmp1)
 591               .addReg(InputPtrReg)
 592               .addImm(SI::KernelInputOffsets::NGROUPS_Y);
 593
 594       // NGROUPS.X * NGROUPS.Y
 595       BuildMI(Entry, Insert, DL, get(AMDGPU::S_MUL_I32), STmp1)
 596               .addReg(STmp1)
 597               .addReg(STmp0);
 598       // (NGROUPS.X * NGROUPS.Y) * TIDIG.X
 599       BuildMI(Entry, Insert, DL, get(AMDGPU::V_MUL_U32_U24_e32), TIDReg)
 600               .addReg(STmp1)
 601               .addReg(TIDIGXReg);
 602       // NGROUPS.Z * TIDIG.Y + (NGROUPS.X * NGROPUS.Y * TIDIG.X)
 603       BuildMI(Entry, Insert, DL, get(AMDGPU::V_MAD_U32_U24), TIDReg)
 604               .addReg(STmp0)
 605               .addReg(TIDIGYReg)
 606               .addReg(TIDReg);
 607       // (NGROUPS.Z * TIDIG.Y + (NGROUPS.X * NGROPUS.Y * TIDIG.X)) + TIDIG.Z
 608       BuildMI(Entry, Insert, DL, get(AMDGPU::V_ADD_I32_e32), TIDReg)
 609               .addReg(TIDReg)
 610               .addReg(TIDIGZReg);
 611     } else {
 612       // Get the wave id
 613       BuildMI(Entry, Insert, DL, get(AMDGPU::V_MBCNT_LO_U32_B32_e64),
 614               TIDReg)
 615               .addImm(-1)
 616               .addImm(0);
 617
 618       BuildMI(Entry, Insert, DL, get(AMDGPU::V_MBCNT_HI_U32_B32_e32),
 619               TIDReg)
 620               .addImm(-1)
 621               .addReg(TIDReg);
 622     }
 623
 624     BuildMI(Entry, Insert, DL, get(AMDGPU::V_LSHLREV_B32_e32),
 625             TIDReg)
 626             .addImm(2)
 627             .addReg(TIDReg);
 628     MFI->setTIDReg(TIDReg);
 629   }
 630
 631   // Add FrameIndex to LDS offset
 632   unsigned LDSOffset = MFI->LDSSize + (FrameOffset * WorkGroupSize);
 633   BuildMI(MBB, MI, DL, get(AMDGPU::V_ADD_I32_e32), TmpReg)
 634           .addImm(LDSOffset)
 635           .addReg(TIDReg);
 636
 637   return TmpReg;
 638 }
 639
 640 void SIInstrInfo::insertNOPs(MachineBasicBlock::iterator MI,
 641                              int Count) const {
 642   while (Count > 0) {
 643     int Arg;
 644     if (Count >= 8)
 645       Arg = 7;
 646     else
 647       Arg = Count - 1;
 648     Count -= 8;
 649     BuildMI(*MI->getParent(), MI, MI->getDebugLoc(), get(AMDGPU::S_NOP))
 650             .addImm(Arg);
 651   }
 652 }
 653
 654 bool SIInstrInfo::expandPostRAPseudo(MachineBasicBlock::iterator MI) const {
 655   MachineBasicBlock &MBB = *MI->getParent();
 656   DebugLoc DL = MBB.findDebugLoc(MI);
 657   switch (MI->getOpcode()) {
 658   default: return AMDGPUInstrInfo::expandPostRAPseudo(MI);
 659
 660   case AMDGPU::SI_CONSTDATA_PTR: {
 661     unsigned Reg = MI->getOperand(0).getReg();
 662     unsigned RegLo = RI.getSubReg(Reg, AMDGPU::sub0);
 663     unsigned RegHi = RI.getSubReg(Reg, AMDGPU::sub1);
 664
 665     BuildMI(MBB, MI, DL, get(AMDGPU::S_GETPC_B64), Reg);
 666
 667     // Add 32-bit offset from this instruction to the start of the constant data.
 668     BuildMI(MBB, MI, DL, get(AMDGPU::S_ADD_U32), RegLo)
 669             .addReg(RegLo)
 670             .addTargetIndex(AMDGPU::TI_CONSTDATA_START)
 671             .addReg(AMDGPU::SCC, RegState::Define | RegState::Implicit);
 672     BuildMI(MBB, MI, DL, get(AMDGPU::S_ADDC_U32), RegHi)
 673             .addReg(RegHi)
 674             .addImm(0)
 675             .addReg(AMDGPU::SCC, RegState::Define | RegState::Implicit)
 676             .addReg(AMDGPU::SCC, RegState::Implicit);
 677     MI->eraseFromParent();
 678     break;
 679   }
 680   case AMDGPU::SGPR_USE:
 681     // This is just a placeholder for register allocation.
 682     MI->eraseFromParent();
 683     break;
 684   }
 685   return true;
 686 }
 687
 688 MachineInstr *SIInstrInfo::commuteInstruction(MachineInstr *MI,
 689                                               bool NewMI) const {
 690   if (MI->getNumOperands() < 3)
 691     return nullptr;
 692
 693   int Src0Idx = AMDGPU::getNamedOperandIdx(MI->getOpcode(),
 694                                            AMDGPU::OpName::src0);
 695   assert(Src0Idx != -1 && "Should always have src0 operand");
 696
 697   MachineOperand &Src0 = MI->getOperand(Src0Idx);
 698   if (!Src0.isReg())
 699     return nullptr;
 700
 701   int Src1Idx = AMDGPU::getNamedOperandIdx(MI->getOpcode(),
 702                                            AMDGPU::OpName::src1);
 703   if (Src1Idx == -1)
 704     return nullptr;
 705
 706   MachineOperand &Src1 = MI->getOperand(Src1Idx);
 707
 708   // Make sure it's legal to commute operands for VOP2.
 709   if (isVOP2(MI->getOpcode()) &&
 710       (!isOperandLegal(MI, Src0Idx, &Src1) ||
 711        !isOperandLegal(MI, Src1Idx, &Src0)))
 712     return nullptr;
 713
 714   if (!Src1.isReg()) {
 715     // Allow commuting instructions with Imm or FPImm operands.
 716     if (NewMI || (!Src1.isImm() && !Src1.isFPImm()) ||
 717        (!isVOP2(MI->getOpcode()) && !isVOP3(MI->getOpcode()))) {
 718       return nullptr;
 719     }
 720
 721     // Be sure to copy the source modifiers to the right place.
 722     if (MachineOperand *Src0Mods
 723           = getNamedOperand(*MI, AMDGPU::OpName::src0_modifiers)) {
 724       MachineOperand *Src1Mods
 725         = getNamedOperand(*MI, AMDGPU::OpName::src1_modifiers);
 726
 727       int Src0ModsVal = Src0Mods->getImm();
 728       if (!Src1Mods && Src0ModsVal != 0)
 729         return nullptr;
 730
 731       // XXX - This assert might be a lie. It might be useful to have a neg
 732       // modifier with 0.0.
 733       int Src1ModsVal = Src1Mods->getImm();
 734       assert((Src1ModsVal == 0) && "Not expecting modifiers with immediates");
 735
 736       Src1Mods->setImm(Src0ModsVal);
 737       Src0Mods->setImm(Src1ModsVal);
 738     }
 739
 740     unsigned Reg = Src0.getReg();
 741     unsigned SubReg = Src0.getSubReg();
 742     if (Src1.isImm())
 743       Src0.ChangeToImmediate(Src1.getImm());
 744     else if (Src1.isFPImm())
 745       Src0.ChangeToFPImmediate(Src1.getFPImm());
 746     else
 747       llvm_unreachable("Should only have immediates");
 748
 749     Src1.ChangeToRegister(Reg, false);
 750     Src1.setSubReg(SubReg);
 751   } else {
 752     MI = TargetInstrInfo::commuteInstruction(MI, NewMI);
 753   }
 754
 755   if (MI)
 756     MI->setDesc(get(commuteOpcode(MI->getOpcode())));
 757
 758   return MI;
 759 }
 760
 761 // This needs to be implemented because the source modifiers may be inserted
 762 // between the true commutable operands, and the base
 763 // TargetInstrInfo::commuteInstruction uses it.
 764 bool SIInstrInfo::findCommutedOpIndices(MachineInstr *MI,
 765                                         unsigned &SrcOpIdx1,
 766                                         unsigned &SrcOpIdx2) const {
 767   const MCInstrDesc &MCID = MI->getDesc();
 768   if (!MCID.isCommutable())
 769     return false;
 770
 771   unsigned Opc = MI->getOpcode();
 772   int Src0Idx = AMDGPU::getNamedOperandIdx(Opc, AMDGPU::OpName::src0);
 773   if (Src0Idx == -1)
 774     return false;
 775
 776   // FIXME: Workaround TargetInstrInfo::commuteInstruction asserting on
 777   // immediate.
 778   if (!MI->getOperand(Src0Idx).isReg())
 779     return false;
 780
 781   int Src1Idx = AMDGPU::getNamedOperandIdx(Opc, AMDGPU::OpName::src1);
 782   if (Src1Idx == -1)
 783     return false;
 784
 785   if (!MI->getOperand(Src1Idx).isReg())
 786     return false;
 787
 788   // If any source modifiers are set, the generic instruction commuting won't
 789   // understand how to copy the source modifiers.
 790   if (hasModifiersSet(*MI, AMDGPU::OpName::src0_modifiers) ||
 791       hasModifiersSet(*MI, AMDGPU::OpName::src1_modifiers))
 792     return false;
 793
 794   SrcOpIdx1 = Src0Idx;
 795   SrcOpIdx2 = Src1Idx;
 796   return true;
 797 }
 798
 799 MachineInstr *SIInstrInfo::buildMovInstr(MachineBasicBlock *MBB,
 800                                          MachineBasicBlock::iterator I,
 801                                          unsigned DstReg,
 802                                          unsigned SrcReg) const {
 803   return BuildMI(*MBB, I, MBB->findDebugLoc(I), get(AMDGPU::V_MOV_B32_e32),
 804                  DstReg) .addReg(SrcReg);
 805 }
 806
 807 bool SIInstrInfo::isMov(unsigned Opcode) const {
 808   switch(Opcode) {
 809   default: return false;
 810   case AMDGPU::S_MOV_B32:
 811   case AMDGPU::S_MOV_B64:
 812   case AMDGPU::V_MOV_B32_e32:
 813   case AMDGPU::V_MOV_B32_e64:
 814     return true;
 815   }
 816 }
 817
 818 bool
 819 SIInstrInfo::isSafeToMoveRegClassDefs(const TargetRegisterClass *RC) const {
 820   return RC != &AMDGPU::EXECRegRegClass;
 821 }
 822
 823 bool
 824 SIInstrInfo::isTriviallyReMaterializable(const MachineInstr *MI,
 825                                          AliasAnalysis *AA) const {
 826   switch(MI->getOpcode()) {
 827   default: return AMDGPUInstrInfo::isTriviallyReMaterializable(MI, AA);
 828   case AMDGPU::S_MOV_B32:
 829   case AMDGPU::S_MOV_B64:
 830   case AMDGPU::V_MOV_B32_e32:
 831     return MI->getOperand(1).isImm();
 832   }
 833 }
 834
 835 namespace llvm {
 836 namespace AMDGPU {
 837 // Helper function generated by tablegen.  We are wrapping this with
 838 // an SIInstrInfo function that returns bool rather than int.
 839 int isDS(uint16_t Opcode);
 840 }
 841 }
 842
 843 bool SIInstrInfo::isDS(uint16_t Opcode) const {
 844   return ::AMDGPU::isDS(Opcode) != -1;
 845 }
 846
 847 bool SIInstrInfo::isMIMG(uint16_t Opcode) const {
 848   return get(Opcode).TSFlags & SIInstrFlags::MIMG;
 849 }
 850
 851 bool SIInstrInfo::isSMRD(uint16_t Opcode) const {
 852   return get(Opcode).TSFlags & SIInstrFlags::SMRD;
 853 }
 854
 855 bool SIInstrInfo::isMUBUF(uint16_t Opcode) const {
 856   return get(Opcode).TSFlags & SIInstrFlags::MUBUF;
 857 }
 858
 859 bool SIInstrInfo::isMTBUF(uint16_t Opcode) const {
 860   return get(Opcode).TSFlags & SIInstrFlags::MTBUF;
 861 }
 862
 863 bool SIInstrInfo::isFLAT(uint16_t Opcode) const {
 864   return get(Opcode).TSFlags & SIInstrFlags::FLAT;
 865 }
 866
 867 bool SIInstrInfo::isVOP1(uint16_t Opcode) const {
 868   return get(Opcode).TSFlags & SIInstrFlags::VOP1;
 869 }
 870
 871 bool SIInstrInfo::isVOP2(uint16_t Opcode) const {
 872   return get(Opcode).TSFlags & SIInstrFlags::VOP2;
 873 }
 874
 875 bool SIInstrInfo::isVOP3(uint16_t Opcode) const {
 876   return get(Opcode).TSFlags & SIInstrFlags::VOP3;
 877 }
 878
 879 bool SIInstrInfo::isVOPC(uint16_t Opcode) const {
 880   return get(Opcode).TSFlags & SIInstrFlags::VOPC;
 881 }
 882
 883 bool SIInstrInfo::isSALUInstr(const MachineInstr &MI) const {
 884   return get(MI.getOpcode()).TSFlags & SIInstrFlags::SALU;
 885 }
 886
 887 bool SIInstrInfo::isInlineConstant(const APInt &Imm) const {
 888   int32_t Val = Imm.getSExtValue();
 889   if (Val >= -16 && Val <= 64)
 890     return true;
 891
 892   // The actual type of the operand does not seem to matter as long
 893   // as the bits match one of the inline immediate values.  For example:
 894   //
 895   // -nan has the hexadecimal encoding of 0xfffffffe which is -2 in decimal,
 896   // so it is a legal inline immediate.
 897   //
 898   // 1065353216 has the hexadecimal encoding 0x3f800000 which is 1.0f in
 899   // floating-point, so it is a legal inline immediate.
 900
 901   return (APInt::floatToBits(0.0f) == Imm) ||
 902          (APInt::floatToBits(1.0f) == Imm) ||
 903          (APInt::floatToBits(-1.0f) == Imm) ||
 904          (APInt::floatToBits(0.5f) == Imm) ||
 905          (APInt::floatToBits(-0.5f) == Imm) ||
 906          (APInt::floatToBits(2.0f) == Imm) ||
 907          (APInt::floatToBits(-2.0f) == Imm) ||
 908          (APInt::floatToBits(4.0f) == Imm) ||
 909          (APInt::floatToBits(-4.0f) == Imm);
 910 }
 911
 912 bool SIInstrInfo::isInlineConstant(const MachineOperand &MO) const {
 913   if (MO.isImm())
 914     return isInlineConstant(APInt(32, MO.getImm(), true));
 915
 916   if (MO.isFPImm()) {
 917     APFloat FpImm = MO.getFPImm()->getValueAPF();
 918     return isInlineConstant(FpImm.bitcastToAPInt());
 919   }
 920
 921   return false;
 922 }
 923
 924 bool SIInstrInfo::isLiteralConstant(const MachineOperand &MO) const {
 925   return (MO.isImm() || MO.isFPImm()) && !isInlineConstant(MO);
 926 }
 927
 928 static bool compareMachineOp(const MachineOperand &Op0,
 929                              const MachineOperand &Op1) {
 930   if (Op0.getType() != Op1.getType())
 931     return false;
 932
 933   switch (Op0.getType()) {
 934   case MachineOperand::MO_Register:
 935     return Op0.getReg() == Op1.getReg();
 936   case MachineOperand::MO_Immediate:
 937     return Op0.getImm() == Op1.getImm();
 938   case MachineOperand::MO_FPImmediate:
 939     return Op0.getFPImm() == Op1.getFPImm();
 940   default:
 941     llvm_unreachable("Didn't expect to be comparing these operand types");
 942   }
 943 }
 944
 945 bool SIInstrInfo::isImmOperandLegal(const MachineInstr *MI, unsigned OpNo,
 946                                  const MachineOperand &MO) const {
 947   const MCOperandInfo &OpInfo = get(MI->getOpcode()).OpInfo[OpNo];
 948
 949   assert(MO.isImm() || MO.isFPImm() || MO.isTargetIndex() || MO.isFI());
 950
 951   if (OpInfo.OperandType == MCOI::OPERAND_IMMEDIATE)
 952     return true;
 953
 954   if (OpInfo.RegClass < 0)
 955     return false;
 956
 957   if (isLiteralConstant(MO))
 958     return RI.regClassCanUseLiteralConstant(OpInfo.RegClass);
 959
 960   return RI.regClassCanUseInlineConstant(OpInfo.RegClass);
 961 }
 962
 963 bool SIInstrInfo::canFoldOffset(unsigned OffsetSize, unsigned AS) {
 964   switch (AS) {
 965   case AMDGPUAS::GLOBAL_ADDRESS: {
 966     // MUBUF instructions a 12-bit offset in bytes.
 967     return isUInt<12>(OffsetSize);
 968   }
 969   case AMDGPUAS::CONSTANT_ADDRESS: {
 970     // SMRD instructions have an 8-bit offset in dwords.
 971     return (OffsetSize % 4 == 0) && isUInt<8>(OffsetSize / 4);
 972   }
 973   case AMDGPUAS::LOCAL_ADDRESS:
 974   case AMDGPUAS::REGION_ADDRESS: {
 975     // The single offset versions have a 16-bit offset in bytes.
 976     return isUInt<16>(OffsetSize);
 977   }
 978   case AMDGPUAS::PRIVATE_ADDRESS:
 979     // Indirect register addressing does not use any offsets.
 980   default:
 981     return 0;
 982   }
 983 }
 984
 985 bool SIInstrInfo::hasVALU32BitEncoding(unsigned Opcode) const {
 986   return AMDGPU::getVOPe32(Opcode) != -1;
 987 }
 988
 989 bool SIInstrInfo::hasModifiers(unsigned Opcode) const {
 990   // The src0_modifier operand is present on all instructions
 991   // that have modifiers.
 992
 993   return AMDGPU::getNamedOperandIdx(Opcode,
 994                                     AMDGPU::OpName::src0_modifiers) != -1;
 995 }
 996
 997 bool SIInstrInfo::hasModifiersSet(const MachineInstr &MI,
 998                                   unsigned OpName) const {
 999   const MachineOperand *Mods = getNamedOperand(MI, OpName);
1000   return Mods && Mods->getImm();
1001 }
1002
1003 bool SIInstrInfo::usesConstantBus(const MachineRegisterInfo &MRI,
1004                                   const MachineOperand &MO) const {
1005   // Literal constants use the constant bus.
1006   if (isLiteralConstant(MO))
1007     return true;
1008
1009   if (!MO.isReg() || !MO.isUse())
1010     return false;
1011
1012   if (TargetRegisterInfo::isVirtualRegister(MO.getReg()))
1013     return RI.isSGPRClass(MRI.getRegClass(MO.getReg()));
1014
1015   // FLAT_SCR is just an SGPR pair.
1016   if (!MO.isImplicit() && (MO.getReg() == AMDGPU::FLAT_SCR))
1017     return true;
1018
1019   // EXEC register uses the constant bus.
1020   if (!MO.isImplicit() && MO.getReg() == AMDGPU::EXEC)
1021     return true;
1022
1023   // SGPRs use the constant bus
1024   if (MO.getReg() == AMDGPU::M0 || MO.getReg() == AMDGPU::VCC ||
1025       (!MO.isImplicit() &&
1026       (AMDGPU::SGPR_32RegClass.contains(MO.getReg()) ||
1027        AMDGPU::SGPR_64RegClass.contains(MO.getReg())))) {
1028     return true;
1029   }
1030
1031   return false;
1032 }
1033
1034 bool SIInstrInfo::verifyInstruction(const MachineInstr *MI,
1035                                     StringRef &ErrInfo) const {
1036   uint16_t Opcode = MI->getOpcode();
1037   const MachineRegisterInfo &MRI = MI->getParent()->getParent()->getRegInfo();
1038   int Src0Idx = AMDGPU::getNamedOperandIdx(Opcode, AMDGPU::OpName::src0);
1039   int Src1Idx = AMDGPU::getNamedOperandIdx(Opcode, AMDGPU::OpName::src1);
1040   int Src2Idx = AMDGPU::getNamedOperandIdx(Opcode, AMDGPU::OpName::src2);
1041
1042   // Make sure the number of operands is correct.
1043   const MCInstrDesc &Desc = get(Opcode);
1044   if (!Desc.isVariadic() &&
1045       Desc.getNumOperands() != MI->getNumExplicitOperands()) {
1046      ErrInfo = "Instruction has wrong number of operands.";
1047      return false;
1048   }
1049
1050   // Make sure the register classes are correct
1051   for (int i = 0, e = Desc.getNumOperands(); i != e; ++i) {
1052     switch (Desc.OpInfo[i].OperandType) {
1053     case MCOI::OPERAND_REGISTER: {
1054       if ((MI->getOperand(i).isImm() || MI->getOperand(i).isFPImm()) &&
1055           !isImmOperandLegal(MI, i, MI->getOperand(i))) {
1056           ErrInfo = "Illegal immediate value for operand.";
1057           return false;
1058         }
1059       }
1060       break;
1061     case MCOI::OPERAND_IMMEDIATE:
1062       // Check if this operand is an immediate.
1063       // FrameIndex operands will be replaced by immediates, so they are
1064       // allowed.
1065       if (!MI->getOperand(i).isImm() && !MI->getOperand(i).isFPImm() &&
1066           !MI->getOperand(i).isFI()) {
1067         ErrInfo = "Expected immediate, but got non-immediate";
1068         return false;
1069       }
1070       // Fall-through
1071     default:
1072       continue;
1073     }
1074
1075     if (!MI->getOperand(i).isReg())
1076       continue;
1077
1078     int RegClass = Desc.OpInfo[i].RegClass;
1079     if (RegClass != -1) {
1080       unsigned Reg = MI->getOperand(i).getReg();
1081       if (TargetRegisterInfo::isVirtualRegister(Reg))
1082         continue;
1083
1084       const TargetRegisterClass *RC = RI.getRegClass(RegClass);
1085       if (!RC->contains(Reg)) {
1086         ErrInfo = "Operand has incorrect register class.";
1087         return false;
1088       }
1089     }
1090   }
1091
1092
1093   // Verify VOP*
1094   if (isVOP1(Opcode) || isVOP2(Opcode) || isVOP3(Opcode) || isVOPC(Opcode)) {
1095     unsigned ConstantBusCount = 0;
1096     unsigned SGPRUsed = AMDGPU::NoRegister;
1097     for (int i = 0, e = MI->getNumOperands(); i != e; ++i) {
1098       const MachineOperand &MO = MI->getOperand(i);
1099       if (usesConstantBus(MRI, MO)) {
1100         if (MO.isReg()) {
1101           if (MO.getReg() != SGPRUsed)
1102             ++ConstantBusCount;
1103           SGPRUsed = MO.getReg();
1104         } else {
1105           ++ConstantBusCount;
1106         }
1107       }
1108     }
1109     if (ConstantBusCount > 1) {
1110       ErrInfo = "VOP* instruction uses the constant bus more than once";
1111       return false;
1112     }
1113   }
1114
1115   // Verify SRC1 for VOP2 and VOPC
1116   if (Src1Idx != -1 && (isVOP2(Opcode) || isVOPC(Opcode))) {
1117     const MachineOperand &Src1 = MI->getOperand(Src1Idx);
1118     if (Src1.isImm() || Src1.isFPImm()) {
1119       ErrInfo = "VOP[2C] src1 cannot be an immediate.";
1120       return false;
1121     }
1122   }
1123
1124   // Verify VOP3
1125   if (isVOP3(Opcode)) {
1126     if (Src0Idx != -1 && isLiteralConstant(MI->getOperand(Src0Idx))) {
1127       ErrInfo = "VOP3 src0 cannot be a literal constant.";
1128       return false;
1129     }
1130     if (Src1Idx != -1 && isLiteralConstant(MI->getOperand(Src1Idx))) {
1131       ErrInfo = "VOP3 src1 cannot be a literal constant.";
1132       return false;
1133     }
1134     if (Src2Idx != -1 && isLiteralConstant(MI->getOperand(Src2Idx))) {
1135       ErrInfo = "VOP3 src2 cannot be a literal constant.";
1136       return false;
1137     }
1138   }
1139
1140   // Verify misc. restrictions on specific instructions.
1141   if (Desc.getOpcode() == AMDGPU::V_DIV_SCALE_F32 ||
1142       Desc.getOpcode() == AMDGPU::V_DIV_SCALE_F64) {
1143     const MachineOperand &Src0 = MI->getOperand(Src0Idx);
1144     const MachineOperand &Src1 = MI->getOperand(Src1Idx);
1145     const MachineOperand &Src2 = MI->getOperand(Src2Idx);
1146     if (Src0.isReg() && Src1.isReg() && Src2.isReg()) {
1147       if (!compareMachineOp(Src0, Src1) &&
1148           !compareMachineOp(Src0, Src2)) {
1149         ErrInfo = "v_div_scale_{f32|f64} require src0 = src1 or src2";
1150         return false;
1151       }
1152     }
1153   }
1154
1155   return true;
1156 }
1157
1158 unsigned SIInstrInfo::getVALUOp(const MachineInstr &MI) {
1159   switch (MI.getOpcode()) {
1160   default: return AMDGPU::INSTRUCTION_LIST_END;
1161   case AMDGPU::REG_SEQUENCE: return AMDGPU::REG_SEQUENCE;
1162   case AMDGPU::COPY: return AMDGPU::COPY;
1163   case AMDGPU::PHI: return AMDGPU::PHI;
1164   case AMDGPU::INSERT_SUBREG: return AMDGPU::INSERT_SUBREG;
1165   case AMDGPU::S_MOV_B32:
1166     return MI.getOperand(1).isReg() ?
1167            AMDGPU::COPY : AMDGPU::V_MOV_B32_e32;
1168   case AMDGPU::S_ADD_I32:
1169   case AMDGPU::S_ADD_U32: return AMDGPU::V_ADD_I32_e32;
1170   case AMDGPU::S_ADDC_U32: return AMDGPU::V_ADDC_U32_e32;
1171   case AMDGPU::S_SUB_I32:
1172   case AMDGPU::S_SUB_U32: return AMDGPU::V_SUB_I32_e32;
1173   case AMDGPU::S_SUBB_U32: return AMDGPU::V_SUBB_U32_e32;
1174   case AMDGPU::S_MUL_I32: return AMDGPU::V_MUL_LO_I32;
1175   case AMDGPU::S_AND_B32: return AMDGPU::V_AND_B32_e32;
1176   case AMDGPU::S_OR_B32: return AMDGPU::V_OR_B32_e32;
1177   case AMDGPU::S_XOR_B32: return AMDGPU::V_XOR_B32_e32;
1178   case AMDGPU::S_MIN_I32: return AMDGPU::V_MIN_I32_e32;
1179   case AMDGPU::S_MIN_U32: return AMDGPU::V_MIN_U32_e32;
1180   case AMDGPU::S_MAX_I32: return AMDGPU::V_MAX_I32_e32;
1181   case AMDGPU::S_MAX_U32: return AMDGPU::V_MAX_U32_e32;
1182   case AMDGPU::S_ASHR_I32: return AMDGPU::V_ASHR_I32_e32;
1183   case AMDGPU::S_ASHR_I64: return AMDGPU::V_ASHR_I64;
1184   case AMDGPU::S_LSHL_B32: return AMDGPU::V_LSHL_B32_e32;
1185   case AMDGPU::S_LSHL_B64: return AMDGPU::V_LSHL_B64;
1186   case AMDGPU::S_LSHR_B32: return AMDGPU::V_LSHR_B32_e32;
1187   case AMDGPU::S_LSHR_B64: return AMDGPU::V_LSHR_B64;
1188   case AMDGPU::S_SEXT_I32_I8: return AMDGPU::V_BFE_I32;
1189   case AMDGPU::S_SEXT_I32_I16: return AMDGPU::V_BFE_I32;
1190   case AMDGPU::S_BFE_U32: return AMDGPU::V_BFE_U32;
1191   case AMDGPU::S_BFE_I32: return AMDGPU::V_BFE_I32;
1192   case AMDGPU::S_BREV_B32: return AMDGPU::V_BFREV_B32_e32;
1193   case AMDGPU::S_NOT_B32: return AMDGPU::V_NOT_B32_e32;
1194   case AMDGPU::S_NOT_B64: return AMDGPU::V_NOT_B32_e32;
1195   case AMDGPU::S_CMP_EQ_I32: return AMDGPU::V_CMP_EQ_I32_e32;
1196   case AMDGPU::S_CMP_LG_I32: return AMDGPU::V_CMP_NE_I32_e32;
1197   case AMDGPU::S_CMP_GT_I32: return AMDGPU::V_CMP_GT_I32_e32;
1198   case AMDGPU::S_CMP_GE_I32: return AMDGPU::V_CMP_GE_I32_e32;
1199   case AMDGPU::S_CMP_LT_I32: return AMDGPU::V_CMP_LT_I32_e32;
1200   case AMDGPU::S_CMP_LE_I32: return AMDGPU::V_CMP_LE_I32_e32;
1201   case AMDGPU::S_LOAD_DWORD_IMM:
1202   case AMDGPU::S_LOAD_DWORD_SGPR: return AMDGPU::BUFFER_LOAD_DWORD_ADDR64;
1203   case AMDGPU::S_LOAD_DWORDX2_IMM:
1204   case AMDGPU::S_LOAD_DWORDX2_SGPR: return AMDGPU::BUFFER_LOAD_DWORDX2_ADDR64;
1205   case AMDGPU::S_LOAD_DWORDX4_IMM:
1206   case AMDGPU::S_LOAD_DWORDX4_SGPR: return AMDGPU::BUFFER_LOAD_DWORDX4_ADDR64;
1207   case AMDGPU::S_BCNT1_I32_B32: return AMDGPU::V_BCNT_U32_B32_e32;
1208   case AMDGPU::S_FF1_I32_B32: return AMDGPU::V_FFBL_B32_e32;
1209   case AMDGPU::S_FLBIT_I32_B32: return AMDGPU::V_FFBH_U32_e32;
1210   }
1211 }
1212
1213 bool SIInstrInfo::isSALUOpSupportedOnVALU(const MachineInstr &MI) const {
1214   return getVALUOp(MI) != AMDGPU::INSTRUCTION_LIST_END;
1215 }
1216
1217 const TargetRegisterClass *SIInstrInfo::getOpRegClass(const MachineInstr &MI,
1218                                                       unsigned OpNo) const {
1219   const MachineRegisterInfo &MRI = MI.getParent()->getParent()->getRegInfo();
1220   const MCInstrDesc &Desc = get(MI.getOpcode());
1221   if (MI.isVariadic() || OpNo >= Desc.getNumOperands() ||
1222       Desc.OpInfo[OpNo].RegClass == -1)
1223     return MRI.getRegClass(MI.getOperand(OpNo).getReg());
1224
1225   unsigned RCID = Desc.OpInfo[OpNo].RegClass;
1226   return RI.getRegClass(RCID);
1227 }
1228
1229 bool SIInstrInfo::canReadVGPR(const MachineInstr &MI, unsigned OpNo) const {
1230   switch (MI.getOpcode()) {
1231   case AMDGPU::COPY:
1232   case AMDGPU::REG_SEQUENCE:
1233   case AMDGPU::PHI:
1234   case AMDGPU::INSERT_SUBREG:
1235     return RI.hasVGPRs(getOpRegClass(MI, 0));
1236   default:
1237     return RI.hasVGPRs(getOpRegClass(MI, OpNo));
1238   }
1239 }
1240
1241 void SIInstrInfo::legalizeOpWithMove(MachineInstr *MI, unsigned OpIdx) const {
1242   MachineBasicBlock::iterator I = MI;
1243   MachineBasicBlock *MBB = MI->getParent();
1244   MachineOperand &MO = MI->getOperand(OpIdx);
1245   MachineRegisterInfo &MRI = MBB->getParent()->getRegInfo();
1246   unsigned RCID = get(MI->getOpcode()).OpInfo[OpIdx].RegClass;
1247   const TargetRegisterClass *RC = RI.getRegClass(RCID);
1248   unsigned Opcode = AMDGPU::V_MOV_B32_e32;
1249   if (MO.isReg())
1250     Opcode = AMDGPU::COPY;
1251   else if (RI.isSGPRClass(RC))
1252     Opcode = AMDGPU::S_MOV_B32;
1253
1254
1255   const TargetRegisterClass *VRC = RI.getEquivalentVGPRClass(RC);
1256   if (RI.getCommonSubClass(&AMDGPU::VReg_64RegClass, VRC))
1257     VRC = &AMDGPU::VReg_64RegClass;
1258   else
1259     VRC = &AMDGPU::VReg_32RegClass;
1260
1261   unsigned Reg = MRI.createVirtualRegister(VRC);
1262   DebugLoc DL = MBB->findDebugLoc(I);
1263   BuildMI(*MI->getParent(), I, DL, get(Opcode), Reg)
1264     .addOperand(MO);
1265   MO.ChangeToRegister(Reg, false);
1266 }
1267
1268 unsigned SIInstrInfo::buildExtractSubReg(MachineBasicBlock::iterator MI,
1269                                          MachineRegisterInfo &MRI,
1270                                          MachineOperand &SuperReg,
1271                                          const TargetRegisterClass *SuperRC,
1272                                          unsigned SubIdx,
1273                                          const TargetRegisterClass *SubRC)
1274                                          const {
1275   assert(SuperReg.isReg());
1276
1277   unsigned NewSuperReg = MRI.createVirtualRegister(SuperRC);
1278   unsigned SubReg = MRI.createVirtualRegister(SubRC);
1279
1280   // Just in case the super register is itself a sub-register, copy it to a new
1281   // value so we don't need to worry about merging its subreg index with the
1282   // SubIdx passed to this function. The register coalescer should be able to
1283   // eliminate this extra copy.
1284   BuildMI(*MI->getParent(), MI, MI->getDebugLoc(), get(TargetOpcode::COPY),
1285           NewSuperReg)
1286           .addOperand(SuperReg);
1287
1288   BuildMI(*MI->getParent(), MI, MI->getDebugLoc(), get(TargetOpcode::COPY),
1289           SubReg)
1290           .addReg(NewSuperReg, 0, SubIdx);
1291   return SubReg;
1292 }
1293
1294 MachineOperand SIInstrInfo::buildExtractSubRegOrImm(
1295   MachineBasicBlock::iterator MII,
1296   MachineRegisterInfo &MRI,
1297   MachineOperand &Op,
1298   const TargetRegisterClass *SuperRC,
1299   unsigned SubIdx,
1300   const TargetRegisterClass *SubRC) const {
1301   if (Op.isImm()) {
1302     // XXX - Is there a better way to do this?
1303     if (SubIdx == AMDGPU::sub0)
1304       return MachineOperand::CreateImm(Op.getImm() & 0xFFFFFFFF);
1305     if (SubIdx == AMDGPU::sub1)
1306       return MachineOperand::CreateImm(Op.getImm() >> 32);
1307
1308     llvm_unreachable("Unhandled register index for immediate");
1309   }
1310
1311   unsigned SubReg = buildExtractSubReg(MII, MRI, Op, SuperRC,
1312                                        SubIdx, SubRC);
1313   return MachineOperand::CreateReg(SubReg, false);
1314 }
1315
1316 unsigned SIInstrInfo::split64BitImm(SmallVectorImpl<MachineInstr *> &Worklist,
1317                                     MachineBasicBlock::iterator MI,
1318                                     MachineRegisterInfo &MRI,
1319                                     const TargetRegisterClass *RC,
1320                                     const MachineOperand &Op) const {
1321   MachineBasicBlock *MBB = MI->getParent();
1322   DebugLoc DL = MI->getDebugLoc();
1323   unsigned LoDst = MRI.createVirtualRegister(&AMDGPU::SGPR_32RegClass);
1324   unsigned HiDst = MRI.createVirtualRegister(&AMDGPU::SGPR_32RegClass);
1325   unsigned Dst = MRI.createVirtualRegister(RC);
1326
1327   MachineInstr *Lo = BuildMI(*MBB, MI, DL, get(AMDGPU::S_MOV_B32),
1328                              LoDst)
1329     .addImm(Op.getImm() & 0xFFFFFFFF);
1330   MachineInstr *Hi = BuildMI(*MBB, MI, DL, get(AMDGPU::S_MOV_B32),
1331                              HiDst)
1332     .addImm(Op.getImm() >> 32);
1333
1334   BuildMI(*MBB, MI, DL, get(TargetOpcode::REG_SEQUENCE), Dst)
1335     .addReg(LoDst)
1336     .addImm(AMDGPU::sub0)
1337     .addReg(HiDst)
1338     .addImm(AMDGPU::sub1);
1339
1340   Worklist.push_back(Lo);
1341   Worklist.push_back(Hi);
1342
1343   return Dst;
1344 }
1345
1346 bool SIInstrInfo::isOperandLegal(const MachineInstr *MI, unsigned OpIdx,
1347                                  const MachineOperand *MO) const {
1348   const MachineRegisterInfo &MRI = MI->getParent()->getParent()->getRegInfo();
1349   const MCInstrDesc &InstDesc = get(MI->getOpcode());
1350   const MCOperandInfo &OpInfo = InstDesc.OpInfo[OpIdx];
1351   const TargetRegisterClass *DefinedRC =
1352       OpInfo.RegClass != -1 ? RI.getRegClass(OpInfo.RegClass) : nullptr;
1353   if (!MO)
1354     MO = &MI->getOperand(OpIdx);
1355
1356   if (usesConstantBus(MRI, *MO)) {
1357     unsigned SGPRUsed =
1358         MO->isReg() ? MO->getReg() : (unsigned)AMDGPU::NoRegister;
1359     for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
1360       if (i == OpIdx)
1361         continue;
1362       if (usesConstantBus(MRI, MI->getOperand(i)) &&
1363           MI->getOperand(i).isReg() && MI->getOperand(i).getReg() != SGPRUsed) {
1364         return false;
1365       }
1366     }
1367   }
1368
1369   if (MO->isReg()) {
1370     assert(DefinedRC);
1371     const TargetRegisterClass *RC = MRI.getRegClass(MO->getReg());
1372     return RI.getCommonSubClass(RC, RI.getRegClass(OpInfo.RegClass));
1373   }
1374
1375
1376   // Handle non-register types that are treated like immediates.
1377   assert(MO->isImm() || MO->isFPImm() || MO->isTargetIndex() || MO->isFI());
1378
1379   if (!DefinedRC) {
1380     // This operand expects an immediate.
1381     return true;
1382   }
1383
1384   return isImmOperandLegal(MI, OpIdx, *MO);
1385 }
1386
1387 void SIInstrInfo::legalizeOperands(MachineInstr *MI) const {
1388   MachineRegisterInfo &MRI = MI->getParent()->getParent()->getRegInfo();
1389
1390   int Src0Idx = AMDGPU::getNamedOperandIdx(MI->getOpcode(),
1391                                            AMDGPU::OpName::src0);
1392   int Src1Idx = AMDGPU::getNamedOperandIdx(MI->getOpcode(),
1393                                            AMDGPU::OpName::src1);
1394   int Src2Idx = AMDGPU::getNamedOperandIdx(MI->getOpcode(),
1395                                            AMDGPU::OpName::src2);
1396
1397   // Legalize VOP2
1398   if (isVOP2(MI->getOpcode()) && Src1Idx != -1) {
1399     // Legalize src0
1400     if (!isOperandLegal(MI, Src0Idx))
1401       legalizeOpWithMove(MI, Src0Idx);
1402
1403     // Legalize src1
1404     if (isOperandLegal(MI, Src1Idx))
1405       return;
1406
1407     // Usually src0 of VOP2 instructions allow more types of inputs
1408     // than src1, so try to commute the instruction to decrease our
1409     // chances of having to insert a MOV instruction to legalize src1.
1410     if (MI->isCommutable()) {
1411       if (commuteInstruction(MI))
1412         // If we are successful in commuting, then we know MI is legal, so
1413         // we are done.
1414         return;
1415     }
1416
1417     legalizeOpWithMove(MI, Src1Idx);
1418     return;
1419   }
1420
1421   // XXX - Do any VOP3 instructions read VCC?
1422   // Legalize VOP3
1423   if (isVOP3(MI->getOpcode())) {
1424     int VOP3Idx[3] = { Src0Idx, Src1Idx, Src2Idx };
1425
1426     // Find the one SGPR operand we are allowed to use.
1427     unsigned SGPRReg = findUsedSGPR(MI, VOP3Idx);
1428
1429     for (unsigned i = 0; i < 3; ++i) {
1430       int Idx = VOP3Idx[i];
1431       if (Idx == -1)
1432         break;
1433       MachineOperand &MO = MI->getOperand(Idx);
1434
1435       if (MO.isReg()) {
1436         if (!RI.isSGPRClass(MRI.getRegClass(MO.getReg())))
1437           continue; // VGPRs are legal
1438
1439         assert(MO.getReg() != AMDGPU::SCC && "SCC operand to VOP3 instruction");
1440
1441         if (SGPRReg == AMDGPU::NoRegister || SGPRReg == MO.getReg()) {
1442           SGPRReg = MO.getReg();
1443           // We can use one SGPR in each VOP3 instruction.
1444           continue;
1445         }
1446       } else if (!isLiteralConstant(MO)) {
1447         // If it is not a register and not a literal constant, then it must be
1448         // an inline constant which is always legal.
1449         continue;
1450       }
1451       // If we make it this far, then the operand is not legal and we must
1452       // legalize it.
1453       legalizeOpWithMove(MI, Idx);
1454     }
1455   }
1456
1457   // Legalize REG_SEQUENCE and PHI
1458   // The register class of the operands much be the same type as the register
1459   // class of the output.
1460   if (MI->getOpcode() == AMDGPU::REG_SEQUENCE ||
1461       MI->getOpcode() == AMDGPU::PHI) {
1462     const TargetRegisterClass *RC = nullptr, *SRC = nullptr, *VRC = nullptr;
1463     for (unsigned i = 1, e = MI->getNumOperands(); i != e; i+=2) {
1464       if (!MI->getOperand(i).isReg() ||
1465           !TargetRegisterInfo::isVirtualRegister(MI->getOperand(i).getReg()))
1466         continue;
1467       const TargetRegisterClass *OpRC =
1468               MRI.getRegClass(MI->getOperand(i).getReg());
1469       if (RI.hasVGPRs(OpRC)) {
1470         VRC = OpRC;
1471       } else {
1472         SRC = OpRC;
1473       }
1474     }
1475
1476     // If any of the operands are VGPR registers, then they all most be
1477     // otherwise we will create illegal VGPR->SGPR copies when legalizing
1478     // them.
1479     if (VRC || !RI.isSGPRClass(getOpRegClass(*MI, 0))) {
1480       if (!VRC) {
1481         assert(SRC);
1482         VRC = RI.getEquivalentVGPRClass(SRC);
1483       }
1484       RC = VRC;
1485     } else {
1486       RC = SRC;
1487     }
1488
1489     // Update all the operands so they have the same type.
1490     for (unsigned i = 1, e = MI->getNumOperands(); i != e; i+=2) {
1491       if (!MI->getOperand(i).isReg() ||
1492           !TargetRegisterInfo::isVirtualRegister(MI->getOperand(i).getReg()))
1493         continue;
1494       unsigned DstReg = MRI.createVirtualRegister(RC);
1495       MachineBasicBlock *InsertBB;
1496       MachineBasicBlock::iterator Insert;
1497       if (MI->getOpcode() == AMDGPU::REG_SEQUENCE) {
1498         InsertBB = MI->getParent();
1499         Insert = MI;
1500       } else {
1501         // MI is a PHI instruction.
1502         InsertBB = MI->getOperand(i + 1).getMBB();
1503         Insert = InsertBB->getFirstTerminator();
1504       }
1505       BuildMI(*InsertBB, Insert, MI->getDebugLoc(),
1506               get(AMDGPU::COPY), DstReg)
1507               .addOperand(MI->getOperand(i));
1508       MI->getOperand(i).setReg(DstReg);
1509     }
1510   }
1511
1512   // Legalize INSERT_SUBREG
1513   // src0 must have the same register class as dst
1514   if (MI->getOpcode() == AMDGPU::INSERT_SUBREG) {
1515     unsigned Dst = MI->getOperand(0).getReg();
1516     unsigned Src0 = MI->getOperand(1).getReg();
1517     const TargetRegisterClass *DstRC = MRI.getRegClass(Dst);
1518     const TargetRegisterClass *Src0RC = MRI.getRegClass(Src0);
1519     if (DstRC != Src0RC) {
1520       MachineBasicBlock &MBB = *MI->getParent();
1521       unsigned NewSrc0 = MRI.createVirtualRegister(DstRC);
1522       BuildMI(MBB, MI, MI->getDebugLoc(), get(AMDGPU::COPY), NewSrc0)
1523               .addReg(Src0);
1524       MI->getOperand(1).setReg(NewSrc0);
1525     }
1526     return;
1527   }
1528
1529   // Legalize MUBUF* instructions
1530   // FIXME: If we start using the non-addr64 instructions for compute, we
1531   // may need to legalize them here.
1532   int SRsrcIdx =
1533       AMDGPU::getNamedOperandIdx(MI->getOpcode(), AMDGPU::OpName::srsrc);
1534   if (SRsrcIdx != -1) {
1535     // We have an MUBUF instruction
1536     MachineOperand *SRsrc = &MI->getOperand(SRsrcIdx);
1537     unsigned SRsrcRC = get(MI->getOpcode()).OpInfo[SRsrcIdx].RegClass;
1538     if (RI.getCommonSubClass(MRI.getRegClass(SRsrc->getReg()),
1539                                              RI.getRegClass(SRsrcRC))) {
1540       // The operands are legal.
1541       // FIXME: We may need to legalize operands besided srsrc.
1542       return;
1543     }
1544
1545     MachineBasicBlock &MBB = *MI->getParent();
1546     // Extract the the ptr from the resource descriptor.
1547
1548     // SRsrcPtrLo = srsrc:sub0
1549     unsigned SRsrcPtrLo = buildExtractSubReg(MI, MRI, *SRsrc,
1550         &AMDGPU::VReg_128RegClass, AMDGPU::sub0, &AMDGPU::VReg_32RegClass);
1551
1552     // SRsrcPtrHi = srsrc:sub1
1553     unsigned SRsrcPtrHi = buildExtractSubReg(MI, MRI, *SRsrc,
1554         &AMDGPU::VReg_128RegClass, AMDGPU::sub1, &AMDGPU::VReg_32RegClass);
1555
1556     // Create an empty resource descriptor
1557     unsigned Zero64 = MRI.createVirtualRegister(&AMDGPU::SReg_64RegClass);
1558     unsigned SRsrcFormatLo = MRI.createVirtualRegister(&AMDGPU::SGPR_32RegClass);
1559     unsigned SRsrcFormatHi = MRI.createVirtualRegister(&AMDGPU::SGPR_32RegClass);
1560     unsigned NewSRsrc = MRI.createVirtualRegister(&AMDGPU::SReg_128RegClass);
1561
1562     // Zero64 = 0
1563     BuildMI(MBB, MI, MI->getDebugLoc(), get(AMDGPU::S_MOV_B64),
1564             Zero64)
1565             .addImm(0);
1566
1567     // SRsrcFormatLo = RSRC_DATA_FORMAT{31-0}
1568     BuildMI(MBB, MI, MI->getDebugLoc(), get(AMDGPU::S_MOV_B32),
1569             SRsrcFormatLo)
1570             .addImm(AMDGPU::RSRC_DATA_FORMAT & 0xFFFFFFFF);
1571
1572     // SRsrcFormatHi = RSRC_DATA_FORMAT{63-32}
1573     BuildMI(MBB, MI, MI->getDebugLoc(), get(AMDGPU::S_MOV_B32),
1574             SRsrcFormatHi)
1575             .addImm(AMDGPU::RSRC_DATA_FORMAT >> 32);
1576
1577     // NewSRsrc = {Zero64, SRsrcFormat}
1578     BuildMI(MBB, MI, MI->getDebugLoc(), get(AMDGPU::REG_SEQUENCE),
1579             NewSRsrc)
1580             .addReg(Zero64)
1581             .addImm(AMDGPU::sub0_sub1)
1582             .addReg(SRsrcFormatLo)
1583             .addImm(AMDGPU::sub2)
1584             .addReg(SRsrcFormatHi)
1585             .addImm(AMDGPU::sub3);
1586
1587     MachineOperand *VAddr = getNamedOperand(*MI, AMDGPU::OpName::vaddr);
1588     unsigned NewVAddr = MRI.createVirtualRegister(&AMDGPU::VReg_64RegClass);
1589     unsigned NewVAddrLo;
1590     unsigned NewVAddrHi;
1591     if (VAddr) {
1592       // This is already an ADDR64 instruction so we need to add the pointer
1593       // extracted from the resource descriptor to the current value of VAddr.
1594       NewVAddrLo = MRI.createVirtualRegister(&AMDGPU::VReg_32RegClass);
1595       NewVAddrHi = MRI.createVirtualRegister(&AMDGPU::VReg_32RegClass);
1596
1597       // NewVaddrLo = SRsrcPtrLo + VAddr:sub0
1598       BuildMI(MBB, MI, MI->getDebugLoc(), get(AMDGPU::V_ADD_I32_e32),
1599               NewVAddrLo)
1600               .addReg(SRsrcPtrLo)
1601               .addReg(VAddr->getReg(), 0, AMDGPU::sub0)
1602               .addReg(AMDGPU::VCC, RegState::ImplicitDefine);
1603
1604       // NewVaddrHi = SRsrcPtrHi + VAddr:sub1
1605       BuildMI(MBB, MI, MI->getDebugLoc(), get(AMDGPU::V_ADDC_U32_e32),
1606               NewVAddrHi)
1607               .addReg(SRsrcPtrHi)
1608               .addReg(VAddr->getReg(), 0, AMDGPU::sub1)
1609               .addReg(AMDGPU::VCC, RegState::ImplicitDefine)
1610               .addReg(AMDGPU::VCC, RegState::Implicit);
1611
1612     } else {
1613       // This instructions is the _OFFSET variant, so we need to convert it to
1614       // ADDR64.
1615       MachineOperand *VData = getNamedOperand(*MI, AMDGPU::OpName::vdata);
1616       MachineOperand *Offset = getNamedOperand(*MI, AMDGPU::OpName::offset);
1617       MachineOperand *SOffset = getNamedOperand(*MI, AMDGPU::OpName::soffset);
1618       assert(SOffset->isImm() && SOffset->getImm() == 0 && "Legalizing MUBUF "
1619              "with non-zero soffset is not implemented");
1620       (void)SOffset;
1621
1622       // Create the new instruction.
1623       unsigned Addr64Opcode = AMDGPU::getAddr64Inst(MI->getOpcode());
1624       MachineInstr *Addr64 =
1625           BuildMI(MBB, MI, MI->getDebugLoc(), get(Addr64Opcode))
1626                   .addOperand(*VData)
1627                   .addOperand(*SRsrc)
1628                   .addReg(AMDGPU::NoRegister) // Dummy value for vaddr.
1629                                               // This will be replaced later
1630                                               // with the new value of vaddr.
1631                   .addOperand(*Offset);
1632
1633       MI->removeFromParent();
1634       MI = Addr64;
1635
1636       NewVAddrLo = SRsrcPtrLo;
1637       NewVAddrHi = SRsrcPtrHi;
1638       VAddr = getNamedOperand(*MI, AMDGPU::OpName::vaddr);
1639       SRsrc = getNamedOperand(*MI, AMDGPU::OpName::srsrc);
1640     }
1641
1642     // NewVaddr = {NewVaddrHi, NewVaddrLo}
1643     BuildMI(MBB, MI, MI->getDebugLoc(), get(AMDGPU::REG_SEQUENCE),
1644             NewVAddr)
1645             .addReg(NewVAddrLo)
1646             .addImm(AMDGPU::sub0)
1647             .addReg(NewVAddrHi)
1648             .addImm(AMDGPU::sub1);
1649
1650
1651     // Update the instruction to use NewVaddr
1652     VAddr->setReg(NewVAddr);
1653     // Update the instruction to use NewSRsrc
1654     SRsrc->setReg(NewSRsrc);
1655   }
1656 }
1657
1658 void SIInstrInfo::splitSMRD(MachineInstr *MI,
1659                             const TargetRegisterClass *HalfRC,
1660                             unsigned HalfImmOp, unsigned HalfSGPROp,
1661                             MachineInstr *&Lo, MachineInstr *&Hi) const {
1662
1663   DebugLoc DL = MI->getDebugLoc();
1664   MachineBasicBlock *MBB = MI->getParent();
1665   MachineRegisterInfo &MRI = MBB->getParent()->getRegInfo();
1666   unsigned RegLo = MRI.createVirtualRegister(HalfRC);
1667   unsigned RegHi = MRI.createVirtualRegister(HalfRC);
1668   unsigned HalfSize = HalfRC->getSize();
1669   const MachineOperand *OffOp =
1670       getNamedOperand(*MI, AMDGPU::OpName::offset);
1671   const MachineOperand *SBase = getNamedOperand(*MI, AMDGPU::OpName::sbase);
1672
1673   if (OffOp) {
1674     // Handle the _IMM variant
1675     unsigned LoOffset = OffOp->getImm();
1676     unsigned HiOffset = LoOffset + (HalfSize / 4);
1677     Lo = BuildMI(*MBB, MI, DL, get(HalfImmOp), RegLo)
1678                   .addOperand(*SBase)
1679                   .addImm(LoOffset);
1680
1681     if (!isUInt<8>(HiOffset)) {
1682       unsigned OffsetSGPR =
1683           MRI.createVirtualRegister(&AMDGPU::SReg_32RegClass);
1684       BuildMI(*MBB, MI, DL, get(AMDGPU::S_MOV_B32), OffsetSGPR)
1685               .addImm(HiOffset << 2);  // The immediate offset is in dwords,
1686                                        // but offset in register is in bytes.
1687       Hi = BuildMI(*MBB, MI, DL, get(HalfSGPROp), RegHi)
1688                     .addOperand(*SBase)
1689                     .addReg(OffsetSGPR);
1690     } else {
1691       Hi = BuildMI(*MBB, MI, DL, get(HalfImmOp), RegHi)
1692                      .addOperand(*SBase)
1693                      .addImm(HiOffset);
1694     }
1695   } else {
1696     // Handle the _SGPR variant
1697     MachineOperand *SOff = getNamedOperand(*MI, AMDGPU::OpName::soff);
1698     Lo = BuildMI(*MBB, MI, DL, get(HalfSGPROp), RegLo)
1699                   .addOperand(*SBase)
1700                   .addOperand(*SOff);
1701     unsigned OffsetSGPR = MRI.createVirtualRegister(&AMDGPU::SReg_32RegClass);
1702     BuildMI(*MBB, MI, DL, get(AMDGPU::S_ADD_I32), OffsetSGPR)
1703             .addOperand(*SOff)
1704             .addImm(HalfSize);
1705     Hi = BuildMI(*MBB, MI, DL, get(HalfSGPROp))
1706                   .addOperand(*SBase)
1707                   .addReg(OffsetSGPR);
1708   }
1709
1710   unsigned SubLo, SubHi;
1711   switch (HalfSize) {
1712     case 4:
1713       SubLo = AMDGPU::sub0;
1714       SubHi = AMDGPU::sub1;
1715       break;
1716     case 8:
1717       SubLo = AMDGPU::sub0_sub1;
1718       SubHi = AMDGPU::sub2_sub3;
1719       break;
1720     case 16:
1721       SubLo = AMDGPU::sub0_sub1_sub2_sub3;
1722       SubHi = AMDGPU::sub4_sub5_sub6_sub7;
1723       break;
1724     case 32:
1725       SubLo = AMDGPU::sub0_sub1_sub2_sub3_sub4_sub5_sub6_sub7;
1726       SubHi = AMDGPU::sub8_sub9_sub10_sub11_sub12_sub13_sub14_sub15;
1727       break;
1728     default:
1729       llvm_unreachable("Unhandled HalfSize");
1730   }
1731
1732   BuildMI(*MBB, MI, DL, get(AMDGPU::REG_SEQUENCE))
1733           .addOperand(MI->getOperand(0))
1734           .addReg(RegLo)
1735           .addImm(SubLo)
1736           .addReg(RegHi)
1737           .addImm(SubHi);
1738 }
1739
1740 void SIInstrInfo::moveSMRDToVALU(MachineInstr *MI, MachineRegisterInfo &MRI) const {
1741   MachineBasicBlock *MBB = MI->getParent();
1742   switch (MI->getOpcode()) {
1743     case AMDGPU::S_LOAD_DWORD_IMM:
1744     case AMDGPU::S_LOAD_DWORD_SGPR:
1745     case AMDGPU::S_LOAD_DWORDX2_IMM:
1746     case AMDGPU::S_LOAD_DWORDX2_SGPR:
1747     case AMDGPU::S_LOAD_DWORDX4_IMM:
1748     case AMDGPU::S_LOAD_DWORDX4_SGPR: {
1749       unsigned NewOpcode = getVALUOp(*MI);
1750       unsigned RegOffset;
1751       unsigned ImmOffset;
1752
1753       if (MI->getOperand(2).isReg()) {
1754         RegOffset = MI->getOperand(2).getReg();
1755         ImmOffset = 0;
1756       } else {
1757         assert(MI->getOperand(2).isImm());
1758         // SMRD instructions take a dword offsets and MUBUF instructions
1759         // take a byte offset.
1760         ImmOffset = MI->getOperand(2).getImm() << 2;
1761         RegOffset = MRI.createVirtualRegister(&AMDGPU::SGPR_32RegClass);
1762         if (isUInt<12>(ImmOffset)) {
1763           BuildMI(*MBB, MI, MI->getDebugLoc(), get(AMDGPU::S_MOV_B32),
1764                   RegOffset)
1765                   .addImm(0);
1766         } else {
1767           BuildMI(*MBB, MI, MI->getDebugLoc(), get(AMDGPU::S_MOV_B32),
1768                   RegOffset)
1769                   .addImm(ImmOffset);
1770           ImmOffset = 0;
1771         }
1772       }
1773
1774       unsigned SRsrc = MRI.createVirtualRegister(&AMDGPU::SReg_128RegClass);
1775       unsigned DWord0 = RegOffset;
1776       unsigned DWord1 = MRI.createVirtualRegister(&AMDGPU::SGPR_32RegClass);
1777       unsigned DWord2 = MRI.createVirtualRegister(&AMDGPU::SGPR_32RegClass);
1778       unsigned DWord3 = MRI.createVirtualRegister(&AMDGPU::SGPR_32RegClass);
1779
1780       BuildMI(*MBB, MI, MI->getDebugLoc(), get(AMDGPU::S_MOV_B32), DWord1)
1781               .addImm(0);
1782       BuildMI(*MBB, MI, MI->getDebugLoc(), get(AMDGPU::S_MOV_B32), DWord2)
1783               .addImm(AMDGPU::RSRC_DATA_FORMAT & 0xFFFFFFFF);
1784       BuildMI(*MBB, MI, MI->getDebugLoc(), get(AMDGPU::S_MOV_B32), DWord3)
1785               .addImm(AMDGPU::RSRC_DATA_FORMAT >> 32);
1786       BuildMI(*MBB, MI, MI->getDebugLoc(), get(AMDGPU::REG_SEQUENCE), SRsrc)
1787               .addReg(DWord0)
1788               .addImm(AMDGPU::sub0)
1789               .addReg(DWord1)
1790               .addImm(AMDGPU::sub1)
1791               .addReg(DWord2)
1792               .addImm(AMDGPU::sub2)
1793               .addReg(DWord3)
1794               .addImm(AMDGPU::sub3);
1795       MI->setDesc(get(NewOpcode));
1796       if (MI->getOperand(2).isReg()) {
1797         MI->getOperand(2).setReg(MI->getOperand(1).getReg());
1798       } else {
1799         MI->getOperand(2).ChangeToRegister(MI->getOperand(1).getReg(), false);
1800       }
1801       MI->getOperand(1).setReg(SRsrc);
1802       MI->addOperand(*MBB->getParent(), MachineOperand::CreateImm(ImmOffset));
1803
1804       const TargetRegisterClass *NewDstRC =
1805           RI.getRegClass(get(NewOpcode).OpInfo[0].RegClass);
1806
1807       unsigned DstReg = MI->getOperand(0).getReg();
1808       unsigned NewDstReg = MRI.createVirtualRegister(NewDstRC);
1809       MRI.replaceRegWith(DstReg, NewDstReg);
1810       break;
1811     }
1812     case AMDGPU::S_LOAD_DWORDX8_IMM:
1813     case AMDGPU::S_LOAD_DWORDX8_SGPR: {
1814       MachineInstr *Lo, *Hi;
1815       splitSMRD(MI, &AMDGPU::SReg_128RegClass, AMDGPU::S_LOAD_DWORDX4_IMM,
1816                 AMDGPU::S_LOAD_DWORDX4_SGPR, Lo, Hi);
1817       MI->eraseFromParent();
1818       moveSMRDToVALU(Lo, MRI);
1819       moveSMRDToVALU(Hi, MRI);
1820       break;
1821     }
1822
1823     case AMDGPU::S_LOAD_DWORDX16_IMM:
1824     case AMDGPU::S_LOAD_DWORDX16_SGPR: {
1825       MachineInstr *Lo, *Hi;
1826       splitSMRD(MI, &AMDGPU::SReg_256RegClass, AMDGPU::S_LOAD_DWORDX8_IMM,
1827                 AMDGPU::S_LOAD_DWORDX8_SGPR, Lo, Hi);
1828       MI->eraseFromParent();
1829       moveSMRDToVALU(Lo, MRI);
1830       moveSMRDToVALU(Hi, MRI);
1831       break;
1832     }
1833   }
1834 }
1835
1836 void SIInstrInfo::moveToVALU(MachineInstr &TopInst) const {
1837   SmallVector<MachineInstr *, 128> Worklist;
1838   Worklist.push_back(&TopInst);
1839
1840   while (!Worklist.empty()) {
1841     MachineInstr *Inst = Worklist.pop_back_val();
1842     MachineBasicBlock *MBB = Inst->getParent();
1843     MachineRegisterInfo &MRI = MBB->getParent()->getRegInfo();
1844
1845     unsigned Opcode = Inst->getOpcode();
1846     unsigned NewOpcode = getVALUOp(*Inst);
1847
1848     // Handle some special cases
1849     switch (Opcode) {
1850     default:
1851       if (isSMRD(Inst->getOpcode())) {
1852         moveSMRDToVALU(Inst, MRI);
1853       }
1854       break;
1855     case AMDGPU::S_MOV_B64: {
1856       DebugLoc DL = Inst->getDebugLoc();
1857
1858       // If the source operand is a register we can replace this with a
1859       // copy.
1860       if (Inst->getOperand(1).isReg()) {
1861         MachineInstr *Copy = BuildMI(*MBB, Inst, DL, get(TargetOpcode::COPY))
1862           .addOperand(Inst->getOperand(0))
1863           .addOperand(Inst->getOperand(1));
1864         Worklist.push_back(Copy);
1865       } else {
1866         // Otherwise, we need to split this into two movs, because there is
1867         // no 64-bit VALU move instruction.
1868         unsigned Reg = Inst->getOperand(0).getReg();
1869         unsigned Dst = split64BitImm(Worklist,
1870                                      Inst,
1871                                      MRI,
1872                                      MRI.getRegClass(Reg),
1873                                      Inst->getOperand(1));
1874         MRI.replaceRegWith(Reg, Dst);
1875       }
1876       Inst->eraseFromParent();
1877       continue;
1878     }
1879     case AMDGPU::S_AND_B64:
1880       splitScalar64BitBinaryOp(Worklist, Inst, AMDGPU::S_AND_B32);
1881       Inst->eraseFromParent();
1882       continue;
1883
1884     case AMDGPU::S_OR_B64:
1885       splitScalar64BitBinaryOp(Worklist, Inst, AMDGPU::S_OR_B32);
1886       Inst->eraseFromParent();
1887       continue;
1888
1889     case AMDGPU::S_XOR_B64:
1890       splitScalar64BitBinaryOp(Worklist, Inst, AMDGPU::S_XOR_B32);
1891       Inst->eraseFromParent();
1892       continue;
1893
1894     case AMDGPU::S_NOT_B64:
1895       splitScalar64BitUnaryOp(Worklist, Inst, AMDGPU::S_NOT_B32);
1896       Inst->eraseFromParent();
1897       continue;
1898
1899     case AMDGPU::S_BCNT1_I32_B64:
1900       splitScalar64BitBCNT(Worklist, Inst);
1901       Inst->eraseFromParent();
1902       continue;
1903
1904     case AMDGPU::S_BFE_U64:
1905     case AMDGPU::S_BFE_I64:
1906     case AMDGPU::S_BFM_B64:
1907       llvm_unreachable("Moving this op to VALU not implemented");
1908     }
1909
1910     if (NewOpcode == AMDGPU::INSTRUCTION_LIST_END) {
1911       // We cannot move this instruction to the VALU, so we should try to
1912       // legalize its operands instead.
1913       legalizeOperands(Inst);
1914       continue;
1915     }
1916
1917     // Use the new VALU Opcode.
1918     const MCInstrDesc &NewDesc = get(NewOpcode);
1919     Inst->setDesc(NewDesc);
1920
1921     // Remove any references to SCC. Vector instructions can't read from it, and
1922     // We're just about to add the implicit use / defs of VCC, and we don't want
1923     // both.
1924     for (unsigned i = Inst->getNumOperands() - 1; i > 0; --i) {
1925       MachineOperand &Op = Inst->getOperand(i);
1926       if (Op.isReg() && Op.getReg() == AMDGPU::SCC)
1927         Inst->RemoveOperand(i);
1928     }
1929
1930     if (Opcode == AMDGPU::S_SEXT_I32_I8 || Opcode == AMDGPU::S_SEXT_I32_I16) {
1931       // We are converting these to a BFE, so we need to add the missing
1932       // operands for the size and offset.
1933       unsigned Size = (Opcode == AMDGPU::S_SEXT_I32_I8) ? 8 : 16;
1934       Inst->addOperand(MachineOperand::CreateImm(0));
1935       Inst->addOperand(MachineOperand::CreateImm(Size));
1936
1937     } else if (Opcode == AMDGPU::S_BCNT1_I32_B32) {
1938       // The VALU version adds the second operand to the result, so insert an
1939       // extra 0 operand.
1940       Inst->addOperand(MachineOperand::CreateImm(0));
1941     }
1942
1943     addDescImplicitUseDef(NewDesc, Inst);
1944
1945     if (Opcode == AMDGPU::S_BFE_I32 || Opcode == AMDGPU::S_BFE_U32) {
1946       const MachineOperand &OffsetWidthOp = Inst->getOperand(2);
1947       // If we need to move this to VGPRs, we need to unpack the second operand
1948       // back into the 2 separate ones for bit offset and width.
1949       assert(OffsetWidthOp.isImm() &&
1950              "Scalar BFE is only implemented for constant width and offset");
1951       uint32_t Imm = OffsetWidthOp.getImm();
1952
1953       uint32_t Offset = Imm & 0x3f; // Extract bits [5:0].
1954       uint32_t BitWidth = (Imm & 0x7f0000) >> 16; // Extract bits [22:16].
1955       Inst->RemoveOperand(2); // Remove old immediate.
1956       Inst->addOperand(MachineOperand::CreateImm(Offset));
1957       Inst->addOperand(MachineOperand::CreateImm(BitWidth));
1958     }
1959
1960     // Update the destination register class.
1961
1962     const TargetRegisterClass *NewDstRC = getOpRegClass(*Inst, 0);
1963
1964     switch (Opcode) {
1965       // For target instructions, getOpRegClass just returns the virtual
1966       // register class associated with the operand, so we need to find an
1967       // equivalent VGPR register class in order to move the instruction to the
1968       // VALU.
1969     case AMDGPU::COPY:
1970     case AMDGPU::PHI:
1971     case AMDGPU::REG_SEQUENCE:
1972     case AMDGPU::INSERT_SUBREG:
1973       if (RI.hasVGPRs(NewDstRC))
1974         continue;
1975       NewDstRC = RI.getEquivalentVGPRClass(NewDstRC);
1976       if (!NewDstRC)
1977         continue;
1978       break;
1979     default:
1980       break;
1981     }
1982
1983     unsigned DstReg = Inst->getOperand(0).getReg();
1984     unsigned NewDstReg = MRI.createVirtualRegister(NewDstRC);
1985     MRI.replaceRegWith(DstReg, NewDstReg);
1986
1987     // Legalize the operands
1988     legalizeOperands(Inst);
1989
1990     for (MachineRegisterInfo::use_iterator I = MRI.use_begin(NewDstReg),
1991            E = MRI.use_end(); I != E; ++I) {
1992       MachineInstr &UseMI = *I->getParent();
1993       if (!canReadVGPR(UseMI, I.getOperandNo())) {
1994         Worklist.push_back(&UseMI);
1995       }
1996     }
1997   }
1998 }
1999
2000 //===----------------------------------------------------------------------===//
2001 // Indirect addressing callbacks
2002 //===----------------------------------------------------------------------===//
2003
2004 unsigned SIInstrInfo::calculateIndirectAddress(unsigned RegIndex,
2005                                                  unsigned Channel) const {
2006   assert(Channel == 0);
2007   return RegIndex;
2008 }
2009
2010 const TargetRegisterClass *SIInstrInfo::getIndirectAddrRegClass() const {
2011   return &AMDGPU::VReg_32RegClass;
2012 }
2013
2014 void SIInstrInfo::splitScalar64BitUnaryOp(
2015   SmallVectorImpl<MachineInstr *> &Worklist,
2016   MachineInstr *Inst,
2017   unsigned Opcode) const {
2018   MachineBasicBlock &MBB = *Inst->getParent();
2019   MachineRegisterInfo &MRI = MBB.getParent()->getRegInfo();
2020
2021   MachineOperand &Dest = Inst->getOperand(0);
2022   MachineOperand &Src0 = Inst->getOperand(1);
2023   DebugLoc DL = Inst->getDebugLoc();
2024
2025   MachineBasicBlock::iterator MII = Inst;
2026
2027   const MCInstrDesc &InstDesc = get(Opcode);
2028   const TargetRegisterClass *Src0RC = Src0.isReg() ?
2029     MRI.getRegClass(Src0.getReg()) :
2030     &AMDGPU::SGPR_32RegClass;
2031
2032   const TargetRegisterClass *Src0SubRC = RI.getSubRegClass(Src0RC, AMDGPU::sub0);
2033
2034   MachineOperand SrcReg0Sub0 = buildExtractSubRegOrImm(MII, MRI, Src0, Src0RC,
2035                                                        AMDGPU::sub0, Src0SubRC);
2036
2037   const TargetRegisterClass *DestRC = MRI.getRegClass(Dest.getReg());
2038   const TargetRegisterClass *DestSubRC = RI.getSubRegClass(DestRC, AMDGPU::sub0);
2039
2040   unsigned DestSub0 = MRI.createVirtualRegister(DestRC);
2041   MachineInstr *LoHalf = BuildMI(MBB, MII, DL, InstDesc, DestSub0)
2042     .addOperand(SrcReg0Sub0);
2043
2044   MachineOperand SrcReg0Sub1 = buildExtractSubRegOrImm(MII, MRI, Src0, Src0RC,
2045                                                        AMDGPU::sub1, Src0SubRC);
2046
2047   unsigned DestSub1 = MRI.createVirtualRegister(DestSubRC);
2048   MachineInstr *HiHalf = BuildMI(MBB, MII, DL, InstDesc, DestSub1)
2049     .addOperand(SrcReg0Sub1);
2050
2051   unsigned FullDestReg = MRI.createVirtualRegister(DestRC);
2052   BuildMI(MBB, MII, DL, get(TargetOpcode::REG_SEQUENCE), FullDestReg)
2053     .addReg(DestSub0)
2054     .addImm(AMDGPU::sub0)
2055     .addReg(DestSub1)
2056     .addImm(AMDGPU::sub1);
2057
2058   MRI.replaceRegWith(Dest.getReg(), FullDestReg);
2059
2060   // Try to legalize the operands in case we need to swap the order to keep it
2061   // valid.
2062   Worklist.push_back(LoHalf);
2063   Worklist.push_back(HiHalf);
2064 }
2065
2066 void SIInstrInfo::splitScalar64BitBinaryOp(
2067   SmallVectorImpl<MachineInstr *> &Worklist,
2068   MachineInstr *Inst,
2069   unsigned Opcode) const {
2070   MachineBasicBlock &MBB = *Inst->getParent();
2071   MachineRegisterInfo &MRI = MBB.getParent()->getRegInfo();
2072
2073   MachineOperand &Dest = Inst->getOperand(0);
2074   MachineOperand &Src0 = Inst->getOperand(1);
2075   MachineOperand &Src1 = Inst->getOperand(2);
2076   DebugLoc DL = Inst->getDebugLoc();
2077
2078   MachineBasicBlock::iterator MII = Inst;
2079
2080   const MCInstrDesc &InstDesc = get(Opcode);
2081   const TargetRegisterClass *Src0RC = Src0.isReg() ?
2082     MRI.getRegClass(Src0.getReg()) :
2083     &AMDGPU::SGPR_32RegClass;
2084
2085   const TargetRegisterClass *Src0SubRC = RI.getSubRegClass(Src0RC, AMDGPU::sub0);
2086   const TargetRegisterClass *Src1RC = Src1.isReg() ?
2087     MRI.getRegClass(Src1.getReg()) :
2088     &AMDGPU::SGPR_32RegClass;
2089
2090   const TargetRegisterClass *Src1SubRC = RI.getSubRegClass(Src1RC, AMDGPU::sub0);
2091
2092   MachineOperand SrcReg0Sub0 = buildExtractSubRegOrImm(MII, MRI, Src0, Src0RC,
2093                                                        AMDGPU::sub0, Src0SubRC);
2094   MachineOperand SrcReg1Sub0 = buildExtractSubRegOrImm(MII, MRI, Src1, Src1RC,
2095                                                        AMDGPU::sub0, Src1SubRC);
2096
2097   const TargetRegisterClass *DestRC = MRI.getRegClass(Dest.getReg());
2098   const TargetRegisterClass *DestSubRC = RI.getSubRegClass(DestRC, AMDGPU::sub0);
2099
2100   unsigned DestSub0 = MRI.createVirtualRegister(DestRC);
2101   MachineInstr *LoHalf = BuildMI(MBB, MII, DL, InstDesc, DestSub0)
2102     .addOperand(SrcReg0Sub0)
2103     .addOperand(SrcReg1Sub0);
2104
2105   MachineOperand SrcReg0Sub1 = buildExtractSubRegOrImm(MII, MRI, Src0, Src0RC,
2106                                                        AMDGPU::sub1, Src0SubRC);
2107   MachineOperand SrcReg1Sub1 = buildExtractSubRegOrImm(MII, MRI, Src1, Src1RC,
2108                                                        AMDGPU::sub1, Src1SubRC);
2109
2110   unsigned DestSub1 = MRI.createVirtualRegister(DestSubRC);
2111   MachineInstr *HiHalf = BuildMI(MBB, MII, DL, InstDesc, DestSub1)
2112     .addOperand(SrcReg0Sub1)
2113     .addOperand(SrcReg1Sub1);
2114
2115   unsigned FullDestReg = MRI.createVirtualRegister(DestRC);
2116   BuildMI(MBB, MII, DL, get(TargetOpcode::REG_SEQUENCE), FullDestReg)
2117     .addReg(DestSub0)
2118     .addImm(AMDGPU::sub0)
2119     .addReg(DestSub1)
2120     .addImm(AMDGPU::sub1);
2121
2122   MRI.replaceRegWith(Dest.getReg(), FullDestReg);
2123
2124   // Try to legalize the operands in case we need to swap the order to keep it
2125   // valid.
2126   Worklist.push_back(LoHalf);
2127   Worklist.push_back(HiHalf);
2128 }
2129
2130 void SIInstrInfo::splitScalar64BitBCNT(SmallVectorImpl<MachineInstr *> &Worklist,
2131                                        MachineInstr *Inst) const {
2132   MachineBasicBlock &MBB = *Inst->getParent();
2133   MachineRegisterInfo &MRI = MBB.getParent()->getRegInfo();
2134
2135   MachineBasicBlock::iterator MII = Inst;
2136   DebugLoc DL = Inst->getDebugLoc();
2137
2138   MachineOperand &Dest = Inst->getOperand(0);
2139   MachineOperand &Src = Inst->getOperand(1);
2140
2141   const MCInstrDesc &InstDesc = get(AMDGPU::V_BCNT_U32_B32_e32);
2142   const TargetRegisterClass *SrcRC = Src.isReg() ?
2143     MRI.getRegClass(Src.getReg()) :
2144     &AMDGPU::SGPR_32RegClass;
2145
2146   unsigned MidReg = MRI.createVirtualRegister(&AMDGPU::VGPR_32RegClass);
2147   unsigned ResultReg = MRI.createVirtualRegister(&AMDGPU::VGPR_32RegClass);
2148
2149   const TargetRegisterClass *SrcSubRC = RI.getSubRegClass(SrcRC, AMDGPU::sub0);
2150
2151   MachineOperand SrcRegSub0 = buildExtractSubRegOrImm(MII, MRI, Src, SrcRC,
2152                                                       AMDGPU::sub0, SrcSubRC);
2153   MachineOperand SrcRegSub1 = buildExtractSubRegOrImm(MII, MRI, Src, SrcRC,
2154                                                       AMDGPU::sub1, SrcSubRC);
2155
2156   MachineInstr *First = BuildMI(MBB, MII, DL, InstDesc, MidReg)
2157     .addOperand(SrcRegSub0)
2158     .addImm(0);
2159
2160   MachineInstr *Second = BuildMI(MBB, MII, DL, InstDesc, ResultReg)
2161     .addOperand(SrcRegSub1)
2162     .addReg(MidReg);
2163
2164   MRI.replaceRegWith(Dest.getReg(), ResultReg);
2165
2166   Worklist.push_back(First);
2167   Worklist.push_back(Second);
2168 }
2169
2170 void SIInstrInfo::addDescImplicitUseDef(const MCInstrDesc &NewDesc,
2171                                         MachineInstr *Inst) const {
2172   // Add the implict and explicit register definitions.
2173   if (NewDesc.ImplicitUses) {
2174     for (unsigned i = 0; NewDesc.ImplicitUses[i]; ++i) {
2175       unsigned Reg = NewDesc.ImplicitUses[i];
2176       Inst->addOperand(MachineOperand::CreateReg(Reg, false, true));
2177     }
2178   }
2179
2180   if (NewDesc.ImplicitDefs) {
2181     for (unsigned i = 0; NewDesc.ImplicitDefs[i]; ++i) {
2182       unsigned Reg = NewDesc.ImplicitDefs[i];
2183       Inst->addOperand(MachineOperand::CreateReg(Reg, true, true));
2184     }
2185   }
2186 }
2187
2188 unsigned SIInstrInfo::findUsedSGPR(const MachineInstr *MI,
2189                                    int OpIndices[3]) const {
2190   const MCInstrDesc &Desc = get(MI->getOpcode());
2191
2192   // Find the one SGPR operand we are allowed to use.
2193   unsigned SGPRReg = AMDGPU::NoRegister;
2194
2195   // First we need to consider the instruction's operand requirements before
2196   // legalizing. Some operands are required to be SGPRs, such as implicit uses
2197   // of VCC, but we are still bound by the constant bus requirement to only use
2198   // one.
2199   //
2200   // If the operand's class is an SGPR, we can never move it.
2201
2202   for (const MachineOperand &MO : MI->implicit_operands()) {
2203     // We only care about reads.
2204     if (MO.isDef())
2205       continue;
2206
2207     if (MO.getReg() == AMDGPU::VCC)
2208       return AMDGPU::VCC;
2209
2210     if (MO.getReg() == AMDGPU::FLAT_SCR)
2211       return AMDGPU::FLAT_SCR;
2212   }
2213
2214   unsigned UsedSGPRs[3] = { AMDGPU::NoRegister };
2215   const MachineRegisterInfo &MRI = MI->getParent()->getParent()->getRegInfo();
2216
2217   for (unsigned i = 0; i < 3; ++i) {
2218     int Idx = OpIndices[i];
2219     if (Idx == -1)
2220       break;
2221
2222     const MachineOperand &MO = MI->getOperand(Idx);
2223     if (RI.isSGPRClassID(Desc.OpInfo[Idx].RegClass))
2224       SGPRReg = MO.getReg();
2225
2226     if (MO.isReg() && RI.isSGPRClass(MRI.getRegClass(MO.getReg())))
2227       UsedSGPRs[i] = MO.getReg();
2228   }
2229
2230   if (SGPRReg != AMDGPU::NoRegister)
2231     return SGPRReg;
2232
2233   // We don't have a required SGPR operand, so we have a bit more freedom in
2234   // selecting operands to move.
2235
2236   // Try to select the most used SGPR. If an SGPR is equal to one of the
2237   // others, we choose that.
2238   //
2239   // e.g.
2240   // V_FMA_F32 v0, s0, s0, s0 -> No moves
2241   // V_FMA_F32 v0, s0, s1, s0 -> Move s1
2242
2243   if (UsedSGPRs[0] != AMDGPU::NoRegister) {
2244     if (UsedSGPRs[0] == UsedSGPRs[1] || UsedSGPRs[0] == UsedSGPRs[2])
2245       SGPRReg = UsedSGPRs[0];
2246   }
2247
2248   if (SGPRReg == AMDGPU::NoRegister && UsedSGPRs[1] != AMDGPU::NoRegister) {
2249     if (UsedSGPRs[1] == UsedSGPRs[2])
2250       SGPRReg = UsedSGPRs[1];
2251   }
2252
2253   return SGPRReg;
2254 }
2255
2256 MachineInstrBuilder SIInstrInfo::buildIndirectWrite(
2257                                    MachineBasicBlock *MBB,
2258                                    MachineBasicBlock::iterator I,
2259                                    unsigned ValueReg,
2260                                    unsigned Address, unsigned OffsetReg) const {
2261   const DebugLoc &DL = MBB->findDebugLoc(I);
2262   unsigned IndirectBaseReg = AMDGPU::VReg_32RegClass.getRegister(
2263                                       getIndirectIndexBegin(*MBB->getParent()));
2264
2265   return BuildMI(*MBB, I, DL, get(AMDGPU::SI_INDIRECT_DST_V1))
2266           .addReg(IndirectBaseReg, RegState::Define)
2267           .addOperand(I->getOperand(0))
2268           .addReg(IndirectBaseReg)
2269           .addReg(OffsetReg)
2270           .addImm(0)
2271           .addReg(ValueReg);
2272 }
2273
2274 MachineInstrBuilder SIInstrInfo::buildIndirectRead(
2275                                    MachineBasicBlock *MBB,
2276                                    MachineBasicBlock::iterator I,
2277                                    unsigned ValueReg,
2278                                    unsigned Address, unsigned OffsetReg) const {
2279   const DebugLoc &DL = MBB->findDebugLoc(I);
2280   unsigned IndirectBaseReg = AMDGPU::VReg_32RegClass.getRegister(
2281                                       getIndirectIndexBegin(*MBB->getParent()));
2282
2283   return BuildMI(*MBB, I, DL, get(AMDGPU::SI_INDIRECT_SRC))
2284           .addOperand(I->getOperand(0))
2285           .addOperand(I->getOperand(1))
2286           .addReg(IndirectBaseReg)
2287           .addReg(OffsetReg)
2288           .addImm(0);
2289
2290 }
2291
2292 void SIInstrInfo::reserveIndirectRegisters(BitVector &Reserved,
2293                                             const MachineFunction &MF) const {
2294   int End = getIndirectIndexEnd(MF);
2295   int Begin = getIndirectIndexBegin(MF);
2296
2297   if (End == -1)
2298     return;
2299
2300
2301   for (int Index = Begin; Index <= End; ++Index)
2302     Reserved.set(AMDGPU::VReg_32RegClass.getRegister(Index));
2303
2304   for (int Index = std::max(0, Begin - 1); Index <= End; ++Index)
2305     Reserved.set(AMDGPU::VReg_64RegClass.getRegister(Index));
2306
2307   for (int Index = std::max(0, Begin - 2); Index <= End; ++Index)
2308     Reserved.set(AMDGPU::VReg_96RegClass.getRegister(Index));
2309
2310   for (int Index = std::max(0, Begin - 3); Index <= End; ++Index)
2311     Reserved.set(AMDGPU::VReg_128RegClass.getRegister(Index));
2312
2313   for (int Index = std::max(0, Begin - 7); Index <= End; ++Index)
2314     Reserved.set(AMDGPU::VReg_256RegClass.getRegister(Index));
2315
2316   for (int Index = std::max(0, Begin - 15); Index <= End; ++Index)
2317     Reserved.set(AMDGPU::VReg_512RegClass.getRegister(Index));
2318 }
2319
2320 MachineOperand *SIInstrInfo::getNamedOperand(MachineInstr &MI,
2321                                              unsigned OperandName) const {
2322   int Idx = AMDGPU::getNamedOperandIdx(MI.getOpcode(), OperandName);
2323   if (Idx == -1)
2324     return nullptr;
2325
2326   return &MI.getOperand(Idx);
2327 }